(57)【要約】【課題】製品の性能および信頼性の向上を図る。【解決手段】半導体装置は、第１電流に基づいて第１電圧を生成する第１回路２０Ａと、第１端子と第２端子と第１ゲートとを含む第１導電型の第１トランジスタＰ１Ａを含み、前記第１第１端子と前記第２端子との間の電圧差として第２電圧を生成する第２回路３０Ａと、前記第１電圧と前記第２電圧とを比較し、その比較結果に基づいて前記第１トランジスタの基板バイアスを調整する第３電圧を生成する第３回路４０Ａと、を具備する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
第１電流に基づいて第１電圧を生成する第１回路と、
第１端子と第２端子と第１ゲートとを含む第１導電型の第１トランジスタを含み、前記第１端子と前記第２端子との間の電圧差として第２電圧を生成する第２回路と、
前記第１電圧と前記第２電圧とを比較し、その比較結果に基づいて前記第１トランジスタの基板バイアスを調整する第３電圧を生成する第３回路と、
を具備する半導体装置。
【請求項２】
前記第３電圧は、前記第１トランジスタのウェルに供給される請求項１の半導体装置。
【請求項３】
前記第３電圧は、前記第１端子に供給される請求項１の半導体装置。
【請求項４】
前記第２回路は、
第３端子と第４端子と第２ゲートとを含み、前記第３端子が前記第２端子および前記第１ゲートに接続された前記第１導電型と異なる第２導電型の第２トランジスタをさらに含む
請求項１の半導体装置。
【請求項５】
前記第１回路は、
第５端子と第６端子と第３ゲートとを含む前記第１導電型と異なる第２導電型の第３トランジスタと、
第７端子と第８端子を含み、前記第７端子が前記第５端子に接続された抵抗と、
を含む請求項１の半導体装置。
【請求項６】
前記第１回路は、
第９端子と第１０端子と第４ゲートとを含み、前記第９端子と前記第４ゲートとが前記第８端子に接続され、前記第１０端子とウェルとが接続された前記第１導電型の第４トランジスタをさらに含む
請求項５の半導体装置。
【請求項７】
前記第３回路は、
第１１端子と第１２端子と第５ゲートとを含み、前記第１１端子と第５ゲートとが接続された前記第１導電型の第５トランジスタと、
第１３端子と第１４端子と第６ゲートとを含み、前記第１３端子が前記第１１端子に接続された前記第１導電型と異なる第２導電型の第６トランジスタと、
第１５端子と第１６端子と第７ゲートとを含み、前記第７ゲートが前記第５ゲートに接続された前記第１導電型の第７トランジスタと、
第１７端子と第１８端子と第８ゲートとを含み、前記第１７端子が前記第１５端子に接続された第２導電型の第８トランジスタと、
を含む請求項１の半導体装置。
【請求項８】
前記第３電圧に基づいて第４電圧を生成する第５回路をさらに具備する請求項１の半導体装置。
【請求項９】
前記第３回路は、
第１１端子と第１２端子と第５ゲートとを含み、前記第１１端子と第５ゲートとが接続された前記第１導電型の第５トランジスタと、
第１３端子と第１４端子と第６ゲートとを含み、前記第１３端子が前記第１１端子に接続された前記第１導電型と異なる第２導電型の第６トランジスタと、
第１５端子と第１６端子と第７ゲートとを含み、前記第７ゲートが前記第５ゲートに接続された前記第１導電型のと、
第１７端子と第１８端子と第８ゲートとを含み、前記第１７端子が前記第１５端子に接続された第２導電型の第８トランジスタと、
を含み、
前記第５回路は、
第１９端子と第２０端子と第９ゲートを含み、第９ゲートが前記１５端子に接続された前記第１導電型の第９トランジスタと、
第２１端子と第２２端子と第１０ゲートとを含み、第２１端子が前記第１９端子に接続された前記第２導電型の第１０トランジスタと、
を含む請求項８の半導体装置。
【請求項１０】
第１トランジスタと、
前記第１トランジスタの基板バイアスを調整する第１回路と、
を具備し、
前記第１回路は、第１温度のときに前記基板バイアスの絶対値を第１電圧に設定し、前記第１温度よりも高い第２温度のときに前記基板バイアスの絶対値を前記第１電圧よりも大きい第２電圧に設定する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの閾値電圧は、ＰＶＴ(Process Voltage Temperature)の変動によってばらつく。温度の変動による閾値電圧のばらつきが問題となる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−０８６８１９号公報
【特許文献２】特開平１０−２８９５８０号公報
【特許文献３】特開２００５−１６６６９８号公報
【特許文献４】米国特許第５３９７９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製品の性能および信頼性の向上を図る半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体装置は、第１電流に基づいて第１電圧を生成する第１回路と、第１端子と第２端子と第１ゲートとを含む第１導電型の第１トランジスタを含み、前記第１端子と前記第２端子との間の電圧差として第２電圧を生成する第２回路と、前記第１電圧と前記第２電圧とを比較し、その比較結果に基づいて前記第１トランジスタの基板バイアスを調整する第３電圧を生成する第３回路と、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を示す図。
【図２】第１実施形態に係る半導体装置におけるメモリセルアレイを示す図。
【図３】第１実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図４】第１実施形態に係る半導体装置における定電流生成回路を示す図。
【図５】第１実施形態に係る半導体装置におけるアンプ回路およびクランプ回路を示す図。
【図６】第１実施形態に係る半導体装置におけるＰＭＯＳトランジスタの第１例を示す断面図。
【図７】第１実施形態に係る半導体装置におけるＰＭＯＳトランジスタの第２例を示す断面図。
【図８】比較例に係る半導体装置におけるＰＭＯＳトランジスタのウェル電圧と温度の関係を示す図。
【図９】比較例に係る半導体装置におけるＰＭＯＳトランジスタの閾値電圧と温度の関係を示す図。
【図１０】第１実施形態に係る半導体装置におけるＰＭＯＳトランジスタのウェル電圧と温度の関係を示す図。
【図１１】第１実施形態に係る半導体装置におけるＰＭＯＳトランジスタの閾値電圧と温度の関係を示す図。
【図１２】第２実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図１３】第２実施形態に係る半導体装置における定電流生成回路を示す図。
【図１４】第２実施形態に係る半導体装置におけるアンプ回路およびクランプ回路を示す図。
【図１５】第２実施形態に係る半導体装置におけるＮＭＯＳトランジスタの第１例を示す断面図。
【図１６】第２実施形態に係る半導体装置におけるＮＭＯＳトランジスタの第２例を示す断面図。
【図１７】第３実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図１８】第４実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図１９】第５実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図２０】比較例に係る半導体装置におけるＰＭＯＳトランジスタのウェル電圧と閾値電圧の関係を示す図。
【図２１】第５実施形態に係る半導体装置におけるＩＲ設定値とＰＭＯＳトランジスタの閾値電圧の関係を示す図。
【図２２】第６実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図２３】第７実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【図２４】第８実施形態に係る半導体装置における基板バイアス生成回路を示す図。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図１１を用いて、第１実施形態に係る半導体装置（半導体記憶装置）について説明する。以下では、半導体装置がＮＡＮＤフラッシュメモリである場合について説明するが、これに限らない。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの一端（第１端子）はソース端子またはドレイン端子の一方を示し、トランジスタの他端（第２端子）はソースまたはドレインの他方を示す。また、トランジスタのゲートは、ゲート端子を示す。
【０００９】
［第１実施形態の構成例］
まず、第１実施形態に係る半導体装置１００の構成例について説明する。
【００１０】
図１は、第１実施形態に係る半導体装置１００を示す図である。図２は、第１実施形態に係る半導体装置１００におけるメモリセルアレイ１０を示す図である。
【００１１】
図１に示すように、半導体記憶装置１００は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レディー／ビジー制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ロウデコーダ１７、およびセンスアンプ１８を備える。
【００１２】
メモリセルアレイ１０は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。より具体的には、図２に示すように、ブロックＢＬＫ０は、複数のＮＡＮＤストリングＳＴを含む。各ＮＡＮＤストリングＳＴは、例えばｎ個（ｎは２以上の整数）のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣｎ−１）と、選択トランジスタＳ１，Ｓ２とを含む。
【００１３】
メモリセルトランジスタＭＣ（以下、単にメモリセルＭＣと称することもある）は、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。メモリセルトランジスタＭＣ０〜ＭＣｎ−１は、その電流経路が直列に形成される。一端側のメモリセルトランジスタＭＣｎ−１の一端は選択トランジスタＳ１の一端に接続され、他端側のメモリセルトランジスタＭＣ０の一端は選択トランジスタＳ２の一端に接続される。
【００１４】
複数の選択トランジスタＳ１のゲートは、セレクトゲート線ＳＧＤに共通接続される。一方、複数の選択トランジスタＳ２のゲートは、セレクトゲート線ＳＧＳに共通接続される。また、メモリセルトランジスタＭＣ０〜ＭＣｎ−１のゲートはそれぞれ、ワード線ＷＬ０〜ＷＬｎ−１のそれぞれに共通接続される。
【００１５】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＳＴのうち、同一カラムにある（ブロックＢＬＫ間で並ぶ）ＮＡＮＤストリングＳＴの選択トランジスタＳ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｍ−１、ｍは２以上の整数）に共通接続される。また、選択トランジスタＳ２の他端はソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ内で共通である。
【００１６】
同一ブロックＢＬＫ内にあるメモリセルトランジスタＭＣのデータは、例えば一括して消去される。これに対して、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＣにつき、一括して実行される。このデータ単位を「ページ」と呼ぶ。
【００１７】
ブロックＢＬＫ１，ＢＬＫ２の構造は、ブロックＢＬＫ０と同様であるため、省略する。
【００１８】
図１に示すように、入出力回路１１は、半導体記憶装置１００の外部（コントローラ３００）から信号ＤＱ（ＤＱ０〜ＤＱ７）を送受信する。信号ＤＱは、コマンド、アドレス、およびデータ等を含む。入出力回路１１は、外部からのコマンドおよびアドレスをレジスタ１４に転送する。入出力回路１１は、外部からの書き込みデータをセンスアンプ１８に転送し、センスアンプ１８からの読み出しデータを外部に転送する。また、入出力回路１１は、外部から電圧Ｖｒｅｆを受信する。電圧Ｖｒｅｆは、基準電圧であり、諸動作における電圧の基準となる。また、入出力回路１１は、読み出しデータとともに外部にデータストローブ信号ＤＱＳ，／ＤＱＳを送信する。読み出しデータは、信号ＤＱＳ，／ＤＱＳに同期して読み出される。
【００１９】
ロジック制御回路１２は、外部から各種制御信号を受信し、入出力回路１１およびシーケンサ１５を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、およびライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１００をイネーブルにする。信号ＣＬＥ及びＡＬＥはそれぞれ、信号ＤＱがコマンドおよびアドレスであることを入出力回路１１に通知する。信号／ＷＥは、信号ＤＱの入力を入出力回路１１に指示する。信号ＲＥ，／ＲＥは、信号ＤＱの出力を入出力回路１１に指示する。信号／ＷＰは、例えば電源のオンオフ時に半導体記憶装置１００を保護状態にする。また、ロジック制御回路１２は、書き込みデータとともに信号ＤＱＳ，／ＤＱＳを受信する。書き込みデータは、信号ＤＱＳ，／ＤＱＳに同期して書き込まれる。
【００２０】
レディー／ビジー制御回路１３は、信号／ＲＢを外部に転送して半導体記憶装置１００の状態を外部に通知する。信号／ＲＢは、半導体記憶装置１００がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
【００２１】
レジスタ１４は、コマンドおよびアドレスを保持する。レジスタ１４は、アドレスをロウデコーダ１７およびセンスアンプ１８に転送するとともに、コマンドをシーケンサ１５に転送する。また、レジスタ１４は、コマンドに基づいて実行されるシーケンスを制御するための各種テーブルを保持する。
【００２２】
シーケンサ１５は、コマンドを受信し、レジスタ１４の各種テーブルを参照する。そして、シーケンサ１５は、各種テーブルに示される情報に従って、半導体記憶装置１００の全体を制御する。
【００２３】
電圧生成回路１６は、シーケンサ１５の制御に従ってデータの書き込み、読み出し、および消去等の動作に必要な電圧を生成する。電圧生成回路１６は、生成した電圧をロウデコーダ１７およびセンスアンプ１８に供給する。電圧生成回路１６は、基板バイアス生成回路１６Ａを備える。基板バイアス生成回路１６Ａは、ＭＯＳトランジスタの基板バイアスを生成する。基板バイアス生成回路１６Ａの詳細については、図３を用いて後述する。
【００２４】
ロウデコーダ１７は、レジスタ１４からロウアドレスを受信し、ロウアドレスに基づいてメモリセルアレイ１０内のワード線ＷＬを選択する。そして、ロウデコーダ１７は、選択されたワード線ＷＬに電圧生成回路１６からの電圧を供給する。
【００２５】
センスアンプ１８は、メモリセルアレイ１０内のビット線ＢＬを介してメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１０内のメモリセルＭＣにデータを書き込んだりする。センスアンプ１８は図示せぬデータラッチを含み、データラッチは書き込みデータおよび読み出しデータを一時的に記憶する。センスアンプ１８は、レジスタ１４からカラムアドレスを受信し、カラムアドレスに基づいてデータラッチのデータを入出力回路１１に出力する。
【００２６】
図３は、第１実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａを示す図である。
【００２７】
図３に示すように、基板バイアス生成回路１６Ａは、基準電圧生成回路２０Ａ、モニタ電圧生成回路３０Ａ、アンプ回路４０Ａ、およびクランプ回路５０Ａを備える。
【００２８】
基準電圧生成回路２０Ａは、ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａおよび抵抗２１Ａを含む。ＮＭＯＳトランジスタＮ１Ａの一端は、ノードｎ４Ａに電気的に接続される。ＮＭＯＳトランジスタＮ１Ａの一端とゲートとは、ダイオード接続される。ＮＭＯＳトランジスタＮ１Ａの他端には、接地電圧ＶＳＳ（例えば０Ｖ）が供給される。抵抗２１Ａの一端には電源電圧ＶＤＤが供給され、他端はノードｎ１Ａに電気的に接続される。ＮＭＯＳトランジスタＮ２Ａの一端はノードｎ１Ａに電気的に接続され、ＮＭＯＳトランジスタＮ２Ａの他端には電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮ２Ａのゲートは、ＮＭＯＳトランジスタＮ１Ａのゲートに電気的に接続される。ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａによって、カレントミラー回路が構成される。
【００２９】
モニタ電圧生成回路３０Ａは、ＮＭＯＳトランジスタＮ３ＡおよびＰＭＯＳトランジスタＰ１Ａを含む。ＰＭＯＳトランジスタＰ１Ａの一端には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ１Ａの他端とゲートとは、ダイオード接続され、ノードｎ２Ａに電気的に接続される。ＰＭＯＳトランジスタＰ１Ａのウェル（またはバックゲートと称す場合もある）は、ノードｎ３Ａに電気的に接続される。ＮＭＯＳトランジスタＮ３Ａの一端はノードｎ２Ａに電気的に接続され、ＮＭＯＳトランジスタＮ３Ａの他端には接地電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮ３Ａのゲートは、ＮＭＯＳトランジスタＮ１Ａのゲートに電気的に接続される。
【００３０】
アンプ回路４０Ａの第１入力端子はノードｎ１Ａに電気的に接続され、アンプ回路４０Ａの第２入力端子はノードｎ２Ａに電気的に接続される。アンプ回路４０Ａの出力端子は、クランプ回路５０Ａの入力端子に電気的に接続される。クランプ回路５０Ａの出力端子はノードｎ３Ａに電気的に接続される。ノードｎ３Ａは、モニタ電圧生成回路３０ＡのＰＭＯＳトランジスタＰ１Ａの基板に電気的に接続される。また、ノードｎ３Ａは、センスアンプ１８等のＰＭＯＳトランジスタＰ１８の基板に電気的に接続される。アンプ回路４０Ａとクランプ回路５０Ａの構成については、後述する。
【００３１】
図４は、第１実施形態に係る半導体装置１００における定電流生成回路６０Ａを示す図である。定電流生成回路６０Ａは、基準電圧生成回路２０Ａに定電流ＩＲＥＦを供給する。
【００３２】
図４に示すように、定電流生成回路６０Ａは、アンプ回路６１Ａ、ＮＭＯＳトランジスタＮ４Ａ、ＰＭＯＳトランジスタＰ２Ａ，Ｐ３Ａ、および抵抗２２Ａを含む。
【００３３】
アンプ回路６１Ａの第１入力端子には定電圧（バンドギャップリファレンス電圧）Ｖｂｇが供給され、アンプ回路６１Ａの第２入力端子はＮＭＯＳトランジスタＮ４Ａの一端に電気的に接続される。アンプ回路６１Ａの出力端子は、ＮＭＯＳトランジスタＮ４Ａのゲートに電気的に接続される。ＰＭＯＳトランジスタＰ２Ａの一端には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ２Ａの他端とゲートとは、ダイオード接続され、ＮＭＯＳトランジスタＮ４Ａの他端に電気的に接続される。抵抗２２Ａの一端はＮＭＯＳトランジスタＮ４Ａの一端に電気的に接続され、抵抗２２Ａの他端には接地電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＰ３Ａの一端には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ３Ａのゲートは、ＰＭＯＳトランジスタＰ２Ａのゲートに電気的に接続される。ＰＭＯＳトランジスタＰ２Ａ，Ｐ３Ａによって、カレントミラー回路が構成される。ＰＭＯＳトランジスタＰ３Ａの他端は、ノードｎ４Ａに電気的に接続される。
【００３４】
図５は、第１実施形態に係る半導体装置１００におけるアンプ回路４０Ａおよびクランプ回路５０Ａを示す図である。
【００３５】
図５に示すように、アンプ回路４０Ａは、ＮＭＯＳトランジスタＮ４１Ａ，Ｎ４２Ａ、ＰＭＯＳトランジスタＰ４１Ａ，Ｐ４２Ａ、および定電流源４１Ａを含む。
【００３６】
ＰＭＯＳトランジスタＰ４１Ａの一端には電圧ＶＰＰ（＞ＶＤＤ）が供給され、ＰＭＯＳトランジスタＰ４１Ａの他端はＮＭＯＳトランジスタＮ４１Ａの一端に電気的に接続される。また、ＰＭＯＳトランジスタＰ４１Ａの他端とゲートとは、ダイオード接続される。ＮＭＯＳトランジスタＮ４１Ａの他端は定電流源４１Ａの入力端子に電気的に接続される。ＮＭＯＳトランジスタＮ４１Ａのゲートは、アンプ回路４０Ａの第１入力端子であり、ノードｎ１Ａに電気的に接続される。定電流源４１Ａの出力端子は、接地電位（接地電圧ＶＳＳ）に電気的に接続される。
【００３７】
ＰＭＯＳトランジスタＰ４２Ａの一端には電圧ＶＰＰが供給され、ＰＭＯＳトランジスタＰ４２Ａの他端はノードｎ５Ａに電気的に接続される。ＰＭＯＳトランジスタＰ４２Ａのゲートは、ＰＭＯＳトランジスタＰ４１Ａのゲートに電気的に接続される。ＰＭＯＳトランジスタＰ４１Ａ，Ｐ４２Ａによって、カレントミラー回路が構成される。ＮＭＯＳトランジスタＮ４２Ａの一端はノードｎ５Ａに電気的に接続され、ＮＭＯＳトランジスタＮ４２Ａの他端は定電流源４１Ａの入力端子に電気的に接続される。ＮＭＯＳトランジスタＮ４２Ａのゲートは、アンプ回路４０Ａの第２入力端子であり、ノードｎ２Ａに電気的に接続される。ＰＭＯＳトランジスタＰ４２Ａの他端とＮＭＯＳトランジスタＮ４２Ａの一端との接続端子は、アンプ回路４０Ａの出力端子である。
【００３８】
クランプ回路５０Ａは、ＰＭＯＳトランジスタＰ５１ＡおよびＮＭＯＳトランジスタＮ５１Ａを含む。
【００３９】
ＰＭＯＳトランジスタＰ５１Ａの一端には電圧ＶＰＰが供給され、ＰＭＯＳトランジスタ５１Ａの他端はＮＭＯＳトランジスタＮ５１Ａの一端に電気的に接続される。ＰＭＯＳトランジスタＰ５１Ａのゲートは、クランプ回路５０Ａの入力端子であり、アンプ回路４０Ａの出力端子（ＰＭＯＳトランジスタＰ４２Ａの他端とＮＭＯＳトランジスタＮ４２Ａの他端との接続端子）に電気的に接続される。ＮＭＯＳトランジスタＮＭ５１Ａの他端には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ５１Ａのゲートには信号ＲＥＦが供給される。ＰＭＯＳトランジスタＰ５１Ａの他端とＮＭＯＳトランジスタＮ５１Ａの一端との接続端子は、クランプ回路５０Ａの出力端子であり、ノードｎ３Ａに電気的に接続される。
【００４０】
［第１実施形態の動作例］
次に、第１実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａの動作例について説明する。
【００４１】
まず、図３を用いて、基板バイアス生成回路１６Ａの動作について説明する。
【００４２】
第１実施形態では、基準電圧生成回路２０Ａは、定電流Ｉに基づいて基準電圧ＶＲＥＦｎｗ（電圧ＶＤＤ−ＩＲ）を生成する。モニタ電圧生成回路３０Ａは、レプリカであるＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐをモニタして、モニタ電圧ＶＤＤ−Ｖｔｈｐを生成する。アンプ回路４０Ａは、基準電圧ＶＲＥＦｎｗとモニタ電圧ＶＤＤ−Ｖｔｈｐとを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｎｗとモニタ電圧ＶＤＤ−Ｖｔｈｐとが等しくなるようにウェル電圧Ｖｎｗｅｌｌ´を生成する。このウェル電圧Ｖｎｗｅｌｌ´（またはウェル電圧Ｖｎｗｅｌｌ）によって、ＰＭＯＳトランジスタＰ１Ａ，Ｐ１８の基板バイアスが調整され、これらの閾値電圧が温度によらず一定になる。以下に、より詳細に説明する。
【００４３】
図３に示すように、基準電圧生成回路２０Ａにおけるノードｎ４Ａに、定電流生成回路６０Ａで生成された定電流ＩＲＥＦが流れる。ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａは、カレントミラー回路を構成する。このため、抵抗２１ＡおよびＮＭＯＳトランジスタＮ２Ａを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。したがって、ノードｎ１Ａには、電源電圧ＶＤＤから電圧Ｉ×Ｒ（以下ＩＲと称す（Ｒは抵抗２１Ａの抵抗値））分降下した電圧ＶＤＤ−ＩＲが印加される。この電圧ＶＤＤ−ＩＲが基準電圧ＶＲＥＦｎｗとなる。
【００４４】
一方、ＮＭＯＳトランジスタＮ１Ａ，Ｎ３Ａは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＰ１ＡおよびＮＭＯＳトランジスタＮ３Ａを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＰＭＯＳトランジスタＰ１Ａは、ダイオード接続されている。このため、ノードｎ２Ａには、電源電圧ＶＤＤからＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ分降下したモニタ電圧ＶＤＤ−Ｖｔｈｐが印加される。
【００４５】
ここで、ＰＭＯＳトランジスタＰ１ＡおよびＮＭＯＳトランジスタＮ３Ａを含むパスに大電流が流れると、電圧ＶＤＤに対するＰＭＯＳトランジスタＰ１Ａによる電圧降下が閾値電圧Ｖｔｈｐよりも大きくなってしまう。これに対し、ＮＭＯＳトランジスタＮ３Ａが設けられることで、流れる電流を一定に抑えることができる。その結果、電源電圧ＶＤＤに対して閾値電圧Ｖｔｈｐ分電圧降下したモニタ電圧が得られる。
【００４６】
基準電圧ＶＲＥＦｎｗ（電圧ＶＤＤ−ＩＲ）はアンプ回路４０Ａの第１入力端子に供給され、モニタ電圧ＶＤＤ−Ｖｔｈｐはアンプ回路４０Ａの第２入力端子に供給される。アンプ回路４０Ａは、電圧ＶＤＤ−ＩＲとモニタ電圧ＶＤＤ−Ｖｔｈｐとが等しくなるように、すなわち、閾値電圧Ｖｔｈｐと電圧ＩＲとが等しくなるように、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。より具体的には、アンプ回路４０Ａは、電圧Ｖｎｗｅｌｌ´を生成し、電圧Ｖｎｗｅｌｌ´をクランプ回路５０Ａを介してＰＭＯＳトランジスタＰ１Ａの基板にフィードバックする。このとき、アンプ回路４０Ａは、電源電圧ＶＤＤに依存することなく、閾値電圧Ｖｔｈｐと電圧ＩＲとが等しくなるように基板バイアスを調整する。これにより、電源電圧が揺らいだ場合であっても、アンプ回路４０Ａは、閾値電圧Ｖｔｈｐを正確に補正するよう、基板バイアスを調整することができる。
【００４７】
クランプ回路５０Ａは、電圧Ｖｎｗｅｌｌ´の電圧範囲を調整し、ウェル電圧Ｖｎｗｅｌｌを生成する。このウェル電圧ＶｎｗｅｌｌがＰＭＯＳトランジスタＰ１Ａの基板に供給される。電圧範囲は、ＶＤＤ≦Ｖｎｗｅｌｌ≦ＶＰＰとなる。
【００４８】
なお、後述するように、ＰＭＯＳトランジスタＰ１ＡがＳＯＩ（Silicon On Insulator）ＭＯＳＦＥＴである場合、クランプ回路５０Ａは不要である。この場合、アンプ回路５０Ａで生成された電圧Ｖｎｗｅｌｌ´がＰＭＯＳトランジスタＰ１Ａの基板に供給される。
【００４９】
ここで、基板バイアスとは、ソースとウェル（基板）との間の電圧差を示す。すなわち、第１実施形態において、基板バイアスは、ウェル電圧Ｖｎｗｅｌｌと電源電圧ＶＤＤとの電圧差である。基板バイアス効果では、基板バイアスの絶対値が大きくなることで閾値電圧が大きくなり、基板バイアスの絶対値が小さくなることで閾値電圧が小さくなる。
【００５０】
ウェル電圧ＶｎｗｅｌｌがＰＭＯＳトランジスタＰ１Ａの基板に印加されることで、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐが電圧ＩＲと等しくなる。すなわち、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐが温度によらず一定となる。このように生成されたウェル電圧Ｖｎｗｅｌｌが、センスアンプ１８等のＰＭＯＳトランジスタＰ１８の基板に印加される。これにより、ＰＭＯＳトランジスタＰ１８の閾値電圧が、温度によらず一定となる。
【００５１】
次に、図５を用いて、アンプ回路４０Ａおよびクランプ回路５０Ａの動作についてより具体的に説明する。
【００５２】
アンプ回路４０Ａおよびクランプ回路５０Ａは、モニタ電圧ＶＤＤ−Ｖｔｈｐと基準電圧ＶＲＥＦｎｗとが等しくなるように、閾値電圧Ｖｔｈｐを調整する。
【００５３】
より具体的には、図５に示すように、モニタ電圧ＶＤＤ−Ｖｔｈｐが基準電圧ＶＲＥＦｎｗよりも小さい場合、ＮＭＯＳトランジスタＮ４２Ａのオン状態は小さくなる。このため、ＮＭＯＳトランジスタＮ４２Ａを介した接地電圧ＶＳＳへの放電よりもＰＭＯＳトランジスタＰ４２Ａを介した電圧ＶＰＰからの充電の方が大きくなり、ノードｎ５Ａの電圧Ｖｎｗｅｌｌ´が大きくなる。すると、ＰＭＯＳトランジスタＰ５１Ａのオン状態は小さくなる。その結果、ノードｎ３Ａのウェル電圧Ｖｎｗｅｌｌは、ＰＭＯＳトランジスタＰ５１Ａを介した電圧ＶＰＰからの充電よりもＮＭＯＳトランジスタＮ５１Ａを介した電源電圧ＶＤＤ（＜ＶＰＰ）への放電の方が大きくなり、ウェル電圧Ｖｎｗｅｌｌが小さくなるように調整される。すなわち、基板バイアスが小さくなるように調整され、閾値電圧Ｖｔｈｐが小さくなる。したがって、モニタ電圧ＶＤＤ−Ｖｔｈｐは、基準電圧ＶＲＥＦｎｗと等しくなるように大きくなる。
【００５４】
一方、モニタ電圧ＶＤＤ−Ｖｔｈｐが基準電圧ＶＲＥＦｎｗよりも大きい場合、上記と反対の動作となる。すなわち、ウェル電圧Ｖｎｗｅｌｌが大きくなるように（基板バイアスが大きくなるように）調整され、閾値電圧Ｖｔｈｐが大きくなる。したがって、モニタ電圧ＶＤＤ−Ｖｔｈｐは、基準電圧ＶＲＥＦｎｗと等しくなるように小さくなる。
【００５５】
次に、図４を用いて、定電流生成回路６０Ａの動作について説明する。
【００５６】
図４に示すように、アンプ回路６１Ａは、定電圧Ｖｂｇと抵抗２２Ａの一端の電圧とを比較して、その比較結果をＮＭＯＳトランジスタＮ４Ａのゲートに出力する。これにより、ＰＭＯＳトランジスタＰ２Ａ、ＮＭＯＳトランジスタＮ４Ａ、および抵抗２２Ａを含むパスに定電流ＩＲＥＦが流れる。この定電流ＩＲＥＦは、Ｖｂｇ／Ｒ１（Ｒ１は抵抗２２Ａの抵抗値）で示される。すなわち、定電流ＩＲＥＦは、抵抗２２Ａの抵抗値に依存するものであり、抵抗２２Ａの温度特性によるばらつきを反映している。ＰＭＯＳトランジスタＰ２Ａ，Ｐ３Ａは、カレントミラー回路を構成している。これにより、ノードｎ４Ａ（基準電圧生成回路２０Ａ）に定電流ＩＲＥＦが供給される。
【００５７】
ここで、図３に示すように、基準電圧生成回路２０Ａの抵抗２１Ａには、定電流Ｉが流れる。定電流Ｉは、抵抗２２Ａの温度特性によるばらつきが反映された定電流ＩＲＥＦに基づく。また、抵抗２１Ａの温度特性は、抵抗２２Ａの温度特性と実質的に同一である。したがって、抵抗２１Ａの抵抗値Ｒが温度特性によってばらついたとしても、定電流Ｉはその温度特性を反映したものであるため、電圧ＩＲは一定に保たれる。
【００５８】
［第１実施形態におけるＰＭＯＳトランジスタの構成］
次に、第１実施形態に係る半導体装置１００におけるＰＭＯＳトランジスタＰ１Ａ（Ｐ１８）の構成について説明する。
【００５９】
図６は、第１実施形態に係る半導体装置１００におけるＰＭＯＳトランジスタＰ１Ａの第１例を示す断面図である。図７は、第１実施形態に係る半導体装置１００におけるＰＭＯＳトランジスタＰ１Ａの第２例を示す断面図である。
【００６０】
図６に示すように、第１例では、ＰＭＯＳトランジスタＰ１Ａは、バルクＭＯＳＦＥＴ構造を有する。より具体的には、ＰＭＯＳトランジスタＰ１Ａは、Ｎ型基板（Ｎ型ウェル）１０１Ａ、Ｐ型ソース・ドレイン拡散層１０２Ａ、ゲート絶縁層１０３Ａ、およびゲート電極１０４Ａを含む。Ｐ型ソース・ドレイン拡散層１０２Ａは、Ｎ型基板（Ｎ型ウェル）１０１Ａの表面に設けられる。ゲート絶縁層１０３Ａは、Ｎ型基板１０１Ａ上に設けられ、Ｐ型ソース・ドレイン拡散層１０２Ａに挟まれる。ゲート電極１０４Ａは、ゲート絶縁層１０３Ａ上に設けられる。
【００６１】
第１例のように、ＰＭＯＳトランジスタＰ１ＡがバルクＭＯＳＦＥＴ構造である場合、Ｐ型ソース１０２Ａに電源電圧ＶＤＤが印加され、Ｎ型ウェル１０１Ａに電源電圧ＶＤＤよりも小さいウェル電圧Ｖｎｗｅｌｌが印加されると、ＰＮ接合が順バイアスとなる。すなわち、Ｐ型ソース１０２ＡからＮ型ウェル１０１Ａに大電流が流れてしまう。第１実施形態では、ＰＮ接合の順バイアスを防止するためにクランプ回路５０Ａが設けられる。クランプ回路５０Ａは、ウェル電圧ＶｎｗｅｌｌをＶＤＤ以上ＶＰＰ以下に調整する。これにより、ウェル電圧Ｖｎｗｅｌｌがソース電圧（ＶＤＤ）以上になり、ＰＮ接合における順バイアスを防止することができる。
【００６２】
図７に示すように、第２例では、ＰＭＯＳトランジスタＰ１Ａは、ＳＯＩＭＯＳＦＥＴ構造を有する。すなわち、第１例と異なり、ＰＭＯＳトランジスタＰ１Ａは、酸化膜１０５Ａを含む。酸化膜１０５Ａは、Ｎ型基板１０１ＡとＰ型ソース・ドレイン拡散層１０２Ａとの間に設けられる。また、酸化膜１０５Ａ上にはＮ型半導体層１０６Ａが設けられ、酸化膜１０５Ａの表面にＰ型ソース・ドレイン拡散層１０２Ａが設けられる。
【００６３】
第２例のように、ＰＭＯＳトランジスタＰ１ＡがＳＯＩＭＯＳＦＥＴ構造である場合、Ｎ型基板１０１ＡとＰ型ソース・ドレイン拡散層１０２Ａとの間に酸化膜１０５Ａが設けられる。すなわち、Ｐ型ソース１０２ＡとＮ型ウェル１０１Ａとが接していない。このため、Ｐ型ソース１０２Ａに電源電圧ＶＤＤが印加され、Ｎ型ウェル１０１Ａに電源電圧ＶＤＤよりも小さいウェル電圧Ｖｎｗｅｌｌが印加されても、ＰＮ接合の順バイアスが問題とならない。したがって、第２例における構造では、クランプ回路５０Ａが設けられなくてもよい。
【００６４】
［第１実施形態における効果］
図８は比較例に係る半導体装置におけるＰＭＯＳトランジスタのウェル電圧と温度の関係を示す図であり、図９は比較例に係る半導体装置におけるＰＭＯＳトランジスタの閾値電圧と温度の関係を示す図である。また、図１０は、第１実施形態に係る半導体装置１００におけるＰＭＯＳトランジスタＰ１Ａ（Ｐ１８）のウェル電圧と温度の関係を示す図であり、図１１は第１実施形態に係る半導体装置１００におけるＰＭＯＳトランジスタＰ１Ａ（Ｐ１８）の閾値電圧と温度の関係を示す図である。
【００６５】
比較例では、図８に示すように、ＰＭＯＳトランジスタのウェル電圧Ｖｎｗｅｌｌは、温度によらず一定である。すなわち、ＰＭＯＳトランジスタの基板バイアスは、調整されない。一方、ＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐは、温度特性を有する。このため、ＰＭＯＳトランジスタの基板バイアスが調整されない場合、図９に示すように、温度の変動によってＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐはばらつく。より具体的には、温度が高い場合にＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐの絶対値は小さくなり、温度が低い場合にＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐの絶対値は大きくなる。
【００６６】
これに対し、上記第１実施形態によれば、基板バイアス生成回路１６Ａは、レプリカであるＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐの温度特性によるばらつきをモニタする。そして、基板バイアス１６Ａは、この閾値電圧Ｖｔｈｐの温度特性によるばらつきを補正するように、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。
【００６７】
より具体的には、図１０に示すように、基板バイアス生成回路１６Ａは、温度が高い場合にＰＭＯＳトランジスタＰ１Ａのウェル電圧Ｖｎｗｅｌｌを大きくし、温度が小さい場合にＰＭＯＳトランジスタのウェル電圧Ｖｎｗｅｌｌを小さくする。すなわち、温度が高い場合に基板バイアスの絶対値が大きくなり、温度が小さい場合に基板バイアスの絶対値が小さくなる。このように、基板バイアス生成回路１６Ａは、ウェル電圧Ｖｎｗｅｌｌを調整することで、図１１に示すように、温度によらずＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐを一定にすることができる。そして、基板バイアス生成回路１６Ａは、調整された基板バイアスをセンスアンプ１８等のＰＭＯＳトランジスタＰ１８に供給する。これにより、ＰＭＯＳトランジスタＰ１８の閾値電圧を一定にすることができ、製品の性能および信頼性の向上を図ることができる。
【００６８】
また、上記第１実施形態によれば、定電流生成回路６０Ａは、抵抗２２Ａを含み、定電流ＩＲＥＦを生成する。定電流ＩＲＥＦは、抵抗２２Ａの抵抗値に依存し、抵抗２２Ａの温度特性によるばらつきを反映する。一方、基準電圧生成回路２０Ａの抵抗２１Ａには、定電流Ｉが流れる。定電流Ｉは、抵抗２２Ａの温度特性によるばらつきが反映された定電流ＩＲＥＦに基づく。また、抵抗２１Ａの温度特性は、抵抗２２Ａの温度特性と実質的に同一である。したがって、抵抗２１Ａの抵抗値Ｒが温度特性によってばらついたとしても、定電流Ｉはその温度特性を反映したものであるため、電圧ＩＲは一定に保たれる。
【００６９】
なお、温度は、例えば、チップ内に設けられた温度測定器によって測定され、外気温度に対応する。
【００７０】
＜第２実施形態＞
以下に図１２乃至図１６を用いて、第２実施形態に係る半導体装置について説明する。上記第１実施形態では、基板バイアス生成回路１６Ａが、ＰＭＯＳトランジスタの基板バイアスを調整することでＰＭＯＳトランジスタの閾値電圧を一定にした。これに対し、第２実施形態では、基板バイアス生成回路１６Ｂが、ＮＭＯＳトランジスタの基板バイアスを調整することでＮＭＯＳトランジスタの閾値電圧を一定にする。第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００７１】
［第２実施形態の構成例］
まず、第２実施形態に係る半導体装置１００の構成例について説明する。
【００７２】
図１２は、第２実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂを示す図である。
【００７３】
図１２に示すように、基板バイアス生成回路１６Ｂは、基準電圧生成回路２０Ｂ、モニタ電圧生成回路３０Ｂ、アンプ回路４０Ｂ、およびクランプ回路５０Ｂを備える。
【００７４】
基準電圧生成回路２０Ｂは、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂおよび抵抗２１Ｂを含む。ＰＭＯＳトランジスタＰ１Ｂの一端には電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタＰ１Ｂの他端はノードｎ４Ｂに電気的に接続される。ＰＭＯＳトランジスタＰ１Ｂの他端とゲートとは、ダイオード接続される。ＰＭＯＳトランジスタＰ２Ｂの一端には電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２Ｂの他端はノードｎ１Ｂに電気的に接続される。ＰＭＯＳトランジスタＰ２Ｂのゲートは、ＰＭＯＳトランジスタＰ１Ｂのゲートに電気的に接続される。ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂによって、カレントミラー回路が構成される。抵抗２１Ｂの一端はノードｎ１Ｂに電気的に接続され、抵抗２１Ｂの他端には接地電圧ＶＳＳが供給される。
【００７５】
モニタ電圧生成回路３０Ａは、ＰＭＯＳトランジスタＰ３ＢおよびＮＭＯＳトランジスタＮ１Ｂを含む。ＰＭＯＳトランジスタＰ３Ｂの一端には電源電圧が供給され、他端はノードｎ２Ｂに電気的に接続される。ＰＭＯＳトランジスタＰ３Ｂのゲートは、ＰＭＯＳトランジスタＰ１Ｂのゲートに電気的に接続される。ＮＭＯＳトランジスタＮ１Ｂの一端とゲートとはダイオード接続され、これらはノードｎ２Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ１Ｂの他端には、接地電圧ＶＳＳが供給される。
【００７６】
アンプ回路４０Ｂの第１入力端子はノードｎ１Ｂに電気的に接続され、アンプ回路４０Ｂの第２入力端子はノードｎ２Ｂに電気的に接続される。アンプ回路４０Ｂの出力端子は、クランプ回路５０Ｂの入力端子に電気的に接続される。クランプ回路５０Ｂの出力端子はノードｎ３Ｂに電気的に接続される。ノードｎ３Ｂは、モニタ電圧生成回路３０ＢのＮＭＯＳトランジスタＮ１Ｂの基板に電気的に接続される。また、ノードｎ３Ｂは、センスアンプ１８等のＮＭＯＳトランジスタＮ１８の基板に電気的に接続される。
【００７７】
図１３は、第２実施形態に係る半導体装置１００における定電流生成回路６０Ｂを示す図である。定電流生成回路６０Ｂは、基準電圧生成回路２０Ｂに定電流ＩＲＥＦを供給する。
【００７８】
図１３に示すように、定電流生成回路６０Ｂは、アンプ回路６１Ｂ、ＮＭＯＳトランジスタＮ２Ｂ，Ｎ３Ｂ，Ｎ４Ｂ、ＰＭＯＳトランジスタＰ４Ｂ，Ｐ５Ｂ、および抵抗２２Ｂを含む。
【００７９】
アンプ回路６１Ｂの第１入力端子には定電圧Ｖｂｇが供給され、アンプ回路６１Ｂの第２入力端子はＮＭＯＳトランジスタＮ２Ｂの一端に電気的に接続される。アンプ回路６１Ｂの出力端子は、ＮＭＯＳトランジスタＮ２Ｂのゲートに電気的に接続される。ＰＭＯＳトランジスタＰ４Ｂの一端には電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ４Ｂの他端とゲートとは、ダイオード接続され、ＮＭＯＳトランジスタＮ２Ｂの他端に電気的に接続される。抵抗２２Ｂの一端はＮＭＯＳトランジスタＮ２Ｂの一端に電気的に接続され、抵抗２２Ｂの他端には接地電圧ＶＳＳが供給される。
【００８０】
ＰＭＯＳトランジスタＰ５Ｂの一端には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ５Ｂのゲートは、ＰＭＯＳトランジスタＰ４Ｂのゲートに電気的に接続される。ＰＭＯＳトランジスタＰ４Ｂ，Ｐ５Ｂによって、カレントミラー回路が構成される。ＰＭＯＳトランジスタＰ５Ｂの他端は、ＮＭＯＳトランジスタＮ３Ｂの一端に電気的に接続される。ＮＭＯＳトランジスタＮ３Ｂの他端には、接地電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮ３Ｂの一端とゲートとは、ダイオード接続される。
【００８１】
ＮＭＯＳトランジスタＮ４Ｂの一端はノードｎ４Ｂに電気的に接続され、ＮＭＯＳトランジスタＮ４Ｂの他端には接地電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮ４Ｂのゲートは、ＮＭＯＳトランジスタＮ３Ｂのゲートに電気的に接続される。ＮＭＯＳトランジスタＮ３Ｂ，Ｎ４Ｂによって、カレントミラー回路が構成される。
【００８２】
図１４は、第２実施形態に係る半導体装置１００におけるアンプ回路４０Ｂおよびクランプ回路５０Ｂを示す図である。
【００８３】
図１４に示すように、アンプ回路４０Ｂは、ＮＭＯＳトランジスタＮ４１Ｂ，Ｎ４２Ｂ、ＰＭＯＳトランジスタＰ４１Ｂ，Ｐ４２Ｂ、および定電流源４１Ｂを含む。
【００８４】
定電流源４１Ｂの入力端子には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ４１Ｂの一端は定電流源４１Ｂの出力端子に電気的に接続され、ＰＭＯＳトランジスタＰ４１Ｂの他端はＮＭＯＳトランジスタＮ４１Ｂの一端に電気的に接続される。ＰＭＯＳトランジスタＰ４１Ｂのゲートは、アンプ回路４０Ｂの第１入力端子であり、ノードｎ１Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ４１Ｂの一端とゲートとは、ダイオード接続される。ＮＭＯＳトランジスタＮ４１Ｂの他端には、電圧ＶＮＮ（＜ＶＳＳ）が供給される。
【００８５】
ＰＭＯＳトランジスタＰ４２Ｂの一端は定電流源４１Ｂの出力端子に電気的に接続され、ＰＭＯＳトランジスタＰ４２Ｂの他端はノードｎ５Ｂに電気的に接続される。ＰＭＯＳトランジスタＰ４２Ｂのゲートは、アンプ回路４０Ｂの第２入力端子であり、ノードｎ２Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ４２Ｂの一端はノードｎ５Ｂに電気的に接続され、ＮＭＯＳトランジスタＮ４２Ｂの他端には電圧ＶＮＮが供給される。ＮＭＯＳトランジスタＮ４２Ｂのゲートは、ＮＭＯＳトランジスタＮ４１Ｂのゲートに電気的に接続される。ＮＭＯＳトランジスタＮ４１Ｂ，Ｎ４２Ｂによって、カレントミラー回路が構成される。ＰＭＯＳトランジスタＰ４２Ｂの他端とＮＭＯＳトランジスタＮ４２Ｂの一端との接続端子（ノードｎ５Ｂ）は、アンプ回路４０Ｂの出力端子である。
【００８６】
クランプ回路５０Ｂは、ＰＭＯＳトランジスタＰ５１ＢおよびＮＭＯＳトランジスタＮ５１Ｂを含む。
【００８７】
ＰＭＯＳトランジスタＰ５１Ｂの一端には接地電圧ＶＳＳが供給され、ＰＭＯＳトランジスタＰ５１Ｂの他端はＮＭＯＳトランジスタＮ５１の一端に電気的に接続される。ＮＭＯＳトランジスタＮ５１Ｂの他端には、電圧ＶＮＮが供給される。ＮＭＯＳトランジスタＮ５１Ｂのゲートは、クランプ回路５０Ｂの入力端子であり、アンプ回路４０Ｂの出力端子（ＰＭＯＳトランジスタＰ４２Ｂの他端とＮＭＯＳトランジスタＮ４２Ｂの他端との接続端子）に電気的に接続される。ＰＭＯＳトランジスタＰ５１Ｂの他端とＮＭＯＳトランジスタＮ５１Ｂの一端との接続端子は、クランプ回路５０Ｂの出力端子であり、ノードｎ３Ｂに電気的に接続される。
【００８８】
［第２実施形態の動作例］
次に、第２実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂの動作例について説明する。
【００８９】
まず、図１２を用いて、基板バイアス生成回路１６Ｂの動作について説明する。
【００９０】
第２実施形態では、基準電圧生成回路２０Ｂは、定電流Ｉに基づいて基準電圧ＶＲＥＦｐｗ（電圧ＶＳＳ＋ＩＲ）を生成する。モニタ電圧生成回路３０Ｂは、レプリカであるＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎをモニタして、モニタ電圧ＶＳＳ＋Ｖｔｈｎを生成する。アンプ回路４０Ｂは、基準電圧ＶＲＥＦｐｗとモニタ電圧ＶＳＳ＋Ｖｔｈｎとを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｐｗとモニタ電圧ＶＳＳ＋Ｖｔｈｎとが等しくなるようにウェル電圧Ｖｐｗｅｌｌ´を生成する。このウェル電圧Ｖｐｗｅｌｌ´（またはウェル電圧Ｖｐｗｅｌｌ）によって、ＮＭＯＳトランジスタＮ１Ａ，Ｎ１８の基板バイアスが調整され、これらの閾値電圧が温度によらず一定になる。以下に、より詳細に説明する。
【００９１】
図１２に示すように、基準電圧生成回路２０Ｂにおけるノードｎ４Ｂに、定電流生成回路６０Ｂで生成された定電流ＩＲＥＦが流れる。ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂは、カレントミラー回路を構成する。このため、抵抗２１ＢおよびＰＭＯＳトランジスタＰ２Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。したがって、ノードｎ１Ｂには、接地電圧ＶＳＳから電圧ＩＲ（Ｒは抵抗２１Ｂの抵抗値）分上昇した電圧ＶＳＳ＋ＩＲが印加される。この電圧ＶＳＳ＋ＩＲが基準電圧ＶＲＥＦｐｗとなる。
【００９２】
一方、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ３Ｂは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＰ３ＢおよびＮＭＯＳトランジスタＮ１Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＮＭＯＳトランジスタＮ１Ｂは、ダイオード接続されている。このため、ノードｎ２Ｂには、接地電圧ＶＳＳからＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ分上昇したモニタ電圧ＶＳＳ＋Ｖｔｈｎが印加される。
【００９３】
ここで、ＰＭＯＳトランジスタＰ３ＢおよびＮＭＯＳトランジスタＮ１Ｂを含むパスに大電流が流れると、電圧ＶＳＳに対するＮＭＯＳトランジスタＮ１Ｂによる電圧上昇が閾値電圧Ｖｔｈｎよりも大きくなってしまう。これに対し、ＰＭＯＳトランジスタＰ３Ｂが設けられることで、流れる電流を一定に抑えることができる。その結果、接地電圧ＶＳＳに対して閾値電圧Ｖｔｈｎ分電圧上昇したモニタ電圧が得られる。
【００９４】
基準電圧ＶＲＥＦｐｗ（電圧ＶＳＳ＋ＩＲ）はアンプ回路４０Ｂの第１入力端子に供給され、電圧ＶＳＳ＋Ｖｔｈｎはアンプ回路４０Ｂの第２入力端子に供給される。アンプ回路４０Ｂは、電圧ＶＳＳ＋ＩＲと電圧ＶＳＳ＋Ｖｔｈｎとが等しくなるように、すなわち、閾値電圧Ｖｔｈｎと電圧ＩＲとが等しくなるように、ＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。より具体的には、アンプ回路４０Ｂは、電圧Ｖｐｗｅｌｌ´を生成し、電圧Ｖｐｗｅｌｌ´をクランプ回路５０Ｂを介してＮＭＯＳトランジスタＮ１Ｂの基板にフィードバックする。
【００９５】
クランプ回路５０Ｂは、電圧Ｖｐｗｅｌｌ´の電圧範囲を調整し、ウェル電圧Ｖｐｗｅｌｌを生成する。このウェル電圧ＶｐｗｅｌｌがＮＭＯＳトランジスタＮ１Ｂの基板に供給される。電圧範囲は、ＶＮＮ≦Ｖｐｗｅｌｌ≦ＶＳＳとなる。
【００９６】
なお、後述するように、ＮＭＯＳトランジスタＮ１ＢがＳＯＩＭＯＳＦＥＴである場合、クランプ回路５０Ｂは不要である。この場合、アンプ回路５０Ｂで生成された電圧Ｖｐｗｅｌｌ´がＮＭＯＳトランジスタＮ１Ｂの基板に供給される。
【００９７】
第２実施形態において、基板バイアスは、ウェル電圧Ｖｐｗｅｌｌと接地電圧ＶＳＳとの電圧差である。
【００９８】
ウェル電圧ＶｐｗｅｌｌがＮＭＯＳトランジスタＮ１Ｂの基板に印加されることで、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎが電圧ＩＲと等しくなる。すなわち、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎが温度によらず一定となる。このように生成されたウェル電圧Ｖｐｗｅｌｌが、センスアンプ１８等のＮＭＯＳトランジスタＮ１８の基板に印加される。これにより、ＮＭＯＳトランジスタＮ１８の閾値電圧が、温度によらず一定となる。
【００９９】
次に、図１４を用いて、アンプ回路４０Ｂおよびクランプ回路５０Ｂの動作についてより具体的に説明する。
【０１００】
アンプ回路４０Ｂおよびクランプ回路５０Ｂは、モニタ電圧ＶＳＳ＋Ｖｔｈｎと基準電圧ＶＲＥＦｐｗとが等しくなるように、閾値電圧Ｖｔｈｎを調整する。
【０１０１】
より具体的には、図１４に示すように、モニタ電圧ＶＳＳ＋Ｖｔｈｎが基準電圧ＶＲＥＦｐｗよりも小さい場合、ＰＭＯＳトランジスタＰ４２Ｂのオン状態は大きくなる。このため、ＮＭＯＳトランジスタＮ４２Ｂを介した電圧ＶＮＮへの放電よりもＰＭＯＳトランジスタＰ４２Ｂを介した電源電圧ＶＤＤからの充電の方が大きくなり、ノードｎ５Ｂの電圧Ｖｐｗｅｌｌ´が大きくなる。すると、ＮＭＯＳトランジスタＮ５１Ｂのオン状態は大きくなる。その結果、ノードｎ３Ｂのウェル電圧Ｖｐｗｅｌｌは、ＰＭＯＳトランジスタＰ５１Ｂを介した接地電圧ＶＳＳからの充電よりもＮＭＯＳトランジスタＮ５１Ｂを介した電圧ＶＮＮ（＜ＶＳＳ）への放電の方が大きくなり、ウェル電圧Ｖｐｗｅｌｌが小さくなるように調整される。すなわち、基板バイアスが大きくなるように調整され、閾値電圧Ｖｔｈｎが大きくなる。したがって、モニタ電圧ＶＳＳ＋Ｖｔｈｎは、基準電圧ＶＲＥＦｐｗと等しくなるように大きくなる。
【０１０２】
一方、モニタ電圧ＶＳＳ＋Ｖｔｈｎが基準電圧ＶＲＥＦｐｗよりも大きい場合、上記と反対の動作となる。すなわち、ウェル電圧Ｖｐｗｅｌｌが大きくなるように（基板バイアスが小さくなるように）調整され、閾値電圧Ｖｔｈｎが小さくなる。したがって、モニタ電圧ＶＳＳ＋Ｖｔｈｎは、基準電圧ＶＲＥＦｐｗと等しくなるように小さくなる。
【０１０３】
次に、図１３を用いて、定電流生成回路６０Ｂの動作について説明する。
【０１０４】
図１３に示すように、アンプ回路６１Ｂは、定電圧Ｖｂｇと抵抗２２Ｂの一端の電圧とを比較して、その比較結果をＮＭＯＳトランジスタＮ２Ｂのゲートに出力する。これにより、ＰＭＯＳトランジスタＰ４Ｂ、ＮＭＯＳトランジスタＮ２Ｂ、および抵抗２２Ｂを含むパスに定電流ＩＲＥＦが流れる。この定電流ＩＲＥＦは、Ｖｂｇ／Ｒ１（Ｒ１は抵抗２２Ｂの抵抗値）で示される。すなわち、定電流ＩＲＥＦは、抵抗２２Ｂの抵抗値に依存するものであり、抵抗２２Ｂの温度特性によるばらつきを反映している。ＰＭＯＳトランジスタＰ４Ｂ，Ｐ５Ｂは、カレントミラー回路を構成している。これにより、ＰＭＯＳトランジスタＰ５ＢおよびＮＭＯＳトランジスタＮ３Ｂを含むパスに定電流ＩＲＥＦが流れる。また、ＮＭＯＳトランジスタＮ３Ｂ，Ｎ４Ｂはカレントミラー回路を構成している。これにより、ノードｎ４Ｂ（基準電圧生成回路２０Ｂ）に定電流ＩＲＥＦが供給される。
【０１０５】
［第２実施形態におけるＮＭＯＳトランジスタの構成］
次に、第２実施形態に係る半導体装置１００におけるＮＭＯＳトランジスタＮ１Ｂ（Ｎ１８）の構成について説明する。
【０１０６】
図１５は、第２実施形態に係る半導体装置１００におけるＮＭＯＳトランジスタＮ１Ｂの第１例を示す断面図である。図１６は、第２実施形態に係る半導体装置１００におけるＮＭＯＳトランジスタＮ１Ｂの第２例を示す断面図である。
【０１０７】
図１５に示すように、第１例では、ＮＭＯＳトランジスタＮ１Ｂは、バルクＭＯＳＦＥＴ構造を有する。より具体的には、ＮＭＯＳトランジスタＮ１Ｂは、Ｐ型基板（Ｐ型ウェル）１０１Ｂ、Ｎ型ソース・ドレイン拡散層１０２Ｂ、ゲート絶縁層１０３Ｂ、およびゲート電極１０４Ｂを含む。Ｎ型ソース・ドレイン拡散層１０２Ｂは、Ｐ型基板１０１Ｂの表面に設けられる。ゲート絶縁層１０３Ｂは、Ｐ型基板１０１Ｂ上に設けられ、Ｎ型ソース・ドレイン拡散層１０２Ｂに挟まれる。ゲート電極１０４Ｂは、ゲート絶縁層１０３Ｂ上に設けられる。
【０１０８】
第１例のように、ＮＭＯＳトランジスタＮ１ＢがバルクＭＯＳＦＥＴ構造である場合、Ｎ型ソース１０２Ｂに接地電圧ＶＳＳが印加され、Ｐ型ウェル１０１Ｂに接地電圧ＶＳＳよりも大きいウェル電圧Ｖｐｗｅｌｌが印加されると、ＰＮ接合が順バイアスとなる。すなわち、Ｐ型ウェル１０１ＢからＮ型ソース１０２Ｂに大電流が流れてしまう。第２実施形態では、ＰＮ接合の順バイアスを防止するためにクランプ回路５０Ｂが設けられる。クランプ回路５０Ｂは、ウェル電圧ＶｐｗｅｌｌをＶＮＮ以上ＶＳＳ以下に調整する。これにより、ウェル電圧Ｖｐｗｅｌｌがソース電圧（ＶＳＳ）以下になり、ＰＮ接合における順バイアスを防止することができる。
【０１０９】
図１６に示すように、第２例では、ＮＭＯＳトランジスタＮ１Ｂは、ＳＯＩＭＯＳＦＥＴ構造を有する。すなわち、第１例と異なり、ＮＭＯＳトランジスタＮ１Ｂは、酸化膜１０５Ｂを含む。酸化膜１０５Ｂは、Ｐ型基板１０１ＢとＮ型ソース・ドレイン拡散層１０２Ｂとの間に設けられる。また、酸化膜１０５Ｂ上にはＰ型半導体層１０６Ｂが設けられ、酸化膜１０５Ｂの表面にＮ型ソース・ドレイン拡散層１０２Ｂが設けられる。
【０１１０】
第２例のように、ＮＭＯＳトランジスタＮ１ＢがＳＯＩＭＯＳＦＥＴ構造である場合、Ｐ型基板１０１ＢとＮ型ソース・ドレイン拡散層１０２Ｂとの間に酸化膜１０５Ｂが設けられる。すなわち、Ｎ型ソース１０２ＢとＰ型ウェル１０１Ｂとが接していない。このため、Ｎ型ソース１０２Ｂに接地電圧ＶＳＳが印加され、Ｐ型ウェルに接地電圧ＶＳＳよりも大きい電圧が印加されても、ＰＮ接合の順バイアスが問題とならない。したがって、第２例における構造では、クランプ回路５０Ｂが設けられなくてもよい。
【０１１１】
［第２実施形態における効果］
上記第２実施形態によれば、基板バイアス生成回路１６Ｂは、レプリカであるＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎの温度特性によるばらつきをモニタする。基板バイアス１６Ｂは、この閾値電圧Ｖｔｈｎの温度特性によるばらつきを補正するように、ＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。
【０１１２】
より具体的には、基板バイアス生成回路１６Ｂは、温度が高い場合にＮＭＯＳトランジスタＮ１Ｂのウェル電圧Ｖｐｗｅｌｌを小さくし、温度が小さい場合にＮＭＯＳトランジスタＮ１Ｂのウェル電圧Ｖｐｗｅｌｌを大きくする。すなわち、温度が高い場合に基板バイアスの絶対値が大きくなり、温度が小さい場合に基板バイアスの絶対値が小さくなる。このように、基板バイアス生成回路１６Ｂは、ウェル電圧Ｖｐｗｅｌｌを調整することで、温度によらずＮＭＯＳトランジスタＮ１Ａの閾値電圧Ｖｔｈｎを一定にすることができる。そして、基板バイアス生成回路１６Ｂは、調整された基板バイアスをセンスアンプ１８等のＮＭＯＳトランジスタＮ１８に供給する。これにより、ＮＭＯＳトランジスタＮ１８の閾値電圧を一定にすることができ、製品の性能および信頼性の向上を図ることができる。
【０１１３】
＜第３実施形態＞
以下に図１７を用いて、第３実施形態に係る半導体装置について説明する。第３実施形態は、上記第１実施形態の変形例である。上記第１実施形態では、基板バイアス生成回路１６Ａは、ＰＭＯＳトランジスタＰ１Ａのウェル電圧を調整することで、基板バイアスを調整した。これに対し、第３実施形態では、ＰＭＯＳトランジスタのソース電圧を調整することで、基板バイアスを調整する。第３実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１１４】
［第３実施形態の構成例］
まず、第３実施形態に係る半導体装置１００の構成例について説明する。
【０１１５】
図１７は、第３実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａを示す図である。
【０１１６】
図１７に示すように、基板バイアス生成回路１６Ａは、基準電圧生成回路２０Ａ、モニタ電圧生成回路３０Ａ、およびアンプ回路４０Ａを備える。
【０１１７】
基準電圧生成回路２０Ａは、ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａおよび抵抗２１Ａを含む。抵抗２１Ａの一端はノードｎ３Ａに電気的に接続され、抵抗２１Ａの他端はノードｎ１Ａに電気的に接続される。
【０１１８】
モニタ電圧生成回路３０Ａは、ＮＭＯＳトランジスタＮ３ＡおよびＰＭＯＳトランジスタＰ１Ａを含む。ＰＭＯＳトランジスタＰ１Ａの一端（ソース）は、ノードｎ３Ａに電気的に接続される。ＰＭＯＳトランジスタＰ１Ａの他端とゲートとは電気的に接続され、これらはノードｎ２Ａに電気的に接続される。ＰＭＯＳトランジスタの基板には、電源電圧ＶＤＤが供給される。
【０１１９】
アンプ回路４０Ａの第１入力端子はノードｎ１Ａに電気的に接続され、アンプ回路４０Ａの第２入力端子はノードｎ２Ａに電気的に接続される。アンプ回路４０Ａの出力端子は、ノードｎ３Ａに電気的に接続される。ノードｎ３Ａは、モニタ電圧生成回路３０ＡのＰＭＯＳトランジスタＰ１Ａの一端（ソース）に電気的に接続される。また、ノードｎ３Ａは、センスアンプ１８等のＰＭＯＳトランジスタＰ１８のソースに電気的に接続される。ＰＭＯＳトランジスタＰ１８の基板には、電源電圧ＶＤＤが供給される。
【０１２０】
［第３実施形態の動作例］
次に、第３実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａの動作例について説明する。
【０１２１】
図１７を用いて、基板バイアス生成回路１６Ａの動作について説明する。
【０１２２】
第３実施形態では、基準電圧生成回路２０Ａは、定電流Ｉに基づいて基準電圧ＶＲＥＦｐｓｒｃ（電圧Ｖｐｓｒｃ−ＩＲ）を生成する。モニタ電圧生成回路３０Ａは、レプリカであるＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐをモニタして、モニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐを生成する。アンプ回路４０Ａは、基準電圧ＶＲＥＦｐｓｒｃとモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐとを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｐｓｒｃとモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐとが等しくなるようにソース電圧Ｖｐｓｒｃを生成する。このソース電圧Ｖｐｓｒｃによって、ＰＭＯＳトランジスタＰ１Ａ，Ｐ１８の基板バイアスが調整され、これらの閾値電圧が温度によらず一定になる。以下に、より詳細に説明する。
【０１２３】
図１７に示すように、基準電圧生成回路２０Ａにおける抵抗２１ＡおよびＮＭＯＳトランジスタＮ２Ａを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。これにより、ノードｎ１Ａには、ノードｎ３Ａのソース電圧Ｖｐｓｒｃから電圧ＩＲ（Ｒは抵抗２１Ａの抵抗値）分降下した電圧Ｖｐｓｒｃ−ＩＲが印加される。この電圧Ｖｐｓｒｃ−ＩＲが基準電圧ＶＲＥＦｐｓｒｃとなる。
【０１２４】
一方、ＮＭＯＳトランジスタＮ１Ａ，Ｎ３Ａは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＰ１ＡおよびＮＭＯＳトランジスタＮ３Ａを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＰＭＯＳトランジスタＰ１Ａは、ダイオード接続されている。このため、ノードｎ２Ａには、ノードｎ３Ａのソース電圧ＶｐｓｒｃからＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ分降下したモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐが印加される。
【０１２５】
基準電圧ＶＲＥＦｐｓｒｃ（電圧Ｖｐｓｒｃ−ＩＲ）はアンプ回路４０Ａの第１入力端子に供給され、モニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐはアンプ回路４０Ａの第２入力端子に供給される。アンプ回路４０Ａは、電圧Ｖｐｓｒｃ−ＩＲとモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐとが等しくなるように、すなわち、閾値電圧Ｖｔｈｐと電圧ＩＲとが等しくなるように、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。より具体的には、アンプ回路４０Ａは、ソース電圧Ｖｐｓｒｃを生成し、ソース電圧ＶｐｓｒｃをＰＭＯＳトランジスタＰ１Ａのソースにフィードバックする。電圧範囲は、ＶＳＳ≦Ｖｐｓｒｃ≦ＶＤＤとなる。
【０１２６】
なお、ＰＭＯＳトランジスタＰ１Ａを動作させるためにソース電圧ＶｐｓｒｃはＶＳＳ＋Ｖｔｈｐ以上である必要がある場合がある。このため、アンプ回路４０Ａとノードｎ３Ａとの間に、ソース電圧Ｖｐｓｒｃの電圧範囲を調整するクランプ回路が設けられてもよい。
【０１２７】
第３実施形態において、基板バイアスは、ソース電圧Ｖｐｓｒｃと電源電圧ＶＤＤとの電圧差である。
【０１２８】
ソース電圧ＶｐｓｒｃがＰＭＯＳトランジスタＰ１Ａのソースに印加されることで、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐが電圧ＩＲと等しくなる。すなわち、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐが温度によらず一定となる。このように生成されたソース電圧Ｖｐｓｒｃが、センスアンプ１８等のＰＭＯＳトランジスタＰ１８のソースに印加される。これにより、ＰＭＯＳトランジスタＰ１８の閾値電圧が、温度によらず一定となる。
【０１２９】
［第３実施形態における効果］
上記第３実施形態によれば、基板バイアス生成回路１６Ａは、レプリカであるＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐの温度特性によるばらつきをモニタする。そして、基板バイアス１６Ａは、この閾値電圧Ｖｔｈｐのばらつきを補正するように、ＰＭＯＳトランジスタＰ１Ａのソース電圧Ｖｐｓｒｃを調整してＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。これにより、第１実施形態と同様の効果を得ることができる。
【０１３０】
＜第４実施形態＞
以下に図１８を用いて、第４実施形態に係る半導体装置について説明する。第４実施形態は、上記第２実施形態の変形例である。上記第２実施形態では、基板バイアス生成回路１６Ｂは、ＮＭＯＳトランジスタＮ１Ｂのウェル電圧を調整することで、基板バイアスを調整した。これに対し、第４実施形態では、ＮＭＯＳトランジスタのソース電圧を調整することで、基板バイアスを調整する。第４実施形態において、上記第２実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１３１】
［第４実施形態の構成例］
まず、第４実施形態に係る半導体装置１００の構成例について説明する。
【０１３２】
図１８は、第４実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂを示す図である。
【０１３３】
図１８に示すように、基板バイアス生成回路１６Ｂは、基準電圧生成回路２０Ｂ、モニタ電圧生成回路３０Ｂ、およびアンプ回路４０Ｂを備える。
【０１３４】
基準電圧生成回路２０Ｂは、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂおよび抵抗２１Ｂを含む。抵抗２１Ｂの一端はノードｎ１Ｂに電気的に接続され、抵抗２１Ｂの他端はノードｎ３Ｂに電気的に接続される。
【０１３５】
モニタ電圧生成回路３０Ｂは、ＰＭＯＳトランジスタＰ３ＢおよびＮＭＯＳトランジスタＮ１Ｂを含む。ＮＭＯＳトランジスタＮ１Ｂの一端とゲートとは電気的に接続され、これらはノードｎ２Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ１Ｂの他端は、ノードｎ３Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ１Ｂの基板には、接地電圧ＶＳＳが供給される。
【０１３６】
アンプ回路４０Ｂの第１入力端子はノードｎ１Ｂに電気的に接続され、アンプ回路４０Ｂの第２入力端子はノードｎ２Ｂに電気的に接続される。アンプ回路４０Ｂの出力端子は、ノードｎ３Ｂに電気的に接続される。ノードｎ３Ｂは、モニタ電圧生成回路３０ＢのＮＭＯＳトランジスタＮ１Ｂの他端（ソース）に電気的に接続される。また、ノードｎ３Ｂは、センスアンプ１８等のＮＭＯＳトランジスタＮ１８のソースに電気的に接続される。ＮＭＯＳトランジスタＮ１８の基板には、接地電圧ＶＳＳが供給される。
【０１３７】
［第４実施形態の動作例］
次に、第４実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂの動作例について説明する。
【０１３８】
図１８を用いて、基板バイアス生成回路１６Ｂの動作について説明する。
【０１３９】
第４実施形態では、基準電圧生成回路２０Ｂは、定電流Ｉに基づいて基準電圧ＶＲＥＦｎｓｒｃ（電圧Ｖｎｓｒｃ＋ＩＲ）を生成する。モニタ電圧生成回路３０Ｂは、レプリカとなるＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎをモニタして、モニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎを生成する。アンプ回路４０Ｂは、基準電圧ＶＲＥＦｎｓｒｃとモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎとを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｎｓｒｃとモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎとが等しくなるようにソース電圧Ｖｎｓｒｃを生成する。このソース電圧Ｖｎｓｒｃによって、ＮＭＯＳトランジスタＮ１Ｂ，Ｎ１８の基板バイアスが調整され、これらの閾値電圧が温度によらず一定になる。以下に、より詳細に説明する。
【０１４０】
図１８に示すように、基準電圧生成回路２０Ｂにおける抵抗２１ＢおよびＰＭＯＳトランジスタＰ２Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。これにより、ノードｎ１Ｂには、ノードｎ３Ｂのソース電圧Ｖｎｓｒｃから電圧ＩＲ（Ｒは抵抗２１Ｂの抵抗値）分上昇した電圧Ｖｎｓｒｃ＋ＩＲが印加される。この電圧Ｖｎｓｒｃ＋ＩＲが基準電圧ＶＲＥＦｎｓｒｃとなる。
【０１４１】
一方、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ３Ｂは、カレントミラー回路を構成する。このため、ＮＭＯＳトランジスタＮ１ＢおよびＰＭＯＳトランジスタＰ３Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＮＭＯＳトランジスタＮ１Ｂは、ダイオード接続されている。このため、ノードｎ２Ｂには、ノードｎ３Ｂのソース電圧ＶｎｓｒｃからＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ分上昇したモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎが印加される。
【０１４２】
基準電圧ＶＲＥＦｎｓｒｃ（電圧Ｖｎｓｒｃ＋ＩＲ）はアンプ回路４０Ｂの第１入力端子に供給され、モニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎはアンプ回路４０Ｂの第２入力端子に供給される。アンプ回路４０Ｂは、電圧Ｖｎｓｒｃ＋ＩＲとモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎとが等しくなるように、すなわち、閾値電圧Ｖｔｈｎと電圧ＩＲとが等しくなるように、ＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。より具体的には、アンプ回路４０Ｂは、ソース電圧Ｖｎｓｒｃを生成し、ソース電圧ＶｎｓｒｃをＮＭＯＳトランジスタＮ１Ｂのソースにフィードバックする。電圧範囲は、ＶＳＳ≦Ｖｎｓｒｃ≦ＶＤＤとなる。
【０１４３】
なお、ＮＭＯＳトランジスタＮ１Ｂを動作させるためにソース電圧ＶｎｓｒｃはＶＤＤ−Ｖｔｈｎ以下である必要がある場合がある。このため、アンプ回路４０Ａとノードｎ３Ａとの間に、ソース電圧Ｖｎｓｒｃの電圧範囲を調整するクランプ回路が設けられてもよい。
【０１４４】
第４実施形態において、基板バイアスは、ソース電圧Ｖｎｓｒｃと接地電圧ＶＳＳとの電圧差である。
【０１４５】
ソース電圧ＶｎｓｒｃがＮＭＯＳトランジスタＮ１Ｂのソースに印加されることで、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎが電圧ＩＲと等しくなる。すなわち、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎが温度によらず一定となる。このように生成されたソース電圧Ｖｎｓｒｃが、センスアンプ１８等のＮＭＯＳトランジスタＮ１８のソースに印加される。これにより、ＮＭＯＳトランジスタＮ１８の閾値電圧が、温度によらず一定となる。
【０１４６】
［第４実施形態における効果］
上記第４実施形態によれば、基板バイアス生成回路１６Ｂは、レプリカであるＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎの温度特性によるばらつきをモニタする。そして、基板バイアス１６Ｂは、この閾値電圧Ｖｔｈｎのばらつきを補正するように、ＮＭＯＳトランジスタＮ１Ｂのソース電圧Ｖｎｓｒｃを調整してＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。これにより、第２実施形態と同様の効果を得ることができる。
【０１４７】
＜第５実施形態＞
以下に図１９乃至図２１を用いて、第５実施形態に係る半導体装置について説明する。上記第１実施形態では、基板バイアス生成回路１６Ａは、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整することで、温度によらずＰＭＯＳトランジスタＰ１Ａの閾値電圧を一定にした。これに対し、第５実施形態では、基板バイアス生成回路１６Ａは、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２を適宜シフトさせる。この際、基板バイアス生成回路１６Ａは、温度によらず、閾値電圧Ｖｔｈｐ２のシフト量（傾き）を一定にする。第５実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１４８】
［第５実施形態の構成例］
まず、第５実施形態に係る半導体装置１００の構成例について説明する。
【０１４９】
図１９は、第５実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａを示す図である。
【０１５０】
図１９に示すように、基板バイアス生成回路１６Ａは、基準電圧生成回路２０Ａ、モニタ電圧生成回路３０Ａ、アンプ回路４０Ａ、およびクランプ回路５０Ａを備える。
【０１５１】
基準電圧生成回路２０Ａは、ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａ、ＰＭＯＳトランジスタＰ１０Ａ、および抵抗２３Ａを含む。ＰＭＯＳトランジスタＰ１０Ａの一端と基板とは電気的に接続され、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＰ１０Ａの他端とゲートとは電気的に接続され、抵抗２３Ａの一端に電気的に接続される。抵抗２３Ａの他端は、ノードｎ１Ａに電気的に接続される。抵抗２３Ａは、その抵抗値が可変である。抵抗２３Ａは、例えば可変抵抗素子である。または、抵抗２３Ａは、例えば複数の抵抗を含み、スイッチによって適宜抵抗が切り替えられる。
【０１５２】
［第５実施形態の動作例］
次に、第５実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａの動作例について説明する。
【０１５３】
図１９を用いて、基板バイアス生成回路１６Ａの動作について説明する。
【０１５４】
第５実施形態では、基準電圧生成回路２０Ａは、定電流Ｉに基づいて基準電圧ＶＲＥＦｎｗ（ＶＤＤ−（Ｖｔｈｐ１＋ＩＲ））を生成する。モニタ電圧生成回路３０Ａは、レプリカであるＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２をモニタして、モニタ電圧ＶＤＤ−Ｖｔｈｐ２を生成する。アンプ回路４０Ａは、基準電圧ＶＲＥＦｎｗとモニタ電圧ＶＤＤ−Ｖｔｈｐ２とを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｎｗとモニタ電圧ＶＤＤ−Ｖｔｈｐ２とが等しくなるようにウェル電圧Ｖｎｗｅｌｌ´を生成する。このウェル電圧Ｖｎｗｅｌｌ´（またはウェル電圧Ｖｎｗｅｌｌ）によって、ＰＭＯＳトランジスタＰ１Ａ，Ｐ１８の基板バイアスが調整される。
【０１５５】
この際、抵抗２３Ａの抵抗値を変えることで、閾値電圧Ｖｔｈｐ２がシフトされる。すなわち、基準電圧生成回路２０Ａは、抵抗２３Ａの抵抗値を変えつつ、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。これにより、基準電圧生成回路２０Ａは、閾値電圧ｔｈｐ１を基準として、温度によらず閾値電圧Ｖｔｈｐ２のシフト量を一定にする。以下に、基板バイアス生成回路１６Ａの動作について、より詳細に説明する。
【０１５６】
図１９に示すように、基準電圧生成回路２０Ａにおけるノードｎ４Ａに、定電流生成回路６０Ａで生成された定電流ＩＲＥＦが流れる。ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａは、カレントミラー回路を構成する。このため、ＮＭＯＳトランジスタＮ２Ａ、抵抗２３Ａ、およびＰＭＯＳトランジスタＰ１０Ａを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。したがって、ノードｎ１Ａには、電源電圧ＶＤＤからＰＭＯＳトランジスタＰ１０Ａの閾値電圧Ｖｔｈｐ１および電圧ＩＲ分降下した電圧ＶＤＤ−（Ｖｔｈｐ１＋ＩＲ）が印加される。閾値電圧Ｖｔｈｐ１は、閾値電圧Ｖｔｈｐ２と同じ温度特性を有し、かつ基板バイアスが印加されない場合のＰＭＯＳトランジスタＰ１０Ａの閾値電圧である。この電圧ＶＤＤ−（Ｖｔｈｐ１＋ＩＲ）が基準電圧ＶＲＥＦｎｗとなる。
【０１５７】
一方、ＮＭＯＳトランジスタＮ１Ａ，Ｎ３Ａは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＰ１ＡおよびＮＭＯＳトランジスタＮ３Ａを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＰＭＯＳトランジスタＰ１Ａは、ダイオード接続されている。このため、ノードｎ２Ａには、電源電圧ＶＤＤからＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２分降下したモニタ電圧ＶＤＤ−Ｖｔｈｐ２が印加される。
【０１５８】
基準電圧ＶＲＥＦｎｗ（電圧ＶＤＤ−（Ｖｔｈｐ１＋ＩＲ））はアンプ回路４０Ａの第１入力端子に供給され、モニタ電圧ＶＤＤ−Ｖｔｈｐ２はアンプ回路４０Ａの第２入力端子に供給される。アンプ回路４０Ａは、電圧ＶＤＤ−（Ｖｔｈｐ１＋ＩＲ）と電圧ＶＤＤ−Ｖｔｈｐ２とが等しくなるように、すなわち、閾値電圧Ｖｔｈｐ２と電圧Ｖｔｈｐ１＋ＩＲとが等しくなるように、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。より具体的には、アンプ回路４０Ａは、電圧Ｖｎｗｅｌｌ´を生成し、電圧Ｖｎｗｅｌｌ´をクランプ回路５０Ａを介してＰＭＯＳトランジスタＰ１Ａの基板にフィードバックする。
【０１５９】
クランプ回路５０Ａは、電圧Ｖｎｗｅｌｌ´の電圧範囲を調整し、ウェル電圧Ｖｎｗｅｌｌを生成する。このウェル電圧ＶｎｗｅｌｌがＰＭＯＳトランジスタＰ１Ａの基板に供給される。電圧範囲は、ＶＤＤ≦Ｖｎｗｅｌｌ≦ＶＰＰとなる。
【０１６０】
ウェル電圧ＶｎｗｅｌｌがＰＭＯＳトランジスタＰ１Ａの基板に印加されることで、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２が電圧Ｖｔｈｐ１＋ＩＲと等しくなる。ここで、閾値電圧Ｖｔｈｐ２と閾値電圧Ｖｔｈｐ１とは、同じ温度特性を有する。一方、閾値電圧Ｖｔｈｐ２は基板バイアスによって調整され、閾値電圧Ｖｔｈｐ１は基板バイアスによって調整されない。すなわち、基板バイアスによる閾値電圧Ｖｔｈｐ２のシフト量は、電圧ＩＲの変化量に対応し、温度によらず一定である。したがって、閾値電圧Ｖｔｈｐ２は、抵抗２３Ａの抵抗値Ｒを変えることで、閾値電圧Ｖｔｈｐ１を基準にシフトされる。
【０１６１】
［第５実施形態における効果］
図２０は比較例に係る半導体装置におけるＰＭＯＳトランジスタのウェル電圧と閾値電圧の関係を示す図である。図２１は、第５実施形態に係る半導体装置１００におけるＩＲ設定値とＰＭＯＳトランジスタＰ１Ａ（Ｐ１８）の閾値電圧Ｖｔｈｐ２の関係を示す図である。
【０１６２】
比較例では、ウェル電圧Ｖｎｗｅｌｌ（基板バイアス）が調整されることで、ＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐがシフトされる。この際、図２０に示すように、低温（ＬＴ）時と高温（ＨＴ）時とで、ウェル電圧Ｖｎｗｅｌｌの変化量に対する閾値電圧Ｖｔｈｐのシフト量（傾き）が異なる。このため、温度が異なる場合、ＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを所望の閾値電圧に設定することが困難である。
【０１６３】
これに対し、第５実施形態では、基板バイアス生成回路１６Ａは、ウェル電圧（基板バイアス）を調整することで、温度特性を有するＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２を、同じ温度特性を有するＰＭＯＳトランジスタＰ１０Ａの閾値電圧Ｖｔｈｐ１を基準にしてシフトさせる。このとき、閾値電圧Ｖｔｈｐ２のシフト量は、電圧ＩＲ、すなわち、抵抗２３Ａの抵抗値Ｒによって決まる。このため、図２１に示すように、閾値電圧Ｖｔｈｐ２のシフト量（傾き）は、温度によらず一定（電圧ＩＲ）である。したがって、基板バイアス生成回路１６Ａは、温度が異なる場合であっても、ＰＭＯＳトランジスタＰ２Ａの閾値電圧Ｖｔｈｐ２を所望の閾値電圧に容易に設定することができる。
【０１６４】
＜第６実施形態＞
以下に図２２を用いて、第６実施形態に係る半導体装置について説明する。上記第２実施形態では、基板バイアス生成回路１６Ｂは、ＮＭＯＳトランジスタＮ１Ａの基板バイアスを調整することで、温度によらずＮＭＯＳトランジスタＮ１Ａの閾値電圧を一定にした。これに対し、第６実施形態では、基板バイアス生成回路１６Ｂは、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２を適宜シフトさせる。この際、基板バイアス生成回路１６Ｂは、温度によらず、閾値電圧Ｖｔｈｎ２のシフト量（傾き）を一定にする。第６実施形態において、上記第２実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１６５】
［第６実施形態の構成例］
まず、第６実施形態に係る半導体装置１００の構成例について説明する。
【０１６６】
図２２は、第６実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂを示す図である。
【０１６７】
図２２に示すように、基板バイアス生成回路１６Ｂは、基準電圧生成回路２０Ｂ、モニタ電圧生成回路３０Ｂ、アンプ回路４０Ｂ、およびクランプ回路５０Ｂを備える。
【０１６８】
基準電圧生成回路２０Ｂは、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂ、ＮＭＯＳトランジスタＮ１０Ｂ、および抵抗２３Ｂを含む。ＮＭＯＳトランジスタＮ１０Ｂの一端と基板とは電気的に接続され、接地電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＮ１０Ｂの他端とゲートとは電気的に接続され、抵抗２３Ｂの一端に電気的に接続される。抵抗２３Ｂの他端は、ノードｎ１Ｂに電気的に接続される。抵抗２３Ｂは、その抵抗値が可変である。抵抗２３Ｂは、例えば可変抵抗素子である。または、抵抗２３Ｂは、例えば複数の抵抗を含み、スイッチによって適宜抵抗が切り替えられる。
【０１６９】
［第６実施形態の動作例］
次に、第６実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂの動作例について説明する。
【０１７０】
図２２を用いて、基板バイアス生成回路１６Ｂの動作について説明する。
【０１７１】
第６実施形態では、基準電圧生成回路２０Ｂは、定電流Ｉに基づいて基準電圧ＶＲＥＦｐｗ（ＶＳＳ＋（Ｖｔｈｎ１＋ＩＲ））を生成する。モニタ電圧生成回路３０Ｂは、レプリカであるＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２をモニタして、モニタ電圧ＶＳＳ＋Ｖｔｈｎ２を生成する。アンプ回路４０Ｂは、基準電圧ＶＲＥＦｐｗとモニタ電圧ＶＳＳ＋Ｖｔｈｎ２とを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｐｗとモニタ電圧ＶＳＳ＋Ｖｔｈｎ２とが等しくなるようにウェル電圧Ｖｐｗｅｌｌ´を生成する。このウェル電圧Ｖｐｗｅｌｌ´（またはウェル電圧Ｖｐｗｅｌｌ）によって、ＮＭＯＳトランジスタＮ１Ｂ，Ｎ１８の基板バイアスが調整される。
【０１７２】
この際、抵抗２３Ｂの抵抗値を変えることで、閾値電圧Ｖｔｈｎ２がシフトされる。すなわち、基準電圧生成回路２０Ｂは、抵抗２３Ｂの抵抗値を変えつつ、ＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。これにより、基準電圧生成回路２０Ｂは、閾値電圧Ｖｔｈｎ１を基準として、温度によらず閾値電圧Ｖｔｈｎ２のシフト量を一定にする。以下に、基板バイアス生成回路１６Ｂの動作について、より詳細に説明する。
【０１７３】
図２２に示すように、基準電圧生成回路２０Ｂにおけるノードｎ４Ｂに、定電流生成回路６０Ｂで生成された定電流ＩＲＥＦが流れる。ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＰ２Ｂ、抵抗２３Ｂ、およびＮＭＯＳトランジスタＮ１０Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。したがって、ノードｎ１Ｂには、接地電圧ＶＳＳからＮＭＯＳトランジスタＮ１０Ｂの閾値電圧Ｖｔｈｎ１および電圧ＩＲ分上昇した電圧ＶＳＳ＋（Ｖｔｈｎ１＋ＩＲ）が印加される。閾値電圧Ｖｔｈｎ１は、閾値電圧Ｖｔｈｎ２と同じ温度特性を有し、かつ基板バイアスが印加されない場合のＮＭＯＳトランジスタＮ１０Ｂの閾値電圧である。この電圧ＶＳＳ＋（Ｖｔｈｎ１＋ＩＲ）が基準電圧ＶＲＥＦｐｗとなる。
【０１７４】
一方、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ３Ｂは、カレントミラー回路を構成する。このため、ＮＭＯＳトランジスタＮ１ＢおよびＰＭＯＳトランジスタＰ３Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＮＭＯＳトランジスタＮ１Ｂは、ダイオード接続されている。このため、ノードｎ２Ｂには、接地電圧ＶＳＳからＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２分上昇したモニタ電圧ＶＳＳ＋Ｖｔｈｎ２が印加される。
【０１７５】
基準電圧ＶＲＥＦｐｗ（電圧ＶＳＳ＋（Ｖｔｈｎ１＋ＩＲ））はアンプ回路４０Ｂの第１入力端子に供給され、モニタ電圧ＶＳＳ＋Ｖｔｈｎ２はアンプ回路４０Ｂの第２入力端子に供給される。アンプ回路４０Ｂは、電圧ＶＳＳ＋（Ｖｔｈｎ１＋ＩＲ）と電圧ＶＳＳ＋Ｖｔｈｎ２とが等しくなるように、すなわち、閾値電圧Ｖｔｈｎ２と電圧Ｖｔｈｎ１＋ＩＲとが等しくなるように、ＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。より具体的には、アンプ回路４０Ｂは、電圧Ｖｐｗｅｌｌ´を生成し、電圧Ｖｐｗｅｌｌ´をクランプ回路５０Ｂを介してＮＭＯＳトランジスタＮ１Ｂの基板にフィードバックする。
【０１７６】
クランプ回路５０Ｂは、電圧Ｖｐｗｅｌｌ´の電圧範囲を調整し、ウェル電圧Ｖｐｗｅｌｌを生成する。このウェル電圧ＶｐｗｅｌｌがＮＭＯＳトランジスタＮ１Ｂの基板に供給される。電圧範囲は、ＶＮＮ≦Ｖｐｗｅｌｌ≦ＶＳＳとなる。
【０１７７】
ウェル電圧ＶｐｗｅｌｌがＮＭＯＳトランジスタＮ１Ｂの基板に印加されることで、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２が電圧Ｖｔｈｎ１＋ＩＲと等しくなる。ここで、閾値電圧Ｖｔｈｎ２と閾値電圧Ｖｔｈｎ１とは、同じ温度特性を有する。一方、閾値電圧Ｖｔｈｎ２は基板バイアスによって調整され、閾値電圧Ｖｔｈｎ１は基板バイアスによって調整されない。すなわち、基板バイアスによる閾値電圧Ｖｔｈｎ２のシフト量は、電圧ＩＲの変化量に対応し、温度によらず一定である。したがって、閾値電圧Ｖｔｈｎ２は、抵抗２３Ｂの抵抗値Ｒを変えることで、閾値電圧Ｖｔｈｎ１を基準にシフトされる。
【０１７８】
［第６実施形態における効果］
上記第６実施形態によれば、基板バイアス生成回路１６Ｂは、ウェル電圧（基板バイアス）を調整することで、温度特性を有するＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２を、同じ温度特性を有するＮＭＯＳトランジスタＮ１０Ｂの閾値電圧Ｖｔｈｎ１を基準にしてシフトさせる。このとき、閾値電圧Ｖｔｈｎ２のシフト量は、電圧ＩＲ、すなわち、抵抗２３Ｂの抵抗値Ｒによって決まる。このため、閾値電圧Ｖｔｈｎ２のシフト量（傾き）は、温度によらず一定（電圧ＩＲ）である。したがって、基板バイアス生成回路１６Ｂは、温度が異なる場合であっても、ＮＭＯＳトランジスタＮ２Ｂの閾値電圧Ｖｔｈｎ２を所望の閾値電圧に容易に設定することができる。
【０１７９】
＜第７実施形態＞
以下に図２３を用いて、第７実施形態に係る半導体装置について説明する。第７実施形態は、上記第５実施形態の変形例である。上記第５実施形態では、基板バイアス生成回路１６Ａは、ＰＭＯＳトランジスタＰ１Ａのウェル電圧を調整することで、基板バイアスを調整した。これに対し、第７実施形態では、ＰＭＯＳトランジスタＰ１Ａのソース電圧を調整することで、基板バイアスを調整する。第７実施形態において、上記第５実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１８０】
［第７実施形態の構成例］
まず、第７実施形態に係る半導体装置１００の構成例について説明する。
【０１８１】
図２３は、第７実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａを示す図である。
【０１８２】
図２３に示すように、基板バイアス生成回路１６Ａは、基準電圧生成回路２０Ａ、モニタ電圧生成回路３０Ａ、およびアンプ回路４０Ａを備える。
【０１８３】
基準電圧生成回路２０Ａは、ＮＭＯＳトランジスタＮ１Ａ，Ｎ２Ａ、ＰＭＯＳトランジスタＰ１０Ａ、および抵抗２３Ａを含む。ＰＭＯＳトランジスタＰ１０Ａの一端と基板とは電気的に接続され、ノードｎ３Ａに電気的に接続される。ＰＭＯＳトランジスタＰ１０Ａの他端とゲートとはダイオード接続され、これらは抵抗２３Ａの一端に電気的に接続される。抵抗２３Ａの他端は、ノードｎ１Ａに電気的に接続される。
【０１８４】
モニタ電圧生成回路３０Ａは、ＮＭＯＳトランジスタＮ３ＡおよびＰＭＯＳトランジスタＰ１Ａを含む。ＰＭＯＳトランジスタＰ１Ａの一端（ソース）は、ノードｎ３Ａに電気的に接続される。ＰＭＯＳトランジスタＰ１Ａの他端とゲートとはダイオード接続され、これらはノードｎ２Ａに電気的に接続される。ＰＭＯＳトランジスタの基板には、電源電圧ＶＤＤが供給される。
【０１８５】
アンプ回路４０Ａの第１入力端子はノードｎ１Ａに電気的に接続され、アンプ回路４０Ａの第２入力端子はノードｎ２Ａに電気的に接続される。アンプ回路４０Ａの出力端子は、ノードｎ３Ａに電気的に接続される。ノードｎ３Ａは、モニタ電圧生成回路３０ＡのＰＭＯＳトランジスタＰ１Ａの一端（ソース）に電気的に接続される。また、ノードｎ３Ａは、センスアンプ１８等のＰＭＯＳトランジスタＰ１８のソースに電気的に接続される。ＰＭＯＳトランジスタＰ１８の基板には、電源電圧ＶＤＤが供給される。
【０１８６】
［第７実施形態の動作例］
次に、第７実施形態に係る半導体装置１００における基板バイアス生成回路１６Ａの動作例について説明する。
【０１８７】
図２３を用いて、基板バイアス生成回路１６Ａの動作について説明する。
【０１８８】
第７実施形態では、基準電圧生成回路２０Ａは、定電流Ｉに基づいて基準電圧ＶＲＥＦｐｓｒｃ（Ｖｐｓｒｃ−（Ｖｔｈｐ１＋ＩＲ））を生成する。モニタ電圧生成回路３０Ａは、レプリカとなるＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２をモニタして、モニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐ２を生成する。アンプ回路４０Ａは、基準電圧ＶＲＥＦｐｓｒｃとモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐ２とを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｐｓｒｃとモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐ２とが等しくなるようにソース電圧Ｖｐｓｒｃを生成する。このソース電圧Ｖｐｓｒｃによって、ＰＭＯＳトランジスタＰ１Ａ，Ｐ１８の基板バイアスが調整される。以下に、基板バイアス生成回路１６Ａの動作について、より詳細に説明する。
【０１８９】
図２３に示すように、基準電圧生成回路２０ＡにおけるＮＭＯＳトランジスタＮ２Ａ、抵抗２３Ａ、およびＰＭＯＳトランジスタＰ１０Ａを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。これにより、ノードｎ１Ａには、ノードｎ３Ａのソース電圧Ｖｐｓｒｃから閾値電圧Ｖｔｈｐ１および電圧ＩＲ分降下した電圧Ｖｐｓｒｃ−（Ｖｔｈｐ１＋ＩＲ）が印加される。この電圧Ｖｐｓｒｃ−（Ｖｔｈｐ１＋ＩＲ）が基準電圧ＶＲＥＦｐｓｒｃとなる。
【０１９０】
一方、ＮＭＯＳトランジスタＮ１Ａ，Ｎ３Ａは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＰ１ＡおよびＮＭＯＳトランジスタＮ３Ａを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＰＭＯＳトランジスタＰ１Ａは、ダイオード接続されている。このため、ノードｎ２Ａには、ノードｎ３Ａのソース電圧ＶｐｓｒｃからＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２分降下したモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐ２が印加される。
【０１９１】
基準電圧ＶＲＥＦｐｓｒｃ（電圧Ｖｐｓｒｃ−（Ｖｔｈｐ１＋ＩＲ））はアンプ回路４０Ａの第１入力端子に供給され、モニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐ２はアンプ回路４０Ａの第２入力端子に供給される。アンプ回路４０Ａは、電圧Ｖｐｓｒｃ−（Ｖｔｈｐ１＋ＩＲ）とモニタ電圧Ｖｐｓｒｃ−Ｖｔｈｐ２とが等しくなるように、すなわち、閾値電圧Ｖｔｈｐ２と電圧（Ｖｔｈｐ１＋ＩＲ）とが等しくなるように、ＰＭＯＳトランジスタＰ１Ａの基板バイアスを調整する。より具体的には、アンプ回路４０Ａは、ソース電圧Ｖｐｓｒｃを生成し、ソース電圧ＶｐｓｒｃをＰＭＯＳトランジスタＰ１Ａのソースにフィードバックする。電圧範囲は、ＶＳＳ≦Ｖｐｓｒｃ≦ＶＤＤとなる。
【０１９２】
なお、ＰＭＯＳトランジスタＰ１Ａを動作させるためにソース電圧ＶｐｓｒｃはＶＳＳ＋Ｖｔｈｐ以上である必要がある場合がある。このため、アンプ回路４０Ａとノードｎ３Ａとの間に、ソース電圧Ｖｐｓｒｃの電圧範囲を調整するクランプ回路が設けられてもよい。
【０１９３】
ソース電圧ＶｐｓｒｃがＰＭＯＳトランジスタＰ１Ａのソースに印加されることで、ＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２が電圧Ｖｔｈｐ１＋ＩＲと等しくなる。
【０１９４】
［第７実施形態における効果］
上記第７実施形態によれば、基板バイアス生成回路１６Ａは、ソース電圧（基板バイアス）を調整することで、温度特性を有するＰＭＯＳトランジスタＰ１Ａの閾値電圧Ｖｔｈｐ２を、同じ温度特性を有するＰＭＯＳトランジスタＰ１０Ａの閾値電圧Ｖｔｈｐ１を基準にしてシフトさせる。このとき、閾値電圧Ｖｔｈｐ２のシフト量は、電圧ＩＲ、すなわち、抵抗２３Ａの抵抗値Ｒによって決まる。これにより、第５実施形態と同様の効果を得ることができる。
【０１９５】
＜第８実施形態＞
以下に図２４を用いて、第８実施形態に係る半導体装置について説明する。第８実施形態は、上記第６実施形態の変形例である。上記第６実施形態では、基板バイアス生成回路１６Ｂは、ＮＭＯＳトランジスタＮ１Ｂのウェル電圧を調整することで、基板バイアスを調整した。これに対し、第８実施形態では、ＮＭＯＳトランジスタＮ１Ｂのソース電圧を調整することで、基板バイアスを調整する。第８実施形態において、上記第６実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１９６】
［第８実施形態の構成例］
まず、第８実施形態に係る半導体装置１００の構成例について説明する。
【０１９７】
図２４は、第８実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂを示す図である。
【０１９８】
図２４に示すように、基板バイアス生成回路１６Ｂは、基準電圧生成回路２０Ｂ、モニタ電圧生成回路３０Ｂ、およびアンプ回路４０Ｂを備える。
【０１９９】
基準電圧生成回路２０Ｂは、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ２Ｂ、ＮＭＯＳトランジスタＮ１０Ｂ、および抵抗２３Ｂを含む。ＮＭＯＳトランジスタＮ１０Ｂの一端と基板とは電気的に接続され、ノードｎ３Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ１０Ｂの他端とゲートとはダイオード接続され、これらは抵抗２３Ｂの一端に電気的に接続される。抵抗２３Ｂの他端は、ノードｎ１Ｂに電気的に接続される。
【０２００】
モニタ電圧生成回路３０Ｂは、ＰＭＯＳトランジスタＰ３ＢおよびＮＭＯＳトランジスタＮ１Ｂを含む。ＮＭＯＳトランジスタＮ１Ｂの一端（ソース）は、ノードｎ３Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ１Ｂの他端とゲートとはダイオード接続され、これらはノードｎ２Ｂに電気的に接続される。ＮＭＯＳトランジスタＮ１Ｂの基板には、接地電圧ＶＳＳが供給される。
【０２０１】
アンプ回路４０Ｂの第１入力端子はノードｎ１Ｂに電気的に接続され、アンプ回路４０Ｂの第２入力端子はノードｎ２Ｂに電気的に接続される。アンプ回路４０Ｂの出力端子は、ノードｎ３Ｂに電気的に接続される。ノードｎ３Ｂは、モニタ電圧生成回路３０ＢのＮＭＯＳトランジスタＮ１Ｂの一端（ソース）に電気的に接続される。また、ノードｎ３Ｂは、センスアンプ１８等のＮＭＯＳトランジスタＮ１８のソースに電気的に接続される。ＮＭＯＳトランジスタＮ１８の基板には、接地電圧ＶＳＳが供給される。
【０２０２】
［第８実施形態の動作例］
次に、第８実施形態に係る半導体装置１００における基板バイアス生成回路１６Ｂの動作例について説明する。
【０２０３】
図２４を用いて、基板バイアス生成回路１６Ｂの動作について説明する。
【０２０４】
第８実施形態では、基準電圧生成回路２０Ｂは、定電流Ｉに基づいて基準電圧ＶＲＥＦｎｓｒｃ（電圧Ｖｎｓｒｃ＋（Ｖｔｈｎ１＋ＩＲ））を生成する。モニタ電圧生成回路３０Ｂは、レプリカとなるＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２をモニタして、モニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎ２を生成する。アンプ回路４０Ｂは、基準電圧ＶＲＥＦｎｓｒｃとモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎ２とを比較し、その比較結果に基づいて基準電圧ＶＲＥＦｎｓｒｃとモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎ２とが等しくなるようにソース電圧Ｖｎｓｒｃを生成する。このソース電圧Ｖｎｓｒｃによって、ＮＭＯＳトランジスタＮ１Ｂ，Ｎ１８の基板バイアスが調整される。以下に、基板バイアス生成回路１６Ｂの動作について、より詳細に説明する。
【０２０５】
図２４に示すように、基準電圧生成回路２０ＢにおけるＰＭＯＳトランジスタＰ２Ｂ、抵抗２３Ｂ、およびＮＭＯＳトランジスタＮ１０Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流Ｉが流れる。これにより、ノードｎ１Ｂには、ノードｎ３Ｂのソース電圧Ｖｎｓｒｃから閾値電圧Ｖｔｈｎ１および電圧ＩＲ分上昇した電圧Ｖｎｓｒｃ＋（Ｖｔｈｎ１＋ＩＲ）が印加される。この電圧Ｖｎｓｒｃ＋（Ｖｔｈｎ１＋ＩＲ）が基準電圧ＶＲＥＦｎｓｒｃとなる。
【０２０６】
一方、ＰＭＯＳトランジスタＰ１Ｂ，Ｐ３Ｂは、カレントミラー回路を構成する。このため、ＮＭＯＳトランジスタＮ１ＢおよびＰＭＯＳトランジスタＰ３Ｂを含むパスに、定電流ＩＲＥＦに基づく定電流が流れる。また、ＮＭＯＳトランジスタＮ１Ｂは、ダイオード接続されている。このため、ノードｎ２Ｂには、ノードｎ３Ｂのソース電圧ＶｎｓｒｃからＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２分上昇したモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎ２が印加される。
【０２０７】
基準電圧ＶＲＥＦｎｓｒｃ（電圧Ｖｎｓｒｃ＋（Ｖｔｈｎ１＋ＩＲ））はアンプ回路４０Ｂの第１入力端子に供給され、モニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎ２はアンプ回路４０Ｂの第２入力端子に供給される。アンプ回路４０Ｂは、電圧Ｖｎｓｒｃ＋（Ｖｔｈｎ１＋ＩＲ）とモニタ電圧Ｖｎｓｒｃ＋Ｖｔｈｎ２とが等しくなるように、すなわち、閾値電圧Ｖｔｈｎ２と電圧（Ｖｔｈｎ１＋ＩＲ）とが等しくなるように、ＮＭＯＳトランジスタＮ１Ｂの基板バイアスを調整する。より具体的には、アンプ回路４０Ｂは、ソース電圧Ｖｎｓｒｃを生成し、ソース電圧ＶｎｓｒｃをＮＭＯＳトランジスタＮ１Ｂのソースにフィードバックする。電圧範囲は、ＶＳＳ≦Ｖｎｓｒｃ≦ＶＤＤとなる。
【０２０８】
なお、ＮＭＯＳトランジスタＮ１Ｂを動作させるためにソース電圧ＶｎｓｒｃはＶＤＤ−Ｖｔｈｎ以下である必要がある場合がある。このため、アンプ回路４０Ａとノードｎ３Ａとの間に、ソース電圧Ｖｎｓｒｃの電圧範囲を調整するクランプ回路が設けられてもよい。
【０２０９】
ソース電圧ＶｎｓｒｃがＮＭＯＳトランジスタＮ１Ｂのソースに印加されることで、ＮＭＯＳトランジスタＮ１Ｂの閾値電圧Ｖｔｈｎ２が電圧Ｖｔｈｎ１＋ＩＲと等しくなる。
【０２１０】
［第８実施形態における効果］
上記第８実施形態によれば、基板バイアス生成回路１６Ａは、ソース電圧（基板バイアス）を調整することで、温度特性を有するＮＭＯＳトランジスタＮ１Ａの閾値電圧Ｖｔｈｎ２を、同じ温度特性を有するＮＭＯＳトランジスタＮ１０Ａの閾値電圧Ｖｔｈｎ１を基準にしてシフトさせる。このとき、閾値電圧Ｖｔｈｎ２のシフト量は、電圧ＩＲ、すなわち、抵抗２３Ａの抵抗値Ｒによって決まる。これにより、第６実施形態と同様の効果を得ることができる。
【０２１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１２】
１６Ａ，１６Ｂ…基板バイアス生成回路、２０Ａ，２０Ｂ…基準電圧生成回路、３０Ａ，３０Ｂ…モニタ電圧生成回路、４０Ａ，４０Ｂ…アンプ回路、５０Ａ，５０Ｂクランプ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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