(57)【要約】【課題】半導体チップ全体として消費電力を低減することが可能な半導体装置を提供する。【解決手段】半導体装置は、基板と、基板に形成されたトランジスタを有する回路と、周波数信号を発生する発振回路と、発振回路からの周波数信号に従って基板電圧を発生する基板電圧発生回路と、回路のスタンバイ期間において発振回路の周波数信号の周波数を変更する制御回路とを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されたトランジスタを有する回路と、
周波数信号を発生する発振回路と、
前記発振回路からの前記周波数信号に従って基板電圧を発生する基板電圧発生回路と、
前記回路のスタンバイ期間において前記発振回路の周波数信号の周波数を変更する制御回路とを備える、半導体装置。
【請求項２】
前記回路のスタンバイ期間は、前記回路のアクティブ状態からスタンバイ状態に移行するスタンバイ移行期間と前記スタンバイ状態を維持するスタンバイ安定期間とを含み、
前記制御回路は、前記スタンバイ移行期間と前記スタンバイ安定期間とで前記発振回路の周波数信号の周波数を変更する、請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記スタンバイ移行期間の前記発振回路の周波数信号の周波数を前記スタンバイ安定期間よりも高くする、請求項２記載の半導体装置。
【請求項４】
前記発振回路は、入力電圧に応じた周波数の周波数信号を発生し、
前記制御回路は、前記スタンバイ安定期間に入力する入力電圧を前記スタンバイ移行期間に入力する入力電圧よりも低く設定する、請求項３記載の半導体装置。
【請求項５】
前記発振回路に入力する入力電圧の電圧レベルを調整する調整回路をさらに備え、
前記制御回路は、前記調整回路に指示して前記スタンバイ安定期間に入力する入力電圧を前記スタンバイ移行期間に入力する入力電圧よりも低く設定する、請求項４記載の半導体装置。
【請求項６】
前記調整回路は、前記入力電圧として入力される電源電圧と前記発振回路との間に設けられたスイッチトランジスタを含み、
前記制御回路は、前記スタンバイ移行期間において前記スイッチトランジスタを導通させ、前記スタンバイ安定期間において前記スイッチトランジスタをダイオード接続する、請求項５記載の半導体装置。
【請求項７】
前記回路は、メモリである、請求項１記載の半導体装置。
【請求項８】
前記メモリは、ＳＲＡＭ(Static Random Access Memory)メモリである、請求項７記載の半導体装置。
【請求項９】
トランジスタは、ＳＯＴＢ（Silicon On Thin Buried oxide）構造を有する、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、基板電圧を発生する半導体装置に関する。
【背景技術】
【０００２】
半導体素子のたゆまざる微細化によって集積度および動作速度などの性能向上と、単一素子あたりの消費電力低減とを続けてきた。しかしながら、素子の加工寸法が５０ｎｍを下回る世代に至り、性能向上と消費電力低減の両立が困難になっている。
【０００３】
このような問題が生じている原因として、例えば、キャリアの速度飽和による動作電流の限界、ゲート酸化膜からのリーク電流の増大などがあり、これらを解決するための代表的手段として、高誘電率ゲート絶縁膜や、歪シリコンなどの高移動度チャネルが開発されている。前者は、極薄膜化したゲート絶縁膜を通じて流れるトンネルリーク電流を抑えることで、主に電子回路の待機状態における消費電力を低減するものである。また、後者は、同一の素子寸法における出力電流を増大させることにより、動作速度を向上させたり、あるいは動作速度が一定の状態において消費電力を低減させるものである。
【０００４】
一方で、微細化の進行に伴う新たな課題として、素子のばらつきの増大がより深刻になってきている。素子のばらつきが大きくなると、全ての回路を正常に動作させるために必要な電圧マージンを確保させる必要から、微細化と共に進めてきた電源電圧の低減が困難になる。
【０００５】
これは、単一素子あたりの消費電力の低減を困難にすることになり、微細化と共に集積度の上がった半導体チップの消費電力を増大させてしまう。さらに、素子のばらつきが大きいと、消費電力性能の悪い素子がチップ全体の消費電力を大幅に増大させてしまうことにもなる。このため、これまで可能であった、微細化によって同一面積のチップでの消費電力を変えずに回路規模や機能を増大させることが困難になってきている。
【０００６】
素子のばらつきを抑制して半導体チップの性能を向上することが可能な技術として、特許文献１（特開２００５−２５１７７６号公報）に示すようなシリコンオンインシュレータ（ＳＯＩ：Silicon On Insulator)技術が開示されている。この技術は、従来のＳＯＩ技術と異なり、ＳＯＩ層および埋め込み絶縁（ＢＯＸ：Buried Oxide）層を非常に薄くしたＳＯＩ基板を用いて完全空乏型ＳＯＩ（ＦＤＳＯＩ：fully-depleted Silicon-On-Insulator）素子を形成すると共に、ＢＯＸ層の裏面からバイアス電圧を印加することによって、素子の閾値電圧を変化させることを可能とするものである。
【０００７】
これにより、素子の閾値電圧を変化させることにより半導体チップの性能を向上させるとともに、活性状態（アクティブ状態）と、非活性状態（スタンバイ状態）とで閾値電圧を変えることにより消費電力の低減も可能となっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２５１７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一方で、素子の閾値電圧を変化させるための基板バイアス電圧を生成する回路の消費電力も考慮する必要がある。
【００１０】
本開示は、上記の課題を解決するためになされたものであって、半導体チップ全体として消費電力を低減することが可能な半導体装置を提供することを目的とする。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施例によれば、半導体装置は、基板と、基板に形成されたトランジスタを有する回路と、周波数信号を発生する発振回路と、発振回路からの周波数信号に従って基板電圧を発生する基板電圧発生回路と、回路のスタンバイ期間において発振回路の周波数信号の周波数を変更する制御回路とを備える。
【発明の効果】
【００１３】
一実施例によれば、半導体チップ全体として消費電力を低減することが可能である。
【図面の簡単な説明】
【００１４】
【図１】実施形態に基づく半導体チップ１の構成を説明する図である。
【図２】実施形態に基づくＣＰＵを構成するトランジスタの断面構造図である。
【図３】実施形態に基づくトランジスタに印加される基板バイアス電圧を説明する図である。
【図４】閾値電圧の変化に基づくトランジスタ特性を説明する図である。
【図５】アクティブモードとスタンバイモードとにおけるリーク電流を説明する図である。
【図６】実施形態に基づく電圧生成部４の構成を説明するブロック図である。
【図７】実施形態に基づくスタンバイモードにおけるリングオシレータの発振信号の周波数の調整および電力について説明する図である。
【図８】実施形態に基づく電源調整部の回路構成を説明する図である。
【図９】実施形態に基づくＳＲＡＭ３のメモリセルＭＣの構成を説明する図である。
【発明を実施するための形態】
【００１５】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１６】
図１は、実施形態に基づく半導体チップ１の構成を説明する図である。
図１に示されるように、半導体チップ１は、入出力インタフェース機能を有するＩＯ回路２と、メモリであるＳＲＡＭ（Static Random Access Memory）３と、電圧生成部４と、各種の電源電圧を供給する電源回路５と、ＣＰＵ（Central Processing Unit）６とを備える。電源回路５は、電源電圧ＶＤＤおよび接地電圧ＶＳＳを生成して供給しても良いし、外部からの入力を受けて他の回路に供給するようにしても良い。電圧生成部４は、基板バイアス電圧を生成する回路を含む。
【００１７】
図２は、実施形態に基づくＣＰＵを構成するトランジスタの断面構造図である。
図２に示されるように、ＳＯＴＢ構造を有するトランジスタとしてＮチャネルＭＯＳトランジスタ１００およびＰチャネルＭＯＳトランジスタ１０１が示されている。
【００１８】
ＳＯＩ基板１０２と、ＳＯＩ基板１０２の上層部には、ウェル領域１０４が形成されている。ウェル領域１０４は、ｐ型の不純物が導入されたｐ型の半導体領域である。
【００１９】
ウェル領域１０４の上部には、ＮチャネルＭＯＳトランジスタ１００用の基板バイアス電極１０８が設けられる。また、基板バイアス電極１０８の両側には素子分離膜１０６が設けられる。基板バイアス電極１０８は、電源線ＰＬと接続されている。
【００２０】
また、ＢＯＸ層１１０を介してトランジスタの表面にはゲート電極１１４と、ソース電極１１２と、ドレイン電極１１６とが設けられる。
【００２１】
また、隣接するＰチャネルＭＯＳトランジスタとの境界領域には素子分離膜１０６が設けられる。
【００２２】
ＳＯＩ基板１０２の上層部にはウェル領域１０５が形成されている。
ウェル領域１０５は、ｎ型の不純物が導入されたｎ型の半導体領域である。
【００２３】
ウェル領域１０５の上部には、ＰチャネルＭＯＳトランジスタ１０１用の基板バイアス電極１２４が設けられる。また、基板バイアス電極１２４の両側には素子分離膜１０６が設けられる。基板バイアス電極１２４は、電源線ＮＬと接続されている。
【００２４】
また、ＢＯＸ層１１０を介してトランジスタの表面にはゲート電極１２０と、ソース電極１２２と、ドレイン電極１１８とが設けられる。
【００２５】
図３は、実施形態に基づくトランジスタに印加される基板バイアス電圧を説明する図である。
【００２６】
図３（Ａ）は、アクティブモードにおける基板バイアス電圧の印加状態が示されている。具体的には、ＮチャネルＭＯＳトランジスタには、基板バイアス電圧として接地電圧ＶＳＳが供給される。ＰチャネルＭＯＳトランジスタには、基板バイアス電圧として電源電圧ＶＤＤが供給される。
【００２７】
図３（Ｂ）は、スタンバイモードにおける基板バイアス電圧の印加状態が示されている。
【００２８】
具体的には、ＮチャネルＭＯＳトランジスタには、基板バイアス電圧として電圧ＶＢＮが供給される。ＰチャネルＭＯＳトランジスタには、基板バイアス電圧として電圧ＶＢＰが供給される。電圧ＶＢＮは、接地電圧ＶＳＳよりも低い負電圧である。電圧ＶＢＰは、電圧ＶＤＤよりも高い正電圧である。
【００２９】
図４は、閾値電圧の変化に基づくトランジスタ特性を説明する図である。
図４に示されるように、低閾値（Low Vth）のトランジスタ特性と、高閾値（High Vth）のトランジスタ特性とが示されている。
【００３０】
閾値電圧が低閾値から高閾値に変化することによりトランジスタ特性が変化する。本例においては、印加する基板バイアス電圧をアクティブモードとスタンバイモードとで切り替えることによりトランジスタ特性を変化させる。
【００３１】
具体的には、アクティブモードにおいては、低閾値のトランジスタ特性となるように基板バイアス電圧を印加し、スタンバイモードにおいては、高閾値のトランジスタ特性となるように基板バイアス電圧を印加する。
【００３２】
図５は、アクティブモードとスタンバイモードとにおけるリーク電流を説明する図である。
【００３３】
図５に示されるように、アクティブモードからスタンバイモードに移行する場合に基板バイアス電圧を大きくする場合が示されている。たとえば、ＰチャネルＭＯＳトランジスタの場合について説明する。
【００３４】
これにより、低閾値のトランジスタ特性から高閾値のトランジスタ特性に変化し、スタンバイモードの場合にリーク電流が減少する。
【００３５】
図６は、実施形態に基づく電圧生成部４の構成を説明するブロック図である。
図６に示されるように、電圧生成部４は、コントローラ２０６と、リングオシレータ２０４Ｐ，２０４Ｎ（総称してリングオシレータ２０４と称する）と、電源調整回路２０８Ｐ，２０８Ｎ（総称して電源調整回路２０８と称する）と、チャージポンプ回路２０２Ｐ，２０２Ｎ（総称してチャージポンプ回路２０２と称する）と、トランジスタＳＷＰ，ＳＷＮとを含む。なお、“Ｐ”の符号は、ＰチャネルＭＯＳトランジスタ用の回路であることを意味し、“Ｎ”の符号は、ＮチャネルＭＯＳトランジスタ用の回路であることを意味する。
【００３６】
リングオシレータ２０４Ｐは、チャージポンプ回路２０２Ｐに出力する発振信号（周波数信号）を生成する。
【００３７】
リングオシレータ２０４Ｎは、チャージポンプ回路２０２Ｎに出力する発振信号（周波数信号）を生成する。
【００３８】
電源調整回路２０８Ｐは、リングオシレータ２０４Ｐに供給する電圧レベルを調整する。
【００３９】
電源調整回路２０８Ｎは、リングオシレータ２０４Ｎに供給する電圧レベルを調整する。
【００４０】
リングオシレータ２０４Ｐは、電源調整回路２０８Ｐを介して入力される電圧レベルに従って発振信号の周波数を調整する。
【００４１】
リングオシレータ２０４Ｎは、電源調整回路２０８Ｎを介して入力される電圧レベルに従って発振信号の周波数を調整する。
【００４２】
一例として電圧レベルを高く設定することにより発振信号の周波数を高く設定することが可能である。
【００４３】
トランジスタＳＷＰは、電源電圧ＶＤＤと電源線ＰＬとの間に設けられ、そのゲートはコントローラ２０６からの制御信号の入力を受ける。
【００４４】
トランジスタＳＷＮは、接地電圧ＶＳＳと電源線ＮＬとの間に設けられ、そのゲートはコントローラ２０６からの制御信号の入力を受ける。
【００４５】
コントローラ２０６は、アクティブモードおよびスタンバイモードにおいて各種制御信号を出力し、電源線ＰＬおよびＮＬにそれぞれ基板バイアス電圧を供給する。
【００４６】
具体的には、コントローラ２０６は、アクティブモードにおいて、トランジスタＳＷＰのゲートに制御信号（「Ｌ」レベル）を出力する。また、トランジスタＳＷＮのゲートに制御信号（「Ｈ」レベル）を出力する。
【００４７】
これに伴い、トランジスタＳＷＰおよびＳＷＮは、活性化される。電源線ＰＬは、電源電圧ＶＤＤと接続される。また、電源線ＮＬは、接地電圧ＶＳＳと接続される。ＰチャネルＭＯＳトランジスタには、当該電源電圧ＶＤＤが基板バイアス電圧として供給される。ＮチャネルＭＯＳトランジスタには、当該接地電圧ＶＳＳが基板バイアス電圧として供給される。
【００４８】
コントローラ２０６は、スタンバイモードにおいて、トランジスタＳＷＰのゲートに制御信号（「Ｈ」レベル）を出力する。また、トランジスタＳＷＮのゲートに制御信号（「Ｌ」レベル）を出力する。これに伴い、トランジスタＳＷＰおよびＳＷＮは、非活性化される。また、コントローラ２０６は、リングオシレータ２０４Ｐ，２０４Ｎおよび電源調整回路２０８Ｐ，２０８Ｎに指示して、リングオシレータ２０４Ｐ，２０４Ｎからそれぞれ発振信号を出力する。また、コントローラ２０６は、スタンバイモードのスタンバイ期間においてリングオシレータ２０４Ｐ，２０４Ｎからそれぞれ出力する発振信号の周波数を変更する。
【００４９】
リングオシレータ２０４Ｐ，２０４Ｎで生成された発振信号は、チャージポンプ回路２０２Ｐ,２０２Ｎにそれぞれ入力される。
【００５０】
チャージポンプ回路２０２Ｐは、リングオシレータ２０４Ｐで生成された発振信号に従って電源電圧ＶＤＤよりも高い電圧ＶＢＰを出力するように昇圧動作を実行する。
【００５１】
チャージポンプ回路２０２Ｎは、リングオシレータ２０４Ｎで生成された発振信号に従って接地電圧ＶＳＳよりも低い電圧ＶＢＮを出力するように降圧動作を実行する。
【００５２】
スタンバイモードにおいて、電源線ＰＬには、チャージポンプ回路２０４Ｐで昇圧された電圧ＶＢＰが供給される。また、電源線ＮＬには、チャージポンプ回路２０４Ｎで降圧された電圧ＶＢＮが供給される。したがって、ＰチャネルＭＯＳトランジスタには、当該電圧ＶＢＰが基板バイアス電圧として供給される。ＮチャネルＭＯＳトランジスタには、当該電圧ＶＢＮが基板バイアス電圧として供給される。
【００５３】
図７は、実施形態に基づくスタンバイモードにおけるリングオシレータの発振信号の周波数の調整および電力について説明する図である。
【００５４】
図７（Ａ）に示されるように、アクティブモードからスタンバイモードへのスタンバイ移行期間においては、コントローラ２０６は、電源調整回路２０８Ｐ，２０８Ｎに指示してリングオシレータ２０４Ｐ，２０４Ｎで生成される発振信号の周波数を高く設定する。
【００５５】
これに伴い、チャージポンプ回路２０２Ｐ，２０２Ｎから出力される基板バイアス電圧が所望の電圧レベルに早期に設定することが可能となる。スタンバイ移行期間において、早期に所望の電圧レベルに設定される。
【００５６】
そして、所望の電圧レベルに設定された後、すなわちスタンバイ移行期間が経過した後のスタンバイ安定期間には周波数を低く設定する。スタンバイ移行期間の後のスタンバイ安定期間においては、コントローラ２０６は、電源調整回路２０８Ｐ，２０８Ｎに指示してリングオシレータ２０４Ｐ，２０４Ｎで生成される発振信号の周波数を低く設定する。
【００５７】
これに伴い、チャージポンプ回路２０２Ｐ，２０２Ｎから出力される基板バイアス電圧を所望の電圧に維持しつつリングオシレータ２０４Ｐ，２０４Ｎにおける消費電力を低くすることが可能である。
【００５８】
図７（Ｂ）に示されるように、スタンバイ移行期間において、基板バイアス電圧が設定されることによりトランジスタの閾値電圧が高く設定される。これに伴いリーク電流が減少して、消費電力を低減することが可能である。
【００５９】
したがって、リングオシレータ回路およびチャージポンプ回路の消費電力は低い状態となるためさらに消費電力を低減することが可能である。
【００６０】
一方、リングオシレータ２０４Ｐ，２０４Ｎの発振信号の周波数を変更しない場合には、点線で示した消費電力となり、リングオシレータ回路およびチャージポンプ回路の消費電力を低減することにより半導体チップ全体としてさらに省電力化を図ることが可能である。
【００６１】
図８は、実施形態に基づく電源調整回路２０８Ｐの回路構成を説明する図である。
図８に示されるように、電源調整回路２０８Ｐは、トランジスタ３００〜３０４を含む。
【００６２】
トランジスタ３００は、ＮチャネルＭＯＳトランジスタである。トランジスタ３０２，３０４は、ＰチャネルＭＯＳトランジスタである。
【００６３】
トランジスタ３０２は、電源電圧ＶＤＤとリングオシレータ２０４の電源入力ノードＮ１との間に配置され、そのゲートは、内部ノードＮ０と接続される。
【００６４】
トランジスタ３０４は、内部ノードＮ０とリングオシレータ２０４の電源入力ノードＮ１との間に設けられ、そのゲートは、制御信号の入力を受ける。
【００６５】
トランジスタ３００は、接地電圧ＶＳＳと内部ノードＮ０との間に設けられ、そのゲートは制御信号の入力を受ける。当該制御信号は、コントローラ２０６から出力される。
【００６６】
コントローラ２０６は、電源調整回路２０８Ｐに対してスタンバイ移行期間において制御信号（「Ｈ」レベル）を出力する。そして、スタンバイ安定期間において制御信号（「Ｌ」レベル）を出力する。
【００６７】
制御信号が「Ｈ」レベルに設定されると、トランジスタ３００が導通する。これに伴いトランジスタ３０２のゲートは、接地電圧ＶＳＳと接続される。したがって、トランジスタ３０２が導通して、リングオシレータ２０４の電源入力ノードＮ１には、電源電圧ＶＤＤが供給される。
【００６８】
一方、制御信号が「Ｌ」レベルに設定されると、トランジスタ３００はオフとなる。一方、トランジスタ３０４は、導通する。トランジスタ３０４が導通することにより内部ノードＮ０は、リングオシレータ２０４の電源入力ノードＮ１と電気的に接続される。
【００６９】
したがって、トランジスタ３０２は、ダイオード接続された状態となる。それゆえ、電源入力ノードＮ１には、電源電圧ＶＤＤからトランジスタ３０２の閾値電圧分低い電圧が供給される。これに伴い、リングオシレータ２０４の発振信号の周波数が調整される。
【００７０】
電源調整回路２０８Ｎについても同様に適用することが可能である。
図９は、実施形態に基づくＳＲＡＭ３のメモリセルＭＣの構成を説明する図である。
【００７１】
図９に示されるように、メモリセルＭＣの構成が示されている。メモリセルＭＣは、２つの転送トランジスタＡＴ１，ＡＴ２と、駆動トランジスタＮＴ１，ＮＴ２と、負荷トランジスタＰＴ１，ＰＴ２（負荷素子）とから構成される。
【００７２】
負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１とは電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に接続され、そのゲートは、記憶ノードＮＰ２と接続される。
【００７３】
負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２とは電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に接続され、そのゲートは、記憶ノードＮＰ１と接続される。
【００７４】
負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１の接続ノードは、記憶ノードＮＰ１を形成する。
【００７５】
負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２の接続ノードは、記憶ノードＮＰ２を形成する。
【００７６】
転送トランジスタＡＴ１は、記憶ノードＮＰ１とビット線ＢＬとの間に接続され、そのゲートはワード線ＷＬと接続される。
【００７７】
転送トランジスタＡＴ２は、記憶ノードＮＰ２とビット線／ＢＬとの間に接続され、そのゲートはワード線ＷＬと接続される。
【００７８】
上記の構成においては、ＣＰＵを構成するトランジスタの基板バイアス電圧を供給する構成について説明したが、メモリを構成するメモリセルＭＣのトランジスタの基板バイアス電圧についても同様に適用可能である。
【００７９】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８０】
１  半導体チップ、２  ＩＯ回路、３  ＳＲＡＭ、４  電圧生成部、５  電源回路、２０４  リングオシレータ、２０６  コントローラ、２０８  電源調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017224732.tif 000009
【図８】
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【図９】
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