(57)【要約】【課題】アナログデジタル変換を行う際に対応可能なサンプリングレートの範囲を広くすることができる、半導体装置の提供。【解決手段】アナログ信号を保持するサンプルホールド回路と、サンプルホールド回路において保持される上記アナログ信号をデジタル信号に変換する機能を有する変換回路と、を複数段有し、上記サンプルホールド回路は、スイッチと、上記スイッチを介してアナログ信号の電位が与えられる容量素子と、を有し、上記スイッチは、チャネル形成領域に酸化物半導体を有する半導体装置。【選択図】図２
2017135702.tif 000002
【特許請求の範囲】
【請求項１】
スイッチと、
前記スイッチを介してアナログ信号の電位が与えられる容量素子と、
前記容量素子に与えられる前記アナログ信号をデジタル信号に変換する機能を有する回路と、を有し、
前記スイッチが有するトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
【請求項２】
第１のサンプルホールド回路と、
第２のサンプルホールド回路と、
第１の変換回路と、
第２の変換回路と、
デジタル回路と、を有し、
前記第１のサンプルホールド回路は、第１のスイッチと、前記第１のスイッチを介して第１のアナログ信号の電位が与えられる第１の容量素子と、を有し、
前記第１の変換回路は、前記第１の容量素子に与えられる前記第１のアナログ信号を第１のデジタル信号に変換する機能と、前記第１のデジタル信号を第２のアナログ信号に変換する機能と、前記第１のアナログ信号の電位から前記第２のアナログ信号の電位を差し引くことで第３のアナログ信号を生成する機能と、を有し、
前記第２のサンプルホールド回路は、第２のスイッチと、前記第２のスイッチを介して前記第３のアナログ信号の電位が与えられる第２の容量素子と、を有し、
前記第２の変換回路は、前記第２の容量素子に与えられる前記第３のアナログ信号を第２のデジタル信号に変換する機能と、前記第２のデジタル信号を第４のアナログ信号に変換する機能と、前記第３のアナログ信号の電位から前記第４のアナログ信号の電位を差し引くことで第５のアナログ信号を生成する機能と、を有し、
前記デジタル回路は、前記第１のデジタル信号と、前記第２のデジタル信号と、を用いて、前記第１のアナログ信号に対応する第３のデジタル信号を生成する機能を有し、
前記第１のスイッチが有するトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第２のスイッチが有するトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
【請求項３】
請求項１において、
前記スイッチが有するトランジスタは、第１のゲート電極と、前記チャネル形成領域を挟んで前記第１のゲート電極と重なる領域を有する第２のゲート電極と、を有し、
前記第１のゲート電極は、前記第２のゲート電極に電気的に接続されている半導体装置。
【請求項４】
請求項２において、
前記第１のスイッチが有するトランジスタは、第１のゲート電極と、前記チャネル形成領域を挟んで前記第１のゲート電極と重なる領域を有する第２のゲート電極と、を有し、
前記第１のゲート電極は、前記第２のゲート電極に電気的に接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、アナログデジタル変換回路などの半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
アナログ信号をデジタル信号に変換するアナログデジタル変換回路（ＡＤＣ）は、センサなどから得られたアナログの物理量をデジタルに変換することができ、デジタル信号を扱う集積回路のインターフェイスとして半導体装置に搭載されることが多い。
【０００４】
下記の特許文献１には、高速にＡＤ変換をすることができるパイプライン型アナログ−デジタル変換器の構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２２２５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＡＤＣには幾つかの方式があり、方式によってサンプリングレート、消費電力などの特性に違いがある。用途によって要求されるＡＤＣの特性に合わせて、当該用途に用いられるＡＤＣの方式が定められる。よって、対応可能なサンプリングレートの範囲が広いＡＤＣほど、使用可能な用途の範囲を広げられる。
【０００７】
上述したような技術的背景のもと、本発明の一態様は、アナログデジタル変換を行う際に対応可能なサンプリングレートの範囲を広くすることができる、半導体装置の提供を、課題の一つとする。
【０００８】
なお、本発明の一態様は、新規な半導体装置などの提供を課題の一つとする。なお、これらの課題の記載は他の課題の存在を妨げるものではない。また、本発明の一態様は、必ずしもこれらの課題の全てを解決する必要はない。また、これら以外の課題は明細書、図面、請求項などの記載から自ずと明らかとなるものであり、明細書、図面、請求項などの記載からこれら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、スイッチと、上記スイッチを介してアナログ信号の電位が与えられる容量素子と、上記容量素子に与えられる上記アナログ信号をデジタル信号に変換する機能を有する回路と、を有し、上記スイッチは、チャネル形成領域に酸化物半導体を有する。
【００１０】
また、本発明の一態様に係る半導体装置は、第１のサンプルホールド回路と、第２のサンプルホールド回路と、第１の変換回路と、第２の変換回路と、デジタル回路と、を有し、上記第１のサンプルホールド回路は、第１のスイッチと、上記第１のスイッチを介して第１のアナログ信号の電位が与えられる第１の容量素子と、を有し、上記第１の変換回路は、上記第１の容量素子に与えられる上記第１のアナログ信号を第１のデジタル信号に変換する機能と、上記第１のデジタル信号を第２のアナログ信号に変換する機能と、上記第１のアナログ信号の電位から上記第２のアナログ信号の電位を差し引くことで第３のアナログ信号を生成する機能と、を有し、上記第２のサンプルホールド回路は、第２のスイッチと、上記第２のスイッチを介して上記第３のアナログ信号の電位が与えられる第２の容量素子と、を有し、上記第２の変換回路は、上記第２の容量素子に与えられる上記第３のアナログ信号を第２のデジタル信号に変換する機能と、上記第２のデジタル信号を第４のアナログ信号に変換する機能と、上記第３のアナログ信号の電位から上記第４のアナログ信号の電位を差し引くことで第５のアナログ信号を生成する機能と、を有し、上記デジタル回路は、上記第１のデジタル信号と、上記第２のデジタル信号と、を用いて、上記第１のアナログ信号に対応する第３のデジタル信号を生成する機能を有し、上記スイッチは、チャネル形成領域に酸化物半導体を有する。
【発明の効果】
【００１１】
本発明の一態様では、上記構成により、アナログデジタル変換を行う際に対応可能なサンプリングレートの範囲を広くすることができる、半導体装置を提供することができる。
【００１２】
なお、本発明の一態様により、新規な半導体装置などを提供することができる。また、これらの効果の記載は他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしもこれらの効果の全てを有する必要はない。また、これら以外の効果は明細書、図面、請求項などの記載から自ずと明らかとなるものであり、明細書、図面、請求項などの記載からこれら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１３】
【図１】半導体装置の構成例。
【図２】半導体装置の構成例。
【図３】タイミングチャート。
【図４】半導体装置の構成例。
【図５】半導体装置の構成例。
【図６】半導体装置の構成例。
【図７】デジタル回路の構成例。
【図８】デジタル回路の構成例。
【図９】ＡＤＣの構成例。
【図１０】ＤＡＣの構成例。
【図１１】セレクタの回路構成例。
【図１２】サンプルホールド回路の構成例。
【図１３】トランジスタの構造を示す図。
【図１４】エネルギーバンド構造の模式図。
【図１５】半導体装置の断面構造を示す図。
【図１６】無線タグの一例を示すブロック図。
【図１７】固体撮像装置の構成例。
【図１８】電子機器の図。
【発明を実施するための形態】
【００１４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１６】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００１７】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００１８】
また、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００１９】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２０】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００２１】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２２】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００２３】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２４】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００２５】
（実施の形態１）
図１に、本発明の一態様に係る半導体装置の構成を一例として示す。図１に示す半導体装置１０は、サンプルホールド回路１１と、変換回路１２と、を有する。サンプルホールド回路１１は、アナログ信号（ＳｉｇＡ）の電位を取得し、保持する機能を有する。
【００２６】
具体的に、図１に示すサンプルホールド回路１１は、スイッチ１３と、容量素子１４とを有する。スイッチ１３は、サンプルホールド回路１１の入力端子ＩＮに入力された電位の、ノードＮＤへの供給を制御する機能を有する。或いは、スイッチ１３は、サンプルホールド回路１１の入力端子ＩＮに入力された電位に対応する電位の、ノードＮＤへの供給を制御する機能を有する。容量素子１４はノードＮＤに供給された上記電位に従って電荷を蓄積する機能を有する。具体的に、容量素子１４は一対の電極を有し、一対の電極のうち、一方の電極がノードＮＤに電気的に接続されており、他方の電極には接地電位、ローレベルの電位など、所定の電位が与えられている。ノードＮＤの電位が、サンプルホールド回路１１の出力端子ＯＵＴに与えられる。
【００２７】
変換回路１２は、サンプルホールド回路１１のノードＮＤにおいて保持されている電位に従って、デジタル信号（ＳｉｇＤ）を生成する機能を有する。変換回路１２において生成された上記デジタル信号（ＳｉｇＤ）は、半導体装置１０から出力される。
【００２８】
次いで、図２（Ａ）に、サンプルホールド回路１１と変換回路１２とを複数有することで、パイプライン型のＡＤＣとしての機能を有する、半導体装置１０の構成を一例として示す。
【００２９】
図２（Ａ）では、アナログ信号（ＳｉｇＡ）を用いてｎビットのデジタル信号（ＳｉｇＤ）を生成する場合の、半導体装置１０の構成を例示している。具体的に、図２（Ａ）に示す半導体装置１０は、サンプルホールド回路１１−１乃至サンプルホールド回路１１−（ｎ−１）で示すｎ−１個のサンプルホールド回路１１と、変換回路１２−１乃至変換回路１２−（ｎ−１）で示すｎ−１個の変換回路１２と、デジタル回路１５と、を有する。
【００３０】
サンプルホールド回路１１−１乃至サンプルホールド回路１１−（ｎ−１）は、図１に示すサンプルホールド回路１１と同様に、入力されたアナログ信号の電位を取得し、保持する機能をそれぞれ有する。また、変換回路１２−１乃至変換回路１２−（ｎ−１）は、サンプルホールド回路１１−１乃至サンプルホールド回路１１−（ｎ−１）のノードＮＤにおいて保持されている電位に従って、ｔビット（ｔは１以上ｎ未満の任意の数）のデジタル信号（ｓｕｂ−ＳｉｇＤ）を生成する機能をそれぞれ有する。
【００３１】
さらに、図２（Ａ）に示す変換回路１２−１乃至変換回路１２−（ｎ−１）は、生成したデジタル信号（ｓｕｂ−ＳｉｇＤ）をアナログ信号（ｓｕｂ−ＳｉｇＡ）に変換する機能と、入力されたアナログ信号（ｉｎ−ＳｉｇＡ）と、上記アナログ信号（ｓｕｂ−ＳｉｇＡ）との差分を取ることで、アナログ信号（ｏｕｔ−ＳｉｇＡ）を生成する機能を有する。具体的に、変換回路１２−１乃至変換回路１２−（ｎ−１）は、変換回路１２−１乃至変換回路１２−（ｎ−１）のそれぞれに入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位から、変換回路１２−１乃至変換回路１２−（ｎ−１）の内部で生成されたアナログ信号（ｓｕｂ−ＳｉｇＡ）の電位を差し引くことで電位差を得て、当該電位差を有するアナログ信号（ｏｕｔ−ＳｉｇＡ）を生成する機能を有する。
【００３２】
そして、図２（Ａ）では、サンプルホールド回路１１の後段に変換回路１２が電気的に接続されており、変換回路１２の後段に次段のサンプルホールド回路１１が電気的に接続されている。具体的に、変換回路１２−ｍ（ｍは２乃至ｎ−１の任意の自然数）の入力端子は、前段のサンプルホールド回路１１−ｍの出力端子に電気的に接続されており、変換回路１２−ｍの出力端子は、後段のサンプルホールド回路１１−（ｍ−１）の入力端子に電気的に接続されている。よって、変換回路１２−ｍの出力端子から出力されたアナログ信号（ｏｕｔ−ＳｉｇＡ）は、後段のサンプルホールド回路１１−（ｍ−１）に入力され、保持される。
【００３３】
なお、最も前段に位置するサンプルホールド回路１１−（ｎ−１）では、アナログ信号（ＳｉｇＡ）がアナログ信号（ｉｎ−ＳｉｇＡ）として入力端子に与えられる。また、変換回路１２−１の入力端子は、前段のサンプルホールド回路１１−１の出力端子に電気的に接続されている。
【００３４】
なお、各変換回路１２においてデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるタイミングは、後段の変換回路１２ほど遅れる。図２（Ａ）では、変換回路１２−１乃至変換回路１２−（ｎ−１）において生成されるデジタル信号（ｓｕｂ−ＳｉｇＤ）を、それぞれデジタル信号Ｄ１乃至Ｄｎ−１として図示している。具体的に、図２（Ａ）に示す半導体装置１０の場合、デジタル信号Ｄｎ−１は、変換回路１２−（ｎ−１）から出力されるタイミングがデジタル信号Ｄ１乃至Ｄｎ−１の中で最も早く、デジタル信号Ｄ１は、変換回路１２−１から出力されるタイミングがデジタル信号Ｄ１乃至Ｄｎ−１の中で最も遅い。デジタル回路１５は、各変換回路１２において生成されるデジタル信号（ｓｕｂ−ＳｉｇＤ）の遅延を補正する機能と、遅延が補正されたデジタル信号（ｓｕｂ−ＳｉｇＤ）を加算し、ｎビットのデジタル信号（ＳｉｇＤ）を生成する機能を有する。
【００３５】
図２（Ｂ）に、サンプルホールド回路１１の具体的な構成の一例を示す。図２（Ｂ）に示すサンプルホールド回路１１は、スイッチ１３としての機能を有するトランジスタ１３ｔと、容量素子１４とを有する。トランジスタ１３ｔのソース及びドレインの一方が、サンプルホールド回路１１の入力端子ＩＮに電気的に接続され、トランジスタ１３ｔのソース及びドレインの他方がノードＮＤ及びサンプルホールド回路１１の出力端子ＯＵＴに電気的に接続されている。容量素子１４が有する一対の電極のうち、一方の電極はノードＮＤに電気的に接続されており、他方の電極には接地電位、ローレベルの電位など、所定の電位が与えられている。ノードＮＤの電位が、サンプルホールド回路１１の出力端子ＯＵＴに与えられる。
【００３６】
次いで、図２に示す半導体装置１０の動作について、図３に示すタイミングチャートに従って説明する。なお、以下の説明では、各変換回路１２から１ビットのデジタル信号（ｓｕｂ−ＳｉｇＤ）がそれぞれ出力される場合の半導体装置１０の動作を例に挙げている。また、図３に示すタイミングチャートは、半導体装置１０の入力端子に与えられるアナログ信号（ＳｉｇＡ）が有する情報Ａ１、Ａ２、Ａ３の時間変化と、各サンプルホールド回路１１が有するトランジスタ１３ｔの動作状態の時間変化と、各変換回路１２から出力されるデジタル信号（ｓｕｂ−ＳｉｇＤ）が有する情報の時間変化と、を示している。
【００３７】
まず、時刻Ｔ１以降に、半導体装置１０に情報Ａ１を有するアナログ信号（ＳｉｇＡ）が入力される。そして、サンプルホールド回路１１−（ｎ−１）では、サンプルホールド回路１１−（ｎ−１）が有するトランジスタ１３ｔ−（ｎ−１）がオンになり、情報Ａ１を有するアナログ信号（ＳｉｇＡ）がサンプリングされる。具体的には、情報Ａ１を有するアナログ信号（ＳｉｇＡ）の電位が、サンプルホールド回路１１−（ｎ−１）のノードＮＤに与えられる。そして、ノードＮＤに与えられた上記電位は、サンプルホールド回路１１−（ｎ−１）の出力端子から、変換回路１２−（ｎ−１）の入力端子に与えられる。
【００３８】
なお、サンプルホールド回路１１−（ｎ−１）では、ノードＮＤの電位が確定した後、トランジスタ１３ｔ−（ｎ−１）をオフにする。
【００３９】
変換回路１２−（ｎ−１）は、与えられた上記電位に従って、情報Ａ１に対応した、最上位ビットのデジタル信号Ｄｎ−１（Ａ１）を生成する。生成されたデジタル信号Ｄｎ−１（Ａ１）は、デジタル回路１５に与えられる。また、変換回路１２−（ｎ−１）は、生成されたデジタル信号Ｄｎ−１（Ａ１）をアナログ信号（ｓｕｂ−ＳｉｇＡ）に変換し、入力されたアナログ信号（ＳｉｇＡ）と、上記アナログ信号（ｓｕｂ−ＳｉｇＡ）との差分を取ることで、情報Ａ１を有するアナログ信号（ｏｕｔ−ＳｉｇＡ）を生成する。
【００４０】
次いで、サンプルホールド回路１１−（ｎ−２）が有するトランジスタ１３ｔ−（ｎ−２）がオンになり、変換回路１２−（ｎ−１）から出力された情報Ａ１を有するアナログ信号（ｏｕｔ−ＳｉｇＡ）がサンプルホールド回路１１−（ｎ−２）においてサンプリングされる。具体的には、情報Ａ１を有するアナログ信号（ｏｕｔ−ＳｉｇＡ）の電位が、サンプルホールド回路１１−（ｎ−２）のノードＮＤに与えられる。そして、ノードＮＤに与えられた上記電位は、サンプルホールド回路１１−（ｎ−２）の出力端子から、変換回路１２−（ｎ−２）の入力端子に与えられる。
【００４１】
なお、サンプルホールド回路１１−（ｎ−２）では、ノードＮＤの電位が確定した後、トランジスタ１３ｔ−（ｎ−２）をオフにする。
【００４２】
変換回路１２−（ｎ−２）は、与えられた上記電位に従って、情報Ａ１に対応した、ｎ−２ビット目のデジタル信号Ｄｎ−２（Ａ１）を生成する。生成されたデジタル信号Ｄｎ−２（Ａ１）は、デジタル回路１５に与えられる。また、変換回路１２−（ｎ−２）は、生成されたデジタル信号Ｄｎ−２（Ａ１）をアナログ信号（ｓｕｂ−ＳｉｇＡ）に変換し、入力されたアナログ信号（ｏｕｔ−ＳｉｇＡ）と、上記アナログ信号（ｓｕｂ−ＳｉｇＡ）との差分を取ることで、アナログ信号（ｏｕｔ−ＳｉｇＡ）を生成する。
【００４３】
そして、上記動作を全てのサンプルホールド回路１１及び変換回路１２において行うことで、情報Ａ１に対応した全てのデジタル信号（ｓｕｂ−ＳｉｇＤ）、言い換えると情報Ａ１に対応したデジタル信号Ｄ１乃至Ｄｎ−１が、デジタル回路１５に与えられる。デジタル回路１５では、入力されたデジタル信号Ｄ１乃至Ｄｎ−１の遅延を補正し、遅延が補正されたデジタル信号Ｄ１乃至Ｄｎ−１を加算して、情報Ａ１に対応したｎビットのデジタル信号（ＳｉｇＤ）を生成する。
【００４４】
一方、サンプルホールド回路１１−（ｎ−１）では、変換回路１２−（ｎ−２）とそれより後段の変換回路１２において、情報Ａ１を有するアナログ信号（ＳｉｇＡ）に対応したデジタル信号（ｓｕｂ−ＳｉｇＤ）を生成するのと並行して、情報Ａ２を有するアナログ信号（ＳｉｇＡ）のサンプリングを行うことができる。
【００４５】
具体的に、図３では、時刻Ｔ２以降に、半導体装置１０に情報Ａ２を有するアナログ信号（ＳｉｇＡ）が入力される。そして、サンプルホールド回路１１−（ｎ−１）では、サンプルホールド回路１１−（ｎ−１）が有するトランジスタ１３ｔ−（ｎ−１）がオンになり、情報Ａ２を有するアナログ信号（ＳｉｇＡ）がサンプリングされる。具体的には、情報Ａ２を有するアナログ信号（ＳｉｇＡ）の電位が、サンプルホールド回路１１−（ｎ−１）のノードＮＤに与えられる。そして、ノードＮＤに与えられた上記電位は、サンプルホールド回路１１−（ｎ−１）の出力端子から、変換回路１２−（ｎ−１）の入力端子に与えられる。
【００４６】
なお、サンプルホールド回路１１−（ｎ−１）では、ノードＮＤの電位が確定した後、トランジスタ１３ｔ−（ｎ−１）をオフにする。
【００４７】
変換回路１２−（ｎ−１）は、与えられた上記電位に従って、情報Ａ２に対応した、最上位ビットのデジタル信号Ｄｎ−１（Ａ２）を生成する。生成されたデジタル信号Ｄｎ−１（Ａ２）は、デジタル回路１５に与えられる。また、変換回路１２−（ｎ−１）は、生成されたデジタル信号Ｄｎ−１（Ａ２）をアナログ信号（ｓｕｂ−ＳｉｇＡ）に変換し、入力されたアナログ信号（ＳｉｇＡ）と、上記アナログ信号（ｓｕｂ−ＳｉｇＡ）との差分を取ることで、情報Ａ２を有するアナログ信号（ｏｕｔ−ＳｉｇＡ）を生成する。
【００４８】
そして、上記動作を全てのサンプルホールド回路１１及び変換回路１２において行うことで、情報Ａ２に対応した全てのデジタル信号（ｓｕｂ−ＳｉｇＤ）、言い換えると情報Ａ２に対応したデジタル信号Ｄ１乃至Ｄｎ−１が、デジタル回路１５に与えられる。デジタル回路１５では、入力されたデジタル信号Ｄ１乃至Ｄｎ−１の遅延を補正し、遅延が補正されたデジタル信号Ｄ１乃至Ｄｎ−１を加算して、情報Ａ２に対応したｎビットのデジタル信号（ＳｉｇＤ）を生成する。
【００４９】
なお、本発明の一態様では、各サンプルホールド回路１１が有するトランジスタ１３ｔのチャネル形成領域に酸化物半導体を有するので、トランジスタ１３ｔのオフ電流が著しく小さい。そのため、トランジスタ１３ｔをオフにした後、各サンプルホールド回路１１においてノードＮＤの電位が保持される期間を長く確保することができる。よって、一のサンプルホールド回路１１においてアナログ信号（ｏｕｔ−ＳｉｇＡ）がサンプリングされてから、次段のサンプルホールド回路１１においてアナログ信号（ｏｕｔ−ＳｉｇＡ）がサンプリングされるまでの期間を長くすることが可能である。よって、半導体装置１０のサンプリングレートを低くすることができる。
【００５０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００５１】
（実施の形態２）
次いで、変換回路１２のより具体的な構成の一例について、図４を用いて説明する。図４に、サンプルホールド回路１１と、変換回路１２の構成の一例を示す。図４に示すサンプルホールド回路１１は、図１に示すサンプルホールド回路１１と同様の構成を有している。
【００５２】
図４に示す変換回路１２は、アナログデジタル変換回路（ｓｕｂ−ＡＤＣ）１６と、デジタルアナログ変換回路（ｓｕｂ−ＤＡＣ）１７と、減算回路１８と、アンプ１９と、を有する。
【００５３】
ｓｕｂ−ＡＤＣ１６は、サンプルホールド回路１１から入力されたアナログ信号（ｉｎ−ＳｉｇＡ）からｔビットのデジタル信号（ｓｕｂ−ＳｉｇＤ）を生成する機能を有する。ｓｕｂ−ＤＡＣ１７は、生成されたｔビットのデジタル信号（ｓｕｂ−ＳｉｇＤ）から、アナログ信号（ｓｕｂ−ＳｉｇＡ）を生成する機能を有する。上記アナログ信号（ｓｕｂ−ＳｉｇＡ）が有する電位は、アナログ信号（ｉｎ−ＳｉｇＡ）のうち、上位ｔビットのデジタル信号に対応する電位に相当する。減算回路１８は、アナログ信号（ｉｎ−ＳｉｇＡ）の電位から、アナログ信号（ｓｕｂ−ＳｉｇＡ）の電位を差し引くことで、アナログ信号（ｉｎ−ＳｉｇＡ）のうち、下位ｎ−ｔビットのデジタル信号に対応する電位を有するアナログ信号（ｏｕｔ−ＳｉｇＡ）を生成する機能を有する。
【００５４】
アンプ１９は、減算回路１８において生成されたアナログ信号（ｏｕｔ−ＳｉｇＡ）の電位を増幅する機能を有する。
【００５５】
なお、最終段の変換回路１２は、必ずしもデジタルアナログ変換回路（ｓｕｂ−ＤＡＣ）１７と、減算回路１８と、アンプ１９とを有していなくとも良い。図５に、最終段のサンプルホールド回路１１と、変換回路１２の構成の一例を示す。
【００５６】
図５に示すサンプルホールド回路１１は、図１に示すサンプルホールド回路１１と同様の構成を有している。図５に示す変換回路１２は、ｓｕｂ−ＡＤＣ１６を有する。そして、ｓｕｂ−ＡＤＣ１６で生成されたデジタル信号ｓｕｂ−ＳｉｇＤは、デジタル回路１５に入力される。
【００５７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００５８】
（実施の形態３）
次いで、本発明の一態様に係る半導体装置１０の、別の構成例を図６（Ａ）に示す。図６（Ａ）に示す半導体装置１０は、図２（Ａ）に示す半導体装置１０と同様に、サンプルホールド回路１１と変換回路１２とを複数有することで、パイプライン型のＡＤＣとしての機能を有する。さらに、図６（Ａ）に示す半導体装置１０は、図２（Ａ）に示す半導体装置１０に加えて、コントローラ２０を有する。
【００５９】
具体的に、図６（Ａ）に示す半導体装置１０は、サンプルホールド回路１１−１乃至サンプルホールド回路１１−（ｎ−１）で示すｎ−１個のサンプルホールド回路１１と、変換回路１２−１乃至変換回路１２−（ｎ−１）で示すｎ−１個の変換回路１２と、デジタル回路１５と、コントローラ２０と、を有する。
【００６０】
コントローラ２０は、サンプルホールド回路１１と、デジタル回路１５の動作のタイミングを制御する機能を有する。具体的に、図６（Ａ）では、信号Ｓｉｇ−ｃｏｎ１に従ってサンプルホールド回路１１の動作が制御され、信号Ｓｉｇ−ｃｏｎ２に従ってデジタル回路１５の動作が制御される構成を例示している。
【００６１】
図６（Ｂ）に、サンプルホールド回路１１の具体的な構成の一例を示す。図６（Ｂ）に示すサンプルホールド回路１１は、図２（Ｂ）に示すサンプルホールド回路１１と同様に、スイッチ１３としての機能を有するトランジスタ１３ｔと、容量素子１４とを有する。トランジスタ１３ｔのゲートには、信号Ｓｉｇ−ｃｏｎ１の電位、或いは、信号Ｓｉｇ−ｃｏｎ１に対応した信号の電位が与えられる。各サンプルホールド回路１１のトランジスタ１３ｔは、信号Ｓｉｇ−ｃｏｎ１に従って、図３のタイミングチャートに示した動作を行うことができる。
【００６２】
また、デジタル回路１５は、信号Ｓｉｇ−ｃｏｎ２に従って、各変換回路１２において生成されるデジタル信号（ｓｕｂ−ＳｉｇＤ）の遅延を補正する機能を有する。
【００６３】
図７に、デジタル回路１５の構成の一例を示す。図７に示すデジタル回路１５は、遅延補正回路２１と、演算回路２２と、出力回路２３とを有する。遅延補正回路２１は、デジタル信号（ｓｕｂ−ＳｉｇＤ）の遅延を補正する機能を有する。具体的には、デジタル信号Ｄ１乃至Ｄｎ−１のうち、最も遅いタイミングでデジタル回路１５に入力されるデジタル信号Ｄ１に合わせて、デジタル信号Ｄ２乃至Ｄｎ−１をそれぞれ遅延させる機能を有する。
【００６４】
演算回路２２は、遅延が補正されたデジタル信号（ｓｕｂ−ＳｉｇＤ）を用いて、デジタル信号ＳｉｇＤを生成する機能を有する。具体的には、デジタル信号Ｄ１乃至Ｄｎ−１に演算処理を施し、ｎビットのデジタル信号ＳｉｇＤを生成する機能を有する。
【００６５】
出力回路２３は、演算回路２２において生成されたｎビットのデジタル信号ＳｉｇＤを、一時的に保持するラッチとしての機能を有していても良いし、バッファとしての機能を有していても良い。
【００６６】
図８に、デジタル回路１５のより具体的な回路構成の一例を示す。なお、図８に示すデジタル回路１５は、１．５ｂｉｔのデジタル信号Ｄ１乃至Ｄｎ−１からｎビットのデジタル信号ＳｉｇＤを生成する場合を例示している。
【００６７】
図８に示すデジタル回路１５では、遅延補正回路２１が複数のラッチ（Ｌａｔｃｈ）２４を有する。そして、各ラッチ（Ｌａｔｃｈ）２４は、信号をラッチする機能を有する。具体的に、図８に示すラッチ（Ｌａｔｃｈ）２４は、信号の書き込み、保持、出力が信号Ｓｉｇ−ｃｏｎ２に従って制御される。
【００６８】
また、デジタル信号Ｄ１乃至Ｄｎ−１のそれぞれは、遅延させる時間が異なるため、対応するラッチ２４の数も異なる。図８に示すデジタル回路１５の場合、デジタル信号Ｄｎ−１は遅延させる時間を最も長くする必要があるので、対応するラッチの数が最も多く、デジタル信号Ｄ１は遅延させる時間を最も短くする、或いは遅延させる必要がないので、対応するラッチの数が最も少ない。
【００６９】
具体的に、図８では、遅延補正回路２１において、デジタル信号Ｄ１乃至Ｄｎ−１のうち、任意のデジタル信号Ｄｍ−１（ｍは２以上ｎ以下の任意の自然数）に対応するラッチ２４の数がｍ−１個である場合を例示している。そして、ｍ−１個のラッチ２４は、ｍが２である場合を除いて、順に一列に接続されている。そして、各段のラッチ２４における信号のラッチのタイミングは、コントローラ２０から出力される信号Ｓｉｇ−ｃｏｎ２に従って制御される。
【００７０】
具体的に、図８では、デジタル信号Ｄ１乃至Ｄｎ−１のそれぞれに対応する一段目のラッチ２４が、信号Ｓｉｇ−ｃｏｎ２のうち信号Ｓｉｇ−ｃｏｎ２−１に従って、入力された信号をラッチする。また、ｍ段目のラッチ２４は、信号Ｓｉｇ−ｃｏｎ２のうち信号Ｓｉｇ−ｃｏｎ２−（ｍ−１）に従って、入力された信号をラッチする。よって、各段のラッチ２４におけるラッチのタイミングを信号Ｓｉｇ−ｃｏｎ２に従って制御することで、最も遅いタイミングでデジタル回路１５に入力されるデジタル信号Ｄ１に合わせて、デジタル信号Ｄ１乃至Ｄｎ−１の遅延時間を補正することができる。
【００７１】
また、図８に示す演算回路２２は、半加算器（ＨＡ）２５−１と、半加算器（ＨＡ）２５−２と、ｎ−３個の全加算器（ＦＡ）２６と、を有する。具体的に、半加算器（ＨＡ）２５−１と、半加算器（ＨＡ）２５−２と、ｎ−３個の全加算器（ＦＡ）２６と、がそれぞれ有する第１の出力端子は、それぞれ出力回路２３に電気的に接続されている。また、半加算器（ＨＡ）２５−２が有する第２の出力端子は、１段目の全加算器（ＦＡ）２６−１が有する第１の入力端子に電気的に接続されている。ｎ−３個の全加算器（ＦＡ）２６のうち、ｐ段目（ｐは１乃至ｎ−２の任意の自然数）の全加算器（ＦＡ）２６−ｐが有する第２の出力端子は、ｐ＋１段目の全加算器（ＦＡ）２６−（ｐ＋１）が有する第１の入力端子に電気的に接続されている。ｎ−３段目の全加算器（ＦＡ）２６−ｐが有する第２の出力端子は、半加算器（ＨＡ）２５−１が有する第１の入力端子に電気的に接続されている。
【００７２】
また、デジタル信号Ｄ１に対応したラッチ２４は、第１の出力端子が出力回路２３に電気的に接続され、第２の出力端子が半加算器（ＨＡ）２５−２の第１の入力端子に電気的に接続されている。デジタル信号Ｄ２に対応した最終段のラッチ２４は、第１の出力端子が半加算器（ＨＡ）２５−２の第２の入力端子に電気的に接続され、第２の出力端子が全加算器（ＦＡ）２６−１の第２の入力端子に電気的に接続されている。デジタル信号Ｄｑ（ｑは３乃至ｎ−２の任意の自然数）に対応した最終段のラッチ２４は、第１の出力端子が全加算器（ＦＡ）２６−（ｑ−２）の第３の入力端子に電気的に接続され、第２の出力端子が全加算器（ＦＡ）２６−（ｑ−１）の第２の入力端子に電気的に接続されている。デジタル信号Ｄｎ−１に対応した最終段のラッチ２４は、第１の出力端子が全加算器（ＦＡ）２６−（ｎ−３）の第３の入力端子に電気的に接続され、第２の出力端子が半加算器（ＨＡ）２５−１の第２の入力端子に電気的に接続されている。
【００７３】
よって、デジタル信号Ｄ１に対応したラッチ２４の第１の出力端子から出力された信号と、半加算器（ＨＡ）２５−１が有する第１の出力端子から出力された信号と、半加算器（ＨＡ）２５−２が有する第１の出力端子から出力された信号と、ｎ−３個の全加算器（ＦＡ）２６がそれぞれ有する第１の出力端子から出力された信号とから、ｎビットのデジタル信号ＳｉｇＤが構成される。これらの信号で構成されるｎビットのデジタル信号ＳｉｇＤは、出力回路２３においてラッチされた後に出力回路２３から出力されるか、或いは出力回路２３が有するバッファを介して出力回路２３から出力される。
【００７４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００７５】
（実施の形態４）
次いで、アナログデジタル変換回路（ｓｕｂ−ＡＤＣ）１６の、具体的な構成例について、図９を用いて説明する。
【００７６】
図９（Ａ）に示すｓｕｂ−ＡＤＣ１６は、コンパレータ３０ａと、コンパレータ３０ｂと、エンコーダ３１と、インバータ３９と、を有する。コンパレータ３０ａの非反転入力端子（＋）と、コンパレータ３０ｂの非反転入力端子（＋）とにはアナログ信号（ｉｎ−ＳｉｇＡ）が入力される。また、コンパレータ３０ａの反転入力端子（−）には参照電位が入力され、コンパレータ３０ｂの反転入力端子（−）にはインバータ３９によって電位の極性が反転した参照電位が入力される。
【００７７】
なお、図９（Ａ）では、＋Ｖｒｅｆ／４がコンパレータ３０ａの反転入力端子（−）に入力され、−Ｖｒｅｆ／４がコンパレータ３０ｂの反転入力端子（−）に入力される場合を例示している。
【００７８】
コンパレータ３０ａの出力端子と、コンパレータ３０ｂの出力端子とは、エンコーダ３１に電気的に接続されている。エンコーダ３１は、コンパレータ３０ａの出力端子から出力された信号と、コンパレータ３０ｂの出力端子から出力された信号とを用いて演算処理を行い、デジタル信号（ｓｕｂ−ＳｉｇＤ）を生成する機能を有する。エンコーダ３１から出力されるデジタル信号（ｓｕｂ−ＳｉｇＤ）は、ｓｕｂ−ＡＤＣ１６から出力される。
【００７９】
図９（Ｂ）に示すｓｕｂ−ＡＤＣ１６は、コンパレータ３０ｃと、コンパレータ３０ｄと、コンパレータ３０ｅと、エンコーダ４８と、インバータ４７と、を有する。コンパレータ３０ｃの非反転入力端子（＋）と、コンパレータ３０ｄの非反転入力端子（＋）と、コンパレータ３０ｅの非反転入力端子（＋）とにはアナログ信号（ｉｎ−ＳｉｇＡ）が入力される。また、コンパレータ３０ｃの反転入力端子（−）には参照電位が入力され、コンパレータ３０ｅの反転入力端子（−）にはインバータ４７によって電位の極性が反転した参照電位が入力される。コンパレータ３０ｄの反転入力端子（−）には０Ｖ等の基準となる電位が入力される。
【００８０】
なお、図９（Ｂ）では、＋Ｖｒｅｆ／２がコンパレータ３０ｃの反転入力端子（−）に入力され、−Ｖｒｅｆ／２がコンパレータ３０ｅの反転入力端子（−）に入力される場合を例示している。
【００８１】
コンパレータ３０ｃの出力端子と、コンパレータ３０ｄの出力端子と、コンパレータ３０ｅの出力端子とは、エンコーダ４８に電気的に接続されている。エンコーダ４８は、コンパレータ３０ｃの出力端子から出力された信号と、コンパレータ３０ｄの出力端子から出力された信号と、コンパレータ３０ｅの出力端子から出力された信号とを用いて演算処理を行い、デジタル信号（ｓｕｂ−ＳｉｇＤ）を生成する機能を有する。エンコーダ４８から出力されるデジタル信号（ｓｕｂ−ＳｉｇＤ）は、ｓｕｂ−ＡＤＣ１６から出力される。
【００８２】
なお、図９（Ａ）に示すｓｕｂ−ＡＤＣ１６は、入力されたアナログ信号（ｉｎ−ＳｉｇＡ）を１．５ビットのデジタル信号（ｓｕｂ−ＳｉｇＤ）に変換する機能を有しており、図９（Ｂ）に示すｓｕｂ−ＡＤＣ１６は、入力されたアナログ信号（ｉｎ−ＳｉｇＡ）を２ビットのデジタル信号（ｓｕｂ−ＳｉｇＤ）に変換する機能を有している。
【００８３】
具体的に、図９（Ａ）に示すｓｕｂ−ＡＤＣ１６では、入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、Ａｉｎ≦−Ｖｒｅｆ／４である場合に、論理値［００］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ３１において演算処理が行われる。入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、−Ｖｒｅｆ／４＜Ａｉｎ≦Ｖｒｅｆ／４である場合に、論理値［０１］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ３１において演算処理が行われる。入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、Ｖｒｅｆ／４＜Ａｉｎである場合に、論理値［１０］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ３１において演算処理が行われる。
【００８４】
また、具体的に、図９（Ｂ）に示すｓｕｂ−ＡＤＣ１６では、入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、Ａｉｎ≦−Ｖｒｅｆ／２である場合に、論理値［００］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ４８において演算処理が行われる。入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、−Ｖｒｅｆ／２＜Ａｉｎ≦０である場合に、論理値［０１］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ４８において演算処理が行われる。入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、０＜Ａｉｎ≦Ｖｒｅｆ／２である場合に、論理値［１０］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ４８において演算処理が行われる。入力されたアナログ信号（ｉｎ−ＳｉｇＡ）の電位Ａｉｎが、Ｖｒｅｆ／２＜Ａｉｎである場合に、論理値［１１］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が生成されるように、エンコーダ４８において演算処理が行われる。
【００８５】
次いで、デジタルアナログ変換回路（ｓｕｂ−ＤＡＣ）１７の、具体的な構成例について、図１０を用いて説明する。
【００８６】
図１０に示すｓｕｂ−ＤＡＣ１７は、セレクタ３２と、セレクタ３３と、を有する。セレクタ３２が有する第１の入力端子には、第１の参照電位が入力され、セレクタ３２が有する第２の入力端子には、接地電位、ローレベルの電位などの所定の電位が与えられている。セレクタ３３が有する第１の入力端子には、セレクタ３２の出力端子が電気的に接続され、セレクタ３３が有する第２の入力端子には、第２の参照電位が入力されている。セレクタ３３の出力端子の電位が、アナログ信号（ｓｕｂ−ＳｉｇＡ）としてｓｕｂ−ＤＡＣ１７から出力される。
【００８７】
なお、図１０に示すｓｕｂ−ＤＡＣ１７は、第１の参照電位として−Ｖｒｅｆ／２がセレクタ３２の第１の入力端子に入力されており、第２の参照電位としてＶｒｅｆ／２がセレクタ３３の第２の入力端子に入力されている場合を例示している。また、セレクタ３２は、デジタル信号（ｓｕｂ−ＳｉｇＤ）に従って、第１の入力端子の電位と第２の入力端子の電位のいずれか一方を選択し、出力端子から出力する機能を有している。図１０に示すｓｕｂ−ＤＡＣ１７は、上記構成により、入力された１．５ビットのデジタル信号（ｓｕｂ−ＳｉｇＤ）をアナログ信号（ｓｕｂ−ＳｉｇＡ）に変換する機能を有する。
【００８８】
具体的に、図１０に示すｓｕｂ−ＤＡＣ１７に、論理値［００］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が入力されると、セレクタ３２では第１の入力端子の電位が選択され、セレクタ３３では第１の入力端子の電位が選択される。よって、ｓｕｂ−ＤＡＣ１７から第１の参照電位である−Ｖｒｅｆ／２が出力される。また、論理値［０１］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が入力されると、セレクタ３２では第２の入力端子の電位が選択され、セレクタ３３では第１の入力端子の電位が選択される。よって、ｓｕｂ−ＤＡＣ１７から接地電位、ローレベルの電位などの所定の電位が出力される。また、論理値［１０］のデジタル信号（ｓｕｂ−ＳｉｇＤ）が入力されると、セレクタ３２では第１の入力端子の電位が選択され、セレクタ３３では第２の入力端子の電位が選択される。よって、ｓｕｂ−ＤＡＣ１７から第２の参照電位であるＶｒｅｆ／２が出力される。
【００８９】
次いで、セレクタ３２と、セレクタ３３の具体的な回路構成の一例について、図１１を用いて説明する。図１１（Ａ）には、セレクタ３２またはセレクタ３３の端子と、当該端子に対応する信号との関係を、模式的に示す。具体的に、図１１（Ａ）では、セレクタ３２またはセレクタ３３が有する第１の入力端子に信号Ａが、第２の入力端子に信号Ｂが、選択用入力端子に信号ＳＥＬが、それぞれ入力される。また、セレクタ３２及びセレクタ３３が有する出力端子からは、信号ＯＵＴが出力される。
【００９０】
図１１（Ｂ）に、図１１（Ａ）に示すセレクタ３２またはセレクタ３３の、具体的な回路構成の一例を示す。図１１（Ｂ）に示すセレクタ３２またはセレクタ３３は、インバータ４９、ｎチャネル型のトランジスタ３５、３７、ｐチャネル型のトランジスタ３６、３８を有する。選択用入力端子は、インバータ４９の入力端子と、トランジスタ３５のゲートと、トランジスタ３８のゲートとに電気的に接続されている。第１の入力端子は、トランジスタ３５のソース又はドレインの一方と、トランジスタ３６のソース又はドレインの一方とに電気的に接続されている。第２の入力端子は、トランジスタ３７のソース又はドレインの一方と、トランジスタ３８のソース又はドレインの一方とに電気的に接続されている。インバータ４９の出力端子は、トランジスタ３６のゲートと、トランジスタ３７のゲートとに、電気的に接続されている。出力端子は、トランジスタ３５のソース又はドレインの他方と、トランジスタ３６のソース又はドレインの他方と、トランジスタ３７のソース又はドレインの他方と、トランジスタ３８のソース又はドレインの他方とに電気的に接続されている。
【００９１】
次いで、本発明の一態様に係る半導体装置１０が有するサンプルホールド回路１１の、図２（Ｂ）または図６（Ｂ）とは異なる構成例について、図１２を用いて説明する。
【００９２】
図１２（Ａ）に示すサンプルホールド回路１１は、スイッチ１３としての機能を有するトランジスタ１３ｔと、容量素子１４と、バッファ４０と、を有する。バッファ４０は、サンプルホールド回路１１の入力端子から入力される信号を増幅する機能、或いはインピーダンス変換器としての機能を有する。トランジスタ１３ｔは、バッファ４０を介して入力された信号の、ノードＮＤへの供給を制御する機能を有する。容量素子１４は上記信号の電位に従って電荷を蓄積する機能を有する。ノードＮＤの電位が、サンプルホールド回路１１の出力端子ＯＵＴに与えられる。
【００９３】
図１２（Ｂ）に示すサンプルホールド回路１１は、トランジスタ１３ｔが互いに電気的に接続された一対のゲートを有しており、一対のゲートの間にチャネル形成領域を有する点において、図１２（Ａ）に示すサンプルホールド回路１１と構成が異なっている。トランジスタ１３ｔは、上記構成により、図１２（Ａ）に示すトランジスタ１３ｔに比べて、オン電流を高くすることができる。
【００９４】
図１２（Ｃ）に示すサンプルホールド回路１１は、図１２（Ａ）に示すサンプルホールド回路１１に、トランジスタ４２、インバータ４３、インバータ４４が追加された構成を有している。トランジスタ４２は、ソース及びドレインがノードＮＤに電気的に接続されている。また、信号Ｓｉｇ−ｃｏｎの論理値を反転させることで得られる信号Ｓｉｇ−ｃｏｎ−ｂが、インバータ４３の入力端子に入力され、インバータ４３の出力端子がトランジスタ１３ｔのゲートと、インバータ４４の入力端子とに、電気的に接続されている。よって、トランジスタ１３ｔのゲートと、トランジスタ４２のゲートには、信号Ｓｉｇ−ｃｏｎが入力されることとなる。図１２（Ｃ）に示すサンプルホールド回路１１は、上記構成により、チャージインジェクションを抑制することができる。
【００９５】
なお、図１２では、トランジスタ１３ｔの導通状態が信号Ｓｉｇ−ｃｏｎに従って直接的に制御される場合を例示しているが、図１２で示すトランジスタ１３ｔの導通状態は、信号Ｓｉｇ−ｃｏｎに対応した信号に従って制御されても良い。なお、図１２（Ｃ）において、トランジスタ１３ｔの導通状態が信号Ｓｉｇ−ｃｏｎに対応した信号に従って制御される場合、インバータ４３の入力端子には信号Ｓｉｇ−ｃｏｎ−ｂに対応した信号が入力されることとなる。
【００９６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９７】
（実施の形態５）
次いで、トランジスタ１３ｔに用いられる、トランジスタの構成例について説明する。
【００９８】
図１３（Ａ）はトランジスタの構成例を示す上面図である。図１３（Ｂ）は、図１３（Ａ）のＸ１−Ｘ２線断面図であり、図１３（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１３（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図１３（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１３（Ａ）では、一部の構成要素が省略されている。
【００９９】
本発明の一態様に係る半導体装置は、絶縁層５１２乃至５２０、金属酸化物膜５２１乃至５２４、導電層５５０乃至５５３を有する。トランジスタ５０１は絶縁表面に形成される。図１３では、トランジスタ５０１が絶縁層５１１上に形成される場合を例示している。トランジスタ５０１は絶縁層５１８及び絶縁層５１９で覆われている。
【０１００】
なお、トランジスタ５０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザ堆積法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１０１】
導電層５５０は、トランジスタ５０１のゲート電極（フロントゲート電極）として機能する領域を有する。導電層５５１、導電層５５２は、ソース電極またはドレイン電極として機能する領域を有する。導電層５５３は、バックゲート電極として機能する領域を有する。絶縁層５１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層５１４乃至絶縁層５１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層５１８は層間絶縁層としての機能を有する。絶縁層５１９はバリア層としてとしての機能を有する。
【０１０２】
金属酸化物膜５２１乃至５２４をまとめて酸化物層５３０と呼ぶ。図１３（Ｂ）、図１３（Ｃ）に示すように、酸化物層５３０は、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４が順に積層されている領域を有する。また、一対の金属酸化物膜５２３は、それぞれ導電層５５１、導電層５５２上に位置する。トランジスタ５０１がオン状態のとき、チャネル形成領域は酸化物層５３０のうち主に金属酸化物膜５２２に形成される。
【０１０３】
金属酸化物膜５２４は、金属酸化物膜５２１乃至５２３、導電層５５１、導電層５５２を覆っている。絶縁層５１７は金属酸化物膜５２３と導電層５５０との間に位置する。導電層５５１、導電層５５２はそれぞれ、金属酸化物膜５２３、金属酸化物膜５２４、絶縁層５１７を介して、導電層５５０と重なる領域を有する。
【０１０４】
導電層５５１及び導電層５５２は、金属酸化物膜５２１及び金属酸化物膜５２２を形成するためのハードマスクから作製されている。そのため、導電層５５１及び導電層５５２は、金属酸化物膜５２１および金属酸化物膜５２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜５２１、５２２、導電層５５１、導電層５５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜５２１及び金属酸化物膜５２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層５５１及び導電層５５２を形成する。
【０１０５】
絶縁層５１１乃至５１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５１１乃至５１８はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５１１乃至５１８を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１０６】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。
【０１０７】
酸化物層５３０の酸素欠損の増加を抑制するため、絶縁層５１６乃至絶縁層５１８は、酸素を含む絶縁層であることが好ましい。絶縁層５１６乃至絶縁層５１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層５３０に酸素を供給することで、酸化物層５３０の酸素欠損を補償することができる。トランジスタ５０１の信頼性および電気的特性を向上することができる。
【０１０８】
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
【０１０９】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０１１０】
酸化物層５３０の水素濃度の増加を防ぐために、絶縁層５１２乃至５１９中の水素濃度を低減することが好ましい。特に絶縁層５１３乃至５１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０１１１】
酸化物層５３０の窒素濃度の増加を防ぐために、絶縁層５１３乃至５１８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、５×１０１８ａｔｏｍｓ／ｃｍ３以下であり、１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がより好ましい。
【０１１２】
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０１１３】
トランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５３０から酸素が放出されること、酸化物層５３０に水素が侵入することを抑えることができる。トランジスタ５０１の信頼性、電気的特性を向上できる。
【０１１４】
例えば、絶縁層５１９をバリア層として機能させ、かつ絶縁層５１１、５１２、５１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
【０１１５】
絶縁層５１１乃至５１８の構成例を記す。この例では、絶縁層５１１、５１２、５１５、５１９は、それぞれ、バリア層として機能する。絶縁層５１６乃至５１８は過剰酸素を含む酸化物層である。絶縁層５１１は窒化シリコンであり、絶縁層５１２は酸化アルミニウムであり、絶縁層５１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層５１４乃至５１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層５１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層５１８は、酸化シリコンである。絶縁層５１９は酸化アルミニウムである。
【０１１６】
導電層５５０乃至５５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１１７】
導電層５５０乃至５５３の構成例を記す。導電層５５０は窒化タンタル、またはタングステン単層である。あるいは、導電層５５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層５５１は、窒化タンタル単層、または窒化タンタルとタングステンとの積層である。導電層５５２の構成は導電層５５１と同じである。導電層５５３は窒化タンタルであり、導電体はタングステンである。
【０１１８】
トランジスタ５０１のオフ電流の低減のために、金属酸化物膜５２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜５２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０１１９】
酸化物層５３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜５２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ５０１を実現できる。
【０１２０】
金属酸化物膜５２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物膜５２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜５２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜５２１、５２３、５２４も、金属酸化物膜５２２と同様の酸化物で形成することができる。特に、金属酸化物膜５２１、５２３、５２４は、それぞれ、Ｇａ酸化物で形成することができる。
【０１２１】
金属酸化物膜５２２と金属酸化物膜５２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ５０１の閾値電圧が変動してしまう。そのため、金属酸化物膜５２１は、構成要素として、金属酸化物膜５２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２１の界面には、界面準位が形成されにくくなり、トランジスタ５０１の閾値電圧等の電気的特性のばらつきを低減することができる。
【０１２２】
金属酸化物膜５２４は、構成要素として、金属酸化物膜５２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ５０１の電界効果移動度を高くすることができる。
【０１２３】
金属酸化物膜５２１乃至５２４のうち、金属酸化物膜５２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５１６、５１７から離間している金属酸化物膜５２２にチャネルを形成することができる。
【０１２４】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０１２５】
そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜５２２を形成し、Ｇａ酸化物で金属酸化物膜５２１、５２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜５２１乃至５２３を形成する場合、Ｉｎの含有率は金属酸化物膜５２２のＩｎの含有率を金属酸化物膜５２１、５２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【０１２６】
例えば、金属酸化物膜５２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物膜５２１、５２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０１２７】
トランジスタ５０１に安定した電気的特性を付与するには、酸化物層５３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。
【０１２８】
例えば、酸化物層５３０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下の領域、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層５３０の炭素濃度も同様である。
【０１２９】
酸化物層５３０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の領域、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。金属酸化物膜５２２のアルカリ土類金属の濃度についても同様である。
【０１３０】
酸化物層５３０は、窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満の領域、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の領域、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下の領域、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。
【０１３１】
酸化物層５３０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の領域、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の領域、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の領域、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
【０１３２】
上掲した金属酸化物膜５２２の不純物濃度は、ＳＩＭＳにより得られる値である。
【０１３３】
金属酸化物膜５２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ５０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜５２２中の酸素欠損を低減することで、トランジスタ５０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜５２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。
【０１３４】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜５２２にチャネル形成領域が設けられるので、金属酸化物膜５２２に水素が含まれていると、トランジスタ５０１はノーマリーオン特性となりやすい。このため、金属酸化物膜５２２中の水素はできる限り低減されていることが好ましい。
【０１３５】
図１３は、酸化物層５３０が４層構造の例であるが、これに限定されない。例えば、酸化物層５３０を金属酸化物膜５２１または金属酸化物膜５２３のない３層構造とすることができる。または、酸化物層５３０の任意の層の間、酸化物層５３０の上、酸化物層５３０の下のいずれか二箇所以上に、金属酸化物膜５２１乃至５２４と同様の金属酸化物膜を１層または複数を設けることができる。
【０１３６】
図１４を参照して、金属酸化物膜５２１、５２２、５２４の積層によって得られる効果を説明する。図１４は、トランジスタ５０１のチャネル形成領域のエネルギーバンド構造の模式図である。
【０１３７】
図１４中、Ｅｃ５１６ｅ、Ｅｃ５２１ｅ、Ｅｃ５２２ｅ、Ｅｃ５２４ｅ、Ｅｃ５１７はｅ、それぞれ、絶縁層５１６、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４、絶縁層５１７の伝導帯下端のエネルギーを示している。
【０１３８】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０１３９】
絶縁層５１２、５１３は絶縁体であるため、Ｅｃ５１３ｅとＥｃ５１２ｅは、Ｅｃ５２１ｅ、Ｅｃ５２２ｅ、およびＥｃ５２４ｅよりも真空準位に近い（電子親和力が小さい）。
【０１４０】
金属酸化物膜５２２は、金属酸化物膜５２１、５２４よりも電子親和力が大きい。例えば、金属酸化物膜５２２と金属酸化物膜５２１との電子親和力の差、および金属酸化物膜５２２と金属酸化物膜５２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１４１】
トランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４のうち、電子親和力が大きい金属酸化物膜５２２に主にチャネルが形成される。
【０１４２】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜５２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１４３】
また、金属酸化物膜５２１と金属酸化物膜５２２との間には金属酸化物膜５２１と金属酸化物膜５２２の混合領域が存在する場合がある。また、金属酸化物膜５２４と金属酸化物膜５２２との間には金属酸化物膜５２４と金属酸化物膜５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜５２１、５２２、５２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。
【０１４４】
このようなエネルギーバンド構造を有する酸化物層５３０において、電子は主に金属酸化物膜５２２を移動することになる。そのため、金属酸化物膜５２１と絶縁層５１２との界面に、または、金属酸化物膜５２４と絶縁層５１３との界面に準位が存在したとしても、これらの界面準位により、酸化物層５３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ５０１のオン電流を高くすることができる。
【０１４５】
また、図１４に示すように、金属酸化物膜５２１と絶縁層５１６の界面近傍、および金属酸化物膜５２４と絶縁層５１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５２６ｅ、Ｅｔ５２７ｅが形成され得るものの、金属酸化物膜５２１、５２４があることにより、金属酸化物膜５２２をトラップ準位Ｅｔ５２６ｅ、Ｅｔ５２７ｅから離間することができる。
【０１４６】
なお、Ｅｃ５２１ｅとＥｃ５２２ｅとの差が小さい場合、金属酸化物膜５２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ５２６ｅに達することがある。トラップ準位Ｅｔ５２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ５２１ｅとＥｃ５２４ｅとのエネルギー差が小さい場合も同様である。
【０１４７】
トランジスタ５０１の閾値電圧の変動が低減され、トランジスタ５０１の電気的特性を良好なものとするため、Ｅｃ５２１ｅとＥｃ５２２ｅとの差、Ｅｃ５２４ｅとＥｃ５２２ｅと差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。
【０１４８】
トランジスタ５０は、バックゲート電極を有さない構造とすることができる。
【０１４９】
図１５に、半導体装置１０の、サンプルホールド回路１１が有するトランジスタ１３ｔ及び容量素子１４（図２（Ｂ））と、変換回路１２が有するトランジスタの積層構造を例示する。
【０１５０】
半導体装置１０は、ＣＭＯＳ層５６１、配線層Ｗ１乃至Ｗ５、トランジスタ層５６２、配線層Ｗ６、Ｗ７の積層で構成されている。
【０１５１】
ＣＭＯＳ層５６１には、駆動回路５０４に用いられる、シリコンをチャネル形成領域に有するトランジスタが設けられている。当該トランジスタＭ１、Ｍ２、Ｍ３の活性層は単結晶シリコンウエハ５６０に設けられている。
【０１５２】
トランジスタ層５６２には、サンプルホールド回路１１のトランジスタ１３ｔが設けられている。図１５では、トランジスタ１３ｔがトランジスタ５０１（図１３）と同様の構造を有する。これらのバックゲート電極は、配線層Ｗ５に設けられている。また、配線層Ｗ６には、容量素子１４が設けられている。
【０１５３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５４】
（実施の形態６）
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１５５】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０１５６】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０１５７】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０１５８】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０１５９】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することができ、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０１６０】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０１６１】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０１６２】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０１６３】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０１６４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１６５】
ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１６６】
なお、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０１６７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０１６８】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０１６９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０１７０】
次に、酸化物半導体のキャリア密度について、説明する。
【０１７１】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
【０１７２】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０１７３】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０１７４】
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０１７５】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０１７６】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０１７７】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０１７８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は、Ｘ線回折（ＸＲＤ）、ナノビーム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによって、特定することができる。
【０１７９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８０】
（実施の形態７）
次いで、半導体装置１０の一例として、センサユニットが組み込まれた無線タグについて説明する。図１６は、無線タグの一例を示すブロック図である。なお、無線タグは、ＲＦＩＤタグ、ＲＦＩＤ、ＲＦタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、電子タグ、無線ＩＣタグ等と呼ばれている。
【０１８１】
図１６は、無線タグの構成例を示すブロック図である。図１６に例示する無線タグ２００はパッシブ型であり、その通信帯域はＵＨＦ帯としている。もちろん、無線タグ２００を、電池を内蔵したアクティブ型とすることができる。また、通信帯域は、無線タグ２００の用途に応じて適宜決定することができる。
【０１８２】
図１６に示すように、無線タグ２００は、アンテナ２５０と、回路部２６０を含む。回路部２６０はアンテナ２５０で受信した信号を処理する機能、受信した信号に基づいて応答データを生成する機能、応答データをアンテナ２５０から搬送波として出力する機能等を有する。回路部２６０は、１つのＩＣチップに集積されており、無線チップやＲＦチップ等と呼ばれる電子部品である。図１６に示すように、回路部２６０は、例えば、入力／出力部（ＩＮ／ＯＵＴ）２１０、アナログ部２２０、ロジック部２３０、及びメモリ部２４０を有する。
【０１８３】
ロジック部２３０は、回路部２６０の制御を行う。ロジック部２３０は、例えば、制御回路、クロック生成回路、デコーダ回路、ＣＲＣ回路、乱数発生回路、出力信号生成回路、及びレジスタ等を有する。
【０１８４】
制御回路は、回路部２６０の制御を行い、例えば、メモリ部２４０へのアクセスの制御、送信の制御などを行う。デコーダ回路は、バッファ回路２２４から出力された信号を復号する。ＣＲＣ回路は、デコーダ回路から入力される信号から、ＣＲＣ（巡回冗長性検査）符号を算出する回路である。出力信号生成回路は、信号ＭＯＤ＿ＯＵＴを生成する回路である。
【０１８５】
入力／出力部２１０は、整流回路２１１、リミッタ回路２１２、復調回路２１３及び変調回路２１４を有する。
【０１８６】
整流回路２１１は、アンテナ２５０からの入力信号（搬送波ＡＮＴ）を整流して、電位ＶＩＮを生成する回路である。電位ＶＩＮが、回路（２２０、２３０、２４０）の起電力として用いられる。リミッタ回路２１２は電位ＶＩＮが大電圧になるのを防止するための保護回路である。復調回路２１３は、アンテナ２５０で受信した搬送波ＡＮＴを復調するための回路である。復調回路２１３で復調された搬送波ＡＮＴは入力／出力部２１０から出力される。
【０１８７】
変調回路２１４は、ロジック部２３０から送信された信号ＭＯＤ＿ＯＵＴ（デジタル信号）を、搬送波ＡＮＴにのせるための回路である。例えば、変調方式がＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式である場合、変調回路２１４では、ロジック部２３０から送信されたＭＯＤ＿ＯＵＴに応じて、搬送波ＡＮＴが変調され、被変調波がアンテナ２５０から送信される。
【０１８８】
アナログ部２２０は、電源回路２２１、検出回路２２２、リセット回路２２３、バッファ回路２２４、発振回路２２５、フラグ保持回路２２６、及びセンサユニット２２７を有する。アナログ部２２０はアナログ信号処理回路であり、回路（２２０、２３０、２４０）の動作電位を生成する機能、クロック信号を生成する機能、及び、受信した信号をデジタル信号に変換し、ロジック部２３０に伝送する機能等を有する。
【０１８９】
電源回路２２１は、回路（２２０、２３０、２４０）の動作電位を生成する回路である。電源回路２２１は、１つ、または大きさの異なる複数の動作電位を生成する。検出回路２２２は、ＶＩＮが規定値よりも高いか低いかを検出し、検出結果に対応するデジタル信号を生成する機能を有する。検出回路２２２から出力されるデジタル信号は、ロジック部２３０を起動させるトリガー信号として使用される。リセット回路２２３は、電源回路２２１で生成される電位を監視し、ロジック部２３０をリセットするリセット信号を生成する。
【０１９０】
バッファ回路２２４は、復調回路２１３で復調され、抽出されたシリアルデータをロジック部２３０に伝送するための回路である。発振回路２２５は、電源回路２２１で生成された電位信号から、基準クロック信号を生成する回路である。フラグ保持回路２２６は、フラグデータを保持するための回路である。フラグは、無線タグ２００の状態を示すデータである。国際標準規格により、フラグの状態維持の期間が決められている。
【０１９１】
センサユニット２２７は、電位生成回路２５１、センサ回路２５２、ＡＭＰ２５３、及び本発明の一態様に係るＡＤＣ２５４を有する。電位生成回路２５１は、ロジック部２３０による制御により、ＡＭＰ２５３のバイアス電位ＶＢＩＡＳを生成する機能を有する。
【０１９２】
センサユニット２２７で検出された信号は、ＡＭＰ２５３を介してＡＤＣ２５４に入力される。ＡＤＣ２５４は、入力されたアナログ値の信号をデジタル値に変換し、ロジック部２３０に出力する。ロジック部２３０は、センサユニット２２７からの出力信号をもとに、信号ＭＯＤ＿ＯＵＴを生成する。信号ＭＯＤ＿ＯＵＴは、変調回路２１４で変調され、アンテナ２５０から送信される。リーダ／ライタ（図示せず）では、無線タグ２００からの信号を受信すると、その受信信号を解析する。
【０１９３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９４】
（実施の形態８）
次いで、図１７に、本発明の一態様にかかる半導体装置１０の一例に相当する、固体撮像装置３００の、具体的な構成例をブロック図で示す。なお、図１７に示すブロック図では、固体撮像装置３００内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０１９５】
図１７に示す固体撮像装置３００は、センサ回路３１１と、中央演算処理装置３１２と、制御回路３１３とを有する。さらに、図１７に示す固体撮像装置３００は、フレームメモリ３２０と、本発明の一態様に係るアナログデジタル変換回路（ＡＤＣ）３２１と、ドライバ３２２及びドライバ３２３とを有する。図１７では、センサ回路３１１とドライバ３２２及びドライバ３２３とが、パネル３２４に設けられている場合を例示している。
【０１９６】
フレームメモリ３２０は、固体撮像装置３００に入力された画像情報、或いは、センサ回路３１１において取得された画像情報を、記憶する機能を有する。なお、図１７では、フレームメモリ３２０を１つだけ固体撮像装置３００に設ける場合を例示しているが、複数のフレームメモリ３２０が固体撮像装置３００に設けられていても良い。例えば、赤、青、緑などの各色相に対応する画像情報をそれぞれ記憶するための複数のフレームメモリ３２０を、固体撮像装置３００に設けても良い。
【０１９７】
フレームメモリ３２０には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶回路を用いることができる。或いは、フレームメモリ３２０に、ＶＲＡＭ（Ｖｉｄｅｏ  ＲＡＭ）を用いても良い。
【０１９８】
ドライバ３２２及びドライバ３２３は、センサ回路３１１が有する複数の画素３１４の動作を、制御する機能を有する。
【０１９９】
中央演算処理装置３１２は、センサ回路３１１における画像情報の取得のタイミングを制御する機能を有する。具体的に、中央演算処理装置３１２は、制御回路３１３が有するタイミングコントローラ３２６に、画像情報の取得のタイミングを制御する命令を出す。タイミングコントローラ３２６は、上記命令に従って、画像情報の取得のタイミングを制御する信号を生成する機能を有する。パネル３２４が有するセンサ回路３１１は、上記信号に従って画像情報を取得するタイミングが制御される。
【０２００】
アナログデジタル変換回路３２１は、パネル３２４から出力された画像情報を有する信号を、アナログからデジタルに変換する機能を有する。なお、中央演算処理装置３１２からの命令に従って、タイミングコントローラ３２６がサンプリングレートを制御する信号を生成し、当該信号に従って、アナログデジタル変換回路３２１における画像情報を有する信号のサンプリングレートが定められるようにしても良い。デジタルに変換された信号は、中央演算処理装置３１２によりフレームメモリ３２０に記憶される。
【０２０１】
また、制御回路３１３は、電源装置３２５を有する。電源装置３２５は、センサ回路３１１、ドライバ３２２及びドライバ３２３の駆動に用いられる各種の電位を生成する機能を有する。
【０２０２】
また、タイミングコントローラ３２６は、ドライバ３２２及びドライバ３２３の駆動に用いられる各種の駆動信号を、生成する機能を有する。駆動信号には、ドライバ３２２またはドライバ３２３の動作を制御するスタートパルス信号ＳＰ、クロック信号ＣＫなどが含まれる。
【０２０３】
なお、図１７に示す固体撮像装置３００は、中央演算処理装置３１２に情報や命令を与える機能を有する入力装置をさらに有していても良い。入力装置として、キーボード、ポインティングデバイス、タッチパネルなどを用いることができる。
【０２０４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２０５】
（実施の形態９）
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２０６】
図１８（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係る半導体装置は、各種回路に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２０７】
図１８（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３等を有する。本発明の一態様に係る半導体装置は、各種回路に用いることができる。
【０２０８】
図１８（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。パネルに可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該パネルを用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。本発明の一態様に係る半導体装置は、各種回路に用いることができる。
【０２０９】
図１８（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係る半導体装置は、各種回路に用いることができる。なお、図１８（Ｄ）に示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２１０】
図１８（Ｅ）は電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一態様に係る半導体装置は、各種回路に用いることができる。そして、可撓性を有する基板を用いることで、パネルに可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
【０２１１】
図１８（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。本発明の一態様に係る半導体装置は、各種回路に用いることができる。また、可撓性を有する基板でパネルを形成した場合、図１８（Ｆ）に示すような曲面を有する表示部５９０２に当該パネルを適用することが可能である。
【０２１２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２１３】
１０    半導体装置
１１    サンプルホールド回路
１２    変換回路
１３    スイッチ
１３ｔ    トランジスタ
１４    容量素子
１５    デジタル回路
１６    ｓｕｂ−ＡＤＣ
１７    ｓｕｂ−ＤＡＣ
１８    減算回路
１９    アンプ
２０    コントローラ
２１    遅延補正回路
２２    演算回路
２３    出力回路
２４    ラッチ
３０ａ    コンパレータ
３０ｂ    コンパレータ
３１    エンコーダ
３２    セレクタ
３３    セレクタ
３５    トランジスタ
３６    トランジスタ
３７    トランジスタ
３８    トランジスタ
３９    インバータ
４０    バッファ
４２    トランジスタ
４３    インバータ
４４    インバータ
４７    インバータ
４８    エンコーダ
４９    インバータ
２００    無線タグ
２１０    入力／出力部
２１１    整流回路
２１２    リミッタ回路
２１３    復調回路
２１４    変調回路
２２０    アナログ部
２２１    電源回路
２２２    検出回路
２２３    リセット回路
２２４    バッファ回路
２２５    発振回路
２２６    フラグ保持回路
２２７    センサユニット
２３０    ロジック部
２４０    メモリ部
２５０    アンテナ
２５１    電位生成回路
２５２    センサ回路
２５３    ＡＭＰ
２５４    ＡＤＣ
２６０    回路部
３００    固体撮像装置
３１１    センサ回路
３１２    中央演算処理装置
３１３    制御回路
３１４    画素
３２０    フレームメモリ
３２１    アナログデジタル変換回路
３２２    ドライバ
３２３    ドライバ
３２４    パネル
３２５    電源装置
３２６    タイミングコントローラ
５０１    トランジスタ
５０４    駆動回路
５１１    絶縁層
５１２    絶縁層
５１２ｅ    Ｅｃ
５１３    絶縁層
５１３ｅ    Ｅｃ
５１４    絶縁層
５１５    絶縁層
５１６    絶縁層
５１７    絶縁層
５１８    絶縁層
５１９    絶縁層
５２０    絶縁層
５２１    金属酸化物膜
５２１ｅ    Ｅｃ
５２２    金属酸化物膜
５２２ｅ    Ｅｃ
５２３    金属酸化物膜
５２４    金属酸化物膜
５２４ｅ    Ｅｃ
５２７ｅ    Ｅｔ
５３０    酸化物層
５５０    導電層
５５１    導電層
５５２    導電層
５５３    導電層
５６０    単結晶シリコンウエハ
５６１    ＣＭＯＳ層
５６２    トランジスタ層
５００１    筐体
５００２    表示部
５００３    支持台
５１０１    筐体
５１０２    表示部
５１０３    操作キー
５３０１    筐体
５３０２    筐体
５３０３    表示部
５３０４    表示部
５３０５    マイクロホン
５３０６    スピーカー
５３０７    操作キー
５３０８    スタイラス
５６０１    筐体
５６０２    表示部
５７０１    筐体
５７０２    表示部
５９０１    筐体
５９０２    表示部
５９０３    カメラ
５９０４    スピーカー
５９０５    ボタン
５９０６    外部接続部
５９０７    マイク
【図１】
2017135702.tif 000003
【図２】
2017135702.tif 000004
【図３】
2017135702.tif 000005
【図４】
2017135702.tif 000006
【図５】
2017135702.tif 000007
【図６】
2017135702.tif 000008
【図７】
2017135702.tif 000009
【図８】
2017135702.tif 000010
【図９】
2017135702.tif 000011
【図１０】
2017135702.tif 000012
【図１１】
2017135702.tif 000013
【図１２】
2017135702.tif 000014
【図１３】
2017135702.tif 000015
【図１４】
2017135702.tif 000016
【図１５】
2017135702.tif 000017
【図１６】
2017135702.tif 000018
【図１７】
2017135702.tif 000019
【図１８】
2017135702.tif 000020