(57)【要約】【課題】少なくとも半導体層を有する構造体を貫通する導電体から半導体層への電流のリークを抑制することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】実施形態に係る半導体装置は、導電体と、絶縁膜と、絶縁領域とを備える。導電体は、少なくとも半導体層を有する構造体の表裏を貫通する。絶縁膜は、導電体の側面に設けられる。絶縁領域は、絶縁膜における構造体の一表面の表層に設けられる。構造体は、導電体が設けられる位置の表面に凹部を有し、絶縁領域は、凹部に設けられる。【選択図】図２
2017120851.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも半導体層を有する構造体の表裏を貫通する導電体と、
前記導電体の側面に設けられる絶縁膜と、
前記絶縁膜における前記構造体の一表面の表層に設けられる絶縁領域と
を備えることを特徴とする半導体装置。
【請求項２】
前記構造体は、
前記導電体が設けられる位置の前記一表面に凹部を有し、
前記絶縁領域は、
前記凹部に設けられる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁領域は、
前記絶縁膜側の側面が前記構造体の前記一表面側から前記構造体の内部側へ向かって下り勾配に傾斜し、前記構造体側の側面が前記構造体の深さ方向と平行である
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記絶縁領域は、
酸化シリコンによって形成される
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
少なくとも半導体層を有する構造体の一方の表面に凹部を形成することと、
前記凹部の側面に絶縁領域を形成することと、
前記凹部の底面から前記構造体の他方の表面まで達する開口を形成することと、
前記絶縁領域および前記開口の側面に絶縁膜を形成することと、
前記絶縁膜によって囲まれる空間に導電体を形成することと
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体層を有する構造体の表裏を貫通する電極を備える半導体装置がある。電極は、導電体であるため、側面に絶縁膜が設けられ、半導体層と電気的に絶縁される。しかしながら、かかる半導体装置は、電極の側面に設けられる絶縁膜のうち、半導体層を有する構造体の表層に位置する部分の膜厚が製造工程の過程で他の部分より薄くなって耐電圧特性が劣化し、電極から半導体層へ電流がリークすることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０９４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、少なくとも半導体層を有する構造体を貫通する導電体から半導体層への電流のリークを抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、導電体と、絶縁膜と、絶縁領域とを備える。導電体は、少なくとも半導体層を有する構造体の表裏を貫通する。絶縁膜は、前記導電体の側面に設けられる。絶縁領域は、前記絶縁膜における前記構造体の一表面の表層に設けられる。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を示す説明図。
【図２】実施形態に係る半導体装置の模式的な断面図。
【図３】実施形態に係る半導体装置の製造工程を示す説明図。
【図４】実施形態に係る半導体装置の製造工程を示す説明図。
【図５】実施形態に係る半導体装置の製造工程を示す説明図。
【図６】実施形態に係る半導体装置の製造工程を示す説明図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。以下では、実施形態に係る半導体装置が、裏面照射型のイメージセンサである場合を例に挙げて説明するが、これは一例である。本実施形態は、少なくとも半導体層を有する構造体の表裏を貫通する導電体を備える任意の半導体装置に対して適用することができる。
【０００８】
図１は、実施形態に係る半導体装置を示す説明図である。図１に示すように、実施形態に係る半導体装置１は、撮像領域となる画素アレイ２と、画素アレイ２の周囲に設けられ、半導体層を有する構造体の表裏を貫通する複数の導電体（以下、「電極３」と記載する）とを備える。
【０００９】
画素アレイ２は、撮像画像の各画素に対応して行列状に設けられる複数の光電変換素子を備える。光電変換素子は、入射光を光電変換し、各画素の輝度を示す画素信号として出力する。電極３は、所謂ＴＳＶ（Through  Silicon  Via）であり、例えば、画素アレイ２からＩＳＰ(Image  Signal  Processor)への信号電荷の転送などに使用される。
【００１０】
本実施形態では、かかる電極３近傍の構造を改良することによって半導体装置１の耐電圧特性を向上させ、電極３から半導体層への電流のリークを抑制する。次に、図２を参照して、半導体装置１における電極３近傍の構造について説明する。図２は、実施形態に係る半導体装置１の模式的な断面図である。なお、図２には、半導体装置１における電極３近傍部分の模式的な断面を選択的に示している。
【００１１】
図２に示すように、半導体装置１は、順次積層される層間絶縁膜４、半導体層５、保護膜６、およびハードマスク７を備える。層間絶縁膜４は、例えば、ＴＥＯＳ（テトラエトキシシラン）を材料として使用して成膜される酸化シリコン層である。
【００１２】
半導体層５は、例えば、Ｐ型またはＮ型の不純物がドープされたシリコン層、もしくは、ノンドープのシリコン層である。保護膜６は、例えば、窒化シリコン膜である。ハードマスク７は、例えば、シラン化合物である。
【００１３】
また、層間絶縁膜４は、内部に、例えば、画素アレイ２から信号電荷を読み出す読出トランジスタのゲート８や、多層配線（図示略）などが設けられる。ゲート８は、例えば、ポリシリコンによって形成される。
【００１４】
半導体層５、保護膜６、およびハードマスク７を含む構造体は、内部に、かかる構造体の表裏を貫通する電極３が設けられる。なお、図２に示す電極３が設けられる構造体は一例であり、少なくとも半導体層５を有するものであれば、保護膜６およびハードマスク７以外の構成要素となる層や薄膜を備えるものであってもよい。
【００１５】
電極３は、例えば、銅などの導電性部材によって形成されるＴＳＶであり、ここでは、下端がゲート８に接続され、上端にボンディングパッド１２が設けられる。ボンディングパッド１２は、例えば、アルミニウムなどの金属によって形成され、金線などのボンディングワイヤによって、例えば、ＩＳＰなどの周辺回路と接続される。
【００１６】
また、電極３は、側面に絶縁膜１０が設けられる。絶縁膜１０は、例えば、窒化シリコン膜であり、電極３と半導体層５とを電気的に絶縁する。なお、半導体層５は、ゲート８に当接する位置に、ＳＴＩ（Shallow  Trench  Isolation）９が設けられる。ＳＴＩ９は、半導体層５に形成されるトレンチ内に、酸化シリコンが埋め込まれた領域であり、半導体層５とゲート８とを電気的に絶縁する。
【００１７】
ここで、絶縁膜１０は、図２に示すように、製造工程の過程で半導体層の表層に位置する部分の膜厚ｄ１が、深層部に位置する部分の膜厚より薄くなる場合がある。なお、絶縁膜１０の膜厚が薄くなる製造工程の詳細については後述する。
【００１８】
かかる場合、絶縁膜１０は、半導体層５の表層に位置する部分の耐圧特性が劣化する。これにより、絶縁膜１０だけでは、電極３と半導体層５との間を十分に絶縁することが困難となる。
【００１９】
そこで、半導体装置１は、絶縁膜１０における半導体層５側の表面のうち、半導体層５の表層に位置する表面に設けられる絶縁領域１１を備える。絶縁領域１１は、例えば、酸化シリコンによって形成され、電極３の側面を被覆する絶縁膜１０の半導体層５における表層部分のさらに外周を囲む。
【００２０】
これにより、半導体装置１は、半導体層５の表層部分における電極３から半導体層５までの距離ｄ２が、絶縁膜１０の薄くなった部分の膜厚ｄ１よりも長くなる。なお、ここでの距離は、半導体層５の深さ方向を法線とする面の面方向の距離である。
【００２１】
かかる半導体装置１によれば、製造工程の過程で半導体層５の表層に位置する部分の膜厚ｄ１が、深層に位置する部分の膜厚より薄くなったとしても、絶縁膜１０と絶縁領域１１とによって、電極３と半導体層５との間を十分に絶縁することがでる。したがって、半導体装置１は、半導体層５を有する構造体の表裏を貫通する電極３から半導体層５への電流のリークを抑制することができる。
【００２２】
また、図２に示すように、半導体層５は、電極３が設けられる位置の表面に、凹部を備える。そして、絶縁領域１１は、かかる半導体層５の凹部に設けられ、絶縁膜１０と半導体層５との間を隙間なく埋める。これにより、絶縁領域１１は、半導体層５の表層部分における電極３と半導体層５との間をより確実に絶縁することができる。
【００２３】
また、絶縁領域１１は、絶縁膜１０側の側面が半導体層５の表面側から半導体層５の内部側へ向かって下り勾配に傾斜し、半導体層５側の側面が半導体層５の深さ方向と平行である。かかる形状の絶縁領域１１は、例えば、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）のゲート側面に絶縁膜のサイドウォールスペーサを形成する工程を流用することができるので、煩雑な製造工程を追加することなく形成が可能である。
【００２４】
また、絶縁領域１１は、窒化シリコンよりも比誘電率が小さな酸化シリコンによって形成される。これにより、絶縁領域１１は、窒化シリコンによって形成される場合に比べて、隣接する電極３間の寄生容量を低く抑えることができる。
【００２５】
次に、図３〜図６を参照して、半導体装置１の製造方法について説明する。図３〜図６は、実施形態に係る半導体装置１の製造工程を示す説明図である。ここでは、半導体装置１の製造工程のうち、図２に示す電極３近傍の構造を形成する工程について詳述し、その他の製造工程については、簡単に説明する。
【００２６】
半導体装置１を製造する場合には、まず、シリコン基板などの半導体基板を用意し、半導体基板における画素アレイ２（図１参照）の形成領域に複数の光電変換素子を形成する。さらに、半導体基板に、読み出しトランジスタのソースおよびドレインなどといった半導体素子用の不純物拡散領域を形成する。
【００２７】
その後、半導体基板における表側表層の素子分離や絶縁が必要とされる位置に、適宜ＳＴＩ９（図２参照）を形成する。続いて、半導体基板の表側にトランジスタなどの半導体素子や多層配線を形成した後、半導体基板を裏側から研削および研磨して、半導体基板の裏面側に光電変換素子の受光面を形成する。これにより、半導体基板は、薄化されて半導体層５（図２参照）となる。
【００２８】
その後、半導体層５の裏面に保護膜６およびハードマスク７（図２参照）を順次積層した後、ハードマスク７に所定のパターニングを施してエッチングを行う。これにより、半導体層５裏面の電極３（図２参照）が形成される位置から保護膜６を除去して、図３に（ａ）で示す構造体を形成する。このため、図３に（ａ）で示す構造体では、半導体層５の下面が表面となり、半導体層５の上面が裏面となる。
【００２９】
続いて、図３に（ｂ）で示すように、ハードマスク７をマスクとして使用し、例えば、ＲＩＥ（Reactive  Ion  Etching）などのエッチングを行うことにより、半導体層５の裏面側の表面に、平面視円形状または矩形状の凹部２１を形成する。
【００３０】
ここでは、最終的に形成する電極３（図２参照）の半導体層５内部を貫通する部分の幅よりも幅が大きく、半導体層５の表面から表層まで達する深さの凹部２１を形成する。なお、凹部２１の平面視形状は、平面視円形状または矩形状に限定されるものではなく、例えば、スリット状であってもよい。
【００３１】
そして、図３に（ｃ）で示すように、凹部２１およびハードマスク７の表面に、例えば、ＣＶＤ（Chemical Vapor Deposition）によって、酸化シリコン膜１３を形成する。その後、図４に（ａ）で示すように、例えば、ＲＩＥによるエッチバックを行うことによって、凹部２１底面上およびハードマスク７上の酸化シリコン膜１３を除去し、凹部２１側面に酸化シリコン膜１３を残すことによって、絶縁領域１１を形成する。
【００３２】
これにより、絶縁領域１１は、露出している部分の側面が半導体層５のハードマスク７の表面側から半導体層５の内部側へ向かって下り勾配に傾斜し、ハードマスク７および半導体層５に接触する側の側面が半導体層５の深さ方向と平行となる。
【００３３】
このように、絶縁領域１１は、例えば、ＭＯＳＦＥＴのゲート側面に絶縁膜のサイドウォールスペーサを形成する工程と同様の工程を流用して形成が可能なので、煩雑な製造工程を追加することなく形成が可能である。
【００３４】
続いて、図４に（ｂ）で示すように、例えば、ＲＩＥによる異方性エッチングを行うことによって、凹部２１の底面から半導体層５の他方の表面（ここでは、ＳＴＩ９の上面）まで達する平面視円形状または矩形状の開口２２を形成する。
【００３５】
このときのＲＩＥによって、ハードマスク７は、膜厚が多少薄くなる。なお、開口２２の平面視形状は、円形状または矩形状に限定されるものではなく、例えば、スリット状であってもよい。
【００３６】
続いて、図４に（ｃ）で示すように、開口２２の内周面、絶縁領域１１およびハードマスク７の表面に、窒化シリコン膜を形成することによって絶縁膜１０を形成する。その後、図５に（ａ）で示すように、例えばＲＩＥによって、開口２２の底面上の絶縁膜１０を除去する。
【００３７】
続いて、図５に（ｂ）で示すように、ＳＴＩ９の表面が露出した部分に対してＲＩＥを行い、その後、ウェットエッチングを行うことによって、ゲート８の表面を露出させる。これにより、ＲＩＥによるゲート８の表面荒れをウェットエッチングによって回復することができる。このときのＲＩＥによって、絶縁膜１０のうち、半導体層５の表層に位置する部分の膜厚が他の部分よりも薄くなる。
【００３８】
続いて、図５に（ｃ）で示すように、スパッタリングまたは電界めっきによって、絶縁膜１０によって囲まれる開口２２内の空間、および絶縁膜１０上に、例えば、銅などの導電部材１４を積層する。その後、図６に（ａ）で示すように、例えば、ウェットエッチングを行い、絶縁膜１０上の導電部材１４を除去することによって電極３を形成する。
【００３９】
ここで、半導体層５の表層では、絶縁膜１０の膜厚が他の部分よりも薄くなっているが、電極３と半導体層５との間には、薄くなった絶縁膜１０だけでなく、絶縁領域１１が介在するので、電極３から半導体層５への電流のリークを抑制することができる。
【００４０】
続いて、図６に（ｂ）で示すように、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）によって、ハードマスク７上の絶縁膜１０を除去し、その後、図６に（ｃ）で示すように、ハードマスク７および電極３上に、例えば、アルミニウムなどの導電部材１５を積層する。最後に、導電部材１５のうち、電極３上の部分を除く不要な部分の導電部材１５を除去することによってボンディングパッド１２を形成して、図２に示す半導体装置１が完成する。
【００４１】
上述したように、実施形態に係る半導体装置は、少なくとも半導体層を有する構造体の表裏を貫通する導電体の側面に設けられる絶縁膜を備え、絶縁膜における構造体の一表面の表層に設けられる絶縁領域を備える。
【００４２】
これにより、半導体装置は、製造工程の過程で、半導体層を有する構造体の表層に位置する絶縁膜の膜厚が他の部分よりも薄くなっても、半導体層を有する構造体の表層部分では、導電体と半導体層との間に、絶縁膜だけでなく絶縁領域が介在する。したがって、半導体装置は、導電体から半導体層への電流のリークを抑制することができる。
【００４３】
なお、上述した実施形態では、一つのボンディングパッドに対して、一つの電極が接続される場合を例に挙げたが、これは一例であり、一つのボンディングパッドに対して、半導体層内に併設される複数の電極が接続される構成であってもよい。
【００４４】
これにより、仮に、いくつかの電極が断線したとしても、断線していない他の電極によって、半導体層の表裏を導通させることができる。また、一つのボンディングパッドに複数本の電極を接続することにより、半導体層の表裏を導通させる配線抵抗を低減することができる。
【００４５】
なお、実施形態に係る半導体装置の各構成要素の材料は、上記したものに限定されるものではない。例えば、電極やボンディングパッド等の導電体の材料は、金、白金、アルミニウム、タングステンなどの導電部材、または、これらのうち、少なくとも一つを含む部材であってもよい。絶縁膜の材料は、酸化シリコンであってもよい。絶縁領域の材料は、窒化シリコンであってもよい。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１  半導体装置、  ２  画素アレイ、  ３  電極、  ４  層間絶縁膜、  ５  半導体層、  ６  保護膜、  ７  ハードマスク、  ８  ゲート、  １０  絶縁膜、  １１  絶縁領域、  １２  ボンディングパッド、  １３  酸化シリコン膜、  １４，１５  導電部材、  ２１  凹部、  ２２  開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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