(57)【要約】【課題】論理回路のデータのバックアップに好適な回路を提供する。【解決手段】回路は、第１乃至第４ノード、容量素子、第１乃至第３トランジスタ、第１および第２回路を有する。回路と論理回路間でデータのロードおよびストアが可能である。第１ノードは論理回路のデータ出力端子に電気的に接続され、第２ノードは論理回路のデータ入力端子に電気的に接続される。容量素子は第３ノードに電気的に接続される。第１トランジスタは第１ノードと第３ノード間の導通状態を制御し、第２トランジスタは第２ノードと第３ノード間の導通状態を制御し、第３トランジスタは第２ノードと第４ノード間の導通状態を制御する。第１回路は第１トランジスタのゲート電圧を昇圧する機能を有し、第２回路は第２トランジスタのゲート電圧を昇圧する機能を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１乃至第６ノード、第１乃至第３トランジスタ、第１容量素子、及び第１回路を有し、
前記第１容量素子は、前記第１ノードに電気的に接続され、
前記第１トランジスタは、前記第１ノードと前記第２ノード間の導通状態を制御する機能を有し、
前記第２トランジスタは、前記第１ノードと前記第３ノード間の導通状態を制御する機能を有し、
前記第３トランジスタは、前記第３ノードと前記第４ノード間の導通状態を制御する機能を有し、
前記第３トランジスタのゲートは前記第５ノードに電気的に接続され、
前記第２トランジスタのゲートは前記第６ノードに電気的に接続され、
前記第５ノードは前記第１回路に電気的に接続され、
前記第１回路は、前記第５ノードの電圧よりも高い電圧を前記第１トランジスタのゲートに入力する機能を有する回路。
【請求項２】
請求項１において、
第２回路を有し、
前記第２回路は、前記第６ノードに電気的に接続され、
前記第２回路は、前記第６ノードの電圧よりも高い電圧を前記第２トランジスタのゲートに入力する機能を有する回路。
【請求項３】
請求項１または２において、
第７ノード、及び第８ノードを有し、
前記第１回路は、第４トランジスタ、及び第２容量素子を有し、
前記第２容量素子の第１端子は、前記第１トランジスタのゲートに電気的に接続され、
前記第２容量素子の第２端子は、前記第５ノードに電気的に接続され、
前記第４トランジスタは、前記第７ノードと前記第１トランジスタのゲート間の導通状態を制御する機能を有し、
前記第４トランジスタのゲートは前記第８ノードに電気的に接続されている回路。
【請求項４】
請求項２において、
第７乃至第９ノードを有し、
前記第１回路は、第４トランジスタ、及び第２容量素子を有し、
前記第２回路は、第５トランジスタ、及び第３容量素子を有し、
前記第２容量素子の第１端子は、前記第１トランジスタのゲートに電気的に接続され、
前記第２容量素子の第２端子は、前記第５ノードに電気的に接続され、
前記第４トランジスタは、前記第７ノードと前記第１トランジスタのゲート間の導通状態を制御する機能を有し、
前記第４トランジスタのゲートは前記８ノードに電気的に接続され、
前記第３容量素子の第１端子は、前記第２トランジスタのゲートに電気的に接続され、
前記第３容量素子の第２端子は、前記第６ノードに電気的に接続され、
前記第５トランジスタは、前記第７ノードと前記第２トランジスタのゲート間の導通状態を制御する機能を有し、
前記第５トランジスタのゲートは前記第９ノードに電気的に接続されている回路。
【請求項５】
請求項１乃至４の何れか１項において、
前記第１トランジスタ、および前記第２トランジスタのチャネル形成領域は、それぞれ、金属酸化物を有する回路。
【請求項６】
請求項１乃至４の何れか１項において、
前記第１乃至前記第３トランジスタのチャネル形成領域は、それぞれ、金属酸化物を有する回路。
【請求項７】
請求項３項において、
前記第１乃至前記第４トランジスタのチャネル形成領域は、それぞれ、金属酸化物を有する回路。
【請求項８】
請求項３項において、
前記第１乃至前記第５トランジスタのチャネル形成領域は、それぞれ、金属酸化物を有する回路。
【請求項９】
バックアップ回路、第１論理回路を有する半導体装置であり、
前記バックアップ回路は、請求項１乃至８の何れか一項に記載の回路を有し、
前記第１論理回路は、入力ノードおよび出力ノードを有し、
前記出力ノードは、前記バックアップ回路の前記第２ノードに電気的に接続され、
前記入力ノードは、前記バックアップ回路の前記第３ノードに電気的に接続されている半導体装置。
【請求項１０】
請求項９において、
前記バックアップ回路は、前記第１論理回路が形成されている領域に積層されている半導体装置。
【請求項１１】
複数のスキャンフリップフロップを有するプロセッサであって、
前記複数のスキャンフリップフロップは、それぞれ、第１入力ノード、第２入力ノード、第１出力ノード、及びバックアップ回路を有し、
前記バックアップ回路は、請求項１乃至８の何れか一項に記載の回路を有し、
前記複数のスキャンフリップフロップにおいて、
前記第１出力ノードは、前記バックアップ回路の前記第２ノードに電気的に接続され、
前記第２入力ノードは、前記バックアップ回路の前記第３ノードに電気的に接続されているプロセッサ。
【請求項１２】
第１スキャンフリップフロップ、第２スキャンフリップフロップ、第１組み合わせ回路、及び第２組み合わせ回路を有するプロセッサであって、
第１スキャンフリップフロップは、第１入力ノード、第２入力ノード、第１出力ノード、及び第１バックアップ回路を有し、
第２スキャンフリップフロップは、第３入力ノード、第４入力ノード、第２出力ノード、及び第２バックアップ回路を有し、
前記第１バックアップ回路、および前記第２バックアップ回路は、それぞれ、請求項１乃至８の何れか一項に記載の回路を有し、
前記第１組み合わせ回路の出力ノードは、前記第１入力ノードに電気的に接続され、
前記第２組み合わせ回路の入力ノードは、前記第１出力ノードに電気的に接続され、
前記第２組み合わせ回路の出力ノードは、前記第３入力ノードに電気的に接続され、
前記第１バックアップ回路の前記第２ノードは、前記第１出力ノードに電気的に接続され、
前記第１バックアップ回路の前記第３ノードは、前記第２入力ノードに電気的に接続され、
前記第２バックアップ回路の前記第２ノードは、前記第２出力ノードに電気的に接続され、
前記第２バックアップ回路の前記第３ノードは、前記第４入力ノードに電気的に接続され、
前記第２バックアップ回路の前記第４ノードは、前記第１出力ノードに電気的に接続されているプロセッサ。
【請求項１３】
チップおよびリードを有し、
前記リードは前記チップに電気的に接続され、
前記チップには、請求項１１又は１２に記載のプロセッサが設けられている電子部品。
【請求項１４】
無線通信装置と、センサと、請求項１１又は１２に記載のプロセッサと、を有する電子機器。
【請求項１５】
請求項１１又は１２に記載のプロセッサと、
表示装置、タッチセンサ、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置（例えば、データ保持回路、論理回路等）、その駆動方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
半導体装置の消費電力削減のため、パワーゲーティング、またはクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。フリップフロップは、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よって、フリップフロップの消費電力の削減は、フリップフロップを組み込んだ半導体装置の消費電力の低減に効果的である。一般的なフリップフロップは、電源を遮断すると保持している状態（データ）が失われてしまうため、半導体装置をパワーゲーティングするためには、フリップフロップの状態をバックアップすることが必要になる。
【０００３】
例えば、非特許文献１は、酸化物半導体トランジスタとＳｉトランジスタとで構成されるバックアップ回路をフリップフロップに設けることで、プロセッサのパワーゲーティングが実現できることを示している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｈ．Ｔａｍｕｒａ  ｅｔ  ａｌ．，“Ｅｍｂｅｄｄｅｄ  ＳＲＡＭ  ａｎｄ  Ｃｏｒｔｅｘ−Ｍ０  Ｃｏｒｅ  Ｕｓｉｎｇ  ａ  ６０−ｎｍ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，”  ＩＥＥＥ  Ｍｉｃｒｏ，２０１４，Ｖｏｌ．３４，Ｎｏ．６，ｐｐ．４２−５３．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一形態の課題には、新規な半導体装置を提供すること、新規な半導体装置の駆動方法を提供すること、パワーゲーティングを可能にすること、消費電力を削減すること、小型化すること、単一電源での動作を可能とすること、回路設計を容易にすること、および動作検証を容易にすること等が挙げられる。
【０００６】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００７】
（１）  本発明の一形態は、第１乃至第６ノード、第１乃至第３トランジスタ、第１容量素子、及び第１回路を有し、第１容量素子は、第１ノードに電気的に接続され、第１トランジスタは、第１ノードと第２ノード間の導通状態を制御する機能を有し、第２トランジスタは、第１ノードと第３ノード間の導通状態を制御する機能を有し、第３トランジスタは、第３ノードと第４ノード間の導通状態を制御する機能を有し、第３トランジスタのゲートは第５ノードに電気的に接続され、第２トランジスタのゲートは第６ノードに電気的に接続され、第５ノードは第１回路に電気的に接続され、第１回路は、第５ノードの電圧よりも高い電圧を第１トランジスタのゲートに入力する機能を有する回路である。
【０００８】
（２）  形態（１）の回路に、第６ノードに電気的に接続され、第６ノードの電圧よりも高い電圧を第２トランジスタのゲートに入力する機能を有する第２回路を設けることができる。
【０００９】
（３）  形態（１）の第１トランジスタ、および第２トランジスタのチャネル形成領域は、それぞれ、金属酸化物を有していてもよい。
【００１０】
（４）  本発明の一形態は、バックアップ回路、第１論理回路を有する論理回路であり、バックアップ回路は上記形態（１）乃至（３）の何れか１に係る回路を有し、第１論理回路は入力ノードおよび出力ノードを有し、出力ノードはバックアップ回路の第２ノードに電気的に接続され、入力ノードはバックアップ回路の第３ノードに電気的に接続されている半導体装置である。
【００１１】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００１２】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１３】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ゲート以外の２つの端子は、ソースまたはドレインとして機能する入出力端子である。なお、トランジスタの型及び各端子に与えられる電位の高低によって、２つの端子のうち一方がソースとして機能し、他方がドレインとして機能する。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１４】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１５】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１６】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００１７】
本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【発明の効果】
【００１８】
本発明の一形態によって、新規な半導体装置、または新規な半導体装置の動作方法を提供することが可能になる。または、本発明の一形態によって、パワーゲーティングが可能になる、電源を供給せずにデータ保持が可能になる、消費電力を削減することが可能になる、小型化が可能になる、設計を容易にすることが可能になる、および動作検証を容易にすることが可能になる。
【００１９】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２０】
【図１】Ａ：回路の構成例を示す回路図。Ｂ：図１Ａの回路内の論理回路の構成例を示す回路図。
【図２】Ａ−Ｄ：図１Ａの回路の動作例を示す回路図。
【図３】Ａ、Ｂ：回路の構成例を示す回路図。
【図４】フリップフロップの構成例を示す回路図。
【図５】スキャンフリップフロップの構成例を示す回路図。
【図６】図４のフリップフロップの動作例を示すタイミングチャート。
【図７】フリップフロップの構成例を示す回路図。
【図８】フリップフロップの構成例を示す回路図。
【図９】フリップフロップの構成例を示す回路図。
【図１０】フリップフロップの構成例を示す回路図。
【図１１】プロセッサの構成例を示すブロック図。
【図１２】プロセッサコアの構成例を示すブロック図。
【図１３】Ａ−Ｆ：メモリセルの構成例を示す回路図。
【図１４】プロセッサの主な構成要素の構成例を示すブロック図。
【図１５】フリップフロップの積層構造を示す模式的に示す回路図。
【図１６】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。
【図１７】センサデバイスの構成例を示す図。
【図１８】Ａ−Ｃ：センサデバイスの使用態様例を示す図。
【図１９】センサデバイスの使用態様例を示す図。
【図２０】Ａ−Ｃ：電子機器の構成例を示す図。
【図２１】Ａ−Ｅ：電子機器の構成例を示す図。
【図２２】Ａ：ＯＳ（酸化物半導体）トランジスタの構成例を示す平面図。Ｂ、Ｃ：図２２ＡのＯＳトランジスタの断面図。
【図２３】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２３ＡのＯＳトランジスタの断面図。
【図２４】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２４ＡのＯＳトランジスタの断面図。
【図２５】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２５ＡのＯＳトランジスタの断面図。
【図２６】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２６ＡのＯＳトランジスタの断面図。
【図２７】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２７ＡのＯＳトランジスタの断面図。
【図２８】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２８ＡのＯＳトランジスタの断面図。
【図２９】ＯＳトランジスタのエネルギーバンド図。
【図３０】フリップフロップの構成例を示す断面図。
【図３１】フリップフロップの構成例を示す断面図。
【図３２】Ａ、Ｂ：シミュレーションを行ったバックアップ回路の回路図。
【図３３】Ａ−Ｄ：シミュレーションで得られた波形を示す図。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態、および実施例を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態、および実施例の記載内容に限定して解釈されるものではない。
【００２２】
以下に示される複数の実施の形態、および実施例は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態および実施例に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２３】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２４】
また、ブロック図において、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。この場合も本発明の一形態の範疇である。また、複数の回路ブロックで別々の機能を実現するように示していても、実際の回路ブロックにおいては同じ回路ブロック内で複数の機能を実現しうるように設けられている場合もある。この場合も本発明の一形態の範疇である。
【００２５】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２６】
〔実施の形態１〕
本実施の形態では、データ（状態）の保持機能をもつ半導体装置について説明する。代表的には、このような半導体装置のパワーゲーティングについて説明する。まず、図１Ａ等を参照して、バックアップ回路を備える論理回路について説明する。
【００２７】
＜＜論理回路の構成例＞＞
図１Ａに示す回路１００は、論理回路１０およびバックアップ回路２０を有する。回路１００は、バックアップ回路を備える論理回路と呼ぶことができる。論理回路１０はデータ（状態）を保持する機能を備えており、回路構造等によっては、順序回路と呼ぶこともできる。バックアップ回路２０は、回路１００においては、論理回路１０のデータを記憶する機能、保持しているデータを論理回路１０に書き戻す機能を奏する。
【００２８】
（論理回路１０）
論理回路１０は、ノードＳＥ、ＳＤ、Ｄ１−Ｄｎ（ｎは１以上の整数）、Ｑ、ＱＢを有する。ノードＳＤ、Ｄ１−Ｄｎはデータ入力ノードである。ノードＱ、ＱＢはデータ出力ノードであり、ノードＱＢは、ノードＱの論理を反転したデータを出力するノードである。論理回路１０はノードＱＢを有していなくてもよい。ノードＳＥは制御信号Ｅ０が入力される端子である。例えば、論理回路１０は、ノードＳＥの論理に応じて、ノードＳＤ、Ｄ１−Ｄｎの何れか１つを選択し、選択されたノードに入力されたデータと同じ論理のデータをノードＱから出力する演算機能を有していればよい。
【００２９】
図１Ｂに論理回路１０の構成例を示す。論理回路１０は、回路１５、１６を有する。回路１５、１６は論理回路である。回路１５は、ノードＤＸ、Ｑ、ＱＢを有する。回路１６は、入力データの選択部であり、ノードＳＥ、ＳＤ、Ｄ１−Ｄｎ、Ｘを有する。ノードＸは、データ出力ノードであり、回路１５のノードＤＸに電気的に接続されている。
【００３０】
回路１５は、ノードＤＸに入力されたデータを保持する機能と、ノードＤＸの入力データと同じ論理のデータをノードＱから出力する演算機能とを有する。例えば、回路１５は、クロック信号等の制御信号によって、内部の状態が更新される順序回路とすることができる。このような順序回路としては、ラッチ回路、フリップフロップ、シフトレジスタ、カウンタ回路、分周回路などがある。
【００３１】
制御信号Ｅ０は回路１６の制御信号である。回路１６は、制御信号Ｅ０に従い、ノードＳＤ、Ｄ１−Ｄｎの何れか１つを選択し、選択されたノードとノードＸ間を導通状態にする機能を有する。つまり、回路１６は、回路１５に入力するデータを選択する機能をもつ。
【００３２】
（バックアップ回路２０）
バックアップ回路２０は、ノードＢ１、Ｂ２、ＦＮ、ＳＤ＿ＩＮ、スイッチＳＷ１―ＳＷ３、容量素子Ｃ１を有する。
【００３３】
論理回路１０とバックアップ回路２０間でデータのロードおよびストアが実行可能なように、論理回路１０とバックアップ回路２０とが電気的に接続されている。ノードＢ１はバックアップデータの入力ノードであり、ノードＱに電気的に接続される。ノードＢ２はリストアデータの出力ノードであり、ノードＳＤに電気的に接続される。ノードＦＮは電気的に浮遊状態となることが可能なノードであり、バックアップ回路２０のデータ（状態）保持部として機能する。ノードＳＤ＿ＩＮは、他の論理回路のデータが入力される入力ノードである。
【００３４】
容量素子Ｃ１はノードＦＮの電圧を保持する保持容量として機能する。容量素子Ｃ１の一方の端子はノードＦＮに、他方の端子はＶＳＳを供給する配線に電気的に接続されている。ＶＳＳは低電源電圧である。スイッチＳＷ１はノードＢ１とノードＦＮ間の導通状態を制御し、スイッチＳＷ２はノードＦＮとノードＢ２間の導通状態を制御し、スイッチＳＷ３はノードＳＤ＿ＩＮとノードＢ２間の導通状態を制御する。信号Ｅ１により、スイッチＳＷ１、ＳＷ３のオン、オフが制御され、信号Ｅ２によりスイッチＳＷ２のオン、オフが制御される。
【００３５】
図２Ａ−図２Ｄを参照して、回路１００の動作例を説明する。
【００３６】
（通常動作）
通常動作では、論理回路１０は、ノードＳＤ、Ｄ１−Ｄｎから入力されるデータを処理する。そのため、スイッチＳＷ２をオフにする。スイッチＳＷ３は必要に応じてオンにすればよい。論理回路１０が処理するデータにノードＳＤのデータが含まれない場合は、スイッチＳＷ３はオフにする（図２Ａ）。論理回路１０が処理するデータにノードＳＤのデータが含まれる場合は、スイッチＳＷ３をオンにする（図２Ｂ）。
【００３７】
図１Ａの回路構成では、信号Ｅ１によってスイッチＳＷ１もスイッチＳＷ３と連動してオン、オフするが、通常動作では、スイッチＳＷ１の状態はオン、オフの何れでもよい。スイッチＳＷ１とスイッチＳＷ３の制御信号を異ならせることができる。このようにすることで、通常動作の間、常時スイッチＳＷ１をオフにすることができる。
【００３８】
（バックアップ動作）
論理回路１０の状態をバックアップするには、必要に応じて論理回路１０への制御信号（例えば、クロック信号）の入力を停止して、ノードＱの論理（状態）が変更されないようにする。次に、スイッチＳＷ１をオンにし、かつスイッチＳＷ２をオフにする（図２Ｃ）。ノードＦＮとノードＱ間が導通状態となり、ノードＦＮの論理はノードＱと同じになる。ノードＱの論理が“１”であれば、ノードＦＮの論理も“１”となり、ノードＱの論理が“０”であれば、ノードＦＮの論理も“０”となる。スイッチＳＷ１をオフにして、ノードＦＮを電気的に浮遊状態にすることで、バックアップが終了し、バックアップ回路２０はデータ保持状態になる。
【００３９】
バックアップが完了することで、論理回路１０への電源供給を停止することが可能となる。すなわち、バックアップ回路２０を設けることで、論理回路１０のクロックゲーティングおよびパワーゲーティングが可能となる。
【００４０】
（リストア動作）
論理回路１０のデータのリストアを開始するため、論理回路１０に電源を供給する。制御信号Ｅ０によって、論理回路１０をノードＳＤのデータを受信できる回路構成にする。論理回路１０への制御信号（例えば、クロック信号）の入力は停止されたままである。信号Ｅ２によってスイッチＳＷ２をオンにすることで、ノードＦＮが保持していたデータがノードＳＤに書き込まれる。論理回路１０は、電源遮断直前のノードＱの論理と同じ論理のデータをノードＱから出力できる状態に復帰する（図２Ｄ）。
【００４１】
スイッチＳＷ２をオフした後、論理回路１０への制御信号の供給を再開する。回路１００は通常動作が可能な状態に復帰する。なお、通常動作開始時にノードＱの論理を電源遮断時のノードＱの論理と同じにする必要がある場合は、スイッチＳＷ２をオフにする前に制御信号を供給して、論理回路１０を通常動作させて、ノードＳＤのデータをノードＱに書き込めばよい。
【００４２】
＜変形例＞
回路１００では、バックアップ回路２０は、ノードＱのデータをバックアップし、ノードＳＤにバックアップしたデータをリストアしている。バックアップ対象のノードはノードＱに限定されない。論理回路１０の入力ノード、出力ノード、内部ノードの何れかの１つのノードであればよい。リストア対象のノードも同様である。なお、バックアップ対象、リストア対象のノードは、内部ノードではないことが好ましい。バックアップ対象、リストア対象のノードが論理回路１０の入力ノード、または出力ノードであることで、論理回路１０の大幅な設計変更を伴わずに、論理回路１０にバックアップ回路２０を組み込むことができる。
【００４３】
図３Ａ、図３Ｂに、バックアップ対象のノードがノードＱＢである例を示す。図３Ａに示す回路１０１は、論理回路１０、バックアップ回路２０、インバータ回路（以下、「ＩＮＶ」と呼ぶ場合がある。）２５を有する。ノードＢ１がＩＮＶ２５を介してノードＱＢに電気的に接続されている。バックアップ動作では、ノードＱＢのデータがＩＮＶ２５を経由してノードＦＮに書き込まれるため、ノードＦＮの論理はノードＱの論理と同じになる。
【００４４】
図３Ｂに示す回路１０２は、論理回路１０、バックアップ回路２０、ＩＮＶ２６、２７を有する。ノードＢ１がノードＱＢに電気的に接続され、ノードＢ２はＩＮＶ２６を介してノードＳＤに電気的に接続されている。バックアップ動作では、ノードＱＢのデータがノードＦＮに書き込まれるためノードＦＮの論理はノードＱの反転論理である。リストア動作では、ノードＦＮのデータがＩＮＶ２６を経由してノードＳＤに書き込まれるので、ノードＳＤの論理はノードＱの論理と同じになる。
【００４５】
なお、ＩＮＶ２６は、論理回路１０の論理ゲートとして設けることができる。また、回路１０１、１０２はノードＱを有していなくてもよい。
【００４６】
バックアップ回路２０は、論理回路１０がパワーゲーティングされている間データを保持することができるリテンション特性を備えていればよい。バックアップ回路２０でデータを長時間保持させるには、電気的に浮遊状態のノードＦＮの電位の変動（特に、電位の降下）を可能な限り抑えることが好ましい。このための手段の１つとして、スイッチＳＷ１、ＳＷ２を、オフ状態でのドレイン電流（オフ電流）が非常に小さいトランジスタで構成することが挙げられる。
【００４７】
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をエネルギーギャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体材料として金属酸化物が挙げられる。例えば、スイッチＳＷ１、ＳＷ２は、チャネル形成領域が金属酸化物で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ。）で構成すればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。スイッチＳＷ１、ＳＷ２に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
【００４８】
金属酸化物でなる半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、ＯＳトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、バックアップ回路２０にＯＳトランジスタを適用することで、信号の電位レベルや入力タイミング等の駆動条件の余裕度（マージン）を高くすることができる。例えば、データ保持状態にノードＦＮの電圧が高くなるような駆動も可能になる。
【００４９】
トランジスタのチャネル形成領域が含む金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む金属酸化物であることが好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ。）が代表的である。これら金属酸化物は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、金属酸化物をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような金属酸化物は、高純度化された酸化物半導体と呼ぶことができる。
【００５０】
チャネル形成領域を、キャリア密度の低い金属酸化物で形成することが好ましい。高純度真性または実質的に高純度真性である金属酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低い場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、チャネル形成領域がトラップ準位密度の高い金属酸化物である場合、トランジスタの電気特性は不安定になる場合がある。
【００５１】
従って、酸化物半導体トランジスタの電気特性を安定にするためには、チャネル形成領域の不純物濃度を低減することが有効である。チャネル形成領域の不純物濃度を低減するためには、チャネル形成領域に近接する領域の不純物濃度も低いことが好ましい。金属酸化物の不純物は、水素、窒素、炭素、シリコン、アルカリ金属、アルカリ土類金属等である。
【００５２】
スイッチＳＷ３、及び論理回路１０を構成するトランジスタに特段の制約はなく、スタンダードセルに適用される一般的なトランジスタを用いることができ、例えば、チャネル形成領域が第１４族元素（Ｓｉ、Ｇｅ、Ｃ）で形成されているトランジスタとすることができる。
【００５３】
論理回路１０のトランジスタの代表例は、シリコンでチャネル形成領域が形成されているトランジスタ（Ｓｉトランジスタ）である。また、Ｓｉトランジスタの移動度を向上させる目的等のため、チャネル形成領域にＧｅが添加されている歪みトランジスタを用いてもよい。
【００５４】
スイッチＳＷ３は、スイッチＳＷ１およびスイッチＳＷ２と同様にＯＳトランジスタで構成してもよいし、アナログスイッチ等のＣＭＯＳ回路で構成してもよい。また、スイッチＳＷ３がＣＭＯＳ回路である場合、ｐチャネル型トランジスタをＳｉトランジスタにし、ｎチャネル型トランジスタをＯＳトランジスタとしてもよい。
【００５５】
スイッチＳＷ１―ＳＷ３をＯＳトランジスタとすることは、バックアップ回路２０の追加による回路１００の面積オーバーヘッドの低減に非常に効果的である。また、スイッチＳＷ１―ＳＷ３がＯＳトランジスタであることで、論理回路１０にバックアップ回路２０を積層できる。そのため、論理回路１０の設計変更、およびレイアウト変更をせずに、バックアップ回路２０を設けることが可能である。
【００５６】
上掲したように、ＯＳトランジスタとＳｉトランジスタとを組み合わせることで、低消費電力の論理回路を提供することが可能となるが、ＯＳトランジスタとＳｉトランジスタの電気特性の違いによる課題が生じる場合がある。例えば、ＯＳトランジスタはＳｉトランジスタよりも閾値電圧（以下、「Ｖｔ」と表記する場合がある。）が高い。これは現時点ではＯＳトランジスタの閾値電圧の制御技術が十分に確立していなためである。
【００５７】
例えば、非特許文献１のプロセッサには、閾値電圧の違いのため、Ｓｉトランジスタ用の電源電圧（１．８Ｖ）と、ＯＳトランジスタ用の電源電圧（２．５Ｖ）とが供給されている。プロセッサの周辺回路にはＯＳトランジスタの駆動信号の振幅を大きくするためのレベルシフタが設けられている。これに対して、本実施の形態のバックアップ回路を用いることで、レベルシフタを周辺回路から削減することができる。次に、論理回路がスキャンフリップフロップである場合を例に、バックアップ回路のより具体的な回路構成例および駆動方法例を説明することで、このことを明瞭にする。
【００５８】
＜＜フリップフロップの構成例１＞＞
図４に示すフリップフロップ１２０は、スキャンフリップフロップ１４０およびバックアップ回路１５０を有する。つまり、フリップフロップ１２０は、バックアップ回路を有するスキャンフリップフロップである。
【００５９】
＜スキャンフリップフロップの構成例＞
スキャンフリップフロップ１４０（以下、「ＳＦＦ１４０」と呼ぶ。）は、ノードＶＨ、ＶＬ、Ｄ、Ｑ、ＣＫ、ＳＤ、ＳＥ、フリップフロップ１４２、セレクタ１４３を有する。
【００６０】
ノードＶＨ、ＶＬは電源電圧用ノードである。ノードＶＬにはＶＳＳ（低電源電圧）が供給される。パワースイッチを介して、ノードＶＨにはＶＤＤ（高電源電圧）が供給される。ノードＤ、ＳＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＤは、論理回路（例えば、組み合わせ回路）のデータの出力ノードに電気的に接続されている。ノードＳＤは、スキャンテストデータ入力ノードであり、かつリストア用データ入力ノードである。ノードＣＫはクロック入力ノードであり、クロック信号が入力される。ノードＳＥは制御信号入力ノードである。ノードＳＥには、スキャンイネーブル信号ＥＮ＿ＳＣ（以下、「信号ＥＮ＿ＳＣ」と呼ぶ。）が入力される。信号ＥＮ＿ＳＣの論理に応じて、セレクタ１４３は、ノードＤの入力データまたはノードＳＤの入力データの何れか一方をフリップフロップ１４２に出力する。クロック信号に同期して、フリップフロップ１４２の状態が更新される。
【００６１】
ＳＦＦ１４０には、回路構成等に応じて、入力ノード、出力ノードが適宜設けられる。例えば、ノードＱの論理を反転したデータを出力する場合、ノードＱＢが設けられる。
【００６２】
ＳＦＦ１４０の回路構成に特段の制約はなく、標準的な回路ライブラリに用意されているスキャンフリップフロップとすることができる。図５にＳＦＦ１４０の構成例を示す。
【００６３】
セレクタ１４３は、２個のアナログスイッチ、１個のインバータ回路を有する。図５の例では、フリップフロップ１４２に入力されるデータは、ノードＳＥが“Ｌ”（低レベル電位）のときはノードＤのデータであり、“Ｈ”（高いレベル電位）のときはノードＳＤのデータである。
【００６４】
フリップフロップ１４２は、回路１４２Ａ、４個のインバータ回路、４個のアナログスイッチ、２個のＮＡＮＤ回路を有する。フリップフロップ１４２はリセット型フリップフロップである。そのため、リセット信号（ＲＥＳＥＴ）を入力するためのノードＲＴが設けられている。ノードＲＴはＮＡＮＤ回路の入力ノードに電気的に接続される。回路１４２Ａは、２個のインバータ回路、ノードＣＫ１、ＣＫＢ１を有する。フリップフロップ１４２のアナログスイッチは、それぞれ、ノードＣＫ１、ＣＫＢ１に電気的に接続されている。
【００６５】
＜バックアップ回路の構成例１＞
バックアップ回路１５０は、ノードＢ１、Ｂ２、ＦＮ、ＳＤ＿ＩＮ、ＲＥ、ＲＥ２、ＢＫ、ＢＫ２、ＰＲＥ、トランジスタＭ１−Ｍ３、容量素子Ｃ１、回路５０、５１を有する。回路５０はトランジスタＭ５０、容量素子Ｃ５０を有し、回路５１はトランジスタＭ５１、容量素子Ｃ５１を有する。
【００６６】
トランジスタＭ１−Ｍ３がバックアップ回路２０のスイッチＳＷ１−ＳＷ３に対応する。ここでは、トランジスタＭ１のゲートに接続されているノードを「ＢＫ＿ｇａｔｅ」と呼び、トランジスタＭ２のゲートに接続されているノードを「ＲＥ＿ｇａｔｅ」と呼ぶ。
【００６７】
トランジスタＭ１−Ｍ３、Ｍ５０、Ｍ５１のうち、少なくともトランジスタＭ１、Ｍ２はＯＳトランジスタであることが好ましい。トランジスタＭ１、Ｍ２がＯＳトランジスタであることで、データ“１”を保持している状態のノードＦＮの電圧降下を抑えることができる。よって、バックアップ回路１５０は、ＳＦＦ１４０のデータバックアップ用の不揮発性記憶回路として機能することが可能である。フリップフロップ１２０を搭載することで、半導体装置はパワーゲーティングが可能になり、消費電力を効果的に低減することができる。
【００６８】
なお、バックアップ回路１５０のデータ保持期間に、トランジスタＭ１、Ｍ２が完全にオフ状態になるような電圧がゲートに印加され続けている場合がある。または、トランジスタＭ１、Ｍ２にバックゲートを設けている場合、トランジスタＭ１、Ｍ２がノーマリオフ状態になるような電圧がバックゲートに供給され続けている場合がある。そのような場合には、保持期間において、バックアップ回路１５０に電圧が供給されていることになるが、電流がほとんど流れないのでバックアップ回路１５０では電力をほとんど消費しない。したがって、保持期間に所定の電圧がバックアップ回路１５０に供給されていても、バックアップ回路１５０は電力をほとんど消費しないことから、バックアップ回路１５０は不揮発性であるということができる。
【００６９】
ノードＢ１はノードＱに電気的に接続され、ノードＢ２は、ノードＳＤに電気的に接続されている。フリップフロップ１２０では、ノードＳＤ＿ＩＮはスキャンテストデータ用の入力ノードであり、他のフリップフロップ１２０のノードＱに電気的に接続される。
【００７０】
ノードＰＲＥ、ＲＥ、ＲＥ２、ＢＫ、ＢＫ２は、制御信号の入力ノードである。信号ＥＮ＿ＰＲはＢＫ＿ｇａｔｅおよびＲＥ＿ｇａｔｅのプリチャージを制御する信号であり、ノードＰＲＥに入力される。信号ＥＮ＿ＢＫ、ＥＮ＿ＢＫ２はデータバックアップを制御する信号であり、それぞれ、ノードＢＫ、ＢＫ２に入力される。信号ＥＮ＿ＲＥ、ＥＮ＿ＲＥ２はデータリストアを制御する信号であり、それぞれ、ノードＲＥ、ＲＥ２に入力される。
【００７１】
回路５０は、ＢＫ＿ｇａｔｅを昇圧する機能を有し、回路５１はＲＥ＿ｇａｔｅを昇圧する機能を有する。ここでは、回路５０、５１としてブートストラップ回路が設けられている。
【００７２】
トランジスタＭ５０は、ノードＰＲＥとＢＫ＿ｇａｔｅ間の導通状態を制御する。トランジスタＭ５０のゲートはノードＢＫ２に電気的に接続されている。容量素子Ｃ５０はノードＢＫとＢＫ＿ｇａｔｅ間の電位差を保持する機能を有する。回路５０のブートストラップ動作によって、信号ＥＮ＿ＢＫよりも振幅が大きい信号がトランジスタＭ１のゲートに入力される。
【００７３】
トランジスタＭ５１は、ノードＰＲＥとＲＥ＿ｇａｔｅ間の導通状態を制御する。トランジスタＭ５１のゲートはノードＲＥ２に電気的に接続されている。容量素子Ｃ５１はノードＲＥとＲＥ＿ｇａｔｅ間の電位差を保持する機能を有する。回路５１のブートストラップ動作によって、信号ＥＮ＿ＲＥよりも振幅が大きい信号がトランジスタＭ２のゲートに入力される。
【００７４】
＜＜フリップフロップの動作例＞＞
図６を参照して、フリップフロップ１２０が組み込まれている半導体装置がアクティブモードからスリープモードに移行するとき、及びスリープモードからアクティブモードに移行するときのフリップフロップ１２０の動作例を説明する。
【００７５】
図６はトランジスタＭ１−Ｍ３、Ｍ５０、Ｍ５１がＯＳトランジスタ（高Ｖｔトランジスタ）であることを想定したフリップフロップ１２０のタイミングチャートである。ｔ１−ｔ１２は時刻である。フリップフロップ１２０の外部から入力される各種信号（データ信号、クロック信号、ＥＮ＿ＢＫ等）の低レベル電圧はＶＳＳであり、高レベル電圧はＶＤＤである。つまり、バックアップ回路１５０の駆動電圧は、ＳＦＦ１４０の駆動電圧と同じである。ＶＤＤは、トランジスタＭ１−Ｍ３、Ｍ５０、Ｍ５１の閾値電圧よりも高いが、これらを飽和領域で駆動する電圧としては、十分に高くはない。ＯＳトランジスタで構成されるバックアップ回路１５０をＶＤＤ（高電源電圧）で駆動しても、ＳＦＦ１４０のデータバックアップおよびデータリストアを正常に行うことが可能である。このことは、実施例１でより詳細に説明する。
【００７６】
＜アクティブモード＞
アクティブモードでは、フリップフロップ１２０は通常動作を行う。トランジスタＭ１−Ｍ３をオフ状態にするため、ノードＰＲＥ、ＢＫ２、ＢＫ、ＲＥ２、ＲＥは“Ｌ”である。ノードＲＴは“Ｈ”であり、ノードＣＫにはクロック信号が入力される。ノードＣＫの立ち上がり時にノードＱの論理が変化する。
【００７７】
＜スリープモード＞
アクティブモードからスリープモードに移行することでバックアップ・シークエンスが行われる。バックアップ・シークエンスでは、クロックゲーティング（クロック停止）、データのバックアップ、およびパワーゲーティング（電源オフ）が行われる。
【００７８】
（バックアップ・シークエンス）
ｔ１でクロック信号が停止し、半導体装置はスリープモードになる。期間ｔ２−ｔ５はバックアップ動作期間である。期間ｔ２−ｔ３ではＢＫ＿ｇａｔｅのプリチャージ動作が行われる。ｔ２でノードＢＫ２、ＰＲＥを“Ｈ”にする。トランジスタＭ５０がオンになり、ノードＰＲＥの電荷によって、ＢＫ＿ｇａｔｅが充電され、ＢＫ＿ｇａｔｅの電圧はΔＶｂｋに上昇する。トランジスタＭ５０の閾値電圧のため、ＢＫ＿ｇａｔｅの電圧（ＶＳＳ＋ΔＶｂｋ）はＶＤＤよりも低い。図６の例では、ＢＫ＿ｇａｔｅの電圧はトランジスタＭ１の閾値電圧よりも低いため、トランジスタＭ１はオフ状態である。
【００７９】
ｔ３でノードＢＫを“Ｈ”にする。回路５０のブートストラップ動作によって、ノードＢＫの電圧がＶＳＳからＶＤＤに上昇することに伴って、ＢＫ＿ｇａｔｅの電圧も上昇し、ＶＤＤ＋ΔＶｂｋとなる。つまり、トランジスタＭ１のゲートにＶＤＤよりも高い電圧が印加される。ＶＤＤ＋ΔＶｂｋはトランジスタＭ１の閾値電圧よりも高い。別言すると、ＶＤＤ＋ΔＶｂｋがトランジスタＭ１の閾値電圧よりも高くなるように、容量素子Ｃ５０の容量値を決める。
【００８０】
よって、ノードＢＫを“Ｈ”にすることで、トランジスタＭ１によってノードＱとノードＦＮ間が導通される。ノードＱが“１”である場合、ノードＱの電荷によって、ノードＦＮが充電される。ノードＱが“０”である場合は、ノードＦＮは“Ｌ”のままである。つまり、ノードＦＮの論理がノードＱと同じなる。次に、ノードＢＫ、ＰＲＥ、ＢＫ２を“Ｌ”にして、バックアップシーケンスを終了する。
【００８１】
先ず、ｔ４でノードＢＫを“Ｌ”にする。ＢＫ＿ｇａｔｅの電圧をＶＳＳにするため、ノードＢＫ２よりも先にノードＰＲＥを“Ｌ”にする。ここでは、ｔ４でノードＢＫと共に、ノードＰＲＥも“Ｌ”にする。ＢＫ＿ｇａｔｅの電圧が下がり、トランジスタＭ１がオフとなる。ノードＦＮがフローティングとなり、バックアップ回路１５０はデータ保持状態となる。次に、ｔ５でノードＢＫ２を“Ｌ”にする。以上でバックアップシーケンスが完了する。
【００８２】
バックアップ回路１５０がデータ保持状態であれば、ＳＦＦ１４０の電源供給を停止することができる。ここでは、ｔ４でノードＲＴを“Ｌ”にし、かつパワーゲーティングを開始する。ノードＶＨは放電され、その電位はＶＳＳになる。
【００８３】
なお、パワーゲーティングは必要に応じて行えばよい。フリップフロップ１２０が組み込まれる半導体装置の電源ドメインの構成や、スリープモードである時間等によっては、電源をオフにすることで削減できる電力よりも、スリープモードからアクティブモードに復帰するのに要する電力の方が大きくなる場合がある。この場合は、パワーゲーティングの効果を得ることができないので、スリープモードでは電源は遮断せずに、クロックゲーティングのみ実行する方が好ましい。あるいは、電源電圧をＶＤＤよりも低くするボルテージスケーリングを行い、スリープモードでのＳＦＦ１４０の消費電流を低減するようにしてもよい。
【００８４】
（リストア・シークエンス）
スリープモードからアクティブモードに移行するリストア・シークエンスでは、電源のオン、データのリストア、クロックの供給が行なわれる。クロックの供給を開始することで、アクティブモードに戻る。
【００８５】
ｔ６で電源をオンにする。ノードＶＨが充電され、その電圧が上昇しＶＤＤとなる。ノードＶＨの電圧をＶＤＤにした後にリストア動作を開始する。期間ｔ７−ｔ１１はリストア動作期間である。まず、期間ｔ７−ｔ８で、回路５１を駆動し、ＲＥ＿ｇａｔｅをプリチャージする。ＲＥ＿ｇａｔｅのプリチャージは、ＢＫ＿ｇａｔｅのプリチャージと同様に行われる。ｔ７で、ノードＲＥ２、ＰＲＥを“Ｈ”にする。トランジスタＭ５１がオンになり、ノードＰＲＥの電荷によって、ＲＥ＿ｇａｔｅが充電され、ＲＥ＿ｇａｔｅの電圧はΔＶｒｅになる。トランジスタＭ５１の閾値電圧のため、ＲＥ＿ｇａｔｅの電圧（ＶＳＳ＋ΔＶｒｅ）はＶＤＤよりも低い。図６の例では、ＲＥ＿ｇａｔｅの電圧はトランジスタＭ２の閾値電圧よりも低いため、トランジスタＭ２はオフ状態である。
【００８６】
期間ｔ８−ｔ１０でノードＦＮのデータがノードＳＤに書き込まれる。ｔ８で、ノードＳＥを“Ｈ”にすることで、ＳＦＦ１４０を、ノードＳＤのデータを受信可能な状態にする。かつ、ｔ８でノードＲＥを“Ｈ”にする。回路５１によって、ＲＥ＿ｇａｔｅが昇圧され、その電圧はＶＤＤ＋ΔＶｒｅとなる。ＶＤＤ＋ΔＶｒｅはトランジスタＭ２の閾値電圧よりも高い。別言すると、ＶＤＤ＋ΔＶｒｅがトランジスタＭ２の閾値電圧よりも高くなるように、容量素子Ｃ５１の容量値を決める。
【００８７】
ノードＲＥを“Ｈ”にすることで、トランジスタＭ２がオンになり、ノードＦＮとノードＳＤ間が導通される。ノードＦＮが“Ｌ”であれば、ノードＳＤは“Ｌ”のままである。ノードＦＮが“Ｈ”であれば、ノードＦＮの電荷によってノードＳＤが充電される。つまり、ノードＲＥを“Ｈ”にすることで、ノードＦＮのデータがノードＳＤに書き込まれる。
【００８８】
容量分配によりノードＦＮのデータをノードＳＤに書き込むため、ノードＦＮが“Ｈ”の状態であるとき、ノードＦＮとノードＳＤ間を導通させると、ノードＳＤの寄生容量によって、ノードＦＮの電圧が低下する。そのため、容量素子Ｃ１の容量はノードＳＤの寄生容量よりも十分に大きくする必要がある場合がある。容量素子Ｃ１の容量は、ノードＳＤのデータが入力されるＳＦＦ１４０の特性等を考量して決定すればよい。
【００８９】
ｔ９で、ノードＣＫにクロック信号を入力する。フリップフロップ１４２が動作し、ノードＳＤのデータが、ノードＱに書き込まれる。したがって、ＳＦＦ１４０はクロック停止時点の状態に復帰したことになる。
【００９０】
次に、トランジスタＭ２をオフにするため、ＲＥ＿ｇａｔｅの電圧をＶＳＳに戻し、ＳＦＦ１４０を、ノードＤのデータを受信可能な状態に戻す。まず、ｔ１０でのノードＣＫの立ち下げに同期して、ノードＳＥ、ＰＲＥ、ＲＥを“Ｌ”にする。ｔ１１でノードＲＥ２を“Ｌ”にする。以上でリストアシーケンスが完了し、フリップフロップ１２０は通常動作が可能な状態になる。ｔ１２で、クロック信号の入力が再開されると、フリップフロップ１２０は通常動作を再開する。
【００９１】
バックアップ回路１５０に回路５０、５１を設けることで、トランジスタＭ１、Ｍ２の各ゲートにＶＤＤよりも高い電圧を入力することができる。そのため、トランジスタＭ１、Ｍ２の駆動信号（ＥＮ＿ＲＥ、ＥＮ＿ＢＫ）をレベルシフトするためのレベルシフタを設ける必要がない。
【００９２】
なお、トランジスタＭ１のゲートには、信号ＥＮ＿ＢＫをレベルシフトした信号が入力されるが、トランジスタＭ３のゲートには信号ＥＮ＿ＢＫが入力される。これは、スキャンテストのときだけトランジスタＭ３を駆動すればよいからである。ＶＤＤをトランジスタＭ３のゲートに入力することで、ノードＳＤ＿ＩＮとノードＳＤ間が導通するので、トランジスタＭ３のゲート電圧を昇圧する回路は必ずしも必要がない。
【００９３】
フリップフロップ１２０は、高速でデータのバックアップ、リストアが可能である。例えば、バックアップ動作、リストア動作を数クロック以内で完了することが可能である。図６の例では、バックアップ動作時間、リストア動作時間はそれぞれ４クロックである。
【００９４】
バックアップ動作、リストア動作はトランジスタＭ１、Ｍ２のスイッチング動作によってノードＦＮを充放電することであるため、これらの動作に要するエネルギーはＤＲＡＭセルと同様に小さい。また、バックアップ回路１５０はデータ保持によって電力消費しないため、フリップフロップ１２０のスタンバイ電力を小さくすることができる。通常動作時ではバックアップ回路１５０への電源供給は必要ないので、バックアップ回路１５０を設けても、フリップフロップ１２０のダイナミック電力は実質的に増加しない。
【００９５】
なお、バックアップ回路１５０を設けたことによって、トランジスタＭ１による寄生容量がノードＱに付加することになるが、ノードＱに接続されている論理回路による寄生容量と比較して小さいので、フリップフロップ１２０の通常動作への影響は無視できる。つまり、バックアップ回路１５０を設けても、アクティブモードでのフリップフロップ１２０の性能を実質的に低下させることがない。
【００９６】
＜＜バックアップ回路の他の構成例＞＞
図７−図１０を参照して、バックアップ回路の他の構成例を説明する。
【００９７】
トランジスタＭ１−Ｍ３、Ｍ５０、Ｍ５１の一部、または全てをバックゲートの有るトランジスタにすることができる。トランジスタにバックゲートを設ける場合、バックゲートに外部から電圧を入力することができるし、または、バックゲートを、ゲート、ソース、またはドレインの何れかに電気的に接続することもできる。図７、図８に、バックゲートの有るトランジスタでバックアップ回路を構成した例を示す。
【００９８】
＜バックアップ回路の構成例２＞
図７に示すフリップフロップ１２２は、ＳＦＦ１４０、バックアップ回路１５２を有する。バックアップ回路１５２は、バックアップ回路１５０の各トランジスタをバックゲートの有るトランジスタＭ１１−Ｍ１３、Ｍ５２、Ｍ５３に置き換えた回路に相当する。これらトランジスタのバックゲートは、ノードＯＳＢに電気的に接続されている。ノードＯＳＢの電圧によって、トランジスタＭ１１−Ｍ１３、Ｍ５２、Ｍ５３のＶｔを変化させることができる。
【００９９】
例えば、ノードＦＮでデータを保持している期間は、ノードＯＳＢにＶＳＳよりも低い電圧を入力することで、トランジスタＭ１１、Ｍ１２のＶｔを正電圧側にシフトして、バックアップ回路１５２のリテンション特性を向上させる。例えば、ノードＱのデータをノードＦＮに書き込むとき、およびノードＦＮのデータをノードＳＤに書き込むとき、ノードＯＳＢにＶＳＳよりも高い電圧を印加し、トランジスタＭ１１、Ｍ１２、Ｍ５２、Ｍ５３のＶｔを負電圧側にシフトさせて、これらの電流駆動能力を向上させる。例えば、通常動作では、トランジスタＭ１３のオフ電流を低減するため、ノードＯＳＢにＶＳＳよりも低い電圧を入力することで、トランジスタＭ１３のＶｔを正電圧側にシフトする。
【０１００】
また、バックアップ回路１５２の動作モードによらず、ノードＯＳＢに定電圧を入力することができる。例えば、トランジスタＭ１１−Ｍ１３のオフ電流を低減するため、ノードＯＳＢにＶＳＳよりも低い電圧を入力する。
【０１０１】
＜バックアップ回路の構成例３＞
図８に示すフリップフロップ１２３は、ＳＦＦ１４０、バックアップ回路１５３を有する。バックアップ回路１５３は、バックアップ回路１５０のトランジスタをバックゲートの有るトランジスタＭ２１−Ｍ２３、Ｍ５４、Ｍ５５に置き換えた回路に相当する。トランジスタＭ２１ではバックゲートがゲートに電気的に接続されている。これによりトランジスタＭ２１の電流駆動能力を向上させることができる。トランジスタＭ２２、Ｍ２３、Ｍ５４、Ｍ５５もトランジスタＭ２１と同様である。
【０１０２】
＜バックアップ回路の構成例４＞
図９に示すフリップフロップ１２４は、ＳＦＦ１４０、バックアップ回路１５４を有する。バックアップ回路１５４は、バックアップ回路１５０から回路５１を削減した回路である。トランジスタＭ２のゲートにノードＲＥが電気的に接続されているので、リストア動作では、ＶＤＤがトランジスタＭ２のゲートに入力される。そのため、バックアップ回路１５０によってノードＦＮのデータ“１”をノードＳＤに書き込むと、図６の例よりもノードＳＤの電圧が低くなってしまうが、問題はない。ＳＦＦ１４０は低Ｖｔトランジスタで構成され、かつノードＳＤのデータはＳＦＦ１４０内の論理ゲートによって増幅することができるので、バックアップ回路１５４を用いても、ノードＳＤからノードＱにデータ“１”を正常に書き込むことが可能である。
【０１０３】
バックアップ回路１５４を用いることで、素子数、信号数を低減することが可能である。これに対して、バックアップ回路１５０では、ＶＤＤよりも高い電圧でトランジスタＭ２を駆動することができるので、ノードＦＮの電圧変動許容量がバックアップ回路１５４よりも大きい。そのため、例えば、バックアップ回路１５０の容量素子Ｃ１の容量をバックアップ回路１５４よりも小さくできる。
【０１０４】
バックアップ回路１５２、１５３と同様に、バックアップ回路１５４の全てまたは一部のトランジスタをバックゲートの有るトランジスタとすることができる。
【０１０５】
＜バックアップ回路の構成例５＞
図１０に示すフリップフロップ１２５は、フリップフロップ１４５、バックアップ回路１５５を有する。バックアップ回路１５５は、バックアップ回路１５０の変形例であり、トランジスタＭ３に代えてアナログスイッチ３０、ＩＮＶ３１が設けられている。アナログスイッチ３０には、ノードＳＥ２、およびＩＮＶ３１の出力ノードが電気的に接続されている。ノードＳＥ２には、アナログスイッチ３０の制御信号ＥＮ＿ＤＩＮが入力される。
【０１０６】
バックアップ回路２０（図１Ａ）では、スイッチＳＷ１とスイッチＳＷ３とを同じ信号Ｅ１で駆動しているが、スイッチＳＷ１とスイッチＳＷ３とを異なる信号で駆動することができる。バックアップ回路がこのような回路構成をもつことで、入力段にデータの選択部を持たない論理回路（例えば、フリップフロップ）のデータのバックアップ、リストアが可能になる。バックアップ回路１５５はそのような構成を持つ回路の一例である。
【０１０７】
バックアップ回路１５５では、ノードＳＤ＿ＩＮはフリップフロップ１４５が処理するデータの入力ノードである。ノードＢ２は、フリップフロップ１４５のノードＤに電気的に接続される。通常動作では、ノードＳＥ２を“Ｌ”にして、ノードＳＤ＿ＩＮとノードＤ間を導通状態にする。リストア動作では、ノードＳＥ２を“Ｈ”にして、ノードＳＤ＿ＩＮとノードＤ間を非導通状態にする。
【０１０８】
トランジスタＭ１、Ｍ２、Ｍ５０、Ｍ５１の全てまたは一部を、バックゲートを有するトランジスタに置き換えることができる。また、バックアップ回路１５５は、バックアップ回路１５４のように、回路５１を設けない構成とすることができる。
【０１０９】
本実施の形態のバックアップ回路は、小規模な回路であり、バックアップ動作およびリストア動作を高速かつ低エネルギーで行うことができ、かつデータ保持にエネルギーを消費しない。したがって、バックアップ回路を半導体装置に搭載しても、面積オーバーヘッド、性能オーバーヘッド、電力オーバーヘッドは無視できる。よって、バックアップ回路を半導体装置に搭載することで、半導体装置の消費電力をパワーゲーティングによって効果的に低減できる。
【０１１０】
また、回路ライブラリに用意されている論理セルを設計変更せずに、論理回路とバックアップ回路を組み合わせた回路を設計することが可能である。そのため、設計容易性が高く、また動作検証が容易になる。論理回路とバックアップ回路の駆動電圧が同じであることも、設計容易性、検証容易性につながる。
【０１１１】
〔実施の形態２〕
上掲したように、実施の形態１のバックアップ回路はノーマリオフ・コンピューティングに非常に好適である。本実施の形態では、実施の形態１のバックアップ回路を搭載した半導体装置の一例として、プロセッサについて説明する。
【０１１２】
＜＜プロセッサの構成例＞＞
図１１はプロセッサの構成例を示すブロック図である。プロセッサ２００は、プロセッサコア２１０、キャッシュメモリ２２０、電源管理装置（ＰＭＵ）２４０、バッファ回路２４１、パワースイッチ２４３、２４４、バスＩ／Ｆ（インターフェイス）２４６を有する。プロセッサコア２１０と、ＰＭＵ２４０やキャッシュメモリ２２０等の周辺回路とのデータのやり取りは、バスＩ／Ｆ２４６を介して行われる。プロセッサ２００には、クロック信号、割り込み要求信号等が外部から入力される。外部クロック信号はＰＭＵ２４０に入力され、割り込み要求信号はプロセッサコア２１０、ＰＭＵ２４０に入力される。
【０１１３】
プロセッサ２００は、様々な種類のプロセッサに適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、カスタムＬＳＩなどにも適用することが可能である。
【０１１４】
プロセッサコア２１０は複数の順序回路および複数の組み合わせ回路を有し、各種の機能回路が構成されている。図１１には、代表的に、２個の組み合わせ回路２１２、３個のフリップフロップ２１３を示す。フリップフロップ２１３は、主にレジスタに設けられる。フリップフロップ２１３はバックアップ回路付きのスキャンフリップフロップである。２１４がスキャンフリップフロップであり、２１５がバックアップ回路である。バックアップ回路２１５に、実施の形態１のバックアップ回路が適用される。スキャンテストを可能にするため、フリップフロップ２１３のノードＳＤ＿ＩＮは、前段のフリップフロップ２１３のノードＱに電気的に接続されている。
【０１１５】
図１２はプロセッサコア２１０の構成例を示す。プロセッサコア２１０は、コントローラ２３１、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラインレジスタ２３４、レジスタファイル２３５、ＡＬＵ（算術論理演算装置）２３６、およびデータバス２３７を有する。プロセッサコア２１０とＰＭＵ２４０やキャッシュ等の周辺回路とのデータのやり取りは、データバス２３７を介して行われる。
【０１１６】
コントローラ２３１は、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラインレジスタ２３４、レジスタファイル２３５、ＡＬＵ２３６、データバス２３７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ２３６は、四則演算、論理演算などの各種演算処理を行う機能を有する。プログラムカウンタ２３２は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。パイプラインレジスタ２３３は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル２３５は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ２３６の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ２３４は、ＡＬＵ２３６の演算処理に利用するデータ、またはＡＬＵ２３６の演算処理により得られたデータなどを一時的に記憶する機能を有するレジスタである。
【０１１７】
ＰＭＵ２４０は、パワーゲーティング、クロックゲーティングを制御する機能を有する。ＰＭＵ２４０は外部クロック信号からゲーティドクロック信号（ＧＣＬＫ）を生成する。信号ＧＣＬＫは、プロセッサコア２１０、キャッシュメモリ２２０に入力される。ＰＭＵ２４０は、パワーゲーティング（ＰＧ）制御信号を生成する機能を有する。ＰＧ制御信号は、バックアップ回路２１５を制御する信号、パワースイッチ２４３、２４４を制御する信号を含む。バックアップ回路制御信号はバッファ回路２４１に入力される。パワースイッチ２４３により、プロセッサコア２１０へのＶＤＤの供給が制御され、パワースイッチ２４４により、キャッシュメモリ２２０へのＶＤＤの供給が制御される。
【０１１８】
＜キャッシュメモリ＞
キャッシュメモリ２２０は、使用頻度の高いデータを一時的に記憶しておく機能を有する記憶装置である。キャッシュメモリ２２０は、メモリセルアレイ２２１、周辺回路２２２、およびコントローラ２２３を有する。メモリセルアレイ２２１は、複数のメモリセル２２５を有する。コントローラ２２３は、キャッシュメモリ２２０を統括的に制御する。例えば、メモリセルアレイ２２１の書き込み動作、読み出し動作を制御する。周辺回路２２２は、コントローラ２２３の制御信号に従い、メモリセルアレイ２２１を駆動する。
【０１１９】
キャッシュメモリ２２０のパワーゲーティングを行うため、メモリセル２２５は、ＶＤＤが供給されていない状態でデータを保持できる性能を備える。図１３に、そのようなメモリセルの回路構成例を示す。また、ここで説明されるメモリセルでメモリセルアレイ２２１を構成することで、キャッシュメモリ２２０を混載（ｅｍｂｅｄｄｅｄ）メモリとすることができる。
【０１２０】
図１３Ａ―図１３Ｅに示すメモリセル２５１−２５３は書き込みトランジスタがＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、これらメモリセルは、不揮発性のメモリデバイスとして機能できる。
【０１２１】
（１Ｔ１Ｃ）
図１３Ａに示すメモリセル２５１は１Ｔ１Ｃ（１トランジスタ１容量）型のメモリセルであり、配線ＷＬ、ＢＬ、ＯＳＢＭに電気的に接続されている。配線ＢＬは、ビット線であり、配線ＷＬはワード線である。
【０１２２】
メモリセル２５１は、ノードＳＮ１、トランジスタＭＷ１、容量素子ＣＳ１を有する。ノードＳＮ１は保持ノードである。容量素子ＣＳ１は、ノードＳＮ１の電荷を保持するための保持容量である。トランジスタＭＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＭＷ１は配線ＢＬとノードＳＮ１と間の導通状態を制御する機能を有する。トランジスタＭＷ１のゲートは配線ＷＬと電気的に接続されている。トランジスタＭＷ１はバックゲートを有し、バックゲートは配線ＯＳＢＭに電気的に接続されている。バックゲートをトランジスタＭＷ１のゲート、ソース、ドレインの何れかに電気的に接続してもよいし、トランジスタＭＷ１はバックゲートを有さないトランジスタでもよい。
【０１２３】
（２Ｔ）
図１３Ｂに示すメモリセル２５２は２Ｔ型（ゲインセル型）のメモリセルであり、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＯＳＢＭと電気的に接続されている。配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、配線ＷＢＬは書き込みビット線であり、配線ＲＢＬは読み出しビット線であり、配線ＳＬはソース線である。
【０１２４】
メモリセル２５２は、ノードＳＮ１、容量素子ＣＳ１、およびトランジスタＭＷ１、ＭＲ１を有する。トランジスタＭＷ１は配線ＷＢＬとノードＳＮ１間の導通状態を制御する。トランジスタＭＷ１のゲートは配線ＷＷＬに電気的に接続されている。トランジスタＭＲ１は読み出しトランジスタであり、配線ＲＢＬと配線ＳＬ間の導通状態を制御する。トランジスタＭＲ１のゲートはノードＳＮ１と電気的に接続されている。容量素子ＣＳ１はノードＳＮ１と配線ＲＷＬとに電気的に接続されている。配線ＲＷＬには一定電位を入力してもよいし、メモリセル２５２が選択状態であるか、非選択状態であるかによって、配線ＲＷＬの電位を制御してもよい。
【０１２５】
また、メモリセル２５２を用いる場合、図１３Ｃに示すように、ビット線として、書き込み、読み出し双方に用いられる配線ＢＬを設けてもよい。トランジスタＭＲ１はｎチャネル型トランジスタでもよい。トランジスタＭＲ１は、Ｓｉトランジスタとすることができる。
【０１２６】
（３Ｔ）
図１３Ｄのメモリセル２５３は３Ｔ型（ゲインセル型）のメモリセルであり、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＯＳＢＭと電気的に接続されている。メモリセル２５３は、ノードＳＮ１、容量素子ＣＳ１、トランジスタＭＷ１、ＭＲ２、ＭＲ３を有する。トランジスタＭＲ２とトランジスタＭＲ３は直列に電気的に接続されている。トランジスタＭＲ２のゲートはノードＳＮ１に電気的に接続され、トランジスタＭＲ３のゲートは配線ＲＷＬに電気的に接続されている。また、図１３Ｅに示すように、ビット線として、配線ＷＢＬ、ＲＢＬを設ける代わりに、配線ＢＬを設けることができる。
【０１２７】
メモリセル２５２のトランジスタＭＲ１、並びにメモリセル２５３のトランジスタＭＲ２、ＭＲ３には、特段の制約はなく、例えば、シリコンウエハから形成されるＳｉトランジスタとすることができる。トランジスタＭＲ１−ＭＲ３がｎチャネル型トランジスタである場合は、ＯＳトランジスタであってもよい。
【０１２８】
（ＳＲＡＭ）
図１３Ｆに示すメモリセル２５４は、揮発性メモリセルとバックアップ回路とを組み合わせた例である。メモリセル２５４は、配線ＷＬ、ＢＬ、ＢＬＢ、ＯＳＧＭ、ＯＳＢＭに電気的に接続されている。メモリセル２５４はメモリセル２５５、バックアップ回路２５６を有する。メモリセル２５５は、ＳＲＡＭのメモリセルであり、２のトランジスタ、２のインバータ回路を有する。バックアップ回路２５６は、メモリセル２５５のノードＮＴ５、ＮＴ６のデータをバックアップする機能、保持しているデータをノードＮＴ５、ＮＴ６に書き戻す機能を有する。バックアップ回路２５６は、ノードＳＮ５、ノードＳＮ６、トランジスタＭＷ５、ＭＷ６、容量素子ＣＳ５、ＣＳ６を有する。
【０１２９】
トランジスタＭＷ５、ＭＷ６はＯＳトランジスタである。これらのバックゲートは配線ＯＳＢＭに電気的に接続されている。トランジスタＭＷ５において、バックゲートをゲート、ソース、ドレインの何れかに電気的に接続してもよいし、トランジスタＭＷ５は、バックゲートの無いトランジスタでもよい。トランジスタＭＷ６も同様である。容量素子ＣＳ５、ＣＳ６は、ノードＳＮ５、ノードＳＮ６の電荷を保持する保持容量である。
【０１３０】
アクティブモードでは、トランジスタＭＷ５、ＭＷ６はオフであり、メモリセル２５４はＳＲＡＭセルとして機能する。バックアップシーケンスでは、トランジスタＭＷ５、ＭＷ６をオンにすることにより、ノードＮＴ５のデータをノードＳＮ５に書き込み、ノードＮＴ６のデータをノードＳＮ６に書き込む。リストアシーケンスでは、トランジスタＭＷ５、ＭＷ６をオンにすることにより、ノードＳＮ５のデータをノードＮＴ５に書き込み、ノードＳＮ６のデータをノードＮＴ６に書き込む。
【０１３１】
例えば、プロセッサ２００に１次（Ｌ１）、２次（Ｌ２）キャッシュメモリを設ける場合、Ｌ１キャッシュメモリをメモリセル２５４で構成し、Ｌ２キャッシュメモリをメモリセル２５１−２５３の何れかのメモリセルで構成することができる。または、Ｌ１キャッシュメモリをメモリセル２５２または２５３で構成し、Ｌ２キャッシュメモリをメモリセル２５１で構成することができる。例えば、プロセッサ２００に１次―３次（Ｌ３）キャッシュメモリを設ける場合、Ｌ１キャッシュメモリをメモリセル２５２乃至２５４の何れかで構成し、Ｌ２キャッシュメモリをメモリセル２５２または２５３で構成し、Ｌ３キャッシュメモリをメモリセル２５１−２５３の何れかのメモリセルで構成することができる。
【０１３２】
＜パワーゲーティング＞
図１４を参照して、プロセッサコア２１０のパワーゲーティングについて説明する。図１４は、プロセッサ２００の主な構成要素を示すブロック図である。ここでは、フリップフロップ２１３には、フリップフロップ１２０（図４、図５）が適用されている。
【０１３３】
パワースイッチ２４３は、電源線２０１と電源線２１１間の導通状態を制御する。電源線２０１は、外部の電源回路から、電源電圧（ＶＤＤ）が供給される配線である。電源線２１１はプロセッサコア２１０内にＶＤＤを供給するための電源線である。パワースイッチ２４３によって、電源線２１１へのＶＤＤの供給が制御される。フリップフロップ２１３のノードＶＨは、電源線２１１に電気的に接続されている。
【０１３４】
ＰＭＵ２４０は、パワースイッチ２４３の制御信号（ＰＯＮ＿ｃｏｒｅ）、バックアップ回路２１５の制御信号（ＥＮ＿ＢＫ、ＥＮ＿ＲＥ等）、スキャンフリップフロップ２１４の制御信号（ＥＮ＿ＳＣ）を生成する。ここでは、信号ＲＥＳＥＴは、プロセッサ２００の外部から入力される。ＰＭＵ２４０で生成された制御信号（ＥＮ＿ＢＫ、ＥＮ＿ＲＥ等）は、バッファ回路２４１を介して、バックアップ回路２１５に入力される。バックアップ回路２１５にブートストラップ回路を設けているので、バッファ回路２４１はレベルシフト機能をもつ必要がなく、電源電圧はプロセッサコア２１０と同じ電源電圧（例えば、１．２Ｖ）であることが可能である。
【０１３５】
プロセッサコア２１０からＰＭＵ２４０に信号ＳＬＥＥＰが出力される。信号ＳＬＥＥＰは、プロセッサコア２１０をスリープモードに移行するためのトリガとなる信号である。ＰＭＵ２４０は、信号ＳＬＥＥＰが入力されると、アクティブモードからスリープモードに移行するための制御信号を制御対象の機能回路に出力する（図６参照）。まず、ＰＭＵ２４０は、プロセッサコア２１０へのクロック信号の供給を停止する。次に、バックアップシーケンスを開始する。必要に応じて、パワースイッチ２４３を制御し、プロセッサコア２１０へのＶＤＤの供給を停止する。
【０１３６】
また、割り込み要求信号によって、プロセッサコア２１０をアクティブモードからスリープモードに移行することができる。
【０１３７】
プロセッサコア２１０をスリープモードからアクティブモードへ復帰するための処理は、例えば、割り込み要求信号の入力により実行される。ＰＭＵ２４０は、割り込み要求信号に従い、スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に出力する（図６参照）。まず、ＰＭＵ２４０はパワースイッチ２４３を制御して、プロセッサコア２１０へのＶＤＤの供給を再開する。次に、リストアシーケンスを実行するための制御信号を出力する。最後に、クロック信号の供給を再開する。
【０１３８】
ＰＭＵ２４０に、時間を計測するためのタイマ回路を設け、タイマ回路の計測時間をもとに、プロセッサコア２１０をアクティブモードからスリープモードに移行する処理、またはプロセッサコア２１０をスリープモードからアクティブプモードに移行する処理を実行してもよい。
【０１３９】
パワースイッチ２４４を駆動することで、プロセッサコア２１０のパワーゲーティングに応じて、キャッシュメモリ２２０の周辺回路２２２、コントローラ２２３をパワーゲーティングする。なお、図１３Ｆのメモリセル２５４でメモリセルアレイ２２１が構成されている場合、メモリセルアレイ２２１のパワーゲーティングも行われる。
【０１４０】
＜＜フリップフロップ２１３の構成例＞＞
バックアップ回路２１５を組み込んだことによるフリップフロップ２１３の面積オーバーヘッドは、無視することが可能である。また、スキャンフリップフロップ２１４の回路構成、およびレイアウト変更を伴わずに、フリップフロップ２１３にバックアップ回路２１５を組み込むことができる。図１５を参照して、このことを説明する。
【０１４１】
図１５は、フリップフロップ２１３の積層構造を模式的に示す回路図である。図１５に示すように、フリップフロップ２１３は、スキャンフリップフロップ２１４にバックアップ回路２１５が積層された３次元的な構造をもつことができる。Ｗ１、Ｗｋ、Ｗｋ＋１、Ｗｈは、それぞれ、第１配線層、第ｋ配線層、第ｋ＋１配線層、第ｈ配線層である。ｋは１以上の整数であり、ｈはｋ＋２以上の整数である。スキャンフリップフロップ２１４のノードＤ、ＳＤ、Ｑ、ＳＥ、ＣＫ、ＲＴは配線層Ｗｋに設けられ、バックアップ回路２１５のノードＳＤ＿ＩＮ、Ｂ１、Ｂ２は配線層Ｗｈに設けられている。
【０１４２】
バックアップ回路２１５のトランジスタＭ１―Ｍ３、Ｍ５０、Ｍ５１はＯＳトランジスタである。スキャンフリップフロップ２１４のトランジスタは標準的なＣＭＯＳプロセスで作製することができる。層２６０は、スキャンフリップフロップ２１４のトランジスタが設けられている層である。ここでは、層２６０を「ＣＭＯＳ層２６０」と呼ぶこととする。配線層Ｗ１―Ｗｋの導電体によってＣＭＯＳ層２６０のトランジスタを電気的に接続することで、スキャンフリップフロップ２１４が構成される。配線層Ｗｋ＋１―Ｗｈの導電体によって、スキャンフリップフロップ２１４とバックアップ回路２１５とが電気的に接続される。
【０１４３】
バックアップ回路２１５は、スキャンフリップフロップ２１４と比較して素子数が非常に少ないので、バックアップ回路２１５を積層するために、スキャンフリップフロップ２１４の回路構成およびレイアウト変更は必要がない。つまり、バックアップ回路２１５は、汎用性が非常に高い。また、スキャンフリップフロップ２１４が形成されている領域内に、バックアップ回路２１５を積層することができるので、バックアップ回路２１５を搭載しても、フリップフロップ２１３の面積オーバーヘッドをゼロにすることができる。
【０１４４】
よって、スキャンテストを効率良く行えるように、フリップフロップ２１３をプロセッサコア２１０内に配置することができる。つまり、バックアップ回路２１５を適用することで、バックアップ機能付きの集積回路の設計が容易になり、かつ、テスト容易性も確保できる。また、バックアップ回路２１５は、プロセッサコア２１０の他の回路と同じ電源電圧（ＶＤＤ）で駆動できる回路であることも、プロセッサコア２１０の設計容易性、検証容易性につながる。
【０１４５】
なお、プロセッサコア２１０では、スキャンフリップフロップ２１４と同様に、ＮＡＮＤ回路、インバータ回路等の他のスタンダードセルがＣＭＯＳ層２６０および配線層Ｗ１―Ｗｋとの積層内に設けられている。配線層Ｗ１―Ｗｋにバックアップ回路２１５とノードＳＤ、Ｑとを接続するための導電体が形成されるので、他のスタンダードセルの配線は、これら導電体を迂回してレイアウトする必要があり、そのためにプロセッサコア２１０の面積が増加する場合がある。フリップフロップ２１３は、プロセッサコア２１０に多く搭載されるスタンダードセルの１つであるが、バックアップ回路２１５の搭載によるフリップフロップ２１３の面積オーバーヘッドは０である。よって、プロセッサコア２１０の面積オーバーヘッドは、スタンダードセル間の配線のレイアウトの変更によるものだけであり、プロセッサコア２１０の面積オーバーヘッドは数％未満に抑えることが可能である。
【０１４６】
本実施の形態のスキャンフリップフロップはバックアップ回路を有することで、例えば、以下のような優れた効果を奏する。本スキャンフリップフロップでは、バックアップ回路を設けたことによる面積オーバーヘッドは無視できる。バックアップ回路を設けても、通常動作時の消費電力増加は無視でき、また通常動作時の性能はほとんど低下しない。バックアップ回路自体は、低電力、かつ高速なバックアップ、リストアが可能であり、かつ電力消費せずにデータを保持することが可能である。また、本スキャンフリップフロップは回路ライブラリのスキャンフリップフロップをそのまま利用して設計することができるので、設計容易性が高い。よって、本スキャンフリップフロップを搭載した集積回路は、本スキャンフリップフロップによってスキャンチェーンを構成しても、テスト容易性が損なわれない。
【０１４７】
このように、本スキャンフリップフロップはノーマリオフ・コンピューティングに非常に好適である。本スキャンフリップフロップを搭載しても、集積回路のダイナミック電力の増加や、性能低下をほとんど発生させないようにすることが可能である。したがって、本スキャンフリップフロップを搭載した集積回路は性能を保ったまま、パワーゲーティングによって消費電力を効果的に低減することが可能である。
【０１４８】
Ｓｉトランジスタと異なり、ＯＳトランジスタのオフ電流特性は温度依存性が低い。高温環境下であっても、ＯＳトランジスタのオフ電流は室温とほとんど変化しない。ＯＳトランジスタで構成されたバックアップ回路およびメモリセルは、高温環境下でもデータを消失しない。そのため、本実施の形態では、高温環境下で用いられるプロセッサに好適である。
【０１４９】
〔実施の形態３〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０１５０】
＜電子部品の作製方法例＞
図１６Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１５１】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１６Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
【０１５２】
次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０１５３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０１５４】
完成した電子部品の斜視模式図を図１６Ｂに示す。図１６Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６Ｂに示すように、電子部品７０００は、リード７００１及び回路部７００３を有する。回路部７００３には、例えば、実施の形態１のバックアップ回路付き論理回路、実施の形態２のプロセッサ等が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、マイクロプロセッサ（ＭＰＵとも呼ぶ。）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０１５５】
よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０１５６】
（センサデバイス）
電子機器の一例としてセンサデバイスを説明する。
【０１５７】
実施の形態２のプロセッサは、パワーゲーティングによるノーマリオフ駆動が可能な低消費電力プロセッサである。よって、本プロセッサ、無線通信装置、センサを組み合わせたセンサデバイスは、センサーネットワークデバイスとして非常に好適である。図１７に無線通信可能なセンサデバイスの一例を示す。図１７に示すセンサデバイス１５００は、支持体１５１０、アンテナ１５１１、センサ１５１３、バッテリ１５１４、回路基板１５１５、導線１５１６、導線１５１７、導線１５１８を有する。
【０１５８】
回路基板１５１５には、各種の電子部品１５２０が設けられている。例えば、電子部品１５２０として、マイクロプロセッサを内蔵するＩＣ、無線通信装置を内蔵するＩＣが設けられる。マイクロプロセッサに実施の形態２のプロセッサが適用される。
【０１５９】
アンテナ１５１１は、導線１５１８を介して、電子部品１５２０に接続されている。センサ１５１３は、導線１５１６を介して、電子部品１５２０に接続されている。センサ１５１３は、支持体１５１０の外に形成してもよいし、支持体１５１０の上に形成してもよい。センサ１５１３は、熱的、力学的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する。
【０１６０】
バッテリ１５１４は、一対の端子１５１４ａ（正極端子、負極端子）を有する。一対の端子１５１４ａは導線１５１７及び回路基板１５１５を介して、電子部品１５２０に接続されている。バッテリ１５１４はセンサデバイス１５００の動作電力に応じて、適宜設ければよい。プロセッサに実施の形態２の低消費電力プロセッサを適用することで、アンテナ１５１１で受信した信号から得られた電力でセンサデバイス１５００を駆動することが可能となる。
【０１６１】
支持体１５１０として、例えば、ガラス、石英、プラスチック、金属、ステンレス・スチル・ホイル、タングステン・ホイル、可撓性基板、貼り合わせフィルム、基板フィルム、繊維状の材料を含む紙、又は木材などを用いればよい。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。
【０１６２】
センサデバイス１５００は、薄型であることが好ましい。特にバッテリ１５１４及び支持体１５１０を含めた厚さは、０．１ｍｍ以上、５ｍｍ以下、好ましくは０．１ｍｍ以上、３ｍｍ以下、さらに好ましくは０．１ｍｍ以上、１ｍｍ以下であることが好ましい。センサデバイス１５００を上記構成にすることで、ポスターや段ボールなどの紙類にセンサデバイス１５００を埋め込むことが可能になる。
【０１６３】
例えば、支持体１５１０及びバッテリ１５１４は、曲率半径３０ｍｍ以上好ましくは曲率半径１０ｍｍ以上の範囲で変形できるようにすることで、センサデバイス１５００は可撓性デバイスになる。これにより、センサデバイス１５００を上記構成にすることで、衣服や人体などにセンサデバイス１５００を貼ることが可能になる。
【０１６４】
図１８Ａ―図１９を参照してセンサデバイスの応用形態を説明する。例えば、個体識別タグが挙げられる。図１８Ａはセンサデバイスを用いた個体識別システムの模式図である。物品１５３２にセンサデバイス１５３０を貼り付ける、あるいは内部に設置する。外部のリーダー１５３４から無線信号１５３５を送信する。センサデバイス１５３０は、無線信号１５３５を受信すると、センサデバイス１５３０で記憶している情報（識別番号、重量等）、センシングした情報（位置、温度、湿度など）を、リーダー１５３４に送信する。
【０１６５】
例えば、図１８Ｂに示すように、トンネル壁面にセンサデバイス１５４０を埋め込み、外部からセンサデバイス１５４０に無線信号１５４５を送信する。無線信号１５４５を受信したセンサデバイス１５４０は、トンネル壁面の情報を取得し、送信することができる。
【０１６６】
例えば、図１８Ｃに示すように、橋梁の支柱の壁面にセンサデバイス１５５０を埋め込み、外部からセンサデバイス１５５０に無線信号１５５５を送信する。無線信号１５５５を受信したセンサデバイス１５５０は、橋梁の支柱内の情報を取得し、送信する。
【０１６７】
センサデバイスをヘルスケアデバイスに応用することができる。そのような例を図１９に示す。例えば、接着パッド等を用いて人体にセンサデバイス１５６０を取り付け、リーダー１５６４から無線信号１５６５を送信する。無線信号１５６５を受信したセンサデバイス１５６０は、配線１５６２を介して人体に取り付けられた電極１５６１等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、リーダー１５６４の表示部１５６７で確認することができる。
【０１６８】
以下に、図２０Ａ−図２１Ｅを参照して、電子機器の別の他の具体例を示す。なお、図２０Ａ―図２１Ｃの電子機器の表示部には、タッチセンサを有するタッチパネルを用いてもよい。タッチパネルを用いることで、表示部を電子機器の入力部としても機能させることができる。
【０１６９】
図２０Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ操作や、表示部２０１２の画面切り替え操作などの各種の操作を行うこともできる。
【０１７０】
図２０Ｂに腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
【０１７１】
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
【０１７２】
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
【０１７３】
図２０Ｃに、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
【０１７４】
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知することで、情報端末２０４０を操作することができる。
【０１７５】
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
【０１７６】
図２１Ａに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０１７７】
図２１Ｂ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０１７８】
図２１Ｃに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０１７９】
図２１Ｄに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０１８０】
図２１Ｅに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。
【０１８１】
〔実施の形態４〕
本実施の形態では、酸化物半導体トランジスタ等について説明する。
【０１８２】
＜＜ＯＳトランジスタの構成例１＞＞
図２２ＡはＯＳトランジスタの構成例を示す上面図である。図２２Ｂは、図２２ＡのＸ１−Ｘ２線断面図であり、図２２ＣはＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２２Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２２Ｃは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２２Ａでは、一部の構成要素が省略されている。
【０１８３】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５２１上に形成されている。ＯＳトランジスタ５０１は、絶縁層５２８、５２９で覆われている。ＯＳトランジスタ５０１は、絶縁層５２２−５２７、金属酸化物層５１１−５１３、導電層５５０−５５３を有する。
【０１８４】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、化学気相堆積法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１８５】
金属酸化物層５１１−５１３をまとめて酸化物層５１０と呼ぶ。図２２Ｂ、図２２Ｃに示すように、酸化物層５１０は、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３の順に積層している部分を有する。ＯＳトランジスタ５０１がオン状態のとき、チャネルは酸化物層５１０の金属酸化物層５１２に主に形成される。
【０１８６】
ＯＳトランジスタ５０１のゲート電極は導電層５５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５５１、５５２で構成される。バックゲート電極は導電層５５３で構成される。導電層５５３は、導電層５５３ａ、５５３ｂを有する。なお、ＯＳトランジスタ５０１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５０２−５０７も同様である。
【０１８７】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５２４−５２６の積層で構成される。絶縁層５２８は層間絶縁層である。絶縁層５２９はバリア層である。
【０１８８】
金属酸化物層５１３は、金属酸化物層５１１、５１２、導電層５５１、５５２でなる積層体を覆っている。絶縁層５２７は金属酸化物層５１３を覆っている。導電層５５１、５５２はそれぞれ、金属酸化物層５１３、絶縁層５２７を介して、導電層５５０と重なる領域を有する。
【０１８９】
導電層５５１、５５２は、金属酸化物層５１１と金属酸化物層５１２との積層を形成するために使用されるハードマスクから作製されている。例えば、次のような工程を経て、金属酸化物層５１１、５１２、導電層５５１、５５２を作製することができる。２層の金属酸化物膜を形成する。金属酸化物膜上に導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜をエッチングして、金属酸化物層５１１と金属酸化物層５１２の積層を形成する。次に、ハードマスクをエッチングして、導電層５５１および導電層５５２を形成する。このような工程を経て形成されるため、導電層５５１、５５２は、金属酸化物層５１１、５１２の側面に接する領域を有していない。
【０１９０】
（導電層）
導電層５５０―５５３に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１９１】
導電層５５０に仕事関数の高い導電性材料を用いることで、ＯＳトランジスタ５０１のＶｔを大きくし、カットオフ電流を下げることができる。導電層５５０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
【０１９２】
なお、カットオフ電流とは、ゲートーソース間電圧が０Ｖであるときのドレイン電流のことをいう。
【０１９３】
例えば、導電層５５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５２７側の層を構成する。
【０１９４】
導電層５５１と導電層５５２は同じ層構造をもつ。例えば、導電層５５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）、（銅−マグネシウム−アルミニウム合金、銅）、（チタン膜、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５２７側の層を構成する。
【０１９５】
例えば、導電層５５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５５３ｂは、導電層５５３ａよりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５５３は配線としての機能と、酸化物層５１０への水素の拡散を抑制する機能とをもつ。
【０１９６】
（絶縁層）
絶縁層５２１−５２９に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５２１−５２９はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５２１−５２９を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１９７】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０１９８】
酸化物層５１０の酸素欠損の増加を抑制するため、絶縁層５２６−５２８は、酸素を含む絶縁層であることが好ましい。絶縁層５２６―５２８の少なくとも１つは、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層５１０に酸素を供給することで、酸化物層５１０の酸素欠損を補償することができる。したがって、ＯＳトランジスタ５０１の信頼性および電気特性を向上することができる。
【０１９９】
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
【０２００】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０２０１】
酸化物層５１０の水素濃度の増加を防ぐために、絶縁層５２１―５２９中の水素濃度を低減することが好ましい。特に絶縁層５２３−５２８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０２０２】
酸化物層５１０の窒素濃度の増加を防ぐために、絶縁層５２３―５２８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０２０３】
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０２０４】
ＯＳトランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５１０から酸素が放出されること、酸化物層５１０に水素が侵入することを抑えることができるので、ＯＳトランジスタ５０１の信頼性、電気特性を向上できる。
【０２０５】
例えば、絶縁層５２９をバリア層として機能させ、かつ絶縁層５２１、５２２、５２４の少なくとも１つをバリア層として機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
【０２０６】
酸化物層５１０と導電層５５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
【０２０７】
絶縁層５２４、絶縁層５２５、絶縁層５２６の膜厚をそれぞれ薄くすることで、導電層５５０の電圧によるＯＳトランジスタの閾値電圧制御が容易になり、好ましい。例えば、絶縁層５２４−５２６の各膜厚は５０ｎｍ以下にする。各膜厚は３０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましく、５ｎｍ以下がさらに好ましい。
【０２０８】
絶縁層５２１−５２９の構成例を記す。この例では、絶縁層５２１、５２２、５２５、５２９は、それぞれ、バリア層として機能する。絶縁層５２６―５２８は過剰酸素を含む酸化物層である。絶縁層５２１は窒化シリコンであり、絶縁層５２２は酸化アルミニウムであり、絶縁層５２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５２４−５２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５２７）は、酸化窒化シリコンである。層間絶縁層（５２８）は、酸化シリコンである。絶縁層５２９は酸化アルミニウムである。
【０２０９】
（金属酸化物層）
金属酸化物層５１１―５１３の各厚さは３ｎｍ以上５００ｎｍ以下であり、３ｎｍ以上１００ｎｍ以下が好ましく、３ｎｍ以上６０ｎｍ以下がさらに好ましい。
【０２１０】
ＯＳトランジスタ５０１のオフ電流の低減のために、金属酸化物層５１２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物層５１２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０２１１】
酸化物層５１０は、結晶性金属酸化物層であることが好ましい。酸化物層５１０において、少なくとも、金属酸化物層５１２は結晶性金属酸化物層であることが好ましい。信頼性、および電気特性の良いＯＳトランジスタ５０１を実現できる。
【０２１２】
金属酸化物層５１２に適用できる酸化物は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物層５１２は、インジウムを含む酸化物層に限定されない。金属酸化物層５１２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物層５１１、５１３も、金属酸化物層５１２と同様の酸化物で形成することができる。金属酸化物層５１１、５１３は、それぞれ、Ｇａ酸化物で形成することができる。この場合、金属酸化物層５１２はＧａを含む金属酸化物層であることが好ましい。
【０２１３】
金属酸化物層５１２と金属酸化物層５１１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１の閾値電圧が変動してしまう。そのため、金属酸化物層５１１は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１３の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１の閾値電圧等の電気特性のばらつきを低減することができる。
【０２１４】
金属酸化物層５１３は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。
【０２１５】
金属酸化物層５１１−５１３のうち、金属酸化物層５１２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５２６、５２７から離間している金属酸化物層５１２にチャネルを形成することができる。
【０２１６】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０２１７】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物層５１２を形成し、Ｇａ酸化物で金属酸化物層５１１、５１３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物層５１１−５１３を形成する場合、３層のうち、金属酸化物層５１１を最もＩｎ含有率が高いＩｎ−Ｍ−Ｚｎ酸化物層とする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【０２１８】
例えば、金属酸化物層５１２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物層５１１、５１３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０２１９】
ＯＳトランジスタ５０１に安定した電気特性を付与するには、酸化物層５１０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。
【０２２０】
例えば、酸化物層５１０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下の領域を有する。当該領域のシリコン濃度は、２×１０１７ａｔｏｍｓ／ｃｍ３以下が好ましい。酸化物層５１０の炭素濃度も同様である。
【０２２１】
酸化物層５１０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の領域を有する。当該領域のアルカリ金属濃度は、２×１０１６ａｔｏｍｓ／ｃｍ３以下が好ましい。アルカリ土類金属の濃度についても同様である。
【０２２２】
酸化物層５１０は、窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満の領域を有する。当該領域の窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０２２３】
酸化物層５１０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の領域を有する。当該領域の水素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満が好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３未満がより好ましく、１×１０１８ａｔｏｍｓ／ｃｍ３未満がさらに好ましい。
【０２２４】
上掲した酸化物層５１０の不純物濃度は、ＳＩＭＳにより得られる値である。
【０２２５】
金属酸化物層５１２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、ＯＳトランジスタ５０１のオン電流を減少させてしまう。酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層５１２中の酸素欠損を低減することで、ＯＳトランジスタ５０１のオン電流を大きくすることができる場合がある。よって、金属酸化物層５１２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性の向上に有効である。
【０２２６】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物層５１２にチャネル形成領域が設けられるので、金属酸化物層５１２に水素が含まれていると、ＯＳトランジスタ５０１はノーマリーオン特性となりやすい。このため、金属酸化物層５１２中の水素はできる限り低減されていることが好ましい。
【０２２７】
図２２は、酸化物層５１０が３層構造の例であるが、これに限定されない。例えば、酸化物層５１０を金属酸化物層５１１または金属酸化物層５１３のない２層構造とすることができる。または、金属酸化物層５１１の上もしくは下、または金属酸化物層５１３上もしくは下に、金属酸化物層５１１、金属酸化物層５１２および金属酸化物層５１３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、酸化物層５１０の任意の層の間、酸化物層５１０の上、酸化物層５１０の下のいずれか二箇所以上に、金属酸化物層５１１―５１３と同様の金属酸化物層を１層または複数を設けることができる。
【０２２８】
（エネルギーバンド構造）
図２９を参照して、金属酸化物層５１１―５１３の積層によって得られる効果を説明する。図２９は、ＯＳトランジスタ５０１のチャネル形成領域のエネルギーバンド構造の模式図である。ここでは、ＯＳトランジスタ５０１を例に説明するが、金属酸化物層５１１―５１３の積層による効果は、後述するＯＳトランジスタ５０２、５０３でも同様である。
【０２２９】
Ｅｃ５２６、Ｅｃ５１１、Ｅｃ５１２、Ｅｃ５１３、Ｅｃ５２７は、それぞれ、絶縁層５２６、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３、絶縁層５２７の伝導帯下端のエネルギーを示している。
【０２３０】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２３１】
絶縁層５２６、５２７は絶縁体であるため、Ｅｃ５２６とＥｃ５２７は、Ｅｃ５１１、Ｅｃ５１２、およびＥｃ５１３よりも真空準位に近い（電子親和力が小さい）。
【０２３２】
金属酸化物層５１２は、金属酸化物層５１１、５１３よりも電子親和力が大きい。例えば、金属酸化物層５１２と金属酸化物層５１１との電子親和力の差、および金属酸化物層５１２と金属酸化物層５１３との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２３３】
ＯＳトランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３のうち、電子親和力が大きい金属酸化物層５１２に主にチャネルが形成される。
【０２３４】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層５１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０２３５】
また、金属酸化物層５１１と金属酸化物層５１２との間には金属酸化物層５１１と金属酸化物層５１２の混合領域が存在する場合がある。また、金属酸化物層５１３と金属酸化物層５１２との間には金属酸化物層５１３と金属酸化物層５１２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物層５１１−５１３の積層体（酸化物層５１０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０２３６】
このようなエネルギーバンド構造を有する酸化物層５１０において、電子は主に金属酸化物層５１２を移動することになる。そのため、金属酸化物層５１１と絶縁層５２６との界面に、または、金属酸化物層５１３と絶縁層５２７との界面に準位が存在したとしても、これらの界面準位により、酸化物層５１０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ５０１のオン電流を高くすることができる。
【０２３７】
また、図２９に示すように、金属酸化物層５１１と絶縁層５２６の界面近傍、および金属酸化物層５１３と絶縁層５２７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５２６、Ｅｔ５２７が形成され得るものの、金属酸化物層５１１、５１３があることにより、金属酸化物層５１２をトラップ準位Ｅｔ５２６、Ｅｔ５２７から離間することができる。
【０２３８】
なお、Ｅｃ５１１とＥｃ５１２とのエネルギー差が小さい場合、金属酸化物層５１２の電子が該エネルギー差を越えてトラップ準位Ｅｔ５２６に達することがある。トラップ準位Ｅｔ５２６に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ５１１とＥｃ５１３とのエネルギー差が小さい場合も同様である。
【０２３９】
ＯＳトランジスタ５０１の閾値電圧の変動が低減され、ＯＳトランジスタ５０１の電気特性を良好なものとするため、Ｅｃ５１１とＥｃ５１２との差、Ｅｃ５１３とＥｃ５１２との差は、それぞれ０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０２４０】
＜＜ＯＳトランジスタの構成例２＞＞
図２３Ａ−図２３Ｃに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０２の導電層５５０は、導電層５５０ａ、導電層５５０ｂ、導電層５５０ｃを有する。
【０２４１】
導電層５５０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁層５２７に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電層５５０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いＯＳトランジスタ５０２を提供することができる。
【０２４２】
導電層５５０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電層５５０ｂ上に形成する導電層５５０ｃは、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁層５２８に酸素が脱離する酸化物材料を用いる場合、導電層５５０が、脱離した酸素により酸化することを防止することができる。従って、導電層５５０の酸化を抑制し、絶縁層５２８から、脱離した酸素を効率的に酸化物層５１０へと供給することができる。
【０２４３】
過剰酸素領域を有する絶縁層５２８と接する面積が大きい導電層５５０ｃに酸化しにくい導電体を用いることで、絶縁層５２８の過剰酸素が導電層５５０に吸収されることを抑制することができる。また、導電層５５０ｂに導電性が高い導電体を用いることで、消費電力が小さいＯＳトランジスタ５０２を提供することができる。
【０２４４】
＜＜ＯＳトランジスタの構成例３＞＞
図２４Ａ−図２４Ｃに示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０３では、導電層５５０をエッチングマスクに用いて、金属酸化物層５１３および絶縁層５２７がエッチングされている。
【０２４５】
＜＜ＯＳトランジスタの構成例４＞＞
図２５Ａ−図２５Ｃに示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０１の変形例である。
【０２４６】
導電層５５０は導電層５５０ａと導電層５５０ｂの２層構造である。導電層５５０は絶縁層５３０に覆われている。
【０２４７】
例えば、絶縁層５３０は、酸素に対してバリア性を有する絶縁層とする。これにより、絶縁層５２８等から離脱した酸素によって、導電層５５０が酸化することを抑制することができる。この場合、絶縁層５３０には、酸化アルミニウムなどの金属酸化物を用いることができる。絶縁層５３０の厚さは、導電層５５０の酸化を防止できる程度であればよく、例えば、１ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍ以上７ｎｍ以下である。
【０２４８】
なお、ＯＳトランジスタ５０４も、ＯＳトランジスタ５０３と同様に、金属酸化物層５１３と絶縁層５２７を部分的に除去し、導電層５５１、５５２の上面の一部を露出させてもよい。あるいは、絶縁層５２７のみを部分的に除去してもよい。
【０２４９】
＜＜ＯＳトランジスタの構成例５＞＞
図２６Ａ−図２６Ｃに示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例である。
【０２５０】
導電層５５１は導電層５５１ａと導電層５５１ｂの２層構造であり、導電層５５２は導電層５５２ａと導電層５５２ｂの２層構造である。
【０２５１】
導電層５５１において、導電層５５１ａ、５５２ａは金属酸化物層５１２との密着性が高い導電膜で形成することが好ましい。この導電膜をＡＬＤ法で成膜することは、被覆性を向上させることができるので、好ましい。導電層５５１ｂ、５５２ｂは、導電層５５１ａ、５５２ａよりも高い導電率をもつ導電体で形成することが好ましい。導電層５５１ａ、５５２ａを設けることで、導電層５５１ｂ、５５２ｂに用いることのできる導電体材料の制約が小さくなる。導電層５５１ａ、５５２ａに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、ＯＳトランジスタ５０５で構成される回路の消費電力を低減できる。
【０２５２】
＜＜ＯＳトランジスタの構成例６＞＞
図２７Ａ−図２７Ｃに示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０１の変形例であり、主に、ゲート電極の構造が異なる。
【０２５３】
絶縁層５２８に形成された開口部には、金属酸化物層５１３、絶縁層５２７、導電層５５０が設けられている。つまり、絶縁層５２８の開口部を利用して、ゲート電極が自己整合的に形成することができる。よって、ＯＳトランジスタ５０６では、ゲート電極（５５０）は、ゲート絶縁層（５２７）を介してソース電極およびドレイン電極（５５１、５５２）と重なる領域を有していない。そのためゲート−ソース間の寄生容量、ゲート−ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
【０２５４】
＜＜ＯＳトランジスタの構成例７＞＞
図２８Ａ−図２８Ｃに示すＯＳトランジスタ５０７は、ＯＳトランジスタ５０６の変形例である。
【０２５５】
酸化物層５１０は、さらに金属酸化物層５１４を有する。金属酸化物層５１４は、金属酸化物層５１１、５１２、導電層５５１、５５２を覆っている。
【０２５６】
金属酸化物層５１４によって、金属酸化物層５１２は絶縁層５２８から離間される。酸化物層５１０において、金属酸化物層５１２に主にチャネルが形成されるため、金属酸化物層５１２が絶縁層５２８と接している領域が存在しないようにすることで、チャネル近傍に浅い準位が生じることが抑制できる。よって、ＯＳトランジスタ５０７の信頼性を向上できる。
【０２５７】
＜＜半導体装置の構成例＞＞
図３０、図３１を参照して、ＯＳトランジスタとＳｉトランジスタとで構成されている半導体装置の構成例を説明する。
【０２５８】
図３０は、プロセッサ２００（図１１）の積層構造を説明するための断面図であり、代表的にフリップフロップ２１３（図１５）の主な構成要素を示している。
【０２５９】
フリップフロップ２１３は、ＣＭＯＳ層２６０、配線層Ｗ１−Ｗ５、ＯＳトランジスタ層２６１、配線層Ｗ６、Ｗ７の積層で構成されている。
【０２６０】
ＣＭＯＳ層２６０には、スキャンフリップフロップ２１４を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５６０に設けられている。
【０２６１】
ＯＳトランジスタ層２６１には、フリップフロップ２１３のトランジスタＭ１−Ｍ３、Ｍ５０、Ｍ５１が設けられている。図３０には、代表的にトランジスタＭ１、Ｍ２を示す。トランジスタＭ１、Ｍ２はＯＳトランジスタ５０３（図２４Ａ−図２４Ｃ）と同様の構造を有する。これらのバックゲート電極は、配線層Ｗ５に設けられている。トランジスタＭ３、Ｍ５０、Ｍ５１は、トランジスタＭ１、Ｍ２と同様の構成を有する。
【０２６２】
配線層Ｗ６には、フリップフロップ２１３の容量素子Ｃ１、Ｃ５０、Ｃ５１が設けられている。図３０には、代表的に容量素子Ｃ１を示している。容量素子Ｃ５０、Ｃ５１も容量素子Ｃ１と同様の構成を有する。
【０２６３】
図３１は、トランジスタＭ１、Ｍ２がＯＳトランジスタ５０４（図２５Ａ−図２５Ｃ）と同様の構造を有するトランジスタである構成例を示す。
【０２６４】
〔実施の形態５〕
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２６５】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０２６６】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０２６７】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０２６８】
（ＣＡＡＣ−ＯＳ）
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０２６９】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することができ、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０２７０】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２７１】
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２７２】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２７３】
（ｎｃ−ＯＳ）
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２７４】
ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２７５】
なお、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２７６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２７７】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２７８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は、Ｘ線回折（ＸＲＤ）、ナノビ−ム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによって、特定することができる。
【０２７９】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について説明する。酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（ＶＯ）、または酸化物半導体中の不純物などが挙げられる。
【０２８０】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０２８１】
ＯＳトランジスタにおいて、Ｖｔのマイナスシフトを抑制する、またはオフ電流を低減するためには、酸化物半導体のキャリア密度が低い方が好ましい。酸化物半導体のキャリア密度を低くするには、酸化物半導体中の不純物濃度を低くして、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。
【０２８２】
ＯＳトランジスタにおいて、オン電流の増加、電界効果移動度の増加のためには、酸化物半導体のキャリア密度を高くする方が好ましい場合がある。酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めることで、酸化物半導体のキャリア密度を高くすることができる。例えば、ＯＳトランジスタのオフ電流に対するオン電流比（Ｉｏｎ／Ｉｏｆｆ）がとれる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。
【０２８３】
また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、電子親和力がより大きな酸化物半導体を用いた場合には、ＯＳトランジスタのＶｔはより低くなる。
【０２８４】
キャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」型の酸化物半導体と呼称してもよい。
【０２８５】
高純度真性の酸化物半導体のキャリア密度は、例えば、８×１０１５ｃｍ−３未満であり、好ましくは１×１０１１ｃｍ−３未満が好ましく、１×１０１０ｃｍ−３未満がさらに好ましく、１×１０−９ｃｍ−３以上とすればよい。
【０２８６】
実質的に高純度真性の酸化物半導体のキャリア密度は、例えば、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満であり、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下が好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がより好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【実施例１】
【０２８７】
ＯＳトランジスタのように高Ｖｔトランジスタで構成されていても、バックアップ回路を論理回路と同じ駆動電圧（ＶＤＤ）で駆動できることを、回路シミュレーションによって確認した。図３２Ａ、図３２Ｂに、シミュレーションを行ったバックアップ回路を示す。
【０２８８】
図３２Ａに示すバックアップ回路８０は、実施の形態１のバックアップ回路１５０と同じ回路構成である。バックアップ回路８０は、トランジスタＭ８１−Ｍ８５、容量素子Ｃ８１―Ｃ８３、ノードＢ１、Ｂ２、ＦＮ、ＳＤ＿ＩＮ、ＲＥ、ＲＥ２、ＢＫ、ＢＫ２、ＰＲＥを有する。トランジスタＭ８４と容量素子Ｃ８２によって、ブートストラップ回路８４が構成され、トランジスタＭ８５と容量素子Ｃ８３によって、ブートストラップ回路８５が構成されている。ここでは、トランジスタＭ８１のゲートに接続されているノードを「ＢＫ＿ｇａｔｅ」と呼び、トランジスタＭ８２のゲートに接続されているノードを「ＲＥ＿ｇａｔｅ」と呼ぶ。
【０２８９】
図３２Ｂに示すバックアップ回路９０は、バックアップ回路８０からブートストラップ回路８５、８４を除いた回路である。
【０２９０】
データ“１”（１．２Ｖ）のバックアップ動作の回路シミュレーションを、３つの条件（ケース（１）−（３））で行った。表１に条件を示す。ケース（１）が、実施の形態１の実施態様であり、ケース（２）、（３）は比較例の態様である。ケース（２）は、バックアップ回路９０を低電圧駆動（１．２Ｖ）する条件になる。ケース（２）は、３．３Ｖのレベルシフタ回路によって、バックアップ回路９０の制御信号をレベルシフトするケースを想定している。ケース（３）は、レベルシフタ回路を設けずに、バックアップ回路９０を１．２Ｖ駆動するケースを想定している。
【０２９１】
【表１】
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【０２９２】
図３３Ａ−図３３Ｄにシミュレーション結果を示す。図３３Ａ―図３３Ｄは、それぞれ、バックアップ回路８０のノードＢＫ、ＢＫ２、ＢＫ＿ｇａｔｅ、ＦＮの波形を示す。図３３Ｄには、ケース（２）、ケース（３）でのバックアップ回路９０のノードＦＮの波形も示す。トランジスタＭ８１−Ｍ８５はＯＳトランジスタを想定しており、これらの閾値電圧は０．７Ｖである。容量素子Ｃ８２、Ｃ８３の容量は１ｆＦである。
【０２９３】
ノードＢＫ２の電圧が１．２Ｖ、ノードＢＫの電圧が０Ｖの状態では、ＢＫ＿ｇａｔｅの電圧は、トランジスタＭ８１の閾値電圧未満である。よってトランジスタＭ８１はオフ状態であり、ノードＦＮの電圧は０Ｖである。バックアップ回路８０のノードＰＲＥ、ＢＫ２に１．２Ｖを入力すると、ＢＫ＿ｇａｔｅがプリチャージされる。ＢＫ＿ｇａｔｅの電圧は、おおよそ１．８Ｖまで上昇する。なお、ノードＢＫ、ＢＫ２、ＢＫ＿ｇａｔｅの波形は、リストア動作でのノードＲＥ、ＲＥ２、ＲＥ＿ｇａｔｅの波形に相当する。
【０２９４】
ブートストラップ回路８４、８５のブートストラップ容量はそれぞれ１ｆＦである。このような小さなブートストラップ容量でも、ＢＫ＿ｇａｔｅ、ＲＥ＿ｇａｔｅを効果的に昇圧できる。したがって、ブートストラップ回路８４、８５を設けても、バックアップ回路８０の面積の増加を抑えることができる。
【０２９５】
ケース（１）では、データ“１”（１．２Ｖ）の書き込みによって、ノードＦＮの電圧は１Ｖ程度まで上昇する。ケース（２）では、データ“１”（１．２Ｖ）の書き込みによって、バックアップ回路９０のノードＦＮの電圧は駆動電圧と同程度まで上昇する。ケース（２）は、バックアップ回路９０を３．３Ｖ駆動することを想定している。ケース（３）は、バックアップ回路９０を低電圧駆動（１．２Ｖ）しているので、トランジスタＭ８１のＶｔ落ちのため、ノードＦＮの電圧は０．６Ｖ程度しか上がらない。
【０２９６】
つまり、本シミュレーションは、ブートストラップ回路８４、８５を備えることで、低電圧駆動のバックアップ回路８０の性能は、高電圧駆動のバックアップ回路９０の性能と遜色ないことを明らかにしている。
【符号の説明】
【０２９７】
１０：論理回路、１５：回路、１６：回路、２０：バックアップ回路、２５：ＩＮＶ（インバータ回路）、２６：ＩＮＶ（インバータ回路）、２７：ＩＮＶ（インバータ回路）、３０：アナログスイッチ、３１：ＩＮＶ（インバータ回路）、５０：回路、５１：回路、８０：バックアップ回路、８４：ブートストラップ回路、８５：ブートストラップ回路、９０：バックアップ回路、１００：回路、１０１：回路、１０２：回路、１２０：フリップフロップ、１２２：フリップフロップ、１２３：フリップフロップ、１２４：フリップフロップ、１２５：フリップフロップ、１４０：ＳＦＦ（スキャンフリップフロップ）、１４２Ａ：回路、１４２：フリップフロップ、１４３：セレクタ、１４５：フリップフロップ、１５０：バックアップ回路、１５２：バックアップ回路、１５３：バックアップ回路、１５４：バックアップ回路、１５５：バックアップ回路、
２００：プロセッサ、２０１：電源線、２１０：プロセッサコア、２１１：電源線、２１２：回路、２１３：フリップフロップ、２１４：スキャンフリップフロップ、２１５：バックアップ回路、２２０：キャッシュメモリ、２２１：メモリセルアレイ、２２２：周辺回路、２２３：コントローラ、２２５：メモリセル、２３１：コントローラ、２３２：プログラムカウンタ、２３３：パイプラインレジスタ、２３４：パイプラインレジスタ、２３５：レジスタファイル、２３６：ＡＬＵ（算術論理演算装置）、２３７：データバス、２４０：ＰＭＵ（電源管理装置）、２４１：バッファ回路、２４３：パワースイッチ、２４４：パワースイッチ、２５１：メモリセル、２５２：メモリセル、２５３：メモリセル、２５４：メモリセル、２５５：メモリセル、２５６：バックアップ回路、２６０：ＣＭＯＳ層、２６１：ＯＳトランジスタ層、
５０１：ＯＳトランジスタ、５０２：ＯＳトランジスタ、５０３：ＯＳトランジスタ、５０４：ＯＳトランジスタ、５０５：ＯＳトランジスタ、５０６：ＯＳトランジスタ、５０７：ＯＳトランジスタ、５１０：酸化物層、５１１：金属酸化物層、５１２：金属酸化物層、５１３：金属酸化物層、５１４：金属酸化物層、５２１：絶縁層、５２２：絶縁層、５２３：絶縁層、５２４：絶縁層、５２５：絶縁層、５２６：絶縁層、５２７：絶縁層、５２８：絶縁層、５２９：絶縁層、５３０：絶縁層、５５０：導電層、５５０ａ：導電層、５５０ｂ：導電層、５５０ｃ：導電層、５５１：導電層、５５１ａ：導電層、５５１ｂ：導電層、５５２：導電層、５５２ａ：導電層、５５２ｂ：導電層、５５３：導電層、５５３ａ：導電層、５５３ｂ：導電層、５６０：単結晶シリコンウエハ、
１５００：センサデバイス、１５１０：支持体、１５１１：アンテナ、１５１３：センサ、１５１４ａ：端子、１５１４：バッテリ、１５１５：回路基板、１５１６：導線、１５１７：導線、１５１８：導線、１５２０：電子部品、１５３０：センサデバイス、１５３２：物品、１５３４：リーダー、１５３５：無線信号、１５４０：センサデバイス、１５４５：無線信号、１５５０：センサデバイス、１５５５：無線信号、１５６０：センサデバイス、１５６１：電極、１５６２：配線、１５６４：リーダー、１５６５：無線信号、１５６７：表示部、
２０１０：情報端末、２０１１：筐体、２０１２：表示部、２０１３：操作ボタン、２０１４：外部接続ポート、２０１５：スピーカ、２０１６：マイクロフォン、２０２０：無線信号、２０２１：無線信号、２０３０：情報端末、２０３１：筐体、２０３２：表示部、２０３３：リュウズ、２０３４：ベルト、２０３５：検知部、２０４０：情報端末、２０４１：装着部、２０４２：筐体、２０４５：ケーブル、２０４６：バッテリ、２０４７：表示部、２０５０：ノート型ＰＣ（パーソナルコンピュータ）、２０５１：筐体、２０５２：表示部、２０５３：キーボード、２０５４：ポインティングデバイス、２０７０：ビデオカメラ、２０７１：筐体、２０７２：表示部、２０７３：筐体、２０７４：操作キー、２０７５：レンズ、２０７６：接続部、２１１０：携帯型遊技機、２１１１：筐体、２１１２：表示部、２１１３：スピーカ、２１１４：ＬＥＤランプ、２１１５：操作キーボタン、２１１６：接続端子、２１１７：カメラ、２１１８：マイクロフォン、２１１９：記録媒体読込部、２１５０：電気冷凍冷蔵庫、２１５１：筐体、２１５２：冷蔵室用扉、２１５３：冷凍室用扉、２１７０：自動車、２１７１：車体、２１７２：車輪、２１７３：ダッシュボード、２１７４：ライト、
７０００：電子部品、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：回路基板、
Ｂ１：ノード、Ｂ２：ノード、ＢＫ：ノード、ＢＫ２：ノード、ＢＬ：配線、Ｃ１：容量素子、Ｃ５０：容量素子、Ｃ５１：容量素子、Ｃ８１：容量素子、Ｃ８２：容量素子、Ｃ８３：容量素子、ＣＫ：ノード、ＣＫ１：ノード、ＣＫＢ１：ノード、ＣＳ１：容量素子、ＣＳ５：容量素子、ＣＳ６：容量素子、Ｄ：ノード、Ｄ１：ノード、Ｄ２：ノード、Ｄｎ：ノード、ＤＸ：ノード、ＦＮ：ノード、
Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｍ２１：トランジスタ、Ｍ２２：トランジスタ、Ｍ２３：トランジスタ、Ｍ５０：トランジスタ、Ｍ５１：トランジスタ、Ｍ５２：トランジスタ、Ｍ５３：トランジスタ、Ｍ５４：トランジスタ、Ｍ５５：トランジスタ、Ｍ８１：トランジスタ、Ｍ８２：トランジスタ、Ｍ８３：トランジスタ、Ｍ８４：トランジスタ、Ｍ８５：トランジスタ、ＭＲ１：トランジスタ、ＭＲ２：トランジスタ、ＭＲ３：トランジスタ、ＭＷ１：トランジスタ、ＭＷ５：トランジスタ、ＭＷ６：トランジスタ、
ＮＴ５：ノード、ＮＴ６：ノード、ＯＳＢ：ノード、ＯＳＢＭ：配線、ＰＲＥ：ノード、Ｑ：ノード、ＱＢ：ノード、ＲＢＬ：配線、ＲＥ：ノード、ＲＥ２：ノード、ＲＴ：ノード、ＲＷＬ：配線、ＳＤ：ノード、ＳＤ＿ＩＮ：ノード、ＳＥ：ノード、ＳＥ２：ノード、ＳＬ：配線、ＳＮ１：ノード、ＳＮ５：ノード、ＳＮ６：ノード、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷ３：スイッチ、ＶＨ：ノード、ＶＬ：ノード、Ｗ１：配線層、Ｗ２：配線層、Ｗ３：配線層、Ｗ４：配線層、Ｗ５：配線層、Ｗ６：配線層、Ｗ７：配線層、Ｗｋ：配線層、Ｗｋ＋１：配線層、Ｗｈ：配線層、ＷＢＬ：配線、ＷＬ：配線、ＷＷＬ：配線、Ｘ：ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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