(57)【要約】【課題】消費電力を低減し、かつ長時間データを保持できる半導体装置、及び該半導体装置を有する記憶装置を提供する。【解決手段】ワード線分割回路と、メモリセルと、第１配線と、第２配線と、を有する半導体装置である。ワード線分割回路は、第１配線と、第２配線と、に電気的に接続されている。メモリセルは、デュアルゲート構造の第１トランジスタを有し、第１トランジスタの第１ゲートは、第１配線と電気的に接続され、第１トランジスタの第２ゲートは、第２配線と電気的に接続されている。ワード線分割回路が、第１配線に高レベル電位、又は低レベル電位を与え、かつ第２配線に所定の電位を与えて第１トランジスタのしきい値電圧を変動させることによって、消費電力を低減し、かつ長時間データを保持できる半導体装置を駆動させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１回路と、メモリセルと、第１配線と、第２配線と、を有し、
前記メモリセルは、第１トランジスタを有し、
前記第１トランジスタは、デュアルゲート構造のトランジスタであって、第１ゲートと、第２ゲートと、を有し、
前記第１回路は、前記第１配線と電気的に接続され、
前記第１回路は、前記第２配線と電気的に接続され、
前記第１配線は、前記第１トランジスタの第１ゲートと電気的に接続され、
前記第２配線は、前記第１トランジスタの第２ゲートと電気的に接続され、
前記第１回路は、前記第１配線に高レベル電位、又は低レベル電位を与える機能と、前記第２配線に第１電位を与えることによって前記第１トランジスタのしきい値電圧を変動させる機能と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１回路は、第２乃至第４トランジスタと、第１容量素子と、第２容量素子と、を有し、
前記第２トランジスタの極性は、前記第３トランジスタの極性と互いに異なり、
前記第２トランジスタの第１端子は、前記第３トランジスタの第１端子と電気的に接続され、
前記第２トランジスタの第１端子は、前記第１容量素子の第１端子と電気的に接続され、
前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第２トランジスタのゲートは、前記第３トランジスタのゲートと電気的に接続され、
前記第３トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第４トランジスタの第１端子は、前記第１容量素子の第２端子と電気的に接続され、
前記第４トランジスタの第１端子は、前記第２容量素子の第１端子と電気的に接続され、
前記第４トランジスタの第１端子は、前記第２配線と電気的に接続されることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第４トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項２、又は請求項３において、
前記第１回路は、第５トランジスタを有し、
前記第５トランジスタの第１端子は、前記第４トランジスタの第１端子と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第５トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする半導体装置。
【請求項６】
第１回路と、メモリセルと、第１配線と、を有し、
前記メモリセルは、第１トランジスタを有し、
前記第１回路は、第２トランジスタと、第３トランジスタと、を有し、
前記第２トランジスタの極性は、前記第３トランジスタの極性と互いに異なり、
前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第２トランジスタの第１端子は、前記第３トランジスタの第１端子と電気的に接続され、
前記第２トランジスタのゲートは、前記第３トランジスタのゲートと電気的に接続され、
前記第１配線は、前記第１トランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記第２トランジスタは、チャネル形成領域にシリコンを有するトランジスタであり、
前記第３トランジスタは、チャネル形成領域にシリコンを有するトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の半導体装置と、駆動回路と、を有する記憶装置。
【請求項９】
請求項１乃至請求項７のいずれか一に記載の半導体装置を複数個、又は、請求項８に記載の記憶装置を複数個で有し、
ダイシング用の領域を有する半導体ウェハ。
【請求項１０】
請求項８に記載の記憶装置と、筐体と、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、及び該半導体装置を有する記憶装置に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＣＰＵ））や記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び低消費電力など様々な面で改良が進められている。
【０００４】
特に、近年電子機器で扱われているデータ量は増加しており、その容量の大きいデータを保持できる記憶装置の開発が進められている。また、記憶装置の容量の増加に伴い、データの書き込み、及びデータの読み出しにおいて、データ損失を防止する方法、高速に動作する方法、消費電力の低減する手段、集積化の手段などについても開発が進められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−００８４３４号公報
【特許文献２】特開２００４−２３４７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、アクセストランジスタ（以後、選択トランジスタと呼ぶ場合がある。）と容量素子から構成されている。メモリセルの配置の種類として、メモリセルをマトリクス状に配置するメモリセルアレイを適用したとき、１本のワード線に複数のアクセストランジスタのゲートが電気的に接続され、かつ１本のビット線に複数のアクセストランジスタの第１端子又は第２端子の一方が電気的に接続されている構成となる。
【０００７】
ここで、ＤＲＡＭが有する、あるメモリセルを選択したいとき、該メモリセルのアクセストランジスタのゲートに電位を印加することになるが、このとき、該メモリセルと同じ行の他のメモリセルのアクセストランジスタのゲートにも該電位が印加される。このため、書き込み、及び読み出しに関係ないメモリセルが保持しているデータが失われる場合がある。
【０００８】
この対策として、ＤＲＡＭの書き込み時、又は読み出し時において、データを再度書き込むリフレッシュ動作を行う、又はＤＲＡＭをワード線に電気的に接続されている複数のメモリセルをブロックに分割し、ワード線と各ブロックの間にスイッチ素子を電気的に接続する構成として、書き込み、及び読み出しに関係ないメモリセルのアクセストランジスタのゲートに電位が印加されるのを防ぐ、等が考案されている（特許文献１参照）。また、トランジスタを用いて１つのワード線を分割する方法も考案されている（特許文献２参照）。
【０００９】
ところで、特許文献２に示すワード線分割方式では、ワード線（特許文献２の主ワード線に相当する。）とサブワード線（特許文献２の副ワード線に相当する。）に接続されるトランジスタのリーク電流により、徐々にサブワード線の電位が変動してしまい、サブワード線に接続されるメモリセルが選択状態となってしまう。特にＤＲＡＭではメモリセルが意図せずに選択状態になると、保持されていたデータが消失してしまう場合がある。
【００１０】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを利用したシステムを提供することを課題の一とする。
【００１１】
又は、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力の低い記憶装置を提供することを課題の一とする。又は、本発明の一態様は、新規の書き込み方法、及び読み出し方法による記憶装置を提供することを課題の一とする。又は、本発明の一態様は、上記に記載の記憶装置を有する電子機器を提供することを課題の一とする。
【００１２】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【００１３】
（１）
本発明の一態様は、第１回路と、メモリセルと、第１配線と、第２配線と、を有し、メモリセルは、第１トランジスタを有し、第１トランジスタは、デュアルゲート構造のトランジスタであって、第１ゲートと、第２ゲートと、を有し、第１回路は、第１配線と電気的に接続され、第１回路は、第２配線と電気的に接続され、第１配線は、第１トランジスタの第１ゲートと電気的に接続され、第２配線は、第１トランジスタの第２ゲートと電気的に接続され、第１回路は、第１配線に高レベル電位、又は低レベル電位を与える機能と、第２配線に第１電位を与えることによって第１トランジスタのしきい値電圧を変動させる機能と、を有することを特徴とする半導体装置である。
【００１４】
（２）
又は、本発明の一態様は、前記（１）において、第１回路は、第２乃至第４トランジスタと、第１容量素子と、第２容量素子と、を有し、第２トランジスタの極性は、第３トランジスタの極性と互いに異なり、第２トランジスタの第１端子は、第３トランジスタの第１端子と電気的に接続され、第２トランジスタの第１端子は、第１容量素子の第１端子と電気的に接続され、第２トランジスタの第１端子は、第１配線と電気的に接続され、第２トランジスタのゲートは、第３トランジスタのゲートと電気的に接続され、第３トランジスタの第１端子は、第１配線と電気的に接続され、第４トランジスタの第１端子は、第１容量素子の第２端子と電気的に接続され、第４トランジスタの第１端子は、第２容量素子の第１端子と電気的に接続され、第４トランジスタの第１端子は、第２配線と電気的に接続されることを特徴とする半導体装置である。
【００１５】
（３）
又は、本発明の一態様は、前記（２）において、第４トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする半導体装置である。
【００１６】
（４）
又は、本発明の一態様は、前記（２）、又は前記（３）において、第１回路は、第５トランジスタを有し、第５トランジスタの第１端子は、第４トランジスタの第１端子と電気的に接続されていることを特徴とする半導体装置である。
【００１７】
（５）
又は、本発明の一態様は、前記（４）において、第５トランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであることを特徴とする半導体装置である。
【００１８】
（６）
又は、本発明の一態様は、第１回路と、メモリセルと、第１配線と、を有し、メモリセルは、第１トランジスタを有し、第１回路は、第２トランジスタと、第３トランジスタと、を有し、第２トランジスタの極性は、第３トランジスタの極性と互いに異なり、第２トランジスタの第１端子は、第１配線と電気的に接続され、第２トランジスタの第１端子は、第３トランジスタの第１端子と電気的に接続され、第２トランジスタのゲートは、第３トランジスタのゲートと電気的に接続され、第１配線は、第１トランジスタのゲートと電気的に接続されることを特徴とする半導体装置である。
【００１９】
（７）
又は、本発明の一態様は、前記（２）乃至（６）のいずれか一において、第２トランジスタは、チャネル形成領域にシリコンを有するトランジスタであり、第３トランジスタは、チャネル形成領域にシリコンを有するトランジスタであることを特徴とする半導体装置である。
【００２０】
（８）
又は、本発明の一態様は、前記（１）乃至（７）のいずれか一に記載の半導体装置と、駆動回路と、を有する記憶装置である。
【００２１】
（９）
又は、本発明の一態様は、前記（１）乃（７）のいずれか一に記載の半導体装置を複数個、又は、請求項８に記載の記憶装置を複数個で有し、ダイシング用の領域を有する半導体ウェハである。
【００２２】
（１０）
又は、本発明の一態様は、前記（８）に記載の記憶装置と、筐体と、を有する電子機器である。
【発明の効果】
【００２３】
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を利用したシステムを提供することができる。
【００２４】
又は、本発明の一態様によって、記憶容量の大きい記憶装置を提供することができる。又は、本発明の一態様によって、消費電力の低い記憶装置を提供することができる。又は、本発明の一態様によって、新規の書き込み方法、及び読み出し方法による記憶装置を提供することができる。又は、本発明の一態様によって、上記に記載の記憶装置を有する電子機器を提供することができる。
【００２５】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の一例を示すブロック図。
【図２】半導体装置の一例を示すブロック図。
【図３】図２（Ｂ）の構成例を示す回路図。
【図４】半導体装置の動作例を示すタイミングチャート。
【図５】半導体装置の動作例を示すタイミングチャート。
【図６】半導体装置の一例を示すブロック図。
【図７】図６（Ｂ）の構成例を示す回路図。
【図８】半導体装置の一例を示すブロック図。
【図９】図８（Ｂ）の構成例を示す回路図。
【図１０】半導体装置の動作例を示すタイミングチャート。
【図１１】半導体装置の動作例を示すタイミングチャート。
【図１２】図２（Ｂ）の構成例を示す回路図。
【図１３】半導体装置の一例を示すブロック図。
【図１４】図６（Ｂ）の構成例を示す回路図。
【図１５】図８（Ｂ）の構成例を示す回路図。
【図１６】図２（Ｂ）の構成例を示す回路図。
【図１７】図６（Ｂ）の構成例を示す回路図。
【図１８】図８（Ｂ）の構成例を示す回路図。
【図１９】記憶装置の一例を示すブロック図。
【図２０】電子部品の作製工程を説明するためのフローチャート及び該電子部品を示す斜視図。
【図２１】電子機器を示す斜視図。
【図２２】電子機器を示す斜視図。
【図２３】ＲＦタグの使用例を示す斜視図。
【図２４】トランジスタの構成例を示す上面図及び断面図。
【図２５】トランジスタの構成例を示す上面図及び断面図。
【図２６】トランジスタの構成例を示す上面図及び断面図。
【図２７】酸化物の原子数比の範囲を説明する図。
【図２８】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２９】酸化物の積層構造におけるバンド図。
【図３０】トランジスタの構成例を示す上面図及び断面図。
【図３１】トランジスタの構成例を示す上面図及び断面図。
【図３２】ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図３３】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。
【図３４】ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。
【図３５】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図３６】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【発明を実施するための形態】
【００２７】
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ；Ａｕｄｉｏ  Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ；Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
【００２８】
また、本明細書において、酸化物半導体をＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタをＯＳトランジスタという場合がある。
【００２９】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成について説明する。
【００３０】
図１に、開示する発明の半導体装置の一例を示す。半導体装置１００は、セレクタ回路１０１と、センスアンプ／プリチャージ回路１０２と、メモリセルアレイ１０３と、を有する。
【００３１】
センスアンプ／プリチャージ回路１０２は、配線ＤＬ−１乃至配線ＤＬ−Ｐ（Ｐは１以上の整数である。）と電気的に接続され、かつ、センスアンプ／プリチャージ回路１０２は、配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐによって、セレクタ回路１０１と電気的に接続されている。セレクタ回路１０１は、配線ＢＬ［１］−１乃至配線ＢＬ［ｎ］−Ｐ（ｎは１以上の整数である。）によって、メモリセルアレイ１０３と電気的に接続されている。なお、配線ＢＬ［１］−１乃至配線ＢＬ［ｎ］−Ｐは、配線ＢＬ［ｊ］−１乃至配線ＢＬ［ｊ］−Ｐ（ｊは１以上ｎ以下の整数である。）を１組とした合計ｎ組の配線群であり、合計ｎ×Ｐ本の配線である。
【００３２】
セレクタ回路１０１は、配線ＳＥＬ［１］乃至配線ＳＥＬ［ｎ］と電気的に接続されている。セレクタ回路１０１は、配線Ｓ［１］乃至配線Ｓ［ｎ］によって、メモリセルアレイ１０３と電気的に接続されている。
【００３３】
センスアンプ／プリチャージ回路１０２は、配線ＤＬ−１乃至配線ＤＬ−Ｐ、及び配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐの電圧をデジタルレベルとして取り扱いが可能なレベルにまで増幅するセンスアンプと、メモリセルアレイ１０３からデータを読み出すときに配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐに所定の電位を印加するためのプリチャージ回路と、を備えた回路である。
【００３４】
特に、ＤＲＡＭの場合、メモリセルからデータを読み出した際に、読み出し破壊によって、該メモリセルに保持されているデータは失われる。それを防ぐため、データの読み出し後には、センスアンプを駆動させて該データを増幅し、該メモリセルに再度増幅したデータを書き込んでいる。
【００３５】
セレクタ回路１０１は、配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐに入力された信号を配線ＢＬ［１］−１乃至配線ＢＬ［ｎ］−ＰのうちＰ本の配線に振り分けて入力する機能と、配線ＢＬ［１］−１乃至配線ＢＬ［ｎ］−Ｐのいずれかを選択して、選択された配線の信号を配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐに入力する機能と、を有する。また、配線ＳＥＬ［１］乃至配線ＳＥＬ［ｎ］は、アドレス信号を供給する配線であり、セレクタ回路１０１は、該アドレス信号を受け取ることで、該アドレス信号に格納されているメモリセルアレイ１０３のアドレスに、配線ＤＬ−１乃至配線ＤＬ−Ｐに入力された信号を書き込む機能と、該アドレス信号を受け取ることで、該アドレス信号に格納されているアドレスに保持されているデータを、メモリセルアレイ１０３から読み出す機能を有する。
【００３６】
また、セレクタ回路１０１は、メモリセルアレイ１０３に有するワード線分割回路を制御する信号を生成して、配線Ｓ［１］乃至配線Ｓ［ｎ］に供給する機能を有する。なお、ワード線分割回路については、後述する。
【００３７】
なお、図１では、セレクタ回路１０１、センスアンプ／プリチャージ回路１０２、メモリセルアレイ１０３、配線ＤＬ−１、配線ＤＬ−Ｐ、配線ＤＬＤ−１、配線ＤＬＤ−Ｐ、配線ＳＥＬ［１］、配線ＳＥＬ［ｊ］、配線ＳＥＬ［ｎ］、配線ＢＬ［１］−１、配線ＢＬ［１］−Ｐ、配線ＢＬ［ｊ］−１、配線ＢＬ［ｊ］−Ｐ、配線ＢＬ［ｎ］−１、配線ＢＬ［ｎ］−Ｐ、配線Ｓ［１］、配線Ｓ［ｊ］、配線Ｓ［ｎ］のみ図示しており、それ以外の符号、記号、配線、回路などは省略している。
【００３８】
＜メモリブロックの構成例１＞
メモリセルアレイ１０３について、説明する。図１のメモリセルアレイ１０３の構成の一例としたメモリセルアレイ１０３Ａを図２（Ａ）に示す。メモリセルアレイ１０３Ａは、行方向にｎ個、列方向にｍ個、合計ｍ×ｎ個のメモリブロックＭＢ１がマトリクス状に配置されている。なお、図２（Ａ）では、ｉ行目（ｉは１以上ｍ以下の整数である。）かつｊ列目（ｊは１以上ｎ以下の整数である。）のメモリブロックＭＢ［ｉ，ｊ］と図示しており、本明細書では、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［ｍ，ｎ］をまとめてメモリブロックＭＢ１と表記する場合がある。
【００３９】
次に、メモリブロックＭＢ１［ｉ，ｊ］に着目して、その構成について説明する。メモリブロックＭＢ１［ｉ，ｊ］の接続構成は、図２（Ｂ）に示すとおりである。メモリブロックＭＢ１［ｉ，ｊ］は、ワード線分割回路の回路ＤＩＶ１と、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐと、を有している。メモリブロックＭＢ１［ｉ，ｊ］の回路ＤＩＶ１は、配線Ｓ［ｊ］と電気的に接続されている。メモリブロックＭＢ１［ｉ，ｊ］の回路ＤＩＶ１は、配線ＳＧ［ｉ，ｊ］によって、メモリブロックＭＢ１［ｉ，ｊ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐと電気的に接続されている。メモリブロックＭＢ１［ｉ，ｊ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐは、それぞれ配線ＢＬ［ｊ］−１乃至配線ＢＬ［ｊ］−Ｐと電気的に接続されている。
【００４０】
また、メモリブロックＭＢ１［ｉ，ｊ］の回路ＤＩＶ１は、配線ＢＧＬ［ｊ］と電気的に接続されている。配線ＢＧＬ［ｊ］は、メモリブロックＭＢ１［ｉ，ｊ］の回路ＤＩＶ１を介して、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。配線ＢＧ［ｉ，ｊ］は、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれと電気的に接続されている。
【００４１】
配線ＷＬ［ｉ］は、ワード線として機能し、ｉ行目にある全てのメモリブロックＭＢ１が有するメモリセルに対して、メモリセルへのデータの書き込み、又はデータの読み出しを行うときに、信号を入力するための配線である。
【００４２】
配線ＢＧＬ［ｊ］は、ｊ列目にある全てのメモリブロックＭＢ１が有するメモリセルに対して、該メモリセルが有するトランジスタのしきい値電圧の調整を行うための配線である。
【００４３】
なお、図２（Ａ）では、メモリセルアレイ１０３Ａ、メモリブロックＭＢ１［１，１］、メモリブロックＭＢ１［ｍ，１］、メモリブロックＭＢ１［１，ｎ］、メモリブロックＭＢ１［ｍ，ｎ］、回路ＤＩＶ１、メモリセルＭＣ−１、メモリセルＭＣ−Ｐ、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＢＧＬ［１］、配線ＢＧＬ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［ｍ，１］、配線ＳＧ［１，ｎ］、配線ＳＧ［ｍ，ｎ］、配線ＢＧ［１，１］、配線ＢＧ［ｍ，１］、配線ＢＧ［１，ｎ］、配線ＢＧ［ｍ，ｎ］、配線ＢＬ［１］−１、配線ＢＬ［１］−Ｐ、配線ＢＬ［ｎ］−１、配線ＢＬ［ｎ］−Ｐ、配線Ｓ［１］、配線Ｓ［ｎ］のみ図示しており、それ以外の符号、記号、配線、回路などは省略している。
【００４４】
次に、メモリブロックＭＢ１［ｉ，ｊ］の具体的な回路例を図３（Ａ）に示す。
【００４５】
回路ＤＩＶ１は、トランジスタＳＴ１と、トランジスタＳＴ２と、トランジスタＤＯ１と、容量素子ＤＣ１と、容量素子ＤＣ２と、を有している。メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれは、トランジスタＯＴと、容量素子Ｃと、を有している。
【００４６】
なお、トランジスタＳＴ１は、ｐチャネル型トランジスタであり、トランジスタＳＴ２は、ｎチャネル型トランジスタである。なお、状況に応じて、又は場合に応じて、トランジスタＳＴ１をｎチャネル型トランジスタとし、トランジスタＳＴ２をｐチャネル型トランジスタとしてもよい。加えて、トランジスタＯＴ、及びトランジスタＤＯ１は、ｎチャネル型トランジスタである。なお、トランジスタＯＴは、第１ゲートと、第２ゲートと、を有するデュアルゲート構造のトランジスタである。なお、図３（Ａ）に示している配線ＧＮＤＬは、低レベル電位ＧＮＤを与える配線である。
【００４７】
トランジスタＳＴ１の第１端子は、配線ＷＬ［ｉ］と電気的に接続され、トランジスタＳＴ１の第２端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、トランジスタＳＴ１のゲートは、配線Ｓ［ｊ］と電気的に接続されている。トランジスタＳＴ２の第１端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、トランジスタＳＴ２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＳＴ２のゲートは、配線Ｓ［ｊ］と電気的に接続されている。トランジスタＤＯ１の第１端子は、配線ＢＧＬ［ｊ］と電気的に接続され、トランジスタＤＯ１の第２端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続され、トランジスタＤＯ１のゲートは、トランジスタＤＯ１の第２端子と電気的に接続されている。容量素子ＤＣ１の第１端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、容量素子ＤＣ１の第２端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。容量素子ＤＣ２の第１端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続され、容量素子ＤＣ２の第２端子は、配線ＧＮＤＬと電気的に接続されている。
【００４８】
次に、メモリセルＭＣ−ｋ（ｋは１以上Ｐ以下の整数である。）に着目して、その構成について説明する。メモリブロックＭＢ１［ｉ，ｊ］のメモリセルは、構成例としてＤＲＡＭを適用している。メモリセルＭＣ−ｋのトランジスタＯＴの第１端子は、配線ＢＬ［ｊ］−ｋと電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴの第２端子は、メモリセルＭＣ−ｋの容量素子Ｃの第１端子と電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴの第１ゲートは、配線ＳＧ［ｉ，ｊ］と電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴの第２ゲートは、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。メモリセルＭＣ−ｋの容量素子Ｃの第２端子は、配線ＧＮＤＬと電気的に接続されている。
【００４９】
なお、メモリブロックＭＢ１［ｉ，ｊ］の有するメモリセルは、ＤＲＡＭに限定されない。例えば、メモリブロックＭＢ１［ｉ，ｊ］は、ＤＲＡＭの代わりに、２個のトランジスタと、１個の容量素子と、から構成されるゲインセル型の記憶装置（以後、２Ｔ１Ｃ型メモリセルという場合がある。）、又は、３個のトランジスタと、１個の容量素子と、から構成されるゲインセル型の記憶装置（以後、３Ｔ１Ｃ型メモリセルという場合がある。）、などを適用した構成としてもよい。これらの構成については、実施の形態２で後述する。
【００５０】
なお、図３（Ａ）では、メモリブロックＭＢ１［ｉ，ｊ］、回路ＤＩＶ１、メモリセルＭＣ−１、メモリセルＭＣ−ｋ、メモリセルＭＣ−Ｐ、配線ＷＬ［ｉ］、配線ＢＧＬ［ｊ］、配線ＳＧ［ｉ，ｊ］、配線ＢＬ［ｊ］−１、配線ＢＬ［ｊ］−ｋ、配線ＢＬ［ｊ］−Ｐ、配線Ｓ［ｊ］、配線ＢＧ［ｉ，ｊ］、配線ＧＮＤＬ、トランジスタＳＴ１、トランジスタＳＴ２、トランジスタＤＯ１、トランジスタＯＴ、容量素子ＤＣ１、容量素子ＤＣ２、容量素子Ｃのみ図示しており、それ以外の符号、記号、配線、回路、素子などは省略している。
【００５１】
＜動作例１＞
次に、図２のメモリセルアレイ１０３Ａ、及び図３（Ａ）のメモリブロックＭＢ１［ｉ，ｊ］を適用した場合の半導体装置の動作例について説明する。
【００５２】
＜＜書き込み動作＞＞
図４は、図２のメモリセルアレイ１０３Ａ、及び図３（Ａ）のメモリブロックＭＢ１［ｉ，ｊ］を適用した場合の半導体装置の書き込み動作の例を示すタイミングチャートである。図４のタイミングチャートは、配線ＷＬ［１］、配線ＷＬ［２］、配線Ｓ［１］、配線Ｓ［２］、配線Ｓ［ｎ］、配線ＢＧＬ［１］、配線ＢＧＬ［２］、配線ＢＧＬ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［１，２］、配線ＳＧ［１，ｎ］、ＯＴ２Ｇ［１，１］、ＯＴ２Ｇ［１，２］、ＯＴ２Ｇ［１，ｎ］、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐ、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐ、及び配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐのそれぞれの電位の時間変化を示している。なお、ＯＴ２Ｇ［１，１］、ＯＴ２Ｇ［１，２］、ＯＴ２Ｇ［１，ｎ］は、それぞれメモリブロックＭＢ１［１，１］、メモリブロックＭＢ１［１，２］、メモリブロックＭＢ１［１，ｎ］が有するトランジスタＯＴの第２ゲートを示している。なお、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐは、同時に信号を送受信しているため、まとめて図示している。配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐも同様に、同時に信号を送受信しているため、まとめて図示している。配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐも同様に同時に信号を送受信しているため、まとめて図示している。
【００５３】
また、図４のタイミングチャートは、メモリセルアレイ１０３Ａの１行目に有するメモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］にデータを書き込む動作を示している。
【００５４】
時刻Ｔ０から時刻Ｔ１までの間では、メモリブロックＭＢ１［ｉ，ｊ］の配線ＢＧ［ｉ，ｊ］の電位を低レベル電位ＧＮＤにする動作が行われている。配線ＢＧＬ［１］乃至配線ＢＧＬ［ｎ］の電位を低レベル電位ＧＮＤにすることによって、配線ＢＧ［１，１］乃至配線ＢＧ［ｍ、ｎ］の電位を低レベル電位ＧＮＤにする。なお、配線ＢＧ［ｉ，ｊ］の電位が低レベル電位ＧＮＤよりも低い場合、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を放電するには時間を有する場合がある。
【００５５】
時刻Ｔ１において、配線Ｓ［１］乃至配線Ｓ［ｎ］に低レベル電位ＧＮＤが与えられる。これにより、すべてのメモリブロックＭＢ１の有するトランジスタＳＴ１が導通状態となり、かつトランジスタＳＴ２が非導通状態となる。また、時刻Ｔ１において、配線ＷＬ［１］に高レベル電位ＶＤＤが与えられ、配線ＷＬ［２］乃至配線ＷＬ［ｍ］に低レベル電位ＧＮＤが与えられる。すべてのメモリブロックＭＢ１の有するトランジスタＳＴ１が導通状態となっているため、配線ＷＬ［１］と、配線ＳＧ［１，１］乃至配線ＳＧ［１、ｎ］と、は電気的に導通し、配線ＳＧ［１，１］乃至配線ＳＧ［１、ｎ］の電位は、高レベル電位ＶＤＤとなる。また、ｉ＝１を除いた全てのｉにおいて、配線ＷＬ［ｉ］と、配線ＳＧ［ｉ，１］乃至配線ＳＧ［ｉ、ｎ］と、は電気的に導通しているため、配線ＳＧ［ｉ，１］乃至配線ＳＧ［ｉ、ｎ］の電位は、低レベル電位ＧＮＤとなる。なお、メモリセルアレイ１０３Ａが有する、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］以外の配線ＳＧの電位の変化は図４のタイミングチャートには図示していない。
【００５６】
このとき、配線ＳＧ［ｉ，ｊ］と配線ＢＧ［ｉ，ｊ］は、メモリブロックＭＢ１［ｉ，ｊ］が有する容量素子ＤＣ１を介して接続しているため、容量素子ＤＣ１の第２端子に電位が生じる。また、メモリブロックＭＢ１［ｉ，ｊ］が有するトランジスタＤＯ１は、ダイオード接続となっているため、配線ＢＧ［ｉ，ｊ］の電位が配線ＢＧＬ［ｊ］の電位よりも低くなっている場合は、トランジスタＤＯ１に電流は流れず、配線ＢＧ［ｉ，ｊ］はフローティング状態となる。そのため、容量素子ＤＣ１の第２端子に電位が生じる関係で、メモリブロックＭＢ１［ｉ，ｊ］が有する全てのトランジスタＯＴの第２ゲートにも電位が生じる。このとき、メモリブロックＭＢ１［ｉ，ｊ］が有する全てのトランジスタＯＴの第２ゲートの電位は、容量素子ＤＣ１の容量及び容量素子ＤＣ２の容量によって定まる。ここで、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］によって生じる、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］が有するそれぞれのトランジスタＯＴの第２ゲートの電位を、ＶＯＴ２Ｇとする。本動作例では、電位ＶＯＴ２Ｇは、低レベル電位ＧＮＤよりも大きく、高レベル電位ＶＤＤよりも小さいものとする。これによって、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］のそれぞれのトランジスタＯＴは、しきい値電圧がマイナス側にシフトするため、それらのトランジスタＯＴの第１ゲートに高レベル電位ＶＤＤよりも低い電位を与えることによって、それらのトランジスタＯＴを導通状態にすることができる。
【００５７】
なお、トランジスタＯＴの第２ゲートの電位は、容量素子ＤＣ１、及び容量素子ＤＣ２のそれぞれが有する容量によって決定される。つまり、メモリブロックＭＢ１［ｉ，ｊ］の回路設計の段階で、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれが有するトランジスタＯＴの第２ゲートに印加したい電位に相当するような容量素子ＤＣ１、及び容量素子ＤＣ２のそれぞれの容量を決めてやればよい。
【００５８】
また、配線ＳＧ［ｉ，ｊ］と配線ＢＧ［ｉ，ｊ］との間に生じる寄生容量を、容量素子ＤＣ１の代わりとして、機能させることができる。このようにすることによって、メモリブロックＭＢ１［ｉ，ｊ］は、容量素子ＤＣ１を有さない構成にすることができる。
【００５９】
時刻Ｔ１から時刻Ｔ２の間において、配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐから、それぞれデータＤ［ｎ］−１乃至データＤ［ｎ］−Ｐがメモリセルアレイ１０３Ａに供給される。データＤ［ｎ］−１乃至データＤ［ｎ］−Ｐは、それぞれメモリブロックＭＢ１［１，ｎ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐの容量素子Ｃの第１端子に書き込まれる。なお、データＤ［ｎ］−１乃至データＤ［ｎ］−Ｐは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。
【００６０】
時刻Ｔ２において、配線Ｓ［ｎ］に高レベル電位ＶＤＤが与えられる。これにより、メモリブロックＭＢ１［１，ｎ］の有するトランジスタＳＴ１が非導通状態、トランジスタＳＴ２が導通状態となるので、メモリブロックＭＢ１［１，ｎ］の有する全てのトランジスタＯＴの第１ゲートに低レベル電位ＧＮＤが与えられる。このため、それらのトランジスタＯＴは非導通状態となる。これにより、時刻Ｔ１から時刻Ｔ２の間に書き込まれたデータが、メモリブロックＭＢ１［１，ｎ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持される。
【００６１】
また、配線ＳＧ［１，ｎ］には、メモリブロックＭＢ１［１，ｎ］の有するトランジスタＳＴ２を介して、低レベル電位ＧＮＤが入力される。このため、メモリブロックＭＢ１［１，ｎ］の有する容量素子ＤＣ１の電位が、時刻Ｔ０から時刻Ｔ１までの間の電位（低レベル電位ＧＮＤ）に戻るため、メモリブロックＭＢ１［１，ｎ］の有するトランジスタＯＴの第２ゲートは低レベル電位ＧＮＤとなる。
【００６２】
時刻Ｔ２から時刻Ｔ３までの間では、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ−１］が高レベル電位ＶＤＤとなっている。したがって、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ−１］の有する全てのトランジスタＯＴは、導通状態となる。
【００６３】
時刻Ｔ２から時刻Ｔ３までの間において、配線ＢＬ［ｎ−１］−１乃至配線ＢＬ［ｎ−１］−Ｐから、それぞれデータＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐの信号が送られる。データＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐの信号は、それぞれメモリブロックＭＢ１［１、ｎ−１］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに書き込まれる。なお、データＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。なお、メモリブロックＭＢ１［１、ｎ−１］に対するデータＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐの書き込み動作は、図４のタイミングチャートには図示していない。
【００６４】
時刻Ｔ３から時刻Ｔ４までの間において、メモリブロックＭＢ１［１，２］乃至メモリブロックＭＢ１［１，ｎ−２］に、データの書き込み動作が行われる。なお、メモリブロックＭＢ１［１，２］乃至メモリブロックＭＢ１［１，ｎ−２］に書き込まれるデータは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。
【００６５】
特に、時刻Ｔ４の直前において、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐから、それぞれデータＤ［２］−１乃至データＤ［２］−Ｐがメモリセルアレイ１０３Ａに供給される。データＤ［２］−１乃至データＤ［２］−Ｐは、それぞれメモリブロックＭＢ１［１，２］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐの容量素子Ｃの第１端子に書き込まれる。
【００６６】
時刻Ｔ４において、配線Ｓ［２］に高レベル電位ＶＤＤが与えられる。これにより、メモリブロックＭＢ１［１，２］の有するトランジスタＳＴ１が非導通状態となり、かつトランジスタＳＴ２が導通状態となるので、メモリブロックＭＢ１［１，２］の有する全てのトランジスタＯＴの第１ゲートに低レベル電位ＧＮＤが与えられる。このため、それらのトランジスタＯＴは非導通状態となる。これにより、時刻Ｔ４の直前に書き込まれたデータが、メモリブロックＭＢ１［１，２］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持される。
【００６７】
また、配線ＳＧ［１，２］には、メモリブロックＭＢ１［１，２］の有するトランジスタＳＴ２を介して、低レベル電位ＧＮＤが入力される。このため、メモリブロックＭＢ１［１，２］の有する容量素子ＤＣ１の電位が、時刻Ｔ０から時刻Ｔ１までの間の電位（低レベル電位ＧＮＤ）に戻るため、メモリブロックＭＢ１［１，２］の有するトランジスタＯＴの第２ゲートは低レベル電位ＧＮＤとなる。
【００６８】
時刻Ｔ４から時刻Ｔ５までの間は、配線Ｓ［１］に低レベル電位ＧＮＤが与えられている。これにより、メモリブロックＭＢ１［１，１］の有するトランジスタＳＴ１が導通状態となり、かつトランジスタＳＴ２が非導通状態となっているので、配線ＷＬ［１］と配線ＳＧ［１，１］とは、電気的に導通する。このため、配線ＷＬ［１］の電位が高レベル電位ＶＤＤとなるので、配線ＳＧ［１，１］の電位は高レベル電位ＶＤＤとなり、メモリブロックＭＢ１［１，１］の有する全てのトランジスタＯＴが導通状態となる。
【００６９】
このとき、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐから、それぞれデータＤ［１］−１乃至データＤ［１］−Ｐがメモリセルアレイ１０３Ａに供給される。データＤ［１］−１乃至データＤ［１］−Ｐは、それぞれメモリブロックＭＢ１［１，１］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐの容量素子Ｃ１の第１端子に書き込まれる。なお、データＤ［１］−１乃至データＤ［１］−Ｐは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。
【００７０】
時刻Ｔ５において、配線Ｓ［１］に高レベル電位ＶＤＤが与えられる。これにより、メモリブロックＭＢ１［１，１］の有するトランジスタＳＴ１が非導通状態となり、かつトランジスタＳＴ２が導通状態となるので、メモリブロックＭＢ１［１，１］の有する全てのトランジスタＯＴの第１ゲートに低レベル電位ＧＮＤが与えられる。このため、それらのトランジスタＯＴは非導通状態となる。これにより、時刻Ｔ４から時刻Ｔ５までの間に書き込まれたデータが、メモリブロックＭＢ１［１，１］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持される。
【００７１】
また、配線ＳＧ［１，１］には、メモリブロックＭＢ１［１，１］の有するトランジスタＳＴ２を介して、低レベル電位ＧＮＤが入力される。このため、メモリブロックＭＢ１［１，１］の有する容量素子ＤＣ１の電位が、時刻Ｔ０から時刻Ｔ１までの間の電位（低レベル電位ＧＮＤ）に戻るため、メモリブロックＭＢ１［１，１］の有するトランジスタＯＴの第２ゲートは低レベル電位ＧＮＤとなる。
【００７２】
時刻Ｔ６までにおいて、メモリセルアレイ１０３Ａの１行目に有するメモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］へのデータの書き込みが完了する。時刻Ｔ６において、配線ＷＬ［１］には低レベル電位ＧＮＤが印加され、かつ配線Ｓ［１］乃至配線Ｓ［ｎ］には、低レベル電位ＧＮＤが印加される。これにより、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］が有する全てのトランジスタＯＴを非導通状態にして、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］に書き込まれているデータを保持することができる。
【００７３】
メモリセルアレイ１０３Ａのｉ行目に有するメモリブロックＭＢ１［ｉ，１］乃至メモリブロックＭＢ１［ｉ，ｎ］へのデータの書き込みを行う場合、上記に示した配線ＷＬ［１］に接続されているメモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］へのデータの書き込みと同様に行えばよい。
【００７４】
＜＜読み出し動作＞＞
図５は、図２のメモリセルアレイ１０３Ａ、及び図３のメモリブロックＭＢ１［ｉ，ｊ］を適用した場合の半導体装置の読み出し動作の例を示すタイミングチャートである。図５のタイミングチャートは、図４のタイミングチャートと同様に、配線ＷＬ［１］、配線ＷＬ［２］、配線Ｓ［１］、配線Ｓ［２］、配線Ｓ［ｎ］、配線ＢＧＬ［１］、配線ＢＧＬ［２］、配線ＢＧＬ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［１，２］、配線ＳＧ［１，ｎ］、ＯＴ２Ｇ［１，１］、ＯＴ２Ｇ［１，２］、ＯＴ２Ｇ［１，ｎ］、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐ、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐ、及び配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐのそれぞれの電位の時間変化を示している。
【００７５】
また、図５のタイミングチャートは、メモリセルアレイ１０３Ａの１行目に有するメモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］からデータを読み出す動作を示している。
【００７６】
時刻Ｔ０から時刻Ｔ１までの間では、メモリブロックＭＢ１［ｉ，ｊ］の配線ＢＧ［ｉ，ｊ］の電位を低レベル電位ＧＮＤにする動作が行われている。配線ＢＧＬ［１］乃至配線ＢＧＬ［ｎ］の電位を低レベル電位ＧＮＤにすることによって、配線ＢＧ［１，１］乃至配線ＢＧ［ｍ、ｎ］の電位を低レベル電位ＧＮＤにする。なお、配線ＢＧ［ｉ，ｊ］の電位が低レベル電位ＧＮＤよりも低い場合、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を放電するには時間を有する場合がある。
【００７７】
時刻Ｔ１において、配線ＷＬ［１］に高レベル電位ＶＤＤが与えられ、配線ＷＬ［２］乃至配線ＷＬ［ｍ］に低レベル電位ＧＮＤが与えられる。また、配線Ｓ［１］に低レベル電位ＧＮＤが与えられ、配線Ｓ［２］乃至配線Ｓ［ｎ］に高レベル電位ＶＤＤが与えられる。これにより、メモリセルアレイ１０３Ａの１列目にあるメモリブロックＭＢ１が有する全てのトランジスタＳＴ１が導通状態となり、メモリセルアレイ１０３Ａの１列目にあるメモリブロックＭＢ１が有するトランジスタＳＴ２が非導通状態となる。また、メモリセルアレイ１０３Ａの２列目乃至ｎ列目にあるメモリブロックＭＢ１が有するトランジスタＳＴ１が非導通状態となり、メモリセルアレイ１０３Ａの２列目乃至ｎ列目にあるメモリブロックＭＢ１が有するトランジスタＳＴ２が導通状態となる。上記より、配線ＳＧ［１，１］は、高レベル電位ＶＤＤとなり、配線ＳＧ［１，２］乃至配線ＳＧ［１、ｎ］の電位は、高レベル電位ＶＤＤとならない。また、メモリブロックＭＢ１［１，２］乃至メモリブロックＭＢ１［１，ｎ］の有する全てのトランジスタＳＴ２が導通状態となっているため、配線ＳＧ［１，２］乃至配線ＳＧ［１、ｎ］の電位は、低レベル電位ＧＮＤとなる。また、ｉ＝１を除いた全てのｉにおいて、配線ＷＬ［ｉ］と、配線ＳＧ［ｉ，１］と、は電気的に導通しているため、配線ＳＧ［ｉ，１］の電位は、低レベル電位ＧＮＤとなる。また、ｉ＝１を除いた全てのｉにおいて、メモリブロックＭＢ１［ｉ，２］乃至メモリブロックＭＢ１［ｉ，ｎ］の有する全てのトランジスタＳＴ２が導通状態となっているため、配線ＳＧ［ｉ，２］乃至配線ＳＧ［ｉ，ｎ］の電位は、低レベル電位ＧＮＤとなる。なお、メモリセルアレイ１０３Ａが有する、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］以外の配線ＳＧの電位の変化は図５のタイミングチャートには図示していない。
【００７８】
このとき、配線ＳＧ［ｉ，ｊ］と配線ＢＧ［ｉ，ｊ］は、メモリブロックＭＢ１［ｉ，ｊ］が有する容量素子ＤＣ１を介して接続しているため、書き込み動作の時刻Ｔ１での動作と同様に、容量素子ＤＣ１の第２端子に電位が生じる。また、書き込み動作の時刻Ｔ１で説明したとおり、配線ＢＧ［ｉ，ｊ］の電位が配線ＢＧＬ［ｊ］の電位よりも低くなっている場合は、トランジスタＤＯ１に電流は流れず、配線ＢＧ［ｉ，ｊ］はフローティング状態となっているため、容量素子ＤＣ１の第２端子に電位が生じたとき、メモリブロックＭＢ１［ｉ，ｊ］が有する全てのトランジスタＯＴの第２ゲートにも電位が生じる。ここで、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］によって生じる、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］が有するそれぞれのトランジスタＯＴの第２ゲートの電位を、書き込み動作の時刻Ｔ１での動作と同様に、ＶＯＴ２Ｇとする。これによって、第２ゲートの電位がＶＯＴ２ＧとなったトランジスタＯＴは、しきい値電圧がマイナス側にシフトするため、トランジスタＯＴの第１ゲートに高レベル電位ＶＤＤよりも低い電位を与えることによって、それらのトランジスタＯＴを導通状態にすることができる。
【００７９】
また、電位ＶＯＴ２Ｇの定め方は、書き込み動作の説明を参照する。
【００８０】
時刻Ｔ１から時刻Ｔ２の間において、配線ＳＧ［１，１］の電位が高レベル電位ＶＤＤであるため、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐに、それぞれ保持されたデータＤ［１］−１乃至データＤ［１］−Ｐが出力される。なお、読み出されたデータＤ［１］−１乃至データＤ［１］−Ｐは、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐを経由し、セレクタ回路１０１、配線ＤＬ−１乃至配線ＤＬ−Ｐ、センスアンプ／プリチャージ回路１０２を介して、配線ＤＬ−１乃至配線ＤＬ−Ｐから出力される。
【００８１】
時刻Ｔ２において、配線Ｓ［２］に低レベル電位ＧＮＤが与えられる。これにより、メモリブロックＭＢ１［１，２］の有するトランジスタＳＴ１が導通状態、トランジスタＳＴ２が非導通状態となるので、配線ＷＬ［１］と、配線ＳＧ［１，１］と、配線ＳＧ［１，２］と、が電気的に導通する。このため、配線ＳＧ［１，２］の電位は、高レベル電位ＶＤＤになる。
【００８２】
配線ＳＧ［１，２］が高レベル電位ＶＤＤになることによって、メモリブロックＭＢ１［１，２］が有する容量素子ＤＣ１を介して、配線ＢＧ［１，２］の電位も変化する。このとき、メモリブロックＭＢ１［１，２］が有する全てのトランジスタＯＴの第２ゲートの電位がＶＯＴ２Ｇになるとする。これによって、メモリブロックＭＢ１［１，２］の全てのトランジスタＯＴは、しきい値電圧がマイナス側にシフトするため、それらのトランジスタＯＴの第１ゲートに高レベル電位ＶＤＤよりも低い電位を与えることによって、それらのトランジスタＯＴを導通状態にすることができる。
【００８３】
また、メモリブロックＭＢ１［１，２］の有する全てのトランジスタＯＴが導通状態となる。これにより、時刻Ｔ２から時刻Ｔ３の間でメモリブロックＭＢ１［１，２］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持されたデータＤ［２］−１乃至データＤ［２］−Ｐが、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐに出力される。なお、読み出されたデータＤ［２］−１乃至データＤ［２］−Ｐは、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐを経由し、セレクタ回路１０１、配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐ、センスアンプ／プリチャージ回路１０２を介して、配線ＤＬ−１乃至配線ＤＬ−Ｐから出力される。
【００８４】
時刻Ｔ３から時刻Ｔ４までの間において、メモリブロックＭＢ１［１，３］乃至メモリブロックＭＢ１［１，ｎ−１］からのデータの読み出し動作が行われる。
【００８５】
時刻Ｔ４において、配線Ｓ［ｎ］に低レベル電位ＧＮＤが与えられる。これにより、メモリブロックＭＢ１［１，ｎ］の有するトランジスタＳＴ１が導通状態、トランジスタＳＴ２が非導通状態となるので、配線ＷＬ［１］と、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］と、が電気的に導通となる。このため、配線ＳＧ［１，ｎ］の電位は、高レベル電位ＶＤＤになる。
【００８６】
配線ＳＧ［１，ｎ］が高レベル電位ＶＤＤになることによって、メモリブロックＭＢ１［１，ｎ］が有する容量素子ＤＣ１を介して、配線ＢＧ［１，ｎ］の電位も変化する。このとき、メモリブロックＭＢ１［１，ｎ］が有する全てのトランジスタＯＴの第２ゲートの電位がＶＯＴ２Ｇになるとする。これによって、メモリブロックＭＢ１［１，ｎ］の全てのトランジスタＯＴは、しきい値電圧がマイナス側にシフトするため、それらのトランジスタＯＴの第１ゲートに高レベル電位ＶＤＤよりも低い電位を与えることによって、それらのトランジスタＯＴを導通状態にすることができる。
【００８７】
また、メモリブロックＭＢ１［１，ｎ］の有する全てのトランジスタＯＴが導通状態となる。これにより、時刻Ｔ４から時刻Ｔ５の間でメモリブロックＭＢ１［１，ｎ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持されたデータＤ［ｎ］−１乃至データＤ［ｎ］−Ｐが、配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐに出力される。なお、読み出されたデータＤ［ｎ］−１乃至データＤ［ｎ］−Ｐは、配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐを経由し、セレクタ回路１０１、配線ＤＬＤ−１乃至配線ＤＬＤ−Ｐ、センスアンプ／プリチャージ回路１０２を介して、配線ＤＬ−１乃至配線ＤＬ−Ｐから出力される。
【００８８】
時刻Ｔ５までにおいて、メモリセルアレイ１０３Ａの１行目に有するメモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］からのデータの読み出しが完了する。時刻Ｔ５において、配線ＷＬ［１］には低レベル電位ＧＮＤが印加される。これにより、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］が有する全てのトランジスタＯＴを非導通状態にして、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］のデータを保持することができる。
【００８９】
なお、メモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］のいずれか一が有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐからデータを読み出したとき、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持されたデータの読み出し破壊が起こる。読み出し破壊後のリフレッシュ動作は、読み出し破壊の起きたメモリセルのトランジスタＯＴが導通状態のときに行うのが好ましい。つまり、データを読み出した直後にリフレッシュ動作を行うのがよい。又は、図５のタイミングチャートにおいて、時刻Ｔ５までにリフレッシュ動作を行うのがよい。
【００９０】
メモリセルアレイ１０３Ａのｉ行目に有するメモリブロックＭＢ１［ｉ，１］乃至メモリブロックＭＢ１［ｉ，ｎ］からのデータの読み出しを行う場合、上記に示した配線ＷＬ［１］に接続されているメモリブロックＭＢ１［１，１］乃至メモリブロックＭＢ１［１，ｎ］へのデータの読み出しの手順と同様に行えばよい。
【００９１】
なお、トランジスタＳＴ１、及びトランジスタＳＴ２は、活性層にシリコンを有するトランジスタであることが好ましい。また、トランジスタＤＯ１、及びトランジスタＯＴは、実施の形態７に記載するＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、良好なスイッチング特性を示し、オフ電流が極めて小さい性質を有しているため、非導通状態におけるリーク電流を小さくすることができる。このため、トランジスタＯＴにおいては、トランジスタＯＴの第２端子と容量素子Ｃの第１端子の間に長時間電荷を保持することができるため、リフレッシュ動作回数が少なくすることができる。また、トランジスタＤＯ１においては、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を長時間保持することができるため、少ない消費電力でトランジスタＯＴのしきい値電圧を制御することができる。
【００９２】
＜メモリブロックの構成例２＞
ここでは、メモリブロックの構成例１で述べたメモリブロックＭＢ１とは別の構成のメモリブロックを適用した半導体装置について、説明する。図１のメモリセルアレイの一例としたメモリセルアレイ１０３Ｂを図６（Ａ）に示す。メモリセルアレイ１０３Ｂは、図２（Ａ）に示したメモリセルアレイ１０３Ａに、配線ＩＮＴ［１］乃至配線ＩＮＴ［ｎ］を設けており、メモリブロックＭＢ１をメモリブロックＭＢ２に置き換えた構成となっている。なお、本明細書では、メモリブロックＭＢ２［１，１］乃至メモリブロックＭＢ２［ｍ，ｎ］をまとめてメモリブロックＭＢ２と表記する場合がある。
【００９３】
次に、メモリブロックＭＢ２［ｉ，ｊ］に着目して、その構成について説明する。メモリブロックＭＢ２［ｉ，ｊ］の接続構成は、図６（Ｂ）に示すとおりである。メモリブロックＭＢ２［ｉ，ｊ］は、ワード線分割回路の回路ＤＩＶ２と、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐと、を有している。メモリブロックＭＢ２［ｉ，ｊ］の回路ＤＩＶ２は、配線Ｓ［ｊ］と電気的に接続されている。メモリブロックＭＢ２［ｉ，ｊ］の回路ＤＩＶ２は、配線ＳＧ［ｉ，ｊ］によって、メモリブロックＭＢ２［ｉ，ｊ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐと電気的に接続されている。メモリブロックＭＢ２［ｉ，ｊ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐは、それぞれ配線ＢＬ［ｊ］−１乃至配線ＢＬ［ｊ］−Ｐと電気的に接続されている。
【００９４】
また、メモリブロックＭＢ２［ｉ，ｊ］の回路ＤＩＶ２は、配線ＢＧＬ［ｊ］と電気的に接続されている。配線ＢＧＬ［ｊ］は、メモリブロックＭＢ２［ｉ，ｊ］の回路ＤＩＶ２を介して、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。配線ＢＧ［ｉ，ｊ］は、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれと電気的に接続されている。配線ＩＮＴ［ｊ］は、回路ＤＩＶ２と電気的に接続されている。
【００９５】
配線ＷＬ［ｉ］は、ワード線として機能し、ｉ行目の全てのメモリブロックＭＢ２が有するメモリセルに対して、メモリセルへのデータの書き込み、又はデータの読み出しを行うときに、信号を入力するための配線である。
【００９６】
配線ＢＧＬ［ｊ］は、ｊ列目にある全てのメモリブロックＭＢ２が有するメモリセルに対して、該メモリセルが有するトランジスタのしきい値電圧の調整を行うための配線である。
【００９７】
配線ＩＮＴ［ｊ］は、ｊ列目にある全てのメモリブロックＭＢ２が有する配線ＢＧ［１，ｊ］乃至配線ＢＧ［ｍ，ｊ］の電位を低レベル電位ＧＮＤにするための配線である。なお、具体的な接続構成例については、後述する。
【００９８】
なお、図６（Ａ）では、メモリセルアレイ１０３Ｂ、メモリブロックＭＢ２［１，１］、メモリブロックＭＢ２［ｍ，１］、メモリブロックＭＢ２［１，ｎ］、メモリブロックＭＢ２［ｍ，ｎ］、回路ＤＩＶ２、メモリセルＭＣ−１、メモリセルＭＣ−Ｐ、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＢＧＬ［１］、配線ＢＧＬ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［ｍ，１］、配線ＳＧ［１，ｎ］、配線ＳＧ［ｍ，ｎ］、配線ＢＧ［１，１］、配線ＢＧ［ｍ，１］、配線ＢＧ［１，ｎ］、配線ＢＧ［ｍ，ｎ］、配線ＢＬ［１］−１、配線ＢＬ［１］−Ｐ、配線ＢＬ［ｎ］−１、配線ＢＬ［ｎ］−Ｐ、配線Ｓ［１］、配線Ｓ［ｎ］、配線ＩＮＴ［１］、配線ＩＮＴ［ｎ］のみ図示しており、それ以外の符号、記号、配線、回路などは省略している。
【００９９】
次に、メモリブロックＭＢ２［ｉ，ｊ］の具体的な回路例を図７（Ａ）に示す。
【０１００】
回路ＤＩＶ２は、トランジスタＳＴ１と、トランジスタＳＴ２と、トランジスタＤＯ１と、トランジスタＤＯ２と、容量素子ＤＣ１と、容量素子ＤＣ２と、を有している。メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれは、図３（Ａ）のメモリブロックＭＢ１［ｉ，ｊ］と同様に、トランジスタＯＴと、容量素子Ｃと、を有している。
【０１０１】
なお、トランジスタＳＴ１は、ｐチャネル型トランジスタであり、トランジスタＳＴ２は、ｎチャネル型トランジスタである。加えて、トランジスタＯＴ、トランジスタＤＯ１及びトランジスタＤＯ２は、ｎチャネル型トランジスタである。なお、トランジスタＯＴは、第１ゲートと、第２ゲートと、を有するデュアルゲート構造のトランジスタである。なお、図７（Ａ）に示している配線ＧＮＤＬは、低レベル電位ＧＮＤを与える配線である。
【０１０２】
トランジスタＳＴ１の第１端子は、配線ＷＬ［ｉ］と電気的に接続され、トランジスタＳＴ１の第２端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、トランジスタＳＴ１のゲートは、配線Ｓ［ｊ］と電気的に接続されている。トランジスタＳＴ２の第１端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、トランジスタＳＴ２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＳＴ２のゲートは、配線Ｓ［ｊ］と電気的に接続されている。トランジスタＤＯ１の第１端子は、配線ＢＧＬ［ｊ］と電気的に接続され、トランジスタＤＯ１の第２端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続され、トランジスタＤＯ１のゲートは、トランジスタＤＯ１の第２端子と電気的に接続されている。容量素子ＤＣ１の第１端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、容量素子ＤＣ１の第２端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。容量素子ＤＣ２の第１端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続され、容量素子ＤＣ２の第２端子は、配線ＧＮＤＬと電気的に接続されている。
【０１０３】
トランジスタＤＯ２の第１端子は、配線ＢＧ［ｉ，ｊ］と電気的に接続され、トランジスタＤＯ２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＤＯ２のゲートは、配線ＩＮＴ［ｊ］と電気的に接続されている。
【０１０４】
メモリブロックＭＢ２［ｉ，ｊ］が有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれの接続構成は、メモリセルアレイ１０３Ａ、及びメモリブロックＭＢ１の記載を参照する。
【０１０５】
なお、図７（Ａ）では、メモリブロックＭＢ２［ｉ，ｊ］、回路ＤＩＶ２、メモリセルＭＣ−１、メモリセルＭＣ−ｋ、メモリセルＭＣ−Ｐ、配線ＷＬ［ｉ］、配線ＢＧＬ［ｊ］、配線ＳＧ［ｉ，ｊ］、配線ＢＬ［ｊ］−１、配線ＢＬ［ｊ］−ｋ、配線ＢＬ［ｊ］−Ｐ、配線Ｓ［ｊ］、配線ＢＧ［ｉ，ｊ］、配線ＩＮＴ［ｊ］、配線ＧＮＤＬ、トランジスタＳＴ１、トランジスタＳＴ２、トランジスタＤＯ１、トランジスタＤＯ２、トランジスタＯＴ、容量素子ＤＣ１、容量素子ＤＣ２、容量素子Ｃのみ図示しており、それ以外の符号、記号、配線、回路、素子などは省略している。
【０１０６】
＜動作例２＞
次に、図６のメモリセルアレイ１０３Ｂ、及び図７のメモリブロックＭＢ２［ｉ，ｊ］を適用した場合の半導体装置の動作例について説明する。
【０１０７】
図６のメモリセルアレイ１０３Ｂ、及び図７のメモリブロックＭＢ２［ｉ，ｊ］の構成は、図２のメモリセルアレイ１０３Ａに配線ＩＮＴ［１］乃至配線ＩＮＴ［ｎ］を設け、図３のメモリブロックＭＢ１［ｉ，ｊ］にトランジスタＤＯ２を設けた構成なので、主な動作は、動作例１で記載したメモリセルアレイ１０３Ａ、及び図３のメモリブロックＭＢ１［ｉ，ｊ］を適用した場合の半導体装置とほぼ同様である。そのため、本動作例２では、動作例１と同じ動作については省略し、異なる動作について記載する。
【０１０８】
図７のメモリブロックＭＢ２の構成は、配線ＩＮＴ［ｊ］に高レベル電位ＶＤＤを印加することによって、トランジスタＤＯ２を導通状態にすることができる。これにより、配線ＩＮＴ［ｊ］を高レベル電位ＶＤＤにすることで、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を放電することができる。この動作によって、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれが有するトランジスタＯＴのしきい値電圧を初期状態にすることができる。
【０１０９】
なお、トランジスタＳＴ１、及びトランジスタＳＴ２は、活性層にシリコンを有するトランジスタであることが好ましい。また、トランジスタＤＯ１、トランジスタＤＯ２、及びトランジスタＯＴは、実施の形態７に記載するＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、良好なスイッチング特性を示し、オフ電流が極めて小さい性質を有しているため、非導通状態におけるリーク電流を小さくすることができる。このため、トランジスタＯＴにおいては、トランジスタＯＴの第２端子と容量素子Ｃの第１端子の間に長時間電荷を保持することができるため、リフレッシュ動作回数が少なくすることができる。また、トランジスタＤＯ１、及びトランジスタＤＯ２においては、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を長時間保持することができるため、少ない消費電力でトランジスタＯＴのしきい値電圧を制御することができる。
【０１１０】
＜メモリブロックの構成例３＞
ここでは、メモリブロックの構成例１で述べたメモリブロックＭＢ１、及びメモリブロックの構成例２で述べたメモリブロックＭＢ２とは別の構成のメモリブロックを適用した半導体装置について、説明する。図１のメモリセルアレイの一例としたメモリセルアレイ１０３Ｃを図８（Ａ）に示す。メモリセルアレイ１０３Ｃは、図２（Ａ）に示したメモリセルアレイ１０３Ａから、配線ＢＧＬ［１］乃至配線ＢＧＬ［ｎ］を除き、かつメモリブロックＭＢ１をメモリブロックＭＢ３に置き換えた構成となっている。なお、本明細書では、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［ｍ，ｎ］をまとめてメモリブロックＭＢ３と表記する場合がある。
【０１１１】
次に、メモリブロックＭＢ３［ｉ，ｊ］に着目して、その構成について説明する。メモリブロックＭＢ３［ｉ，ｊ］の接続構成は、図８（Ｂ）に示すとおりである。メモリブロックＭＢ３［ｉ，ｊ］は、ワード線分割回路の回路ＤＩＶ３と、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐと、を有している。メモリブロックＭＢ３［ｉ，ｊ］の回路ＤＩＶ３は、配線Ｓ［ｊ］と電気的に接続されている。メモリブロックＭＢ３［ｉ，ｊ］の回路ＤＩＶ３は、配線ＳＧ［ｉ，ｊ］によって、メモリブロックＭＢ３［ｉ，ｊ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐと電気的に接続されている。メモリブロックＭＢ３［ｉ，ｊ］のメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐは、それぞれ配線ＢＬ［ｊ］−１乃至配線ＢＬ［ｊ］−Ｐと電気的に接続されている。
【０１１２】
配線ＷＬ［ｉ］は、ワード線として機能し、ｉ行目の全てのメモリブロックＭＢ３が有するメモリセルに対して、メモリセルへのデータの書き込み、又はデータの読み出しを行うときに、信号を入力するための配線である。
【０１１３】
なお、図８（Ａ）では、メモリセルアレイ１０３Ｃ、メモリブロックＭＢ３［１，１］、メモリブロックＭＢ３［ｍ，１］、メモリブロックＭＢ３［１，ｎ］、メモリブロックＭＢ３［ｍ，ｎ］、回路ＤＩＶ３、メモリセルＭＣ−１、メモリセルＭＣ−Ｐ、配線ＷＬ［１］、配線ＷＬ［ｍ］、配線ＳＧ［１，１］、配線ＳＧ［ｍ，１］、配線ＳＧ［１，ｎ］、配線ＳＧ［ｍ，ｎ］、配線ＢＬ［１］−１、配線ＢＬ［１］−Ｐ、配線ＢＬ［ｎ］−１、配線ＢＬ［ｎ］−Ｐ、配線Ｓ［１］、配線Ｓ［ｎ］のみ図示しており、それ以外の符号、記号、配線、回路などは省略している。
【０１１４】
次に、メモリブロックＭＢ３［ｉ，ｊ］の具体的な回路例を図９に示す。
【０１１５】
回路ＤＩＶ３は、トランジスタＳＴ１と、トランジスタＳＴ２と、を有している。メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれは、トランジスタＯＴと、容量素子Ｃと、を有している。
【０１１６】
なお、トランジスタＳＴ１は、ｐチャネル型トランジスタであり、トランジスタＳＴ２は、ｎチャネル型トランジスタである。なお、状況に応じて、又は場合に応じて、トランジスタＳＴ１をｎチャネル型トランジスタとし、トランジスタＳＴ２をｐチャネル型トランジスタとしてもよい。加えて、トランジスタＯＴは、ｎチャネル型トランジスタである。なお、図９に示している配線ＧＮＤＬは、低レベル電位ＧＮＤを与える配線である。
【０１１７】
トランジスタＳＴ１の第１端子は、配線ＷＬ［ｉ］と電気的に接続され、トランジスタＳＴ１の第２端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、トランジスタＳＴ１のゲートは、配線Ｓ［ｊ］と電気的に接続されている。トランジスタＳＴ２の第１端子は、配線ＳＧ［ｉ，ｊ］と電気的に接続され、トランジスタＳＴ２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＳＴ２のゲートは、配線Ｓ［ｊ］と電気的に接続されている。
【０１１８】
メモリセルＭＣ−ｋ（ｋは１以上Ｐ以下の整数である。）に着目して、その構成について説明する。メモリセルＭＣ−ｋのトランジスタＯＴの第１端子は、配線ＢＬ［ｊ］−ｋと電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴの第２端子は、メモリセルＭＣ−ｋの容量素子Ｃの第１端子と電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴのゲートは、配線ＳＧ［ｉ，ｊ］と電気的に接続されている。
【０１１９】
なお、メモリブロックＭＢ３［ｉ，ｊ］の有するメモリセルは、ＤＲＡＭに限定されない。例えば、メモリブロックＭＢ３［ｉ，ｊ］は、ＤＲＡＭの代わりに、２Ｔ１Ｃ型メモリセル、又は、３Ｔ１Ｃ型メモリセルなどを適用した構成としてもよい。これらの構成については、実施の形態２で後述する。
【０１２０】
なお、図９では、メモリブロックＭＢ３［ｉ，ｊ］、回路ＤＩＶ３、メモリセルＭＣ−１、メモリセルＭＣ−ｋ、メモリセルＭＣ−Ｐ、配線ＷＬ［ｉ］、配線ＳＧ［ｉ，ｊ］、配線ＢＬ［ｊ］−１、配線ＢＬ［ｊ］−ｋ、配線ＢＬ［ｊ］−Ｐ、配線Ｓ［ｊ］、トランジスタＳＴ１、トランジスタＳＴ２、トランジスタＯＴ、容量素子Ｃのみ図示しており、それ以外の符号、記号、配線、回路、素子などは省略している。
【０１２１】
＜動作例３＞
次に、図８のメモリセルアレイ１０３Ｃ、及び図９のメモリブロックＭＢ３［ｉ，ｊ］を適用した場合の半導体装置の動作例について説明する。
【０１２２】
＜＜書き込み動作＞＞
図１０は、図８のメモリセルアレイ１０３Ｃ、及び図９のメモリブロックＭＢ３［ｉ，ｊ］を適用した場合の半導体装置の書き込み動作の例を示すタイミングチャートである。図１０のタイミングチャートは、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［ｍ］、配線Ｓ［１］、配線Ｓ［２］、配線Ｓ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［１，２］、配線ＳＧ［１，ｎ］、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐ、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐ、及び配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐのそれぞれの電位の時間変化を示している。なお、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐは、同時に信号を送受信しているため、まとめて図示している。配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐも同様に、同時に信号を送受信しているため、まとめて図示している。配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐも同様に同時に信号を送受信しているため、まとめて図示している。
【０１２３】
また、図１０のタイミングチャートは、メモリセルアレイ１０３Ｃの１行目に有するメモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］にデータを書き込む動作を示している。
【０１２４】
時刻Ｔ１において、配線ＷＬ［１］に高レベル電位ＶＤＤが与えられ、配線ＷＬ［２］乃至配線ＷＬ［ｍ］に低レベル電位ＧＮＤが与えられる。加えて、配線Ｓ［１］乃至配線Ｓ［ｎ］に低レベル電位ＧＮＤが与えられる。配線Ｓ［１］乃至配線Ｓ［ｎ］に低レベル電位ＧＮＤが与えられるので、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］の全てのトランジスタＳＴ１は導通状態になり、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］の全てのトランジスタＳＴ２は非導通状態となる。このため、配線ＷＬ［１］と、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］と、は電気的に導通するので、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］の電位は、高レベル電位ＶＤＤとなる。したがって、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］の有する全てのトランジスタＯＴは、導通状態となる。
【０１２５】
時刻Ｔ１から時刻Ｔ２までの間において、配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐから、それぞれデータＤ［ｎ］−１乃至データＤ［ｎ］−Ｐの信号が送られる。データＤ［ｎ］−１乃至データＤ［ｎ］−Ｐの信号は、それぞれメモリブロックＭＢ３［１、ｎ］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに書き込まれる。なお、データＤ［１］−１乃至データＤ［１］−Ｐは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。
【０１２６】
時刻Ｔ２において、配線Ｓ［ｎ］に高レベル電位ＶＤＤが入力される。これによって、メモリブロックＭＢ３［１，ｎ］のトランジスタＳＴ１が非導通状態となり、メモリブロックＭＢ３［１，ｎ］のトランジスタＳＴ２が導通状態となる。このため、配線ＳＧ［１，ｎ］の電位は低レベル電位ＧＮＤとなるので、メモリブロックＭＢ３［１，ｎ］の全てのトランジスタＯＴが非導通状態となる。これにより、時刻Ｔ１から時刻Ｔ２までの間に、メモリブロックＭＢ３［１，ｎ］に書き込まれたデータＤ［ｎ］−１乃至データＤ［ｎ］−Ｐを保持することができる。
【０１２７】
また、時刻Ｔ２から時刻Ｔ３までの間では、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ−１］が高レベル電位ＶＤＤとなっている。したがって、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ−１］の有する全てのトランジスタＯＴは、導通状態となる。
【０１２８】
時刻Ｔ２から時刻Ｔ３までの間において、配線ＢＬ［ｎ−１］−１乃至配線ＢＬ［ｎ−１］−Ｐから、それぞれデータＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐの信号が送られる。データＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐの信号は、それぞれメモリブロックＭＢ３［１、ｎ−１］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに書き込まれる。なお、データＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。なお、メモリブロックＭＢ３［１、ｎ−１］に対するデータＤ［ｎ−１］−１乃至データＤ［ｎ−１］−Ｐの書き込み動作は、図１０のタイミングチャートには図示していない。
【０１２９】
時刻Ｔ３から時刻Ｔ４までの間において、メモリブロックＭＢ３［１，２］乃至メモリブロックＭＢ３［１，ｎ−２］に、データの書き込み動作が行われる。なお、メモリブロックＭＢ３［１，２］乃至メモリブロックＭＢ３［１，ｎ−２］に書き込まれるデータは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。
【０１３０】
特に、時刻Ｔ４の直前において、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐから、それぞれデータＤ［２］−１乃至データＤ［２］−Ｐの信号が送られる。データＤ［２］−１乃至データＤ［２］−Ｐの信号は、それぞれメモリブロックＭＢ３［１、２］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに書き込まれる。
【０１３１】
時刻Ｔ４において、配線Ｓ［２］に高レベル電位ＶＤＤが入力される。これによって、メモリブロックＭＢ３［１，２］のトランジスタＳＴ１が非導通状態となり、メモリブロックＭＢ３［１，２］のトランジスタＳＴ２が導通状態となる。このため、配線ＳＧ［１，２］の電位は低レベル電位ＧＮＤとなるので、メモリブロックＭＢ３［１，２］の全てのトランジスタＯＴが非導通状態となる。これにより、時刻Ｔ４の直前に、メモリブロックＭＢ３［１，２］に書き込まれたデータＤ［２］−１乃至データＤ［２］−Ｐを保持することができる。
【０１３２】
また、時刻Ｔ４から時刻Ｔ５までの間では、配線ＳＧ［１，１］が高レベル電位ＶＤＤとなっている。したがって、メモリブロックＭＢ３［１，１］の有する全てのトランジスタＯＴ１は、導通状態となる。
【０１３３】
時刻Ｔ４から時刻Ｔ５までの間において、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐから、それぞれデータＤ［１］−１乃至データＤ［１］−Ｐの信号が送られる。データＤ［１］−１乃至データＤ［１］−Ｐの信号は、それぞれメモリブロックＭＢ３［１、１］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに書き込まれる。なお、データＤ［１］−１乃至データＤ［１］−Ｐは、図１の半導体装置１００の配線ＤＬ−１乃至配線ＤＬ−Ｐから入力されたデータである。
【０１３４】
時刻Ｔ５において、配線Ｓ［１］に高レベル電位ＶＤＤが入力される。これによって、メモリブロックＭＢ３［１，１］のトランジスタＳＴ１が非導通状態となり、メモリブロックＭＢ３［１，１］のトランジスタＳＴ２が導通状態となる。このため、配線ＳＧ［１，１］の電位は低レベル電位ＧＮＤとなるので、メモリブロックＭＢ３［１，１］の全てのトランジスタＯＴが非導通状態となる。これにより、時刻Ｔ４から時刻Ｔ５の間において、メモリブロックＭＢ３［１，１］に書き込まれたデータＤ［１］−１乃至データＤ［１］−Ｐを保持することができる。
【０１３５】
時刻Ｔ６までにおいて、メモリセルアレイ１０３Ｃの１行目に有するメモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］へのデータの書き込みが完了する。時刻Ｔ６において、配線ＷＬ［１］には低レベル電位ＧＮＤが印加され、かつ配線Ｓ［１］乃至配線Ｓ［ｎ］には、低レベル電位ＧＮＤが印加される。これにより、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］が有する全てのトランジスタＯＴを非導通状態にして、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］に書き込まれているデータを保持することができる。
【０１３６】
メモリセルアレイ１０３Ｃのｉ行目に有するメモリブロックＭＢ３［ｉ，１］乃至メモリブロックＭＢ３［ｉ，ｎ］へのデータの書き込みを行う場合、上記に示した配線ＷＬ［１］に接続されているメモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］へのデータの書き込みと同様に行えばよい。
【０１３７】
＜＜読み出し動作＞＞
図１１は、図８のメモリセルアレイ１０３Ｃ、及び図９のメモリブロックＭＢ３［ｉ，ｊ］を適用した場合の半導体装置の読み出し動作の例を示すタイミングチャートである。図１１のタイミングチャートは、図１０のタイミングチャートと同様に、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［ｍ］、配線Ｓ［１］、配線Ｓ［２］、配線Ｓ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［１，２］、配線ＳＧ［１，ｎ］、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐ、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐ、配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐの電位の時間変化を示している。
【０１３８】
また、図１１のタイミングチャートは、メモリセルアレイ１０３Ｃの１行目に有するメモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］からデータを読み出す動作を示している。
【０１３９】
時刻Ｔ１において、配線ＷＬ［１］に高レベル電位ＶＤＤが与えられ、配線ＷＬ［２］乃至配線ＷＬ［ｍ］に低レベル電位ＧＮＤが与えられる。加えて、配線Ｓ［１］に低レベル電位ＧＮＤが与えられ、配線Ｓ［２］乃至配線Ｓ［ｎ］に高レベル電位ＶＤＤが与えられる。配線Ｓ［１］に低レベル電位ＧＮＤが与えられるため、メモリブロックＭＢ３［１，１］のトランジスタＳＴ１は導通状態となり、メモリブロックＭＢ３［１，１］のトランジスタＳＴ２は非導通状態となる。加えて、配線Ｓ［２］乃至配線Ｓ［ｎ］に高レベル電位ＶＤＤが与えられるため、メモリブロックＭＢ３［１，２］乃至メモリブロックＭＢ３［１，ｎ］の全てのトランジスタＳＴ１は非導通状態になり、メモリブロックＭＢ３［１，２］乃至メモリブロックＭＢ３［１，ｎ］の全てのトランジスタＳＴ２は導通状態になる。このため、配線ＷＬ［１］と、配線ＳＧ［１，１］と、は電気的に導通するので、配線ＳＧ［１，１］の電位は、高レベル電位ＶＤＤとなる。したがって、メモリブロックＭＢ３［１，１］の有する全てのトランジスタＯＴは、導通状態となる。
【０１４０】
時刻Ｔ１から時刻Ｔ２までの間において、メモリブロックＭＢ３［１、１］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐから、それぞれデータＤ［１］−１乃至データＤ［ｎ］−Ｐの信号が出力される。データＤ［１］−１乃至データＤ［１］−Ｐの信号は、配線ＢＬ［１］−１乃至配線ＢＬ［１］−Ｐ、セレクタ回路１０１、及び配線ＤＬＤ−１、配線ＤＬＤ−Ｐを経由して、配線ＤＬ−１乃至配線ＤＬ−Ｐから出力される。
【０１４１】
時刻Ｔ２において、配線Ｓ［２］に低レベル電位ＧＮＤが与えられる。配線Ｓ［２］に低レベル電位ＧＮＤが与えられるため、メモリブロックＭＢ３［１，２］のトランジスタＳＴ１は導通状態となり、メモリブロックＭＢ３［１，２］のトランジスタＳＴ２は非導通状態となる。このため、配線ＷＬ［１］と、配線ＳＧ［１，１］と、配線ＳＧ［１，２］と、は電気的に導通するので、配線ＳＧ［１，２］の電位は、高レベル電位ＶＤＤとなる。したがって、メモリブロックＭＢ３［１，２］の有する全てのトランジスタＯＴは、導通状態となる。
【０１４２】
時刻Ｔ２から時刻Ｔ３までの間において、メモリブロックＭＢ３［１、２］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐから、それぞれデータＤ［２］−１乃至データＤ［２］−Ｐの信号が出力される。データＤ［２］−１乃至データＤ［２］−Ｐの信号は、配線ＢＬ［２］−１乃至配線ＢＬ［２］−Ｐ、セレクタ回路１０１、及び配線ＤＬＤ−１、配線ＤＬＤ−Ｐを経由して、配線ＤＬ−１乃至配線ＤＬ−Ｐから出力される。
【０１４３】
時刻Ｔ３から時刻Ｔ４までの間において、メモリブロックＭＢ３［１，３］乃至メモリブロックＭＢ３［１，ｎ−１］からのデータの読み出し動作が行われる。
【０１４４】
時刻Ｔ４において、配線Ｓ［ｎ］に低レベル電位ＧＮＤが与えられる。配線Ｓ［ｎ］に低レベル電位ＧＮＤが与えられるため、メモリブロックＭＢ３［１，ｎ］のトランジスタＳＴ１は導通状態となり、メモリブロックＭＢ３［１，ｎ］のトランジスタＳＴ２は非導通状態となる。このため、配線ＷＬ［１］と、配線ＳＧ［１，１］乃至配線ＳＧ［１，ｎ］と、は電気的に導通するので、配線ＳＧ［１，ｎ］の電位は、高レベル電位ＶＤＤとなる。したがって、メモリブロックＭＢ３［１，ｎ］の有する全てのトランジスタＯＴは、導通状態となる。
【０１４５】
時刻Ｔ４から時刻Ｔ５までの間において、メモリブロックＭＢ３［１、ｎ］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐから、それぞれデータＤ［ｎ］−１乃至データＤ［ｎ］−Ｐの信号が出力される。データＤ［ｎ］−１乃至データＤ［ｎ］−Ｐの信号は、配線ＢＬ［ｎ］−１乃至配線ＢＬ［ｎ］−Ｐ、セレクタ回路１０１、及び配線ＤＬＤ−１、配線ＤＬＤ−Ｐを経由して、配線ＤＬ−１乃至配線ＤＬ−Ｐから出力される。
【０１４６】
時刻Ｔ５までにおいて、メモリセルアレイ１０３Ｃの１行目に有するメモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］からのデータの読み出しが完了する。時刻Ｔ５において、配線ＷＬ［１］には低レベル電位ＧＮＤが印加される。これにより、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］が有する全てのトランジスタＯＴを非導通状態にして、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］のデータを保持することができる。
【０１４７】
なお、メモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］のいずれかのメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐからデータを読み出したとき、メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持されたデータの読み出し破壊が起こる。読み出し破壊後のリフレッシュ動作は、読み出し破壊の起きたメモリセルのトランジスタＯＴが導通状態のときに行うのが好ましい。つまり、データを読み出した直後にリフレッシュ動作を行うのがよい。又は、図１１のタイミングチャートにおいて、時刻Ｔ５までにリフレッシュ動作を行うのがよい。
【０１４８】
メモリセルアレイ１０３Ｃのｉ行目に有するメモリブロックＭＢ３［ｉ，１］乃至メモリブロックＭＢ３［ｉ，ｎ］からデータの読み出しを行う場合、上記に示した配線ＷＬ［１］に接続されているメモリブロックＭＢ３［１，１］乃至メモリブロックＭＢ３［１，ｎ］へのデータの書き込みと同様に行えばよい。
【０１４９】
なお、トランジスタＳＴ１、及びトランジスタＳＴ２は、活性層にシリコンを有するトランジスタであることが好ましい。また、トランジスタＯＴは、実施の形態７に記載するＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、良好なスイッチング特性を示し、オフ電流が極めて小さい性質を有しているため、非導通状態におけるリーク電流を小さくすることができる。このため、トランジスタＯＴにおいて、トランジスタＯＴの第２端子と容量素子Ｃの第１端子の間に長時間電荷を保持することができるため、リフレッシュ動作回数が少なくすることができる。
【０１５０】
＜その他の構成例＞
本発明の一態様は、上記に述べたメモリブロックＭＢ１を有するメモリセルアレイ１０３Ａ、メモリブロックＭＢ２を有するメモリセルアレイ１０３Ｂ、及びメモリブロックＭＢ３を有するメモリセルアレイ１０３Ｃ、又は、それらを有する半導体装置に限定されない。状況によって、場合によって、又は、必要に応じて、配線の取捨又は接続の変更、回路の取捨又は接続の変更、素子の取捨又は接続の変更などをすることができる。
【０１５１】
例えば、メモリブロックＭＢ１を有するメモリセルアレイ１０３Ａ、又はメモリブロックＭＢ２を有するメモリセルアレイ１０３Ｂを有する半導体装置で記載したトランジスタＤＯ１において、電流量をより大きくしたい場合は、トランジスタＤＯ１を、デュアルゲート構造にして、第１ゲートと第２ゲートを電気的に接続した構成にすればよい。
【０１５２】
メモリブロックＭＢ１のトランジスタＤＯ１をデュアルゲート構造にした場合を図３（Ｂ）に示す。図３（Ｂ）のメモリブロックＭＢ１［ｉ，ｊ］が有するトランジスタＤＯ１は、第１ゲートと、第２ゲートと、を有しており、トランジスタＤＯ１の第１ゲートは、トランジスタＤＯ１の第２ゲートと電気的に接続されている。このような構成にすることにより、配線ＢＧＬ［ｊ］と配線ＢＧ［ｉ，ｊ］との間に流れる電流量を、図３（Ａ）に示すメモリブロックＭＢ１［ｉ，ｊ］の構成よりも大きくすることができる。
【０１５３】
同様に、メモリブロックＭＢ２のトランジスタＤＯ１をデュアルゲート構造にした場合を図７（Ｂ）に示す。図７（Ｂ）のメモリブロックＭＢ２［ｉ，ｊ］が有するトランジスタＤＯ１は、第１ゲートと、第２ゲートと、を有しており、トランジスタＤＯ１の第１ゲートは、トランジスタＤＯ１の第２ゲートと電気的に接続されている。このような構成にすることにより、配線ＢＧＬ［ｊ］と配線ＢＧ［ｉ，ｊ］との間に流れる電流量を、図７（Ａ）に示すメモリブロックＭＢ２［ｉ，ｊ］の構成よりも大きくすることができる。
【０１５４】
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域が、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【０１５５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１５６】
（実施の形態２）
実施の形態１では、ＤＲＡＭで構成されたメモリセルアレイをワード線分割した構成を説明したが、本発明の一態様は、これに限定されない。例えば、２Ｔ１Ｃ型メモリセルで構成されたメモリセルアレイ、又は、３Ｔ１Ｃ型メモリセルで構成されたメモリセルアレイをワード線分割した構成としてもよい。本実施の形態では、実施の形態１で述べた半導体装置において、ＤＲＡＭとは別のメモリセルを適用した場合について、説明する。
【０１５７】
＜２Ｔ１Ｃ型メモリセル＞
図１２に、２Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ１［ｉ，ｊ］の構成を示す。
【０１５８】
図１２に示すメモリブロックＭＢ１［ｉ，ｊ］は、図２（Ａ）、（Ｂ）に示したメモリブロックＭＢ１［ｉ，ｊ］のメモリセルＭＣ−１乃至ＭＣ−Ｐを、２Ｔ１Ｃ型メモリセルとしたものである。
【０１５９】
メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれは、トランジスタＯＴ１と、トランジスタＯＴ２と、容量素子Ｃ１と、を有している。なお、トランジスタＯＴ１は、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有している。
【０１６０】
メモリセルＭＣ−ｋ（ｋは１以上Ｐ以下の整数である。）に着目して、その構成について説明する。メモリセルＭＣ−ｋのトランジスタＯＴ１の第１端子は、配線ＢＬ［ｊ］−ｋと電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴ１の第２端子は、トランジスタＯＴ２のゲートと、容量素子Ｃ１の第１端子と、に電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴ１の第１ゲートは、配線ＷＬ［ｉ］と電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴ１の第２ゲートは、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＬ［ｉ，ｊ］−ｋと電気的に接続されている。
【０１６１】
メモリセルＭＣ−ｈ（ｈは２以上ｎ以下の整数であり、メモリセルＭＣ−ｈは図１２に図示しない。）のトランジスタＯＴ２の第１端子は、メモリセルＭＣ−（ｈ−１）のトランジスタＯＴ２の第２端子と電気的に接続されている。メモリセルＭＣ−１のトランジスタＯＴ２の第１端子は、配線ＲＬ１［ｉ，ｊ］と電気的に接続され、メモリセルＭＣ−ＰのトランジスタＯＴ２の第２端子は、配線ＲＬ２［ｉ，ｊ］と電気的に接続されている。
【０１６２】
配線ＲＬ１［ｉ，ｊ］及び配線ＲＬ２［ｉ，ｊ］は、メモリブロックＭＢ１［ｉ，ｊ］の有するメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのデータを読み出すときに、該データの信号の入出力を行う配線である。具体的には、読み出しを行う１つのメモリセルに接続された配線ＣＬを除いた、配線ＣＬ［ｉ，ｊ］−１乃至配線ＣＬ［ｉ，ｊ］−Ｐに所定の電位を印加した状態で、配線ＲＬ１［ｉ，ｊ］及び配線ＲＬ２［ｉ，ｊ］のどちらか一方に所定の電位を印加することで、配線ＲＬ１［ｉ，ｊ］及び配線ＲＬ２［ｉ，ｊ］のどちらか他方から出力される電位を読み出すことで、該１つのメモリセルに保持されたデータを読み出す。
【０１６３】
配線ＣＬ［ｉ，ｊ］−ｋは、メモリブロックＭＢ１［ｉ，ｊ］のメモリセルＭＣ−ｋが有する容量素子Ｃ１の第２端子に対して、書き込み動作、又は読み出し動作時に、所定の電位を与えるための配線である。
【０１６４】
なお、１つのメモリセルに対して、配線ＣＬを１本設ける構成ではなく、図１３に示すとおり、１行のメモリブロックＭＢ１にあるｎ個のメモリセルＭＣ−ｋが有する全ての容量素子Ｃ１の第２端子と、配線ＣＬ［ｊ］−ｋと、を電気的に接続して、それらの容量素子Ｃ１の第２端子に、一括して所定の電位を与える構成としてもよい。但し、図１３は、配線ＣＬ［ｉ］−１とメモリセルＭＣ−１との電気的接続と、配線ＣＬ［ｉ］−ｋとメモリセルＭＣ−ｋとの電気的接続と、配線ＣＬ［ｉ］−ＰとメモリセルＭＣ−Ｐとの電気的接続と、を示しており、配線ＣＬ［ｉ］−１とメモリセルＭＣ−１の容量素子Ｃ１との電気的接続と、配線ＣＬ［ｉ］−ｋとメモリセルＭＣ−ｋの容量素子Ｃ１との電気的接続と、配線ＣＬ［ｉ］−ＰとメモリセルＭＣ−Ｐの容量素子Ｃ１との電気的接続と、を省略している。
【０１６５】
なお、図１３では、メモリブロックＭＢ１［ｉ，１］、メモリブロックＭＢ１［ｉ，ｎ］、回路ＤＩＶ１、メモリセルＭＣ−１、メモリセルＭＣ−ｋ、メモリセルＭＣ−Ｐ、配線ＷＬ［ｉ］、配線ＢＧＬ［１］、配線ＢＧＬ［ｎ］、配線Ｓ［１］、配線Ｓ［ｎ］、配線ＢＬ［１］−１、配線ＢＬ［１］−ｋ、配線ＢＬ［１］−Ｐ、配線ＢＬ［ｎ］−１、配線ＢＬ［ｎ］−ｋ、配線ＢＬ［ｎ］−Ｐ、配線ＳＧ［ｉ、１］、配線ＳＧ［ｉ、ｎ］、配線ＢＧ［ｉ、１］、配線ＢＧ［ｉ、ｎ］、配線ＣＬ［ｉ］−１、配線ＣＬ［ｉ］−ｋ、配線ＣＬ［ｉ］−Ｐ、配線ＲＬ１［ｉ，１］、配線ＲＬ２［ｉ，１］、配線ＲＬ１［ｉ，ｎ］、配線ＲＬ２［ｉ，ｎ］のみ図示しており、それ以外の符号、記号、配線、回路などは省略している。
【０１６６】
２Ｔ１Ｃ型メモリセルをメモリブロックＭＢ１［ｉ，ｊ］に適用する場合、メモリブロックＭＢ１［ｉ，ｊ］を図１２のような構成にすることによって、メモリブロックＭＢ１毎のデータの書き込み、又は読み出しを行うことができる。また、配線ＢＧ［ｉ，ｊ］の電位によって、メモリセルＭＣ−１乃至メモリセルＭＣ−ＰのそれぞれのトランジスタＯＴ１のしきい値電圧を制御することができる。
【０１６７】
また、図１４に２Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ２［ｉ，ｊ］の構成を示す。この構成にすることにより、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を容易に放電することができる。
【０１６８】
また、図１５に２Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ３［ｉ，ｊ］の構成を示す。このとき、トランジスタＯＴ１は、デュアルゲート構造でなくてよいので、第２ゲートを有していない。この構成にすることにより、ワード線分割回路の面積を小さくすることができるので、メモリセルアレイの単位面積当たりの記憶容量を増加させることができる。
【０１６９】
図１２、図１４、図１５のそれぞれのメモリブロックに適用しているメモリセルは、２Ｔ１Ｃ型メモリセルの構成となっているので、メモリブロックからデータの読み出しは、トランジスタＯＴ１を非導通状態で行われる。つまり、図１２、図１４、図１５のそれぞれのメモリブロックを適用することによって、トランジスタＯＴ１を導通状態にせずにデータの読み出しを行うことができるため、保持したデータの読み出し破壊を防ぐことができる。
【０１７０】
＜３Ｔ１Ｃ型メモリセル＞
図１６に、３Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ１［ｉ，ｊ］の構成を示す。
【０１７１】
図１６に示すメモリブロックＭＢ１［ｉ，ｊ］は、図２（Ａ）、（Ｂ）に示したメモリブロックＭＢ１［ｉ，ｊ］のメモリセルＭＣ−１乃至ＭＣ−Ｐを、３Ｔ１Ｃ型メモリセルとしたものである。
【０１７２】
メモリセルＭＣ−１乃至メモリセルＭＣ−Ｐのそれぞれは、トランジスタＯＴ３と、トランジスタＯＴ４と、トランジスタＯＴ５と、容量素子Ｃ２と、を有している。なお、トランジスタＯＴ３は、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有している。
【０１７３】
メモリセルＭＣ−ｋ（ｋは１以上Ｐ以下の整数である。）に着目して、その構成について説明する。メモリセルＭＣ−ｋのトランジスタＯＴ３の第１端子は、配線ＢＬ［ｊ］−ｋと電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴ３の第２端子は、トランジスタＯＴ５のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴ３の第１ゲートは、配線ＷＬ［ｉ］と電気的に接続され、メモリセルＭＣ−ｋのトランジスタＯＴ３の第２ゲートは、配線ＢＧ［ｉ，ｊ］と電気的に接続されている。トランジスタＯＴ４の第１端子は、配線ＢＬ［ｊ］−ｋと電気的に接続され、トランジスタＯＴ４の第２端子は、トランジスタＯＴ５の第１端子と電気的に接続され、トランジスタＯＴ４のゲートは、配線ＲＷＬと電気的に接続されている。容量素子Ｃ２の第２端子は、トランジスタＯＴ５の第２端子と、配線ＧＮＤＬと、に電気的に接続されている。
【０１７４】
配線ＲＷＬ［ｉ］は、読み出しワード線として機能する。具体的には、ｉ行目のメモリブロックＭＢ１に有する全てのメモリセルＭＣ−１乃至メモリセルＭＣ−Ｐに保持されているデータを読み出すとき、配線ＲＷＬ［ｉ］に所定の電位を与えることによって、それらのメモリセルのデータを読み出すことができる。
【０１７５】
図１６のような構成にすることによって、３Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ１［ｉ，ｊ］でも、ブロック毎のデータの書き込み、又は読み出しを行うことができる。また、配線ＢＧ［ｉ，ｊ］の電位によって、メモリセルＭＣ−１乃至メモリセルＭＣ−ＰのそれぞれのトランジスタＯＴ３のしきい値電圧を制御することができる。
【０１７６】
また、図１７に３Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ２［ｉ，ｊ］の構成を示す。この構成にすることにより、配線ＢＧ［ｉ，ｊ］にチャージされた電荷を容易に放電することができる。
【０１７７】
また、図１８に３Ｔ１Ｃ型メモリセルを適用したメモリブロックＭＢ３［ｉ，ｊ］の構成を示す。このとき、トランジスタＯＴ３は、デュアルゲート構造でなくてよいので、第２ゲートを有していない。この構成にすることにより、ワード線分割回路の面積を小さくすることができるので、メモリセルアレイの単位面積当たりの記憶容量を増加させることができる。
【０１７８】
図１６乃至図１８のそれぞれのメモリブロックに適用しているメモリセルは、３Ｔ１Ｃ型メモリセルの構成となっているので、メモリブロックからデータの読み出しは、トランジスタＯＴ３を非導通状態で行われる。つまり、図１６乃至図１８のそれぞれのメモリブロックを適用することによって、トランジスタＯＴ３を導通状態にせずにデータの読み出しを行うことができるため、保持したデータの読み出し破壊を防ぐことができる。
【０１７９】
また、本発明の一態様は、メモリブロックＭＢ１乃至メモリブロックＭＢ３のいずれかが有するＤＲＡＭ、２Ｔ１Ｃ型メモリセル、又は３Ｔ１Ｃ型メモリセルに限定されない。状況によって、場合によって、又は、必要に応じて、配線の取捨又は接続の変更、回路の取捨又は接続の変更、素子の取捨又は接続の変更などをすることができる。例えば、ＳＲＡＭ、又は３個のトランジスタから構成されるメモリセル（３Ｔ型メモリセルという場合がある。）を、メモリブロックＭＢ１乃至メモリブロックＭＢ３のいずれかに適用した構成でもよい。また、記憶装置に限定せず、撮像装置の撮像素子をブロック毎に構成すること、又は表示装置の表示素子をブロック毎に構成することもできる場合がある。
【０１８０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１８１】
（実施の形態３）
本発明の一態様に係る記憶装置の構成の一例について、図１９を用いながら説明する。
【０１８２】
図１９に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及びメモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コントロールロジック回路２６６０を有する。
【０１８３】
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。カラムデコーダ２６３１及び書き込み回路２６３４は、図１のセレクタ回路に相当する。プリチャージ回路２６３２は、実施の形態１、及び実施の形態２で説明した配線ＢＬ［１］−１乃至配線ＢＬ［ｎ］−Ｐ、配線ＲＬ１［ｉ，ｊ］又は配線ＲＬ２［ｉ，ｊ］のどちらか一方（図１９に図示していない）などをプリチャージする機能を有する。センスアンプ２６３３は、配線ＢＬ［１］−１乃至配線ＢＬ［ｎ］−Ｐから読み出されたデータ信号を増幅する機能を有する。プリチャージ回路２６３２及びセンスアンプ２６３３は、図１のセンスアンプ／プリチャージ回路１０２に相当する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。
【０１８４】
また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。
【０１８５】
また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。
【０１８６】
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
【０１８７】
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
【０１８８】
また、ｎチャネル型Ｓｉトランジスタと、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上することが可能な記憶装置２６００を提供できる。
【０１８９】
なお、本実施の形態の構成例は、図１９の構成に限定されない。例えば、実施の形態１、又は実施の形態２に適用する場合、周辺回路２６０１の一部、例えばプリチャージ回路２６３２又は／及びセンスアンプ２６３３をメモリセルアレイ２６１０の下層に設ける、などのように適宜構成を変更してもよい。
【０１９０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９１】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２０、図２１を用いて説明する。
【０１９２】
＜電子部品＞
図２０（Ａ）では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１９３】
上記実施の形態１、及び実施の形態２に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１９４】
後工程については、図２０（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０１９５】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１９６】
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
【０１９７】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１９８】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０１９９】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２００】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ７）。そして最終的な検査工程（ステップＳＴＰ８）を経て電子部品が完成する（ステップＳＴＰ９）。
【０２０１】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
【０２０２】
また、完成した電子部品の斜視模式図を図２０（Ｂ）に示す。図２０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２０（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図２０（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
【０２０３】
なお、本発明の一態様は、上記の電子部品４７００の形状に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。例えば、図２０（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
【０２０４】
ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
【０２０５】
ダイシング工程を行うことにより、図２０（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
【０２０６】
なお、本発明の一態様の素子基板の形状は、図２０（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図２０（Ｅ）に示す矩形形の半導体ウェハ４８１０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
【０２０７】
＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。
【０２０８】
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２１に示す。
【０２０９】
図２１（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロフォン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２１０】
図２１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２１１】
図２１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０２１２】
図２１（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様にかかる半導体装置は、スマートウォッチの各種集積回路に用いることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、又は表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図２１（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図２１（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
【０２１３】
図２１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
【０２１４】
図２１（Ｆ）は自動車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
【０２１５】
図２１（Ｇ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０２１６】
図２１（Ｈ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図２１（Ｈ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図２１（Ｈ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図２１（Ｈ）に示した携帯電話は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図２１（Ｈ）に示した携帯電話は、筐体５５０１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図２１（Ｈ）に示す携帯電話の向き（鉛直方向に対して携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、携帯電話の向きに応じて自動的に切り替えるようにすることができる。また、特に、指紋、静脈、虹彩、又は声紋など生体情報を取得するセンサを有する検出装置を設けることで、生体認証機能を有する携帯電話を実現することができる。
【０２１７】
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０２１８】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体��などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
【０２１９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２２０】
（実施の形態５）
本発明の一態様の記憶装置を備えることができるメモリカード（例えば、ＳＤカード）、ＵＳＢメモリ（ＵＳＢ；Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図２２を用いて、説明する。
【０２２１】
図２２（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
【０２２２】
図２２（Ｂ）はＳＤカードの外観の模式図であり、図２２（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
【０２２３】
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
【０２２４】
図２２（Ｄ）はＳＳＤの外観の模式図であり、図２２（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
【０２２５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２２６】
（実施の形態６）
本実施の形態では、本発明の一態様の記憶装置を備えることができるＲＦタグの使用例について図２３を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２３（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２３（Ｃ）参照）、乗り物類（自転車等、図２３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、又は携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２３（Ｅ）、図２３（Ｆ）参照）等に設けて使用することができる。
【０２２７】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２２８】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０２２９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２３０】
（実施の形態７）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
【０２３１】
なお、本発明の一態様に係るトランジスタは、実施の形態８で説明するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有することが好ましい。
【０２３２】
＜トランジスタの構成例１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図２４（Ａ）、図２４（Ｂ）、及び図２４（Ｃ）は、本発明の一態様に係るトランジスタの上面図及び断面図である。図２４（Ａ）は上面図であり、図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２４（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２３３】
トランジスタ１２００ａは、ゲート電極として機能する導電体１２０５、及び導電体１２６０と、ゲート絶縁層として機能する絶縁体１２２０、絶縁体１２２２、絶縁体１２２４と、及び絶縁体１２５０と、チャネルが形成される領域を有する金属酸化物１２３０と、ソース又はドレインの一方として機能する導電体１２４０ａ及び導電体１２４１ａと、ソース又はドレインの他方として機能する導電体１２４０ｂ及び導電体１２４１ｂと、絶縁体１２１４と、絶縁体１２１６と、絶縁体１２７０と、過剰酸素を有する絶縁体１２８０と、を有する。
【０２３４】
また、金属酸化物１２３０は、金属酸化物１２３０ａと、金属酸化物１２３０ａ上の金属酸化物１２３０ｂと、金属酸化物１２３０ｂ上の金属酸化物１２３０ｃと、を有する。なお、トランジスタ１２００ａをオンさせると、主として金属酸化物１２３０ｂに電流が流れる（チャネルが形成される）。一方、金属酸化物１２３０ａ及び金属酸化物１２３０ｃは、金属酸化物１２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０２３５】
＜＜層間絶縁膜、保護絶縁膜＞＞
絶縁体１２１４は、酸素や水素に対してバリア性を有する材料を用いるのが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを絶縁体１２１４に用いることができる。また、例えば、絶縁体１２１４に、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる水素と、水分などの不純物と、に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ１２００ａへの混入を防止することができる。また、トランジスタ１２００ａを構成する金属酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ１２００ａに対する保護膜として用いることに適している。
【０２３６】
絶縁体１２１６は、絶縁体１２１４上に設けられる。絶縁体１２１６には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの材料を用いることができる。
【０２３７】
絶縁体１２２０、及び絶縁体１２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体１２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ１２００ａを構成する金属酸化物に接して設けることにより、金属酸化物中の酸素欠損を補償することができる。なお、絶縁体１２２２と絶縁体１２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０２３８】
絶縁体１２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０２３９】
なお、絶縁体１２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２４０】
絶縁体１２２０及び絶縁体１２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体１２２２を有することで、特定の条件で絶縁体１２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体１２２２が負に帯電する場合がある。
【０２４１】
例えば、絶縁体１２２０、及び絶縁体１２２４に、酸化シリコンを用い、絶縁体１２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体１２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ１２００ａを構成する金属酸化物から導電体１２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体１２２２の電子捕獲準位に捕獲される。
【０２４２】
絶縁体１２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体１２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ１２００ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０２４３】
また、電子を捕獲する処理は、トランジスタの作製過程に行えばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハ処理）の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０２４４】
なお、絶縁体１２２０と絶縁体１２２４とを酸化シリコン、絶縁体１２２２を酸化ハフニウムで構成する場合、絶縁体１２２０及び絶縁体１２２４は、化学的気相成長法（ＣＶＤ法、原子層堆積（ＡＬＤ）法を含む）で形成し、絶縁体１２２２は、スパッタリング法で形成してもよい。なお、絶縁体１２２２の形成に、スパッタリング法を用いることで、絶縁体１２２２が低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
【０２４５】
また、絶縁体１２２０、絶縁体１２２２、絶縁体１２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。又は、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。又は、オン電流の大きいトランジスタを提供することができる。又は、サブスレッショルドスイング値の小さいトランジスタを提供することができる。又は、信頼性の高いトランジスタを提供することができる。絶縁体１２２０、絶縁体１２２２、絶縁体１２２４の材料と膜厚としては、好ましくは、それぞれ酸化窒化シリコン１０ｎｍ、酸化アルミニウム２０ｎｍ、酸化窒化シリコン３０ｎｍとするのがよい。より好ましくは、それぞれ酸化窒化シリコン５ｎｍ、酸化アルミニウム５ｎｍ、酸化窒化シリコン５ｎｍとするのがよい。
【０２４６】
また、絶縁体１２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、トランジスタ１２００ａを構成する金属酸化物からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
【０２４７】
絶縁体１２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０２４８】
また、絶縁体１２５０して、絶縁体１２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を金属酸化物１２３０に接して設けることにより、金属酸化物１２３０中の酸素欠損を低減することができる。
【０２４９】
また、絶縁体１２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、金属酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０２５０】
なお、絶縁体１２５０は、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４と同様の積層構造を有していてもよい。絶縁体１２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ１２００ａは、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ１２００ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０２５１】
また、図２４に示すトランジスタにおいて、金属酸化物１２３０と導電体１２６０の間に、絶縁体１２５０の他にバリア膜を設けてもよい。もしくは、金属酸化物１２３０ｃにバリア性があるものを用いてもよい。
【０２５２】
例えば、過剰酸素を含む絶縁膜を金属酸化物１２３０に接して設け、さらにバリア膜で包み込むことで、金属酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成より酸素が多い過飽和の状態とすることができる。また、金属酸化物１２３０への水素等の不純物の侵入を防ぐことができる。
【０２５３】
絶縁体１２７０は、導電体１２６０を覆うように設けてもよい。絶縁体１２８０に酸素が脱離する酸化物材料を用いる場合、導電体１２６０が、脱離した酸素により酸化することを防止するため、絶縁体１２７０は、酸素に対してバリア性を有する物質を用いる。
【０２５４】
例えば、絶縁体１２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体１２７０は、導電体１２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体１２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
【０２５５】
従って、導電体１２６０の酸化を抑制し、絶縁体１２８０から、脱離した酸素を効率的に金属酸化物１２３０へと供給することができる。
【０２５６】
＜＜金属酸化物＞＞
金属酸化物１２３０ａ、金属酸化物１２３０ｂ、及び金属酸化物１２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）等の金属酸化物で形成される。また、金属酸化物１２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２５７】
以下に、本発明に係る金属酸化物１２３０について説明する。
【０２５８】
金属酸化物１２３０に用いる金属酸化物としては、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【０２５９】
ここで、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２６０】
まず、図２７（Ａ）、図２７（Ｂ）、及び図２７（Ｃ）を用いて、本発明に係る金属酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２７には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
【０２６１】
図２７（Ａ）、図２７（Ｂ）、及び図２７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下の実数）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２６２】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（βは０以上の実数）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０２６３】
また、図２７に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
【０２６４】
図２７（Ａ）及び図２７（Ｂ）では、本発明の一態様の金属酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０２６５】
一例として、図２８に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２８は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２８に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０２６６】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２８に示すように、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０２６７】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０２６８】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の金属酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、金属酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０２６９】
ただし、金属酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０２７０】
例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０２７１】
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０２７２】
また、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する金属酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなるためである。
【０２７３】
一方、金属酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図２７（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０２７４】
従って、本発明の一態様に係る金属酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２７（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０２７５】
また、図２７（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する金属酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた金属酸化物が得られる。
【０２７６】
なお、金属酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、金属酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０２７７】
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
【０２７８】
なお、上記金属酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２７９】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２８０】
なお、高純度真性又は実質的に高純度真性である金属酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２８１】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２８２】
従って、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２８３】
ここで、金属酸化物中における各不純物の影響について説明する。
【０２８４】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２８５】
また、金属酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２８６】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該金属酸化物において、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２８７】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２８８】
不純物が十分に低減された金属酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０２８９】
続いて、該金属酸化物を２層構造、又は３層構造とした場合について述べる。金属酸化物Ｓ１、金属酸化物Ｓ２、及び金属酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、金属酸化物Ｓ２及び金属酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、について、図２９を用いて説明する。
【０２９０】
図２９（Ａ）は、絶縁体Ｉ１、金属酸化物Ｓ１、金属酸化物Ｓ２、金属酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２９（Ｂ）は、絶縁体Ｉ１、金属酸化物Ｓ２、金属酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、金属酸化物Ｓ１、金属酸化物Ｓ２、金属酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０２９１】
金属酸化物Ｓ１、金属酸化物Ｓ３は、金属酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近い。代表的には、金属酸化物Ｓ２の伝導帯下端のエネルギー準位は、金属酸化物Ｓ１及び金属酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、金属酸化物Ｓ２と金属酸化物Ｓ１とのそれぞれの伝導帯下端のエネルギー準位の差が０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。加えて、金属酸化物Ｓ２と金属酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位の差が、０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。すなわち、金属酸化物Ｓ２の電子親和力は、金属酸化物Ｓ１及び金属酸化物Ｓ３のそれぞれの電子親和力よりも高ければよく、具体的には、金属酸化物Ｓ１と金属酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であり、かつ金属酸化物Ｓ３と金属酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であることが好ましい。
【０２９２】
図２９（Ａ）、及び図２９（Ｂ）に示すように、金属酸化物Ｓ１、金属酸化物Ｓ２、金属酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、金属酸化物Ｓ１と金属酸化物Ｓ２との界面、又は金属酸化物Ｓ２と金属酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２９３】
具体的には、金属酸化物Ｓ１と金属酸化物Ｓ２、金属酸化物Ｓ２と金属酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物Ｓ１、金属酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０２９４】
このとき、キャリアの主たる経路は金属酸化物Ｓ２となる。金属酸化物Ｓ１と金属酸化物Ｓ２との界面、及び金属酸化物Ｓ２と金属酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２９５】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。金属酸化物Ｓ１、金属酸化物Ｓ３を設けることにより、トラップ準位を金属酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０２９６】
金属酸化物Ｓ１、金属酸化物Ｓ３は、金属酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、金属酸化物Ｓ２、金属酸化物Ｓ２と金属酸化物Ｓ１との界面、及び金属酸化物Ｓ２と金属酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、金属酸化物Ｓ１、金属酸化物Ｓ３には、図２７（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の金属酸化物を用いればよい。なお、図２７（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
【０２９７】
特に、金属酸化物Ｓ２に領域Ａで示される原子数比の金属酸化物を用いる場合、金属酸化物Ｓ１及び金属酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である金属酸化物を用いることが好ましい。また、金属酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である金属酸化物を用いることが好適である。
【０２９８】
＜＜ソース電極、ドレイン電極＞＞
導電体１２４０ａ、及び導電体１２４１ａと、導電体１２４０ｂ、及び導電体１２４１ｂとは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０２９９】
導電体１２４０ａ、導電体１２４１ａと、導電体１２４０ｂ、及び導電体１２４１ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。また、図では２層構造を示したが、単層構造又は３層以上の積層構造としてもよい。
【０３００】
例えば、導電体１２４０ａ及び導電体１２４０ｂに、チタン膜を用いて、導電体１２４１ａ、及び導電体１２４１ｂにアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０３０１】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０３０２】
＜＜ゲート電極＞＞
ゲート電極として機能する導電体１２０５ａ、及び導電体１２０５ｂについて説明する。図２４では、導電体１２０５ａ、及び導電体１２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、導電体１２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体１２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、金属酸化物１２３０への水素の拡散を抑制することができる。
【０３０３】
また、ゲート電極として機能する導電体１２６０ａ、及び導電体１２６０ｂは、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０３０４】
例えば、導電体１２６０ａにアルミニウムを用い、導電体１２６０ｂにチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０３０５】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０３０６】
また、導電体１２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム金属酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０３０７】
＜＜ｓ−ｃｈａｎｎｅｌ構造＞＞
また、図２４（Ｃ）に示すように、トランジスタ１２００ａは、金属酸化物１２３０ｂの側面を導電体１２６０で囲んでいる構造を有している。本明細書では、このように、チャネルが形成される領域をゲート電極の電界によって電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。この構造をとることで、導電体１２６０の電界によって、金属酸化物１２３０を電気的に取り囲むことができ、金属酸化物１２３０ｂの全体（バルク）にチャネルを形成することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
【０３０８】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
【０３０９】
＜トランジスタの構成例２＞
図２５にトランジスタ１２００ａとは別のトランジスタの構造の一例を示す。図２５（Ａ）はトランジスタ１２００ｂの上面を示す。また、図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２５（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０３１０】
なお、図２５に示すトランジスタ１２００ｂにおいて、図２４に示したトランジスタ１２００ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０３１１】
図２５に示す構造は、絶縁体１２８０に形成された開口部に、金属酸化物１２３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂの一方の端部と、絶縁体１２８０に形成された開口部の端部が一致している。さらに、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂの端部が、金属酸化物１２３０の端部の一部と一致している。従って、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂは、金属酸化物１２３０又は絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０３１２】
さらに、図２５に示すトランジスタ１２００ｂは、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ１２００ｂを提供することができる。
【０３１３】
＜トランジスタの構成例３＞
図２６には、トランジスタ１２００ａ及びトランジスタ１２００ｂとは別のトランジスタの構造の一例を示す。図２６（Ａ）はトランジスタ１２００ｃの上面を示す。なお、図の明瞭化のため、図２６（Ａ）において一部の膜は省略されている。また、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２６（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０３１４】
なお、図２６に示すトランジスタ１２００ｃにおいて、図２４に示したトランジスタ１２００ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０３１５】
図２６に示す構造は、金属酸化物１２３０に、ソース領域又はドレイン領域の一方として機能する領域１２４５ａ、及びソース領域又はドレイン領域の他方として機能する領域１２４５ｂとが設けられている。当該領域は、導電体１２６０をマスクとしてホウ素、リン、アルゴンなどの不純物を金属酸化物１２３０に添加することによって形成することができる。また、絶縁体１２８０を窒化珪素膜などの水素を含む絶縁体とすることで、水素を金属酸化物１２３０の一部に拡散させることで形成することができる。そのため、マスク枚数を削減、又は工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０３１６】
＜トランジスタの構成例４＞
図３０（Ａ）乃至図３０（Ｄ）は、トランジスタ１４００の上面図及び断面図である。図３０（Ａ）は、トランジスタ１４００の上面図であり、図３０（Ｂ）は図３０（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図３０（Ｃ）は一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。なお、トランジスタ１４００もトランジスタ１２００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。
【０３１７】
トランジスタ１４００は、基板１４５０と、基板１４５０上の絶縁体１４０１と、絶縁体１４０１上の導電体１４１４と、導電体１４１４を覆うように形成された絶縁体１４０２と、絶縁体１４０２上の絶縁体１４０３と、絶縁体１４０３上の絶縁体１４０４と、絶縁体１４０４上に、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３の順で形成された積層（まとめて金属酸化物１４３０と表記する場合がある。）と、金属酸化物１４３３上の絶縁体１４０６と、絶縁体１４０６上の導電体１４１２と、導電体１４１２の側面上の絶縁体１４０９と、絶縁体１４０４と金属酸化物１４３３と絶縁体１４０９と導電体１４１２とを覆うように形成された絶縁体１４０７と、絶縁体１４０７上の絶縁体１４０８と、を有する。
【０３１８】
絶縁体１４０６及び導電体１４１２は、少なくとも一部が導電体１４１４及び金属酸化物１４３２と重なる。導電体１４１２のチャネル長方向の側面端部と絶縁体１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁体１４０６はトランジスタ１４００のゲート絶縁体として機能し、導電体１４１２はトランジスタ１４００のゲート電極として機能し、絶縁体１４０９はトランジスタ１４００のサイドウォール絶縁体として機能する。
【０３１９】
金属酸化物１４３２は、金属酸化物１４３３及び絶縁体１４０６を介して導電体１４１２と重なる領域を有する。金属酸化物１４３１の外周が金属酸化物１４３２の外周と概略一致し、金属酸化物１４３３の外周が金属酸化物１４３１及び金属酸化物１４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周が金属酸化物１４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周が金属酸化物１４３３の外周より外側に位置してもよいし、金属酸化物１４３１の側面端部と、金属酸化物１４３３の側面端部とが概略一致する形状としてもよい。
【０３２０】
＜＜基板＞＞
基板１４５０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０３２１】
また、基板１４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０３２２】
可とう性基板である基板１４５０としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板１４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１４５０として好適である。
【０３２３】
＜＜下地絶縁体＞＞
絶縁体１４０１は、基板１４５０と導電体１４１４を電気的に分離させる機能を有する。
【０３２４】
絶縁体１４０１又は絶縁体１４０２は、単層構造又は積層構造の絶縁体で形成される。絶縁体を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
【０３２５】
また、絶縁体１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
【０３２６】
また、絶縁体１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０３２７】
絶縁体１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁体１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０３２８】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上かつ７００℃以下、又は１００℃以上かつ５００℃以下の範囲が好ましい。
【０３２９】
絶縁体１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。
【０３３０】
又は、絶縁体１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
【０３３１】
絶縁体１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体１４０４の成膜を行えばよい。又は、成膜後の絶縁体１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０３３２】
例えば、成膜後の絶縁体１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０３３３】
酸素導入方法には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。又は、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０３３４】
また、絶縁体１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０３３５】
絶縁体１４０３は、絶縁体１４０４に含まれる酸素が、導電体１４１４に含まれる金属と結びつき、絶縁体１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
【０３３６】
絶縁体１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁体１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
【０３３７】
絶縁体１４０３としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０３３８】
トランジスタ１４００は、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁体１４０２又は絶縁体１４０３に設けることが好ましい。例えば、絶縁体１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
【０３３９】
＜＜ゲート電極＞＞
導電体１４１２は、第１のゲート電極として機能する。また、導電体１４１２は、複数の導電体が重なった積層構造としてもよい。また、ゲート電極の導電体１４１４は第２のゲート電極として機能する。
【０３４０】
導電体１４１２及び導電体１４１４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電体の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０３４１】
また、導電体１４１２及び／又は導電体１４１４として、金属酸化物１４３１乃至金属酸化物１４３３のいずれか一を用いてもよい。この場合、金属酸化物１４３１乃至金属酸化物１４３３を導電体として機能させるため、別途工程を行う必要がある。具体的には、導電体１４１２及び／又は導電体１４１４として、金属酸化物１４３１乃至金属酸化物１４３３のいずれか一を形成し、絶縁体１４０７として窒化シリコンを、ＣＶＤ法など水素を含むプラズマを用いて成膜することによって、金属酸化物１４３１乃至金属酸化物１４３３の抵抗を下げることができる。これにより、金属酸化物１４３１乃至金属酸化物１４３３を導電体として、導電体１４１２又は導電体１４１４に用いることができる。
【０３４２】
＜＜金属酸化物層＞＞
金属酸化物１４３１の詳細は、図２４に示す金属酸化物１２３０ａの記載を参照すればよい。また、金属酸化物１４３２の詳細は、図２４に示す金属酸化物１２３０ｂの記載を参照すればよい。また、金属酸化物１４３３の詳細は、図２４に示す金属酸化物１２３０ｃの記載を参照すればよい。
【０３４３】
＜＜低抵抗領域＞＞
図３０（Ｄ）に図３０（Ｂ）の部分拡大図を示す。図３０（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、１４６１ｂ、１４６１ｃ、１４６１ｄ及び１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂ又は領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、又は１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物又は元素と言い換えてもよい。
【０３４４】
図３０（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電体１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁体１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁体１４０９又は絶縁体１４０６と接する。つまり、図３０（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁体１４０７と絶縁体１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電体１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電体１４１２の側面端部より距離ｄだけ導電体１４１２の内側に位置することが好ましい。このとき、絶縁体１４０６の膜厚ｔ４０６及び距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
【０３４５】
このように、金属酸化物１４３０の導電体１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００のチャネル形成領域と低抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄ及び領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００のオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
【０３４６】
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図３０（Ｄ）に示すように、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物１４３３上面から深くなるにしたがって、金属酸化物１４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電体１４１２の内側の近くに位置する、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部と導電体１４１２のチャネル長方向の側面端部との距離とする。
【０３４７】
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電体１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電体１４１２と重なる領域に形成されることが好ましい。
【０３４８】
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁体１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁体１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電体１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
【０３４９】
また、金属酸化物１４３３は絶縁体１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電体１４１２と重なる領域）より、絶縁体１４０７に含まれる元素の濃度が高い。
【０３５０】
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ―１４６１ｅの低抵抗領域１４５１、１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、１４６１ｃを形成するためのドーパント、及び低抵抗領域１４５１、１４５２に絶縁体１４０７から添加される元素が該当する。
【０３５１】
なおトランジスタ１４００では低抵抗領域１４５１、１４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
【０３５２】
＜＜ゲート絶縁膜＞＞
絶縁体１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
【０３５３】
また、絶縁体１４０６は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
【０３５４】
また、例えば、酸化シリコン又は酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０３５５】
＜＜層間絶縁膜、保護絶縁膜＞＞
【０３５６】
絶縁体１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁体１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
【０３５７】
絶縁体１４０７としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０３５８】
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１４０７に適用するのに好ましい。
【０３５９】
絶縁体１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁体１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁体１４０８は上記材料の積層であってもよい。
【０３６０】
＜トランジスタの構成例５＞
図３１（Ａ）及び図３１（Ｂ）は、トランジスタ１６００の上面図及び断面図である。図３１（Ａ）は上面図であり、図３１（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図３１（Ｂ）に相当する。なお、図３１（Ａ）及び図３１（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
【０３６１】
図３１（Ｂ）に示すトランジスタ１６００は、第１のゲートとして機能する導電体１６０９と、第２のゲートとして機能する導電体１６０８と、半導体１６０２と、ソース及びドレインとして機能する導電体１６０３及び導電体１６０４と、絶縁体１６０１と、絶縁体１６０５と、絶縁体１６０６と、絶縁体１６０７と、を有する。
【０３６２】
導電体１６０９は、絶縁表面上に設けられる。導電体１６０９と、半導体１６０２とは、絶縁体１６０１を間に挟んで、互いに重なる。また、導電体１６０８と、半導体１６０２とは、絶縁体１６０５、絶縁体１６０６及び絶縁体１６０７を間に挟んで、互いに重なる。また、導電体１６０３及び導電体１６０４は、半導体１６０２に、接続されている。
【０３６３】
導電体１６０９及び導電体１６０８の詳細は、図３０に示す導電体１４１２又は導電体１４１４の記載を参照すればよい。
【０３６４】
導電体１６０９と導電体１６０８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６００は、第２のゲート電極として機能する導電体１６０８を設けることで、しきい値電圧を安定化させることが可能になる。なお、導電体１６０８は、場合によっては省略してもよい。
【０３６５】
半導体１６０２の詳細は、図２４に示す金属酸化物１２３０ｂの記載を参照すればよい。また、半導体１６０２は、一層でも良いし、複数の半導体層の積層でも良い。
【０３６６】
導電体１６０３及び導電体１６０４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電体の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０３６７】
また、導電体１６０３及び導電体１６０４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０３６８】
絶縁体１６０１の詳細は、図３０に示す絶縁体１４０６の記載を参照すればよい。
【０３６９】
なお、図３１（Ｂ）では、半導体１６０２、導電体１６０３及び導電体１６０４上に、順に積層された絶縁体１６０５乃至絶縁体１６０７が設けられている場合を例示しているが、半導体１６０２、導電体１６０３及び導電体１６０４上に設けられる絶縁体は、一層でも良いし、複数の絶縁体の積層でも良い。
【０３７０】
半導体１６０２に酸化物半導体を用いた場合、絶縁体１６０６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６０２に供給する機能を有する絶縁体であることが望ましい。ただし、絶縁体１６０６を半導体１６０２上に直接設けると、絶縁体１６０６の形成時に半導体１６０２にダメージが与えられる場合、図３１（Ｂ）に示すように、絶縁体１６０５を半導体１６０２と絶縁体１６０６の間に設けると良い。絶縁体１６０５は、その形成時に半導体１６０２に与えるダメージが絶縁体１６０６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁体であることが望ましい。ただし、半導体１６０２に与えられるダメージを小さく抑えつつ、半導体１６０２上に絶縁体１６０６を直接形成することができるのであれば、絶縁体１６０５は必ずしも設けなくとも良い。
【０３７１】
例えば、絶縁体１６０５及び絶縁体１６０６として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０３７２】
絶縁体１６０７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁体１６０７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０３７３】
絶縁体は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁体は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁体は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０３７４】
絶縁体１６０７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体１６０２に侵入するのを防ぐことができる。半導体１６０２に酸化物半導体を用いる場合、酸化物半導体に侵入した水又は水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁体１６０７を用いることで、トランジスタ１６００の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０３７５】
また、半導体１６０２に酸化物半導体を用いる場合、絶縁体１６０７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６００の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０３７６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３７７】
（実施の形態８）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
【０３７８】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【０３７９】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
【０３８０】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３８１】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３８２】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３８３】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３８４】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３８５】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３２（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
【０３８６】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３２（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３２（Ｅ）に示す。図３２（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図３２（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図３２（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３８７】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３８８】
図３３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３８９】
図３３（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
【０３９０】
また、図３３（Ｂ）及び図３３（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３３（Ｄ）及び図３３（Ｅ）は、それぞれ図３３（Ｂ）及び図３３（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３９１】
図３３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３９２】
図３３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３９３】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３９４】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３９５】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３９６】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３９７】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３９８】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３４（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３４（Ｂ）に示す。図３４（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３９９】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３４（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４００】
図３４（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４０１】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４０２】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４０３】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４０４】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４０５】
図３５に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３５（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３５（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３５（Ａ）及び図３５（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
【０４０６】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４０７】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４０８】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４０９】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４１０】
図３６は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３６より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３６より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３６より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４１１】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４１２】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０４１３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０４１４】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４１５】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４１６】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
【０４１７】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、又は酸化物半導体中の不純物などが挙げられる。
【０４１８】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。又は、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０４１９】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０４２０】
トランジスタのしきい値電圧のマイナスシフトの抑制、又はトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０４２１】
一方で、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、又は酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、又は欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０４２２】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０４２３】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０４２４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４２５】
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
【０４２６】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【０４２７】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【０４２８】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０４２９】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【０４３０】
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【０４３１】
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【０４３２】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０４３３】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０４３４】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０４３５】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０４３６】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０４３７】
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０４３８】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子ことをいう。
【０４３９】
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
【０４４０】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０４４１】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０４４２】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【０４４３】
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【０４４４】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０４４５】
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【０４４６】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【０４４７】
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【０４４８】
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【０４４９】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【０４５０】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０４５１】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０４５２】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０４５３】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０４５４】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０４５５】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
【０４５６】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０４５７】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０４５８】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０４５９】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０４６０】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０４６１】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０４６２】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０４６３】
＜＜高レベル電位と低レベル電位について＞＞
本明細書において、ある配線に高レベル電位が印加される、と記載する場合、該高レベル電位は、その配線に接続されているゲートを有するｎ型トランジスタを導通状態にする大きさの電位か、又は、その配線に接続されているゲートを有するｐ型トランジスタを非導通状態にする大きさの電位か、の少なくともどちらか一方を示す場合がある。そのため、異なる２つ以上の配線に高レベル電位が印加されている場合、それぞれの配線に印加されている高レベル電位の大きさは、互いに異なる場合がある。
【０４６４】
本明細書において、ある配線に低レベル電位が印加される、と記載する場合、該低レベル電位は、その配線に接続されているゲートを有するｎ型トランジスタを非導通状態にする大きさの電位か、又は、その配線に接続されているゲートを有するｐ型トランジスタを導通状態にする大きさの電位か、の少なくともどちらか一方を示す場合がある。そのため、異なる２つ以上の配線に低レベル電位が印加されている場合、それぞれの配線に印加されている低レベル電位の大きさは、互いに異なる場合がある。
【０４６５】
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
【０４６６】
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０４６７】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【０４６８】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【０４６９】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【０４７０】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０４７１】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０４７２】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０４７３】
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。したがって、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。したがって、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
【０４７４】
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
【符号の説明】
【０４７５】
ＤＬ−１    配線
ＤＬ−Ｐ    配線
ＤＬＤ−１    配線
ＤＬＤ−Ｐ    配線
ＳＥＬ［１］    配線
ＳＥＬ［ｊ］    配線
ＳＥＬ［ｎ］    配線
ＢＬ［１］−１    配線
ＢＬ［１］−Ｐ    配線
ＢＬ［ｊ］−１    配線
ＢＬ［ｊ］−ｋ    配線
ＢＬ［ｊ］−Ｐ    配線
ＢＬ［ｎ］−１    配線
ＢＬ［ｎ］−Ｐ    配線
Ｓ［１］    配線
Ｓ［ｊ］    配線
Ｓ［ｎ］    配線
ＭＢ１    メモリブロック
ＭＢ１［１，１］    メモリブロック
ＭＢ１［ｍ，１］    メモリブロック
ＭＢ１［１，ｎ］    メモリブロック
ＭＢ１［ｍ，ｎ］    メモリブロック
ＭＢ１［ｉ，ｊ］    メモリブロック
ＭＢ２［１，１］    メモリブロック
ＭＢ２［ｍ，１］    メモリブロック
ＭＢ２［１，ｎ］    メモリブロック
ＭＢ２［ｍ，ｎ］    メモリブロック
ＭＢ２［ｉ，ｊ］    メモリブロック
ＭＢ３［１，１］    メモリブロック
ＭＢ３［ｍ，１］    メモリブロック
ＭＢ３［１，ｎ］    メモリブロック
ＭＢ３［ｍ，ｎ］    メモリブロック
ＭＢ３［ｉ，ｊ］    メモリブロック
ＤＩＶ１    回路
ＤＩＶ２    回路
ＤＩＶ３    回路
ＭＣ−１    メモリセル
ＭＣ−ｋ    メモリセル
ＭＣ−Ｐ    メモリセル
ＷＬ［１］    配線
ＷＬ［ｉ］    配線
ＷＬ［ｍ］    配線
ＢＧＬ［１］    配線
ＢＧＬ［ｎ］    配線
ＳＧ［１，１］    配線
ＳＧ［ｍ，１］    配線
ＳＧ［１，ｎ］    配線
ＳＧ［ｍ，ｎ］    配線
ＳＧ［ｉ，ｊ］    配線
ＢＧ［１，１］    配線
ＢＧ［ｍ，１］    配線
ＢＧ［１，ｎ］    配線
ＢＧ［ｍ，ｎ］    配線
ＢＧ［ｉ，ｊ］    配線
ＩＮＴ［１］    配線
ＩＮＴ［ｊ］    配線
ＩＮＴ［ｎ］    配線
ＧＮＤＬ    配線
ＳＴ１    トランジスタ
ＳＴ２    トランジスタ
ＤＯ１    トランジスタ
ＤＯ２    トランジスタ
ＤＣ１    容量素子
ＤＣ２    容量素子
ＯＴ    トランジスタ
Ｃ    容量素子
ＯＴ１    トランジスタ
ＯＴ２    トランジスタ
ＯＴ３    トランジスタ
ＯＴ４    トランジスタ
ＯＴ５    トランジスタ
Ｃ１    容量素子
Ｃ２    容量素子
ＣＬ［ｉ，ｊ］−１    配線
ＣＬ［ｉ，ｊ］−ｋ    配線
ＣＬ［ｉ，ｊ］−Ｐ    配線
ＣＬ［ｉ］−１    配線
ＣＬ［ｉ］−ｋ    配線
ＣＬ［ｉ］−Ｐ    配線
ＲＬ１［ｉ，１］    配線
ＲＬ２［ｉ，１］    配線
ＲＬ１［ｉ，ｎ］    配線
ＲＬ２［ｉ，ｎ］    配線
ＲＬ１［ｉ，ｊ］    配線
ＲＬ２［ｉ，ｊ］    配線
ＲＷＬ［ｉ］    配線
ＳＴＰ１    ステップ
ＳＴＰ２    ステップ
ＳＴＰ３    ステップ
ＳＴＰ４    ステップ
ＳＴＰ５    ステップ
ＳＴＰ６    ステップ
ＳＴＰ７    ステップ
ＳＴＰ８    ステップ
ＳＴＰ９    ステップ
Ｉ１    絶縁体
Ｉ２    絶縁体
Ｓ１    金属酸化物
Ｓ２    金属酸化物
Ｓ３    金属酸化物
１００    半導体装置
１０１    セレクタ回路
１０２    センスアンプ／プリチャージ回路
１０３  メモリセルアレイ
１０３Ａ  メモリセルアレイ
１０３Ｂ  メモリセルアレイ
１０３Ｃ  メモリセルアレイ
１２００ａ    トランジスタ
１２００ｂ    トランジスタ
１２００ｃ    トランジスタ
１２０５    導電体
１２０５ａ    導電体
１２０５ｂ    導電体
１２１４    絶縁体
１２１６    絶縁体
１２２０    絶縁体
１２２２    絶縁体
１２２４    絶縁体
１２３０    金属酸化物
１２３０ａ    金属酸化物
１２３０ｂ    金属酸化物
１２３０ｃ    金属酸化物
１２４０ａ    導電体
１２４０ｂ    導電体
１２４１ａ    導電体
１２４１ｂ    導電体
１２４５ａ    領域
１２４５ｂ    領域
１２５０    絶縁体
１２６０    導電体
１２６０ａ    導電体
１２６０ｂ    導電体
１２７０    絶縁体
１２８０    絶縁体
１４００    トランジスタ
１４０１    絶縁体
１４０２    絶縁体
１４０３    絶縁体
１４０４    絶縁体
１４０６    絶縁体
１４０７    絶縁体
１４０８    絶縁体
１４０９    絶縁体
１４１２    導電体
１４１４    導電体
１４３０    金属酸化物
１４３１    金属酸化物
１４３２    金属酸化物
１４３３    金属酸化物
１４５０    基板
１４５１    低抵抗領域
１４５２    低抵抗領域
１４６１ａ    領域
１４６１ｂ    領域
１４６１ｃ    領域
１４６１ｄ    領域
１４６１ｅ    領域
１６００    トランジスタ
１６０１    絶縁体
１６０２    半導体
１６０３    導電体
１６０４    導電体
１６０５    絶縁体
１６０６    絶縁体
１６０７    絶縁体
１６０８    導電体
１６０９    導電体
２６００    記憶装置
２６０１    周辺回路
２６１０    メモリセルアレイ
２６２１    ローデコーダ
２６２２    ワード線ドライバ回路
２６３０    ビット線ドライバ回路
２６３１    カラムデコーダ
２６３２    プリチャージ回路
２６３３    センスアンプ
２６３４    書き込み回路
２６４０    出力回路
２６６０    コントロールロジック回路
４０００    ＲＦタグ
４７００    電子部品
４７０１    リード
４７０２    プリント基板
４７０３    回路部
４７０４    回路基板
４８００    半導体ウェハ
４８０１    ウェハ
４８０１ａ    ウェハ
４８０２    回路部
４８０３    スペーシング
４８０３ａ    スペーシング
４８１０    半導体ウェハ
５１００    ＵＳＢメモリ
５１０１    筐体
５１０２    キャップ
５１０３    ＵＳＢコネクタ
５１０４    基板
５１０５    メモリチップ
５１０６    コントローラチップ
５１１０    ＳＤカード
５１１１    筐体
５１１２    コネクタ
５１１３    基板
５１１４    メモリチップ
５１１５    コントローラチップ
５１５０    ＳＳＤ
５１５１    筐体
５１５２    コネクタ
５１５３    基板
５１５４    メモリチップ
５１５５    メモリチップ
５１５６    コントローラチップ
５２０１    筐体
５２０２    筐体
５２０３    表示部
５２０４    表示部
５２０５    マイクロフォン
５２０６    スピーカ
５２０７    操作キー
５２０８    スタイラス
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５５０１    筐体
５５０２    表示部
５５０３    マイク
５５０４    スピーカ
５５０５    操作ボタン
５６０１    第１筐体
５６０２    第２筐体
５６０３    第１表示部
５６０４    第２表示部
５６０５    接続部
５６０６    操作キー
５７０１    車体
５７０２    車輪
５７０３    ダッシュボード
５７０４    ライト
５８０１    第１筐体
５８０２    第２筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
５９０１    筐体
５９０２    表示部
５９０３    操作ボタン
５９０４    操作子
５９０５    バンド
【図１】
2017120681.tif 000003
【図２】
2017120681.tif 000004
【図３】
2017120681.tif 000005
【図４】
2017120681.tif 000006
【図５】
2017120681.tif 000007
【図６】
2017120681.tif 000008
【図７】
2017120681.tif 000009
【図８】
2017120681.tif 000010
【図９】
2017120681.tif 000011
【図１０】
2017120681.tif 000012
【図１１】
2017120681.tif 000013
【図１２】
2017120681.tif 000014
【図１３】
2017120681.tif 000015
【図１４】
2017120681.tif 000016
【図１５】
2017120681.tif 000017
【図１６】
2017120681.tif 000018
【図１７】
2017120681.tif 000019
【図１８】
2017120681.tif 000020
【図１９】
2017120681.tif 000021
【図２０】
2017120681.tif 000022
【図２１】
2017120681.tif 000023
【図２２】
2017120681.tif 000024
【図２３】
2017120681.tif 000025
【図２４】
2017120681.tif 000026
【図２５】
2017120681.tif 000027
【図２６】
2017120681.tif 000028
【図２７】
2017120681.tif 000029
【図２８】
2017120681.tif 000030
【図２９】
2017120681.tif 000031
【図３０】
2017120681.tif 000032
【図３１】
2017120681.tif 000033
【図３２】
2017120681.tif 000034
【図３３】
2017120681.tif 000035
【図３４】
2017120681.tif 000036
【図３５】
2017120681.tif 000037
【図３６】
2017120681.tif 000038