(57)【要約】【課題】高温高電圧ストレス試験においてもオン抵抗が増加しない窒化物半導体装置の製造方法を提供する。【解決手段】窒化物半導体装置の製造方法は、第１窒化物半導体層(１０３)と、第１窒化物半導体層(１０３)とは組成が異なる第２窒化物半導体層(１０４)とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層体(１０５)を形成する工程と、窒化物半導体積層体(１０５)の表面上に、酸素プラズマ処理を行う工程と、酸素プラズマ処理を行った窒化物半導体積層体(１０５)の熱処理を行う工程と、酸素プラズマ処理と熱処理を行った窒化物半導体積層体(１０５)の表面上に、ＳｉＨ４ガス,ＮＨ３ガスおよびＮ２ガスを流す工程と、上記ＳｉＨ４ガス,ＮＨ３ガスおよびＮ２ガスを流す工程の後、その工程に引き続いて、窒化物半導体積層体(１０５)の表面上に、窒化シリコンから成る絶縁膜(１０８)を形成する工程とを有する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
第１窒化物半導体層と、上記第１窒化物半導体層とは組成が異なる第２窒化物半導体層とを含み、上記第１窒化物半導体層と上記第２窒化物半導体層とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層体を形成する工程と、
上記窒化物半導体積層体の表面上に、酸素プラズマ処理を行う工程と、
上記酸素プラズマ処理を行った上記窒化物半導体積層体の熱処理を行う工程と、
上記酸素プラズマ処理と上記熱処理を行った上記窒化物半導体積層体の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流す工程と、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程の後、その工程に引き続いて、上記窒化物半導体積層体の表面上に、窒化シリコンから成る絶縁膜を形成する工程と
を有することを特徴とする窒化物半導体装置の製造方法。
【請求項２】
請求項１に記載の窒化物半導体装置の製造方法において、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程の前に、上記酸素プラズマ処理と上記熱処理を行った上記窒化物半導体積層体の表面上に、ＮＨ３プラズマ処理、Ｎ２プラズマ処理、またはＮＨ３ガスとＮ２ガスの混合プラズマ処理を行う工程を有することを特徴とする窒化物半導体装置の製造方法。
【請求項３】
請求項１または２に記載の窒化物半導体装置の製造方法において、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程において、次の上記窒化シリコンから成る絶縁膜を形成する工程と同じガスを流すことを特徴とする窒化物半導体装置の製造方法。
【請求項４】
請求項１から３までのいずれか１つに記載の窒化物半導体装置の製造方法において、
上記窒化物半導体積層体の熱処理を行う工程において、上記熱処理の温度が、５００℃以上かつ８５０℃以下であることを特徴とする窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体装置、特に電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、組成の異なる複数の層からなる窒化物半導体積層構造のヘテロ界面に発生する２次元電子ガス(２ＤＥＧ)を利用した電界効果トランジスタでは、電圧印加時にオン抵抗が変動する電流コラプスと呼ばれる現象が発生することが知られている。この電流コラプスを改善するために、これまでに様々な提案がなされている。
【０００３】
例えば、特開２００７−２７２７６号公報(特許文献１)に開示された半導体素子の製造方法がある。この特許文献１に開示された半導体素子の製造方法においては、ＡｌＧａＮ／ＧａＮのヘテロ構造層の上側表面に対してＯ２プラズマ照射することにより、表面クリーニングを行うことによって、上記電流コラプス抑制効果を高めることができるとされている。
【０００４】
また、特開２０１０−２３２４５２号公報(特許文献２)に開示された化合物半導体装置の製造方法がある。この特許文献２に開示された化合物半導体装置の製造方法においては、化合物半導体積層構造上に第１の絶縁膜を形成し、上記第１の絶縁膜の表面に、酸素原子または窒素原子の少なくとも一方を上記第１の絶縁膜よりも多く含む第２の絶縁膜を形成することによって、電流コラプスを引き起こす電子のトラップを低減することができるとされている。
【０００５】
さらに、上記特許文献２には、上記第２の絶縁膜を形成する方法として、上記第１の絶縁膜の表面を酸素プラズマまたは窒素プラズマに曝す工程が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７２７６号公報
【特許文献２】特開２０１０−２３２４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１および上記特許文献２に開示された従来の半導体装置においては、以下のような問題があることがわかった。
【０００８】
すなわち、上述したように窒化物半導体積層構造の表面上にＯ２プラズマ照射を行ったり、ＳｉＮ膜を成膜した後に窒素プラズマに曝す工程を行ったりしても、１５０℃の環境温度の下、６００Ｖの電圧を１００時間印加するような高温高電圧ストレス試験を実施すると、オン抵抗が増加するという問題が確認された。
【０００９】
そこで、この発明の課題は、高温高電圧ストレス試験においてもオン抵抗が増加しない窒化物半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の窒化物半導体装置の製造方法は、
第１窒化物半導体層と、上記第１窒化物半導体層とは組成が異なる第２窒化物半導体層とを含み、上記第１窒化物半導体層と上記第２窒化物半導体層とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層体を形成する工程と、
上記窒化物半導体積層体の表面上に、酸素プラズマ処理を行う工程と、
上記酸素プラズマ処理を行った上記窒化物半導体積層体の熱処理を行う工程と、
上記酸素プラズマ処理と上記熱処理を行った上記窒化物半導体積層体の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流す工程と、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程の後、その工程に引き続いて、上記窒化物半導体積層体の表面上に、窒化シリコンから成る絶縁膜を形成する工程と
を有することを特徴とする。
【００１１】
また、一実施形態の窒化物半導体装置の製造方法では、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程の前に、上記酸素プラズマ処理と上記熱処理を行った上記窒化物半導体積層体の表面上に、ＮＨ３プラズマ処理、Ｎ２プラズマ処理、またはＮＨ３ガスとＮ２ガスの混合プラズマ処理を行う工程を有することを特徴とする。
【００１２】
また、一実施形態の窒化物半導体装置の製造方法では、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程において、次の上記窒化シリコンから成る絶縁膜を形成する工程と同じガスを流すことを特徴とする。
【００１３】
また、一実施形態の窒化物半導体装置の製造方法では、
上記窒化物半導体積層体の熱処理を行う工程において、上記熱処理の温度が、５００℃以上かつ８５０℃以下であることを特徴とする。
【発明の効果】
【００１４】
以上より明らかなように、この発明によれば、高温高電圧ストレス試験においてもオン抵抗が増加しない窒化物半導体装置の製造方法を実現することができる。
【００１５】
上記窒化物半導体装置の製造方法を用いた半導体素子に対して高温高電圧ストレス試験を行った場合に、試験後のオン抵抗を試験前のオン抵抗の１．２倍以下にすることができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の第１実施形態である窒化物半導体ＨＦＥＴの製造工程における断面図である。
【図２】図１に続く工程における断面図である。
【図３】図２に続く工程における断面図である。
【図４】図３に続く工程における断面図である。
【図５】図４に続く工程における断面図である。
【図６】図５に続く工程における断面図である。
【図７】図６に続く工程における断面図である。
【図８】図７に続く工程における断面図である。
【図９】図８に続く工程における断面図である。
【図１０】図９に続く工程における断面図である。
【図１１】図１０に続く工程における断面図である。
【図１２】この発明の製造方法を適用した窒化物半導体ＨＦＥＴの高電圧短時間ストレス試験によるオン抵抗変動率を示す図である。
【図１３】この発明の製造方法を適用した窒化物半導体ＨＦＥＴの高温高電圧ストレス試験によるオン抵抗変動率を示す図である。
【図１４】この発明の第２実施形態である窒化物半導体ＨＦＥＴの製造工程における断面図である。
【発明を実施するための形態】
【００１７】
以下、この発明を図示の実施の形態により詳細に説明する。尚、図面において、同一の参照符号は、同一部分または相当部分を表わすものである。また、長さ、幅、厚さ、深さ等の図面上の寸法は、図面の明瞭化と簡略化のために実際の尺度から適宜変更されており、実際の相対寸法を表してはいない。
【００１８】
〔第１実施形態〕
この発明の第１実施形態の窒化物半導体装置の製造方法の一例としての窒化物半導体ＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)の製造方法を、図１〜図１１に従って説明する。
【００１９】
先ず、図１に示すように、Ｓｉからなる基板１０１上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＡｌＧａＮからなるバッファ層１０２と、アンドープＧａＮからなるチャネル層１０３と、アンドープＡｌｘＧａ１−ｘＮ(０＜ｘ＜１)からなるバリア層１０４とを、この順序で積層して形成する。
【００２０】
上記チャネル層１０３は、第１窒化物半導体層の一例であり、バリア層１０４は、第１窒化物半導体層と組成の異なる第２窒化物半導体層の一例である。
【００２１】
尚、ＡｌｘＧａ１−ｘＮにおけるＡｌ混晶比ｘは、この第１実施形態においては、ｘ＝０.１７としている。さらに、この第１実施形態においては、チャネル層１０３とバリア層１０４とで窒化物半導体積層体１０５を構成し、バリア層１０４の層厚を３０ｎｍとしている。チャネル層１０３とバリア層１０４とのヘテロ界面に、２ＤＥＧ(２次元電子ガス)１０６が発生する。
【００２２】
このとき、チャネル層１０３とバリア層１０４との間に、例えばＡｌＮからなるヘテロ改善層を形成してもよい。また、ＧａＮチャネル層１０３に替えて、ＡｌＧａＮバリア層１０４よりもバンドギャップの小さい組成を有するＡｌＧａＮ層を用いてもよい。さらに、ＡｌＧａＮバリア層１０４上に、キャップ層として、例えばＧａＮからなる約１ｎｍの厚さの層を設けてもよい。キャップ層を設けた場合、窒化物半導体積層体１０５は、チャネル層１０３、バリア層１０４およびキャップ層から構成される。
【００２３】
次に、図２に示すように、第１工程として、窒化物半導体積層体１０５の表面上に、酸素プラズマ処理を行う。この第１実施形態においては、バレル式のアッシング装置を用いて、ＲＦパワー１０００Ｗ、圧力８００ｍＴｏｒｒ、酸素流量９００ｓｃｃｍにて４分間の酸素プラズマ処理を行った。この第１工程により、窒化物半導体積層体１０５の表面が薄い酸化層１０７に改質される。
【００２４】
次に、図示しないが、第２工程として、酸素プラズマ処理を行った窒化物半導体ＨＦＥＴの熱処理(アニール)を行う。この第１実施形態においては、拡散炉を用い、窒素雰囲気中にて、温度７５０℃にて１０分間行った。
【００２５】
上記第２工程の熱処理温度は、５００℃以上かつ８５０℃以下が望ましい。５００℃未満では、後に述べる高温高電圧ストレス試験後のオン抵抗の変動を抑制する効果が小さく、また８５０℃を超えると、高電圧ストレス時のリーク電流が増加するためである。
【００２６】
次に、図３に示すように、第３工程として、酸素プラズマ処理と熱処理を行った窒化物半導体積層体１０５の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流す。この第３工程は、プラズマＣＶＤ(化学的気相成長)装置内で行う。この第１実施形態においては、ＳｉＨ４ガス(１５ｓｃｃｍ)、ＮＨ３ガス(５０ｓｃｃｍ)、およびＮ２ガス(３７０ｓｃｃｍ)を３０秒間流した。このとき、圧力は０．９Ｔｏｒｒ、温度は２２５℃としたが、この後に続いて行う絶縁膜の成膜圧力、および成膜温度と同じ温度とすればよい。
【００２７】
続いて、図４に示すように、上記第３工程において設定したガス流量、圧力、温度の状態のままで、ＲＦプラズマを立てて、ＳｉＮ(窒化シリコン)からなる第１絶縁膜１０８を、プラズマＣＶＤ法によって成膜する。この第１実施形態においては、ＲＦパワーを５０Ｗとし、上記第１絶縁膜１０８として、Ｓｉ‐Ｈ結合量が２×１０２１ｃｍ−３であり、Ｎ−Ｈ結合量が４×１０２１ｃｍ−３であり、屈折率が１.９１であり、比誘電率が７.２であるＳｉＮ膜を成膜した。また、第１絶縁膜１０８の厚みを１０ｎｍとした。この第１絶縁膜１０８は、Ｓｉ‐Ｈ結合量を６×１０２１ｃｍ−３以下にすることによって、高温高電圧ストレス試験によるリーク電流の増加を抑制できる。
【００２８】
尚、上記第１絶縁膜１０８の屈折率は、同じ条件で成膜した単層膜をエリプソメトリでかつ波長６３３ｎｍで測定することによって得られた値である。また、比誘電率は、同じ条件で成膜した単層膜をメタルで挟んで作成した構造体を、１００ｋＨｚの周波数で測定した容量値から算出した値である。後述する実施の形態において用いる第２絶縁膜および第３絶縁膜の屈折率および比誘電率の場合も同様にして求めている。
【００２９】
また、上記第１絶縁膜１０８のＳｉ−Ｈ結合量とＮ−Ｈ結合量は、同じ条件で成膜した単層膜をＦＴ−ＩＲ(Fourier Transform Infrared Spectroscopy;フーリエ変換赤外分光光度計)によって測定し、ピーク面積と参考文献１に記載の変換式から算出することによって得られた値である。後述する実施の形態において用いる第２絶縁膜および第３絶縁膜のＳｉ−Ｈ結合量およびＮ−Ｈ結合量の場合も同様にして求めている。
【００３０】
〔参考文献１〕ダブル・エー・ランフォード(W.A.Ｌanford)、エム・ジェイ・ランド(M.J.Rand)  共著、「プラズマ蒸着された窒化ケイ素の水素含有量(The hydrogen content of plasma-deposited silicon nitride)」、応用物理学会誌(J.Appl.Phys.)、第49巻(Vol.49)、第4号(No.4)、1978年4月(April 1978)、p2473-p2477
【００３１】
続いて、図５に示すように、第２絶縁膜１０９となるＳｉＮ(窒化シリコン)膜を、プラズマＣＶＤ法によって成膜する。この第１実施形態においては、上記第２絶縁膜１０９として、Ｓｉ‐Ｈ結合量が６×１０２１ｃｍ−３であり、Ｎ−Ｈ結合量が１×１０２１ｃｍ−３であり、屈折率が１.９９であり、比誘電率が７.８であるＳｉＮ膜を用いている。また、第２絶縁膜１０９の厚みを２０ｎｍとしている。
【００３２】
このように、上記第１絶縁膜１０８上を、この第１絶縁膜１０８よりもＳｉ‐Ｈ結合量の多い第２絶縁膜１０９で覆うことによって、この後のフォトリソグラフィ工程にて行われるレジスト剥離の際における薬液処理やプラズマ処理によって第１絶縁膜１０８が改質することを防止することができる。
【００３３】
次に、図５に示す状態において、８００℃で６０分のアニール(熱処理)を窒素雰囲気中で行う。このアニール処理によって、第１絶縁膜１０８中の水素が脱離して、Ｓｉ‐Ｈ結合量が低下し、第１絶縁膜１０８のＳｉ‐Ｈ結合量が２×１０２１ｃｍ−３となる。
【００３４】
なお、このアニール温度は、一例として８００℃としたが、第１絶縁膜１０８のＳｉ−Ｈ結合量を６×１０２１ｃｍ−３以下とするためには６００℃以上であればよい。しかし、第１絶縁膜１０８を８００℃以上でアニールすることによって、後述する高電圧短時間ストレス試験後のオン抵抗の変動を小さくする効果も得られる。
【００３５】
次に、図６に示すように、上記第２絶縁膜１０９上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後に、例えばバッファード弗酸(ＢＨＦ)を用いたウェットエッチングによって、第１絶縁膜１０８および第２絶縁膜１０９に第１開口部１１０を形成する。
【００３６】
次に、図７に示すように、上記第２絶縁膜１０９上に、第３絶縁膜１１１となるＳｉＮ膜を、プラズマＣＶＤ法によって成膜する。この第１実施形態においては、上記第３絶縁膜１１１として、Ｓｉ‐Ｈ結合量が２×１０２１ｃｍ−３であり、Ｎ−Ｈ結合量が１.３×１０２２ｃｍ−３であり、屈折率が１.８７であり、比誘電率が６.８であるＳｉＮ(窒化シリコン)膜を用いている。また、第３絶縁膜１１１の厚みを１５０ｎｍとしている。第３絶縁膜１１１の成長温度は、一例として２２５℃としているが、１００℃〜４００℃の範囲内で他の温度に設定してもよい。
【００３７】
上記第３絶縁膜１１１は、第２絶縁膜１０９よりもＳｉ‐Ｈ結合量が少ないため、絶縁性が高く、ゲート電極１１５(図９に示す)からのリーク電流を低減する機能を有している。
【００３８】
次に、図８に示すように、上記第３絶縁膜１１１上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、例えば上記ＢＨＦを用いたウェットエッチングによって、第３絶縁膜１１１上における第１開口部１１０の個所に第２開口部１１２を形成する。
【００３９】
その場合、上記第３絶縁膜１１１のウェットエッチングレートが、アニールされた第２絶縁膜１０９のウェットエッチングレートよりも速いため、第２開口部１１２内には、第１開口部１１０の縁で成る段差形状１１３が形成される。
【００４０】
次に、図８に示す状態において、６８０℃で６０分のアニール(熱処理)を窒素雰囲気中で行う。このアニール処理によって、ＳｉＮ膜中の水素が脱離して、Ｓｉ‐Ｈ結合量が低下し、第３絶縁膜１１１のＳｉ‐Ｈ結合量が２×１０２１ｃｍ−３となるのである。
【００４１】
次に、図９に示すように、上記第３絶縁膜１１１上および第１,第２開口部１１０,１１２内にＳｉＮからなるゲート絶縁膜１１４をプラズマＣＶＤ法によって成膜し、続いて、ＷＮをスパッタリングし、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、ドライエッチングを用いてゲート電極１１５を形成する。この第１実施形態においては、一例として、ゲート絶縁膜１１４の抵抗率が、４×１０９Ωｃｍであり、ゲート絶縁膜１１４の膜厚が２０ｎｍである。
【００４２】
このようなゲート絶縁膜１１４を窒化物半導体積層体１０５とゲート電極１１５との間に設けることによって、耐圧の向上とゲートリーク電流の低減が可能である。ゲート絶縁膜１１４の抵抗率が、１×１０１１Ωｃｍを超えると、耐圧が急減する。また、ゲート絶縁膜１１４の抵抗率が、１×１０７Ωｃｍを下回ると、ゲートリーク電流が増大する。よって、ゲート絶縁膜１１４の抵抗率は、１０７Ωｃｍから１０１１Ωｃｍである半絶縁膜とすることが望ましい。
【００４３】
ゲート絶縁膜１１４の膜厚が大きいと、この窒化物半導体ＨＦＥＴをオフするためにゲート電極１１５に印加する負電圧が大きくなり、そのために大きな電圧をもつ負電源が必要になる。あるいは、ゲート絶縁膜１１４の膜厚が大きいと、この窒化物半導体ＨＦＥＴをオンするためにゲート電極１１５の電圧をゼロにしたとき、飽和電流が大きくなり、短絡耐量が低下する。よって、ゲート絶縁膜１１４の膜厚は、１０ｎｍから４０ｎｍが望ましい。
【００４４】
次に、図１０に示すように、第３絶縁膜１１１上およびゲート電極１１５上に、第４絶縁膜１１６となるＳｉＯ２膜を、プラズマＣＶＤ法によって成膜する。その後、上記第４絶縁膜１１６上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、例えば上記ＢＨＦを用いたウェットエッチングによって、第４絶縁膜１１６および第３絶縁膜１１１に開口部を形成する。引き続き、同じレジストパターンを用いて、第２絶縁膜１０９、第１絶縁膜１０８およびアンドープＡｌＧａＮバリア層１０４と、アンドープＧａＮチャネル層１０３の一部とを、ドライエッチングにより除去して第３開口部１１７,１１８を形成する。尚、第４絶縁膜１１６にはＳｉＮ膜を用いてもよく、第４絶縁膜１１６および第３絶縁膜１１１に、上記ウェットエッチングに替えてドライエッチングによって上記開口部を形成してもよい。
【００４５】
次に、図１１に示すように、上記第４絶縁膜１１６上および第３開口部１１７,１１８内に、スパッタリングによってＴｉ、Ａｌ、ＴｉＮを順に積層することにより、Ｔｉ／Ａｌ／ＴｉＮ積層金属膜を形成する。ここで、ＴｉＮ層は、後工程からＴｉ／Ａｌ層を保護するためのキャップ層である。尚、上記スパッタリングに替えて、Ｔｉ、Ａｌを蒸着してもよい。この後、例えば４００℃以上且つ５００℃以下で１０分間以上アニールすることによって、２ＤＥＧ１０６と上記Ｔｉ／Ａｌ／ＴｉＮ積層金属膜との間にオーミックコンタクトが得られる。その後、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、ドライエッチングによってソース電極１１９およびドレイン電極１２０を形成する。こうして、本窒化物半導体ＨＦＥＴが完成する。
【００４６】
発明者等は、上記窒化物半導体積層体１０５の表面処理方法、および上記窒化物半導体積層体１０５上に形成する第１絶縁膜１０８の成膜方法について、種々検討を行った。その結果、上記第１工程の酸素プラズマ処理、上記第２工程の熱処理、および上記第３工程の成膜前処理を用いることによって、高温高電圧ストレス試験によるオン抵抗の増大を抑制できることを見出した。
【００４７】
ここで、上記高温高電圧ストレス試験とは、本窒化物半導体ＨＦＥＴが通常用いられる温度よりも高い温度に保持した状態で、且つスイッチング動作のオフ状態において、本窒化物半導体ＨＦＥＴが通常用いられるオフ電圧よりも高いオフ電圧によって一定時間継続させた後に、オン抵抗の増加を評価する加速試験である。本窒化物半導体ＨＦＥＴをスイッチングデバイスとして使用する際には、上記試験後のオン抵抗が試験前のオン抵抗の１．２倍以下に抑制されることにより、オン抵抗増大による効率の低下や、電力損失の増加によって生じる発熱量の増大が発生しないことが、必須とされている。
【００４８】
最初に、室温にて行った高電圧短時間ストレス試験の結果について述べる。この試験は、本窒化物半導体ＨＦＥＴをオフの状態になるようゲート電圧を設定し、室温の下、ドレイン電極１２０に６００Ｖの電圧を９分間印加して行った。この試験前後においてＨＦＥＴのオン抵抗を測定している。この試験は、後に述べる高温高電圧ストレス試験と比較して、弱いストレス条件となっている。
【００４９】
図１２は記第１工程、第２工程、第３工程を適用した場合と適用しなかった場合の窒化物半導体ＨＦＥＴのオン抵抗変動率[倍]を示している。
【００５０】
図１２から分かるように、上記第１工程、第２工程、第３工程を全て適用した場合と、上記第１工程、第２工程のみ適用した場合に、上記高電圧短時間ストレス試験後のオン抵抗を試験前のオン抵抗の１．２倍以下に抑制することができることが確認できる。
【００５１】
次に、高温高電圧ストレス試験の結果について述べる。この試験は、本窒化物半導体ＨＦＥＴをオフの状態になるようゲート電圧を設定し、１５０℃の環境温度の下、ドレイン電極１２０に６００Ｖの電圧を１００時間印加して行った。この試験前後においてＨＦＥＴのオン抵抗を測定している。
【００５２】
図１３は上記第１工程、第２工程、第３工程を適用した場合と上記第１工程、第２工程のみ適用した場合の、窒化物半導体ＨＦＥＴの上記高温高電圧ストレス試験によるオン抵抗変動率[倍]を示している。
【００５３】
図１３から分かるように、上記第１工程、第２工程、第３工程を全て適用した場合に、上記高温高電圧ストレス試験後のオン抵抗を試験前のオン抵抗の１．２倍以下に抑制することができ、スイッチングデバイスとして使用可能であることが確認できる。
【００５４】
上記第１工程、第２工程、第３工程を全て適用した場合と、上記第１工程、第２工程のみ適用した場合に、上記高電圧短時間ストレス試験後のオン抵抗の変動を小さくできたのは、熱処理された上記窒化物半導体積層体表面の薄い酸化層のためと考えられる。詳細なメカニズムは不明であるが、オン抵抗変動の原因となる電子トラップが減少した等が考えられる。
【００５５】
さらに、上記第１工程、第２工程、第３工程を全て適用した場合に、上記高温高電圧ストレス試験後のオン抵抗の変動を小さくできたのは、上記第３工程とＳｉＮからなる上記第１絶縁膜の成膜を連続して行うことにより、上記第１絶縁膜の窒化物半導体積層体界面側に、第１絶縁膜よりもＳｉ組成が少ない層が生じることを防止することができたためと考えられる。これについても詳細なメカニズムは不明であるが、オン抵抗変動の原因となる電子トラップがさらに減少した等が考えられる。
【００５６】
〔第２実施形態〕
この発明の第２実施形態における窒化物半導体ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)の製造方法を、図２〜図４および図１４に従って説明する。
【００５７】
図１４は上記第２実施形態である窒化物半導体ＨＦＥＴの製造工程における断面図を示しており、上記第１実施形態の場合と重複する箇所には、上記第１実施形態の場合と同じ番号を付けて説明は省略し、この第２実施形態の特徴について説明を行う。
【００５８】
この第２実施形態である窒化物半導体ＨＦＥＴは、図２に示すように、窒化物半導体積層体１０５の表面上に、酸素プラズマ処理を行い、窒化物半導体積層体１０５の表面を薄い酸化層１０７に改質する。その後、酸素プラズマ処理を行った窒化物半導体ＨＦＥＴの熱処理(アニール)を行う工程までは、上記第１実施形態と同様である。
【００５９】
次に、図１４に示すように、酸素プラズマ処理と熱処理を行った窒化物半導体積層体１０５の表面上に、ＮＨ３プラズマ処理を行う。この工程は、プラズマＣＶＤ(化学的気相成長)装置内で行う。この第２実施形態においては、ＲＦパワーを５０Ｗとし、ＮＨ３ガス(５０ｓｃｃｍ)およびＮ２ガス(３７０ｓｃｃｍ)を１５秒間流した。このとき、圧力は０．９Ｔｏｒｒ、温度は２２５℃としたが、この後に続いて行う絶縁膜の成膜圧力、および成膜温度と同じ温度とすればよい。また、この第２実施形態においては、ＮＨ３ガスとＮ２ガスの両方を使用したが、ＮＨ３ガスのみ、あるいはＮ２ガスのみでも同様の効果が得られる。
【００６０】
次に、上記第１実施形態と同様に、図３に示すように、酸素プラズマ処理と熱処理を行った窒化物半導体積層体１０５の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流し、続いて、図４に示すように、ＳｉＮからなる第１絶縁膜１０８を、プラズマＣＶＤ法によって成膜する。上記第１絶縁膜１０８の成膜工程以降は、上記第１実施形態と同様である。
【００６１】
上記第２実施形態によれば、高温高電圧ストレス試験後のオン抵抗の増大を１．２倍以下に抑制することができる。
【００６２】
尚、この発明は、上記第１,第２実施形態に限定されるものではなく、上記基板や窒化物半導体積層体や上記各絶縁膜や各電極における素材や寸法等は、特許請求の範囲内で種々変更しても差し支えない。
【００６３】
〔第３実施形態〕
例えば、上記第１,第２実施形態においては、Ｓｉ基板を用いた窒化物半導体ＨＦＥＴについて説明した。しかしながら、この発明の第３実施形態では、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよい。
【００６４】
上記バリア層１０４の膜厚としては、一般的に２０ｎｍ〜４０ｎｍがよく使用されるが、特に限定されるものではない。例えば、所望のシートキャリア濃度や所望の閾値電圧等を得るために、自由に設定してよい。さらに、上記第１,第２実施形態においては、バリア層１０４として、混晶比ｘ＝０.１７のＡｌｘＧａ１−ｘＮを用いている。しかしながら、上記２ＤＥＧを誘起し、トランジスタとして動作する結晶性であれば、特に限定されるものではない。
【００６５】
また、上記第１〜第３実施形態においては、第１工程として、バレル式のアッシング装置を用いたが、例えばＲＩＥ(反応性イオンエッチング)装置やプラズマＣＶＤ装置を用いても差し支えない。
【００６６】
また、上記第１〜第３実施形態においては、第２工程として、拡散炉を用いたが、例えば赤外線ランプアニール装置等の高速熱処理装置を用いても差し支えない。
【００６７】
また、上記第１〜第３実施形態においては、上記ゲート電極１１５の材料としてＷＮを用いているが、上記ＷＮに限らず、例えばＴｉＮやＮｉ／Ａｕ等で形成しても差し支えない。
【００６８】
また、上記第１〜第３実施形態においては、上記Ｔｉ／Ａｌ／ＴｉＮを積層してソース電極１１９およびドレイン電極１２０としてのオーミック電極を形成したが、これに限らず上記キャップ層であるＴｉＮは無くともよい。また、スパッタリングによってＴｉ／Ａｌを積層した後、その上にＡｕ、Ａｇ、Ｐｔ等を積層してもよい。また、上記スパッタリングに替えて、上記Ｔｉ、Ａｌを蒸着してもよい。
【００６９】
この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第３実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１〜第３実施形態で記載した内容を適宜組み合わせたものを、この発明の一実施形態としてもよい。
【００７０】
この発明および実施形態をまとめると、次のようになる。
【００７１】
この発明の窒化物半導体装置の製造方法は、
第１窒化物半導体層１０３と、上記第１窒化物半導体層１０３とは組成が異なる第２窒化物半導体層１０４とを含み、上記第１窒化物半導体層１０３と上記第２窒化物半導体層１０４とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層体１０５を形成する工程と、
上記窒化物半導体積層体１０５の表面上に、酸素プラズマ処理を行う工程と、
上記酸素プラズマ処理を行った上記窒化物半導体積層体１０５の熱処理を行う工程と、
上記酸素プラズマ処理と上記熱処理を行った上記窒化物半導体積層体１０５の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流す工程と、
上記窒化物半導体積層体１０５の表面上に、窒化シリコンから成る絶縁膜１０８を形成する工程と
を有することを特徴とする。
【００７２】
上記構成によれば、窒化物半導体積層体１０５の表面上に行った酸素プラズマ処理と、その酸素プラズマ処理を行った窒化物半導体積層体１０５の熱処理を行うことによって、高電圧短時間ストレス試験後のオン抵抗の変動を小さくできる。その後、さらに窒化物半導体積層体１０５の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流すことによって、高温高電圧ストレス試験後のオン抵抗の変動を小さくできる。
【００７３】
また、一実施形態の窒化物半導体装置の製造方法では、
上記ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流す工程の前に、上記酸素プラズマ処理と上記熱処理を行った上記窒化物半導体積層体１０５の表面上に、ＮＨ３プラズマ処理、Ｎ２プラズマ処理、またはＮＨ３ガスとＮ２ガスの混合プラズマ処理を行う工程を有することを特徴とする。
【００７４】
上記実施形態によれば、窒化物半導体積層体１０５の表面上に行った酸素プラズマ処理と、その酸素プラズマ処理を行った窒化物半導体積層体１０５の熱処理を行うことによって、高電圧短時間ストレス試験後のオン抵抗の変動を小さくできる。その後、さらに窒化物半導体積層体１０５の表面上に、ＳｉＨ４ガス、ＮＨ３ガス、およびＮ２ガスを流すことによって、高温高電圧ストレス試験後のオン抵抗の変動を小さくできる。
【００７５】
上記窒化物半導体積層体の表面は、ＭＯＣＶＤ法による窒化物半導体の成長条件や、バリア層の厚さ、Ａｌ組成比によって大きく変わり、場合によっては表面にＮ空孔(Ｎ原子の欠乏)ができるが、このような場合であっても、この実施形態によれば、上述の効果を奏することができる。
【００７６】
また、一実施形態の窒化物半導体装置の製造方法では、
上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程において、次の上記窒化シリコンから成る絶縁膜１０８を形成する工程と同じガスを流すことを特徴とする。
【００７７】
上記実施形態によれば、上記ＳｉＨ４ガス、上記ＮＨ３ガス、および上記Ｎ２ガスを流す工程において、次工程の窒化シリコンから成る絶縁膜を形成するときと同じガスを流すことによって、高温高電圧ストレス試験後のオン抵抗の変動率をより小さくすることができる。
【００７８】
なお、このときのガス流量、圧力、温度については、上記絶縁膜を成膜するときと同じであることが望ましい。
【００７９】
また、一実施形態の窒化物半導体装置の製造方法では、
上記窒化物半導体積層体１０５の熱処理を行う工程において、上記熱処理の温度が、５００℃以上かつ８５０℃以下であることを特徴とする。
【００８０】
上記実施形態によれば、窒化物半導体積層体１０５の熱処理の温度を５００℃以上かつ８５０℃以下とすることによって、高温高電圧ストレス試験後のオン抵抗の変動を抑制できると共に、高電圧ストレス時のリーク電流を低減できる。一方、窒化物半導体積層体１０５の熱処理の温度が５００℃未満では、高温高電圧ストレス試験後のオン抵抗の変動を抑制する効果が小さくなり、８５０℃を超えると、高電圧ストレス時のリーク電流が増加する。
【符号の説明】
【００８１】
１０１…基板
１０２…バッファ層
１０３…チャネル層
１０４…バリア層
１０５…窒化物半導体積層体
１０６…２ＤＥＧ
１０７…酸化層
１０８…第１絶縁膜
１０９…第２絶縁膜
１１０…第１開口部
１１１…第３絶縁膜
１１２…第２開口部
１１３…段差形状
１１４…ゲート絶縁膜
１１５…ゲート電極
１１６…第４絶縁膜
１１７,１１８…第３開口部
１１９…ソース電極
１２０…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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