(57)【要約】【課題】入力電圧のピーク保持能力の向上を図ることが可能なピークホールド回路を提供する。【解決手段】ピークホールド回路１００は、電圧保持用のコンデンサ８と差動回路１０１とバッファ回路２０とを備えている。差動回路１０１は、ベースに入力電圧Ｖｉが入力されるトランジスタ１（第１トランジスタ）、及びベースにコンデンサ８の両端電圧が入力されるトランジスタ２（第２トランジスタ）を有する。バッファ回路２０は、電流源とダイオードとの直列回路を有し、入力電圧Ｖｉの大きさに応じた電圧を生成する。バッファ回路２０は、電流源とダイオードとの接続点２０３が、トランジスタ２のコレクタと電気的に接続されており、トランジスタ２の動作領域が飽和領域とならないように電流源からトランジスタ２のコレクタに電流を供給する。【選択図】図１
2017194326.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧の大きさに応じて充電される電圧保持用のコンデンサと、
ベースに前記入力電圧が入力される第１トランジスタ、及びベースに前記コンデンサの両端電圧が入力される第２トランジスタを有する差動回路と、
電流源とダイオードとの直列回路を有し、前記入力電圧が入力され、前記電流源から前記ダイオードを介して出力端に電流が供給されることにより前記入力電圧の大きさに応じた電圧を前記出力端に生成するバッファ回路とを備え、
前記バッファ回路は、前記電流源と前記ダイオードとの接続点が、前記第２トランジスタのコレクタと電気的に接続されており、前記第２トランジスタの動作領域が飽和領域とならないように前記電流源から前記第２トランジスタのコレクタに電流を供給する機能を有する
ことを特徴とするピークホールド回路。
【請求項２】
前記バッファ回路は、複数のバイポーラトランジスタと、ＭＯＳＦＥＴとを有し、
前記ダイオードは、前記複数のバイポーラトランジスタのうち１つのバイポーラトランジスタのｐｎ接合ダイオードであり、
前記電流源は、前記ＭＯＳＦＥＴである
ことを特徴とする請求項１記載のピークホールド回路。
【請求項３】
前記バッファ回路は、前記複数のバイポーラトランジスタである第３トランジスタ、第４トランジスタ、及び第５トランジスタと、前記ＭＯＳＦＥＴである第６トランジスタと、第１定電流源と、第２定電流源とを有し、
前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタのそれぞれは、ｎｐｎ型のバイポーラトランジスタであり、
前記第６トランジスタは、ｐチャネル型のＭＯＳＦＥＴであり、
前記第３トランジスタは、ベースに前記入力電圧が入力され、エミッタが前記第４トランジスタのエミッタと電気的に接続され、
前記第４トランジスタは、ベースが前記第５トランジスタのエミッタと電気的に接続され、
前記第５トランジスタは、ベースが前記第６トランジスタのドレインと電気的に接続され、
前記第６トランジスタは、ソースが電源と電気的に接続され、
前記第６トランジスタのドレインと前記第５トランジスタのベースとの接続点が、前記第４トランジスタのコレクタ、及び前記第２トランジスタのコレクタと電気的に接続され、
前記第１定電流源は、前記第３トランジスタのエミッタと前記第４トランジスタのエミッタとの接続点と、回路グランドとの間に電気的に接続され、
前記第２定電流源は、前記第４トランジスタのベースと前記第５トランジスタのエミッタとの接続点と、前記回路グランドとの間に電気的に接続され、
前記ダイオードは、前記第５トランジスタのベース−エミッタ間のｐｎ接合ダイオードである
ことを特徴とする請求項２に記載のピークホールド回路。
【請求項４】
前記バッファ回路からなる第１バッファ回路とは異なる第２バッファ回路を更に備え、
前記第２バッファ回路は、前記コンデンサの両端間に電気的に接続され、前記コンデンサの両端電圧の大きさに応じた電圧を生成する
ことを特徴とする請求項１〜３のいずれか１項に記載のピークホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にピークホールド回路に関し、より詳細には入力電圧のピーク値を保持するピークホールド回路に関する。
【背景技術】
【０００２】
従来、入力電圧のピーク値を保持するピークホールド回路が知られている（例えば、特許文献１参照）。特許文献１に記載のピークホールド回路は、ピーク値保持用コンデンサと差動増幅器を備えた差動入力タイプのピークホールド回路である。
【０００３】
特許文献１に記載のピークホールド回路において、入力端子は、ｎｐｎ型の第１のトランジスタのベースに接続されている。第１のトランジスタのエミッタは、ｎｐｎ型の第２のトランジスタのエミッタに接続され、また抵抗を通して接地されている。第１のトランジスタのコレクタは、ｐｎｐ型の第３のトランジスタのコレクタ、ベース、及びｐｎｐ型の第４のトランジスタのベースに接続されている。ｐｎｐ型の第５のトランジスタのベースは、第３のトランジスタのコレクタ、及び第２のトランジスタのコレクタに接続されている。第３〜５のトランジスタは、共に電源端子に接続されている。第５のトランジスタのコレクタは、出力端子、及び第２のトランジスタのベースに接続され、またピーク値保持用コンデンサを通して接地されている。第１のトランジスタのベースには、入力電圧が入力され、第２トランジスタのベースには、ピーク値保持用コンデンサの両端電圧が入力される。
【０００４】
特許文献１に記載のピークホールド回路では、第１のトランジスタのベース電位と、第２のトランジスタのベース電位とが比較される。第１のトランジスタのベース電位の方が大きい場合、ピーク値保持用コンデンサが充電され、第１のトランジスタのベース電位の方が小さい場合、ピーク値保持用コンデンサへの充電電流が低減し、ピーク値が保持される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５８−２２０５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のピークホールド回路において、ピークホールド回路の構成に応じて、第２のトランジスタには、寄生トランジスタが形成される場合がある。この寄生トランジスタは、ベースが第２のトランジスタのコレクタに接続され、エミッタが第２のトランジスタのゲートに接続され、コレクタが接地される。したがって、特許文献１に記載のピークホールド回路では、入力電圧が低減した場合、第２のトランジスタは、コレクタ電流が低減して動作領域が飽和領域となり、寄生トランジスタがオンするおそれがあった。これにより、寄生トランジスタを介してピーク値保持用コンデンサが放電され、入力電圧のピーク値が保持できなくなるおそれがあった。
【０００７】
本発明は、上記事由に鑑みてなされており、その目的は、入力電圧のピーク保持能力の向上を図ることが可能なピークホールド回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１態様に係るピークホールド回路は、コンデンサと、差動回路と、バッファ回路とを備えている。前記コンデンサは、電圧保持用のコンデンサである。前記差動回路は、ベースに前記入力電圧が入力される第１トランジスタと、ベースに前記コンデンサの両端電圧が入力される第２トランジスタを有する。前記バッファ回路は、電流源とダイオードとの直列回路を有する。前記バッファ回路は、前記入力電圧が入力され、前記電流源から前記ダイオードを介して出力端に電流が供給されることにより前記入力電圧の大きさに応じた電圧を前記出力端に生成するバッファ回路である。また、前記バッファ回路は、前記電流源と前記ダイオードとの接続点が、前記第２トランジスタのコレクタと電気的に接続されており、前記第２トランジスタの動作領域が飽和領域とならないように前記電流源から前記第２トランジスタのコレクタに電流を供給する機能を有する。
【０００９】
本発明の第２態様に係るピークホールド回路は、第１態様において、前記バッファ回路は、複数のバイポーラトランジスタと、ＭＯＳＦＥＴとを有することが好ましい。前記ダイオードは、前記複数のバイポーラトランジスタのうち１つのバイポーラトランジスタのｐｎ接合ダイオードである。前記電流源は、前記ＭＯＳＦＥＴである。
【００１０】
本発明の第３態様に係るピークホールド回路は、第２態様において、前記バッファ回路は、前記複数のバイポーラトランジスタである第３トランジスタ、第４トランジスタ、及び第５トランジスタと、前記ＭＯＳＦＥＴである第６トランジスタと、第１定電流源と、第２定電流源とを有することが好ましい。前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタのそれぞれは、ｎｐｎ型のバイポーラトランジスタである。前記第６トランジスタは、ｐチャネル型のＭＯＳＦＥＴである。前記第３トランジスタは、ベースに前記入力電圧が入力され、エミッタが前記第４トランジスタのエミッタと電気的に接続される。前記第４トランジスタは、ベースが前記第５トランジスタのエミッタと電気的に接続される。前記第５トランジスタは、ベースが前記第６トランジスタのドレインと電気的に接続される。前記第６トランジスタは、ソースが電源と電気的に接続される。前記第６トランジスタのドレインと前記第５トランジスタのベースとの接続点が、前記第４トランジスタのコレクタ、及び前記第２トランジスタのコレクタと電気的に接続される。前記第１定電流源は、前記第３トランジスタのエミッタと前記第４トランジスタのエミッタとの接続点と、回路グランドとの間に電気的に接続される。前記第２定電流源は、前記第４トランジスタのベースと前記第５トランジスタのエミッタとの接続点と、前記回路グランドとの間に電気的に接続される。前記ダイオードは、前記第５トランジスタのベース−エミッタ間のｐｎ接合ダイオードである。
【００１１】
本発明の第４態様に係るピークホールド回路は、第１態様から第３態様のいずれかにおいて、前記バッファ回路からなる第１バッファ回路とは異なる第２バッファ回路を備えることが好ましい。前記第２バッファ回路は、前記コンデンサの両端間に電気的に接続され、前記コンデンサの両端電圧の大きさに応じた電圧を生成する。
【発明の効果】
【００１２】
本発明のピークホールド回路では、第２トランジスタの動作領域が飽和領域とならないように、バッファ回路から第２トランジスタのコレクタに電流が供給されるので、入力電圧のピーク保持能力の向上を図ることが可能になるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の一実施形態に係るピークホールド回路の回路図である。
【図２】図２は、同上のピークホールド回路における動作波形図である。
【図３】図３は、本発明の一実施形態の第１変形例に係るピークホールド回路の回路図である。
【図４】図４は、本発明の一実施形態の第２変形例に係るピークホールド回路の回路図である。
【図５】図５は、本発明の一実施形態の第３変形例に係るピークホールド回路の回路図である。
【図６】図６は、本発明の一実施形態の第４変形例に係るピークホールド回路の回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
（実施形態）
（１  概要）
本実施形態のピークホールド回路１００の回路構成図を図１に示す。本実施形態のピークホールド回路１００は、入力電圧Ｖｉのピーク値を保持するような電圧値となる出力電圧Ｖｏを生成するピークホールド回路である。ピークホールド回路１００は、電源３０に接続されており、電源３０からの制御電圧Ｖｃｃにより動作する。なお、本実施形態の説明で用いる「接続」という用語は、電気的な接続を意味する。
【００１６】
ピークホールド回路１００は、一対の入力端子４１，４２と、一対の出力端子５１，５２を備えている。入力端子４２は、回路グランドに接続されている。一対の入力端子４１，４２間に入力電圧Ｖｉが入力される。出力端子５２は、回路グランドに接続されている。ピークホールド回路１００は、一対の出力端子５１，５２間に、出力電圧Ｖｏを生成する。なお、一対の入力端子４１，４２、一対の出力端子５１，５２は、部品（端子）としての実態を有しなくてもよく、例えば電子部品のリードや、回路基板（例えばプリント基板）に含まれる導体の一部であってもよい。
【００１７】
（２  詳細）
以下に、本実施形態のピークホールド回路１００の詳細について説明する。本実施形態のピークホールド回路１００は、主回路１０と、バッファ回路２０とを備えている。
【００１８】
（２．１  主回路）
主回路１０は、トランジスタ１〜５と、定電流源６，７と、コンデンサ８とを備えている。トランジスタ１〜３は、ｎｐｎ型のバイポーラトランジスタである。トランジスタ４，５は、エンハンスメント型のｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。定電流源６，７は、直流電流を流す電流源である。
【００１９】
トランジスタ１（第１トランジスタ）は、ベースが入力端子４１に接続され、コレクタが電源３０に接続され、エミッタがトランジスタ２のエミッタに接続されている。トランジスタ２（第２トランジスタ）は、ベースが出力端子５１に接続され、コレクタがトランジスタ５を介して電源３０に接続されている。トランジスタ１のエミッタとトランジスタ２のエミッタとの接続点は、定電流源６に接続されている。定電流源６は、トランジスタ１のエミッタとトランジスタ２のエミッタとの接続点から、回路グランドに向かって電流値が「Ｉ」の直流電流を流す。つまり、トランジスタ１とトランジスタ２と定電流源６とで差動回路１０１を構成している。
【００２０】
トランジスタ３は、ベースがトランジスタ５のドレインとトランジスタ２のコレクタとの接続点に接続され、コレクタが電源３０に接続され、エミッタが出力端子５１に接続されている。コンデンサ８は、入力電圧Ｖｉの大きさに応じて充電される電圧保持用のコンデンサであり、一対の出力端子５１，５２間に接続されている。つまり、電源３０の出力端間に、トランジスタ３とコンデンサ８との直列回路が接続されており、トランジスタ３に流れる電流により、コンデンサ８が充電される。
【００２１】
トランジスタ４は、ソースが電源３０に接続され、ドレインが定電流源７及びゲートに接続されている。定電流源７は、トランジスタ４から回路グランドに向かって電流値が「Ｉ／２」の直流電流を流す。トランジスタ５は、ソースが電源３０に接続され、ドレインがトランジスタ２のコレクタ、及びトランジスタ３のベースに接続され、ゲートがトランジスタ４のゲートに接続されている。つまり、トランジスタ４とトランジスタ５とでカレントミラー回路を構成しており、トランジスタ４，５には、電流値が「Ｉ／２」の直流電流が流れる。
【００２２】
また、本実施形態のピークホールド回路１００は、少なくともトランジスタ１，２が一体に構成された半導体チップ（集積回路）を備えている。トランジスタ２は、ｐ型の半導体基板（例えばＳｉ基板）の表面上のｎ型のエピタキシャル層（例えばＳｉエピタキシャル層）における素子形成領域に形成されている。エピタキシャル層の素子形成領域の表面側で素子形成領域内に、ｎ型の導電領域であるコレクタ領域と、ｐ型の導電領域であるベース領域とが離れて設けられ、ｐ型の導電領域（ベース）の表面側にはｎ型の導電領域であるエミッタ領域が設けられている。また、エピタキシャル層において、隣り合う素子形成領域同士は、ｐ型の素子分離形成によってｐｎ接合分離されている。このような構成のトランジスタ２を含む半導体チップには、寄生トランジスタ１２が形成される。寄生トランジスタ１２は、トランジスタ４のベース領域であるｐ型の導電領域をエミッタ領域、トランジスタ４のコレクタ領域であるｎ型の導電領域をベース領域、ｐ型の分離領域（回路グランド）をコレクタ領域とするｐｎｐ型のバイポーラトランジスタである。図１では、寄生トランジスタ１２を点線で表している。
【００２３】
（２．２  バッファ回路）
バッファ回路２０は、トランジスタ２１〜２３，２５と、定電流源２６，２９とを備えている。トランジスタ２１〜２３は、ｎｐｎ型のバイポーラトランジスタである。トランジスタ２５は、エンハンスメント型のｐチャネルＭＯＳＦＥＴである。定電流源２６，２９は、直流電流を流す電流源である。
【００２４】
トランジスタ２１（第３トランジスタ）は、ベースが入力端子４１に接続され、コレクタが電源３０に接続され、エミッタがトランジスタ２２のエミッタに接続されている。トランジスタ２２（第４トランジスタ）は、ベースが定電流源２９に接続され、コレクタがトランジスタ２５を介して電源３０に接続されている。トランジスタ２１のエミッタとトランジスタ２２のエミッタとの接続点２０２は、定電流源２６に接続されている。定電流源２６（第１定電流源）は、トランジスタ２１のエミッタとトランジスタ２２のエミッタとの接続点２０２から、回路グランドに向かって電流値が「Ｉ」の直流電流を流す。つまり、トランジスタ２１とトランジスタ２２と定電流源２６とで差動回路を構成している。
【００２５】
トランジスタ２３（第５トランジスタ）は、ベースがトランジスタ２５のドレイン、及びトランジスタ２２のコレクタに接続され、コレクタが電源３０に接続され、エミッタが定電流源２９に接続されている。トランジスタ２３は、ｎｐｎ型のバイポーラトランジスタであるので、ベース−エミッタ間のｐｎ接合がダイオードとして機能する。定電流源２９（第２定電流源）は、トランジスタ２３から回路グランドに向かって電流値が「Ｉ」の直流電流を流す。
【００２６】
トランジスタ２５（第６トランジスタ）は、ソースが電源３０に接続され、ドレインがトランジスタ２２のコレクタ、及びトランジスタ２３のベースに接続され、ゲートがトランジスタ４のゲートに接続されている。つまり、トランジスタ４とトランジスタ２５とでカレントミラー回路を構成しており、トランジスタ２５は、電流値が「Ｉ／２」の直流電流を流す電流源として機能する。さらに、トランジスタ２５のドレインは、トランジスタ２のコレクタに接続されている。
【００２７】
バッファ回路２０は、入力電圧Ｖｉに応じた電圧を生成する回路であり、トランジスタ２２のベースとトランジスタ２３のエミッタと定電流源２９との接続点がバッファ回路２０の出力端２０１として機能する。
【００２８】
また、バッファ回路２０は、トランジスタ２のコレクタに電流を供給する電流供給回路としての機能を兼ねている。トランジスタ２５のドレインは、トランジスタ２のコレクタに接続されている。言い換えれば、電流源として機能するトランジスタ２５と、ダイオードとして機能するトランジスタ２３のベース−エミッタ間のｐｎ接合ダイオードとの接続点２０３が、トランジスタ２のコレクタに接続されている。バッファ回路２０は、トランジスタ２の動作領域が飽和領域とならないように、電流源であるトランジスタ２５からトランジスタ２のコレクタに電流を供給するように構成されている。
【００２９】
（３  動作）
次に、本実施形態のピークホールド回路１００の動作について図２の動作波形図を用いて説明する。本実施形態における入力電圧Ｖｉの波形は、図２に示すように、電圧レベルがＨレベル（High level）とＬレベル（Low level）と交互に変化する矩形波であるとする。なお、入力電圧Ｖｉの波形は、矩形波に限らず、電圧レベルが連続的に増減する波形（例えば正弦波）であってもよい。
【００３０】
（３．１  入力電圧、Ｌレベル→Ｈレベル）
まず、入力電圧Ｖｉの電圧レベルがＬレベルからＨレベルに変化した際におけるピークホールド回路１００の動作について説明する。
【００３１】
主回路１０では、入力電圧Ｖｉの電圧レベルがＬレベルからＨレベルに変化することにより、トランジスタ１がオンし、トランジスタ２がオフする。トランジスタ２がオフすることにより、トランジスタ５を流れる電流がトランジスタ３のベースに流れ、トランジスタ３がオンする。トランジスタ３がオンすることにより、電源３０からトランジスタ３を介してコンデンサ８に電流が供給され、コンデンサ８が充電される。これにより、出力電圧Ｖｏは、入力電圧Ｖｉの変化に追従するように上昇する。出力電圧Ｖｏの上昇によって、入力電圧Ｖｉと出力電圧Ｖｏとの差が低減することにより、トランジスタ１に電流が流れ始める。そして、入力電圧Ｖｉと出力電圧Ｖｏとが一致した第１平衡状態では、出力電圧Ｖｏが入力電圧Ｖｉと一致した状態を維持するように、トランジスタ１，２，３のそれぞれに電流が流れる。
【００３２】
バッファ回路２０では、入力電圧Ｖｉの電圧レベルがＬレベルからＨレベルに変化することにより、トランジスタ２１がオンし、トランジスタ２２がオフする。トランジスタ２２がオフすることにより、トランジスタ２５を流れる電流がトランジスタ２３のベースに流れ、トランジスタ２３がオンする。トランジスタ２３がオンすることにより、出力端２０１の電位（トランジスタ２２のベース電位）が、入力電圧Ｖｉの変化に追従するように上昇する。トランジスタ２２のベース電位の上昇によって、トランジスタ２１のベース電位（入力電圧Ｖｉ）とトランジスタ２２のベース電位との差が低減することにより、トランジスタ２１に電流が流れ始める。トランジスタ２１のベース電位（入力電圧Ｖｉ）とトランジスタ２２のベース電位とが一致した第２平衡状態では、トランジスタ２２のベース電位がトランジスタ２１のベース電位と一致した状態を維持するように、トランジスタ２１，２２，２３に電流が流れる。このように、バッファ回路２０の出力端２０１に生成される電圧は、入力電圧Ｖｉの変化に追従して変化する。
【００３３】
（３．２  入力電圧、Ｈレベル→Ｌレベル）
次に、入力電圧Ｖｉの電圧レベルがＨレベルからＬレベルに変化した際におけるピークホールド回路１００の動作について説明する。
【００３４】
主回路１０では、入力電圧Ｖｉの電圧レベルがＨレベルからＬレベルに変化することにより、トランジスタ１がオフし、トランジスタ２がオンする。トランジスタ２がオンすることにより、トランジスタ５を流れる電流がトランジスタ２に流れ、トランジスタ３のベース電流が低減してトランジスタ３がオフする。コンデンサ８は、トランジスタ３から供給される電流が低減するが、入力電圧Ｖｉのピーク値（Ｈレベル）を保持した状態となる。
【００３５】
バッファ回路２０では、入力電圧Ｖｉの電圧レベルがＨレベルからＬレベルに変化することにより、トランジスタ２１がオフし、トランジスタ２２がオンする。トランジスタ２２がオンすることにより、トランジスタ２３がオフし、出力端２０１の電位（トランジスタ２２のベース電位）が、入力電圧Ｖｉの変化に追従するように低下する。
【００３６】
ここで、主回路１０は、トランジスタ２のベースにはコンデンサ８が接続されているのに対し、トランジスタ２２のベースには定電流源２９が接続されている。したがって、入力電圧Ｖｉの電圧レベルがＨレベルからＬレベルに変化した際は、トランジスタ２のベース電位はコンデンサ８により保持されるのに対し、トランジスタ２２のベース電位は入力電圧Ｖｉに追従して低下する。つまり、バッファ回路２０は、主回路１０が第１平衡状態となるよりも早く第２平衡状態となる。
【００３７】
主回路１０が第１平衡状態ではなく、かつバッファ回路２０が第２平衡状態であるとき、トランジスタ２５を流れる電流の一部がトランジスタ２のコレクタに供給される。これにより、トランジスタ２の動作領域が飽和領域になることが抑制される。言い換えれば、バッファ回路２０からの電流供給により、トランジスタ２のコレクタ電位（寄生トランジスタ１２のベース電位）の低下が抑制され、寄生トランジスタ１２がオンすることが抑制される。したがって、寄生トランジスタ１２を介してコンデンサ８が放電することが抑制され、コンデンサ８の両端電圧（出力電圧Ｖｏ）は、より長い時間ピーク値に保持されることとなる。
【００３８】
（４  まとめ）
以上説明したように、本実施形態のピークホールド回路１００は、コンデンサ８と、差動回路１０１と、バッファ回路２０とを備えている。コンデンサ８は、電圧保持用のコンデンサである。差動回路１０１は、ベースに入力電圧Ｖｉが入力されるトランジスタ１（第１トランジスタ）と、ベースにコンデンサ８の両端電圧が入力されるトランジスタ２（第２トランジスタ）を有する。バッファ回路２０は、電流源（トランジスタ２５）とダイオード（トランジスタ２３のベース−エミッタ間のｐｎ接合ダイオード）との直列回路を有する。バッファ回路２０は、入力電圧Ｖｉが入力され、電流源からダイオードを介して出力端２０１に電流が供給されることにより入力電圧Ｖｉの大きさに応じた電圧を出力端２０１に生成するバッファ回路である。また、バッファ回路２０は、電流源とダイオードとの接続点２０３が、トランジスタ２のコレクタと電気的に接続されており、トランジスタ２の動作領域が飽和領域とならないように電流源からトランジスタ２のコレクタに電流を供給する機能を有する。
【００３９】
上記構成により、入力電圧Ｖｉが低減してトランジスタ２に流れる電流が増加する際に、バッファ回路２０からトランジスタ２のコレクタに電流が供給される。これにより、トランジスタ２のコレクタ電位の低下が抑制され、トランジスタ２の動作領域が飽和領域になることが抑制される。すなわち、寄生トランジスタ１２を介してコンデンサ８が放電することが抑制され、コンデンサ８の両端電圧（出力電圧Ｖｏ）がより長い時間ピーク値に保持される。つまり、本実施形態におけるピークホールド回路１００は、入力電圧Ｖｉのピーク保持能力の向上を図ることが可能となる。
【００４０】
また、ピークホールド回路１００において、バッファ回路２０は、複数のバイポーラトランジスタ（トランジスタ２１〜２３）と、ＭＯＳＦＥＴ（トランジスタ２５）とを有することが好ましい。ダイオードは、複数のバイポーラトランジスタのうち１つのバイポーラトランジスタ（トランジスタ２３）のｐｎ接合ダイオードである。電流源は、ＭＯＳＦＥＴ（トランジスタ２５）である。上記構成により、１つのバイポーラトランジスタ（トランジスタ２３）がダイオードとしての機能を兼ね、ＭＯＳＦＥＴ（トランジスタ２５）が電流源としての機能を兼ねるので、バッファ回路２０の構成の簡略化を図ることが可能となる。
【００４１】
また、バッファ回路２０は、複数のバイポーラトランジスタであるトランジスタ２１〜２３（第３〜５トランジスタ）と、ＭＯＳＦＥＴであるトランジスタ２５（第６トランジスタ）と、定電流源２６，２９（第１，２定電流源）とを有することが好ましい。トランジスタ２１〜２３のそれぞれは、ｎｐｎ型のバイポーラトランジスタである。トランジスタ２５は、ｐチャネル型のＭＯＳＦＥＴである。トランジスタ２１は、ベースに入力電圧Ｖｉが入力され、エミッタがトランジスタ２２のエミッタと電気的に接続されている。トランジスタ２２は、ベースがトランジスタ２３のエミッタと電気的に接続されている。トランジスタ２３は、ベースがトランジスタ２５のドレインと電気的に接続されている。トランジスタ２５は、ソースが電源３０と電気的に接続されている。トランジスタ２５のドレインとトランジスタ２３のベースとの接続点２０２が、トランジスタ２２のコレクタ、及びトランジスタ２のコレクタと電気的に接続されている。定電流源２６は、トランジスタ２１のエミッタとトランジスタ２２のエミッタとの接続点２０２と、回路グランドとの間に電気的に接続されている。定電流源２９は、トランジスタ２２のベースとトランジスタ２３のエミッタとの接続点（出力端２０１）と、回路グランドとの間に電気的に接続されている。ダイオードは、トランジスタ２３のベース−エミッタ間のｐｎ接合ダイオードである。
【００４２】
上記構成により、バッファ回路２０は、生成する電圧を、入力電圧Ｖｉの変化により早く追従させることが可能となる。したがって、バッファ回路２０は、入力電圧Ｖｉが低減した際に、トランジスタ２１のベース電位とトランジスタ２２のベース電位とが一致した第２平衡状態により早く移行し、トランジスタ２のコレクタに電流を供給することができる。これにより、トランジスタ２の動作領域が飽和領域になることがより抑制され、ピークホールド回路１００は、入力電圧Ｖｉのピーク保持能力の更なる向上を図ることが可能となる。
【００４３】
また、本実施形態のピークホールド回路１００は、ｐチャネルＭＯＳＦＥＴで構成されたトランジスタ２５を、トランジスタ２のコレクタに電流を供給する電流源として機能させている。したがって、電源３０からトランジスタ２のコレクタに供給される電流の経路にダイオードが含まれていない。これにより、制御電圧Ｖｃｃが、２つのバイポーラトランジスタ（トランジスタ２，３）のみを駆動可能な電圧値以上であれば、ピークホールド回路１００が駆動可能となる。言い換えれば、トランジスタ２，３それぞれのベース−エミッタ間をｐｎ接合ダイオードとみなした場合、制御電圧Ｖｃｃが、２つのｐｎ接合ダイオードを導通させる電圧値以上であれば、ピークホールド回路１００が動作可能となる。これにより、ピークホールド回路１００の動作電源である制御電圧Ｖｃｃの低電圧化が可能となる。
【００４４】
（５  変形例）
次に、本実施形態のピークホールド回路１００における変形例について説明する。以下に説明する変形例では、上述したピークホールド回路１００の構成と同様の構成については、同一符号を付して説明を適宜省略する。
【００４５】
（５．１  第１変形例）
第１変形例のピークホールド回路１００Ａの回路図を図３に示す。ピークホールド回路１００Ａは、主回路１０とバッファ回路２０（第１バッファ回路２０）に加えて、コンデンサ８の両端電圧の大きさに応じた電圧を生成する第２バッファ回路６０を更に備えている。
【００４６】
第２バッファ回路６０は、トランジスタ６１〜６３，６５と、定電流源６６，６９とを備えており、主回路１０と一対の出力端子５１，５２との間に接続されている。
【００４７】
トランジスタ６１は、ベースがコンデンサ８の高電位側に接続され、コレクタが電源３０に接続され、エミッタがトランジスタ６２のエミッタに接続されている。トランジスタ６２は、ベースが出力端子５１に接続され、コレクタがトランジスタ６５を介して電源３０に接続されている。トランジスタ６１のエミッタとトランジスタ６２のエミッタとの接続点は、定電流源６６に接続されている。定電流源６６は、トランジスタ６１のエミッタとトランジスタ６２のエミッタとの接続点から、回路グランドに向かって電流値が「Ｉ」の直流電流を流す。つまり、トランジスタ６１とトランジスタ６２と定電流源６６とで差動回路を構成している。
【００４８】
トランジスタ６３は、ベースがトランジスタ６５のドレイン、及びトランジスタ６２のコレクタに接続され、コレクタが電源３０に接続され、エミッタが定電流源６９に接続されている。定電流源６９は、トランジスタ６３から回路グランドに向かって電流値が「Ｉ」の直流電流を流す。
【００４９】
トランジスタ６５は、ソースが電源３０に接続され、ドレインがトランジスタ６２のコレクタ、及びトランジスタ６３のベースに接続され、ゲートが主回路１０のトランジスタ４のゲートに接続されている。つまり、トランジスタ４とトランジスタ６５とでカレントミラー回路を構成しており、トランジスタ６５には、電流値が「Ｉ／２」の直流電流が流れる。
【００５０】
第２バッファ回路６０は、トランジスタ６１のベースを入力端、トランジスタ６２のベースを出力端とし、入力電圧であるコンデンサ８の両端電圧の変化に追従した出力電圧Ｖｏを一対の出力端子５１，５２間に生成する。
【００５１】
このように、本変形例のピークホールド回路１００Ａは、バッファ回路２０（第１バッファ回路２０）とは異なる第２バッファ回路６０を備えることが好ましい。第２バッファ回路６０は、コンデンサ８の両端間に電気的に接続され、コンデンサ８の両端電圧の大きさに応じた電圧を生成する。この第２バッファ回路６０により、ピークホールド回路１００Ａの後段に接続される回路とインピーダンス整合される。例えば、一対の出力端子５１，５２間に、入力インピーダンスが低い回路が接続された場合であっても、コンデンサ８が放電することが抑制される。これにより、ピークホールド回路１００Ａは、入力電圧Ｖｉのピーク保持能力の更なる向上を図ることが可能となる。
【００５２】
（第２変形例）
第２変形例のピークホールド回路１００Ｂの回路図を図４に示す。ピークホールド回路１００Ｂは、主回路１０Ｂとバッファ回路２０とを備えている。
【００５３】
主回路１０Ｂは、実施形態のピークホールド回路１００における主回路１０（図１参照）との差異点として、トランジスタ１４を更に備えている。トランジスタ１４は、エンハンスメント型のｐチャネルＭＯＳＦＥＴである。トランジスタ１４は、ソースが電源３０に接続され、ドレインがトランジスタ１のコレクタに接続され、ゲートがドレインに接続されている。主回路１０Ｂにおけるトランジスタ５のゲートは、トランジスタ１４のゲートに接続されている。つまり、トランジスタ１４とトランジスタ５とでカレントミラー回路を構成しており、トランジスタ１のコレクタ電流と同じ電流値の電流がトランジスタ５に流れる。
【００５４】
本変形例のピークホールド回路１００Ｂにおいても、実施形態のピークホールド回路１００と同様に、トランジスタ２の動作領域が飽和領域とならないように、バッファ回路２０からトランジスタ２のコレクタに電流が供給される。これにより、ピークホールド回路１００Ｂは、入力電圧Ｖｉのピーク保持能力の向上を図ることが可能となる。
【００５５】
なお、ピークホールド回路１００Ｂは、第１変形例のピークホールド回路１００Ａにおける第２バッファ回路６０を更に備えた構成であってもよい。
【００５６】
（第３変形例）
第３変形例のピークホールド回路１００Ｃの回路図を図５にしめす。ピークホールド回路１００Ｃは、主回路１０とバッファ回路２０Ｃとを備えている。
【００５７】
バッファ回路２０Ｃは、実施形態のピークホールド回路１００におけるバッファ回路２０（図１参照）との差異点として、トランジスタ２４を更に備えている。トランジスタ２４は、エンハンスメント型のｐチャネルＭＯＳＦＥＴである。トランジスタ２４は、ソースが電源３０に接続され、ドレインがトランジスタ２１のコレクタに接続され、ゲートがドレインに接続されている。バッファ回路２０Ｃにおけるトランジスタ２５のゲートは、トランジスタ２４のゲートに接続されている。つまり、トランジスタ２４とトランジスタ２５とでカレントミラー回路を構成しており、トランジスタ２１のコレクタ電流と同じ電流値の電流がトランジスタ２５に流れる。
【００５８】
本変形例のピークホールド回路１００Ｃにおいても、実施形態のピークホールド回路１００と同様に、トランジスタ２の動作領域が飽和領域とならないように、バッファ回路２０Ｃからトランジスタ２のコレクタに電流が供給される。これにより、ピークホールド回路１００Ｃは、入力電圧Ｖｉのピーク保持能力の向上を図ることが可能となる。
【００５９】
なお、ピークホールド回路１００Ｃは、第１変形例のピークホールド回路１００Ａにおける第２バッファ回路６０を更に備えた構成であってもよい。
【００６０】
（第４変形例）
第４変形例のピークホールド回路１００Ｄの回路図を図６に示す。ピークホールド回路１００Ｄは、主回路１０Ｄとバッファ回路２０Ｄとを備えている。
【００６１】
主回路１０Ｄは、第２変形例における主回路１０Ｂ（図４参照）から、トランジスタ４及び定電流源７を省略した構成であり、トランジスタ１４とトランジスタ５とでカレントミラー回路を構成している。バッファ回路２０Ｄは、第３変形例におけるバッファ回路２０Ｃ（図５参照）と同一構成であり、トランジスタ２４とトランジスタ２５とでカレントミラー回路を構成している。
【００６２】
本変形例のピークホールド回路１００Ｄにおいても、実施形態のピークホールド回路１００と同様に、トランジスタ２の動作領域が飽和領域とならないように、バッファ回路２０Ｄからトランジスタ２のコレクタに電流が供給される。これにより、ピークホールド回路１００Ｄは、入力電圧Ｖｉのピーク保持能力の向上を図ることが可能となる。
【００６３】
なお、ピークホールド回路１００Ｄは、第１変形例のピークホールド回路１００Ａにおける第２バッファ回路６０を更に備えた構成であってもよい。
【００６４】
なお、上述した実施形態、各変形例は本発明の一例である。このため、本発明は、上述の実施形態、各変形例に限定されることはなく、この実施形態、変形例以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることはもちろんのことである。
【符号の説明】
【００６５】
１  トランジスタ（第１トランジスタ）
２  トランジスタ（第２トランジスタ）
８  コンデンサ
２０，２０Ｃ，２０Ｄ  バッファ回路（第１バッファ回路）
２１  トランジスタ（バイポーラトランジスタ、第３トランジスタ）
２２  トランジスタ（バイポーラトランジスタ、第４トランジスタ）
２３  トランジスタ（バイポーラトランジスタ、第５トランジスタ）
２５  トランジスタ（ＭＯＳＦＥＴ、電流源、第６トランジスタ）
２６  定電流源（第１定電流源）
２９  定電流源（第２定電流源）
６０  バッファ回路（第２バッファ回路）
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ  ピークホールド回路
１０１  差動回路
２０１  出力端
２０２，２０３  接続点
【図１】
2017194326.tif 000003
【図２】
2017194326.tif 000004
【図３】
2017194326.tif 000005
【図４】
2017194326.tif 000006
【図５】
2017194326.tif 000007
【図６】
2017194326.tif 000008