(57)【要約】【課題】寄生容量の小さいトランジスタを提供する。又は、電気特性の安定したトランジスタを提供する。【解決手段】基板上の第１の絶縁体と、第１の絶縁体上の酸化物半導体と、酸化物半導体上の第２の絶縁体と、第２の絶縁体上の第３の絶縁体と、第３の絶縁体上の第１の導電体と、第１の導電体上の第２の導電体と、を有し、第１の導電体は、第１の領域及び第２の領域を有し、第１の領域は、第２の領域に挟まれる部分を有し、第２の領域は、第１の領域の有する元素と、酸素と、を有する半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上の第１の絶縁体と、
前記第１の絶縁体上の酸化物半導体と、
前記酸化物半導体上の第２の絶縁体と、
前記第２の絶縁体上の第３の絶縁体と、
前記第３の絶縁体上の第１の導電体と、
前記第１の導電体上の第２の導電体と、を有し、
前記第１の導電体は、第１の領域及び第２の領域を有し、
前記第１の領域は、前記第２の領域に挟まれる部分を有し、
前記第２の領域は、前記第１の領域の有する元素と、酸素と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の領域より、前記第２の領域のほうが、抵抗値が大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の導電体は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の導電体は、タングステンと、シリコンと、を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第２の導電体は、タングステンと、窒素と、を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記酸化物半導体上に、第３の導電体及び第４の導電体を有し、
前記第３の導電体及び前記第４の導電体は、前記第２の導電体と重なる領域を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の絶縁体及び前記第２の絶縁体は、前記酸化物半導体の有する、酸素以外の元素の一以上を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記酸化物半導体は、インジウム、亜鉛及び元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）から選ばれた一以上を有することを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載の半導体装置と、
プリント基板と、を有することを特徴とするモジュール。
【請求項１０】
請求項１乃至請求項８のいずれか一項に記載の半導体装置又は請求項９に記載のモジュールと、
スピーカー、操作キー又はバッテリーと、を有することを特徴とする電子機器。
【請求項１１】
第１の絶縁体を成膜し、
前記第１の絶縁体上に酸化物半導体を成膜し、
前記第１の絶縁体及び前記酸化物半導体の一部を加工して、前記第１の絶縁体及び前記酸化物半導体を有する多層膜を形成し、
前記多層膜上に第２の絶縁体を成膜し、
前記第２の絶縁体上に第３の絶縁体を成膜し、
前記第３の絶縁体上に第１の導電体を成膜し、
前記第１の導電体上に第２の導電体を成膜し、
前記第２の導電体の一部を加工して第３の導電体を形成し、
前記第１の導電体の一部を加工して第４の導電体を形成し、
前記第４の導電体を形成後に酸化処理を行って、前記第４の導電体に酸化された領域を形成することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１１において、
前記第１の導電体は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１１又は請求項１２において、
前記第１の導電体は、タングステンと、シリコンと、を有することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１１乃至請求項１３のいずれか一項において、
前記第２の導電体は、タングステンと、窒素と、を有することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１１乃至請求項１４のいずれか一項において、
前記第１の絶縁体及び前記第２の絶縁体は、前記酸化物半導体の有する、酸素以外の元素の一以上を有することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１１乃至請求項１５のいずれか一項において、
前記酸化物半導体は、インジウム、亜鉛及び元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）から選ばれた一以上を有することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１１乃至請求項１６のいずれか一項において、
前記酸化処理は、酸素雰囲気にて加熱して行うことを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１１乃至請求項１６のいずれか一項において、
前記酸化処理は、酸素プラズマを用いて行うことを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１１乃至請求項１８のいずれか一項において、
前記多層膜を形成後に、前記多層膜上に第５の導電体及び第６の導電体を形成し、
前記多層膜、前記第５の導電体及び前記第６の導電体上に、前記第２の絶縁体を成膜することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタ及び半導体装置、並びにそれらの製造方法に関する。又は、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。又は、表示装置、液晶表示装置、発光装置、記憶装置、撮像装置、電子機器の製造方法に関する。又は、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５７１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
寄生容量の小さいトランジスタを提供することを課題の一とする。又は、周波数特性の高いトランジスタを提供することを課題の一とする。又は、電気特性の良好なトランジスタを提供することを課題の一とする。又は、電気特性の安定したトランジスタを提供することを課題の一とする。又は、オフ時の電流の小さいトランジスタを提供することを課題の一とする。又は、微細なトランジスタを提供することを課題の一とする。又は、新規なトランジスタを提供することを課題の一とする。又は、該トランジスタを有する半導体装置を提供することを課題の一とする。又は、動作速度の速い半導体装置を提供することを課題の一とする。又は、新規な半導体装置を提供することを課題の一とする。又は、該半導体装置を有するモジュールを提供することを課題の一とする。又は、該半導体装置、又は該モジュールを有する電子機器を提供することを課題の一とする。
【０００７】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様は、基板上の第１の絶縁体と、第１の絶縁体上の酸化物半導体と、酸化物半導体上の第２の絶縁体と、第２の絶縁体上の第３の絶縁体と、第３の絶縁体上の第１の導電体と、第１の導電体上の第２の導電体と、を有し、第１の導電体は、第１の領域及び第２の領域を有し、第１の領域は、第２の領域に挟まれる部分を有し、第２の領域は、第１の領域の有する元素と、酸素と、を有する半導体装置である。
【０００９】
本発明の一態様は、第１の領域より、第２の領域のほうが、抵抗値が大きい半導体装置である。
【００１０】
本発明の一態様は、第１の導電体は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有する半導体装置である。
【００１１】
本発明の一態様は、第１の導電体は、タングステンと、シリコンと、を有する半導体装置である。
【００１２】
本発明の一態様は、第２の導電体は、タングステンと、窒素と、を有する半導体装置である。
【００１３】
本発明の一態様は、酸化物半導体上に、第３の導電体及び第４の導電体を有し、第３の導電体及び第４の導電体は、第２の導電体と重なる領域を有する半導体装置である。
【００１４】
本発明の一態様は、第１の絶縁体及び第２の絶縁体は、酸化物半導体の有する、酸素以外の元素の一以上を有する半導体装置である。
【００１５】
本発明の一態様は、酸化物半導体は、インジウム、亜鉛及び元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）から選ばれた一以上を有する半導体装置である。
【００１６】
本発明の一態様は、上記に記載の半導体装置と、プリント基板と、を有するモジュールである。
【００１７】
本発明の一態様は、上記に記載の半導体装置又は上記に記載のモジュールと、スピーカー、操作キー又はバッテリーと、を有する電子機器である。
【００１８】
本発明の一態様は、第１の絶縁体を成膜し、第１の絶縁体上に酸化物半導体を成膜し、第１の絶縁体及び酸化物半導体の一部を加工して、第１の絶縁体及び酸化物半導体を有する多層膜を形成し、多層膜上に第２の絶縁体を成膜し、第２の絶縁体上に第３の絶縁体を成膜し、第３の絶縁体上に第１の導電体を成膜し、第１の導電体上に第２の導電体を成膜し、第２の導電体の一部を加工して第３の導電体を形成し、第１の導電体の一部を加工して第４の導電体を形成し、第４の導電体を形成後に酸化処理を行って、第４の導電体に酸化された領域を形成する半導体装置の作製方法である。
【００１９】
本発明の一態様は、第１の導電体は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有する半導体装置の作製方法である。
【００２０】
本発明の一態様は、第１の導電体は、タングステンと、シリコンと、を有する半導体装置の作製方法である。
【００２１】
本発明の一態様は、第２の導電体は、タングステンと、窒素と、を有する半導体装置の作製方法である。
【００２２】
本発明の一態様は、第１の絶縁体及び第２の絶縁体は、酸化物半導体の有する、酸素以外の元素の一以上を有する半導体装置の作製方法である。
【００２３】
本発明の一態様は、酸化物半導体は、インジウム、亜鉛及び元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム又はスズ）から選ばれた一以上を有する半導体装置の作製方法である。
【００２４】
本発明の一態様は、上記酸化処理は、酸素雰囲気にて加熱して行う半導体装置の作製方法である。
【００２５】
本発明の一態様は、上記酸化処理は、酸素プラズマを用いて行う半導体装置の作製方法である。
【００２６】
本発明の一態様は、多層膜を形成後に、多層膜上に第５の導電体及び第６の導電体を形成し、多層膜、第５の導電体及び第６の導電体上に、第２の絶縁体を成膜する半導体装置の作製方法である。
【発明の効果】
【００２７】
寄生容量の小さいトランジスタを提供することができる。又は、周波数特性の高いトランジスタを提供することができる。又は、電気特性の良好なトランジスタを提供することができる。又は、電気特性の安定したトランジスタを提供することができる。又は、オフ時の電流の小さいトランジスタを提供することができる。又は、微細なトランジスタを提供することができる。又は、新規なトランジスタを提供することができる。又は、該トランジスタを有する半導体装置を提供することができる。又は、動作速度の速い半導体装置を提供することができる。又は、新規な半導体装置を提供することができる。又は、該半導体装置を有するモジュールを提供することができる。又は、該半導体装置、又は該モジュールを有する電子機器を提供することができる。
【００２８】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様に係るトランジスタを示す上面図及び断面図。
【図２】本発明の一態様に係るトランジスタの一部を示す断面図。
【図３】本発明の一態様に係るトランジスタの一部を示す断面図。
【図４】本発明の一態様に係るトランジスタの一部を示す断面図。
【図５】本発明の一態様に係るトランジスタの一部を示す断面図。
【図６】本発明の一態様に係るトランジスタの一部を示す断面図。
【図７】本発明の一態様に係る酸化物の原子数比の範囲を説明する図。
【図８】ＩｎＭＺｎＯ４の結晶を説明する図。
【図９】酸化物の積層構造におけるバンド図。
【図１０】ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、並びにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図１１】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、及び平面ＴＥＭ像並びにその画像解析像。
【図１２】ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。
【図１３】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図１４】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図１５】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１６】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１７】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１８】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図１９】本発明の一態様に係る記憶装置の回路図。
【図２０】本発明の一態様に係る半導体装置を示す断面図。
【図２１】本発明の一態様に係る半導体装置を示す断面図。
【図２２】本発明の一態様に係る半導体装置を示す回路図及び断面図。
【図２３】本発明の一態様に係るＣＰＵを示すブロック図。
【図２４】本発明の一態様に係る記憶素子の回路図。
【図２５】撮像装置を示す平面図。
【図２６】撮像装置の画素を示す平面図。
【図２７】撮像装置を示す断面図。
【図２８】撮像装置を示す断面図。
【図２９】ＲＦタグの構成例を説明する図。
【図３０】本発明に係る、半導体装置を示す回路図、上面図及び断面図。
【図３１】本発明に係る、半導体装置を示す回路図及び断面図。
【図３２】表示モジュールを説明する図。
【図３３】リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図。
【図３４】本発明の一態様を説明するための回路図及びタイミングチャート。
【図３５】本発明の一態様を説明するためのグラフ及び回路図。
【図３６】本発明の一態様を説明するための回路図及びタイミングチャート。
【図３７】本発明の一態様を説明するための回路図及びタイミングチャート。
【図３８】本発明の一態様を説明するためのブロック図、回路図及び波形図。
【図３９】本発明の一態様を説明するための回路図及びタイミングチャート。
【図４０】本発明の一態様を説明するための回路図。
【図４１】本発明の一態様を説明するための回路図。
【図４２】本発明の一態様に係る電子機器を示す図。
【図４３】本発明の一態様に係る電子機器を示す図。
【図４４】本発明の一態様に係る電子機器を示す図。
【図４５】本発明の一態様に係る、ＲＦタグの使用例。
【発明を実施するための形態】
【００３０】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３１】
なお、図において、大きさ、膜（層）の厚さ、又は領域は、明瞭化のために誇張されている場合がある。
【００３２】
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、又は物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
【００３３】
なお、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）又はソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３４】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３５】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる。）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば、水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３６】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【００３７】
チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【００３８】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３９】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００４０】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００４１】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００４２】
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図又は断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
【００４３】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４４】
また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
【００４５】
なお、本明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる。半導体としては、シリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウム、酸化物半導体などの化合物半導体、カーボンナノチューブ、グラフェン及び有機半導体などを用いる場合がある。
【００４６】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【００４７】
また、本明細書等においては、ある一つの実施の形態において述べる図又は文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図又は文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
【００４８】
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい。）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
【００４９】
また、本明細書の中の文章や図面において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。又は、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、又は、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
【００５０】
（実施の形態１）
＜トランジスタ構造＞
以下では、本発明の一態様に係る半導体装置が有するトランジスタの構造について説明する。
【００５１】
図１（Ａ）、図１（Ｂ）及び図１（Ｃ）は、本発明の一態様に係る半導体装置の上面図及び断面図である。図１（Ａ）は上面図である。図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、チャネル長方向の断面形状を示す。図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図であり、チャネル幅方向の断面形状を示す。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００５２】
図１に示すトランジスタは、基板４００上の導電体４１３と、基板４００上の絶縁体４０１と、導電体４１３上の絶縁体４３１と、絶縁体４３１上の絶縁体４３２と、絶縁体４３２上の絶縁体４３３と、絶縁体４３３上の絶縁体４０６ａと、絶縁体４０６ａ上の半導体４０６ｂと、半導体４０６ｂ上の導電体４３０ａ及び導電体４３０ｂと、半導体４０６ｂ上の絶縁体４０６ｃと、絶縁体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０２及び導電体４０３と、導電体４０２及び導電体４０３上の導電体４０４と、導電体４０４、導電体４３０ａ、導電体４３０ｂ及び絶縁体４３３上の絶縁体４１１と、絶縁体４１１上の絶縁体４２３と、絶縁体４１１及び絶縁体４２３を通って導電体４３０ａに達する開口部と、絶縁体４１１及び絶縁体４２３を通って導電体４３０ｂに達する開口部と、導電体４３０ａと接する領域を有する導電体４１６ａ１と、導電体４３０ｂと接する領域を有する導電体４１６ａ２と、導電体４１６ａ１上の導電体４１８ａ１と、導電体４１６ａ２上の導電体４１８ａ２と、を有する。
【００５３】
導電体４０３は、導電体４０２の有する元素と、酸素と、を有する。また、導電体４０２は、導電体４０３に挟まれて形成されている。後述するように、導電体４０３は導電体４０２となる導電体の一部を酸化処理することによって形成されたものである。
【００５４】
導電体４０２より導電体４０３のほうが、抵抗値が大きい。特に、導電体４０３は絶縁性を有することが好ましい。導電体４０３が絶縁性を有することによって、導電体４０４と、導電体４３０ａ及び導電体４３０ｂと、により形成される寄生容量を減少させることができる。また、導電体４０４と、導電体４３０ａ及び導電体４３０ｂとの間に生じるリーク電流を減少させることができる。
【００５５】
導電体４０２及び導電体４０３は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有すると好ましい。
【００５６】
導電体４０２及び導電体４０３は、例えば、タングステン、チタン又はアルミニウムなどを有する導電膜を用いればよい。特に、タングステンと、シリコンと、を有する導電体を用いると好ましい。
【００５７】
導電体４０４は、例えば、タングステンと、窒素と、を有する導電体を用いると好ましい。また、インジウムと、酸素と、を有する導電体を用いてもよい。また、タンタルを有する領域を有すると好ましい。
【００５８】
絶縁体４３１及び絶縁体４３３は、シリコンを有する絶縁体を用いることが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを有することが好ましい。絶縁体４３１及び絶縁体４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【００５９】
絶縁体４３２は、アルミニウム、ハフニウム、ガリウム、イットリウム又はジルコニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウム又は酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸化ゲルマニウム、酸化ランタン、酸化ネオジム又は酸化タンタルなどを用いてもよい。絶縁体４３２の成膜は、スパッタリング法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより行えばよい。また、絶縁体４３２として、酸化ハフニウムのような電子捕獲領域を形成できる材料を用いると好ましい。絶縁体４３１及び絶縁体４３３が電子の放出を抑制する機能を有するとき、絶縁体４３２に捕獲された電子は、負の固定電荷のように振る舞うことがある。それにより、トランジスタの閾値電圧をプラスシフトさせることができるため好ましい。
【００６０】
また、絶縁体４０６ａ及び絶縁体４０６ｃは、半導体４０６ｂの有する、酸素以外の元素の一以上を有すると好ましい。それによって、半導体４０６ｂ及び絶縁体４０６ａ、並びに半導体４０６ｂ及び絶縁体４０６ｃのそれぞれの界面において、欠陥の生成を抑制することができる。
【００６１】
半導体４０６ｂは、酸化物半導体を有することが好ましく、特に、後述するＣＡＡＣ−ＯＳを有することが好ましい。なお、本明細書などにおいて、特に断りが無い場合は、半導体として酸化物半導体を用いる場合について説明する。
【００６２】
絶縁体４１２はゲート絶縁体としての機能を有する。
【００６３】
導電体４０４及び導電体４１３は、酸素を透過しにくい機能を有する導電膜を含む積層構造とすると好ましい。酸素を透過しにくい機能を有する導電膜を含む積層構造とすることで、導電体４０４及び導電体４１３の酸化による導電率の低下を防ぐことができる。また、導電体４０４及び導電体４１３は、タンタルを有する領域を有すると好ましい。
【００６４】
絶縁体４３１、絶縁体４３２及び絶縁体４３３は、ゲート絶縁体としての機能を有する。導電体４１３へ印加する電位によって、トランジスタの閾値電圧を制御することができる。また、ゲート電極として機能する導電体４０２、導電体４０４及び導電体４１３を電気的に接続することで、導通時の電流（オン電流）を大きくすることができる。
【００６５】
図２（Ａ）及び図２（Ｂ）に導電体４０２、導電体４０４及び導電体４１３を電気的に接続した一例を示す。図２（Ｂ）に示すように、絶縁体４３１、絶縁体４３２、絶縁体４３３、絶縁体４０６ｃ及び絶縁体４１２に開口部を設け、該開口部を埋めるように導電体を形成することによって、導電体４０２、導電体４０４及び導電体４１３が電気的に接続される。
【００６６】
また、水又は水素などの不純物及び酸素をブロックする機能を有する絶縁体でトランジスタを囲うことによって、該トランジスタの電気特性を安定にすることができる。例えば絶縁体４２３に、水又は水素などの不純物及び酸素をブロックする機能を有する絶縁体を用いると好ましい。
【００６７】
例えば、絶縁体４２３として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルなどの金属酸化物、窒化酸化シリコン又は窒化シリコンなどを用いればよい。特に、絶縁体４２３は、酸化アルミニウムを有することが好ましい。例えば、スパッタリング法などにより絶縁体４２３を、酸素を有するプラズマを用いて成膜することによって、絶縁体４２３の下地層となる絶縁体４１１へ酸素を添加することができる。添加された酸素は絶縁体４１１中で過剰酸素となる。この過剰酸素は、加熱処理などによって、半導体４０６ｂに拡散し、半導体４０６ｂ中の酸素欠損を補償することができる。また、上記過剰酸素によって、導電体４０２となる導電体の端部が酸化され、導電体４０３が形成される場合もある。
【００６８】
図１（Ｃ）に示すように、ゲート電極としての機能を有する導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６ｂの全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大きな電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、半導体４０６ｂが、導電体４０４の電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。
【００６９】
また、絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃは、それぞれ２層以上の積層構造としてもよい。
【００７０】
また、導電体４１３を設けない構成としてもよい（図２（Ｃ）、図２（Ｄ）参照。）。また、絶縁体４０６ａ及び絶縁体４０６ｃが無い構成としてもよい（図３（Ａ）、図３（Ｂ）参照。）。
【００７１】
また、導電体４３０ａ及び導電体４３０ｂは、半導体４０６ｂのみでなく、絶縁体４０６ａ及び絶縁体４３３と接して設けられる構成としてもよい（図３（Ｃ）、図３（Ｄ）参照。）。
【００７２】
また、図４（Ａ）、図４（Ｂ）に示すように、導電体４０４上に絶縁体４３５を有し、絶縁体４３５上に絶縁体４３６を有する構成としてもよい。絶縁体４３５は、絶縁体４１１と同様にして成膜すればよい。また絶縁体４３６は、図１における絶縁体４２３と同様にして成膜すればよい。
【００７３】
また、図５（Ａ）、図５（Ｂ）に示すように、導電体４０４より絶縁体４１２及び絶縁体４０６ｃが迫り出している構成としてもよい。又は、図５（Ｃ）、図５（Ｄ）に示す絶縁体４１２及び絶縁体４０６ｃのような形状の構成としてもよい。
【００７４】
また、図６（Ａ）、図６（Ｂ）に示すトランジスタのように、半導体４０６ｂに低抵抗領域４４０ａ及び低抵抗領域４４０ｂが形成されている構成としてもよい。低抵抗領域４４０ａ及び低抵抗領域４４０ｂは、半導体４０６ｂにおいて、導電体４０４、絶縁体４１２及び絶縁体４０６ｃと重ならない領域に形成されていると好ましい。また、導電体４０４、絶縁体４１２及び絶縁体４０６ｃと重なる領域の一部が低抵抗領域であってもよい。低抵抗領域４４０ａ及び低抵抗領域４４０ｂは、トランジスタのソース領域又はドレイン領域として機能することができる。また、半導体４０６ｂに低抵抗領域４４０ａ及び低抵抗領域４４０ｂが形成されていることによって、導電体４１６ａ１及び導電体４１６ａ２と、半導体４０６ｂと、の接触抵抗を低減させることができる。
【００７５】
また、導電体４０３は導電体４０２と比べて抵抗が大きく、絶縁性を有する場合もある。そのため、導電体４０３を有することによって、図６（Ａ）、図６（Ｂ）に示すトランジスタにおいて、例えば半導体４０６ｂにおけるドレイン端での、電界集中を抑制することができる。
【００７６】
低抵抗領域４４０ａ及び低抵抗領域４４０ｂは、例えば不純物を添加することによって、形成することができる。添加する不純物は、例えばリン、ホウ素、窒素、アルゴン又はキセノンのいずれか一以上を用いればよい。また、不純物の添加は、プラズマ処理、イオン注入又はイオンドーピングなどにより行えばよい。また、低抵抗領域４４０ａ及び低抵抗領域４４０ｂは、低抵抗領域４４０ａ及び低抵抗領域４４０ｂ以外の領域と比べ、酸素欠損が多いことが好ましい。それにより、ドナー準位が形成されることによってキャリア密度が増加し、抵抗値を下げることができる。
【００７７】
また、低抵抗領域４４０ａ及び低抵抗領域４４０ｂは、低抵抗領域４４０ａ及び低抵抗領域４４０ｂ以外の領域と比べ、結晶性が低い領域であってもよい。
【００７８】
導電体４１６ａ１及び導電体４１６ａ２は、半導体４０６ｂと電気的に接続されており、ソース配線又はドレイン配線としての機能を有する。特に、導電体４１６ａ１、導電体４１６ａ２は、半導体４０６ｂにおけるソース領域又はドレイン領域である低抵抗領域４４０ａ、低抵抗領域４４０ｂとそれぞれ電気的に接続されていることが好ましい。また、導電体４１６ａ１及び導電体４１６ａ２は、酸素を透過しにくい機能を有する導電体を含む積層構造とすることができる。例えば、酸素を透過しにくい導電体を上層に形成することで、導電体４１６ａ１及び導電体４１６ａ２の酸化による導電率の低下を防ぐことができる。
【００７９】
図６（Ｃ）、図６（Ｄ）に示すトランジスタは、図６（Ａ）、図６（Ｂ）に示すトランジスタの導電体４０３及び導電体４０４の側面に、絶縁体４２１が設けられた構成となっている。絶縁体４２１は、サイドウォールとして機能することができる。また、絶縁体４２１は、絶縁体４１１などと同様にして形成すればよい。
【００８０】
サイドウォールとして絶縁体４２１を設けることによって、導電体４０４をマスクにして、イオン注入によりドーパントを添加することで、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する領域４４１ａ及び領域４４１ｂを形成することができる。
【００８１】
＜半導体＞
以下、半導体４０６ｂの詳細な構成について説明する。
【００８２】
なお、半導体４０６ｂとともに絶縁体４０６ａ、絶縁体４０６ｃの詳細な構成についても説明する。
【００８３】
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
【００８４】
絶縁体４０６ａ及び絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物を用いることが好ましい。ただし、シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
【００８５】
＜酸化物＞
以下では、半導体４０６ｂに適用可能な酸化物について説明する。
【００８６】
酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【００８７】
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【００８８】
まず、図７（Ａ）、図７（Ｂ）、及び図７（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図７には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
【００８９】
図７（Ａ）、図７（Ｂ）、及び図７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【００９０】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【００９１】
また、図７に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
【００９２】
図７（Ａ）及び図７（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【００９３】
一例として、図８に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図８は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図８に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【００９４】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう。）をとり、図８に示すように、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸素を有する（Ｍ，Ｚｎ）層が２となる。
【００９５】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【００９６】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【００９７】
ただし、酸化物中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【００９８】
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【００９９】
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう。）が形成される場合がある。
【０１００】
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
【０１０１】
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図７（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０１０２】
したがって、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図７（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１０３】
また、図７（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
【０１０４】
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１０５】
続いて、上記酸化物をトランジスタに用いる場合について説明する。
【０１０６】
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１０７】
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１０８】
なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１０９】
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１１０】
したがって、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１１１】
ここで、酸化物中における各不純物の影響について説明する。
【０１１２】
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１３】
また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１１４】
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物において、窒素はできる限り低減されていることが好ましい。例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１１５】
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１１６】
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０１１７】
続いて、該酸化物を２層構造、又は３層構造とした場合について述べる。ここでは、半導体４０６ｂを酸化物Ｓ２と表記し、半導体４０６ｂの下にある絶縁体４０６ａを酸化物Ｓ１と表記し、半導体４０６ｂの上にある絶縁体４０６ｃを酸化物Ｓ３と表記する。酸化物Ｓ１、酸化物Ｓ２、及び酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物Ｓ２及び酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、について、図９を用いて説明する。
【０１１８】
図９（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図９（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０１１９】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、又は０．５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力よりも、酸化物Ｓ２の電子親和力が大きく、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差は、０．１５ｅＶ以上、又は０．５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。
【０１２０】
図９（Ａ）、及び図９（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、又は酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１２１】
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０１２２】
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０１２３】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタの閾値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタの閾値電圧がプラス方向にシフトすることを防止することができる。
【０１２４】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図７（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図７（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
【０１２５】
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１及びび酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
【０１２６】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１２７】
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面又は下面（被形成面、ここでは絶縁体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１２８】
なお、上述の絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃの３層構造は一例である。例えば、絶縁体４０６ａ又は絶縁体４０６ｃのいずれか一方を設けない２層構造としてもよい。また、絶縁体４０６ａ及び絶縁体４０６ｃの両方を設けない単層構造としてもよい。又は、絶縁体４０６ａ、半導体４０６ｂ又は絶縁体４０６ｃとして例示した絶縁体、半導体又は導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
【０１２９】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０１３０】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【０１３１】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
【０１３２】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０１３３】
すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０１３４】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１３５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０１３６】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０１３７】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１０（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１０（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
【０１３８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１０（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１０（Ｅ）に示す。図１０（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図１０（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因する。また、図１０（Ｅ）における第２リングは（１１０）面などに起因する。
【０１３９】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、すなわち結晶粒界（グレインバウンダリーともいう。）を明確に確認することが困難な場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４０】
図１１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０１４１】
図１１（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
【０１４２】
また、図１１（Ｂ）及び図１１（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１１（Ｄ）及び図１１（Ｅ）は、それぞれ図１１（Ｂ）及び図１１（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１１（Ｂ）及び図１１（Ｃ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０１４３】
図１１（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０１４４】
図１１（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域との間を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することは難しい。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成できる。すなわち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０１４５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０１４６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０１４７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０１４８】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０１４９】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。すなわち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０１５０】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１２（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図１２（Ｂ）に示す。図１２（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０１５１】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図１２（Ｃ）に示すように、スポットが略正六角形状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、すなわち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０１５２】
図１２（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することの困難な領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認することが困難な場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０１５３】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１５４】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１５５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１５６】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０１５７】
図１３に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図１３（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図１３（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図１３（Ａ）及び図１３（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
【０１５８】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０１５９】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０１６０】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０１６１】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１６２】
図１４は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図１４より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図１４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図１４より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０１６３】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０１６４】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０１６５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０１６６】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０１６７】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０１６８】
＜基板、絶縁体、導電体＞
以下に、トランジスタの半導体以外の各構成要素について詳細な説明を行う。
【０１６９】
基板４００としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１７０】
また、基板４００として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板４００に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板４００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
【０１７１】
可撓性基板である基板４００としては、例えば、金属、合金、樹脂又はガラス、若しくはそれらの繊維などを用いることができる。可撓性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板４００として好適である。
【０１７２】
なお、トランジスタを、水素などの不純物及び酸素をブロックする機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば絶縁体４３２又は絶縁体４２３などに、水素などの不純物及び酸素をブロックする機能を有する絶縁体を単層、又は積層で用いてもよい。
【０１７３】
水素などの不純物及び酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。
【０１７４】
絶縁体４３２又は絶縁体４２３は、アルミニウム、ハフニウム、ガリウム、イットリウム又はジルコニウムから選ばれた一以上を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、ハフニウムシリケート、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウム又は酸化窒化ジルコニウムを用いればよい。また、酸化マグネシウム、酸化ゲルマニウム、酸化ランタン、酸化ネオジム又は酸化タンタルなどを用いてもよい。絶縁体４３２又は絶縁体４２３の成膜は、スパッタリング法、ＭＯＣＶＤ法、ＡＬＤ法などにより行えばよい。
【０１７５】
絶縁体４０１、絶縁体４３１又は絶縁体４３３は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４０１、絶縁体４３１又は絶縁体４３３としては、酸化シリコン又は酸化窒化シリコンを有することが好ましい。
【０１７６】
絶縁体４１１は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコンなどを有することが好ましい。又は、絶縁体４０１などに用いることができる絶縁体と、積層させて形成させてもよい。
【０１７７】
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体４１２としては、酸化シリコン又は酸化窒化シリコンを有することが好ましい。
【０１７８】
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４１２は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。又は、絶縁体４１２は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを、絶縁体４０６ｃ側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、半導体４０６ｂに混入することを抑制することができる。また、例えば、酸化シリコン又は酸化窒化シリコンを、絶縁体４０６ｃ側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタの閾値電圧をプラス方向に変動させることができる場合がある。
【０１７９】
導電体４３０ａ、導電体４３０ｂ、導電体４１６ａ１及び導電体４１６ａ２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、プラチナ、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、又はチタン及び窒素を含む導電体などを用いてもよい。特に、タンタル又は窒化タンタルを有すると好ましい。また、導電体４１８ａ１及び導電体４１８ａ２も同様に形成すればよい。
【０１８０】
導電体４０４及び導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、又はチタン及び窒素を含む導電体などを用いてもよい。特に、タンタル又は窒化タンタルを有すると好ましい。
【０１８１】
導電体４０２及び導電体４０３は、例えば、タングステン、チタン又はアルミニウムなどを有する導電膜を用いればよい。特に、タングステンと、シリコンと、を有する導電体を用いると好ましい。
【０１８２】
導電体４０３は、導電体４０２の有する元素と、酸素と、を有する。また、導電体４０２は、導電体４０３に挟まれて形成されている。
【０１８３】
導電体４０２より導電体４０３のほうが、抵抗値が大きい。特に、導電体４０３は絶縁性を有することが好ましい。導電体４０３が絶縁性を有することによって、導電体４０４と、導電体４３０ａ及び導電体４３０ｂと、により形成される寄生容量を減少させることができる。また、導電体４０４と、導電体４３０ａ及び導電体４３０ｂとの間に生じるリーク電流を減少させることができる。
【０１８４】
導電体４０２及び導電体４０３は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有すると好ましい。
【０１８５】
以上のようなトランジスタの構成とすることにより、寄生容量の小さいトランジスタを提供することができる。それにより、良好な電気特性を有するトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。
【０１８６】
＜トランジスタの作製方法＞
以下では、本発明に係る図１のトランジスタの作製方法を図１５乃至図１８を用いて説明する。
【０１８７】
まず、基板４００を準備する。
【０１８８】
次に、基板４００上に絶縁体４０１を成膜し、絶縁体４０１を加工して開口部を形成する。次に導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法又はＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。導電体は酸素を透過し難い機能を有する導電体を含む多層構造としてもよい。次に、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などを用いて絶縁体４０１の一部が露出するまで研磨し、導電体４１３を形成する。
【０１８９】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、ＭＯＣＶＤ法に分けることができる。
【０１９０】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得やすい。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、上記のようにプラズマに曝されることに起因するダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中にプラズマに曝されることがないため、欠陥の少ない膜が得られやすい。
【０１９１】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。
【０１９２】
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０１９３】
ＣＶＤ法及びＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法及びＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法及びＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整にかかる時間を要さない分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０１９４】
また導電体４１３の他の形成方法としては、基板４００上に導電体を成膜し、リソグラフィー法などを用いて加工し、導電体４１３を形成する。次に、絶縁体４０１となる絶縁体を成膜し、ＣＭＰなどを用いて導電体４１３の一部が露出するまで研磨し、絶縁体４０１を形成してもよい。
【０１９５】
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体又は絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、又はウェットエッチング処理を行う、又はドライエッチング処理に加えてウェットエッチング処理を行う、又はウェットエッチング処理に加えてドライエッチング処理を行うことができる。
【０１９６】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。又は平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０１９７】
次に、絶縁体４３１、絶縁体４３２及び絶縁体４３３を成膜する。これら絶縁体の成膜は、前述のようにして行えばよい（図１５（Ａ）、図１５（Ｂ）参照。）。
【０１９８】
次に、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸素雰囲気又は窒素雰囲気で行うと好ましい。酸素雰囲気としては、酸素原子を有する気体雰囲気であり、酸素、オゾン又は窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、又は希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸素雰囲気での高密度プラズマ処理を行うことによって、例えば炭素などの第１４族元素を脱離させることができる。また、酸素雰囲気で高密度プラズマ処理を行うことによって、被処理物から炭化水素などの有機化合物も脱離させやすい。
【０１９９】
窒素雰囲気での高密度プラズマ処理としては、例えば窒素と希ガスを含む雰囲気下、又は窒素と水素と希ガスを含む雰囲気下、又はアンモニアと希ガスを含む雰囲気下において、上記高密度プラズマ処理を行えばよい。それによって、被処理物の表面及びその近傍を窒化することができる。窒化される領域は、被処理物の表面側に極めて薄く形成できる。また、このように窒化された領域によって、不純物の拡散を抑制することができる。
【０２００】
また、高密度プラズマ処理は、酸素雰囲気で行った後、窒素雰囲気で行ってもよく、また窒素雰囲気で行った後、酸素雰囲気で行ってもよい。また、それぞれの高密度プラズマ処理の前後にアニール処理を行ってもよい。なお、プラズマの密度を高くするためには、十分な量のガスを流すことが好ましい場合がある。ガスの量が十分でないと、ラジカルの生成速度よりも失活速度が速くなる場合がある。例えば、ガスを１００ｓｃｃｍ以上、３００ｓｃｃｍ以上又は８００ｓｃｃｍ以上流すと好ましい場合がある。
【０２０１】
高密度プラズマ処理は、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨｚ以上１．１ＧＨｚ以下、又は２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さらに好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下（代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
【０２０２】
高密度プラズマは、例えば２．４５ＧＨｚのマイクロ波を用いることによって生成され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下、又はイオンエネルギーが５ｅＶ以下で行うと好ましい。このような高密度プラズマ処理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによるダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０ｍｍ以上６０ｍｍ以下とするとよい。
【０２０３】
又は、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）バイアスを印加するプラズマ電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚ又は２７．１２ＭＨｚなどを用いればよい。高密度プラズマを用いることにより高密度の酸素イオンを生成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生成された酸素イオンを効率よく被処理物に導くことができる。そのため、基板バイアスを印加しながら、高密度プラズマ処理を行うことが好ましい。
【０２０４】
また、高密度プラズマ処理の後、大気に暴露することなく連続してアニール処理を行ってもよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連続して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによって、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち、酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記アニール処理は、例えばランプアニールなどにより行えばよい。
【０２０５】
また、高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、又は３分以上１５分以下とすると好ましい。
【０２０６】
また、アニール処理は、２５０℃以上８００℃以下、３００℃以上７００℃以下又は４００℃以上６００℃以下とし、処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、又は３分以上１５分以下とすると好ましい。
【０２０７】
次に、絶縁体４３３上に絶縁体４０６ａとなる絶縁体を成膜する。該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
【０２０８】
対向ターゲット式スパッタリング装置を用いて絶縁体４０６ａとなる絶縁体を成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された絶縁体中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０２０９】
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が速く、大面積かつ均一性の高い膜を成膜することができる。
【０２１０】
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を含むガスとして、例えば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）などを用いればよい。
【０２１１】
次に、半導体４０６ｂとなる半導体を成膜する。該半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、対向ターゲット式スパッタリング装置を用いて成膜することが好ましい。
【０２１２】
対向ターゲット式スパッタリング装置を用いて半導体４０６ｂとなる半導体を成膜することによって、成膜時におけるプラズマ損傷を低減できる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで、高真空での成膜が可能となる。それにより、成膜された半導体中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０２１３】
また、誘導結合型アンテナ導体板を有するスパッタ装置を用いてもよい。それにより、成膜速度が速く、大面積かつ均一性の高い膜を成膜することができる。
【０２１４】
成膜は、酸素を含むガス、希ガス、窒素を含むガスなどを用いて行うと好ましい。窒素を含むガスとして、例えば窒素（Ｎ２）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）などを用いればよい。
【０２１５】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。又は、第１の加熱処理の前又は後に、上述した高密度プラズマ処理を行ってもよい。
【０２１６】
次に、導電体４３０となる導電体を成膜する。該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４３０となる導電体は、タンタルを有すると好ましい。例えば、タンタル又は窒化タンタルを有し、単層又は積層により形成すればよい。また、導電体４３０となる導電体の膜厚は、１０ｎｍ以上５０ｎｍ以下であると好ましい。トランジスタが微細な構造になるほど、加工のしやすさの点において、トランジスタを構成する各層（導電体など）の膜厚は、小さいほうが好ましい。
【０２１７】
次に、絶縁体４０６ａとなる絶縁体、半導体４０６ｂとなる半導体及び導電体４３０となる導電体、をリソグラフィー法などによって加工し、絶縁体４０６ａ、半導体４０６ｂ、及び導電体４３０を有する多層膜を形成する（図１５（Ｃ）、図１５（Ｄ）参照。）。なお、多層膜を形成する際、絶縁体４３３もエッチングされ、一部の領域が薄くなる場合がある。すなわち、絶縁体４３３は、多層膜と接する領域に凸部を有する形状となる場合がある。また、リソグラフィー法によって加工する際、絶縁体又は導電体などをマスクに用いてもよい。また、該多層膜形成後に、第１の加熱処理と同様にして加熱処理を行ってもよい。
【０２１８】
次に、導電体４３０上にリソグラフィー法などによってレジストマスクを形成する。ここで導電体４３０の上面とレジストマスクとの間の密着性を向上するために、例えば、有機塗布膜を導電体４３０上とレジストマスクの間に設けても良い。また、リソグラフィー法によって加工する際、絶縁体又は導電体などをマスクに用いてもよい。
【０２１９】
次に、導電体４３０を、ドライエッチング法などを用いて半導体４０６ｂの上面に達するまで加工を行い、導電体４３０ａ及び導電体４３０ｂを形成する（図１６（Ａ）、図１６（Ｂ）参照。）。このようにして、ソース電極又はドレイン電極として機能することができる、導電体４３０ａ及び導電体４３０ｂを形成する。ドライエッチング法は上述のドライエッチング装置を使用することができるが、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置を用いてもよい。
【０２２０】
このとき、半導体４０６ｂの一部の領域が露出する。また、半導体４０６ｂの露出した一部の領域は、上述の加工により除去されることが好ましい。それにより、導電体４３０と接していたことによって低抵抗領域が形成された場合、該低抵抗領域を除去することができる。
【０２２１】
また、露出した半導体４０６ｂにエッチングガスの残留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。このため、半導体４０６ｂの露出した表面に付着した不純物元素を低減することが好ましい。当該不純物の低減は、例えば、希フッ酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、又は紫外線などを用いた洗浄処理で行えばよい。なお、複数の洗浄処理を組み合わせてもよい。これにより、半導体４０６ｂの露出した面、言い換えるとチャネル形成領域は高抵抗となる。
【０２２２】
次に、上述した高密度プラズマ処理を行ってもよい。それにより、露出した半導体４０６ｂに酸素を添加し、酸素欠損を補償することができる。それにより、チャネル形成領域は高抵抗となる。
【０２２３】
次に、絶縁体４０６ｃとなる絶縁体を成膜する。該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体４０６ｃとなる絶縁体の成膜は、絶縁体４０６ａと同様の成膜方法で行えばよい。また、絶縁体４０６ｃとなる絶縁体の成膜後、上述した高密度プラズマ処理を行ってもよい。
【０２２４】
次に、絶縁体４０６ｃとなる絶縁体上に絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２２５】
絶縁体４１２となる絶縁体は、カバレッジ性が良く、またピンホールの少ないＡＬＤ法を用いて成膜することが好ましく、特に基板を加熱しながら成膜すると好ましい。基板温度は、１００℃以上６００℃以下で行えばよく、好ましくは３００℃以上５００℃以下で成膜すればよい。
【０２２６】
次に、導電体４０２となる導電体及び導電体４０４となる導電体を成膜する。該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４０４となる導電体の成膜は、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。また、窒化タンタルと、タングステンと、を積層させて用いればよい。導電体４０２となる導電体は、膜厚が１０ｎｍ以上５０ｎｍ以下である領域を有すると好ましい。
【０２２７】
次に、絶縁体４０６ｃとなる絶縁体、絶縁体４１２となる絶縁体、導電体４０２となる導電体及び導電体４０４となる導電体をリソグラフィー法などによって加工し、絶縁体４０６ｃ、絶縁体４１２、導電体４０２及び導電体４０４を形成する（図１６（Ｃ）、図１６（Ｄ）参照。）。
【０２２８】
次に、酸化処理を行う。該酸化処理によって、導電体４０２の一部が酸化され、導電体４０３が形成される（図１７（Ａ）、図１７（Ｂ）参照。）。
【０２２９】
上記酸化処理は、酸素雰囲気にて加熱することで行うことができる。例えば、酸素雰囲気としては、酸素原子を有する気体雰囲気であり、酸素、オゾン又は窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素雰囲気において、窒素、又は希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。
【０２３０】
また、上記酸化処理は、酸素プラズマを用いて行うことができる。例えば、上記酸素雰囲気にてプラズマ処理を行えばよい。
【０２３１】
また、上記酸化処理は、酸化膜の成膜によって行うことができる。例えば、導電体４０２と接するように酸化膜を成膜することで、該成膜時に用いる酸素原子を有する気体などによって、導電体４０２の一部が酸化され、導電体４０３を形成することができる。
【０２３２】
次に、絶縁体４１１を成膜する。絶縁体４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。又は、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法又はカーテンコーター法などを用いて行うことができる。絶縁体４１１は、例えば酸化シリコン、酸化窒化シリコンなどを用いるとよい。
【０２３３】
絶縁体４１１は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１１は、成膜直後に上面が平坦性を有していてもよい。又は、例えば、絶縁体４１１は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４１１の上面が平坦性を有さなくても構わない。
【０２３４】
また、導電体４０４と重なる領域において、絶縁体４１１の膜厚は３０ｎｍ以上７０ｎｍ以下であると好ましい。
【０２３５】
次に、絶縁体４１１上に絶縁体４２３を成膜する（図１７（Ｃ）、図１７（Ｄ）参照。）。絶縁体４２３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。又は、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法又はカーテンコーター法などを用いて行うことができる。好ましくは、絶縁体４２３として、酸素を有するプラズマを用いて酸化アルミニウムを成膜することで、該プラズマ中の酸素を過剰酸素として、絶縁体４１１の上面と接する領域へ添加することができる。このとき絶縁体４２３と絶縁体４１１の界面近傍に過剰酸素を多く含んだ混合領域が形成されることがある。また、絶縁体４２３の成膜を、高温で行うと好ましい。例えば、基板温度が１００℃以上４００℃以下で成膜を行えばよい。それによって、絶縁体４２３の成膜によって絶縁体４１１に添加された過剰酸素が拡散することができる。図１７（Ｃ）、図１７（Ｄ）に、絶縁体４１１に添加された過剰酸素の動きを矢印で表記する。このようにして半導体４０６ｂまで拡散した過剰酸素によって、半導体４０６ｂ中の酸素欠損を補償することによって、トランジスタ特性を向上させることができる。
【０２３６】
また、絶縁体４２３の膜厚は、１０ｎｍ以上５０ｎｍ以下であると好ましい。
【０２３７】
また、絶縁体４２３の成膜より後のいずれかのタイミングにおいて、第２の加熱処理を行っても構わない。第２の加熱処理を行うことで、絶縁体４１１及び上述の混合領域に含まれる過剰酸素が絶縁体４１２、絶縁体４３３、絶縁体４０６ｃ及び絶縁体４０６ａなどを通過して半導体４０６ｂまで拡散する。それにより、半導体４０６ｂの欠陥（酸素欠損）を低減することができる。
【０２３８】
なお、第２の加熱処理は、絶縁体４１１及び上述の混合領域に含まれる過剰酸素が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。又は、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
【０２３９】
また、絶縁体４２３を成膜した後に、上述した高密度プラズマ処理を行ってもよい。それにより、絶縁体４２３及び絶縁体４１１に、酸素を添加することができる。
【０２４０】
また、イオン注入、イオンドーピング、プラズマ処理等を用いて酸素を添加してもよい。
【０２４１】
イオン注入は、基板を加熱しながら行うと好ましい。基板の温度は、６０℃以上７００℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下とすればよい。
【０２４２】
次に、絶縁体４２３及び絶縁体４１１に、導電体４３０ａ及び導電体４３０ｂに達する開口部を形成する。
【０２４３】
次に、該開口部を埋める導電体４１６ａ１及び導電体４１６ａ２と、導電体４１６ａ１及び導電体４１６ａ２とそれぞれ接続する導電体４１８ａ１及び導電体４１８ａ２と、を形成する（図１８（Ａ）、図１８（Ｂ）参照。）。
【０２４４】
以上のようにして、図１に示すトランジスタを作製することができる。
【０２４５】
本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、半導体として、酸化物半導体を用いた場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体等を用いてもよい。
【０２４６】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０２４７】
（実施の形態２）
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１９に示す。
【０２４８】
図１９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、及び容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
【０２４９】
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、又はリフレッシュ動作の頻度を極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０２５０】
図１９（Ａ）において、第１の配線３００１はトランジスタ３２００のソース又はドレインの一方と電気的に接続され、第２の配線３００２はトランジスタ３２００のソース又はドレインの他方と電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース又はドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、及びトランジスタ３３００のソース又はドレインの他方は、容量素子３４００の一方の電極と電気的に接続され、第５の配線３００５は容量素子３４００の他方の電極と電気的に接続されている。
【０２５１】
なお、図１９（Ａ）において、第３の配線３００３と、第１の配線３００１は、電気的に接続された構成としてもよい。後述する、図２０及び図２１に示す断面図は、第３の配線３００３及び第１の配線３００１が接続された場合について示している。
【０２５２】
図１９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０２５３】
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、及び容量素子３４００の一方の電極と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０２５４】
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０２５５】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上の閾値電圧とは、トランジスタ３２００を導通状態とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は導通状態となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は非導通状態のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０２５６】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が非導通状態となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで、所望のメモリセルの情報のみを読み出せる構成とすればよい。又は、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が導通状態となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで、所望のメモリセルの情報のみを読み出せる構成とすればよい。
【０２５７】
＜半導体装置の構造１＞
図２０は、図１９（Ａ）に対応する半導体装置の断面図である。図２０に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００及び容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、図１に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。よって、適宜上述したトランジスタについての記載を参酌する。
【０２５８】
また、図２０に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７４ａと、半導体基板４５０中の領域４７４ｂと、絶縁体４６２と、導電体４５４と、を有する。
【０２５９】
トランジスタ３２００において、領域４７４ａ及び領域４７４ｂは、ソース領域又はドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。すなわち、導電体４５４に印加する電位によって、領域４７４ａと領域４７４ｂとの間の導通・非導通を制御することができる。
【０２６０】
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
【０２６１】
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ３２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。又は、半導体基板４５０がｉ型であっても構わない。
【０２６２】
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ３２００のオン特性を向上させることができる。
【０２６３】
領域４７４ａ及び領域４７４ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ３２００はｐチャネル型トランジスタを構成する。
【０２６４】
トランジスタ３２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
【０２６５】
なお、トランジスタ３２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
【０２６６】
図２０に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４７０と、絶縁体４７２と、絶縁体４７５と、絶縁体４３１と、絶縁体４３２と、絶縁体４３３と、絶縁体４１１と、絶縁体４３４と、絶縁体４６５と、絶縁体４６７と、絶縁体４６９と、絶縁体４９８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７６ｃと、導電体４７９ａと、導電体４７９ｂと、導電体４７９ｃと、導電体４７７ａと、導電体４７７ｂと、導電体４７７ｃと、導電体４８４ａと、導電体４８４ｂと、導電体４８４ｃと、導電体４８４ｄと、導電体４８３ａと、導電体４８３ｂと、導電体４８３ｃと、導電体４８３ｄと、導電体４８５ａと、導電体４８５ｂと、導電体４８５ｃと、導電体４８５ｄと、導電体４８７ａと、導電体４８７ｂと、導電体４８７ｃと、導電体４８８ａと、導電体４８８ｂと、導電体４８８ｃと、導電体４９０ａと、導電体４９０ｂと、導電体４８９ａと、導電体４８９ｂと、導電体４９１ａと、導電体４９１ｂと、導電体４９１ｃと、導電体４９２ａと、導電体４９２ｂと、導電体４９２ｃと、導電体４９４と、導電体４９６と、絶縁体４０６ａ、半導体４０６ｂ及び絶縁体４０６ｃと、を有する。
【０２６７】
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４７０は、絶縁体４６８上に配置する。また、絶縁体４７２は、絶縁体４７０上に配置する。また、絶縁体４７５は、絶縁体４７２上に配置する。また、トランジスタ３３００は、絶縁体４７５上に配置する。また、容量素子３４００は、絶縁体４６５上に配置する。また、絶縁体４６９は、容量素子３４００上に配置する。
【０２６８】
絶縁体４６４は、領域４７４ａに達する開口部と、領域４７４ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂ、及び導電体４８０ｃが埋め込まれている。
【０２６９】
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂ、及び導電体４７８ｃが埋め込まれている。
【０２７０】
また、絶縁体４６８は、導電体４７８ａに達する開口部と、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａ、導電体４７６ｂ、及び導電体４７６ｃが埋め込まれている。
【０２７１】
また、絶縁体４６８上に、導電体４７６ａと接する導電体４７９ａと、導電体４７６ｂと接する導電体４７９ｂと、導電体４７６ｃと接する導電体４７９ｃと、を有する。また、絶縁体４７２は、絶縁体４７０を通って導電体４７９ａに達する開口部と、絶縁体４７０通って導電体４７９ｂに達する開口部と、絶縁体４７０を通って導電体４７９ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７７ａ、導電体４７７ｂ、及び導電体４７７ｃが埋め込まれている。
【０２７２】
また、絶縁体４７５は、導電体４７７ａに達する開口部と、導電体４７７ｂに達する開口部と、導電体４７７ｃに達する開口部と、トランジスタ３３００のチャネル形成領域と重なる絶縁体４７２に達する開口部と、を有する。また、開口部には、それぞれ導電体４８４ａ、導電体４８４ｂ、導電体４８４ｃ、及び導電体４８４ｄが埋め込まれている。
【０２７３】
また、導電体４８４ｄは、トランジスタ３３００のバックゲート電極としての機能を有しても構わない。又は、例えば、導電体４８４ｄに一定の電位を印加することで、トランジスタ３３００の閾値電圧などの電気特性を制御しても構わない。又は、例えば、導電体４８４ｄとトランジスタ３３００のトップゲート電極とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
【０２７４】
また、絶縁体４３１と、絶縁体４３２と、絶縁体４３３と、絶縁体４１１と、絶縁体４３４とは、導電体４８４ａに達する開口部と、導電体４８４ｂに達する開口部と、導電体４８４ｃに達する開口部と、を有し、絶縁体４１１と、絶縁体４３４とは、トランジスタ３３００のトップゲートに達する開口部を有する。また、開口部には、それぞれ導電体４８３ａ、導電体４８３ｂ、導電体４８３ｃ、及び導電体４８３ｄが埋め込まれている。
【０２７５】
また、絶縁体４３４上に、導電体４８３ａと接する導電体４８５ａと、導電体４８３ｂと接する導電体４８５ｂと、導電体４８３ｃと接する導電体４８５ｃと、導電体４８３ｄと接する導電体４８５ｄと、を有する。また、絶縁体４６５は、導電体４８５ａに達する開口部と、導電体４８５ｂに達する開口部と、導電体４８５ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８７ａ、導電体４８７ｂ、及び導電体４８７ｃが埋め込まれている。
【０２７６】
また、絶縁体４６５上に、導電体４８７ａと接する導電体４８８ａと、導電体４８７ｂと接する導電体４８８ｂと、導電体４８７ｃと接する導電体４８８ｃと、を有する。また、絶縁体４６７は、導電体４８８ａに達する開口部と、導電体４８８ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４９０ａ、及び導電体４９０ｂが埋め込まれている。また、導電体４８８ｃは容量素子３４００の一方の電極の導電体４９４と接している。導電体４９４は、絶縁体４６７に設けられた導電体４８８ｃに達する開口部内に沿って形成されている。また、導電体４９４上に絶縁体４９８が形成されており、絶縁体４９８上に容量素子３４００の他方の電極の導電体４９６が形成されている。導電体４９０ａ、導電体４９０ｂ、導電体４９４、絶縁体４９８、及び導電体４９６の上面は、絶縁体４６７の上面と略面一になるように形成されている。
【０２７７】
また、絶縁体４６７上に、導電体４９０ａと接する導電体４８９ａと、導電体４９０ｂと接する導電体４８９ｂと、を有する。また、絶縁体４６９は、導電体４８９ａに達する開口部と、導電体４８９ｂに達する開口部と、容量素子３４００の他方の電極である導電体４９６に達する開口部と、を有する。また、開口部には、それぞれ導電体４９１ａ、導電体４９１ｂ、及び導電体４９１ｃが埋め込まれている。
【０２７８】
また、絶縁体４６９上には、導電体４９１ａと接する導電体４９２ａと、導電体４９１ｂと接する導電体４９２ｂと、導電体４９１ｃと接する導電体４９２ｃと、を有する。
【０２７９】
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４３１、絶縁体４３２、絶縁体４３３、絶縁体４１１、絶縁体４３４、絶縁体４６５、絶縁体４６７、絶縁体４６９及び絶縁体４９８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。
【０２８０】
特に、絶縁体４７２、絶縁体４３２又は絶縁体４３４の一以上は、水素などの不純物及び酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物及び酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。例えば、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
【０２８１】
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７６ｃ、導電体４７９ａ、導電体４７９ｂ、導電体４７９ｃ、導電体４７７ａ、導電体４７７ｂ、導電体４７７ｃ、導電体４８４ａ、導電体４８４ｂ、導電体４８４ｃ、導電体４８４ｄ、導電体４８３ａ、導電体４８３ｂ、導電体４８３ｃ、導電体４８３ｄ、導電体４８５ａ、導電体４８５ｂ、導電体４８５ｃ、導電体４８５ｄ、導電体４８７ａ、導電体４８７ｂ、導電体４８７ｃ、導電体４８８ａ、導電体４８８ｂ、導電体４８８ｃ、導電体４９０ａ、導電体４９０ｂ、導電体４８９ａ、導電体４８９ｂ、導電体４９１ａ、導電体４９１ｂ、導電体４９１ｃ、導電体４９２ａ、導電体４９２ｂ、導電体４９２ｃ、導電体４９４及び導電体４９６としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
【０２８２】
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
【０２８３】
絶縁体４０６ａ及び絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物を用いることが望ましい。ただし、シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム又は有機半導体などを用いても構わない場合がある。
【０２８４】
トランジスタ３２００のソース又はドレインの一方は、導電体４８０ａと、導電体４７８ａと、導電体４７６ａと、導電体４７９ａと、導電体４７７ａと、導電体４８４ａと、導電体４８３ａと、導電体４８５ａと、を介してトランジスタ３３００のソース又はドレインの一方の電極である導電体と電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｃと、導電体４７９ｃと、導電体４７７ｃと、導電体４８４ｃと、導電体４８３ｃと、導電体４８５ｃと、を介してトランジスタ３３００のソース又はドレインの他方の電極である導電体と電気的に接続する。
【０２８５】
容量素子３４００は、トランジスタ３３００のソース又はドレインの他方の電極と、導電体４８３ｃと、導電体４８５ｃと、導電体４８７ｃと、導電体４８８ｃと、を介して電気的に接続する容量素子３４００の一方の電極である導電体４９４と、絶縁体４９８と、容量素子３４００の他方の電極である導電体４９６と、を有する。なお、容量素子３４００は、トランジスタ３３００の上方又は下方に形成することで、半導体装置の大きさを縮小することができて好適である。
【０２８６】
そのほかの構造については、適宜図１などについての記載を参酌することができる。
【０２８７】
なお、図２１に示す半導体装置は、図２０に示した半導体装置と比べてトランジスタ３２００の構造のみが異なる。よって、図２１に示す半導体装置については、トランジスタ３２００以外は図２０に示した半導体装置の記載を参酌する。図２１に示す半導体装置では、トランジスタ３２００がＦｉｎ型である場合を示している。トランジスタ３２００をＦｉｎ型とすることで実効的なチャネル幅が増大することにより、トランジスタ３２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３２００のオフ特性を向上させることができる。なお、トランジスタ３２００は、ｐチャネル型トランジスタであってもｎチャネル型トランジスタであっても構わない。
【０２８８】
本実施の形態では、トランジスタ３２００上にトランジスタ３３００を有し、トランジスタ３３００上に容量素子３４００を有する半導体装置の一例を示したが、トランジスタ３２００上にトランジスタ３３００と同様の半導体を有するトランジスタを一以上有する構成としても構わない。このような構成とすることで、半導体装置の集積度をより高めることができる。
【０２８９】
＜記憶装置２＞
図１９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１９（Ａ）に示した半導体装置と異なる。この場合も、図１９（Ａ）に示した半導体装置と同様の動作により、情報の書き込み及び保持が可能である。
【０２９０】
図１９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の一方の電極の電位（又は容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２９１】
例えば、容量素子３４００の一方の電極の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２９２】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２９３】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として、上記第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０２９４】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、又はリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２９５】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２９６】
（実施の形態３）
＜半導体装置の構造２＞
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
【０２９７】
＜断面構造＞
図２２（Ａ）及び図２２（Ｂ）に本発明の一態様の半導体装置の断面図を示す。図２２（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、図２２（Ｂ）において、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図２２（Ａ）及び図２２（Ｂ）に示す半導体装置は、下部に第１の半導体を用いたトランジスタ２２００を有し、上部に第２の半導体を用いたトランジスタ２１００を有している。図２２（Ａ）及び図２２（Ｂ）では、第２の半導体を用いたトランジスタ２１００として、図１に例示したトランジスタを適用した例を示している。
【０２９８】
第１の半導体と第２の半導体は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導体を酸化物半導体とすることができる。酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。
【０２９９】
トランジスタ２２００は、ｎチャネル型のトランジスタ又はｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０３００】
図２２（Ａ）及び図２２（Ｂ）に示す構成では、トランジスタ２２００の上部に、トランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、トランジスタ２１００が設けられている上層と、トランジスタ２２００が設けられている下層と、にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。
【０３０１】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０３０２】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いる場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いる場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０３０３】
絶縁体２２０７としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０３０４】
また、酸化物半導体を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好ましい。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウムは、その成膜中に下層の絶縁体に過剰酸素を添加することができ、その後の熱工程によって、過剰酸素がトランジスタ２１００の酸化物半導体に移動し、酸化物半導体中の欠陥を修復する効果がある。さらに酸化アルミニウムは、水素、水分などの不純物及び酸素の双方を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウムを用いることで、トランジスタ２１００に含まれる酸化物半導体からの酸素の脱離を防止するとともに、酸化物半導体への水及び水素の混入を防止することができる。
【０３０５】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタとすることができる。その場合の断面図の例を、図２２（Ｅ）及び図２２（Ｆ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部の上には、絶縁体が設けられていてもよい。その絶縁体は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域及びドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
【０３０６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０７】
（実施の形態４）
〔ＣＭＯＳ回路〕
図２２（Ｃ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０３０８】
〔アナログスイッチ〕
また図２２（Ｄ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０９】
（実施の形態５）
＜ＣＰＵ＞
以下では、上述したトランジスタや記憶装置などの半導体装置を含むＣＰＵについて説明する。
【０３１０】
図２３は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０３１１】
図２３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２３に示すＣＰＵ又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３１２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３１３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的には、ＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０３１４】
図２３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０３１５】
図２３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３１６】
図２４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０３１７】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、又はトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０３１８】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通又は非導通（つまり、トランジスタ１２１３の導通状態又は非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通又は非導通（つまり、トランジスタ１２１４の導通状態又は非導通状態）が選択される。
【０３１９】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は高電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）又は高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）又は高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０３２０】
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０３２１】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態又は非導通状態が選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき、他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０３２２】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０３２３】
なお、図２４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したが、本発明の一態様はこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０３２４】
また、図２４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜又は基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜又はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。又は、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる膜又は基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０３２５】
図２４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０３２６】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０３２７】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０３２８】
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持し直すまでの時間を短くすることができる。
【０３２９】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、又は非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０３３０】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、又はプロセッサを構成する一つ、若しくは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０３３１】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−Ｔａｇ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｔａｇ）にも応用可能である。
【０３３２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３３３】
（実施の形態６）
＜撮像装置＞
図２５（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す上面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０と、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐ及びｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０などの全てを指して「周辺回路」又は「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
【０３３４】
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光を放射することができる。
【０３３５】
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、又は変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に配置してもよい。また、周辺回路は、その一部又は全部をＩＣ等の半導体装置で用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０のいずれか一以上を省略してもよい。
【０３３６】
また、図２５（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向及び列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
【０３３７】
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
【０３３８】
図２６（Ａ）は、カラー画像を取得するための画素２１１の一例を示す上面図である。図２６（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう。）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう。）及び青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう。）を有する。副画素２１２は、フォトセンサとして機能させることができる。
【０３３９】
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、及び副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、及び副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８及び配線２４９を、それぞれ配線２４８［ｎ］及び配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図２６（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、及び副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
【０３４０】
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図２６（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図２６（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
【０３４１】
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンタ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
【０３４２】
又は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。又は、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンタ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
【０３４３】
また、例えば、図２６（Ａ）において、赤の波長域の光を検出する副画素２１２、緑の波長域の光を検出する副画素２１２、及び青の波長域の光を検出する副画素２１２の画素数比（又は受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。又は、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
【０３４４】
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
【０３４５】
また、可視光を吸収又は反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
【０３４６】
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ  Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
【０３４７】
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図２７の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図２７（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇ及びフィルタ２５４Ｂ）、及び画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
【０３４８】
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図２７（Ｂ）に示すように、光電変換素子２２０側にレンズ２５５及びフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造とすることが好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
【０３４９】
図２７に示す光電変換素子２２０として、ｐｎ型接合又はｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
【０３５０】
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
【０３５１】
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
【０３５２】
ここで、撮像装置２００が有する１つの画素２１１は、図２７に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
【０３５３】
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、本発明に係る酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
【０３５４】
図２８（Ａ）及び図２８（Ｂ）は、撮像装置を構成する素子の断面図である。
【０３５５】
図２８（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５３及びトランジスタ３５４、並びにシリコン基板３００に設けられた、アノード３６１と、カソード３６２を有するフォトダイオード３６０を含む。各トランジスタ及びフォトダイオード３６０は、種々のプラグ３７０及び配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的な接続を有する。
【０３５６】
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１及びフォトダイオード３６０を有する層３０５と、層３０５と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５３及びトランジスタ３５４を有する層３３１と、層３３１と接して設けられ、配線３７２及び配線３７３を有する層３４０を備えている。
【０３５７】
なお、図２８（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
【０３５８】
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３０５を、酸化物半導体を用いたトランジスタを有する層とすればよい。又は層３０５を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
【０３５９】
また、図２８（Ａ）の断面図において、層３０５に設けるフォトダイオード３６０と、層３３１に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
【０３６０】
また、図２８（Ｂ）に示す撮像装置は、層３４０側にフォトダイオード３６５をトランジスタの上に配置した構造とすることができる。図２８（Ｂ）において、例えば層３０５には、シリコンを用いたトランジスタ３５１及びトランジスタ３５２を有し、層３２０には配線３７１を有し、層３３１には酸化物半導体を用いたトランジスタ３５３、トランジスタ３５４を有し、層３４０にはフォトダイオード３６５を有しており、フォトダイオード３６５は半導体層３６６、半導体層３６７、半導体層３６８で構成されており、配線３７３と、プラグ３７０を介した配線３７４と電気的に接続している。
【０３６１】
図２８（Ｂ）に示す素子構成とすることで、開口率を広くすることができる。
【０３６２】
また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体層３６８、ｉ型の半導体層３６７、及びｐ型の半導体層３６６が順に積層された構成を有している。ｉ型の半導体層３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層３６６及びｎ型の半導体層３６８には、それぞれの導電型を付与するドーパントを含む非晶質シリコン又は微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード３６５は可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０３６３】
ここで、図２８（Ａ）に示す撮像装置において、トランジスタ３５１及びフォトダイオード３６０を有する層３０５と、トランジスタ３５３及びトランジスタ３５４を有する層３３１と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。
【０３６４】
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５３及びトランジスタ３５４などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５３及びトランジスタ３５４などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５３及びトランジスタ３５４などの信頼性を向上させることができる。
【０３６５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３６６】
（実施の形態７）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、又は記憶装置を含むＲＦタグについて、図２９を参照して説明する。
【０３６７】
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０３６８】
ＲＦタグの構成について、図２９を用いて説明する。図２９は、ＲＦタグの構成例を示すブロック図である。
【０３６９】
図２９に示すように、ＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう。）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式を用いることも可能である。
【０３７０】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側又は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０３７１】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０３７２】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
【０３７３】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０３７４】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０３７５】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに用いることが好適である。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書き込み時の最大通信距離の差を生じさせないことが可能である。さらに、データの書き込み時に電力が不足し、誤動作又は誤書き込みが生じることを抑制することができる。
【０３７６】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えられないようにしておくことが好ましい。生産者が出荷前に固有番号を書き込んだ後に製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることなく出荷後の製品に対応した顧客管理が容易となる。
【０３７７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３７８】
（実施の形態８）
＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図３０及び図３１を用いて説明する。
【０３７９】
表示装置に用いられる表示素子としては、液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には、無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例として、ＥＬ素子を用いた表示装置（ＥＬ表示装置）及び液晶素子を用いた表示装置（液晶表示装置）について説明する。
【０３８０】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０３８１】
また、以下に示す表示装置は、画像表示デバイス、又は光源（照明装置含む。）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュール又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０３８２】
図３０は、本発明の一態様に係るＥＬ表示装置の一例である。図３０（Ａ）に、ＥＬ表示装置の画素の回路図の一例を示す。図３０（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３０（Ｃ）は、図３０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応する断面である。
【０３８３】
図３０（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
【０３８４】
なお、図３０（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３０（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
【０３８５】
トランジスタ７４１のゲートはスイッチ素子７４３の一端及び容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤ又はそれより小さい電位とする。
【０３８６】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１又は／及びスイッチ素子７４３としては、例えば、図１に示すトランジスタを適用することができる。
【０３８７】
図３０（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５及び駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５又は／及び駆動回路７３６をシール材７３４の外側に配置しても構わない。
【０３８８】
図３０（Ｃ）は、図３０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
【０３８９】
図３０（Ｃ）には、トランジスタ７４１として、基板７００上の絶縁体７１２ａと、導電体７０４ａと、を有し、絶縁体７１２ａ及び導電体７０４ａ上にあり、導電体７０４ａと一部が重なる領域を有する絶縁体７０６ａと、絶縁体７０６ａ上の半導体７０６ｂと、半導体７０６ｂ上の絶縁体７０６ｃと、絶縁体７０６ｃ上の絶縁体７１８ｂと、絶縁体７１８ｂ上にあり半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３０（Ｃ）に示す構造と異なる構造であっても構わない。
【０３９０】
図３０（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、絶縁体７１２ａはゲート絶縁体としての機能を有し、絶縁体７１８ｂはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、絶縁体７０６ａ、半導体７０６ｂ及び絶縁体７０６ｃは、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ又は導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
【０３９１】
図３０（Ｃ）には、容量素子７４２として、導電体７０４ｂ上にあり導電体７０４ｂと一部が重なる領域を有する絶縁体７０６ｄと、絶縁体７０６ｄ上の半導体７０６ｅと、半導体７０６ｅ上の絶縁体７０６ｆと、絶縁体７０６ｆ上の絶縁体７１８ｂと、絶縁体７１８ｂ上にあり半導体７０６ｅと重なる導電体７１４ｂと、を有する構造を示す。
【０３９２】
容量素子７４２において、導電体７０４ｂは一方の電極として機能し、導電体７１４ｂは他方の電極として機能する。
【０３９３】
容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａ及び導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａ及び導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａ及び導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａ及び導電体７１４ｂは、同一工程を経て形成することができる。
【０３９４】
図３０（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３０（Ｃ）は表示品位の高いＥＬ表示装置である。なお、容量素子７４２の構造は一例であり、図３０（Ｃ）に示す構造と異なる構造であっても構わない。
【０３９５】
トランジスタ７４１及び容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７２０は、トランジスタ７４１のソース領域又はドレイン領域として機能する半導体７０６ｂの低抵抗領域に達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
【０３９６】
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２及び導電体７８３の重なる領域が、発光素子７１９となる。
【０３９７】
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
【０３９８】
図３１（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３１（Ａ）に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
【０３９９】
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
【０４００】
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０４０１】
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【０４０２】
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３０（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３１（Ｂ）に示す。図３１（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体又は半導体のいずれかと同種の導電体又は半導体を用いてもよい。
【０４０３】
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図３１（Ｂ）には、図３０（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、本発明の一態様はこれに限定されない。
【０４０４】
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、又は高精細化した液晶表示装置を提供することができる。
【０４０５】
トランジスタ７５１及び容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
【０４０６】
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５及び絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
【０４０７】
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、又は、表示品位の高い表示装置を提供することができる。又は、高精細の表示装置を提供することができる。
【０４０８】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することができる。表示素子、表示装置、発光素子又は発光装置は、例えば白色、赤色、緑色又は青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、ＧＬＶ（グレーティングライトバルブ）、ＰＤＰ（プラズマディスプレイ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、ＤＭＤ（デジタルマイクロミラーデバイス）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
【０４０９】
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部又は全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０４１０】
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
【０４１１】
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものが挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂などがある。又は、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。又は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０４１２】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。又は、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【０４１３】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）又は再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む。）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性の良いトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０４１４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４１５】
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図３２を用いて説明を行う。
【０４１６】
＜表示モジュール＞
図３２に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテリー６０１１、タッチパネル６００４などは、設けられない場合もある。
【０４１７】
本発明の一態様の半導体装置は、例えば、表示パネル６００６、又はプリント基板に実装された集積回路に用いることができる。
【０４１８】
上部カバー６００１及び下部カバー６００２は、タッチパネル６００４及び表示パネル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０４１９】
タッチパネル６００４は、抵抗膜方式又は静電容量方式のタッチパネルを表示パネル６００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。又は、表示パネル６００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。又は、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。
【０４２０】
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。
【０４２１】
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００９は、放熱板としての機能を有していてもよい。
【０４２２】
プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合には、バッテリー６０１１を省略することができる。
【０４２３】
また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０４２４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４２５】
（実施の形態１０）
＜リードフレーム型のインターポーザを用いたパッケージ＞
図３３（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図３３（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ５５１が、ワイヤボンディング法により、インターポーザ５５０上の端子５５２と接続されている。端子５５２は、インターポーザ５５０のチップ５５１がマウントされている面上に配置されている。そしてチップ５５１はモールド樹脂５５３によって封止されていてもよいが、各端子５５２の一部が露出した状態で封止されるようにする。
【０４２６】
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図３３（Ｂ）に示す。図３３（Ｂ）に示す携帯電話のモジュールは、プリント配線基板６０１に、パッケージ６０２と、バッテリー６０４とが実装されている。また、表示素子が設けられたパネル６００に、プリント配線基板６０１がＦＰＣ６０３によって実装されている。
【０４２７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４２８】
（実施の形態１１）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図３４乃至図３７を用いて説明する。
【０４２９】
図３４（Ａ）には、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ１８００は、入力端子ＩＮの論理を反転した信号を出力端子ＯＵＴから出力する。インバータ１８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
【０４３０】
図３４（Ｂ）は、インバータ１８００の一例を示す。インバータ１８００は、ＯＳトランジスタ１８１０、及びＯＳトランジスタ１８２０を有する。インバータ１８００は、ｎチャネル型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
【０４３１】
なおＯＳトランジスタを有するインバータ１８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ１８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ１８００を追加する分の回路面積の増加を抑えることができる。
【０４３２】
ＯＳトランジスタ１８１０、ＯＳトランジスタ１８２０は、トップゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソース又はドレインの一方として機能する第１端子と、ソース又はドレインの他方として機能する第２端子を有する。
【０４３３】
ＯＳトランジスタ１８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ１８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ１８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ１８１０の第２端子は、出力端子ＯＵＴに接続される。
【０４３４】
ＯＳトランジスタ１８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ１８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ１８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ１８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
【０４３５】
図３４（Ｃ）は、インバータ１８００の動作を説明するためのタイミングチャートである。図３４（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、及びＯＳトランジスタ１８１０（ＦＥＴ１８１０）の閾値電圧の変化について示している。
【０４３６】
信号ＳＢＧをＯＳトランジスタ１８１０の第２ゲートに与えることで、ＯＳトランジスタ１８１０の閾値電圧を制御することができる。
【０４３７】
信号ＳＢＧは、ＯＳトランジスタ１８１０の閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、ＯＳトランジスタ１８１０の閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。ＯＳトランジスタ１８１０の第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ１８１０を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、ＯＳトランジスタ１８１０の第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ１８１０を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
【０４３８】
前述の説明を可視化するために、図３５（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。
【０４３９】
上述したＯＳトランジスタ１８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図３５（Ａ）中の破線１８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ１８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図３５（Ａ）中の実線１８４１で表される曲線にシフトさせることができる。図３５（Ａ）に示すように、ＯＳトランジスタ１８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をマイナスシフトあるいはプラスシフトさせることができる。
【０４４０】
ＯＳトランジスタ１８１０の閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ１８１０を電流が流れにくい状態とすることができる。図３５（Ｂ）には、この状態を可視化して示す。図３５（Ｂ）に図示するように、ＯＳトランジスタ１８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ１８２０がオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０４４１】
図３５（Ｂ）に図示したように、ＯＳトランジスタ１８１０を電流が流れにくい状態とすることができるため、図３４（Ｃ）に示すタイミングチャートにおける出力端子の信号波形１８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０４４２】
また、ＯＳトランジスタ１８１０の閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ１８１０を電流が流れやすい状態とすることができる。図３５（Ｃ）には、この状態を可視化して示す。図３５（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ１８２０がオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０４４３】
図３５（Ｃ）に図示したように、ＯＳトランジスタ１８１０を電流が流れやすい状態とすることができるため、図３４（Ｃ）に示すタイミングチャートにおける出力端子の信号波形１８３２を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０４４４】
なお、信号ＳＢＧによるＯＳトランジスタ１８１０の閾値電圧の制御は、ＯＳトランジスタ１８２０の状態が切り替わる以前、すなわち時刻Ｔ１や時刻Ｔ２よりも前に行うことが好ましい。例えば、図３４（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ１８１０の閾値電圧を切り替えることが好ましい。また、図３４（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ１８１０の閾値電圧を切り替えることが好ましい。
【０４４５】
なお図３４（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えばＯＳトランジスタ１８１０の閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ１８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３６（Ａ）に示す。
【０４４６】
図３６（Ａ）では、図３４（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ１８５０を有する。ＯＳトランジスタ１８５０の第１端子は、ＯＳトランジスタ１８１０の第２ゲートに接続される。またＯＳトランジスタ１８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ１８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ１８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
【０４４７】
図３６（Ａ）の動作について、図３６（Ｂ）のタイミングチャートを用いて説明する。
【０４４８】
ＯＳトランジスタ１８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ１８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ１８５０をオン状態とし、ノードＮＢＧにＯＳトランジスタ１８１０の閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
【０４４９】
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ１８５０をオフ状態とする。ＯＳトランジスタ１８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ１８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
【０４５０】
なお図３４（Ｂ）及び図３６（Ａ）の回路構成では、ＯＳトランジスタ１８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えばＯＳトランジスタ１８１０の閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ１８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図３７（Ａ）に示す。
【０４５１】
図３７（Ａ）では、図３４（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ１８１０の第２ゲートとの間にＣＭＯＳインバータ１８６０を有する。ＣＭＯＳインバータ１８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ１８６０の出力端子は、ＯＳトランジスタ１８１０の第２ゲートに接続される。
【０４５２】
図３７（Ａ）の動作について、図３７（Ｂ）のタイミングチャートを用いて説明する。図３７（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ１８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ１８１０（ＦＥＴ１８１０）の閾値電圧の変化について示している。
【０４５３】
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ１８１０の閾値電圧を制御する信号とすることができる。したがって、図３５（Ａ）乃至図３５（Ｃ）で説明したように、ＯＳトランジスタ１８１０の閾値電圧を制御できる。例えば、図３７（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ１８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ１８１０を電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０４５４】
また、図３７（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ１８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ１８１０を電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０４５５】
以上説明したように、本実施の形態の構成では、ＯＳトランジスタを有するインバータにおけるＯＳトランジスタのバックゲートの電圧を、入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
【０４５６】
（実施の形態１２）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する回路を、複数有する半導体装置の一例について、図３８乃至図４１を用いて説明する。
【０４５７】
図３８（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５及び回路９０６を有する。
【０４５８】
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
【０４５９】
回路９０２、回路９０４及び回路９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
【０４６０】
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０４６１】
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０４６２】
図３８（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図３８（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０４６３】
図３８（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図３８（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態とすることができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０４６４】
図３８（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図３８（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０４６５】
図３８（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳとする。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図３８（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、かつ低消費電力化が図られた回路とすることができる。
【０４６６】
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
【０４６７】
また図３９（Ａ）、図３９（Ｂ）には、それぞれ図３８（Ｄ）、図３８（Ｅ）の変形例を示す。
【０４６８】
図３９（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態を制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、トランジスタ９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０４６９】
図３９（Ｂ）のタイミングチャートでは、制御信号ＳＢＧの電位の変化を示すとともに、トランジスタ９１２Ａ、トランジスタ９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化として示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
【０４７０】
また図４０（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図４０（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至ダイオードＤ５、キャパシタＣ１乃至キャパシタＣ５、及びインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【０４７１】
また図４０（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図４０（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至ダイオードＤ５、キャパシタＣ１乃至キャパシタＣ５、及びインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【０４７２】
なお、上述した電圧生成回路９０３の回路構成は、図４０（Ａ）で示す回路図の構成に限らない。例えば、電圧生成回路９０３の変形例を図４１（Ａ）乃至図４１（Ｃ）に示す。
【０４７３】
図４１（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０、キャパシタＣ１１乃至キャパシタＣ１４、及びインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至トランジスタＭ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図４１（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至キャパシタＣ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０４７４】
また、図４１（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４、キャパシタＣ１５、キャパシタＣ１６、及びインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至トランジスタＭ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図４１（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、キャパシタＣ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０４７５】
また、図４１（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、及びキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図４１（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
【０４７６】
なお、電圧生成回路９０３の変形例は、図４１（Ａ）乃至図４１（Ｃ）に示す電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成にすることで、図４０（Ｂ）に示した電圧生成回路９０５にも適用可能である。これにより、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。
【０４７７】
以上説明したように、本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
【０４７８】
（実施の形態１３）
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明する。
【０４７９】
＜電子機器＞
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。
【０４８０】
電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう。）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０４８１】
また、本発明の一態様の電子機器又は照明装置が可撓性を有する場合、家屋やビルの内壁若しくは外壁、又は、自動車の内装若しくは外装の曲面に沿って組み込むことも可能である。
【０４８２】
また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
【０４８３】
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
【０４８４】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０４８５】
図４２（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。表示部７１０３又は表示部７１０４に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図４２（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０４８６】
図４２（Ｂ）は、スマートウオッチであり、筐体７３０２、表示部７３０４、操作ボタン７３１１、操作ボタン７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する。本発明の一態様に係る半導体装置は、筐体７３０２に内蔵されているメモリ、ＣＰＵなどに用いることができる。
【０４８７】
図４２（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、表示部７５０２は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ、又は８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる。
【０４８８】
図４２（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０４及びレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０６における第１筐体７７０１と第２筐体７７０２との間の角度にしたがって切り替える構成としてもよい。レンズ７７０５の焦点となる位置には、本発明の一態様の撮像装置を備えることができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。
【０４８９】
図４２（Ｅ）は、デジタルサイネージであり、電柱７９０１に設置された表示部７９０２を備えている。本発明の一態様に係る表示装置は、表示部７９０２の制御回路に用いることができる。
【０４９０】
図４３（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することができる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型でありながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。
【０４９１】
図４３（Ｂ）に自動車９７００の外観を示す。図４３（Ｃ）に自動車９７００の運転席を示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、及び制御用の集積回路に用いることができる。例えば、図４３（Ｃ）に示す表示部９７１０乃至表示部９７１５に本発明の一態様の半導体を設けることができる。
【０４９２】
表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、又は入出力装置である。本発明の一態様の表示装置、又は入出力装置は、表示装置、又は入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置、又は入出力装置とすることができる。シースルー状態の表示装置、又は入出力装置であれば、自動車９７００の運転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、又は入出力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、又は入出力装置に、表示装置、又は入出力装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトランジスタなど、透光性を有するトランジスタを用いるとよい。
【０４９３】
表示部９７１２はピラー部分に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。
【０４９４】
また、図４３（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部９７２１は、ドア部に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けられた表示装置、又は入出力装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示装置、又は入出力装置である。なお、表示装置、又は入出力装置を座面や背もたれ部分などに設置して、当該表示装置（又は、入出力装置）を、当該表示装置（又は、入出力装置）の発熱を熱源としたシートヒーターとして利用することもできる。
【０４９５】
表示部９７１４、表示部９７１５、又は表示部９７２２はナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトなどは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は加熱装置として用いることも可能である。
【０４９６】
また、図４４（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等を有する。またカメラ８０００には、レンズ８００６を取り付けることができる。
【０４９７】
結合部８００５は、電極を有し、後述するファインダー８１００のほか、ストロボ装置等を接続することができる。
【０４９８】
ここでは、カメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体８００１が一体となっていてもよい。
【０４９９】
シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
【０５００】
表示部８００２に、本発明の一態様の表示装置、又は入出力装置を適用することができる。
【０５０１】
図４４（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示している。
【０５０２】
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
【０５０３】
筐体８１０１は、カメラ８０００の結合部８００５と結合する結合部を有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また、当該結合部には電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
【０５０４】
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
【０５０５】
筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適用することができる。
【０５０６】
なお、図４４（Ａ）、図４４（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の一態様の表示装置、又は入出力装置を備えるファインダーが内蔵されていてもよい。
【０５０７】
また、図４４（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。
【０５０８】
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
【０５０９】
ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
【０５１０】
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
【０５１１】
本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる。
【０５１２】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０５１３】
（実施の形態１４）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について、図４５を用いながら説明する。
【０５１４】
＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図４５（Ａ）参照。）、乗り物類（自転車等、図４５（Ｂ）参照。）、包装用容器類（包装紙やボトル等、図４５（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等身の回り品（鞄や眼鏡等、図４５（Ｄ）参照。）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、又は携帯電話）等の物品、若しくは各物品に取り付ける荷札（図４５（Ｅ）、図４５（Ｆ）参照。）等に設けて使用することができる。
【０５１５】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０５１６】
以上のように、本発明の一態様に係る半導体装置を用いたＲＦタグを、本実施の形態に挙げた各用途に用いることにより、情報の書き込みや読み出しを含む動作電力を低減できるため、最大通信距離を長く取ることが可能となる。また、電力が遮断された状態であっても、情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０５１７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０５１８】
２００    撮像装置
２０１    スイッチ
２０２    スイッチ
２０３    スイッチ
２１０    画素部
２１１    画素
２１２    副画素
２１２Ｂ    副画素
２１２Ｇ    副画素
２１２Ｒ    副画素
２２０    光電変換素子
２３０    画素回路
２３１    配線
２４７    配線
２４８    配線
２４９    配線
２５０    配線
２５３    配線
２５４    フィルタ
２５４Ｂ    フィルタ
２５４Ｇ    フィルタ
２５４Ｒ    フィルタ
２５５    レンズ
２５６    光
２５７    配線
２６０    周辺回路
２７０    周辺回路
２８０    周辺回路
２９０    周辺回路
２９１    光源
３００    シリコン基板
３０５    層
３２０    層
３３１    層
３４０    層
３５１    トランジスタ
３５２    トランジスタ
３５３    トランジスタ
３５４    トランジスタ
３６０    フォトダイオード
３６１    アノード
３６２    カソード
３６３    低抵抗領域
３６５    フォトダイオード
３６６    半導体層
３６７    半導体層
３６８    半導体層
３７０    プラグ
３７１    配線
３７２    配線
３７３    配線
３７４    配線
３８０    絶縁体
４００    基板
４０１    絶縁体
４０２    導電体
４０３    導電体
４０４    導電体
４０６ａ    絶縁体
４０６ｂ    半導体
４０６ｃ    絶縁体
４１１    絶縁体
４１２    絶縁体
４１３    導電体
４１６ａ１    導電体
４１６ａ２    導電体
４１８ａ１    導電体
４１８ａ２    導電体
４２１    絶縁体
４２３    絶縁体
４３０    導電体
４３０ａ    導電体
４３０ｂ    導電体
４３１    絶縁体
４３２    絶縁体
４３３    絶縁体
４３４    絶縁体
４３５    絶縁体
４３６    絶縁体
４４０ａ    低抵抗領域
４４０ｂ    低抵抗領域
４４１ａ    領域
４４１ｂ    領域
４５０    半導体基板
４５４    導電体
４６０    領域
４６２    絶縁体
４６４    絶縁体
４６５    絶縁体
４６６    絶縁体
４６７    絶縁体
４６８    絶縁体
４６９    絶縁体
４７０    絶縁体
４７２    絶縁体
４７４ａ    領域
４７４ｂ    領域
４７５    絶縁体
４７６ａ    導電体
４７６ｂ    導電体
４７６ｃ    導電体
４７７ａ    導電体
４７７ｂ    導電体
４７７ｃ    導電体
４７８ａ    導電体
４７８ｂ    導電体
４７８ｃ    導電体
４７９ａ    導電体
４７９ｂ    導電体
４７９ｃ    導電体
４８０ａ    導電体
４８０ｂ    導電体
４８０ｃ    導電体
４８３ａ    導電体
４８３ｂ    導電体
４８３ｃ    導電体
４８３ｄ    導電体
４８４ａ    導電体
４８４ｂ    導電体
４８４ｃ    導電体
４８４ｄ    導電体
４８５ａ    導電体
４８５ｂ    導電体
４８５ｃ    導電体
４８５ｄ    導電体
４８７ａ    導電体
４８７ｂ    導電体
４８７ｃ    導電体
４８８ａ    導電体
４８８ｂ    導電体
４８８ｃ    導電体
４８９ａ    導電体
４８９ｂ    導電体
４９０ａ    導電体
４９０ｂ    導電体
４９１ａ    導電体
４９１ｂ    導電体
４９１ｃ    導電体
４９２ａ    導電体
４９２ｂ    導電体
４９２ｃ    導電体
４９４    導電体
４９６    導電体
４９８    絶縁体
５５０    インターポーザ
５５１    チップ
５５２    端子
５５３    モールド樹脂
６００    パネル
６０１    プリント配線基板
６０２    パッケージ
６０３    ＦＰＣ
６０４    バッテリー
７００    基板
７０４ａ    導電体
７０４ｂ    導電体
７０６ａ    絶縁体
７０６ｂ    半導体
７０６ｃ    絶縁体
７０６ｄ    絶縁体
７０６ｅ    半導体
７０６ｆ    絶縁体
７１２ａ    絶縁体
７１４ａ    導電体
７１４ｂ    導電体
７１８ｂ    絶縁体
７１９    発光素子
７２０    絶縁体
７２１    絶縁体
７３１    端子
７３２    ＦＰＣ
７３３ａ    配線
７３４    シール材
７３５    駆動回路
７３６    駆動回路
７３７    画素
７４１    トランジスタ
７４２    容量素子
７４３    スイッチ素子
７４４    信号線
７５０    基板
７５１    トランジスタ
７５２    容量素子
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    導電体
７８２    発光層
７８３    導電体
７８４    隔壁
７９１    導電体
７９２    絶縁体
７９３    液晶層
７９４    絶縁体
７９５    スペーサ
７９６    導電体
７９７    基板
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電圧生成回路
９０３Ａ    電圧生成回路
９０３Ｂ    電圧生成回路
９０３Ｃ    電圧生成回路
９０４    回路
９０５    電圧生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２Ａ    トランジスタ
９１２Ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１８００    インバータ
１８１０    ＯＳトランジスタ
１８２０    ＯＳトランジスタ
１８３１    信号波形
１８３２    信号波形
１８４０    破線
１８４１    実線
１８５０    ＯＳトランジスタ
１８６０    ＣＭＯＳインバータ
２１００    トランジスタ
２２００    トランジスタ
２２０２    配線
２２０３    プラグ
２２０４    絶縁体
２２０５    配線
２２０７    絶縁体
２２１１    半導体基板
２２１２    絶縁体
２２１３    ゲート電極
２２１４    ゲート絶縁体
２２１５    ソース領域及びドレイン領域
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
６０００    表示モジュール
６００１    上部カバー
６００２    下部カバー
６００３    ＦＰＣ
６００４    タッチパネル
６００５    ＦＰＣ
６００６    表示パネル
６００７    バックライトユニット
６００８    光源
６００９    フレーム
６０１０    プリント基板
６０１１    バッテリー
７１０１    筐体
７１０２    筐体
７１０３    表示部
７１０４    表示部
７１０５    マイク
７１０６    スピーカー
７１０７    操作キー
７１０８    スタイラス
７３０２    筐体
７３０４    表示部
７３１１    操作ボタン
７３１２    操作ボタン
７３１３    接続端子
７３２１    バンド
７３２２    留め金
７５０１    筐体
７５０２    表示部
７５０３    操作ボタン
７５０４    外部接続ポート
７５０５    スピーカー
７５０６    マイク
７７０１    筐体
７７０２    筐体
７７０３    表示部
７７０４    操作キー
７７０５    レンズ
７７０６    接続部
７９０１    電柱
７９０２    表示部
８０００    カメラ
８００１    筐体
８００２    表示部
８００３    操作ボタン
８００４    シャッターボタン
８００５    結合部
８００６    レンズ
８１００    ファインダー
８１０１    筐体
８１０２    表示部
８１０３    ボタン
８１２１    筐体
８１２２    表示部
８１２３    キーボード
８１２４    ポインティングデバイス
８２００    ヘッドマウントディスプレイ
８２０１    装着部
８２０２    レンズ
８２０３    本体
８２０４    表示部
８２０５    ケーブル
８２０６    バッテリー
９７００    自動車
９７０１    車体
９７０２    車輪
９７０３    ダッシュボード
９７０４    ライト
９７１０    表示部
９７１１    表示部
９７１２    表示部
９７１３    表示部
９７１４    表示部
９７１５    表示部
９７２１    表示部
９７２２    表示部
９７２３    表示部
【図１】
2017098535.tif 000003
【図２】
2017098535.tif 000004
【図３】
2017098535.tif 000005
【図４】
2017098535.tif 000006
【図５】
2017098535.tif 000007
【図６】
2017098535.tif 000008
【図７】
2017098535.tif 000009
【図８】
2017098535.tif 000010
【図９】
2017098535.tif 000011
【図１０】
2017098535.tif 000012
【図１１】
2017098535.tif 000013
【図１２】
2017098535.tif 000014
【図１３】
2017098535.tif 000015
【図１４】
2017098535.tif 000016
【図１５】
2017098535.tif 000017
【図１６】
2017098535.tif 000018
【図１７】
2017098535.tif 000019
【図１８】
2017098535.tif 000020
【図１９】
2017098535.tif 000021
【図２０】
2017098535.tif 000022
【図２１】
2017098535.tif 000023
【図２２】
2017098535.tif 000024
【図２３】
2017098535.tif 000025
【図２４】
2017098535.tif 000026
【図２５】
2017098535.tif 000027
【図２６】
2017098535.tif 000028
【図２７】
2017098535.tif 000029
【図２８】
2017098535.tif 000030
【図２９】
2017098535.tif 000031
【図３０】
2017098535.tif 000032
【図３１】
2017098535.tif 000033
【図３２】
2017098535.tif 000034
【図３３】
2017098535.tif 000035
【図３４】
2017098535.tif 000036
【図３５】
2017098535.tif 000037
【図３６】
2017098535.tif 000038
【図３７】
2017098535.tif 000039
【図３８】
2017098535.tif 000040
【図３９】
2017098535.tif 000041
【図４０】
2017098535.tif 000042
【図４１】
2017098535.tif 000043
【図４２】
2017098535.tif 000044
【図４３】
2017098535.tif 000045
【図４４】
2017098535.tif 000046
【図４５】
2017098535.tif 000047