(57)【要約】【課題】半導体チップ中におけるＡＤ変換回路の小面積化を実現可能とするアナログ・デジタル（ＡＤ）変換回路を提供する。【解決手段】本発明のＡＤ変換回路１は、それぞれの出力端が互いに接続された複数のキャパシタからなるキャパシタアレイ１１と、当該出力端にビット判定用の信号電圧を発生させるため、キャパシタアレイ１１の入力端に、変換処理対象の入力電圧、変換レンジの上限用及び下限用参照電圧、及びその上限と下限の中間電位を示す中間用参照電圧のうちいずれか１つと接続する複数のスイッチからなるスイッチアレイ１２と、スイッチアレイ１２における各スイッチの接続を制御するロジック回路１３と、ＡＤ変換周期でサンプリングした当該入力電圧を基にロジック回路１３の制御による各スイッチの接続に応じて発生する当該信号電圧を、下限用参照電圧と逐次比較し、変換ビット数の各ビット値を判定する比較器１４と、を備える。【選択図】図１
2017135616.tif 000002
【特許請求の範囲】
【請求項１】
逐次比較型のアナログ・デジタル変換回路であって、
それぞれアナログ・デジタル変換処理の変換ビット数に応じた所定の比率の容量を持ち、それぞれの出力端が互いに接続された複数のキャパシタからなるキャパシタアレイと、
前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理におけるビット判定用の信号電圧を発生させるために、前記キャパシタアレイの入力端に、変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか１つと接続する複数のスイッチからなるスイッチアレイと、
前記スイッチアレイにおける各スイッチの接続を制御する制御手段と、
前記アナログ・デジタル変換処理の変換周期でサンプリングした当該入力電圧を基に前記制御手段の制御による各スイッチの接続に応じて前記キャパシタアレイの出力端に発生する当該信号電圧を、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方と逐次比較し、前記変換ビット数の各ビット値を判定する比較器と、
を備えることを特徴とするアナログ・デジタル変換回路。
【請求項２】
前記変換ビット数Ｎに対し、前記キャパシタアレイが前記所定の比率として単位容量Ｃとしたとき容量Ｃ，Ｃ，２Ｃ，…，２Ｎ−２Ｃをそれぞれ持つＮ個のキャパシタから構成されていることを特徴とする、請求項１に記載のアナログ・デジタル変換回路。
【請求項３】
前記変換ビット数Ｎに対し、前記スイッチアレイがＮ個のスイッチから構成されていることを特徴とする、請求項１又は２に記載のアナログ・デジタル変換回路。
【請求項４】
前記スイッチアレイは、
前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最上位ビット判定用の信号電圧を発生させるためのキャパシタから最下位ビットより１ビット上位のビット判定用の信号電圧を発生させるためのキャパシタまでの各キャパシタの入力端に対して、それぞれ前記変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧のうちいずれか１つと接続する複数のスイッチと、
前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最下位ビット判定用の信号電圧を発生させるためのキャパシタの入力端に対して、前記変換処理対象の入力電圧、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか１つと接続するスイッチと、
から構成されていることを特徴とする、請求項１から３のいずれか一項に記載のアナログ・デジタル変換回路。
【請求項５】
アナログ・デジタル変換処理の変換ビット数を分割し並列動作する複数段のアナログ・デジタル変換部を備えるパイプライン構造のアナログ・デジタル変換回路であって、
当該複数段のアナログ・デジタル変換部のうち最終段のアナログ・デジタル変換部に、請求項１から４のいずれか一項に記載のアナログ・デジタル変換回路を備えることを特徴とするアナログ・デジタル変換回路。
【請求項６】
前記複数段のアナログ・デジタル変換部が、全体でｎビットのアナログ・デジタル変換処理を行うために、上位からｉビット目までサイクリック型のアナログ・デジタル変換処理を行う第１のアナログ・デジタル変換部と、更にｋビットのサイクリック型のアナログ・デジタル変換処理を行う第２のアナログ・デジタル変換部と、残りの（ｎ−ｉ−ｋ）ビットについて逐次比較型のアナログ・デジタル変換処理を行う第３のアナログ・デジタル変換部とから構成され、
前記第３のアナログ・デジタル変換部が、当該請求項１から４のいずれか一項に記載のアナログ・デジタル変換回路で構成されていることを特徴とする、請求項５に記載のアナログ・デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ中において、アナログ信号をデジタル信号に変換するアナログ・デジタル（ＡＤ）変換回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路に組み込まれるＡＤ変換回路は、様々な情報のセンシングに不可欠であり、様々な方式が現在までに考案されている。ＡＤ変換方式の一つである従来からの逐次比較型のＡＤ変換回路１００の例を図４に示す。図４に示すＡＤ変換回路１００は、主に、キャパシタアレイ１１、スイッチアレイ１２、ロジック回路１３、及び比較器１４より構成される。このような従来からの逐次比較型のＡＤ変換回路１００は、広く一般に知られる技術でありここでは概略的に説明する。
【０００３】
キャパシタアレイ１１はキャパシタＣ０〜ＣＮで構成される。スイッチアレイ１２は各スイッチＳ０〜ＳＮで構成され、スイッチＳ０〜ＳＮの各一端（出力端）がそれぞれのキャパシタＣ０〜ＣＮの一端（入力端）に接続される。一方、スイッチＳ０〜ＳＮの各他端（入力端）には、ＡＤ変換対象のアナログ信号の入力電圧Ｖｉｎと、ＡＤ変換を行う電圧レンジ（以下、単に「変換レンジ」と称する）の上限を決める上限用参照電圧Ｖｐ及びその下限を決める下限用参照電圧Ｖｎとを切り替え供給可能に構成される。また、キャパシタＣ０〜ＣＮの各他端（出力端）は比較器１４の第１入力ノードに接続される。尚、本願明細書中、入力電圧Ｖｉｎから比較器１４へ信号が進む方向に、キャパシタＣ０〜ＣＮ及びスイッチＳ０〜ＳＮの各端部について「入力端」及び「出力端」と称する。また、本願明細書中、比較器１４における２信号を比較するための２つの入力部をそれぞれ第１入力ノード及び第２入力ノードと称し、図示する例では、第１入力ノードは信号電圧Ｖｓｉｇの入力部として構成され、第２入力ノードは下限用参照電圧Ｖｎの入力部として構成される。
【０００４】
リセットスイッチＳＲの閉動作で比較器１４の第１入力ノード（信号電圧Ｖｓｉｇの入力部）に下限参照用電圧Ｖｎが供給されると共に、スイッチＳ１〜ＳＮの操作によりキャパシタＣ１〜ＣＮの入力端に入力電圧Ｖｉｎが供給され、キャパシタＣ１〜ＣＮはＶｉｎ−Ｖｎの電圧で蓄電される。これにより、ＡＤ変換回路１００のリセットとサンプリングが同時に行われる。また、リセットスイッチＳＲの閉動作と同時にロジック回路１３に保持されていた前ＡＤ変換時の比較結果もリセットされる。
【０００５】
このリセット状態からリセットスイッチＳＲの開動作とともに、ロジック回路１３からのスイッチ制御信号によりスイッチＳ０〜ＳＮを経てキャパシタＣ０〜ＣＮの入力端に供給する電圧をＶｎにする。
【０００６】
その後、スイッチＳＮからＳ０に向かう順番にスイッチＳ０〜ＳＮを切り替え、キャパシタＣ０〜ＣＮの入力端の電圧をＶｐにする。キャパシタアレイ１１の容量比により、信号電圧Ｖｓｉｇの変化量は、スイッチＳＮの切り替えでは１／２×（Ｖｐ−Ｖｎ）、スイッチＳＮ−１の切替では１／４×（Ｖｐ−Ｖｎ），・・・となり、スイッチＳ１の切り替えでは（１／２Ｎ）×（Ｖｐ−Ｖｎ）となるため、スイッチＳＮからＳ０の切り替え毎に信号電圧Ｖｓｉｇと下限用参照電圧Ｖｎを比較器１４により比較することにより、各ビットの値を判定する。判定結果はロジック回路１３に保持される。尚、スイッチＳ０については、この判定作業中は下限用参照電圧Ｖｎに接続されたままである。
【０００７】
比較器１４は、第２入力ノードにおける下限用参照電圧Ｖｎと、第１入力ノードにおける信号電圧Ｖｓｉｇとを当該切り替え動作に応じて逐次比較し、対応する比較結果を示すビットをロジック回路１３へと供給する動作をＮ回繰り返し、そのＮ回分の判定したビット値から、入力信号Ｖｉｎに対応するＮビットのデジタル値を構成可能にして外部へ出力する。
【０００８】
当該Ｎ回の逐次比較が終了した時点でリセットスイッチＳＲの閉動作とともにキャパシタＣ０〜ＣＮの各入力端が入力電圧Ｖｉｎに接続され、ＡＤ変換回路１００のリセットと入力信号Ｖｉｎのサンプリングが行われる。尚、図示する例ではリセットスイッチＳＲの開閉動作を行うためのサンプリング信号に関して図示していないが、外部から供給する形態やロジック回路１３から供給する形態とすることができる。
【０００９】
ところで、図４に示すような従来の逐次比較型のＡＤ変換回路１００は、その回路中に増幅回路を含まず、キャパシタアレイ１１を構成する各キャパシタ間にスイッチアレイ１２を構成する各スイッチＳ０〜ＳＮを配置し当該スイッチＳ０〜ＳＮによる切り替え動作と比較器１４の判定動作によってＡＤ変換を行うために、消費電力の点で優れている。
【００１０】
しかしながら、従来の逐次比較型のＡＤ変換回路１００は、ＮビットのＡＤ変換を行うために、容量Ｃ，Ｃ，２Ｃ，４Ｃ，…，２Ｎ−１Ｃをそれぞれ持つ合計Ｎ＋１個のキャパシタＣ０〜ＣＮからなるキャパシタアレイ１１を持つ必要がある。このキャパシタアレイ１１の合計の容量は２ＮＣであり、ＣＭＯＳ回路上に形成されるキャパシタ容量は、一般的に、その面積に比例するため、ＡＤ変換の階調が１ビット増えるごとに、キャパシタアレイ１１に必要な面積は２倍となる。
【００１１】
一方、例えば撮像素子などでは、画素のピッチからＡＤ変換回路をレイアウトできる面積には上限があり、近年の画素の小ピッチ化により、レイアウト面積の制約は厳しくなってきている。このような小面積化への要求は、撮像素子以外の用途においても同様である。そこで、逐次比較型ＡＤ変換回路の小面積化のために幾つかの技法が開示されている。
【００１２】
例えば、上位ビットと下位ビットの信号線をキャパシタで接続することにより、ＡＤ変換回路全体の容量値の合計を低減させる技法（例えば、特許文献１参照）、キャパシタの容量を可変にする技法（例えば、特許文献２参照）、或いは参照電圧を可変にすることによりキャパシタの個数を減らす技法（例えば、特許文献３参照）などがある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１４−０３９２１８号公報
【特許文献２】特開２０１３−０２１５５５号公報
【特許文献３】特開２０１５−０４１８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、近年では特に、半導体チップ中におけるＡＤ変換回路の小面積化が要求されている。
【００１５】
このため、例えば特許文献１では、上位ビットと下位ビットの信号線をキャパシタで接続することによりＡＤ変換回路全体の容量値の合計を低減させる技法が提案されているが、多ビット変換のＡＤ変換回路では有効であるものの、変換ビット数によっては上位と下位を接続するキャパシタの容量が必要であることからその面積低減効果が得られない場合もある。
【００１６】
また、例えば特許文献２に開示されるようにキャパシタの容量を可変にする技法や、特許文献３に開示されるように参照電圧を可変にする技法では、図４に示すような典型的な逐次比較型のＡＤ変換回路と比較して回路構造が複雑になり、設計や調整に時間がかかることや、固体ばらつきが大きくなるおそれがある。
【００１７】
そこで、回路構造を複雑化することなく、半導体チップ中におけるＡＤ変換回路の小面積化を実現する技法が望まれる。
【００１８】
本発明の目的は、上述の問題に鑑みて、回路構造を複雑化することなく、半導体チップ中におけるＡＤ変換回路の小面積化を実現可能とするアナログ・デジタル（ＡＤ）変換回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明のアナログ・デジタル変換回路は、逐次比較型のアナログ・デジタル変換回路であって、それぞれアナログ・デジタル変換処理の変換ビット数に応じた所定の比率の容量を持ち、それぞれの出力端が互いに接続された複数のキャパシタからなるキャパシタアレイと、前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理におけるビット判定用の信号電圧を発生させるために、前記キャパシタアレイの入力端に、変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか１つと接続する複数のスイッチからなるスイッチアレイと、前記スイッチアレイにおける各スイッチの接続を制御する制御手段と、前記アナログ・デジタル変換処理の変換周期でサンプリングした当該入力電圧を基に前記制御手段の制御による各スイッチの接続に応じて前記キャパシタアレイの出力端に発生する当該信号電圧を、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方と逐次比較し、前記変換ビット数の各ビット値を判定する比較器と、を備えることを特徴とする。
【００２０】
また、本発明のアナログ・デジタル変換回路において、前記変換ビット数Ｎに対し、前記キャパシタアレイが前記所定の比率として単位容量Ｃとしたとき容量Ｃ，Ｃ，２Ｃ，…，２Ｎ−２Ｃをそれぞれ持つＮ個のキャパシタから構成されていることを特徴とする。
【００２１】
また、本発明のアナログ・デジタル変換回路において、前記変換ビット数Ｎに対し、前記スイッチアレイがＮ個のスイッチから構成されていることを特徴とする。
【００２２】
また、本発明のアナログ・デジタル変換回路において、前記スイッチアレイは、前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最上位ビット判定用の信号電圧を発生させるためのキャパシタから最下位ビットより１ビット上位のビット判定用の信号電圧を発生させるためのキャパシタまでの各キャパシタの入力端に対して、それぞれ前記変換処理対象の入力電圧、変換レンジの上限用参照電圧及び下限用参照電圧のうちいずれか１つと接続する複数のスイッチと、前記キャパシタアレイの出力端に前記アナログ・デジタル変換処理における最下位ビット判定用の信号電圧を発生させるためのキャパシタの入力端に対して、前記変換処理対象の入力電圧、前記変換レンジの上限用参照電圧と下限用参照電圧のうち予め定めたいずれか一方、及び前記変換レンジの上限と下限の中間電位を示す中間用参照電圧のうちいずれか１つと接続するスイッチと、から構成されていることを特徴とする。
【００２３】
更に、本発明による別態様のアナログ・デジタル変換回路は、アナログ・デジタル変換処理の変換ビット数を分割し並列動作する複数段のアナログ・デジタル変換部を備えるパイプライン構造のアナログ・デジタル変換回路であって、当該複数段のアナログ・デジタル変換部のうち最終段のアナログ・デジタル変換部に、本発明のアナログ・デジタル変換回路を備えることを特徴とする。
【００２４】
また、本発明による別態様のアナログ・デジタル変換回路において、前記複数段のアナログ・デジタル変換部が、全体でｎビットのアナログ・デジタル変換処理を行うために、上位からｉビット目までサイクリック型のアナログ・デジタル変換処理を行う第１のアナログ・デジタル変換部と、更にｋビットのサイクリック型のアナログ・デジタル変換処理を行う第２のアナログ・デジタル変換部と、残りの（ｎ−ｉ−ｋ）ビットについて逐次比較型のアナログ・デジタル変換処理を行う第３のアナログ・デジタル変換部とから構成され、前記第３のアナログ・デジタル変換部が、本発明のアナログ・デジタル変換回路で構成されていることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、必要なキャパシタ容量を低減させることができ、回路構造を複雑化することなく、半導体チップ中におけるＡＤ変換回路の小面積化を実現することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明による一実施形態のＮビット逐次比較型のＡＤ変換回路の概略構成を示す回路図である。
【図２】本発明による一実施形態のＮビット逐次比較型のＡＤ変換回路の動作例を表すタイミングチャートである。
【図３】本発明による一実施形態のＡＤ変換回路を３段パイプライン構造のＡＤ変換回路の最終段に適用した場合の構成例を概略的に示す回路図である。
【図４】従来のＮビット逐次比較型のＡＤ変換回路の概略構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、図１乃至図３を参照して、本発明による一実施形態のＮビット逐次比較型のアナログ・デジタル（ＡＤ）変換回路１について詳細に説明する。
【００２８】
図１は、本発明による一実施形態のＮビット逐次比較型のＡＤ変換回路１の概略構成を示す回路図である。図１に示すＡＤ変換回路１は、主に、キャパシタアレイ１１、スイッチアレイ１２、ロジック回路１３、及び比較器１４より構成される。図１に示す本実施形態のＡＤ変換回路１は、その主となる構成要素として、図４に示す従来のＡＤ変換回路１００とほぼ同様であり、このため、図１に示す本実施形態のＡＤ変換回路１では、図４に示す従来のＡＤ変換回路１００に対し同様な機能を有する構成要素には同一の参照番号を付している。ただし、図１に示す本実施形態のＡＤ変換回路１は、その従来のものと比較して、キャパシタアレイ１１の構成が変更され、さらに参照電圧として、変換レンジの上限を決める上限用参照電圧Ｖｐ、下限を決める下限用参照電圧Ｖｎに加えて、変換レンジの上限と下限の中間電位を示す中間用参照電圧Ｖｃ＝（Ｖｐ＋Ｖｎ）／２が入力されている点で相違している。
【００２９】
変換ビット数Ｎに対し、キャパシタアレイ１１はＮ個のキャパシタＣ１〜ＣＮで構成される。また、スイッチアレイ１２はＮ個のスイッチＳ１〜ＳＮで構成され、スイッチＳ０〜ＳＮの各一端（出力端）がそれぞれのキャパシタＣ１〜ＣＮの一端（入力端）に接続される。一方、スイッチＳ１〜ＳＮの各他端（入力端）には、ＡＤ変換対象のアナログ信号の入力電圧Ｖｉｎと、各参照電圧Ｖｐ，Ｖｎ、或いはＶｃ，Ｖｎとを切り替え供給可能に構成される。また、キャパシタＣ１〜ＣＮの各他端（出力端）は比較器１４の第１入力ノードに接続される。尚、本願明細書中、入力電圧Ｖｉｎから比較器１４へ信号が進む方向に、キャパシタＣ１〜ＣＮ及びスイッチＳ１〜ＳＮの各端部について「入力端」及び「出力端」と称している。また、本願明細書中、比較器１４における２信号を比較するための２つの入力部をそれぞれ第１入力ノード及び第２入力ノードと称しており、第１入力ノードは信号電圧Ｖｓｉｇの入力部として構成され、第２入力ノードは下限用参照電圧Ｖｎの入力部として構成される。
【００３０】
より具体的には、上位から示す複数のスイッチＳＮ〜Ｓ２は、キャパシタアレイ１１の出力端に最上位ビット判定用の信号電圧Ｖｓｉｇを発生させるためのキャパシタＣＮから最下位ビットより１ビット上位のビット判定用の信号電圧Ｖｓｉｇを発生させるためのキャパシタＣ２までの各キャパシタＣＮ〜Ｃ２の入力端に対して、それぞれ変換処理対象の入力電圧Ｖｉｎ、変換レンジの上限用参照電圧Ｖｐ及び下限用参照電圧Ｖｎのうちいずれか１つと接続するよう構成される。そして、スイッチＳ１は、キャパシタアレイ１１の出力端に最下位ビット判定用の信号電圧Ｖｓｉｇを発生させるためのキャパシタＣ１の入力端に対して、変換処理対象の入力電圧Ｖｉｎ、下限用参照電圧Ｖｎ、及び中間用参照電圧Ｖｃのうちいずれか１つと接続するよう構成される。
【００３１】
リセットスイッチＳＲの閉動作で比較器１４の第１入力ノード（信号電圧Ｖｓｉｇの入力部）に下限参照用電圧Ｖｎが供給されると共に、スイッチＳ１〜ＳＮの操作によりキャパシタＣ１〜ＣＮの入力端に入力電圧Ｖｉｎが供給され、キャパシタＣ１〜ＣＮはＶｉｎ−Ｖｎの電圧で蓄電される。これにより、ＡＤ変換回路１００のリセットとサンプリングが同時に行われる。また、リセットスイッチＳＲの閉動作と同時にロジック回路１３に保持されていた前ＡＤ変換時の比較結果もリセットされる。
【００３２】
このリセット状態からリセットスイッチＳＲの開動作とともに、ロジック回路１３からのスイッチ制御信号によりスイッチＳ１〜ＳＮを経てキャパシタＣ１〜ＣＮの入力端に供給する電圧をＶｎにして、その後、スイッチＳＮからＳ１に向かう順番にスイッチＳ１〜ＳＮを切り替え、キャパシタＣＮ〜Ｃ１の入力端の電圧を順番にＶｐにする。従って、ロジック回路１３は、スイッチアレイ１１における各スイッチＳ１〜ＳＮの接続を制御する制御手段として機能する。詳細に後述するように、キャパシタアレイ１１の容量比により信号電圧Ｖｓｉｇは変化するため、スイッチＳＮからＳ１の切り替え毎に信号電圧Ｖｓｉｇと下限用参照電圧Ｖｎを比較器１４により比較することにより、各ビットの値を判定する。
【００３３】
比較器１４は、ＡＤ変換周期でサンプリングした当該入力電圧を基にロジック回路１３の制御による各スイッチＳ１〜ＳＮの接続に応じてキャパシタアレイ１１の出力端に発生する当該信号電圧Ｖｓｉｇを下限用参照電圧Ｖｎと逐次比較し、当該変換ビット数Ｎの各ビット値を判定する。このようにして、比較器１４は、第２入力ノードにおける下限用参照電圧Ｖｎと、第１入力ノードにおける逐次比較する信号電圧Ｖｓｉｇとを当該各スイッチＳ１〜ＳＮの切り替え動作に応じて逐次比較し、対応する比較結果を示すビットをロジック回路１３へと供給する動作をＮ回繰り返し、そのＮ回分の判定したビット値から、入力信号Ｖｉｎに対応するＮビットのデジタル値を構成可能にして外部へ出力する。
【００３４】
当該Ｎ回の逐次比較が終了した時点でリセットスイッチＳＲの閉動作とともにキャパシタＣ１〜ＣＮの各入力端が入力電圧Ｖｉｎに接続され、ＡＤ変換回路１のリセットと入力信号Ｖｉｎのサンプリングが行われる。尚、図示する例ではリセットスイッチＳＲの開閉動作を行うためのサンプリング信号に関して図示していないが、外部から供給する形態やロジック回路１３から供給する形態とすることができる。
【００３５】
図１に示す本実施形態のＡＤ変換回路１におけるＮビットのＡＤ変換動作については詳細に後述するが、まず、従来技法と比較して相違する構成要素についてより具体的に説明する。
【００３６】
図１に示すように、本実施形態のＡＤ変換回路１では、変換レンジの上限用参照電圧Ｖｐと下限用参照電圧Ｖｎに加えて、変換レンジの中間値を示す（Ｖｐ＋Ｖｎ）／２で表される中間用参照電圧Ｖｃが入力される。そして、キャパシタアレイ１１は、容量Ｃ，Ｃ，２Ｃ，…，２Ｎ−２Ｃをそれぞれ持つキャパシタＣ１〜ＣＮのＮ個で構成されている。更に、スイッチアレイ１２はキャパシタアレイ１１に接続し信号電圧Ｖｓｉｇを決定するＮ個のスイッチＳ１〜ＳＮで構成されている。これらのキャパシタアレイ１１及びスイッチアレイ１２は、図４に示す従来のＡＤ変換回路１００と比較して少ない要素数で構成されている点に留意する。
【００３７】
各スイッチＳ１〜ＳＮは、キャパシタアレイ１１のうち容量の大きいものから順にＮ−１個分のキャパシタＣＮ〜Ｃ２については入力電圧Ｖｉｎ、及び上限及び下限用の各参照電圧Ｖｐ, Ｖｎを選択する構成とし、最も容量の小さい１個のキャパシタＣ１については、入力電圧Ｖｉｎ、及び中間及び下限用の各参照電圧Ｖｃ, Ｖｎを選択する構成としている。
【００３８】
続いて、本実施形態のＡＤ変換回路１におけるＮビットのＡＤ変換動作について詳細に説明する。図２は、本発明による一実施形態のＮビット逐次比較型のＡＤ変換回路１の動作例を表すタイミングチャートである。図２には、図１のスイッチアレイ１１に含まれる各スイッチＳ１〜ＳＮの動作を示すタイミングチャートに加えて、そのタイミングチャートに対応し信号電圧Ｖｓｉｇの電圧が変化する様子を表わす一例のグラフが示されている。
【００３９】
ＮビットのＡＤ変換処理のリセットはリセットスイッチＳＲの閉動作で行われ、リセットスイッチＳＲを閉じてキャパシタアレイ１１の出力端における信号電圧Ｖｓｉｇが電圧Ｖｎとなるよう接続した状態で、スイッチアレイ１２を用いてキャパシタアレイ１１の入力端に入力電圧Ｖｉｎを接続すると、キャパシタアレイ１１を構成するキャパシタＣ１〜ＣＮはＶｉｎ−Ｖｎの電圧で蓄電される。
【００４０】
続いて、ＮビットのＡＤ変換処理のサンプリングはリセットスイッチＳＲの開動作で行われ、キャパシタアレイ１１を構成するキャパシタＣ１〜ＣＮにＶｉｎ−Ｖｎの電圧で蓄電されている状態で、リセットスイッチＳＲを開きスイッチアレイ１２を構成する全てのスイッチＳ１〜ＳＮを用いてキャパシタＣ１〜ＣＮの入力端に下限用参照電圧Ｖｎを供給するよう接続する。すると、キャパシタアレイ１１に蓄えられた電荷は保存されるため、キャパシタＣ１〜ＣＮの出力端の信号電圧Ｖｓｉｇの電圧はＶｎ−（Ｖｉｎ−Ｖｎ）となる。即ち、信号電圧Ｖｓｉｇの電圧は、下限用参照電圧Ｖｎから（Ｖｉｎ−Ｖｎ）分だけ低下するよう変化する。
【００４１】
次に、最上位ビットｂ［Ｎ］の判定を開始する。キャパシタアレイ１１のうちで最大の容量を持つキャパシタＣＮに接続されたスイッチＳＮについてのみ、キャパシタＣＮに上限用参照電圧Ｖｐを加えるよう切り替える。すると、信号電圧Ｖｓｉｇの電圧変化はＣＮ／（ＣＮ＋ＣＮ−１＋…＋Ｃ１）×（Ｖｐ−Ｖｎ）として表され、図１に示すキャパシタアレイ１１の容量比から（Ｖｐ−Ｖｎ）／２となる。つまり、信号電圧Ｖｓｉｇの電圧はＶｎ−（Ｖｉｎ−Ｖｎ）＋（Ｖｐ−Ｖｎ）／２となり、比較器１４にて信号電圧Ｖｓｉｇと下限用参照電圧Ｖｎを比較することにより入力電圧Ｖｉｎと、その比較電圧（Ｖｐ＋Ｖｎ）／２の大小関係が分かる。
【００４２】
即ち、信号電圧Ｖｓｉｇ ≦ 下限用参照電圧Ｖｎの場合には、入力電圧Ｖｉｎ ≧ 比較電圧（Ｖｐ＋Ｖｎ）／２であり、比較器１４にてＮビット変換の最上位ビットｂ［Ｎ］は１であることが分かる。一方、信号電圧Ｖｓｉｇ＞ 下限用参照電圧Ｖｎの場合には、入力電圧Ｖｉｎ ＜ 比較電圧（Ｖｐ＋Ｖｎ）／２であることから、最上位ビットｂ［Ｎ］は０であることが分かる。比較終了後にスイッチＳＮは、最上位ビットｂ［Ｎ］＝１の場合は参照電圧Ｖｐを選択し、最上位ビットｂ［Ｎ］＝０の場合は参照電圧Ｖｎを選択する。この選択はＮビットのＡＤ変換終了まで保持される。
【００４３】
次に、最上位から２ビット目ｂ［Ｎ−１］の判定を開始する。スイッチＳＮ−１によりキャパシタＣＮ−１に上限用参照電圧Ｖｐを接続すると、キャパシタアレイ１１の容量比から信号電圧Ｖｓｉｇの電圧変化が（Ｖｐ−Ｖｎ）／４となる。この時の比較器１４における信号電圧Ｖｓｉｇと下限用参照電圧Ｖｎとの比較による判定動作、並びに判定後のスイッチＳＮ−１の選択・保持は、最上位ビットのときと同様に行われる。
【００４４】
そして、最下位ビットから１ビット上位となる２ビット目ｂ［２］の判定まで、最上位ビットのときと同様に行われる。
【００４５】
最下位ビットｂ［１］に関しては、図１に示すキャパシタアレイ１１の容量比から、仮にスイッチＳ１に上限用参照電圧Ｖｐを接続すると、信号電圧Ｖｓｉｇの電圧変化は（Ｖｐ−Ｖｎ）／２Ｎ−１となる。これは理想値である（Ｖｐ−Ｖｎ）／２Ｎの２倍である。そこで、スイッチＳ１の切り替え動作で中間用参照電圧ＶｃをキャパシタＣ１に供給するよう接続することにより、信号電圧Ｖｓｉｇの電圧変化を（Ｖｃ−Ｖｎ）／２Ｎ−１＝（Ｖｐ−Ｖｎ）／２Ｎとし下限用参照電圧Ｖｎとの比較により最下位ビットｂ［１］の判定を行う。
【００４６】
この最下位ビットの判定の終了時点で、入力信号Ｖｉｎに対応するＮビットのデジタル値が得られるため、ＡＤ変換回路１は次の入力信号Ｖｉｎのサンプリングを開始することができる。
【００４７】
このように構成された本発明に係るＡＤ変換回路１は、Ｎビットの階調を持つとすると、ＡＤ変換に用いるキャパシタアレイ１１の容量の合計が、単位容量をＣとしたときに、従来の逐次比較型のＡＤ変換回路１００では２ＮＣであったところが、本発明に係るＡＤ変換回路１では２Ｎ−１Ｃとなり、同じＮビットを変換するために必要なキャパシタアレイ１１の面積を減少させることができる。
【００４８】
そして、回路構造を複雑化することなく、半導体チップ中におけるＡＤ変換回路１の小面積化を実現することが可能となる。
【００４９】
また、本発明に係るＡＤ変換回路１では特に、簡易な回路でその面積を低減させることが可能となるため、簡易構造化と小面積化が同時に求められるパイプライン構造のＡＤ変換回路の用途にも適用することができ、高い効果を発揮するものとなる。
【００５０】
例えば、図３は、３段のパイプライン構造のＡＤ変換部１ａ，１ｂ，１ｃを有するＡＤ変換回路１Ｐにおける最終段のＡＤ変換部１ｃに、図１に示す本発明に係るＡＤ変換回路１を適用した場合の構成例を概略的に示す回路図である。図３に示すパイプライン構造のＡＤ変換回路１Ｐは、ＡＤ変換部１ａ，１ｂ，１ｃを並列動作させて全体でｎビットのＡＤ変換を行うよう構成される。即ち、ＡＤ変換部１ａ，１ｂ，１ｃは変換ビット数ｎを分割し並列動作するよう構成され、これにより変換処理の高速化が実現される。
【００５１】
図３に示す３段パイプライン構造のＡＤ変換回路１Ｐは、全体でｎビットのＡＤ変換を行う場合に、上位からｉビット目までのＡＤ変換処理を行うＡＤ変換部１ａ、更にｋビットのＡＤ変換処理を行うＡＤ変換部１ｂ、及び残りの（ｎ−ｉ−ｋ）ビットのＡＤ変換処理を行うＡＤ変換部１ｃとして構成される。特に、図３に示す例ではＡＤ変換部１ａ，１ｂをサイクリック型のＡＤ変換処理を行う機能部とし、ＡＤ変換部１ｃに本発明に係る逐次比較型のＡＤ変換装置１を適用した例としている。ＡＤ変換部１ａ，１ｂとの間、及びＡＤ変換部１ｂ，１ｃとの間には、それぞれパイプラインスイッチＳＷ１，ＳＷ２が配置され、リセット状態では開状態（非接続状態）にある。パイプラインスイッチＳＷ１，ＳＷ２の接続／非接続の制御は、ＡＤ変換回路１Ｐ内の図示しない制御部によって制御される。
【００５２】
例えば、１段目のＡＤ変換部１ａで上位からｉビット目までのＡＤ変換処理を行う。ここで、１段目のＡＤ変換部１ａにおけるｉビット目のＡＤ変換処理の動作中に、その際の信号電圧がパイプラインスイッチＳＷ１の閉動作で２段目のＡＤ変換部１ｂに入力され、２段目のＡＤ変換部１ａのサンプリング動作の終了でパイプラインスイッチＳＷ１は開動作し切り離される。２段目のＡＤ変換部１ｂは更にｋビットのＡＤ変換処理を行う。ここで、２段目のＡＤ変換部１ｂにおけるｋビット目のＡＤ変換処理の動作中に、その際の信号電圧がパイプラインスイッチＳＷ２の閉動作で３段目のＡＤ変換部１ｃに入力され、３段目のＡＤ変換部１ｃのサンプリング動作の終了でパイプラインスイッチＳＷ２は開動作し切り離される。３段目のＡＤ変換部１ｃは残りの（ｎ−ｉ−ｋ）ビットのＡＤ変換処理を行う。
【００５３】
このように、当該３個のＡＤ変換部１ａ，１ｂ，１ｃを同時に動作させることにより、高速にＡＤ変換を行うことができる。
【００５４】
通常、３段パイプライン構造では３個のＡＤ変換部を同時に動作させるため、原理的に消費電力が増大する。消費電力の増大は発熱量の増加を伴うために、これを冷却する装置への要求が厳しくなり、さらに雑音も増大する。そこで、図１に示す本実施形態の逐次比較型のＡＤ変換回路１は増幅回路を使用せず消費電力の比較的小さい構成となっているため、本実施形態の逐次比較型のＡＤ変換回路１を当該３段目のＡＤ変換部１ｃに使用することで、増幅回路を使用するものと比して消費電力及びその発熱量を抑制することができる。そして、パイプライン構造の最終段に本実施形態のＡＤ変換回路１を適用したＡＤ変換回路１Ｐは、簡易構造化と小面積化が同時に達成される。
【００５５】
以上、特定の実施形態の例を挙げて本発明を説明したが、本発明は前述した例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。例えば、上述した実施形態の例では、図１に示すスイッチＳ１には下限用参照電圧Ｖｎと中間用参照電圧Ｖｃの参照電圧をキャパシタＣ１へ切り替え接続可能とし比較器１４が信号電圧Ｖｓｉｇを下限用参照電圧Ｖｎと逐次比較し変換ビット数Ｎの各ビット値を判定する構造を説明したが、これは一例にすぎない。入力電圧によっては、スイッチＳ１には上限用参照電圧Ｖｐと中間用参照電圧Ｖｃの参照電圧をキャパシタＣ１へ切り替え接続可能とし信号電圧Ｖｓｉｇを上限用参照電圧Ｖｐと逐次比較し変換ビット数Ｎの各ビット値を判定する構造としてもよい。即ち、入力電圧に応じて、図１に示すＡＤ変換回路１において下限用参照電圧Ｖｎと中間用参照電圧Ｖｃとを入れ替えた構成とすることができる。
【産業上の利用可能性】
【００５６】
本発明によれば、逐次比較型のＡＤ変換回路の設置面積を低減できることから、ＡＤ変換器や撮像素子など、小面積化が要求される様々な半導体チップの用途に有用である。
【符号の説明】
【００５７】
１，１Ｐ  ＡＤ変換回路
１ａ，１ｂ，１ｃ  ＡＤ変換部
１１  キャパシタアレイ
１２  スイッチアレイ
１３  ロジック回路
１４  比較器
１００  従来のＡＤ変換回路
ＳＷ１，ＳＷ２  パイプラインスイッチ
ＳＲ  リセットスイッチ
Ｖｉｎ  入力電圧
Ｖｃ  中間用参照電圧
Ｖｐ  上限用参照電圧
Ｖｎ  下限用参照電圧
Ｖｓｉｇ  信号電圧
【図１】
2017135616.tif 000003
【図２】
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【図３】
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【図４】
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