(57)【要約】【課題】ターンオフ損失を小さくし、かつオフリーク電流を低くすること。【解決手段】第１の不純物層８は、ドリフト層１２上に設けられたｎ型およびｐ型のいずれかの導電型のものである。第２の不純物層９は、ドリフト層１２上に第１の不純物層８を介して設けられた上記導電型のものである。第２の不純物層９の厚みは第１の不純物層８の厚みよりも小さい。第２の不純物層９の少数キャリア寿命は第１の不純物層８の少数キャリア寿命よりも１桁以上短い。第１の不純物層８および第２の不純物層９のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、ドリフト層１２の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、４．１×１０11・Ｅ2≦Ｓ1≦２．０×１０12・Ｅ2かつ９．９×１０11・Ｅ2≦Ｓ1＋Ｓ2≦４．０×１０12・Ｅ2が満たされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面および前記第１の面と反対の第２の面を有するｎ型およびｐ型のいずれかの導電型のドリフト層と、
前記ドリフト層の前記第２の面上に設けられた前記導電型の第１の不純物層と、
前記ドリフト層の前記第２の面上に前記第１の不純物層を介して設けられた前記導電型の第２の不純物層と、
を備え、
前記第２の不純物層の厚みは前記第１の不純物層の厚みよりも小さく、
前記第２の不純物層の少数キャリア寿命は前記第１の不純物層の少数キャリア寿命よりも１桁以上短く、
前記第１の不純物層および前記第２の不純物層のそれぞれの前記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、前記ドリフト層の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2  かつ
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2
が満たされる、
半導体装置。
【請求項２】
前記第１の不純物層および前記第２の不純物層の各々は酸素を含有しており、前記第２の不純物層の酸素濃度は前記第１の不純物層の酸素濃度の１００倍以上である、請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物層および前記第２の不純物層の各々は水素を含有しており、前記第１の不純物層の水素濃度は前記ドリフト層の前記導電型のキャリア濃度よりも高く、前記第２の不純物層の水素濃度は前記第１の不純物層の水素濃度よりも高い、請求項１に記載の半導体装置。
【請求項４】
前記ドリフト層の前記材料はワイドバンドギャップ半導体である、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
第１の面および前記第１の面と反対の第２の面を有するｎ型およびｐ型のいずれかの導電型のドリフト層と、前記ドリフト層の前記第２の面上に設けられた前記導電型の第１の不純物層と、前記ドリフト層の前記第２の面上に前記第１の不純物層を介して設けられた前記導電型の結晶と、を含む構造を準備する工程と、
前記構造の前記結晶を研削することによって、前記結晶から、前記第１の不純物層の厚みよりも小さい厚みを有する第２の不純物層となる部分を含む結晶層を形成する工程と、
を備え、
前記結晶の少数キャリア寿命は前記第１の不純物層の少数キャリア寿命よりも１桁以上短く、
前記第１の不純物層および前記第２の不純物層のそれぞれの前記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、前記ドリフト層の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2  かつ
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2
が満たされ、
前記第１の不純物層および前記結晶の各々は酸素を含有しており、前記結晶の酸素濃度は前記第１の不純物層の酸素濃度の１００倍以上である、
半導体装置の製造方法。
【請求項６】
第１の面および前記第１の面と反対の第２の面を有するｎ型およびｐ型のいずれかの導電型のドリフト層を準備する工程と、
水素イオンを注入することにより前記ドリフト層の前記第２の面上に水素イオン注入層を形成する工程と、
前記水素イオン注入層から、前記ドリフト層のうち前記水素イオン注入層に面する部分へ、水素イオンを拡散する工程と、
を備え、
前記水素イオンを拡散する工程によって、前記ドリフト層のうち水素イオンが拡散した部分が、前記ドリフト層の前記第２の面上に設けられた前記導電型の第１の不純物層となり、かつ、前記水素イオン注入層が、前記ドリフト層の前記第２の面上に前記第１の不純物層を介して設けられた前記導電型の第２の不純物層となり、
前記第２の不純物層の厚みは前記第１の不純物層の厚みよりも小さく、
前記第２の不純物層の少数キャリア寿命は前記第１の不純物層の少数キャリア寿命よりも１桁以上短く、
前記第１の不純物層および前記第２の不純物層のそれぞれの前記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、前記ドリフト層の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2  かつ
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2
が満たされ、
前記第１の不純物層の水素濃度は前記ドリフト層の前記導電型のキャリア濃度よりも高く、前記第２の不純物層の水素濃度は前記第１の不純物層の水素濃度よりも高い、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より具体的には、パワー半導体デバイスおよびその製造方法に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス用に用いられる半導体装置、すなわちパワー半導体デバイス、の典型的なものとして、スイッチングデバイスであるトランジスタと、整流デバイスであるダイオードとがある。またこれらトランジスタおよびダイオードの対が搭載されたパワー半導体モジュールは、パワーエレクトロニクスにおいて広く用いられている。トランジスタとしては、ユニポーラデバイスであるＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、または、バイポーラデバイスであるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。ダイオードとしては、ユニポーラデバイスであるＳＢＤ（ショットキーバリアダイオード：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）、または、バイポーラデバイスであるｐｎ接合ダイオードが挙げられる。なおｐｎ接合ダイオードは、ｐ層およびｎ層の間に真性半導体層を挟んだｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードとしても構成され得る。
【０００３】
パワー半導体デバイスでは、高耐圧性、低抵抗性または大電流容量性が重視される場合が多い。この場合、半導体基板の一方面（以下「上面」と記載する場合がある）に垂直に、すなわち厚み方向に沿って、電流を流す縦型のデバイスが好適である。縦型のデバイスでは、ドリフト層となる半導体基板の厚みの低減により導通損失およびスイッチング損失の低減が図られてきている。半導体基板の厚みが十分に低減された（言い換えれば、十分に小さな厚みの半導体基板を有する）縦型のバイポーラデバイスでは、電流遮断（以下「ターンオフ」と記載する場合がある）時の電流・電圧振動を抑制するために、半導体基板の、上記一方面と反対の他方面（以下「裏面」と記載する場合がある）に、厚いバッファ層が形成される。
【０００４】
半導体基板としてシリコン基板が用いられた縦型のバイポーラデバイスでは、しばしば、厚み１０μｍ以上のｎ型バッファ層を形成するために、水素イオン（例えば、プロトン）が注入される。水素イオンの注入により、半導体基板の特定深さに高濃度の水素イオンと高濃度の格子欠陥（例えば、格子間シリコンまたは格子空孔）とが導入される。この後の熱処理により、水素イオンを修飾された格子欠陥が形成され、ドナー準位が形成され、水素イオン注入層がｎ型バッファ層となる。水素イオン注入で厚いバッファ層が形成された半導体装置は、特表２００３−５３３０４７号公報および特開２０１３−１３８１７２号公報（特許文献１および２）に例示されている。
【０００５】
水素イオン注入で形成されたｎ型バッファ層の少数キャリア寿命は、ドリフト層の少数キャリア寿命に比べて著しく短い。そのため、ターンオフ時の電流の消失が速い。よって、ターンオフ時の損失（以下「ターンオフ損失」と記載する場合がある）を小さくすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００３−５３３０４７号公報
【特許文献２】特開２０１３−１３８１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体基板の厚みが低減された半導体装置に、上記のようなバッファ層が設けられた場合、上述したようにターンオフ損失を小さくすることができる一方で、電流阻止（以下「オフ」と記載する場合がある）時のリーク電流（以下「オフリーク電流」と記載する場合がある）が大きいという問題があった。この理由は、以下のとおりである。上述したように、バッファ層の少数キャリア寿命は、ドリフト層の少数キャリア寿命に比べて著しく短い。すなわち、バッファ層においては電子正孔対の再結合が生じやすい。この場合、逆の現象である電子正孔対の生成も生じやすい。つまり多数の電子正孔対が生成されやすい。よってそれに起因して、大きなオフリーク電流が発生しやすい。
【０００８】
本発明は、上記のような問題を解決するためのものであり、ターンオフ損失が小さくかつオフリーク電流が低い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、ドリフト層と、第１の不純物層と、第２の不純物層とを有している。ドリフト層は、第１の面および第１の面と反対の第２の面を有するｎ型およびｐ型のいずれかの導電型のものである。第１の不純物層は、ドリフト層の第２の面上に設けられた上記導電型のものである。第２の不純物層は、ドリフト層の第２の面上に第１の不純物層を介して設けられた上記導電型のものである。第２の不純物層の厚みは第１の不純物層の厚みよりも小さい。第２の不純物層の少数キャリア寿命は第１の不純物層の少数キャリア寿命よりも１桁以上短い。第１の不純物層および第２の不純物層のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、ドリフト層の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2  かつ
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2
が満たされている。
【００１０】
本発明の一の局面に従う半導体装置の製造方法は、以下の工程を有している。第１の面および第１の面と反対の第２の面を有するｎ型およびｐ型のいずれかの導電型のドリフト層と、ドリフト層の第２の面上に設けられた上記導電型の第１の不純物層と、ドリフト層の第２の面上に第１の不純物層を介して設けられた上記導電型の結晶と、を含む構造が準備される。構造の結晶を研削することによって、結晶から、第１の不純物層の厚みよりも小さい厚みを有する第２の不純物層となる部分を含む結晶層が形成される。結晶の少数キャリア寿命は第１の不純物層の少数キャリア寿命よりも１桁以上短い。第１の不純物層および第２の不純物層のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、ドリフト層の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2  かつ
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2
が満たされている。第１の不純物層および結晶の各々は酸素を含有している。結晶の酸素濃度は第１の不純物層の酸素濃度の１００倍以上である。
【００１１】
本発明の他の局面に従う半導体装置の製造方法は、以下の工程を有している。第１の面および第１の面と反対の第２の面を有するｎ型およびｐ型のいずれかの導電型のドリフト層が準備される。水素イオンを注入することによりドリフト層の第２の面上に水素イオン注入層が形成される。水素イオン注入層から、ドリフト層のうち水素イオン注入層に面する部分へ、水素イオンが拡散される。水素イオンを拡散する工程によって、ドリフト層のうち水素イオンが拡散した部分が、ドリフト層の第２の面上に設けられた上記導電型の第１の不純物層となり、かつ、水素イオン注入層が、ドリフト層の第２の面上に第１の不純物層を介して設けられた上記導電型の第２の不純物層となる。第２の不純物層の厚みは第１の不純物層の厚みよりも小さい。第２の不純物層の少数キャリア寿命は第１の不純物層の少数キャリア寿命よりも１桁以上短い。第１の不純物層および第２の不純物層のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をｃｍ-2単位で表した値をＳ1およびＳ2とし、ドリフト層の材料のバンドギャップをｅＶ単位で表した値をＥとした場合に、
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2  かつ
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2
が満たされている。第１の不純物層の水素濃度はドリフト層の上記導電型のキャリア濃度よりも高い。第２の不純物層の水素濃度は第１の不純物層の水素濃度よりも高い。
【発明の効果】
【００１２】
本発明によれば、ターンオフ損失を小さくし、かつオフリーク電流を低くすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１における半導体装置の構成を例示する部分断面図である。
【図２】オン電圧とターンオフ損失との間の関係のシミュレーション結果を示すグラフ図である。
【図３】ターンオフ損失とオフリーク電流との間の関係のシミュレーション結果を示すグラフ図である。
【図４】第１のバッファ層のキャリア濃度の積分と、オフリーク電流との間の関係のシミュレーション結果を示すグラフ図である。
【図５】第１のバッファ層のキャリア濃度の積分と、オフ耐圧との間の関係のシミュレーション結果を示すグラフ図である。
【図６】第１のバッファ層のキャリア濃度の積分と、ターンオフサージ直後の電圧振動の振幅との間の関係のシミュレーション結果を示すグラフ図である。
【図７】第１のバッファ層のキャリア濃度の積分と、ＩＧＢＴのターンオフ時の電圧波形との関係のシミュレーション結果を示すグラフ図である。
【図８】第１のバッファ層および第２のバッファ層のキャリア濃度の積分の和と、オフ耐圧との間の関係のシミュレーション結果を示すグラフ図である。
【図９】第１のバッファ層および第２のバッファ層のキャリア濃度の積分の和と、オン電圧との間の関係のシミュレーション結果を示すグラフ図である。
【図１０】第２のバッファ層の厚みと、オン電圧との間の関係のシミュレーション結果を示すグラフ図である。
【図１１】コレクタ−エミッタ間電圧とコレクタ電流との間の関係のシミュレーション結果を示すグラフ図である。
【図１２】本発明の実施の形態２における半導体装置の構成を例示する部分断面図である。
【図１３】本発明の実施の形態３における半導体装置の製造方法の第１の工程の構成を例示する部分断面図である。
【図１４】本発明の実施の形態３における半導体装置の製造方法の第２の工程の構成を例示する部分断面図である。
【図１５】本発明の実施の形態４における半導体装置の製造方法の第１の工程の構成を例示する部分断面図である。
【図１６】本発明の実施の形態４における半導体装置の製造方法の第２の工程の構成を例示する部分断面図である。
【図１７】本発明の実施の形態４における半導体装置の製造方法の第３の工程の構成を例示する部分断面図である。
【図１８】ターンオフ損失とオフリーク電流との間の関係のシミュレーション結果を示すグラフ図である。
【発明を実施するための形態】
【００１４】
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１５】
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
【００１６】
＜実施の形態１＞
（構成）
本実施の形態においては、半導体装置の一例としてＩＧＢＴについて説明する。図１を参照して、ＩＧＢＴ１００（半導体装置）は半導体基板１を有している。半導体基板１は、ドリフト層１２と、第１のバッファ層８（第１の不純物層）と、第２のバッファ層９（第２の不純物層）とを有している。
【００１７】
半導体基板１は、ＩＧＢＴ１００の製造のために準備された時点では、ｎ型およびｐ型のいずれかの導電型のものであり、本実施の形態においては低濃度のｎ型のものである。ＩＧＢＴの半導体構造の一部は、この低濃度のｎ型の半導体基板１の内部に形成されている。よって半導体基板１には、より高濃度のｎ型の部分、およびｐ型の部分も設けられている。半導体基板１の中で、低濃度のｎ型のままである箇所がドリフト層１２である。よってドリフト層１２はｎ型の導電型を有している。またドリフト層１２は上面（第１の面）および裏面（第１の面と反対の第２の面）を有している。
【００１８】
半導体基板１の上面側にはＩＧＢＴの表面構造が形成されている。半導体基板１の上面には、開口部を有する複数のトレンチ１３が形成されている。ここで、トレンチ１３の底部から半導体基板１の上面に至る部分（換言すれば、トレンチ１３の底部から半導体基板１の上面までの範囲において、トレンチ１３の形成後に残る部分）を、メサ部１４と呼ぶことにする。すなわち、隣り合うトレンチ１３の間の部分がメサ部１４であり、隣り合うメサ部１４の間の空間がトレンチ１３である。
【００１９】
各トレンチ１３内には、ゲート電極であるトレンチゲート２が埋め込まれている。各トレンチゲート２は、トレンチゲート２を囲むゲート絶縁膜３によって半導体基板１から絶縁されている。言い換えれば、ゲート絶縁膜３は、トレンチゲート２とメサ部１４との間に配置されている。また、トレンチゲート２は、ゲートパッド電極（図示せず）に接続されている。ゲートパッド電極は、トレンチゲート２へＩＧＢＴ１００の外部からゲート電圧を印加するための端子電極である。
【００２０】
メサ部１４の表層には、ドリフト層１２の上面上に配置されたｐ型の不純物層であるベース層４が設けられている。ベース層４の表層の一部、すなわち半導体基板１の表層の一部には、高濃度のｎ型の不純物層であるエミッタ層５が設けられている。前述したトレンチ１３は、エミッタ層５とベース層４とを貫いてドリフト層１２に至っている。よってエミッタ層５は、ゲート絶縁膜３と接触している。またエミッタ層５は、ゲート絶縁膜３と接触する側とは反対側および底部において、ベース層４と接触している。ベース層４とエミッタ層５とは、半導体基板１の上面においてエミッタ電極６に接続されている。エミッタ電極６とトレンチゲート２との間には層間絶縁膜７が設けられている。層間絶縁膜７によって、エミッタ電極６はトレンチゲート２から絶縁されている。
【００２１】
ドリフト層１２の裏面上には、ｎ型の不純物層である第１のバッファ層８と、ｎ型の不純物層である第２のバッファ層９と、ｐ型の不純物層であるコレクタ層１０と、コレクタ電極１１とが、この順に設けられている。よって、半導体基板１の裏面にはコレクタ層１０が設けられている。また半導体基板１の裏面から見てコレクタ層１０よりも深い位置に、コレクタ層１０と接触して、第２のバッファ層９が設けられている。また半導体基板１の裏面から見て第２のバッファ層９よりも深い位置に、第２のバッファ層９と接触して、第１のバッファ層８が設けられている。コレクタ電極１１は半導体基板１の裏面でコレクタ層１０と接触している。
【００２２】
第２のバッファ層９の厚み（図１における縦方向の寸法）は、第１のバッファ層８の厚みよりも小さい。第２のバッファ層９の少数キャリア寿命は、第１のバッファ層８の少数キャリア寿命よりも１桁以上短い。第１のバッファ層８中の少数キャリア寿命は、ドリフト層１２のそれと同等であることが理想的である。しかし第１のバッファ層８中の少数キャリア寿命はドリフト層１２のそれより、後述する本実施の形態の効果をなくさない程度に低くてもよい。第１のバッファ層８および第２のバッファ層９のキャリア濃度はドリフト層１２のそれよりも高いが、第１のバッファ層８と第２のバッファ層９とのキャリア濃度の大小関係は特に限定されない。
【００２３】
第１のバッファ層８および第２のバッファ層９のそれぞれのｎ型のキャリア濃度（キャリアとしての電子濃度）の厚み方向における積分をｃｍ-2単位で表した値を、Ｓ1およびＳ2とする。またドリフト層１２の材料のバンドギャップをｅＶ単位で表した値をＥとする。なお第１のバッファ層８および第２のバッファ層９の材料のバンドギャップも実質的にＥに等しい。本実施の形態においては、以下の式（１）および（２）
４．１×１０11・Ｅ2  ≦  Ｓ1  ≦  ２．０×１０12・Ｅ2    ・・・（１）
９．９×１０11・Ｅ2  ≦  Ｓ1＋Ｓ2  ≦  ４．０×１０12・Ｅ2    ・・・（２）
が満たされている。
【００２４】
式（１）は、積分Ｓ1［ｃｍ-2］がバンドギャップＥ［ｅＶ］の２乗の４．１×１０11倍以上２．０×１０12以下の範囲（以下、「第１の積分濃度範囲」と記載する場合がある）内にあることを意味する。式（２）は、積分Ｓ1［ｃｍ-2］および積分Ｓ2［ｃｍ-2］の和がバンドギャップＥ［ｅＶ］の２乗の９．９×１０11倍以上４．０×１０12以下の範囲（以下、「第２の積分濃度範囲」と記載する場合がある）内にあることを意味する。第１の積分濃度範囲および第２の積分濃度範囲の具体的な数値は、シリコン半導体装置についてのシミュレーション（詳しくは後述する）によって導かれたものである。また第１の積分濃度範囲および第２の積分濃度範囲は、バンドギャップＥの２乗でスケーリングされていることによって、シリコンに限らず様々な半導体材料（特にワイドバンドギャップ半導体）にも適用可能とされている。このスケーリングの妥当性について、以下に説明する。
【００２５】
半導体材料の絶縁破壊電界はバンドギャップＥの２乗によっておおよそスケーリングされる。例えば、シリコン（Ｓｉ）、ポリタイプ４Ｈの炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、およびβ相の酸化ガリウム（Ｇａ２Ｏ３）のそれぞれのバンドギャップは１．１ｅＶ、３．０ｅＶ、３．４ｅＶ、および４．９ｅＶであり、それらの絶縁破壊電界は０．３ＭＶ／ｃｍ、２．８ＭＶ／ｃｍ、３．５ＭＶ／ｃｍ、および８ＭＶ／ｃｍである。各材料について絶縁破壊電界［ＭＶ／ｃｍ］をそのバンドギャップ［ｅＶ］の２乗で割ると、０．２５〜０．３３の値、すなわち約０．３という共通の値、が得られる。よって絶縁破壊電界はバンドギャップの２乗によっておおよそスケーリングされるといえる。
【００２６】
一方で、半導体装置のオフ耐圧は、半導体基板（主にドリフト層）に空乏層が広がることで保持される。空乏層の電界分布は、空乏層内の不純物イオンである空間電荷で決まる。１次元の階段接合モデルでは、空乏層内の空間電荷の深さ方向の積分濃度が、ある臨界値を超えたときに、絶縁破壊が発生する（空間電荷の濃度はキャリア濃度に等しい）。この臨界値は半導体材料の絶縁破壊電界に比例する。例えば、絶縁破壊電界がシリコンのＸ倍である半導体材料では、半導体基板のキャリア濃度をＸ2倍に、半導体基板の厚みを１／Ｘ倍にすることができ、空乏層内の空間電荷の深さ方向の積分濃度はＸ倍になる。
【００２７】
実際には、オフ耐圧近傍の電圧ではバッファ層の一部にも空乏層が広がる。バッファ層に十分に空乏層が広がるかどうか、逆にバッファ層が空乏層をせき止められるかどうか（バッファ層が完全に空乏化しないかどうか）は、半導体材料により決まる空間電荷の積分濃度の臨界値により決まるものである。
【００２８】
翻って、半導体材料の絶縁破壊電界はバンドギャップＥの２乗によっておおよそスケーリングされる。従って、前述の空間電荷の積分濃度の臨界値、および、それに支配されるバッファ層のキャリア濃度の積分濃度の条件も、バンドギャップＥの２乗によっておおよそスケーリングされる。
【００２９】
（シミュレーション結果）
本シミュレーションにおいては、半導体材料としてシリコンが用いられた。すなわち、ドリフト層１２、第１のバッファ層８および第２のバッファ層９を含む半導体基板１の材料はシリコンとされた。この場合、上述した第１の積分濃度範囲は５．０×１０１１ｃｍ−２以上２．４×１０１２ｃｍ−２以下、第２の積分濃度範囲は１．２×１０１２ｃｍ−２以上４．８×１０１２ｃｍ−２以下である。言い換えれば、前述した式（１）および（２）のそれぞれは、シリコンが用いられる場合、以下の式（Ｓ１）および（Ｓ２）
５．０×１０１１  ≦  Ｓ1  ≦  ２．４×１０１２    ・・・（Ｓ１）
１．２×１０１２  ≦  Ｓ1＋Ｓ2  ≦  ４．８×１０１２    ・・・（Ｓ２）
に対応する。
【００３０】
シミュレーションに用いられたＩＧＢＴの構造は、２５℃でアバランシェ降伏が生じる電圧（以下「耐圧」と記載する場合がある）が１３００Ｖ程度のものとされた。図２〜図９のシミュレーションでは、半導体基板１の厚みは１００μｍとされた。半導体基板１の材料がシリコンの場合、半導体基板１の厚み［単位μｍ］が温度２５℃での耐圧［単位Ｖ］の０．１倍未満でれば、半導体基板の厚みは十分に低減されているといえる。また、図２〜図９のシミュレーションでは、第１のバッファ層８の厚みは２０μｍとされ、第２のバッファ層９の厚みは５μｍとされた。
【００３１】
図２は、温度１２５℃、コレクタ−エミッタ間電圧６００Ｖにおける、ターンオフ損失と、通電（以下「オン」と記載する場合がある）時の電圧降下（以下「オン電圧」と記載する場合がある）との関係のシミュレーション結果を示すグラフ図である。なお一般に、オン電圧はオン時の通電損失に比例する。図３は、温度１２５℃、コレクタ−エミッタ間電圧８００Ｖにおける、コレクタ電極からエミッタ電極に流れるオフリーク電流と、ターンオフ損失との関係のシミュレーション結果を示すグラフ図である。
【００３２】
図２および図３のシミュレーションにおいて、前述した特表２００３−５３３０４７号公報および特開２０１３−１３８１７２号公報の構成に対応する比較例の場合を円形のプロット５１で示す。また実施例における３種類の場合を、三角形のプロット５２、四角形のプロット５３、および菱形のプロット５４で示し、同種のプロットを同種の線で結んでいる。
【００３３】
プロット５１（比較例）においては、ｎ型バッファ層が単純な水素イオン注入で形成される場合が想定された。すなわち、本実施の形態において第１のバッファ層８および第２のバッファ層９という２種類のバッファ層が配置されている箇所に、比較例においては、短い少数キャリア寿命を有する１種類のバッファ層のみが設けられている場合が想定された。プロット５２、５３および５４では、第２のバッファ層９のキャリア濃度が異なっており、第２のバッファ層９のキャリア濃度がプロット５２、５３および５４の順で高くされた。
【００３４】
また図２および図３のシミュレーションにおいて、ドリフト層１２の少数キャリア寿命は１００μｓとされた。またプロット５１（比較例）におけるバッファ層の少数キャリア寿命は、１０μｓ、１μｓおよび０．１μｓの３種類とされた。またプロット５２〜５４（実施例）における第１のバッファ層８の少数キャリア寿命は１００μｓとされた。また実施例における第２のバッファ層９の少数キャリア寿命は、１μｓおよび０．１μｓの２種類とされた。具体的には、図２においては、線で結ばれた２つのプロットのうち、左側（オン電圧が低く、かつターンオフ損失が高い側）のプロットが１μｓ、右側（オン電圧が高く、かつターンオフ損失が低い側）のプロットが０．１μｓに対応している。図３においては、左側（ターンオフ損失が低い側）のプロットが０．１μｓ、右側（ターンオフ損失が高い側）のプロットが１μｓに対応している。
【００３５】
図２の結果から、比較例および実施例のいずれの結果も、オン電圧−ターンオフ損失に関して同等のトレードオフ曲線上にプロットされていた。よって実施例によっても、比較例に対応する特表２００３−５３３０４７号公報および特開２０１３−１３８１７２号公報の技術と同程度にターンオフ損失を低減できたといえる。一方で、図３の結果から、プロット５１（比較例）に対してプロット５１〜５４（実施例）においては、オフリーク電流を大幅に低減することができた。つまり実施例によれば、ターンオフ損失を比較例と同程度に低減しつつ、比較例に対してオフリーク電流を大幅に低減することができた。
【００３６】
一般に、パワー半導体モジュールで使用される電源電圧は耐圧の半分程度である。オフ時において、半導体装置には電源電圧が印加される。ＩＧＢＴの場合、オフ時のコレクタ−エミッタ間電圧が電源電圧になる。半導体基板の厚みが低減されたＩＧＢＴでは、耐圧の半分以下のコレクタ−エミッタ間電圧で空乏層がｎ型バッファ層に到達する。空乏層がｎ型バッファ層に到達すると、比較例ではｎ型バッファ層の少数キャリア寿命が短いために、オフリーク電流が著しく増加する。なぜならば、少数キャリア寿命の短い領域では、電子正孔対の再結合が生じやすいのと同時に、電子正孔対の生成も生じやすいためである。空乏層内に少数キャリア寿命の短い領域が存在すると、そこで生成された多量の電子正孔対が空乏層内の電界により移動し、大きなオフリーク電流となる。これに対して実施例では、第１のバッファ層８の少数キャリア寿命が長いため、オフリーク電流は低いままである。
【００３７】
従って、通常の電源電圧を使用する場合、実施例によれば、半導体基板の厚みが低減されたＩＧＢＴのオフリーク電流を、比較例よりも低くすることができる。オフリーク電流を低くすることにより、パワー半導体デバイスをより高温で動作させることができる。ただし、以下に説明するように、ある程度高い電圧においてもオフリーク電流を抑制するためには、第１のバッファ層８のキャリア濃度の積分Ｓ1が適切に選択される必要がある。
【００３８】
図４は、温度１２５℃でのＩＧＢＴ１００における、第１のバッファ層８のキャリア濃度の積分Ｓ1と、オフリーク電流との間の関係のシミュレーション結果を示すグラフ図である。図中、コレクタ−エミッタ間電圧について、５００Ｖの場合を菱形のプロット５５で示し、６００Ｖの場合を四角形のプロット５６で示し、７００Ｖの場合を三角形のプロット５７で示している。また同種のプロットを同種の線で結んでいる。
【００３９】
シミュレーション結果によれば、Ｓ1＝０．４×１０12［ｃｍ-2］の時にコレクタ−エミッタ間電圧が７００Ｖ（プロット５７）まで高められると、オフリーク電流が著しく増加した。このように、耐圧１３００Ｖの半分にも満たない電圧７００Ｖでオフリーク電流が顕著に増加したのは、空乏層が第２のバッファ層９に到達したためである。一方、Ｓ1≧０．５×１０12［ｃｍ-2］の範囲においては、コレクタ−エミッタ間電圧が７００Ｖに達しても、オフリーク電流は低く抑えられていた。この範囲は、シリコンのバンドギャップＥS［ｅＶ］を用いて、Ｓ1≧４．１×１０11・ＥS2とも表される。
【００４０】
図５は、温度２５℃でのＩＧＢＴ１００における、第１のバッファ層８のキャリア濃度の積分Ｓ1と、オフ時の耐圧（以下「オフ耐圧」と記載する場合がある）との間の関係のシミュレーション結果を示すグラフ図である。これによれば、積分Ｓ1が大きくなるにつれて徐々に耐圧が低下した。特にＳ1が３×１０12ｃｍ-2以上の場合は、ほぼ空乏層が第１のバッファ層８に広がることなく、アバランシェ降伏が生じた。一方、積分Ｓ1を低下させていくと、Ｓ1＝１．２×１０12［ｃｍ-2］でオフ耐圧の臨界的な上昇が見られた。この理由は、アバランシェ降伏が生じる電圧と、第１のバッファ層８に空乏層が広がりきる電圧とが同程度になったためである。よって、必須ではないものの、積分Ｓ1≦１．２×１０12［ｃｍ-2］が満たされることが好ましいことがわかった。この範囲は、シリコンのバンドギャップＥS［ｅＶ］を用いて、Ｓ1≦９．９×１０11・ＥS2とも表される。
【００４１】
図６は、温度１２５℃でのＩＧＢＴ１００における、第１のバッファ層８のキャリア濃度の積分Ｓ1がターンオフ時の電圧振動へ与える影響のシミュレーション結果を示すグラフ図である。図中、縦軸はターンオフサージ直後の電圧振動の振幅、すなわち、ターンオフサージ直後の電圧の落ち込み（極小値）からその落ち込みの直後の電圧の跳ね上がり（極大値）までの振幅である。２つのプロット５８からわかるように、積分Ｓ1≧３×１０12［ｃｍ-2］以上の場合、ターンオフサージ後の電圧振動の振幅が顕著に大きかった。すなわち電流・電圧振動が顕著であった。これに対して、Ｓ1≦２．４×１０12［ｃｍ-2］の範囲においては、振幅が低い値に抑制されていた。この範囲は、シリコンのバンドギャップＥS［ｅＶ］を用いて、Ｓ1≦２．０×１０11・ＥS2［ｃｍ-2］とも表される。
【００４２】
図７は、温度１２５℃でのＩＧＢＴのターンオフ時の電圧波形と、第１のバッファ層８のキャリア濃度の積分Ｓ1との関係のシミュレーション結果を示すグラフ図である。図中、破線７１はＳ1＝２．４×１０12［ｃｍ-2］の実施例の結果であり、実線７２はＳ1＝３．０×１０12［ｃｍ-2］の比較例の結果である。実線７２で表された比較例においては、特に、ターンオフサージ直後の電圧の落ち込みが急峻かつ深くなった。このようなスナッピーな波形は、電流波形にも同時に現れており、これがトリガーになって継続的なリンギングが発生することが懸念される。
【００４３】
積分Ｓ1が第１の積分濃度範囲より大きいと、図５を参照して上述したように、オフ時に空乏層が第１のバッファ層８のごく一部分にしか広がらない状態でアバランシェ降伏が生じる。その結果、第１のバッファ層８のキャリア濃度の積分が第１の積分濃度範囲より大きいＩＧＢＴの耐圧は低くなり得る。また、そのようなＩＧＢＴでは、図６を参照して上述したように、ターンオフ時の電流・電圧振動を抑制する効果が薄れる。
【００４４】
ターンオフ時の電流・電圧振動を抑制するには、オフ時にコレクタ−エミッタ間電圧を耐圧まで上げた時に、第１のバッファ層８の大部分に空乏層が広がるか、もしくは、第１のバッファ層８の全体と第２のバッファ層９の一部分とに空乏層が広がる必要がある。換言すれば、ターンオフ時の電流・電圧振動を抑制するには、オフ時にコレクタ−エミッタ間電圧を上げていく時に、空乏層が第１のバッファ層８に到達した後も、深さ方向に有意に広がり続けることが重要である。また、空乏層が深さ方向に有意に広がり続けることは、空乏層容量が有意に減り続けることも意味する。この条件（以下「条件Ａ」と記載する場合がある）が満たされると、ターンオフ時のキャリアの吸い出しが緩やかになるため、電流・電圧振動のトリガーとなる大きな電圧サージが生じにくくなり、さらに、空乏層容量が固定されないため、空乏層容量とパワー半導体モジュールの寄生インダクタンスとの共振が生じにくくなる。
【００４５】
第１のバッファ層８および第２のバッファ層９のキャリア濃度の積分の和Ｓ1＋Ｓ2が第２の積分濃度範囲より小さいと、オフ時にコレクタ−エミッタ間電圧を上げた時に、第２のバッファ層９の全体まで空乏層が広がることがある。第２のバッファ層９の全体まで空乏層が広がると、空乏層がコレクタ層１０に接触するパンチスルーという現象が生じる。これによりオフリーク電流が極端に増加する。その結果、アバランシェ降伏が生じなくても、実効的に耐圧が著しく低下する。また、和Ｓ1＋Ｓ2が第２の積分濃度範囲より小さいＩＧＢＴは、パンチスルーを生じない電源電圧であっても、高温の動作で熱暴走を生じやすい。
【００４６】
図８は、温度２５℃でのＩＧＢＴ１００における、第１のバッファ層８および第２のバッファ層９のキャリア濃度の積分の和Ｓ1＋Ｓ2と、オフ耐圧との間の関係のシミュレーション結果を示すグラフ図である。これによれば、和Ｓ1＋Ｓ2が１．２×１０12ｃｍ-2未満においてはオフ耐圧が著しく低下した。これはコレクタ−エミッタ間電圧１２００Ｖ以下でパンチスルーが生じたためである。一方、Ｓ1＋Ｓ2≧１．２×１０12［ｃｍ-2］の範囲においては、高いオフ耐圧が安定的に得られた。この範囲は、シリコンのバンドギャップＥS［ｅＶ］を用いて、Ｓ1＋Ｓ2≧９．９×１０11・ＥS2とも表される。
【００４７】
積分Ｓ1が第１の積分濃度範囲にあれば、第２のバッファ層９のキャリア濃度が極端に高くなければ、和Ｓ1＋Ｓ2が第２の積分濃度範囲より大きくても、上記の条件Ａは満たされることがある。しかし積分Ｓ2が大きすぎると、コレクタ層１０から正孔が注入されにくくなるので、オン電圧が高くなる。これに関連して、オン電圧のシミュレーション結果について、以下に説明する。
【００４８】
図９は、温度１２５℃でのＩＧＢＴ１００における、和Ｓ1＋Ｓ2とオン電圧との間の関係のシミュレーション結果を示すグラフ図である。これによれば、和Ｓ1＋Ｓ2が４．８×１０12ｃｍ-2超えるとオン電圧が急激に増加した。一方、Ｓ1＋Ｓ2≦４．８×１０12［ｃｍ-2］の範囲においては、低いオン電圧が安定的に得られた。この範囲は、シリコンのバンドギャップＥS［ｅＶ］を用いて、Ｓ1＋Ｓ2≦４．０×１０12・ＥS2とも表される。
【００４９】
積分Ｓ1が第１の積分濃度範囲にあり、かつ和Ｓ1＋Ｓ2が第２の積分濃度範囲にあれば、ターンオフ後に第２のバッファ層９の一部もしくは全てに空乏層が広がらない。第２のバッファ層９中の少数キャリア寿命は第１のバッファ層８の中のそれよりも１桁以上短いため、ターンオフ後に空乏化しない領域に残存したキャリアを素早く消滅させることができる。その結果、ターンオフ損失を低くすることができる。
【００５０】
しかし、第２のバッファ層９の厚みが大きすぎると、コレクタ層１０から注入された正孔の大部分が第１のバッファ層８に到達せず、そのためＩＧＢＴ１００がバイポーラデバイスとして正常に動作しないことがある。そのような場合、オン時の電流（コレクタ電流）−電圧（コレクタ−エミッタ間電圧）特性に負性抵抗領域が生じることがある。このことについて、図１０および図１１を参照して、以下に説明する。
【００５１】
図１０は、温度１２５℃でのＩＧＢＴ１００における、第２のバッファ層９の厚みとオン電圧との間の関係のシミュレーション結果を示すグラフ図である。第１のバッファ層８の厚みは２０μｍとされ、第１のバッファ層８および第２のバッファ層９のキャリア濃度の積分の和Ｓ1＋Ｓ2は１．８×１０12ｃｍ-2とされた。図中、第２のバッファ層９の少数キャリア寿命が１μｓの場合を、実線で結ばれた四角形のプロットで示す。また第２のバッファ層９の少数キャリア寿命が０．１μｓの場合を、破線で結ばれた菱形のプロットで示す。
【００５２】
図１１は、温度１２５℃でのＩＧＢＴ１００における、コレクタ−エミッタ間電圧とコレクタ電流との間の関係のシミュレーション結果を示すグラフ図である。すなわち、オン時の電流−電圧特性を示すグラフ図である。なお縦軸は有効面積１ｃｍ2当たりのコレクタ電流である。線７３（図１１）は、図１０におけるプロット６０（第２のバッファ層９の少数キャリア寿命が１μｓであり、かつ第２のバッファ層９の厚みが２５μｍのもの）に対応している。また線７４（図１１）は、図１０におけるプロット６１（第２のバッファ層９の少数キャリア寿命が０．１μｓであり、かつ第２のバッファ層９の厚みが２０μｍのもの）に対応している。また線７５（図１１）は、図１０におけるプロット６２（第２のバッファ層９の少数キャリア寿命が０．１μｓであり、かつ第２のバッファ層９の厚みが２５μｍのもの）に対応している。
【００５３】
プロット６２（図１０）に対応する線７５（図１１）を参照して、少数キャリア寿命が０．１μｓと短くかつ第２のバッファ層９の厚みが２５μｍと大きい場合、負性抵抗領域が生じることがわかった。このような場合においては、コレクタ層１０から注入された正孔がドリフト層１２に到達せず、バイポーラ動作（伝導度変調効果）が阻害される。そして、コレクタ−エミッタ間電圧を上げて正孔の注入を増やしていく過程で、ユニポーラ動作からバイポーラ動作への切り替わりが生じ、その際に負性抵抗領域が生じる。負性抵抗領域が生じる条件は、第２のバッファ層９のキャリア寿命、厚み、およびキャリア濃度などにより決まるが、本実施の形態の効果を十分に得るためには、第２のバッファ層９の厚みは、少なくとも、第１のバッファ層８の厚み（図１０のシミュレーションにおいては２０μｍ）よりも小さくあるべきである。
【００５４】
以上から、本実施の形態によれば、ターンオフ損失を小さくし、かつオフリーク電流を低くすることができる。
【００５５】
（半導体基板の材料）
本実施の形態および後述する他の実施の形態においては、半導体基板の材料がシリコンである場合について詳述している。しかしながら、半導体基板の材料はシリコンに限定されるものではない。半導体基板は、ワイドバンドギャップを有する半導体材料、例えば、炭化珪素（ＳｉＣ）系材料、窒化ガリウム（ＧａＮ）系材料、ダイヤモンド系材料、または酸化ガリウム（Ｇａ２Ｏ３）系材料で構成されてもよい。ここで、ワイドバンドギャップを有する半導体材料とは、一般に、およそ２ｅＶ以上のバンドギャップ（禁制帯幅）をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素（ＳｉＣ）などが知られている。例外はあるものの、バンドギャップの２乗と絶縁破壊電界（臨界電界）との間には比例に近い正の相関がある。また、絶縁破壊電界が高ければ、半導体基板および半導体装置を構成する不純物層のキャリア濃度も高めることができる。例えば、ポリタイプ４Ｈの炭化珪素はシリコンの約３倍のバンドギャップを持ち、ポリタイプ４Ｈの炭化珪素はシリコンの９〜１０倍の絶縁破壊電界を持つ。その結果、ポリタイプ４Ｈの炭化珪素の第１の積分濃度範囲および第２の積分濃度範囲は、シリコンの９〜１０倍になる。
【００５６】
このようなワイドバンドギャップ半導体によって構成されたスイッチングデバイスまたは整流デバイスは、耐圧（耐電圧性）が高く、許容電流密度も高い。このため、シリコンに比べて半導体装置の小型化が可能である。そのように小型化されたスイッチングデバイスまた整流デバイスを用いることにより、これらのチップを組み込んだパワー半導体モジュールの小型化が可能となる。また、ワイドバンドギャップ半導体は耐熱性も高いので、ヒートシンクの放熱フィンを小型化することが可能である。また、水冷ではなく空冷による冷却も適用可能である。これらの結果、パワー半導体モジュールの小型化が可能となる。
【００５７】
＜実施の形態２＞
（構成）
本実施の形態においては、半導体装置の一例としてｐｉｎダイオードについて説明する。図１２を参照して、ｐｉｎダイオード２００（半導体装置）は、実施の形態１と同様、ドリフト層１２と、第１のバッファ層８と、第２のバッファ層９とを有する半導体基板１を含んでいる。
【００５８】
半導体基板１の上面側にはアノード構造が形成されている。具体的には、ドリフト層１２の上面には、ｐ型の不純物層であるアノード層２０と、アノード電極２１とが、この順に設けられている。すなわち、アノード層２０は、半導体基板１の上面に設けられており、半導体基板１の上面でアノード電極２１と接触している。
【００５９】
ドリフト層１２の裏面上には、第１のバッファ層８と、第２のバッファ層９と、ｎ型の不純物層であるカソード層２２と、カソード電極２３とが、この順に設けられている。よって半導体基板１の裏面にカソード層２２が設けられている。また半導体基板１の裏面から見てカソード層２２よりも深い位置に、カソード層２２と接触して、第２のバッファ層９が設けられている。また半導体基板１の裏面から見て第２のバッファ層９よりも深い位置に、第２のバッファ層９と接触して、第１のバッファ層８が設けられている。カソード電極２３は半導体基板１の裏面でカソード層２２と接触している。カソード層２２のｎ型のキャリア濃度（不純物濃度）は、第２のバッファ層９のものに比して高い。
【００６０】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６１】
（比較例）
本比較例の構成（図示せず）は、上述した第２のバッファ層９がカソード層２２の機能も果たすことにより、カソード層２２が省略されたものであるとする。一般的に、カソード層は、カソード電極２３とオーミックコンタクトを取る目的で、非常に高い不純物濃度を必要とする。このため本比較例においては、第１のバッファ層８および第２のバッファ層９のキャリア濃度の積分の和Ｓ1＋Ｓ2を第２の積分濃度範囲に収めるためには、第２のバッファ層９は極めて浅くなる。その結果、ターンオフ時間を抑制する効果がほとんど得られなくなる。このことについて、以下に説明する。
【００６２】
通常の電源電圧（耐圧の半分程度の電圧）であれば、ターンオフ後も第１のバッファ層８の大部分は空乏化しない。ダイオードのターンオフ後には、第１のバッファ層８の大部分と第２のバッファ層９とにキャリア（正孔）が残存することになる。本比較例のように第２のバッファ層９が非常に浅い（第２のバッファ層９の厚みが非常に小さい）場合、残存キャリアのほとんどが第１のバッファ層８に存在することになる。少数キャリア寿命の短い領域である第２のバッファ層９は非常に浅いために、第２のバッファ層９で再結合するキャリアの量は非常に少ない。このためターンオフ時間を短くする効果がほとんど得られない。
【００６３】
（効果）
上記比較例と異なり本実施の形態によれば、カソード層２２と第２のバッファ層９との各々が個別に設けられる。これにより第２のバッファ層９の厚みを十分に確保することができる。よって第２のバッファ層９において大量に再結合を生じさせることができる。第２のバッファ層９における再結合の進行に伴い、第１のバッファ層８の残存少数キャリアが第２のバッファ層９中へ拡散し、さらなる再結合が生じる。その結果、ターンオフ時間を短くすることができる。
【００６４】
なお実施の形態２のｐｉｎダイオード２００では、実施の形態１のＩＧＢＴ１００（図１）と異なり、半導体基板１の裏面にｐ型の不純物層であるコレクタ層１０が設けられておらず、代わりに高濃度のｎ型の不純物層であるカソード層２２が設けられている。そのため、実施の形態１で述べたコレクタ層１０が関与する効果は、実施の形態２では得られない。しかしながらそれ以外の実施の形態１の効果については、類似の効果が本実施の形態によっても得られる。
【００６５】
＜実施の形態３＞
本実施の形態においては、実施の形態１において説明したＩＧＢＴ１００（図１）の製造方法の第１の例について説明する。なお本実施の形態においては半導体基板１の材料はシリコンとする。
【００６６】
図１３を参照して、まず、構造１００Ｐが準備される。構造１００Ｐは、上面（第１の面）および裏面（第１の面と反対の第２の面）を有するｎ型のドリフト層１２と、ドリフト層１２の裏面上に設けられたｎ型の第１のバッファ層８と、ドリフト層１２の裏面上に第１のバッファ層８を介して設けられたｎ型のＣＺ結晶３０（結晶）とを有している。具体的には、構造１００Ｐを準備するために、以下の工程が行われる。
【００６７】
まず、チョクラルスキー（ＣＺ）法で作製された厚いｎ型の結晶であるＣＺ結晶３０が準備される。ＣＺ結晶３０上におけるシリコンのエピタキシャル成長により、第１のバッファ層８（図１）となるｎ型の第１のエピタキシャル膜３１と、ドリフト層１となる部分を含む低濃度のｎ型の第２のエピタキシャル膜３２とが順に形成される。第１のバッファ層８およびＣＺ結晶３０の各々は酸素を含有している。後述する理由により、ＣＺ結晶３０の酸素濃度は、第１のエピタキシャル膜３１、すなわち第１のバッファ層８、の酸素濃度の１００倍以上である。またＣＺ結晶３０の少数キャリア寿命は、第１のエピタキシャル膜３１、すなわち第１のバッファ層８、の少数キャリア寿命よりも１桁以上短い。
【００６８】
次に、第２のエピタキシャル膜３２の上面側にＩＧＢＴの表面構造が形成される。第２のエピタキシャル膜３２のうち表面構造が形成されなかった部分は、そのままｎ型のドリフト層１２となる。
【００６９】
さらに図１４を参照して、ＣＺ結晶３０（図１３）を研削することによって、ＣＺ結晶３０から結晶層３０ａが形成される。結晶層３０ａは、第１のバッファ層８の厚みよりも小さい厚みを有する第２のバッファ層９（図１）となる部分を含む。結晶層３０ａの厚みは、最終的なＩＧＢＴ１００（図１）の第２のバッファ層９とコレクタ層１０との厚みの和に等しい。
【００７０】
さらに図１を参照して、次に、結晶層３０ａ（図１４）の裏面にボロンが注入される。これにより結晶層３０ａの一部がコレクタ層１０となる。また、シリコンを添加したアルミニウムからコレクタ電極１１が形成される。以上によりＩＧＢＴ１００が得られる。
【００７１】
氷点下での耐圧１２００Ｖ保持を想定した場合、例えば、結晶層３０ａのキャリア濃度は５×１０15ｃｍ-3、その厚みは５μｍ、第１のエピタキシャル膜３１のキャリア濃度は４×１０14ｃｍ-3、その厚みは２０μｍ、第２のエピタキシャル膜３２のキャリア濃度は６×１０13ｃｍ-3、その厚みは７５μｍである。
【００７２】
一般的に、ＣＺ結晶は比較的高濃度の炭素と比較的高濃度の酸素とをシリコン格子間の不純物として含む。炭素および酸素の濃度はどちらも１０17ｃｍ-3オーダである。一方で、一般的に、エピタキシャル膜における炭素および酸素の各々の濃度は比較的低く、どちらも１０14ｃｍ-3オーダである。つまり、ＣＺ結晶の酸素濃度は、エピタキシャル膜の酸素濃度の少なくとも１００倍以上である。また炭素濃度についても同様である。この炭素と酸素とが複合して点欠陥を形成することで、深いトラップ準位が形成される。このため、ＣＺ結晶中の少数キャリア寿命は短く、エピタキシャル膜中のそれは長い。少数キャリア寿命の値は、厳密には定義により変わるものの、例えば、ＣＺ結晶中では１μｓオーダ、エピタキシャル膜中では１００μｓから１ｍｓオーダである。
【００７３】
製造されたＩＧＢＴ１００において、第１のバッファ層８および第２のバッファ層９の各々は酸素を含有している。第２のバッファ層９の酸素濃度は、第１のバッファ層８の酸素濃度の１００倍以上である。なぜならば、第２のバッファ層９（図１）となるＣＺ結晶３０（図１３）の酸素濃度が、第１のバッファ層８となる第１のエピタキシャル膜３１の酸素濃度の少なくとも１００倍以上であるからである。これにより、第２のバッファ層９の少数キャリア寿命を、第１のバッファ層８の少数キャリア寿命よりも、十分に短くすることができる。
【００７４】
本実施の形態によれば、第１のバッファ層８および第２のバッファ層９のキャリア濃度および厚みを比較的自由に選択することができる。また第１のバッファ層８の少数キャリア寿命を、理想的に長くすることができる。特に、第１のバッファ層８の少数キャリア寿命を、後述する実施の形態４の場合と比して、より長くすることができる。
【００７５】
また製造面の利点として、第１のエピタキシャル膜３１と、ＣＺ結晶３０の一部とのそれぞれを、そのまま、第１のバッファ層８および第２のバッファ層９として利用することができる。言い換えれば、第１のバッファ層８および第２のバッファ層９に必要な物性を得る上で、イオン注入などのような、半導体物性を調整するための半導体プロセスを実施する必要がない。
【００７６】
また他の利点として、ＣＺ結晶３０と第１のエピタキシャル膜３１とが同じｎ型であり、かつそのキャリア濃度が１桁程度しか違わないことがある。これにより、ＣＺ結晶３０と第１のエピタキシャル膜３１との間での格子不整合に起因するミスフィット転移を少なくすることができる。また基板の大型化（例えば３００ｍｍ（１２インチ）程度）が比較的容易であり、それにより、１つの基板当たりのチップの取れ数を増やすことができる。
【００７７】
なおＣＺ結晶の代わりに、炭素濃度が１０14ｃｍ-3オーダで、酸素濃度が１０17ｃｍ-3オーダであるようなＭＣＺ（Ｍａｇｎｅｔｉｃ−ｆｉｅｌｄ−ａｐｐｌｉｅｄ  ＣＺ）結晶が使用されてもよい。この場合は、ＭＣＺ結晶の少数キャリア寿命を下げるために、電子線照射または軽元素照射によりＭＣＺ結晶中に格子欠陥（例えば格子間シリコンまたは格子空孔）を導入しこの格子欠陥と酸素とを結合させることで、トラップ準位を形成することが好ましい。また前述したＣＺ結晶が用いられる場合においても、電子線照射または軽元素照射によりＣＺ結晶中に格子欠陥が導入されてもよい。これにより格子欠陥−酸素−炭素の複合欠陥を形成することで、さらに少数キャリア寿命を下げることができる。例えば、ＣＺ結晶の少数キャリア寿命を０．１μｓオーダにすることができる。
【００７８】
＜実施の形態４＞
本実施の形態においては、実施の形態１において説明したＩＧＢＴ１００（図１）の製造方法の第２の例について説明する。なお本実施の形態においては半導体基板１の材料はシリコンとする。
【００７９】
図１５を参照して、上面および上面と反対の裏面を有するｎ型の半導体基板１が準備される。本実施の形態においては、半導体基板１は、フローティングゾーン法で作製されたシリコン基板である。
【００８０】
次に、半導体基板１の上面側にＩＧＢＴの表面構造が形成される。半導体基板１のうち表面構造が形成されなかった部分は、そのまま、上面（第１の面）および裏面（第１の面と反対の第２の面）を有するｎ型のドリフト層１２となる。次に半導体基板１の裏面側、言い換えればドリフト層１２の裏面側、が研削される。これにより半導体基板１の厚みが最終的なＩＧＢＴ１００（図１）におけるものとされる。
【００８１】
図１６を参照して、次に、第１のバッファ層８（図１）となる領域中へ、半導体基板１の裏面（言い換えればドリフト層１２の裏面）から、比較的高い加速エネルギーでヘリウムイオンが注入される。これにより、ドリフト層１２の裏面側の部分に、格子欠陥（例えば格子間シリコンまたは格子空孔）が存在するヘリウムイオン注入層４０が形成される。次に、第２のバッファ層９（図１）となる領域中へ、半導体基板１の裏面から、上記加速エネルギーよりも低い加速エネルギーで水素イオンが注入される。これによりドリフト層１２の裏面上（言い換えれば、ドリフト層１２のうち、ヘリウムイオン注入層４０とされている部分の上）に、格子欠陥と水素イオンとが存在する水素イオン注入層４１が形成される。なお、ヘリウムイオンの注入および水素イオンの注入の順番が入れ替えられてもよい。なお水素イオンおよびヘリウムイオンのような軽元素イオンは、十分に高い加速エネルギー（例えば、１ＭｅＶ以上）で注入されることによって、半導体基板１の比較的深い位置に、ブロードな格子欠陥分布を形成することができる。
【００８２】
次に熱処理が行われる。これにより、水素イオン注入層４１中に存在する余剰の水素イオンの一部が、水素イオン注入層４１から、ドリフト層１２のうち水素イオン注入層４１に面する部分（言い換えれば、ヘリウムイオン注入層４０）へ拡散される。熱処理の温度は３２５℃以上４００℃以下が好ましい。ヘリウムイオン注入層４０には水素イオンが過不足なく供給される。また同時に、この熱処理により格子欠陥に水素イオンが修飾されることで、ドナー準位が形成される。
【００８３】
図１７を参照して、水素イオンを拡散する上記工程によって、ドリフト層１２のうち水素イオンが拡散した部分が、ドリフト層１２の裏面上に設けられた第１のバッファ層８となる。また水素イオン注入層４１が、ドリフト層１２の裏面上に第１のバッファ層８を介して設けられた第２のバッファ層９となる。上記工程を用いることで、第２のバッファ層９の少数キャリア寿命は、第１のバッファ層の少数キャリア寿命よりも１桁以上短くされる。
【００８４】
さらに図１を参照して、次に、第２のバッファ層９（図１７）の裏面にボロンが注入される。これにより第２のバッファ層９の一部がコレクタ層１０となる。また、シリコンを添加したアルミニウムからコレクタ電極１１が形成される。以上によりＩＧＢＴ１００が得られる。
【００８５】
得られたＩＧＢＴ１００において、第１のバッファ層８および第２のバッファ層９の各々は水素を含有している。第１のバッファ層８の水素濃度の定量的な測定は困難であるが、相対的に言って、第１のバッファ層８の水素濃度はドリフト層１２のｎ型のキャリア濃度よりも高い。また第２のバッファ層９の水素濃度は第１のバッファ層８の水素濃度よりも高い。第２のバッファ層９の水素濃度が第１のバッファ層８の水素濃度よりも高いことにより、第２のバッファ層９の少数キャリア寿命を、第１のバッファ層８の少数キャリア寿命よりも、十分に短くすることができる。
【００８６】
氷点下での耐圧１２００Ｖ保持を想定した場合、例えば、ドリフト層１２のキャリア濃度は６×１０13ｃｍ-3、その厚みは１００μｍである。また例えば、第１のバッファ層８のキャリア濃度は平均で４×１０14ｃｍ-3、その厚みは２０μｍである。また例えば、第２のバッファ層９のキャリア濃度は平均で５×１０15ｃｍ-3、その厚みは５μｍである。
【００８７】
一般的に、フローティングゾーン法で作製されたシリコン基板は、炭素および酸素の濃度が比較的低い。炭素および酸素の濃度はどちらも１０14ｃｍ-3から１０15ｃｍ-3オーダである。このため、フローティングゾーン法で作製されたシリコン基板自体の少数キャリア寿命は長い。このシリコン基板中に格子欠陥または水素イオンが導入されると、トラップ準位が形成されることで、少数キャリア寿命がより短くなる。ドナー化に必要な水素イオンが過不足なく供給された第１のバッファ層８に比べ、ドナー化後も余剰の水素イオンが存在する第２のバッファ層９の方が、少数キャリア寿命は短い。少数キャリア寿命の値は、厳密には定義により変わるものの、例えば、ドリフト層１２中では１００μｓオーダ、第１のバッファ層８中では１０μｓオーダ、第２のバッファ層９中では１００ｎｓから１μｓオーダである。
【００８８】
本実施の形態によれば、製造面の利点として、ＩＧＢＴの表面構造を形成した後に、軽元素イオン注入と比較的低温の熱処理とで、第１のバッファ層８および第２のバッファ層９を形成することができる。また、第１のバッファ層８が水素注入で形成される場合と比して、第１のバッファ層８中の少数キャリア寿命を長くすることができる。また他の利点として、たとえば２００ｍｍ（８インチ）のサイズにおける比較で、本実施の形態において用いられるフローティングゾーン法のシリコン基板は、実施の形態３において用いられるＣＺ結晶よりも安価である点がある。
【００８９】
図１８は、コレクタ電極からエミッタ電極に流れるオフリーク電流とターンオフ損失との関係のシミュレーション結果を示すグラフ図である。図中、円形のプロット５１は、図３のものと同様の比較例の場合を示す。また実施例における３種類の場合を、三角形のプロット６３、四角形のプロット６４、および菱形のプロット６５で示し、同種のプロットを同種の線で結んでいる。プロット６３、６４および６５のそれぞれに用いられた第２のバッファ層９のキャリア濃度は、プロット５２、５３および５４（図３）のものと同様である。図３のシミュレーションにおいては、第１のバッファ層の少数キャリア寿命が１００μｓとされたが、図１８のシミュレーションにおいては、本実施の形態に適合させるために１０μｓとされた。その他のシミュレーション条件は、図３のものと同様とされた。このシミュレーション結果から、プロット５１（比較例）に対してプロット６３〜６５（実施例）では、ターンオフ損失の低い領域においてオフリーク電流を大幅に低減することができることがわかった。
【００９０】
なお、上述した軽元素イオンの注入において、典型的には、水素イオンとしてはプロトンが、ヘリウムイオンとしてはα粒子（ヘリウム４原子核）が用いられる。しかし、注入される軽元素イオンは、これらの同位体であってもよい。例えば、ヘリウムイオンとしてヘリウム３原子核が用いられてもよい。また、ヘリウムより重い元素のイオンであっても、半導体基板に格子欠陥を導入することは可能である。
【００９１】
またシリコンの格子欠陥への水素イオンの修飾により半導体にｎ型を付与することが例示されたが、他の半導体材料とイオンとの組み合わせでも、ｎ型またはｐ型の付与を行い得る。半導体材料の格子欠陥に修飾するイオンは、半導体材料の格子を置換しないものであれば、どのような元素であっても構わない。
【００９２】
＜変形例＞
実施の形態１では、ｎ型の半導体基板１にＩＧＢＴ１００が形成される場合（図１）が説明されたが、半導体基板および不純物層の導電型をすべて逆にしても、同様の効果を得ることができる。同様に、実施の形態２では、ｎ型の半導体基板にｐｉｎダイオードが形成される場合が説明されたが、半導体基板および不純物層の導電型をすべて逆にしても、同様の効果を得ることができる。ただし、実施の形態４で説明した、シリコンの格子欠陥と水素イオンとの組み合わせでは、ｐ型不純物層を形成することはできない。
【００９３】
実施の形態１では、半導体装置としてスイッチングデバイスであるＩＧＢＴが例として説明されたが、スイッチングデバイスはＭＯＳＦＥＴであってもよい。ＭＯＳＦＥＴの半導体基板の裏面側の構造は、例えば、ｐｉｎダイオード２００（図１２）の半導体基板１の裏面側の構造と同様である。またスイッチングデバイスは、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（金属−絶縁膜−半導体電界効果トランジスタ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また実施の形態２では、半導体装置として整流デバイスであるｐｉｎダイオードが例として説明されたが、整流デバイスはＳＢＤであってもよい。また、１つの半導体装置がスイッチングデバイスと整流デバイスとの両方の機能を有していてもよい。例えば、半導体装置が逆導通ＩＧＢＴである場合、半導体基板の裏面側は実施の形態１および実施の形態２の両方の特徴を併せ持つ。
【００９４】
実施の形態３および４ではＩＧＢＴ１００の製造方法について説明したが、そこで説明された、ドリフト層１２と第１のバッファ層８と第２のバッファ層９とを有する構造を形成する方法を用いて、ｐｉｎダイオード２００（図１２）など、ＩＧＢＴ以外の半導体装置が製造されてもよい。
【００９５】
なお、上記各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれる。また、矛盾が生じない限り、上記実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。また、本明細書における説明は、本発明に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。また、上記各実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、例えば、合金などが含まれるものとする。
【符号の説明】
【００９６】
１  半導体基板、２  トレンチゲート、３  ゲート絶縁膜、４  ベース層、５  エミッタ層、６  エミッタ電極、７  層間絶縁膜、８  第１のバッファ層（第１の不純物層）、９  第２のバッファ層（第２の不純物層）、１０  コレクタ層、１１  コレクタ電極、１２  ドリフト層、１３  トレンチ、１４  メサ部、２０  アノード層、２１  アノード電極、２２  カソード層、２３  カソード電極、３０  ＣＺ結晶（結晶）、３０ａ  結晶層、３１  第１のエピタキシャル膜、３２  第２のエピタキシャル膜、４０  ヘリウムイオン注入層、４１  水素イオン注入層、１００  ＩＧＢＴ（半導体装置）、１００Ｐ  構造、２００  ｐｉｎダイオード（半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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