(57)【要約】【課題】回路規模の縮小を図ることができ、また、動作に伴うノイズを軽減することができるデジタルアナログ変換回路を提供する。【解決手段】デジタルアナログ変換回路は、デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、デコード部の出力に応じて電圧を選択して出力する選択回路、を含んでおり、デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている。【選択図】  図７
2017173494.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
デジタルアナログ変換回路。
【請求項２】
デコード部はＮＡＮＤゲートから構成されており、
第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている、
請求項１に記載のデジタルアナログ変換回路。
【請求項３】
ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子が配されており、
一方のスイッチング素子は、出力回路の出力端と電源電圧側との間の部分に直列に接続されており、
他方のスイッチング素子は、出力回路の出力端と接地電圧側との間の部分に直列に接続されている、
請求項２に記載のデジタルアナログ変換回路。
【請求項４】
一対のスイッチング素子は同じ制御信号によって制御される、
請求項３に記載のデジタルアナログ変換回路。
【請求項５】
デコード部は、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る、
請求項２に記載のデジタルアナログ変換回路。
【請求項６】
第１のスイッチング素子は、制御信号によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される、
請求項２に記載のデジタルアナログ変換回路。
【請求項７】
デコード部の出力部側には、デコード部に対応する選択回路の各制御線に対応して、第２のスイッチング素子、及び、第３のスイッチング素子が配されており、
デコード部の出力部は、第２のスイッチング素子を介して、デコード部に対応する選択回路の制御線に接続されており、
選択回路の各制御線は、第３のスイッチング素子を介して、それぞれが接続されている、
請求項１に記載のデジタルアナログ変換回路。
【請求項８】
デコード部の出力が遷移する際にデコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように、制御信号によって、第２のスイッチング素子および第３のスイッチング素子が制御される、
請求項７に記載のデジタルアナログ変換回路。
【請求項９】
デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバであって、
階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
ソースドライバ。
【請求項１０】
表示部、及び、デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバを含んでおり、
ソースドライバは、階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
表示装置。
【請求項１１】
表示部とソースドライバとは共通の半導体基板上に一体として形成されている、
請求項１０に記載の表示装置。
【請求項１２】
表示装置を備えた電子機器であって、
表示装置は、
表示部と、デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバとを含んでおり、
ソースドライバは、階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
電子機器。
【請求項１３】
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うＮＡＮＤゲートから構成されているデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御する、
デジタルアナログ変換回路の駆動方法。
【請求項１４】
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
デコード部の出力が遷移する際に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する、
デジタルアナログ変換回路の駆動方法。
【請求項１５】
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うＮＡＮＤゲートから構成されているデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御し、更に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する、
デジタルアナログ変換回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デジタルアナログ変換回路、ソースドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法に関する。
【背景技術】
【０００２】
エレクトロルミネッセンス表示素子や液晶表示素子などが配置されて成る表示部を備えた表示装置にあっては、画像を表示するために、デジタル信号として供給される階調値に応じた電圧をデータ線に供給するソースドライバが用いられる。例えば、特開２００３−２３３３５５号公報（特許文献１）等に開示されているように、階調値に対応した電圧を出力するデジタルアナログ変換回路と、デジタルアナログ変換回路の出力に基づいてデータ線を駆動する増幅回路とを含むソースドライバが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２３３３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、小型の表示装置においても高精細度化が進められている。例えば、シリコン基板上に、表示部と、ソースドライバを含む駆動部とを一体として配置するといったことも進められている。このような構成の場合、ソースドライバが占める領域の幅を、表示部の領域の幅と同じ程度に抑えるといったことが必要となる。このように、表示装置に用いられるソースドライバについても、小型化が求められている。
【０００５】
ソースドライバは、デジタル信号を昇圧するレベルシフタ、デジタル信号で与えられる階調値に対応した電圧を選択して出力するデジタルアナログ変換回路などから構成される。階調値に対応した電圧を選択して出力するといった態様のデジタルアナログ変換回路は、通常、多数のスイッチング素子から構成され、回路規模も大きい。スイッチング素子数を削減することができるデコード型のデジタルアナログ変換回路を用いることで回路規模を縮小し、ソースドライバの小型化を図ることができる。しかしながら、ソースドライバの動作に伴うノイズが表示画像に影響を与えることが考えられる。
【０００６】
従って、本開示の目的は、動作に伴うノイズを軽減することができるデジタルアナログ変換回路、係るデジタルアナログ変換回路を有するソースドライバ、係るソースドライバを有する表示装置、及び、係る表示装置を有する電子機器、並びに、デジタルアナログ変換回路の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の第１の態様に係るデジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
デジタルアナログ変換回路である。
【０００８】
上記の目的を達成するための本開示の第１の態様に係るソースドライバは、
デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバであって、
階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
ソースドライバである。
【０００９】
上記の目的を達成するための本開示の第１の態様に係る表示装置は、
表示部、及び、デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバを含んでおり、
ソースドライバは、階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
表示装置である。
【００１０】
上記の目的を達成するための本開示の第１の態様に係る電子機器は、
表示装置を備えた電子機器であって、
表示装置は、
表示部と、デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバとを含んでおり、
ソースドライバは、階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
電子機器である。
【００１１】
上記の目的を達成するための本開示の第１の態様に係るデジタルアナログ変換回路の駆動方法は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うＮＡＮＤゲートから構成されているデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御する、
デジタルアナログ変換回路の駆動方法である。
【００１２】
上記の目的を達成するための本開示の第２の態様に係るデジタルアナログ変換回路の駆動方法は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
デコード部の出力が遷移する際に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する、
デジタルアナログ変換回路の駆動方法である。
【００１３】
上記の目的を達成するための本開示の第３の態様に係るデジタルアナログ変換回路の駆動方法は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うＮＡＮＤゲートから構成されているデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御し、更に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する、
デジタルアナログ変換回路の駆動方法である。
【発明の効果】
【００１４】
本開示のデジタルアナログ変換回路は、デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている。これによって、デコード部の出力が遷移する際の電流変化を緩和することができ、電源線や接地線の電圧変動が抑制される。本開示のデジタルアナログ変換回路の駆動方法においても同様である。これによって、動作に伴うノイズを軽減することができる。本開示のデジタルアナログ変換回路を有するソースドライバ、係るソースドライバを有する表示装置、及び、係る表示装置を有する電子機器においては、電源線や接地線の電圧変動に起因する表示画面におけるノイズが軽減される。また、本開示に記載された効果は例示であって限定されるものではなく、また、付加的な効果があってもよい。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係る表示装置の概念図である。
【図２】図２は、表示部における表示素子を含む部分の模式的な一部断面図である。
【図３】図３は、半導体基板上における、表示部、ソースドライバ、垂直スキャナー、及び、電源部の配置関係を説明するための模式図である。
【図４】図４は、ソースドライバの構成を説明するための模式図である。
【図５】図５は、トーナメント型のデジタルアナログ変換回路を備えた、参考例のソースドライバの構成を説明するための模式的な回路図である。
【図６】図６は、参考例のソースドライバの動作を説明するための模式的な回路図である。
【図７】図７は、第１の実施形態に係るソースドライバの構成を説明するための模式的な回路図である。
【図８】図８は、参考例のソースドライバの構成を説明するための模式的な回路図である。
【図９】図９は、参考例のソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図であって、映像信号の下位２ビットが［００］であるときの動作を示す。
【図１０】図１０は、図９に引き続き、参考例のソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図であって、映像信号の下位２ビットが［１１］であるときの動作を示す。
【図１１】図１１は、図９に示す状態から図１０に示す状態に移行する場合の模式的なタイミングチャートである。
【図１２】図１２Ａは、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］から［１１］に移行するときの動作を説明するための模式的な回路図である。図１２Ｂは、映像信号の下位２ビットが［００］から［１１］に移行するときのＮＡＮＤゲートの入力信号を説明するための模式的なタイミングチャートである。
【図１３】図１３Ａは、映像信号の下位２ビットが［００］から［１１］に移行するときの遷移期間においてＮＡＮＤゲートに流れる貫通電流を説明するための模式的な回路図である。図１３Ｂは、遷移期間においてＮＡＮＤゲートに流れる貫通電流を説明するための模式的なタイミングチャート及びグラフである。
【図１４】図１４Ａは、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］から［１１］に移行する場合にＮＡＮＤゲートの出力から流れる電流を説明するための模式的な回路図である。図１４Ｂは、遷移期間においてＮＡＮＤゲートの出力からに流れる電流を説明するための模式的なタイミングチャート及びグラフである。
【図１５】図１５は、第１の実施形態に係るソースドライバにおける下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図である。
【図１６】図１６Ａは、第１の実施形態に係るソースドライバに用いられるＮＡＮＤゲートの模式図である。図１６Ｂは、図１６Ａに示すＮＡＮＤゲートの模式的な回路図である。
【図１７】図１７Ａは、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］から［１１］に移行するときの動作を説明するための模式的な回路図である。図１７Ｂは、映像信号の下位２ビットが［００］から［１１］に移行するときのＮＡＮＤゲートの入力信号を説明するための模式的なタイミングチャートである。
【図１８】図１８は、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］であるとき、映像信号の下位２ビットが［００］から［１１］に遷移するとき、及び、映像信号の下位２ビットが［１１］であるときの動作を説明するための模式的な回路図である。
【図１９】図１９は、第２の実施形態に係るソースドライバの構成を説明するための模式的な回路図である。
【図２０】図２０は、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図である。
【図２１】図２１は、図９に示す参考例のソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的なタイミングチャート及びグラフである。
【図２２】図２２は、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的なタイミングチャート及びグラフである。
【図２３】図２３は、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。
【図２４】図２４は、図２３に引き続き、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。
【図２５】図２５は、図２４に引き続き、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。
【図２６】図２６は、図２５に引き続き、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。
【図２７】図２７は、図２６に引き続き、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。
【図２８】図２８は、図２７に引き続き、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。
【図２９】図２９は、第３の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の構成を説明するための模式的な回路図である。
【図３０】図３０は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図３０Ａにその正面図を示し、図３０Ｂにその背面図を示す。
【図３１】図３１は、ヘッドマウントディスプレイの外観図である。
【図３２】図３２は、シースルーヘッドマウントディスプレイの外観図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係る、デジタルアナログ変換回路、ソースドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法、全般に関する説明
２．第１の実施形態
３．第２の実施形態
４．第３の実施形態
５．電子機器の説明、その他
【００１７】
［本開示に係る、デジタルアナログ変換回路、ソースドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法、全般に関する説明］
本開示の第１の態様に係るデジタルアナログ変換回路、本開示の第１の態様に係るソースドライバが有するデジタルアナログ変換回路、本開示の第１の態様に係る表示装置ならびに電子機器に用いられるソースドライバが有するデジタルアナログ変換回路、及び、本開示の第１の態様ないし第３の態様のデジタルアナログ変換回路の駆動方法に用いられるデジタルアナログ変換回路（以下、これらを単に、本開示の第１の態様に係るデジタルアナログ変換回路と呼ぶ場合がある）において、
デコード部はＮＡＮＤゲートから構成されており、
第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている、
構成とすることができる。
【００１８】
この場合において、
ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子が配されており、
一方のスイッチング素子は、出力回路の出力端と電源電圧側との間の部分に直列に接続されており、
他方のスイッチング素子は、出力回路の出力端と接地電圧側との間の部分に直列に接続されている、
構成とすることができる。
【００１９】
この場合において、一対のスイッチング素子は同じ制御信号によって制御される構成とすることができる。
【００２０】
上述した各種の好ましい構成を含む本開示の第１の態様に係るデジタルアナログ変換回路おいて、
デコード部は、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る、
構成とすることができる。
【００２１】
上述した各種の好ましい構成を含む本開示の第１の態様に係るデジタルアナログ変換回路において、
第１のスイッチング素子は、制御信号によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される、
構成とすることができる。
【００２２】
上述した各種の好ましい構成を含む本開示の第１の態様に係るデジタルアナログ変換回路において、
デコード部の出力部側には、デコード部に対応する選択回路の各制御線に対応して、第２のスイッチング素子、及び、第３のスイッチング素子が配されており、
デコード部の出力部は、第２のスイッチング素子を介して、デコード部に対応する選択回路の制御線に接続されており、
選択回路の各制御線は、第３のスイッチング素子を介して、それぞれが接続されている、
構成とすることができる。
【００２３】
この場合において、
デコード部の出力が遷移する際にデコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように、制御信号によって、第２のスイッチング素子および第３のスイッチング素子が制御される、
構成とすることができる。
【００２４】
本開示の第１の態様に係る表示装置や本開示の第１の態様に係る電子機器に用いられる表示装置において、表示部とソースドライバとは別体として構成されていてもよいし、表示部とソースドライバとは一体として構成されていてもよい。尚、本開示においては、ソースドライバの回路規模の縮小が図られるので、表示部とソースドライバとは共通の半導体基板上に一体として形成されている構成への適用に好適である。
【００２５】
以下、本開示に係るデジタルアナログ変換回路、ソースドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法を、単に、本開示と呼ぶ場合がある。
【００２６】
ソースドライバは、各構成部分が集積され一体となった構成であってもよいし、適宜別体として構成されていてもよい。これらは、周知の回路素子を用いて構成することができる。尚、図１に示す垂直スキャナーや電源部についても、周知の回路素子を用いて構成することができる。
【００２７】
本開示の表示装置に用いられる表示部として、液晶表示部やエレクトロルミネッセンス表示部などといった、周知の表示部を例示することができる。表示部の構成は、表示装置としての動作に支障がない限り、特に限定するものではない。
【００２８】
ヘッドマウントディスプレイ用やビューファインダ用の表示部など、小型化が要求される用途においては、表示部とソースドライバとが、同じ基板上に形成されているといった構成とすることが好ましい。
【００２９】
表示部は、所謂モノクロ表示の構成であってもよいし、カラー表示の構成であってもよい。カラー表示の構成とする場合には、１つの画素は複数の副画素から成る構成、具体的には、１つの画素は、赤色表示素子、緑色表示素子、及び、青色表示素子の組から成る構成とすることができる。更には、これらの３種の表示素子に更に１種類あるいは複数種類の表示素子を加えた１組から構成することもできる。
【００３０】
表示部の画素（ピクセル）の値として、Ｕ−ＸＧＡ（１６００，１２００）、ＨＤ−ＴＶ（１９２０，１０８０）、Ｑ−ＸＧＡ（２０４８，１５３６）の他、（３８４０，２１６０）、（７６８０，４３２０）等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。
【００３１】
本明細書における各種の条件は、数学的に厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３２】
以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。縦軸においても同様である。また、タイミングチャートにおける波形の形状も模式的なものである。
【００３３】
［第１の実施形態］
第１の実施形態は、本開示の第１の態様に係る、デジタルアナログ変換回路、ソースドライバ、及び、表示装置、並びに、デジタルアナログ変換回路の駆動方法に関する。
【００３４】
図１は、第１の実施形態に係る表示装置の概念図である。表示装置１は、行方向（図１においてＸ方向）に延びる走査線ＷＳ１と列方向（図１においてＹ方向）に延びるデータ線ＤＴＬとに接続された状態で、表示素子１０が２次元マトリクス状に配列された表示部２、及び、デジタル信号として与えられる階調値に応じた電圧を表示部２のデータ線ＤＴＬに供給するために用いられるソースドライバ１００を備えている。
【００３５】
表示装置１は、更に、垂直スキャナー１１０と電源部１２０とを含んでいる。走査線ＷＳ１には、垂直スキャナー１１０から走査信号が供給される。尚、図示の都合上、図１においては、１つの表示素子１０、より具体的には、後述する第（ｎ，ｍ）番目の表示素子１０についての結線関係を示した。
【００３６】
表示部２及びソースドライバ１００は、シリコンから成る半導体基板２０の上に形成されている。尚、ソースドライバ１００と同様に、垂直スキャナー１１０及び電源部１２０も半導体基板２０上に形成されている。即ち、表示装置１は、駆動回路一体型の表示装置である。
【００３７】
表示部２は、更に、行方向に並ぶ表示素子１０に接続される給電線ＰＳ１と、全ての表示素子１０に共通に接続される共通給電線ＰＳ２を備えている。給電線ＰＳ１には、走査線ＷＳ１の走査に対応して、電源部１２０から所定の駆動電圧が供給される。一方、共通給電線ＰＳ２には、共通の電圧ＶCath（例えば接地電位）が定常的に供給される。
【００３８】
図１では図示されていないが、表示部２が画像を表示する領域（表示領域）は、行方向にＮ個、列方向にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列された表示素子１０から構成されている。表示領域における表示素子１０の行数はＭであり、各行を構成する表示素子１０の数はＮである。
【００３９】
また、走査線ＷＳ１及び給電線ＰＳ１の本数はそれぞれＭ本である。第ｍ行目（但し、ｍ＝１，２・・・，Ｍ）の表示素子１０は、第ｍ番目の走査線ＷＳ１m及び第ｍ番目の給電線ＰＳ１mに接続されており、１つの表示素子行を構成する。尚、図１では、給電線ＰＳ１mのみが示されている。
【００４０】
また、データ線ＤＴＬの本数はＮ本である。第ｎ列目（但し、ｎ＝１，２・・・，Ｎ）の表示素子１０は、第ｎ番目のデータ線ＤＴＬnに接続されている。尚、図１では、データ線ＤＴＬnのみが示されている。
【００４１】
表示装置１は、例えばカラー表示の表示装置であり、行方向に並ぶ３つの表示素子１０から成る群が１つの画素を構成する。後述する図３に示すように、赤色用の表示素子１０R、緑色用の表示素子１０G、及び、青色用の表示素子１０Bから成る群が１つの画素を構成する。従って、Ｎ’＝Ｎ／３とすれば、表示部２には、行方向にＮ’個、列方向にＭ個、合計Ｎ’×Ｍ個の画素が配列される。
【００４２】
垂直スキャナー１１０からの走査信号によって、表示装置１は行単位で線順次走査される。第ｍ行、第ｎ列目に位置する表示素子１０を、以下、第（ｎ，ｍ）番目の表示素子１０あるいは第（ｎ，ｍ）番目の画素と呼ぶ。
【００４３】
表示装置１にあっては、第ｍ行目に配列されたＮ個の表示素子１０が同時に駆動される。換言すれば、行方向に沿って配されたＮ個の表示素子１０にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。表示装置１の表示フレームレートをＦＲ（回／秒）と表せば、表示装置１を行単位で線順次走査するときの１行当たりの走査期間（いわゆる水平走査期間）は、（１／ＦＲ）×（１／Ｍ）秒未満である。
【００４４】
ソースドライバ１００には、例えば図示せぬ装置から、表示すべき画像に応じた階調を表す映像信号ＬＤSigが入力される。映像信号ＬＤSigは、例えば波高値が１．８ボルト程度の低電圧のデジタル信号である。表示装置１のソースドライバ１００は、映像信号ＬＤSigの階調値に応じた電圧を、表示部２のデータ線ＤＴＬに供給するために用いられるソースドライバである。
【００４５】
入力される映像信号ＬＤSigのうち、第（ｎ，ｍ）番目の表示素子１０に対応する信号をＬＤSig(n,m)と表す。以下の説明において、映像信号ＬＤSigの階調ビット数は８ビットであるとするが、これに限定するものではない。例えば、１２ビット、１６ビットおよび２４ビットなどといったビット数とした構成とすることもできる。
【００４６】
ソースドライバ１００は、映像信号ＬＤSigの階調値に応じたアナログ信号を生成し、データ線ＤＴＬに供給する。生成するアナログ信号は、波高値が例えば１０ボルトないし２０ボルト程度といった信号であって、映像信号ＬＤSigに対して高い電圧である。
【００４７】
表示部２に配される表示素子１０は、電流駆動型の発光部ＥＬＰ、データ線ＤＴＬから供給される電圧を保持する保持容量ＣS、及び、保持容量ＣSが保持した電圧に応じた電流を発光部ＥＬＰに流す駆動トランジスタＴＲD、を少なくとも含んでおり、更に、書込みトランジスタＴＲWを備えている。
【００４８】
発光部ＥＬＰは、流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子であって、具体的には、有機エレクトロルミネッセンス素子から構成されている。発光部ＥＬＰは、アノード電極、正孔輸送層、発光層、電子輸送層、及び、カソード電極等から成る周知の構成や構造を有する。
【００４９】
表示素子１０が備える各トランジスタは、ｐチャネル型の電界効果トランジスタから構成されているとして説明するが、これに限るものではない。
【００５０】
保持容量ＣSは、駆動トランジスタＴＲDのソース領域に対するゲート電極の電圧（所謂ゲート−ソース間電圧）を保持するために用いられる。表示素子１０の発光状態においては、駆動トランジスタＴＲDの一方のソース／ドレイン領域（図１において給電線ＰＳ１に接続されている側）はソース領域として働き、他方のソース／ドレイン領域はドレイン領域として働く。保持容量ＣSを構成する一方の電極と他方の電極は、それぞれ、駆動トランジスタＴＲDの一方のソース／ドレイン領域とゲート電極に接続されている。駆動トランジスタＴＲDの他方のソース／ドレイン領域は、発光部ＥＬＰのアノード電極に接続されている。
【００５１】
書込みトランジスタＴＲWは、走査線ＷＳ１に接続されたゲート電極と、データ線ＤＴＬに接続された一方のソース／ドレイン領域と、駆動トランジスタＴＲDのゲート電極に接続された他方のソース／ドレイン領域とを有する。
【００５２】
発光部ＥＬＰの他端（具体的には、カソード電極）は、共通給電線ＰＳ２に接続されている。共通給電線ＰＳ２には所定の電圧ＶCathが供給される。尚、発光部ＥＬＰの容量を符号ＣELで表す。発光部ＥＬＰの容量ＣELが小さくて表示素子１０を駆動する上で支障を生ずるなどといった場合には、必要に応じて、発光部ＥＬＰに対して並列に接続される補助容量ＣSubを設ければよい。図では、補助容量ＣSubが設けられている例を示したが、これは例示に過ぎない。
【００５３】
ソースドライバ１００からデータ線ＤＴＬに表示すべき画像の輝度に応じた電圧が供給された状態で、垂直スキャナー１１０からの走査信号により書込みトランジスタＴＲWが導通状態とされると、保持容量ＣSに表示すべき画像の階調値に応じた電圧が書き込まれる。書込みトランジスタＴＲWが非導通状態とされた後、保持容量ＣSに保持された電圧に応じて駆動トランジスタＴＲDに電流が流れ、発光部ＥＬＰが発光する。
【００５４】
ここで、発光部ＥＬＰやトランジスタなどの配置関係について説明する。図２は、表示部における表示素子を含む部分の模式的な一部断面図である。
【００５５】
表示素子１０を構成する各トランジスタは、シリコンから成る半導体基板２０の表面に形成されたｎ型ウェル２１に設けられている。尚、図示の都合上、図には駆動トランジスタＴＲDのみが図示されている。これらのトランジスタは、素子分離領域２２によって囲まれている。符号３２は駆動トランジスタＴＲDのゲート電極、符号３１はゲート絶縁層を示す。
【００５６】
保持容量ＣSを構成する他方の電極３２’は、ゲート電極３２と同層の材料層から構成されており、ゲート絶縁層３１と同層の材料層から成る絶縁層３１’上に形成されている。駆動トランジスタＴＲDのゲート電極３２や電極３２’を含む半導体基板２０上の全面に、層間絶縁層３３が形成されている。電極３２’と後述する電極３４とは、層間絶縁層３３を挟んで対向するように配置されている。
【００５７】
駆動トランジスタＴＲDの一方のソース／ドレイン領域は、層間絶縁層３３に設けられたコンタクトホール３６を介して、配線あるいは容量部などを構成する電極３４に接続されている。尚、コンタクトホール３６と電極３４との接続部は隠れて見えない。層間絶縁層３３上には、更に、層間絶縁層４０が形成されている。
【００５８】
層間絶縁層４０上には、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。尚、図面においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板６０が配置されており、発光層にて発光した光は、基板６０を通過して、外部に出射される。
【００５９】
アノード電極５１と駆動トランジスタＴＲDの他方のソース／ドレイン領域は、層間絶縁層３３に設けられたコンタクトホール３５などを介して接続されている。また、カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６，５５を介して、層間絶縁層３３の延在部上に設けられた配線３７（電圧ＶCathが供給される共通給電線ＰＳ２に対応する）に接続されている。
【００６０】
次いで、ソースドライバ１００の構成について説明する。図３は、半導体基板上における、表示部、ソースドライバ、垂直スキャナー、及び、電源部の配置関係を説明するための模式図である。
【００６１】
半導体基板２０の上に表示部２やソースドライバ１００などを一体として形成するといった場合、表示素子１０に対応するソースドライバ１００などの部分は、基本的には、表示素子１０の配列ピッチあるいは表示素子１０の群から成る画素の配列ピッチと同様のピッチで形成することが好ましい。両者の配列ピッチが相違する場合には、ピッチ差を調整する接続配線を設ける領域が必要となり、所謂額縁領域が拡大する。従って、チップサイズの拡大を招き、コスト上昇の要因となる。
【００６２】
図３に示す例では、画素に対応するソースドライバ１００の部分は、赤色用の表示素子１０R、緑色用の表示素子１０G、及び、青色用の表示素子１０Bの群の配列ピッチと同様のピッチで形成されている。一方、表示素子１０に対応する垂直スキャナー１１０と電源部１２０の部分は、表示素子１０の配列ピッチと同様のピッチで形成されている。第ｍ行目の表示素子１０に対応する垂直スキャナー１１０と電源部１２０の部分を、それぞれ、符号１１０mと符号１２０mで示した。また、第ｎ’列目（但し、ｎ’＝１，２・・・，Ｎ’）の画素群に対応するソースドライバ１００の部分を、符号１００n'で示した。
【００６３】
垂直スキャナー１１０や電源部１２０は、シフトレジスタなどといった小規模な論理回路を用いて構成することができる。従って、表示素子１０の狭ピッチ化に伴い要求される回路の狭ピッチ化ついても、対処はしやすい。これに対し、ソースドライバ１００は比較的大規模な回路構成となる。従って、ソースドライバ１００については、回路規模の縮小を図ることが求められている。
【００６４】
図４は、ソースドライバの構成を説明するための模式図である。より具体的には、第ｎ’列目の画素群に対応するソースドライバ１００の部分の構成を示す。
【００６５】
ソースドライバ１００は、映像信号ＬＤSigを昇圧するためのレベルシフタ１０１、昇圧された映像信号ＤSigの階調値に応じて電圧ＶDacを出力するデジタルアナログ変換回路１０２、電圧ＶDacの駆動能力を高めることで駆動電圧ＶSigとして出力する増幅回路１０３、画素を構成する各表示素子１０に応じて、データ線に駆動電圧ＶSigを時分割で振り分ける分配回路１０４などから構成される。
【００６６】
レベルシフタ１０１は、例えばカレントミラー回路などを用いて構成することができる。増幅回路１０３は、例えばソースフォロワ回路から成る電圧バッファを用いて構成することができる。分配回路１０４は、トランジスタなどを用いて構成することができる。即ち、これらの回路は、周知の回路素子を用いて構成することができる。
【００６７】
デジタルアナログ変換回路１０２は、電圧を選択して出力するために、多数の素子から構成される。従って、レベルシフタ１０１などの他の部分に比べて、回路規模が大きい。ここで、本開示の理解を助けるため、一般的な構成のトーナメント型のデジタルアナログ変換回路１０２’を備えた、参考例のソースドライバについて説明する。
【００６８】
図５は、トーナメント型のデジタルアナログ変換回路を備えた、参考例のソースドライバの構成を説明するための模式的な回路図である。図６は、参考例のソースドライバの動作を説明するための模式的な回路図である。
【００６９】
図示の都合上、これらの図面において、増幅回路１０３と分配回路１０４の記載は省略されている。符号ＶDDと符号ＶSSは、ソースドライバの駆動のために供給される電源電圧（例えば十数ボルト）と接地電圧（例えば０ボルト）である。後述する他の図面においても同様である。
【００７０】
入力階調に対応するデジタル信号ＬＤSigの各ビット信号は、それぞれ、反転信号との対としてレベルシフタ１０１に入力される。符号［ｉｎ］で示す部分にはそのままの信号、符号［ｘｉｎ］で示す部分には反転信号が入力される。レベルシフタ１０１は、入力された信号を昇圧した信号を出力する。入力［ｉｎ］に対応する出力を符号［ｏｕｔ］、入力［ｘｉｎ］に対応する出力を符号［ｘｏｕｔ］で表す。
【００７１】
８ビット階調の場合、デジタルアナログ変換回路１０２’は、電圧ＶＧ0ないしＶＧ255といった２５６種の電圧から、階調値に対応する１つの電圧を選択する。電圧ＶＧ0ないし電圧ＶＧ255は、例えば、複数の基準電圧および基準電圧をラダー抵抗（ガンマ抵抗）などから成る抵抗回路によって分圧された電圧によって生成することができる。図６は、デジタル信号ＬＤSigが［００００００１１］といったビット信号であるときの動作例を示す。レベルシフタ１０１の出力に基づいて制御線ＣＬが駆動されることによって、トランジスタＴSW（ｐチャネル型の電界効果トランジスタから成る）の導通状態／非導通状態が制御されることで、所定の電圧（この場合、電圧ＶＧ3）が選択され電圧ＶDacとして出力される。尚、導通状態であるトランジスタＴSWを太い実線で示し、非導通状態であるトランジスタＴSWを細線の破線で示した。後述する他の図面においても同様である。
【００７２】
図６に示したデジタルアナログ変換回路１０２’では、トランジスタＴSWの総数は５１０個となる。１０ビット階調に対応するとすれば、トランジスタＴSWの総数は略４倍となり、回路規模が拡大する。
【００７３】
そこで、第１の実施形態に係るソースドライバ１００にあっては、デコード型のデジタルアナログ変換回路を用いる。これは、入力階調に対応するデジタル信号を論理回路においてマージし、一度に選択できるアナログ信号数を増やした構成である。従って、レベルシフタの次にデコード処理のための論理回路が配される構成になる。
【００７４】
図７は、第１の実施形態に係るソースドライバの構成を説明するための模式的な回路図である。尚、図４と同様に、第ｎ’列目の画素群に対応するソースドライバ１００の部分の構成を示す。図示の都合上、増幅回路１０３と分配回路１０４の記載は省略されている。
【００７５】
図７に示すデジタルアナログ変換回路１０２は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部１０２Ａ、及び、
デコード部１０２Ａの出力に応じて電圧を選択して出力する選択回路１０２Ｂ、
を含んでいる。そして、デコード部１０２Ａの内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号ＥＮ１で制御されるスイッチング素子が配されている。第１の実施形態にあっては、制御信号ＥＮ１で制御されるスイッチング素子は、デコード部１０２Ａの内部に配されている。
【００７６】
デコード部１０２ＡはＮＡＮＤゲートから構成されている。より具体的には、デコード部１０２Ａは、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る。図に示す例では、一対のＮＡＮＤゲートから成るユニットが４つ配列されている。第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている。そして、第１の態様に係るデジタルアナログ変換回路の駆動方法にあっては、ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御する。
【００７７】
以上の詳しい内容については、後述する図１５ないし図１８を参照して、後で詳しく説明する。
【００７８】
デコード部１０２Ａを有した構成であっても、８ビット階調の場合、電圧ＶＧ0ないし電圧ＶＧ255といった２５６種の電圧から、階調値に対応する１つの電圧を選択することには変わりない。しかしながら、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットによって４つのデータが選別できるので、電圧ＶＧ0ないし電圧ＶＧ255から電圧を選択する選択回路１０２Ｂを構成するトランジスタＴSWの総数は３４０個で済む。従って、トーナメント型のデジタルアナログ変換回路に対して回路規模を縮小することができ、狭ピッチ化や小型化を図ることができる。
【００７９】
第１の実施形態にあっては、デコード部１０２Ａの内部に配されているスイッチング素子を制御信号ＥＮ１に基づいて制御することで、デコード部１０２Ａの動作に伴うノイズを軽減する。ここで、本開示の理解を助けるため、制御信号ＥＮ１で制御されるスイッチング素子を廃した構成である参考例のソースドライバの動作や課題について説明する。
【００８０】
図８は、参考例のソースドライバの構成を説明するための模式的な回路図である。参考例のソースドライバのデコード部を符号１０２Ａ’で示す。
【００８１】
図９は、参考例のソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図であって、映像信号の下位２ビットが［００］であるときの動作を示す。図１０は、図９に引き続き、参考例のソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図であって、映像信号の下位２ビットが［１１］であるときの動作を示す。
【００８２】
以下の説明において、ビット値が［０］である場合をローレベルまたは［Ｌ］、ビット値が［１］である場合をハイレベルまたは［Ｈ］で表す場合がある。説明の都合上、映像信号の下位２ビットの信号処理を行う部分について説明するが、上位６ビットの信号処理を行う部分においても、２ビット毎に同様の現象が生ずる。
【００８３】
映像信号ＬＤSigにおいて、下位２ビットが［００］のときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートを符号Ｎ＜００＞、下位２ビットが［０１］のときに電圧ＶＧ1を選択するように動作するＮＡＮＤゲートを符号Ｎ＜０１＞、下位２ビットが［１０］のときに電圧ＶＧ2を選択するように動作するＮＡＮＤゲートを符号Ｎ＜１０＞、下位２ビットが［１１］のときに電圧ＶＧ3を選択するように動作するＮＡＮＤゲートを符号Ｎ＜１１＞と表す。また、ＮＡＮＤゲートＮ＜００＞，Ｎ＜０１＞，Ｎ＜１０＞，Ｎ＜１１＞の出力を、符号ＯＵＴ＿０，ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３で示す。
【００８４】
ソースドライバに入力される映像信号ＬＤSigにおいて、下位２ビットが［００］から［１１］に変化する場合を想定する。図１１は、図９に示す状態から図１０に示す状態に移行する場合の模式的なタイミングチャートである。図１１において、符号ＶLLは、低電圧のデジタル信号である映像信号ＬＤSigがハイレベルであるときの電圧を示す。電圧ＶLLは例えば１．８ボルト程度の値である。
【００８５】
映像信号ＬＤSigの下位２ビットが［００］であるとき、ＮＡＮＤゲートＮ＜００＞，Ｎ＜０１＞，Ｎ＜１０＞，Ｎ＜１１＞の出力は、［Ｌ］（電圧ＶSS），［Ｈ］（電圧ＶDD），［Ｈ］（電圧ＶDD），［Ｈ］（電圧ＶDD）である。
【００８６】
映像信号ＬＤSigの下位２ビットが［１１］に変化すると、先ず、レベルシフタ１０１に入力される信号Ｄ＜０＞，Ｄ＜１＞が変化する。レベルシフタ１０１を通ってレベル変換（昇圧）された信号ＤSigは、トランジェントを持った波形となり、ＮＡＮＤゲートに入力される。
【００８７】
図１２Ａは、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］から［１１］に移行するときの動作を説明するための模式的な回路図である。図１２Ｂは、映像信号の下位２ビットが［００］から［１１］に移行するときのＮＡＮＤゲートの入力信号を説明するための模式的なタイミングチャートである。
【００８８】
上述したように、レベルシフタ１０１を通ってレベル変換（昇圧）された信号ＤSigは、トランジェントを持った波形となり、ＮＡＮＤゲートに入力される。従って、下位２ビットが［００］から［１１］に遷移するとき、ＮＡＮＤゲートＮ＜００＞に入力されるｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞は、ハイレベルである電圧ＶDDからローレベルである電圧ＶSSに向かってある傾きを持って変化する。この間に、ＮＡＮＤゲートは論理不定となり、貫通電流が流れる。以下、図１３を参照して詳しく説明する。
【００８９】
図１３Ａは、映像信号の下位２ビットが［００］から［１１］に移行するときの遷移期間においてＮＡＮＤゲートに流れる貫通電流を説明するための模式的な回路図である。図１３Ｂは、遷移期間においてＮＡＮＤゲートに流れる貫通電流を説明するための模式的なタイミングチャート及びグラフである。
【００９０】
ここでは、ＮＡＮＤゲートの出力回路は、ｐチャネル型のトランジスタＴ1a，Ｔ1b、ｎチャネル型のトランジスタＴ2a，Ｔ2bから構成されているとして説明する。ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞が共にハイレベルである電圧ＶDDであるとき、ｐチャネル型のトランジスタＴ1a，Ｔ1bは非導通状態、ｎチャネル型のトランジスタＴ2a，Ｔ2bは導通状態である。従って、ローレベルである電圧ＶSSが出力される（図１３Ａの左図を参照）。一方、ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞が共にローレベルである電圧ＶSSであるとき、ｐチャネル型のトランジスタＴ1a，Ｔ1bは導通状態、ｎチャネル型のトランジスタＴ2a，Ｔ2bは非導通状態である。従って、ハイレベルである電圧ＶDDが出力される（図１３Ａの右図を参照）。
【００９１】
しかしながら、映像信号の下位２ビットが［００］から［１１］に移行するときの遷移期間において、ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞は、電圧ＶDDと電圧ＶSSとの間の電圧となり、例えば、論理不定となるような電圧ＶMidといった状態になる。このとき、トランジスタＴ1a，Ｔ1b，Ｔ2a，Ｔ2bが全て導通状態となり、これらを介して電源電圧側から接地電圧側に貫通電流Ｉ1が流れる（図１３Ａの中央図を参照）。ＮＡＮＤゲートの構成や動作条件にもよるが、ＮＡＮＤゲート１つにつき、数十〜百マイクロアンペア程度の貫通電流が流れる。
【００９２】
また、映像信号の下位２ビットが［００］から［１１］に移行するときには、ＮＡＮＤゲートの出力が供給される制御線ＣＬへの充放電に伴う電流も流れる。以下、図１４を参照して説明する。
【００９３】
図１４Ａは、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］から［１１］に移行する場合にＮＡＮＤゲートの出力から流れる電流を説明するための模式的な回路図である。図１４Ｂは、遷移期間においてＮＡＮＤゲートの出力からに流れる電流を説明するための模式的なタイミングチャート及びグラフである。
【００９４】
ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞が共にハイレベルである電圧ＶDDであるとき、ｐチャネル型のトランジスタＴ1a，Ｔ1bは非導通状態、ｎチャネル型のトランジスタＴ2a，Ｔ2bは導通状態である。従って、ＮＡＮＤゲートからローレベルである電圧ＶSSが出力され、制御線ＣＬに供給される。制御線ＣＬの容量成分ＣDacには、電圧ＶSSに応じた電荷が保持される（図１４Ａの左図参照）。
【００９５】
ここで、ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞が共にローレベルである電圧ＶSSに移行すると、ＮＡＮＤゲートからハイレベルである電圧ＶDDが出力され、制御線ＣＬに供給される（図１４Ａの右図参照）。電圧変化に伴い容量成分ＣDacを充放電するように電流Ｉ2が流れる。ＮＡＮＤゲートの構成や動作条件にもよるが、ＮＡＮＤゲート１つにつき、数十マイクロアンペア程度の充放電電流が流れる。結果として、論理不定状態から次の論理確定までの間に、上述した貫通電流Ｉ1に充放電電流Ｉ2を加えた電流が、ＮＡＮＤゲートを流れる。
【００９６】
以上、映像信号の下位２ビットの信号処理を行う部分について説明したが、上位６ビットの信号処理を行う部分においても、２ビット毎に同様の現象が生ずる。結果として、第ｎ’列目の画素群に対応するソースドライバ１００の部分１００n'の部分について、遷移期間においてＮＡＮＤゲートに流れる電流は数百マイクロアンペアといった値となる。従って、ソースドライバ１００全体では、数百ミリアンペアないし千ミリアンペア程度とといった値となる。
【００９７】
電源電圧ＶDDや接地電圧ＶSSを供給する給電線も多少の抵抗値を有することは避けられない。数百ミリアンペアないし千ミリアンペア程度の電流が流れると、給電線の抵抗による電圧降下が生じ、結果として、電源電圧ＶDDや接地電圧ＶSSが変動する。これは、例えばデジタルアナログ変換回路の後段に位置する増幅回路１０３の動作などに影響を与える要因となり、表示画面にフリッカや周期的なノイズを発生させる。
【００９８】
以上、制御信号ＥＮ１で制御されるスイッチング素子を廃した構成である参考例のソースドライバの動作や課題について説明した。
【００９９】
第１の実施形態のソースドライバにあっては、ＮＡＮＤゲートに貫通電流が流れないようにすることで、遷移期間においてＮＡＮＤゲートに流れる電流を軽減する。以下、図を参照して、詳しく説明する。
【０１００】
図１５は、第１の実施形態に係るソースドライバにおける下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図である。
【０１０１】
図に示すように、デコード処理の対象となるビット信号とは異なる制御信号ＥＮ１は、各ＮＡＮＤゲートに共通に入力される。制御信号ＥＮ１によって、ＮＡＮＤゲートの内部に配されている第１のスイッチング素子の導通／非導通が制御される。
【０１０２】
図１６Ａは、第１の実施形態に係るソースドライバに用いられるＮＡＮＤゲートの模式図である。図１６Ｂは、図１６Ａに示すＮＡＮＤゲートの模式的な回路図である。
【０１０３】
図１６Ｂに示すように、ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子Ｓ1a，Ｓ1bが配されている。第１の実施形態に係るソースドライバに用いられるＮＡＮＤゲートの回路構成は、上述した図１３Ａで示す回路にスイッチング素子Ｓ1a，Ｓ1bを追加した構成である。
【０１０４】
スイッチング素子Ｓ1aはｐチャネル型のトランジスタ、スイッチング素子Ｓ1bはｎチャネル型のトランジスタから成る。一方のスイッチング素子Ｓ1aは、ＮＡＮＤゲートの出力回路の出力端と電源電圧ＶDD側との間の部分に直列に接続されている。他方のスイッチング素子Ｓ1bは、ＮＡＮＤゲートの出力回路の出力端と接地電圧側との間の部分に直列に接続されている。一対のスイッチング素子Ｓ1a，Ｓ1bは同じ制御信号ＥＮ１によって制御される。尚、導電型の相違に対応するために、スイッチング素子Ｓ1bには、インバータを介して制御信号ＥＮ１が入力される。
【０１０５】
第１のスイッチング素子Ｓ1a，Ｓ1bは、制御信号ＥＮ１によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される。以下、図１７及び図１８を参照して、詳しく説明する。
【０１０６】
図１７Ａは、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］から［１１］に移行するときの動作を説明するための模式的な回路図である。図１７Ｂは、映像信号の下位２ビットが［００］から［１１］に移行するときのＮＡＮＤゲートの入力信号を説明するための模式的なタイミングチャートである。
【０１０７】
説明の都合上、映像信号の下位２ビットの信号処理を行う部分について説明するが、上位６ビットの信号処理を行う部分においても、２ビット毎に同様の動作となる。
【０１０８】
制御信号ＥＮ１は、基本的には、映像信号の書き換わりに同期した矩形パルスとして供給される。例えば、表示装置の水平走査期間の始期に同期するようにして生成することができる。図１７Ｂに示す制御信号ＥＮ１がローレベルとされる期間の長さは、例えば実機等を用いた測定によって、上述した遷移期間を含むような所定の長さに設定すればよい。
【０１０９】
図１８は、映像信号の下位２ビットが［００］であるときに電圧ＶＧ0を選択するように動作するＮＡＮＤゲートにおいて、映像信号の下位２ビットが［００］であるとき、映像信号の下位２ビットが［００］から［１１］に遷移するとき、及び、映像信号の下位２ビットが［１１］であるときの動作を説明するための模式的な回路図である。
【０１１０】
ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞が共にハイレベルである電圧ＶDDであるとき、ｐチャネル型のトランジスタＴ1a，Ｔ1bは非導通状態、ｎチャネル型のトランジスタＴ2a，Ｔ2bは導通状態、第１のスイッチング素子Ｓ1a，Ｓ1bは導通状態である。従って、ローレベルである電圧ＶSSが出力される（図１８の左図を参照）。
【０１１１】
映像信号の下位２ビットが［００］から［１１］に移行するときの遷移期間において、ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞は、電圧ＶDDと電圧ＶSSとの間の電圧となり、例えば、論理不定となるような電圧ＶMidといった状態になる。このとき、トランジスタＴ1a，Ｔ1b，Ｔ2a，Ｔ2bが全て導通状態となる。しかしながら、第１のスイッチング素子Ｓ1a，Ｓ1bは非導通状態である（図１８の中央図を参照）。従って、電源電圧側と接地電圧側との間に貫通電流は流れない。
【０１１２】
ｘｏｕｔ＜１＞及びｘｏｕｔ＜０＞が共にローレベルである電圧ＶSSであるとき、ｐチャネル型のトランジスタＴ1a，Ｔ1bは導通状態、ｎチャネル型のトランジスタＴ2a，Ｔ2bは非導通状態、第１のスイッチング素子Ｓ1a，Ｓ1bは導通状態である。従って、ハイレベルである電圧ＶDDが出力される（図１８の右図を参照）。
【０１１３】
以上説明したように、ＮＡＮＤゲートに貫通電流は流れない。これによって、遷移期間においてＮＡＮＤゲートに流れる電流が軽減されるので、電源電圧ＶDDや接地電圧ＶSSの変動も軽減される。
【０１１４】
尚、映像信号は書き換わるがビット情報は不変といった場合には、遷移期間による論理不定といった現象が生じない。従って、書き換え前のビット情報との相違があるときに限り上述した制御を行うといった構成であってもよい。
【０１１５】
［第２の実施形態］
第２の実施形態も、本開示の第１の態様に係る、デジタルアナログ変換回路、ソースドライバ、及び、表示装置に関する。また、本開示の第２の態様に係るデジタルアナログ変換回路の駆動方法に関する。
【０１１６】
第２の実施形態に係る表示装置１Ａの模式図は、図１において表示装置１を表示装置１Ａと読み替え、ソースドライバ１００をソースドライバ１００Ａと読み替えればよい。
【０１１７】
図１９は、第２の実施形態に係るソースドライバの構成を説明するための模式的な回路図である。尚、図４と同様に、第ｎ’列目の画素群に対応するソースドライバの部分の構成を示す。図示の都合上、増幅回路１０３と分配回路１０４の記載は省略されている。図２０は、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作を説明するための模式的な回路図である。
【０１１８】
図１９に示すデジタルアナログ変換回路１１０２は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部１０２Ａ’、及び、
デコード部１０２Ａ’の出力に応じて電圧を選択して出力する選択回路１０２Ｂ、
を含んでいる。
【０１１９】
デコード部１０２Ａ’の構成は、第１の実施形態において図９を参照して説明した構成である。そして、デコード部１０２Ａ’の出力部側には、デコード処理の対象となるビット信号とは異なる制御信号ＥＮ２，ＥＮ３で制御されるスイッチング素子Ｓ2，Ｓ3が配されている。符号１０２Ｓは、スイッチング素子の配置部分を示す。
【０１２０】
より具体的には、デコード部１０２Ａ’の出力部側に、デコード部１０２Ａ’に対応する選択回路１０２Ｂの各制御線ＣＬに対応して、第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）、及び、第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）が配されている。これらは、ｐチャネル型のトランジスタから成る。
【０１２１】
デコード部の出力部は、第２のスイッチング素子Ｓ2を介して、デコード部に対応する選択回路の制御線ＣＬに接続されている。選択回路の各制御線ＣＬは、第３のスイッチング素子Ｓ3を介して、それぞれが接続されている。そして、第２の態様に係るデジタルアナログ変換回路の駆動方法にあっては、デコード部の出力が遷移する際に、デコード部の出力部と選択回路の制御線ＣＬとの接続を遮断した状態で選択回路の各制御線ＣＬを短絡するように制御する。
【０１２２】
第１の実施形態において、デコード部１０２Ａ’を用いた参考例のソースドライバにおける充放電電流Ｉ2について、図９ないし図１３、及び、図１４を参照して説明をした。図２１は、図９に示す参考例のソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作および充放電電流Ｉ2を示す模式的なタイミングチャート及びグラフである。
【０１２３】
デコード部１０２Ａ’の出力部側には、デコード部１０２Ａ’に対応する選択回路１０２Ｂの各制御線ＣＬに対応して、第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）、及び、第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）が配されている。これらは、ｐチャネル型のトランジスタから成る。
【０１２４】
第２の実施形態は、図２１に示す充放電電流Ｉ2を軽減することを目的とする。以下説明するように、デコード部の出力が遷移する際に、デコード部の出力部と選択回路の制御線ＣＬとの接続を遮断した状態で選択回路の各制御線ＣＬを短絡するように制御する。
【０１２５】
図２２は、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的なタイミングチャート及びグラフである。図２３ないし図２８は、第２の実施形態に係るソースドライバにおいて映像信号の下位２ビットの信号処理を行う部分の動作において、映像信号の下位２ビットが［００］から［１１］に遷移するときの動作を説明するための模式的な回路図である。尚、これらの図における符号ＡＯＴ＿０，ＡＯＴ＿１，ＡＯＴ＿２，ＡＯＴ＿３は、各制御線ＣＬの電位または電圧を表す。第３のスイッチング素子Ｓ3が導通状態であれば、これらは、ＮＡＮＤゲートの出力電圧ＯＵＴ＿０，ＯＵＴ＿１，ＯＵＴ＿２，ＯＵＴ＿３と一致する。
【０１２６】
［期間Ａ］（図２２、及び、図２３参照）
この期間は、映像信号の下位２ビットが［００］、制御信号ＥＮ２はローレベル、制御信号ＥＮ３はハイレベルである。第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）は導通状態、第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）は非導通状態である。ＮＡＮＤゲートＮ＜００＞の出力ＯＵＴ＿０はローレベル、他のＮＡＮＤゲートの出力はハイレベルである。従って、ＮＡＮＤゲートＮ＜００＞に接続される制御線ＣＬによって、電圧ＶＧ0を選択するトランジスタのみ導通状態となる。
【０１２７】
［期間Ｂ］（図２２、及び、図２４参照）
映像信号の下位２ビットが［００］の状態で、制御信号ＥＮ２がローレベルからハイレベルに切り換えられる。これによって、第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）は非導通状態となる。第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）は非導通状態を維持する。ＮＡＮＤゲートの出力と制御線ＣＬの接続は、電気的に遮断される。制御線ＣＬには容量成分があるので、制御線ＣＬの電圧ＡＯＴ＿０，ＡＯＴ＿１，ＡＯＴ＿２，ＡＯＴ＿３は、基本的には従前の状態を保つ。具体的には、電圧ＡＯＴ＿０はＶSS、電圧ＡＯＴ＿１，ＡＯＴ＿２，ＡＯＴ＿３はＶDDである。
【０１２８】
［期間Ｃ］（図２２、図２５、図２６、及び、図２７参照）
次いで、映像信号の下位２ビットが［００］の状態で、制御信号ＥＮ３はハイレベルからローレベルに切り替えられる。第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）は導通状態となる。第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）は非導通状態を維持する（図２５参照）。
【０１２９】
この結果、ＮＡＮＤゲートの出力と制御線ＣＬとの接続が電気的に遮断された状態で、各制御線ＣＬは第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）によって導通し、同一電圧（電位）となる。基本的には、期間Ａにおいて制御線ＣＬの容量成分に蓄えられた電荷が再配分される。具体的には、電圧ＡＯＴ＿１，ＡＯＴ＿２，ＡＯＴ＿３，ＡＯＴ＿４は、概ね（３／４）×ＶDDといった値となる。
【０１３０】
次いで、映像信号の下位２ビットが［００］から［１１］に移行する。ＮＡＮＤゲートＮ＜１１＞の出力ＯＵＴ＿３はローレベル、他のＮＡＮＤゲートの出力はハイレベルである（図２６）。その後、制御信号ＥＮ３はローレベルからハイレベルに切り換えられ、第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）は非導通状態となる。第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）は非導通状態を維持する（図２７参照）。
【０１３１】
［期間Ｄ］（図２２、及び、図２８参照）
映像信号の下位２ビットが［１１］の状態で、制御信号ＥＮ２がハイレベルからローレベルに切り換えられる。これによって、第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）は導通状態となる。第２のスイッチング素子Ｓ2（Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d）は非導通状態を維持する。
【０１３２】
ＮＡＮＤゲートＮ＜１１＞の出力ＯＵＴ＿３はローレベル、他のＮＡＮＤゲートの出力はハイレベルである。ＮＡＮＤゲートの出力と制御線ＣＬが電気的に接続されているので、ＮＡＮＤゲートＮ＜１１＞に接続される制御線ＣＬによって、電圧ＶＧ3を選択するトランジスタのみ導通状態となる。
【０１３３】
以上の動作によれば、［期間Ｄ］において、電圧ＡＯＴ＿０，ＡＯＴ＿１，ＡＯＴ＿２，ＡＯＴ＿３は、概ね（３／４）×ＶDDである状態から、電圧ＡＯＴ＿０，ＡＯＴ＿１，ＡＯＴ＿２は電圧ＶDD、電圧ＡＯＴ＿３は電圧ＶSSに遷移する。電圧変化の幅が約２５％少なくなっているので、充放電電流Ｉ2も約２５％程度抑制される。
【０１３４】
制御信号ＥＮ２，ＥＮ３は、例えば、表示装置の水平走査期間の始期に同期するようにして生成すればよい。尚、映像信号は書き換わるがビット情報は不変といった場合には、充放電電流は流れない。従って、書き換え前のビット情報との相違があるときに限り上述した制御を行うといった構成であってもよい。
【０１３５】
［第３の実施形態］
第３の実施形態も、本開示の第１の態様に係る、デジタルアナログ変換回路、ソースドライバ、及び、表示装置に関する。また、本開示の第３の態様に係るデジタルアナログ変換回路の駆動方法に関する。
【０１３６】
第３の実施形態は、第１の実施形態と第２の実施形態とを組み合わせた構成である。これによって、貫通電流と充放電電流とを共に軽減することができる。
【０１３７】
第３の実施形態に係る表示装置１Ｂの模式図は、図１において表示装置１を表示装置１Ｂと読み替え、ソースドライバ１００をソースドライバ１００Ｂと読み替えればよい。
【０１３８】
図２９は、第３の実施形態に係るソースドライバの構成を説明するための模式的な回路図である。尚、図４と同様に、第ｎ’列目の画素群に対応するソースドライバの部分の構成を示す。図示の都合上、増幅回路１０３と分配回路１０４の記載は省略されている。
【０１３９】
第３の実施形態におけるデジタルアナログ変換回路の駆動方法にあっては、ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御し、更に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する。前者の制御は、第１の実施形態において説明した制御と同様であり、後者の制御は、第２の実施形態において説明した制御と同様である。従って、説明は省略する。
【０１４０】
この構成にあっては、ＮＡＮＤゲートの貫通電流を防ぐための制御信号ＥＮ１を使って、第３のスイッチング素子Ｓ3（Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d）を制御することができる。尚、導電性の相違に対処するために、制御信号ＥＮ１は、反転回路を介して第３のスイッチング素子Ｓ3に供給すればよい。
【０１４１】
［電子機器］
以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることができる。一例として、例えば、テレビジョンセット、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯電話機等の携帯端末装置、ビデオカメラ、ヘッドマウントディスプレイ（頭部装着型ディスプレイ）等の表示部として用いることができる。
【０１４２】
本開示の表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やフレキシブルプリントサーキット（ＦＰＣ）などが設けられていてもよい。以下に、本開示の表示装置を用いる電子機器の具体例として、デジタルスチルカメラ及びヘッドマウントディスプレイを例示する。但し、ここで例示する具体例は一例に過ぎず、これに限られるものではない。
【０１４３】
（具体例１）
図３０は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図３０Ａにその正面図を示し、図３０Ｂにその背面図を示す。レンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、例えば、カメラ本体部（カメラボディ）３１１の正面右側に交換式の撮影レンズユニット（交換レンズ）３１２を有し、正面左側に撮影者が把持するためのグリップ部３１３を有している。
【０１４４】
そして、カメラ本体部３１１の背面略中央にはモニタ３１４が設けられている。モニタ３１４の上部には、ビューファインダ（接眼窓）３１５が設けられている。撮影者は、ビューファインダ３１５を覗くことによって、撮影レンズユニット３１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。
【０１４５】
上記の構成のレンズ交換式一眼レフレックスタイプのデジタルスチルカメラにおいて、そのビューファインダ３１５として本開示の表示装置を用いることができる。すなわち、本例に係るレンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、そのビューファインダ３１５として本開示の表示装置を用いることによって作製される。
【０１４６】
（具体例２）
図３１は、ヘッドマウントディスプレイの外観図である。ヘッドマウントディスプレイは、例えば、眼鏡形の表示部４１１の両側に、使用者の頭部に装着するための耳掛け部４１２を有している。このヘッドマウントディスプレイにおいて、その表示部４１１として本開示の表示装置を用いることができる。すなわち、本例に係るヘッドマウントディスプレイは、その表示部４１１として本開示の表示装置を用いることによって作製される。
【０１４７】
（具体例３）
図３２は、シースルーヘッドマウントディスプレイの外観図である。シースルーヘッドマウントディスプレイ５１１は、本体部５１２、アーム５１３および鏡筒５１４で構成される。
【０１４８】
本体部５１２は、アーム５１３および眼鏡５００と接続される。具体的には、本体部５１２の長辺方向の端部はアーム５１３と結合され、本体部５１２の側面の一側は接続部材を介して眼鏡５００と連結される。なお、本体部５１２は、直接的に人体の頭部に装着されてもよい。
【０１４９】
本体部５１２は、シースルーヘッドマウントディスプレイ５１１の動作を制御するための制御基板や、表示部を内蔵する。アーム５１３は、本体部５１２と鏡筒５１４とを接続させ、鏡筒５１４を支える。具体的には、アーム５１３は、本体部５１２の端部および鏡筒５１４の端部とそれぞれ結合され、鏡筒５１４を固定する。また、アーム５１３は、本体部５１２から鏡筒５１４に提供される画像に係るデータを通信するための信号線を内蔵する。
【０１５０】
鏡筒５１４は、本体部５１２からアーム５１３を経由して提供される画像光を、接眼レンズを通じて、シースルーヘッドマウントディスプレイ５１１を装着するユーザの目に向かって投射する。このシースルーヘッドマウントディスプレイ５１１において、本体部５１２の表示部に、本開示の表示装置を用いることができる。
【０１５１】
［その他］
なお、本開示の技術は以下のような構成も取ることができる。
［Ａ１］
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
デジタルアナログ変換回路。
［Ａ２］
デコード部はＮＡＮＤゲートから構成されており、
第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている、
上記［Ａ１］に記載のデジタルアナログ変換回路。
［Ａ３］
ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子が配されており、
一方のスイッチング素子は、出力回路の出力端と電源電圧側との間の部分に直列に接続されており、
他方のスイッチング素子は、出力回路の出力端と接地電圧側との間の部分に直列に接続されている、
上記［Ａ２］に記載のデジタルアナログ変換回路。
［Ａ４］
一対のスイッチング素子は同じ制御信号によって制御される、
上記［Ａ３］に記載のデジタルアナログ変換回路。
［Ａ５］
デコード部は、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る、
上記［Ａ２］ないし［Ａ４］のいずれかに記載のデジタルアナログ変換回路。
［Ａ６］
第１のスイッチング素子は、制御信号によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される、
上記［Ａ２］ないし［Ａ５］のいずれかに記載のデジタルアナログ変換回路。
［Ａ７］
デコード部の出力部側には、デコード部に対応する選択回路の各制御線に対応して、第２のスイッチング素子、及び、第３のスイッチング素子が配されており、
デコード部の出力部は、第２のスイッチング素子を介して、デコード部に対応する選択回路の制御線に接続されており、
選択回路の各制御線は、第３のスイッチング素子を介して、それぞれが接続されている、
上記［Ａ１］ないし［Ａ６］のいずれかに記載のデジタルアナログ変換回路。
［Ａ８］
デコード部の出力が遷移する際にデコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように、制御信号によって、第２のスイッチング素子および第３のスイッチング素子が制御される、
上記［Ａ７］に記載のデジタルアナログ変換回路。
【０１５２】
［Ｂ１］
デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバであって、
階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
ソースドライバ。
［Ｂ２］
デコード部はＮＡＮＤゲートから構成されており、
第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている、
上記［Ｂ１］に記載のソースドライバ。
［Ｂ３］
ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子が配されており、
一方のスイッチング素子は、出力回路の出力端と電源電圧側との間の部分に直列に接続されており、
他方のスイッチング素子は、出力回路の出力端と接地電圧側との間の部分に直列に接続されている、
上記［Ｂ２］に記載のソースドライバ。
［Ｂ４］
一対のスイッチング素子は同じ制御信号によって制御される、
上記［Ｂ３］に記載のソースドライバ。
［Ｂ５］
デコード部は、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る、
上記［Ｂ２］ないし［Ｂ４］のいずれかに記載のソースドライバ。
［Ｂ６］
第１のスイッチング素子は、制御信号によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される、
上記［Ｂ２］ないし［Ｂ５］のいずれかに記載のソースドライバ。
［Ｂ７］
デコード部の出力部側には、デコード部に対応する選択回路の各制御線に対応して、第２のスイッチング素子、及び、第３のスイッチング素子が配されており、
デコード部の出力部は、第２のスイッチング素子を介して、デコード部に対応する選択回路の制御線に接続されており、
選択回路の各制御線は、第３のスイッチング素子を介して、それぞれが接続されている、
上記［Ｂ１］ないし［Ｂ６］のいずれかに記載のソースドライバ。
［Ｂ８］
デコード部の出力が遷移する際にデコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように、制御信号によって、第２のスイッチング素子および第３のスイッチング素子が制御される、
上記［Ｂ７］に記載のソースドライバ。
【０１５３】
［Ｃ１］
表示部、及び、デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバを含んでおり、
ソースドライバは、階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
表示装置。
［Ｃ２］
表示部とソースドライバとは共通の半導体基板上に一体として形成されている、
上記［Ｃ１］に記載の表示装置。
［Ｃ３］
デコード部はＮＡＮＤゲートから構成されており、
第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている、
上記［Ｃ１］または［Ｃ２］に記載の表示装置。
［Ｃ４］
ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子が配されており、
一方のスイッチング素子は、出力回路の出力端と電源電圧側との間の部分に直列に接続されており、
他方のスイッチング素子は、出力回路の出力端と接地電圧側との間の部分に直列に接続されている、
上記［Ｃ３］に記載の表示装置。
［Ｃ５］
一対のスイッチング素子は同じ制御信号によって制御される、
上記［Ｃ４］に記載の表示装置。
［Ｃ６］
デコード部は、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る、
上記［Ｃ３］ないし［Ｃ５］のいずれかに記載の表示装置。
［Ｃ７］
第１のスイッチング素子は、制御信号によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される、
上記［Ｃ３］ないし［Ｃ６］のいずれかに記載の表示装置。
［Ｃ８］
デコード部の出力部側には、デコード部に対応する選択回路の各制御線に対応して、第２のスイッチング素子、及び、第３のスイッチング素子が配されており、
デコード部の出力部は、第２のスイッチング素子を介して、デコード部に対応する選択回路の制御線に接続されており、
選択回路の各制御線は、第３のスイッチング素子を介して、それぞれが接続されている、
上記［Ｃ１］ないし［Ｃ７］のいずれかに記載の表示装置。
［Ｃ９］
デコード部の出力が遷移する際にデコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように、制御信号によって、第２のスイッチング素子および第３のスイッチング素子が制御される、
上記［Ｃ８］に記載の表示装置。
【０１５４】
［Ｄ１］
表示装置を備えた電子機器であって、
表示装置は、
表示部と、デジタル信号として与えられる階調値に応じた電圧を表示部のデータ線に供給するために用いられるソースドライバとを含んでおり、
ソースドライバは、階調値に対応する電圧を選択して出力するデジタルアナログ変換回路を有しており、
デジタルアナログ変換回路は、
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでおり、
デコード部の内部および出力部側の少なくとも一方には、デコード処理の対象となるビット信号とは異なる制御信号で制御されるスイッチング素子が配されている、
電子機器。
［Ｄ２］
表示部とソースドライバとは共通の半導体基板上に一体として形成されている、
上記［Ｄ１］に記載の電子機器。
［Ｄ３］
デコード部はＮＡＮＤゲートから構成されており、
第１のスイッチング素子は、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路に直列に接続されている、
上記［Ｄ１］または［Ｄ２］に記載の電子機器。
［Ｄ４］
ＮＡＮＤゲートには、第１のスイッチング素子として一対のスイッチング素子が配されており、
一方のスイッチング素子は、出力回路の出力端と電源電圧側との間の部分に直列に接続されており、
他方のスイッチング素子は、出力回路の出力端と接地電圧側との間の部分に直列に接続されている、
上記［Ｄ３］に記載の電子機器。
［Ｄ５］
一対のスイッチング素子は同じ制御信号によって制御される、
上記［Ｄ４］に記載の電子機器。
［Ｄ６］
デコード部は、２ビット処理に対応した一対のＮＡＮＤゲートから成るユニットが、複数配列されて成る、
上記［Ｄ３］ないし［Ｄ５］のいずれかに記載の電子機器。
［Ｄ７］
第１のスイッチング素子は、制御信号によって、ＮＡＮＤゲートの出力が遷移する際に出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御される、
上記［Ｄ３］ないし［Ｄ６］のいずれかに記載の電子機器。
［Ｄ８］
デコード部の出力部側には、デコード部に対応する選択回路の各制御線に対応して、第２のスイッチング素子、及び、第３のスイッチング素子が配されており、
デコード部の出力部は、第２のスイッチング素子を介して、デコード部に対応する選択回路の制御線に接続されており、
選択回路の各制御線は、第３のスイッチング素子を介して、それぞれが接続されている、
上記［Ｄ１］ないし［Ｄ７］のいずれかに記載の電子機器。
［Ｄ９］
デコード部の出力が遷移する際にデコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように、制御信号によって、第２のスイッチング素子および第３のスイッチング素子が制御される、
上記［Ｄ８］に記載の電子機器。
【０１５５】
［Ｅ１］
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うＮＡＮＤゲートから構成されているデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御する、
デジタルアナログ変換回路の駆動方法。
［Ｆ１］
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
デコード部の出力が遷移する際に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する、
デジタルアナログ変換回路の駆動方法。
［Ｇ１］
デジタル信号の所定の部分におけるビット信号に応じてデコード処理を行うＮＡＮＤゲートから構成されているデコード部、及び、
デコード部の出力に応じて電圧を選択して出力する選択回路、
を含んでいるデジタルアナログ変換回路の駆動方法であって、
ＮＡＮＤゲートの出力が遷移する際に、ＮＡＮＤゲートの出力回路における電源電圧側と接地電圧側との間の経路を遮断するように制御し、更に、デコード部の出力部と選択回路の制御線との接続を遮断した状態で選択回路の各制御線を短絡するように制御する、
デジタルアナログ変換回路の駆動方法。
【符号の説明】
【０１５６】
１，１Ａ，１Ｂ・・・表示装置、２・・・表示部、１０・・・表示素子、２０・・・半導体基板、２１・・・ｎ型ウェル、２２・・・素子分離領域、３１・・・ゲート絶縁層、３１’・・・絶縁層、３２・・・ゲート電極、３２’・・・他方の電極、３３・・・層間絶縁層、３４・・・一方の電極、３５，３６・・・コンタクトホール、３７・・・配線、４０・・・層間絶縁層、５１・・・アノード電極、５２・・・正孔輸送層、発光層、及び、電子輸送層、５３・・・カソード電極、５４・・・第２層間絶縁層、５５，５６・・・コンタクトホール、６０・・・透明な基板、１００，１００Ａ，１００Ｂ・・・ソースドライバ、１０１・・・レベルシフタ、１０２，１０２’・・・デジタルアナログ変換回路、１０２Ａ，１０２Ａ’・・・デコード部、１０２Ｂ・・・選択回路、１０２Ｓ・・・スイッチング素子の配置部分、１０３・・・増幅回路、１０４・・・分配回路、１１０・・・垂直スキャナー、１２０・・・電源部、ＴＲW・・・書込みトランジスタ、ＴＲD・・・駆動トランジスタ、ＣS・・・容量部、ＥＬＰ・・・有機エレクトロルミネッセンス発光部、ＣEL・・・発光部ＥＬＰの容量、Ｃsub・・・補助容量、ＷＳ１・・・走査線、ＤＴＬ・・・データ線、ＰＳ１・・・給電線、ＰＳ２・・・共通給電線、Ｓ1a，Ｓ1b・・・第１のスイッチング素子、Ｓ2，Ｓ2a，Ｓ2b，Ｓ2c，Ｓ2d・・・第２のスイッチング素子、Ｓ3，Ｓ3a，Ｓ3b，Ｓ3c，Ｓ3d・・・第３のスイッチング素子、ＣＬ・・・制御線、３１１・・・カメラ本体部、３１２・・・撮影レンズユニット、３１３・・・グリップ部、３１４・・・モニタ、３１５・・・ビューファインダ、５００・・・眼鏡、５１１・・・シースルーヘッドマウントディスプレイ、５１２・・・本体部、５１３・・・アーム、５１４・・・鏡筒
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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