(57)【要約】【課題】  小さい回路面積で信号経路のバイアス電圧を定める機構を持ち、高い線形応答特性を有して、且つ入力同相反射の低い差動増幅回路を提供する。【解決手段】  差動増幅回路の入力端子Ｖ１およびＶ２を直列に接続する抵抗Ｒ１とＲ２に対し、抵抗Ｒ１とＲ２の接続点である差動グラウンドをトランジスタＭ５のドレインに接続する。トランジスタＭ４とＭ５でカレントミラーを形成し、そのドレイン間をコンデンサＣ３で接続する。差動増幅回路の入力バイアス電圧はトランジスタＭ４と回路グラウンドＧＮＤを接続する電流源によって制御可能であり、線形応答性に優れる。トランジスタＭ５のドレインすなわち差動グラウンドは、コンデンサＣ３がミラー比に応じた比率で拡大されたコンデンサで回路グラウンドＧＮＤに接続されていることと等しく、同相反射を低減する。【選択図】  図１
2017135595.tif 000002
【特許請求の範囲】
【請求項１】
入力のバイアス電圧を制御する差動増幅回路であって、
正相入力信号を第１コンデンサを介してベースに接続する第１トランジスタと、逆相入力信号を第２コンデンサを介してベースに接続する第２トランジスタと、第１および第２トランジスタのベースを差動入力の中点である差動グラウンドに接続する第１抵抗および第２抵抗とを有する差動増幅本体回路と、
前記差動グラウンドをベースおよびコレクタに接続する第３トランジスタと、前記差動グラウンドをドレインに接続する第５トランジスタと、第５トランジスタのゲートをゲートおよびドレインと接続する第４トランジスタと、第４トランジスタのドレインと回路全体のグラウンドを接続する第１電流源と、第４トランジスタのドレインと第５トランジスタのドレインを接続する第３コンデンサを有し、第４トランジスタのソースと第５トランジスタのソースを回路電源に接続するバイアス付与回路を備えることを特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路において、前記第３トランジスタのベースと回路全体のグラウンドを接続する第４コンデンサを更に設けることを特徴とする差動増幅回路。
【請求項３】
請求項１に記載の差動増幅回路において、前記第３トランジスタのベースとコレクタを接続する経路に代えて、第３トランジスタのコレクタにベースを接続し、第３トランジスタのベースにエミッタを接続し、およびコレクタを回路電源に接続する第６トランジスタを更に設けることを特徴とする差動増幅回路。
【請求項４】
請求項１に記載の差動増幅回路において、前記第１、第２、および第３トランジスタを、ｎｐｎトランジスタに代えて、ｎチャンネルＭＯＳトランジスタにより構成することを特徴とする差動増幅回路。
【請求項５】
請求項１乃至４のいずれかの請求項に記載の差動増幅回路を、１００ＧＢＡＳＥ−ＣＲ４リンクの仕様に準拠するケーブルアセンブリの受信側ＰＣＢ上に搭載したことを特徴とするケーブルアセンブリモジュール。
【請求項６】
請求項１乃至４のいずれかの請求項に記載の差動増幅回路を、１００ＧＢＡＳＥ−ＣＲ４リンクの仕様に準拠するケーブルアセンブリの送信側および受信側ＰＣＢ上に搭載したことを特徴とするケーブルアセンブリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路およびそれを搭載したケーブルアセンブリモジュールに関する。
【背景技術】
【０００２】
近年、大型計算機の性能向上、企業のビッグデータ利用、スマートフォンの普及により、情報ネットワークを流れる情報量は増加を続けている。そのため、情報ネットワークを構成する機器間通信の通信速度も増加を続けている。機器間を有線電気通信で接続する規格として、例えばツイナックスケーブルを使用したイーサネット（登録商標）がある。１９９８年の１０００ＢＡＳＥ−ＣＸ規格では１Ｇｂｐｓであった通信速度が、２０１４年の１００ＧＢＡＳＥ−ＣＲ４規格(非特許文献１)では１レーン当たり２５Ｇｂｐｓまで高速化している。
【０００３】
１００ＧＢＡＳＥ−ＣＲ４規格に対応したモジュール（cable assembly）では、以下に述べるような３点の仕様を備える必要がある。まず、モジュールの信号経路は、送信機器側と受信機器側の間でＤＣ（Direct Current）的に絶縁（AC−coupled）されている必要がある。次に、モジュールの信号経路は最大で差動１２００ｍＶの振幅を入力可能である必要がある。そして、モジュールの信号経路は差動反射（differential output return loss）｛入力側に反射して戻ってくる差動信号を、入力に対して損失を受けた結果であると見なした場合の損失の値｝および同相反射（common−mode to common−mode output return loss）｛入力側に反射して戻ってくる同相信号を、入力に対して損失を受けた結果であると見なした場合の損失の値｝の上限が定められている(非特許文献１)。
【０００４】
上記の仕様を満たす有線電気通信のモジュール（cable assembly）に搭載する差動増幅回路を検討するに際して、背景技術として、特許文献１に開示される低消費電力型ミキサ回路が挙げられる。
特許文献１に開示される回路は、携帯用通信機等で使用するのに好適なミキサ回路に係わり、図２に示すように、定電圧源である直流定電圧源Ｖccに対して、左側に示す１個の電流源カレントミラー用トランジスタＱ16から構成される電流源カレントミラー系の回路と、右側に示すローカル信号とキャリア信号とを混合するミキシング系の回路とが並列的に接続される構成である。
図２において、Ｑ11とＱ12は掛算用トランジスタ、Ｑ16は電流源カレントミラー用トランジスタ、Ｑ17はキャリア信号印加用＋電流源トランジスタ、Ｒ11〜Ｒ16は抵抗器、Ｃ11とＣ12はコンデンサ、Ｖ11はローカル信号発振回路、Ｖ12は高周波信号(キャリア信号)発振回路、Ａは電流源、Ｔ11とＴ12は出力端子を示し、Ｖccは直流定電圧源、Ｉ11〜Ｉ13は電流を示す。
【０００５】
この回路での特徴としては、１点鎖線で囲う領域１０内に示す回路では、キャリア信号用トランジスタＱ17は、コレクタには、掛算用トランジスタＱ11，Ｑ12のエミッタと接続されるが、ベースには、コンデンサＣ12を介して、高周波信号発振回路Ｖ12の出力が与えられる。
電流源カレントミラー用トランジスタＱ16のベースとコレクタとの間に抵抗器Ｒ14が接続され、トランジスタＱ17のベースに接続される抵抗器Ｒ15との接続点にコンデンサＣ11が接続される。コンデンサＣ11により高周波的に接地することにより、高周波信号発振回路Ｖ12の出力が、電流源カレントミラー用トランジスタＱ16側の動作に影響を与えることを回避している。
２個のトランジスタＱ16，Ｑ17のベース間に、直列接続した抵抗器Ｒ14，Ｒ15を挿入して、両トランジスタＱ16，Ｑ17のベース電流をバランスさせている。
このように構成することによって、キャリア信号用トランジスタＱ17を、電流源カレントミラー用トランジスタＱ16のペアとして機能すると共に、キャリア信号系の回路Ｖ12の入力用トランジスタとしても機能させている。
【０００６】
特許文献１の回路で、Ｖ11を抵抗などと見なして無視して、Ｖ12を１つの入力と見立てると、入力の信号源(Ｖ12)をコンデンサ(Ｃ12)を介して入力トランジスタ(Ｑ17)に接続することで入力と後段の回路をＤＣ的に絶縁し、入力トランジスタ(Ｑ17)に対してカレントミラー系を構成することでバイアス電圧を制御し、入力トランジスタ(Ｑ17)を抵抗(Ｒ15)とコンデンサ(Ｃ11)を介して回路グラウンドに接続することでＡＣ（Alternating Current）的に回路グラウンドに対する入力インピーダンスを定めている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−１１６２１６号公報
【非特許文献】
【０００８】
【非特許文献１】IEEE，“Physical Medium Dependent (PMD) sublayer and baseband medium，type 100GBASE−CR4”，IEEE P802.3bjTM /D3.2, Clause92，April 2014
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前記した１００ＧＢＡＳＥ−ＣＲ４規格に準拠するために備えるべき３点の仕様を満たす有線電気通信のモジュール（cable assembly）に搭載する差動増幅回路の案を本願発明者が検討した例を図３に示す。この差動増幅回路は、特許文献１の回路の特徴も有する。
【００１０】
入力端子Ｖ１およびＶ２は差動の信号端子であり、コンデンサＣ１は正相入力端子Ｖ１をトランジスタＱ１のベースに接続し、コンデンサＣ２は逆相入力端子Ｖ２をトランジスタＱ２のベースに接続し、それぞれ入力端子とＤＣ的に絶縁した状態で信号を差動増幅回路に入力する。
【００１１】
抵抗Ｒ１およびＲ２は、トランジスタＱ１のベースとトランジスタＱ２のベースの間を直列に接続する。高周波において入力端子Ｖ１およびＶ２から見た差動の入力インピーダンスを１００Ωとする場合、抵抗Ｒ１およびＲ２はそれぞれ５０Ωに設定され、Ｒ１とＲ２の接続点Ｐ１は差動グラウンドとなる。
トランジスタＱ１のコレクタが逆相出力端子Ｖ３、トランジスタＱ２のコレクタが正相出力端子Ｖ４である。
【００１２】
前記のＲ１とＲ２の接続点Ｐ１である差動グラウンドは、トランジスタＱ３のベースおよびコレクタに接続され、およびコンデンサＣ３を介して回路グラウンドＧＮＤに接続する。抵抗Ｒ８はトランジスタＱ３のエミッタと回路グラウンドＧＮＤを接続する。トランジスタＱ３は、トランジスタＱ１およびＱ２とカレントミラーを形成し、トランジスタＱ３のコレクタに流入する電流でトランジスタＱ３のベース電圧が決定し、そのベース電圧をＲ１とＲ２の接続点Ｐ１である差動グラウンドに接続することでトランジスタＱ１およびＱ２のベースに同相電圧を与え、トランジスタＱ１およびＱ２のバイアス電流を決定する。
【００１３】
以上の差動増幅回路案では、正相の入力抵抗Ｒ１と逆相の入力抵抗Ｒ２の接続点Ｐ１が差動グラウンド、回路全体のグラウンドが同相グラウンドとなり、差動グラウンドと同相グラウンドをコンデンサＣ３が接続する。１００ＧＢＡＳＥ−ＣＲ４規格において、差動入力インピーダンスは100Ω、同相入力インピーダンスは25Ωを基準としている。図３に示す差動増幅回路案でこれを実現するためには、入力抵抗を50Ωとし差動グラウンドと同相グラウンドを低いインピーダンスで接続する必要があり、そのためにはコンデンサＣ３に大きい容量値が必要とされる。
【００１４】
本願発明者は、図３に示す差動増幅回路の構成において、抵抗Ｒ１およびＲ２はそれぞれ５０Ωに設定し、コンデンサＣ３の容量を種々に変えて、シミュレーションによる検証を行い、前記した１００ＧＢＡＳＥ−ＣＲ４規格の同相反射の仕様を満足するために必要となるコンデンサＣ３の容量は、例えば15pF以上必要であることを確かめた。
このコンデンサＣ３の容量を例えば20pFとして回路上に実現するためには、差動増幅回路本体と同程度のサイズとなり、コストの増加要因となることが判明した。
【００１５】
本発明の目的は、小さい回路面積で、信号経路のバイアス電圧を定める機構を持ち、大きい入力振幅に対して線形応答特性を持ち、かつ入力の差動反射および同相反射が低い差動増幅回路を提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するために本発明の差動増幅回路を、入力のバイアス電圧を制御する差動増幅回路であって、正相入力信号を第１コンデンサを介してベースに接続する第１トランジスタと、逆相入力信号を第２コンデンサを介してベースに接続する第２トランジスタと、第１および第２トランジスタのベースを差動入力の中点である差動グラウンドに接続する第１抵抗および第２抵抗とを有する差動増幅本体回路と、前記差動グラウンドをベースおよびコレクタに接続する第３トランジスタと、前記差動グラウンドをドレインに接続する第５トランジスタと、第５トランジスタのゲートをゲートおよびドレインと接続する第４トランジスタと、第４トランジスタのドレインと回路全体のグラウンドを接続する第１電流源と、第４トランジスタのドレインと第５トランジスタのドレインを接続する第３コンデンサを有し、第４トランジスタのソースと第５トランジスタのソースを回路電源に接続するバイアス付与回路を備えて構成する。
【００１７】
また、本発明の他の特徴として、前記差動増幅回路において、前記第３トランジスタのベースと回路全体のグラウンドを接続する第４コンデンサを更に設けるように構成する。
【００１８】
また、本発明の更に他の特徴として、前記差動増幅回路において、前記第３トランジスタのベースとコレクタを接続する経路に代えて、第３トランジスタのコレクタにベースを接続し、第３トランジスタのベースにエミッタを接続し、およびコレクタを回路電源に接続する第６トランジスタを更に設けるように構成する。
【発明の効果】
【００１９】
本発明の代表的な実施形態により、入力のバイアス電圧を制御する差動増幅回路において、同相反射を低減するためのコンデンサの容量を小さくできる。この結果、差動増幅回路を含む半導体集積回路の実装面積を抑えることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る差動増幅回路の回路構成図である。
【図２】特許文献１の図１に示される低消費電力型ミキサ回路の回路構成図である。
【図３】１００ＧＢＡＳＥ−ＣＲ４規格に準拠する差動増幅回路案の回路構成図である。
【図４】本発明の第２の実施形態に係る差動増幅回路の回路構成図である。
【図５】本発明の第３の実施形態に係る差動増幅回路の回路構成図である。
【図６】本発明の第４の実施形態に係る差動増幅回路の回路構成図である。
【図７】本発明の差動増幅回路を、１００ＧＢＡＳＥ−ＣＲ４ link の仕様に準拠する Cable assembly のCableの端部に接続する受信側ＰＣＢ上に搭載した例を示すモジュール構成図である。
【図８】本発明の差動増幅回路を、１００ＧＢＡＳＥ−ＣＲ４ link の仕様に準拠する Cable assembly のCableの両端部に接続する送信側および受信側ＰＣＢ上に搭載した例を示すモジュール構成図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施形態について図面を用いて説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施形態に係る差動増幅回路の回路構成図である。
入力端子Ｖ１およびＶ２は差動の信号端子であり、コンデンサＣ１は正相入力端子Ｖ１をトランジスタＱ１のベースに接続し、コンデンサＣ２は逆相入力端子Ｖ２をトランジスタＱ２のベースに接続し、それぞれ入力端子とＤＣ的に絶縁した状態で信号を差動増幅回路に入力する。
【００２３】
抵抗Ｒ１およびＲ２は、トランジスタＱ１のベースとトランジスタＱ２のベースの間を直列に接続する。高周波において入力端子Ｖ１およびＶ２から見た差動の入力インピーダンスを１００Ωとする場合、抵抗Ｒ１およびＲ２はそれぞれ５０Ωに設定され、Ｒ１とＲ２の接続点Ｐ１は差動グラウンドとなる。
【００２４】
抵抗Ｒ６はトランジスタＱ１のコレクタを回路電源Ｖｃｃに接続し、抵抗Ｒ７はトランジスタＱ２のコレクタを回路電源Ｖｃｃに接続する。トランジスタＱ１のコレクタが逆相出力端子Ｖ３、トランジスタＱ２のコレクタが正相出力端子Ｖ４である。トランジスタＱ１およびＱ２のベースに入力された差動入力信号電圧は、トランジスタによりコレクタを流れる出力電流に変換され、抵抗Ｒ６およびＲ７を流れる出力電流による回路電源Ｖｃｃからの電圧降下が差動出力信号電圧となる。
【００２５】
抵抗Ｒ３はトランジスタＱ１のエミッタを回路グラウンドに接続し、抵抗Ｒ４はトランジスタＱ２のエミッタを回路グラウンドに接続する。抵抗Ｒ５はトランジスタＱ１およびＱ２のエミッタ間を接続する。
【００２６】
差動信号に対して、トランジスタＱ１のエミッタから回路グラウンドＧＮＤまでのインピーダンスは抵抗Ｒ５の抵抗値の半分と抵抗Ｒ３の並列であり、トランジスタＱ１のコレクタから回路電源Ｖｃｃまでのインピーダンスは抵抗Ｒ６である。このエミッタ側のインピーダンスとコレクタ側のインピーダンスの比が、入出力間の差動信号の増幅比率を決定する。
【００２７】
前記のＲ１とＲ２の接続点Ｐ１である差動グラウンドは、トランジスタＱ３のベースおよびコレクタに接続される。抵抗Ｒ８はトランジスタＱ３のエミッタと回路グラウンドＧＮＤを接続する。トランジスタＱ３は、トランジスタＱ１およびＱ２とカレントミラーを形成し、トランジスタＱ３のコレクタに流入する電流でトランジスタＱ３のベース電圧が決定し、そのベース電圧をＲ１とＲ２の接続点である差動グラウンドに接続することでトランジスタＱ１およびＱ２のベースに同相電圧を与え、トランジスタＱ１およびＱ２のバイアス電流を決定する(破線領域３０)。
【００２８】
トランジスタＭ５のドレインはトランジスタＱ３のコレクタに接続される。トランジスタＭ５のソースは回路電源Ｖｃｃに接続される。トランジスタＭ５のゲートはトランジスタＭ４のゲートおよびドレインに接続される。トランジスタＭ４のソースは回路電源Ｖｃｃに接続される。電流源Ｉ１はトランジスタＭ４のドレインと回路グラウンドＧＮＤを接続する。トランジスタＭ４はトランジスタＭ５とカレントミラーを形成し(破線領域２０)、トランジスタＭ５のドレインは電流源Ｉ１に対してトランジスタＭ４とＭ５のミラー比に応じた電流を流す。
【００２９】
コンデンサＣ３はトランジスタＭ４のドレインとトランジスタＭ５のドレインを接続する。トランジスタＭ４のドレインとトランジスタＭ５のドレイン間のミラー効果を考えると、トランジスタＭ５のドレインすなわち差動グラウンドはコンデンサＣ３がミラー比に応じた比率で拡大されたコンデンサで回路グラウンドＧＮＤに接続されていることと等しい。
例えば、図１のコンデンサＣ３の容量を3pFとして、トランジスタＭ４とＭ５のミラー比が１：５となるようにトランジスタＭ４とＭ５のサイズと特性を設定すれば、例えば、図３の差動増幅回路の差動グラウンドＰ１と回路グラウンドＧＮＤとを接続するコンデンサＣ３に15pFの容量を設けたことと同等の効果が得られる。
【００３０】
実施例１では、トランジスタＱ１、Ｑ２、およびＱ３は、ｎｐｎトランジスタにより構成し、トランジスタＭ４、およびＭ５は、ｐチャンネルＭＯＳトランジスタにより構成する例を示した。
【実施例２】
【００３１】
図４は、本発明の第２の実施形態に係る差動増幅回路の回路構成図である。
【００３２】
実施例１との相違はコンデンサＣ４を付加したことである。コンデンサＣ４は、トランジスタＱ３のベースと回路グラウンドＧＮＤを接続する。トランジスタＱ３のベースは差動グラウンドであり、コンデンサＣ４で差動グラウンドを回路グラウンドＧＮＤと接続することで回路の同相入力インピーダンスを２５Ωに近付けるのを補助する。
例えば、コンデンサＣ３の容量を3pF、コンデンサＣ４の容量を2pFとして、図４の差動増幅回路の同相反射の特性をシミュレーションにより確認すると、図１の実施例１の場合と比較して、高周波側の特性に改善が認められた。
【実施例３】
【００３３】
図５は、本発明の第３の実施形態に係る差動増幅回路の回路構成図である。
【００３４】
実施例１との相違はトランジスタＱ６を付加したことである。トランジスタＱ６のベースはトランジスタＱ３のコレクタ、トランジスタＱ６のコレクタは回路電源Ｖｃｃ、トランジスタＱ６のエミッタはトランジスタＱ３のベースにそれぞれ接続されている。実施例１ではトランジスタＱ３のコレクタとベースを接続する経路が本実施例では廃止されている。
実施例１ではトランジスタＱ３のコレクタはベースに接続されているが、トランジスタＱ３のコレクタに流入させる電流の一部がベース側に分岐するため電流の制御性が悪い。トランジスタＱ６を接続することで、トランジスタＱ３のコレクタから分岐する電流がトランジスタＱ６の増幅率だけ小さくなり、電流の制御性が良好となる。
【実施例４】
【００３５】
図４は、本発明の第４の実施形態に係る差動増幅回路の回路構成図である。
実施例１との相違はトランジスタＭ１とＭ２とＭ３である。実施例１ではｎｐｎトランジスタであるが、ｎチャンネルＭＯＳトランジスタでも同様の動作を得られる。
【実施例５】
【００３６】
図７は、本発明の差動増幅回路１００を、１００ＧＢＡＳＥ−ＣＲ４ link の仕様に準拠する Cable assembly のCable １２０の端部に接続する受信側ＰＣＢ(Printed Circuit Board)１１０上に搭載した例を示すモジュール構成図である。
【実施例６】
【００３７】
図８は、本発明の差動増幅回路１００を、１００ＧＢＡＳＥ−ＣＲ４ link の仕様に準拠する Cable assembly のCable １２０の両端部に接続する送信側および受信側ＰＣＢ(Printed Circuit Board)１１０上に搭載した例を示すモジュール構成図である。
【符号の説明】
【００３８】
１０…特許文献１の特徴とする回路、２０…トランジスタＭ４とトランジスタＭ５とにより構成するカレントミラー、３０…ＤＣバイアス付与回路、１００…差動増幅回路、１１０…ＰＣＢ(Printed Circuit Board)、１２０…Cable、
Ｃ１…コンデンサ、Ｃ２…コンデンサ、Ｃ３…コンデンサ、Ｃ４…コンデンサ、Ｉ１…電流源、Ｍ１…ｎチャンネルＭＯＳトランジスタ、Ｍ２…ｎチャンネルＭＯＳトランジスタ、Ｍ３…ｎチャンネルＭＯＳトランジスタ、Ｍ４…ｐチャンネルＭＯＳトランジスタ、Ｍ５…ｐチャンネルＭＯＳトランジスタ、Ｑ１…ｎｐｎトランジスタ、Ｑ２…ｎｐｎトランジスタ、Ｑ３…ｎｐｎトランジスタ、Ｑ６…ｎｐｎトランジスタ、Ｒ１…抵抗、Ｒ２…抵抗、Ｒ３…抵抗、Ｒ４…抵抗、Ｒ５…抵抗、Ｒ６…抵抗、Ｒ７…抵抗、Ｒ８…抵抗、Ｖ１…正相入力端子、Ｖ２…逆相入力端子、Ｖ３…逆相出力端子、Ｖ４…正相出力端子、Ｖｃｃ…回路電源、ＧＮＤ…回路グラウンド、Signal<p>…正相信号、Signal<n>…逆相信号
【図１】
2017135595.tif 000003
【図２】
2017135595.tif 000004
【図３】
2017135595.tif 000005
【図４】
2017135595.tif 000006
【図５】
2017135595.tif 000007
【図６】
2017135595.tif 000008
【図７】
2017135595.tif 000009
【図８】
2017135595.tif 000010