(57)【要約】【課題】優先度の高いパスの報知情報の転送を優先的に実行できる伝送装置及び情報転送方法を提供することを目的とする。【解決手段】伝送装置は、複数のパスに接続する回線ユニットと、前記回線ユニットを制御する制御部とを有する。伝送装置は、判定部と、転送部とを有する。判定部は、前記回線ユニットから報知情報を検出し、検出された前記報知情報が、複数のパスの内、優先度の高い優先パスの報知情報であるか否かを判定する。転送部は、前記優先パスの報知情報を前記優先パス以外の非優先パスの報知情報よりも優先的に前記制御部に転送する。【選択図】図２
2017098700.tif 000002
【特許請求の範囲】
【請求項１】
複数のパスに接続する回線ユニットと、前記回線ユニットを制御する制御部とを有する伝送装置であって、
前記回線ユニットから報知情報を検出し、検出された前記報知情報が、複数のパスの内、優先度の高い優先パスの報知情報であるか否かを判定する判定部と、
前記優先パスの報知情報を前記優先パス以外の非優先パスの報知情報よりも優先的に前記制御部に転送する転送部と
を有することを特徴とする伝送装置。
【請求項２】
前記優先パスの報知情報を記憶する第１の記憶部と、
前記非優先パスの報知情報を記憶する第２の記憶部と、
前記優先パスの報知情報を前記第１の記憶部に記憶すると共に、前記非優先パスの報知情報を前記第２の記憶部に記憶する記憶制御部と
を有することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記転送部は、
前記第１の記憶部に記憶中の報知情報の内、前記制御部に未転送の報知情報がある場合、その未転送の報知情報を前記非優先パスの報知情報よりも優先的に前記制御部に転送することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記制御部は、
前記転送された前記優先パスの報知情報に基づき、前記優先パスの切替処理を実行することを特徴とする請求項１〜３の何れか一つに記載の伝送装置。
【請求項５】
複数のパスに接続する回線ユニットと、前記回線ユニットを制御する制御部とを有する伝送装置が、
前記回線ユニットから報知情報を検出し、検出された前記報知情報が、複数のパスの内、優先度の高い優先パスの報知情報であるか否かを判定し、
前記優先パスの報知情報を前記優先パス以外の非優先パスの報知情報よりも優先的に前記制御部に転送する
処理を実行することを特徴とする情報転送方法。
【請求項６】
前記制御部は、
前記転送された前記優先パスの報知情報に基づき、前記優先パスの切替処理を実行することを特徴とする請求項５に記載の情報転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置及び情報転送方法に関する。
【背景技術】
【０００２】
伝送装置は、例えば、障害検出時に運用パスを予備パスに切り替えるパスプロテクション機能がある。伝送装置は、例えば、１０２４組分の運用パス及び予備パスで構成する１Ｋパスを採用し、１０２４組分の運用パス及び予備パスを５０ｍ秒以内に切り替えることが標準化されている。また、今後、パスの本数も急速に増加し、例えば、１０２４組×３２の３２Ｋパスも予想される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−３３４７０５号公報
【特許文献２】特開平７−３０７７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば、３２Ｋパスの伝送装置では、３２Ｋパス、すなわち１０２４組×３２の運用パス及び予備パスを５０ｍ秒以内に切り替えるのは困難である。一方、３２Ｋパスの中には、５０ｍ秒以内の切替処理が必須の優先度の高いパスも存在するが、５０ｍ秒以内の切替処理が必須でもない優先度の低いパスも存在する。つまり、伝送装置では、優先度の低いパスの報知情報の転送による処理待ちの発生で、優先度の高い優先パスの報知情報の転送遅延が生じる。その結果、優先パスの報知情報の転送遅延によって優先パスの切替処理も遅延する。
【０００５】
一つの側面では、優先度の高い優先パスの報知情報の転送を優先的に実行できる伝送装置及び情報転送方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの態様の伝送装置は、複数のパスに接続する回線ユニットと、前記回線ユニットを制御する制御部とを有する。伝送装置は、判定部と、転送部とを有する。判定部は、前記回線ユニットから報知情報を検出し、検出された前記報知情報が、複数のパスの内、優先度の高い優先パスの報知情報であるか否かを判定する。転送部は、前記優先パスの報知情報を前記優先パス以外の非優先パスの報知情報よりも優先的に前記制御部に転送する。
【発明の効果】
【０００７】
一つの側面として、優先度の高い優先パスの報知情報の転送を優先的に実行できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１の伝送システムの一例を示すブロック図である。
【図２】図２は、ＵＭ内の構成の一例を示すブロック図である。
【図３】図３は、優先バッファポインタのテーブル構成の一例を示す説明図である。
【図４】図４は、非優先バッファポインタのテーブル構成の一例を示す説明図である。
【図５】図５は、ＡＰＳの信号フォーマットの一例を示す説明図である。
【図６】図６は、ＡＩＳの信号フォーマットの一例を示す説明図である。
【図７】図７は、転送処理に関わるＵＭの処理動作の一例を示すフローチャートである。
【図８】図８は、実施例２の伝送システムの一例を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて、本願の開示する伝送装置及び情報転送方法の実施例を詳細に説明する。尚、本実施例により、開示技術が限定されるものではない。また、以下に示す実施例は、矛盾を起こさない範囲で適宜組み合わせても良い。
【実施例１】
【００１０】
図１は、実施例１の伝送システム１の一例を示すブロック図、図２は、ＵＭ内の構成の一例を示すブロック図である。図１に示す伝送システム１は、複数の伝送装置２を有し、複数の伝送装置２の内、第１の伝送装置２Ａと第２の伝送装置２Ｂとの間を複数のパス３で接続している。伝送システム１は、ＩＴＵ−ＴのＧ．８０３１のパスプロテクション構成とする。第１の伝送装置２Ａは、運用パス３Ａと予備パス３Ｂとの冗長構成で第２の伝送装置２Ｂと接続している。尚、説明の便宜上、第１の伝送装置２Ａと第２の伝送装置２Ｂとの間を運用パス３Ａ及び予備パス３Ｂの１組のパスを例示しているが、例えば、１０２４組×３２の３２Ｋパス構成とする。伝送装置２は、例えば、Ｌ２ＳＷ（Layer  2  Switch）等のパケット伝送装置である。伝送装置２は、ＬＩＵ（Line  Interface  Unit）カード１０と、ＳＷ(Switch)カード２０と、ＣＰＵ（Central  Processing  Unit）カード３０とを実装する。ＬＩＵカード１０は、各パス３と接続する通信インタフェース等の回線ユニットである。ＬＩＵカード１０は、ＮＰＵ（Network  Processing  Unit）１１と、切替テーブル１２とを有する。ＮＰＵ１１は、ＬＩＵカード１０全体を制御すると共に、パス３との通信を司り、その通信を監視する。切替テーブル１２は、パス３の切替情報を記憶するテーブルである。ＮＰＵ１１は、各パス３を監視し、運用パス３Ａの障害を検出した場合、障害情報等の報知情報をＬＩＵカード１０に接続するＳＨＢ４１に通知する。
【００１１】
ＳＷカード２０は、ＬＩＵカード１０間でパス３を切替えるスイッチである。ＣＰＵカード３０は、ＣＰＵ３１と、ＱＤＲ(Quad  Data  Rate)メモリ３２と、ＵＭ(Unit  Management)３３とを有する。ＣＰＵ３１は、ＣＰＵカード３０全体を制御する。ＱＤＲメモリ３２は、各種情報、例えば、報知情報等を格納する領域である。ＱＤＲメモリ３２は、優先パスの報知情報を格納する優先パス領域３２Ａと、非優先パスの報知情報を格納する非優先パス領域３２Ｂとを有する。優先パスは、複数のパス３の内、例えば、長時間の通信断が許容されない優先度の高いサービス、例えば、金融機関等の回線パスに相当し、非優先パスは、複数のパス３の内、優先度の低い回線パスに相当する。尚、優先パス及び非優先パスは、適宜設定変更可能である。優先パスは、例えば、３２Ｋパスの内、１Ｋパスとし、非優先パスは、残りの３１Ｋパスとする。優先パス領域３２Ａは第１の記憶部である。非優先パス領域３２Ｂは第２の記憶部である。ＵＭ３３は、ＳＨＢ（Serial  Hard  Bus）４１と、ＱＤＲ制御部４２と、ＤＭＡ（Direct  Memory  Access）コントローラ４３と、キューバッファ４４とを有する。
【００１２】
ＳＨＢ４１は、例えば、ＱＤＲ制御部４２とＬＩＵカード１０との間で報知情報等の各種情報を転送するローカルバスである。ＳＨＢ４１は、ＬＩＵカード１０毎に接続する＃１〜＃Ｎの通信部４１Ａと、通信部４１Ａ毎に情報を一時記憶する＃１〜＃ＮのＦＩＦＯ４１Ｂとを有する。ＱＤＲ制御部４２は、ＱＤＲメモリ３２を記憶制御する制御部である。ＤＭＡコントローラ４３は、例えば、ＱＤＲ制御部４２とＣＰＵ３１との間を接続し、ＱＤＲメモリ３２に格納された報知情報をＤＭＡ転送するコントローラである。キューバッファ４４は、ＱＤＲメモリ３２内の報知情報を管理する管理情報を格納する領域である。
【００１３】
キューバッファ４４は、優先バッファポインタ４５と、非優先バッファポインタ４６とを有する。図３は、優先バッファポインタ４５の一例を示す説明図である。優先バッファポインタ４５は、優先パス領域３２Ａに格納する報知情報毎に、Ｌｅｎ（Length）４５Ａと、ＱＳＡ４５Ｂと、ＲＣＶビット４５Ｃとの管理情報を対応付けて格納する。優先バッファポインタ４５は、例えば、８個の報知情報に関わる管理情報を格納するものとする。Ｌｅｎ４５Ａは、例えば、優先パス領域３２Ａに格納する報知情報のデータ量である。ＱＳＡ４５Ｂは、報知情報を格納する優先パス領域３２Ａのアドレスである。ＲＣＶビット４５Ｃは、優先パス領域３２Ａに格納した報知情報がＣＰＵ３１に転送済みであるか否かを識別する識別子である。ＲＣＶビット４５Ｃが“０”の場合、報知情報がＣＰＵ３１に対して転送済みを示し、ＲＣＶビット４５Ｃが“１”の場合、報知情報がＣＰＵ３１に対して未転送を示す。図４は、非優先バッファポインタ４６の一例を示す説明図である。非優先バッファポインタ４６は、非優先パス領域３２Ｂに格納する報知情報毎に、Ｌｅｎ４６Ａと、ＱＳＡ４６Ｂと、ＲＣＶビット４６Ｃとの管理情報を対応付けて格納する。非優先バッファポインタ４６は、例えば、８個の報知情報に関わる管理情報を格納するものとする。Ｌｅｎ４６Ａは、例えば、非優先パス領域３２Ｂに格納する報知情報のデータ量である。ＱＳＡ４６Ｂは、報知情報を格納する非優先パス領域３２Ｂのアドレスである。ＲＣＶビット４６Ｃは、非優先パス領域３２Ｂに格納した報知情報がＣＰＵ３１に転送済みであるか否かを識別する識別子である。
【００１４】
図２に示すＱＤＲ制御部４２は、判定部４２Ａと、メモリ制御部４２Ｂと、転送部４２Ｃとを有する。判定部４２Ａは、ＳＨＢ４１経由で受信した各報知情報が優先パスの情報又は非優先パスの情報かを判定する。報知情報は、例えば、障害信号、Link  Down信号、ＡＰＳ（Automatic  Protection  Switching）信号、ＡＩＳ（Alarm  Indication  Signal)信号、ＲＤＩ（Remote  Defect  Indication）信号、ＬＯＣ（Loss  Of  Continuity  Check）信号等がある。図５は、ＡＰＳ信号の信号フォーマットの一例を示す説明図、図６は、ＡＩＳ信号の信号フォーマットの一例を示す説明図である。図５に示すＡＰＳ信号５１は、識別名５１Ａ、ｉｗ／ｏｗ５１Ｂ、Ｄ．Ｐ（Data  Priority）５１Ｃ、ＲＮ５１Ｄ、ＭＥＬ(Maintenance  Entity  Level)５１Ｅ、ＭＥＰインデックス５１Ｆ及びＡＰＳデータ５１Ｇ等を含む。識別名５１Ａは、ＡＰＳ信号を識別する情報である。ｉｗ／ｏｗ５１Ｂは、ｉｎｗａｒｄ又はｏｕｔｗａｒｄを識別する識別子である。Ｄ．Ｐ５１Ｃは、優先パス又は非優先パスの情報を識別する識別子である。Ｄ．Ｐ５１Ｃが“０”の場合、非優先パスのＡＰＳ信号を示し、Ｄ．Ｐ５１Ｃが“１”の場合、優先パスのＡＰＳ信号を示すものである。ＲＮ５１Ｄは、リング識別子に相当し、リング方式であるか否かを示し、リング方式の場合は“１”、リング方式でない場合が“０”を示す。ＡＰＳデータ５１Ｇには、Request/State、Prot.Type、Request  Signal、Bridged  Signal及びReserved等のデータである。
【００１５】
図６に示すＡＩＳ信号５２は、識別名５２Ａ、ｉｗ／ｏｗ５２Ｂ、Ｄ．Ｐ５２Ｃ及びＭＥＰインデックス５２Ｄ等を含む。識別名５２Ａは、ＡＩＳ信号５２を識別する情報である。ｉｗ／ｏｗ５２Ｂは、ｉｎｗａｒｄ又はｏｕｔｗａｒｄを識別する識別子である。Ｄ．Ｐ５２Ｃは、優先パス又は非優先パスの情報を識別する識別子である。Ｄ．Ｐ５２Ｃが“０”の場合、非優先パスの情報を示し、Ｄ．Ｐ５２Ｃが“１”の場合、優先パスの情報を示すものである。
【００１６】
判定部４２Ａは、報知情報内の優先度（Ｄ．Ｐ）に基づき、報知情報が優先パスの情報か非優先パスの情報であるかを判定する。メモリ制御部４２Ｂは、記憶制御部に相当し、優先パスの報知情報の場合、報知情報をＱＤＲメモリ３２内の優先パス領域３２Ａに格納する。また、メモリ制御部４２Ｂは、非優先パスの報知情報の場合、報知情報をＱＤＲメモリ３２内の非優先パス領域３２Ｂに格納する。
【００１７】
転送部４２Ｃは、優先バッファポインタ４５内のＲＣＶビット４５Ｃを参照し、ＲＣＶビット４５Ｃが“１”の場合に優先パス領域３２Ａに格納中の優先パスの報知情報をＣＰＵ３１に優先的に転送する。その結果、ＣＰＵ３１は、優先パス領域３２Ａに格納中の優先パスの報知情報に基づき優先パスの処理を実行する。
【００１８】
また、転送部４２Ｃは、優先バッファポインタ４５内のＲＣＶビット４５Ｃを参照し、ＲＣＶビット４５Ｃが“０”の場合、非優先バッファポインタ４６内のＲＣＶビット４６Ｃを参照する。転送部４２Ｃは、優先バッファポインタ４５内のＲＣＶビット４５Ｃが全て“０”、かつ、非優先バッファポインタ４６内のＲＣＶビット４６Ｃに“１”がある場合、非優先パス領域３２Ｂに格納中の非優先パスの報知情報をＣＰＵ３１に転送する。その結果、ＣＰＵ３１は、転送された非優先パスの報知情報に基づき、非優先パスの処理を実行する。
【００１９】
次に本実施例の伝送システム１の動作について説明する。先ず、伝送システム１のパス切替処理に関わる動作について説明する。図１に示す第１の伝送装置２Ａ内の＃２のＬＩＵカード１０は、第２の伝送装置２Ｂ内の＃１１のＬＩＵカード１０との間の運用パス３Ａの障害を検出した場合、接続するＳＨＢ４１を経由して障害信号をＱＤＲ制御部４２に出力する。
【００２０】
第１の伝送装置２ＡのＱＤＲ制御部４２内のメモリ制御部４２Ｂは、障害信号を検出した場合、後述する転送処理に基づいて、その障害信号をＱＤＲメモリ３２内に格納する。更に、ＱＤＲ制御部４２内の転送部４２Ｃは、転送処理に基づき、ＱＤＲメモリ３２内に格納中の障害信号をＤＭＡコントローラ４３に転送する。更に、ＤＭＡコントローラ４３は、障害信号をＣＰＵ３１に転送する。
【００２１】
第１の伝送装置２ＡのＣＰＵ３１は、障害信号に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃１のＬＩＵカード１０に対して運用パス３Ａから予備パス３Ｂに切り替える切替指示を通知する。その結果、＃１のＬＩＵカード１０内のＮＰＵ１１は、切替指示に応じて運用パス３Ａから予備パス３Ｂに運用を切替えるべく、切替テーブル１２の内容を更新する。
【００２２】
更に、ＣＰＵ３１は、障害信号に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃２及び＃３のＬＩＵカード１０に対してＡＰＳ（ＳＦ：Signal  Fail）の送信指示を通知する。＃２及び＃３のＬＩＵカード１０は、ＡＰＳ（ＳＦ）の送信指示を検出した場合、第２の伝送装置２Ｂに対してＡＰＳ（ＳＦ）をパス３経由で送信する。
【００２３】
第２の伝送装置２Ｂ内の＃１１及び＃１２のＬＩＵカード１０内のＮＰＵ１１は、第１の伝送装置２ＡからのＡＰＳ（ＳＦ）を検出した場合、そのＡＰＳ（ＳＦ）をＳＨＢ４１経由でＱＤＲ制御部４２に通知する。第２の伝送装置２Ｂ内のＱＤＲ制御部４２内のメモリ制御部４２Ｂは、後述する転送処理に基づき、ＡＰＳ（ＳＦ）をＱＤＲメモリ３２内に格納する。つまり、メモリ制御部４２Ｂは、優先パスのＡＰＳ（ＳＦ）を優先パス領域３２Ａに格納すると共に、非優先パスのＡＰＳ（ＳＦ）を非優先パス領域３２Ｂに格納する。
【００２４】
更に、第２の伝送装置２Ｂ内のＱＤＲ制御部４２内の転送部４２Ｃは、転送処理に基づき、ＱＤＲメモリ３２に格納中のＡＰＳ（ＳＦ）をＤＭＡコントローラ４３に転送する。更に、第２の伝送装置２Ｂ内のＤＭＡコントローラ４３は、ＡＰＳ（ＳＦ）をＣＰＵ３１内に転送する。
【００２５】
ＣＰＵ３１は、ＡＰＳ（ＳＦ）に基づき、第１の伝送装置２Ａとの間の運用パス３Ａの障害を認識する。更に、ＣＰＵ３１は、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃１３のＬＩＵカード１０に対して運用パス３Ａから予備パス３Ｂに運用を切り替える切替指示を通知する。その結果、＃１３のＬＩＵカード１０内のＮＰＵ１１は、切替指示に応じて運用パス３Ａから予備パス３Ｂに運用を切替えるべく、切替テーブル１２の内容を更新する。
【００２６】
更に、ＣＰＵ３１は、ＡＰＳ（ＳＦ）に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃１１及び＃１２のＬＩＵカード１０に対してＡＰＳ（ＮＲ：No  Request）の送信指示を通知する。＃１１及び＃１２のＬＩＵカード１０は、ＡＰＳ（ＮＲ）の送信指示に応じてＡＰＳ（ＮＲ）を第１の伝送装置２Ａに通知する。
【００２７】
そして、第１の伝送装置２Ａ内の＃２及び＃３のＬＩＵカード１０は、第２の伝送装置２ＢからのＡＰＳ（ＮＲ）を検出した場合に切替完了をＣＰＵ３１に転送する。その結果、第１の伝送装置２Ａは、運用パス３Ａから予備パス３Ｂへの切替完了を認識する。
【００２８】
第１の伝送装置２Ａ内のＵＭ３３が、ＬＩＵカード１０からの報知情報をＣＰＵ３１に転送する場合、優先パスの報知情報を優先的にＣＰＵ３１に転送する。また、第２の伝送装置２Ｂ内のＵＭ３３が、ＬＩＵカード１０からの報知情報（ＡＰＳ（ＳＦ））をＣＰＵ３１に転送する場合、優先パスの報知情報を優先的にＣＰＵ３１に転送する。
【００２９】
次に転送処理について説明する。図７は、転送処理に関わるＵＭ３３の処理動作の一例を示すフローチャートである。図７に示す転送処理は、ＬＩＵカード１０からの報知情報が優先パスの情報又は非優先パスの情報かを判定し、優先パスの情報の場合、その優先パスの情報を優先的にＣＰＵ３１に転送する処理である。
【００３０】
図７においてＵＭ３３は、ＬＩＵカード１０からＳＨＢ４１経由で報知情報を受信したか否かを判定する（ステップＳ１１）。ＵＭ３３内の判定部４２Ａは、報知情報を受信した場合（ステップＳ１１肯定）、報知情報を優先パスの情報であるか否かを判定する（ステップＳ１２）。尚、判定部４２Ａは、報知情報内のヘッダにあるＤ．Ｐ（優先度）に基づき、報知情報が優先パスの情報又は非優先パスの情報かを判定する。
【００３１】
ＵＭ３３内のメモリ制御部４２Ｂは、報知情報が優先パスの情報の場合（ステップＳ１２肯定）、ＱＤＲメモリ３２内の優先パス領域３２Ａに優先パスの報知情報を書き込む（ステップＳ１３）。尚、メモリ制御部４２Ｂは、優先パス領域３２Ａに優先パスの報知情報を書き込むと、優先バッファポインタ４５の内容を更新する。メモリ制御部４２Ｂは、優先パス領域３２Ａに報知情報を書き込み後、優先バッファポインタ４５内の全てのＲＣＶビット４５Ｃが“１”であるか否かを判定する（ステップＳ１４）。
【００３２】
メモリ制御部４２Ｂは、優先バッファポインタ４５内の全てのＲＣＶビット４５Ｃが“１”でない場合（ステップＳ１４否定）、優先パス領域３２Ａに書き込んだ報知情報の優先バッファポインタ４５のＲＣＶビット４５Ｃを“１”に設定する（ステップＳ１５）。更に、メモリ制御部４２Ｂは、優先バッファポインタ４５内のＲＣＶビット４５Ｃを参照し、ＲＣＶビット４５Ｃに“１”があるか否かを判定する（ステップＳ１６）。
【００３３】
転送部４２Ｃは、優先バッファポインタ４５内のＲＣＶビット４５Ｃに“１”がある場合（ステップＳ１６肯定）、優先パス領域３２Ａ内の報知情報のＤＭＡ転送要求をＣＰＵ３１に通知し（ステップＳ１７）、図７に示す処理動作を終了する。そして、転送部４２Ｃは、優先パスの報知情報を、非優先パスの報知情報よりも優先的にＣＰＵ３１に転送できる。その結果、ＣＰＵ３１は、転送された優先パスの報知情報に基づき、優先パスの処理を実行できる。
【００３４】
また、メモリ制御部４２Ｂは、報知情報が優先パスの情報でない場合（ステップＳ１２否定）、すなわち、報知情報が非優先パスの情報の場合、ＱＤＲメモリ３２内の非優先パス領域３２Ｂに報知情報を書き込む（ステップＳ１８）。尚、メモリ制御部４２Ｂは、非優先パス領域３２Ｂに非優先パスの報知情報を書き込むと、非優先バッファポインタ４６の内容を更新する。更に、メモリ制御部４２Ｂは、非優先バッファポインタ４６内の全てのＲＣＶビット４６Ｃが“１”であるか否かを判定する（ステップＳ１９）。メモリ制御部４２Ｂは、非優先バッファポインタ４６内の全てのＲＣＶビット４６Ｃが“１”でない場合（ステップＳ１９否定）、ステップＳ１８にて非優先パス領域３２Ｂに書き込んだ報知情報のＲＣＶビット４６Ｃを“１”に設定する（ステップＳ２０）。更に、転送部４２Ｃは、非優先パス領域３２Ｂ内の報知情報のＤＭＡ転送要求をＣＰＵ３１に通知し（ステップＳ２１）、図７に示す処理動作を終了する。そして、転送部４２Ｃは、非優先パスの報知情報をＣＰＵ３１に転送できる。その結果、ＣＰＵ３１は、転送された非優先パスの報知情報に基づき、非優先パスの処理を実行できる。
【００３５】
メモリ制御部４２Ｂは、ＬＩＵカード１０から報知情報を受信しなかった場合（ステップＳ１１否定）、図７に示す処理動作を終了する。メモリ制御部４２Ｂは、優先バッファポインタ４５内の全てのＲＣＶビット４５Ｃが“１”の場合（ステップＳ１４肯定）、何れかのＲＣＶビット４５Ｃが“０”になるまでステップＳ１４に移行する。尚、メモリ制御部４２Ｂは、優先バッファポインタ４５内のＲＣＶビット４５Ｃが“０”に対応する優先パス領域３２Ａ内のアドレスに受信した報知情報を格納する。
【００３６】
転送部４２Ｃは、優先バッファポインタ４５内のＲＣＶビット４５Ｃに“１”がない場合（ステップＳ１６否定）、非優先パス領域３２Ｂ内の報知情報に対するＤＭＡ転送要求をＣＰＵ３１に通知すべく、ステップＳ２１に移行する。
【００３７】
また、メモリ制御部４２Ｂは、非優先バッファポインタ４６内の全てのＲＣＶビット４６Ｃが“１”の場合（ステップＳ１９肯定）、何れかのＲＣＶビット４６Ｃが“０”になるまでステップＳ１９に移行する。尚、メモリ制御部４２Ｂは、非優先バッファポインタ４６内のＲＣＶビット４６Ｃが“０”に対応する非優先パス領域３２Ｂ内のアドレスに受信した報知情報を格納する。
【００３８】
図７に示す転送処理を実行するＵＭ３３内のＱＤＲ制御部４２は、ＬＩＵカード１０から報知情報をＳＨＢ４１経由で受信し、受信した報知情報を判定する。ＱＤＲ制御部４２は、報知情報が優先パスの情報の場合、その優先パスの報知情報を優先パス領域３２Ａに格納すると共に、優先バッファポインタ４５のＲＣＶビット４５Ｃに“１”を設定する。そして、ＱＤＲ制御部４２は、優先バッファポインタ４５のＲＣＶビット４５Ｃが“１”の場合に優先パス領域３２Ａに格納中の優先パスの報知情報をＣＰＵ３１に優先的に転送する。そして、ＣＰＵ３１は、優先的に転送された優先パスの報知情報に基づき、優先パスの処理を優先的に実行する。その結果、非優先パスの処理による優先パスの処理遅延を防止できる。
【００３９】
ＱＤＲ制御部４２は、受信した報知情報が非優先パスの情報の場合、その非優先パスの報知情報を非優先パス領域３２Ｂに格納すると共に、非優先バッファポインタ４６のＲＣＶビット４６Ｃに“１”を設定する。そして、ＱＤＲ制御部４２は、優先バッファポインタ４５のＲＣＶビット４５Ｃに“１”がなく、非優先バッファポインタ４６のＲＣＶビット４６Ｃが“１”の場合に、その“１”の非優先パスの報知情報をＣＰＵ３１に転送する。そして、ＣＰＵ３１は、転送された非優先パスの報知情報に基づき、非優先パスの切替処理を実行する。その結果、非優先パスの切替処理を実行できる。
【００４０】
実施例１の伝送装置２は、ＬＩＵカード１０から報知情報を検出し、検出された報知情報が優先パスの情報であるか否かを判定する。伝送装置２は、報知情報が優先パスの情報の場合に、報知情報をＣＰＵ３１に優先的に転送する。その結果、非優先パスの報知情報の転送による優先パスの報知情報の転送遅延を防止できる。
【００４１】
伝送装置２は、優先パスの報知情報を格納する優先パス領域３２Ａと、非優先パスの報知情報を格納する非優先パス領域３２Ｂとを有する。伝送装置２は、検出された報知情報が優先パスの情報の場合に、優先パスの報知情報を優先パス領域３２Ａに格納すると共に、報知情報が非優先パスの情報の場合に、非優先パスの報知情報を非優先パス領域３２Ｂに格納する。その結果、優先パスの報知情報及び非優先パスの報知情報を異なる領域に格納できる。
【００４２】
伝送装置２は、優先パス領域３２Ａに格納中の報知情報の内、ＣＰＵ３１に未転送の報知情報がある場合、その未転送の報知情報を非優先パスの報知情報よりも優先的にＣＰＵ３１に転送する。その結果、ＣＰＵ３１は、非優先パスが増えた場合でも、優先パスの報知情報を優先的に取得できる。
【００４３】
伝送装置２は、優先的に転送された優先パスの報知情報に基づき優先パスの切替処理を実行する。その結果、非優先パスの報知情報の転送による優先パスの報知情報の転送遅延を防止することで、優先パスの報知情報に基づく切替処理の遅延を防止できる。
【００４４】
尚、上記実施例１の伝送システム１では、パスプロテクション構成のシステムを例示したが、リングプロテクション構成のシステムにも適用可能であり、その場合の実施の形態につき、実施例２として以下に説明する。
【実施例２】
【００４５】
図８は、実施例２の伝送システム１Ａの一例を示す説明図である。尚、実施例１の伝送システム１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。図８に示す伝送システム１Ａは、例えば、第３の伝送装置２Ｃ（２）、第４の伝送装置２Ｄ（２）及び第５の伝送装置２Ｅ（２）をＩＴＵ−ＴのＧ．８０３２のリングプロテクション構成で接続する。尚、説明の便宜上、第３の伝送装置２Ｃと第４の伝送装置２Ｄとの間のパス３Ｃを運用中とし、第３の伝送装置２Ｃと第５の伝送装置２Ｅとの間のパス３Ｄを遮断中、第４の伝送装置２Ｄと第５の伝送装置２Ｅとの間のパス３Ｅを遮断中とする。
【００４６】
第３の伝送装置２Ｃは、＃３１〜＃３３のＬＩＵカード１０Ａを実装する。更に、第４の伝送装置２Ｄは、＃４１〜＃４３のＬＩＵカード１０Ａを実装する。ＬＩＵカード１０Ａは、ＮＰＵ１１と、ＭＡＣテーブル１３と、遮断テーブル１４とを有する。ＭＡＣテーブル１３には、パス切替先の伝送装置２のＭＡＣアドレスが記憶されている。遮断テーブル１４には、遮断先の伝送装置２のＭＡＣアドレスが記憶されている。尚、第５の伝送装置２Ｅにも、図示せぬＬＩＵカード１０Ａを内蔵している。
【００４７】
例えば、第３の伝送装置２Ｃ内の＃３１のＬＩＵカード１０Ａ内の遮断テーブル１４には、遮断対象として第５の伝送装置２ＥのＭＡＣアドレス１３が記憶されているものとする。また、第４の伝送装置２Ｄ内の＃４１のＬＩＵカード１０Ａ内の遮断テーブル１４には、遮断対象として第５の伝送装置２ＥのＭＡＣアドレス１３が記憶されているものとする。
【００４８】
第３の伝送装置２Ｃは、第４の伝送装置２Ｄとの間の運用パス３Ｃに障害が発生した場合、第４の伝送装置２Ｄとの間の運用パス３Ｃを遮断し、第５の伝送装置２Ｅとの間のパス３Ｄに切り替える。更に、第４の伝送装置２Ｄは、第３の伝送装置２Ｃとの間の運用パス３Ｃを遮断し、第５の伝送装置２Ｅとの間のパス３Ｅに切り替える。
【００４９】
次に実施例２の伝送システム１Ａの動作について説明する。伝送システム１Ａのパス切替処理に関わる動作について説明する。図８に示す第３の伝送装置２Ｃ内の＃３２のＬＩＵカード１０Ａは、第４の伝送装置２Ｄ内の＃４１のＬＩＵカード１０Ａとの間の運用パス３Ｃの障害を検出した場合、接続するＳＨＢ４１経由で障害信号をＱＤＲ制御部４２に出力する。
【００５０】
第３の伝送装置２ＣのＱＤＲ制御部４２内のメモリ制御部４２Ｂは、障害信号を検出した場合、その障害信号を、転送処理に基づき、ＱＤＲメモリ３２内に格納する。更に、ＱＤＲ制御部４２内の転送部４２Ｃは、転送処理に基づき、ＱＤＲメモリ３２内に格納中の障害信号をＤＭＡコントローラ４３に転送する。更に、ＤＭＡコントローラ４３は、障害信号をＣＰＵ３１に転送する。つまり、転送部４２Ｃは、障害信号が優先パスの場合、その障害信号をＣＰＵ３１に優先的に転送する。その結果、ＣＰＵ３１は、優先パスの障害信号に基づき、優先パスの処理を優先的に実行できる。また、転送部４２Ｃは、優先バッファポインタ４５のＲＣＶビット４５Ｃに“１”がなく、非優先バッファポインタ４６のＲＣＶビット４６Ｃに“１”がある場合に、非優先パスの障害信号をＣＰＵ３１に転送する。その結果、ＣＰＵ３１は、非優先パスの障害信号に基づき、非優先パスの処理を実行できる。
【００５１】
第３の伝送装置２ＣのＣＰＵ３１は、障害信号に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃３１のＬＩＵカード１０Ａに対してＲ−ＡＰＳ（ＳＦ）の送信指示を通知する。更に、ＣＰＵ３１は、障害信号に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃３３のＬＩＵカード１０Ａに対してＭＡＣテーブル１３のフラッシュ指示を通知する。更に、ＣＰＵ３１は、障害信号に基づき、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃３１及び＃３２のＬＩＵカード１０Ａに対して第４の伝送装置２Ｄとの障害の運用パス３Ｃを遮断し、第５の伝送装置２Ｅとのパス３Ｄを開放すべく、切替指示を通知する。
【００５２】
＃３３のＬＩＵカード１０Ａ内のＮＰＵ１１は、フラッシュ指示を検出した場合、ＭＡＣテーブル１３の内容を消去する。更に、＃３２のＬＩＵカード１０Ａ内のＮＰＵ１１は、切替指示を検出した場合、障害中の運用パス３Ｃとの第４の伝送装置２Ｄを遮断すべく、遮断対象の第４の伝送装置２Ｄのアドレスを遮断テーブル１４内に記憶する。更に、＃３１のＬＩＵカード１０Ａ内のＮＰＵ１１は、切替指示を検出した場合、遮断対象の第５の伝送装置２Ｅとの遮断を開放すべく、開放対象の第５の伝送装置２Ｅのアドレスを遮断テーブル１４から消去する。
【００５３】
＃３１のＬＩＵカード１０Ａ内のＮＰＵ１１は、Ｒ−ＡＰＳ（ＳＦ）の送信指示を検出した場合、Ｒ−ＡＰＳ（ＳＦ）を第５の伝送装置２Ｅに伝送する。更に、第５の伝送装置２Ｅは、受信したＲ−ＡＰＳ（ＳＦ）を第４の伝送装置２Ｄに伝送する。また、第４の伝送装置２Ｄ内の＃４３のＬＩＵカード１０Ａ内のＮＰＵ１１は、第５の伝送装置２ＥからＲ−ＡＳＰ（ＳＦ）を検出した場合、接続するＵＭ３３内のＳＨＢ４１にＲ−ＡＳＰ（ＳＦ）を出力する。
【００５４】
第４の伝送装置２Ｄ内のＱＤＲ制御部４２内のメモリ制御部４２Ｂは、Ｒ−ＡＳＰ（ＳＦ）を検出した場合、そのＲ−ＡＳＰ（ＳＦ）を、転送処理に基づき、ＱＤＲメモリ３２内に格納する。尚、ＱＤＲ制御部４２内のメモリ制御部４２Ｂは、Ｒ−ＡＳＰ（ＳＦ）が優先パスの場合、そのＲ−ＡＳＰ（ＳＦ）を優先パス領域３２Ａ内に格納する。また、メモリ制御部４２Ｂは、Ｒ−ＡＳＰ（ＳＦ）が非優先パスの場合、そのＲ−ＡＳＰ（ＳＦ）を非優先パス領域３２Ｂ内に格納する。更に、ＱＤＲ制御部４２内の転送部４２Ｃは、転送処理に基づき、ＱＤＲメモリ３２内に格納中のＲ−ＡＳＰ（ＳＦ）をＤＭＡコントローラ４３に転送する。更に、ＤＭＡコントローラ４３は、Ｒ−ＡＳＰ（ＳＦ）をＣＰＵ３１に転送する。つまり、転送部４２Ｃは、Ｒ−ＡＳＰ（ＳＦ）が優先パスの場合、そのＲ−ＡＳＰ（ＳＦ）をＣＰＵ３１に優先的に転送する。その結果、ＣＰＵ３１は、優先パスのＲ−ＡＳＰ（ＳＦ）に基づき、優先パスの処理を優先的に実行できる。また、転送部４２Ｃは、優先バッファポインタ４５のＲＣＶビット４５Ｃに“１”がなく、非優先バッファポインタ４６のＲＣＶビット４６Ｃに“１”がある場合に、非優先パスのＲ−ＡＳＰ（ＳＦ）をＣＰＵ３１に転送する。その結果、ＣＰＵ３１は、非優先パスのＲ−ＡＳＰ（ＳＦ）に基づき、非優先パスの処理を実行できる。
【００５５】
第４の伝送装置２ＤのＣＰＵ３１は、Ｒ−ＡＳＰ（ＳＦ）に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃４３のＬＩＵカード１０Ａに対してＲ−ＡＰＳ（ＮＲ）の送信指示を通知する。更に、ＣＰＵ３１は、Ｒ−ＡＳＰ（ＳＦ）に基づき、ＤＭＡコントローラ４３、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃４２のＬＩＵカード１０Ａに対してＭＡＣテーブル１３のフラッシュ指示を通知する。更に、ＣＰＵ３１は、Ｒ−ＡＳＰ（ＳＦ）に基づき、ＱＤＲ制御部４２及びＳＨＢ４１経由で＃４１及び＃４３のＬＩＵカード１０Ａに対して第３の伝送装置２Ｃとのパス３Ｃを遮断し、第５の伝送装置２Ｅとのパス３Ｅを開放すべく、切替指示を通知する。
【００５６】
＃４２のＬＩＵカード１０Ａ内のＮＰＵ１１は、フラッシュ指示を検出した場合、ＭＡＣテーブル１３の内容を消去する。更に、＃４１のＬＩＵカード１０Ａ内のＮＰＵ１１は、切替指示を検出した場合、障害中の運用パス３Ｃの第３の伝送装置２Ｃを遮断すべく、遮断対象の第３の伝送装置２Ｃのアドレスを遮断テーブル１４内に記憶する。更に、＃４３のＬＩＵカード１０Ａ内のＮＰＵ１１は、切替指示を検出した場合、遮断対象の第５の伝送装置２Ｅとの遮断を開放すべく、開放対象の第５の伝送装置２Ｅのアドレスを遮断テーブル１４から消去する。
【００５７】
＃４３のＬＩＵカード１０Ａ内のＮＰＵ１１は、Ｒ−ＡＰＳ（ＮＲ）の送信指示を検出した場合、Ｒ−ＡＰＳ（ＮＲ）を第５の伝送装置２Ｅに伝送する。更に、第５の伝送装置２Ｅは、受信したＲ−ＡＰＳ（ＮＲ）を第３の伝送装置２Ｃに伝送する。そして、第３の伝送装置２Ｃ内の＃３１のＬＩＵカード１０Ａは、第５の伝送装置２ＥからのＡＰＳ（ＮＲ）を検出した場合に切替完了をＣＰＵ３１に転送する。その結果、第３の伝送装置２Ｃは、第５の伝送装置２Ｅを経由して第４の伝送装置２Ｄとの間のパス３Ｄの切替処理の完了を認識する。
【００５８】
第３の伝送装置２Ｃ内のＵＭ３３が、ＬＩＵカード１０Ａからの報知情報をＣＰＵ３１に転送する場合、優先パスの報知情報を優先的にＣＰＵ３１に転送する。第４の伝送装置２Ｄ内のＵＭ３３がＬＩＵカード１０Ａから報知情報（ＡＰＳ（ＳＦ））をＣＰＵ３１に転送する場合、優先パスの報知情報を優先的にＣＰＵ３１に転送する。その結果、各伝送装置２内のＱＤＲ制御部４２は、優先パスの報知情報をＣＰＵ３１に優先的に転送するため、優先パスの切替処理を優先的に実行できる。
【００５９】
実施例２の伝送装置２は、リングプロテクション構成であっても、報知情報を検出した場合、報知情報が優先パスの情報の場合、優先パスの報知情報をＣＰＵ３１に優先的に転送する。そして、ＣＰＵ３１は、優先的に転送された優先パスの報知情報に基づき、優先パスの切替処理を優先的に実行できる。その結果、優先パスの切替処理を優先的に実行することで、従来技術のように非優先パスの切替処理による優先パスの切替処理の遅延を防止できる。
【００６０】
伝送装置２は、報知情報が非優先パスの情報の場合、優先パスの報知情報がない場合、非優先パスの報知情報をＣＰＵ３１に転送する。その結果、非優先パスの切替処理を実行できる。
【００６１】
尚、上記実施例では、パスの優先度を優先パスと非優先パスとの２段階に区分したが、２段階に限定されるものではなく、優先度を３段階以上にしても良い。
【００６２】
上記実施例２のリングプロテクション構成では、例えば、第３の伝送装置２Ｃ、第４の伝送装置２Ｄ及び第５の伝送装置２Ｅの３台としたが、３台に限定されるものではなく、適宜変更可能である。
【００６３】
伝送装置２内のＱＤＲ制御部４２は、ＬＩＵカード１０（１０Ａ）からＳＨＢ４１経由で報知情報を取得したが、ＳＨＢ４１に限定されるものではなく、ＬＩＵカード１０（１０Ａ）から直接取得しても良く、適宜変更可能である。
【００６４】
伝送装置２は、優先パス及び非優先パスの報知情報をＱＤＲメモリ３２に格納したが、ＱＤＲメモリ３２に限定されるものではなく、適宜変更可能である。
【００６５】
ＱＤＲ制御部４２は、ＱＤＲメモリ３２に格納中の報知情報をＤＭＡコントローラ４３経由でＣＰＵ３１に転送したが、ＤＭＡ転送に限定されるものではなく、ＤＭＡコントローラ４３を経由することなく、報知情報をＣＰＵ３１に直接転送しても良く。適宜変更可能である。
【００６６】
伝送装置２は、Ｌ２ＳＷ等のパケット伝送装置を例示したが、電気信号のパケットに限定されるものではなく、光パケットの伝送装置にも適用可能である。
【００６７】
伝送装置２は、ＱＤＲメモリ３２を内蔵したが、伝送装置２外部のメモリであっても良い。
【００６８】
伝送装置２内の優先バッファポインタ４５及び非優先バッファポインタ４６は、夫々、８個の情報を格納可能にしたが、８個に限定されるものではなく、適宜変更可能である。
【００６９】
また、図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散・統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
【００７０】
更に、各装置で行われる各種処理機能は、ＣＰＵ（Central  Processing  Unit）、ＤＳＰ（Digital  Signal  Processor）やＦＰＧＡ（Field  Programmable  Gate  Array）等上で、その全部又は任意の一部を実行するようにしても良い。また、各種処理機能は、ＣＰＵ等で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良い。
【００７１】
各種情報を記憶する領域は、例えば、ＲＯＭ（Read  Only  Memory）や、ＳＤＲＡＭ（Synchronous  Dynamic  Random  Access  Memory）、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）やＮＶＲＡＭ（Non  Volatile  Random  Access  Memory）等のＲＡＭ（Random  Access  Memory）で構成しても良い。
【符号の説明】
【００７２】
２  伝送装置
３  パス
１０  ＬＩＵカード
３１  ＣＰＵ
３２  ＱＤＲメモリ
３２Ａ  優先パス領域
３２Ｂ  非優先パス領域
４２Ａ  判定部
４２Ｂ  メモリ制御部
４２Ｃ  転送部
【図１】
2017098700.tif 000003
【図２】
2017098700.tif 000004
【図３】
2017098700.tif 000005
【図４】
2017098700.tif 000006
【図５】
2017098700.tif 000007
【図６】
2017098700.tif 000008
【図７】
2017098700.tif 000009
【図８】
2017098700.tif 000010