(57)【要約】      （修正有）【課題】安定した静電容量特性が得られ、ＥＳＬ及びＥＳＲが低く、高周波インピーダンスを低減することができる複合電子部品及びその実装基板を提供する。【解決手段】積層セラミックキャパシタとタンタルキャパシタが絶縁シーリング部３００でカバーされて一つの電子部品に一体化して構成され、上記絶縁シーリング部の長さ方向の両端部に第１及び第２の端子電極３３１，３３２を形成し、且つ上記第１の端子電極３３１は、上記積層セラミックキャパシタの第１の外部電極２３１と、上記タンタルキャパシタのタンタルワイヤに電気的に連結され、上記第２の端子電極３３２は、上記積層セラミックキャパシタの第２の外部電極と、上記タンタルキャパシタのタンタルボディに、電気的に接続されるようにする。【選択図】図１
2017098519.tif 000002
【特許請求の範囲】
【請求項１】
セラミックボディ及び前記セラミックボディの長さ方向の両端部に配置された第１及び第２の外部電極を含む積層セラミックキャパシタと、
タンタル粉末焼結体を含むタンタルボディ及び前記タンタルボディに一部の領域が埋設されたタンタルワイヤを含み、前記積層セラミックキャパシタから厚さ方向に離隔するように配置されるタンタルキャパシタと、
前記第２の外部電極及び前記タンタルボディの長さ方向の一面と接続されるように配置される導電シートと、
前記タンタルワイヤ、前記第１の外部電極及び前記導電シートが露出するように前記セラミックボディ及び前記タンタルボディをカバーして形成される絶縁シーリング部と、
前記絶縁シーリング部の一端部に前記タンタルワイヤ及び前記第１の外部電極と接続されるように配置される第１の端子電極と、
前記絶縁シーリング部の他端部に前記導電シートと接続されるように配置される第２の端子電極と、
を含む、複合電子部品。
【請求項２】
前記セラミックボディは、厚さ方向に積層された複数の誘電体層及び前記複数の誘電体層を挟んで前記セラミックボディの長さ方向の両面に交互に露出するように配置される第１及び第２の内部電極を含む、請求項１に記載の複合電子部品。
【請求項３】
前記タンタルボディが実装面に向かうように配置される、請求項１又は２に記載の複合電子部品。
【請求項４】
前記タンタルキャパシタは、前記絶縁シーリング部内で幅方向に複数個が離隔するように配置される、請求項１から３のいずれか一項に記載の複合電子部品。
【請求項５】
前記第２の外部電極及び前記タンタルボディと前記導電シートの間にそれぞれ配置された導電性接着層をさらに含む、請求項１から４のいずれか一項に記載の複合電子部品。
【請求項６】
上部に第１及び第２の電極パッドを有する回路基板と、
前記回路基板上に設置された複合電子部品と、
前記第１及び第２の電極パッドと前記複合電子部品をそれぞれ連結するはんだと、
を含み、
前記複合電子部品は、セラミックボディ及び前記セラミックボディの長さ方向の両端部に配置された第１及び第２の外部電極を含む積層セラミックキャパシタと、タンタル粉末焼結体を含むタンタルボディ及び前記タンタルボディに一部の領域が埋設されたタンタルワイヤを含み、前記積層セラミックキャパシタから厚さ方向に離隔するように配置されるタンタルキャパシタと、前記第２の外部電極及び前記タンタルボディの長さ方向の一面に接続される導電シートと、前記タンタルワイヤ、前記第１の外部電極及び前記導電シートが露出するように前記セラミックボディ及び前記タンタルボディをカバーする絶縁シーリング部と、前記絶縁シーリング部の一端部に前記タンタルワイヤ及び前記第１の外部電極と接続されるように配置され、前記第１の電極パッドに実装される第１の端子電極と、前記絶縁シーリング部の他端部に前記導電シートと接続されるように配置され、前記第２の電極パッドに実装される第２の端子電極と、を含む、複合電子部品の実装基板。
【請求項７】
前記セラミックボディは、厚さ方向に積層された複数の誘電体層及び前記複数の誘電体層を挟んで前記セラミックボディの長さ方向の両面に交互に露出するように配置される第１及び第２の内部電極を含む、請求項６に記載の複合電子部品の実装基板。
【請求項８】
前記複合電子部品は、前記タンタルボディが前記回路基板に向かうように配置される、請求項６又は７に記載の複合電子部品の実装基板。
【請求項９】
前記タンタルキャパシタは、前記絶縁シーリング部内で幅方向に複数個が離隔するように配置される、請求項６から８のいずれか一項に記載の複合電子部品の実装基板。
【請求項１０】
前記第２の外部電極及び前記タンタルボディと前記導電シートの間にそれぞれ配置された導電性接着層をさらに含む、請求項６から９のいずれか一項に記載の複合電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合電子部品及びその実装基板に関する。
【背景技術】
【０００２】
ＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のような電源回路にはデカップリングキャパシタ（Ｄｅｃｏｕｐｌｉｎｇ  Ｃａｐａｃｉｔｏｒ）が実装される。
【０００３】
デカップリングキャパシタは、キャパシタの充電及び放電によってＬＳＩの電源電圧変動を抑制しＬＳＩの性能を保証する役割をする。
【０００４】
最近、ＬＳＩの多機能化と高集積化に伴い消費電流が増加し、駆動周波数の高周波化によって電源回路に急激な過渡電流が発生し、デカップリングキャパシタの高容量化とＥＳＬ（等価直列インダクタンス；Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）の低減が求められている。
【０００５】
また、情報通信装置の携帯化によって電子部品の小型化が求められ、高性能のデカップリングキャパシタに対する需要が増加している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２３２１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、直流電圧（ＤＣ−Ｂｉａｓ）や温度が安定した静電容量特性が得られ、ＥＳＬ及びＥＳＲ（等価直列抵抗；Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）が低く、高周波インピーダンス（ｉｍｐｅｄａｎｃｅ）を低減することができる複合電子部品及びその実装基板を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、積層セラミックキャパシタとタンタルキャパシタが絶縁シーリング部でカバーされて一つの電子部品に一体化して構成され、上記絶縁シーリング部の長さ方向の両端部に第１及び第２の端子電極を形成し、且つ上記第１の端子電極は上記積層セラミックキャパシタの第１の外部電極と上記タンタルキャパシタのタンタルワイヤに電気的に連結され、上記第２の端子電極は上記積層セラミックキャパシタの第２の外部電極と上記タンタルキャパシタのタンタルボディに電気的に接続されるようにした複合電子部品が提供される。
【０００９】
本発明の他の実施形態によれば、上部に電極パッドを有する回路基板と、上記回路基板上に設置された上記複合電子部品と、上記電極パッドと上記複合電子部品を連結するはんだと、を含む複合電子部品の実装基板が提供される。
【発明の効果】
【００１０】
本発明の一実施形態によれば、ＤＣ−Ｂｉａｓや温度が安定した静電容量特性が得られ、低いＥＳＬ及び低いＥＳＲ値を有し、高周波インピーダンスが低減された複合電子部品及びその実装基板を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による複合電子部品を示した斜視図である。
【図２ａ】図１の複合電子部品が製造される過程を順に示した斜視図である。
【図２ｂ】図１の複合電子部品が製造される過程を順に示した斜視図である。
【図２ｃ】図１の複合電子部品が製造される過程を順に示した斜視図である。
【図３ａ】図１の複合電子部品が製造される過程を順に示した側面図である。
【図３ｂ】図１の複合電子部品が製造される過程を順に示した側面図である。
【図３ｃ】図１の複合電子部品が製造される過程を順に示した側面図である。
【図４】図１の複合電子部品に適用される積層セラミックキャパシタの一実施例の構造を示した斜視図である。
【図５ａ】本発明の他の実施形態による複合電子部品が製造される過程を順に示した斜視図である。
【図５ｂ】本発明の他の実施形態による複合電子部品が製造される過程を順に示した斜視図である。
【図５ｃ】本発明の他の実施形態による複合電子部品が製造される過程を順に示した斜視図である。
【図６ａ】本発明の一実施形態による複合電子部品の製造工程を順に示した斜視図である。
【図６ｂ】本発明の一実施形態による複合電子部品の製造工程を順に示した斜視図である。
【図６ｃ】本発明の一実施形態による複合電子部品の製造工程を順に示した斜視図である。
【図６ｄ】本発明の一実施形態による複合電子部品の製造工程を順に示した斜視図である。
【図７】本実施形態による複合電子部品と他の比較例による入力信号の周波数に対するインピーダンスを示したグラフである。
【図８】本実施形態による複合電子部品と他の比較例によるＤＣ−Ｂｉａｓに対するｄＣ／Ｃｏを示したグラフである。
【図９】図１の複合電子部品が回路基板に実装された様子を示した斜視図である。
【発明を実施するための形態】
【００１２】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００１３】
本発明の実施例を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。
【００１４】
複合電子部品
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００１５】
図１は、本発明の一実施形態による複合電子部品を示した斜視図であり、図２ａから図２ｃは、図１の複合電子部品が製造される過程を順に示した斜視図であり、図３ａから図３ｃは、図１の複合電子部品が製造される過程を順に示した側面図である。
【００１６】
図１から図３ｃを参照すると、本発明の一実施形態による複合電子部品１は、積層セラミックキャパシタ２００、タンタルキャパシタ１００、導電シート３１０、絶縁シーリング部３００、及び第１及び第２の端子電極３３１、３３２を含む。
【００１７】
積層セラミックキャパシタ２００は、セラミックボディ２１０及び第１及び第２の外部電極２３１、２３２を含む。
【００１８】
図４を参照すると、セラミックボディ２１０は、複数の誘電体層２１１と第１及び第２の内部電極２２１、２２２を含み、セラミックボディ２１０は、複数の誘電体層及び第１及び第２の内部電極２２１、２２２を厚さ方向に積層した後に焼成して形成されることができる。
【００１９】
また、セラミックボディ２１０は、厚さ方向に対向する第１及び第２の面、長さ方向に対向する第３及び第４の面、幅方向に対向する第５及び第６の面を含むほぼ六面体形状を有することができる。
【００２０】
誘電体層２１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明はこれに限定されるものではない。
【００２１】
第１及び第２の内部電極２２１、２２２は、誘電体層２１１を挟んでセラミックボディ２１０の第３及び第４の面に交互に露出するように配置される。
【００２２】
このとき、第１及び第２の内部電極２２１、２２２の材料は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち少なくとも一つ以上の物質を含む導電性ペーストを用いて形成されることができる。
【００２３】
第１及び第２の外部電極２３１、２３２は、セラミックボディ２１０の長さ方向の両端部にそれぞれ配置される。
【００２４】
第１及び第２の外部電極２３１、２３２は、セラミックボディ２１０の第３及び第４の面を覆うようにそれぞれ配置され、第１及び第２の内部電極２２１、２２２の露出した部分とそれぞれ接続されて電気的に連結されることができる。
【００２５】
本発明の一実施形態によれば、一般的な積層セラミックキャパシタとは異なり、第１及び第２の外部電極２３１、２３２上にニッケル／スズ（Ｎｉ／Ｓｎ）めっき層を配置しなくてもよい。
【００２６】
本実施形態の複合電子部品は、後述するように、積層セラミックキャパシタ２００とタンタルキャパシタ１００を含む複合体を囲むように配置された絶縁シーリング部３００を含むため、積層セラミックキャパシタ２００の第１及び第２の外部電極２３１、２３２上に別途のめっき層を形成する必要がない。
【００２７】
即ち、外部電極にめっき層を形成しなくても、積層セラミックキャパシタ２００のセラミックボディ２１０の内部へのめっき液の浸透による信頼性低下の問題が発生しない。
【００２８】
タンタルキャパシタ１００は、タンタルボディ１１０及びタンタルワイヤ１２０を含む。タンタルキャパシタ１００は、積層セラミックキャパシタ２００から厚さ方向に一定の間隔をおいて離隔するように配置される。
【００２９】
また、本実施形態において、タンタルキャパシタ１００は、タンタルボディ１１０が実装面に向かうように配置されることができる。
【００３０】
このようにタンタルキャパシタ１００が実装面に向かうように載置されると、積層セラミックキャパシタ２００の圧電振動が発生しても、タンタルキャパシタ１００と絶縁シーリング部３００によって積層セラミックキャパシタ２００で発生した振動の一部が吸収されて基板に伝達される量を最小化することによりアコースティックノイズを低減することができる効果を提供することができる。
【００３１】
タンタルボディ１１０は、タンタル粉末焼結体を含む。タンタルワイヤ１２０は、長さ方向の一部がタンタルボディ１１０の長さ方向の一面を介して露出するようにタンタルボディ１１０の内部に一部の領域が埋設される。
【００３２】
導電シート３１０は、第２の外部電極２３２及びタンタルボディ１１０の長さ方向の一面とそれぞれ接続されるように配置される。
【００３３】
導電シート３１０は、導電特性を示す場合、特定の材料に制限されず、例えば、銅（Ｃｕ）のような金属材料を用いて製作されることができる。
【００３４】
このとき、第２の外部電極２３２及びタンタルボディ１１０と導電シート３１０の間には第１及び第２の導電性接着層３２１、３２２がそれぞれ配置されることができる。第１及び第２の導電性接着層には、例えば、銀−エポキシ（Ａｇ−ｅｐｏｘｙ）のような材料を用いることができるが、本発明はこれに限定されるものではない。
【００３５】
絶縁シーリング部３００はセラミックボディ２１０及びタンタルボディ１１０をカバーするように形成され、このとき、タンタルワイヤ１２０、第１の外部電極２３１及び導電シート３１０の外側面は外部に露出する。
【００３６】
即ち、絶縁シーリング部３００は、積層セラミックキャパシタ２００とタンタルキャパシタ１００を含む複合体及び積層セラミックキャパシタ２００とタンタルキャパシタ１００が配置された導電シート３１０の内側面をカバーするように形成される。
【００３７】
このとき、絶縁シーリング部３００は、積層セラミックキャパシタ２００とタンタルキャパシタ１００を外部環境から保護し、積層セラミックキャパシタ２００とタンタルボディ１１０が互いに絶縁されるようにする。
【００３８】
また、絶縁シーリング部３００は、例えば、エポキシやシリカ系のＥＭＣなどからなるが、本発明はこれに限定されるものではない。
【００３９】
このように、絶縁シーリング部３００によって、本発明の一実施形態による複合電子部品１は、積層セラミックキャパシタ２００とタンタルキャパシタ１００が結合された一つの部品に具現されることができる。
【００４０】
第１の端子電極３３１は、絶縁シーリング部３００の長さ方向の一端部を覆うように形成され、絶縁シーリング部３００の長さ方向の一面を介して露出したタンタルワイヤ１２０及び第１の外部電極２３１と同時に接続されて電気的に連結される。
【００４１】
第２の端子電極３３２は、絶縁シーリング部３００の長さ方向の他端部を覆うように形成され、絶縁シーリング部３００の長さ方向の他面を介して露出した導電シート３１０と接続されて電気的に連結される。
【００４２】
以上のような構造により、本実施形態のタンタルキャパシタ１００は、例えば、内部リードフレームのない構造として第１及び第２の端子電極３３１、３３２と連結され、本実施形態の複合電子部品１において積層セラミックキャパシタ２００とタンタルキャパシタ１００は互いに並列に連結されることができる。
【００４３】
また、本実施形態によれば、静電容量の体積効率の高いタンタルキャパシタと積層セラミックキャパシタを一つの電子部品に複合化することにより高容量及び低ＥＳＬを実現し小型化にも対応することができる。
【００４４】
タンタルキャパシタは、常誘電性誘電体からなるため、ＤＣ−Ｂｉａｓ特性及び温度特性が安定的である。しかしながら、ＥＳＬ及びＥＳＲが高くて高周波でインピーダンスが減らないという短所がある。
【００４５】
積層セラミックキャパシタは、高周波特性には優れるが、ＤＣ−Ｂｉａｓ特性及び温度特性によって静電容量が低下するという短所がある。
【００４６】
ＬＳＩの電源回路に用いられるデカップリングキャパシタは、ＬＳＩに流れる急激な電流の変化と配線インダクタンスによって発生する電圧変動を吸収して電源電圧を安定させるため、静電容量が大きく、ＥＳＬが小さくなければならない。
【００４７】
本実施形態によれば、積層セラミックキャパシタとタンタルキャパシタが結合された複合電子部品の構造により、積層セラミックキャパシタとタンタルキャパシタの短所を互いに補完し、安定した静電容量と高周波特性に優れたデカップリングキャパシタを提供することができる。
【００４８】
タンタルキャパシタは、高容量と優れたＤＣ−Ｂｉａｓ特性を具現することができ、基板への実装時にアコースティックノイズを発生させないという特性を有する。しかしながら、タンタルキャパシタはＥＳＲが高いという問題がある。
【００４９】
積層セラミックキャパシタは、ＥＳＲとＥＳＬは低いが、タンタルキャパシタに比べてＤＣ−Ｂｉａｓ特性が良くなく、容量が低いという短所がある。
【００５０】
本発明の一実施形態による複合電子部品は、積層セラミックキャパシタとタンタルキャパシタが結合された複合体を含むため、タンタルキャパシタの短所である高いＥＳＲを減少させ、積層セラミックキャパシタの短所であるＤＣ−Ｂｉａｓ特性の低下を改善し、高容量を具現することができる。
【００５１】
図５ａから図５ｃを参照すると、本発明の他の実施形態として、タンタルキャパシタは、絶縁シーリング部３００内で幅方向に複数個が離隔するように配置されることができる。
【００５２】
本実施形態においては、第１及び第２のタンタルキャパシタ１０、２０が離隔するように配置されていることを示して説明しているが、本発明はこれに限定されるものではなく、必要に応じて、タンタルキャパシタは３個以上が配置されることができる。
【００５３】
第１及び第２のタンタルキャパシタ１０、２０はそれぞれ第１及び第２のタンタルボディ１１、２１と第１及び第２のタンタルワイヤ１２、２２を有する。
【００５４】
このとき、第１及び第２のタンタルボディ１１、２１の長さ方向の一面は導電シート３１０に接続されて第２の端子電極３３２'に接続され、第１及び第２のタンタルワイヤ１２、２２は絶縁シーリング部３００の外部に突出して第１の端子電極３３１'に接続され、第１及び第２のタンタルキャパシタ１０、２０が互いに並列に連結されることができる。
【００５５】
以上のように複合電子部品が複数のタンタルキャパシタを含むと、低周波のＥＳＲがさらに低くなり、広帯域でインピーダンスを低めることができ、デカップリング効果をさらに改善することができる。
【００５６】
図６ａから図６ｄは、本発明の一実施形態による複合電子部品の製造工程を順に示した斜視図である。
【００５７】
図６ａを参照すると、本実施形態の複合電子部品では、まず、平らな底の上に配置された導電シート３１０'上に複数のタンタルキャパシタ１００のタンタルボディ１１０と複数の積層セラミックキャパシタ２００の第２の外部電極２３２をそれぞれ一つずつ対向するように配置した後、導電性接着剤を用いて付着して電気的に接続させる。
【００５８】
このとき、必要に応じて、積層セラミックキャパシタ２００の第２の外部電極２３２を、導電性接着剤の代わりに高温はんだを用いて導電シート３１０'上に付着させることができる。
【００５９】
図６ｂを参照すると、次に、導電シート３１０'の外側面とタンタルキャパシタ１００のタンタルワイヤ１２０及び積層セラミックキャパシタ２００の第１の外部電極２３１が外部に露出し且つ複数のタンタルボディ１１０とセラミックボディ２１０が同時にカバーされるように絶縁性樹脂などでモールディングして絶縁シーリング部３００'を形成し、複合体を製造する。
【００６０】
図６ｃを参照すると、次に、上記複合体をそれぞれのチップのサイズに合わせて切断し、互いに区分された絶縁シーリング部３００と導電シート３１０を有するそれぞれの電子部品に分離する。
【００６１】
図６ｄを参照すると、次に、個別の電子部品においてタンタルワイヤ１２０と第１の外部電極２３１を覆うように導電性ペーストを塗布して第１の端子電極３３１を形成し、導電シート３１０を覆うように導電性ペーストを塗布して第２の端子電極３３２を形成した後、第１及び第２の端子電極３３１、３３２をめっき処理して複合電子部品を完成する。
【００６２】
図７は、本実施形態による複合電子部品と他の比較例による入力信号の周波数に対するインピーダンスを示したグラフである。
【００６３】
ここで、比較例は、２０１２サイズ基準の従来のリードフレームを用いて積層セラミックキャパシタとタンタルキャパシタを一つの複合電子部品で構成したものである。
【００６４】
実施例は、リードフレームを用いず端子電極に直接積層セラミックキャパシタとタンタルキャパシタを接続するものである。したがって、ＥＳＬの増加がほとんどなく、良好な高周波特性を示すことができるため、ＬＳＩの電圧変動や高周波ノイズを低減することができる。
【００６５】
図８は、本実施形態による複合電子部品と他の比較例によるＤＣ−Ｂｉａｓ（直列バイアス）に対するキャパシタンス変化（ｃａｐａｃｉｔａｎｃｅ  ｃｈａｎｇｅ）を示したグラフである。即ち、図８は、初期静電容量Ｃ０からＤＣ−Ｂｉａｓの印加後の静電容量Ｃへの変化率を示す。
【００６６】
ここで、比較例は、セラミックボディの長さ方向の両端部に外部電極が形成された一般的な構造を有する積層セラミックキャパシタである。
【００６７】
図８を参照すると、比較例は、実施例に比べてＤＣ−Ｂｉａｓが増加するにつれて静電容量が大きく減少する。したがって、実施例は比較例に比べてＤＣ−Ｂｉａｓや温度が安定した静電容量特性を有すると言える。
【００６８】
複合電子部品の実装基板
本実施形態による複合電子部品の実装基板は、上部に第１及び第２の電極パッドを有する回路基板を含み、回路基板上に複合電子部品が設置される。
【００６９】
図９は、図１の複合電子部品が回路基板に実装された様子を示した斜視図である。
【００７０】
図９を参照すると、本実施形態による複合電子部品の実装基板４００は、複合電子部品が実装される回路基板４１０と、回路基板４１０の上面に互いに離隔するように形成された第１及び第２の電極パッド４２１、４２２を含む。
【００７１】
上記複合電子部品は、第１及び第２の端子電極３３１、３３２が第１及び第２の電極パッド４２１、４２２上にそれぞれ接触するように位置した状態ではんだ４３０によって回路基板４１０と電気的に連結されることができる。
【００７２】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００７３】
１００  タンタルキャパシタ
１１０  タンタルボディ
１２０  タンタルワイヤ
２００  積層セラミックキャパシタ
２１０  セラミックボディ
２１１  誘電体層
２２１、２２２  第１及び第２の内部電極
２３１、２３２  第１及び第２の外部電極
３００  絶縁シーリング部
３１０  導電シート
３３１、３３２  第１及び第２の端子電極
４００  実装基板
４１０  回路基板
４２１、４２２  第１及び第２の電極パッド
４３０  はんだ
【図１】
2017098519.tif 000003
【図２ａ】
2017098519.tif 000004
【図２ｂ】
2017098519.tif 000005
【図２ｃ】
2017098519.tif 000006
【図３ａ】
2017098519.tif 000007
【図３ｂ】
2017098519.tif 000008
【図３ｃ】
2017098519.tif 000009
【図４】
2017098519.tif 000010
【図５ａ】
2017098519.tif 000011
【図５ｂ】
2017098519.tif 000012
【図５ｃ】
2017098519.tif 000013
【図６ａ】
2017098519.tif 000014
【図６ｂ】
2017098519.tif 000015
【図６ｃ】
2017098519.tif 000016
【図６ｄ】
2017098519.tif 000017
【図７】
2017098519.tif 000018
【図８】
2017098519.tif 000019
【図９】
2017098519.tif 000020