(57)【要約】【課題】  配線層によって発生する応力を緩和する。【解決手段】  一つの実施形態によれば、半導体記憶装置は、基板、積層体を有する。積層体は、基板に平行な平面内において、第１方向に並設され、第１方向と直交する第２方向に延在し、基板上に絶縁層を介して導電体が複数積層形成される。導電体は、基板に対して引っ張り応力を与える第１導電層と基板に対して圧縮応力を与える第２導電層を少なくとも有し、第１導電層上に第２導電層が積層形成、或いは第１導電層上に第２導電層が積層形成される。【選択図】  図１
2017098428.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に平行な平面内において、第１方向に並設され、前記第１方向と直交する第２方向に延在し、前記基板上に絶縁層を介して導電体が複数積層形成される積層体と、
を具備し、
前記導電体は、前記基板に対して引っ張り応力を与える第１導電層と前記基板に対して圧縮応力を与える第２導電層を少なくとも有し、前記第１導電層上に前記第２導電層が積層形成、或いは前記第１導電層上に前記第２導電層が積層形成される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２方向と直交する第３方向に前記積層体を貫通し、メモリ層及び第１半導体層を有し、前記メモリ層が前記導電体と前記第１半導体層の間に設けられる半導体ピラー
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリ層は、前記第１導電層及び前記第２導電層のいずれか一つに当接される
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２方向と直交する第３方向に前記積層体を貫通し、抵抗変化膜及び第３導電層を有し、前記抵抗変化膜が前記導電体と前記第３導電層の間に設けられる半導体ピラー
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記抵抗変化膜は、前記第１導電層及び前記第２導電層のいずれか一つに当接される
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１導電層は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、及び銀（Ａｇ）の少なくとも一つを含む、或いはチタンシリサイド、ハフニウムシリサイド、及びバナジウムシリサイドの少なくとも一つを含み、
前記第２導電層は、タングステン（Ｗ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ベリリウム（Ｂｅ）、鉄（Ｆｅ）、及びオスミウム（Ｏｓ）の少なくとも一つを含み、或いはタングステンシリサイド、コバルトシリサイド、タンタルシリサイド、及びモリブデンシリサイドの少なくとも一つを含む
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記基板は、シリコン基板である
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、半導体のウェーハプロセスを用いて製造される。半導体記憶装置の大容量化、低消費電力化、および低コスト化は、ウェーハプロセスにおける２次元の微細化技術の進展に伴って実現されてきた。
【０００３】
更なる微細加工には、これまで以上に莫大な設備投資が必要となる。また、トランジスタの微細化限界が指摘されている。このため、メモリセルを縦方向に複数積層形成した３次元メモリセルアレイを備えた不揮発性半導体記憶装置の開発が多方面で進められている。
【０００４】
３次元メモリセルアレイの大容量化には、ワード線などの配線層の積層数を大幅に増加させる必要がある。配線層には、配線抵抗を低減するために、多結晶シリコン膜よりも低抵抗の金属膜や金属シリサイド膜を用いられる。金属膜や金属シリサイド膜は、半導体記憶装置の半導体基板とはヤング率が異なるので、配線層の積層数が増大するとウエハに所定値以上の引っ張り応力或いは圧縮応力が発生する。引っ張り応力或いは圧縮応力が発生するとウエハの反り量が増大し、合わせずれやウエハアライメントエラーを含めた製造工程トラブルが発生して歩留低下等の原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１５／００５５４１３号明細書
【特許文献２】特開２０１５−１５３４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、配線層によって発生する応力を緩和することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば、半導体記憶装置は、基板、積層体を有する。積層体は、基板に平行な平面内において、第１方向に並設され、第１方向と直交する第２方向に延在し、基板上に絶縁層を介して導電体が複数積層形成される。導電体は、基板に対して引っ張り応力を与える第１導電層と基板に対して圧縮応力を与える第２導電層を少なくとも有し、第１導電層上に第２導電層が積層形成、或いは第１導電層上に第２導電層が積層形成される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置を示す断面図である。
【図２】第１の実施形態に係る半導体記憶装置を示す断面図である。
【図３】第１の実施形態に係るメモリセルアレイを示す断面図である。
【図４】応力発生を説明する図、図４（ａ）は基板と膜の積層構造を示す図、図４（ｂ）は引っ張り応力が発生した場合を示す図、図４（ｃ）は圧縮応力が発生した場合を示す図である。
【図５】シリコンと種々の金属のヤング率の関係を示す図である。
【図６】シリコンと種々の金属の仕事関数の関係を示す図である。
【図７】第１の実施形態に係る変形例のメモリセルトランジスタを示す断面図、図７（ａ）は第１変形例であり、図７（ｂ）は第２変形例である。
【図８】第１の実施形態に係る第３変形例のメモリセルトランジスタを示す断面図である。
【図９】第１の実施形態に係る第４変形例のメモリセルトランジスタを示す断面図である。
【図１０】第１の実施形態に係る第５変形例のメモリセルトランジスタを示す断面図である。
【図１１】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１２】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１３】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１４】第１の実施形態に係るメタル積層数とウエハ反りの関係を示す図である。
【図１５】第２の実施形態に係る半導体記憶装置を示す断面図である。
【図１６】第２の実施形態に係る半導体記憶装置を示す断面図である。
【図１７】第２の実施形態に係るメモリセルアレイを示す断面図である。
【図１８】第２の実施形態に係る第６変形例の抵抗変化素子を示す断面図である。
【図１９】第２の実施形態に係る第７変形例の抵抗変化素子を示す断面図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。図中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的或いは概念的なものであり、各部分の厚みと幅の関係、部分間の大きさの比率などは、必ずしも現実のものとは同一とは限らない。また、同じ部分を示す場合でも図面により互いの寸法や比率が異なって示される場合がある。
【００１０】
（第１の実施形態）
まず、第１の実施形態に係る半導体記憶装置について、図面を参照して説明する。図１及び図２は半導体記憶装置を示す断面図である。図３はメモリセルアレイを示す断面図である。
【００１１】
本実施形態では、ワード線などに用いられる導電体に、基板に対して引っ張り応力を与える第１導電層と基板に対して圧縮応力を与える第２導電層を積層形成して、発生する応力を抑制している。
【００１２】
図１及び図２に示すように、半導体記憶装置１００は、例えばＮＡＮＤ型フラッシュメモリであり、３次元構造のメモリセルアレイＭＣＡを有する。半導体記憶装置１００には、絶縁層４を介して導電体５が複数積層形成され、導電体５上に絶縁層４を介して導電体６が形成された積層体６０が基板１上に設けられる。積層体６０の領域にメモリセルアレイＭＣＡが形成される。導電体５はワード線配線及びメモリセルトランジスタのゲート電極として用いられ、導電体６は選択ゲート配線及び選択トランジスタの選択ゲート電極として用いられる。
【００１３】
ここで、図１は、メモリセルアレイＭＣＡのワード線に対して垂直な断面を示し、図２は、ワード線の延在方向に平行な断面を示している。
【００１４】
本実施形態の説明では、基板１に平行な面内における第１の方向をＸ方向とし、同じ面内においてＸ方向に直交する第２の方向をＹ方向とする。Ｘ方向及びＹ方向に直交し、基板１対して垂直な方向をＺ方向とする。
【００１５】
図１に示すように、絶縁層２は、基板１上に設けられる。基板１は、例えばシリコン基板が用いられる。導電層３は、絶縁層２上に設けられる。積層体６０は、導電層３上に設けられる。絶縁層１４は、積層体６０の最下層の絶縁層４に達し、絶縁層７、導電体６、及び複数の絶縁層４と導電体５を貫通する。絶縁層１５は、積層体６０の最上層の絶縁層４に達し、絶縁層７及び導電体６を貫通する。
【００１６】
ＮＡＮＤストリングス７０は、Ｕ字型構造を有する。ＮＡＮＤストリングス７０は、導電層３に達し、絶縁層７及び積層体６０を貫通する。ＮＡＮＤストリングス７０は、半導体層１１ａ、半導体層１１ｂ、連結部１２、及びメモリ層１３を有する。半導体層１１ａとして示す図中左側の半導体層１１と半導体層１１ｂとして示す図中右側の半導体層１１は、導電層３に達し、絶縁層７及び積層体６０を貫通する。連結部１２は、半導体層１１ａの底部と半導体層１１ｂの底部を連結する。半導体層１１ａ、半導体層１１ｂ、及び連結部１２の外周部には、メモリ層１３が設けられる。
【００１７】
積層体６０上には、絶縁層８、絶縁層９が設けられる。絶縁層９中には、ビット線１８が設けられる。ビット線１８と半導体層１１ｂは、コンタクトプラグ１６及びコンタクトプラグ２０を介して接続される。絶縁層８表面には、ソース線１７が設けられる。ソース線１７と半導体層１１ａは、コンタクトプラグ２０を介して接続される。絶縁層８上には、パッド電極１９が設けられる。
【００１８】
図２に示すように、メモリセルアレイＭＣＡは、中央部に半導体層１１及びメモリ層１３からなる半導体ピラー８０を有し、ワード線の延在方向（ワード線引き出し方向）端部にテラス部（階段部）を有する。半導体ピラー８０は、導電層３に達し、絶縁層７及び積層体６０を貫通する。テラス部（階段部）の絶縁層８の表面には、配線２４が設けられる。配線２４とテラス部（階段部）の導電体５は、コンタクトプラグ２３を介して接続される。パッド電極１９と配線２４は、コンタクトプラグ２５、配線２６、及びコンタクトプラグ２８を介して接続される。
【００１９】
積層体６０は、基板１に平行な平面内において、第1方向（Ｘ方向）に並設され、第1方向（Ｘ方向）と直交する第２方向（Ｙ方向）に延在し、基板１上に絶縁層４を介して導電体が積層形成される。
【００２０】
ここで、絶縁層２、絶縁層４、絶縁層７、絶縁層１４、及び絶縁層１５には、例えばシリコン酸化膜が用いられる。導電層３は、バックゲートとして機能し、例えばシリコン或いは多結晶シリコンが用いられる。半導体層１１は、例えば多結晶シリコン或いはアモルファスシリコンが用いられる。メモリ層１３は、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層された積層膜が用いられる。
【００２１】
図３に示すように、メモリセルアレイＭＣＡの導電体５は、少なくとも２つ以上の導電層を有する。導電体５は、例えば導電層３１（第１導電層）と導電層３２（第２導電層）が積層形成される。メモリセルアレイＭＣＡの導電体６は、少なくとも２つ以上の導電層を有する。導電体６は、例えば導電層３１（第１導電層）と導電層３２（第２導電層）が積層形成される。導電層３１は、例えば基板１に対して引っ張り応力を与える。導電層３１上に設けられる導電層３２は、例えば基板１に対して圧縮応力を与える。
【００２２】
導電体５（導電層３１及び導電層３２）、メモリ層１３、半導体層１１は、メモリセルトランジスタＭＣＴを構成する。導電体５（導電層３１及び３２）がゲート電極、メモリ層１３がゲート絶縁膜、半導体層１１がソース、チャネル部、ドレインとして機能する。メモリセルトランジスタＭＣＴは、基板１対して垂直な第３方向（Ｚ方向）に多段形成される。
【００２３】
導電体６（導電層３１及び導電層３２）、メモリ層１３、半導体層１１は、選択トランジスタＳＧＴを構成する。導電体６（導電層３１及び３２）が選択ゲート電極、メモリ層１３がゲート絶縁膜、半導体層１１がソース、チャネル部、ドレインとして機能する。
【００２４】
ゲート電極としての導電体５（導電層３１及び導電層３２）、選択ゲート電極としての導電体６（導電層３１及び導電層３２）は、配線としても使用されるので低抵抗な材料を用いるのが好ましい。本実施形態では、導電層３１及び導電層３２に多結晶シリコンよりも低抵抗な金属や金属シリサイドを用いている。導電体５はワード線配線及びメモリセルトランジスタのゲート電極として用いられ、導電体６は選択ゲート配線及び選択ゲート電極として用いられる。
【００２５】
次に、積層膜での応力発生について図４を参照して説明する。図４（ａ）は、基板と膜の積層構造を示す図である。図４（ｂ）は、積層膜での引っ張り応力が発生した場合を示す図である。図４（ｃ）は、積層膜での圧縮応力が発生した場合を示す図である。
【００２６】
図４（ａ）に示す基板４１と基板４１上に形成された膜４２の積層膜において、発生する応力について説明する。基板４１と膜４２の物性が異なると積層膜が湾曲して基板４１に応力σが与えられる。具体的には、応力σは、
σ＝（ＥＤ２）／｛６（１−Ｖ）Ｒ×ｔ｝・・・式（１）
で表される。ここで、Ｅはヤング率、Ｖはポアソン比、Ｄは基板４１の膜厚、Ｒは曲率半径、ｔは膜４２の膜厚である。式（１）は、ｔ＜＜Ｄの条件で成立する式であり、Ｓ．Ｐ．Ｍｕｒａｋａ（SILICIDES FOR VLSI APPLICATIONS, 1983, Academic Press社、 頁64, 式(19)）などに開示されている。
【００２７】
ここで、基板４１のヤング率をＥ１、膜４２のヤング率をＥ２とする。Ｅ１＞Ｅ２の場合、図４（ｂ）に示すように膜４２の横方向の伸びが小さいので基板４１に引っ張り応力（TENSILE STRESS）が与えられる。Ｅ１＜Ｅ２の場合、図４（ｃ）に示すように膜４２の横方向の伸びが大きいので基板４１に圧縮応力（COMPRESSIVE STRESS）が与えられる。
【００２８】
次に、本実施形態の基板１に使用されるシリコンと導電層３１及び導電層３２に使用される種々の金属の特性について図５及び図６を参照して説明する。図５は、シリコンと種々の金属のヤング率の関係を示す図である。図６は、シリコンと種々の金属の仕事関数の関係を示す図である。
【００２９】
図５に示すように、シリコンに対してヤング率が小さく基板としてのシリコンに引っ張り圧力を与える金属は、バナジウム（Ｖ）、銅（Ｃｕ）、チタン（Ｔｉ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、金（Ａｕ）、アルミニウム（Ａｌ）などである。なお、これらの金属からなる金属シリサイドも同様に基板としてのシリコンに引っ張り圧力を与える。
【００３０】
基板としてのシリコンに圧縮応力を与える金属は、タンタル（Ｔａ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、オスミウム（Ｏｓ）などである。なお、これらの金属からなる金属シリサイドも同様に基板としてのシリコンに圧縮圧力を与える。
【００３１】
図６に示すように、シリコンに対して仕事関数が小さい金属は、例えばハフニウム（Ｈｆ）である。なお、ハフニウムシリサイドもシリコンに対して仕事関数が小さい。
【００３２】
シリコンに対して仕事関数が大きい金属は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、銀（Ａｇ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、鉄（Ｆｅ）、オスミウム（Ｏｓ）、ベリリウム（Ｂｅ）などである。なお、これらの金属からなる金属シリサイドもシリコンに対して仕事関数が大きい。
【００３３】
ここで、導電層３１及び導電層３２（図３に示す）は、メモリセルトランジスタＭＣＴのゲート電極と選択トランジスタＳＧＴの選択ゲート電極として機能する。このため、本実施形態では、例えば導電層３１に用いる金属をシリコンに引っ張り圧力を与える第１金属とし、導電層３２に用いる金属をシリコンに圧縮圧力を与える第２金属とし、第１金属と第２金属の仕事関数がほぼ同一な金属を選択するのが好ましい。なお、導電層３１に用いる金属をシリコンに圧縮圧力を与える第１金属とし、導電層３２に用いる金属をシリコンに引っ張り圧力を与える第２金属としてもよい。第１金属と第２金属仕事関数の差が増大すると導電層３１部分と導電層３２部分での特性（例えば、閾値電圧など）が大幅に異なるので好ましくない。
【００３４】
上述した事実と図５及び図６を参照して、本実施形態では、例えば導電層３１にバナジウム（Ｖ）を選択し、導電層３２にコバルト（Ｃｏ）を選択している。バナジウム（Ｖ）は、ヤング率が１２８（ＧＰａ）で、仕事関数が４．４４（ｅＶ）である。コバルト（Ｃｏ）は、ヤング率が２０９（ＧＰａ）で、仕事関数が４．４５（ｅＶ）である。シリコン（面方位が＜１００＞の場合）は、ヤング率が１５０（ＧＰａ）で、仕事関数が４．０５（ｅＶ）である。
【００３５】
ここで、導電層３１に用いる金属の仕事関数と導電層３２に用いる金属の仕事関数が異なる場合（例えば、導電体３１にチタン（Ｔｉ）、導電体３２にタングステン（Ｗ）を用いた場合）、図７（ａ）に示す第１変形例のように、メモリセルトランジスタＭＣＴのメモリ層１３に当接する導電体５ａを変更してもよい。
【００３６】
チタン（Ｔｉ）は、ヤング率が１１０（ＧＰａ）で、仕事関数が４．１４（ｅＶ）である。タングステン（Ｗ）は、ヤング率が４１０（ＧＰａ）で、仕事関数が４．５２（ｅＶ）である。記載していないが選択トランジスタＳＧＴも同様の構造とする。具体的には、メモリ層１３に当接する部分の導電層３２を導電層３１ａ（導電層３１と同じチタン（Ｔｉ））に置き換える。導電層３２は、メモリ層１３と当接しない。導電層３１と導電層３１ａがメモリ層１３と当接する。
【００３７】
また、図７（ｂ）に示す第２変形例のように、メモリセルトランジスタＭＣＴのメモリ層１３に当接する導電体５ｂを変更してもよい。記載していないが選択トランジスタＳＧＴも同様の構造とする。具体的には、メモリ層１３に当接する部分の導電層３２を絶縁層４に置き換える。導電層３２は、メモリ層１３と当接しない。導電層３１がメモリ層１３と当接する。
【００３８】
図８に示す第３変形例のように、導電体５と絶縁層４の間にバリア膜３３を設けてもよい。バリア膜３３を設けることにより導電層３１及び導電層３２に用いられる金属の外方拡散を抑制することができる。
【００３９】
図９に示す第４変形例のように、メモリセルトランジスタＭＣＴのメモリ層１３に当接する導電体５ｃを変更してもよい。記載していないが選択トランジスタＳＧＴも同様の構造とする。具体的には、導電体３１と導電体３２の間にバリア膜３４を設けてもよい。バリア膜３４を設けることにより導電層３１から導電層３２への拡散、導電層３２から導電層３１への拡散を抑制することができる。
【００４０】
図１０に示す第５変形例のように、メモリセルトランジスタＭＣＴのメモリ層１３に当接する導電体５ｄを変更してもよい。記載していないが選択トランジスタＳＧＴも同様の構造とする。具体的には、導電体５ｄを導電体３５／導電体３２／導電体３１の３層構造とする。導電体３５は、引っ張り応力を与える金属或いは金属シリサイド、或いは圧縮応力を与える金属或いは金属シリサイドを用いる。
【００４１】
次に、半導体記憶装置の製造方法について図１１乃至１３を参照して説明する。図１１乃至１３は、半導体記憶装置の製造工程を示す断面図である。
【００４２】
図１１に示すように、基板１上に絶縁膜２を形成する。絶縁膜２上に導電層３を形成する。導電層３表面に、絶縁層５０（連結部１２部分となる）を選択的に埋め込む。絶縁層５０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるシリコン窒化膜（Ｓｉ３Ｎ４）を用いる。導電層３及び絶縁層５０上に、絶縁層４を形成する。絶縁層４上に、導電層３１と導電層３２からなる導電体５を形成する。具体的には、バナジウム（Ｖ）からなる導電層３１とコバルト（Ｃｏ）からなる導電層３２は、スパッタ法、ＡＬＤ（Atomic Layer Deposition）、或いはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成する。
【００４３】
図１２に示すように、絶縁層４を介して導電体５が複数積層形成され、絶縁層４上に導電体６が形成された積層体６０を形成する。なお、導電体６は導電体５と同様な方法で形成する。積層体６０上に、絶縁層７を形成する。絶縁層７形成後、マスク材をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法を用いて溝５１と溝５２を形成する。溝５１は、積層体６０の最下層の絶縁層４表面まで達する深溝である。溝５２は、積層体６０の最上層の絶縁層４表面に達する浅溝である。図示しないマスク材除去とＲＩＥ後処理を実施する。
【００４４】
図１３に示すように、溝５１に絶縁層１４を埋設し、溝５２に絶縁層１５を埋設する。絶縁層１４及び絶縁層１５形成後、マスク材をマスクとしてＲＩＥ法を用いて絶縁層５０に達する溝５３を形成する。溝５３形成後、絶縁層５０を選択的に除去して横方向に延在し、溝５３と連結する溝５４を形成する。
【００４５】
なお、メモリ層１３及び半導体層１１の形成を含めこれ以降の形成については、図示及び説明を省略する。
【００４６】
本実施形態では、選択ゲート配線及び選択ゲート電極にも積層金属を用いているが必ずしもこれに限定されるものではない。ワード線配線及びメモリセルトランジスタのゲート電極のみ積層金属を用いてもよい。また、ソース線１７やビット線１８に積層金属を用いてもよい。
【００４７】
次に、積層金属を用いた本実施形態の半導体記憶装置１００と単層金属を用いた従来例の半導体記憶装置の特性について図１４を参照して説明する。図１４は、メタル積層数とウエハ反りの関係を示す図である。
【００４８】
図１４に示すように、ワード線配線、メモリセルトランジスタのゲート電極、選択ゲート配線、及び選択ゲート電極に圧縮応力を与える金属のみを用いた従来例１では、メタル積層数が増大するにつれて（＋）方向のウエハ反りが急増する。ワード線配線、メモリセルトランジスタのゲート電極、選択ゲート配線、及び選択ゲート電極に引っ張り応力を与える金属のみを用いた従来例２では、メタル積層数が増大するにつれて（−）方向のウエハ反りが急増する。例えば、ウエハ反り量が所定値以上になると合わせずれの増大、ウエハアライメントエラーの発生、絶縁膜の膜厚バラツキの増大などの製造工程トラブルが急増する。
【００４９】
一方、積層金属を用いた本実施形態の半導体記憶装置１００では、圧縮応力を与える金属と引っ張り応力を与える金属を用いて発生する応力を大幅に抑制している。具体的には、上限値のウエハ反り（＋方向での）と下限値のウエハ反り（−方向での）は、従来例１及び従来例２と比較し非常に小さな値となっている。この結果、メタル積層数が増大してもウエハ反り量を大幅に抑制することができる。合わせずれ、ウエハアライメントエラー、絶縁膜等の膜厚バラツキなどを大幅に減少することができる。
【００５０】
上述したように、本実施形態の半導体記憶装置では、絶縁層４を介して導電体５が複数積層形成され、導電体５上に絶縁層４を介して導電体６が形成された積層体６０が基板１上に設けられる。積層体６０の領域にメモリセルアレイＭＣＡが形成される。導電体５及び導電体６は、導電層３１と導電層３２が積層形成される。導電層３１には、引っ張り圧力を与える金属が用いられる。導電層３２には、圧縮圧力を与える金属が用いられる。
【００５１】
このため、基板１に対する応力を抑制することができる。ウエハの反りを大幅に減少できるので、半導体記憶装置１００の歩留を向上することができる。
【００５２】
本実施形態では、半導体記憶装置１００がＵ字型構造のＮＡＮＤストリングス７０を有しているが必ずしもこれに限定されるものではない。例えば、連結部１２を設けずに、単一の半導体ピラーから構成されるメモリセルを有する半導体記憶装置に適用してもよい。
【００５３】
（第２の実施形態）
次に、第２の実施形態に係る半導体記憶装置について図面を参照して説明する。図１５及び図１６は半導体記憶装置を示す断面図である。図１７はメモリセルアレイを示す断面図である。
【００５４】
本実施形態では、ワード線に用いられる導電体に、基板に対して引っ張り応力を与える第１導電層と基板に対して圧縮応力を与える第２導電層を積層形成して、発生する応力を抑制している。
【００５５】
図１５及び図１６に示すように、半導体記憶装置３００は、抵抗変化素子をメモリに用いたＲｅＲＡＭ（Resistive RAM）であり、３次元構造のメモリセルアレイＭＣＡを有する。半導体記憶装置３００には、絶縁層２０９を介して導電体２１０が複数積層形成された積層体２６０が基板２０１上に設けられる。積層体２６０の領域にメモリセルアレイＭＣＡが形成される。導電体２０９はワード線配線として用いられる。
【００５６】
ここで、図１５は、メモリセルアレイＭＣＡのワード線に対して垂直な断面を示し、図１６は、ワード線の延在方向に平行な断面を示している。
【００５７】
本実施形態の説明では、基板２０１に平行な面内における第１の方向をＸ方向とし、同じ面内においてＸ方向に直交する第２の方向をＹ方向とする。Ｘ方向及びＹ方向に直交し、基板２０１対して垂直な方向をＺ方向とする。
【００５８】
図１５及び図１６に示すように、絶縁層２０２は、基板２０１上に設けられる。基板２０１は、例えばシリコン基板が用いられる。導電層２０３上に、絶縁層２０４、導電層２０５、及び絶縁層２０６が積層形成される。絶縁層２０４、導電層２０５、及び絶縁層２０６を貫通するように半導体層２０７が設けられる。半導体層２０７の外周には、ゲート絶縁膜２０８が設けられる。半導体層２０７は、Ｎ＋半導体層２０７ａ、Ｐ＋半導体層２０７ｂ、Ｎ＋半導体層２０７ｃが積層されたものである。
【００５９】
導電層２０５、ゲート絶縁膜２０８、Ｎ＋半導体層２０７ａ、Ｐ＋半導体層２０７ｂ、Ｎ＋半導体層２０７ｃが選択トランジスタＳＧＴを構成する。導電層２０５は、ゲート電極として機能する。Ｎ＋半導体層２０７ａ、Ｎ＋半導体層２０７ｃは、ソース或いはドレインとして機能する。Ｐ＋半導体層２０７ｂは、チャネル部として機能する。
【００６０】
メモリセルアレイＭＣＡは、導電層２１１及び抵抗変化膜１１２からなる半導体ピラー２８０を有する。半導体ピラー２８０は、積層体２６０を貫通する。抵抗変化膜１１２は、積層体２６０と導電層２１１の間に設けられる。
【００６１】
ここで、絶縁層２０２、絶縁層２０４、絶縁層２０６、及び絶縁層２０９には、例えばシリコン酸化膜が用いられる。導電層３は、グローバルビット線として機能し、例えばシリコン、多結晶シリコン、或いは金属が用いられる。導電層２１１は、縦型ビット線として機能し、例えば多結晶シリコン、アモルファスシリコン、或いは金属が用いられる。抵抗変化膜１１２は、例えば金属酸化物（ＨｆＯ×、Ａｌ２Ｏ×、ＴｉＯ×、ＮｉＯ×、ＷＯ×、Ｔａ２Ｏ×など）やシリコン酸化膜などが用いられる。
【００６２】
図１７に示すように、メモリセルアレイＭＣＡの導電体２１０は、少なくとも２つ以上の金属或いは金属シリサイドからなる導電層を有する。導電体２１０は、例えば導電層２３１（第１導電層）、導電層２３２（第２導電層）、導電層２３１と同じ材質の導電層２３１ａを有する。導電層２３１上に導電層２３２が設けられる。導電層２３１の端部（抵抗変化膜２１２に接する部分）上に導電膜２３１ａ（導電膜２３１と同じ材質）が設けられる。
【００６３】
導電層２１１、抵抗変化膜２１２、導電層２３１、導電層２３２、及び導電膜２３１ａは、抵抗変化素子ＲＣＥとして機能する。導電層２３１及び導電膜２３１ａは、端部が抵抗変化膜２１２に当接される。
【００６４】
ここで、導電層２３１及び導電層２３１ａには、例えばシリコンに引っ張り圧力を与える金属（第１金属）を用いる。導電層２３には、例えばシリコンに圧縮圧力を与える金属（第１金属）を用いる。なお、導電層２３１及び導電層２３１ａに用いる金属をシリコンに圧縮圧力を与える第１金属とし、導電層２３２に用いる金属をシリコンに引っ張り圧力を与える第２金属としてもよい。
【００６５】
導電層２３１及び導電層２３１ａに用い、シリコンに対してヤング率が小さく基板としてのシリコンに引っ張り圧力を与え、イオン源としても使用できる金属として、銅（Ｃｕ）、チタン（Ｔｉ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）などを用いるのが好ましい。
【００６６】
導電層２３２に用い、基板としてのシリコンに圧縮応力を与え、イオン源としても使用できる金属として、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）などを用いるのが好ましい。
【００６７】
本実施形態では、導電層２３１及び導電層２３１ａに用いる金属に銀（Ａｇ）を使用している。導電層２３２に用いる金属にコバルト（Ｃｏ）を使用している。銀（Ａｇ）は、ヤング率が８３（ＧＰａ）で、仕事関数が４．３１（ｅＶ）である。コバルト（Ｃｏ）は、ヤング率が２０９（ＧＰａ）で、仕事関数が４．４５（ｅＶ）である。なお、導電層２３１及び導電層２３１ａに用いる金属に、シリコンに引っ張り圧力を与え、イオン源としても使用できる銀（Ａｇ）と銅（Ｃｕ）からなる合金を用いてもよい。
【００６８】
積層金属を用いた本実施形態の半導体記憶装置３００では、圧縮応力を与える金属と引っ張り応力を与える金属を用いて発生する応力を大幅に抑制している。この結果、メタル積層数が増大してもウエハ反り量を大幅に抑制することができる。合わせずれ、ウエハアライメントエラー、絶縁膜等の膜厚バラツキなどを大幅に減少することができる。
【００６９】
ここで、図１８に示す第６変形例のように抵抗変化素子ＲＣＥを変更してもよい。具体的には、抵抗変化素子ＲＣＥを導電層２１１、抵抗変化膜２１２及び導電層２３１の構成とする。抵抗変化膜２１２に当接する部分の導電体２１０ａの導電層２３２を絶縁層２０９に置き換える。導電層２３２は、抵抗変化膜２１２と当接しない。導電層２３１は、抵抗変化膜２１２と当接する。
【００７０】
図１９に示す第７変形例のように抵抗変化素子ＲＣＥを変更してもよい。具体的には、抵抗変化素子ＲＣＥを導電層２１１、抵抗変化膜２１２及び導電層２３１の構成とする。導電体２１０ｂの導電層２３２と抵抗変化膜２１２の間にエアーギャップ２４０を形成する。抵抗変化膜２１２に当接する部分の導電体２１０ａの導電層２３２を絶縁層２０９に置き換える。抵抗変化膜２１２に当接する部分の導電体２１０ａの導電層２３２を絶縁層２０９に置き換える。
【００７１】
上述したように、本実施形態の半導体記憶装置では、絶縁層２０９を介して導電体２１０が複数積層形成された積層体２６０が基板２０１上に設けられる。積層体２６０の領域にメモリセルアレイＭＣＡが形成される。導電体２０９はワード線配線として用いられる。導電体２１０は、導電層２３１、導電層２３２、導電層２３１と同じ材質の導電層２３１ａを有する。導電層２３１上に導電層２３２が設けられる。導電層２３１の端部（抵抗変化膜２１２に接する部分）上に導電膜２３１ａ（導電膜２３１と同じ材質）が設けられる。
【００７２】
このため、基板２０１に対する応力を抑制することができる。ウエハの反りを大幅に減少できるので、半導体記憶装置３００の歩留を向上することができる。
【００７３】
第１の実施形態では３次元ＮＡＮＤフラッシュメモリを提示し、第２の実施形態では３次元ＲｅＲＡＭを提示したが必ずしもこれに限定されるものではない。ワード線やビット線が複数積層形成されるＮＡＮＤフラッシュメモリ及びＲｅＲＡＭ以外の３次元半導体記憶装置にも適用することができる。また、複数のメモリチップがＴＳＶ（Through Silicon Via）を介して積層形成された半導体記憶装置にも適用することができる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１、２０１  基板
２、４、７〜９、１４、１５、２１、２２、５０、２０２、２０４、２０６、２０９  絶縁層
３、３１、３１ａ、３２、３５、２０３、２０５、２１１、２３１、２３１ａ、２３２  導電層
５、５ａ〜５ｄ、６、２１０、２１０ａ、２１０ｂ  導電体
１１ａ、１１ｂ、２０７  半導体層
１２  連結部
１３  メモリ層
１６、２０、２３、２５、２７  コンタクトプラグ
１７  ソース線
１８  ビット線
１９  パッド電極
２４、２６  配線
３４  バリア膜
４１  基板
４２  膜
５１〜５４  溝
６０、２６０  積層体
７０  ＮＡＮＤストリングス
８０、２８０  半導体ピラー
１００、３００  半導体記憶装置
２０７ａ、２０７ｃ  Ｎ＋半導体層
２０７ｂ  Ｐ＋半導体層
２０８  ゲート絶縁膜
２１２  抵抗変化膜
２５０  エアーギャップ
Ｅ１  基板のヤング率
Ｅ２  膜のヤング率
ＭＣＴ  メモリセルトランジスタ
Ｒ  曲率半径
ＲＣＥ  抵抗変化素子
ＳＧＴ  選択トランジスタ
【図１】
2017098428.tif 000003
【図２】
2017098428.tif 000004
【図３】
2017098428.tif 000005
【図４】
2017098428.tif 000006
【図５】
2017098428.tif 000007
【図６】
2017098428.tif 000008
【図７】
2017098428.tif 000009
【図８】
2017098428.tif 000010
【図９】
2017098428.tif 000011
【図１０】
2017098428.tif 000012
【図１１】
2017098428.tif 000013
【図１２】
2017098428.tif 000014
【図１３】
2017098428.tif 000015
【図１４】
2017098428.tif 000016
【図１５】
2017098428.tif 000017
【図１６】
2017098428.tif 000018
【図１７】
2017098428.tif 000019
【図１８】
2017098428.tif 000020
【図１９】
2017098428.tif 000021