(57)【要約】【課題】共通電極に対する共通電圧の給電効率を高めることができる表示装置を提供する。【解決手段】表示装置は、第１方向に延在する複数のデータ線と、前記第１方向とは異なる第２方向に延在する複数のゲート線と、前記複数のデータ線にデータ信号を出力するデータ線駆動回路と、画像を表示する表示領域に配置された、複数の画素電極と、共通電極と、前記表示領域の周囲の非表示領域のうち前記データ線駆動回路と前記表示領域との間に配置され、前記共通電極に共通電圧を供給するコモンバスラインと、複数の画素トランジスタと、前記非表示領域のうち前記データ線駆動回路と前記表示領域との間に配置され、前記複数の画素トランジスタを保護する複数の保護回路と、を含み、平面的に見て、前記コモンバスラインは、前記複数のデータ線と、前記複数の保護回路の一部とに重なっている。【選択図】図８
2017173721.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する複数のデータ線と、前記第１方向とは異なる第２方向に延在する複数のゲート線と、
前記複数のデータ線にデータ信号を出力するデータ線駆動回路と、
画像を表示する表示領域に配置された、複数の画素電極と、共通電極と、
前記表示領域の周囲の非表示領域のうち前記データ線駆動回路と前記表示領域との間に配置され、前記共通電極に共通電圧を供給するコモンバスラインと、
前記表示領域において、前記複数のデータ線及び前記複数のゲート線のそれぞれの交差部近傍に配置された複数の画素トランジスタと、
前記非表示領域のうち前記データ線駆動回路と前記表示領域との間に配置され、前記複数の画素トランジスタを保護する複数の保護回路と、
を含み、
平面的に見て、前記コモンバスラインは、前記複数のデータ線と、前記複数の保護回路の一部とに重なっている、
ことを特徴とする表示装置。
【請求項２】
前記各保護回路は、ダイオード接続型の第１トランジスタ及び第２トランジスタを含み、
前記各保護回路は、前記各データ線に接続されており、
前記各保護回路に接続された制御線をさらに含み、
前記第１トランジスタは、ドレイン電極が前記データ線に接続されており、ゲート電極及びソース電極が前記制御線に接続されており、
前記第２トランジスタは、ゲート電極及びドレイン電極が前記データ線に接続されており、ソース電極が前記制御線に接続されている、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
平面的に見て、前記コモンバスラインは、さらに、前記第１トランジスタと前記第２トランジスタの間の領域に重なっている、
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
平面的に見て、前記コモンバスラインは、前記第１トランジスタ及び前記第２トランジスタのチャネル部に重なる部分に開口部を有する、
ことを特徴とする請求項３に記載の表示装置。
【請求項５】
平面的に見て、前記コモンバスラインは、前記保護回路が形成された領域において、前記第２方向に連続して延在する部分を有する、
ことを特徴とする請求項１に記載の表示装置。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタを構成する電極及びチャネル部を覆う絶縁膜をさらに含み、
前記コモンバスラインは、前記絶縁膜上に形成されており、
前記コモンバスラインは、前記共通電極と同一層上に、前記共通電極と同一材料で形成される、
ことを特徴とする請求項２に記載の表示装置。
【請求項７】
前記コモンバスライン及び前記共通電極を覆う上層絶縁膜をさらに含み、
前記複数の画素電極は、前記上層絶縁膜上に形成されている、
ことを特徴とする請求項６に記載の表示装置。
【請求項８】
平面的に見て、前記コモンバスラインは、さらに、前記第１トランジスタに含まれる半導体層と、前記第２トランジスタに含まれる半導体層との少なくとも一部と重なっている、
ことを特徴とする請求項２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
各種表示装置のうち例えば液晶表示装置は、画素電極と共通電極（コモン電極ともいう。）との間に発生する電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を調整して画像表示を行う。共通電極には、共通バスライン（コモンバスラインともいう。）を介して共通電圧Ｖｃｏｍが供給される。共通バスラインは、画像を表示する表示領域の外側の領域（以下、非表示領域という。）、例えば、データ線駆動回路と表示領域との間の領域に配置される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７５８１８号公報
【特許文献２】特開２００９−１５１３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、共通バスラインは、その線幅により、共通電極に対する共通電圧の給電効率に影響を与える。例えば、共通バスラインの線幅を狭くすると、配線抵抗が大きくなり上記給電効率が低下する一方、共通バスラインの線幅を広くすると、配線抵抗が小さくなり上記給電効率が増加する。このため、共通バスラインの線幅を広くして配線抵抗を低くすることが望ましい。
【０００５】
ところが、液晶表示装置において、非表示領域には、様々な回路や配線が配置されるため、線幅の広い共通バスラインを配置することが難しくなっている。例えば、非表示領域には、表示パネル内に発生する静電気に起因する薄膜トランジスタ（ＴＦＴ）の静電破壊を防止するために、保護回路が設けられている（特許文献２参照）。非表示領域に保護回路が設けられる場合は、共通バスラインを、保護回路を避けて配置しなければならない。このため、共通バスラインの線幅を細くしなければならず、共通バスラインの配線抵抗が高くなり、共通電圧の給電効率が低下してしまう。
【０００６】
本発明は、上記実情に鑑みてなされたものであり、その目的は、共通電極に対する共通電圧の給電効率を高めることができる表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る表示装置は、第１方向に延在する複数のデータ線と、前記第１方向とは異なる第２方向に延在する複数のゲート線と、前記複数のデータ線にデータ信号を出力するデータ線駆動回路と、画像を表示する表示領域に配置された、複数の画素電極と、共通電極と、前記表示領域の周囲の非表示領域のうち前記データ線駆動回路と前記表示領域との間に配置され、前記共通電極に共通電圧を供給するコモンバスラインと、前記表示領域において、前記複数のデータ線及び前記複数のゲート線のそれぞれの交差部近傍に配置された複数の画素トランジスタと、前記非表示領域のうち前記データ線駆動回路と前記表示領域との間に配置され、前記複数の画素トランジスタを保護する複数の保護回路と、を含み、平面的に見て、前記コモンバスラインは、前記複数のデータ線と、前記複数の保護回路の一部とに重なっている、ことを特徴とする。
【０００８】
本発明に係る表示装置では、前記各保護回路は、ダイオード接続型の第１トランジスタ及び第２トランジスタを含み、前記各保護回路は、前記各データ線に接続されており、前記各保護回路に接続された制御線をさらに含み、前記第１トランジスタは、ドレイン電極が前記データ線に接続されており、ゲート電極及びソース電極が前記制御線に接続されており、前記第２トランジスタは、ゲート電極及びドレイン電極が前記データ線に接続されており、ソース電極が前記制御線に接続されていてもよい。
【０００９】
本発明に係る表示装置では、平面的に見て、前記コモンバスラインは、さらに、前記第１トランジスタと前記第２トランジスタの間の領域に重なっていてもよい。
【００１０】
本発明に係る表示装置では、平面的に見て、前記コモンバスラインは、前記第１トランジスタ及び前記第２トランジスタのチャネル部に重なる部分に開口部を有してもよい。
【００１１】
本発明に係る表示装置では、平面的に見て、前記コモンバスラインは、前記保護回路が形成された領域において、前記第２方向に連続して延在する部分を有してもよい。
【００１２】
本発明に係る表示装置では、前記第１トランジスタ及び前記第２トランジスタを構成する電極及びチャネル部を覆う絶縁膜をさらに含み、前記コモンバスラインは、前記絶縁膜上に形成されており、前記コモンバスラインは、前記共通電極と同一層上に、前記共通電極と同一材料で形成されてもよい。
【００１３】
本発明に係る表示装置では、前記コモンバスライン及び前記共通電極を覆う上層絶縁膜をさらに含み、前記複数の画素電極は、前記上層絶縁膜上に形成されてもよい。
【００１４】
本発明に係る表示装置では、平面的に見て、前記コモンバスラインは、さらに、前記第１トランジスタに含まれる半導体層と、前記第２トランジスタに含まれる半導体層との少なくとも一部と重なってもよい。
【発明の効果】
【００１５】
本発明に係る表示装置の構成によれば、共通電極に対する共通電圧の給電効率を高めることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る液晶表示装置の概略構成を示す平面図である。
【図２】本実施形態に係る表示パネルの一部の構成を示す平面図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】図２のＢ−Ｂ´断面図である。
【図５】本実施形態に係る保護回路の回路構成を示す図である。
【図６】本実施形態に係る１つの保護回路の回路構成を示す図である。
【図７】本実施形態に係る保護回路の構成を示す平面図である。
【図８】本実施形態に係る保護回路及びコモンバスラインの構成を示す平面図である。
【図９】図８のＣ−Ｃ´断面図である。
【図１０】図８のＤ−Ｄ断面図である。
【図１１】本実施形態に係るＴＦＴ基板の製造工程の一部を示す平面図である。
【図１２】本実施形態に係るＴＦＴ基板の製造工程の一部を示す平面図である。
【図１３】本実施形態に係るＴＦＴ基板の製造工程の一部を示す平面図である。
【図１４】本実施形態に係るＴＦＴ基板の製造工程の一部を示す平面図である。
【図１５】本実施形態に係るＴＦＴ基板の製造工程の一部を示す平面図である。
【図１６】本実施形態に係るＴＦＴ基板の製造工程の一部を示す平面図である。
【図１７】本実施形態に係る保護回路及びコモンバスラインの他の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態について、図面を用いて以下に説明する。以下の実施形態では、液晶表示装置を例に挙げるが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ表示装置等であってもよい。
【００１８】
図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置１は、画像を表示する表示パネル１０と、表示パネル１０を駆動する駆動回路（データ線駆動回路２０、ゲート線駆動回路３０、共通電圧発生回路４０）と、各駆動回路を制御する制御回路（図示せず）と、表示パネル１０に背面側から光を照射するバックライト（図示せず）とを含んで構成されている。表示パネル１０は、領域に大別すると、画像を表示する表示領域１０ａと、表示領域１０ａの周囲の非表示領域１０ｂとで構成されている。データ線駆動回路２０及びゲート線駆動回路３０は、非表示領域１０ｂに設けられている。尚、各駆動回路は、表示パネル１０の外部に設けられてもよい。
【００１９】
データ線駆動回路２０は、複数のソースドライバＩＣ（ＳＤ−ＩＣ）を含んでいる。各ソースドライバＩＣは、対応する複数のデータ線１１にデータ信号（データ電圧）を供給する。ゲート線駆動回路３０は、複数のゲートドライバＩＣ（ＧＤ−ＩＣ）を含んでいる。各ゲートドライバＩＣは、対応する複数のゲート線１２にゲート信号（ゲート電圧）を供給する。共通電圧発生回路４０は、共通電圧Ｖｃｏｍを第１コモンバスライン４１に出力する。第１コモンバスライン４１は、第２コモンバスライン４２に電気的に接続されており、第２コモンバスライン４２は、第３コモンバスライン４３に電気的に接続されている。第１コモンバスライン４１と第２コモンバスライン４２と第３コモンバスライン４３とは、非表示領域１０ｂのうち、表示領域１０ａとデータ線駆動回路２０との間に配置されている。第１コモンバスライン４１と第２コモンバスライン４２と第３コモンバスライン４３とは、共通電圧発生回路４０から第１コモンバスライン４１に入力された共通電圧Ｖｃｏｍは、第２コモンバスライン４２及び第３コモンバスライン４３を介して、共通電極１５に供給される。
【００２０】
非表示領域１０ｂには、表示パネル１０内で発生する静電気に起因する薄膜トランジスタ１３（以下、画素ＴＦＴという。）の静電破壊を防止するための保護回路５０（５０ａ，５０ｂ）が設けられている。保護回路５０は、第１コモンバスライン４１と第３コモンバスライン４３との間の領域において、平面的に見て、一部が第２コモンバスライン４２に重なるように配置されている。保護回路５０の具体的な構成は後述する。
【００２１】
図２は表示パネル１０の一部の構成を示す平面図である。図３は図２のＡ−Ａ´断面図であり、図４は図２のＢ−Ｂ´断面図である。図３に示すように、表示パネル１０は、背面側に配置される薄膜トランジスタ基板１００（以下、ＴＦＴ基板という。）と、前面側（表示面側）に配置され、ＴＦＴ基板１００に対向するカラーフィルタ基板２００（以下、ＣＦ基板という。）と、ＴＦＴ基板１００及びＣＦ基板２００の間に挟持される液晶層３００と、を含んでいる。なお、図２は便宜上、前面側から、ＣＦ基板２００を透視し、ＴＦＴ基板１００を見た状態を示している。
【００２２】
図１及び図２に示すように、ＴＦＴ基板１００には、第１方向（例えば列方向）に延在する複数のデータ線１１と、平面的に見てデータ線１１に重なるように第１方向（例えば列方向）に延在する複数のコモン線１７と、第１方向とは異なる第２方向（例えば行方向）に延在する複数のゲート線１２とが形成され、複数のデータ線１１と複数のゲート線１２とのそれぞれの交差部近傍に画素ＴＦＴ１３が形成され、隣り合う２本のデータ線１１と隣り合う２本のゲート線１２とにより囲まれる矩形領域が１つの画素１４として規定され、該画素１４がマトリクス状（行方向及び列方向）に複数配置されている。複数のデータ線１１及び複数のコモン線１７はそれぞれ、行方向に等間隔で配置されており、複数のゲート線１２は、列方向に等間隔で配置されている。尚、図１では、便宜上、コモン線１７をデータ線１１に隣接して表している。各データ線１１は各保護回路５０及びソースドライバＩＣに電気的に接続されている。複数のコモン線１７は、第３コモンバスライン４３に電気的に接続されている。
【００２３】
各画素１４には画素電極１５が設けられている。図２に示すように、各画素電極１５は、開口部（例えばスリット）を有し、ストライプ状に形成されている。またＴＦＴ基板１００には、各画素１４に共通する１つの共通電極１６（図３及び図４参照）が形成されている。画素ＴＦＴ１３は、ゲート絶縁膜１０２（図３及び図４参照）上に、非晶質シリコン（ａ−Ｓｉ）からなる半導体層８が形成され、半導体層８上にドレイン電極６及びソース電極７が形成されている。ドレイン電極６はデータ線１１に電気的に接続され、ソース電極７と画素電極１５とはコンタクトホール９を介して電気的に接続されている。
【００２４】
各データ線１１には、データ線駆動回路２０からデータ信号（データ電圧）が供給され、各ゲート線１２には、ゲート線駆動回路３０からゲート信号（ゲート電圧）が供給される。共通電極１６には、共通電圧発生回路４０から第１コモンバスライン、第２コモンバスライン４２、第３コモンバスライン４３及びコモン線１７を介して共通電圧Ｖｃｏｍが供給される。ゲート信号のオン電圧（ゲートオン電圧）がゲート線１２に供給されると、ゲート線１２に接続された画素ＴＦＴ１３がオンし、画素ＴＦＴ１３に接続されたデータ線１１を介して、データ電圧が画素電極１５に供給される。画素電極１５に供給されたデータ電圧と、共通電極１６に供給された共通電圧Ｖｃｏｍとの差により電界が生じる。この電界により液晶を駆動してバックライトの光の透過率を制御することによって画像表示を行う。なお、カラー表示を行う場合は、ストライプ状の着色部で形成された赤色、緑色、青色に対応するそれぞれの画素１４の画素電極１５に接続されたそれぞれのデータ線１１に、所望のデータ電圧を供給することにより実現される。
【００２５】
次に、図３及び図４を用いて、画素１４の断面構造について具体的に説明する。図３は、図２において画素１４の開口領域を行方向に切断した断面（Ａ−Ａ´断面）を示し、図４は、図２において画素１４の開口領域を列方向に切断した断面（Ｂ−Ｂ´断面）を示している。
【００２６】
ＴＦＴ基板１００において、ガラス基板１０１上にゲート線１２が形成されている。ゲート線１２を覆うように、ゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２上には半導体層８（図２参照）が形成されている。半導体層８上には、データ線１１と、画素ＴＦＴ１３を構成するドレイン電極６及びソース電極７（図２参照）とが形成されている。ドレイン電極６は、データ線１１に電気的に接続されている。データ線１１とドレイン電極６とソース電極７とを覆うように、絶縁膜１０３が形成されている。絶縁膜１０３は、有機絶縁膜を含んでもよい。絶縁膜１０３上には共通電極１６が形成されている。共通電極１６は、透明の電極材料ＩＴＯで構成されている。各画素１４の領域は、画素ＴＦＴ１３が形成される領域を除いて、共通電極１６に覆われている。すなわち、共通電極１６は、データ線１１を覆っており、シールド電極としての機能を有している。共通電極１６上には、平面的に見てデータ線１１に重なるようにコモン線１７が形成されている。
【００２７】
共通電極１６及びコモン線１７を覆うように、上層絶縁膜１０４が形成されている。上層絶縁膜１０４上には、画素電極１５が形成されている。画素電極１５は、透明の電極材料ＩＴＯで構成されている。画素電極１５は、絶縁膜１０３及び上層絶縁膜１０４に形成されたコンタクトホール９（図２参照）を介して、ソース電極７に電気的に接続されている。画素電極１５を覆うように配向膜１０５が形成されている。なお、図３及び図４に示す構成では、共通電極１６が下層に配置され、画素電極１５が上層に配置されているが、画素電極１５が下層に配置され、共通電極１６が上層に配置されてもよい。
【００２８】
ＣＦ基板２００において、ガラス基板２０１上に着色部２０２とブラックマトリクス２０３とが形成されている。着色部２０２は、例えば赤色、緑色及び青色の顔料分散レジストによる着色層により形成されており、ブラックマトリクス２０３は、黒色の顔料を用いた樹脂材料あるいは金属材料で形成されている。着色部２０２及びブラックマトリクス２０３を覆うようにオーバーコート膜２０４が形成されており、オーバーコート膜２０４の上に配向膜２０５が形成されている。
【００２９】
液晶層３００は、正又は負の誘電率異方性を有する液晶分子３０１を含む。
【００３０】
上記の例では、ＩＰＳ方式の画素構造を挙げたが、これに限定されない。また、画素１４を構成する各部の積層構造は、上記の構成に限定されない。
【００３１】
次に、保護回路５０の具体的な構成について説明する。図１に示すように、保護回路５０は、奇数ラインのデータ線１１に電気的に接続された保護回路５０ａと、偶数ラインのデータ線１１に電気的に接続された保護回路５０ｂとを含んでいる。保護回路５０ａ，５０ｂは、表示領域１０ａとソースドライバＳＤ−ＩＣとの間の非表示領域１０ｂにおいて、一部が第２コモンバスライン４２に重なるように配置されている。図５は、保護回路５０の回路構成を示す図である。図５では、保護回路５０ａとして、奇数ラインのデータ線ＤＬ１，ＤＬ３に接続された保護回路ＰＣ１，ＰＣ３を例示し、保護回路５０ｂとして、偶数ラインのデータ線ＤＬ２，ＤＬ４に接続された保護回路ＰＣ２，ＰＣ４を例示している。
【００３２】
共通電圧発生回路４０には、各保護回路５０ａ，５０ｂに定電圧（例えばＶｃｏｍ）を供給するための制御線ＣＬ１，ＣＬ２が接続されている。以下では、共通電極１６に供給する共通電圧Ｖｃｏｍと区別するために、上記定電圧をＶｃｏｍ_ｐｃと表す。制御線ＣＬ１，ＣＬ２は、データ線ＤＬに直交するように、行方向に延在して設けられている。
【００３３】
図６には、１つの保護回路ＰＣ２を示している。保護回路ＰＣ２は、ダイオード接続型の２つの薄膜トランジスタ（第１トランジスタＴＦＴ１，第２トランジスタＴＦＴ２）を含んでいる。第１トランジスタＴＦＴ１は、ゲート電極ＧＥ１及びソース電極ＳＥ１が制御線ＣＬ２に接続されており、ドレイン電極ＤＥ１がデータ線ＤＬ２に接続されている。第２トランジスタＴＦＴ２は、ゲート電極ＧＥ２及びドレイン電極ＤＥ２がデータ線ＤＬ２に接続されており、ソース電極ＳＥ２が制御線ＣＬ２に接続されている。第１トランジスタＴＦＴ１のゲート電極ＧＥ１と、第１トランジスタＴＦＴ１のソース電極ＳＥ１と、第２トランジスタＴＦＴ２のソース電極ＳＥ２とは、互いに電気的に接続されており、かつ、制御線ＣＬ２に電気的に接続されている。他の保護回路５０も同様の構成を有する。
【００３４】
上記保護回路ＰＣ２の構成によれば、例えば、データ線ＤＬ２が高電位になると第２トランジスタＴＦＴ２がオン状態になり、第１トランジスタＴＦＴ１がオフ状態になる。そして、データ線ＤＬ２と制御線ＣＬ２が導通し、データ線ＤＬ２の電位が低下して制御線ＣＬ２の電位（Ｖｃｏｍ）に近づく。また、データ線ＤＬ２が低電位になると第１トランジスタＴＦＴ１がオン状態になり、第２トランジスタＴＦＴ２がオフ状態になる。そして、データ線ＤＬ２と制御線ＣＬ２が導通し、データ線ＤＬ２の電位が上昇し、制御線ＣＬ２の電位（Ｖｃｏｍ）に近づく。このようにして、静電気等により電位変動したデータ線ＤＬ２が、制御線ＣＬ２の電位に（Ｖｃｏｍ）に落ち着くため、画素ＴＦＴ１３の静電破壊を防ぐことができる。尚、保護回路５０の構成は上記構成に限定されない。例えば、制御線ＣＬ２は、上記定電圧が供給されず、フローティング状態に形成されていてもよい。
【００３５】
図５に示すように、各保護回路５０は千鳥状に配置されており、制御線は２本の制御線ＣＬ１，ＣＬ２に分岐されている。この配置構成によれば、データ線１１の配線ピッチが狭い高精細パネルに適用することができる。なお、保護回路５０の配置構成はこれに限定されない。例えば、各保護回路５０が行方向に一列に配置され、各保護回路５０が１本の制御線に接続される構成としてもよい。
【００３６】
図７は、保護回路５０の構成を示す平面図である。図７では、各配線を平面的に見た様子を示し、第１コモンバスライン４１、第２コモンバスライン４２、及び第３コモンバスライン４３は省略している。図８は、図７において、第１コモンバスライン４１、第２コモンバスライン４２、及び第３コモンバスライン４３を配置した状態を示す平面図である。図９は図８のＣ−Ｃ´断面図であり、図１０は図８のＤ−Ｄ´断面図である。以下では、保護回路ＰＣ２を例に挙げて説明する。
【００３７】
ガラス基板１０１上に金属材料から成る制御線ＣＬ２及びゲート電極ＧＥ１，ＧＥ２が形成されている。ゲート電極ＧＥ１は、制御線ＣＬ２に電気的に接続されている。制御線ＣＬ２及びゲート電極ＧＥ１，ＧＥ２は、ゲート線１２と同一工程において、ゲート線１２の材料と同一材料で形成される。制御線ＣＬ２及びゲート電極ＧＥ１，ＧＥ２を覆うようにゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２上には半導体層ＡＳＩが形成されている。半導体層ＡＳＩは、半導体層８（図２参照）と同一工程において、半導体層８の材料と同一材料で形成される。半導体層ＡＳＩ上には、ドレイン電極ＤＥ１，ＤＥ２，ＤＥ３と、中継配線ＴＬとが形成されている。ドレイン電極ＤＥ１，ＤＥ２，ＤＥ３は、データ線１１に電気的に接続されている。中継配線ＴＬは、ソース電極ＳＥ１，ＳＥ２を含んでいる。ドレイン電極ＤＥ１，ＤＥ２，ＤＥ３と、中継配線ＴＬとは、データ線１１と同一工程において、データ線１１の材料と同一材料で形成される。ドレイン電極ＤＥ１，ＤＥ２，ＤＥ３と、中継配線ＴＬとを覆うように絶縁膜１０３が形成されている。絶縁膜１０３は、有機絶縁膜を含んでもよい。
【００３８】
絶縁膜１０３上には第１コモンバスライン４１、第２コモンバスライン４２、及び第３コモンバスライン４３が形成されている。第１コモンバスライン４１、第２コモンバスライン４２、及び第３コモンバスライン４３は、共通電極１６と同一層上に、共通電極１６の材料と同一材料で形成される。第１コモンバスライン４１、第２コモンバスライン４２、及び第３コモンバスライン４３を覆うように、上層絶縁膜１０４が形成されている。絶縁膜１０３及び上層絶縁膜１０４上には、コンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内に形成された金属膜ＩＴＯからなる接続配線ＩＴＯ１を介して、制御線ＣＬ２（ゲート電極ＧＥ１）と中継配線ＴＬとが互いに電気的に接続されている。また、絶縁膜１０３及び上層絶縁膜１０４上には、コンタクトホールＣＨ２が形成されており、コンタクトホールＣＨ２内に形成された金属膜ＩＴＯからなる接続配線ＩＴＯ２を介して、ゲート電極ＧＥ２とドレイン電極ＤＥ３（データ線ＤＬ２）とが互いに電気的に接続されている。ゲート電極ＧＥ１と中継配線ＴＬとの接続部を第１接続部６１と称し、ゲート電極ＧＥ２とドレイン電極ＤＥ３（データ線ＤＬ２）との接続部を第２接続部６２と称する。接続配線ＩＴＯ１，ＩＴＯ２は、画素電極１５と同一工程において、画素電極１５の材料と同一材料で形成される。
【００３９】
上記構成において、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、及びソース電極ＳＥ１により第１トランジスタＴＦＴ１を構成し、ゲート電極ＧＥ２、ドレイン電極ＤＥ２、及びソース電極ＳＥ２により第２トランジスタＴＦＴ２を構成している。
【００４０】
ここで、第１コモンバスライン４１及び第３コモンバスライン４３は、行方向にベタ状に形成されている。一方、第２コモンバスライン４２は、図８に示すように、平面的に見て、第１トランジスタＴＦＴ１のチャネル部（半導体層ＡＳＩ）と、第２トランジスタＴＦＴ２のチャネル部（半導体層ＡＳＩ）と、第１接続部６１と、第２接続部６２とに重なる部分が開口されており、それ以外の部分はベタ状に形成されている。図１０は、図８において、保護回路ＰＣ１，ＰＣ２の間の領域を行方向に切断した断面を示しており、同図に示すように、第２コモンバスライン４２は、各データ線１１（ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４）に重なるように、行方向にベタ状に形成されている。このように、第２コモンバスライン４２は、平面的に見て、少なくとも、データ線１１に重なるように形成されている。また、第２コモンバスライン４２は、平面的に見て、さらに、保護回路５０を構成する第１トランジスタＴＦＴ１及び第２トランジスタＴＦＴ２の間の領域に形成されている。さらに、第２コモンバスライン４２は、平面的に見て、保護回路５０を構成する第１トランジスタＴＦＴ１及び第２トランジスタＴＦＴ２と、第１接続部６１及び第２接続部６２とのそれぞれの間の領域に形成されている。
【００４１】
上記構成によれば、第２コモンバスライン４２を隣り合うデータ線１１の間の領域に形成する構成と比較して、第２コモンバスライン４２の線幅（面積）を広げることができるため、配線抵抗を低くすることができる。よって、共通電極１６に対する共通電圧Ｖｃｏｍの給電効率を高めることができる。
【００４２】
次に、液晶表示装置１の製造方法について説明する。ＣＦ基板２００は周知の方法により製造することができるため説明を省略する。ここでは、ＴＦＴ基板１００の製造方法について説明する。図１１〜図１６は、ＴＦＴ基板１００の製造工程の一部を示す平面図である。
【００４３】
第１ホトエッチング工程では、ガラス基板１０１上に金属材料をスパッタにより成膜しパターン化する。これにより、平面パターンとしてゲート線１２、制御線ＣＬ１，ＣＬ２、及びゲート電極ＧＥ１，ＧＥ２が形成される（図１１参照）。
【００４４】
第２ホトエッチング工程では、化学気層成長法ＣＶＤにより、ゲート線１２、制御線ＣＬ１，ＣＬ２、及びゲート電極ＧＥ１，ＧＥ２を覆うように、シリコンナイトライドＳｉＮのゲート絶縁膜１０２を積層し、ゲート絶縁膜１０２上にアモルファスシリコンａ−Ｓｉの半導体層８及び半導体層ＡＳＩを積層する（図１２参照）。さらに半導体層８，ＡＳＩ上に、モリブデンＭｏと銅Ｃｕとの積層膜をスパッタで成膜する。続いて、データ線１１と、画素ＴＦＴ１３を構成するドレイン電極６及びソース電極７と、保護回路５０の第１トランジスタＴＦＴ１及び第２トランジスタＴＦＴ２を構成するドレイン電極ＤＥ１，ＤＥ２及びソース電極ＳＥ１，ＳＥ２と、保護回路５０の第１接続部を構成する中継配線ＴＬと、保護回路５０の第２接続部６２を構成するドレイン電極ＤＥ３とを、ハーフトーン露光を用いて同時に形成する（図１３参照）。金属配線の材料は、ゲート線１２の材料と同様である。次に、これらを覆うように、化学気層成長法ＣＶＤにより、シリコンナイトライドＳｉＮの絶縁膜１０３を積層する。
【００４５】
第３ホトエッチング工程では、絶縁膜１０３上に、インジウム、錫、酸化物ＩＴＯを成膜した後、ホトエッチング加工により共通電極１６と、第１コモンバスライン４１と、第２コモンバスライン４２と、第３コモンバスライン４３とを形成する（図１４参照）。このとき、第２コモンバスライン４２については、平面的に見て、第１トランジスタＴＦＴ１のチャネル部（半導体層ＡＳＩ）と、第２トランジスタＴＦＴ２のチャネル部（半導体層ＡＳＩ）と、第１接続部６１と、第２接続部６２のそれぞれに重なる部分に開口部を形成する。
【００４６】
第４ホトエッチング工程では、共通電極１６上に金属材料を成膜した後、ホトエッチング加工によりコモン線１７を形成する（図示せず）。
【００４７】
第５ホトエッチング工程では、共通電極１６と、コモン線１７と、第１コモンバスライン４１と、第２コモンバスライン４２と、第３コモンバスライン４３とを覆うように、化学気層成長法ＣＶＤにより上層絶縁膜１０４を形成する。また、絶縁膜１０３及び上層絶縁膜１０４をドライエッチング加工して、画素ＴＦＴ１３のソース電極７に達するコンタクトホール９と、中継配線ＴＬに達するコンタクトホールＣＨ１と、ドレイン電極ＤＥ３に達するコンタクトホールＣＨ２とを形成する（図１５参照）。また、ゲート絶縁膜１０２、絶縁膜１０３及び上層絶縁膜１０４をドライエッチング加工して、第１トランジスタＴＦＴ１のゲート電極ＧＥ１に達するコンタクトホールＣＨ１と、第２トランジスタＴＦＴ２のゲート電極ＧＥ２に達するコンタクトホールＣＨ２とを形成する。
【００４８】
第６ホトエッチング工程では、上層絶縁膜１０４上及びコンタクトホール９，ＣＨ１，ＣＨ２内に、スパッタにより透明電極材料であるインジウム、錫、酸化物ＩＴＯを成膜し、ホトエッチング加工により、画素電極１５と接続配線ＩＴＯ１，ＩＴＯ２を形成する（図１６参照）。画素電極１５は、スリットを有するパターンに加工する。画素電極１５の一部は、ソース電極７上に直接成膜する。これにより、画素電極１５とソース電極７とが電気的に接続され、中継配線ＴＬと第１トランジスタＴＦＴ１のゲート電極ＧＥ１とが電気的に接続され、ドレイン電極ＤＥ３と第２トランジスタＴＦＴ２のゲート電極ＧＥ２とが電気的に接続される。
【００４９】
以上の工程を経て、液晶表示装置１のＴＦＴ基板１００が製造される。尚、上記製造方法では、第３ホトエッチング工程において成膜したインジウム、錫、酸化物ＩＴＯをホトエッチング加工して、第１コモンバスライン４１と、第２コモンバスライン４２と、第３コモンバスライン４３とを形成しているが、これに限定されず、例えば、第４ホトエッチング工程において成膜した金属材料をホトエッチング加工して、第１コモンバスライン４１と、第２コモンバスライン４２と、第３コモンバスライン４３とを形成してもよいし、上記第３ホトエッチング工程及び上記第４ホトエッチング工程の両工程を利用して第１コモンバスライン４１と、第２コモンバスライン４２と、第３コモンバスライン４３とを形成してもよい。
【００５０】
本実施形態に係る液晶表示装置１は、上記構成に限定されない。例えば、上記保護回路５０では、図９に示したように、中継配線ＴＬとゲート電極ＧＥ１とを接続配線ＩＴＯ１を介して接続し、ドレイン電極ＤＥ３とゲート電極ＧＥ２とを接続配線ＩＴＯ２を介して接続しているが、これに限定されず、図１７に示すように、中継配線ＴＬとゲート電極ＧＥ１とを直接接続し、ドレイン電極ＤＥ３とゲート電極ＧＥ２とを直接接続してもよい。図１７に示す構成によれば、第１接続部６１及び第２接続部６２の上方にも第２コモンバスライン４２を形成することができる。
【００５１】
以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
【符号の説明】
【００５２】
１  液晶表示装置、１０  表示パネル、１０ａ  表示領域、１０ｂ  非表示領域、２０  データ線駆動回路、３０  ゲート線駆動回路、４０  共通電圧発生回路、１１  データ線、１２  ゲート線、１３  画素ＴＦＴ、１４  画素、１５  画素電極、１６  共通電極、１７  コモン線、４１  第１コモンバスライン、４２  第２コモンバスライン、４３  第３コモンバスライン、６１  第１接続部、６２  第２接続部、５０，５０ａ，５０ｂ  保護回路、ＴＦＴ１  第１トランジスタ、ＴＦＴ２  第２トランジスタ、ＴＬ  中継配線、ＩＴＯ１，ＩＴＯ２  接続配線、ＣＨ１，ＣＨ２  コンタクトホール、ＣＬ１，ＣＬ２  制御線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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