(57)【要約】      （修正有）【課題】データレートの増加による消費電力増加とチャネル整合の問題を改善したソース同期システムを提供する。【解決手段】ソース同期システム２００は、データソースポイント２０１とデータシンクポイント２０２との間を結合するデータストローブ真チャネルＤＱＳＴ、データストローブ補完チャネルＤＱＳＣおよびデータチャネルＤＱに関連する不均一インターフェースを有し、受信のデータアイを最大にするように、可変遅延回路２５０によりデータストローブの差動駆動に対する遅延を調整する。【選択図】図２
2017200190.tif 000002
【特許請求の範囲】
【請求項１】
データストローブチャネルの第１の容量性終端と、前記第１の容量性終端が、前記データストローブチャネルの抵抗性インピーダンスと不整合であるインピーダンスを有する、
データチャネルの抵抗性終端と、前記抵抗性終端が、前記データチャネルの抵抗性インピーダンスと整合するインピーダンスを有する、
前記抵抗性終端で受信されたデータを記録するように構成された第１のレジスタと、前記第１のレジスタが、前記第１の容量性終端で受信されたデータストローブによってクロック制御されるように構成されたクロック入力部を有する、
を備えるソース同期データシンクエンドポイント。
【請求項２】
前記データストローブチャネルが真データストローブチャネルであり、前記データシンクエンドポイントが補完データストローブチャネルの第２の容量性終端をさらに備え、前記第２の容量性終端が、前記補完データストローブチャネルの抵抗性インピーダンスと不整合であるインピーダンスを有する、請求項１に記載のソース同期データシンクエンドポイント。
【請求項３】
前記ソース同期データシンクエンドポイントがダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を備える、請求項１に記載のソース同期データシンクエンドポイント。
【請求項４】
前記抵抗性終端で受信されたデータを記録するように構成された第２のレジスタをさらに備え、前記第２のレジスタが、前記第２の容量性終端で受信された補完データストローブによってクロック制御されるように構成されたクロック入力部を有する、請求項２に記載のソース同期データシンクエンドポイント。
【請求項５】
前記第１の容量性終端が弱いプルアップ抵抗を通して電源電圧ノードに結合される、請求項１に記載のソース同期データシンクエンドポイント。
【請求項６】
前記第１の容量性終端が、結合抵抗を通して前記第２の容量性終端に結合される、請求項２に記載のソース同期データシンクエンドポイント。
【請求項７】
前記抵抗性終端が、抵抗とキャパシタとの並列組合せを備える、請求項１に記載のソース同期データシンクエンドポイント。
【請求項８】
クロックチャネルのための第２の容量性終端をさらに備え、前記第２の容量性終端が、前記クロックチャネルの抵抗性インピーダンスに関して不整合にされるインピーダンスを有する、請求項１に記載のソース同期エンドポイント。
【請求項９】
真データストローブチャネルと補完データストローブチャネルとを駆動するように構成された差動データストローブドライバと、
データチャネルを駆動するように構成されたシングルエンドデータドライバと
を備えるソース同期データソースエンドポイント。
【請求項１０】
前記シングルエンドドライバがインバータを備える、請求項９に記載のソース同期データソースエンドポイント。
【請求項１１】
前記差動データストローブドライバが、差動対のＮＭＯＳトランジスタを備える、請求項９に記載のソース同期データソースエンドポイント。
【請求項１２】
前記ＮＭＯＳトランジスタの各々に関するソースが、電流源を通して接地に結合する、請求項１１に記載のソース同期データソースエンドポイント。
【請求項１３】
前記ＮＭＯＳトランジスタの各々に関するドレインが、抵抗を通して電源ノードに結合する、請求項１１に記載のソース同期データソースエンドポイント。
【請求項１４】
前記シングルエンドデータドライバに電力を供給するように構成された第１の電源ネットワークと、
前記差動データストローブドライバに電力を供給するように構成された第２の電源ネットワークと、ここにおいて、前記第１の電力ネットワークが前記第２の電力ネットワークから独立している、
をさらに備える、請求項９に記載のソース同期データソースエンドポイント。
【請求項１５】
前記ソース同期データソースエンドポイントがシステムオンチップ（ＳＯＣ）を備える、請求項９に記載のソース同期データソースエンドポイント。
【請求項１６】
前記差動データストローブドライバが、差動対のＰＭＯＳトランジスタを備える、請求項９に記載のソース同期データソースエンドポイント。
【請求項１７】
前記ＰＭＯＳトランジスタの各々に関するソースが、電流源を通して電源ノードに結合する、請求項１６に記載のソース同期データソースエンドポイント。
【請求項１８】
前記ＰＭＯＳトランジスタの各々に関するドレインが、抵抗を通して接地に結合する、請求項１６に記載のソース同期エンドポイント。
【請求項１９】
前記シングルエンドデータドライバが複数のシングルエンドデータドライバを備える、請求項９に記載のソース同期システム。
【請求項２０】
第１のデータストローブチャネルを通じて送信された第１のデータストローブを第１の容量性終端において受信することと、
データチャネルを通じて送信されたデータ信号を抵抗性終端において受信することと、
前記受信された第１のデータストローブのクロックエッジに応答して前記データ信号を記録することと
を備える方法。
【請求項２１】
第２のデータストローブチャネルを通じて送信された第２のデータストローブを第２の容量性終端において受信することをさらに備える、請求項２０に記載の方法。
【請求項２２】
前記受信された第２のデータストローブのクロックエッジに応答して前記データ信号を記録することをさらに備える、請求項２１に記載の方法。
【請求項２３】
クロック信号を第２の容量性終端において受信することをさらに備える、請求項２０に記載の方法。
【請求項２４】
データソースエンドポイントから、真データストローブチャネルと補完データストローブチャネルとを通じてデータストローブを差動的に駆動することと、
前記データソースエンドポイントから、データチャネルを通じてデータ信号をシングルエンド的に駆動することと
を備える方法。
【請求項２５】
前記データストローブを差動的に駆動することが、差動対のトランジスタによりバイアス電流を操ることを備える、請求項２４に記載の方法。
【請求項２６】
前記データ信号をシングルエンド的に駆動することが、前記データ信号を反転させることを備える、請求項２４に記載の方法。
【請求項２７】
前記データチャネルを通じてトレーニングベクトルを送信することと、
前記トレーニングベクトルの受信バージョンのデータアイを最大にするように前記データストローブの前記差動駆動に対する遅延を調節することと
をさらに備える、請求項２４に記載の方法。
【請求項２８】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）エンドポイントへの前記データストローブを差動的に駆動することを備える前記データストローブを差動的に駆動すること、請求項２４に記載の方法。
【請求項２９】
前記データ信号の前記駆動に関して前記データストローブの前記差動駆動に電力を独立して供給することをさらに備える、請求項２４に記載の方法。
【請求項３０】
前記データ信号をシングルエンド的に駆動することが、多重レベルデータ信号をシングルエンド的に駆動することを備える、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
[0001]本出願は、２０１４年６月１２日に出願された利益の特許出願第１４／３０２，８０６号を主張し、その全体が参照により組み込まれる。
【０００２】
[0002]本出願は、不均一（non-uniform）インターフェースを介したソース同期データ送信および受信に関する。
【背景技術】
【０００３】
[0003]ソース同期システムでは、データソースエンドポイントは、データチャネルを通してデータシンクエンドポイントにデータを送る。加えて、データソースエンドポイントは、データストローブチャネルを通じてデータシンクエンドポイントにデータストローブ（たとえば、クロック信号）を送信する。データシンクは、受信データをラッチするかまたは記録するためにクロックを使用する。データを移送するためにシステムクロックを使用することと比較して、ソース同期システムは、一般に、かなり高いデータレートを達成する。シングルデータレートソース同期システムでは、データは、データシンクにおいて立上がりエッジなどの単に１つのクロックエッジでラッチされる。しかし、ダブルデータレート（ＤＤＲ）ソース同期システムでは、データは、立上りエッジと立下りエッジの両方でラッチされる。したがって、ＤＤＲデータ送信は、同じデータストローブ周波数でシングルデータレート送信の２倍の速さである。
【０００４】
[0004]この速度の利点のゆえに、ＬＰＤＤＲ４（低電力ダブルデータレート４）などのダブルデータレートシグナリング標準は、データの読取りおよび書込みにとって非常に好評である。たとえば、マイクロプロセッサは、ＤＤＲデータストローブとデータ信号の両方を送信することによってダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのメモリに書き込むことができる。データストローブおよびデータ信号は平衡経路で搬送されることが通常である。データストローブおよびデータのためのオンおよびオフチップルートが整合されるだけでなく、ドライバおよび終端などの経路内の回路も整合される。
【０００５】
[0005]ＳＯＣなどのデータソースエンドポイント１０１とダイナミックランダムアクセスメモリなどのデータシンクエンドポイント１０２とを含む例示のソース同期システム１０が、図１に示される。システム１０は、データソース１０１が、真（true）データストローブチャネル（ＤＱＳＴ）を通じてデータシンク１０２まで伝搬する真データストローブ、ならびにデータストローブ補完（complement）チャネル（ＤＱＳＣ）を通してデータシンク１０２まで伝搬する補完データストローブの両方を送信するようなダブルデータレートシステムである。対応するデータ信号はデータチャネル（ＤＱ）を通じて伝搬する。データチャネル、その上、真データストローブチャネルおよび補完データストローブチャネルの電気的長さは、それらが、特性インピーダンスを有する伝送線として扱われ得るようなものである。これらの伝送線での反射を防止するために、データ受信器１０２はオンダイ終端（on-die termination）を含み、オンダイ終端は、各々が、対応する伝送線の特性インピーダンスと整合するインピーダンスを有する。特に、ＤＱＳＴストローブチャネルは終端１００に終わり、ＤＱＳＣストローブチャネルは終端１０５に終わり、ＤＱストローブチャネルは終端１１０に終わる。ＤＱＳＣチャネル、ＤＱＳＴチャネル、およびＤＱチャネルがすべて同じ特性インピーダンスおよび電気的長さを有することが通常である。その点に関して、終端１００、１０５、および１１０はすべて、それらの対応するチャネルの特性インピーダンスに終端インピーダンスを整合させるキャパシタＣと並列の対応する整合抵抗Ｒを有する。チャネルをさらに整合させるために、真データストローブドライバ１１５、補完データストローブドライバ１２０、およびデータドライバ１２５は、すべて、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＭ１とから形成されたインバータを備える整合シングルエンドドライバである。
【０００６】
[0006]システム１０は、低データレートでよく働く。しかし、データレートが増加するにつれて、電力消費が上がり、チャネルの整合がより大きい問題になる。それゆえに、当技術分野にはソース同期システム構成の改善の必要性がある。
【発明の概要】
【０００７】
[0007]データストローブチャネルおよびデータチャネルへの不均一インターフェースをもつソース同期システムが提供される。ソース同期システムは、データソースエンドポイントとデータシンクエンドポイントの両方を含む。少なくとも１つのデータストローブチャネルが、データソースエンドポイントとデータシンクエンドポイントとの間を結合する。同様に、少なくとも１つのデータチャネルが、データソースエンドポイントとデータシンクエンドポイントの間を結合する。
【０００８】
[0008]データソースエンドポイントでは、不均一インターフェースは、データストローブチャネルを駆動するためのデータストローブドライバと、データチャネルを駆動するためのデータドライバとの間の不整合に関連する。１つの実施形態では、データストローブドライバは差動ドライバを備えることができるが、一方、データドライバはシングルエンドドライバを備えることができる。
【０００９】
[0009]データシンクエンドポイントの不均一インターフェースは、データストローブチャネルの終端とデータチャネルの終端との間の不整合に関連する。１つの実施形態では、データストローブ終端は、データストローブチャネルの抵抗性インピーダンスと整合されない容量性終端であり得る。対照的に、データチャネル終端は、各々、データチャネルの抵抗性インピーダンスと整合する抵抗性終端を備えることができる。
【００１０】
[0010]不均一インターフェースは非常に有利である。たとえば、データストローブチャネルに対してオンダイ容量性終端を使用することによって、かなりの電力が節約される。対照的に、オンダイデータ抵抗性チャネル終端は、データチャネルのインピーダンスと整合する。したがって、データ信号は反射されないが、しかし、データストローブチャネルの抵抗性終端の整合を除くことによって電力が節約される。加えて、より大きいアイが、差動ドライバを使用することにより真データストローブチャネルおよび補完データストローブチャネルで生成される。これらおよび他の有利な特徴は、以下の詳細な説明により、より良く理解され得る。
【図面の簡単な説明】
【００１１】
【図１】[0011]従来のソース同期システムの回路図。
【図２】[0012]データシンクエンドポイントが、データストローブチャネルおよびデータチャネルのための不整合終端を含むソース同期システムの回路図。
【図３】[0013]データソースエンドポイントが、データストローブチャネルのための差動ドライバと、データチャネルのためのシングルエンドドライバとを含むソース同期システムの回路図。
【図４】[0014]データソースエンドポイントが、データストローブチャネルのための差動ドライバと、データチャネルのためのシングルエンドドライバとを含み、データシンクエンドポイントが、データストローブチャネルおよびデータチャネルのための不整合終端を含むソース同期システムの回路図。
【図５】[0015]図３の差動ドライバの代替実施形態を含むソース同期システムを示す図。
【図６】[0016]データストローブドライバおよびデータチャネルドライバのための別個の接地および電力ネットワークを示す図。
【図７】[0017]不整合データストローブチャネルおよびデータチャネル終端を有するソース同期データシンクエンドポイントの動作の例示の方法の流れ図。
【発明を実施するための形態】
【００１２】
[0018]開示されるソース同期エンドポイントの実施形態とその利点とは、以下の詳細な説明を参照することによって最もよく理解される。同様の参照番号は、図のうちの１つまたは複数に示される同様の要素を識別するために使用されることを理解されたい。
【００１３】
[0019]データソースエンドポイントとデータシンクエンドポイントとの間を結合するデータストローブチャネルおよびデータチャネルに関連する不均一インターフェースを有するソース同期システムが提供される。データソースエンドポイントでは、不均一インターフェースは、データストローブチャネルおよびデータチャネルのためのドライバに関連し得る。たとえば、データストローブドライバは差動データストローブドライバとすることができ、一方、データドライバはシングルエンドドライバとすることができる。ドライバ間の別の不均一性はそれらの電力ネットワークに関連し得る。データストローブドライバのための電力および接地ネットワークは、データドライバのための電力ネットワークから独立することができる。
【００１４】
[0020]チャネルにおいて、不均一性は、データチャネルで使用される金属層と比較して、データストローブチャネルに別個の金属層の使用を備えることができる。データシンクエンドポイントにおいて、不均一性は、データストローブチャネルおよびデータチャネルのためのオンダイ終端に関連し得る。データチャネルは、従来実践されているように、データチャネルの抵抗性特性インピーダンスと整合するインピーダンスを有する、データシンクにおける対応するオンダイ抵抗性終端に終わる。この抵抗性特性インピーダンスはデータチャネル設計によって決まる。たとえば、それは、所与の実施態様の特定の要件に応じて５０Ωまたは１２０Ωなどとすることができる。対照的に、データストローブチャネル（またはシングルデータレート実施形態におけるチャネル）は、データストローブチャネルの抵抗性特性インピーダンスと整合しないインピーダンスを有する対応する容量性終端に終わる。データストローブチャネルで従来使用されている抵抗性終端を除くことによって、抵抗性終端はそれに関連する抵抗損を有するということなので、かなりの省電力が実現される。
【００１５】
[0021]例示のソース同期システム２００が図２に示される。ＳＯＣまたは他の好適な集積回路などのデータソースエンドポイント２０１は、データソース２０１が、データドライバ１２５と整合されるシングルエンドデータストローブドライバ１１５および１２０を含むという点で、図１のデータソース１０１に関して論じたように類似して動作する。各シングルエンドドライバは、ＮＭＯＳトランジスタＭ１に直列のＰＭＯＳトランジスタＰ１から形成されたインバータを備える。データストローブドライバ１１５は、データストローブ真チャネル（ＤＱＳＴ）を駆動する。同様に、データストローブドライバ１２０は、データストローブ補完チャネル（ＤＱＳＣ）を駆動する。加えて、データドライバ１２５は、データ（ＤＱ）チャネルを駆動する。ある実施形態では、ＤＱチャネルは、単一の２進データ信号を搬送する。他の実施形態では、ＤＱチャネルは、マルチワイヤコーディングで使用されるような一連のそのようなチャネルの一部とすることができる。さらなる他の実施形態では、ＤＱチャネルを通じたデータ送信は、単なる２進の代わりに多重レベルとすることができる。
【００１６】
[0022]ダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路などのデータシンク２０２は、真データストローブチャネルＤＱＳＴおよび補完データストローブチャネルＤＱＳＣ、ならびにデータチャネルＤＱを受け取る。データチャネルＤＱは、終端キャパシタＣに並列の終端抵抗Ｒを使用することなどによって形成されたオンダイ抵抗性終端１１０に終わる。抵抗性終端１１０は、データチャネルＤＱの抵抗性インピーダンスと整合する抵抗性インピーダンスを有するように構成される。そのような抵抗性インピーダンスの典型的な値は５０から６０であるが、代替の実施形態では抵抗はこれらの値よりも高いかまたは低いことがあることを理解されよう。整合しているゆえに、データソースエンドポイント２０１からデータチャネルＤＱを通じてデータシンクエンドポイント２０２までのデータ信号の伝搬において望ましくない反射は存在しない。
【００１７】
[0023]対照的に、ＤＱＳＴチャネルは、容量性終端２０３のインピーダンスがＤＱＳＴチャネルの抵抗性インピーダンスと整合しないようなキャパシタＣから形成されたオンダイ容量性終端２０３に終わる。同様に、ＤＱＳＣチャネルは、キャパシタＣから形成されたオンダイ容量性終端２０５に終わる。ＤＱチャネルと同様に、ＤＱＳＴチャネルおよびＤＱＳＣチャネルの典型的なインピーダンスは５０Ωから６０Ωとすることができるが、代替の実施形態はより高いかまたはより低い抵抗を有することができる。したがって、不整合のゆえに、それぞれ、容量性終端２０３および２０５において真データストローブおよび補完データストローブの反射が存在することになる。しかし、真データストローブおよび補完データストローブは規則的な繰返し信号であることに留意されたい。したがって、それらの反射もランダムでないはずであり、トレーニングして除くことができる（trained out）。たとえば、データソースエンドポイント２０１は、真データストローブと補完データストローブとの間の可変遅延をデータ信号と比較して調節することができる可変遅延回路２５０を含むことができる。トレーニングフェーズの間、データソースエンドポイント２０１は、ＤＱデータチャネルを通じて抵抗性終端１１０にトレーニングベクトルを送ることができる。データシンクエンドポイント２０２は、抵抗性終端１１０に結合されたデータ入力部を有する１対のレジスタ２３０および２３５を含む。レジスタ２３０は、容量性終端２０３で受信された真データストローブによってクロック制御される。同様に、レジスタ２３５は、容量性終端２０５で受信された補完データストローブによってクロック制御される。可変遅延回路２５０により遅延を変更することによって、データソースエンドポイント２０１は、レジスタ２３０および２３５における受信トレーニングシーケンスの最大データアイを得ることができる。多重データチャネルおよび対応するレジスタが、真データストローブおよび補完データストローブに同期するビット幅データワードを受信するために使用され得るということなので、図を明確にするために、単に１ビット幅のデータチャネルＤＱと、対応するレジスタ２３０および２３５とを有するソース同期システム２００が示されていることを理解されよう。その上に、本明細書で開示される不均一インターフェースは２進データの送信に限定されない。ソース同期システム２００で示されたもののように類似して終端されたデータチャネルを使用して、多重レベルデータ送信も達成され得る。
【００１８】
[0024]トレーニングベクトルの送信に関して、低電力ダブルデータレート４（ＬＰＤＤＲ４）標準は、データチャネルと比較してデータストローブの可変遅延を使用することも教示していることを理解されよう（本明細書で開示する実施形態のデータストローブではなくデータを遅延できることに留意されたい）。ＬＰＤＤＲ４標準では、データシンクエンドポイントにおける受信データストローブはバッファに入れられるが、一方、受信データは入れられない。それにより、ＬＰＤＤＲ４データシンクエンドポイントでは、受信データストローブと受信データとの間にタイミング不整合がある。この明確な不整合のゆえに、データストローブは、データ信号に関してデータラッチにおいて２００ｐｓから８００ｐｓだけスキューされる。このスキューを償うために、ＬＰＤＤＲ４は、データソースがトレーニングベクトルをデータワードとして送る周期的トレーニングセッションを含む。このようにして、スキューは、トレーニングされて除かれ、償われる。しかし、まさに前に論じた従来のシステムのように、オンダイ終端およびドライバは、ＬＰＤＤＲ４システムにおいて整合される。不均一インターフェースをもつ開示されるソース同期は、飛躍的な電力節約と、より頑健なデータストローブ発生とを達成するためにＬＰＤＤＲ４標準において許容されている明確な不整合を利用する。
【００１９】
[0025]データチャネルおよびデータストローブチャネルに関する不均一インターフェースは、データソースエンドポイント２０１のドライバに拡張され得る。例示の実施形態が、図３のソース同期システム３００で示される。データソースエンドポイント３０１は、図２のシステム２００に関して論じたように類似して、ＤＱＳＴチャネル、ＤＱＳＣチャネル、およびＤＱチャネルを駆動する。加えて、データシンクエンドポイント１０２は、図１のシステム１０に関して論じたような整合抵抗性終端１００、１０５、および１１０を含む。同様に、データソースエンドポイント３０１エンドポイントのシングルエンドデータドライバ１２５は、システム１０に関して論じたように類似して、データチャネルＤＱを駆動する。しかし、ＤＱＳＴデータストローブチャネルおよびＤＱＳＣデータストローブチャネルを駆動するために、整合シングルエンドドライバは使用されない。代わりに、差動ドライバ３２０が、真データストローブチャネルおよび補完データストローブチャネルを駆動する。特に、１対のＮＭＯＳトランジスタＭ１およびＭ２が、トランジスタＭ１およびＭ２のゲートに印加される差動入力電圧に応答して電流源３２５からのバイアス電流を操る。トランジスタＭ１のドレインは、データストローブ補完チャネルＤＱＳＣの入力部に結合する。同様に、トランジスタＭ２のドレインは、データストローブ真チャネルＤＱＳＴの入力部に結合する。トランジスタＭ１およびＭ２のドレインは、さらに、それぞれ、抵抗Ｒ１およびＲ２を通して電源ノードに結合する。トランジスタＭ１およびＭ２のドレインは、結合抵抗Ｒ３を通して一緒に結合され得る。シングルエンドドライバの使用と比較して、差動ドライバ３２０は、抵抗性終端１００および１０５において、受信された真および補完データストローブ間に、より大きいアイ(eye)を生成する。
【００２０】
[0026]さらなる別の代替実施形態では、ドライバと終端の両方が不整合にされ得る。例示のソース同期システム４００が図４に示される。システム４００は、システム３００に関して論じたデータソースエンドポイント３０１をシステム２００に関して論じたデータシンクエンドポイント２０２に組み合わせる。図を明瞭にするために、レジスタ２３０および２３５は図４に示されていない。
【００２１】
[0027]不整合ドライバおよび／または終端を有する多数の代替実施形態が形成され得る。たとえば、図５に示されるソース同期システム５００は、システム３００に関して論じたようなデータシンクエンドポイント１０２を含む。データソースエンドポイント５０５は、システム３００に関して論じたような、データチャネルＤＱを駆動するためのシングルエンドドライバ１２５をさらに含む。データソースエンドポイント５０５の差動ドライバ５１０は、真データストローブチャネルＤＱＳＴおよび補完データストローブチャネルＤＱＳＣを駆動する。図３の差動ドライバ３２０とは対照的に、図５に示された差動ドライバ５１０は、それぞれ、抵抗Ｒ１およびＲ２を通して接地に結合されるドレインを有する差動対のＰＭＯＳトランジスタＰ２およびＰ３を含む。トランジスタＰ２およびＰ３は、それらのゲートに印加される差動入力電圧に応答してそれらのソースに結合された電流源５１５からのバイアス電流を操る。トランジスタＰ２のドレインは、ＤＱＳＴデータストローブチャネルの入力部に結合する。同様に、トランジスタＰ３のドレインは、ＤＱＳＣデータストローブチャネルの入力部に結合する。他の実施形態では、真データストローブチャネルＤＱＳＴおよび補完データストローブチャネルＤＱＳＣの容量性終端が、弱いプルアップ抵抗を通して電源電圧に結合され得、および／または結合抵抗を通して一緒に結合され得る（これらの抵抗は、容量性終端をデータストローブチャネルの抵抗性インピーダンスに整合させない）。
【００２２】
[0028]データシンクエンドポイントがＤＲＡＭ集積回路を備える一実施形態を再び参照すると、データソースエンドポイントは、対応するクロックチャネルを通じてＤＲＡＭエンドポイントにクロックを送信することが通常であることを理解されよう。本明細書で開示されるようなＤＲＡＭエンドポイントは、データストローブチャネルＤＱＳＴおよびＤＱＳＣについて論じたような容量性終端２０３および２０５と類似した、クロックチャネルのオンダイ容量性終端を含むことができる。クロックチャネルのためのそのような容量性エンドポイントは、追加の電力を節約し、データシンクエンドポイントにおける受信クロックのアイを増加させる。
【００２３】
[0029]単にデータストローブドライバはデータドライバに対して不整合にされ得るが、これらのドライバを供給する電力ネットワークは、データドライバのための電力ネットワークから分離され得ることに留意されたい。接地ＶＳＳを基準にして電源電圧ＶＤＤを供給する電源ノード６１０によってすべてが電力を供給される複数のデータドライバ６０５を含む例示のデータソースエンドポイント６００が、図６に示される。独立した電源ノード６１５が、ＤＱＳＴデータストローブチャネルおよびＤＱＳＣデータストローブチャネルを駆動するデータストローブドライバに電力を供給するために電源電圧ＶＤＤ１を供給する。このようにして、データストローブドライバは、データドライバ６０５のランダムスイッチングパターンから分離される。加えて、データストローブチャネルＤＱＳＴおよびＤＱＳＣならびにデータチャネルＤＱは、一般に、回路基盤のパターン化金属層または他の好適な伝搬媒体を使用して形成されることに留意されたい。データストローブチャネルがデータ送信のランダム性からデータストローブをさらに分離するために別個の金属層が使用されてもよい。
【００２４】
[0030]次に、不均一インターフェースを有するソース同期システムを動作させる例示の方法の図７に示される流れ図が論じられる。第１の動作７００は、データストローブチャネルを通じて送信されたデータストローブを容量性終端において受信することを備える。そのような動作の一例が、容量性終端２０３および２０５における受信に関して上述で論じられている。この方法は、データチャネルを通じて送信されたデータ信号を抵抗性終端において受信するという動作７０５をさらに備える。上述で論じた抵抗性終端１１０および１１５におけるデータの受信が、動作７０５の一例である。最後に、この方法は、受信データストローブに応答してデータ信号を記録するという動作７１０を含む。そのような動作の一例が、レジスタ２３０および２３５に関して上述で論じられている。
【００２５】
[0031]当業者が今ごろはもう理解しているように、および目下の特定の応用例に応じて、多くの変更、置換、および変形が、本開示の趣旨および範囲から逸脱することなく本開示の材料、装置、構成、およびデバイスの使用の方法になされ得る。これに照らして、本開示の範囲は、特定の実施形態が単に本開示のいくつかの例であるので、本明細書で図示され説明された特定の実施形態の範囲に限定されるべきでなく、むしろ、以下に添付された特許請求の範囲およびその機能的な均等物の範囲と完全に相応すべきである。
【図１】
2017200190.tif 000003
【図２】
2017200190.tif 000004
【図３】
2017200190.tif 000005
【図４】
2017200190.tif 000006
【図５】
2017200190.tif 000007
【図６】
2017200190.tif 000008
【図７】
2017200190.tif 000009
【手続補正書】
【提出日】平成29年6月22日(2017.6.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
真データストローブチャネルと補完データストローブチャネルとを駆動するように構成された差動データストローブドライバと、ここにおいて、前記差動データストローブドライバが、前記真データストローブチャネルと前記補完データストローブチャネルとのインピーダンスと整合されない、
データチャネルを駆動するように構成されたシングルエンドデータドライバと、ここにおいて、前記シングルエンドデータドライバが、前記データチャネルのインピーダンスと整合される、
を備えるソース同期データソースエンドポイント。
【請求項２】
前記シングルエンドデータドライバがインバータを備える、請求項１に記載のソース同期データソースエンドポイント。
【請求項３】
前記差動データストローブドライバが、差動対のＮＭＯＳトランジスタを備える、請求項１に記載のソース同期データソースエンドポイント。
【請求項４】
前記ＮＭＯＳトランジスタの各々に関するソースが、電流源を通して接地に結合する、請求項３に記載のソース同期データソースエンドポイント。
【請求項５】
前記ＮＭＯＳトランジスタの各々に関するドレインが、抵抗を通して電源ノードに結合する、請求項３に記載のソース同期データソースエンドポイント。
【請求項６】
前記シングルエンドデータドライバに電力を供給するように構成された第１の電源ネットワークと、
前記差動データストローブドライバに電力を供給するように構成された第２の電源ネットワークと、ここにおいて、前記第１の電源ネットワークが前記第２の電源ネットワークから独立している、
をさらに備える、請求項１に記載のソース同期データソースエンドポイント。
【請求項７】
前記ソース同期データソースエンドポイントがシステムオンチップ（ＳＯＣ）を備える、請求項１に記載のソース同期データソースエンドポイント。
【請求項８】
前記差動データストローブドライバが、差動対のＰＭＯＳトランジスタを備える、請求項１に記載のソース同期データソースエンドポイント。
【請求項９】
前記ＰＭＯＳトランジスタの各々に関するソースが、電流源を通して電源ノードに結合する、請求項８に記載のソース同期データソースエンドポイント。
【請求項１０】
前記ＰＭＯＳトランジスタの各々に関するドレインが、抵抗を通して接地に結合する、請求項８に記載のソース同期データソースエンドポイント。
【請求項１１】
前記シングルエンドデータドライバが複数のシングルエンドデータドライバを備える、請求項１に記載のソース同期データソースエンドポイント。
【請求項１２】
データソースエンドポイントから、真データストローブチャネルと補完データストローブチャネルとを通じて、差動ドライバを通してデータストローブを差動的に駆動することと、ここにおいて、前記差動ドライバが、前記真データストローブチャネルのインピーダンスおよび前記補完データストローブチャネルのインピーダンスと整合されない、
前記データソースエンドポイントから、データチャネルを通じて、シングルエンドドライバを通してデータ信号をシングルエンド的に駆動することと、ここにおいて、前記シングルエンドドライバが、前記データチャネルのインピーダンスと整合される、
を備える方法。
【請求項１３】
前記データストローブを差動的に駆動することが、差動対のトランジスタによりバイアス電流を操ることを備える、請求項１２に記載の方法。
【請求項１４】
前記データ信号をシングルエンド的に駆動することが、前記データ信号を反転させることを備える、請求項１２に記載の方法。
【請求項１５】
前記データチャネルを通じてトレーニングベクトルを送信することと、
前記トレーニングベクトルの受信バージョンのデータアイを最大にするように前記データストローブの前記差動駆動に対する遅延を調節することと
をさらに備える、請求項１２に記載の方法。
【請求項１６】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）エンドポイントへの前記データストローブを差動的に駆動することを備える前記データストローブを差動的に駆動すること、請求項１２に記載の方法。
【請求項１７】
前記データ信号の前記駆動に関して前記データストローブの前記差動駆動に電力を独立して供給することをさらに備える、請求項１２に記載の方法。
【請求項１８】
前記データ信号をシングルエンド的に駆動することが、多重レベルデータ信号をシングルエンド的に駆動することを備える、請求項１２に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
[0030]次に、不均一インターフェースを有するソース同期システムを動作させる例示の方法の図７に示される流れ図が論じられる。第１の動作７００は、データストローブチャネルを通じて送信されたデータストローブを容量性終端において受信することを備える。そのような動作の一例が、容量性終端２０３および２０５における受信に関して上述で論じられている。この方法は、データチャネルを通じて送信されたデータ信号を抵抗性終端において受信するという動作７０５をさらに備える。上述で論じた抵抗性終端１１０におけるデータの受信が、動作７０５の一例である。最後に、この方法は、受信データストローブに応答してデータ信号を記録するという動作７１０を含む。そのような動作の一例が、レジスタ２３０および２３５に関して上述で論じられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
[0031]当業者が今ごろはもう理解しているように、および目下の特定の応用例に応じて、多くの変更、置換、および変形が、本開示の趣旨および範囲から逸脱することなく本開示の材料、装置、構成、およびデバイスの使用の方法になされ得る。これに照らして、本開示の範囲は、特定の実施形態が単に本開示のいくつかの例であるので、本明細書で図示され説明された特定の実施形態の範囲に限定されるべきでなく、むしろ、以下に添付された特許請求の範囲およびその機能的な均等物の範囲と完全に相応すべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
データストローブチャネルの第１の容量性終端と、前記第１の容量性終端が、前記データストローブチャネルの抵抗性インピーダンスと不整合であるインピーダンスを有する、
データチャネルの抵抗性終端と、前記抵抗性終端が、前記データチャネルの抵抗性インピーダンスと整合するインピーダンスを有する、
前記抵抗性終端で受信されたデータを記録するように構成された第１のレジスタと、前記第１のレジスタが、前記第１の容量性終端で受信されたデータストローブによってクロック制御されるように構成されたクロック入力部を有する、
を備えるソース同期データシンクエンドポイント。
［Ｃ２］
前記データストローブチャネルが真データストローブチャネルであり、前記データシンクエンドポイントが補完データストローブチャネルの第２の容量性終端をさらに備え、前記第２の容量性終端が、前記補完データストローブチャネルの抵抗性インピーダンスと不整合であるインピーダンスを有する、Ｃ１に記載のソース同期データシンクエンドポイント。
［Ｃ３］
前記ソース同期データシンクエンドポイントがダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路を備える、Ｃ１に記載のソース同期データシンクエンドポイント。
［Ｃ４］
前記抵抗性終端で受信されたデータを記録するように構成された第２のレジスタをさらに備え、前記第２のレジスタが、前記第２の容量性終端で受信された補完データストローブによってクロック制御されるように構成されたクロック入力部を有する、Ｃ２に記載のソース同期データシンクエンドポイント。
［Ｃ５］
前記第１の容量性終端が弱いプルアップ抵抗を通して電源電圧ノードに結合される、Ｃ１に記載のソース同期データシンクエンドポイント。
［Ｃ６］
前記第１の容量性終端が、結合抵抗を通して前記第２の容量性終端に結合される、Ｃ２に記載のソース同期データシンクエンドポイント。
［Ｃ７］
前記抵抗性終端が、抵抗とキャパシタとの並列組合せを備える、Ｃ１に記載のソース同期データシンクエンドポイント。
［Ｃ８］
クロックチャネルのための第２の容量性終端をさらに備え、前記第２の容量性終端が、前記クロックチャネルの抵抗性インピーダンスに関して不整合にされるインピーダンスを有する、Ｃ１に記載のソース同期エンドポイント。
［Ｃ９］
真データストローブチャネルと補完データストローブチャネルとを駆動するように構成された差動データストローブドライバと、
データチャネルを駆動するように構成されたシングルエンドデータドライバと
を備えるソース同期データソースエンドポイント。
［Ｃ１０］
前記シングルエンドドライバがインバータを備える、Ｃ９に記載のソース同期データソースエンドポイント。
［Ｃ１１］
前記差動データストローブドライバが、差動対のＮＭＯＳトランジスタを備える、Ｃ９に記載のソース同期データソースエンドポイント。
［Ｃ１２］
前記ＮＭＯＳトランジスタの各々に関するソースが、電流源を通して接地に結合する、Ｃ１１に記載のソース同期データソースエンドポイント。
［Ｃ１３］
前記ＮＭＯＳトランジスタの各々に関するドレインが、抵抗を通して電源ノードに結合する、Ｃ１１に記載のソース同期データソースエンドポイント。
［Ｃ１４］
前記シングルエンドデータドライバに電力を供給するように構成された第１の電源ネットワークと、
前記差動データストローブドライバに電力を供給するように構成された第２の電源ネットワークと、ここにおいて、前記第１の電力ネットワークが前記第２の電力ネットワークから独立している、
をさらに備える、Ｃ９に記載のソース同期データソースエンドポイント。
［Ｃ１５］
前記ソース同期データソースエンドポイントがシステムオンチップ（ＳＯＣ）を備える、Ｃ９に記載のソース同期データソースエンドポイント。
［Ｃ１６］
前記差動データストローブドライバが、差動対のＰＭＯＳトランジスタを備える、Ｃ９に記載のソース同期データソースエンドポイント。
［Ｃ１７］
前記ＰＭＯＳトランジスタの各々に関するソースが、電流源を通して電源ノードに結合する、Ｃ１６に記載のソース同期データソースエンドポイント。
［Ｃ１８］
前記ＰＭＯＳトランジスタの各々に関するドレインが、抵抗を通して接地に結合する、Ｃ１６に記載のソース同期エンドポイント。
［Ｃ１９］
前記シングルエンドデータドライバが複数のシングルエンドデータドライバを備える、Ｃ９に記載のソース同期システム。
［Ｃ２０］
第１のデータストローブチャネルを通じて送信された第１のデータストローブを第１の容量性終端において受信することと、
データチャネルを通じて送信されたデータ信号を抵抗性終端において受信することと、
前記受信された第１のデータストローブのクロックエッジに応答して前記データ信号を記録することと
を備える方法。
［Ｃ２１］
第２のデータストローブチャネルを通じて送信された第２のデータストローブを第２の容量性終端において受信することをさらに備える、Ｃ２０に記載の方法。
［Ｃ２２］
前記受信された第２のデータストローブのクロックエッジに応答して前記データ信号を記録することをさらに備える、Ｃ２１に記載の方法。
［Ｃ２３］
クロック信号を第２の容量性終端において受信することをさらに備える、Ｃ２０に記載の方法。
［Ｃ２４］
データソースエンドポイントから、真データストローブチャネルと補完データストローブチャネルとを通じてデータストローブを差動的に駆動することと、
前記データソースエンドポイントから、データチャネルを通じてデータ信号をシングルエンド的に駆動することと
を備える方法。
［Ｃ２５］
前記データストローブを差動的に駆動することが、差動対のトランジスタによりバイアス電流を操ることを備える、Ｃ２４に記載の方法。
［Ｃ２６］
前記データ信号をシングルエンド的に駆動することが、前記データ信号を反転させることを備える、Ｃ２４に記載の方法。
［Ｃ２７］
前記データチャネルを通じてトレーニングベクトルを送信することと、
前記トレーニングベクトルの受信バージョンのデータアイを最大にするように前記データストローブの前記差動駆動に対する遅延を調節することと
をさらに備える、Ｃ２４に記載の方法。
［Ｃ２８］
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）エンドポイントへの前記データストローブを差動的に駆動することを備える前記データストローブを差動的に駆動すること、Ｃ２４に記載の方法。
［Ｃ２９］
前記データ信号の前記駆動に関して前記データストローブの前記差動駆動に電力を独立して供給することをさらに備える、Ｃ２４に記載の方法。
［Ｃ３０］
前記データ信号をシングルエンド的に駆動することが、多重レベルデータ信号をシングルエンド的に駆動することを備える、Ｃ２４に記載の方法。
【外国語明細書】
2017200190000001.pdf