(57)【要約】      （修正有）【課題】低電圧入力と低電圧出力が可能な差動増幅回路を提供する。【解決手段】差動増幅回路１００は、入力端子Ｖｉｐに接続されたトランジスタＭ１と、入力端子Ｖｉｎに接続されたトランジスタＭ２と、トランジスタＭ１とトランジスタＭ２の間に接続される抵抗Ｒｉ１と、トランジスタＭ１および出力端子Ｖｏｎに接続されたトランジスタＭ３と、トランジスタＭ２および出力端子Ｖｏｐに接続されたトランジスタＭ４と、トランジスタＭ１と電源電圧ＨＶＤＤとの間に接続される電流源１０１と、トランジスタＭ２と電源電圧との間に接続される電流源１０２と、トランジスタＭ３に接続される抵抗Ｒｏ１と、トランジスタＭ４に接続される抵抗Ｒｏ２と、トランジスタＭ１とグランドとの間に接続される電流源１０３と、トランジスタＭ２とグランドとの間に接続される電流源１０４を備える。【選択図】図１
2017200173.tif 000002
【特許請求の範囲】
【請求項１】
差動入力電圧を入力する第１及び第２の入力端子と、
出力電圧を出力する第１及び第２の出力端子と、
ソース端子と、ドレイン端子と、前記第１の入力端子に接続されたゲート端子とを備える第１のトランジスタと、
ソース端子と、ドレイン端子と、前記第２の入力端子に接続されたゲート端子とを備える第２のトランジスタと、
前記第１のトランジスタの前記ソース端子と前記第２のトランジスタの前記ソース端子の間に接続される第１の抵抗と、
前記第１のトランジスタの前記ソース端子に接続されたドレイン端子と、前記第１のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第１の出力端子に接続されたソース端子とを備える第３のトランジスタと、
前記第２のトランジスタの前記ソース端子に接続されたドレイン端子と、前記第２のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第２の出力端子に接続されたソース端子とを備える第４のトランジスタと、
前記第１のトランジスタの前記ソース端子と電源電圧との間に接続される第１の電流源と、
前記第２のトランジスタの前記ソース端子と前記電源電圧との間に接続される第２の電流源と、
前記第３のトランジスタの前記ソース端子に接続される第１の端子を備える第２の抵抗と、
前記第４のトランジスタの前記ソース端子に接続される第１の端子を備える第３の抵抗と、
前記第１のトランジスタの前記ドレイン端子とグランドとの間に接続される第３の電流源と、
前記第２のトランジスタの前記ドレイン端子と前記グランドとの間に接続される第４の電流源と、
を備える差動増幅回路。
【請求項２】
前記第１及び第２のトランジスタはＰチャンネルＭＯＳトランジスタであり、
前記第３及び第４のトランジスタはＮチャンネルＭＯＳトランジスタである、
請求項１記載の差動増幅回路。
【請求項３】
前記第２の抵抗は、前記グランドに接続される第２の端子を備え、
前記第３の抵抗は、前記グランドに接続される第２の端子を備える、
請求項１または２に記載の差動増幅回路。
【請求項４】
ゲート端子と、ドレイン端子と、前記グランドに接続されたソース端子とを備える第５のトランジスタと、
前記第２の抵抗の前記第１端子と前記第３の抵抗の前記第１の端子の間に接続されるフィードバック回路とをさらに備え、
前記第２の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備え、
前記第３の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備え、
前記フィードバック回路は、前記第５のトランジスタの前記ゲート端子に接続される出力端子を備える、
請求項１または２に記載の差動増幅回路。
【請求項５】
前記フィードバック回路は、
前記第１の出力端子の電圧と前記第２の出力端子の電圧との間の中心電圧を出力する電圧出力回路と、
前記電圧出力回路からの中心電圧を所定の参照電圧と比較して比較結果に応じた電圧を出力する差動増幅器とを備える、
請求項４記載の差動増幅回路。
【請求項６】
前記電源電圧は、所定の第１の電源電圧よりも高い第２の電源電圧であり、
前記第１及び第２のトランジスタは、上記第１の電源電圧で駆動される低耐圧トランジスタである、
請求項１〜５のうちのいずれか１つに記載の差動増幅回路。
【請求項７】
前記第１の抵抗は、並列に接続された複数のブロック回路を備え、
前記複数のブロック回路は、それぞれ、第４の抵抗と第１のスイッチと第５の抵抗を直列に接続した回路を含む、
請求項１〜６のうちのいずれか１つに記載の差動増幅回路。
【請求項８】
差動入力電圧を入力する第１及び第２の入力端子と、
出力電圧を出力する第１及び第２の出力端子と、
ソース端子と、ドレイン端子と、前記第１の入力端子に接続されたゲート端子とを備える第１のトランジスタと、
ソース端子と、ドレイン端子と、前記第２の入力端子に接続されたゲート端子とを備える第２のトランジスタと、
前記第１のトランジスタの前記ソース端子と前記第２のトランジスタの前記ソース端子の間に接続される第１の抵抗と、
前記第１のトランジスタの前記ソース端子に接続されたソース端子と、前記第１のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第１の出力端子に接続されたドレイン端子とを備える第３のトランジスタと、
前記第２のトランジスタの前記ソース端子に接続されたソース端子と、前記第２のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第２の出力端子に接続されたドレイン端子とを備える第４のトランジスタと、
前記第１のトランジスタの前記ソース端子と電源電圧との間に接続される第１の電流源と、
前記第２のトランジスタの前記ソース端子と前記電源電圧との間に接続される第２の電流源と、
前記第３のトランジスタの前記ドレイン端子に接続される第１の端子を備える第２の抵抗と、
前記第４のトランジスタの前記ドレイン端子に接続される第１の端子を備える第３の抵抗と、
前記第１のトランジスタの前記ドレイン端子とグランドとの間に接続される第３の電流源と、
前記第２のトランジスタの前記ドレイン端子と前記グランドとの間に接続される第４の電流源と、
を備える差動増幅回路。
【請求項９】
前記第１〜第４のトランジスタはＰチャンネルＭＯＳトランジスタである、
請求項８記載の差動増幅回路。
【請求項１０】
前記第２の抵抗は、前記グランドに接続される第２の端子を備え、
前記第３の抵抗は、前記グランドに接続される第２の端子を備える、
請求項８または９に記載の差動増幅回路。
【請求項１１】
ゲート端子と、ドレイン端子と、前記グランドに接続されたソース端子とを備える第５のトランジスタと、
前記第２の抵抗の第１端子と前記第３の抵抗の第１の端子の間に接続されるフィードバック回路とをさらに備え、
前記第２の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備え、
前記第３の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備え、
前記フィードバック回路は、前記第５のトランジスタの前記ゲート端子に接続される出力端子を備える、
請求項８または９に記載の差動増幅回路。
【請求項１２】
前記フィードバック回路は、
前記第１の出力端子の電圧と前記第２の出力端子の電圧との間の中心電圧を出力する電圧出力回路と、
前記電圧出力回路からの中心電圧を所定の参照電圧と比較して比較結果に応じた電圧を出力する差動増幅器とを備える、
請求項１１記載の差動増幅回路。
【請求項１３】
前記電源電圧は、所定の第１の電源電圧よりも高い第２の電源電圧であり、
前記第１及び第２のトランジスタは、上記第１の電源電圧で動作される低耐圧トランジスタである、
請求項８〜１２のうちのいずれか１つに記載の差動増幅回路。
【請求項１４】
前記第１の抵抗は、並列に接続された複数のブロック回路を備え、
前記複数のブロック回路は、それぞれ、第４の抵抗と第１のスイッチと第５の抵抗を直列に接続した回路を含む、
請求項８〜１３のうちのいずれか１つに記載の差動増幅回路。
【請求項１５】
レーダー信号を受信するアンテナと、
前記アンテナが受信したレーダー信号を中間周波数信号に変換するＲＦ信号処理回路と、
前記ＲＦ信号処理回路からの前記中間周波数信号を差動入力電圧として入力する請求項１〜１４のうちのいずれか１つに記載の差動増幅回路と、を備えたレーダー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、差動増幅回路及びレーダー装置に関する。
【背景技術】
【０００２】
近年、ミリ波通信やレーダー装置において信号処理の高速化が急速に進んでいる。これらのシステムではアンテナと、電磁波の周波数帯の信号を処理するＲＦ信号処理部と、変調前もしくは復調後の信号を扱うベースバンド信号処理部とが存在する。ＲＦ信号処理部の信号周波数の高速化と信号処理の広帯域化に伴い、ベースバンド信号処理部のアナログ／デジタル変換器（以下、Ａ／Ｄ変換器という。）及び信号処理回路には、変換精度の向上と変換速度の高速化との両立が求められている。
【０００３】
しかし、Ａ／Ｄ変換器単体の高速化には限界がある。このため、複数のＡ／Ｄ変換器を並列化し、それぞれのサンプリングのタイミングに位相差を設け、全体として変換速度の高速化を図るタイムインターリーブ技術が提案されている。このようなタイムインターリーブ型Ａ／Ｄ変換器に信号を入力する際、Ａ／Ｄ変換器の負荷容量を駆動して、高速に信号をサンプリングする必要がある。その高速サンプリングを実現するためには、Ａ／Ｄ変換器の前段に入力バッファが必要となる。例えば特許文献１では、ソースフォロア型の入力バッファによりタイムインターリーブ型Ａ／Ｄ変換器を接続する例が開示されている。
【０００４】
前記のようなシステムでは、信号が高周波であることから、高速の応答が可能な低耐圧トランジスタ(コアトランジスタ)でＲＦ回路やＡ／Ｄ変換器を構成する場合が多い。低耐圧トランジスタで構成される回路は０．８〜１．２Ｖ程度の低電源電圧に接続して動作する。そのためＲＦ信号処理部からの出力信号振幅は０．２〜０．５Ｖ程度と小さくなり、後段のベースバンド信号処理部でも扱える信号振幅が小さくなる。一方、Ａ／Ｄ変換器はその方式によって、おおよそ電源電圧全域の振幅の信号を入力することが可能である。そこで、Ａ／Ｄ変換の前段で増幅回路による信号増幅を行い、ＳＮＲ（信号対雑音比）特性の改善を行う場合が多い。
【０００５】
近年高速の応答が必要な増幅回路としては、その電力効率と安定性の良さを理由にオープンループ型の増幅回路が用いられることが増加している。例えば特許文献２の差動増幅回路は、オープンループ型の増幅回路で、高速応答が必要な無線通信システムでの使用が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−６５１６７号公報
【特許文献２】米国特許第６７５０７１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、低電圧の入力と低電圧の出力が可能な差動増幅回路を提供する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る差動増幅回路は、
差動入力電圧を入力する第１及び第２の入力端子と、
出力電圧を出力する第１及び第２の出力端子と、
ソース端子と、ドレイン端子と、前記第１の入力端子に接続されたゲート端子とを備える第１のトランジスタと、
ソース端子と、ドレイン端子と、前記第２の入力端子に接続されたゲート端子とを備える第２のトランジスタと、
前記第１のトランジスタの前記ソース端子と前記第２のトランジスタの前記ソース端子の間に接続される第１の抵抗と、
前記第１のトランジスタの前記ソース端子に接続されたドレイン端子と、前記第１のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第１の出力端子に接続されたソース端子とを備える第３のトランジスタと、
前記第２のトランジスタの前記ソース端子に接続されたドレイン端子と、前記第２のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第２の出力端子に接続されたソース端子とを備える第４のトランジスタと、
前記第１のトランジスタの前記ソース端子と電源電圧との間に接続される第１の電流源と、
前記第２のトランジスタの前記ソース端子と前記電源電圧との間に接続される第２の電流源と、
前記第３のトランジスタの前記ソース端子に接続される第１の端子を備える第２の抵抗と、
前記第４のトランジスタの前記ソース端子に接続される第１の端子を備える第３の抵抗と、
前記第１のトランジスタの前記ドレイン端子とグランドとの間に接続される第３の電流源と、
前記第２のトランジスタの前記ドレイン端子と前記グランドとの間に接続される第４の電流源と、
を備える。
【発明の効果】
【０００９】
本開示の一態様に係る差動増幅回路は、低電圧入力と低電圧出力が可能である。
【図面の簡単な説明】
【００１０】
【図１】本開示の実施形態１に係る差動増幅回路１００の構成例を示す回路図である。
【図２】本開示の実施形態１の変形例に係る差動増幅回路１００Ａの構成例を示す回路図である。
【図３】図１及び図２の差動増幅回路１００，１００Ａの動作を説明する電圧波形図である。
【図４】本開示の実施形態２に係る差動増幅回路１１０の構成例を示す回路図である。
【図５】図４のフィードバック回路１０５の構成例を示す回路図である。
【図６】本開示の実施形態３に係る差動増幅回路のための可変抵抗である入力抵抗素子Ｒｉ１の構成例を示す回路図である。
【図７】本開示の実施形態４に係るレーダー装置５００の構成例を示すブロック図である。
【発明を実施するための形態】
【００１１】
高速動作するＲＦ信号処理部の出力回路とベースバンド信号処理部のＡ／Ｄ変換器は低電源電圧に接続されて動作する。これらの間に増幅回路を接続する場合、増幅回路の入出力も低電圧領域での動作が要求される。しかし、例えば特許文献２に記載の増幅回路をＮチャンネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ＮＭＯＳトランジスタという。）の差動入力部とした場合、出力電圧は低電圧領域の出力が可能であるが、入力可能な電圧は高電圧側に制限される。一方、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）の差動入力部で構成すると、入出力可能領域はそれぞれ、入力は低電圧、出力は高電圧側に制限される。これらのように、従来例では入出力両方を低電圧領域で出力することができない。そこで、本発明者らは、線形性と応答性を劣化させることなく、低電圧の入力と低電圧の出力が可能な差動増幅回路を提供すべく、鋭意研究した。
【００１２】
以下、本開示の実施形態を、図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付し、その説明は繰り返さない。
【００１３】
（実施形態１）
図１は本開示の実施形態１に係る差動増幅回路１００の構成例を示す回路図である。図１の差動増幅回路１００は、ＰＭＯＳトランジスタＭ１、Ｍ２と、ＮＭＯＳトランジスタＭ３、Ｍ４と、入力抵抗素子Ｒｉ１と、出力抵抗素子Ｒｏ１、Ｒｏ２と、電流源１０１〜１０４とを備えている。
【００１４】
図１において、差動入力電圧ＶｉｐおよびＶｉｎは、差動入力ＰＭＯＳトランジスタＭ１のゲート端子、および差動入力ＰＭＯＳトランジスタＭ２のゲート端子に入力される。電流源１０１は、差動入力ＰＭＯＳトランジスタＭ１のソース端子と高電源電圧ＨＶＤＤ（詳細後述）との間に接続される。電流源１０２は、差動入力ＰＭＯＳトランジスタＭ２のソース端子と高電源電圧ＨＶＤＤとの間に接続される。差動入力ＰＭＯＳトランジスタＭ１のソース端子は、フィードバックを構成するＮＭＯＳトランジスタＭ３のドレイン端子に接続される。差動入力ＰＭＯＳトランジスタＭ２のソース端子は、フィードバックを構成するＮＭＯＳトランジスタＭ４のドレイン端子に接続される。入力抵抗素子Ｒｉ１は、差動入力ＰＭＯＳトランジスタＭ１のソース端子と差動入力ＰＭＯＳトランジスタＭ２のソース端子の間に接続される。
【００１５】
差動入力ＰＭＯＳトランジスタＭ１のドレイン端子は、ＮＭＯＳトランジスタＭ３のゲート端子に接続される。差動入力ＰＭＯＳトランジスタＭ２のドレイン端子は、ＮＭＯＳトランジスタＭ４のゲート端子に接続される。差動入力ＰＭＯＳトランジスタＭ１のドレイン端子とグランド（接地電位）との間に電流源１０３が接続される。差動入力ＰＭＯＳトランジスタＭ２のドレイン端子とグランドとの間に電流源１０４が接続される。出力抵抗素子Ｒｏ１は、ＮＭＯＳトランジスタＭ３のソース端子とグランドの間に接続される。出力抵抗素子Ｒｏ２は、ＮＭＯＳトランジスタＭ４のソース端子とグランドの間に接続される。ＮＭＯＳトランジスタＭ３のソース端子、ＮＭＯＳトランジスタＭ４のソース端子は出力端子Ｖｏｎ、Ｖｏｐにそれぞれ接続される。
【００１６】
図１に示すように、例えば、電流源１０１、１０２は、それぞれ、電流２×Ｉをバイアス電流として流す。また、電流源１０３、１０４は、それぞれ、電流１×Ｉをバイアス電流として流す。ＰＭＯＳトランジスタＭ１のサイズおよびインピーダンスがＰＭＯＳトランジスタＭ２のサイズおよびインピーダンスと等しく、ＮＭＯＳトランジスタＭ３のサイズおよびインピーダンスがＮＭＯＳトランジスタＭ４のサイズおよびインピーダンスと等しく、出力抵抗素子Ｒｏ１のインピーダンスが出力抵抗素子Ｒｏ２のインピーダンスと等しく、入力電圧Ｖｉｐが入力電圧Ｖｉｎと等しいとすると、出力抵抗素子Ｒｏ１，Ｒｏ２にはそれぞれ１×Ｉの電流が流れる。このとき、出力電圧ＶｏｎとＶｏｐは出力抵抗素子Ｒｏ１とＲｏ２の抵抗値Ｒｏを用いて次式で表される。
Ｖｏｐ＝Ｖｏｎ＝１×Ｉ×Ｒｏ      （１）
【００１７】
ここで、例えば、入力電圧Ｖｉｐと入力電圧Ｖｉｎの間に＋Ｖ１の電位差を与える。差動入力ＰＭＯＳトランジスタＭ１、Ｍ２には電流源１０３、１０４によって１×Ｉの一定電流がそれぞれ流れている。よって、差動入力ＰＭＯＳトランジスタＭ１、Ｍ２それぞれのゲート・ソース間電圧はおおよそ一定になる。そのため、＋Ｖ１の電位差はそのまま差動入力ＰＭＯＳトランジスタＭ１のゲート・ソース間および差動入力ＰＭＯＳトランジスタＭ２のゲート・ソース間を伝達する。よって、入力抵抗素子Ｒｉ１の両端の電位差はおおよそ＋Ｖ１となる。この電位差＋Ｖ１により、出力抵抗素子Ｒｏ１、Ｒｏ２に流れる電流ＩＲｏ１、ＩＲｏ２は次式で表される。
ＩＲｏ１＝１×Ｉ−Ｖ１／Ｒｉ      （２）
ＩＲｏ２＝１×Ｉ＋Ｖ１／Ｒｉ      （３）
【００１８】
ここで、Ｒｉは入力抵抗素子Ｒｉ１の抵抗値を表す。また、これらの電流ＩＲｏ１，ＩＲｏ２による電圧降下から、出力電位ＶｏｎとＶｏｐはそれぞれ次式で表される。
Ｖｏｎ≒Ｒｏ（１×Ｉ−Ｖ１／Ｒｉ）      （４）
Ｖｏｐ≒Ｒｏ（１×Ｉ＋Ｖ１／Ｒｉ）      （５）
【００１９】
このとき、差動出力電圧（Ｖｏｐ−Ｖｏｎ）は次式で表される。
Ｖｏｐ−Ｖｏｎ
≒Ｒｏ（１×Ｉ＋Ｖ１／Ｒｉ）−Ｒｏ（１×Ｉ−Ｖ１／Ｒｉ）
＝Ｖ１×２×Ｒｏ／Ｒｉ      （６）
【００２０】
式（６）から明らかなように、当該差動増幅回路１００の入出力の利得はおおよそ出力抵抗素子と入力抵抗素子の抵抗比Ｒｏ／Ｒｉで決定される。つまり、差動増幅回路１００の利得Ｇがトランジスタの特性に依存しない。そのため、動作時の温度や電源電圧、プロセスバラツキに影響を受けにくい利得特性が得られる。
【００２１】
また、例えば抵抗値ＲｉがＲｏと等しい場合、差動増幅回路１００はおおよそ２倍の信号利得を得ることができる。また、抵抗値Ｒｉ，Ｒｏの設定によって差動増幅回路１００の利得を１より小さくもできる。
【００２２】
図２は本開示の実施形態１の変形例に係る差動増幅回路１００Ａの構成例を示す回路図である。図２の差動増幅回路１００Ａは、図１の差動増幅回路１００に比較して、フィードバックのためのＮＭＯＳトランジスタＭ３、Ｍ４をＰＭＯＳトランジスタで構成した点が異なる。その他の構成は同様である。すなわち、図２の差動増幅回路１００Ａは、図１の差動増幅回路１００において、ＮＭＯＳトランジスタＭ３、Ｍ４に代えて、ＰＭＯＳトランジスタＭ３Ａ、Ｍ４Ａを備える。ＰＭＯＳトランジスタＭ３Ａのソース端子はＰＭＯＳトランジスタＭ１のソース端子に接続され、ＰＭＯＳトランジスタＭ３Ａのゲート端子はＰＭＯＳトランジスタＭ１のドレイン端子に接続され、ＰＭＯＳトランジスタＭ３Ａのドレイン端子は出力端子Ｖｏｎに接続される。また、ＰＭＯＳトランジスタＭ４Ａのソース端子はＰＭＯＳトランジスタＭ２のソース端子に接続され、ＰＭＯＳトランジスタＭ４Ａのゲート端子はＰＭＯＳトランジスタＭ２のドレイン端子に接続され、ＰＭＯＳトランジスタＭ４Ａのドレイン端子は出力端子Ｖｏｐに接続される。
【００２３】
図１及び図２において、抵抗素子Ｒｉ１、Ｒｏ１およびＲｏ２は、所望の抵抗値を実現する様々なデバイスであり、ＭＯＳトランジスタで構成することも可能である。また、前記の電流源１０１〜１０４は、ＭＯＳトランジスタのカレントミラーで実現することが可能である。電流源１０１〜１０４は、それぞれ、カスコード構成を有してもよい。これにより、電流源１０１〜１０４を高精度化することができるので、各電流源１０１〜１０４を流れる電流のバラツキを低減し、差動増幅回路１００，１００Ａの線形性劣化を抑制することができる。
【００２４】
差動増幅回路１００または１００Ａの出力端子は、例えば、高速動作が可能な低耐圧ＭＯＳトランジスタ（コアトランジスタ）で構成されるＡ／Ｄ変換器に接続される。これにより、近年の高速動作に対応することができる。一般的なプロセスでは、高耐圧トランジスタと低耐圧トランジスタの共存が許容されており、低耐圧トランジスタの方がより高速な動作が可能である。また、Ａ／Ｄ変換器の方式としては、近年その電力効率の良さが理由でタイムインターリーブ逐次比較型Ａ／Ｄ変換器が用いられることが増加している。
【００２５】
逐次比較型Ａ／Ｄ変換器は、低耐圧ＭＯＳトランジスタの電源電圧に用いられる低電源電圧ＬＶＤＤ（０．８〜１．２Ｖ程度）のおおよそ全ての範囲で電圧が入力可能である。そのため、前段の差動増幅回路１００，１００Ａも低耐圧電源電圧の全域で出力可能であることが望ましい。しかし、差動増幅回路１００，１００Ａに低耐圧電源を接続した場合、低耐圧電源電圧の全領域でアナログ信号を出力することは困難である。そこで、高耐圧ＭＯＳトランジスタを用いて差動増幅回路１００，１００Ａを構成し、差動増幅回路１００，１００Ａに高電源電圧ＨＶＤＤ（１．５〜３．６Ｖ程度）を接続した。これにより、低耐圧電源電圧の全領域での出力を実現することができる。
【００２６】
図３は図１及び図２の差動増幅回路１００，１００Ａの動作を説明する電圧波形図である。以下、差動増幅回路１００，１００Ａを高耐圧ＭＯＳトランジスタで構成した場合の動作例について説明する。図３では、前記高電源電圧ＨＶＤＤと低電源電圧ＬＶＤＤとグランドに対して、差動増幅回路１００，１００Ａの入力可能範囲と出力可能範囲を示す。ここで、差動増幅回路１００，１００Ａの電源電圧は高電源電圧ＨＶＤＤである。
【００２７】
図１の差動増幅回路１００，１００Ａは差動入力部がＰＭＯＳトランジスタＭ１，Ｍ２であるため、ゲート端子の入力電圧範囲はグランド（接地電位）付近を含む。すなわち、差動増幅回路１００，１００Ａは、グランド付近の電圧から入力可能である。また、出力電圧Ｖｏｐ，Ｖｏｎがグランドに接続された出力抵抗素子Ｒｏ１，Ｒｏ２の抵抗値Ｒｏで決定されるため、出力電圧範囲もグランド付近を含む。すなわち、差動増幅回路１００，１００Ａは、グランド付近の電圧から出力可能となる。一方、従来技術では、差動入力部がＮＭＯＳトランジスタでそのグランド側には電流源が接続されるため、グランド付近の入力は不可能であった。本実施形態の図１又は図２の回路構成によって、差動増幅回路１００，１００Ａの入力範囲をＲＦ信号処理部の出力レベルに合わせつつ、出力範囲をＡ／Ｄ変換器の入力レベルに合わせて、かつ出力範囲を広く設定することが可能となる。
【００２８】
（実施形態２）
図４は本開示の実施形態２に係る差動増幅回路１１０の構成例を示す回路図である。図４の差動増幅回路１１０は、図１の実施形態１の差動増幅回路１００と同様に、ＰＭＯＳトランジスタＭ１、Ｍ２と、ＮＭＯＳトランジスタＭ３、Ｍ４と、抵抗素子Ｒｉ１、Ｒｏ１、Ｒｏ２と、電流源１０１〜１０４とを備える。差動増幅回路１１０は差動増幅回路１００と比較して、コモンモードフィードバック回路１０５及びＮＭＯＳトランジスタＭ５をさらに備えた点が異なる。当該相違点について以下に説明する。
【００２９】
図４において、出力抵抗素子Ｒｏ１のグランド側の一端および出力抵抗素子Ｒｏ２のグランド側の一端はＮＭＯＳトランジスタＭ５のドレイン端子に接続される。また、ＮＭＯＳトランジスタＭ５のソース端子は接地される。出力端子Ｖｏｎと出力端子Ｖｏｐの間には、コモンモードフィードバック回路１０５が接続される。コモンモードフィードバック回路１０５の出力端子はＮＭＯＳトランジスタＭ５のゲート端子に接続され、コモンモードフィードバック回路１０５からの出力電圧ＶｆｂがＮＭＯＳトランジスタＭ５のゲート端子に入力される。
【００３０】
以上の実施形態２に係る差動増幅回路１１０は、図１の差動増幅回路１００にフィードバック回路１０５及びＭＯＳトランジスタＭ５をさらに備えているが、本開示はこれに限らず、図２の差動増幅回路１００Ａにフィードバック回路１０５及びＭＯＳトランジスタＭ５をさらに備えて構成されてもよい。すなわち、差動増幅回路１１０は、ＮＭＯＳトランジスタＭ３、Ｍ４に代えて、ＰＭＯＳトランジスタＭ３Ａ、Ｍ４Ａを備えていてもよい。ＰＭＯＳトランジスタＭ３Ａのソース端子はＰＭＯＳトランジスタＭ１のソース端子に接続され、ＰＭＯＳトランジスタＭ３Ａのゲート端子はＰＭＯＳトランジスタＭ１のドレイン端子に接続され、ＰＭＯＳトランジスタＭ３Ａのドレイン端子は出力端子Ｖｏｎに接続される。また、ＰＭＯＳトランジスタＭ４Ａのソース端子はＰＭＯＳトランジスタＭ２のソース端子に接続され、ＰＭＯＳトランジスタＭ４Ａのゲート端子はＰＭＯＳトランジスタＭ２のドレイン端子に接続され、ＰＭＯＳトランジスタＭ４Ａのドレイン端子は出力端子Ｖｏｐに接続される。
【００３１】
図５は図４のフィードバック回路１０５の構成例を示す回路図である。フィードバック回路１０５は、抵抗素子Ｒｆ１、Ｒｆ２と差動増幅器１０６とを備える。差動増幅回路１１０の出力端子Ｖｏｐと出力端子Ｖｏｎの間には、抵抗素子Ｒｆ１とＲｆ２が直列に接続されたブロック回路が配置される。抵抗素子Ｒｆ１と抵抗素子Ｒｆ２の間の接続端子には、差動増幅器１０６の反転入力端子が接続される。差動増幅器１０６の非反転入力端子には、所定の参照電圧Ｖｒｅｆが印加される。また、差動増幅器１０６の出力電圧ＶｆｂはＮＭＯＳトランジスタＭ５のゲート端子ＶＦＢに印加される。
【００３２】
図５のフィードバック回路１０５において、抵抗素子Ｒｆ１と抵抗素子Ｒｆ２を等しい抵抗値Ｒｆに設定すると、抵抗素子Ｒｆ１と抵抗素子Ｒｆ２の接続点は出力電圧ＶｏｐとＶｏｎの中心電圧Ｖｏｍとなる。すなわち、抵抗素子Ｒｆ１およびＲｆ２により、中心電圧Ｖｏｍを出力する電圧出力回路を構成する。また、差動増幅器１０６は、上記中心電圧Ｖｏｍを所望の参照電圧Ｖｒｅｆと比較して、その比較結果の電圧Ｖｆｂを、ＮＭＯＳトランジスタＭ５のゲート端子にフィードバックする。このフィードバック系では、Ｖｏｍ＝Ｖｒｅｆとなるように動作し、これにより、出力電圧Ｖｏｎと出力電圧Ｖｏｐの中心電圧Ｖｏｍが所望の参照電圧Ｖｒｅｆになるように制御できる。例えば、出力抵抗Ｒｏ１およびＲｏ２の抵抗値Ｒｏを１００Ω程度に設定する場合、抵抗素子Ｒｆ１およびＲｆ２は、１００Ω程度に対して非常に高い抵抗値である数ＫΩに設定することが望ましい。
【００３３】
以上の実施形態１，２において、差動増幅回路１００，１００Ａ，１１０を高耐圧ＭＯＳトランジスタで構成した場合を説明したが、差動入力ＭＯＳトランジスタＭ１、Ｍ２を、高電源電圧ＨＶＤＤよりも低い低電源電圧ＬＶＤＤで動作する低耐圧トランジスタで構成することが可能である。これにより、差動増幅回路１００，１００Ａ，１１０を広帯域化することができる。入力電圧Ｖｉｎ，Ｖｉｐを比較的小さく設定すれば、差動入力ＭＯＳトランジスタＭ１，Ｍ２のドレイン端子、ゲート端子、ソース端子の端子間電圧を低耐圧トランジスタの上限以下の電位差で動作させることができる。同様に、ＭＯＳトランジスタＭ３、Ｍ４についても低耐圧トランジスタで構成することが可能である。このように、差動増幅回路１００，１００Ａ，１１０の電源電圧を高電源電圧ＨＶＤＤに接続しつつ、帯域特性に重要な部分のみ（すなわち、Ｍ１及びＭ２のみ、もしくはＭ１〜Ｍ４のみ）低耐圧トランジスタで構成することにより、広い電圧範囲での動作と広帯域特性の両立を実現できる。
【００３４】
（実施形態３）
図６は本開示の実施形態３に係る差動増幅回路のための入力抵抗素子Ｒｉ１の構成例を示す回路図である。図６において、入力抵抗素子Ｒｉ１は、例えば、並列に接続された複数のブロック回路１２０を備える。各ブロック回路１２０は、直接に接続された抵抗素子１１２、スイッチ１１１、および抵抗素子１１３を備える。各スイッチ１１１をオン／オフすることによって並列抵抗数を変え、抵抗素子Ｒｉ１の抵抗値を可変にすることが可能である。これにより、差動増幅回路１００，１００Ａ，１１０の利得Ｇを可変にすることができる。
【００３５】
（実施形態４）
図７は本開示の実施形態４に係るレーダー装置５００の構成例を示すブロック図である。前記実施形態１〜３に示した差動増幅回路１００，１００Ａまたは１１０をレーダー装置５００の無線受信機２００のベースバンド信号処理部２０３に設ける場合について、図７を参照して説明する。
【００３６】
図７において、レーダー装置５００は、アンテナ３０１を有する無線送信機３００と、アンテナ２０１を有する無線受信機２００とを備えている。無線送信機３００は、アンテナ３０１を介して所定の反射物体に向けてレーダー高周波信号を送信する。反射物体で反射された反射波は、アンテナ２０１を介して無線受信機２００により受信される。
【００３７】
無線受信機２００は、ＲＦ信号処理部２０２と、ベースバンド信号処理部２０３とを備えている。ここで、ＲＦ信号処理部２０２は、ＬＮＡ回路２１０と、ミキサ回路２１１と、局部発振回路２１６と、フィルタ回路２１２と、ドライバ回路２１３とを備える。また、ベースバンド信号処理部２０３は、差動増幅回路１００（又は１００Ａ若しくは１１０であってもよい）と、Ａ／Ｄ変換回路２１４と、受信信号処理回路２１５とを備える。
【００３８】
ＲＦ信号処理部２０２において、アンテナ２０１で受信された高周波信号はＬＮＡ回路２１０に入力される。ＬＮＡ回路２１０は、入力された高周波信号を低雑音増幅した後、ミキサ回路２１１に出力する。ミキサ回路２１１は、入力された高周波信号を局部発振回路２１６からの局部発振信号と混合する。フィルタ回路２１２は、混合された信号から中間周波数信号を取り出す。これにより、前記高周波信号は中間周波数信号に変換される。中間周波数増幅器であるドライバ回路２１３は、入力された中間周波数信号を増幅した後、差動増幅回路１００に出力する。
【００３９】
ベースバンド信号処理部２０３において、差動増幅回路１００は、入力された中間周波数信号を増幅した後、Ａ／Ｄ変換回路２１４に出力する。Ａ／Ｄ変換回路２１４は、入力されたアナログの中間周波数信号をデジタル信号に変換して受信信号処理回路２１５に出力する。受信信号処理回路２１５は、入力されたデジタル信号に対して加算などの受信信号処理を行うことで反射物体の方向などの検出を行って検出結果を出力する。
【００４０】
図７の差動増幅回路１００を、実施形態１又は２に係る差動増幅回路１００，１００Ａまたは１１０で構成することにより、ＲＦ信号処理部２０２から出力される信号電圧レベルと、ベースバンド信号処理部２０３に入力される信号電圧レベルを同じにすることができるので、受信信号処理が可能となる。
【００４１】
変形例．
以上の各実施形態では、差動増幅回路１００，１００Ａ，１１０の差動入力部をＰＭＯＳトランジスタＭ１，Ｍ２で構成したが、本開示はこれに限らず、ＮＭＯＳトランジスタ又はバイポーラトランジスタで構成してもよい。また、本開示において、抵抗素子のデバイス構成に限定は無い。
【００４２】
また、前記の実施形態４では、実施形態１から３に係る差動増幅回路１００，１００Ａ，１１０をレーダー装置５００の無線受信機２００に設ける場合について説明したが、本開示はこれに限られず、あらゆる電子機器に適用することができる。
【００４３】
実施形態のまとめ．
本開示の一態様に係る差動増幅回路は、
差動入力電圧を入力する第１及び第２の入力端子と、
出力電圧を出力する第１及び第２の出力端子と、
ソース端子と、ドレイン端子と、前記第１の入力端子に接続されたゲート端子とを備える第１のトランジスタと、
ソース端子と、ドレイン端子と、前記第２の入力端子に接続されたゲート端子とを備える第２のトランジスタと、
前記第１のトランジスタの前記ソース端子と前記第２のトランジスタの前記ソース端子の間に接続される第１の抵抗と、
前記第１のトランジスタの前記ソース端子に接続されたドレイン端子と、前記第１のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第１の出力端子に接続されたソース端子とを備える第３のトランジスタと、
前記第２のトランジスタの前記ソース端子に接続されたドレイン端子と、前記第２のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第２の出力端子に接続されたソース端子とを備える第４のトランジスタと、
前記第１のトランジスタの前記ソース端子と電源電圧との間に接続される第１の電流源と、
前記第２のトランジスタの前記ソース端子と前記電源電圧との間に接続される第２の電流源と、
前記第３のトランジスタの前記ソース端子に接続される第１の端子を備える第２の抵抗と、
前記第４のトランジスタの前記ソース端子に接続される第１の端子を備える第３の抵抗と、
前記第１のトランジスタの前記ドレイン端子とグランドとの間に接続される第３の電流源と、
前記第２のトランジスタの前記ドレイン端子と前記グランドとの間に接続される第４の電流源と、を備える。
【００４４】
前記第１及び第２のトランジスタはＰチャンネルＭＯＳトランジスタであってもよい。前記第３及び第４のトランジスタはＮチャンネルＭＯＳトランジスタであってもよい。
【００４５】
前記第２の抵抗は、前記グランドに接続される第２の端子を備えていてもよい。前記第３の抵抗は、前記グランドに接続される第２の端子を備えていてもよい。
【００４６】
前記差動増幅回路は、第５のトランジスタと、フィードバック回路とをさらに備えていてもよい。前記第５のトランジスタは、ゲート端子と、ドレイン端子と、前記グランドに接続されたソース端子とを備えていてもよい。前記フィードバック回路は、前記第２の抵抗の前記第１端子と前記第３の抵抗の前記第１の端子の間に接続されていてもよい。前記第２の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備えていてもよい。前記第３の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備えていてもよい。前記フィードバック回路は、前記第５のトランジスタの前記ゲート端子に接続される出力端子を備えていてもよい。
【００４７】
前記フィードバック回路は、前記第１の出力端子の電圧と前記第２の出力端子の電圧との間の中心電圧を出力する電圧出力回路と、前記電圧出力回路からの中心電圧を所定の参照電圧と比較して比較結果に応じた電圧を出力する差動増幅器とを備えていてもよい。
【００４８】
前記電源電圧は、所定の第１の電源電圧よりも高い第２の電源電圧であってもよい。前記第１及び第２のトランジスタは、上記第１の電源電圧で動作される低耐圧トランジスタであってもよい。
【００４９】
前記第１の抵抗は、並列に接続された複数のブロック回路を備えていてもよい。前記複数のブロック回路は、それぞれ、第４の抵抗と第１のスイッチと第５の抵抗を直列に接続した回路を含んでいてもよい。
【００５０】
本開示の他の態様に係る差動増幅回路は、
差動入力電圧を入力する第１及び第２の入力端子と、
出力電圧を出力する第１及び第２の出力端子と、
ソース端子と、ドレイン端子と、前記第１の入力端子に接続されたゲート端子とを備える第１のトランジスタと、
ソース端子と、ドレイン端子と、前記第２の入力端子に接続されたゲート端子とを備える第２のトランジスタと、
前記第１のトランジスタの前記ソース端子と前記第２のトランジスタの前記ソース端子の間に接続される第１の抵抗と、
前記第１のトランジスタの前記ソース端子に接続されたソース端子と、前記第１のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第１の出力端子に接続されたドレイン端子とを備える第３のトランジスタと、
前記第２のトランジスタの前記ソース端子に接続されたソース端子と、前記第２のトランジスタの前記ドレイン端子に接続されたゲート端子と、前記第２の出力端子に接続されたドレイン端子とを備える第４のトランジスタと、
前記第１のトランジスタの前記ソース端子と電源電圧との間に接続される第１の電流源と、
前記第２のトランジスタの前記ソース端子と前記電源電圧との間に接続される第２の電流源と、
前記第３のトランジスタの前記ドレイン端子に接続される第１の端子を備える第２の抵抗と、
前記第４のトランジスタの前記ドレイン端子に接続される第１の端子を備える第３の抵抗と、
前記第１のトランジスタの前記ドレイン端子とグランドとの間に接続される第３の電流源と、
前記第２のトランジスタの前記ドレイン端子と前記グランドとの間に接続される第４の電流源と、を備える。
【００５１】
前記第１〜第４のトランジスタはＰチャンネルＭＯＳトランジスタであってもよい。
【００５２】
前記第２の抵抗は、前記グランドに接続される第２の端子を備えていてもよい。前記第３の抵抗は、前記グランドに接続される第２の端子を備えていてもよい。
【００５３】
前記差動増幅回路は、第５のトランジスタと、フィードバック回路とをさらに備えていてもよい。前記第５のトランジスタは、ゲート端子と、ドレイン端子と、前記グランドに接続されたソース端子とを備えていてもよい。前記フィードバック回路は、前記第２の抵抗の前記第１端子と前記第３の抵抗の前記第１の端子の間に接続されていてもよい。前記第２の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備えていてもよい。前記第３の抵抗は、前記第５のトランジスタの前記ドレイン端子に接続される第２の端子を備えていてもよい。前記フィードバック回路は、前記第５のトランジスタの前記ゲート端子に接続される出力端子を備えていてもよい。
【００５４】
前記フィードバック回路は、前記第１の出力端子の電圧と前記第２の出力端子の電圧との間の中心電圧を出力する電圧出力回路と、前記電圧出力回路からの中心電圧を所定の参照電圧と比較して比較結果に応じた電圧を出力する差動増幅器とを備えていてもよい。
【００５５】
前記電源電圧は、所定の第１の電源電圧よりも高い第２の電源電圧であってもよい。前記第１及び第２のトランジスタは、上記第１の電源電圧で動作される低耐圧トランジスタであってもよい。
【００５６】
前記第１の抵抗は、並列に接続された複数のブロック回路を備えていてもよい。前記複数のブロック回路は、それぞれ、第４の抵抗と第１のスイッチと第５の抵抗を直列に接続した回路を含んでいてもよい。
【００５７】
本開示の一態様に係るレーダー装置は、
レーダー信号を受信するアンテナと、
前記アンテナが受信したレーダー信号を中間周波数信号に変換するＲＦ信号処理回路と、
前記ＲＦ信号処理回路からの前記中間周波数信号を前記差動入力電圧として入力する前記何れかの差動増幅回路と、を備える。
【産業上の利用可能性】
【００５８】
本開示に係る差動増幅回路は、線形性と応答性を劣化させることなく、低電圧入力と低電圧出力が可能な差動増幅回路を提供することが可能である。特にレーダー装置のような、高周波の信号を扱うシステムで有用である。
【符号の説明】
【００５９】
１００，１００Ａ，１１０…差動増幅回路、
１０１，１０２，１０３，１０４…電流源、
１０５…コモンモードフィードバック回路、
１０６…差動増幅器、
１１１…スイッチ、
１１２，１１３…抵抗素子、
１２０…ブロック回路、
２００…無線受信機、
２０１…アンテナ、
２０２…ＲＦ信号処理部、
２０３…ベースバンド信号処理部、
２１０…低雑音増幅器（ＬＮＡ）回路、
２１１…ミキサ回路、
２１２…フィルタ回路、
２１３…ドライバ回路、
２１４…Ａ／Ｄ変換回路、
２１５…受信信号処理回路、
２１６…局部発振回路、
３００…無線送信機、
３０１…アンテナ、
５００…レーダー装置、
Ｒｉ１，Ｒｏ１，Ｒｏ２，Ｒｆ１，Ｒｆ２…抵抗素子、
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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