(57)【要約】【課題】冗長設計によるチップ面積拡大や最適化に伴う設計工数の増加を削減する。【解決手段】出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、その基本ユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報を保持するユニットモデルデータベース３を用意しておく。そして、ターゲットスペック設定部１からデータ読み込み部２に、ターゲットスペックが入力された際に、ユニットモデルデータベース３から上記各情報を読み込んで、解析部４で解析したターゲットスペックを満たす上記基本ユニットの配置数、配置パターン、及び電極パターンを、構成案作成部５が検出し、出力ドライバトランジスタのレイアウト配置案を作成する。【選択図】    図１
2017173935.tif 000002
【特許請求の範囲】
【請求項１】
出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、前記基本ユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報を保持するユニットモデル保持手段と、
ターゲットスペックが入力された場合に、前記ユニットモデル保持手段から前記各情報を読み込んで、前記ターゲットスペックを満たす前記基本ユニットの配置数、配置パターン、及び電極パターンを検出し、出力ドライバトランジスタのレイアウト配置案を作成するレイアウト配置案作成手段と、
を有することを特徴とする半導体設計支援装置。
【請求項２】
請求項１に記載の半導体設計支援装置において、
前記レイアウト配置案作成手段が、前記ターゲットスペックを満たすレイアウト配置案を作成できなかった場合に、前記ターゲットスペックの値を調整して前記レイアウト配置案作成手段へ再入力させるターゲットスペック調整手段を有することを特徴とする半導体設計支援装置。
【請求項３】
請求項２に記載の半導体設計支援装置において、
前記レイアウト配置案作成手段が作成した前記レイアウト配置案が適正か否かを判断し、適性でないと判断した場合には、前記ターゲットスペック調整手段を自動的に動作させる適正判断手段を有することを特徴とする半導体設計支援装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体設計支援装置において、
前記レイアウト配置案作成手段が、前記ターゲットスペックを満たすレイアウト配置案を作成できた場合に、シミュレーションモデルを生成するシミュレーションモデル作成手段を有することを特徴とする半導体設計支援装置。
【請求項５】
出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、前記基本ユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報を、ユニットモデルとしてメモリに記録保持させておき、
ターゲットスペックが入力された場合に、前記メモリから前記ユニットモデルの前記各情報を読み込んで、前記ターゲットスペックを満たす前記基本ユニットの配置数、配置パターン、及び電極パターンを検出し、出力ドライバトランジスタのレイアウト配置案を作成することを特徴とする半導体設計支援方法。
【請求項６】
コンピュータを、
出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、前記基本ユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報を保持するユニットモデル保持手段と、
ターゲットスペックが入力された場合に、前記ユニットモデル保持手段から前記各情報を読み込んで、前記ターゲットスペックを満たす前記基本ユニットの配置数、配置パターン、及び電極パターンを検出し、出力ドライバトランジスタのレイアウト配置案を作成するレイアウト配置案作成手段として機能させるためのプログラム。
【請求項７】
請求項５に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項８】
出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、そのユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報が記録された、コンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体設計支援装置、半導体設計支援方法、プログラム及び記録媒体に関する。
【背景技術】
【０００２】
半導体集積回路において、出力ドライバ用トランジスタの調整は、外部接続回路とのインピーダンス整合や、自身にフィードバックして他回路の動作基準として用いられるなど、高精度に見積もることが重要である。そのため、アナログ回路シミュレータで解析することは既に知られている。
【０００３】
例えば、特許文献１には、回路シミュレーションの精度を向上させるたねに、パワーＭＯＳ素子のゲート部分を仮想的に分割し、その分割の際に、接続情報を保持するための拡散抵抗素子をＭＯＳ素子の拡散層部分に生成することが開示されている。
そこにはまた、次のように記載されている。この場合、分割された結果として得られる個々のＭＯＳ素子が細かいほど、解析精度が向上する。しかし、そうすると解析時間（シミュレーション時間）が増大することになるという、トレードオフの関係にある。そのため、分割するサイズを任意に設定できることが望ましい。さらに、ゲート部分と同様に、ＭＯＳ素子上の配線を任意のサイズで分割し、配線セグメントごとに寄生抵抗を抽出し、メッシュ状の抵抗ネットを構成すると、より高精度な配線寄生抵抗の抽出を行うことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、出力ドライバ用トランジスタ素子は、ゲート幅がコア回路で利用される素子と比較して数百〜数十万倍と非常に大きいため、次のような理由で、回路シミュレーションの誤差が大きくなっている。
・回路シミュレーションで用いられるＳｐｉｃｅパラメータは、一般的にコア回路で使用されるトランジスタサイズの範囲内での精度を保証しているため。
・配線寄生抵抗による影響を考慮出来ないため。
・素子サイズが大きくなることから、電極のとり方（位置）により個々のトランジスタ動作率に違いが生じる（ＯＮ抵抗が変化する）が、それを見積もることが出来ないため。
【０００５】
ドライバ用トランジスタモデルを実測結果から作成することは比較的簡単に行える。しかし、汎用性が無く、ターゲットサイズ毎にその都度、測定から合わせ込みを行う必要があるため、現実的では無い。
そのため、従来は、誤差が大きいことにより最終実測評価不適合による設計差し戻しなどが発生している。しかし、シミュレーションのみでの最適化は困難である。そこで、シミュレーションで得られたトランジスタサイズを割り増し（チップ面積拡大）して搭載したり、事前に複数候補を試作し、実測で最適なパターンを選択したりしていた。
それによって、不必要なチップ面積や設計工数が発生するという問題があった。
【０００６】
特許文献１に開示されている検証方法でも、設計の最終工程であるレイアウト完成後のデータからしか得ることができず、手戻りが発生する可能性がある。したがって、冗長設計によるレイアウト面積拡大や、設計工数の増加という問題は解消できない。
この発明は上記の問題を解決するためになされたものであり、半導体設計において、冗長設計によるチップ面積拡大や、最適化に伴う設計工数の増加を削減することを目的とする。
【課題を解決するための手段】
【０００７】
この発明による半導体設計支援装置は、上記の目的を達成するため、出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、その基本ユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報を保持するユニットモデル保持手段と、
ターゲットスペックが入力された場合に、上記ユニットモデル保持手段から上記各情報を読み込んで、上記ターゲットスペックを満たす上記基本ユニットの配置数、配置パターン、及び電極パターンを検出し、出力ドライバトランジスタのレイアウト配置案を作成するレイアウト配置案作成手段とを有することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、半導体設計において、冗長設計によるチップ面積拡大や、最適化に伴う設計工数の増加を削減できる。
【図面の簡単な説明】
【０００９】
【図１】この発明による半導体設計支援装置及び半導体設計支援方法の実施形態の構成とその処理の概要を示す図である。
【図２】トランジスタの構造について説明する図である。
【図３】トランジスタのサイズとＯＮ抵抗との相関について説明するための線図である。
【図４】トランジスタのユニット構成例について説明するための図である。
【図５】トランジスタのユニット構成のレイアウト例を示す図である。
【図６】図４及び図５に示した各ユニット例のシミュレーションと実測結果を示す線図である。
【図７】トランジスタを構成する具体的なユニット配置例を行と列に並べて示した図である。
【図８】ユニットの構成方法によるＯＮ抵抗変化率をテーブルにした図である。
【図９】ユニットの個数によるＯＮ抵抗変化率の相違を示す図である。
【図１０】ユニットの個数とＯＮ抵抗変化率との関係を示す線図である。
【図１１】基本ユニットの構成例を示す回路図である。
【図１２】現在の出力ドライバ設計処理の一例を工程順に示すフローチャートである。
【発明を実施するための形態】
【００１０】
この発明による半導体設計支援装置は、半導体素子のＯＮ抵抗やリーク電流等のターゲットスペックから、レイアウト配置案及びシミュレーションモデルを自動生成する機能を有する。
【００１１】
その半導体設計支援装置を使用した半導体設計では、出力ドライバトランジスタを、ある単位（ユニットと称す）に分割して構成する。そして、Ｓｐｉｃｅシミュレーション時に使用するＳｐｉｃｅパラメータを、そのユニット単位で、寄生素子の影響を含めて、電流及び電圧特性を実測と完全に一致するように合わせ込む。それにより、ＯＮ抵抗やリーク電流などの要求仕様に合わせて、必要な個数のユニットを配置することによって、出力ドライバトランジスタを構成する。
【００１２】
ユニットが増えることにより、電極位置や電極からの寄生抵抗成分により、各ユニットのトランジスタの駆動状況が変化し、ＯＮ抵抗やリーク電流に影響する。そのため、実測と完全に一致するように合わせ込んだユニットに誤差が発生するが、この変化率を適宜演算処理したものをユニットにフィードバックすることによって、その誤差を補正できる。
【００１３】
補正することによってシミュレーション精度を確保できない大きなサイズのトランジスタであっても、この発明による半導体設計支援装置を使用すれば、高精度シミュレーションを可能にする。したがって、シミュレーションのみでの最適化が可能になる。そのため、シミュレーションで得られたトランジスタサイズを割り増しして搭載したり、事前に複数の候補を試作し、それを実測して最適なパターンを選択したりする必要がなくなる。したがって、本来の回路動作では不要なチップ面積や設計工数を削減できる。
【００１４】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
先ず、図１によって、この発明による半導体設計支援装置及び半導体設計支援方法の実施形態の構成とその処理の概要を説明する。
【００１５】
ターゲットスペック設定部１からターゲットスペックが入力されると、データ読み込み部２が、事前に準備されているユニットモデルデータベース３から、ユニットモデルのデータを読み込む。そして、解析部４が、入力されたターゲットスペックに対して、リーク解析、ＯＮ抵抗解析、ＯＮ抵抗率解析、およびサイズ解析を行う。解析部４によるこれらの各解析結果と、ユニットモデルのデータとによって、構成案作成部５が、ターゲットスペックを満たすために必要なユニット数を算出して、レイアウト配置案（構成案）を作成して出力する。
【００１６】
最終的に選択されたレイアウトパターンを等価的にシミュレーション再現するモデルを利用することで、冗長設計によるレイアウト面積拡大や実測最適化に伴う設計工数削減を実現する。
【００１７】
ユニットモデルデータベース３に保持されているユニットモデルデータは、出力ドライバトランジスタの特性を寄生素子の影響を含め、実測と完全に一致するように調整した基本ユニットのレイアウト情報、回路情報、及びＳｐｉｃｅパラメータの各情報を保有し、その基本ユニットを複数個配置した際の、配置数、配置パターン、電極パターン毎に、ＯＮ抵抗、リーク電流、及びＯＮ抵抗変化率の各情報を含んでいる。
【００１８】
そして、ユニットモデルデータベース３が、このユニットモデルデータを保持するユニットモデル保持手段であり、具体的には、ハードディスクドライブ装置（ＨＤＤ）等の、コンピュータ読み取り可能な記録媒体（メモリ）である。その記録媒体はＣＤ−ＲＯＭのような可搬の記録媒体でもよい。このユニットモデルデータを記録した記録媒体も、この発明によるものである。
例えば、レイアウト配置案（ユニットの配置方法、個数、電極の位置、レイアウト面積）毎に、ＯＮ抵抗、ＯＮ抵抗の変化率、リーク電流などをテーブル化したものを、事前にユニットモデルデータとしてメモリに記録保持しておく。
【００１９】
また、データ読み込み部２と解析部４及び構成案作成部５が、レイアウト配置案作成手段を構成している。すなわち、ターゲットスペックが入力された場合に、ユニットモデル保持手段であるユニットモデルデータベース３から上記各情報を読み込む。そして、ターゲットスペックを満たす基本ユニットの配置数、配置パターン、及び電極パターンを検出し、出力ドライバトランジスタのレイアウト配置案を作成する。
例えば、ユニットモデルデータの上記テーブルから、ＯＮ抵抗、リーク電流などがスペックに見合う、出力ドライバトランジスタのレイアウト配置案を作成して出力する。
【００２０】
構成案作成部５から出力されたレイアウト配置案が適正か否かを、適性判断部６が判断する。この適性判断部６が適正判断手段である。
適性判断部６は、作成されたレイアウト配置案が、ターゲットチップサイズ、チップ形状への配置に適したものがあれば適正と判断して、そのデータをシミュレーションモデル生成部７へ送る。
【００２１】
適性判断部６が適当なレイアウト配置案を決定した場合、ユニット数は同じでも、ユニットの配置方法や電極の配置方法によりＯｎ抵抗は変化する。そのため、シミュレーションモデル生成部７が、パターンにより使用するユニット内のトランジスタ数を最適化する。そして、ＯＮ抵抗及びリーク電流を正確にシミュレーションできるシミュレーションモデルを作成し、そのデータを、シミュレーションモデルメモリ８に格納する。
【００２２】
適正判断部６によってスペックに見合うものが選択できなかった場合、調整処理が必要となる。そのため、調整処理部９によって、スペック内に収まる構成が見つかるまで、ターゲットスペックのスペック値を自動的に少しずつ調整する（通常は緩和する）処理をして、データ読み込み部２へ再入力させる。この処理を、適性判断部６が適当なレイアウト配置案を決定するまで繰り返す。それによって、自動的にレイアウト配置を最適化することができる。この調整処理部９がターゲットスペック調整手段である。
【００２３】
なお、この実施形態の半導体設計支援装置には、ＤＩＥサイズ、レイアウト、ネットリスト、及びライブラリの各データベース１０〜１３も備えているが、これらは必要に応じて設ければよい。したがって、この発明に必須のものではないので、その説明は省略する。
【００２４】
この実施形態では、適性判断部６が、構成案作成部５から出力されたレイアウト配置案が適性でないと判断した場合には、ターゲットスペック調整手段である調整処理部９を自動的に動作させる適正判断手段である。
しかし、適正判断部６及び調整処理部９に相当する処理をユーザが実施することも可能である。
この半導体設計支援装置を用いて回路検証を行うことによって、冗長設計によるレイアウト面積拡大や、実測による最適化に伴う設計工数を削減することが可能になる。
【００２５】
この半導体設計支援装置をコンピュータによって実施する場合は、そのコンピュータを、上記ユニットモデル保持手段及びレイアウト配置案作成手段として機能させ、あるいはさらに上記適正判断手段やターゲットスペック調整手段としても機能させるためのプログラムを作成する。
そして、そのプログラムをコンピュータ内のメモリに格納するか、外部かたインストールして、そのプログラムによってコンピュータを動作させればよい。そのため、上記プログラムを記録したコンピュータ読み取り可能な記録媒体も提供する。
【００２６】
ここで、半導体素子である電界効果トランジスタ（以下、単に「トランジスタ」と称す）のＯＮ抵抗とトランジスタサイズとの相関について説明する。
図２は、トランジスタの構造について説明する図であり、図３は、トランジスタのサイズとＯＮ抵抗との相関について説明するための線図である。
図２には、トランジスタの構成例として、（ａ）に小サイズのトランジスタ２０Ａを、（ｂ）に大サイズのトランジスタ２０Ｂを示す。これらのトランジスタにおいて、ゲート電極２２と半導体の活性化領域２１とが重なる領域がゲート領域となる。その幅であるゲート幅Ｗを、図２において白抜き矢印で示している。
【００２７】
ゲート電極２２の両側に、間隔を置いて平行に、ソース電極２３とドレイン電極２４が配置されている。そのソース電極２３とドレイン電極２４が、それぞれ半導体の活性化領域２１と重なる領域がソース領域及びドレイン領域となり、その一方から他方に電流が流れる。図中に黒い四角で示す部分は、ソース電極２３とドレイン電極２４となる配線を、半導体の活性化領域２１に接続するコンタクト２５である。
【００２８】
トランジスタのサイズ（＝ゲート幅）は電流が流れる経路の幅そのものであるため、図３に実線で示すように、サイズが大きくなればなるほどＯＮ抵抗値は小さくなる。しかし、トランジスタのサイズが大きくなると、それに接続される各電極の配線の長さも長くなる。その配線にも寄生抵抗成分が含まれるので、サイズが大きくなればなるほどその抵抗値が大きくなる。そのため、ゲート幅の拡大によるＯＮ抵抗値低下効果が鈍り、図３に破線で示すようになる。
【００２９】
次に、トランジスタのユニット構成について、図４〜図６を参照して説明する。
図４は、トランジスタのユニット構成例について説明するための図である。
図５は、トランジスタのユニット構成のレイアウト例を示す図である。
図６は、図４及び図５に示した各ユニット例のシミュレーションと実測結果を示す線図である。
【００３０】
あるトランジスタサイズ（ゲート幅＝Ｗ）を実現する最もシンプルな方法は、トランジスタを１つのゲート電極のみで構成する方法であるが、先に説明した寄生抵抗の影響及び限られたチップサイズ内に収めるという点で現実的ではない。その、トランジスタを並列に分割して配置し、複数のゲート電極を並列に接続することになる。
【００３１】
トランジスタサイズについて、ここではユニットのトータルゲート幅をＷtotalとして、Ｗtotal＝５００μｍの場合の構成について検証した。
図４に示す構成パターンでは、１つのゲート幅Ｗを、２５０μｍ、１２５μｍ、１００μｍ、５０μｍの４種類用意した。そして、それをトータルゲート幅Ｗtotalが５００μｍとなるように並列に並べて、Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４とした。
図５は、図４における４種類のトランジスタＭ０１、Ｍ０２、Ｍ０３、Ｍ０４のレイアウト配置例を示している。各ゲート電極の構成は図２に示したものと同様であるが、ここでは、ソース電極とドレイン電極の配線は図が煩雑となるため、図示を省略している。
【００３２】
この４種類のトランジスタのシミュレーションと実測結果を図６に示している。これは、ゲート電圧を固定し、ドレイン電圧（ドレイン・ソース間電圧）をスイープした時のドレイン電流の線図である。上の４本の異なる破線がＭ０１、Ｍ０２、Ｍ０３、Ｍ０４の実測結果を示し、下の太い実線がその各シミュレーション結果を示している。シミュレーション結果は、Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４の何れの場合も略同様であったので、まとめて一本の太い実線で示している。
【００３３】
このシミュレーションで利用したＳｐｉｃｅパラメータは、Ｗｍａｘ＝２５μｍで合わせ込まれたもので、今回の例で用いたトランジスタサイズとの乖離はそれ程大きくは無い。それでも、シミュレーションと実測の誤差が大きいことが見て取れる。
また、このレイアウト例では、基板電位を抑えるために、電極を各トランジスタに対し同じ位置関係となるあるポイント１箇所でのみで接続している。そのため、その電極からの距離が遠くなるパターン程、基板バイアス効果によりトランジスタの特性が劣化していることが判る。
【００３４】
この例では、Ｍ０４の劣化が最も少なく、Ｍ０３→Ｍ０２→Ｍ０１の順に劣化が大きくなっている。
これらの結果から、特性劣化が最も少なく、且つ、四角形のチップ内に効率よくレイアウトを配置できるため、例えばＭ０４を１ユニットを構成するトランジスタパターンとして選択する。
【００３５】
次に、トランジスタの具体的なユニットの構成方法について、図７〜図１１を参照して説明する。
例えば、図４及び図５に示したＭ０４のトランジスタで１ユニットを構成する場合について説明する。
図７は、トランジスタを構成する具体的なユニット配置例を行と列に並べて示している。
その図７における（行、列）で左上端（１，１）の構成が基本ユニットとなり、各配置のパターンは、例えば以下の組み合わせとする。
【００３６】
ユニットの連結
・Ｘ軸方向にユニットを連結
・Ｙ軸方向にユニットを連結
・Ｘ，Ｙ軸方向にユニットを連結
電極の取り方
・対面（端）
・対面（中央）
・斜め
電極の個数
・２，４，・・・
【００３７】
ユニット個数が増えるとトランジスタサイズが大きくなり、寄生抵抗の影響により、電極から遠いユニットに配置されるトランジスタの駆動率が低下し、ＯＮ抵抗低下への寄与率が下がることは既に図３で説明したとおりである。
図８は、ユニットの構成方法によるＯＮ抵抗変化率を示すテーブルである。
図９は、ユニットの個数によるＯＮ抵抗変化率の相違を示す図であり、図１０は、ユニットの個数とＯＮ抵抗変化率との関係を示す線図である。
【００３８】
ユニットの配置パターンによるＯＮ抵抗の変化率は、予め実測や電磁界解析などで求めておく。ユニットの構成が同じ（図７の各行）グループについては、ユニットを増やしてもＯＮ抵抗が変化しない構成を、そのグループのユニット数を上限として定義することができる。ただし、現実的には配置トランジスタの殆どが駆動する状態で利用されるため、ここではＯＮ抵抗の変化率の小さい組み合わせパターンでの使用のみを想定している。例えば、図７に挙げたようなパターンとなる。
【００３９】
予め求められた配置パターンによるＯＮ抵抗の変化率は、例えば図８に示すようなテーブルで管理される。ＯＮ抵抗は電極の取り方により微小〜数十％変化する。その変化はデバイスサイズに依存する事が過去の経験から判っているが。ここでは適切な値を設定している。
【００４０】
次に、ユニットのモデリング方法、すなわち、電流、電圧特性を寄生素子の影響を含めて、実測値と完全に一致するように調整する方法について説明する。
図５におけるＭ０４をターゲットとする場合、まずはこれを図１１に示す回路で構成する。すなわち、ゲート幅５０μｍのトランジスタＱを１０個並列に配置する。図１１では各ゲート電極Ｇは接続されていないが、実際には接続される。ソース電極Ｓとドレイン電極Ｄは、寄生抵抗を表現できるように抵抗シンボルＲＤ１〜ＲＤ１０、ＲＳ１〜ＲＳ１０を配置しており、レイアウトから算出される寄生抵抗値が設定されている。
【００４１】
トランジスタモデルは、Ｗｍａｘ＝５０μｍで、ＯＮ抵抗、リーク電流を含む各特性を合わせ込んだものを使用する。この時、配線寄生抵抗成分は外部寄生抵抗（ＲＤ＊，ＲＳ＊）で表現しているため、それをキャンセルした上で合わせ込むことが重要になる。実測値との誤差は外部寄生抵抗ＲＤＡ、ＲＳＡで調整する。こうして実測値完全に一致するよう合わせ込まれたユニットを基本ユニットと称す。
【００４２】
ターゲットスペックが与えられた時、そのスペックを満たすために、基本ユニットがいくつ必要なのかを判断する必要がある。そのために、例えば、図８に示したテーブルに、ターゲットスペックとして「ＯＮ抵抗」及び「リーク電流」と、「レイアウトサイズ」の項目を追加してテーブル化し、そのテーブルをルックアップして判断することができる。
その場合、ユニット構成毎に、ＯＮ抵抗とリーク電流の値が紐付けられるため、そのテーブルの中からターゲットスペックを満たす構成を見つけるのは容易である。ターゲットスペックのある値に対して、構成毎のＯＮ抵抗値やリーク電流値の大小判定をするのみである。
【００４３】
ここで、ターゲットスペックに完全一致するシミュレーションモデルを作成する方法について説明する。
出力ドライバトランジスタは、外部接続回路とのインピーダンス整合や、自身にフィードバックして他回路の動作基準として用いられるなど、高精度にシミュレーションできることが重要でなことは最初に述べた通りである。
これを実現する手段をこれまで説明してきた。すなわち、高精度に実測値と合わせ込まれた基本ユニットを基本単位とした上で、これを必要個数用いてレイアウトする。
【００４４】
寄生成分の影響からトランジスタの活性化率に変化があることは既に説明してきたが、その変化率も考慮してスペックを満たすレイアウトを実現できる。
決定したレイアウト構成と同様に、図１１に示した基本ユニットを回路上で構成した時、レイアウト構成に伴うＯＮ抵抗の変化率（図８参照）は表現できていない。これを表現することを、基本ユニットのトランジスタサイズを調整することによって実現する。
【００４５】
一つのトランジスタのゲート幅で調整すると、寄生抵抗値の誤差が大きくなることがあるため、ユニットに配置される全てのトランジスタのサイズで調整することとする。その場合、調整幅を例えば１ユニット数％程度に抑えた状態で、この調整のために使用される基本ユニット数を算出する。
【００４６】
図８においてＯＮ抵抗変化率が２％となる場合、すなわちＸ軸に２、Ｙ軸に２、合計４ユニット配置しているケースを見てみよう。
理論値ではＯＮ抵抗は基本ユニット値の２５％となるが、この変化率が２％となっているため、２％大きくなる（２７％になる）ように調整する必要がある。この差分はできるだけ多くのユニットで分担した方が、既に定義済の配線寄生抵抗成分への影響が少なくて済む。そのため、これを４つのユニットで分担する。
【００４７】
その場合、１つのユニットで０．５％ずつＯＮ抵抗を大きくすれば（ゲート幅を小さくすれば）よいことになる。この例では、基本ユニットではトランジスタを並列に１０個並べて使用しているため、それぞれ１／１０ずつに調整幅を割り振る。したがって、１つのユニットで０．５％の場合、各トランジスタのゲート幅を０．０５％小さくすればよいことになる。
【００４８】
実現手段としては、例えばゲート幅調整値を変数化しておき、元々のゲート幅に調整率を乗算するような機能を持たせておけばよい。それによって、回路シミュレーションでは調整値を反映したものを、レイアウトと回路の等価性確認時には調整値反映前の値を、それぞれ利用することが可能になる。
【００４９】
この発明では、基本ユニットを複数個並べる事を原則としているため、ＯＮ抵抗はユニット数により、基本ユニットの１／２、１／３、１／４…となる値に、寄生成分による変化率を考慮したそれに近い値でしか実現できないことになる。
これを解決するには、基本ユニットを構成するトランジスタのゲート幅の変更で調整することが可能であるが、ゲート幅を大きく変えると実測値との誤差が大きくなるため、注意が必要となる。したがって、基本ユニットの構成を検討する際には、利用範囲も考慮して決定する必要がある。
【００５０】
また、この発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。
これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５１】
なお、参考までに現在の出力ドライバ設計処理の一例を説明する。
図１２は、現在の出力ドライバ設計処理の一例を工程順に示しすフローチャートである。
このフローチャートではターゲットスペックに対して、出力ドライバサイズ及びレイアウト方法を決定し、実測評価によって確認が得られるまでに、設計者が行う工程を説明している。
【００５２】
また、出力ドライバのスペックとして、トランジスタ動作時の抵抗成分であるＯＮ抵抗と、スタンバイ時のリーク電流をあげている。
設計者がこの処理を開始すると、まずステップＳ１では、ターゲットＯＮ抵抗を満たす出力ドライバのサイズをシミュレーション（図中では「Ｓｉｍ．」）で見積もる。
【００５３】
トランジスタのサイズが決まったら、設計者は次のステップＳ２で、半導体製造プロセスのデザインガイド等に記載されているエレクトリカルパラメータから、当該サイズでのリーク電流量を手計算で見積もる。手計算で見積もるのは、特に値の小さなリーク電流量に関してはシミュレーション結果の誤差が大きいためである。
【００５４】
次に、設計者はステップＳ３で、ターゲットＯＮ抵抗を満たすトランジスタサイズでのリーク電流値がスペックを満たすか否かのスペック判定を行う。その結果、スペックを満たさない（許容範囲をオーバ）と判定した場合は、設計者はステップＳ１へ戻ってスペックダウンも検討する。
【００５５】
設計者がステップＳ３で、スペックを満たす（許容範囲）と判定した場合は、ステップＳ４のレイアウト検討に移る。ここでは、設計者がステップＳ１で導出したトランジスタサイズのレイアウト実現方法を検討し、およそのトランジスタの配置方法、および電極の取り方を仮決定する。
【００５６】
そして、設計者はステップＳ５へ進み、ステップＳ４で仮決定したレイアウトで、配線寄生抵抗成分を手計算で算出する。手計算で算出するのは他に手段がなかったためである。
その後、設計者はステップＳ６で、ステップＳ５で算出した寄生抵抗成分を付加して、シミュレーションで確認し、ステップＳ７でターゲットスペックを満たしているか否かのスペック判定を行う。
【００５７】
その結果、設計者がスペックを満たさない（許容範囲をオーバ）と判定した場合は、設計者はステップＳ１へ戻ってスペックダウンあるいはチップサイズ拡大を検討する。スペックを満たす（許容範囲）と判定した場合は、ステップＳ８へ進んで実レイアウトの作成を行う。
【００５８】
そこで設計者が作成したレイアウトが、ターゲットのチップサイズに収まるか否かを、次のステップＳ９で判定する。その結果、許容範囲に収まると判断すれば、ステップＳ１０の製造に進む。しかし、設計者が許容範囲をオーバしていると判定した場合は、最初のステップＳ１まで戻り、出力ドライバサイズ検討、スペックダウン、チップサイズ変更などの検討を行うことになる。
【００５９】
このようにして、製造前の検証が全て完了したら、ステップＳ１０で製造を行う。この製造は、設計者自身が行う必要はなく、製造部門の作業者に製造してもらうことが多い。
製造が完成すると、ステップＳ１１で設計者が実測評価を行い、ステップＳ１２でターゲットＯＮ抵抗及びリーク電流値がスペックを満たすか否かのスペック判定を行う。その結果、スペックを満たす（許容範囲）と判定すれば、処理を終了する。
【００６０】
しかし、ステップＳ１、Ｓ２、Ｓ５、Ｓ６でのシミュレーション誤差が大きいこと、また手計算ステップも含まれることなどから実測誤差が大きく、評価結果がペックを満たさない（許容範囲をオーバ）となることが多い。その場合は、設計者はステップＳ８へ戻って、実レイアウトからやり直さなくてはならなくなる。
【００６１】
このように、何度も設計をやり直すことになるため、余分な設計工数及び経費が発生することになる。そのため、製品設計前の試行版であるＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）などで、出力トランジスタのサイズを振ったものを数パターン搭載して、実測評価で最適なものを選択することが行われる場合もあった。
【符号の説明】
【００６２】
１：ターゲットスペック設定部    ２：データ読み込み部    
３：ユニットモデルデータベース    ４：解析部    ５：構成案作成部    
６：適正判断部    ７：シミュレーションモデル生成部    
８：シミュレーションモデルメモリ    ９：調整処理部    
２０Ａ，２０Ｂ：トランジスタ    ２１：半導体の活性化領域    
２２：ゲート電極    ２３：ソース電極    ２４：ドレイン電極    
２５：コンタクト    
【先行技術文献】
【特許文献】
【００６３】
【特許文献１】特開２００８−９７５４１号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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