(57)【要約】【課題】メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ内部の配線への干渉を抑制してメモリーの誤動作を防止できる半導体集積回路装置を提供する。【解決手段】この半導体集積回路装置は、半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルと、複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層と、複数のワード線と複数のビット線との内の他方であって、第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層と、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在し、他の回路に接続された第１群の配線を含む第（ｎ＋１）層目の配線層とを備える。【選択図】図１
2017135308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルと、
前記複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層と、
前記複数のワード線と前記複数のビット線との内の他方であって、前記第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層と、
前記少なくとも１つのメモリーセルアレイ領域の上層において前記第２の方向と異なる複数の方向に順次延在し、他の回路に接続された第１群の配線を含む第（ｎ＋１）層目の配線層と、
を備える半導体集積回路装置。
【請求項２】
前記第（ｎ＋１）層目の配線層が、前記少なくとも１つのメモリーセルアレイ領域の上層において前記第２の方向と異なる複数の方向に順次延在し、他の回路に接続されていない第２群の配線をさらに含む、請求項１記載の半導体集積回路装置。
【請求項３】
前記第１群の配線及び前記第２群の配線が、前記少なくとも１つのメモリーセルアレイ領域の上層において互いに平行に配置されている、請求項２記載の半導体集積回路装置。
【請求項４】
前記少なくとも１つのメモリーセルアレイ領域の上層において、第（ｎ＋１）層目の配線層に含まれている所定の配線にスルーホールを通して接続された中継配線を含む第（ｎ＋２）層目の配線層をさらに備える、請求項１〜３のいずれか１項記載の半導体集積回路装置。
【請求項５】
前記第（ｎ＋１）層目の配線層において、前記所定の配線が前記中継配線との接続部分の片側で切断されており、前記第（ｎ＋２）層目の配線層において、前記中継配線が前記所定の配線との接続部分の片側で切断されている、請求項４記載の半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項記載の半導体集積回路装置を備える電子機器。
【請求項７】
半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルを含む半導体集積回路装置のレイアウト設計を行う方法であって、
前記複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層を配置するステップ（ａ）と、
前記複数のワード線と前記複数のビット線との内の他方であって、前記第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層を配置するステップ（ｂ）と、
前記少なくとも１つのメモリーセルアレイ領域の上層において前記第２の方向と異なる複数の方向に順次延在する複数の配線を含む第（ｎ＋１）層目の配線層を配置して、前記複数の配線の内から選択された第１群の配線を他の回路に接続するステップ（ｃ）と、
を備えるレイアウト設計方法。
【請求項８】
半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルを含む半導体集積回路装置のレイアウト設計を行う方法であって、
前記複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層を配置するステップ（ａ）と、
前記複数のワード線と前記複数のビット線との内の他方であって、前記第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層を配置するステップ（ｂ）と、
前記少なくとも１つのメモリーセルアレイ領域の上層において前記第２の方向と異なる複数の方向を向いた複数群の配線部分を含む第（ｎ＋１）層目の配線層を配置するステップ（ｃ）と、
前記少なくとも１つのメモリーセルアレイ領域の上層において複数群の配線部分を含む第（ｎ＋２）層目の配線層を配置するステップ（ｄ）と、
前記第（ｎ＋１）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第１の配線とするステップ（ｅ）と、
前記第（ｎ＋２）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第２の配線とし、前記第２の配線を前記第１の配線に接続するステップ（ｆ）と、
を備えるレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリーを内蔵した半導体集積回路装置、及び、そのレイアウト設計方法に関する。また、本発明は、そのような半導体集積回路装置を用いた電子機器等に関する。
【背景技術】
【０００２】
例えば、マイコン等の半導体集積回路装置（ＩＣ）においては、ＩＣチップ内に、入出力回路、ロジック回路、メモリーマクロ等の複数の回路ブロックが搭載されている。また、複数の配線層に、ブロック内配線及びブロック間配線が配置されている。特に、メモリーマクロの内部では、微弱な信号が扱われるので、メモリーセルアレイ領域の上層を通る配線からメモリーマクロ内部のワード線又はビット線等への干渉が問題となる。
【０００３】
メモリーセルアレイ領域の上層に配線を配置しない場合には、複数の回路ブロック間を接続するブロック間配線がメモリーセルアレイ領域の上層を迂回して配置されるので、そのスペース分だけチップサイズが大きくなってしまう。また、ブロック間配線が長くなって信号遅延が大きくなり、回路の特性に影響を及ぼす。さらに、ＩＣの微細化及び高集積化が進むにつれて、ＩＣに搭載されるメモリーも大きな面積を占めるようになり、複数の回路ブロック間を接続する際に障害物となっていた。
【０００４】
関連する技術として、特許文献１には、多層配線構造を有する半導体集積回路装置の動作速度を向上させるための技術が開示されている。特許文献１の図１４に示されている回路ブロック２ｂは、３層配線構造によって形成されており、回路ブロック２ｂの形成領域における第４配線層は、回路ブロック２ａと回路ブロック２ｃとの間を接続するブロック間配線ＭＬＢ４の配置領域として使用される。
【０００５】
それにより、回路ブロック２ａと回路ブロック２ｃとの間を接続するのに、回路ブロック２ｂを迂回して接続する場合と比べて、ブロック間配線の配線長を短縮することができる。その結果、配線容量及び配線抵抗を低減することができ、ブロック間配線の信号伝送速度を向上させることが可能となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１８１１８４号公報（段落０１１３、図１４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１においては、回路ブロックの上層にブロック間配線を配置する際に、回路ブロック内の配線方向によらず、縦方向又は横方向に最短距離でブロック間配線が配置される。従って、メモリーセルアレイ領域の上層にブロック間配線を配置する場合に、ブロック間配線とメモリーマクロ内部の配線（ビット線又はワード線等）との位置や方向の関係については、特に考慮されていなかった。
【０００８】
しかしながら、メモリーセルアレイ領域の上層にブロック間配線を配置する場合には、ブロック間配線とメモリーマクロ内部の配線との並走距離が長くなるほど、相互間のカップリング容量が大きくなる。従って、ブロック間配線からメモリーマクロ内部の配線への干渉によって、メモリーの誤動作を招くおそれがある。
【０００９】
そこで、上記の点に鑑み、本発明の第１の目的は、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ内部の配線への干渉を抑制してメモリーの誤動作を防止できる半導体集積回路装置を提供することである。また、本発明の第２の目的は、ＩＣチップ内においてメモリーマクロが配置される位置や配線の引き回しの自由度を高めることにより、レイアウトを合理化してチップサイズを縮小し、コストを低減することである。さらに、本発明の第３の目的は、そのような半導体集積回路装置を用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１０】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る半導体集積回路装置は、半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルと、複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層と、複数のワード線と複数のビット線との内の他方であって、第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層と、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在し、他の回路に接続された第１群の配線を含む第（ｎ＋１）層目の配線層とを備える。
【００１１】
本発明の第１の観点によれば、第１群の配線が、第２の方向と異なる複数の方向に順次延在しながらメモリーセルアレイ領域の上層を通過するので、第１群の配線と個々のビット線又はワード線との平面視による重なりが小さくなり、それらの間の結合容量が小さくなる。従って、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ内部の配線への干渉を抑制して、メモリーの誤動作を防止することができる。また、ＩＣチップ内においてメモリーマクロが配置される位置や配線の引き回しの自由度が高まるので、レイアウトを合理化してチップサイズを縮小し、コストを低減することができる。
【００１２】
ここで、第（ｎ＋１）層目の配線層が、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在し、他の回路に接続されていない第２群の配線をさらに含むようにしても良い。第２群の配線は、ダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００１３】
その場合に、第１群の配線及び第２群の配線が、少なくとも１つのメモリーセルアレイ領域の上層において互いに平行に配置されていることが望ましい。それにより、第（ｎ＋１）層目の配線層におけるパターンの粗密を均一に保つことができる。また、パターンが定形的であるので、配線の抵抗成分と浮遊容量とに基づく遅延パラメーターも一義的に定まり、ＩＣの設計が容易になる。
【００１４】
以上において、半導体集積回路装置が、少なくとも１つのメモリーセルアレイ領域の上層において、第（ｎ＋１）層目の配線層に含まれている所定の配線にスルーホールを通して接続された中継配線を含む第（ｎ＋２）層目の配線層をさらに備えるようにしても良い。それにより、メモリーセルアレイ領域の上層において配線の順番を入れ替えることができるので、接続すべきノードの位置や順番によらずに接続が容易になり、メモリーセルアレイ領域の外部における配線の混雑が緩和される。
【００１５】
その場合に、第（ｎ＋１）層目の配線層において、所定の配線が中継配線との接続部分の片側で切断されており、第（ｎ＋２）層目の配線層において、中継配線が所定の配線との接続部分の片側で切断されているようにしても良い。このように、信号配線の接続部分から先の不要な部分を切断処理することにより、信号配線の長さが短縮されて浮遊容量が減少し、回路の動作速度が向上する。
【００１６】
本発明の第２の観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。本発明の第２の観点によれば、ブロック間配線からメモリーマクロ内部の配線への干渉が抑制されてメモリーが誤動作し難い半導体集積回路装置を用いることにより、信頼性が高い電子機器を提供することができる。
【００１７】
本発明の第３の観点に係る半導体集積回路装置のレイアウト設計方法は、半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルを含む半導体集積回路装置のレイアウト設計を行う方法であって、複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層を配置するステップ（ａ）と、複数のワード線と複数のビット線との内の他方であって、第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層を配置するステップ（ｂ）と、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在する複数の配線を含む第（ｎ＋１）層目の配線層を配置して、複数の配線の内から選択された第１群の配線を他の回路に接続するステップ（ｃ）とを備える。
【００１８】
本発明の第３の観点によれば、メモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在する複数の配線を含む第（ｎ＋１）層目の配線層が配置され、それらの配線の内から選択された第１群の配線が他の回路に接続される。その結果、第１群の配線と個々のビット線又はワード線との平面視による重なりが小さくなり、それらの間の結合容量が小さくなる。従って、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ内部の配線への干渉を抑制して、メモリーの誤動作を防止することができる。
【００１９】
また、ＩＣチップ内においてメモリーマクロが配置される位置や配線の引き回しの自由度が高まるので、レイアウトを合理化してチップサイズを縮小し、コストを低減することができる。さらに、選択されなかった第（ｎ＋１）層目の配線は、ダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００２０】
本発明の第４の観点に係る半導体集積回路装置のレイアウト設計方法は、半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルを含む半導体集積回路装置のレイアウト設計を行う方法であって、複数のメモリーセルに接続された複数のワード線と複数のビット線との内の一方であって、第１の方向に延在する複数の配線を含む第ｍ層目の配線層を配置するステップ（ａ）と、複数のワード線と複数のビット線との内の他方であって、第１の方向と異なる第２の方向に延在する複数の配線を含む第ｎ層目（ｎ＞ｍ）の配線層を配置するステップ（ｂ）と、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向を向いた複数群の配線部分を含む第（ｎ＋１）層目の配線層を配置するステップ（ｃ）と、少なくとも１つのメモリーセルアレイ領域の上層において複数群の配線部分を含む第（ｎ＋２）層目の配線層を配置するステップ（ｄ）と、第（ｎ＋１）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第１の配線とするステップ（ｅ）と、第（ｎ＋２）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第２の配線とし、第２の配線を第１の配線に接続するステップ（ｆ）とを備える。
【００２１】
本発明の第４の観点によれば、第（ｎ＋１）層目の配線層において第２の方向と異なる複数の方向を向いた複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第１の配線が形成される。その結果、第１の配線と個々のビット線又はワード線との平面視による重なりが小さくなり、それらの間の結合容量が小さくなる。従って、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ内部の配線への干渉を抑制して、メモリーの誤動作を防止することができる。
【００２２】
また、ＩＣチップ内においてメモリーマクロが配置される位置や配線の引き回しの自由度が高まるので、レイアウトを合理化してチップサイズを縮小し、コストを低減することができる。さらに、選択されなかった配線部分は、ダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００２３】
また、メモリーセルアレイ領域の上層において配線の順番を入れ替えることができるので、接続すべきノードの位置や順番によらずに接続が容易になり、メモリーセルアレイ領域の外部における配線の混雑が緩和される。さらに、必要な配線部分に配線パターンを補充して信号配線とすることにより、信号配線の長さが短縮されて浮遊容量が減少し、回路の動作速度が向上する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成例を示す平面図。
【図２】図１に示すメモリーセルアレイの構成例を示す平面図。
【図３】本発明の第２の実施形態に係る半導体集積回路装置の構成例を示す平面図。
【図４】本発明の第３の実施形態に係る半導体集積回路装置の構成例を示す平面図。
【図５】本発明の第４の実施形態に係る半導体集積回路装置の構成例を示す平面図。
【図６】レイアウト設計システムの構成例を示すブロック図。
【図７】本発明の第１の実施形態に係るレイアウト設計方法を示すフローチャート。
【図８】本発明の第４の実施形態に係るレイアウト設計方法を示すフローチャート。
【図９】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
＜半導体集積回路装置１＞
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成例を示す平面図である。図１に示すように、ＩＣチップ１内には、例えば、メモリーマクロ（メモリー回路ブロック）１０と、ロジック回路２０と、入出力回路（Ｉ/Ｏ）３１〜３８とが搭載されている。メモリーマクロ１０は、複数のメモリーセルで構成されるメモリーセルアレイ１１を含み、ＲＡＭ（ランダムアクセス・メモリー）、ＲＯＭ（リードオンリー・メモリー）、又は、フラッシュメモリー等のメモリーを構成する。
【００２６】
図２は、図１に示すメモリーセルアレイの構成例を示す平面図である。図２には、一例として、複数のメモリーセルと、メモリーセルを選択するための複数のワード線ＷＬ０〜ＷＬ３と、メモリーセルにデータを書き込み、又は、メモリーセルからデータを読み出すための複数のビット線ＢＬ０〜ＢＬ３とが示されている。
【００２７】
複数のメモリーセルは、シリコン（Ｓｉ）等の半導体基板の少なくとも１つのメモリーセルアレイ領域にマトリクス状に配置されている。半導体基板の上層には、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属の配線を含む複数の配線層が、ＢＰＳＧ（Boron Phosphorus Silicon Glass）等の層間絶縁膜を介して配置されている。
【００２８】
ワード線ＷＬ０〜ＷＬ３は、第ｍ層目の配線層において第１の方向に延在し、複数のメモリーセルに接続されている。また、ビット線ＢＬ０〜ＢＬ３は、第ｎ層目（ｎ＞ｍ）の配線層において第１の方向と異なる第２の方向に延在し、複数のメモリーセルに接続されている。ここで、ｍ及びｎは自然数であり、ｎ＝ｍ＋１としても良い。また、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ３とを逆に配置しても良い。どちらが上層に配置されるかは、メモリーの種類や設計手法による。
【００２９】
メモリーの集積度を高め、動作速度を向上させ、又は、消費電流を低減するために、低電圧化が進み、例えば、ワード線ＷＬ０〜ＷＬ３の電圧は、０．１Ｖの精度で制御される。また、ビット線ＢＬ０〜ＢＬ３に供給されるメモリーセルの読み出し信号のレベルは、数十ｍＶといった微弱なものになっている。それらの信号はノイズの影響を受け易く、ノイズレベルが許容レベルを超えてしまうと、メモリーが誤動作する。
【００３０】
再び図１を参照すると、メモリーマクロ１０は、メモリーセルアレイ１１の他に、ワード線を駆動するワード線駆動回路や、メモリーセルの書き込み動作又は読み出し動作を制御するメモリー制御回路等を含んでいる。メモリーマクロ１０は、ｎ層の配線層を用いて構成されており、第ｍ層目の配線層が、第１の方向（例えば、図中のＹ軸方向）に延在する複数のワード線又は複数のビット線を含み、第ｎ層目（最上層）の配線層が、第１の方向と異なる第２の方向に延在する複数のビット線又は複数のワード線（図中のＸ軸方向の破線）を含むものとする。
【００３１】
ロジック回路２０と入出力回路３１〜３８とを接続し、又は、ロジック回路２０とメモリーマクロ１０の端子とを接続するために、さらに上層の配線層が設けられている。ロジック回路２０においては多数の配線層を用いて複雑な接続が行われているが、メモリーマクロ１０における配線層の数はロジック回路２０と比べて少なくて済み、端子（接続パッド）はメモリーマクロ１０の外周部にあるので、中央部においては接続の必要性がない。従って、メモリーセルアレイの上層にブロック間配線を配置することが可能である。
【００３２】
ここで、ブロック間配線とメモリーマクロ１０内部の配線（ビット線又はワード線等）との並走距離が長くなると、ブロック間配線とメモリーマクロ１０内部の配線との間に大きな結合容量（カップリング容量）が形成される。その場合には、ブロック間配線の信号変化がメモリーマクロ１０内部の配線に伝搬して干渉ノイズとなって、メモリーに誤動作を生じさせるおそれがある。
【００３３】
そこで、本実施形態においては、第（ｎ＋１）層目の配線層が、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在し、他の回路に接続された第１群の配線（図中の実線）を含んでいる。第２の方向と異なる方向とは、第２の方向に対して斜めの方向でも良いし、第２の方向に対して垂直な方向でも良いが、結合容量を低減するためには、第２の方向に対して３０°以上の角度差を設けることが望ましい。
【００３４】
例えば、図１には、ロジック回路２０のノードＡ１〜Ａ８と入出力回路３１〜３８のノードＢ１〜Ｂ８との間にそれぞれ接続された配線４１〜４８が示されている。それらの内で、メモリーセルアレイ領域の上層を通過する配線４３〜４８が、第１群の配線に該当する。また、ロジック回路２０のノードＡ９〜Ａ１１とメモリーマクロ１０の端子Ｃ９〜Ｃ１１との間にそれぞれ接続され、メモリーセルアレイ領域の上層を通過する配線４９〜５１も、第１群の配線に該当する。
【００３５】
メモリーセルアレイ領域の上層においては、メモリーマクロ１０内部の配線に対する干渉を低減するように、第１群の配線４３〜５１が幾つかの位置において方向を変化させながら配置されている。一方、メモリーセルアレイ領域の上層以外の領域（例えば、メモリー制御回路の上層領域）においては、メモリーマクロ１０内部の配線に対する干渉が小さいので、回路素子や配線間の相互接続が効率的に行えるような方向に、複数の配線４１〜５１が配置されている。
【００３６】
本実施形態によれば、第１群の配線４３〜５１が、第２の方向と異なる複数の方向に順次延在しながらメモリーセルアレイ領域の上層を通過するので、第１群の配線４３〜５１と個々のビット線又はワード線との平面視による重なりが小さくなり、それらの間の結合容量が小さくなる。従って、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ１０内部の配線への干渉を抑制して、メモリーの誤動作を防止することができる。
【００３７】
特に、メモリーセルアレイ領域の上層における複数の位置でブロック間配線の方向が変化する場合には、メモリーマクロ１０内部の配線への干渉を抑制しながら、単一の配線層に設けられた１本のブロック間配線が、メモリーセルアレイ領域の上層を第２の方向に通過することができる。
【００３８】
また、ＩＣチップ内においてメモリーマクロ１０が配置される位置や配線の引き回しの自由度が高まるので、レイアウトを合理化してチップサイズを縮小し、コストを低減することができる。
【００３９】
さらに、図１には、第（ｎ＋１）層目の配線層において、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在し、他の回路に接続されていない第２群の配線５２、５３、５４、・・・が示されている。第２群の配線５２、５３、５４、・・・は、ダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００４０】
ここで、第１群の配線４３〜５１及び第２群の配線５２、５３、５４、・・・は、少なくとも１つのメモリーセルアレイ領域の上層において互いに平行に配置されていることが望ましい。それにより、第（ｎ＋１）層目の配線層におけるパターンの粗密を均一に保つことができる。また、パターンが定形的であるので、配線の抵抗成分と浮遊容量とに基づく遅延パラメーターも一義的に定まり、ＩＣの設計が容易になる。
【００４１】
図１には、メモリーセルアレイ１１が１つのメモリーセルアレイ領域に配置される場合が示されているが、メモリーセルアレイ１１は、複数のメモリーセルアレイ領域に分散して配置されても良い。その場合に、複数のメモリーセルアレイ領域間の領域の上層においては、干渉ノイズが問題とならないので、第１群の配線４３〜５１又は第２群の配線５２、５３、５４、・・・が第２の方向に延在してもかまわない。それにより、配線距離を短くすることができ、又は、メモリーマクロ１０の端部における配線の集中を回避することができる。
【００４２】
＜半導体集積回路装置２＞
図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成例を示す平面図である。第２の実施形態に係る半導体集積回路装置は、少なくとも１つのメモリーセルアレイ領域の上層において、第（ｎ＋１）層目の配線層に含まれている所定の配線にスルーホールを通して接続された中継配線を含む第（ｎ＋２）層目の配線層をさらに備えている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【００４３】
例えば、図３に示すように、第（ｎ＋１）層目の配線層は、ロジック回路２０のノードＡ５に接続された配線６１と、入出力回路３５のノードＢ５に接続された配線６２とを含んでいる。第（ｎ＋２）層目の配線層の中継配線７１が、層間絶縁膜に形成されたスルーホール内のコンタクトを介して配線６１及び６２に接続されることにより、ノードＡ５とノードＢ５とが電気的に接続されている。
【００４４】
第（ｎ＋１）層目の配線層が存在しているので、メモリーマクロ１０の最上層（第ｎ層目）の配線と第（ｎ＋２）層目の配線との間に大きな結合容量が形成されることはない。従って、第（ｎ＋２）層目における配線の方向は制約されない。図３に示す例においては、第（ｎ＋２）層目における配線が、第１の方向（例えば、図中のＹ軸方向）に延在している。
【００４５】
第２の実施形態によれば、メモリーセルアレイ領域の上層において配線の順番を入れ替えることができるので、接続すべきノードの位置や順番によらずに接続が容易になり、メモリーセルアレイ領域の外部における配線の混雑が緩和される。また、図３に示す第（ｎ＋２）層目の配線層は、中継配線として使用されない配線も含んでいるので、それらの配線がダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００４６】
ここで、第（ｎ＋２）層目における複数の配線は、少なくとも１つのメモリーセルアレイ領域の上層において互いに平行に配置されていることが望ましい。それにより、第（ｎ＋２）層目の配線層におけるパターンの粗密を均一に保つことができる。また、パターンが定形的であるので、配線の抵抗成分と浮遊容量とに基づく遅延パラメーターも一義的に定まり、ＩＣの設計が容易になる。
【００４７】
＜半導体集積回路装置３＞
図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成例を示す平面図である。第３の実施形態においては、第（ｎ＋１）層目の配線層において、所定の配線が中継配線との接続部分の片側で切断されている。また、第（ｎ＋２）層目の配線層において、中継配線が所定の配線との接続部分の片側で切断されている。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。
【００４８】
例えば、図４に示すように、第（ｎ＋１）層目の配線層の配線６１は、ロジック回路２０のノードＡ５と、第（ｎ＋２）層目の配線層の中継配線７１とに接続されているが、中継配線７１との接続部分の片側（図中右側）で切断されている。また、第（ｎ＋１）層目の配線層の配線６２は、入出力回路３１のノードＢ５と、第（ｎ＋２）層目の配線層の中継配線７１とに接続されているが、中継配線７１との接続部分の片側（図中左側）で切断されている。
【００４９】
さらに、第（ｎ＋２）層目の配線層の中継配線７１は、第（ｎ＋１）層目の配線層の配線６１及び６２に接続されているが、配線６１との接続部分の片側（図中下側）で切断されており、配線６２との接続部分の片側（図中上側）で切断されている。このように、信号配線の接続部分から先の不要な部分を切断処理することにより、信号配線の長さが短縮されて浮遊容量が減少し、回路の動作速度が向上する。
【００５０】
＜半導体集積回路装置４＞
図５は、本発明の第４の実施形態に係る半導体集積回路装置の構成例を示す平面図である。第４の実施形態においては、第（ｎ＋１）層目の配線層又は第（ｎ＋２）層目の配線層において、分断された複数の配線部分（ダミーパターン）と、それらの配線部分の内から選択された幾つかの配線部分に補充された配線パターンとが配置されている。その他の点に関しては、第４の実施形態は、第２又は第３の実施形態と同様でも良い。
【００５１】
第（ｎ＋１）層目の配線層は、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向を向いた複数群の配線部分を含んでいる。例えば、図５（Ｂ）に示すように、第（ｎ＋１）層目の配線層は、メモリーセルアレイ領域の上層において第２の方向と異なる複数の方向を向いた一群の配線部分８１ａ〜８１ｄ及び一群の配線部分８２ａ〜８２ｄを含んでいる。
【００５２】
第（ｎ＋１）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンが補充されて、第１の配線が構成されている。例えば、図５（Ｂ）に示す一群の配線部分８１ａ〜８１ｄに配線パターンが補充されて、図５（Ａ）に示す配線８１が構成されている。配線８１は、ロジック回路２０のノードＡ５に接続されている。同様に、図５（Ｂ）に示す一群の配線部分８２ａ〜８２ｄに配線パターンが補充されて、図５（Ａ）に示す配線８２が構成されている。配線８２は、入出力回路３５のノードＢ５に接続されている。
【００５３】
また、第（ｎ＋２）層目の配線層は、少なくとも１つのメモリーセルアレイ領域の上層において複数群の配線部分を含んでいる。例えば、図５（Ｂ）に示すように、第（ｎ＋２）層目の配線層は、メモリーセルアレイ領域の上層において一群の配線部分９１ａ〜９１ｄを含んでいる。
【００５４】
第（ｎ＋２）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンが補充されて、第２の配線が構成されている。第２の配線は、第１の配線に接続されている。例えば、図５（Ｂ）に示す一群の配線部分９１ａ〜９１ｄに配線パターンが補充されて、図５（Ａ）に示す配線９１が構成されている。配線９１は、配線８１及び８２に接続されている。それにより、第（ｎ＋２）層目の配線層の配線９１は、第（ｎ＋１）層目の配線層の配線８１及び８２を介してノードＡ５とノードＢ５とを接続する中継配線として使用される。
【００５５】
＜レイアウト設計システム＞
次に、本発明の各実施形態に係る半導体集積回路装置のレイアウト設計方法を実施するためのレイアウト設計システムについて説明する。
【００５６】
図６は、レイアウト設計システムの構成例を示すブロック図である。図６に示すように、レイアウト設計システム１００は、レイアウト設計装置１１０と、ネットワークを介してレイアウト設計装置１１０に接続された少なくとも１つの操作端末１２０とを含んでいる。レイアウト設計装置１１０は、中央演算装置（ＣＰＵ）を含む処理部１１１と、処理部１１１に内部バスを介して接続された格納部１１２とを含んでいる。
【００５７】
格納部１１２は、処理部１１１のＣＰＵに各種の処理を行わせるためのソフトウェア（レイアウト設計プログラム）、及び、各種の回路素子や回路ブロック等のレイアウトデータを含むデータベース等を格納している。格納部１１２における記録媒体としては、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等を用いることができる。
【００５８】
オペレーターが、操作端末１２０を操作してレイアウト設計装置１１０にアクセスすると、レイアウト設計装置１１０の処理部１１１が、半導体集積回路装置のレイアウト領域を表す画像データを操作端末１２０に送信する。操作端末１２０は、受信した画像データに基づいて、半導体集積回路装置のレイアウト領域の画像を表示部に表示する。
【００５９】
レイアウト設計装置１１０の処理部１１１は、操作端末１２０を用いるオペレーターの操作に従って、必要なレイアウトデータを格納部１１２から読み出す。処理部１１１は、各回路ブロック内の回路素子及び配線をレイアウト領域に配置し、さらに、複数の回路ブロック間を接続する配線をレイアウト領域に配置することにより、半導体集積回路装置のレイアウト設計を行う。
【００６０】
＜レイアウト設計方法１＞
次に、本発明の第１の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図１、図６、及び、図７を参照しながら説明する。以下に説明するレイアウト設計方法は、半導体基板の少なくとも１つのメモリーセルアレイ領域に配置された複数のメモリーセルを含む半導体集積回路装置のレイアウト設計を行う方法であって、例えば、図６に示すようなレイアウト設計システムにおいて用いられる。図７は、本発明の第１の実施形態に係る半導体集積回路装置のレイアウト設計方法を示すフローチャートである。
【００６１】
図７に示すステップＳ１１において、レイアウト設計装置１１０の処理部１１１が、例えば、図１に示すメモリーマクロ１０、ロジック回路２０、及び、入出力回路（Ｉ/Ｏ）３１〜３８等の回路ブロック内のトランジスター等の回路素子をレイアウト領域に配置する。それにより、複数のメモリーセルが、少なくとも１つのメモリーセルアレイ領域に配置される。
【００６２】
次に、各回路ブロック内の配線が、それぞれの回路ブロックのレイアウト領域に配置される。例えば、ステップＳ１２において、処理部１１１が、複数のメモリーセルに接続された複数のワード線であって、第１の方向（例えば、図１におけるＹ軸方向）に延在する複数の配線（図示せず）を含む第ｍ層目の配線層を配置する。
【００６３】
また、ステップＳ１３において、処理部１１１が、複数のメモリーセルに接続された複数のビット線であって、第１の方向と異なる第２の方向（例えば、図１におけるＸ軸方向）に延在する複数の配線（図１におけるＸ軸方向の破線）を含む第ｎ層目（ｎ＞ｍ）の配線層を配置する。以上において、ワード線とビット線とを逆に配置しても良い。どちらが上層に配置されるかは、メモリーの種類や設計手法による。
【００６４】
次に、複数の回路ブロック間を接続する配線が、レイアウト領域に配置される。例えば、ステップＳ１４において、処理部１１１が、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在する複数の配線（図１における実線）を含む第（ｎ＋１）層目の配線層を配置して、それらの配線の内から選択された第１群の配線４３〜５１を他の回路に接続する。
【００６５】
第１の実施形態に係るレイアウト設計方法によれば、メモリーセルアレイ領域の上層において第２の方向と異なる複数の方向に順次延在する複数の配線を含む第（ｎ＋１）層目の配線層が配置され、それらの配線の内から選択された第１群の配線４３〜５１が他の回路に接続される。その結果、第１群の配線４３〜５１と個々のビット線又はワード線との平面視による重なりが小さくなり、それらの間の結合容量が小さくなる。従って、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ１０内部の配線への干渉を抑制して、メモリーの誤動作を防止することができる。
【００６６】
また、ＩＣチップ内においてメモリーマクロ１０が配置される位置や配線の引き回しの自由度が高まるので、レイアウトを合理化してチップサイズを縮小し、コストを低減することができる。さらに、選択されなかった第（ｎ＋１）層目の配線５２、５３、５４、・・・は、ダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００６７】
＜レイアウト設計方法２＞
次に、本発明の第２の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図３及び図６を参照しながら説明する。第２の実施形態においては、第１の実施形態におけるステップＳ１４が、以下に説明するステップＳ１４ａ及びＳ１４ｂを含んでいる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【００６８】
ステップＳ１４ａにおいて、レイアウト設計装置１１０の処理部１１１が、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向（例えば、図３におけるＸ軸方向）と異なる複数の方向に順次延在する複数の配線を含む第（ｎ＋１）層目の配線層を配置する。
【００６９】
ステップＳ１４ｂにおいて、処理部１１１が、少なくとも１つのメモリーセルアレイ領域の上層において複数の配線を含む第（ｎ＋２）層目の配線層を配置し、第（ｎ＋２）層目の配線層に含まれている複数の配線の内から選択された配線７１を、第（ｎ＋１）層目の配線層に含まれている所定の配線６１及び６２に接続する。
【００７０】
それにより、第（ｎ＋２）層目の配線層に含まれている複数の配線の内から選択された配線７１が、ロジック回路２０のノードＡ５に接続された配線６１と、入出力回路３５のノードＢ５に接続された配線６２とに接続されて、ノードＡ５とノードＢ５とを接続する中継配線として使用される。
【００７１】
第２の実施形態によれば、メモリーセルアレイ領域の上層において配線の順番を入れ替えることができるので、接続すべきノードの位置や順番によらずに接続が容易になり、メモリーセルアレイ領域の外部における配線の混雑が緩和される。また、図３に示す第（ｎ＋２）層目の配線層は、中継配線として使用されない配線も含んでいるので、それらの配線がダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００７２】
＜レイアウト設計方法３＞
次に、本発明の第３の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図４及び図６を参照しながら説明する。第３の実施形態においては、第１の実施形態におけるステップＳ１４が、第２の実施形態におけるステップＳ１４ａ及びＳ１４ｂに加えて、以下に説明するステップＳ１４ｃ及びＳ１４ｄを含んでいる。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。
【００７３】
ステップＳ１４ｃにおいて、レイアウト設計装置１１０の処理部１１１が、第（ｎ＋１）層目の配線層において、所定の配線を中継配線との接続部分の片側で切断する。また、ステップＳ１４ｄにおいて、処理部１１１が、第（ｎ＋２）層目の配線層において、中継配線を所定の配線との接続部分の片側で切断する。
【００７４】
例えば、図４において、第（ｎ＋１）層目の配線層の配線６１は、ロジック回路２０のノードＡ５と、第（ｎ＋２）層目の配線層の中継配線７１とに接続されているが、中継配線７１との接続部分の片側（図中右側）で切断されている。また、第（ｎ＋１）層目の配線層の配線６２は、入出力回路３１のノードＢ５と、第（ｎ＋２）層目の配線層の中継配線７１とに接続されているが、中継配線７１との接続部分の片側（図中左側）で切断されている。
【００７５】
さらに、第（ｎ＋２）層目の配線層の中継配線７１は、第（ｎ＋１）層目の配線層の配線６１及び６２に接続されているが、配線６１との接続部分の片側（図中下側）で切断されており、配線６２との接続部分の片側（図中上側）で切断されている。このように、信号配線の接続部分から先の不要な部分を切断処理することにより、信号配線の長さが短縮されて浮遊容量が減少し、回路の動作速度が向上する。
【００７６】
＜レイアウト設計方法４＞
次に、本発明の第４の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図５、図６、及び、図８を参照しながら説明する。図８は、本発明の第４の実施形態に係る半導体集積回路装置のレイアウト設計方法を示すフローチャートである。
【００７７】
図８に示すステップＳ２１において、レイアウト設計装置１１０の処理部１１１が、例えば、図５（Ａ）に示すメモリーマクロ１０、ロジック回路２０、及び、入出力回路（Ｉ/Ｏ）３１〜３８等の回路ブロック内のトランジスター等の回路素子をレイアウト領域に配置する。それにより、複数のメモリーセルが、少なくとも１つのメモリーセルアレイ領域に配置される。
【００７８】
次に、各回路ブロック内の配線が、それぞれの回路ブロックのレイアウト領域に配置される。例えば、ステップＳ２２において、処理部１１１が、複数のメモリーセルに接続された複数のワード線であって、第１の方向（例えば、図５（Ｂ）におけるＹ軸方向）に延在する複数の配線（図示せず）を含む第ｍ層目の配線層を配置する。
【００７９】
また、ステップＳ２３において、処理部１１１が、複数のメモリーセルに接続された複数のビット線であって、第１の方向と異なる第２の方向（例えば、図５（Ｂ）におけるＸ軸方向）に延在する複数の配線（図５（Ｂ）におけるＸ軸方向の破線）を含む第ｎ層目（ｎ＞ｍ）の配線層を配置する。以上において、ワード線とビット線とを逆に配置しても良い。どちらが上層に配置されるかは、メモリーの種類や設計手法による。
【００８０】
次に、複数の回路ブロック間を接続する配線が、レイアウト領域に配置される。例えば、ステップＳ２４において、処理部１１１が、少なくとも１つのメモリーセルアレイ領域の上層において第２の方向と異なる複数の方向を向いた複数群の配線部分を含む第（ｎ＋１）層目の配線層を配置する。
【００８１】
例えば、図５（Ｂ）に示すように、第（ｎ＋１）層目の配線層は、メモリーセルアレイ領域の上層において第２の方向と異なる複数の方向を向いた一群の配線部分８１ａ〜８１ｄ及び一群の配線部分８２ａ〜８２ｄを含んでいる。ここで、第（ｎ＋１）層目の配線層に含まれている複数群の配線部分は、一定の長さを有していることが望ましい。
【００８２】
また、ステップＳ２５において、処理部１１１が、少なくとも１つのメモリーセルアレイ領域の上層において複数群の配線部分を含む第（ｎ＋２）層目の配線層を配置する。例えば、図５（Ｂ）に示すように、第（ｎ＋２）層目の配線層は、メモリーセルアレイ領域の上層において一群の配線部分９１ａ〜９１ｄを含んでいる。ここで、第（ｎ＋２）層目の配線層に含まれている複数群の配線部分は、一定の長さを有していることが望ましい。
【００８３】
ステップＳ２６において、処理部１１１が、第（ｎ＋１）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第１の配線とする。例えば、図５（Ｂ）に示す一群の配線部分８１ａ〜８１ｄに配線パターンが補充されて、図５（Ａ）に示す配線８１とされる。配線８１は、ロジック回路２０のノードＡ５に接続されている。同様に、図５（Ｂ）に示す一群の配線部分８２ａ〜８２ｄに配線パターンが補充されて、図５（Ａ）に示す配線８２とされる。配線８２は、入出力回路３５のノードＢ５に接続されている。
【００８４】
ステップＳ２７において、処理部１１１が、第（ｎ＋２）層目の配線層に含まれている複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して第２の配線とし、第２の配線を第１の配線に接続する。例えば、図５（Ｂ）に示す一群の配線部分９１ａ〜９１ｄに配線パターンが補充されて、図５（Ａ）に示す配線９１とされ、配線９１が配線８１及び８２に接続される。それにより、第（ｎ＋２）層目の配線層の配線９１は、第（ｎ＋１）層目の配線層の配線８１及び８２を介してノードＡ５とノードＢ５とを接続する中継配線として使用される。
【００８５】
第４の実施形態に係るレイアウト設計方法によれば、第（ｎ＋１）層目の配線層において第２の方向と異なる複数の方向を向いた複数群の配線部分の内から選択された一群の配線部分に配線パターンを補充して配線８１及び８２が形成される。その結果、配線８１及び８２と個々のビット線又はワード線との平面視による重なりが小さくなり、それらの間の結合容量が小さくなる。従って、メモリーセルアレイ領域の上層にブロック間配線を配置しても、ブロック間配線からメモリーマクロ１０内部の配線への干渉を抑制して、メモリーの誤動作を防止することができる。
【００８６】
また、ＩＣチップ内においてメモリーマクロ１０が配置される位置や配線の引き回しの自由度が高まるので、レイアウトを合理化してチップサイズを縮小し、コストを低減することができる。さらに、選択されなかった配線部分は、ダミーパターンとして機能し、ＩＣチップの平坦性や製造加工性を向上させることができる。
【００８７】
また、メモリーセルアレイ領域の上層において配線の順番を入れ替えることができるので、接続すべきノードの位置や順番によらずに接続が容易になり、メモリーセルアレイ領域の外部における配線の混雑が緩和される。さらに、必要な配線部分に配線パターンを補充して信号配線とすることにより、信号配線の長さが短縮されて浮遊容量が減少し、回路の動作速度が向上する。
【００８８】
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図９は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図９に示すように、電子機器２００は、本発明の一実施形態に係る半導体集積回路装置２１０と、ＲＯＭ２２０と、ＣＰＵ２３０と、操作部２４０と、通信部２５０と、表示部２６０と、音声出力部２７０とを含んでいる。なお、図９に示す構成要素の一部を省略又は変更しても良いし、あるいは、図９に示す構成要素に他の構成要素を付加しても良い。
【００８９】
半導体集積回路装置２１０は、ＲＡＭ等のメモリーを構成するメモリーマクロを含んでいる。半導体集積回路装置２１０は、ＣＰＵ２３０からのコマンドに応じて、ＣＰＵ２３０から供給される各種のデータをメモリーに格納し、又は、メモリーに格納されているデータを読み出してＣＰＵ２３０に供給する。
【００９０】
ＲＯＭ２２０は、ＣＰＵ２３０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。ＣＰＵ２３０は、ＲＯＭ２２０に記憶されているプログラムに従って、半導体集積回路装置２１０から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ２３０は、操作部２４０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部２５０を制御する。あるいは、ＣＰＵ２３０は、表示部２６０に各種の画像を表示させるための画像信号を生成したり、音声出力部２７０に各種の音声を発生させるための音声信号を生成する。
【００９１】
操作部２４０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ２３０に出力する。通信部２５０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ２３０と外部装置との間のデータ通信を行う。表示部２６０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ２３０から供給される画像信号に基づいて各種の情報を表示する。音声出力部２７０は、例えば、スピーカー等を含み、ＣＰＵ２３０から供給される音声信号に基づいて音声を発生する。
【００９２】
電子機器２００としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
【００９３】
本実施形態によれば、ブロック間配線からメモリーマクロ内部の配線への干渉が抑制されてメモリーが誤動作し難い半導体集積回路装置２１０を用いることにより、信頼性が高い電子機器２００を提供することができる。
【００９４】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００９５】
１…ＩＣチップ、１０…メモリーマクロ、１１…メモリーセルアレイ、２０…ロジック回路、３１〜３８…入出力回路、４１〜５４、６１、６２、７１、８１、８２、９１…配線、８１ａ〜８１ｄ、８２ａ〜８２ｄ、９１ａ〜９１ｄ…配線部分、１００…レイアウト設計システム、１１０…レイアウト設計装置、１１１…処理部、１１２…格納部、１２０…操作端末、２００…電子機器、２１０…半導体集積回路装置、２２０…ＲＯＭ、２３０…ＣＰＵ、２４０…操作部、２５０…通信部、２６０…表示部、２７０…音声出力部、ＷＬ０〜ＷＬ３…ワード線、ＢＬ０〜ＢＬ３…ビット線、Ａ１〜Ａ１１、Ｂ１〜Ｂ８…ノード、Ｃ９〜Ｃ１１…端子
【図１】
2017135308.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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