(57)【要約】【課題】動作特性を向上可能な半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、第１積層体と、第２積層体と、ピラーと、メモリ膜と、を含む。前記第１積層体は、第１方向に互いに、絶縁領域を介して、離隔して設けられた複数の第１導電層を含む。前記第２積層体は、前記第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第２導電層を含み、前記第１方向において前記第１積層体と並ぶ。前記ピラーは、前記第１積層体及び前記第２積層体内を前記第１方向に延びる。前記メモリ膜は、前記第１積層体と前記ピラーとの間、及び、前記第２積層体と前記ピラーとの間に設けられている。前記複数の第１導電層は、第１空隙を有する。前記複数の第２導電層は、第２空隙を有する。前記第１空隙の前記第１方向と交差する第２方向における第１長さは、前記第２空隙の前記第２方向における第２長さよりも長い。【選択図】図１
2017120832.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第１導電層を含む第１積層体と、
前記第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第２導電層を含み、前記第１方向において前記第１積層体と並ぶ第２積層体と、
前記第１積層体及び前記第２積層体内を前記第１方向に延びるピラーと、
前記第１積層体と前記ピラーとの間、及び、前記第２積層体と前記ピラーとの間に設けられたメモリ膜と、
を備え、
前記複数の第１導電層は、第１空隙を有し、前記複数の第２導電層は、第２空隙を有し、前記第１空隙の前記第１方向と交差する第２方向における第１長さは、前記第２空隙の前記第２方向における第２長さよりも長い半導体記憶装置。
【請求項２】
前記第１空隙の前記第１方向における第３長さは、前記第２空隙の前記第１方向における第４長さよりも長い請求項１記載の半導体記憶装置。
【請求項３】
第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第１導電層を含む第１積層体と、
前記第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第２導電層を含み、前記第１方向において前記第１積層体と並ぶ第２積層体と、
前記第１積層体及び前記第２積層体内を前記第１方向に延びるピラーと、
前記第１積層体と前記ピラーとの間、及び、前記第２積層体と前記ピラーとの間に設けられたメモリ膜と、
を備え、
前記複数の第１導電層の１つには、第１空隙があり、前記複数の第２導電層の１つには、空隙がない半導体記憶装置。
【請求項４】
第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第１導電層を含む第１積層体と、
前記第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第２導電層を含み、前記第１方向において前記第１積層体と並ぶ第２積層体と、
前記第１積層体及び前記第２積層体内を前記第１方向に延びるピラーと、
前記第１積層体と前記ピラーとの間、及び、前記第２積層体と前記ピラーとの間に設けられたメモリ膜と、
を備え、
前記第１導電層は第１応力を有し、前記第２導電層は第１応力と異なる方向の第２応力を有する半導体記憶装置。
【請求項５】
前記第１応力は、引張応力であり、前記第２応力は、圧縮応力である請求項４記載の半導体記憶装置。
【請求項６】
基板をさらに備え、
前記第１積層体は、前記第２積層体と前記基板との間に配置されている請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１導電層は、タングステン、窒化タングステン、珪化タングステン、モリブデン、窒化モリブデン、珪化モリブデン、窒化タンタル、チタン、珪化チタン、窒化チタン、ポリシリコン、アルミニウム、コバルト、銅、銀及びニッケルからなる群より選択された１種以上の材料を含む請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記第２導電層は、タングステン、窒化タングステン、珪化タングステン、モリブデン、窒化モリブデン、珪化モリブデン、窒化タンタル、チタン、珪化チタン、窒化チタン、ポリシリコン、アルミニウム、コバルト、銅、銀及びニッケルからなる群より選択された１種以上の材料を含む請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
基板上に第１方向に、絶縁領域を介して、互いに離隔して並ぶ複数の第１層を含む第１積層体を形成する工程と、
前記第１積層体上に、前記第１方向に、絶縁領域を介して、互いに離隔して並ぶ複数の導電層を含む第２積層体を形成する工程と、
前記第１積層体及び前記第２積層体を前記第１方向に貫通するメモリホールを形成する工程と、
メモリホールの側壁にメモリ膜を形成する工程と、
前記メモリホール内にピラーを形成する工程と、
前記第１積層体及び第２積層体を前記第１方向に貫通するスリットを形成する工程と、
前記スリットに供給されるエッチング剤により、前記第１層を除去する工程と、
前記第１層が除去された空間に内部に空隙がある空隙含有導電層を形成する工程と、
を備え、
前記導電層は、第１応力を有し、前記空隙含有導電層は前記第１応力と応力の方向が異なる第２応力を有する半導体記憶装置の製造方法。
【請求項１０】
基板上に第１方向に、絶縁領域を介して、互いに離隔して並ぶ複数の第１層を含む第１積層体を形成する工程と、
前記第１積層体を前記第１方向に貫通する第１メモリホール及び前記第１積層体を前記第１方向に貫通する第１スリットを形成する工程と、
前記第１積層体、前記第１メモリホール及び前記第１スリット上に、前記第１方向に、絶縁領域を介して、互いに離隔して並ぶ複数の導電層を含む第２積層体を形成する工程と、
前記第２積層体を前記第１方向に貫通し、前記第１メモリホールと繋がる第２メモリホールを形成する工程と、
メモリホールの側壁にメモリ膜を形成する工程と、
前記メモリホール内にピラーを形成する工程と、
前記第２積層体を前記第１方向に貫通し、第１スリットとつながる第２スリットを形成する工程と、
前記第１スリット及び第２スリットに供給されるエッチング剤により、前記第１層を除去する工程と、
前記第１層が除去された空間に内部に空隙がある空隙含有導電層を形成する工程と、
を備え、
前記導電層は、第１応力を有し、前記空隙含有導電層は前記第１応力とは応力の方向が異なる第２応力を有する半導体記憶装置の製造方法。
【請求項１１】
前記第１応力は、圧縮応力であり、前記第２応力は、引張応力である請求項９または１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記空隙含有導電層は、化学気相成長によって形成され、前記導電層は、物理気相成長によって形成される請求項９〜１１のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
３次元的にメモリセルを集積した３次元積層型の半導体記憶装置が提案されている。このような半導体記憶装置において、書き込み、消去特性の向上が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１７６９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、動作特性を向上可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１積層体と、第２積層体と、ピラーと、メモリ膜と、を含む。前記第１積層体は、第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第１導電層を含む。前記第２積層体は、前記第１方向に、絶縁領域を介して、互いに離隔して設けられた複数の第２導電層を含み、前記第１方向において前記第１積層体と並ぶ。前記ピラーは、前記第１積層体及び前記第２積層体内を前記第１方向に延びる。前記メモリ膜は、前記第１積層体と前記ピラーとの間、及び、前記第２積層体と前記ピラーとの間に設けられている。前記複数の第１導電層は、第１空隙を有する。前記複数の第２導電層は、第２空隙を有する。前記第１空隙の前記第１方向と交差する第２方向における第１長さは、前記第２空隙の前記第２方向における第２長さよりも長い。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を例示する断面図である。
【図２】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図３】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、実施形態に係る半導体記憶装置を例示する断面図である。
【図１１】実施形態に係る半導体記憶装置の別の例を例示する断面図である。
【図１２】実施形態の第１の変形例に係る半導体記憶装置を例示する断面図である。
【図１３】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１８】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１９】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２０】実施形態の第１の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２１】実施形態の第２の変形例に係る半導体記憶装置を例示する断面図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、半導体記憶装置の一部を例示する模式的な断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する断面図である。
【０００８】
図１に示すように、本実施形態に係る半導体記憶装置１００においては、基板１０が設けられている。基板１０上には、構造体ＭＬが設けられている。構造体ＭＬ内には、ピラーＳＰ及び配線部ＬＩが設けられている。
【０００９】
ピラーＳＰは、構造体ＭＬ内を１方向に沿って延びる。ピラーＳＰが延びる方向をＺ方向とする。Ｚ方向と直交する１方向をＸ方向とする。Ｚ方向及びＸ方向の双方に対して直交する方向をＹ方向とする。
【００１０】
ピラーＳＰは、半導体膜２１及びコア絶縁膜２２を含む。コア絶縁膜２２は、構造体ＭＬ内をＺ方向に延びる。半導体膜２１は、コア絶縁膜２２と構造体ＭＬとの間及びコア絶縁膜２２と基板１０との間に設けられている。例えば、ピラーＳＰはテーパー形状を有する。例えば、ピラーＳＰのＸＹ平面に沿った断面における径は、基板１０から遠い部分の断面であるほど大きい。
【００１１】
構造体ＭＬは、第１積層体ＭＬｃ及び第２積層体ＭＬｐを含む。第１積層体ＭＬｃは、基板１０上に設けられている。第２積層体ＭＬｐは、第１積層体ＭＬｃ上に設けられている。すなわち、第１積層体ＭＬｃは、基板１０と第２積層体ＭＬｐとの間に設けられている。
【００１２】
第１積層体ＭＬｃは、複数の空隙含有導電層ＷＬｃを含む。空隙含有導電層ＷＬｃは、Ｚ方向に沿って互いに離隔して設けられている。空隙含有導電層ＷＬｃは、絶縁体を介してＺ方向に沿って並ぶ。この絶縁体は、例えば、絶縁層３２である。空隙含有導電層ＷＬｃは、例えば、内部に第１空隙ｖ１を含む。空隙含有導電層ＷＬｃは、例えば、引張応力を持つ。例えば、引張応力の大きさは、１．８ＧＰａである。第１空隙ｖ１のＸ方向における長さは、例えば、２ｎｍ以上である。
【００１３】
空隙含有導電層ＷＬｃは、例えば、タングステン、窒化タングステン、珪化タングステン、モリブデン、窒化モリブデン、珪化モリブデン、窒化タンタル、チタン、珪化チタン、窒化チタン、ポリシリコン、アルミニウム、コバルト、銅、銀及びニッケルからなる群より選択された１種以上の導電材料を含む。絶縁層３２は、例えばシリコン酸化物などの絶縁材料を含む。
【００１４】
第２積層体ＭＬｐは、例えば、複数の導電層ＷＬｐを含む。導電層ＷＬｐは、Ｚ方向に沿って互いに離隔して設けられている。例えば、導電層ＷＬｐの内部には、空隙はない。導電層ＷＬｐは、絶縁体を介してＺ方向に沿って並ぶ。この絶縁体は、例えば、絶縁層３２である。導電層ＷＬｐは、空隙含有導電層ＷＬｃが持つ応力とは方向が異なる応力を持つ。例えば、導電層ＷＬｐは圧縮応力を持つ。例えば、圧縮応力の大きさは、１．４ＧＰａである。例えば、導電層ＷＬｐの抵抗値は、空隙含有導電層ＷＬｃの抵抗値よりも低い。例えば、導電層ＷＬｐの密度は、空隙含有導電層ＷＬｃの密度よりも高い。導電層ＷＬｐは、半導体記憶装置１００において、例えば、ワード線として機能する。例えば、複数の導電層ＷＬｐのうちの１つの導電層ＷＬｐは、選択ゲート電極として機能してもよい。空隙含有導電層ＷＬｃは、半導体記憶装置１００において、例えば、ワード線として機能する。複数の空隙含有導電層ＷＬｃのうちの１つの空隙含有導電層ＷＬｃは、選択ゲート電極として機能してもよい。
【００１５】
導電層ＷＬｐは、例えば、タングステン、窒化タングステン、珪化タングステン、モリブデン、窒化モリブデン、珪化モリブデン、窒化タンタル、チタン、珪化チタン、窒化チタン、ポリシリコン、アルミニウム、コバルト、銅、銀及びニッケルからなる群より選択された１種以上の導電材料を含む。
【００１６】
ピラーＳＰと構造体ＭＬとの間には、メモリ膜ＭＦが設けられている。メモリ膜ＭＦは、電荷を蓄積する部分を有する膜である。メモリ膜ＭＦについては、後に説明する。
【００１７】
配線部ＬＩは、構造体ＭＬ内をＹ方向及びＺ方向に沿って広がる板状である。配線部ＬＩは、例えばタングステンなどの金属を含む。配線部ＬＩと構造体ＭＬとの間には、絶縁部４１が設けられている。
【００１８】
構造体ＭＬ、ピラーＳＰ、配線部ＬＩ及び絶縁部４１上には絶縁膜５１が設けられている。絶縁膜５１上には、ビット線ＢＬが設けられている。ビット線ＢＬは、例えばＸ方向に延びている。
【００１９】
ピラーＳＰとビット線ＢＬとの間には、絶縁膜５１内をＺ方向に沿って延びるプラグ６１が設けられている。ピラーＳＰはプラグ６１と電気的に接続されている。プラグ６１はビット線ＢＬと電気的に接続されている。
【００２０】
構造体ＭＬに含まれる導電層として、例えば、圧縮応力を持つ導電層ＷＬｐのみを用いる構成が考えられる。この構成においては、半導体記憶装置１００における空隙含有導電層ＷＬｃの代わりに導電層ＷＬｐが設けられる。このような構成において、導電層ＷＬｐの圧縮応力によって、例えば、基板１０に歪みが生じる場合がある。この場合、半導体記憶装置を種々の機器にパッケージングする際に歩留りが低下することがある。
【００２１】
一方で、本実施形態に係る半導体記憶装置１００においては、圧縮応力を持つ導電層ＷＬｐ及び引張応力を持つ空隙含有導電層ＷＬｃが設けられている。これにより、互いの応力が干渉することにより、構造体ＭＬにおける応力の偏りが緩和される。これにより、例えば、基板１０に歪みが発生することを抑制することができる。したがって、例えば、半導体記憶装置を種々の機器にパッケージングする際の歩留りが向上する。
【００２２】
次に、本実施形態に係る半導体記憶装置１００の製造方法について説明する。
図２〜図８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
図２に示すように、基板１０上に、絶縁層３２と犠牲層ＷＬａとを交互に積層させる。これにより、Ｚ方向に互いに離隔して並ぶ複数の犠牲層ＷＬａを含む積層体ＭＬａを形成する。犠牲層ＷＬａは、例えば、シリコン窒化物を含む材料で形成される。
【００２３】
図３に示すように、積層体ＭＬａ上に絶縁層３２と導電層ＷＬｐとを交互に積層させる。これにより、積層体ＭＬａ上に第２積層体ＭＬｐを形成する。すなわち、積層体ＭＬａ上に、Ｚ方向に沿って互いに離隔して並ぶ複数の導電層ＷＬｐを含む第２積層体ＭＬｐを形成する。このとき、導電層ＷＬｐは、例えば、物理気相成長（Physical Vapor Deposition：ＰＶＤ）によって形成される。導電層ＷＬｐは、例えば、圧縮応力を持つ。
【００２４】
導電層ＷＬｐは、例えば、タングステン、窒化タングステン、珪化タングステン、モリブデン、窒化モリブデン、珪化モリブデン、窒化タンタル、チタン、窒化チタン、珪化チタン、ポリシリコン、アルミニウム、コバルト、銅、銀及びニッケルからなる群より選択された１種以上の導電材料によって形成される。
【００２５】
図４に示すように、積層体ＭＬａ及び第２積層体ＭＬｐをＺ方向に貫通するメモリホールＭＨを形成する。例えば、メモリホールＭＨは、略円柱状である。例えば、メモリホールＭＨは、テーパー形状を有する。メモリホールＭＨは、例えば、マスクを用いた反応性イオンエッチング（Reactive Ion Etching : ＲＩＥ）などの異方性エッチングによって形成される。メモリホールＭＨは、積層体ＭＬａ及び第２積層体ＭＬｐを貫通し、基板１０に達する。
【００２６】
図５に示すように、メモリホールＭＨの内壁にメモリ膜ＭＦを形成する。メモリ膜ＭＦの内側には、カバー膜２１ａが形成される。カバー膜２１ａは、例えば、シリコンなどの半導体材料を用いて形成される。
【００２７】
図６に示すように、例えば、ＲＩＥなどの異方性エッチングによって、メモリホールＭＨの底に形成されたメモリ膜ＭＦ及びメモリホールＭＨの底に形成されたカバー膜２１ａを除去する。これにより、メモリホールＭＨの底に基板１０の表面の一部が露出する。このとき、メモリホールＭＨの側壁に形成されたメモリ膜ＭＦは、ＲＩＥによるダメージを受けない。
【００２８】
メモリホールＭＨ内に半導体膜２１ｂが形成される。半導体膜２１ｂは、例えば、シリコンなどの半導体材料を用いて形成される。半導体膜２１ｂは、カバー膜２１ａの側面及びメモリホールＭＨの底に形成される。カバー膜２１ａは、半導体膜２１ｂと一体となる。これにより、カバー膜２１ａ及び半導体膜２１ｂを含む半導体膜２１が形成される。
【００２９】
半導体膜２１は、基板１０と電気的に接続される。メモリホールＭＨ内にコア絶縁膜２２を形成する。コア絶縁膜２２によってメモリホールＭＨは、埋め込まれる。これにより、メモリホールＭＨ内には、半導体膜２１及びコア絶縁膜２２を含むピラーＳＰが形成される。
【００３０】
図７に示すように、ＲＩＥなどの異方性エッチングによって、積層体ＭＬａ及び第２積層体ＭＬｐにスリットＳＴを形成する。例えば、スリットＳＴは、ＹＺ平面に沿って拡がる溝状である。
【００３１】
図８に示すように、スリットＳＴを介して、犠牲層ＷＬａに対してエッチングを行う。これにより、犠牲層ＷＬａは除去される。例えば、犠牲層ＷＬａは、熱燐酸を用いたウエットエッチングによって除去される。すなわち、スリットＳＴに供給されるエッチング剤によって犠牲層ＷＬａを除去する。
【００３２】
スリットＳＴを介して、犠牲層ＷＬａが除去された空間に空隙含有導電層ＷＬｃを形成する。これにより、積層体ＭＬａは第１積層体ＭＬｃとなる。例えば、空隙含有導電層ＷＬｃは、化学気相成長（Chemical Vapor Deposition : ＣＶＤ）によって形成される。例えば、化学気相成長によって形成された空隙含有導電層ＷＬｃの内部には第１空隙ｖ１ができる。空隙含有導電層ＷＬｃは、導電層ＷＬｐが持つ応力とは方向が異なる応力を持つ。例えば、空隙含有導電層ＷＬｃは、引張応力を持つ。
【００３３】
図９に示すように、スリットＳＴの側壁に絶縁部４１を形成する。スリットＳＴ内をタングステンなどの導電材料で埋め込む。これにより、スリットＳＴ内に配線部ＬＩを形成する。
【００３４】
図１に示すように、第２積層体ＭＬｐ、ピラーＳＰ、絶縁部４１及び配線部ＬＩ上に絶縁膜５１を形成する。ピラーＳＰ上にプラグ６１を形成する。例えば、プラグ６１は、絶縁膜５１内をＺ方向に延びる。プラグ６１は、ピラーＳＰと電気的に接続される。絶縁膜５１上にビット線ＢＬを形成する。ビット線ＢＬは例えばＸ方向に延びる。ビット線ＢＬは、プラグ６１と電気的に接続される。
【００３５】
以上の工程により、本実施形態に係る半導体記憶装置１００は製造される。
【００３６】
図１０（ａ）及び図１０（ｂ）は、実施形態に係る半導体記憶装置を例示する断面図である。
図１０（ａ）は、図１に示すＡ１−Ａ２線による断面を例示する断面図である。図１０（ｂ）は、図１に示すＢ１−Ｂ２線による断面を例示する断面である。
【００３７】
構造体ＭＬにおけるすべての導電層をＣＶＤによって形成する場合が考えられる。図１０（ａ）及び図１０（ｂ）に示すように、構造体ＭＬの上層では、ピラーＳＰ同士の間隔が構造体ＭＬの下層におけるピラーＳＰ間の間隔よりも密になっている。このような場合、すべての導電層をＣＶＤによって形成すると、導電層を形成する材料が埋め込まれない部分ができることがある。このような場合、構造体ＭＬの上層において導電層の抵抗が増加することがある。これにより、配線遅延（ＲＣ遅延）が発生する。また、埋め込み性が良い低温成膜では、導電層を形成する材料の残留応力が高く、基板１０が歪むことがある。
【００３８】
一方で、半導体記憶装置１００においては、ピラーＳＰ同士の間隔が広い構造体ＭＬの下層において、導電層（空隙含有導電層ＷＬｃ）をＣＶＤによって形成する。構造体ＭＬの上層においては、導電層ＷＬｐをＰＶＤで形成する。これにより、例えば、構造体ＭＬの上層において、導電層の埋め込み性に起因した抵抗増加を抑制することができる。これにより、配線遅延（ＲＣ遅延）を抑制することができる。これにより、半導体記憶装置の動作特性を向上させることができる。
【００３９】
空隙含有導電層ＷＬｃと導電層ＷＬｐとは、互いに反対方向の応力を有する。これにより、構造体ＭＬを形成した際の導電層の応力に起因する基板などの歪みを抑制することができる。
【００４０】
実施形態に係る半導体記憶装置１００の別の例について説明する。
図１１は、本実施形態に係る半導体記憶装置の別の例を例示する断面図である。
図１１に示すように、本例に係る半導体記憶装置１００ｖの導電層ＷＬｐ内には空隙ｖ２がある。その他の構成は、上述した半導体記憶装置１００と同様である。
【００４１】
第２空隙ｖ２は、第１空隙ｖ１よりも小さい。例えば、第２空隙ｖ２のＸ方向における長さＬ２は、第１空隙ｖ１のＸ方向における長さＬ１よりも短い。例えば、第２空隙ｖ２のＺ方向における長さＬ４は、第１空隙ｖ１のＺ方向における長さＬ３よりも短い。
【００４２】
半導体記憶装置１００ｖの製造方法について説明する。
図３に示す工程において、例えば、物理気相成長によって導電層ＷＬｐを形成する際に導電層ＷＬｐに空隙ｖ２が形成されることがある。このような場合、上述した半導体記憶装置１００の製造工程と同様の工程を経て、半導体記憶装置１００ｖは、製造される。
【００４３】
実施形態に係る半導体記憶装置の第１の変形例について説明する。
図１２は、本変形例に係る半導体記憶装置を例示する断面図である。
図１２に示すように、本変形例に係る半導体記憶装置１００ａには、構造体ＭＬ内に段差Ｓ１及びＳ２が存在する。段差Ｓ１は、第１積層体ＭＬｃと第２積層体ＭＬｐとの間であって、メモリ膜ＭＦと構造体ＭＬとの間にある。段差Ｓ２は、第１積層体ＭＬｃと第２積層体ＭＬｐとの間であって、絶縁部４１と構造体ＭＬとの間にある。その他の構成は、上述した実施形態と同様である。
【００４４】
本変形例に係る半導体記憶装置１００ａの製造方法について説明する。
図１３〜図２０は、本変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
上述した実施形態と同様に、図２に示すように、基板１０上に積層体ＭＬａを形成する。
【００４５】
図１３に示すように、積層体ＭＬａに第１メモリホールＭＨ１を形成する。第１メモリホールＭＨ１は、積層体ＭＬａをＺ方向に貫通する。第１メモリホールＭＨ１は、基板１０に達する。積層体ＭＬａに第１スリットＳＴ１を形成する。例えば、第１スリットＳＴ１は、ＹＺ平面に沿って拡がる溝状である。第１スリットＳＴ１の底には、基板１０の上面の一部が露出する。
【００４６】
図１４に示すように、第１メモリホールＭＨ１内に犠牲膜ＭＨｓを設ける。第１スリットＳＴ１内に犠牲膜ＳＴｓを設ける。例えば、犠牲膜ＭＨｓは、ポリシリコンを含む材料によって形成される。例えば、犠牲膜ＳＴｓは、ポリシリコンを含む部材によって形成される。積層体ＭＬａ、犠牲膜ＭＨｓ及び犠牲膜ＳＴｓ上に第２積層体ＭＬｐを形成する。第２積層体ＭＬｐは、導電層ＷＬｐと絶縁層３２を交互に積層させることによって形成される。すなわち、積層体ＭＬａ、第１メモリホールＭＨ１及び第１スリットＳＴ１上にＺ方向に互いに離隔して並ぶ複数の導電層ＷＬｐを含む第２積層体ＭＬｐが形成される。これにより、基板１０上に積層体ＭＬａと第２積層体ＭＬｐを含む構造体ＭＬｂが形成される。
【００４７】
図１５に示すように、第２積層体ＭＬｐに第２メモリホールＭＨ２を形成する。第２メモリホールＭＨ２は、犠牲膜ＭＨｓ上（すなわち、第１メモリホールＭＨ１上）に形成される。
【００４８】
第２メモリホールＭＨ２を介して、犠牲膜ＭＨｓに対してウエットエッチングを行う。これにより、図１６に示すように、第１メモリホールＭＨ１内から犠牲膜ＭＨｓが除去される。第２メモリホールＭＨ２は、第１メモリホールＭＨ１とつながる。これにより、構造体ＭＬｂに第１メモリホールＭＨ１及び第２メモリホールＭＨ２を含むメモリホールＭＨが形成される。
【００４９】
このとき、メモリホールＭＨにおける積層体ＭＬａと第２積層体ＭＬｐとの間において、段差Ｓ１が形成される。この段差Ｓ１は、例えば、第１メモリホールＭＨ１と第２メモリホールＭＨ２とがＺ方向と直交する方向にずれて形成された場合に形成される。
【００５０】
図１７に示すように、メモリホールＭＨの側壁にメモリ膜ＭＦを形成する。メモリ膜ＭＦの内側にカバー膜２１ａを形成する。ＲＩＥなどの異方性エッチングによって、メモリホールＭＨの底に形成されたメモリ膜ＭＦ及びメモリホールＭＨの底に形成されたカバー膜２１ａを除去する。メモリホールＭＨ内に半導体膜２１ｂを形成する。カバー膜２１ａと半導体膜２１ｂとは一体となり、半導体膜２１となる。
【００５１】
メモリホールＭＨ内をシリコン酸化膜などの絶縁材料で埋め込む。これにより、メモリホールＭＨ内にコア絶縁膜２２が形成される。これにより、メモリホールＭＨ内に、半導体膜２１及びコア絶縁膜２２を含むピラーＳＰが形成される。
【００５２】
図１８に示すように、第２積層体ＭＬｐに第２スリットＳＴ２を形成する。例えば、第２スリットＳＴ２は、ＹＺ平面に沿って拡がる溝状である。第２スリットＳＴ２は、犠牲膜ＳＴｓ上（すなわち、第１スリットＳＴ１上）に形成される。
【００５３】
第２スリットＳＴ２を介して、犠牲膜ＳＴｓに対してウエットエッチングを施す。これにより、図１９に示すように、第１スリットＳＴ１内から犠牲膜ＳＴｓが除去される。第２スリットＳＴ２と第１スリットＳＴ１とはつながる。これにより、構造体ＭＬｂに第１スリットＳＴ１と第２スリットＳＴ２を含むスリットＳＴが形成される。このとき、スリットＳＴ内における第２積層体ＭＬｐと第１積層体ＭＬｃとの間において、段差Ｓ２が形成される。この段差Ｓ２は、例えば、第１スリットＳＴ１と第２スリットＳＴ２とがＺ方向と直交する方向にずれて形成された場合に形成される。
【００５４】
次に、スリットＳＴに供給されるエッチング剤によって犠牲層ＷＬａを除去する。図２０に示すように、スリットＳＴを介して、犠牲層ＷＬａが除去された空間に空隙含有導電層ＷＬｃを形成する。例えば、空隙含有導電層ＷＬｃは、化学気相成長によって形成される。空隙含有導電層ＷＬｃの内部には第１空隙ｖ１がある。空隙含有導電層ＷＬｃは、導電層ＷＬｐが持つ応力とは方向が異なる応力を持つ。例えば、空隙含有導電層ＷＬｃは、引張応力を持つ。これにより、積層体ＭＬａは第１積層体ＭＬｃとなる。これにより、構造体ＭＬｂは、第１積層体ＭＬｃ及び第２積層体ＭＬｐを含む構造体ＭＬとなる。
【００５５】
スリットＳＴの側壁に絶縁部４１を形成する。絶縁部４１は、例えばシリコン酸化物を含む材料を用いて形成される。スリットＳＴ内をタングステンなどの導電材料で埋め込む。これにより、スリットＳＴ内に配線部ＬＩを形成する。
【００５６】
その後、図１２に示すように、上述した実施形態と同様に、絶縁膜５１、プラグ６１及びビット線ＢＬを形成する。
以上の工程により、本変形例に係る半導体記憶装置１００ａは製造される。
【００５７】
本変形例においては、積層体ＭＬａと第２積層体ＭＬｐにそれぞれ別の工程でメモリホール（第１メモリホールＭＨ１及び第２メモリホールＭＨ２）が形成される。これにより、一括でメモリホールを形成する場合よりもホールの形成が容易になる。
【００５８】
実施形態の第２の変形例について説明する。
図２１は、本変形例に係る半導体記憶装置を例示する断面図である。
本変形例に係る半導体記憶装置１００ｂにおいては、基板１０上に複数の導電層ＷＬｐを含む第２積層体ＭＬｐが設けられている。第２積層体ＭＬｐ上に複数の空隙含有導電層ＷＬｃが設けられている。つまり、半導体記憶装置１００における第２積層体ＭＬｐと第１積層体ＭＬｃのＺ方向における位置関係が逆になっている。その他の工程は、実施形態と同様である。本変形例に係る半導体記憶装置１００ｂは、半導体記憶装置１００の製造方法において、積層体ＭＬａと第２積層体ＭＬｐの形成の順を逆にすることで製造することができる。
【００５９】
本変形例においては、実施形態と同様に、構造体ＭＬが引張応力を持つ空隙含有導電層ＷＬｃと圧縮応力を持つ導電層ＷＬｐとを含む。これにより、例えば、基板１０が歪むことを抑制することができる。
【００６０】
メモリ膜ＭＦの具体的な１つの例について説明する。
図２２（ａ）及び図２２（ｂ）は、半導体記憶装置の一部を例示する模式的な断面図である。
図２２（ｂ）は、図２２（ａ）に示すＣ１−Ｃ２線による断面を例示する断面図である。
図２２（ａ）に示すように、ピラーＳＰと積層体ＭＬとの間には、メモリ膜ＭＦが設けられている。メモリ膜ＭＦは、例えば、外側膜２３ａ、内側膜２３ｂ及び中間膜２３ｃと、を含む。
【００６１】
外側膜２３ａは、ピラーＳＰと構造体ＭＬとの間に設けられている。内側膜２３ｂは、ピラーＳＰと外側膜２３ａとの間に設けられている。中間膜２３ｃは、外側膜２３ａと内側膜２３ｂとの間に設けられている。
【００６２】
外側膜２３ａは、例えばブロック絶縁膜である。内側膜２３ｂは、例えば、トンネル絶縁膜である。中間膜２３ｃは、例えば、電荷蓄積膜である。
【００６３】
外側膜２３ａは及び内側膜２３ｂは、例えばシリコン酸化物を含む。中間膜２３ｃは、例えばシリコン窒化物を含む。
【００６４】
例えば、メモリ膜ＭＦは、メモリホールＭＨ内に外壁膜２３ａ、中間膜２３ｃ及び内壁膜２３ｂをこの順で積層することにより形成される。
【００６５】
実施形態によれば、動作特性を向上可能な半導体記憶装置及びその製造方法を提供できる。
【００６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６７】
１０…基板、２１…半導体膜、２１ａ…カバー膜、２１ｂ…半導体膜、２２…コア絶縁膜、３２…絶縁層、４１…絶縁部、５１…絶縁膜、６１…プラグ、１００、１００ｖ、１００ａ、１００ｂ…半導体記憶装置、ＢＬ…ビット線、ＬＩ…配線部、ＭＦ…メモリ膜、ＭＨ…メモリホール、ＭＨ１…第１メモリホール、ＭＨ２…第２メモリホール、ＭＬ、ＭＬｂ…構造体、ＭＬａ…積層体、ＭＬｃ…第１積層体、ＭＬｐ…第２積層体、Ｓ１、Ｓ２…段差、ＳＰ…ピラー、ＳＴ…スリット、ＳＴ１…第１スリット、ＳＴ２…第２スリット、ＷＬａ…犠牲層、ＭＨｓ、ＳＴｓ…犠牲膜、ＷＬｃ…空隙含有導電層、ＷＬｐ…導電層、２３ａ…外側膜、２３ｂ…内側膜、２３ｃ…中間膜、ｖ１…第１空隙、ｖ２…第２空隙
【図１】
2017120832.tif 000003
【図２】
2017120832.tif 000004
【図３】
2017120832.tif 000005
【図４】
2017120832.tif 000006
【図５】
2017120832.tif 000007
【図６】
2017120832.tif 000008
【図７】
2017120832.tif 000009
【図８】
2017120832.tif 000010
【図９】
2017120832.tif 000011
【図１０】
2017120832.tif 000012
【図１１】
2017120832.tif 000013
【図１２】
2017120832.tif 000014
【図１３】
2017120832.tif 000015
【図１４】
2017120832.tif 000016
【図１５】
2017120832.tif 000017
【図１６】
2017120832.tif 000018
【図１７】
2017120832.tif 000019
【図１８】
2017120832.tif 000020
【図１９】
2017120832.tif 000021
【図２０】
2017120832.tif 000022
【図２１】
2017120832.tif 000023
【図２２】
2017120832.tif 000024