(57)【要約】【課題】  トレンチゲートにおけるゲート絶縁層の信頼性を向上できる半導体装置を提供する。【解決手段】  半導体装置が、第１導電型の第１半導体層１０２と、第２導電型の第２半導体層１１８，１０３，１１５と、ゲートトレンチとダミートレンチの間に位置する第１導電型の第３半導体層１１４と、第３半導体層内に位置する第２導電型の第４半導体層１１２と、ダミートレンチのゲートトレンチが位置する側とは反対側に位置する第１導電型の第５半導体層１１６と、第１半導体層と接続される第１主電極１０１と、第３半導体層および第４半導体層と接続される第２主電極１０４と、ゲートトレンチにおいて設けられるゲート電極１０７と、ダミートレンチにおいて設けられかつ第２主電極と電気的に接続されるダミーゲート電極１１０と、第５半導体層とダミートレンチの間に位置する第２導電型の第６半導体層１１７とを備える。【選択図】図１
2017120801.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に隣接する第２導電型の第２半導体層と、
前記第２半導体層の両側の内、前記第１半導体層が位置する側とは反対側に位置するゲートトレンチおよびダミートレンチと、
前記ゲートトレンチと前記ダミートレンチの間に位置し、前記第２半導体層に隣接する第１導電型の第３半導体層と、
前記第３半導体層内に位置する第２導電型の第４半導体層と、
前記ダミートレンチの両側の内、前記ゲートトレンチの位置する側とは反対側に位置する第１導電型の第５半導体層と、
前記第１半導体層と電気的に接続される第１主電極と、
前記第３半導体層および前記第４半導体層と電気的に接続される第２主電極と、
前記ゲートトレンチにおいて、ゲート絶縁層を介して、前記第２半導体層、前記第３半導体層および前記第４半導体層に跨って設けられるゲート電極と、
前記ダミートレンチにおいて、ダミートレンチ絶縁層を介して設けられると共に、前記第２主電極と電気的に接続されるダミーゲート電極と、
前記第２半導体層よりも不純物濃度が高く、前記第５半導体層と前記ダミートレンチの間に位置する第２導電型の第６半導体層と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第６半導体層は、前記ダミートレンチの表面に接することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置おいて、
前記第６半導体層は、前記第５半導体層に接することを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２半導体層の一部が、前記第５半導体層と前記第６半導体層の間に介在することを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第２半導体層の一部が、前記ダミートレンチと前記第６半導体層の間に介在することを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２半導体層の一部が、前記第５半導体層と前記第６半導体層の間と、前記ダミートレンチと前記第６半導体層の間に介在することを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記第６半導体層は、前記第５半導体層に接することを特徴とする半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記第６半導体層は、前記第５半導体層の底部を覆うことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、さらに、
前記第２半導体層は、前記第１半導体層に隣接する第１領域と、前記第１領域および前記第３半導体層に接する第２領域と、備え、
前記第２領域の不純物濃度は、前記第２領域における前記第２領域との接触部における不純物濃度よりも不純物濃度が高いことを特徴とする半導体装置。
【請求項１０】
一対の直流端子と、
交流の相数に等しい個数の複数の交流端子と、
前記一対の直流端子と前記複数の交流端子の間に接続される複数のスイッチング素子と、
を備える電力変換装置において、
前記スイッチング素子を請求項１に記載された半導体装置とすることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いる電力変換装置に係り、特に、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置およびそれを用いる電力変換装置に関する。
【背景技術】
【０００２】
ＩＧＢＴは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナー、電子レンジ、自動車等の小中電力変換装置から、鉄道、発電機や製鉄所のインバータ等、大電力変換装置まで幅広く用いられている。
【０００３】
ＩＧＢＴには、これら電力変換装置の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時に電力変換装置の寿命に至るまでの期間において、ＩＧＢＴの破壊や特性の劣化が発生しないことが要求されている。
【０００４】
このような要求に対し、特許文献１に記載の従来技術が知られている。
【０００５】
本従来技術においては、ダミーゲート（ＤＧ）がトレンチゲート（ＴＧ）を挟むように設けられ、ダミーゲートはエミッタ電極（ＥＭＴ）に接続される。これにより、スイッチング時にｐ型ウェル層（ＰＷ）の電位が変動してもダミーゲートＤＧがトレンチゲートＴＧ周辺の電位を固定するためスイッチングノイズが低減される。また、本従来技術においては、ダミーゲート底部の電界集中を緩和するために、ダミーゲートのトレンチよりも深いｐ型ウェル層が設けられる。このｐ型ウェル層は、ダミーゲートから離して設けられ、ダミーゲートの側面はｎ型ドリフト層（ＮＤ）と接する。これにより、ダミーゲートの電位がｐ型ウェル層の電位の影響を受けにくくなり、トレンチゲートＴＧの電位が安定しスイッチングノイズを低減できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１２０８０９号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、上記従来技術によるＩＧＢＴには、以下で述べるような課題がある。
【０００８】
図７は、上記従来技術によるＩＧＢＴの縦方向断面を示す。また、図８Ａ〜Ｂは、図７のＩＧＢＴのターンオフ状態のシミュレーション結果であり、それぞれ、ターンオフ波形およびターンオフ中（図８Ａ中、ｔ＝１．５μｓ）のインパクトイオン化率分布を示す。なお、本シミュレーションにおいては、ターンオフするコレクタ電流を定格電流の２倍としている。
【０００９】
図８Ｂが示すように、定格値を超えるような大きなコレクタ電流をターンオフすると、ダミートレンチ下よりもトレンチゲート下の方が、電界が強く、キャリアの発生量も多い。これは、トレンチゲート下の電界強度が強くなり、ゲート酸化膜の直下でダイナミックアバランシェが起きるためである。このようにゲート酸化膜の直近でダイナミックアバランシェがおきると、アバランシェにより発生したキャリアがゲート酸化膜に注入されるため、ゲート酸化膜の信頼性が低下したり、ゲート酸化膜中に電荷が蓄積してＩＧＢＴの特性が劣化したりする。
【００１０】
そこで、本発明は、トレンチゲートにおけるゲート絶縁層の信頼性を向上することができる半導体装置およびそれを用いる電力変換装置を提供する。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明による半導体装置は、第１導電型の第１半導体層と、第１半導体層に隣接する第２導電型の第２半導体層と、第２半導体層の両側の内、第１半導体層が位置する側とは反対側に位置するゲートトレンチおよびダミートレンチと、ゲートトレンチとダミートレンチの間に位置し、第２半導体層に隣接する第１導電型の第３半導体層と、第３半導体層内に位置する第２導電型の第４半導体層と、ダミートレンチの両側の内、ゲートトレンチの位置する側とは反対側に位置する第１導電型の第５半導体層と、第１半導体層と電気的に接続される第１主電極と、第３半導体層および第４半導体層と電気的に接続される第２主電極と、ゲートトレンチにおいて、ゲート絶縁層を介して、第２半導体層、第３半導体層および第４半導体層に跨って設けられるゲート電極と、ダミートレンチにおいて、ダミートレンチ絶縁層を介して設けられると共に、第２主電極と電気的に接続されるダミーゲート電極と、第２半導体層よりも不純物濃度が高く、第５半導体層とダミートレンチの間に位置する第２導電型の第６半導体層と、を備える。
【００１２】
また、本発明による電力変換装置は、一対の直流端子と、交流の相数に等しい個数の複数の交流端子と、一対の直流端子と複数の交流端子の間に接続される複数のスイッチング素子と、を備え、スイッチング素子を上記本発明による半導体装置とする。
【発明の効果】
【００１３】
本発明によれば、第２半導体層よりも不純物濃度が高く、第５半導体層とダミートレンチの間に位置する第２導電型の第６半導体層によって、ダミートレンチに電界を集中させる。これにより、ゲートトレンチにおけるダイナミックアバランシェのストレスが緩和されるので、ゲート絶縁層の信頼性が向上する。このため、半導体装置を用いる電力変換装置の信頼性が向上する。
【００１４】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１である半導体装置のアクティブ領域の縦方向断面図である。
【図２Ａ】実施例１のＩＧＢＴのターンオフ状態のシミュレーション結果であるターンオフ波形を示す。
【図２Ｂ】実施例１のＩＧＢＴのターンオフ状態のシミュレーション結果であるインパクトイオン化率分布を示す。
【図３】実施例１の変形例である半導体装置のアクティブ領域の縦方向断面図である。
【図４】実施例１の変形例である半導体装置のアクティブ領域の縦方向断面図である。
【図５】本発明の実施例２である半導体装置のアクティブ領域の縦方向断面図である。
【図６】本発明の実施例３である半導体装置のアクティブ領域の縦方向断面図である。
【図７】従来技術によるＩＧＢＴの縦方向断面を示す。
【図８Ａ】図７のＩＧＢＴのターンオフ状態のシミュレーション結果であるターンオフ波形を示す。
【図８Ｂ】図７のＩＧＢＴのターンオフ状態のシミュレーション結果であるインパクトイオン化率分布を示す。
【図９】本発明の実施例４である電力変換装置の回路構成を示す。
【発明を実施するための形態】
【００１６】
本発明による半導体装置は、第１導電型の第１半導体層と、第１半導体層に隣接する第２導電型の第２半導体層と、第２半導体層の両側の内、第１半導体層が位置する側とは反対側に位置するゲートトレンチおよびダミートレンチと、ゲートトレンチとダミートレンチの間に位置し、第２半導体層に隣接する第１導電型の第３半導体層と、第３半導体層内に位置する第２導電型の第４半導体層と、ダミートレンチの両側の内、ゲートトレンチの位置する側とは反対側に位置する第１導電型の第５半導体層と、第１半導体層と電気的に接続される第１主電極と、第３半導体層および第４半導体層と電気的に接続される第２主電極と、ゲートトレンチにおいて、ゲート絶縁層を介して、第２半導体層、第３半導体層および第４半導体層に跨って設けられるゲート電極と、ダミートレンチにおいて、ダミートレンチ絶縁層を介して設けられると共に、第２主電極と電気的に接続されるダミーゲート電極と、第２半導体層よりも不純物濃度が高く、第５半導体層とダミートレンチの間に位置する第２導電型の第６半導体層と、を備える。
【００１７】
なお、後述する実施例において、第１半導体層、第２半導体層、第３半導体層、第４半導体層、第５半導体層、第６半導体層は、それぞれ、ｐコレクタ層１０２、ｎバッファ層１１８とｎ−ドリフト層１０３とｎバリア層１１５からなるｎ型半導体層、ｐベース層１１４、ｎ＋エミッタ層１１３、ｐウェル層１１６、ｎ電界集中層１１７である。従って、第１導電型および第２導電型は、それぞれ、ｐ型およびｎ型である。また、第１主電極、第２主電極は、それぞれ、コレクタ電極１０１、エミッタ電極１０４である。
【００１８】
以下、本発明の実施例について、図面を用いて説明する。なお、各図において、参照番号が同一のものは同一の構成要件あるいは類似の機能を備えた構成要件を示している。また、以下の記載において、ｐ−，ｐ，ｐ＋は、半導体層の導電型がｐ型であることを表し、かつ、この順に、相対的に不純物濃度が高いことを示す。ｎ−，ｎ，ｎ＋は、半導体層の導電型がｎ型であることを表し、かつ、この順に、相対的に不純物濃度が高いことを示す。
【００１９】
各実施例のＩＧＢＴの各半導体層を構成する半導体材料は、シリコン（Ｓｉ）が好ましい。また、各絶縁層を構成する材料は、シリコン酸化膜が好ましい。但し、これらの材料には限定されず、例えば、半導体材料は、シリコンカーバイド（ＳｉＣ）などでも良い。
【実施例１】
【００２０】
図１は、本発明の実施例１である半導体装置のアクティブ領域の縦方向断面図である。なお、本半導体装置は縦型のｎチャネルＩＧＢＴである。
【００２１】
本図１が示すように、ｐコレクタ層１０２はｎバッファ層１１８と縦方向で接し、両半導体層はｐｎ接合を構成する。ｎバッファ層１１８は、この半導体層よりも不純物濃度が低いｎ−ドリフト層１０３と縦方向で接する。
【００２２】
ｎ−ドリフト層１０３の縦方向両側の内、ｐコレクタ層１０２およびｎバッファ層１１８が位置する側とは反対側には、横方向で互いに隣り合うゲートトレンチ１０５およびダミートレンチ１０６が設けられる。すなわち、ｎ−ドリフト層１０３の縦方向両側の内、一方の側にｐコレクタ層１０２およびｎバッファ層１１８が位置し、他方の側にゲートトレンチ１０５およびダミートレンチ１０６が位置する。ゲートトレンチ１０５内には、ゲート絶縁層１０９を介してゲート電極１０７が設けられ、ダミートレンチ１０６内には、ダミートレンチ絶縁層１１１を介してダミートレンチ電極１１０が設けられる。
【００２３】
ゲートトレンチ１０５とダミートレンチ１０６の間の半導体領域において、ｎバリア層１１５がｎ−ドリフト層１０３に縦方向で接する。さらに、ｎバリア層１１５にｐベース層１１４が接し、両半導体層はｐｎ接合を構成する。なお、ｎバリア層１１５はｐコレクタ層１０２から注入されるホールの障壁となるので、ホール蓄積効果によりオン電圧が低減される。
【００２４】
なお、ｎバッファ層およびｎ−ドリフト層１０３を含むｎ型半導体領域と、ｎバリア層１１５からなるｎ型半導体領域は一つのｎ型半導体層を構成するが、ｎバッファ層１１８を設けずに、ｐコレクタ層１０２とｎ−ドリフト層１０３が接するようにしても良い。また、ｎバリア層１１５を設けずに、ｎ−ドリフト層１０３とｐベース層１１４が接するようにしても良い。さらに、ｎバッファ層１１８およびｎバリア層１１５を設けずに、ｎ−ドリフト層１０３がｐコレクタ層１０２およびｐベース層１１４に接するようにしても良い。
【００２５】
ｐベース層１１４内には、ｎ＋エミッタ層１１２が、ゲートトレンチ１０５の深さ方向の側壁表面に接するように設けられる。また、ｐベース層１１４内には、ｐ＋コンタクト層１１３が、ダミートレンチ１０６の深さ方向の側壁表面に接するように設けられる。
【００２６】
ダミートレンチ１０６の横方向両側の内、ゲートトレンチ１０５およびｐベース層１１４が位置する側とは反対側においてダミートレンチ１０６に隣接する半導体領域（図中のフローティング領域）には、ｐウェル層１１６が設けられる。ｐウェル層１１６の深さは、ダミートレンチ１０６の底部の深さよりも深い。これにより、ゲートトレンチ１０５の底部およびダミートレンチ１０６の底部における電界集中が緩和される。また、ｐウェル層１１６は、フローティング領域の中央部に位置し、ダミートレンチ１０６の深さ方向の側壁表面からは、横方向に離れている。
【００２７】
ダミートレンチ１０６とｐウェル層１１６の間に位置するｎ−ドリフト層１０３の一部内には、ｎ電界集中層１１７が、ダミートレンチ１０６の深さ方向の側壁表面に接するように設けられる。
【００２８】
なお、本実施例１において、ｐウェル層１１６とｎ電界集中層１１７の間には、ｎ−ドリフト層１０３の一部が介在する。このように、ｐウェル層１１６がダミートレンチ１０６から離れているので、ダミーゲート電極の電位がｐウェル層１１６の電位の影響を受けにくくなる。
【００２９】
コレクタ電極１０１は、ｐコレクタ層１０２の露出表面に低抵抗に接触することによって、ｐコレクタ層１０２と電気的に接続される。エミッタ電極１０４は、ｎ＋エミッタ層１１２の露出表面に低抵抗に接触することにより、ｎ＋エミッタ層１１２と電気的に接続される。さらに、エミッタ電極１０４は、ｐ＋コンタクト層１１３の露出表面に低抵抗で接触することにより、ｐ＋コンタクト層１１３およびｐベース層１１４と電気的に接続される。
【００３０】
ゲート電極１０７は、ゲートトレンチ１０５の深さ方向の側壁に沿って、ｎバリア層１１５、ｐベース層１１４およびｎ＋エミッタ層１１２に跨って設けられる。ダミートレンチ電極１１０は、ダミートレンチ１０６の深さ方向の側壁に沿って、ｎバリア層１１５、ｐベース層１１４およびｐ＋コンタクト層１１３に跨って設けられる。ダミートレンチ電極１１０は、ゲート電極１０７とは分離されており、図示されていないがエミッタ電極１０４と電気的に接続される。ゲート電極１０７、ダミートレンチ電極１１０およびフローティング領域と、エミッタ電極１０４との間には、層間絶縁膜となる絶縁層１０８が介在する。
【００３１】
なお、本実施例１においては、ｐウェル層１１６は電気的にフローティング状態にあるが、ＩＧＢＴの誤動作防止のためにｐウェル層１１６の一部をエミッタ電極１０４と電気的に接続しても良い。
【００３２】
本実施例１は、図１中の１セルからなる単位の構成を有する。図１は、１チップ中における複数個の単位の構成の内、横方向に並ぶ３個を示している。１チップ中における単位の構成の個数、すなわちセル数は、ＩＧＢＴの電流容量に応じて設定される。
【００３３】
ここで、単位の構成（１セル）は、一個のゲートトレンチ１０５を含む１個の主トレンチゲート（後述）と、主トレンチゲートの横方向両側に位置する２個のダミーゲート（後述）と、１個の主トレンチゲートと２個のダミーゲートの間に位置する２個の導通領域（後述）と、２個のダミーゲートにおける導通領域の反対側に位置する２個のフローティング領域におけるｐウェル層１１６の中央までの領域からなる。また、主トレンチゲートは、ゲートトレンチ１０５のほか、ゲート電極１０７およびゲート絶縁層１０９を含み、ダミートレンチゲートは、ダミートレンチ１０６、ダミートレンチ電極１１０およびダミートレンチ絶縁層１１１を含む。さらに、導通領域は、ｐコレクタ層１０２、ｎバッファ層１１８、ｎ−ドリフト層１０３、ｎバリア層１１５、ｐベース層１１４、ｎ＋エミッタ層１１２、ｐ＋コンタクト層１１３からなる半導体領域である。また、フローティング領域は、ｐコレクタ層１０２、ｎバッファ層１１８、ｎ−ドリフト層１０３、ｐウェル層１１６およびｎ電界集中層１１７からなる半導体領域である。各半導体層については、上述した通りである。なお、本実施例１において、ｐウェル層１１６は、フローティング領域の中央部に位置する。
【００３４】
本実施例１のＩＧＢＴにおいては、公知のＩＧＢＴと同様に、ゲート電極１０７とエミッタ電極１０４の間に与えるゲート信号電圧により、コレクタ電極１０１とエミッタ電極１０８間に流れる主電流がオン・オフ制御される。
【００３５】
本実施例１においては、上述のように、ダミートレンチ１０６とｐウェル層１１６の間に位置する、ｎ−ドリフト層１０３よりも不純物濃度の高いｎ電界集中層１１７により、ダミートレンチ１０６に電界を集中させている。これにより、ダミートレンチ１０７においてダイナミックアバランシェを発生させる。ここで、ダミートレンチ絶縁層１１１は、ダミートレンチ電極１１０がエミッタ電極１０４と電気的に接続されているため、ゲート信号電圧が印加されるゲート絶縁層１０６に比べて電圧ストレスが小さい。そのため、ダミートレンチ絶縁層１１１は、ダイナミックアバランシェによるストレスを受けても、素子特性に及ぼす影響がゲート絶縁層１０６よりも小さい。従って、ダミートレンチ１０７においてダイナミックアバランシェを発生させることにより、ゲート絶縁層１０６が受けるダイナミックアバランシェのストレスが緩和され、ゲート絶縁層１０６の劣化が抑制される。これにより、ＩＧＢＴの信頼性が向上する。
【００３６】
なお、本実施例１においては、ｎ電界集中層１１７が、ダミートレンチ１０６の深さ方向の側壁表面に接するように設けられる。すなわち、ｎ電界集中層１１７がダミートレンチ１０６に近接している。このため、確実に、ダミートレンチ１０６においてダイナミックアバランシェを起こすことができる。
【００３７】
図２Ａ〜Ｂは、実施例１のＩＧＢＴのターンオフ状態のシミュレーション結果であり、それぞれ、ターンオフ波形およびターンオフ中（図２Ａ中、ｔ＝１．５μｓ）のインパクトイオン化率分布を示す。なお、本ミュレーションにおいては、先述の図８Ａ〜Ｂに示すシミュレーションと同様に、ターンオフするコレクタ電流を定格電流の２倍としている。
【００３８】
図２Ａに示すように、ターンオフ波形は、図８に示す従来ＩＧＢＴのターンオフ波形と同等である。
【００３９】
図２Ｂに示すように、実施例１のＩＧＢＴでは、ダイナミックアバランシェが起きる領域が、ゲートトレンチ１０５下とダミートレンチ１０６下とに分散されている。このため、トレンチゲート下の電界とキャリア発生量が軽減し、トレンチゲート下よりもむしろダミートレンチ下の方が、電界とキャリア発生量が大きい。
【００４０】
上記のように、本実施例１によれば、ダミートレンチ１０６とｐウェル層１１６の間にｎ電界集中層１１６を設けることによって、ゲート絶縁層１０９に対するダイナミックアバランシェのストレスが緩和されるので、素子特性に対するゲート絶縁層１０９の信頼性を向上することができる。
【００４１】
図３は、実施例１の一変形例である半導体装置のアクティブ領域の縦方向断面図である。本変形例においては、ｎ電界集中層１１７が、ダミートレンチ１０６の側壁表面から離れ、ｐウェル層１１６に接する。このため、ｎ電界集中層１１７とダミートレンチ１０６との間に、ｎ−ドリフト層１０３の一部が介在する。
【００４２】
図４は、実施例１の他の変形例である半導体装置のアクティブ領域の縦方向断面図である。本変形例においては、ｎ電界集中層１１７が、ダミートレンチ１０６の側壁表面およびｐウェル層１１６から離れている。このため、ｎ電界集中層１１７とダミートレンチ１０６との間、並びにｎ電界集中層１１７とｐウェル層１１６との間に、ｎ−ドリフト層１０３の一部が介在する。
【００４３】
図３および４の各変形例においても、ダミートレンチ１０６とｐウェル層１１６の間にｎ電界集中層１１７が設けられるので、実施例１と同様に、ゲート絶縁層１０９の信頼性を向上することができる。
【００４４】
なお、ダミートレンチ１０６とｐウェル層１１６の間におけるｎ電界集中層１１７の位置は、ＩＧＢＴに要求される素子特性や信頼性、適用される製造プロセスなどに応じて、適宜設定することができる。
【００４５】
また、本実施例１並びに各変形例において、ｎ電界集中層１１７は、ｐコレクタ層１０２、ｎバッファ層１１８、ｎ−ドリフト層１０３、ｎバリア層１１５、ｐベース層１１４、ｎ＋エミッタ層１１２、ｐ＋コンタクト層１１３、ｐウェル層１１６およびｎ電界集中層１１７からなる半導体領域における、エミッタ電極１０４に対向する表面から、ダミートレンチ１０６の深さ方向に向かって延びている。このため、ｎ電界集中層１１７は、半導体基板に不純物を導入する通常の不純物拡散方法によって形成することができる。なお、このような構成に限らず、ｎ電界集中層１１７は、ｎ−ドリフト層１０３内に埋め込まれていても良い。
【００４６】
また、本実施例１によれば、ｎバリア層１１５によりホール蓄積量が増えても、ダイナミックアバランシェによるゲート絶縁層１０９の劣化が抑制できる。従って、オン電圧に影響を与えずに、ＩＧＢＴの信頼性を向上することができる。
【実施例２】
【００４７】
図５は、本発明の実施例２である半導体装置のアクティブ領域の縦方向断面図である。以下、主に、実施例１と異なる点について説明する。
【００４８】
実施例２においては、実施例１と異なり、ｎ電界集中層１１７がダミートレンチ１０６とｐウェル層１１６の両者に接している。すなわち、ｎ電界集中層１１７は、ダミートレンチ１０６の深さ方向の側壁表面からｐウェル層１１６まで連続的に設けられる。
【００４９】
本実施例２においても、ダミートレンチ１０６とｐウェル層１１６の間にｎ電界集中層１１７が設けられるので、実施例１と同様に、ゲート絶縁層１０９の信頼性を向上することができる。また、本実施例２によれば、ｐウェル層１１６とｎ電界集中層１１７の間や、ダミートレンチ１０６とｎ電界集中層１１７の間に、ｎ−ドリフト層１０３が介在しないので、ダミートレンチ１０６とｐウェル層１１６の間の寸法を低減できる。従って、１チップ当たりのＭＯＳチャネルの密度を増加することができるので、飽和電流を増加し、オン状態での電力損失を低減することができる。
【実施例３】
【００５０】
図６は、本発明の実施例３である半導体装置のアクティブ領域の縦方向断面図である。以下、主に、実施例１と異なる点について説明する。
【００５１】
実施例３においては、実施例１と異なり、ｎ電界集中層１１７が、ｐウェル１１６層に接すると共に、ｐウェル層１１６の底部を覆っている。
【００５２】
本実施例によれば、ダミートレンチ１０６とｐウェル層１１６の間にｎ電界集中層１１７が設けられるので、実施例１と同様に、ゲート絶縁層１０９の信頼性を向上することができる。さらに、ダミートレンチ１０６に加えて、ゲートトレンチ１０５から離れたｐウェル層１０６の底部にも電界を集中させることができるので、ゲート絶縁層１０９の信頼性を向上することができる。また、ｐウェル層１０６とｎ電界集中層１１７を同一マスクで形成することができるため、製造工程が簡略化され、コストを低減できる。
【実施例４】
【００５３】
図９は、本発明の実施例４である電力変換装置の回路構成を示す。
【００５４】
本実施例の電力変換装置は、一対の直流端子である正極端子Ｐおよび負極端子Ｎと、交流の相数と同数の交流端子であるＵ相端子Ｕ，Ｖ相端子Ｖ，Ｗ相端子Ｗを備える。さらに、正極端子Ｐおよび負極端子Ｎのいずれかと、交流端子Ｕ，Ｖ，Ｗのいずれかとの間には、６個のＩＧＢＴ１００１，１００２，１００３，１００４，１００５，１００６のいずれかが接続される。ＩＧＢＴ１００１，１００２，１００３，１００４，１００５，１００６には、それぞれ環流ダイオード２００１，２００２，２００３，２００４，２００５，２００６が並列に接続される。ここで、ＩＧＢＴとして、前述した実施例１〜３のいずれかが用いられる。
【００５５】
ＩＧＢＴ１００１〜１００６のゲートに与えられるゲート電圧信号によって、ＩＧＢＴ１００１〜１００６をオン・オフスイッチングすることにより、交流端子Ｕ，Ｖ，Ｗから入力される直流電力が交流電力に変換されて交流端子Ｕ，Ｖ，Ｗから出力されたり、交流端子Ｕ，Ｖ，Ｗから入力される交流電力が直流電力に変換されて正極端子Ｐおよび負極端子Ｎから出力されたりする。
【００５６】
本実施例の電力変換装置においては、半導体スイッチング素子として、本発明による半導体装置である実施例１〜３のＩＧＢＴを用いることにより、故障や異常動作が防止される。すなわち、電力変換装置の信頼性が向上する。
【００５７】
なお、本発明は前述した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。
【００５８】
例えば、各半導体層の導電型を反対導電型にして、ｐチャネル型のＩＧＢＴとしても良い。
【符号の説明】
【００５９】
１０１  コレクタ電極、１０２  ｐコレクタ層、１０３  ｎ−ドリフト層、
１０４  エミッタ電極、１０５  ゲートトレンチ、１０６  ダミートレンチ、
１０７  ゲート電極、１０８  絶縁層、１０９  ゲート絶縁層、
１１０  ダミートレンチ電極、１１１  ダミートレンチ絶縁層、
１１２  ｎ＋エミッタ層、１１３  ｐ＋コンタクト層、１１４  ｐベース層、
１１５  ｎバリア層、１１６  ｐウェル層、１１７  ｎ電界集中層、
１１８  ｎバッファ層、
１００１〜１００６  ＩＧＢＴ、２００１〜２００６  環流ダイオード、
Ｐ  正極端子、Ｎ  負極端子、Ｕ  Ｕ相端子、Ｖ  Ｖ相端子、Ｗ  Ｗ相端子。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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