(57)【要約】      （修正有）【課題】半導体層や基板へのダメージを抑制し、薄膜トランジスタの特性や均一性の低下を防止する。【解決手段】電界効果型トランジスタ（１０Ａ〜１０Ｃ）は、ゲート電極１２と、ゲート電極への電圧の印加に応じて電流を取り出すためのソース電極２４及びドレイン電極２５と、ソース電極とドレイン電極に接して配置され、ソース電極とドレイン電極の間にチャネルを形成する半導体層１９と、半導体層とゲート電極の間に位置するゲート絶縁膜１３としての第１絶縁層と、半導体層の表面の少なくとも一部を覆う第２絶縁層１７と、を有する。第２絶縁層は、ケイ素とアルカリ土類金属とを含有する金属酸化物を含有する。【選択図】図１
2017098536.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極への電圧の印加に応じて電流を取り出すためのソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極に接して配置され、前記ソース電極と前記ドレイン電極の間にチャネルを形成する半導体層と、
前記半導体層と前記ゲート電極の間に位置するゲート絶縁膜としての第１絶縁層と、
前記半導体層の表面の少なくとも一部を覆う第２絶縁層と、
を有し、
前記第２絶縁層は、ケイ素とアルカリ土類金属とを含有する酸化物を含有することを特徴とする電界効果型トランジスタ。
【請求項２】
前記第２絶縁層は、前記半導体層の少なくとも前記チャネルが形成される領域を覆う形状に加工されたエッチングストッパーレイヤであることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記第２絶縁層はエッチングにより所定の形状に加工されていることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
【請求項４】
前記半導体層は、前記基板の積層方向の上側表面で前記ソース電極及び前記ドレイン電極と接し、
前記第２絶縁層は、前記半導体層と前記ソース電極の接続界面の一部、及び前記半導体層と前記ドレイン電極の接続界面の一部に設けられていることを特徴とする請求項１〜３のいずれか１項に記載の電界効果型トランジスタ。
【請求項５】
前記第２絶縁層は、アルミニウムとボロンの少なくとも一方をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載の電界効果型トランジスタ。
【請求項６】
前記半導体層は、酸化物半導体で形成されていることを特徴とする請求項１〜５のいずれか１項に記載の電界効果型トランジスタ。
【請求項７】
駆動回路と、
前記駆動回路からの駆動信号に応じて光出力が制御される光制御素子と、
を有し、
前記駆動回路は、請求項１〜６のいずれか１項に記載の電界効果型トランジスタにより前記光制御素子を駆動することを特徴とする表示素子。
【請求項８】
前記光制御素子は、エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子、電気泳動素子、またはエレクトロウェッティング素子であることを特徴とする請求項７に記載の表示素子。
【請求項９】
複数の請求項７または８に記載の表示素子をマトリクス状に配置した表示部と、
前記表示素子の各々を個別に制御する表示制御装置と、
を有することを特徴とする表示装置。
【請求項１０】
請求項９に記載の表示装置と、
前記表示装置に画像データを供給する画像データ生成装置と、
を有するシステム。
【請求項１１】
半導体層を形成し、
前記半導体層の表面を覆って、ケイ素とアルカリ土類金属とを含有する酸化物を含有する絶縁層を形成し、
前記半導体層及び前記絶縁層を覆って導電層を形成し、
前記絶縁層をエッチングストッパとして前記導電層をエッチングして前記半導体層に接するソース電極とドレイン電極を形成する、
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項１２】
前記絶縁層をエッチングで第１の形状に加工し、
前記第１の形状に加工された前記絶縁層を前記エッチングストッパとして、前記導電層をエッチングすることを特徴とする請求項１１に記載の電界効果型トランジスタの製造方法。
【請求項１３】
前記絶縁層のエッチングの後に、前記半導体層をエッチングにて第２の形状に加工する、
工程をさらに有し、
前記ソース電極と前記ドレイン電極は、前記第２の形状に加工された前記半導体層の両端部で前記半導体層と接するように形成されることを特徴とする請求項１２に記載の電界効果型トランジスタの製造方法。
【請求項１４】
前記絶縁層のエッチングは、少なくともふっ化水素アンモニウム又はふっ化アンモニウム又はふっ化水素のうち一つ以上が含有したエッチング液、を用いて行うことを特徴とする請求項１２または１３に記載の電界効果型トランジスタの製造方法。
【請求項１５】
前記導電層のエッチングは、ドライエッチングであることを特徴とする請求項１１〜１４のいずれか１項に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタと、これを用いた表示素子、表示装置、及びシステムと、電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
ゲート電圧の印加によりオン・オフが切り替えられる電界効果型トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）としてアクティブマトリクス方式のディスプレイなどに適用されている。
【０００３】
ＴＦＴのチャネル領域を形成する半導体層に酸化物半導体を用いたボトムゲート型のトランジスタが開発されている。一般に、酸化物半導体は酸によるエッチング液に溶解されやすい。そのため、酸化物半導体上にソース及びドレイン電極をパターニングする際に酸を用いたウェットエッチングを行うことは困難であり、リフトオフ法が一般的に用いられている。しかし、リフトオフ法では高精細のパターニングが困難であり、生産性の歩留りが悪いという問題がある。
【０００４】
そこで、ボトムゲート型の薄膜トランジスタの作製時に、酸化物半導体の上に酸化シリコン（ＳｉＯｘ）や、酸窒化シリコン（ＳｉＯｘＮｙ）のエッチングストッパ層を設けてソース及びドレイン電極をエッチングする手法が提案されている（たとえば、特許文献１及び特許文献２参照）。
【０００５】
なお、酸化物半導体を用いた薄膜トランジスタを保護する保護層として、ケイ素（Ｓｉ）とアルカリ土類金属とを含有する複合金属酸化物を用いる構成が提案されている（たとえば、特許文献３参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように酸化物半導体層上に、酸化シリコン（ＳｉＯｘ）や酸窒化シリコン（ＳｉＯｘＮｙ）のエッチングストッパを形成すると、それらＳｉＯｘやＳｉＯｘＮｙは、後工程の加熱処理でクラック、剥離などが発生しやすいという問題があり、薄膜トランジスタの特性や均一性の低下の一因となる。
【０００７】
そこで、半導体層や基板へのダメージを抑制し、薄膜トランジスタの特性や均一性が低下することを防止する構成と手法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、実施形態では半導体層の表面に、ケイ素（Ｓｉ）とアルカリ土類金属とを含有する酸化物を含む層をウェット加工により配置する。
【０００９】
具体的には、本発明の第１の態様では、電界効果型トランジスタは、
ゲート電極と、
前記ゲート電極への電圧の印加に応じて電流を取り出すためのソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極に接して配置され、前記ソース電極と前記ドレイン電極の間にチャネルを形成する半導体層と、
前記半導体層と前記ゲート電極の間に位置するゲート絶縁膜としての第１絶縁層と、
前記半導体層の表面の少なくとも一部を覆う第２絶縁層と、
を有し、前記第２絶縁層は、ケイ素とアルカリ土類金属とを含有する酸化物を含有することを特徴とする。
【００１０】
第２の態様では、電界効果型トランジスタの製造方法は、
半導体層を形成し、
前記半導体層の表面を覆って、ケイ素とアルカリ土類金属とを含有する酸化物を含有する絶縁層を形成し、
前記半導体層及び前記絶縁層を覆って導電層を形成し、
前記絶縁層をエッチングストッパとして前記導電層をエッチングして前記半導体層に接するソース電極とドレイン電極を形成する、
ことを特徴とする。
【発明の効果】
【００１１】
上記構成と手法により、半導体層や基板へのダメージを抑制し、薄膜トランジスタの特性や均一性の低下を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態の電界効果型トランジスタの構成例を示す図である。
【図２】実施形態の電界効果型トランジスタの製造工程図である。
【図３】実施形態の電界効果型トランジスタの製造工程図である。
【図４】実施形態の電界効果型トランジスタの製造工程図である。
【図５】実施形態の電界効果型トランジスタの構成例を示す図である。
【図６】図１の電界効果型トランジスタを用いた表示装置の回路構成例を示す図である。
【図７】図６の表示装置の表示部で用いられる表示素子の回路図である。
【図８】図７の表示素子の構成例を示す概略断面図である。
【図９】図６の表示装置の表示部の別の回路構成例を示す図である。
【図１０】図９の表示部で用いられる表示素子の回路図である。
【図１１】図６の表示装置を用いたシステムの概略図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
図１は、実施形態の電界効果型トランジスタの構成例を示す図である。図１（Ａ）は、ボトムゲート型の電界効果型トランジスタ１０Ａを示し、図１（Ｂ）は、トップゲート型の電界効果型トランジスタ１０Ｂを示す。電界効果型トランジスタ１０Ａと１０Ｂを、適宜「電界効果型トランジスタ１０」と総称する。
【００１５】
電界効果型トランジスタ１０Ａ及び１０Ｂは、ゲート電極１２と、半導体層１９と、ゲート電極１２と半導体層１９の間に位置するゲート絶縁膜１３と、ソース電極２４及びドレイン電極２５と、半導体層１９の表面の少なくとも一部を覆う絶縁層１７を有する。
【００１６】
実施形態の特徴として、絶縁層１７は、ケイ素（Ｓｉ）とアルカリ土類金属とを含有する酸化物を含む層である。絶縁層１７は、エッチング（例えば、ウェットエッチング）により所定の形状にパターニングされている。絶縁層１７はまた、ソース電極２４とドレイン電極２５のエッチング時に、エッチングストッパとして機能する。
【００１７】
図１（Ａ）の電界効果型トランジスタ（以下、適宜「ＦＥＴ」と略称する）１０Ａは、基板１１と、基板１１上に形成されたゲート電極１２と、ゲート電極１２を覆うゲート絶縁膜１３と、ゲート絶縁膜１３上に形成された半導体層１９を有する。半導体層１９は、たとえば酸化物半導体で形成されている。半導体層１９のチャネル長（Ｌ）方向の両端にソース電極２４とドレイン電極２５が形成されている。
【００１８】
ＦＥＴ１０Ａは、チャネルの下方にゲート電極１２が位置するボトムゲート型のトランジスタである。また、半導体層１９の積層方向の上側に、チャネルを形成するソース電極２４とドレイン電極２５が位置するトップコンタクト型のトランジスタである。半導体層１９の表面領域のうち、少なくともソース電極２４とドレイン電極２５の間に延びる領域は、絶縁層１７に覆われている。
【００１９】
図１（Ｂ）のＦＥＴ１０Ｂは、基板１１上に形成された半導体層１９の、積層方向の上側にゲート絶縁膜１３を挟んでゲート電極１２が位置する。半導体層１９は、図１（Ａ）と同様に、たとえば酸化物半導体で形成されている。半導体層１９のチャネル方向の両端を覆ってソース電極２４とドレイン電極２５が形成されている。
【００２０】
ＦＥＴ１０Ａは、チャネルの上方にゲート電極１２が位置するトップゲート型のトランジスタである。また、半導体層１９の積層方向の上側に、チャネルを形成するソース電極２４とドレイン電極２５が位置するトップコンタクト型のトランジスタである。半導体層１９の表面領域のうち、少なくともソース電極２４とドレイン電極２５の間に延びる領域は、絶縁層１７に覆われている。
【００２１】
ＦＥＴ１０Ａ及びＦＥＴ１０Ｂにおいて、絶縁層１７はウェットエッチングにより加工されているので、半導体層１９や基板１１に対するダメージが軽減されている。また、絶縁層１７は、ソース電極２４とドレイン電極２５を形成する際のエッチングストッパとして用いることができ、半導体層１９や基板１１に対するダメージが抑制される。
【００２２】
さらに絶縁層１７は、ケイ素（Ｓｉ）とアルカリ土類金属とを含有する酸化物を含み、後工程で熱処理を経た後もクラックや剥離が生じにくい。
【００２３】
絶縁層１７としては、ケイ素（Ｓｉ）とアルカリ土類金属とを含有する酸化物を含んでいれば、特に制限はなく、下層の半導体層１９をエッチングダメージから保護できる限り、組成を適宜選択することができる。前記酸化物自体で絶縁層１７を形成してもよいし、アルミニウム（Ａｌ）やホウ素（Ｂ）などの他の元素を含んでいてもよい。また、溶媒の成分を含んでいてもよい。前記酸化物を含む材料を生成する際の溶媒としては、当業者が適切に選択することのできる任意の溶媒を用いることができる。
【００２４】
前記酸化物のうち、Ｓｉにより形成されるＳｉＯ２はアモルファス状態で形成される。アルカリ土類金属は、Ｓｉ−Ｏ結合を切断する働きを有し、アルカリ土類金属の組成比によって前記酸化物の比誘電率や線膨張整数を制御することができる。
【００２５】
アルカリ土類金属としては、例えば、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）などが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
【００２６】
前記酸化物にＡｌまたはＢが含まれる場合は、アモルファスＡｌ２Ｏ３やＢ２Ｏ３を形成して安定した絶縁層１７が得られる。アルカリ土類金属は、Ａｌ−Ｏ結合やＢ−Ｏ結合を切断する働きを有し、その組成比によって前記酸化物の比誘電率や線膨張係数を制御することができる。
【００２７】
図２〜図４は、電界効果型トランジスタ１０の製造工程図である。ＦＥＴ１０ＡとＦＥＴ１０Ｂは、半導体層１９を絶縁層１７で覆ってソース電極２４とドレイン電極２５を形成する点で共通するので、ＦＥＴ１０Ａの作製を例にとって説明する。
【００２８】
図２（Ａ）で、基板１１上にゲート電極１２と、ゲート電極１２を覆うゲート絶縁膜１３を形成する。
【００２９】
基板１１の、形状、構造、大きさ、材質に特に制限はなく、目的に応じて適宜選択することができる。基板１１は、一例として矩形のガラスまたはプラスチック基板である。ガラス材料に特に制限はなく、目的に応じて適宜選択することができ、例えば、無アルカリガラス、シリカガラスなどを用いることができる。プラスチックの材質にも特に制限はなく、目的に応じて適宜選択することができ、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）などを用いることができる。
【００３０】
基板１１は、表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄などの前処理が施されていてもよい。
【００３１】
ゲート電極１２を基板１１上に形成する。基板１１の全面に導電膜を形成し、所定の形状にパターニングする。導電膜の材料に特に制限はなく、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）等の金属または合金、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ；酸化インジウム・スズ）、ＡＴＯ（Ａｎｔｉｍｏｎｙ  Ｔｉｎ  Ｏｘｉｄｅ；アンチモン添加酸化スズ）等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などを用いることができる。
【００３２】
これらの導電材料の膜をスパッタ法、ディップコーティング法等により成膜後、フォトリソグラフィによってパターニングする。あるいは、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜してもよい。
【００３３】
ゲート電極の厚さは、目的に応じて適宜選択することができ、この例では２０ｎｍ〜１μｍ、好ましくは５０ｎｍ〜３００ｎｍである。
【００３４】
ゲート絶縁膜１３を、基板１１とゲート電極１２を覆って全面に形成する。ゲート絶縁膜１３は、例えば、ＳｉＯ２、ＳｉＮｘ等の量産に利用されている材料、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３等の高誘電率材料、ポリイミド（ＰＩ）やフッ素系樹脂等の有機材料などを用いることができる。
【００３５】
ゲート絶縁膜１３は、スパッタ、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）等の真空プロセスや、スピンコート、ダイコート、インクジェット等の溶液プロセス（印刷法）で形成することができる。ゲート絶縁膜１３の厚さは、目的に応じて適宜選択され、５０ｎｍ〜３μｍ、好ましくは１００ｎｍ〜１μｍである。
【００３６】
図２（Ｂ）で、酸化物半導体層１４とエッチングストッパ層１５を形成する。半導体の材料として、酸化物半導体の他、シリコン半導体や有機半導体を用いることができるが、この例では、酸化物半導体、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉ−Ｚ−Ｏ、Ｉｎ−Ｍｇ−Ｏ等を用いる。酸化物半導体層１４は、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、ＣＶＤ法、ＡＬＤ法等の真空プロセスや、ディップコーティング、スピンコート、ダイコート等の溶液プロセスで形成される。酸化物半導体層１４の平均厚さは、例えば５ｎｍ〜１μｍ、好ましくは１０ｎｍ〜０．５μｍである。
【００３７】
酸化物半導体層１４の上に、例えばスピンコートにより、エッチングストッパ層１５を形成する。エッチングストッパ層１５は、ケイ素（Ｓｉ）とアルカリ土類金属とを含有する酸化物を含むアモルファス層であり、ＡｌとＢの少なくとも一方を含んでもよい。エッチングストッパ層１５は、ＳｉＯ２、Ａｌ２Ｏ３、Ｂ２Ｏ３、ＢｅＯ、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＲａＯなどを含み、その膜厚は、１０ｎｍ〜１０００ｎｍ、好ましくは３０ｎｍ〜５００ｎｍである。スピンコート後に、８０〜１８０℃での乾燥と、２００〜４００℃の焼成を行う。乾燥により不要な水分を除去し、焼成により複合金属酸化物を生成する。
【００３８】
図２（Ｃ）で、エッチングストッパ層１５上の所定の位置に、フォトリソグラフィによる露光及び現像により、レジスト１６を形成する。レジスト１６をマスクとして用いて、ウェットエッチングにてエッチングストッパ層１５を所定の形状に加工する。レジスト１６は電界効果型トランジスタ１０Ａのチャネルに対応する位置に形成され、エッチングストッパ層１５は、チャネルを覆う形状に加工される。
【００３９】
ウェットエッチングのエッチング液は、エッチングストッパ層１５に対する選択比の高い溶液を用い、例えば、少なくともフッ化水素アンモニウム又はフッ化アンモニウム又はフッ化水素のうち一つ以上を含有したエッチング液を用いることができる。このようなエッチング液を用いることで、エッチングストッパ層１５と下層の酸化物半導体層１４に対する選択比の差を利用して、酸化物半導体層１４に対するダメージを抑制しつつ、エッチングストッパ層１５を加工することができる。
【００４０】
図２（Ｄ）で、レジスト１６を剥離し、洗浄する。これにより、酸化物半導体層１４上のチャネルを覆う位置に絶縁層１７が形成される。
【００４１】
図３（Ａ）で、基板１１上の所定の位置にレジスト１８を形成し、酸化物半導体層１４を希釈フッ酸液を用いて所定の形状に加工する。
【００４２】
図３（Ｂ）で、レジスト１８を剥離し、洗浄する。これにより、ゲート絶縁膜１３を挟んでゲート電極１２と対向する位置に半導体層１９が形成される。
【００４３】
図３（Ｃ）で、全面に導電層２１を形成する。導電層２１はソース電極及びドレイン電極の形成に用いる層であり、例えば２０ｎｍ〜１μｍ、好ましくは５０ｎｍ〜３００ｎｍの膜厚を有する。導電層２１の材料は、目的に応じて適宜選択され、例えば、Ａｌ、Ｗ、Ｍｏ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｕ、Ｃｏ、Ｎｉ、Ｐｔ、Ｔｉ、Ａｇ、Ａｕ、これらの合金を用いることができる。あるいは、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）、ＺｎＯ（酸化亜鉛）、ＳｎＯ２（酸化スズ）等の透光性の材料を用いてもよい。
【００４４】
図４（Ａ）で、導電層２１上にレジスト２２を形成する。
【００４５】
図４（Ｂ）で、レジスト２２をマスクとして導電層２１をエッチング加工することで、ソース電極２４とドレイン電極２５が形成される。パターンの精細性と大面積基板を加工するという観点から、ドライエッチングを行うのが望ましい。一例として、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）を行う。
【００４６】
一般にドライエッチングは、下地層（この例では酸化物半導体を用いた半導体層１９）にダメージを与える。実施形態では、半導体層１９上の絶縁層１７がエッチングストッパとして機能し、ドライ工程での半導体層１９に対するダメージが防止される。その後、レジスト２２を剥離し、洗浄して、電界効果型トランジスタ１０Ａが作製される。
【００４７】
ソース電極２４とドレイン電極２５をウェットエッチングする場合は、電極材料と、エッチング液とは、以下の組合せとするとよい。
電極材料は、ＩＴＯ、モリブデン、アルミニウム、ＺｎＯ（酸化物亜鉛）のうち少なくともいずれかの材料である。その際、ＩＴＯ、ＺｎＯ（酸化物亜鉛）は蓚酸系のエッチング液でエッチングする。モリブデン、アルミニウムは、ＰＡＮ系のエッチング液でエッチングする。そうすることで、下層の酸化物半導体層上のエッチングストッパ層に対して選択比をたもちつつ（エッチングストッパ層が除去されることなく下地の酸化物半導体層が保護でき）、ソース電極２４とドレイン電極２５をエッチングすることができる。
【００４８】
図４（Ｃ）で、全面に層間絶縁膜２７を形成する。図示はしないが、必要に応じて公知の手法で電界効果型トランジスタ１０Ａと電気的に接続されるビアプラグやキャパシタ、上部配線等を形成する。
【００４９】
図２（Ｂ）〜図４（Ｂ）の工程は、図１（Ｂ）のトップゲート型の電界効果型トランジスタ１０Ｂの作製にも適用可能である。この場合も、絶縁層１７をウェットエッチングで所定の形状に加工することで、半導体層１９に対するダメージを抑制できる。また、絶縁層１７をエッチングストッパとしてドライエッチングでソース電極２４とドレイン電極２５を形成することで、半導体層１９に対するダメージを防止することができる。
【００５０】
なお、エッチングにより半導体層を形成した後に、エッチングストッパ層を形成してもよい。その場合、エッチングストッパ層を形成する際のエッチング液としては、下層の半導体層をエッチングしないエッチング液が選択される。そのようなエッチング液としては、ＴＭＡＨ水溶液が好ましい。
【００５１】
図１（Ｂ）に示すようなトップゲート型の電界効果型トランジスタの場合、エッチングストッパ層（絶縁層）は、ゲート絶縁膜と酸化物半導体層との間に配される。エッチングストッパ層（絶縁層）の膜厚が厚いと、誘電率低下によりＴＦＴの特性に悪影響が出てくる（例えば、移動度が低下するなど）可能性がある。これを回避するため、図１（Ｃ）に示す電界効果型トランジスタ１０Ｃのように、半導体層１９とゲート絶縁膜１３との間のエッチングストッパ層（絶縁層１７）は除去されてもよい。図１（Ｃ）に示す電界効果型トランジスタ１０Ｃは、図１（Ｂ）の電界効果型トランジスタ１０Ｂを作製する過程において、エッチングストッパ層（絶縁層１７）の一部を除去した態様である。なお、図１（Ｃ）に示す電界効果型トランジスタ１０Ｃにおいては、ソース電極２４及びドレイン電極２５形成後にエッチングストッパ層（絶縁層１７）を除去しているため、ソース電極２４及びドレイン電極２５と、半導体層１９との間に配された、エッチングストッパ層（絶縁層１７）の一部は、除去されずに残っている。
エッチングストッパ層の除去方法としては、例えば、ソース電極及びドレイン電極をマスクとして、エッチング液（例えば、フッ化水素アンモニウム水溶液、フッ化アンモニウム水溶液、アルカリ性エッチング液（ＴＭＡＨ水溶液）など）を用い酸化物半導体上にあるエッチングストッパ層を除去する方法が挙げられる。
【００５２】
また、ゲート絶縁膜が、ＳｒとＬａとを含有する酸化物である場合、このゲート絶縁膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉ−Ｚ−Ｏ、Ｉｎ−Ｍｇ−Ｏ等の酸化物半導体層のエッチングストッパ層として利用できる。
例えば、図５に示すような電界効果型トランジスタを作製する場合、例えば、ＰＡＮ系エッチング液でのエッチングにより導電層からゲート電極１２を作製する際に、ゲート絶縁膜１３を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉ−Ｚ−Ｏ、Ｉｎ−Ｍｇ−Ｏ等の半導体層１９のエッチングストッパ層として利用してしてもよい。その場合、ソース電極・ドレイン電極を作製する際にアルカリ性エッチング液（ＴＭＡＨ水溶液）など）を用い、ゲート絶縁膜１３（エッチングストッパ層）を除去し、酸化物半導体とソース・ドレイン電極とのコンタクト領域を形成する。
【実施例】
【００５３】
上述のように、半導体層１９上にウェット加工で絶縁層１７を形成することで、絶縁層１７の加工時と、絶縁層１７をエッチングストッパとするソース電極２４及びドレイン電極２５の加工時の双方で、半導体層１９へのダメージを防止することができる。
【００５４】
実施形態の絶縁層１７はまた、後工程の熱処理でクラックや剥離が生じにくいという効果を有する。実施例では、絶縁層１７のクラックや剥離防止効果を確認した。以下の記載で「％」というときは、特に明示しない限り「質量％」を表すものとする。
【００５５】
＜エッチングストッパ塗布液の作製＞
表１の実施例１〜４に示す分量にて、ＳｉＯ２源としてのテトラブトキシシラン（Ｔ５７０２−１００Ｇ、Ａｌｄｒｉｃｈ社製）、Ａｌ２Ｏ３源としてのアルミニウムジ（ｓ−ブトキシド）アセト酢酸エステルキレート（Ａｌ含量８．４％、Ａｌｆａ８９３４９、Ａｌｆａ  Ａｅｓａｒ社製）、Ｂ２Ｏ３源としてのホウ酸トリイソプロピル（Ｗａｋｏ３２０−４１５３２、株式会社ワコーケミカル製）、ＣａＯ源としての２−エチルヘキサン酸カルシウムミネラルスピリット溶液（Ｃａ含量５％、Ｗａｋｏ３５１−０１１６２、株式会社ワコーケミカル製）、及びＳｒＯ源としての２−エチルヘキサン酸ストロンチウムトルエン溶液（Ｓｒ含量２％、Ｗａｋｏ１９５−０９５６１、和光純薬工業株式会社製）をトルエンで希釈し、エッチングストッパ層１５の形成に用いる塗布液を得た。
【００５６】
エッチングストッパ塗布液によって形成される実施例１〜４の金属酸化物は、表１に示す組成となる。
【００５７】
＜外観検査＞
エッチングストッパ塗布液０．４ｍＬをガラス基板上へ滴下し、所定の条件でスピンコートした（３００ｒｐｍで５秒間回転させた後、３０００ｒｐｍで２０秒間回転させ、５秒間で０ｒｐｍとなるように回転を止めた）。
【００５８】
続いて、大気中で１２０℃１時間の乾燥処理後、Ｏ２雰囲気下で４００℃３時間の焼成を行い、ＳｉＯ２−Ａｌ２Ｏ３−Ｂ２Ｏ３−ＣａＯ−ＳｒＯ金属酸化物絶縁膜（エッチングストッパ層１５）を形成した。平均膜厚は約３０ｎｍであった。
【００５９】
最後に、実際の半導体装置製造工程で行われるであろう加熱処理として、３２０℃３０分間の熱処理を行なった後、外観の評価を行なった。結果は、表１の「外観」の欄に記載されるように、実施例１〜４のいずれの組成においても剥離は観察されていない。
【００６０】
＜比誘電率測定用キャパシタの作成＞
実施例１〜４の組成によるエッチングストッパ塗布液を用いた絶縁層（誘電層）の比誘電率を測定するため、キャパシタを生成した。
【００６１】
図示は省略するが、ガラス基板上に下部電極と誘電膜と上部電極を形成した。下部電極として、メタルマスクを介したＤＣスパッタリングによりＭｏ（モリブデン）膜を平均膜厚１００ｎｍとなるよう成膜した。次に、実施例１〜４のエッチングストッパ層１５の塗布液を用いて、外観検査時と同じプロセスで誘電膜を形成した。最後に、下部電極と同様のプロセスで誘電層上に上部電極を形成した。誘電膜の平均膜厚は約３０ｎｍであった。作製したキャパシタの比誘電率を、ＬＣＲメータ（４２８４Ａ、Ａｇｉｌｅｎｔ社製）を用いて測定した。測定結果は、表１の「誘電率」の欄に示すとおりである。
【００６２】
＜線膨張係数測定用サンプルの作製＞
実施例１〜４の組成のエッチングストッパ塗布液を１Ｌ作製し、溶媒除去した後、白金坩堝に入れて１６００℃に加熱及び溶融後、フロート法により直径５ｍｍ、高さ１０ｍｍの円柱を作製した。作製した円柱について、２０℃〜３００℃の温度範囲における平均線膨張係数を熱機械分析装置（８３１０シリーズ、株式会社リガク製）を用いて測定した。作製した円柱は、実施例１〜４のエッチングストッパ塗布液を、ボトムゲート型の電界効果型トランジスタ１０Ａのエッチングストッパ層１５に使用する場合と同じ組成であり、線膨張係数に関しても同じ値をとる。測定結果は、表１の「線膨張係数」の欄に示す。
【００６３】
後述するように、実施例１〜４のサンプルの線膨張係数は、従来技術のＳｉＯｘエッチングストッパと比較して一桁大きく、熱処理を経た後でもクラックや剥離が生じにくい。
【００６４】
【表１】
2017098536.tif 000003
＜比較例＞
比較例として、従来技術のようにＳｉＯｘ、ＳｉＯｘＮｙをエッチングストッパとして用いる場合の外観検査と、比誘電率及び線膨張係数の測定を行った。検査結果を表２に示す。
【００６５】
外観検査のために、ガラス基板上に、ＳｉＣｌ４を原料としてＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ２層を形成した。形成されたＳｉＯ２層の平均膜厚は、実施例１〜４と同様に約３０ｎｍであった。最後に、加熱処理として３２０℃３０分間の熱処理を行なった後、外観の評価を行なった。評価の結果は、表２に示す通り、剥離が観察された。
【００６６】
また、比誘電率を測定するためにＳｉＯ２膜を誘電膜とするキャパシタを作製した。実施例１〜４と同様に、ガラス基板上に、メタルマスクを介してＤＣスパッタリングによりＭｏ（モリブデン）の下部電極を平均膜厚１００ｎｍで形成した。次に、外観検査と同様のプロセスでＳｉＯ２で誘電膜を形成した。最後に下部電極と同様のプロセスで誘電膜上に上部電極を形成し、キャパシタを作成した。誘電膜の平均膜厚は約３０ｎｍであった。
【００６７】
作製したキャパシタの比誘電率を、ＬＣＲメータ（４２８４Ａ、Ａｇｉｌｅｎｔ社製）を用いて測定した。測定結果は、表２に示すように３．９であり、実施例１〜４よりも低い値である。
【００６８】
さらに、線膨張係数測定用のサンプルとして、実施例１〜４と同じ形状の円柱を作製した。ＳｉＣｌ４を原料として、酸水素炎中で加水分解させてシリカ粉末を成長させてＳｉＯ２多孔質体を得た後、１６００℃の高温で溶融させることで、直径５ｍｍ、高さ１０ｍｍの円柱状のＳｉＯ２ガラスを作製した。作製した円柱ガラスについて、２０℃〜３００℃の温度範囲における平均線膨張係数を、熱機械分析装置（８３１０シリーズ、株式会社リガク製）を用いて測定した。測定結果は、表２に示すとおり、実施例１〜４と比較して一桁小さい。線膨張係数が小さいため、熱工程を経た後にクラックや剥離が生じやすい。
【００６９】
【表２】
2017098536.tif 000004
このように、実施形態の絶縁層１７を用いることで、後工程の熱処理においてクラックや剥離を抑制できることがわかる。
【００７０】
＜電界効果型トランジスタの適用例＞
図６は、実施形態の電界効果型トランジスタ１０を適用した表示装置５００の回路構成図である。表示装置５００に用いる電界効果型トランジスタ１０としては、図１（Ａ）のボトムゲート型の電界効果型トランジスタ１０Ａを用いてもよいし、図１（Ｂ）のトップゲート型の電界効果型トランジスタ１０Ｂを用いてもよい。
【００７１】
表示装置５００は、表示部３１０と、表示制御装置４００を有する。表示部３１０は、マトリクス状に配置された複数の表示素子３００を有する。表示素子３００は、走査線（ゲート線）Ｘ０〜Ｘｎ−１と、データ線（信号線またはソース線）Ｙ０〜Ｙｍ−１に接続されて、Ｍ×Ｎのマトリクスを形成する。
【００７２】
表示制御装置４００は、走査線Ｘ０〜Ｘｎ−１を選択する走査線駆動回路４０４と、データ線Ｙ０〜Ｙｍ−１を選択するデータ線駆動回路４０６と、走査線駆動回路４０４及びデータ線駆動回路４０６に接続される画像データ処理回路４０２を有する。走査線とデータ線の選択によって、表示素子３００が特定される。
【００７３】
画像データ処理回路４０２は、後述する画像生成装置からの出力信号に基づいて、表示部３１０の各表示素子３００の輝度を制御する。
【００７４】
図７は、図６の表示素子３００の回路構成図である。表示素子３００は、光制御素子としての有機エレクトロルミネッセンス（ＥＬ）素子３５０と、有機ＥＬ素子３５０を駆動する駆動回路３２０を有する。駆動回路３２０は、２つのトランジスタ１０−１、１０−２と、キャパシタ３１３を含む２ＴＦＴ型の回路である。第１トランジスタ１０−１はスイッチングトランジスタ、第２トランジスタ１０−２は駆動トランジスタである。
【００７５】
第１トランジスタ１０−１のゲート（Ｇ）は走査線Ｘ０に接続され、ソース（Ｓ）はデータ線Ｙ０に接続され、ドレイン（Ｄ）は第２トランジスタ１０−２のゲート（Ｇ）とキャパシタ３１３に接続されている。キャパシタ３１３の一方の電極は第１トランジスタ１０−１と第２トランジスタ１０−２の間のノードに接続され、他方の電極は、電源線Ｙ０ｉに接続されている。
【００７６】
第２トランジスタ１０−２のソース（Ｓ）は電源線Ｙ０ｉに接続され、ドレイン（Ｄ）は有機ＥＬ素子３５０のアノードに接続されている。表示素子３００が選択されて第１トランジスタ１０−１が導通することで、第２トランジスタ１０−２のゲートに電圧が印加
され、有機ＥＬ素子３５０に電流が流れてオン状態となる。
【００７７】
各表示素子３００で用いられるトランジスタ１０−１、１０−２は、チャネルとなる半導体層１９へのダメージが抑制され、かつクラックや剥離が抑制されており、均一な特性を有する。したがって、表示部３１０全体で均一な発光特性を有する。
【００７８】
図８は、図７の回路構成を実現する表示素子３００の垂直断面図である。表示素子３００は積層型の素子であり、基板と垂直方向に、駆動回路３２０の上方に有機ＥＬ素子３５０が配置されている。この構成は、１画素あたりの面積を小さくすることができ有利である。
【００７９】
有機ＥＬ素子３５０では、電極４３と、有機ＥＬ層４４と、電極４５がこの順で積層され、電極４３がビアプラグ３５により、第２トランジスタ１０−２のドレイン電極に接続されている。
【００８０】
図８の例では、電極４３はアノード電極、電極４５はカソード電極であり、下方に光が取り出される。したがって、電極４３、ゲート電極１２、ソース電極２４、及びドレイン電極はＩＴＯなどの透明電極材料で形成されているのが望ましい。透明電極材料を用いる場合も、絶縁層１７の存在により、酸化物半導体等の半導体層１９は、ソース電極２４とドレイン電極２５のドライエッチングによるダメージから保護されている。
【００８１】
表示素子３００の上方から光を取り出すときは、極性を反転し、上側の電極４５をアノード電極としてＩＴＯ等の透明電極とする。
【００８２】
表示素子３００の素子構造は図８の例に限定されず、有機ＥＬ素子３５０を駆動回路３２０の水平方向に隣接して配置してもよい。
【００８３】
図６の表示装置５００の表示部３１０に替えて、図９の表示部３１１を用いてもよい。図９は、表示部３１１の回路構成図である。表示部３１１は、マトリクス状に配置された複数の表示素子３０１を有する。各表示素子３０１を選択する走査線Ｘ０〜Ｘｎ−１は、図６の走査線駆動回路４０４に接続され、データ線Ｙ０〜Ｙｍ−１は、図６のデータ線駆動回路４０６に接続されている。
【００８４】
図１０は、図９の表示素子３０１の回路構成図である。表示素子３０１は、光制御素子としての液晶素子３７０と、液晶素子３７０を駆動する駆動回路３２１を有する。駆動回路３２１は、電界効果型トランジスタ１０としてのトランジスタＴｒと、キャパシタ３１５を含む１ＴＦＴ型の回路である。
【００８５】
トランジスタＴｒのゲート（Ｇ）は走査線Ｘ０に接続され、ソース（Ｓ）はデータ線Ｙ０に接続され、ドレイン（Ｄ）はとキャパシタ３１５と液晶素子３７０に接続される。キャパシタ３１３の他方の電極は共通電極３１６に接続されている。同様に、液晶素子３６０の他方の電極は共通電極３７２に接続されている。
【００８６】
表示素子３０１が選択されてトランジスタＴｒが導通することで、液晶素子３７０に電流が流れてオン状態となる。
【００８７】
各表示素子３０１で用いられるトランジスタＴｒは、チャネルとなる半導体層１９へのダメージが抑制され、かつクラックや剥離が抑制されており、均一な特性を有する。したがって、表示部３１１全体で均一な発光特性を有する。
【００８８】
図１１は、図６の表示装置５００を用いたシステム１の概略図である。システム１は、表示装置５００と、画像データ生成装置２を含む。画像データ生成装置２は、データ出力回路３を有する。データ出力回路３から出力されたビデオデータまたは画像データは、表示装置５００の画像データ処理回路４０２に入力され、輝度制御される。画像データ生成装置２から表示装置５００へのデータの供給は、物理的なケーブルによる接続に限らず、無線接続により行われてもよい。
【００８９】
システム１は、携帯情報端末、コンピュータ、デジタルビデオカメラ、テレビジョンセットのような電子機器や、屋外広告やコンサートに用いられる映像システム等に適用される。表示装置５００は、これらの電子機器やシステムの表示画面、モニタ画面、映像スクリーン等として用いられる。画像データ生成装置２は撮像機能、コンピュータグラフィックス機能、演算機能等を有していてもよいし、外部から供給される画像データ（ビデオデータ）を格納する機能を有していてもよい。
【００９０】
表示装置５００の表示部３１０又は３１１の各表示素子は、駆動トランジスタのチャネルとなる半導体層１９へのダメージや、クラックや剥離の発生が抑制されているので、均一な動作特性と表示特性を有する。したがって、巨大スクリーンを有するシステムに適用する場合に有利である。
【００９１】
以上、特定の実施形態に基づいて本発明を述べてきたが、上述した例に限定されない。たとえば、表示素子の光制御素子は、駆動信号に応じて光出力を制御する素子である限り、その種類に制限はなく、目的に応じて適宜選択することができる。有機ＥＬ素子３５０や液晶素子３７０の他に、無機エレクトロルミネッセンス素子、エレクトロクロミック（ＥＣ）素子、電気泳動素子、エレクトロウェッティング素子などを用いることができる。
【００９２】
表示装置５００は、携帯情報機器やデジタルビデオカメラ、テレビジョン、広告媒体等の他に、スチルカメラや、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に用いることができる。また、計測装置、分析装置、医療機器の各種情報の表示手段にも適用可能である。
【符号の説明】
【００９３】
１  システム
２  画像データ生成装置
３  データ出力回路
１０  電界効果型トランジスタ
１０Ａ、１０Ｂ  電界効果型トランジスタ
１１  基板
１２  ゲート電極
１３  ゲート絶縁膜
１４  酸化物半導体層
１５  エッチングストッパ層
１７  絶縁層
１９  半導体層
２０  パッシベーション層
２１  導電層
２４  ソース電極
２５  ドレイン電極
２７  層間絶縁膜
３００、３０１  表示素子
３１０、３１１  表示部
３２０、３２１  駆動回路
３５０  有機ＥＬ素子（光制御素子）
３７０  液晶素子（光制御素子）
４００  表示制御装置
４０２  画像データ処理回路
４０４  走査線駆動回路
４０６  データ線駆動回路
５００  表示装置
【先行技術文献】
【特許文献】
【００９４】
【特許文献１】特開２００８−１６６７１６号公報
【特許文献２】特開２００９−２１６１２号公報
【特許文献３】特開２０１４−１０７５２７号公報
【図１】
2017098536.tif 000005
【図２】
2017098536.tif 000006
【図３】
2017098536.tif 000007
【図４】
2017098536.tif 000008
【図５】
2017098536.tif 000009
【図６】
2017098536.tif 000010
【図７】
2017098536.tif 000011
【図８】
2017098536.tif 000012
【図９】
2017098536.tif 000013
【図１０】
2017098536.tif 000014
【図１１】
2017098536.tif 000015