(57)【要約】【課題】保持容量が大きな容量素子を有する半導体装置または記憶装置を提供する。【解決手段】トランジスタと、容量素子と、絶縁体と、を有する。トランジスタはバックゲート電極と、酸化物半導体と、を有し、容量素子は第１の電極と、第２の電極と、を有する。トランジスタのソースまたはドレインの一方は、第１の電極と電気的に接続され、バックゲート電極および第２の電極は絶縁体の表面上に設けられる。第１の電極は絶縁体を間に介して第２の電極と重なる領域を有し、バックゲート電極は絶縁体を間に介して酸化物半導体と重なる領域を有する。第２の電極の高さを高くすることにより容量素子の保持容量を大きくすることができる。また、第２の電極とバックゲート電極を同一の工程で形成することにより製造工程を簡略化することができる。【選択図】図２
2017120833.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、容量素子と、絶縁体と、を有し、
前記トランジスタはバックゲート電極と、酸化物半導体と、を有し、
前記容量素子は、第１の電極と、第２の電極と、を有し、
前記トランジスタのソースまたはドレインの一方は、前記第１の電極と電気的に接続され、
前記バックゲート電極は、前記絶縁体の表面上に設けられ、
前記第２の電極は、前記絶縁体の表面上に設けられ、
前記第１の電極は、前記絶縁体を間に介して、前記第２の電極と重なる領域を有し、
前記バックゲート電極は、前記絶縁体を間に介して、前記酸化物半導体と重なる領域を有し、
前記バックゲート電極および前記第２の電極は、同一の材料で構成され、
前記絶縁体の表面から前記バックゲート電極の頂点までの高さは、前記絶縁体の表面から前記第２の電極の頂点までの高さと等しいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記絶縁体の表面から前記バックゲート電極の頂点までの高さおよび、前記絶縁体の表面から前記第２の電極の頂点までの高さは１００ｎｍ以上５００ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記トランジスタのソースまたはドレインの他方は上面から見て円状に設けられ、
前記トランジスタのソースまたはドレインの一方と、前記容量素子が有する前記第１の電極と、は上面から見て前記トランジスタのソースまたはドレインの他方の外側に設けられることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記トランジスタのソースまたはドレインの一方と、前記容量素子が有する前記第１の電極と、は上面から見て同心円状に設けられることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有する半導体装置。
【請求項６】
トランジスタのバックゲート電極と、容量素子の電極の一方と、が同一の工程で形成されることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至５のいずれか一項に記載の半導体装置を複数個有し、
ダイシング用の領域を有する半導体基板。
【請求項８】
請求項１乃至５のいずれか一項に記載の半導体装置を有する電子部品と、プリント基板と、を有する回路基板。
【請求項９】
請求項１乃至５のいずれか一項に記載の半導体装置または、請求項８に記載の回路基板と、表示部、マイクロホン、スピーカー、または操作キーと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置または記憶装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、回路基板、電子機器、それらの駆動方法、または、それらの製造方法に関する。
【背景技術】
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、容量素子への電荷の供給によりデータの記録を行う。そのため、容量素子への電荷の供給を制御するトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することができ、リフレッシュ動作の頻度を低減できる。特許文献１には、酸化物半導体膜を用いた、オフ電流が著しく小さいトランジスタにより、長期にわたり記録内容を保持することができる半導体装置について、記載されている。
【０００４】
特許文献２には、活性層の上下にゲート電極を形成する構成について記載されている。
【０００５】
特許文献３には、円形薄膜トランジスタの構成について記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５１３８３号公報
【特許文献２】特開２００７−０２９３９４号公報
【特許文献３】特開２００６−３５２０８７号公報
【特許文献４】特開１９９３−０８２７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献４では、記憶装置を構成する記憶素子が有するトランジスタと、容量素子と、は異なる層に形成されている。この場合、容量素子を形成するために専用の配線および層間膜などが必要となる。これにより、製造コストの上昇および、トランジスタや容量素子などの厚膜化が問題となる。
【０００８】
本発明の一態様は、保持容量が大きな容量素子を有する半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、オン電流が大きいトランジスタを有する半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、オフ電流が小さいトランジスタを有する半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、高速に動作する半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、読み出し時のエラーが低減された半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、簡易な工程で製造することができる半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、低価格の半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、低消費電力の半導体装置または記憶装置を提供することを課題の一とする。
【０００９】
または、本発明の一態様は、新規な半導体装置または記憶装置を提供することを課題の一とする。
【００１０】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
トランジスタと、容量素子と、絶縁体と、を有し、トランジスタはバックゲート電極と、酸化物半導体と、を有し、容量素子は、第１の電極と、第２の電極と、を有し、トランジスタのソースまたはドレインの一方は、第１の電極と電気的に接続され、バックゲート電極は、絶縁体の表面上に設けられ、第２の電極は、絶縁体の表面上に設けられ、第１の電極は、絶縁体を間に介して、第２の電極と重なる領域を有し、バックゲート電極は、絶縁体を間に介して、酸化物半導体と重なる領域を有し、バックゲート電極および第２の電極は、同一の材料で構成され、絶縁体の表面からバックゲート電極の頂点までの高さは、絶縁体の表面から第２の電極の頂点までの高さと等しい半導体装置である。
【００１２】
また、絶縁体の表面からバックゲート電極の頂点までの高さおよび、絶縁体の表面から第２の電極の頂点までの高さは１００ｎｍ以上５００ｎｍ以下であってもよい。
【００１３】
また、トランジスタのソースまたはドレインの他方は上面から見て円状に設けられ、トランジスタのソースまたはドレインの一方と、容量素子が有する第１の電極と、は上面から見てトランジスタのソースまたはドレインの他方の外側に設けられていてもよい。
【００１４】
また、トランジスタのソースまたはドレインの一方と、容量素子が有する第１の電極と、は上面から見て同心円状に設けられていてもよい。
【００１５】
また、酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有してもよい。
【００１６】
トランジスタのバックゲート電極と、容量素子の電極の一方と、が同一の工程で形成される半導体装置の作製方法も本発明の一態様である。
【００１７】
本発明の一態様の半導体装置を複数個有し、ダイシング用の領域を有する半導体基板も本発明の一態様である。
【００１８】
本発明の一態様の半導体装置を有する電子部品と、プリント基板と、を有する回路基板も本発明の一態様である。
【００１９】
本発明の一態様の半導体装置または、本発明の一態様の回路基板と、表示部、マイクロホン、スピーカー、または操作キーと、を有する電子機器も本発明の一態様である。
【発明の効果】
【００２０】
本発明の一態様により、保持容量が大きな容量素子を有する半導体装置または記憶装置を提供することができる。または、本発明の一態様により、記憶容量が大きい半導体装置または記憶装置を提供することができる。または、本発明の一態様により、オン電流が大きいトランジスタを有する半導体装置または記憶装置を提供することができる。または、本発明の一態様により、オフ電流が小さいトランジスタを有する半導体装置または記憶装置を提供することができる。または、本発明の一態様により、高速に動作する半導体装置または記憶装置を提供することができる。または、本発明の一態様により、読み出し時のエラーが低減された半導体装置または記憶装置を提供することができる。または、本発明の一態様により、簡易な工程で製造することができる半導体装置または記憶装置を提供することができる。または、本発明の一態様により、低価格の半導体装置または記憶装置を提供することができる。または、本発明の一態様により、低消費電力の半導体装置または記憶装置を提供することができる。
【００２１】
または、本発明の一態様により、新規な半導体装置または記憶装置を提供することができる。
【００２２】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２３】
【図１】半導体装置を説明する回路図およびブロック図。
【図２】半導体装置を説明する上面図および断面図。
【図３】半導体装置を説明する上面図および断面図。
【図４】半導体装置を説明する断面図。
【図５】半導体装置を説明する断面図。
【図６】半導体装置を説明する断面図。
【図７】半導体装置を説明する上面図および断面図。
【図８】半導体装置を説明する上面図および断面図。
【図９】半導体装置を説明する上面図および断面図。
【図１０】半導体装置を説明する上面図および断面図。
【図１１】半導体装置を説明する上面図および断面図。
【図１２】半導体装置を説明する上面図および断面図。
【図１３】半導体装置を説明する上面図。
【図１４】半導体装置を説明する上面図および断面図。
【図１５】半導体装置を説明する上面図。
【図１６】半導体装置を説明する上面図。
【図１７】半導体装置を説明する上面図。
【図１８】半導体装置を説明する上面図および断面図。
【図１９】半導体装置を説明する回路図および断面図。
【図２０】半導体装置を説明する回路図および断面図。
【図２１】半導体装置を説明する回路図および断面図。
【図２２】本発明に係る半導体の原子数比の範囲を説明する図。
【図２３】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２４】半導体の積層構造におけるバンド図。
【図２５】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図２６】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図２７】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図２８】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図２９】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図３０】半導体装置の作製方法を説明する断面図。
【図３１】半導体装置の作製方法を説明する断面図。
【図３２】半導体装置の作製方法を説明する断面図。
【図３３】半導体装置を説明するブロック図。
【図３４】半導体装置を説明するブロック図。
【図３５】半導体装置を説明するブロック図。
【図３６】半導体装置を説明するブロック図。
【図３７】半導体装置を説明するブロック図。
【図３８】本発明の一態様に係る半導体装置を説明する回路図。
【図３９】本発明の一態様に係る半導体装置を説明するタイミングチャート。
【図４０】半導体装置を説明するブロック図、回路図および波形図。
【図４１】半導体装置を説明する回路図およびタイミングチャート。
【図４２】半導体装置を説明する回路図。
【図４３】半導体装置を説明する回路図。
【図４４】半導体装置を説明する回路図。
【図４５】半導体装置を説明する回路図。
【図４６】半導体装置を説明する回路図。
【図４７】半導体装置を説明する回路図、上面図および断面図。
【図４８】半導体装置を説明する回路図および断面図。
【図４９】電子部品の作製工程を示すフローチャート図および斜視模式図。
【図５０】電子機器を説明する図。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。
【００２６】
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２７】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、または置き換えなどを行って、本発明の一態様とすることができる。
【００２８】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２９】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００３０】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３１】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３２】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３３】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３７】
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３８】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３９】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００４０】
また、絶縁体という記載は、絶縁膜または絶縁層と言い換えることもできる。また、導電体という記載は、導電膜または導電層と言い換えることもできる。また、半導体という記載は、半導体膜または半導体層と言い換えることもできる。
【００４１】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００４２】
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢまたは幅Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢまたは幅Ｂである場合などを含む。
【００４３】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４４】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４５】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００４６】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００４７】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００４８】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００４９】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図面を用いて説明する。
【００５０】
＜半導体装置の基本的な構成＞
以下では、本発明の一態様に係る半導体装置の一例として記憶装置の構成について説明する。
【００５１】
図１（Ａ）に、本発明の一態様の記憶装置が有するメモリセル１１の回路構成の一例を示す。メモリセル１１は、トランジスタ１２と、容量素子１３と、配線ＢＬと、配線ＷＬと、配線ＰＬと、を有する。なお、図１（Ａ）ではトランジスタ１２をｎチャネル型トランジスタとしているが、ｐチャネル型トランジスタとしてもよい。
【００５２】
本明細書ではｎチャネル型トランジスタをｎ−ｃｈ型トランジスタ、ｐチャネル型トランジスタをｐ−ｃｈ型トランジスタと呼ぶことがある。
【００５３】
トランジスタ１２のソースまたはドレインの一方は、容量素子１３の第１の電極と電気的に接続されている。トランジスタ１２のソースまたはドレインの他方は、配線ＢＬと電気的に接続されている。トランジスタ１２のゲートは、配線ＷＬと電気的に接続されている。容量素子１３の第２の電極は、配線ＰＬと電気的に接続されている。
【００５４】
トランジスタ１２は、容量素子１３へのデータの書き込みおよびデータの読み出しを制御する機能を有する。容量素子１３は、データを保持する機能を有する。
【００５５】
配線ＢＬは、メモリセル１１に書き込むデータに対応する電位（以下、書き込み電位ともいう）またはメモリセル１１から読み出されたデータに対応する電位（以下、読み出し電位ともいう）を伝送する、ビット線としての機能を有する。配線ＷＬは、データの書き込みまたはデータの読み出しを行うメモリセル１１を選択する、ワード線としての機能を有する。配線ＰＬは電源線としての機能を有し、例えばＬレベル電位を印加することができる。
【００５６】
本明細書において、Ｈレベルは高電位を、Ｌレベルは低電位をそれぞれ示す。また、Ｌレベルは例えば接地電位とすることができる。
【００５７】
ここで、トランジスタ１２のオフ電流を低減することで、容量素子１３に書き込まれたデータの保持時間を長くすることができる。ここで、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎ−ｃｈ型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートの電圧がソース電圧に対して負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
【００５８】
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、例えば酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、活性層または活性領域を酸化物半導体で形成したトランジスタ（ＯＳトランジスタ）は熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、Ｙ、Ｎｄ、Ｓｎ、Ｔｉ、Ｚｒ、Ｌａ、Ｃｅ、Ｈｆ、Ｓｉなど）が代表的である。電子供与体（ドナー）となる水分または水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
【００５９】
また、ＯＳトランジスタでは、活性層または活性領域を酸化物半導体で形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）よりオフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、トランジスタ１２にＯＳトランジスタを適用することで、高温環境下であっても容量素子１３に書き込まれたデータを長時間保持することができる。したがって、高温環境下でも高い信頼性を持つ半導体装置を得ることができる。
【００６０】
図１（Ｂ）にセルアレイ１０の構成例を示す。メモリセル１１がマトリクス状に配置されることによりセルアレイ１０を構成する。
【００６１】
同一の列のメモリセル１１は、１本の配線ＢＬおよび１本の配線ＰＬにより電気的に接続されている。同一の行のメモリセル１１は、１本の配線ＷＬにより電気的に接続されている。
【００６２】
図２（Ａ）に、図１（Ａ）に示すメモリセル１１の構成例を表す上面図を示す。図２（Ｂ）に、図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図を示す。図２（Ｃ）に、図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図を示す。
【００６３】
メモリセル１１は、前述のように、トランジスタ１２と、容量素子１３と、配線ＢＬと、配線ＷＬと、を有する。また、メモリセル１１は、絶縁体１１０と、導電体１１１と、導電体１１２と、絶縁体１１３と、半導体１１４と、導電体１１５と、導電体１１６と、絶縁体１１７と、導電体１１８と、絶縁体１１９と、絶縁体１２１と、を有する。また、絶縁体１１９と絶縁体１２１には導電体１１６に達する開口部と、導電体１１８に達する開口部と、が設けられており、導電体１１６に達する開口部の中には配線ＢＬが、導電体１１８に達する開口部の中には導電体１２４がそれぞれ設けられている。
【００６４】
なお、導電体１１２には導電体を用いなくてもよい。
【００６５】
図２（Ａ）において、導電体１１１、絶縁体１１３、半導体１１４、絶縁体１１７、絶縁体１１９および絶縁体１２１などは図示していない。
【００６６】
図２（Ａ）に示すように、導電体１１６は円状に設けられ、導電体１１６の外側に、導電体１１６を囲むように導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８が同心円状に設けられている。
【００６７】
図２（Ｂ）、（Ｃ）に示すように、導電体１１１および導電体１１２は絶縁体１１０と接し、絶縁体１１３は絶縁体１１０、導電体１１１および導電体１１２と接し、半導体１１４は絶縁体１１３と接し、導電体１１５は絶縁体１１３および半導体１１４と接し、導電体１１６は半導体１１４と接し、絶縁体１１７は絶縁体１１３、半導体１１４、導電体１１５および導電体１１６と接し、導電体１１８は絶縁体１１７と接し、絶縁体１１９は絶縁体１１７および導電体１１８と接し、絶縁体１２１は絶縁体１１９と接する。なお、導電体１１５は導電体１１２と重なる領域を有し、導電体１１８は導電体１１１と重なる領域を有する。
【００６８】
なお、図示しないが、図１（Ａ）に示す配線ＰＬは、導電体１１２と電気的に接続されている。また、図示しないが、導電体１２４と、配線ＷＬとの間に絶縁体が設けられている。当該絶縁体には開口部が設けられており、当該開口部を介して導電体１２４と、配線ＷＬと、が電気的に接続されている。
【００６９】
導電体１１１は、トランジスタ１２のバックゲートとしての機能を有する。導電体１１２は、容量素子１３の第２の電極としての機能を有する。絶縁体１１３は、トランジスタ１２のバックゲートに対するゲート絶縁膜および容量素子１３の誘電体としての機能を有する。半導体１１４は、トランジスタ１２のチャネルとしての機能を有する。導電体１１５は、トランジスタ１２のソースまたはドレインの一方および容量素子１３の第１の電極としての機能を有する。導電体１１６は、トランジスタ１２のソースまたはドレインの他方としての機能を有する。
【００７０】
導電体１１８はトランジスタ１２のゲートとしての機能を有し、絶縁体１１７は当該ゲートに対するゲート絶縁膜としての機能を有する。また、絶縁体１１９はトランジスタ１２および容量素子１３の保護絶縁膜としての機能を有する。
【００７１】
トランジスタ１２にバックゲートとしての機能を有する導電体１１１を設けることにより、トランジスタ１２のしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、導電体１１８に印加された電位が低い、例えば印加された電位が０Ｖ以下のときに、トランジスタ１２のソースとドレインとの間に流れる電流を低減することができる。つまり、トランジスタ１２のオフ電流を低減することができる。
【００７２】
また、導電体１１１および導電体１１８の電界によって、半導体１１４を電気的に取り囲むことができる。なお、導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。このため、半導体１１４の全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流であるオン電流を高くすることができる。
【００７３】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体１１４の側面にもチャネルが形成される。したがって、半導体１１４が厚いほどチャネル領域は大きくなる。即ち、半導体１１４が厚いほど、トランジスタのオン電流を高くすることができる。また、半導体１１４が厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上の厚さの領域を有する半導体１１４とすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、１５０ｎｍ以下の厚さの領域を有する半導体１１４とすればよい。
【００７４】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
【００７５】
また、導電体１１１は、所定の電位が供給される配線または端子と接続されていてもよい。例えば、導電体１１１が一定の電位が供給される配線と接続されていてもよい。一定の電位は、Ｈレベル電位やＬレベル電位などとすることができる。また、導電体１１１は、導電体１１８と電気的に接続されていてもよい。
【００７６】
本発明の一態様では、導電体１１２の高さを高くすることにより、容量素子１３において、電荷を蓄えることができる領域の面積を増加させることができる。これにより、容量素子１３の保持容量を大きくすることができる。なお、導電体１１２の高さは例えば絶縁体１１３の高さより高くすることが好ましい。また導電体１１２の高さは例えば１００ｎｍ以上５００ｎｍ以下とすることが好ましい。
【００７７】
本明細書において導電体１１２の高さとは、絶縁体１１０の表面から導電体１１２の頂点までの高さを示す。
【００７８】
本発明の一態様では、トランジスタ１２と、容量素子１３と、を同一の層に形成することにより、導電体１１１と導電体１１２を同一の工程で形成することができる。またトランジスタ１２のソースまたはドレインの一方と、容量素子１３の第１の電極とを導電体１１５として同時に形成することができる。以上により、本発明の一態様の半導体装置の製造工程を簡略化することができ、本発明の一態様の半導体装置を低価格化することができる。
【００７９】
なお、導電体１１１と導電体１１２を同一の工程で形成するため、導電体１１１の高さと、導電体１１２の高さが等しくなる。また、導電体１１１と導電体１１２は同一の材料で構成される。
【００８０】
本明細書においてＸとＹの高さが等しいとは、Ｙの高さがＸの高さの９０％以上１１０％以下であることを表す。例えば、導電体１１１の高さが１５０ｎｍである場合、導電体１１２の高さが１３５ｎｍ以上１６５ｎｍ以下であれば導電体１１１と導電体１１２の高さが等しいといえる。
【００８１】
なお、図２に示す構成のメモリセル１１は、１つの容量素子１３が導電体１１２を１つ有する構成である。しかしながら、１つの容量素子１３が導電体１１２を２つ以上有する構成としてもよい。１つの容量素子１３が有する導電体１１２を増加させることにより、容量素子１３の保持容量を大きくすることができる。
【００８２】
なお、図２（Ｂ）、（Ｃ）では半導体１１４の他、各導電体および各絶縁体が絶縁体１１０の上面に対して略垂直に形成されているが、例えば絶縁体１１０の上面に対してテーパーを有してもよい。
【００８３】
図１（Ａ）に示す配線ＰＬは、例えば図３（Ａ）に示すように配線ＢＬと同じレイヤーに設けることができる。図３（Ｂ）は、図３（Ａ）に示す上面図の一点鎖線Ｂ１−Ｂ２に対応する断面図であり、図３（Ｃ）は、図３（Ａ）に示す上面図の一点鎖線Ｂ３−Ｂ４に対応する断面図である。当該構造のメモリセル１１では、図示しないが絶縁体１１９に開口部が設けられ、当該開口部を介して導電体１１２と、配線ＰＬと、が電気的に接続されている。
【００８４】
なお、配線ＰＬは、導電体１１１と電気的に接続されていてもよい。
【００８５】
なお、配線ＰＬは任意のレイヤーに設けることができる。例えば、配線ＰＬを例えば導電体１１２を有する層より下層に設けてもよい。また、配線ＢＬと配線ＰＬを重ねて形成してもよい。
【００８６】
図２（Ｂ）、（Ｃ）に示す構成のメモリセル１１は絶縁体１１３を平坦化していないが、図４（Ａ）、（Ｂ）に示すように絶縁体１１３を平坦化してもよい。図４（Ａ）は図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図４（Ｂ）は図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。図４（Ａ）、（Ｂ）に示す構成とすることにより、半導体１１４を平坦に作製することができる。
【００８７】
また、図４（Ｃ）、（Ｄ）に示すように、導電体１１１を有しない構成としてもよい。図４（Ｃ）は図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図４（Ｄ）は図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。図４（Ｃ）、（Ｄ）に示す構成とすることにより、必要な配線数を減らすことができる。これにより、本発明の一態様の半導体装置を小型化することができる。
【００８８】
また、図２（Ｂ）、（Ｃ）に示す構成のメモリセル１１は導電体１１６の下に、導電体１１６と重なる導電体を有していないが、図５（Ａ）、（Ｂ）に示すように導電体１２５を有する構成としてもよい。図５（Ａ）は図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図５（Ｂ）は図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。導電体１１６は、導電体１２５と重なる領域を有する。また、図示しないが、導電体１２５は例えば配線ＢＬと電気的に接続することができる。
【００８９】
また、図２（Ｂ）、（Ｃ）に示す構成のメモリセル１１が有する半導体１１４を、図５（Ｃ）、（Ｄ）に示すように絶縁体１１４ａ、半導体１１４ｂ、絶縁体１１４ｃの３層構造としてもよい。図５（Ｃ）は図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図５（Ｄ）は図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。
【００９０】
なお、絶縁体１１４ａおよび絶縁体１１４ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、半導体１１４ｂと積層させてトランジスタを形成する場合、電子は半導体１１４ｂ、半導体１１４ｂと絶縁体１１４ａの界面近傍、および半導体１１４ｂと絶縁体１１４ｃの界面近傍を流れ、絶縁体１１４ａおよび絶縁体１１４ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書において、絶縁体１１４ａおよび絶縁体１１４ｃを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１１４ａおよび絶縁体１１４ｃを絶縁体と記載するのは、あくまで半導体１１４ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためである。したがって、半導体１１４ｂに用いることができる物質を絶縁体１１４ａおよび絶縁体１１４ｃとして用いる場合もある。
【００９１】
図５（Ｃ）、（Ｄ）に示す構成において、絶縁体１１４ａは絶縁体１１３と接し、半導体１１４ｂは絶縁体１１４ａと接し、導電体１１５は絶縁体１１３および半導体１１４ｂと接し、導電体１１６は半導体１１４ｂと接し、絶縁体１１４ｃは絶縁体１１３、半導体１１４ｂ、導電体１１５および導電体１１６と接し、絶縁体１１７は絶縁体１１４ｃと接する。このような構成とすることにより、詳細は後述するが、例えばトランジスタ１２のオン電流を増加させることができる。
【００９２】
また、図２（Ｂ）、（Ｃ）に示す構成のメモリセル１１では半導体１１４が導電体１１２と重なる領域を有しているが、図６（Ａ）、（Ｂ）に示すように重なる領域を有していなくてもよい。図６（Ａ）は図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図６（Ｂ）は図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。図６（Ａ）、（Ｂ）に示す構成とすることにより、容量素子１３の保持容量を大きくすることができる。
【００９３】
また、図２（Ｂ）、（Ｃ）に示す構成のメモリセル１１は導電体１１８が絶縁体１１９と接する構成であるが、図６（Ｃ）、（Ｄ）に示すように導電体１１８と、絶縁体１１９と、の間に絶縁体１２０を設けてもよい。図６（Ｃ）は図２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図６（Ｄ）は図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。図６（Ｃ）、（Ｄ）に示す構成とすることにより、導電体１１８の酸化を抑制することができ、本発明の一態様の半導体装置の信頼性を高めることができる。
【００９４】
また、図２（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセル１１は導電体１１５と、導電体１１８と、が重ならない構成としているが、図７（Ａ）、（Ｂ）、（Ｃ）に示すように導電体１１５と、導電体１１８と、が重なる構成としてもよい。図７（Ｂ）は、図７（Ａ）に示す上面図の一点鎖線Ｃ１−Ｃ２に対応する断面図であり、図７（Ｃ）は、図７（Ａ）に示す上面図の一点鎖線Ｃ３−Ｃ４に対応する断面図である。
【００９５】
図２（Ａ）（Ｂ）（Ｃ）に示す構成では、半導体１１４が導電体１１５および導電体１１８のいずれとも重ならない領域が存在し、当該領域が高抵抗領域になる場合がある。一方、図７（Ａ）（Ｂ）（Ｃ）に示す構成では、当該領域が存在しない。このため、トランジスタ１２のオン電流を増加させることができる。
【００９６】
また、メモリセル１１は図８（Ａ）、（Ｂ）、（Ｃ）に示す構成としてもよい。図８（Ａ）は、図１（Ａ）に示すメモリセル１１の構成例を表す上面図である。図８（Ｂ）は、図８（Ａ）の一点鎖線Ｄ１−Ｄ２に対応する断面図である。図８（Ｃ）は、図８（Ａ）の一点鎖線Ｄ３−Ｄ４に対応する断面図である。
【００９７】
図８（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセル１１を作製する際は、半導体１１４と、導電体１１５および導電体１１６となる第１の導電体と、を形成後、絶縁体１１９を成膜する。そして、図８（Ｂ）、（Ｃ）に示すように、第１の導電体と絶縁体１１９に、半導体１１４まで達する開口部を形成する。次に、当該開口部の中に絶縁体１１７および導電体１１８を形成する。その結果、導電体１１８と導電体１１１は、絶縁体１１３、半導体１１４および絶縁体１１７を間に介して、互いに重畳する領域を有する。その後、絶縁体１２６を成膜する。
【００９８】
図８（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセルでは、導電体１１５および導電体１１６の形成と、導電体１１８の形成と、１回のリソグラフィーで行うことができる。これにより、本発明の一態様の半導体装置の製造工程を簡略化することができ、本発明の一態様の半導体装置を低価格化することができる。
【００９９】
また、メモリセル１１は図９（Ａ）、（Ｂ）、（Ｃ）に示す構成としてもよい。図９（Ａ）は、図１（Ａ）に示すメモリセル１１の構成例を表す上面図である。図９（Ｂ）は、図９（Ａ）の一点鎖線Ｅ１−Ｅ２に対応する断面図である。図９（Ｃ）は、図９（Ａ）の一点鎖線Ｅ３−Ｅ４に対応する断面図である。
【０１００】
図９（Ａ）、（Ｂ）、（Ｃ）は、図２（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセル１１から導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８の一部を除去した場合のメモリセル１１の構成例である。図９（Ｂ）は前述の導電体および半導体１１４を除去した箇所を含む断面図であり、図９（Ｃ）は前述の導電体および半導体１１４を除去した箇所を含まない断面図である。
【０１０１】
メモリセル１１を図９（Ａ）、（Ｂ）、（Ｃ）に示す構成とすることにより、配線ＢＬと、前述した他の導電体と、が重ならない構成となるので、配線ＢＬの寄生容量を低減することができる。これにより、本発明の一態様の半導体装置の動作を高速化することができる。また、メモリセル１１に保持されたデータの読み出し時のエラーを低減することができる。なお、図９（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセル１１では、導電体１１６および配線ＢＬを同じレイヤーで電気的に接続することができる。
【０１０２】
なお、図９（Ａ）、（Ｂ）、（Ｃ）ではトランジスタ１２が有する導電体および容量素子１３が有する導電体の両方を除去する場合のメモリセル１１の構成例を示したが、本発明の一態様はこれに限られない。例えば、容量素子１３が有する導電体１１２および、容量素子１３が有する領域の半導体１１４および導電体１１５のみを除去し、トランジスタ１２が有する導電体１１１、導電体１１８および、トランジスタ１２が有する領域の半導体１１４および導電体１１５を除去しない構成としてもよい。また、例えばトランジスタ１２が有する導電体１１１、導電体１１８および、トランジスタ１２が有する領域の半導体１１４および導電体１１５のみを除去し、容量素子１３が有する導電体１１２および、容量素子１３が有する領域の半導体１１４および導電体１１５を除去しない構成としてもよい。
【０１０３】
また、図９（Ａ）では導電体１１８と、導電体１２４と、配線ＷＬと、がそれぞれ異なるレイヤーに形成されているが、導電体１２４が導電体１１２、半導体１１４および導電体１１５と重ならない構成であれば、図１０（Ａ）に示すように、導電体１１８と、導電体１２４と、配線ＷＬと、を同じレイヤーに形成してもよい。図１０（Ｂ）は図１０（Ａ）の一点鎖線Ｅ１−Ｅ２に対応する断面図であり、図１０（Ｃ）は図１０（Ａ）の一点鎖線Ｅ３−Ｅ４に対応する断面図である。
【０１０４】
または、導電体１１８および導電体１２４を同じレイヤーに形成し、配線ＷＬを導電体１１８および導電体１２４と異なるレイヤーに形成してもよい。以上のような構成とすることにより、本発明の一態様の半導体装置の製造工程を簡略化することができ、本発明の一態様の半導体装置を低価格化することができる。
【０１０５】
図９（Ａ）に示す構成のメモリセル１１は導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８をそれぞれ１箇所ずつ除去しているが、図１１（Ａ）に示すように２箇所ずつ除去してもよい。また、図１２（Ａ）に示すように４箇所ずつ除去してもよい。また、図１３に示すように８箇所ずつ除去してもよい。また、ｎ箇所（ｎは自然数）ずつ除去してもよい。
【０１０６】
なお、図１１（Ｂ）は、図１１（Ａ）に示す上面図の一点鎖線Ｇ１−Ｇ２に対応する断面図であり、図１１（Ｃ）は、図１１（Ａ）に示す上面図の一点鎖線Ｇ４−Ｇ４に対応する断面図である。また、図１２（Ｂ）は、図１２（Ａ）に示す上面図の一点鎖線Ｈ１−Ｈ２に対応する断面図であり、図１２（Ｃ）は、図１２（Ａ）に示す上面図の一点鎖線Ｈ３−Ｈ４に対応する断面図である。
【０１０７】
図１１（Ａ）に示す構成では、メモリセル１１が半円状に２個形成される。また、図１２（Ａ）に示す構成では、メモリセル１１が四分円状に４個形成される。また、図１３に示す構成では、メモリセル１１が八分円状に８個形成される。また、導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８をそれぞれｎ箇所ずつ除去する構成の場合、中心角が（３６０／ｎ）°の扇形のメモリセル１１がｎ個形成される。
【０１０８】
なお、図１１乃至図１３に示すメモリセル１１は、１本の配線ＢＬによってそれぞれ電気的に接続されている。また、中心角が（３６０／ｎ）°の扇形のメモリセル１１がｎ個設けられる場合、当該ｎ個のメモリセル１１は１本の配線ＢＬによって互いに電気的に接続することができる。
【０１０９】
また、図１１乃至図１３に示すメモリセル１１が有する導電体１１８は、互いに異なる導電体１２４を介して互いに異なる配線ＷＬと電気的に接続されている。つまり、メモリセル１１がｎ個設けられ、それらが１本の配線ＢＬによって互いに電気的に接続されている場合、導電体１２４および配線ＷＬはそれぞれｎ個ずつ設けられる。
【０１１０】
以上のような構成では、図２乃至図９に示すようにメモリセル１１を円状に１個のみ形成する場合より、メモリセル１１を面積効率よく配置することができる。つまり、メモリセル１１の集積度を高めることができる。これにより、本発明の一態様の半導体装置の、単位面積当たりの記憶容量を大きくすることができる。
【０１１１】
なお、図１１乃至図１３では各メモリセル１１において中心角の大きさが等しい場合を示しているが、中心角の大きさは等しくなくてもよい。
【０１１２】
本発明の一態様の半導体装置では、導電体１２４と、導電体１１１、導電体１１２および導電体１１５と、が重ならない構成とすることができる。図１４（Ａ）に、図１３に示すような八分円状のメモリセル１１が８個形成される構成において、導電体１２４が導電体１１１、導電体１１２および導電体１１５と重ならない構成とした場合のメモリセル１１の上面図を示す。図１４（Ｂ）に、図１４（Ａ）の一点鎖線Ｉ１−Ｉ２に対応する断面図を示す。図１４（Ｃ）に、図１４（Ａ）の一点鎖線Ｉ３−Ｉ４に対応する断面図を示す。
【０１１３】
図１４（Ａ）、（Ｃ）に示すような構成とすることで、導電体１２４の寄生容量を低減することができる。これにより、本発明の一態様の半導体装置の動作を高速化することができる。また、メモリセル１１に保持されたデータの読み出し時のエラーを低減することができる。
【０１１４】
図２乃至図１４に示す構成のメモリセル１１では導電体１１６は円状に設けられ、導電体１１６の外側に、導電体１１６を囲むように導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８が同心円状に配置されているが、本発明の一態様はこれに限られず、メモリセル１１が有する各導電体および半導体１１４は任意の形状とすることができる。例えば、導電体１１６を楕円状、四角形状またはｍ角形状（ｍは３以上の整数）に設け、導電体１１６の外側に、導電体１１６を囲むように導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８を設けてもよい。図２（Ａ）、図３（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）および図１２（Ａ）に示す構成のメモリセル１１について、導電体１１６を正方形とし、導電体１１６の外側に、導電体１１６を囲むように導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８を台形状に設けた場合のメモリセル１１の上面図を図１５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および図１６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にそれぞれ示す。
【０１１５】
なお、図１６（Ｄ）に示す構成のメモリセル１１では、正方形の対角線の交点と、を結んだ直線上の導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８を除去しているが、図１６（Ｅ）に示すように、正方形の対角線上の、前述の導電体および半導体１１４を除去してもよい。
【０１１６】
また、図１３および図１４（Ａ）に示す構成のメモリセル１１について、導電体１１６を正方形とし、導電体１１６の外側に、導電体１１６を囲むように導電体１１１、導電体１１２、半導体１１４、導電体１１５および導電体１１８を台形状に設けた場合のメモリセル１１の上面図を図１７（Ａ）および図１７（Ｂ）にそれぞれ示す。
【０１１７】
なお、図１５乃至図１７において、導電体１１１および半導体１１４は図示していない。
【０１１８】
図１８（Ａ）に、図２（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセル１１が有する容量素子１３の上面図の一例を示す。図１８（Ｂ）に、図１８（Ａ）の一点鎖線Ｊ１−Ｊ２に対応する断面図の一例を示す。図１８（Ａ）に示すように、容量素子１３が有する導電体１１２、絶縁体１１３、半導体１１４および導電体１１５は四角形状に形成することができる。
【０１１９】
図１８（Ｃ）に、図２（Ａ）、（Ｂ）、（Ｃ）に示す構成のメモリセル１１が有する容量素子１３の上面図の別の一例を示す。図１８（Ｄ）に、図１８（Ｃ）の一点鎖線Ｋ１−Ｋ２に対応する断面図の一例を示す。図１８（Ｃ）に示すように、容量素子１３が有する導電体１１２、絶縁体１１３、半導体１１４および導電体１１５は同心円状に形成することができる。また、図１８（Ｄ）に示すように、円の中心を容量素子１３が有する導電体１１２、絶縁体１１３、半導体１１４および導電体１１５の最上部とした、山型の形状とすることができる。
【０１２０】
図１８（Ａ）、（Ｃ）に示す構成の容量素子１３では、導電体１１２が導電体１１５に囲まれている。当該構成とすることにより、導電体１１２と導電体１１５が重なる領域の面積が大きくなり、容量素子１３の保持容量を大きくすることができる。
【０１２１】
なお、図１８（Ａ）乃至図１８（Ｄ）に示した容量素子１３が有する各要素の形状はあくまで一例であり、容量素子１３が有する各要素は機能を損なわない程度に適宜形状を変えることができる。
【０１２２】
図１９（Ａ）は、図１（Ａ）に示す回路構成のメモリセル１１にセンスアンプ３１が電気的に接続された回路構成の一例である。センスアンプ３１は配線ＢＬと電気的に接続されている。センスアンプ３１は、基準となる電位と読み出し電位との電位差を増幅し、増幅された電位差を保持する機能を有する。
【０１２３】
メモリセル１１は、センスアンプ３１の上に積層して設けることができる。図１９（Ｂ）、（Ｃ）は、センスアンプ３１を含む層３６と、メモリセル１１を含む層１６との積層構造の一例であり、層３６の上部に層１６が設けられた場合の断面図を示している。なお、センスアンプ３１はトランジスタ３５を有する。
【０１２４】
図１９（Ｂ）は、トランジスタ３５のチャネル長方向および図２（Ｂ）に示すメモリセル１１のＡ１−Ａ２方向の断面図に対応する。図１９（Ｃ）は、トランジスタ３５のチャネル幅方向および図２（Ｃ）に示すメモリセル１１のＡ３−Ａ４方向の断面図に対応する。
【０１２５】
なお、層１６の上部に層３６を設ける構成としてもよい。また、層１６および層３６を積層構造とせず、同一平面状に形成してもよい。
【０１２６】
層３６は、基板１３０およびトランジスタ３５を有し、基板１３０上にトランジスタ３５が設けられている。また、層３６は絶縁体１３１と、低抵抗領域１３２と、低抵抗領域１３３と、絶縁体１３４と、絶縁体１３５と、導電体１３６と、絶縁体１３７と、絶縁体１４０と、を有する。
【０１２７】
基板１３０には複数の凸部が形成されており、複数の凸部の間の溝部（トレンチと呼ぶ場合もある。）に絶縁体１３１が形成されている。基板１３０および絶縁体１３１の上部に開口が形成された絶縁体１３７が設けられている。絶縁体１３７の開口の中で、基板１３０および絶縁体１３１の上に絶縁体１３４が形成されており、絶縁体１３４の上に導電体１３６が形成されている。また、導電体１３６および絶縁体１３７の上に絶縁体１４０が形成されている。
【０１２８】
図１９（Ｂ）に示すように、基板１３０の凸部の少なくとも一部の上に、絶縁体１３７の開口が形成されており、絶縁体１３７の開口の内側に絶縁体１３５が設けられる。絶縁体１３５の内側に絶縁体１３４が設けられており、絶縁体１３４の内側に導電体１３６が設けられている。また、図１９（Ｂ）に示すように、基板１３０の凸部において、少なくとも絶縁体１３５の一部と重なるように低抵抗領域１３３が形成され、低抵抗領域１３３の外側に低抵抗領域１３２が形成される。なお、低抵抗領域１３２は低抵抗領域１３３より抵抗が低いことが好ましい。
【０１２９】
絶縁体１３１は素子分離領域としての機能を有する。低抵抗領域１３２はトランジスタ３５のソースまたはドレインとしての機能を有する。低抵抗領域１３３はトランジスタ３５のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域としての機能を有する。絶縁体１３４はトランジスタ３５のゲート絶縁膜としての機能を有する。絶縁体１３５はトランジスタ３５のサイドウォール絶縁膜としての機能を有する。導電体１３６はトランジスタ３５のゲート電極としての機能を有する。絶縁体１４０は層１６と、層３６との層間絶縁膜としての機能を有する。
【０１３０】
また、基板１３０の凸部において、導電体１３６と重なり、かつ低抵抗領域１３３の間に位置する領域は、トランジスタ３５のチャネル形成領域としての機能を有する。
【０１３１】
トランジスタ３５では、チャネル形成領域における凸部の側部および上部と、導電体１３６とが絶縁体１３４を間に挟んで重なることで、チャネル形成領域の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ３５の基板上における占有面積を小さく抑えつつ、トランジスタ３５において移動するキャリアの量を増加させることができる。その結果、トランジスタ３５は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域における凸部の高さをＴとすると、チャネル幅Ｗに対する凸部の高さＴの比（Ｔ／Ｗ）に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ３５のオン電流をより大きくすることができ、電界効果移動度もより高められる。例えば、バルクの基板１３０を用いたトランジスタ３５の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０１３２】
図１９（Ｂ）、（Ｃ）に示すトランジスタは、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて素子分離した例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。
【０１３３】
また、図１９（Ｂ）、（Ｃ）では、層３６にトランジスタ３５を１つ設ける例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。基板１３０に設けるトランジスタの構成および個数は、センスアンプ３１の構成に合わせて適宜設定すればよい。
【０１３４】
また、図１９（Ｂ）、（Ｃ）では絶縁体１４０は単層構造であるが、複数の絶縁体を積層した構造としてもよい。また、絶縁体１４０には導電体などが設けられていてもよい。例えば、配線ＢＬと、トランジスタ３５のソースまたはドレインの一方と、を電気的に接続する機能を有する導電体などが設けられていてもよい。
【０１３５】
層１６は絶縁体１４０の上面と接する絶縁体１４１および、絶縁体１４１の上面と接する絶縁体１４２を有し、絶縁体１４２の上部にメモリセル１１を含む層を有する。
【０１３６】
なお、絶縁体１４２より上部の構成は図１９（Ｂ）では図２（Ｂ）と同様とし、図１９（Ｃ）では図２（Ｃ）と同様としたが、絶縁体１４２より上部の構成は本明細書に記載した任意の構成とすることができる。
【０１３７】
絶縁体１４１および絶縁体１４２には開口部が設けられており、当該開口部には配線ＰＬが設けられている。
【０１３８】
導電体１４６は、導電体１１１と電気的に接続されている。導電体１４６は、導電体１１１の電位を制御する機能を有する。
【０１３９】
なお、図１９（Ｂ）、（Ｃ）に示した積層構成はあくまで一例であり、メモリセル１１およびセンスアンプ３１の機能を果たせるのであれば任意の構成とすることができる。例えば、トランジスタ３５のチャネル幅方向を、図２（Ｂ）に示すメモリセル１１のＡ１−Ａ２方向と平行とし、トランジスタ３５のチャネル長方向を図２（Ｃ）に示すメモリセル１１のＡ３−Ａ４方向と平行としてもよい。また、例えば配線ＰＬがＡ３−Ａ４方向と平行に形成してもよいし、例えば導電体１４６がＡ１−Ａ２方向と平行に形成されていてもよい。
【０１４０】
また、図１９（Ｂ）では配線ＢＬをトランジスタ１２および容量素子１３の上部に設ける構成としているが、図２０（Ｂ）に示すように配線ＢＬを層３６と、トランジスタ１２および容量素子１３との間に設ける構成としてもよい。図２０（Ａ）は図１９（Ａ）と同様に、図１（Ａ）に示す回路構成のメモリセル１１にセンスアンプ３１が電気的に接続された回路構成の一例である。図２０（Ｂ）は図１９（Ｂ）と同様に、トランジスタ３５のチャネル長方向および図２（Ｂ）に示すメモリセル１１のＡ１−Ａ２方向の断面図に対応する。図２０（Ｃ）は図１９（Ｃ）と同様に、トランジスタ３５のチャネル幅方向および図２（Ｃ）に示すメモリセル１１のＡ３−Ａ４方向の断面図に対応する。
【０１４１】
図２０（Ｂ）、（Ｃ）に示す構成では、絶縁体１４０の上部に接する絶縁体１４４と、絶縁体１４４の上部に接する絶縁体１４５と、が設けられる。絶縁体１４４、絶縁体１４５、絶縁体１４１、絶縁体１４２、絶縁体１１３および半導体１１４には導電体１１６に達する開口部が設けられ、当該開口部の中に配線ＢＬが設けられる。
【０１４２】
図２０（Ｂ）に示す構成とすることにより、配線ＢＬと、導電体１１８とを十分に離すことができる。したがって、配線ＢＬに発生する寄生容量を低減することができる。これにより、本発明の一態様の半導体装置の動作を高速化することができる。また、メモリセル１１に保持されたデータの読み出し時のエラーを低減することができる。
【０１４３】
本発明の一態様の半導体装置は、図２１（Ａ）に示す構成のメモリセルにおいても適用することができる。図２１（Ａ）に示すメモリセル５１は、トランジスタ５２と、容量素子５３と、トランジスタ５５と、を有する。
【０１４４】
トランジスタ５２のソースまたはドレインの一方は、容量素子５３の第１の電極およびトランジスタ５５のゲートと電気的に接続されている。トランジスタ５２のソースまたはドレインの他方は、配線ＷＢＬと電気的に接続されている。トランジスタ５２のゲートは、配線ＷＬ１と電気的に接続されている。容量素子５３の第２の電極は、配線ＷＰＬと電気的に接続されている。トランジスタ５５のソースまたはドレインの一方は、配線ＲＢＬと電気的に接続されている。トランジスタ５５のソースまたはドレインの他方は、配線ＲＰＬと電気的に接続されている。
【０１４５】
トランジスタ５２は、容量素子５３へのデータの書き込みを制御する機能を有する。容量素子５３は、データを保持する機能を有する。
【０１４６】
配線ＷＢＬは、書き込み電位を伝送する、書き込み用ビット線としての機能を有する。配線ＲＢＬは、読み出し電位を伝送する、読み出し用ビット線としての機能を有する。配線ＷＰＬおよび配線ＲＰＬは電源線としての機能を有する。
【０１４７】
トランジスタ５２および容量素子５３は、図１９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１２および容量素子１３と同様の構成とすることができる。また、トランジスタ５５は、図１９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ３５と同様の構成とすることができる。
【０１４８】
トランジスタ５５と、トランジスタ５２および容量素子５３と、は積層して設けることができる。図１９（Ｂ）、（Ｃ）は、トランジスタ５５を含む層５６と、トランジスタ５２および容量素子５３を含む層５７との積層構造の一例であり、層５６の上部に層５７が設けられた場合の断面図を示している。
【０１４９】
層５６が有する絶縁体１５０は層３６が有する絶縁体１４０に対応する。また、図２１（Ｂ）、（Ｃ）に示す層５７は図１９（Ｂ）、（Ｃ）に示す層１６に対応する。層５７が有する絶縁体１５１、絶縁体１５２、絶縁体１５３、絶縁体１５７、絶縁体１５９および絶縁体１６１は、層１６が有する絶縁体１４１、絶縁体１４２、絶縁体１１３、絶縁体１１７、絶縁体１１９および絶縁体１２１にそれぞれ対応する。
【０１５０】
絶縁体１５０、絶縁体１５１、絶縁体１５２、絶縁体１５３、絶縁体１５７、絶縁体１５９および絶縁体１６１には開口部が設けられており、当該開口部には導電体１７０が設けられている。導電体１７０により、トランジスタ５２のソースまたはドレインの一方および容量素子５３の第１の電極と、トランジスタ５５のゲートと、が電気的に接続されている。
【０１５１】
図２乃至図２１に示す構成は、それぞれ任意に組み合わせることができる。
【０１５２】
＜基板＞
以下では、基板１３０について説明する。
【０１５３】
基板１３０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、基板１３０として単結晶シリコン基板を用いる。また、基板１３０として、基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【０１５４】
基板１３０は、例えば、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、基板１３０として、ｎ型の導電型を付与する不純物を有する半導体基板を用いても構わない。または、基板１３０がｉ型であっても構わない。
【０１５５】
また、基板１３０に設けられる低抵抗領域１３２は、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。また同様に、低抵抗領域１３３も、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。ただし、低抵抗領域１３３はＬＤＤとして機能することが好ましいので、低抵抗領域１３３に含まれる導電性を付与する元素の濃度は、低抵抗領域１３２に含まれる導電性を付与する元素の濃度より低いことが好ましい。なお、低抵抗領域１３２はシリサイドなどを用いて形成してもよい。
【０１５６】
＜導電体および配線＞
以下では、本発明の一態様の半導体装置の構成要素である導電体および配線について説明する。
【０１５７】
導電体１１１、導電体１１２、導電体１１５、導電体１１６、導電体１１８、導電体１２４、配線ＢＬ、配線ＷＬおよび配線ＰＬとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。例えば、窒素タンタルを用いてもよい。
【０１５８】
導電体１３６としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造で導電体１３６を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１５９】
＜絶縁体＞
以下では、本発明の一態様の半導体装置の構成要素である絶縁体について説明する。
【０１６０】
絶縁体１１３、絶縁体１１７および絶縁体１１９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１３、絶縁体１１７および絶縁体１１９としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０１６１】
また、絶縁体１１３および絶縁体１１７は、過剰酸素を有する絶縁体としてもよい。このような絶縁体１１３および絶縁体１１７を設けることにより、絶縁体１１３および絶縁体１１７から半導体１１４に酸素を供給することができる。
【０１６２】
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜または層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
【０１６３】
過剰酸素を有する絶縁体１１３は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。
【０１６４】
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
【０１６５】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０１６６】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１６７】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【０１６８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
【０１６９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１７０】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１７１】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０１７２】
絶縁体１２０、絶縁体１２１、絶縁体１３７、絶縁体１４０、絶縁体１４１、絶縁体１４２、絶縁体１４４および絶縁体１４５としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１７３】
また、絶縁体１１９、絶縁体１２０、絶縁体１２１、絶縁体１４０、絶縁体１４１、絶縁体１４２、絶縁体１４４および絶縁体１４５の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ１２より下層に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ１２の電気特性を安定にすることができる。
【０１７４】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１７５】
絶縁体１３４および絶縁体１３５は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
【０１７６】
＜半導体＞
以下では、本発明に係る半導体について説明する。
【０１７７】
半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１７８】
ここで、半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１７９】
まず、図２２（Ａ）、図２２（Ｂ）、および図２２（Ｃ）を用いて、本発明に係る半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２２には、酸素の原子数比については記載しない。また、半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１８０】
図２２（Ａ）、図２２（Ｂ）、および図２２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１８１】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０１８２】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図２２に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の半導体は、スピネル型の結晶構造をとりやすい。
【０１８３】
図２２（Ａ）および図２２（Ｂ）では、本発明の一態様の半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０１８４】
一例として、図２３に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２３は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２３に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０１８５】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２３に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０１８６】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０１８７】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０１８８】
ただし、半導体中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０１８９】
例えば、半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０１９０】
また、半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０１９１】
また、インジウムの含有率を高くすることで、半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い半導体はインジウムの含有率が低い半導体と比較してキャリア移動度が高くなるためである。
【０１９２】
一方、半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２２（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０１９３】
従って、本発明の一態様の半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２２（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１９４】
また、図２２（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する半導体は、特に、結晶性が高く、キャリア移動度も高い優れた半導体である。
【０１９５】
なお、半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１９６】
続いて、上記半導体をトランジスタに用いる場合について説明する。
【０１９７】
なお、上記半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１９８】
また、トランジスタには、キャリア密度の低い半導体を用いることが好ましい。例えば、半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１９９】
なお、高純度真性または実質的に高純度真性である半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２００】
また、半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２０１】
従って、トランジスタの電気特性を安定にするためには、半導体中の不純物濃度を低減することが有効である。また、半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２０２】
ここで、半導体中における各不純物の影響について説明する。
【０２０３】
半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体において欠陥準位が形成される。このため、半導体におけるシリコンや炭素の濃度と、半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２０４】
また、半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２０５】
また、半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該半導体において、窒素はできる限り低減されていることが好ましい、例えば、半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２０６】
また、半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、半導体中の水素はできる限り低減されていることが好ましい。具体的には、半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２０７】
不純物が十分に低減された半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０２０８】
続いて、該半導体を２層構造、または３層構造とした場合について述べる。半導体Ｓ１、半導体Ｓ２、および半導体Ｓ３の積層構造に接する絶縁体のバンド図と、半導体Ｓ２および半導体Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２４を用いて説明する。
【０２０９】
図２４（Ａ）は、絶縁体Ｉ１、半導体Ｓ１、半導体Ｓ２、半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２４（Ｂ）は、絶縁体Ｉ１、半導体Ｓ２、半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、半導体Ｓ１、半導体Ｓ２、半導体Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０２１０】
半導体Ｓ１、半導体Ｓ３は、半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、半導体Ｓ２の伝導帯下端のエネルギー準位と、半導体Ｓ１、半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、半導体Ｓ１、半導体Ｓ３の電子親和力と、半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０２１１】
図２４（Ａ）、および図２４（Ｂ）に示すように、半導体Ｓ１、半導体Ｓ２、半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、半導体Ｓ１と半導体Ｓ２との界面、または半導体Ｓ２と半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２１２】
具体的には、半導体Ｓ１と半導体Ｓ２、半導体Ｓ２と半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ半導体の場合、半導体Ｓ１、半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ半導体、Ｇａ−Ｚｎ半導体、酸化ガリウムなどを用いるとよい。
【０２１３】
このとき、キャリアの主たる経路は半導体Ｓ２となる。半導体Ｓ１と半導体Ｓ２との界面、および半導体Ｓ２と半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２１４】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。半導体Ｓ１、半導体Ｓ３を設けることにより、トラップ準位を半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０２１５】
半導体Ｓ１、半導体Ｓ３は、半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、半導体Ｓ２、半導体Ｓ２と半導体Ｓ１との界面、および半導体Ｓ２と半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、半導体Ｓ１、半導体Ｓ３には、図２２（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の半導体を用いればよい。なお、図２２（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
【０２１６】
特に、半導体Ｓ２に領域Ａで示される原子数比の半導体を用いる場合、半導体Ｓ１および半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である半導体を用いることが好ましい。また、半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である半導体を用いることが好適である。
【０２１７】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０２１８】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２１９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２２０】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２２１】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０２２２】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０２２３】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０２２４】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０２２５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０２２６】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０２２７】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２２８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２５（Ｅ）に示す。図２５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２５（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０２２９】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２３０】
図２６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０２３１】
図２６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２３２】
また、図２６（Ｂ）および図２６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２６（Ｄ）および図２６（Ｅ）は、それぞれ図２６（Ｂ）および図２６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０２３３】
図２６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０２３４】
図２６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０２３５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）と称することもできる。
【０２３６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２３７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２３８】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０２３９】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０２４０】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２７（Ｂ）に示す。図２７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０２４１】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０２４２】
図２７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２４３】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２４４】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２４５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２４６】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０２４７】
図２８に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２８（Ａ）および図２８（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０２４８】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２４９】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２５０】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０２５１】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２５２】
図２９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２９より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２９より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０２５３】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２５４】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２５５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２５６】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２５７】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２５８】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
【０２５９】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
【０２６０】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０２６１】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０２６２】
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０２６３】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０２６４】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０２６５】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０２６６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０２６７】
（実施の形態２）
本実施の形態では、図２（Ｂ）に示す構成のトランジスタ１２および容量素子１３の作製方法の一例について、図面を用いて説明する。
【０２６８】
まず、絶縁体１１０の上に導電体１１１および導電体１１２となる導電体２１１を成膜する（図３０（Ａ））。導電体２１１としては、実施の形態１に示した導電体１１１および導電体１１２などに用いることができる導電体を用いればよい。導電体２１１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０２６９】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０２７０】
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０２７１】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０２７２】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。またこれにより、成膜した膜にピンホールなどが形成れにくくなる。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０２７３】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０２７４】
次に、導電体２１１上にレジストなどを形成し、該レジストを用いて加工し、導電体１１１および導電体１１２を形成する（図３０（Ｂ））。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も含まれる。
【０２７５】
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去してもよい。
【０２７６】
次に、絶縁体１１３を成膜する（図３０（Ｃ））。絶縁体１１３としては実施の形態１に示した絶縁体１１３に用いることができる絶縁体も用いればよい。絶縁体１１３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、絶縁体１１３中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。
【０２７７】
また、絶縁体１１３の成膜後に加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１１３中の水、または水素をさらに低減させることができる。また、絶縁体１１３が過剰酸素を有するようにすることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０２７８】
次に、半導体１１４となる半導体を成膜する。半導体１１４となる半導体としては実施の形態１に示した半導体に用いることができる半導体を用いればよい。半導体１１４となる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、半導体１１４となる半導体の成膜は、基板を加熱しながら行うことが好ましい。
【０２７９】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、半導体１１４の水素濃度を低減させることができる場合がある。また、半導体１１４の酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、半導体１１４の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。半導体１１４として実施の形態１で示したＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。
【０２８０】
当該加熱処理により、半導体１１４となる半導体に、絶縁体１１３から酸素を供給することができる。絶縁体１１３に対して加熱処理を行うことにより、極めて容易に酸素を半導体１１４となる半導体に供給することができる。
【０２８１】
このように半導体１１４となる半導体に酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０２８２】
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができる。高密度プラズマ処理は、絶縁体１１３の成膜前に行ってもよいし、半導体１１４の形成後に行ってもよいし、後述する絶縁体１１９の形成後などに行ってもよい。
【０２８３】
次に、半導体１１４となる半導体の上にレジストなどを形成し、該レジストを用いて加工し、半導体１１４を形成する（図３０（Ｄ））。
【０２８４】
次に、導電体１１５および導電体１１６となる導電体２１５を成膜する（図３１（Ａ））。導電体２１５としては実施の形態１に示した導電体１１５および導電体１１６として用いることができる導電体を用いればよい。導電体２１５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８５】
次に、導電体２１５の上にレジストなどを形成し、該レジストを用いて加工し、導電体１１５および導電体１１６を形成する（図３１（Ｂ））。
【０２８６】
次に、絶縁体１１７を成膜する（図３１（Ｃ））。絶縁体１１７としては実施の形態１に示した絶縁体１１７として用いることができる絶縁体を用いればよい。絶縁体１１７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８７】
次に、導電体１１８となる導電体２１８を成膜する（図３１（Ｄ））。導電体２１８としては実施の形態１に示した導電体１１８として用いることができる導電体を用いればよい。導電体２１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。なお、絶縁体１１７の成膜と、導電体２１８の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０２８８】
次に、導電体２１８の上にレジストなどを形成し、該レジストを用いて加工し、導電体１１８を形成する（図３２（Ａ））。
【０２８９】
次に、絶縁体１１９を成膜する。その後、絶縁体１２０を成膜する（図３２（Ｂ））。絶縁体１１９および絶縁体１２０としては実施の形態１に示した絶縁体１１９および絶縁体１２０として用いることができる絶縁体を用いればよい。絶縁体１１９および絶縁体１２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２９０】
次に、絶縁体１２０上にレジストなどを形成し、絶縁体１２０、絶縁体１１９および絶縁体１１７に開口を形成する。その後、当該開口を埋め込むように配線ＢＬとなる導電体を成膜する（図３２（Ｃ））。配線ＢＬとなる導電体としては、実施の形態１で示した配線ＢＬとして用いることができる導電体を用いればよい。配線ＢＬとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２９１】
以上の工程により、図２（Ｂ）に示す半導体装置を作製することができる。
【０２９２】
なお、以上の作製工程において、複数回熱処理を行ったが、これらの熱処理を後の工程に進むほど低温で行うことで、後の工程で行う熱処理による不純物の熱拡散などの影響を低減することができる。
【０２９３】
本実施の形態に示す半導体装置において、銅などの低抵抗材料を用いて配線等を作製する場合は、高温の熱処理で銅など低融点の金属が融解するおそれがあるので、各工程の熱処理温度を４００℃乃至４５０℃程度に抑えておくことが好ましい。このように、配線抵抗を低くすることで信号の伝達速度を向上させることができる。よって、本実施の形態に示す半導体装置を、キャッシュメモリとして機能する記憶装置（例えば、ＣＰＵチップの組み込みＤＲＡＭと同等の機能を有する記憶装置）などに用いることができる。
【０２９４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０２９５】
（実施の形態３）
本実施の形態では、センスアンプ３１について図面を用いて詳細に説明する。
【０２９６】
＜記憶回路の構成例＞
図３３に、図１９に示すメモリセル１１およびセンスアンプ３１を利用した記憶回路４０の構成例を示す。記憶回路４０は、セルアレイ１０に設けられた複数のメモリセル１１ａおよびメモリセル１１ｂと、センスアンプ回路３０に設けられた複数のセンスアンプ３１を有する。また、図３３の記憶回路４０の上面図を図３４に示す。ここで、メモリセル１１ａおよびメモリセル１１ｂは、メモリセル１１と同様の構成とすることができる。
【０２９７】
メモリセル１１ａは、配線ＷＬａおよび配線ＢＬａと接続されている。配線ＷＬａに供給される電位によってメモリセル１１ａの選択が行われ、配線ＢＬａに書き込み電位が供給されることにより、メモリセル１１ａにデータが書き込まれる。また、メモリセル１１ｂも同様に、配線ＷＬｂおよび配線ＢＬｂと接続されている。
【０２９８】
センスアンプ回路３０は複数のセンスアンプ３１を有し、配線ＢＬａ、配線ＢＬｂ、配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。ここでは、１個のセンスアンプ３１が１本の配線ＢＬａおよび１本の配線ＢＬｂと接続された構成例を示す。また、センスアンプ３１は配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０２９９】
センスアンプ回路３０は、入力された信号を増幅する機能と、増幅された信号の出力を制御する機能を有する。具体的には、読み出し電位を増幅し、所定のタイミングで配線ＧＢＬａまたは配線ＧＢＬｂに出力する機能を有する。センスアンプ回路３０によって読み出し電位を増幅することにより、メモリセル１１ａまたはメモリセル１１ｂから読み出された電位が微弱な場合にも、データの読み出しを確実に行うことができる。また、増幅された電位の配線ＧＢＬａまたは配線ＧＢＬｂへの出力を制御することにより、複数のセンスアンプ３１を１本の配線ＧＢＬａおよび１本の配線ＧＢＬｂで接続することができる。
【０３００】
図３３および図３４に示す記憶回路４０では、１つのセンスアンプ３１と、当該１つのセンスアンプ３１の上に積層されている複数のメモリセル１１ａおよび複数のメモリセル１１ｂと、の組が、４つ設けられている場合を例示している。ただし、本発明の一態様に係る記憶回路４０では、上記組が単数であっても良いし、４以外の複数であっても良い。
【０３０１】
また、図３３および図３４では、複数のメモリセル１１ａが設けられている領域１５ａと、複数のメモリセル１１ｂが設けられている領域１５ｂとが、当該複数のメモリセル１１ａおよび当該複数のメモリセル１１ｂと接続されている１つのセンスアンプ３１と重なっている。
【０３０２】
なお、図３３および図３４では、センスアンプ３１が配線ＢＬａおよび配線ＢＬｂと接続されている。そして、１つの領域１５ａに設けられている複数のメモリセル１１ａは、同一の配線ＢＬａと接続されている。また、１つの領域１５ｂに設けられている複数のメモリセル１１ｂは、同一の配線ＢＬｂと接続されている。
【０３０３】
また、４つの領域１５ａでは複数の配線ＷＬａを共有しており、４つの領域１５ｂでは複数の配線ＷＬｂを共有している。具体的には、１本の配線ＷＬａは４つのメモリセル１１ａと接続され、１本の配線ＷＬｂは４つのメモリセル１１ｂと接続されている。
【０３０４】
そして、図３３および図３４に示すセルアレイ１０は開放型であるため、配線ＢＬａは配線ＷＬｂと交差せず、配線ＢＬｂは配線ＷＬａと交差しない構成を有する。
【０３０５】
また、各センスアンプ３１は、それぞれ配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０３０６】
このようなセルアレイのレイアウトの方式を開放型と呼ぶ場合がある。開放型を適用する場合、後述する折り返し型のレイアウトに比べてメモリセルの密度を高めることができ、セルアレイ１０の面積を縮小することができる。よって、記憶回路４０の面積を削減し、記憶回路４０の単位面積あたりの記憶容量を増加させることができる。
【０３０７】
本発明の一態様においては、記憶回路４０は、セルアレイ１０がセンスアンプ３１の上に積層された構成を有する。また、領域１５ａにおいて少なくとも１以上のメモリセル１１ａがセンスアンプ３１と重なる領域を有するように配置されており、領域１５ｂにおいて少なくとも１以上のメモリセル１１ｂがセンスアンプ３１と重なる領域を有するように配置されている。これにより、セルアレイ１０とセンスアンプ３１が同一の層に設けられている場合と比較して、記憶回路４０の面積を削減することができる。よって、記憶回路４０の単位面積あたりの記憶容量を増加させることができる。なお、メモリセル１１ａおよびメモリセル１１ｂは、１つのセンスアンプ３１と重なる領域を有するように配置してもよいし、異なる複数のセンスアンプ３１と重なる領域を有するように配置してもよい。また、１つのセンスアンプ３１の上に積層されるメモリセル１１ａおよびメモリセル１１ｂの数、言い換えると１組の領域１５ａと領域１５ｂに含まれるメモリセル１１ａおよびメモリセル１１ｂの数は自由に設定することができる。例えば、１つのセンスアンプ３１の上に積層されるメモリセル１１ａおよびメモリセル１１ｂの数、言い換えると１組の領域１５ａと領域１５ｂに含まれるメモリセル１１ａおよびメモリセル１１ｂの数を、合計５１２個以下、好ましくは合計２５６個以下とすることができ、少なくとも合計２個以上とすることができる。
【０３０８】
また、記憶回路４０における消費電力を削減するためには、領域１５ａに含まれるメモリセル１１ａおよび領域１５ｂに含まれるメモリセル１１ｂの数を減らすことが好ましい。しかしながら、領域１５ａに含まれるメモリセル１１ａおよび領域１５ｂに含まれるメモリセル１１ｂの数を減らすと、記憶容量の維持のためにセンスアンプ３１の数を増やす必要がある。ここで、セルアレイ１０とセンスアンプ３１が同一の層に設けられる構成をとる場合、センスアンプ３１の数の増加が直接的に記憶回路４０の面積の増大につながる。そのため、領域１５ａおよび領域１５ｂに含まれるメモリセルの数を一定以下に減らすことは困難である。
【０３０９】
一方、本発明の一態様においては、セルアレイ１０とセンスアンプ３１が積層された構成を有するため、センスアンプ３１の数が増加しても、記憶回路４０の面積の増加を抑えることができる。そのため、領域１５ａに含まれるメモリセル１１ａの数および領域１５ｂに含まれるメモリセル１１ｂの数を減らし、記憶回路４０における消費電力を削減することが容易である。具体的には、１つのセンスアンプ３１の上に積層されるメモリセル１１ａおよびメモリセル１１ｂの数、言い換えると１組の領域１５ａと領域１５ｂに含まれるメモリセル１１ａおよびメモリセル１１ｂの数を合計６４個以下、好ましくは合計３２個以下、さらに好ましくは合計１６個以下、さらに好ましくは合計８個以下とすることができる。なお、センスアンプ３１の面積の合計はセルアレイ１０の面積以下に抑えることが好ましいが、セルアレイ１０の面積以上であっても、記憶回路４０の面積の増加を低減することができる。
【０３１０】
また、セルアレイ１０とセンスアンプ３１とを積層することにより、セルアレイ１０とセンスアンプ３１とを接続する配線ＢＬａおよび配線ＢＬｂの長さを短くすることができる。さらに、１つのセンスアンプ３１の上に積層されるメモリセル１１ａおよびメモリセル１１ｂの数、言い換えると一組の領域１５ａと領域１５ｂに含まれるメモリセル１１ａおよびメモリセル１１ｂの数を低減することにより、セルアレイ１０とセンスアンプ３１とを接続する配線ＢＬａおよび配線ＢＬｂの長さをさらに短くすることができる。よって、上記配線ＢＬａおよび配線ＢＬｂの配線抵抗および寄生容量を小さく抑えることができ、記憶回路４０の消費電力の低減および動作速度の向上を図ることができる。また、読み出し電位のノイズを低減することができるので、読み出し動作におけるエラーを低減することができる。
【０３１１】
図３５（Ａ）に、図３３に示す記憶回路４０の変形例を示す。また、図３５（Ｂ）に、図３５（Ａ）に示す構成の記憶回路４０の上面図を示す。図３５（Ａ）、（Ｂ）に示す構成の記憶回路４０は、メモリセル１１がセンスアンプ３１の上に積層された構造を有する。図３３に示す構成の記憶回路４０はセルアレイ１０のレイアウト方式が開放型であるのに対して、図３５（Ａ）、（Ｂ）に示す構成の記憶回路４０はセルアレイ１０のレイアウト方式が折り返し型である。
【０３１２】
図３５（Ａ）、（Ｂ）に示す構成の記憶回路４０では、１つのセンスアンプ３１と、当該１つのセンスアンプ３１の上に積層されている複数のメモリセル１１との組が、２つ設けられている場合を例示している。ただし、本発明の一態様に係る記憶回路４０では、上記組が単数であってもよいし、３以上の複数であってもよい。
【０３１３】
また、図３５（Ａ）、（Ｂ）では、４つのメモリセル１１が、当該複数のメモリセル１１と接続されている１つのセンスアンプ３１と重なっている。ただし、本発明の一態様に係る記憶回路４０では、１つのセンスアンプ３１と重なるメモリセル１１は単数であってもよいし、４以外の複数であってもよい。
【０３１４】
なお、図３５（Ａ）、（Ｂ）ではセンスアンプ３１が、ある配線ＢＬと、当該配線ＢＬに隣接する１本の配線ＢＬと接続されている。また、各センスアンプ３１は、それぞれ配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０３１５】
そして、図３５（Ａ）、（Ｂ）に示すセルアレイ１０は折り返し型であるため、ある配線ＢＬと接続されたメモリセル１１と、当該配線ＢＬに隣接する配線ＢＬと接続されたメモリセル１１とが、同一の配線ＷＬと接続されない構成としている。
【０３１６】
このような構成とすることにより、１つのセンスアンプ３１でデータを読み出すとき、当該センスアンプに接続された２本の配線ＢＬのノイズの影響を低減することができる。よって、記憶回路４０において、読み出し時のエラーを低減させることができる。
【０３１７】
＜記憶回路を用いた半導体装置の構成例＞
次に、記憶回路４０を用いた半導体装置の構成例を、図３６を用いて説明する。
【０３１８】
図３６に示す半導体装置は、記憶回路４０、メインアンプ８０、入出力回路９０を有する。ここでは、半導体装置がｋ個（ｋは２以上の自然数）の記憶回路４０（記憶回路４０−１乃至４０−ｎ）を有する構成を示す。図３６に示す記憶回路４０は、図３３と同様に、複数のメモリセル１１ａおよびメモリセル１１ｂを有するセルアレイ１０と、複数のセンスアンプ３１を有するセンスアンプ回路３０を有する。なお、図３６では記憶回路４０−１がセルアレイ１０およびセンスアンプ回路３０を有する構成を図示しているが、記憶回路４０−２乃至４０−ｎも記憶回路４０−１と同様の構成とすることができる。また、図３６に示す記憶回路４０−１では、図が煩雑になるのを防ぐため、図３３で示している、配線ＢＬｂ、配線ＷＬｂ、メモリセル１１ｂなどを省略している。また、図３６に示すセンスアンプ回路３０では、配線ＧＢＬａおよび配線ＧＢＬｂを１本ずつ設ける構成を示しているが、これに限られることなく、配線ＧＢＬａおよび配線ＧＢＬｂを複数本設ける構成としてもよい。
【０３１９】
メインアンプ８０は、記憶回路４０および入出力回路９０と接続されている。メインアンプ８０は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬａまたは配線ＧＢＬｂの電位を増幅して入出力回路９０に出力する機能を有する。なお、メインアンプ８０は省略することもできる。
【０３２０】
入出力回路９０は、配線ＧＢＬａの電位、配線ＧＢＬｂの電位またはメインアンプ８０から出力された電位を読み出しデータとして外部に出力する機能を有する。
【０３２１】
ここで、配線ＢＬａがそれぞれ別々の配線ＧＢＬａと接続されており、配線ＢＬｂがそれぞれ別々の配線ＧＢＬｂと接続されている場合、配線ＢＬａと同じ本数の配線ＧＢＬａを設ける必要があり、また配線ＢＬｂと同じ本数の配線ＧＢＬｂを設ける必要がある。さらに、配線ＧＢＬａおよび配線ＧＬＢｂのすべてがメインアンプ８０と接続されることとなる。この場合、メインアンプ８０は、配線ＢＬａと同じ数の配線ＧＢＬａに供給された信号のすべておよび配線ＢＬｂと同じ数の配線ＧＢＬｂに供給された信号のすべてを増幅する必要があり、メインアンプ８０を駆動するための電力が増大してしまう。また、配線ＧＢＬａ同士および配線ＧＢＬｂ同士の間隔が狭くなると、配線ＧＢＬａおよび配線ＧＢＬｂに生じる寄生容量が増大する。このため、配線ＧＢＬａおよび配線ＧＢＬｂには、センスアンプ回路３０における増幅率を上げるなどの手段により、寄生容量による信号の減衰や遅延を考慮した信号を供給する必要がある。よって、データの読み書きに要する電力が増大してしまう。
【０３２２】
一方、本発明の一態様においては、配線ＧＢＬａが複数の配線ＢＬａにおいて共有化されており、センスアンプ回路３０は複数の配線ＢＬａのうち所定の配線ＢＬａを選択して、当該選択された配線ＢＬａの電位を配線ＧＢＬａに出力する機能を有する。また、配線ＧＢＬｂが複数の配線ＢＬｂにおいて共有化されており、センスアンプ回路３０は複数の配線ＢＬｂのうち所定の配線ＢＬｂを選択して、当該選択された配線ＢＬｂの電位を配線ＧＢＬｂに出力する機能を有する。これにより、メインアンプ８０と接続された配線ＧＢＬａおよび配線ＧＢＬｂの本数を削減することができるため、メインアンプ８０において増幅すべき信号の数を削減することができる。よって、メインアンプ８０における消費電力を削減することができる。また、配線ＧＢＬａおよび配線ＧＢＬｂの本数を減らし、配線ＧＢＬａ同士の間隔および配線ＧＢＬｂ同士の間隔を広くできるため、配線ＧＢＬａおよび配線ＧＢＬｂに生じる寄生容量を低減することができ、配線ＧＢＬａおよび配線ＧＢＬｂに供給された信号の減衰を抑えることができる。したがって、センスアンプ回路３０やメインアンプ８０による信号の増幅の負担を軽減することができ、本発明の一態様の半導体装置の消費電力を削減することができる。
【０３２３】
さらに、配線ＧＢＬａおよび配線ＧＢＬｂの本数を削減して寄生容量を低減することにより、配線ＧＢＬａおよび配線ＧＢＬｂの信号を増幅することなく、入出力回路９０に直接出力する構成とすることもできる。この場合、メインアンプ８０を省略することができ、半導体装置の消費電力および面積の削減を図ることができる。
【０３２４】
なお、配線ＧＢＬａの本数は特に限定されず、配線ＢＬａの本数よりも小さい任意の数とすることができる。また、配線ＧＢＬｂの本数は特に限定されず、配線ＢＬｂの本数よりも小さい任意の数とすることができる。
【０３２５】
なお、ここではメモリセル１１ａおよびメモリセル１１ｂに記憶されたデータを入出力回路９０から外部に出力する構成について説明したが、メモリセル１１ａおよびメモリセル１１ｂにデータを書き込む動作も、同様の原理で行うことができる。具体的には、外部から入力された書き込みデータが入出力回路９０からメインアンプ８０に出力され、メインアンプ８０によって増幅された電位がセンスアンプ回路３０に入力される。そして、センスアンプ回路３０で増幅された電位が書き込み電位として配線ＢＬａまたは配線ＢＬｂに供給される。なお、配線ＢＬａまたは配線ＢＬｂへの書き込み電位の出力のタイミングは、センスアンプ回路３０によって制御することができる。データの書き込みにおいても、上記の効果を得ることができる。
【０３２６】
配線ＷＬａおよび配線ＷＬｂは駆動回路７０と接続されている。駆動回路７０は、所定の配線ＷＬａまたは配線ＷＬｂに、データの書き込みを行うメモリセル１１ａまたはメモリセル１１ｂを選択するための信号（以下、書き込みワード信号ともいう）を供給する機能を有する。駆動回路７０は、デコーダなどによって構成することができる。
【０３２７】
センスアンプ３１は、配線ＢＬａを介してメモリセル１１ａと接続されており、配線ＢＬｂを介してメモリセル１１ｂと接続されている。センスアンプ３１は、増幅回路３２およびスイッチ回路３３を有する。
【０３２８】
増幅回路３２は、配線ＢＬａおよび配線ＢＬｂの電位を増幅する機能を有する。具体的には、増幅回路３２は配線ＢＬａまたは配線ＢＬｂの電位と基準電位との差を増幅し、増幅された電位差を保持する機能を有する。例えば、配線ＢＬａの電位を増幅する場合は、配線ＢＬｂの電位を基準電位として、配線ＢＬａと配線ＢＬｂの電位差を増幅する。また、配線ＢＬｂの電位を増幅する場合は、配線ＢＬａの電位を基準電位として、配線ＢＬｂと配線ＢＬａの電位差を増幅する。
【０３２９】
スイッチ回路３３は、増幅された配線ＢＬａの電位を配線ＧＢＬａに出力するか否かを選択し、増幅された配線ＢＬｂの電位を配線ＧＢＬｂに出力するか否かを選択する機能を有する。具体的には、配線ＢＬａと配線ＧＢＬａとの導通状態および配線ＢＬｂと配線ＧＢＬｂとの導通状態を制御する機能を有する。
【０３３０】
スイッチ回路３３は、複数の配線ＣＳＥＬのうちいずれかと接続されており、駆動回路７０から配線ＣＳＥＬに供給される信号に基づいて、スイッチ回路３３の動作が制御される。具体的には、配線ＢＬａと配線ＧＢＬａとの導通状態、および配線ＢＬｂと配線ＧＢＬｂとの導通状態が制御される。これにより、複数の配線ＢＬａのうち配線ＧＢＬａに電位を供給する配線ＢＬａを選択することができる。また、複数の配線ＢＬｂのうち配線ＧＢＬｂに電位を供給する配線ＢＬｂを選択することができる。以上により、配線ＢＬａを共有化することができ、また配線ＢＬｂを共有化することができる。したがって、配線ＧＢＬａおよび配線ＧＢＬｂの本数を削減することができる。
【０３３１】
ここで、本発明の一態様においては、配線ＢＬａおよび配線ＢＬｂから出力された信号のうち、入出力回路９０から外部に出力する信号の選択を、スイッチ回路３３および配線ＣＳＥＬを用いて行うことができる。そのため、入出力回路９０において、マルチプレクサなどを用いて複数の信号のうち一部の信号を選択する動作を行う必要がない。したがって、入出力回路９０の構成を簡略化し、面積を縮小することができる。
【０３３２】
さらに、上記の構成において、図３６に示すように、スイッチ回路３３および配線ＣＳＥＬは、セルアレイ１０と重なる領域を有するように配置することが好ましい。具体的には、スイッチ回路３３および配線ＣＳＥＬが、メモリセル１１ａまたは／およびメモリセル１１ｂと重なる領域を有するように設けることが好ましい。これにより、記憶回路４０の面積の増加を抑えつつ、センスアンプ回路３０に出力信号を選択する機能を付加することができる。
【０３３３】
なお、ここでは配線ＷＬａおよび配線ＷＬｂと、配線ＣＳＥＬと、が駆動回路７０と接続された構成を示したが、配線ＷＬａおよび配線ＷＬｂと、配線ＣＳＥＬと、が別々の駆動回路と接続されていてもよい。この場合、配線ＷＬａおよび配線ＷＬｂの電位と、配線ＣＳＥＬの電位と、は別々の駆動回路によって制御される。
【０３３４】
次に、センスアンプ回路３０におけるセンスアンプ３１および配線ＣＳＥＬの配置の例について説明する。
【０３３５】
図３７（Ａ）は、４つのセンスアンプ３１（センスアンプ３１ａ乃至ｄ）が周期的に１列に配置され、各センスアンプ３１が４本の配線ＣＳＥＬ（配線ＣＳＥＬａ乃至ｄ）のうちいずれかと接続された構成を示す。具体的には、センスアンプ３１ａは配線ＣＳＥＬａと接続され、センスアンプ３１ｂは配線ＣＳＥＬｂと接続され、センスアンプ３１ｃは配線ＣＳＥＬｃと接続され、センスアンプ３１ｄは配線ＣＳＥＬｄと接続されている。そして、各センスアンプ３１は、配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０３３６】
また、配線ＣＳＥＬの一部は、センスアンプ３１の反対側に設けられていてもよい。例えば、図３７（Ｂ）に示すように、配線ＣＳＥＬａおよび配線ＣＳＥＬｂと、配線ＣＳＥＬｃおよび配線ＣＳＥＬｄとの間にセンスアンプ３１が設けられた構成とすることができる。
【０３３７】
また、図３７（Ｃ）に示すように、センスアンプ３１は、ジグザグな形状の線上に配置されていてもよい。この場合、センスアンプ３１の一部が、隣接するセンスアンプ３１の一部と重なるように配置してもよい。例えば、センスアンプ３１ｂは、センスアンプ３１ａの一部およびセンスアンプ３１ｃの一部と重なるように配置されている。これにより、図３７（Ａ）、（Ｂ）と比較してセンスアンプ回路３０の幅方向（紙面左右方向）の長さを短くすることができる。
【０３３８】
また、センスアンプ３１は複数列設けられていてもよい。例えば、図３７（Ｄ）に示すように、２列設けることができる。ここでは、２行２列に配置されたセンスアンプ３１ａ乃至センスアンプ３１ｄが、周期的に配置された構成を示している。
【０３３９】
＜センスアンプの構成例＞
次に、本発明の一態様に係るセンスアンプ３１の具体的な構成例について説明する。
【０３４０】
図３８に、メモリセル１１ａおよびメモリセル１１ｂと、メモリセル１１ａおよびメモリセル１１ｂと電気的に接続されたセンスアンプ３１の回路構成の一例を示す。メモリセル１１ａは配線ＢＬａを介してセンスアンプ３１と接続されており、メモリセル１１ｂは配線ＢＬｂを介してセンスアンプ３１と接続されている。
【０３４１】
なお、図３８では、１本の配線ＢＬａに１つのメモリセル１１ａが接続されており、１本の配線ＢＬｂに１つのメモリセル１１ｂが接続されている構成を例示しているが、配線ＢＬａには複数のメモリセル１１ａがセンスアンプ３１と接続されていてもよい。また、配線ＢＬｂには複数のメモリセル１１ｂがセンスアンプ３１と接続されていてもよい。
【０３４２】
センスアンプ３１は、増幅回路３２、スイッチ回路３３およびプリチャージ回路３４を有する。
【０３４３】
増幅回路３２は、ｐチャネル型のトランジスタ９１およびトランジスタ９２と、ｎチャネル型のトランジスタ９３およびトランジスタ９４とを有する。トランジスタ９１のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ９２のゲート、トランジスタ９４のゲート、および配線ＢＬａと接続されている。トランジスタ９３のソースまたはドレインの一方はトランジスタ９２のゲート、トランジスタ９４のゲート、および配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。トランジスタ９２のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ９１のゲート、トランジスタ９３のゲート、および配線ＢＬｂと接続されている。トランジスタ９４のソースまたはドレインの一方はトランジスタ９１のゲート、トランジスタ９３のゲート、および配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。増幅回路３２は、配線ＢＬａの電位を増幅する機能、および配線ＢＬｂの電位を増幅する機能を有する。なお、図３８に示す増幅回路３２を有するセンスアンプ３１は、ラッチ型のセンスアンプとして機能する。
【０３４４】
スイッチ回路３３は、ｎチャネル型のトランジスタ９５およびトランジスタ９６を有する。トランジスタ９５およびトランジスタ９６は、ｐチャネル型であっても良い。トランジスタ９５のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＧＢＬａと接続されている。トランジスタ９６のソースまたはドレインの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＧＢＬｂと接続されている。また、トランジスタ９５のゲートおよびトランジスタ９６のゲートは、配線ＣＳＥＬと接続されている。スイッチ回路３３は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａと配線ＧＢＬａの導通状態、および配線ＢＬｂと配線ＧＢＬｂの導通状態を制御する機能を有する。
【０３４５】
プリチャージ回路３４は、ｎチャネル型のトランジスタ９７、トランジスタ９８、トランジスタ９９を有する。トランジスタ９７乃至トランジスタ９９は、ｐチャネル型であっても良い。トランジスタ９７のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ９８のソースまたはドレインの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ９９のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＢＬｂと接続されている。また、トランジスタ９７のゲート、トランジスタ９８のゲート、およびトランジスタ９９のゲートは、配線ＰＣＬと接続されている。プリチャージ回路３４は、配線ＢＬａおよび配線ＢＬｂの電位を初期化する機能を有する。
【０３４６】
なお、増幅回路３２、スイッチ回路３３、プリチャージ回路３４は、メモリセル１１と重なる領域を有するように配置することが好ましい。
【０３４７】
＜センスアンプの動作例＞
次に、データの読み出し時における、図３８に示したメモリセル１１ａおよびメモリセル１１ｂと、センスアンプ３１の動作の一例について、図３９に示したタイミングチャートを用いて説明する。
【０３４８】
まず、期間Ｔ１では、プリチャージ回路３４が有するトランジスタ９７乃至トランジスタ９９をオンにして、配線ＢＬａおよび配線ＢＬｂの電位を初期化する。具体的には、配線ＰＣＬにＨレベル電位ＶＨ＿ＰＬを与え、プリチャージ回路３４においてトランジスタ９７乃至トランジスタ９９をオンにする。これにより、配線ＢＬａおよび配線ＢＬｂに、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
【０３４９】
なお、期間Ｔ１では、配線ＣＳＥＬにはＬレベル電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６はオフの状態にある。また、配線ＷＬａにはＬレベル電位ＶＬ＿ＷＬが与えられており、メモリセル１１ａにおいてトランジスタ１２はオフの状態にある。同様に、図３９には図示していないが、配線ＷＬｂにはＬレベル電位ＶＬ＿ＷＬが与えられており、メモリセル１１ｂにおいてトランジスタ１２はオフの状態にある。また、配線ＳＰおよび配線ＳＮには電位Ｖｐｒｅが与えられており、増幅回路３２はオフの状態にある。
【０３５０】
次いで、配線ＰＣＬにＬレベル電位ＶＬ＿ＰＬを与え、プリチャージ回路３４においてトランジスタ９７乃至トランジスタ９９をオフにする。そして、期間Ｔ２では、配線ＷＬａを選択する。具体的に、図３９では、配線ＷＬａにＨレベル電位ＶＨ＿ＷＬを与えることで、配線ＷＬａを選択し、メモリセル１１ａにおいてトランジスタ１２をオンにする。上記構成により、配線ＢＬａと容量素子１３とが、トランジスタ１２を介して導通状態となる。そして、配線ＢＬａと容量素子１３とが導通状態になると、容量素子１３に保持されている電荷量に従って、配線ＢＬａの電位が変動する。
【０３５１】
図３９に示すタイミングチャートでは、容量素子１３に蓄積されている電荷量が多い場合を例示している。具体的に、容量素子１３に蓄積されている電荷量が多い場合、容量素子１３から配線ＢＬａへ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの電位が上昇する。逆に、容量素子１３に蓄積されている電荷量が少ない場合は、配線ＢＬａから容量素子１３へ電荷が流入することで、配線ＢＬａの電位はΔＶ２だけ下降する。
【０３５２】
なお、期間Ｔ２では、配線ＣＳＥＬにはＬレベル電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６はオフの状態を維持する。また、配線ＳＰおよび配線ＳＮには、電位Ｖｐｒｅが与えられたままであり、増幅回路３２はオフの状態を維持する。
【０３５３】
次いで、期間Ｔ３では、配線ＳＰにＨレベル電位ＶＨ＿ＳＰを与え、配線ＳＮにＬレベル電位ＶＬ＿ＳＮを与えることで、増幅回路３２をオンにする。増幅回路３２は、配線ＢＬａおよび配線ＢＬｂの電位差（図３９の場合はΔＶ１）を増幅させる機能を有する。よって、図３９に示すタイミングチャートの場合、増幅回路３２がオンになることで、配線ＢＬａの電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。
【０３５４】
なお、期間Ｔ３の開始当初、配線ＢＬａの電位が電位Ｖｐｒｅ−ΔＶ２である場合は、増幅回路３２がオンになることで、配線ＢＬａの電位は、電位Ｖｐｒｅ−ΔＶ２から、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
【０３５５】
また、期間Ｔ３では、配線ＰＣＬにはＬレベル電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路３４においてトランジスタ９７乃至トランジスタ９９はオフの状態を維持する。また、配線ＣＳＥＬにはＬレベル電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６はオフの状態を維持する。配線ＷＬａにはＨレベル電位ＶＨ＿ＷＬが与えられたままであり、メモリセル１１ａにおいてトランジスタ１２はオンの状態を維持する。よって、メモリセル１１ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子１３に蓄積される。
【０３５６】
次いで、期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路３３をオンにする。具体的に、図３９では、配線ＣＳＥＬにＨレベル電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６をオンにする。これにより、配線ＢＬａの電位が配線ＧＢＬａに供給され、配線ＢＬｂの電位が配線ＧＢＬｂに供給される。
【０３５７】
なお、期間Ｔ４では、配線ＰＣＬにはＬレベル電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路３４においてトランジスタ９７乃至トランジスタ９９はオフの状態を維持する。また、配線ＷＬａにはＨレベル電位ＶＨ＿ＷＬが与えられたままであり、メモリセル１１ａにおいてトランジスタ１２はオンの状態を維持する。配線ＳＰにはＨレベル電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはＬレベル電位ＶＬ＿ＳＰが与えられたままであり、増幅回路３２はオンの状態を維持する。よって、メモリセル１１ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子１３に蓄積されたままである。
【０３５８】
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路３３をオフにする。具体的に、図３９では、配線ＣＳＥＬにＬレベル電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６をオフにする。
【０３５９】
また、期間Ｔ４が終了すると、配線ＷＬａの選択は終了する。具体的に、図３９では、配線ＷＬａにＬレベル電位ＶＬ＿ＷＬを与えることで、配線ＷＬａを非選択の状態にし、メモリセル１１ａにおいてトランジスタ１２をオフにする。上記動作により、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子１３において保持されるため、データの読み出しが行われた後も、上記データがメモリセル１１ａにおいて保持されることとなる。
【０３６０】
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセル１１ａからのデータの読み出しが行われる。そして、メモリセル１１ｂからのデータの読み出しも、同様に行うことができる。
【０３６１】
なお、メモリセル１１ａおよびメモリセル１１ｂへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路３４が有するトランジスタ９７乃至トランジスタ９９を一時的にオンにして、配線ＢＬａおよび配線ＢＬｂの電位を初期化しておく。次いで、データの書き込みを行いたいメモリセル１１ａと接続された配線ＷＬａ、またはメモリセル１１ｂと接続された配線ＷＬｂを選択し、メモリセル１１ａまたはメモリセル１１ｂにおいてトランジスタ１２をオンにする。上記動作により、配線ＢＬａまたは配線ＢＬｂと、容量素子１３とが、トランジスタ１２を介して導通状態になる。次いで、配線ＳＰにＨレベル電位ＶＨ＿ＳＰを与え、配線ＳＮにＬレベル電位ＶＬ＿ＳＮを与えることで、増幅回路３２をオンにする。次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路３３をオンにする。具体的には、配線ＣＳＥＬにＨレベル電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６をオンにする。上記構成により、配線ＢＬａと配線ＧＢＬａとが導通状態となり、配線ＢＬｂと配線ＧＢＬｂとが導通状態となる。そして、配線ＧＢＬｓ、配線ＧＢＬｂのそれぞれに書き込み電位を与えることで、スイッチ回路３３を介して配線ＢＬａおよび配線ＢＬｂに書き込み電位が与えられる。上記動作により、配線ＢＬａまたは配線ＢＬｂの電位に従い容量素子１３に電荷が蓄積され、メモリセル１１ａまたはメモリセル１１ｂにデータが書き込まれる。
【０３６２】
なお、配線ＢＬａに配線ＧＢＬａの電位が与えられ、配線ＢＬｂに配線ＧＢＬｂの電位が与えられた後は、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６をオフにしても、センスアンプ３１がオンの状態にあるならば、配線ＢＬａの電位と配線ＢＬｂの電位の高低の関係は、増幅回路３２により保持される。よって、スイッチ回路３３においてトランジスタ９５およびトランジスタ９６をオンからオフに変更するタイミングは、配線ＷＬａを選択する前であっても、後であっても、どちらでも良い。
【０３６３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０３６４】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図４０乃至図４６を用いて説明する。
【０３６５】
図４０（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電位生成回路９０３、回路９０４、電位生成回路９０５および回路９０６を有する。
【０３６６】
電源回路９０１は、基準となる電位ＶＯＲＧを生成する回路である。電位ＶＯＲＧは、単一の電位ではなく、複数の電位でもよい。電位ＶＯＲＧは、半導体装置９００の外部から与えられる電位Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電位を基に電位ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電位を複数与えることなく動作することができる。
【０３６７】
回路９０２、回路９０４および回路９０６は、異なる電源電位で動作する回路である。例えば回路９０２の電源電位は、電位ＶＯＲＧと電位ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とによって印加される電位である。また、例えば回路９０４の電源電位は、電位ＶＰＯＧと電位ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とによって印加される電位である。また、例えば回路９０６の電源電位は、電位ＶＯＲＧと電位ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とによって印加される電位である。なお電位ＶＳＳは接地電位とすれば、電源回路９０１で生成する電位の種類を削減できる。
【０３６８】
電位生成回路９０３は、電位ＶＰＯＧを生成する回路である。電位生成回路９０３は、電源回路９０１から与えられる電位ＶＯＲＧを基に電位ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電位を基に動作することができる。
【０３６９】
電位生成回路９０５は、電位ＶＮＥＧを生成する回路である。電位生成回路９０５は、電源回路９０１から与えられる電位ＶＯＲＧを基に電位ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電位を基に動作することができる。
【０３７０】
図４０（Ｂ）は電位ＶＰＯＧで動作する回路９０４の一例、図４０（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０３７１】
図４０（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電位ＶＰＯＧと電位ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電位ＶＰＯＧ、非導通状態とする動作時に電位ＶＳＳとする。電位ＶＰＯＧは、図４０（Ｃ）に図示するように、電位ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間を導通状態とする動作を、より確実に行うことができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０３７２】
図４０（Ｄ）は電位ＶＮＥＧで動作する回路９０６の一例、図４０（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０３７３】
図４０（Ｄ）では、トランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電位ＶＯＲＧと電位ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電位ＶＯＲＧ、非導通状態とする動作時に電位ＶＳＳとする。また、トランジスタ９１２のバックゲートに与える電位は、電位ＶＮＥＧを基に生成される。電位ＶＮＥＧは、図４０（Ｅ）に図示するように、電位ＶＳＳより小さい。そのため、トランジスタ９１２のしきい値電位は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、かつ低消費電力化が図られた回路とすることができる。
【０３７４】
なお電位ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電位ＶＯＲＧと電位ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
【０３７５】
また図４１（Ａ）、（Ｂ）には、図４０（Ｄ）、（Ｅ）の変形例を示す。
【０３７６】
図４１（Ａ）に示す回路図では、電位生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２ａおよびトランジスタ９１２ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０３７７】
図４１（Ｂ）のタイミングチャートには、制御信号ＳＢＧと、トランジスタ９１２ａおよびトランジスタ９１２ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電位ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電位ＶＮＥＧを保持することができる。
【０３７８】
また図４２（Ａ）には、上述した電位生成回路９０３に適用可能な回路構成の一例を示す。図４２（Ａ）に示す電位生成回路９０３は、ダイオードＤ１乃至ダイオードＤ５、容量素子Ｃ１乃至容量素子Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、容量素子Ｃ１乃至容量素子Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電位を、電位ＶＯＲＧと電位ＶＳＳとによって印加される電位とすると、クロック信号ＣＬＫによって、電位ＶＯＲＧの５倍の正電位に昇圧された電位ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電位は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電位ＶＰＯＧを得ることができる。
【０３７９】
また図４２（Ｂ）には、上述した電位生成回路９０５に適用可能な回路構成の一例を示す。図４２（Ｂ）に示す電位生成回路９０５は、ダイオードＤ１乃至ダイオードＤ５、容量素子Ｃ１乃至容量素子Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、容量素子Ｃ１乃至容量素子Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電位を、電位ＶＯＲＧと電位ＶＳＳとによって印加される電位とすると、クロック信号ＣＬＫによって、電位ＶＳＳから電位ＶＯＲＧの４倍の負電位に降圧された電位ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電位は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電位ＶＮＥＧを得ることができる。
【０３８０】
なお上述した電位生成回路９０３の回路構成は、図４２（Ａ）で示す回路図の構成に限らない。電位生成回路９０３の変形例を図４３（Ａ）、（Ｂ）、（Ｃ）および図４４に示す。
【０３８１】
図４３（Ａ）に示す電位生成回路９０３ａは、トランジスタＭ１乃至トランジスタＭ１０、容量素子Ｃ１１乃至容量素子Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至トランジスタＭ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫによって、電位ＶＯＲＧの４倍の正電位に昇圧された電位ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電位ＶＰＯＧを得ることができる。図４３（Ａ）に示す電位生成回路９０３ａは、トランジスタＭ１乃至トランジスタＭ１０をＯＳトランジスタとすることでオフ電流を小さくでき、容量素子Ｃ１１乃至容量素子Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
【０３８２】
また図４３（Ｂ）に示す電位生成回路９０３ｂは、トランジスタＭ１１乃至トランジスタＭ１４、容量素子Ｃ１５、容量素子Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至トランジスタＭ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫによって、電位ＶＯＲＧの２倍の正電位に昇圧された電位ＶＰＯＧを得ることができる。図４３（Ｂ）に示す電位生成回路９０３ｂは、トランジスタＭ１１乃至トランジスタＭ１４をＯＳトランジスタとすることでオフ電流を小さくでき、容量素子Ｃ１５および容量素子Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
【０３８３】
また図４３（Ｃ）に示す電位生成回路９０３ｃは、インダクタＩＮＤ１、トランジスタＭ１５、ダイオードＤ６、および容量素子Ｃ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電位ＶＯＲＧが昇圧された電位ＶＰＯＧを得ることができる。図４３（Ｃ）に示す電位生成回路９０３ｃは、インダクタＩＮＤ１を用いて電位の昇圧を行うため、変換効率の高い電位の昇圧を行うことができる。
【０３８４】
また図４４に示す電位生成回路９０３ｄは、図４２（Ａ）に示す電位生成回路９０３のダイオードＤ１乃至ダイオードＤ５をダイオード接続したトランジスタＭ１６乃至トランジスタＭ２０に置き換えた構成に相当する。図４４に示す電位生成回路９０３ｄは、トランジスタＭ１６乃至トランジスタＭ２０をＯＳトランジスタとすることでオフ電流を小さくでき、容量素子Ｃ１乃至容量素子Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
【０３８５】
なお電位生成回路９０３の変形例は、図４２（Ｂ）に示した電位生成回路９０５にも適用可能である。この場合の回路図の構成を図４５（Ａ）、（Ｂ）、（Ｃ）および図４５に示す。図４５（Ａ）に示す電位生成回路９０５ａは、クロック信号ＣＬＫによって、電位ＶＳＳから電位ＶＯＲＧの３倍の負電位に降圧された電位ＶＮＥＧを得ることができる。また図３６（Ｂ）に示す電位生成回路９０５ｂは、クロック信号ＣＬＫによって、電位ＶＳＳから電位ＶＯＲＧの２倍の負電位に降圧された電位ＶＮＥＧを得ることができる。
【０３８６】
図４５（Ａ）、（Ｂ）、（Ｃ）および図４６に示す電位生成回路９０５ａ乃至電位生成回路９０５ｄでは、図４３（Ａ）、（Ｂ）、（Ｃ）および図４４に示す電位生成回路９０３ａ乃至電位生成回路９０３ｄにおいて、各配線に与える電位を変更すること、あるいは素子の配置を変更した構成に相当する。図４５（Ａ）、（Ｂ）、（Ｃ）および図４６は、電位生成回路９０５ａ乃至電位生成回路９０５ｄと同様に、効率的に電位ＶＯＲＧから電位ＶＮＥＧへの降圧を図ることができる。
【０３８７】
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電位を内部で生成することができる。そのため半導体装置は、外部から与える電源電位の種類を削減できる。
【０３８８】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０３８９】
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置について、図４７および図４８を用いて説明する。
【０３９０】
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
【０３９１】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０３９２】
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０３９３】
図４７は、本発明の一態様に係るＥＬ表示装置の一例である。図４７（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図４７（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図４７（Ｃ）は、図４７（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
【０３９４】
図４７（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
【０３９５】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【０３９６】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【０３９７】
図４７（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
【０３９８】
なお、図４７（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図４７（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
【０３９９】
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
【０４００】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
【０４０１】
図４７（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
【０４０２】
図４７（Ｃ）は、図４７（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
【０４０３】
トランジスタ７４１として、トランジスタ１２と同様の構成のトランジスタを用いることができる。容量素子７４２として、容量素子１３と同様の構成の容量素子を用いることができる。
【０４０４】
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続している。
【０４０５】
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
【０４０６】
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
【０４０７】
図４８（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４８に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
【０４０８】
トランジスタ７５１として、トランジスタ１２と同様の構成のトランジスタを用いることができる。容量素子７５２として、容量素子１３と同様の構成の容量素子を用いることができる。
【０４０９】
トランジスタ７５１では、ソース、又はドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
【０４１０】
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０４１１】
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、又はドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【０４１２】
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図４７（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図４８（Ｂ）に示す。図４８（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
【０４１３】
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図４８（Ｂ）には、図４７（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
【０４１４】
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
【０４１５】
トランジスタ７５１および容量素子７５２上には、絶縁体７２０が配置される。絶縁体７２０上には、導電体７９１が配置される。導電体７９１は、絶縁体７２０の開口部を介してトランジスタ７５１と電気的に接続する。
【０４１６】
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
【０４１７】
なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
【０４１８】
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
【０４１９】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
【０４２０】
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０４２１】
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
【０４２２】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４２３】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例、および該電子部品を具備する電子機器に適用する例について、図４９および図５０を用いて説明する。
【０４２４】
図４９（Ａ）では上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０４２５】
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０４２６】
後工程については、図４９（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０４２７】
ステップＳ２完了後の半導体基板の構成を図４９（Ｂ）に示す。図４９（Ｂ）に示す基板１０００は回路部１０１３を複数有し、またダイシング領域１０２０を有する。回路部１０１３は、本発明の一態様の半導体装置を有する。
【０４２８】
基板の裏面を研削した後、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０４２９】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０４３０】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０４３１】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０４３２】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０４３３】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置または記憶回路を含む構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
【０４３４】
また、完成した電子部品の斜視模式図を図４９（Ｃ）に示す。図４９（Ｃ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図４９（Ｃ）に示す電子部品１０１０は、リード１０１１および回路部１０１３を示している。図４９（Ｃ）に示す電子部品１０１０は、例えばプリント基板１０１２に実装される。このような電子部品１０１０が複数組み合わされて、それぞれがプリント基板１０１２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１０１４は、電子機器等の内部に設けられる。
【０４３５】
また、本発明の一態様に係る半導体装置、記憶回路、電子部品は、表示機器、コンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。また、先の実施の形態に示す半導体装置をメモリチップに用い、これをパッケージングしてメインメモリのモジュール（例えばＤＲＡＭモジュールと代替できる機能を有するもの）にすることができる。
【０４３６】
その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図３９に示す。
【０４３７】
図５０（Ａ）は携帯型ゲーム機であり、筐体２００１、筐体２００２、表示部２００３、表示部２００４、マイクロホン２００５、スピーカー２００６、操作キー２００７、スタイラス２００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図５０（Ａ）に示した携帯型ゲーム機は、２つの表示部２００３と表示部２００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０４３８】
図５０（Ｂ）は携帯情報端末であり、第１筐体２６０１、第２筐体２６０２、第１表示部２６０３、第２表示部２６０４、接続部２６０５、操作キー２６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部２６０３は第１筐体２６０１に設けられており、第２表示部２６０４は第２筐体２６０２に設けられている。そして、第１筐体２６０１と第２筐体２６０２とは、接続部２６０５により接続されており、第１筐体２６０１と第２筐体２６０２の間の角度は、接続部２６０５により変更が可能である。第１表示部２６０３における映像を、接続部２６０５における第１筐体２６０１と第２筐体２６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部２６０３および第２表示部２６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０４３９】
図５０（Ｃ）はノート型パーソナルコンピュータであり、筐体２４０１、表示部２４０２、キーボード２４０３、ポインティングデバイス２４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０４４０】
図５０（Ｄ）は電気冷凍冷蔵庫であり、筐体２３０１、冷蔵室用扉２３０２、冷凍室用扉２３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０４４１】
図５０（Ｅ）はビデオカメラであり、第１筐体２８０１、第２筐体２８０２、表示部２８０３、操作キー２８０４、レンズ２８０５、接続部２８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー２８０４およびレンズ２８０５は第１筐体２８０１に設けられており、表示部２８０３は第２筐体２８０２に設けられている。そして、第１筐体２８０１と第２筐体２８０２とは、接続部２８０６により接続されており、第１筐体２８０１と第２筐体２８０２の間の角度は、接続部２８０６により変更が可能である。表示部２８０３における映像を、接続部２８０６における第１筐体２８０１と第２筐体２８０２との間の角度に従って切り替える構成としても良い。
【０４４２】
図５０（Ｆ）は乗用車であり、車体２１０１、車輪２１０２、ダッシュボード２１０３、ライト２１０４等を有する。本発明の一態様にかかる半導体装置は、乗用車の各種集積回路に用いることができる。
【０４４３】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０４４４】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【符号の説明】
【０４４５】
１０    セルアレイ
１１    メモリセル
１１ａ    メモリセル
１１ｂ    メモリセル
１２    トランジスタ
１３    容量素子
１５ａ    領域
１５ｂ    領域
１６    層
３０    センスアンプ回路
３１    センスアンプ
３１ａ    センスアンプ
３１ｂ    センスアンプ
３１ｃ    センスアンプ
３１ｄ    センスアンプ
３２    増幅回路
３３    スイッチ回路
３４    プリチャージ回路
３５    トランジスタ
３６    層
４０    記憶回路
５１    メモリセル
５２    トランジスタ
５３    容量素子
５５    トランジスタ
５６    層
５７    層
７０    駆動回路
８０    メインアンプ
９０    入出力回路
９１    トランジスタ
９２    トランジスタ
９３    トランジスタ
９４    トランジスタ
９５    トランジスタ
９６    トランジスタ
９７    トランジスタ
９８    トランジスタ
９９    トランジスタ
１１０    絶縁体
１１１    導電体
１１２    導電体
１１３    絶縁体
１１４    半導体
１１４ａ    絶縁体
１１４ｂ    半導体
１１４ｃ    絶縁体
１１５    導電体
１１６    導電体
１１７    絶縁体
１１８    導電体
１１９    絶縁体
１２０    絶縁体
１２１    絶縁体
１２４    導電体
１２５    導電体
１２６    絶縁体
１３０    基板
１３１    絶縁体
１３２    低抵抗領域
１３３    低抵抗領域
１３４    絶縁体
１３５    絶縁体
１３６    導電体
１３７    絶縁体
１４０    絶縁体
１４１    絶縁体
１４２    絶縁体
１４４    絶縁体
１４５    絶縁体
１４６    導電体
１５０    絶縁体
１５１    絶縁体
１５２    絶縁体
１５３    絶縁体
１５７    絶縁体
１５９    絶縁体
１６１    絶縁体
１７０    導電体
２１１    導電体
２１５    導電体
２１８    導電体
７００    基板
７１９    発光素子
７２０    絶縁体
７３１    端子
７３２    ＦＰＣ
７３３ａ    配線
７３４    シール材
７３５    駆動回路
７３６    駆動回路
７３７    画素
７４１    トランジスタ
７４２    容量素子
７４３    スイッチ素子
７４４    信号線
７５０    基板
７５１    トランジスタ
７５２    容量素子
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    導電体
７８２    発光層
７８３    導電体
７８４    隔壁
７９１    導電体
７９２    絶縁体
７９３    液晶層
７９４    絶縁体
７９５    スペーサ
７９６    導電体
７９７    基板
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電位生成回路
９０３ａ    電位生成回路
９０３ｂ    電位生成回路
９０３ｃ    電位生成回路
９０３ｄ    電位生成回路
９０４    回路
９０５    電位生成回路
９０５ａ    電位生成回路
９０５ｂ    電位生成回路
９０５ｄ    電位生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２ａ    トランジスタ
９１２ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
１０００    基板
１０１０    電子部品
１０１１    リード
１０１２    プリント基板
１０１３    回路部
１０１４    回路基板
１０２０    ダイシング領域
２００１    筐体
２００２    筐体
２００３    表示部
２００４    表示部
２００５    マイクロホン
２００６    スピーカー
２００７    操作キー
２００８    スタイラス
２１０１    車体
２１０２    車輪
２１０３    ダッシュボード
２１０４    ライト
２３０１    筐体
２３０２    冷蔵室用扉
２３０３    冷凍室用扉
２４０１    筐体
２４０２    表示部
２４０３    キーボード
２４０４    ポインティングデバイス
２６０１    筐体
２６０２    筐体
２６０３    表示部
２６０４    表示部
２６０５    接続部
２６０６    操作キー
２８０１    筐体
２８０２    筐体
２８０３    表示部
２８０４    操作キー
２８０５    レンズ
２８０６    接続部
【図１】
2017120833.tif 000003
【図２】
2017120833.tif 000004
【図３】
2017120833.tif 000005
【図４】
2017120833.tif 000006
【図５】
2017120833.tif 000007
【図６】
2017120833.tif 000008
【図７】
2017120833.tif 000009
【図８】
2017120833.tif 000010
【図９】
2017120833.tif 000011
【図１０】
2017120833.tif 000012
【図１１】
2017120833.tif 000013
【図１２】
2017120833.tif 000014
【図１３】
2017120833.tif 000015
【図１４】
2017120833.tif 000016
【図１５】
2017120833.tif 000017
【図１６】
2017120833.tif 000018
【図１７】
2017120833.tif 000019
【図１８】
2017120833.tif 000020
【図１９】
2017120833.tif 000021
【図２０】
2017120833.tif 000022
【図２１】
2017120833.tif 000023
【図２２】
2017120833.tif 000024
【図２３】
2017120833.tif 000025
【図２４】
2017120833.tif 000026
【図２５】
2017120833.tif 000027
【図２６】
2017120833.tif 000028
【図２７】
2017120833.tif 000029
【図２８】
2017120833.tif 000030
【図２９】
2017120833.tif 000031
【図３０】
2017120833.tif 000032
【図３１】
2017120833.tif 000033
【図３２】
2017120833.tif 000034
【図３３】
2017120833.tif 000035
【図３４】
2017120833.tif 000036
【図３５】
2017120833.tif 000037
【図３６】
2017120833.tif 000038
【図３７】
2017120833.tif 000039
【図３８】
2017120833.tif 000040
【図３９】
2017120833.tif 000041
【図４０】
2017120833.tif 000042
【図４１】
2017120833.tif 000043
【図４２】
2017120833.tif 000044
【図４３】
2017120833.tif 000045
【図４４】
2017120833.tif 000046
【図４５】
2017120833.tif 000047
【図４６】
2017120833.tif 000048
【図４７】
2017120833.tif 000049
【図４８】
2017120833.tif 000050
【図４９】
2017120833.tif 000051
【図５０】
2017120833.tif 000052