(57)【要約】【課題】書き込み時の電極間絶縁膜のリーク電流を低減した構造を有する不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１絶縁層と、第１絶縁層上に形成された複数の電荷蓄積層と、第１方向に隣接する複数の電荷蓄積層の下部側面間に配置されるとともに、その下方の第１絶縁層を通して半導体基板内に達する深さまで形成された素子分離絶縁膜と、複数の電荷蓄積層における下部側面より上方に延在した上部側面及び上部に沿って、複数の電荷蓄積層上に形成されるとともに、前記素子分離絶縁膜上で分断された金属膜と、金属膜及び素子分離絶縁膜上に形成された第２絶縁層と、第２絶縁層上に形成され、第１方向に延在する制御ゲートと、を備え、複数の電荷蓄積層における上部側面及び上面は金属膜及び第２絶縁層を介して制御ゲートと対向する。【選択図】図２
2017135217.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１絶縁層と、
前記第１絶縁層上に形成された複数の電荷蓄積層と、
第１方向に隣接する前記複数の電荷蓄積層の下部側面間に配置されるとともに、その下方の前記第１絶縁層を通して前記半導体基板内に達する深さまで形成された素子分離絶縁膜と、
前記複数の電荷蓄積層における前記下部側面より上方に延在した上部側面及び上部に沿って前記複数の電荷蓄積層上に形成されるとともに、前記素子分離絶縁膜上で分断された金属膜と、
前記金属膜及び前記素子分離絶縁膜上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、前記第１方向に延在する制御ゲートと、
を備え、
前記複数の電荷蓄積層における前記上部側面及び上面は前記金属膜及び前記第２絶縁層を介して前記制御ゲートと対向する不揮発性半導体記憶装置。
【請求項２】
前記金属膜はシリサイド化した金属を含むことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項３】
前記金属膜はルテニウムを含むことを特徴とする請求項1または２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上に第１方向に隣接する複数の電荷蓄積層を形成する工程と、
前記複数の電荷蓄積層間に前記第１絶縁層を通して前期半導体基板内に達する深さまで素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜をエッチバックする工程と、
前記複数の電荷蓄積層の上部側面、上面及び前記素子分離絶縁膜の上部に沿って金属膜を形成する工程と、
前記複数の電荷蓄積層と接する前記金属膜をシリサイド化する工程と、
前記素子分離絶縁膜の上部の前記金属膜を除去する工程と、
前記シリサイド化した金属膜及び前記素子分離絶縁膜の上部に第２絶縁層及び制御ゲートとなる膜を形成する工程と、
前記複数の電荷蓄積層、前記シリサイド化した金属膜、前記第２絶縁層及び前記制御ゲートとなる膜を前記第１方向に沿って延びるラインアンドスペース状に加工する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記素子分離絶縁膜をエッチバックする工程の際、前記複数の電荷蓄積層における上部側を下部側より細らせることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記金属膜はルテニウムを含むことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は半導体基板上にトンネル絶縁膜を介して浮遊ゲートを形成し、浮遊ゲート上に電極間絶縁膜を介して制御ゲートを形成したスタックゲート構造のトランジスタを直列に接続したＮＡＮＤ型メモリセルが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１０６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、書き込み時の電極間絶縁膜のリーク電流を低減した構造を有する不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１絶縁層と、前記第１絶縁層上に形成された複数の電荷蓄積層と、第１方向に隣接する前記複数の電荷蓄積層の下部側面間に配置されるとともに、その下方の前記第１絶縁層を通して前記半導体基板内に達する深さまで形成された素子分離絶縁膜と、前記複数の電荷蓄積層における前記下部側面より上方に延在した上部側面及び上部に沿って、前記複数の電荷蓄積層上に形成されるとともに、前記素子分離絶縁膜上で分断された金属膜と、前記金属膜及び前記素子分離絶縁膜上に形成された第２絶縁層と、前記第２絶縁層上に形成され、前記第１方向に延在する制御ゲートと、を備え、前記複数の電荷蓄積層における前記上部側面及び上面は前記金属膜及び前記第２絶縁層を介して前記制御ゲートと対向する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図。
【図２】図１のＡ−Ａ‘方向及びＢ−Ｂ‘方向に切断した断面図。
【図３】本実施形態に係る不揮発性半導体記憶装置のエネルギーバンド図。
【図４】本実施形態に係る不揮発性半導体記憶装置の製造方法の第１工程を説明する断面図。
【図５】本実施形態に係る不揮発性半導体記憶装置の製造方法の第２工程を説明する断面図。
【図６】本実施形態に係る不揮発性半導体記憶装置の製造方法の第３工程を説明する断面図。
【発明を実施するための形態】
【０００７】
以下、本実施形態について図１〜図６を参照して説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。ただし、図面は厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なり、模式的なものである。
【０００８】
本実施形態においては、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に説明する。
【０００９】
図１は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。図１に示すように、半導体基板１の表面領域は、素子分離絶縁膜ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）に挟まれた素子領域ＡＡ（アクティブ領域）から構成されている。素子領域上には、複数のメモリセルＭＣ及び選択トランジスタＳＴＤ、ＳＴＳが設けられている。
【００１０】
図２（ａ）は図１のＡ−Ａ’方向で切断したメモリセルの断面図、図２（ｂ）は図１のＢ−Ｂ’方向で切断したメモリセルの断面図である。図２（ａ）は、メモリセルＭＣのチャネル長方向（ゲート長方向）断面に対応し、図２（ｂ）はメモリセルのチャネル幅方向（ゲート幅方向）断面に対応している。なお、図２（ａ）、（ｂ）では４つメモリセルを図示しているが、実際の数とは異なる。
【００１１】
図２（ａ）、（ｂ）に示すように、本実施形態で用いられる不揮発性半導体記憶装置のメモリセルは、浮遊ゲート３上に制御ゲート６が積層されたスタックゲート構造のトランジスタである。
【００１２】
メモリセルは半導体基板１のチャネル領域上に設けられたトンネル酸化膜２と、トンネル酸化膜２上に設けられ側部３ａと頂部３ｂとを有する浮遊ゲート３と、浮遊ゲート３の側部３ａと頂部３ｂとを覆う金属膜４とを有する。金属膜４上には金属膜４を覆うように設けられた電極間絶縁膜５と電極間絶縁膜５上に設けられた制御ゲート６とを有する。このようなスタックゲート構造が図２（ａ）に示すように素子領域ＡＡが延びる方向に沿って複数配列される。これら複数のスタックゲート構造は隣接するスタックゲート構造間の半導体基板１表面に設けられたソース・ドレイン領域（図示しない）を介して直列接続されＮＡＮＤセル列を構成する。図２（ｂ）において、浮遊ゲート３の頂部３ｂは浮遊ゲート３の底部と比較して細い構造を有する。つまり、浮遊ゲート３の下部よりも上部のほうがそのチャネル幅方向の長さが小さい。このような構造はメモリセルが微細化されても図２（ｂ）において隣接する浮遊ゲート３間への制御ゲート６の充填が阻害されにくいため有効に用いられる。
【００１３】
トンネル酸化膜２は例えばシリコン酸化膜（ＳｉＯ２）等の任意の酸化膜で、膜厚は７ｎｍ程度である。
【００１４】
浮遊ゲート３は、例えばＮ＋型ポリシリコンを用いるがこれに限定されない。なお、本実施形態において、浮遊ゲート３とは電荷を蓄積する層のことである。
【００１５】
金属膜４は、浮遊ゲート３のＮ＋型ポリシリコンよりも仕事関数が高い、例えばルテニウム（Ｒｕ）を用いる。Ｎ＋型ポリシリコンの仕事関数は４．１７ｅＶである。Ｒｕの仕事関数は４．６８ｅＶである。
【００１６】
金属膜４はＲｕに限定されず、Ｎ＋型ポリシリコンよりも高い仕事関数を有する金属またはそれらの化合物であれば可能である。金属であれば、金（Ａｕ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ベリリウム（Ｂｅ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）等が考えられる。
【００１７】
なお、本実施形態において金属膜４はシリサイド化した金属である。シリサイド化させる理由は、後で説明する製造方法のＷｅｔエッチング工程において金属膜４がシリサイド化していない場合エッチングによって金属が溶解してしまうためである。また、素子分離絶縁膜７上は金属膜４が分断されるため、金属膜４は無い。金属膜４の膜厚は例えば０．１ｎｍ程度が望ましいが、金属膜４の厚さはこれに限定されず、０．０５〜０．３ｎｍであれば可能である。
【００１８】
電極間絶縁膜５は、例えばシリコン酸化膜（ＳｉＯ２）／シリコン酸窒化膜（ＳｉＮ）／シリコン酸化膜（ＳｉＯ２）の３層構造（ＯＮＯ構造）を有するがこれに限定されない。他の絶縁材料を用いても良いし、４層以上であっても良い。高誘電体膜の単層膜でもよい。電極間絶縁膜５の膜厚は、例えば７ｎｍ程度である。
【００１９】
制御ゲート６には、電気抵抗を減らすため、例えばシリサイド膜が用いられる。ただし、それに限定されるものではなく、ポリシリコン膜の単層構造や、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜とが積層された２層構造（ポリサイド構造）となってもよい。シリサイド膜としては、例えばタングステンシリサイド（ＷＳｉ２）が用いられる。
【００２０】
制御ゲート６はワード線ＷＬとして機能し、素子分離絶縁膜７を挟んで隣接するメモリセル間で共有されている。そのため、制御ゲート６は、浮遊ゲート３上だけではなく素子分離絶縁膜７上にも設けられる。
【００２１】
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。
【００２２】
図３は図１及び図２に示したメモリセルにおいて浮遊ゲート３と制御ゲート６とが電極間絶縁膜５及び金属膜４を介して対向した状態（ａ）と図３（ａ）に書き込み電圧Ｖｐｇｍが印加された状態（ｂ）を示すエネルギーバンド図である。
【００２３】
なお、不揮発性半導体記憶装置における書き込み動作は、半導体基板１に対して正の電圧を制御ゲート６に印加し、電子を浮遊ゲート３に注入する動作である。
【００２４】
図３（ａ）では半導体基板１であるシリコン基板（Ｓｉ−Ｓｕｂ）と浮遊ゲート３であるＮ＋型ポリシリコン（Ｎ＋  ｐｏｌｙ−Ｓｉ）とのフェルミ準位はトンネル酸化膜（ＴＮＬ）を介して一定に保たれている。一方図３（ｂ）では電圧を印加することによって電界が生じ、Ｎ＋型ポリシリコンのフェルミ準位が小さくなる。そのためトンネル酸化膜２にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流が流れ、半導体基板１から浮遊ゲート３に電子ｅが注入される（Ｓ１）。
【００２５】
同様に、Ｎ＋型ポリシリコンと金属膜（Ｍｅｔａｌ  ｌａｙｅｒ）４について図３（ａ）では、ショットキー接合が形成され、フェルミ準位が均等に保たれているが、図３（ｂ）では電圧の印加によって電界が生じ、金属膜４のフェルミ準位はＮ＋ポリシリコンと比較して小さくなる。つまり、電極間絶縁膜（ＩＰＤ）５に対するエネルギー障壁は、Ｎ＋型ポリシリコンよりも金属膜４のほうが大きい。この時Ｎ＋型ポリシリコンのフェルミ準位は金属膜４のフェルミ準位よりも高い状態にあるので、金属膜４側へ電子が流れ込む（Ｓ２）。金属膜４があることで金属膜４が無い場合と比較して電極間絶縁膜５のエネルギー障壁が大きいため、電子は電極間絶縁膜５を透過することができない（Ｓ３）。そのため、金属膜４を浮遊ゲート３と電極間絶縁膜５間に配置することで電極間絶縁膜５のリーク電流を低減することができる。
【００２６】
次に、本実施形態にかかる不揮発性半導体記憶装置の製造方法について説明する。
【００２７】
図４〜図６は本実施形態の不揮発性半導体記憶装置の製造方法の一連の工程を示す図で、図１のＢ−Ｂ‘切断線に沿った部分の模式的な断面を示している。
【００２８】
図４（ａ）に示すように、ｐ型シリコンからなる半導体基板１の表面に熱酸化により厚さ約７ｎｍ程度のトンネル酸化膜２を形成する。続けてＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりトンネル酸化膜２上に不純物を含むＮ＋型ポリシリコンからなる浮遊ゲート３を厚さ７０ｎｍ程度で形成する。
【００２９】
その後素子分離絶縁膜７を、図１のＢ−Ｂ‘方向に隣接する浮遊ゲート３間に配置されるように形成する。素子分離絶縁膜７は、トンネル酸化膜２を通して半導体基板１内に達する深さまで形成される。素子分離絶縁膜７はＣＶＤ法によるシリコン酸化膜（ＳｉＯ２）形成またはＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によるポリシラザン塗布によって形成する。後の工程で素子分離絶縁膜７をエアギャップ化する場合はＳＯＧ法による素子分離絶縁膜７形成が好ましい。
【００３０】
次に、図４（ｂ）に示すようにリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって素子分離絶縁膜７の一部を除去し、浮遊ゲート３の側部３ａを露出させる。この時浮遊ゲート３の頂部３ｂが底部と比較して細くなるように加工する。なお、ここで露出されるのは浮遊ゲート３の側面の上部側のみで、浮遊ゲート３の側面の下部側に隣接して配置された素子分離絶縁膜７は除去せずに残った状態となる。つまり、浮遊ゲート３の下部側面は素子分離絶縁膜７と接する。ここでは浮遊ゲート３の側面のうち露出された上部側面について側部３ａと表し、以下についても同様に扱うものとする。頂部３ｂは側部３ａから連続した浮遊ゲート３の上面のことを表す。
【００３１】
次に、図５（ａ）に示すように、スパッタ法により浮遊ゲート３及び素子分離絶縁膜７上に金属膜４ａを形成する。金属膜４ａは例えば厚さ０．１ｎｍ程度のルテニウム（Ｒｕ）膜である。浮遊ゲート３の側部３ａと頂部３ｂに金属膜４ａが接する。
【００３２】
次に図５（ｂ）に示すようにアニール処理によって、浮遊ゲート３の側部３ａと頂部３ｂと接する金属膜４ａをシリサイド化し、シリサイド化した金属膜４を形成する。シリサイド化は後の工程でＷｅｔエッチングする際に金属膜４が溶解することを抑制するために行う。なお、素子分離絶縁膜７上の金属膜４ａはシリコンと接しないためシリサイド化しない。
【００３３】
次に、図６（ａ）に示すように不要な金属膜４ａをＷｅｔエッチングで除去する。この時、素子分離絶縁膜７上のシリサイド化していない金属膜４ａが除去される。この工程を行わない場合、浮遊ゲート３間に電子を通す金属膜４ａが位置することになり、電子を浮遊ゲート３に溜めておくことができなくなる。また、浮遊ゲート３間でショートする原因にもなる。
【００３４】
次に、図６（ｂ）に示すようにＣＶＤ法によってシリサイド化した金属膜４及び素子分離絶縁膜７上に電極間絶縁膜５を形成する。電極間絶縁膜５上にはＣＶＤ法により不純物を含むＮ＋型ポリシリコンからなる制御ゲート６を形成する。その後浮遊ゲート３、金属膜４、電極間絶縁膜５及び制御ゲート６を含むスタックゲート構造を、図１のＢ−Ｂ‘方向に沿って延びるラインアンドスペース状に加工する。
【００３５】
このようにして本実施形態の不揮発性半導体記憶装置が完成する。
【００３６】
本実施形態に係る不揮発性半導体記憶装置によると、電極間絶縁膜５の下に金属膜４を形成することで、電極間絶縁膜５の膜厚を小さくする際に生じていたリーク電流を低減することができる。金属膜４の膜厚は例えば０．１ｎｍであり、金属膜４がある場合、電極間絶縁膜５の膜厚は例えば（元々の）１０ｎｍから７ｎｍまで小さくできる。そのため金属膜４を形成しても、結果としてメモリセルを微細化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
【符号の説明】
【００３７】
１   半導体基板
２   トンネル酸化膜
３   浮遊ゲート
３ａ 側部
３ｂ 頂部
４   シリサイド化した金属膜  
４ａ 金属膜
５   電極間絶縁膜
６   制御ゲート
７   素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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