(57)【要約】      （修正有）【課題】電流漏れを低減させることができるワンタイムプログラマブル（ＯＴＰ）メモリセルを提供する。【解決手段】ワンタイムプログラマブル（ＯＴＰ）メモリセル２００は、選択ゲートトランジスタ２１０、フォローイングゲートトランジスタ２２０及びアンチヒューズバラクタ２３０を含む。選択ゲートトランジスタ２１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ２２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ２３０−は、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子に結合した第３ソース端子Ｓ３とを有する。選択ゲートトランジスタ２１０、フォローイングゲートトランジスタ２２０及びアンチヒューズバラクタ２３０は、基板構造体上に形成される。【選択図】図５
2017135355.tif 000002
【特許請求の範囲】
【請求項１】
ワンタイムプログラマブル（ＯＴＰ）メモリセルであって、
基板構造体と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第２ゲート端子と、第２ドレイン端子と、前記第１ドレイン端子に結合した第２ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第３ゲート端子と、第３ドレイン端子と、前記第２ドレイン端子に結合した第３ソース端子とを有する、アンチヒューズバラクタと、
を含む、ＯＴＰメモリセル。
【請求項２】
前記第１ゲート端子、前記第２ゲート端子及び前記第３ゲート端子は、同じ第１の厚さを有する第１ゲート酸化物層上に形成される、請求項１に記載のＯＴＰメモリセル。
【請求項３】
前記アンチヒューズバラクタは、前記第３ドレイン端子及び前記第３ソース端子を短絡させるために前記第３ドレイン端子及び前記第３ソース端子と結合した第３ソース／ドレイン拡張領域を更に有する、請求項１に記載のＯＴＰメモリセル。
【請求項４】
前記選択ゲートトランジスタは、前記第１ドレイン端子及び前記第１ソース端子にそれぞれ結合した２つの第１ソース／ドレイン拡張領域を更に有し、前記フォローイングゲートトランジスタは、前記第２ドレイン端子及び前記第２ソース端子にそれぞれ結合した２つの第２ソース／ドレイン拡張領域を更に有する、請求項３に記載のＯＴＰメモリセル。
【請求項５】
前記基板構造体は、シリコン基板上方のＰウェルであり、全てのソース端子及びドレイン端子は、エピタキシャルシリコンリン（ＳｉＰ）又は炭化ケイ素（ＳｉＣ）プロセスにより形成される、請求項１に記載のＯＴＰメモリセル。
【請求項６】
ワンタイムプログラマブル（ＯＴＰ）メモリセルであって、
基板構造体と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第２ゲート端子と、第２ドレイン端子と、前記第１ドレイン端子に結合した第２ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第３ゲート端子と、前記第２ドレイン端子に結合した第３ソース端子とを有する、アンチヒューズバラクタと、
を含み、
前記第３ゲート端子の一部は、浅い溝状絶縁領域上方に形成される、
ＯＴＰメモリセル。
【請求項７】
前記第１ゲート端子、前記第２ゲート端子及び前記第３ゲート端子は、同じ第１の厚さを有する第１ゲート酸化物層上に形成される、請求項６に記載のＯＴＰメモリセル。
【請求項８】
前記アンチヒューズバラクタは、前記第３ソース端子に結合した第３ソース／ドレイン拡張領域を更に有する、請求項６に記載のＯＴＰメモリセル。
【請求項９】
前記選択ゲートトランジスタは、前記第１ドレイン端子及び前記第１ソース端子にそれぞれ結合した２つの第１ソース／ドレイン拡張領域を更に有し、前記フォローイングゲートトランジスタは、前記第２ドレイン端子及び前記第２ソース端子にそれぞれ結合した２つの第２ソース／ドレイン拡張領域を更に有する、請求項８に記載のＯＴＰメモリセル。
【請求項１０】
前記基板構造体は、基板上方のＰウェルであり、全てのソース端子及びドレイン端子は、エピタキシャルシリコンリン（ＳｉＰ）又は炭化ケイ素（ＳｉＣ）プロセスにより形成される、請求項６に記載のＯＴＰメモリセル。
【請求項１１】
ワンタイムプログラマブル（ＯＴＰ）メモリセルであって、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第２ゲート端子と、第２ドレイン端子と、前記第１ドレイン端子に結合した第２ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第３ゲート端子と、第３ドレイン端子と、前記第２ドレイン端子に結合した第３ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第４ゲート端子と、前記第３ドレイン端子に結合した第４ソース端子とを有する、ダミートランジスタと、
を含み、
前記第４ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成される、
ＯＴＰメモリセル。
【請求項１２】
前記基板構造体は、シリコン基板上方のＰウェルであり、全てのソース端子及びドレイン端子は、エピタキシャルシリコンリン（ＳｉＰ）又は炭化ケイ素（ＳｉＣ）プロセスにより形成される、請求項１１に記載のＯＴＰメモリセル。
【請求項１３】
メモリアレイをプログラムするための方法であって、当該方法は、
請求項１１の複数のＯＴＰメモリセルを含むメモリアレイを提供する工程と、
選択された行での前記ＯＴＰメモリセルの第１ゲート端子に０．６Ｖから１．４Ｖの範囲の第１電圧を提供する工程と、
前記メモリアレイの第２ゲート端子の全てに１．２Ｖから２．２Ｖの範囲の第２電圧を提供する工程と、
前記選択された行での前記ＯＴＰメモリセルの第３ゲート端子に３．５Ｖから５Ｖの範囲の第３電圧を提供する工程と、
選択された列での前記ＯＴＰメモリセルの第１ソース端子に接地電圧を提供する工程と、
を含み、
前記第３電圧は、前記第１電圧及び前記第２電圧よりも大きく、前記第１電圧から前記第３電圧は、前記接地電圧よりも大きい、
方法。
【請求項１４】
選択されなかった列での前記ＯＴＰメモリセルの前記第１ソース端子に前記第１電圧を提供する工程を更に含む、請求項１３に記載の方法。
【請求項１５】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項１３に記載の方法。
【請求項１６】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第１ソース端子に前記第１電圧を提供する工程と、を更に含む、請求項１３に記載の方法。
【請求項１７】
前記第１ゲート端子、前記第２ゲート端子、前記第３ゲート端子及び第４ゲート端子は、同じ第１の厚さを有する第１ゲート酸化物層上に形成される、請求項１３に記載の方法。
【請求項１８】
前記アンチヒューズバラクタは、前記第３ドレイン端子及び前記第３ソース端子を短絡させるために前記第３ソース端子及び前記第３ドレイン端子に結合した第３ソース／ドレイン拡張領域を更に有し、前記ダミートランジスタは、前記第４ソース端子に結合した第４ソース／ドレイン拡張領域を更に有する、請求項１１に記載のＯＴＰメモリセル。
【請求項１９】
メモリアレイをプログラムするための方法であって、当該方法は、
請求項１８の複数のＯＴＰメモリセルを含むメモリアレイを提供する工程と、
選択された行での前記ＯＴＰメモリセルの第１ゲート端子に０．６Ｖから１．４Ｖの範囲の第１電圧を提供する工程と、
前記メモリアレイの第２ゲート端子の全てに１．２Ｖから２．２Ｖの範囲の第２電圧を提供する工程と、
前記選択された行での前記ＯＴＰメモリセルの第３ゲート端子に３．５Ｖから５Ｖの範囲の第３電圧を提供する工程と、
選択された列での前記ＯＴＰメモリセルの第１ソース端子に接地電圧を提供する工程と、
を含み、
前記第３電圧は、前記第１電圧及び前記第２電圧よりも大きく、前記第１電圧から前記第３電圧は、前記接地電圧よりも大きい、
方法。
【請求項２０】
選択されなかった列での前記ＯＴＰメモリセルの前記第１ソース端子に前記第１電圧を提供する工程を更に含む、請求項１９に記載の方法。
【請求項２１】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項１９に記載の方法。
【請求項２２】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第１ソース端子に前記第１電圧を提供する工程と、を更に含む、請求項１９に記載の方法。
【請求項２３】
前記選択ゲートトランジスタは、前記第１ドレイン端子及び前記第１ソース端子にそれぞれ結合した２つの第１ソース／ドレイン拡張領域を更に有し、前記フォローイングゲートトランジスタは、前記第２ドレイン端子及び前記第２ソース端子にそれぞれ結合した２つの第２ソース／ドレイン拡張領域を更に有する、請求項１８に記載のＯＴＰメモリセル。
【請求項２４】
メモリアレイをプログラムするための方法であって、当該方法は、
請求項２３の複数のＯＴＰメモリセルを含むメモリアレイを提供する工程と、
選択された行での前記ＯＴＰメモリセルの第１ゲート端子に０．６Ｖから１．４Ｖの範囲の第１電圧を提供する工程と、
前記メモリアレイの第２ゲート端子の全てに１．２Ｖから２．２Ｖの範囲の第２電圧を提供する工程と、
前記選択された行での前記ＯＴＰメモリセルの第３ゲート端子に３．５Ｖから５Ｖの範囲の第３電圧を提供する工程と、
選択された列での前記ＯＴＰメモリセルの第１ソース端子に接地電圧を提供する工程と、
を含み、
前記第３電圧は、前記第１電圧及び前記第２電圧よりも大きく、前記第１電圧から前記第３電圧は、前記接地電圧よりも大きい、
方法。
【請求項２５】
選択されなかった列での前記ＯＴＰメモリセルの前記第１ソース端子に前記第１電圧を提供する工程を更に含む、請求項２４に記載の方法。
【請求項２６】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項２４に記載の方法。
【請求項２７】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第１ソース端子に前記第１電圧を提供する工程と、を更に含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイムプログラマブル（ＯＴＰ）メモリセルに関し、特に、電流漏れを低減させることができるワンタイムプログラマブルメモリセルに関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、そのメモリブロックに電力が供給されないときでも記憶する情報を保持するタイプのメモリである。例として、磁気デバイス、光ディスク、フラッシュメモリ及びその他半導体ベースのメモリトポロジーが含まれる。プログラミングの時間制限に応じて、不揮発性メモリデバイスは、マルチタイムプログラマブル（ＭＴＰ）メモリとワンタイムプログラマブル（ＯＴＰ）メモリとに分けられる。図１に示すように、従来型ＯＴＰメモリセル１００は、トランジスタ１１０及びアンチヒューズトランジスタ１２０を含む。ＯＴＰメモリセル１００をプログラムすると、アンチヒューズトランジスタ１２０は断裂され、かつ、ＭＯＳコンデンサとして機能し、それにより、論理「１」のデータは、ＯＴＰメモリ１００に書き込まれる。
【０００３】
図２及び図３を一緒に参照されたい。図２は、プログラム後の図１のＯＴＰメモリセルの良好な断裂状態（ｇｏｏｄ  ｒｕｐｔｕｒｅ  ｓｔａｔｕｓ）を示す図である。図３は、プログラム後の図１のＯＴＰメモリセルの不良な断裂状態（ｂａｄ  ｒｕｐｔｕｒｅ  ｓｔａｔｕｓ）を示す図である。図２に示すように、アンチヒューズトランジスタ１２０のゲート端子Ｇに対応するゲート酸化物層Ｏｘがアンチヒューズトランジスタ１２０のソース端子Ｓ近くで断裂されるとき、ゲート端子Ｇとソース端子Ｓとの間の漏れ電流は、より小さい。図３に示すように、アンチヒューズトランジスタのゲート端子Ｇに対応するゲート酸化物層Ｏｘがアンチヒューズトランジスタ１２０のチャネル領域近くで断裂されるとき、ゲート端子Ｇとソース端子Ｓとの間の漏れ電流は、より大きい。これは、より多くの電流がチャネル領域から漏れ出るからである。
【０００４】
しかしながら、従来技術では、ゲート酸化物層Ｏｘの断裂位置を制御することは困難であり、それにより、従来技術のＯＴＰメモリセル１００は、漏れ電流により生じた不十分な電力に起因して、正しく作動しないか、あるいは、ビット応答が遅い。
【発明の概要】
【０００５】
本発明は、ワンタイムプログラマブル（ＯＴＰ）メモリセルを提供し、当該メモリは、選択ゲートトランジスタ、フォローイングゲートトランジスタ及びアンチヒューズバラクタを含む。選択ゲートトランジスタは、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する。フォローイングゲートトランジスタは、第２ゲート端子と、第２ドレイン端子と、第１ドレイン端子に結合した第２ソース端子とを有する。アンチヒューズバラクタは、第３ゲート端子と、第３ドレイン端子と、第２ドレイン端子に結合した第３ソース端子とを有する。選択ゲートトランジスタ、フォローイングゲートトランジスタ及びアンチヒューズバラクタは、基板構造体上に形成される。
【０００６】
本発明は、別のワンタイムプログラマブル（ＯＴＰ）メモリセルを提供し、当該メモリは、選択ゲートトランジスタ、フォローイングゲートトランジスタ及びアンチヒューズバラクタを含む。選択ゲートトランジスタは、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する。フォローイングゲートトランジスタは、第２ゲート端子と、第２ドレイン端子と、第１ドレイン端子に結合した第２ソース端子とを有する。アンチヒューズバラクタは、第３ゲート端子と、第２ドレイン端子に結合した第３ソース端子とを有する。第３ゲート端子の一部は、浅い溝状絶縁領域上方に形成される。選択ゲートトランジスタ、フォローイングゲートトランジスタ及びアンチヒューズバラクタは、基板構造体上に形成される。
【０００７】
本発明は、更にワンタイムプログラマブル（ＯＴＰ）メモリセルを提供し、当該メモリは、基板構造体、選択ゲートトランジスタ、フォローイングゲートトランジスタ、アンチヒューズバラクタ及びダミートランジスタを含む。選択ゲートトランジスタは、基板構造体上に形成され、かつ、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する。フォローイングゲートトランジスタは、基板構造体上に形成され、かつ、第２ゲート端子と、第２ドレイン端子と、第１ドレイン端子に結合した第２ソース端子とを有する。アンチヒューズバラクタは、基板構造体上に形成され、かつ、第３ゲート端子と、第３ドレイン端子と、第２ドレイン端子に結合した第３ソース端子とを有する。ダミートランジスタは、基板構造体上に部分的に形成され、かつ、第４ゲート端子と、前記第３ドレイン端子に結合した第４ソース端子とを有する。第４ゲート端子の一部は、浅い溝状絶縁領域上方に形成される。
【０００８】
本発明の上記及びその他の目的が、さまざまな図形及び図面に図示される好ましい実施形態の以下の詳細な説明を読むと、当業者に明白なことは言うまでもない。
【図面の簡単な説明】
【０００９】
【図１】従来型ＯＴＰメモリセルの等価回路を示す図である。
【図２】プログラム後の図１のＯＴＰメモリセルの良好な断裂状態を示す図である。
【図３】プログラム後の図１のＯＴＰメモリセルの不良な断裂状態を示す図である。
【図４】本発明のワンタイムプログラマブル（ＯＴＰ）メモリセルの等価回路を示す図である。
【図５】本発明の第１の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図６】本発明の第２の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図７】本発明の第３の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図８】本発明の第４の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図９】本発明の第５の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１０】本発明の第６の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１１】本発明のＯＴＰメモリセルを含むメモリアレイのプログラム方法を示す図である。
【図１２】本発明のＯＴＰメモリセルを含むメモリアレイの読み込み方法を示す図である。
【図１３】本発明のＯＴＰメモリセルを含むメモリアレイの別の読み込み方法を示す図である。
【図１４】本発明の第７の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１５】本発明の第８の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１６】本発明の第９の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１７】本発明の第１０の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１８】本発明の第１１の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図１９】本発明の第１２の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図２０】本発明の第１３の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図２１】本発明の第１４の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図２２】本発明の第１５の実施形態に従ったＯＴＰメモリセルの構造を示す図である。
【図２３】図１４に図示したＯＴＰメモリセルを含むメモリアレイのプログラム方法を示す図である。
【発明を実施するための形態】
【００１０】
図４及び図５を一緒に参照されたい。図４は、本発明のワンタイムプログラマブル（ＯＴＰ）メモリセルの等価回路を示す図である。図５は、本発明の第１の実施形態に従ったＯＴＰメモリセルの構造を示す図である。図で示すように、ＯＴＰメモリセル２００は、選択ゲートトランジスタ２１０と、フォローイングゲートトランジスタ（ｆｏｌｌｏｗｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）２２０と、アンチヒューズバラクタ２３０とを含む。
【００１１】
選択ゲートトランジスタ２１０は、第１ゲート端子Ｇ１と、第１ドレイン端子Ｄ１と、第１ソース端子Ｓ１と、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１とそれぞれ結合した２つの第１ソース／ドレイン拡張領域Ｅ１とを有する。フォローイングゲートトランジスタ２２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２と、第２ドレイン端子Ｄ２及び第２ソース端子Ｓ２とそれぞれ結合した２つの第２ソース／ドレイン拡張領域Ｅ２とを有する。アンチヒューズバラクタ２３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３と、第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３を短絡させるために第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３と結合した第３ソース／ドレイン拡張領域Ｅ３とを有する。
【００１２】
上記の配置によると、第３ゲート端子Ｇ３は、第３ソース／ドレイン拡張領域Ｅ３の真上に形成され、第３ゲート端子Ｇ３の水平縁部は、第３ソース／ドレイン拡張領域Ｅ３の水平縁部内にあり、それ故、アンチヒューズバラクタ２３０はチャネルがない。従って、ＯＴＰメモリセル２００をプログラムするとき、アンチヒューズバラクタ２３０のゲート酸化物層Ｏｘ３は、チャネルを介して電流が流出する可能性を低減させるように、第３ソース／ドレイン拡張領域Ｅ３で断裂する（ｒｕｐｔｕｒｅ）のが保証される。その結果、本発明のＯＴＰメモリセル２００は、漏れ電流を低減させることができ、それにより、ビット応答の遅延や誤動作を防ぐことができる。更に、直列接続したフォローイングゲートトランジスタ２２０は、プログラム禁止状態における接合漏れを低減させることができる。
【００１３】
また、第１ソース／ドレイン拡張領域Ｅ１の各々は、第１の深さを有し、第２ソース／ドレイン拡張領域Ｅ２及び第３ソース／ドレイン拡張領域Ｅ３の各々は、第１の深さよりも深い第２の深さを有する。例えば、第１ソース／ドレイン拡張領域Ｅ１は、コアデバイスのためのソース／ドレイン拡張領域でよく、第２ソース／ドレイン拡張領域Ｅ２及び第３ソース／ドレイン拡張領域Ｅ３は、Ｉ／Ｏデバイスのためのソース／ドレイン拡張領域でよく、それにより、フォローイングゲートトランジスタ２２０のＰＮ接合破壊が防がれる。更に、第２ソース／ドレイン拡張領域Ｅ２は非対称でよく、それ故、ドレイン側の拡張は、ソース側の拡張よりも深い。例えば、別々に、フォローイングゲートトランジスタの第２ソース拡張は、コアデバイスの深さでよく、第２ドレイン拡張は、Ｉ／Ｏデバイスの深さでよい。加えて、第１ゲート端子Ｇ１から第３ゲート端子Ｇ３のゲート酸化物層Ｏｘ１−Ｏｘ３は、コアデバイスのためのものであり、それ故、第１ゲート端子Ｇ１から第３ゲート端子Ｇ３のゲート酸化物層Ｏｘ１−Ｏｘ３は、Ｉ／Ｏデバイスのためのゲート酸化物層よりも薄い。
【００１４】
図６を参照されたい。図６は、本発明の第２の実施形態に従ったＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ａの主な特徴は、図５のＯＴＰメモリセル２００と同一である。全てがＰウェル上に形成されている図５のＯＴＰメモリセル２００とは異なり、図６に示すように、図６のＯＴＰメモリセル２００Ａは、Ｐウェル上に形成されている選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０を有する。更に、図６の実施形態において、第３ソース／ドレイン拡張領域Ｅ３は必要なく、つまり、第３ソース／ドレイン拡張領域Ｅ３は、存在するか、あるいは、Ｎウェルにより除去及び取り替えられ得る。
【００１５】
図７を参照されたい。図７は、本発明の第３の実施形態に従ったＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ｂの主な特徴は、図６のＯＴＰメモリセル２００Ａと同一である。同一の厚さを有するゲート酸化物層Ｏｘ１−Ｏｘ３を有する図６のＯＴＰメモリセル２００Ａとは異なり、図７に示すように、図７のＯＴＰメモリセル２００Ｂは、より大きな厚さを有する選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化物層Ｏｘ１、Ｏｘ２と、より小さな厚さを有するアンチヒューズバラクタ２３０のゲート酸化物層Ｏｘ３とを有する。例えば、選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化物層Ｏｘ１、Ｏｘ２は、Ｉ／Ｏデバイスのためのものであり、アンチヒューズバラクタ２３０のゲート酸化物層Ｏｘ３は、コアデバイスのためのものである。加えて、第１ソース／ドレイン拡張領域Ｅ１は、第２ソース／ドレイン拡張領域Ｅ２及び第３ソース／ドレイン拡張領域Ｅ３と同様の深さで形成され、つまり、第１ソース／ドレイン拡張領域Ｅ１もＩ／Ｏデバイスのためのソース／ドレイン拡張領域でよい。
【００１６】
図８を参照されたい。図８は、本発明の第４の実施形態に従ったＯＴＰメモリセルの構造を示す図である。選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０は、図５のものと同一である。図５のアンチヒューズバラクタ２３０とは異なり、図８に示すように、アンチヒューズバラクタ２３０’のドレイン端子は、浅い溝状絶縁領域（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｎｓｕｌａｔｉｏｎ  ａｒｅａ）ＳＴＩにより取り替えられ、これにより、第３ゲート端子Ｇ３の一部は、浅い溝状絶縁領域ＳＴＩの真上に形成され、第３ゲート端子Ｇ３の残りは、第３ソース／ドレイン拡張領域Ｅ３の真上に形成される。上記の配置によると、アンチヒューズバラクタ２３０’はチャネルがなく、従って、ＯＴＰメモリセル２００Ｃをプログラムするとき、アンチヒューズバラクタ２３０’のゲート酸化物層Ｏｘ３は、チャネルを介して電流が流出する可能性を低減させるように、第３ソース端子Ｓ３に近い第３ソース／ドレイン拡張領域Ｅ３で断裂されるのが保証される。
【００１７】
図９を参照されたい。図９は、本発明の第５の実施形態に従ったＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ｄの主な特徴は、図８のＯＴＰメモリセル２００Ｃと同一である。全てがＰウェル上に形成されている図８のＯＴＰメモリセル２００Ｃとは異なり、図９に示すように、図９のＯＴＰメモリセル２００Ｄは、Ｐウェル上に形成されている選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０と、Ｎウェル上に形成されているアンチヒューズバラクタ２３０’とを有する。更に、図９の実施形態において、第３ソース／ドレイン拡張領域Ｅ３は必要なく、つまり、第３ソース／ドレイン拡張領域Ｅ３は、存在するか、あるいは、Ｎウェルにより除去及び取り替えられ得る。
【００１８】
図１０を参照されたい。図１０は、本発明の第６の実施形態に従ったＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ｅの主な特徴は、図９のＯＴＰメモリセル２００Ｄと同一である。同一の厚さを有するゲート酸化物層Ｏｘ１−Ｏｘ３を有する図９のＯＴＰメモリセル２００Ｄとは異なり、図１０に示すように、図１０のＯＴＰメモリセルは、より大きな厚さを有する選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化物層Ｏｘ１、Ｏｘ２と、より小さな厚さを有するアンチヒューズバラクタ２３０’のゲート酸化物層Ｏｘ３とを有する。例えば、選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化物層Ｏｘ１、Ｏｘ２は、Ｉ／Ｏデバイスのためのものであり、アンチヒューズバラクタ２３０’のゲート酸化物層Ｏｘ３は、コアデバイスのためのものである。加えて、第１ソース／ドレイン拡張領域Ｅ１は、第２ソース／ドレイン拡張領域Ｅ２及び第３ソース／ドレイン拡張領域Ｅ３と同様の深さで形成され、つまり、第１ソース／ドレイン拡張領域Ｅ１もＩ／Ｏデバイスのためのソース／ドレイン拡張領域でよい。
【００１９】
上記の実施形態において、第１ドレイン端子Ｄ１及び第２ソース端子Ｓ２は、単一の端子として一体化され、第２ドレイン端子Ｄ２及び第３ソース端子Ｓ３も単一の端子として一体化されるが、本発明の他の実施形態において、第１ドレイン端子Ｄ１、第２ソース端子Ｓ２、第２ドレイン端子Ｄ２及び第３ソース端子Ｓ３は、独立端子として互いに分離され得る。
【００２０】
図１１を参照されたい。図１１は、本発明のＯＴＰメモリセルを含むメモリアレイのプログラム方法を示す図である。図１１に示すように、本発明の複数のＯＴＰメモリセル２００、２００’を含むメモリアレイ３００をプログラムするとき、第１電圧Ｖ１（１．２Ｖなど）は、選択された行においてＯＴＰメモリセルの第１ゲート端子に提供され、第２電圧Ｖ２（４Ｖなど）は、メモリアレイ３００の第２ゲート端子の全てに提供され、第３電圧Ｖ３（６Ｖなど）は、選択されたメモリセル２００’の第３ゲート端子に提供される。加えて、接地電圧Ｖｇ（０Ｖなど）は、ビット線ＢＬを介して選択された列の第１ソース端子に提供される。
【００２１】
上記の配置によると、選択されたメモリセル２００’のアンチヒューズバラクタ２３０は、第３電圧Ｖ３によりレジスタになるように断裂されることができ、それにより、論理「１」のデータは、選択された行及び選択された列での選択されたＯＴＰメモリセル２００’に書き込まれる。一方、論理「１」のデータを選択された行及び選択された列での選択されたＯＴＰメモリセル２００’に書き込むために、第３ゲート端子における電圧レベルは、０Ｖに設定される。
【００２２】
更に、図１１において、選択されなかった行及び選択された列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧Ｖｇは、選択されなかった行の第１及び第３ゲート端子に提供される。選択された行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００に関し、第１電圧Ｖ１は、選択されなかった列でのＯＴＰメモリセルの第１ソース端子に提供される。選択されなかった行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧ＶｇがＯＴＰメモリセルの第１及び第３ゲート端子に提供される。第１電圧Ｖ１は、ＯＴＰメモリセルの第１ソース端子に提供される。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル２００は、プログラム禁止状態に設定され得る。
【００２３】
図１２を参照されたい。図１２は、本発明のＯＴＰメモリセルを含むメモリアレイ３００の読み込み方法を示す図である。図１２に示すように、メモリアレイ３００からデータを読み込むとき、第１電圧Ｖ１（１．２Ｖなど）は、選択された行においてＯＴＰメモリセルの第１及び第３ゲート端子に提供され、第１電圧Ｖ１も、メモリアレイ３００の第２ゲート端子の全てに提供される。加えて、接地電圧Ｖｇ（０Ｖなど）は、選択された列でのＯＴＰメモリの第１ソース端子に提供される。
【００２４】
上記の実施形態によると、選択された行及び選択された列での選択されたＯＴＰメモリセル２００’に記憶されたデータは、選択された列の第１ソース端子に結合したビット線ＢＬを介して読み込まれ得る。
【００２５】
更に、図１２において、選択されなかった行及び選択された列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧Ｖｇは、選択されなかった行でのＯＴＰメモリセルの第１及び第３ゲート端子に提供される。選択された行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００に関し、第１電圧Ｖ１は、選択されなかった列でのＯＴＰメモリセルの第１ソース端子に提供される。選択されなかった行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧Ｖｇは、ＯＴＰメモリセルの第１及び第３ゲート端子に提供され、第１電圧Ｖ１は、ＯＴＰメモリセルの第１ソース端子に提供される。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル２００は、読み出し禁止状態に設定され得る。
【００２６】
図１２の実施形態において、ＯＴＰメモリセル２００、２００’は、コアデバイスのための酸化物層を備えるフォローイングゲートトランジスタ及び選択されたゲートトランジスタを有するＯＴＰメモリセルによって図示される。しかし、図１２のＯＴＰメモリセル２００、２００’はまた、Ｉ／Ｏデバイスのための酸化物層を備えるフォローイングゲートトランジスタ及び選択されたゲートトランジスタを有するＯＴＰメモリセルによって取り替えられ得る。その場合、第１電圧Ｖ１は、より高く設定され得る（２．５Ｖなど）。
【００２７】
ＯＴＰメモリセル２００のアンチヒューズバラクタ２３０がチャネルを有していないので、本発明のＯＴＰメモリセルを含むメモリアレイは、図１２の実施形態とは異なる動作バイアス条件に従って逆の読み込み動作を行うことができる。例えば、図１３を参照されたい。図１３は、本発明のＯＴＰメモリセルを含むメモリアレイを読み込むための別の方法を示す図である。図３に示すように、メモリアレイ３００からデータを読み込むとき、第１電圧Ｖ１（１．２Ｖなど）が選択された行でのＯＴＰメモリセルの第１ゲート端子に提供され、第１電圧Ｖ１もメモリアレイ３００の第２ゲート端子の全てに提供され、接地電圧Ｖｇ（０Ｖなど）は、メモリアレイ３００の第３ゲート端子の全てに提供される。加えて、第１電圧Ｖ１はまた、ビット線ＢＬを介して選択された列でのＯＴＰメモリセルの第１ソース端子に提供される。選択されたメモリセル２００’の第３ゲート端子に提供された接地電圧Ｖｇは、逆方向読み込み電圧として機能する。逆方向読み込み電圧は、接地レベルに設定する必要はなく、逆方向読み（ｒｅｖｅｒｓｅ  ｒｅａｄ  ｖｏｌｔａｇｅ）込み電圧は、第１電圧Ｖ１よりも低い他の電圧レベルで設定され得る。
【００２８】
上記の配置によると、選択された行及び選択された列での選択されたＯＴＰメモリセル２００’に記憶されたデータは、選択された行の第３ゲート端子に結合した信号線ＳＬを介して読み込まれ得る。図１３における選択されたＯＴＰメモリセルの読み込み方向は、図１２における選択されたＯＴＰメモリセルの読み込み方向と反対の方向である。従って、選択されたＯＴＰメモリセル２００’は、順方向読み込み動作（ｆｏｒｗａｒｄ  ｒｅａｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）（図１２に図示）及び逆方向読み込み動作（ｒｅｖｅｒｓｅ  ｒｅａｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）（図１３に図示）を円滑に行うことができ、これは、アンチヒューズバラクタ２３０の断裂位置が第３ソース／ドレイン拡張領域に保証されるからである。
【００２９】
更に、図１３において、選択されなかった行及び選択された列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧Ｖｇが選択されなかった行でのＯＴＰメモリセルの第１ゲート端子に提供される。選択された行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧は選択されなかった列でのＯＴＰメモリセルの第１ソース端子に提供される。選択されなかった行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００に関し、接地電圧Ｖｇは、ＯＴＰメモリセルの第１ゲート端子に提供され、接地電圧ＶｇもＯＴＰメモリセルの第１ソース端子に提供される。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル２００は、読み出し禁止状態に設定され得る。
【００３０】
図１１から図１３の実施形態において、ＯＴＰメモリセルは、図５の第１の実施形態に従ってＯＴＰメモリセル２００により図示されるが、図１１から図１３のＯＴＰメモリセルはまた、本発明の第２から第６の実施形態に従ったＯＴＰメモリセル２００Ａ−２００Ｅによって取り替えられ得る。図１１から図１３に示す電圧範囲は、４０ｎｍプロセスで作られたメモリアレイに適用可能であり、本発明は上記電圧範囲に限定されない。本発明の他の実施形態において、電圧範囲は、異なる規模でのプロセスに従って変更され得る。
【００３１】
従来技術とは対照的に、本発明のＯＴＰメモリセルは、データを記憶するためのＭＯＳバラクタを利用することによってＯＴＰメモリセルの電流漏れを低減させることができ、それにより、ビット応答の遅延や誤作動の問題を防ぐことができる。更に、フォローイングゲートトランジスタは、本発明において特殊な利点を提供する。プログラム動作中、第２ゲート端子は、第１ゲート端子よりも高い電圧にバイアスされる。カスケード直列トランジスタを形成して、アンチヒューズが断裂されるときの第３ゲート端子からの高電圧ダメージに耐えることができる。より深い深さを採用する第２ドレイン拡張もフォローイングゲートトランジスタのドレイン側でのＰＮ接合破壊を改善することができる。加えて、本発明のＯＴＰメモリセルは、順方向読み込み動作及び逆方向読み込み動作を行うことができ、それにより、読み込み動作の効率を向上させるようにする。
【００３２】
本発明の一部の他の実施形態において、ＯＴＰメモリセルのトランジスタは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを使用することによって形成され得る。ＦｉｎＦＥＴのゲート構造体は、基板構造体上方に形成される。基板構造体は、ｐ型基板、ｎ型基板、ｐ型基板上方の深いｎウェル又はｐ型基板上方のｎ型バリア層などでよい。また、ＦｉｎＦＥＴのソース／ドレイン端子は、エピタキシャルシリコンリン（ＳｉＰ）又は炭化ケイ素（ＳｉＣ）プロセスにより高められ、かつ、基板上に形成される。
【００３３】
図１４は、本発明の第７の実施形態に従ったＯＴＰメモリセル４００の構造を示す図である。図に示すように、ＯＴＰメモリセル４００は、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ３１０、フォローイングゲートトランジスタ３２０及びアンチヒューズバラクタ３３０を含む。
【００３４】
選択ゲートトランジスタ３１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ３２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ３３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３をと有する。本実施形態において、選択ゲートトランジスタ３１０、フォローイングゲートトランジスタ３２０及びアンチヒューズバラクタ３３０のいずれかのソース端子とドレイン端子との間に形成されるソース／ドレイン拡張領域はない。
【００３５】
第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第３ゲート端子Ｇ３は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができる。図１４に示すように、ゲート端子Ｇ１−Ｇ３の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ３がある。
【００３６】
選択ゲートトランジスタ３１０、フォローイングゲートトランジスタ３２０及びアンチヒューズバラクタ３３０のいずれかのソース端子とドレイン端子との間形成されるソース／ドレイン拡張領域はないが、ＯＴＰメモリセル４００をプログラムするとき、アンチヒューズバラクタ３３０のゲート酸化物層Ｏｘ３は断裂され、チャネルを介して電流が漏れる可能性は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスの使用のため、低減される。その結果、本発明のＯＴＰメモリセル４００は、漏れ電流を低減させることができ、それにより、ビット応答の遅延や誤作動の問題を防ぐことができる。更に、直列接続のフォローイングゲートトランジスタ３２０は、プログラム禁止状態における接合漏れを低減させることができる。
【００３７】
図１５は、本発明の第８の実施形態に従ったＯＴＰメモリセル４００Ａの構造を示す図である。図に示すように、ＯＴＰメモリセル４００Ａは、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ３１０、フォローイングゲートトランジスタ３２０及びアンチヒューズバラクタ３３０を含む。
【００３８】
選択ゲートトランジスタ３１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ３２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ３３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３と、第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３を短絡させるために第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３と結合した第３ソース／ドレイン拡張領域Ｅ３とを有する。本実施形態において、選択ゲートトランジスタ３１０及びフォローイングゲートトランジスタ３２０のいずれかのソース端子とドレイン端子との間に形成されるソース／ドレイン拡張領域はない。
【００３９】
第３ソース／ドレイン拡張領域Ｅ３が基板構造体Ｆ−ｓｕｂに注入されるので、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第３ゲート端子Ｇ３は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができると考えられ得る。図１５に示すように、ゲート端子Ｇ１−Ｇ３の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ３がある。更に、第３ソース／ドレイン拡張領域Ｅ３が第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３と結合するように使用されるが、本発明は図１５に図示した構造に限定されない。例えば、他の実施形態において、少なくとも１つのソース／ドレイン拡張領域が選択ゲートトランジスタ３１０又はフォローイングゲートトランジスタ３２０に対応するソース端子及び／又はドレイン端子に任意に結合するように使用され得る。
【００４０】
図１６は、本発明の第９の実施形態に従ったＯＴＰメモリセル４００Ｂの構造を示す図である。図に示すように、ＯＴＰメモリセル４００Ｂは、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ３１０、フォローイングゲートトランジスタ３２０及びアンチヒューズバラクタ３３０を含む。
【００４１】
選択ゲートトランジスタ３１０は、第１ゲート端子Ｇ１と、第１ドレイン端子Ｄ１と、第１ソース端子Ｓ１と、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１にそれぞれ結合した２つの第１ソース／ドレイン拡張領域Ｅ１とを有する。フォローイングゲートトランジスタ３２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２と、第２ドレイン端子Ｄ２及び第２ソース端子Ｓ２にそれぞれ結合した２つの第２ソース／ドレイン拡張領域Ｅ２とを有する。アンチヒューズバラクタ３３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３と、第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３を短絡させるために第３ソース端子Ｓ３及び第３ドレイン端子Ｄ３と結合した第３ソース／ドレイン拡張領域Ｅ３とを有する。
【００４２】
第３ソース／ドレイン拡張領域Ｅ３が基板構造体Ｆ−ｓｕｂに注入されるので、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第３ゲート端子Ｇ３は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができると考えられ得る。図１６に示すように、ゲート端子Ｇ１−Ｇ３の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ３がある。
【００４３】
図５に図示したＯＴＰメモリセル２００と比較すると、ＯＴＰメモリセル４００、４００Ａ又は４００Ｂは、ＯＴＰメモリセル２００の３つのゲート端子よりも深く形成された３つのゲート端子Ｇ１−Ｇ３を導入する。更に、ＦｉｎＦＥＴに基づくＯＴＰメモリセル４００、４００Ａ又は４００Ｂの３つのゲート端子Ｇ１−Ｇ３の厚さは、標準のＦｉｎＦＥＴ製造に従って同一でよい。特に、少なくとも１つのソース／ドレイン拡張領域の深さは、標準のＦｉｎＦＥＴ製造に従って設計され得る。基板構造体Ｆ−ｓｕｂは、シリコン基板上方のＰウェルでよい。
【００４４】
図１７は、本発明の第１０の実施形態に従ったＯＴＰメモリセル５００の構造を示す図である。図に示すように、ＯＴＰメモリセル５００は、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ４１０及びフォローイングゲートトランジスタ４２０と、基板構造体Ｆ−ｓｕｂ上に部分的に形成されたアンチヒューズバラクタ４３０とを含む。
【００４５】
選択ゲートトランジスタ４１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ４２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ４３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３とを有する。アンチヒューズバラクタ４３０は、ドレイン端子を有さなくてよい。その代り、第３ゲート端子Ｇ３の一部は、浅い溝状絶縁領域ＳＴＩ上方に形成される一方で、第３ゲート端子Ｇ３の残りの部分は、基板構造体Ｆ−ｓｕｂ上方に形成される。本実施形態において、選択ゲートトランジスタ４１０及びフォローイングゲートトランジスタ４２０のいずれかのソース端子とドレイン端子との間に形成されるソース／ドレイン拡張領域はない。また、ソース端子Ｓ３と浅い溝状絶縁領域ＳＴＩとの間にはソース／ドレイン拡張領域はない。
【００４６】
第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第３ゲート端子Ｇ３は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができる。図１７に示すように、ゲート端子Ｇ１−Ｇ３の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ３がある。
【００４７】
上記の配置によると、アンチヒューズバラクタ４３０はチャネルを有さないので、ＯＴＰメモリセル５００をプログラムするとき、アンチヒューズバラクタ４３０のゲート酸化物層Ｏｘ３は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスの使用のため、フィン第３ソース端子Ｓ３のゲート酸化物層Ｏｘ３近くで断裂されることが保証され、それにより、チャネルを介して電流が漏れる可能性を低減させる。
【００４８】
図１８は、本発明の第１１の実施形態に従ったＯＴＰメモリセル５００Ａの構造を示す図である。図に示すように、ＯＴＰメモリセル５００Ａは、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ４１０及びフォローイングゲートトランジスタ４２０と、基板構造体Ｆ−ｓｕｂ上に部分的に形成されたアンチヒューズバラクタ４３０とを含む。
【００４９】
選択ゲートトランジスタ４１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ４２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ４３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３とを有する。アンチヒューズバラクタ４３０は、ドレイン端子を有さなくてよい。その代り、第３ゲート端子Ｇ３の一部は、浅い溝状絶縁領域ＳＴＩ上方に形成される。アンチヒューズバラクタ４３０は、第３ゲート端子Ｇ３の残りが第３ソース／ドレイン拡張領域Ｅ３の真上に形成されるように、第３ソース端子Ｓ３及び浅い溝状絶縁領域ＳＴＩと結合した第３ソース／ドレイン拡張領域Ｅ３を更に有することができる。本実施形態において、選択ゲートトランジスタ４１０及びフォローイングゲートトランジスタ４２０のいずれかのソース端子とドレイン端子との間に形成されるソース／ドレイン拡張領域はない。
【００５０】
第３ソース／ドレイン拡張領域Ｅ３が基板構造体Ｆ−ｓｕｂに注入されるので、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第３ゲート端子Ｇ３は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができると考えられ得る。図１８に示すように、ゲート端子Ｇ１−Ｇ３の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ３がある。更に、第３ソース／ドレイン拡張領域Ｅ３は第３ソース端子Ｓ３と結合するように使用されるが、本発明は、図１８に図示した構造に限定されない。例えば、他の実施形態では、少なくとも１つのソース／ドレイン拡張領域は、選択ゲートトランジスタ４１０又はフォローイングゲートトランジスタ４２０に対応するソース端子及び／又はドレイン端子と任意で結合するように使用され得る。
【００５１】
図１９は、本発明の第１２の実施形態に従ったＯＴＰメモリセル５００Ｂの構造を示す図である。図に示すように、ＯＴＰメモリセル５００Ｂは、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ４１０及びフォローイングゲートトランジスタ４２０と、基板構造体Ｆ−ｓｕｂ上に部分的に形成されたアンチヒューズバラクタ４３０とを含む。
【００５２】
選択ゲートトランジスタ４１０は、第１ゲート端子Ｇ１と、第１ドレイン端子Ｄ１と、第１ソース端子Ｓ１と、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１にそれぞれ結合した２つの第１ソース／ドレイン拡張領域Ｅ１とを有する。フォローイングゲートトランジスタ４２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２と、第２ドレイン端子Ｄ２及び第２ソース端子Ｓ２にそれぞれ結合した２つの第２ソース／ドレイン拡張領域Ｅ２とを有する。アンチヒューズバラクタ４３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３とを有する。アンチヒューズバラクタ４３０は、ドレイン端子を有さなくてよい。その代り、第３ゲート端子Ｇ３の一部は、浅い溝状絶縁領域ＳＴＩ上方に形成される。アンチヒューズバラクタ４３０は、第３ゲート端子Ｇ３の残りが第３ソース／ドレイン拡張領域Ｅ３の上方に形成されるように、第３ソース端子Ｓ３及び浅い溝状絶縁領域ＳＴＩと結合した第３ソース／ドレイン拡張領域Ｅ３を更に有することができる。
【００５３】
第３ソース／ドレイン拡張領域Ｅ３が基板構造体Ｆ−ｓｕｂに注入されるので、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第３ゲート端子Ｇ３は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができると考えられ得る。図１９に示すように、ゲート端子Ｇ１−Ｇ３の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ３がある。
【００５４】
図８に図示したＯＴＰメモリセル２００Ｃと比較すると、ＯＴＰメモリセル５００、５００Ａ又は５００Ｂは、ＯＴＰメモリセル２００Ｃの３つのゲート端子よりも深く形成された３つのゲート端子Ｇ１−Ｇ３を導入する。更に、ＦｉｎＦＥＴに基づくＯＴＰメモリセル５００、５００Ａ又は５００Ｂの３つのゲート端子Ｇ１−Ｇ３の厚さは、標準のＦｉｎＦＥＴ製造に従って同一でよい。特に、少なくとも１つのソース／ドレイン拡張領域の深さは、標準のＦｉｎＦＥＴ製造に従って設計され得る。基板構造体Ｆ−ｓｕｂは、シリコン基板上方のＰウェルでよい。
【００５５】
図２０は、本発明の第１３の実施形態に従ったＯＴＰメモリセル６００の構造を示す図である。図に示すように、ＯＴＰメモリセル６００は、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ５１０、フォローイングゲートトランジスタ５２０及びアンチヒューズバラクタ５３０と、基板構造体Ｆ−ｓｕｂ上に部分的に形成されたダミートランジスタ５４０とを含む。
【００５６】
選択ゲートトランジスタ５１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ５２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ５３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３とを有する。ダミートランジスタ５４０は、第４ゲート端子Ｇ４と、第３ドレイン端子Ｄ３に結合した第４ソース端子Ｓ４とを有する。ダミートランジスタ５４０は、ドレイン端子を有さなくてよい。その代り、第４ゲート端子Ｇ４の一部は、浅い溝状絶縁領域ＳＴＩ上方に形成される一方で、第４ゲート端子Ｇ４は、基板構造体Ｆ−ｓｕｂ上方に形成される。本実施形態にいて、選択ゲートトランジスタ５１０、フォローイングゲートトランジスタ５２０及びアンチヒューズバラクタ５３０のいずれかのソース端子とドレイン端子との間に形成されるソース／ドレイン拡張領域はない。また、ソース端子Ｓ４と浅い溝状絶縁領域ＳＴＩとの間にはソース／ドレイン拡張領域がない。
【００５７】
第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、第３ゲート端子Ｇ３及び第４ゲート端子Ｇ４は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができる。図２０に示すように、ゲート端子Ｇ１−Ｇ４の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ４がある。
【００５８】
図２１は、本発明の第１４の実施形態に従ったＯＴＰメモリセル６００Ａの構造を示す図である。図に示すように、ＯＴＰメモリセル６００Ａは、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ５１０、フォローイングゲートトランジスタ５２０及びアンチヒューズバラクタ５３０と、基板構造体Ｆ−ｓｕｂ上に部分的に形成されたダミートランジスタ５４０とを含む。
【００５９】
選択ゲートトランジスタ５１０は、第１ゲート端子Ｇ１、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１を有する。フォローイングゲートトランジスタ５２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２とを有する。アンチヒューズバラクタ５３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３とを有する。ダミートランジスタ５４０は、第４ゲート端子Ｇ４と、第３ドレイン端子Ｄ３に結合した第４ソース端子Ｓ４とを有する。ダミートランジスタ５４０は、ドレイン端子を有さなくてよい。その代り、第４ゲート端子Ｇ４の一部は、浅い溝状絶縁領域ＳＴＩ上方に形成される。アンチヒューズバラクタ５３０は、第３ゲート端子Ｇ３が第３ソース／ドレイン拡張領域Ｅ３の真上に形成されるように、第３ソース端子Ｓ３及び第３ドレイン端子Ｄ３と結合した第３ソース／ドレイン拡張領域Ｅ３を更に有することができる。ダミートランジスタ５４０は、第４ソース端子Ｓ４と結合した第４ソース／ドレイン拡張領域Ｅ４を更に有することができる。第４ソース／ドレイン拡張領域Ｅ４は、第４ソース端子Ｓ４から浅い溝状絶縁領域ＳＴＩに延伸され得るか、あるいは、延伸されなくてよい。本実施形態において、選択ゲートトランジスタ５１０及びフォローイングゲートトランジスタ５２０のいずれかのソース端子とドレイン端子との間に形成されるソース／ドレイン領域はない。
【００６０】
第３ソース／ドレイン拡張領域Ｅ３が基板構造体Ｆ−ｓｕｂに注入されるので、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、第３ゲート端子Ｇ３及び第４ゲート端子Ｇ４は、それぞれ、Ｕ形状を有するように形成され、基板構造体Ｆ−ｓｕｂの３つの側面に重なることができると考えられ得る。図２１に示すように、ゲート端子Ｇ１−Ｇ４の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ４がある。更に、実施形態において、第３ソース／ドレイン拡張領域Ｅ３は、第３ドレイン端子Ｄ３及び第３ソース端子Ｓ３と結合するように使用される。第４ソース／ドレイン拡張領域Ｅ４は、第４ソース端子Ｓ４と結合するように使用される。本発明は、図２１に図示した構造に限定されない。例えば、他の実施形態において、少なくとも１つのソース／ドレイン拡張領域が、選択ゲートトランジスタ５１０又はフォローイングゲートトランジスタ５２０と対応する、ソース端子及び／又はドレイン端子と任意で結合するように使用され得る。
【００６１】
図２２は、本発明の第１５の実施形態に従ったＯＴＰメモリセル６００Ｂの構造を示す図である。図に示すように、ＯＴＰメモリセル６００Ｂは、基板構造体Ｆ−ｓｕｂ上に形成された、選択ゲートトランジスタ５１０、フォローイングゲートトランジスタ５２０及びアンチヒューズバラクタ５３０と、基板構造体Ｆ−ｓｕｂ上に部分的に形成されたダミートランジスタ５４０とを含む。
【００６２】
選択ゲートトランジスタ５１０は、第１ゲート端子Ｇ１と、第１ドレイン端子Ｄ１と、第１ソース端子Ｓ１と、第１ドレイン端子Ｄ１及び第１ソース端子Ｓ１にそれぞれ結合した２つの第１ソース／ドレイン拡張領域Ｅ１とを有する。フォローイングゲートトランジスタ５２０は、第２ゲート端子Ｇ２と、第２ドレイン端子Ｄ２と、第１ドレイン端子Ｄ１に結合した第２ソース端子Ｓ２と、第２ドレイン端子Ｄ２及び第２ソース端子Ｓ２にそれぞれ結合した２つの第２ソース／ドレイン拡張領域Ｅ２とを有する。アンチヒューズバラクタ５３０は、ＭＯＳバラクタでよく、第３ゲート端子Ｇ３と、第３ドレイン端子Ｄ３と、第２ドレイン端子Ｄ２に結合した第３ソース端子Ｓ３とを有する。ダミートランジスタ５４０は、第４ゲート端子Ｇ４と、第３ドレイン端子Ｄ３に結合した第４ソース端子Ｓ４とを有する。ダミートランジスタ５４０は、ドレイン端子を有さなくてよい。その代り、第４ゲート端子Ｇ４の一部は、浅い溝状絶縁領域ＳＴＩの真上に形成される。アンチヒューズバラクタ５３０は、第３ゲート端子Ｇ３が第３ソース／ドレイン拡張領域Ｅ３の真上に形成されるように、第３ソース端子Ｓ３及び第３ドレイン端子Ｄ３と結合した第３ソース／ドレイン拡張領域Ｅ３を更に有することができる。ダミートランジスタ５４０は、第４ソース端子Ｓ４と結合した第４ソース／ドレイン拡張領域Ｅ４を更に有することができる。第４ソース／ドレイン拡張領域Ｅ４は、第４ソース端子Ｓ４から浅い溝状絶縁領域ＳＴＩへと延伸され得るか、あるいは、延伸されなくてよい。
【００６３】
第３ソース／ドレイン拡張領域Ｅ３が基板構造体Ｆ−ｓｕｂに注入されるので、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、第３ゲート端子Ｇ３及び第４ゲート端子Ｇ４は、それぞれ、Ｕ形状を有するように形成され、基板構造体の３つの側面に重なることができると考えられ得る。図２２に示すように、ゲート端子Ｇ１−Ｇ４の各々と基板構造体Ｆ−ｓｕｂとの間に各ゲート酸化物層Ｏｘ１−Ｏｘ４がある。
【００６４】
図５に図示したＯＴＰメモリセル２００と比較すると、ＯＴＰメモリセル６００、６００Ａ又は６００Ｂは、ダミートランジスタ５４０を導入する。更に、ＯＴＰメモリセル６００、６００Ａ又は６００Ｂも、ＯＴＰメモリセル２００の３つのゲート端子よりも深く形成された３つのゲート端子Ｇ１−Ｇ３を導入する。更に、ＦｉｎＦＥＴに基づくＯＴＰメモリセル６００、６００Ａ又は６００Ｂの３つのゲート端子Ｇ１−Ｇ３の厚さは、標準のＦｉｎＦＥＴ製造に従って同一でよい。特に、少なくとも１つのソース／ドレイン拡張領域の深さは、標準のＦｉｎＦＥＴ製造に従って設計され得る。基板構造体Ｆ−ｓｕｂは、シリコン基板上方のＰウェルでよい。更に、ダミートランジスタ５４０の第４ゲート端子Ｇ４は、ＯＴＰメモリセル６００、６００Ａ及び６００Ｂの性能妨害なしに、任意のバイアス電圧を受け取るか、あるいは、バイアス電圧を受け取らないように使用され得る。また、ダミートランジスタ５４０の第４ゲート端子Ｇ４は、性能損失なしに、フローティング状態で配置され得る（つまり、フローティングノード）。ダミートランジスタ５４０の第４ゲート端子Ｇ４の任意の技術的変更は、本発明の範囲に含まれる。
【００６５】
図２３は、メモリアレイ７００のプログラム方法を示す図である。ここで、メモリアレイ７００は、図１４から図２２に示すＯＴＰメモリセルのうちの１つを含む等価回路として考えられる。簡潔に示すために、メモリアレイ７００は図１４のＯＴＰメモリセル４００を含むように表される。図２３に示すように、本発明の複数のＯＴＰメモリセル４００’、４００を含むメモリアレイ７００をプログラムするとき、第１電圧Ｖ１（０．８Ｖなど）は選択された行のＯＴＰメモリセルの第１ゲート端子に提供され、第２電圧（１．８Ｖなど）はメモリアレイ４００の全ての第２ゲート端子に提供され、第３電圧Ｖ３（４．５Ｖなど）は選択されたメモリセル４００’の第３ゲート端子に提供される。加えて、接地電圧Ｖｇ（０Ｖなど）はビット線ＢＬを介して選択された列の第１ソース端子に提供される。特に、第１電圧Ｖ１、第２電圧Ｖ２、第３電圧Ｖ３は、それぞれ電圧値の範囲内に設定され得る。例えば、第１電圧Ｖ１の範囲は、０．６Ｖから１．４Ｖに設定され得る。第２電圧Ｖ２の範囲は、１．２ｖから２．２Ｖに設定され得る。第３電圧Ｖ３の範囲は、３．５Ｖから５Ｖに設定され得る。
【００６６】
上記の配置によると、選択されたメモリセル４００’のアンチヒューズバラクタ３３０は、レジスタになるように第３電圧Ｖ３によって断裂されることができ、それにより、論理「１」のデータは、選択された行及び選択された列での選択されたＯＴＰメモリセル４００’に書き込まれる。一方で、論理「０」のデータを選択された行及び選択された列での選択されたＯＴＰメモリセル４００’に書き込むために、第３ゲート端子での電圧レベルは０Ｖに設定され得る。
【００６７】
更に、図２３において、選択されなかった行及び選択された列での選択されなかったＯＴＰメモリセル４００に関し、接地電圧Ｖｇは、選択されなかった行の第１及び第３ゲート端子に提供される。選択された行及び選択されなかった列での選択されなかったＯＴＰメモリセル４００に関し、第１電圧Ｖ１は、選択されなかった列でのＯＴＰメモリセル４００の第１ソース端子に提供される。選択されなかった行及び選択されなかった列での選択されなかったＯＴＰメモリセルに関し、接地電圧Ｖｇは、ＯＴＰメモリセルの第１及び第３ゲート端子に提供され、第１電圧Ｖ１は、ＯＴＰメモリセルの第１ソース端子に提供される。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル４００は、プログラム禁止状態に設定され得る。
【００６８】
図２３の実施形態において、ＯＴＰメモリセルは、図１４の第７の実施形態に従って、ＯＴＰメモリセル７００によって図示されている。しかし、上述のように、図２３のＯＴＰメモリセルは、本発明の第７から第１５の実施形態に従った、ＯＴＰメモリセル４００Ａ、４００Ｂ、５００、５００Ａ、５００Ｂ、６００、６００Ａ及び６００Ｂでも取り替えられ得る。図２３に示した電圧範囲は、ＦｉｎＦＥＴプロセスで作られたメモリアレイに適用可能であり、本発明は上記電圧範囲に限定されない。本発明の他の実施形態において、電圧範囲は異なる規模でのプロセスに従って変更され得る。
【００６９】
当業者であれば、本発明の教示を維持しながら、デバイス及び方法の多くの変更及び代替が行われ得ることを容易に認識するであろう。従って、上記の開示は、添付した請求項の境界及び範囲（ｍｅｔｅｓ  ａｎｄ  ｂｏｕｎｄｓ）によってのみ限定されるとして理解されるべきである。
【符号の説明】
【００７０】
１００  ＯＴＰメモリセル
１１０  トランジスタ
１２０  アンチヒューズトランジスタ
２００  ＯＴＰメモリセル
２００’  選択されたＯＴＰメモリセル
２００Ａ  ＯＴＰメモリセル
２００Ｂ  ＯＴＰメモリセル
２００Ｃ  ＯＴＰメモリセル
２００Ｄ  ＯＴＰメモリセル
２００Ｅ  ＯＴＰメモリセル
２１０  選択ゲートトランジスタ
２２０  フォローイングゲートトランジスタ
２３０  アンチヒューズバラクタ
２３０’  アンチヒューズバラクタ
３００  メモリアレイ
３１０  選択ゲートトランジスタ
３２０  フォローイングゲートトランジスタ
３３０  アンチヒューズバラクタ
４００  ＯＴＰメモリセル
４００’  選択されたＯＴＰメモリセル
４００Ａ  ＯＴＰメモリセル
４００Ｂ  ＯＴＰメモリセル
４１０  選択ゲートトランジスタ
４２０  フォローイングゲートトランジスタ
４３０  アンチヒューズバラクタ
５００  ＯＴＰメモリセル
５００Ａ  ＯＴＰメモリセル
５００Ｂ  ＯＴＰメモリセル
５１０  選択ゲートトランジスタ
５２０  フォローイングゲートトランジスタ
５３０  アンチヒューズバラクタ
５４０  ダミートランジスタ
６００  ＯＴＰメモリセル
６００Ａ  ＯＴＰメモリセル
６００Ｂ  ＯＴＰメモリセル
７００  メモリアレイ（ＯＴＰメモリセル）
ＢＬ  ビット線
Ｄ１  第１ドレイン端子
Ｄ２  第２ドレイン端子
Ｄ３  第３ドレイン端子
Ｅ１  ドレイン拡張領域
Ｅ２  ドレイン拡張領域
Ｅ３  ドレイン拡張領域
Ｅ４  ドレイン拡張領域
Ｆ−ｓｕｂ  基板構造体
Ｇ１  第１ゲート端子
Ｇ２  第２ゲート端子
Ｇ３  第３ゲート端子
Ｇ４  第４ゲート端子
Ｏｘ１  ゲート酸化物層
Ｏｘ２  ゲート酸化物層
Ｏｘ３  ゲート酸化物層
Ｓ１  第１ソース端子
Ｓ２  第２ソース端子
Ｓ３  第３ソース端子
Ｓ４  第４ソース端子
ＳＬ  信号線
ＳＴＩ  溝状絶縁領域
Ｖ１  第１電圧
Ｖ２  第２電圧
Ｖ３  第３電圧
Ｖｇ  接地電圧
【図１】
2017135355.tif 000003
【図２】
2017135355.tif 000004
【図３】
2017135355.tif 000005
【図４】
2017135355.tif 000006
【図５】
2017135355.tif 000007
【図６】
2017135355.tif 000008
【図７】
2017135355.tif 000009
【図８】
2017135355.tif 000010
【図９】
2017135355.tif 000011
【図１０】
2017135355.tif 000012
【図１１】
2017135355.tif 000013
【図１２】
2017135355.tif 000014
【図１３】
2017135355.tif 000015
【図１４】
2017135355.tif 000016
【図１５】
2017135355.tif 000017
【図１６】
2017135355.tif 000018
【図１７】
2017135355.tif 000019
【図１８】
2017135355.tif 000020
【図１９】
2017135355.tif 000021
【図２０】
2017135355.tif 000022
【図２１】
2017135355.tif 000023
【図２２】
2017135355.tif 000024
【図２３】
2017135355.tif 000025
【手続補正書】
【提出日】平成29年6月12日(2017.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワンタイムプログラマブル（ＯＴＰ）メモリセルであって、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第２ゲート端子と、第２ドレイン端子と、前記第１ドレイン端子に結合した第２ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第３ゲート端子と、第３ドレイン端子と、前記第２ドレイン端子に結合した第３ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第４ゲート端子と、前記第３ドレイン端子に結合した第４ソース端子とを有する、ダミートランジスタと、
を含み、
前記第４ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成され、
前記アンチヒューズバラクタは、前記第３ドレイン端子及び前記第３ソース端子を短絡させるために前記第３ソース端子及び前記第３ドレイン端子に結合した第３ソース／ドレイン拡張領域を更に有し、前記ダミートランジスタは、前記第４ソース端子に結合した第４ソース／ドレイン拡張領域を更に有する、
ＯＴＰメモリセル。
【請求項２】
前記基板構造体は、シリコン基板上方のＰウェルであり、全てのソース端子及びドレイン端子は、エピタキシャルシリコンリン（ＳｉＰ）又は炭化ケイ素（ＳｉＣ）プロセスにより形成される、請求項１に記載のＯＴＰメモリセル。
【請求項３】
メモリアレイをプログラムするための方法であって、
ワンタイムプログラマブル（ＯＴＰ）メモリセルが、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第２ゲート端子と、第２ドレイン端子と、前記第１ドレイン端子に結合した第２ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第３ゲート端子と、第３ドレイン端子と、前記第２ドレイン端子に結合した第３ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第４ゲート端子と、前記第３ドレイン端子に結合した第４ソース端子とを有する、ダミートランジスタと、
を含み、
前記第４ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成され、
当該方法は、
前記ＯＴＰメモリセルを複数含むメモリアレイを提供する工程と、
選択された行での前記ＯＴＰメモリセルの第１ゲート端子に０．６Ｖから１．４Ｖの範囲の第１電圧を提供する工程と、
前記メモリアレイの第２ゲート端子の全てに１．２Ｖから２．２Ｖの範囲の第２電圧を提供する工程と、
前記選択された行での前記ＯＴＰメモリセルの第３ゲート端子に３．５Ｖから５Ｖの範囲の第３電圧を提供する工程と、
選択された列での前記ＯＴＰメモリセルの第１ソース端子に接地電圧を提供する工程と、
を含み、
前記第３電圧は、前記第１電圧及び前記第２電圧よりも大きく、前記第１電圧から前記第３電圧は、前記接地電圧よりも大きい、
方法。
【請求項４】
選択されなかった列での前記ＯＴＰメモリセルの前記第１ソース端子に前記第１電圧を提供する工程を更に含む、請求項３に記載の方法。
【請求項５】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項３に記載の方法。
【請求項６】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第１ソース端子に前記第１電圧を提供する工程と、を更に含む、請求項３に記載の方法。
【請求項７】
メモリアレイをプログラムするための方法であって、
ワンタイムプログラマブル（ＯＴＰ）メモリセルが、
基板構造体と、
前記基板構造体に隣接する浅い溝状絶縁領域と、
前記基板構造体上に形成された選択ゲートトランジスタであり、第１ゲート端子、第１ドレイン端子及び第１ソース端子を有する、選択ゲートトランジスタと、
前記基板構造体上に形成されたフォローイングゲートトランジスタであり、第２ゲート端子と、第２ドレイン端子と、前記第１ドレイン端子に結合した第２ソース端子とを有する、フォローイングゲートトランジスタと、
前記基板構造体上に形成されたアンチヒューズバラクタであり、第３ゲート端子と、第３ドレイン端子と、前記第２ドレイン端子に結合した第３ソース端子とを有する、アンチヒューズバラクタと、
前記基板構造体上に部分的に形成されたダミートランジスタであり、第４ゲート端子と、前記第３ドレイン端子に結合した第４ソース端子とを有する、ダミートランジスタと、
を含み、
前記第４ゲート端子の一部は、前記浅い溝状絶縁領域上方に形成され、
前記第１ゲート端子、前記第２ゲート端子、前記第３ゲート端子及び第４ゲート端子は、同じ第１の厚さを有する第１ゲート酸化物層上に形成される、方法。
【請求項８】
メモリアレイをプログラムするための方法であって、当該方法は、
請求項１のＯＴＰメモリセルを複数含むメモリアレイを提供する工程と、
選択された行での前記ＯＴＰメモリセルの第１ゲート端子に０．６Ｖから１．４Ｖの範囲の第１電圧を提供する工程と、
前記メモリアレイの第２ゲート端子の全てに１．２Ｖから２．２Ｖの範囲の第２電圧を提供する工程と、
前記選択された行での前記ＯＴＰメモリセルの第３ゲート端子に３．５Ｖから５Ｖの範囲の第３電圧を提供する工程と、
選択された列での前記ＯＴＰメモリセルの第１ソース端子に接地電圧を提供する工程と、
を含み、
前記第３電圧は、前記第１電圧及び前記第２電圧よりも大きく、前記第１電圧から前記第３電圧は、前記接地電圧よりも大きい、
方法。
【請求項９】
選択されなかった列での前記ＯＴＰメモリセルの前記第１ソース端子に前記第１電圧を提供する工程を更に含む、請求項８に記載の方法。
【請求項１０】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項８に記載の方法。
【請求項１１】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第１ソース端子に前記第１電圧を提供する工程と、を更に含む、請求項８に記載の方法。
【請求項１２】
前記選択ゲートトランジスタは、前記第１ドレイン端子及び前記第１ソース端子にそれぞれ結合した２つの第１ソース／ドレイン拡張領域を更に有し、前記フォローイングゲートトランジスタは、前記第２ドレイン端子及び前記第２ソース端子にそれぞれ結合した２つの第２ソース／ドレイン拡張領域を更に有する、請求項１に記載のＯＴＰメモリセル。
【請求項１３】
メモリアレイをプログラムするための方法であって、当該方法は、
請求項１２のＯＴＰメモリセルを複数含むメモリアレイを提供する工程と、
選択された行での前記ＯＴＰメモリセルの第１ゲート端子に０．６Ｖから１．４Ｖの範囲の第１電圧を提供する工程と、
前記メモリアレイの第２ゲート端子の全てに１．２Ｖから２．２Ｖの範囲の第２電圧を提供する工程と、
前記選択された行での前記ＯＴＰメモリセルの第３ゲート端子に３．５Ｖから５Ｖの範囲の第３電圧を提供する工程と、
選択された列での前記ＯＴＰメモリセルの第１ソース端子に接地電圧を提供する工程と、
を含み、
前記第３電圧は、前記第１電圧及び前記第２電圧よりも大きく、前記第１電圧から前記第３電圧は、前記接地電圧よりも大きい、
方法。
【請求項１４】
選択されなかった列での前記ＯＴＰメモリセルの前記第１ソース端子に前記第１電圧を提供する工程を更に含む、請求項１３に記載の方法。
【請求項１５】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、を更に含む、請求項１３に記載の方法。
【請求項１６】
選択されなかった行での前記ＯＴＰメモリセルの前記第１ゲート端子に前記接地電圧を提供する工程と、
前記選択されなかった行での前記ＯＴＰメモリセルの前記第３ゲート端子に前記接地電圧を提供する工程と、
選択されなかった列の前記第１ソース端子に前記第１電圧を提供する工程と、を更に含む、請求項１３に記載の方法。