(57)【要約】【課題】帯域内周波数特性の調整の自由度が高く、簡易な構成のイコライザ回路及び受信装置を提供する。【解決手段】位相が順に９０度ずつ異なる第１、第２、第３、及び第４の変換信号がそれぞれ入力される第１、第２、第３、及び第４の接続経路に一方の端子がそれぞれ接続する第１、第２、第３、及び第４の相間スイッチと、第１、第２、第３、及び第４の相間スイッチの他方の端子に接続する相間容量と、を有する相間接続部と、第１、第２、第３、及び第４の接続経路にそれぞれ接続し、出力信号を出力する第１、第２、第３、及び第４の出力バッファと、第１、第２、第３、及び第４の相間スイッチの接続または開放を制御する制御信号を出力する制御信号生成回路と、を備え、第１、第２、第３、及び第４の相間スイッチは、制御信号に基づき１／４周期ずつ第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順または降順で繰り返し接続される。【選択図】図４Ａ
2017121035.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を変換することにより生成され、位相が順に９０度ずつ異なる、第１、第２、第３、及び第４の変換信号がそれぞれ入力される、第１、第２、第３、及び第４の接続経路に、一方の端子がそれぞれ接続する、第１、第２、第３、及び第４の相間スイッチと、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの他方の端子に接続する相間容量と、を有する１つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に９０度ずつ異なり、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの接続または開放を制御する、４相の制御信号を生成し、前記４相の制御信号を前記第１、前記第２、前記第３、及び前記第４の相間スイッチに出力する制御信号生成回路と、
前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、４相の出力信号を出力する第１、第２、第３、及び第４の出力バッファと、
を備え、
前記第１、前記第２、前記第３、及び前記第４の相間スイッチは、前記４相の制御信号に基づき、１／４周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順、または、降順である、
イコライザ回路。
【請求項２】
前記入力信号からの前記第１、前記第２、前記第３、及び前記第４の変換信号を生成する１つ以上の変換部をさらに備え、
前記１つ以上の変換部は、
前記入力信号を電流信号に変換する電圧電流変換回路と、
一方が前記電圧電流変換回路の出力側に接続し、他方が前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続する第１、第２、第３、及び第４のサンプルスイッチと、
一方が前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、他方が接地する第１、第２、第３、及び第４のサンプル容量と、
を有し、
前記第１、前記第２、前記第３、及び前記第４のサンプルスイッチは、前記４相の制御信号に基づき、１／４周期ずつ、前記第１、前記第２、前記第３、及び前記第４のサンプルスイッチの順で繰り返し接続される、
請求項１に記載のイコライザ回路。
【請求項３】
前記１つ以上の相間接続部は、前記第１、前記第２、前記第３、及び前記第４の接続経路に並列に接続し、
前記１つ以上の相間接続部のそれぞれにおける前記所定の順番は、互いに同じであり、
前記１つ以上の相間接続部のそれぞれが有する第１の相間スイッチは、互いに異なるタイミングで接続される、
請求項１または２に記載のイコライザ回路。
【請求項４】
前記１つ以上の変換部は、互いに並列に設けられ、
前記１つ以上の相間接続部が、前記１つ以上の変換部のそれぞれに接続し、
前記１つ以上の変換部に接続されたそれぞれの前記１つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第１、前記第２、前記第３、及び前記第４の接続経路のうち、前記１つ以上の変換部のそれぞれから出力された信号の位相が逆相の関係となる１つ以上の接続経路に接続し、前記１つ以上の変換部のそれぞれから出力された信号の差を出力する、
請求項２に記載のイコライザ回路。
【請求項５】
前記１つ以上の変換部は、互いに並列に設けられ、
前記１つ以上の相間接続部が、前記１つ以上の変換部のそれぞれに接続し、
前記１つ以上の変換部に接続されたそれぞれの前記１つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第１、前記第２、前記第３、及び前記第４の接続経路のうち、前記１つ以上の変換部のそれぞれから出力される信号の位相が同相の関係となる１つ以上の接続経路に接続し、前記１つ以上の変換部のそれぞれから出力された信号の和を出力する、
請求項２に記載のイコライザ回路。
【請求項６】
請求項４または５に記載のイコライザ回路と、請求項３に記載のイコライザ回路とが並列に設けられる、イコライザ回路。
【請求項７】
イコライザ回路と、
前記イコライザ回路から出力される信号をデジタル信号に変換するアナログ−デジタル変換部と、
前記デジタル信号の受信処理を行い、受信データを出力するデジタル受信処理部と、
を有する受信装置であって、
前記イコライザ回路は、
入力信号を変換することにより生成され、位相が順に９０度ずつ異なる、第１、第２、第３、及び第４の変換信号がそれぞれ入力される、第１、第２、第３、及び第４の接続経路に、一方の端子がそれぞれ接続する、第１、第２、第３、及び第４の相間スイッチと、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの他方の端子に接続する相間容量と、を有する１つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に９０度ずつ異なり、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの接続または開放を制御する、４相の制御信号を生成し、前記４相の制御信号を前記第１、前記第２、前記第３、及び前記第４の相間スイッチに出力する制御信号生成回路と、
前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、４相の出力信号を出力する第１、第２、第３、及び第４の出力バッファと、
を備え、
前記第１、前記第２、前記第３、及び前記第４の相間スイッチは、前記４相の制御信号に基づき、１／４周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順、または、降順である、
受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、イコライザ回路及びそれを用いた受信装置等の無線機に関し、例えば、周期時変連続時間（Periodically Time Varying）処理による、等化処理、フィルタ処理又は周波数変換を含む信号処理に関する。
【背景技術】
【０００２】
微細ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスでの設計に適し、高い可変性を有する回路として離散時間アナログ型の回路構成が知られている。
【０００３】
例えば、特許文献１には、入力されるアナログ信号に対して、周波数変換と複素フィルタリングを行う離散時間アナログ回路が開示されている。
【０００４】
特許文献１に開示される離散時間アナログ回路は、入力されたアナログ信号に対して、離散時間アナログ信号処理による、周波数変換と複素フィルタリングを行う。具体的には、特許文献１の離散時間アナログ回路は、入力電圧を電圧電流変換回路で電流に変換し、変換した電流をサンプルすることによって入力電荷を生成する。そして、特許文献１の離散時間アナログ回路は、入力電荷を当該回路に含まれる複数のキャパシタ間で電荷移動させることにより、分母が複素係数を有する１次式となるＩＩＲ（Infinite Impulse Response）フィルタ特性を実現する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００５／０２３３７２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１Ａは、広帯域無線システムのＲＦ（Radio Frequency）増幅器の周波数特性の一例を示す図である。図１Ａに示すように、広帯域無線システムのＲＦ増幅器の周波数特性は、各チャンネル（図１ＡにおけるＣＨ１〜ＣＨ４等）においてフラットではなく、帯域内に偏り（帯域内偏差）が存在する。そのため、広帯域無線システムでは、使用する各チャンネルの周波数特性をフラットにすることは困難であり、ベースバンドにて周波数特性の補正（つまり、等化（イコライザ））が求められる。
【０００７】
図１Ｂは、広帯域無線システムにおける伝搬路の周波数特性の一例を示す図である。無線通信においては、図１Ｂに示すように伝搬路の周波数特性がフラットでは無く、帯域内偏差があるため、ベースバンドにて周波数特性の補正が求められる。
【０００８】
また、ＲＦとしてミリ波を用いる広帯域無線システムでは、数ＧＨｚを超える広帯域な通過特性を実現しようとした場合、クロックの負荷、寄生容量という観点で、スイッチの影響が大きくなる。そのため、離散時間アナログ回路は、寄生容量やクロックの負荷を減らすために簡易な構成を必要とする。
【０００９】
しかしながら、特許文献１のような従来の離散時間アナログ回路は、中心周波数をシフトするという単純なフィルタ特性しか実現できない。そのため、広帯域無線システムのように、伝搬路やＲＦ回路の周波数特性に帯域内偏差がある場合に、従来の離散時間アナログ回路は帯域内偏差を補正するイコライザとして機能することが困難であった。また、従来の離散時間アナログ回路は、サンプル、ホールドを行うために、多数の容量と多数のスイッチを有するため、構成が複雑であった。
【００１０】
本開示は、かかる点に鑑みてなされたものであり、帯域内周波数特性の調整の自由度が高く、簡易な構成のイコライザ回路及びそれを用いた受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本開示のイコライザ回路は、入力信号を変換することにより生成され、位相が順に９０度ずつ異なる、第１、第２、第３、及び第４の変換信号がそれぞれ入力される、第１、第２、第３、及び第４の接続経路に、一方の端子がそれぞれ接続する、第１、第２、第３、及び第４の相間スイッチと、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの他方の端子に接続する相間容量と、を有する１つ以上の相間接続部と、所定の周波数の参照信号を変換することにより、位相が順に９０度ずつ異なり、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの接続または開放を制御する、４相の制御信号を生成し、前記４相の制御信号を前記第１、前記第２、前記第３、及び前記第４の相間スイッチに出力する制御信号生成回路と、前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、４相の出力信号を出力する第１、第２、第３、及び第４の出力バッファと、を備え、前記第１、前記第２、前記第３、及び前記第４の相間スイッチは、前記４相の制御信号に基づき、１／４周期ずつ、所定の順番で繰り返し接続され、前記所定の順番は、第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順、または、降順である。
【００１２】
本開示の受信装置は、イコライザ回路と、前記イコライザ回路から出力される信号をデジタル信号に変換するアナログ−デジタル変換部と、前記デジタル信号の受信処理を行い、受信データを出力するデジタル受信処理部と、を有する受信装置であって、前記イコライザ回路は、入力信号を変換することにより生成され、位相が順に９０度ずつ異なる、第１、第２、第３、及び第４の変換信号がそれぞれ入力される、第１、第２、第３、及び第４の接続経路に、一方の端子がそれぞれ接続する、第１、第２、第３、及び第４の相間スイッチと、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの他方の端子に接続する相間容量と、を有する１つ以上の相間接続部と、所定の周波数の参照信号を変換することにより、位相が順に９０度ずつ異なり、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの接続または開放を制御する、４相の制御信号を生成し、前記４相の制御信号を前記第１、前記第２、前記第３、及び前記第４の相間スイッチに出力する制御信号生成回路と、前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、４相の出力信号を出力する第１、第２、第３、及び第４の出力バッファと、を備え、前記第１、前記第２、前記第３、及び前記第４の相間スイッチは、前記４相の制御信号に基づき、１／４周期ずつ、所定の順番で繰り返し接続され、前記所定の順番は、第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順、または、降順である。
【発明の効果】
【００１３】
本開示によれば、帯域内周波数特性の調整の自由度が高く、簡易な構成のイコライザ回路及びそれを用いた受信装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】広帯域システムのＲＦ増幅器の周波数特性の一例を示す図
【図１Ｂ】広帯域システムにおける伝搬路の周波数特性の一例を示す図
【図２】本開示の実施の形態１〜５に係る受信装置の構成を示す図
【図３】連続時間系、離散時間系、および周期時変連続時間系の違いを示す図
【図４Ａ】実施の形態１に係るイコライザ回路の構成の一例を示す図
【図４Ｂ】実施の形態１に係るＩＱミクサの構成の一例を示す図
【図４Ｃ】実施の形態１に係る相間接続部の構成の一例を示す図
【図５】制御信号の一例を示すタイミングチャート
【図６Ａ】実施の形態１に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図６Ｂ】実施の形態１に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図７】実施の形態２に係るイコライザ回路の構成の一例を示す図
【図８】実施の形態２に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図９】実施の形態３に係るイコライザ回路の構成の一例を示す図
【図１０】実施の形態４に係るイコライザ回路の構成の一例を示す図
【図１１】実施の形態４に係るイコライザ回路の構成の一例を示す図
【図１２】実施の形態４に係るイコライザ回路の構成の一例を示す図
【図１３】実施の形態４に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図１４】実施の形態５に係るイコライザ回路の構成の一例を示す図
【図１５】実施の形態５に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図１６】実施の形態６に係るイコライザ回路の一例を示す図
【図１７Ａ】実施の形態７に係るイコライザ回路の構成の一例を示す図
【図１７Ｂ】実施の形態７に係る制御信号の一例を示すタイミングチャート
【図１８】実施の形態７に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図１９Ａ】実施の形態８に係るイコライザ回路の構成の一例を示す図
【図１９Ｂ】実施の形態８におけるＴＡの構成の一例を示す図
【図２０】実施の形態８に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図
【図２１】実施の形態９に係るイコライザ回路の構成の一例を示す図
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。
【００１６】
（実施の形態１）
［受信装置の構成］
図２は、本開示の実施の形態１に係る受信装置１０の構成を示す図である。
【００１７】
図２に示す受信装置１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、参照周波数発振部１３と、イコライザ回路１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６と、を有する。
【００１８】
アンテナ１１は、図示していない送信局からＲＦ周波数のアナログ受信信号を受信し、ＲＦ周波数のアナログ受信信号を低雑音増幅器１２へ出力する。
【００１９】
低雑音増幅器１２は、ＲＦ周波数のアナログ受信信号を増幅し、増幅後のＲＦ周波数のアナログ受信信号をイコライザ回路１４へ出力する。
【００２０】
参照周波数発振部１３は、周期時変連続時間処理に用いられる参照周波数信号ｆＲＥＦを生成し、参照周波数信号ｆＲＥＦをイコライザ回路１４に出力する。
【００２１】
イコライザ回路１４は、参照周波数信号ｆＲＥＦに基づいて、ＲＦ周波数のアナログ受信信号に対して周期時変連続時間処理による、周波数変換とイコライジング（フィルタリング）を行う。イコライザ回路１４は、イコライジング（フィルタリング）後のベースバンドアナログ受信信号をＡ／Ｄ変換処理部１５に出力する。なお、イコライザ回路１４の構成および動作については後述する。
【００２２】
Ａ／Ｄ変換処理部１５は、ベースバンドアナログ受信信号をベースバンドデジタル受信信号に変換し、ベースバンドデジタル信号をデジタル受信処理部１６に出力する。
【００２３】
デジタル受信処理部１６は、ベースバンドデジタル信号に対して、所定のデジタル受信処理（例えば、復調処理、復号処理等）によって受信データを生成し、生成した受信データを出力する。
【００２４】
なお、図２に示す受信装置１０は、イコライザ回路１４がＲＦ周波数のアナログ受信信号からベースバンドのアナログ受信信号を直接出力する構成、すなわち、ダイレクトコンバージョンの構成として説明した。しかし、本実施の形態に係る受信装置１０は、ミクサを低雑音増幅器１２の後段等に１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）を用いる構成でもよい。
【００２５】
本実施の形態に係るイコライザ回路１４は、周期時変連続時間処理を行う周期時変連続時間系の回路である。次に、周期時変連続時間系の回路について、連続時間系の回路、離散時間系の回路と対比して説明する。
【００２６】
図３は、連続時間系、離散時間系、周期時変連続時間（Periodically Time Varying）系の違いを示す図である。図３は、連続時間系、離散時間系、および周期時変連続時間系の回路における信号処理を概念的に示している。図３に示す連続時間系、離散時間系、および周期時変連続時間系の回路は、それぞれ、入力される連続時間（ＣＴ：Continuous Time）信号に対して信号処理を行い、連続時間信号を出力する。
【００２７】
図３に示す連続時間系の回路（連続時間回路）は、入力された連続時間信号に対して、連続時間で信号処理を行い、連続時間信号を出力する。パッシブ型の連続時間回路は、インダクタのような、サイズが大きく、柔軟性に乏しい素子を用いる。そのため、パッシブ型の連続時間回路は、微細ＣＭＯＳでの実装に適さないだけでなく、実装可変性も低い。また、アクティブ型の連続時間回路は、低い電源電圧での設計が難しいため、微細ＣＭＯＳプロセスでの実装に適さないだけでなく、消費電力も大きい。
【００２８】
図３に示す離散時間系の回路（離散時間回路）は、入力された連続時間信号（ＣＴ）をＣＴ／ＤＴ変換によってサンプルし、離散時間（ＤＴ：Discrete Time）信号に変換する。そして、離散時間回路は、離散時間で信号処理を行い、信号処理後の離散時間信号をＤＴ／ＣＴ変換によってホールドし、連続時間信号に変換する。そして、離散時間回路は、変換された連続時間信号を出力する。離散時間回路は、スイッチと、キャパシタと、クロックのみで構成できる。そして、離散時間回路の特性は、キャパシタの容量比とクロック周波数で決まるので、離散時間回路は、微細ＣＭＯＳプロセスでの実装に適し、実装可変性も高い。ただし、離散時間回路は、連続時間信号と離散時間信号との間の変換（ＣＴ／ＤＴ変換）の際に、サンプルとホールドを必要とするため、完全離散時間系の処理を実現するためにスイッチの数が多くなる。
【００２９】
図３に示す周期時変連続時間系の回路（周期時変連続時間回路）は、連続時間回路の一部に離散時間回路を使用するハイブリッド回路である。周期時変連続時間回路は、連続時間信号と離散時間信号との間の変換は不要となり、少ないスイッチの数で、離散時間系の利点を活かした設計が可能である。また、周期時変連続時間回路は、微細ＣＭＯＳプロセスでの実装に適し、実装可変性が高い回路をシンプルに実現することができる。
【００３０】
［イコライザ回路１００の構成］
次に、本実施の形態に係るイコライザ回路１００の構成について、図４Ａ〜図４Ｃを参照して説明する。
【００３１】
図４Ａは、実施の形態１に係るイコライザ回路１００の構成の一例を示す図である。図４Ａに示すイコライザ回路１００は、図２に示した受信装置１０が有するイコライザ回路１４に相当し、周波数変換とフィルタリングの処理を行う。
【００３２】
図４Ａに示すイコライザ回路１００は、ＩＱミクサ（変換部）１０１、相間接続部１０２、クロック生成回路（制御信号生成回路）１０３、出力バッファ１０４（１０４−１〜１０４−４）と、を有する。
【００３３】
図４Ｂは、実施の形態１に係るＩＱミクサ１０１の構成の一例を示す図である。ＩＱミクサ１０１は、ＴＡ（Transconductance Amplifier：トランスコンダクタンスアンプ：電圧電流変換回路）１０１１と、スイッチ１０１２（１０１２−１〜１０１２−４）と、サンプルキャパシタ１０１３（１０１３−１〜１０１３−４）と、を有する。
【００３４】
ＴＡ１０１１は、入力されるアナログ信号である入力電圧信号ＶＩＮを電流（ｇｍ×ＶＩＮ）に変換する。なお、ｇｍは、ＴＡ１０１１のトランスコンダクタンス（相互コンダクタンス）の値である。
【００３５】
スイッチ１０１２−１〜１０１２−４は、一方の端子がＴＡ１０１１の出力端子に接続され、他方の端子がそれぞれ出力バッファ１０４−１〜１０４−４の入力端子に接続される。スイッチ１０１２−１〜１０１２−４は、それぞれ、端子ａ〜ｄから入力される制御信号に基づいて、オン／オフ制御される。図４Ｂの場合、スイッチ１０１２−１は、端子ａから入力される制御信号Ｓ１がハイの期間中、オンとなる。同様に、スイッチ１０１２−２は、端子ｂから入力される制御信号Ｓ２がハイの期間中、オンとなる。スイッチ１０１２−３は、端子ｃから入力される制御信号Ｓ３がハイの期間中、オンとなる。スイッチ１０１２−４は、端子ｄから入力される制御信号Ｓ４がハイの期間中、オンとなる。
【００３６】
サンプルキャパシタ１０１３−１〜１０１３−４は、一方の端子が接地され、他方の端子がそれぞれ端子Ｔ１〜Ｔ４に接続される。そして、サンプルキャパシタ１０１３−１〜１０１３−４は、それぞれ、スイッチ１０１２−１〜１０１２−４がオンの間、入力電荷を蓄積する。なお、詳細なイコライザ回路１００の動作については、後述する。
【００３７】
ＩＱミクサ１０１は、図４Ｂに示す構成により、入力信号を、位相が順に９０度ずつ異なる正相成分（In-phase、以下、「Ｉ相」と記載）、直交成分（Quadrature、以下、「Ｑ相」と記載）、正相成分に対する逆相成分（以下、「ＩＢ相」と記載）、直交成分に対する逆相成分（以下、「ＱＢ相」と記載）の４相の信号（第１〜第４の変換信号）に変換し、４相の信号をそれぞれ異なる経路へ出力する。以下、ＩＱミクサ１０１からＩ相の信号（第１の変換信号）が出力される経路、Ｑ相の信号（第２の変換信号）が出力される経路、ＩＢ相の信号（第３の変換信号）が出力される経路、ＱＢ相の信号（第４の変換信号）が出力される経路をそれぞれ、Ｉ相経路（第１の接続経路）、Ｑ相経路（第２の接続経路）、ＩＢ相経路（第３の接続経路）、ＱＢ相経路（第４の接続経路）と呼ぶ。
【００３８】
図４Ｃは、実施の形態１に係る相間接続部１０２の構成の一例を示す図である。相間接続部１０２は、スイッチ（相間スイッチ）１０２１（１０２１−１〜１０２１−４）と、相間キャパシタ（相間容量）１０２２と、を有する。
【００３９】
スイッチ１０２１−１〜１０２１−４は、一方の端子がそれぞれ、Ｉ相経路上の端子Ｔ１、Ｑ相経路上の端子Ｔ２、ＩＢ相経路上の端子Ｔ３、ＱＢ経路上の端子Ｔ４に接続され、他方の端子が相間キャパシタ１０２２に接続される。スイッチ１０２１−１〜１０２１−４は、それぞれ、端子ｅ〜ｈから入力される制御信号に基づいて、オン／オフ制御される。図４Ｃの場合、スイッチ１０２１−１は、端子ｅから入力される制御信号Ｓ３がハイの期間中、オンとなる。同様に、スイッチ１０２１−２は、端子ｆから入力される制御信号Ｓ４がハイの期間中、オンとなる。スイッチ１０２１−３は、端子ｇから入力される制御信号Ｓ１がハイの期間中、オンとなる。スイッチ１０２１−４は、端子ｈから入力される制御信号Ｓ２がハイの期間中、オンとなる。
【００４０】
相間キャパシタ１０２２は、一方の端子がスイッチ１０２１−１〜１０２１−４の端子に接続され、他方の端子が接地される。
【００４１】
相間キャパシタ１０２２は、スイッチ１０２１−１がオンの間、Ｉ相経路に接続する。そして、相間キャパシタ１０２２は、サンプルキャパシタ１０１３−１と電荷共有を行う。同様に、相間キャパシタ１０２２は、スイッチ１０２１−２がオンの間、Ｑ相経路に接続する。そして、相間キャパシタ１０２２は、サンプルキャパシタ１０１３−２と電荷共有を行う。相間キャパシタ１０２２は、スイッチ１０２１−３がオンの間、ＩＢ相経路に接続する。そして、相間キャパシタ１０２２は、サンプルキャパシタ１０１３−３と電荷共有を行う。相間キャパシタ１０２２は、スイッチ１０２１−４がオンの間、ＱＢ相経路に接続する。そして、相間キャパシタ１０２２は、サンプルキャパシタ１０１３−４と電荷共有を行う。
【００４２】
この構成により、相間キャパシタ１０２２は、異なる経路間での電荷保持、電荷共有を行う。なお、詳細なイコライザ回路１００の動作については、後述する。
【００４３】
クロック生成回路（制御信号生成回路）１０３は、参照周波数発振部１３（図２参照）から出力された参照周波数信号（ｆＲＥＦ）に基づいて、制御信号を生成し、制御信号をＩＱミクサ１０１および相間接続部１０２に供給する。
【００４４】
出力バッファ１０４−１〜１０４−４は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相の４相それぞれにおいて、入力電荷の蓄積による連続的な電圧変化と、サンプルキャパシタ１０１３と相間キャパシタ１０２２との間における電荷共有による瞬時的な電圧変化とが入力され、それらの電圧変化をそのまま、または定数倍して各相の出力電圧信号ＶＯＵＴ（ＶＯＵＴ＿Ｉ、ＶＯＵＴ＿Ｑ、ＶＯＵＴ＿ＩＢ、ＶＯＵＴ＿ＱＢ）を出力する。
【００４５】
［クロック生成回路１０３によって生成される制御信号］
クロック生成回路１０３において生成される制御信号について説明する。図５は、制御信号のタイミングチャートである。制御信号Ｓ１〜Ｓ４は、パルス幅Ｔｓ、制御信号の周期ＴＣＫにより構成される。なお、図５は、矩形クロックを示しているが、イコライザ回路１００は、波形がなまったクロックでも動作する。
【００４６】
図５に示すように、クロック生成回路１０３は、ＤＵＴＹ比（＝パルス幅Ｔｓ／制御信号の周期ＴＣＫ）が０．２５であり、９０度ずつ位相がずれた、４相の制御信号Ｓ１〜Ｓ４を、イコライザ回路１００へ供給する。
【００４７】
ダイレクトコンバージョンの場合、制御信号のクロック周波数ｆＣＫ（ｆＣＫ＝１／ＴＣＫ）は、イコライザ回路に入力される信号の周波数によって定められる。例えば、入力信号の周波数が６０ＧＨｚの場合、クロック周波数ｆＣＫは、６０ＧＨｚである。
【００４８】
［イコライザ回路１００の動作］
次に、イコライザ回路１００における動作について説明する。
【００４９】
イコライザ回路１００は、周期ＴＣＫ毎に電荷共有と電荷蓄積を行う。イコライザ回路１００は、次の３種類の電荷を電荷共有する。
（１−ａ）ＴＡ１０１１が入力電圧信号ＶＩＮを電流に変換した電荷（以下、入力電荷と記載）
（１−ｂ）相間キャパシタ１０２２が保持している電荷
（１−ｃ）サンプルキャシタ１０１３が保持している電荷
【００５０】
イコライザ回路１００は、図５に示した制御信号Ｓ１〜Ｓ４に基づく、スイッチ１０１２−１〜１０１２−４とスイッチ１０２１−１〜１０２１−４の制御（オン／オフ）によって、次の４つの動作を１周期（１ＴＣＫ）内に行い、周期ＴＣＫ毎にこれらの動作を繰り返す。
【００５１】
第１の動作：制御信号Ｓ１がハイである期間中は、サンプルキャパシタ１０１３−１がＴＡ１０１１に接続され、入力電荷がサンプルキャパシタ１０１３−１に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ１０１３−１には１周期前の電荷が保持されている。サンプルキャパシタ１０１３−１への入力電荷の蓄積と同時に、相間キャパシタ１０２２がサンプルキャパシタ１０１３−３に接続され、電荷共有を行う。
【００５２】
第２の動作：制御信号Ｓ２がハイである期間中は、サンプルキャパシタ１０１３−２がＴＡ１０１１に接続され、入力電荷がサンプルキャパシタ１０１３−２に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ１０１３−２には１周期前の電荷が保持されている。サンプルキャパシタ１０１３−２への入力電荷の蓄積と同時に、相間キャパシタ１０２２がサンプルキャパシタ１０１３−４に接続され、電荷共有を行う。
【００５３】
第３の動作：制御信号Ｓ３がハイである期間中は、サンプルキャパシタ１０１３−３がＴＡ１０１１に接続され、入力電荷がサンプルキャパシタ１０１３−３に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ１０１３−３には１周期前の電荷が保持されている。サンプルキャパシタ１０１３−３への入力電荷の蓄積と同時に、相間キャパシタ１０２２がサンプルキャパシタ１０１３−１に接続され、電荷共有を行う。
【００５４】
第４の動作：制御信号Ｓ４がハイである期間中は、サンプルキャパシタ１０１３−４がＴＡ１０１１に接続され、入力電荷がサンプルキャパシタ１０１３−４に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ１０１３−４には１周期前の電荷が保持されている。サンプルキャパシタ１０１３−４への入力電荷の蓄積と同時に、相間キャパシタ１０２２がサンプルキャパシタ１０１３−２に接続され、電荷共有を行う。
【００５５】
イコライザ回路１００は、第１の動作、第２の動作、第３の動作、第４の動作を周期ＴＣＫ毎に順に繰り返す。第１の動作から第４の動作を順に繰り返すことにより、入力電荷の蓄積は、サンプルキャパシタ１０１３−１、１０１３−２、１０１３−３、１０１３−４の順に繰り返し行われる。また、相間キャパシタ１０２２は、ＩＢ相経路、ＱＢ相経路、Ｉ相経路、Ｑ相経路の順に繰り返し接続する。そして、相間キャパシタ１０２２は、サンプルキャパシタ１０１３−３、１０１３−４、１０１３−１、１０１３−２と、順に電荷共有を行う。
【００５６】
つまり、この場合、第１のスイッチ（第１の相間スイッチ）１０２１−１、第２のスイッチ（第２の相間スイッチ）１０２１−２、第３のスイッチ（第３の相間スイッチ）１０２１−３、第４のスイッチ（第４の相間スイッチ）１０２１−４の各スイッチの接続順は、第Ｎ（Ｎは１から４のいずれかの整数）のスイッチから昇順である。そして、第４のスイッチ１０２１−４の次に第１のスイッチ１０２１−１が４相の接続経路に接続する。スイッチ１０２１が繰り返し４相の接続経路に接続することによって、相間キャパシタ１０２２は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順に４相の接続経路に繰り返し接続する。相間キャパシタ１０２２が、サンプルキャパシタ１０１３−３、１０１３−４、１０１３−１、１０１３−２と、順に電荷共有を行うことにより、ＴＣＫ間隔で入力電荷が蓄積されるサンプルキャパシタ１０１３に保持された電荷と、ＴＣＫ/４間隔で電荷共有を繰り返す相間キャパシタ１０２２に保持された電荷とが電荷共有を行う。
【００５７】
また、この場合、サンプルキャパシタ１０１３への入力電荷の蓄積のタイミングと、サンプルキャパシタ１０１３と相間キャパシタ１０２２との電荷共有のタイミングは、各サンプルキャパシタ１０１３において異なるが、入力電荷の蓄積の順番と電荷共有の順番は、同じである。
【００５８】
次に、第１の動作から第４の動作について、周波数特性のコアとなる離散系に関して、数学的に説明する。
【００５９】
相間キャパシタ１０２２の容量値をＣＩＭ、サンプルキャパシタ１０１３の容量値をＣＳ、ｎ番目（ｎ：整数）の入力電荷をｑｉｎ（ｎ）、ｎ番目およびｎ−１番目の出力電圧をそれぞれｖＯＵＴ（ｎ）およびｖＯＵＴ（ｎ−１）とすると、イコライザ回路１００におけるｎ番目（ｎ：整数）の電荷共有の概略は、式（１）の差分方程式により記述できる。
【数１】
2017121035.tif 000003
式（１）において、左辺第１項は入力電荷に相当し、左辺第２項は相間キャパシタ１０２２に保持された電荷、つまり、１／４周期前の電荷共有により保持された電荷に相当する。虚数単位ｊは、相間キャパシタ１０２２が１／４周期ずれた電荷共有を行うことに起因する。左辺第３項はサンプル容量１０１１に保持された１周期前の電荷である。ｚ変換することにより、ｎ番目の入力電荷をＱＩＮ（ｎ）＝（ＣＳ＋ＣＩＭ）ＡＶＩＮ（ｎ）とすると（Ａは入力の電荷蓄積によって決まる係数）、イコライザ回路１００の離散系のコアとなる伝達関数ＨＤは、概略、式（２）によって表わされる。
【数２】
2017121035.tif 000004
ここで、ωｉｎは入力電圧信号の角周波数である。伝達関数ＨＤに虚数単位ｊを実現することによって、中心に対して左右非対称な周波数特性を実現できる。
【００６０】
イコライザ回路１００の周波数特性について説明する。図６Ａは、実施の形態１に係るイコライザ回路１００の周波数特性の回路シミュレーションの結果を示す図である。図６Ａの横軸は、出力周波数を示し、縦軸は、Ｇａｉｎを示す。なお、出力周波数は、入力周波数−ｆＣＫで示される。図６Ａは、ＣＳが５０ｆＦ、ｆＣＫが６０ＧＨｚ、ｇｍが１０ｍＳであり、ＣＩＭがパラメータとして１０ｆＦから４０ｆＦの範囲で変化した場合における、イコライザ回路１００の周波数特性を示している。なお、イコライザ回路１００は、ＣＩＭを固定し、ＣＳをパラメータとしてもよい。
【００６１】
図６Ａに示したとおり、イコライザ回路１００は、制御信号Ｓ３、Ｓ４、Ｓ１、Ｓ２がそれぞれ相間接続部１０２の端子ｅ〜ｈに入力された場合、中心に対してＧａｉｎのピークをマイナス側にシフトした周波数特性を実現できる。
【００６２】
なお、本実施の形態に係るイコライザ回路１００は、図４Ａ、図４Ｃの括弧内の制御信号に示すように、相間接続部１０２の端子ｅ〜ｈそれぞれに、制御信号Ｓ３、Ｓ２、Ｓ１、Ｓ４が入力された場合に、異なる周波数特性を有する。
【００６３】
制御信号Ｓ３、Ｓ２、Ｓ１、Ｓ４がそれぞれ相間接続部１０２の端子ｅ〜ｈに入力された場合、第１のスイッチ（第１の相間スイッチ）１０２１−１、第２のスイッチ（第２の相間スイッチ）１０２１−２、第３のスイッチ（第３の相間スイッチ）１０２１−３、第４のスイッチ（第４の相間スイッチ）１０２１−４の各スイッチは、第Ｍ（Ｍは１から４のいずれかの整数）のスイッチから降順で接続する。そして、第１のスイッチ１０２１−１の次に第４のスイッチ１０２１−４が４相の接続経路に接続する。スイッチ１０２１が繰り返し４相の接続経路に接続することによって、相間キャパシタ１０２２はＩＢ相経路、Ｑ相経路、Ｉ相経路、ＱＢ相経路の順に繰り返し接続する。つまり、相間キャパシタ１０２２は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順に対して、逆順に４相の接続経路に接続する。
【００６４】
そして、この場合、相間キャパシタ１０２２とサンプルキャパシタ１０１３との間における電荷共有の順番が、サンプルキャパシタ１０１３における入力電荷の蓄積の順番と逆になる。具体的には、入力電荷の蓄積は、サンプルキャパシタ１０１３−１、１０１３−２、１０１３−３、１０１３−４の順に繰り返し行われる一方で、電荷共有は、相間キャパシタ１０２２が、サンプルキャパシタ１０１３−３、１０１３−２、１０１３−１、１０１３−４の順に繰り返し接続することにより行われる。
【００６５】
相間キャパシタ１０２２がＩ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順に対して、逆順に４相の接続経路に接続するため、３／４周期（つまり、−１／４周期）ずれた電荷共有を行う。その結果、イコライザ回路１００の伝達関数ＨＤにおいて、虚数単位ｊにかかる符号が反転する。伝達関数ＨＤの虚数単位ｊにかかる符号が反転することにより、イコライザ回路１００は、中心に対してＧａｉｎピークをプラス側にシフトした周波数特性を実現できる。相間キャパシタ１０２２が位相回転の順に対して正順に４相の接続経路に接続する場合、虚数単位はマイナスとなり、相間キャパシタ１０２２が位相回転の順に対して逆順に４相の接続経路に接続する場合、虚数単位はプラスとなる。
【００６６】
図６Ｂは、制御信号Ｓ３、Ｓ２、Ｓ１、Ｓ４がそれぞれ相間接続部１０２の端子ｅ〜ｈに入力された場合の周波数特性を示している。図６Ｂにおける縦軸、横軸、および各素子のパラメータは、図６Ａと同様である。相間キャパシタ１０２２がＩ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順に対して逆順に４相の接続経路に接続する場合、図６Ｂに示すように、イコライザ回路１００は、中心に対してＧａｉｎピークをプラス側にシフトした周波数特性を実現できる。
【００６７】
［効果］
以上のように、本実施の形態によれば、相間キャパシタ１０２２が４相の接続経路に順に接続して１／４周期（または、−１／４周期）ずれた電荷共有を行うことにより、伝達関数ＨＤに虚数単位ｊを実現できる。伝達関数ＨＤに虚数単位ｊを実現することにより、本実施の形態のイコライザ回路１００は、図６Ａ、図６Ｂに示すように、中心に対して左右非対称な周波数特性を有する。そのため、本実施の形態のイコライザ回路は、帯域内偏差を調整可能なフィルタを実現することができる。つまり、本実施の形態のイコライザ回路は、例えば、図１Ａに示したようなＲＦ回路の周波数特性によって起こる帯域内偏差を小さくする等化処理を行うことができる。
【００６８】
また、本実施の形態では、連続時間信号から離散時間信号への変換を行わないため、従来の離散時間アナログ回路よりもスイッチの数を減らすことができる。そのため、本実施の形態では、数ＧＨｚを超えるような広帯域な通過特性を実現した場合でも、クロックの負荷、寄生容量の影響を抑制できる。つまり、本実施の形態のイコライザ回路１００は、広帯域動作に適する回路である。
【００６９】
なお、イコライザ回路１００は、サンプルキャパシタ１０１３、および、相間キャパシタ１０２２を可変容量とすることで、特性の変更が容易となる。これにより、例えば、周囲温度又は電源電圧の変化などの通信環境の変化、あるいは回路素子のバラツキの影響に対して、適応的に特性の変更が可能となる。
【００７０】
可変容量の構成としては、スイッチによって接続される容量数を制御する方法、電圧によってバラクタ容量に印加する電圧値を制御して、容量値を変化させる方法、といったものが挙げられる。これは、以降の実施の形態でも同様である。
【００７１】
また、スイッチ１０１２、１０２１は、トランジスタによって構成されてもよい。微細ＣＭＯＳプロセスによってトランジスタを製造する場合、一般的なトランジスタの構成としては、ＮＭＯＳトランジスタを用いた構成、ＰＭＯＳトランジスタを用いた構成、ＮＭＯＳとＰＭＯＳを用いた相補型スイッチの構成が知られている。
【００７２】
また、上記の説明では、図４Ａ〜図４Ｃにおいて、サンプルキャパシタ１０１３への電荷蓄積と、サンプルキャパシタ１０１３と相間キャパシタ１０２２との間の電荷共有が異なるタイミングで行われる場合を示したが、本開示はこれに限定されない。電荷蓄積と電荷共有が同じタイミングで行われてもよい。電荷蓄積と電荷共有が同じタイミングで行われる場合、端子ｅ〜ｈには、それぞれ、制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が入力される。つまり、低周波数側にシフトさせる場合では、端子ｅ〜ｈには、それぞれ、Ｓ１、Ｓ２、Ｓ３、Ｓ４、でもよいし、Ｓ2、Ｓ3、Ｓ4、Ｓ1、でもよいし、Ｓ3、Ｓ4、Ｓ1、Ｓ2、でもよいし、Ｓ4、Ｓ1、Ｓ2、Ｓ3、でもよい。
【００７３】
また、実現したい周波数特性によっては、相間キャパシタＣＩＭにバッファをつけて相間キャパシタの電圧を出力としてもよい。
【００７４】
（実施の形態２）
次に、本開示の実施の形態２について説明する。本実施の形態は、実施の形態１のイコライザ回路１００の構成が複数接続された回路構成である。
【００７５】
［イコライザ回路２００の構成と動作］
図７は、実施の形態２に係るイコライザ回路２００の構成の一例を示す図である。図７に示すイコライザ回路２００は、ＩＱミクサ２０１−１、２０１−２と、相間接続部２０２−１、２０２−２と、クロック生成回路（制御信号生成回路）２０３と、出力バッファ２０４−１〜２０４−４と、を有する。クロック生成回路２０３は、図４Ａに示したクロック生成回路１０３と同様である。
【００７６】
ＩＱミクサ２０１−１、２０１−２の構成は、図４Ｂに示したＩＱミクサ１０１の構成と同様である。また、相間接続部２０２−１、２０２−２の構成は、図４Ｃに示した相間接続部１０２の構成と同様である。ただし、相間接続部２０２−１に入力される制御信号と、２０２−２に入力される制御信号とは、互いに異なる。
【００７７】
具体的には、相間接続部２０２−１の端子ｅ〜ｈには、それぞれ、制御信号Ｓ３、Ｓ４、Ｓ１、Ｓ２が入力される。この場合、相間接続部２０２−１の相間キャパシタ１０２２は、ＩＢ相経路、ＱＢ相経路、Ｉ相経路、Ｑ相経路の順に繰り返し接続する。そして、相間接続部２０２−１の相間キャパシタ１０２２は、ＩＱミクサ２０１−１のサンプルキャパシタ１０１３−３、１０１３−４、１０１３−１、１０１３−２と、順に電荷共有を行う。つまり、第１のスイッチ（第１の相間スイッチ）１０２１−１、第２のスイッチ（第２の相間スイッチ）１０２１−２、第３のスイッチ（第３の相間スイッチ）１０２１−３、第４のスイッチ（第４の相間スイッチ）１０２１−４の各スイッチの接続順は、第Ｎ（Ｎは１から４のいずれかの整数）のスイッチから昇順である。そして、第４のスイッチ１０２１−４の次に第１のスイッチ１０２１−１が４相の接続経路に接続する。スイッチ１０２１が繰り返し４相の接続経路に接続することによって、相間接続部２０２−１の相間キャパシタ１０２２は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順に４相の接続経路に接続する。そして、ＩＱミクサ２０１−１と相間接続部２０２−１とで構成される回路において、入力電荷の蓄積の順番と電荷共有の順番は同じである。
【００７８】
一方で、相間接続部２０２−２の端子ｅ〜ｈには、それぞれ、制御信号Ｓ３、Ｓ２、Ｓ１、Ｓ４が入力される。この場合、相間接続部２０２−２の相間キャパシタ１０２２は、ＩＢ相経路、Ｑ相経路、Ｉ相経路、ＱＢ相経路の順に繰り返し接続する。そして、相間接続部２０２−１の相間キャパシタ１０２２は、ＩＱミクサ２０１−２のサンプルキャパシタ１０１３−３、１０１３−２、１０１３−１、１０１３−４と、順に電荷共有を行う。つまり、第１のスイッチ（第１の相間スイッチ）１０２１−１、第２のスイッチ（第２の相間スイッチ）１０２１−２、第３のスイッチ（第３の相間スイッチ）１０２１−３、第４のスイッチ（第４の相間スイッチ）１０２１−４の各スイッチは、第Ｍ（Ｍは１から４のいずれかの整数）のスイッチから降順で接続する。そして、第１のスイッチ１０２１−１の次に第４のスイッチ１０２１−４が４相の接続経路に接続する。スイッチ１０２１が繰り返し接続することによって、相間接続部２０２−１の相間キャパシタ１０２２は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順に対して、逆順に４相の接続経路に接続する。そして、ＩＱミクサ２０１−２と相間接続部２０２−２とで構成される回路において、電荷共有の順番は、入力電荷の蓄積の順番と逆になる。
【００７９】
イコライザ回路２００において、ＩＱミクサ２０１−１に接続される相間接続部２０２−１とＩＱミクサ２０１−２に接続される相間接続部２０２−２のそれぞれにおけるスイッチ１０２１の接続順は、互いに異なる。
【００８０】
具体的なイコライザ回路２００の動作については、実施の形態１で説明したイコライザ回路１００の動作と同様であるので、その説明を省略する。
【００８１】
ＩＱミクサ２０１−１と相間接続部２０２−１とで構成される回路では、相間キャパシタ１０２２は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順に４相の接続経路に接続するため、実施の形態１で説明したように、中心に対してＧａｉｎのピークをマイナス側にシフトした周波数特性を実現できる。また、ＩＱミクサ２０１−２と相間接続部２０２−２とで構成される回路では、相間キャパシタ１０２２は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順に対して、逆順に４相の接続経路に接続するため、実施の形態１で説明したように、中心に対してＧａｉｎのピークをプラス側にシフトした周波数特性を実現できる。
【００８２】
図７において、出力バッファ２０４−１〜２０４−４は、それぞれ、ＩＱミクサ２０１−１から出力された信号の位相とＩＱミクサ２０１−２から出力された信号の位相とが逆相の関係となる経路に接続する。出力バッファ２０４−１〜２０４−４は、入力される２つの信号の差を出力する構成である。例えば、出力バッファ２０４−１は、ＩＱミクサ２０１−１からＩ相の信号が出力されるＩ相経路と、ＩＱミクサ２０１−２からＩＢ相の信号が出力されるＩＢ相経路とに接続し、Ｉ相の信号とＩＢ相の信号との差を出力する。つまり、出力バッファ２０４−１〜２０４−４は、それぞれ、逆相信号の差を出力する構成となっている。
【００８３】
つまり、出力バッファ２０４−１〜２０４−４は、実施の形態１の、マイナス側に周波数特性をシフトする回路とプラス側に周波数特性をシフトする回路の逆相信号の差が出力される。
【００８４】
ここでは、逆相信号の差を出力する出力バッファの構成を示したが、同相信号の差、同相信号の和、逆相信号の和、が出力されるように出力バッファを構成してもよい。
【００８５】
例えば、同相信号の和を出力する出力バッファは、それぞれ、ＩＱミクサ２０１−１から出力された信号の位相とＩＱミクサ２０１−２から出力された信号の位相とが同相の関係となる経路に接続してもよい。そして、出力バッファは、入力される２つの信号の和を出力する。例えば、出力バッファ２０４−１は、ＩＱミクサ２０１−１からＩ相の信号が出力されるＩ相経路と、ＩＱミクサ２０１−２からＩ相の信号が出力されるＩ相経路とに接続し、それぞれのＩＱミクサが出力したＩ相の信号の和を出力してもよい。
【００８６】
次に、具体的に、イコライザ回路２００の周波数特性について説明する。図８は、実施の形態２に係るイコライザ回路２００の周波数特性の回路シミュレーションの結果を示す図である。図８の横軸は、出力周波数を示し、縦軸は、Ｇａｉｎを示す。なお、出力周波数は、入力周波数−ｆＣＫで示される。また、図８は、ＣＳ＝５０ｆＦ、ｆＣＫ＝６０ＧＨｚ、ｇｍ＝１０ｍＳとし、相間キャパシタの容量値をパラメータとしてＣＩＭ１＝３０ｆF及びＣＩＭ２＝４０ｆF（図８の実線（Ａ））からＣＩＭ１＝４０ｆF及びＣＩＭ２＝３０ｆF（図８の破線（Ｂ））に変化させた場合のイコライザ回路２００の周波数特性である。ここで、相間接続部２０２−１内の相間キャパシタ１０２２の容量値をＣＩＭ１、相間接続部２０２−１内の相間キャパシタ１０２２の容量値をＣＩＭ２、としている。
【００８７】
図８に示すように、イコライザ回路２００は、中心に対してマイナス側にシフトしたＧａｉｎのピークとプラス側にシフトしたゲインのピークとを有する周波数特性を実現できる。つまり、イコライザ回路２００は、通過域にリプルをもった左右非対称な周波数特性を実現することが可能となる。
【００８８】
なお、イコライザ回路２００は、ＣＩＭ１及びＣＩＭ２を固定し、ＣＳ１及びＣＳ２をパラメータとしてもよい。ＣＳ１はＩＱミクサ２０１−１の容量値である。ＣＳ２はＩＱミクサ２０１−２の容量値である。また、図７では、図４Ａに示したイコライザ回路１００が２つ接続されたイコライザ回路２００を例として示したが、イコライザ回路２００は３つ以上のイコライザ回路１００が接続されてもよい。
【００８９】
なお、図７では、相間接続部２０２−１に入力される制御信号の順番と相間接続部２０２−２に入力される制御信号の順番とは、逆順である。しかし、実現したい周波数特性によっては、相間接続部２０２−１に入力される制御信号の順番と相間接続部２０２−２に入力される制御信号の順番とは、同じ順番でも良い。
【００９０】
なお、補正対象の周波数特性によっては、ＩＱミクサの内部のＴＡ（図４ＢのＴＡ１０１１）を共用してもよい。
【００９１】
［効果］
以上のように、本実施の形態によれば、実施の形態１の構成を複数接続することで、通過域にリプルをもった左右非対称な周波数特性を実現することが可能となる。これによって、利得ピークの異なる多段のＲＦアンプの周波数特性や、帯域内にリプルをもつ伝搬路の周波数特性に対して、本実施の形態におけるイコライザ回路２００は、帯域内偏差を低減することができる。
【００９２】
（実施の形態３）
次に、本開示の実施の形態３について説明する。本実施の形態におけるイコライザ回路は、実施の形態１のイコライザ回路１００と同等の特性をより簡易に実現する構成である。
【００９３】
［イコライザ回路３００の構成と動作］
図９は、実施の形態３に係るイコライザ回路３００の構成の一例を示す図である。図９に示すイコライザ回路３００は、相間キャパシタ３０２を含むＩＱミクサ３０１と、クロック生成回路３０３と、出力バッファ３０４−１〜３０４−４と、を有する。イコライザ回路３００の構成は、図４Ａ〜図４Ｃに示したイコライザ回路１００における相間接続部１０２に代わり、相間キャパシタ３０２がＩＱミクサ３０１内のＴＡ３０１１の出力側に接続される点を除き、イコライザ回路１００と同様の構成であるので、詳細な説明は省略する。クロック生成回路３０３は、図４Ａに示したクロック生成回路１０３と同様である。
【００９４】
本実施の形態が実施の形態１と異なる点は、相間キャパシタ３０２がＩＱミクサ３０１内のＴＡ３０１１の出力側に接続される点である。相間キャパシタ３０２がＩＱミクサ３０１に含まれるため、本実施の形態では、実施の形態１で説明した相間接続部がイコライザ回路３００に含まれない。
【００９５】
相間キャパシタ３０２は、イコライザ回路３００の動作が開始される前の初期状態として、１／４周期前の電荷を保持する。
【００９６】
［イコライザ回路３００の動作］
次に、イコライザ回路３００における動作について説明する。
【００９７】
イコライザ回路３００は、実施の形態１のイコライザ回路１００と同様に、周期ＴＣＫ毎に電荷共有と電荷蓄積を行う。イコライザ回路３００は、次の３種類の電荷を電荷共有する。
（２−ａ）ＴＡ３０１１が入力電圧信号ＶＩＮを電流に変換した電荷（以下、入力電荷と記載）
（２−ｂ）相間キャパシタ３０２が保持している電荷
（２−ｃ）サンプルキャシタ３０１３が保持している電荷
【００９８】
イコライザ回路３００は、図５に示した制御信号Ｓ１〜Ｓ４に基づくスイッチ３０１２−１〜３０１２−４の制御（オンとオフ）によって、次の４つの動作を１周期（１ＴＣＫ）内に行い、周期ＴＣＫ毎にこれらの動作を繰り返す。
【００９９】
第１の動作：制御信号Ｓ１がハイである期間中は、入力電荷が相間キャパシタ３０２とサンプルキャパシタ３０１３−１に蓄積される。この電荷蓄積の直前において、相間キャパシタ３０２には１／４周期前の電荷が保持されており、サンプルキャパシタ３０１３−１には１周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ３０２とサンプルキャパシタ３０１３−１とが、電荷共有を行う。
【０１００】
第２の動作：制御信号Ｓ２がハイである期間中は、入力電荷が相間キャパシタ３０２とサンプルキャパシタ３０１３−２に蓄積される。この電荷蓄積の直前において、相間キャパシタ３０２には１／４周期前の電荷が保持されており、サンプルキャパシタ３０１３−２には１周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ３０２とサンプルキャパシタ３０１３−２とが、電荷共有を行う。
【０１０１】
第３の動作：制御信号Ｓ３がハイである期間中は、入力電荷が相間キャパシタ３０２とサンプルキャパシタ３０１３−３に蓄積される。この電荷蓄積の直前において、相間キャパシタ３０２には１／４周期前の電荷が保持されており、サンプルキャパシタ３０１３−３には１周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ３０２とサンプルキャパシタ３０１３−３とが、電荷共有を行う。
【０１０２】
第３の動作：制御信号Ｓ４がハイである期間中は、入力電荷が相間キャパシタ３０２とサンプルキャパシタ３０１３−４に蓄積される。この電荷蓄積の直前において、相間キャパシタ３０２には１／４周期前の電荷が保持されており、サンプルキャパシタ３０１３−４には１周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ３０２とサンプルキャパシタ３０１３−４とが、電荷共有を行う。
【０１０３】
出力バッファ３０４−１〜３０４−４は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相の４相それぞれにおいて、入力電荷の蓄積の連続的な電圧変化と、サンプルキャパシタと相間キャパシタの電荷共有による瞬時的な電圧変化とが入力され、それらの電圧変化をそのまま、または定数倍して出力電圧信号を出力する。
【０１０４】
イコライザ回路３００は、第１の動作、第２の動作、第３の動作、第４の動作を周期ＴＣＫ毎に繰り返す。第１の動作から第４の動作を繰り返すことにより、入力電荷の蓄積は、サンプルキャパシタ３０１３−１、３０１３−２、３０１３−３、３０１３−４の順に繰り返し行われる。そして、相間キャパシタ３０２は、サンプルキャパシタ３０１３−１、３０１３−２、３０１３−３、３０１３−４と、順に電荷共有を行う。この場合、入力電荷の蓄積の順番と電荷共有の順番も同じであり、入力電荷の蓄積のタイミングと電荷共有のタイミングも同じである。
【０１０５】
第１の動作から第４の動作について、周波数特性のコアとなる離散系に関する数学的な表現は、実施の形態１と同様である。これにより実施の形態１と同様に、伝達関数ＨＤに複素数係数ｊが実現できる。従って、イコライザ回路３００は図６Ａと同様の周波数特性を実現できる。
【０１０６】
［効果］
以上のように、本実施の形態によれば、図６Ａに示した、中心に対して左右非対称な周波数特性を有し、帯域内偏差を調整可能なフィルタを実現することができる。つまり、本実施の形態によれば、例えば、図１Ａに示したようなＲＦ回路の周波数特性に起因して起こる帯域内偏差を小さくすることができる。また、相間キャパシタ３０２をＴＡ３０１１の出力に接続することによって、実施の形態１よりも簡易な構成で、実施の形態１と同様の特性を実現できる。
【０１０７】
（実施の形態４）
次に、本開示の実施の形態４について説明する。本実施の形態は、実施の形態１のイコライザ回路１００の相間接続部１０２を複数接続した回路構成である。
【０１０８】
［イコライザ回路４００の構成］
図１０は、実施の形態４に係るイコライザ回路４００の構成の一例を示す図である。図１０に示すイコライザ回路４００は、ＩＱミクサ４０１と、相間接続部４０２−１、４０２−２と、クロック生成回路４０３と、出力バッファ４０４−１〜４０４−４と、を有する。ＩＱミクサ４０１の構成は、図４Ｂに示したＩＱミクサ１０１の構成と同様である。相間接続部４０２−１、４０２−２の構成は、図４Ｃに示した相間接続部１０２の構成と同様である。クロック生成回路４０３は、図４Ａに示したクロック生成回路１０３と同様である。出力バッファ４０４−１〜４０４−４は、それぞれ、図４Ａに示した出力バッファ１０４−１〜１０４−４と同様である。
【０１０９】
つまり、イコライザ回路４００の構成は、実施の形態１に示したイコライザ回路１００に相間接続部を１つ追加した構成である。
【０１１０】
［イコライザ回路５００の構成］
図１１は、実施の形態４に係るイコライザ回路５００の構成の一例を示す図である。図１１に示すイコライザ回路５００は、ＩＱミクサ５０１と、相間接続部５０２−１、５０２−２、５０２−３と、クロック生成回路５０３と、出力バッファ５０４−１〜５０４−４と、を有する。ＩＱミクサ５０１の構成は、図４Ｂに示したＩＱミクサ１０１の構成と同様である。相間接続部５０２−１、５０２−２、５０２−３の構成は、図４Ｃに示した相間接続部１０２と同様である。クロック生成回路５０３の構成は、図４Ａに示したクロック生成回路１０３と同様である。出力バッファ５０４−１〜５０４−４は、それぞれ、図４Ａに示した出力バッファ１０４−１〜１０４−４と同様の構成である。
【０１１１】
つまり、イコライザ回路５００の構成は、実施の形態１に示したイコライザ回路１００に相間接続部を２つ追加した構成である。
【０１１２】
［イコライザ回路６００の構成］
図１２は、実施の形態４に係るイコライザ回路６００の構成の一例を示す図である。図１２に示すイコライザ回路６００は、ＩＱミクサ６０１、相間接続部６０２−１、６０２−２、６０２−３、６０２−４と、クロック生成回路６０３と、出力バッファ６０４−１〜６０４−４と、を有する。ＩＱミクサ６０１の構成は、図４Ｂに示したＩＱミクサ１０１の構成と同様である。相間接続部６０２−１〜６０２−４の構成は、図４Ｃに示した相間接続部１０２の構成と同様である。クロック生成回路６０３は、図４Ａに示したクロック生成回路１０３と同様である。出力バッファ６０４−１〜６０４−４は、それぞれ、図４Ａに示した出力バッファ１０４−１〜１０４−４と同様である。
【０１１３】
つまり、イコライザ回路６００の構成は、実施の形態１に示したイコライザ回路１００に相間接続部を３つ追加した構成である。
【０１１４】
イコライザ回路４００、５００、６００における複数の相間接続部に入力される制御信号は、それぞれの相間接続部で異なる。そのため、イコライザ回路４００、５００、６００が有する各相間接続部のスイッチ１０２１−１〜１０２１−４の接続するタイミングは、相間接続部間で異なる。例えば、イコライザ回路４００において、相間接続部４０２−１の端子ｅには制御信号Ｓ１が入力されるため、相間接続部４０２−１のスイッチ１０２１−１は、制御信号Ｓ１がハイである期間中に接続される。一方で、相間接続部４０２−２の端子ｅには制御信号Ｓ２が入力されるため、相間接続部４０２−２のスイッチ１０２１−１は、制御信号Ｓ２がハイである期間中に接続される。つまり、イコライザ回路４００において、相間接続部４０２−１、４０２−２のそれぞれが有するスイッチ１０２１−１は、互いに異なるタイミングで接続される。相間接続部４０２−１、４０２−２のそれぞれが有するスイッチ１０２１−２、１０２１−３、１０２１−４においても同様である。また、イコライザ回路５００、６００においても、同様である。
【０１１５】
イコライザ回路４００、５００、６００が有する各相間接続部のスイッチ１０２１−１〜１０２１−４の接続するタイミングが相間接続部間で異なる一方で、各相間接続部のスイッチ１０２１−１〜１０２１−４が繰り返し接続される接続順は、互いに同じである。その結果、相間キャパシタの接続順は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順である。そして、相間キャパシタとサンプルキャパシタとの電荷共有の順番は、サンプルキャパシタにおける入力電荷の蓄積の順番と同じである。
【０１１６】
例えば、イコライザ回路６００の場合、入力電荷の蓄積は、サンプルキャパシタ１０１３−１、１０１３−２、１０１３−３、１０１３−４の順に繰り返し行われる。
【０１１７】
そして、相間接続部６０２−１の相間キャパシタ１０２２は、ＩＱミクサ６０１のサンプルキャパシタ１０１３−１、１０１３−２、１０１３−３、１０１３−４の順に繰り返し接続して、電荷共有を行う。相間接続部６０２−２の相間キャパシタ１０２２は、ＩＱミクサ６０１のサンプルキャパシタ１０１３−２、１０１３−３、１０１３−４、１０１３−１の順に繰り返し接続して、電荷共有を行う。相間接続部６０２−３の相間キャパシタ１０２２は、ＩＱミクサ６０１のサンプルキャパシタ１０１３−３、１０１３−４、１０１３−１、１０１３−２の順に繰り返し接続して、電荷共有を行う。相間接続部６０２−４の相間キャパシタ１０２２は、ＩＱミクサ６０１のサンプルキャパシタ１０１３−４、１０１３−１、１０１３−２、１０１３−３の順に繰り返し接続して、電荷共有を行う。
【０１１８】
イコライザ回路４００、５００、６００において、相間キャパシタの接続順は、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順であるため、イコライザ回路４００、５００、６００は、実施の形態１で説明したように、中心に対してＧａｉｎのピークをマイナス側にシフトした周波数特性を実現できる。そして、相間接続部の接続数を増加させた場合、シフト量を増加させることができる。
【０１１９】
なお、相間キャパシタがＩ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順に対して逆順に接続するような制御信号が各相間接続部に入力された場合、イコライザ回路の周波数特性を、中心に対してＧａｉｎのピークをプラス側にシフトすることが可能である。
【０１２０】
具体的に、イコライザ回路４００、５００、６００の周波数特性について説明する。図１３は、実施の形態４に係るイコライザ回路４００，５００，６００の周波数特性の回路シミュレーションの結果を示す図である。図１３の横軸は、出力周波数を示し、縦軸は、最大利得で規格化したＧａｉｎを示す。なお、出力周波数は、入力周波数−ｆＣＫで示される。また、図１３には、比較例として、実施の形態１に示したイコライザ回路１００の周波数特性も示されている。図１３は、同じ条件下における、イコライザ回路１００、４００、５００、６００の周波数特性を示している。条件は、ＣＳ＝５０ｆＦ、ｆＣＫ＝６０ＧＨｚ、ｇｍ＝１０ｍＳ、相間キャパシタの容量値ＣＩＭ＝４０ｆＦである。
【０１２１】
図１３に示すように、イコライザ回路の相間接続部の数が多いほど、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相のそれぞれの相の系統において、相間キャパシタの接続回数が増加するため、周波数特性において、中心に対するＧａｉｎピークのシフト量が大きくなる。
【０１２２】
［効果］
以上のように、本実施の形態によれば、イコライザ回路に複数の相間接続部を接続する構成によって、同じ回路素子値（サンプルキャパシタおよび相間キャパシタの容量値）でも利得ピークの周波数方向でのシフト量を大きくすることが可能となる。
【０１２３】
（実施の形態５）
次に、本開示の実施の形態５について説明する。本実施の形態は、実施の形態２および実施の形態４のイコライザ回路を複数接続した回路構成である。
【０１２４】
［イコライザ回路７００の構成と動作］
図１４は、実施の形態５に係るイコライザ回路７００の構成の一例を示す図である。図１４に示すイコライザ回路７００は、ＩＱミクサ７０１−１、７０１−２、７０１−３と、相間接続部７０２−１〜７０２−６と、クロック生成回路７０３と、出力バッファ７０４−１〜７０４−８と、を有する。クロック生成回路７０３は、図４Ａに示したクロック生成回路１０３と同様である。
【０１２５】
ＩＱミクサ（第１の変換部）７０１−１、ＩＱミクサ（第２の変換部）７０１−２、ＩＱミクサ（第３の変換部）７０１−３の構成は、図４Ｂに示したＩＱミクサ１０１の構成と同様である。また、相間接続部７０２−１〜７０２−６の構成は、図４Ｃに示した相間接続部１０２の構成と同様である。ただし、相間接続部（第１の相間接続部）７０２−１と、相間接続部（第２の相間接続部）７０２−２と、相間接続部７０２−３と、相間接続部７０２−４と、相間接続部７０２−５と、相間接続部７０２−６に入力される制御信号は、それぞれ、異なる。
【０１２６】
出力バッファ７０４−１〜７０４−８は、入力される２つの信号の差を出力する構成である。図１４の場合、出力バッファ７０４−１〜７０４−８は、逆相信号の差を出力する構成となっている。
【０１２７】
イコライザ回路７００において、ＩＱミクサ７０１−１、７０１−２、相間接続部７０２−１、７０２−２、および出力バッファ７０４−１〜７０４−４を含む部分の構成は、実施の形態２のイコライザ回路２００と同様である。
【０１２８】
また、イコライザ回路７００において、ＩＱミクサ７０１−３、相間接続部７０２−３〜７０２−６を含む部分の構成は、出力バッファを除いた実施の形態４のイコライザ回路６００と同様である。
【０１２９】
つまり、本実施の形態に係るイコライザ回路７００は、実施の形態２のイコライザ回路２００と実施の形態４のイコライザ回路６００とを並列に接続した構成である。実施の形態２のイコライザ回路２００は、実施の形態１のイコライザ回路１００を２つ接続した構成である。すなわち、本実施の形態に係るイコライザ回路７００は、３つのイコライザ回路を接続した構成である。なお、イコライザ回路７００の動作については、実施の形態１等で説明した動作と同様の動作であるため、詳細な説明は省略する。
【０１３０】
そして、本実施の形態に係るイコライザ回路７００は、実施の形態２のイコライザ回路２００の逆相信号と実施の形態４のイコライザ回路４００の逆相信号との差が出力される構成を有する。
【０１３１】
ここでは、逆相信号の差を出力する出力バッファ構成を示したが、同相信号の差、同相信号の和、逆相信号の和が出力されるように出力バッファを構成してもよい。
【０１３２】
また、補正対象の周波数特性によっては、ＩＱミクサ内部のＴＡを共用してもよい。
【０１３３】
具体的に、イコライザ回路７００の周波数特性について説明する。図１５は、実施の形態５に係るイコライザ回路７００の周波数特性の回路シミュレーションの結果を示す図である。図１５の横軸は、出力周波数を示し、縦軸は、Ｇａｉｎを示す。なお、出力周波数は、入力周波数−ｆＣＫで示される。また、ＩＱミクサ７０１−１〜７０１−３内のＴＡのトランスコンダクタンス値を、それぞれｇｍ１、ｇｍ２、ｇｍ３とする。相間接続部７０２−１〜７０２−３内の相間キャパシタの容量値を、それぞれＣＩＭ１、ＣＩＭ２、ＣＩＭ３とする。また、相間接続部７０２−４〜７０２−６内の相間キャパシタの容量値は、相間接続部７０２−３と同様に、ＣＩＭ３である。図１５の回路シミュレーションは、ＣＳ＝５０ｆＦ、ｆＣＫ＝６０ＧＨｚ、ＣＩＭ１＝３０ｆF、ＣＩＭ２＝４０ｆF、ＣＩＭ３＝２０ｆＦとし、ｇｍ１、ｇｍ２、ｇｍ３を複数通りに変化させた場合の周波数特性を示している。図１５の実線（Ａ）は、ｇｍ１＝１０ｍＳ、ｇｍ２＝５ｍＳ、ｇｍ３＝３０ｍＳの場合の周波数特性を示す。図１５の破線（Ｂ）は、ｇｍ１＝ｇｍ２＝ｇｍ３＝１０ｍＳの場合の周波数特性を示す。図１５の破線（Ｃ）は、ｇｍ１＝５ｍＳ、ｇｍ２＝１０ｍＳ、ｇｍ３＝３０ｍＳの場合の周波数特性を示す。図１５に示すように、３個のイコライザ回路の接続によって、周波数特性に複数のリプルが得られていることがわかる。
【０１３４】
［効果］
以上のように、本実施の形態によれば、周期時変連続時間処理を行うイコライザ回路を複数接続することで、通過域にリプルをもった左右非対称な周波数特性を実現することが可能となる。これによって、利得ピークの異なる多段のＲＦアンプの周波数特性や、伝播チャンネルによって帯域内にリプルが出てしまったような場合でも、本実施の形態によって、帯域内偏差を低減することができる。
【０１３５】
なお、本実施の形態の例として、実施の形態２のイコライザ回路２００（実施の形態１のイコライザ回路１００を２つ接続した構成）と実施の形態４のイコライザ回路６００とを並列に接続した構成を説明したが、実施の形態１のイコライザ回路１００の数と，実施の形態４のイコライザ回路６００の数はこれに限られない。左シフト（マイナス側シフト）、右シフト（プラス側シフト）、相間接続部の数は、任意に変更してかまわない。つまり、任意の数の相間接続部を有するイコライザ回路を複数並列に用意し、出力を合成しても良い。環境に応じて、使用するイコライザ回路の数、相間接続部の数、左シフト・右シフトを変更し、周波数特性を変更しても良い。
【０１３６】
（実施の形態６）
本開示の実施の形態６について説明する。本実施の形態は、各実施の形態のイコライザ回路を、正相と逆相の２系統からなる差動構成としたものである。イコライザ回路を差動構成とした場合、正相と逆相のそれぞれに各実施の形態に示したイコライザ回路を接続することによって、上記で説明した各実施の形態の効果と同様の効果を得ることができる。
【０１３７】
また、イコライザ回路を差動構成とした場合、正相と逆相のそれぞれのＩ相経路、Ｑ相経路、ＩＢ相経路、ＱＢ相経路の４相の接続経路に対する相間キャパシタの接続位置を変更する。これにより、相関キャパシタは、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順に接続しながら、３／４周期（つまり、−１／４周期）ずれた電荷共有を行うことができる。その結果、イコライザ回路の伝達関数において、虚数単位にかかる符号が反転するため、中心に対してＧａｉｎピークをプラス側にシフトした周波数特性を有するイコライザ回路を実現できる。以下、図１６を参照して、実施の形態１で示したイコライザ回路１００を差動構成とし、相関キャパシタは、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順に接続しながら、３／４周期（つまり、−１／４周期）ずれた電荷共有を行う例について説明する。
【０１３８】
図１６は、実施の形態６に係るイコライザ回路８００の一例を示す図である。イコライザ回路８００は、実施の形態１に係るイコライザ回路１００を差動構成としたものである。なお、図１６の端子Ｔ１〜Ｔ４、および端子Ｔ１Ｂ〜Ｔ４Ｂにおける接続を示す線は、説明の便宜上省略する。
【０１３９】
ＴＡ８０１１は、入力されるアナログ信号である入力電圧信号ＶＩＮを、正相（図１６のプラス（＋）側）と逆相（図１６のマイナス（−）側）の２系統の電流に変換し、出力する。以下、正相の電流が出力される側に設けられる構成を正相系統、逆相の電流が出力される側に設けられる構成を逆相系統と呼ぶ。
【０１４０】
正相系統において、スイッチ８０１２−１〜８０１２−４、サンプルキャパシタ８０１３−１〜８０１３−４、および出力バッファ８０４−１〜８０４−４は、それぞれ、図４Ａ、４Ｂに示したスイッチ１０１２−１〜１０１２−４、サンプルキャパシタ１０１３−１〜１０１３−４、および出力バッファ１０４−１〜１０４−４と同様である。実施の形態１と同様に、正相系統においてＩ相の信号が出力される経路、Ｑ相の信号が出力される経路、ＩＢ相の信号が出力される経路、ＱＢ相の信号が出力される経路をそれぞれ、正相系統のＩ相経路、Ｑ相経路、ＩＢ相経路、ＱＢ相経路と呼ぶ。
【０１４１】
逆相系統において、スイッチ８０１２−５〜８０１２−８、サンプルキャパシタ８０１３−５〜８０１３−８、および出力バッファ８０４−５〜８０４−８は、それぞれ、図４Ａ、４Ｂに示したスイッチ１０１２−１〜１０１２−４、サンプルキャパシタ１０１３−１〜１０１３−４、および出力バッファ１０４−１〜１０４−４と同様である。実施の形態１と同様に、逆相系統においてＩ相の信号が出力される経路、Ｑ相の信号が出力される経路、ＩＢ相の信号が出力される経路、ＱＢ相の信号が出力される経路をそれぞれ、逆相系統のＩ相経路、Ｑ相経路、ＩＢ相経路、ＱＢ相経路と呼ぶ。
【０１４２】
クロック生成回路８０３は、図４Ａに示したクロック生成回路１０３と同様であり、図５に示した４相の制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４を供給する。
【０１４３】
相間接続部８０２−１、８０２−２の構成は、図４Ｃに示した相間接続部１０２の構成と同様である。しかし、相間接続部８０２−１、８０２−２の端子Ｔ１〜Ｔ４、Ｔ１Ｂ〜Ｔ４Ｂの接続位置は、相間接続部１０２における端子Ｔ１〜Ｔ４の接続位置と異なる。次に、相間接続部の端子の接続位置が異なることに基づくイコライザ回路８００の動作について説明する。
【０１４４】
イコライザ回路８００は、図５に示した制御信号Ｓ１〜Ｓ４に基づくスイッチ８０１２−１〜８０１２−８とスイッチ８０２１−１〜８０２１−８の制御（オンとオフ）によって、次の４つの動作を１周期（１ＴＣＫ）内に行い、これらの動作を周期ＴＣＫ毎に繰り返す。
【０１４５】
第１の動作：制御信号Ｓ１がハイである期間中は、サンプルキャパシタ８０１３−１がＴＡ８０１１の正相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−１に蓄積される。また、サンプルキャパシタ８０１３−５がＴＡ８０１１の逆相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−５に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ８０１３−１、８０１３−５には、それぞれ、１周期前の電荷が保持されている。サンプルキャパシタ８０１３−１、８０１３−５への入力電荷の蓄積と同時に、相間キャパシタ８０２２−１がサンプルキャパシタ８０１３−３に接続され、相間キャパシタ８０２２−２がサンプルキャパシタ８０１３−７に接続され、それぞれ、電荷共有を行う。
【０１４６】
第２の動作：制御信号Ｓ２がハイである期間中は、サンプルキャパシタ８０１３−２がＴＡ８０１１の正相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−２に蓄積される。また、サンプルキャパシタ８０１３−６がＴＡ８０１１の逆相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−６に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ８０１３−２、８０１３−６には、それぞれ、１周期前の電荷が保持されている。サンプルキャパシタ８０１３−２、８０１３−６への入力電荷の蓄積と同時に、相間キャパシタ８０２２−１がサンプルキャパシタ８０１３−８に接続され、相間キャパシタ８０２２−２がサンプルキャパシタ８０１３−４に接続され、それぞれ、電荷共有を行う。
【０１４７】
第３の動作：制御信号Ｓ３がハイである期間中は、サンプルキャパシタ８０１３−３がＴＡ８０１１の正相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−３に蓄積される。また、サンプルキャパシタ８０１３−７がＴＡ８０１１の逆相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−７に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ８０１３−３、８０１３−７には、それぞれ、１周期前の電荷が保持されている。サンプルキャパシタ８０１３−３、８０１３−７への入力電荷の蓄積と同時に、相間キャパシタ８０２２−１がサンプルキャパシタ８０１３−１に接続され、相間キャパシタ８０２２−２がサンプルキャパシタ８０１３−５に接続され、それぞれ、電荷共有を行う。
【０１４８】
第４の動作：制御信号Ｓ４がハイである期間中は、サンプルキャパシタ８０１３−４がＴＡ８０１１の正相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−４に蓄積される。また、サンプルキャパシタ８０１３−８がＴＡ８０１１の逆相出力側に接続され、入力電荷がサンプルキャパシタ８０１３−８に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ８０１３−４、８０１３−８には、それぞれ、１周期前の電荷が保持されている。サンプルキャパシタ８０１３−４、８０１３−８への入力電荷の蓄積と同時に、相間キャパシタ８０２２−１がサンプルキャパシタ８０１３−６に接続され、相間キャパシタ８０２２−２がサンプルキャパシタ８０１３−２に接続され、それぞれ、電荷共有を行う。
【０１４９】
イコライザ回路８００は、第１の動作、第２の動作、第３の動作、第４の動作を周期ＴＣＫ毎に順に繰り返す。第１の動作から第４の動作を順に繰り返すことにより、正相系統における入力電荷の蓄積は、サンプルキャパシタ８０１３−１、８０１３−２、８０１３−３、８０１３−４の順に繰り返し行われる。また、相間キャパシタ８０２２−１は、正相系統のＩＢ相経路、逆相系統のＱＢ相経路、正相系統のＩ相経路、逆相系統のＱ相経路の順に繰り返し４相の接続経路に接続する。そして、相間キャパシタ８０２２−１は、サンプルキャパシタ８０１３−３、８０１３−８、８０１３−１、８０１３−６と、順に電荷共有を行う。また、相間キャパシタ８０２２−２は、逆相系統のＩＢ相経路、正相系統のＱＢ相経路、逆相系統のＩ相経路、正相系統のＱ相経路の順に繰り返し４相の接続経路に接続する。そして、相間キャパシタ８０２２−２は、サンプルキャパシタ８０１３−７、８０１３−４、８０１３−５、８０１３−２と、順に電荷共有を行う。
【０１５０】
正相系統と逆相系統では、各経路において、互いに位相が１８０°異なる。例えば、逆相系統のＱＢ相経路の信号の位相は、正相系統のＱ相の信号の位相と同等である。また、正相系統のＱＢ相経路の信号の位相は、逆相系統のＱ相経路の信号の位相と同等である。つまり、相間キャパシタ８０２２−１が正相系統のＩＢ相経路、逆相系統のＱＢ相経路、正相系統のＩ相経路、逆相系統のＱ相経路の順に繰り返し接続するという接続順は、相間キャパシタ８０２２−１が正相系統のＩＢ相経路、正相系統のＱ相経路、正相系統のＩ相経路、正相系統のＱＢ相経路の順に接続するという接続順と同等である。また、相間キャパシタ８０２２−２においても同様である。そのため、相間キャパシタは、Ｉ相、Ｑ相、ＩＢ相、ＱＢ相という位相回転の順と同じ順に接続しながら、３／４周期（つまり、−１／４周期）ずれた電荷共有を行うことができる。その結果、実施の形態６に係るイコライザ回路８００の伝達関数において、虚数単位にかかる符号を反転させることにより、中心に対してＧａｉｎピークをプラス側にシフトした周波数特性を実現できる。
【０１５１】
（実施の形態７）
本開示の実施の形態７について説明する。本実施の形態は、実施の形態１のイコライザ回路１００のＩＱミクサ１０１と相間接続部１０２に対して実施の形態１とは異なるクロック（制御信号）を入力する構成である。
【０１５２】
［イコライザ回路９００の構成と動作］
図１７Ａは、実施の形態７に係るイコライザ回路９００の構成の一例を示す図である。イコライザ回路９００のＩＱミクサ１０１、相間接続部１０２、出力バッファ１０４は図４Ａのイコライザ回路１００と同様の構成を有する。図１７Ａのイコライザ回路９００と図４Ａのイコライザ回路１００と異なる点は、イコライザ回路９００が、２つのクロック生成回路（クロック生成回路９０３−１とクロック生成回路９０３−２）を有する点である。
【０１５３】
クロック生成回路９０３−１から出力された制御信号Ｌ１〜Ｌ４は、ＩＱミクサ１０１に入力される。クロック生成回路９０３−２から出力された制御信号Ｓ１〜Ｓ４は、相間接続部１０２に入力される。
【０１５４】
図１７Ｂに、制御信号Ｌ１〜Ｌ４の波形の一例を示す。制御信号Ｓ１〜Ｓ４の波形の一例は、図５に示した波形と同様である。ＴＬは、制御信号Ｌ１〜Ｌ４のパルス幅である。周期ＴＬＯは、制御信号Ｌ１〜Ｌ４の周期である。制御信号Ｌ１〜Ｌ４の周期ＴＬＯは、ＴＬＯ＝ＴＣＫ/Ｍである。ここで、ＴＣＫは制御信号Ｓ１〜Ｓ４の周期であり、Ｍは任意の正数である。
【０１５５】
制御信号Ｌ１〜Ｌ４と制御信号Ｓ１〜Ｓ４は、周波数が異なる。Ｍは、制御信号Ｌ１〜Ｌ４のクロック周波数ｆＬＯ（ｆＬＯ＝１/ＴＬＯ）が、ＩＱミクサ１０１がＲＦ信号をベースバンド信号に周波数変換するためのＲＦ信号のキャリア周波数に一致するように定められる。また、制御信号Ｓ１〜Ｓ４のクロック周波数ｆＣＫ（ｆＣＫ＝１/ＴＣＫ）は、ベースバンド信号の帯域の数倍程度に定められる。周波数変換用のクロック生成回路９０３−１は高い周波数で動作するが、クロック生成回路９０３−２は低い周波数で動作するので、クロック生成回路９０３−２の設計は比較的容易となる。
【０１５６】
ただし、クロック生成回路９０３−１と、クロック生成回路９０３−２は、一つのクロック生成回路として、制御信号Ｌ１〜Ｌ４、制御信号Ｓ１〜Ｓ４を生成しても良い。クロック生成回路９０３−１、９０３−２は、なまった波形の制御信号を出力してもよいし、正弦波の制御信号を出力してそのバイアスを調整してもよい。これにより、クロック生成回路９０３−１、９０３−２は、ＤＵＴＹ比が２５％であるクロック入力に相当するスイッチのオン時間を実現できる。
【０１５７】
ＩＱミクサ１０１は、制御信号Ｌ１〜Ｌ４に基づいてスイッチ１０１２（１０１２−１〜１０１２−４）（図４Ｂ参照）をオンオフ制御することによって、入力信号を周波数変換し、周波数変換された信号を端子Ｔ１〜Ｔ４に出力する。
【０１５８】
相間接続部１０２は、制御信号Ｓ１〜Ｓ４に基づいて、端子Ｔ１〜Ｔ４に接続されたスイッチ１０２１−１〜１０２１−４（図４Ｃ参照）をオンオフ制御する。これによって、端子Ｔ１〜Ｔ４の位相のずれた４相の信号が相間キャパシタ１０２２を介して接続される。相間接続部１０２は、９０度ずつ位相がずれた信号を重みづけして合成するため、複素フィルタ特性が実現される。出力バッファ１０４−１〜１０４−４は端子Ｔ１〜Ｔ４の電位を定数倍して、出力する。
【０１５９】
なお、相間接続部１０２の数は、図１７Ａでは１個であるが、これに限られない。相間接続部１０２の数は、２〜４個でも良いし、クロックの相数を増やす場合は、５個以上接続しても良い。
【０１６０】
図１８に実施の形態７に係るイコライザ回路９００の周波数特性のシミュレーション結果を示す。図１８の横軸は出力周波数を示し、縦軸は、Ｇａｉｎを示す。なお、条件は、ｆＬＯ＝６０ＧＨｚ、ｆＣＫ＝６ＧＨｚ、ｇｍ＝１０ｍＳ、ＣＳ＝５０ｆＦ、ＣＩＭ＝４０ｆＦである。図１８からわかるように、イコライザ回路９００は、中心に対してゲインピークがマイナス側にシフトした周波数特性（複素フィルタ特性）を実現できる。
【０１６１】
また、周波数変換用のクロック生成回路９０３−１は高い周波数で動作するが、クロック生成回路９０３−２は低い周波数で動作するので、クロック生成回路９０３−２の設計は比較的容易となる。
【０１６２】
また、上記で説明した各実施の形態のイコライザ回路における、周波数変換のスイッチはシングルバランスやダブルバランスのミクサを用いてもよい。
【０１６３】
また、上記で説明した各実施の形態におけるイコライザ回路は、周波数変換とイコライザを行うものとして説明したが、４相の入力信号があれば、イコライザのみで使用しても良いし、周波数特性を変更してフィルタやイメージ除去ミクサとして使用してもよい。
【０１６４】
（実施の形態８）
本開示の実施の形態８について説明する。本実施の形態は、他の実施の形態１〜７と異なり、入力信号を周波数変換しない構成である。本実施の形態は、入力信号に対して、周波数変換をせずに、ＣＴ（Continuous Time）/ＤＴ（Discrete Time）ハイブリッド型の複素フィルタをかける構成である。つまり、本実施の形態に係るイコライザ回路は、入力された４相のベースバンド信号の周波数特性を補正し、補正された４相のベースバンド信号を出力する。
【０１６５】
図１９Ａは、実施の形態８に係るイコライザ回路１０００の構成の一例を示す図である。なお、図１９Ａに示すイコライザ回路１０００において、図１２（実施の形態４）に示したイコライザ回路６００と同様の構成については、同一の符番を付し、詳細な説明を省略する。図１９Ａに示すイコライザ回路１０００と、図１２（実施の形態４）に示したイコライザ回路６００との相違点は、イコライザ回路１０００が、ＩＱミクサ６０１の代わりに、電圧電流変換回路（ＴＡ）１００１−１〜１００１−４とサンプルキャパシタ１００２−１〜１００２−４を有する点である。
【０１６６】
例えば、ＴＡ１００１−１〜１００１−４は、それぞれ、図１９Ｂに示す理想的なＴＡの構成を有する。なお、電圧電流変換回路（ＴＡ）１００１−１〜１００１−４は、実装時には単一または複数のトランジスタによって構成されてもよい。
【０１６７】
ここで、イコライザ回路１０００の動作を説明する。位相が９０度ずつずれた４相の入力信号（電圧信号ＶＩＮ_Ｉ、ＶＩＮ_Ｑ、ＶＩＮ_ＩＢ、ＶＩＮ_ＱＢ）は、ＴＡ１００１−１〜１００１−４に入力され、電圧信号が電流信号に変換される。電流信号の電荷は、サンプルキャパシタ１００２−１〜１００２−４に蓄積される。相間接続部６０２−１〜６０２−４は、制御信号Ｓ１〜Ｓ４に基づいて、それぞれ接続される接続経路（端子Ｔ１〜Ｔ４）が重ならないように、端子Ｔ１〜Ｔ４に順番に接続する。これによって９０度ずつ位相の異なる信号が重み付けして合成されるため、イコライザ回路１０００は、複素フィルタ特性を実現できる。端子Ｔ１〜Ｔ４の電圧は、相間接続部６０２内の相間キャパシタ１０２２（図４Ｃ参照）が端子Ｔ１〜Ｔ４に接続されるときは、不連続に変化し、それ以外のときでは連続的に変化する。出力バッファ６０４−１〜６０４−４は、端子Ｔ１〜Ｔ４の電圧を定数倍して出力する。
【０１６８】
なお、相間接続部６０２の数は、図１９Ａでは４個であるが、これに限られない。相間接続部６０２の数は、１〜３個だけでも良いし、クロックの相数を増やす場合は５個以上接続してもよい。
【０１６９】
図２０に実施の形態８に係るイコライザ回路１０００の周波数特性のシミュレーション結果の一例を示す。シミュレーションにおいて、ＶＩＮ_Ｉと４相の入力信号との位相差は、それぞれ、ＶＩＮ_Ｉ：０°、ＶＩＮ_Ｑ：−９０°、ＶＩＮ_ＩＢ：−１８０°、ＶＩＮ_ＱＢ：−２７０°とした。図２０の横軸は出力周波数を示し、縦軸は、Ｇａｉｎを示す。図２０からわかるように、イコライザ回路１０００は、中心に対してゲインピークが、プラス側にシフトした周波数特性（複素フィルタ特性）を実現できる。このように、イコライザ回路１０００は、入力信号を周波数変換せずに、複素フィルタ特性を実現できる。
【０１７０】
なお、これまで示した実施の形態同様、クロックの入力順番を反転させることでゲインピークをプラス側にシフトすることができる。
【０１７１】
（実施の形態９）
実施の形態８では、図１９Ａに示したように、入力信号を周波数変換しない構成を有するイコライザ回路について説明した。実施の形態８に説明した入力信号を周波数変換しない構成は、他の実施の形態についても適用できる。本開示の実施の形態９は、図１４に示したイコライザ回路７００に対して、入力信号を周波数変換しない構成を適用した例について説明する。
【０１７２】
図２１は、実施の形態９に係るイコライザ回路１１００の構成の一例を示す図である。なお、図２１に示すイコライザ回路１１００において、図１４に示したイコライザ回路７００と同様の構成については、同一の符番を付し、詳細な説明を省略する。図１４に示したイコライザ回路７００との相違点は、イコライザ回路１１００が、ＩＱミクサ７０１の代わりに、ＴＡ１１０１−１〜ＴＡ１１０１−１２とサンプルキャパシタ１１０２−１〜１１０２−１２を有する点である。
【０１７３】
なお、ＴＡ１１０１およびサンプルキャパシタ１１０２における入力信号に対する動作は、実施の形態８にて示したＴＡ１００１およびサンプルキャパシタ１００２と同様であるので、詳細な説明は省略する。
【０１７４】
図２１のイコライザ回路１１００の構成は、図１９Ａに示したイコライザ回路１０００を複数接続したような構成となる。そのため、イコライザ回路１１００は、周波数変換をしない。また、図２１のイコライザ回路１１００の構成は、図１４に示したイコライザ回路７００と同様に、図１５に示したような周波数特性を実現することが可能となる(ただし、周波数変換をしないので、入出力の周波数は同じである)。
【０１７５】
なお、相間接続部の数や、相間接続部へ入力するクロックの順番は、図２１に示すものに限らず、任意に変更してよい。
【０１７６】
また上記で説明した各実施の形態におけるイコライザ回路は、補正したい周波数特性が時間的に変化するものであれば、回路の素子値、相間接続部の個数、クロックの入力順序、を時間的に変化させてもよい。
【０１７７】
＜本開示のまとめ＞
本開示の第１の態様に係るイコライザ回路は、
入力信号を変換することにより生成され、位相が順に９０度ずつ異なる、第１、第２、第３、及び第４の変換信号がそれぞれ入力される、第１、第２、第３、及び第４の接続経路に、一方の端子がそれぞれ接続する、第１、第２、第３、及び第４の相間スイッチと、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの他方の端子に接続する相間容量と、を有する１つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に９０度ずつ異なり、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの接続または開放を制御する、４相の制御信号を生成し、前記４相の制御信号を前記第１、前記第２、前記第３、及び前記第４の相間スイッチに出力する制御信号生成回路と、
前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、４相の出力信号を出力する第１、第２、第３、及び第４の出力バッファと、
を備え、
前記第１、前記第２、前記第３、及び前記第４の相間スイッチは、前記４相の制御信号に基づき、１／４周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順、または、降順である。
【０１７８】
本開示の第２の態様に係るイコライザ回路は、第１の態様に係るイコライザ回路において、
前記入力信号からの前記第１、前記第２、前記第３、及び前記第４の変換信号を生成する１つ以上の変換部をさらに備え、
前記１つ以上の変換部は、
前記入力信号を電流信号に変換する電圧電流変換回路と、
一方が前記電圧電流変換回路の出力側に接続し、他方が前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続する第１、第２、第３、及び第４のサンプルスイッチと、
一方が前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、他方が接地する第１、第２、第３、及び第４のサンプル容量と、
を有し、
前記第１、前記第２、前記第３、及び前記第４のサンプルスイッチは、前記４相の制御信号に基づき、１／４周期ずつ、前記第１、前記第２、前記第３、及び前記第４のサンプルスイッチの順で繰り返し接続される。
【０１７９】
本開示の第３の態様に係るイコライザ回路は、第１又は第２の態様に係るイコライザ回路において、
前記１つ以上の相間接続部は、前記第１、前記第２、前記第３、及び前記第４の接続経路に並列に接続し、
前記１つ以上の相間接続部のそれぞれにおける前記所定の順番は、互いに同じであり、
前記１つ以上の相間接続部のそれぞれが有する第１の相間スイッチは、互いに異なるタイミングで接続される。
【０１８０】
本開示の第４の態様に係るイコライザ回路は、第２の態様に係るイコライザ回路において、
前記１つ以上の変換部は、互いに並列に設けられ、
前記１つ以上の相間接続部が、前記１つ以上の変換部のそれぞれに接続し、
前記１つ以上の変換部に接続されたそれぞれの前記１つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第１、前記第２、前記第３、及び前記第４の接続経路のうち、前記１つ以上の変換部のそれぞれから出力された信号の位相が逆相の関係となる１つ以上の接続経路に接続し、前記１つ以上の変換部のそれぞれから出力された信号の差を出力する。
【０１８１】
本開示の第５の態様に係るイコライザ回路は、第２の態様に係るイコライザ回路において、
前記１つ以上の変換部は、互いに並列に設けられ、
前記１つ以上の相間接続部が、前記１つ以上の変換部のそれぞれに接続し、
前記１つ以上の変換部に接続されたそれぞれの前記１つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第１、前記第２、前記第３、及び前記第４の接続経路のうち、前記１つ以上の変換部のそれぞれから出力される信号の位相が同相の関係となる１つ以上の接続経路に接続し、前記１つ以上の変換部のそれぞれから出力された信号の和を出力する。
【０１８２】
本開示の第６の態様に係るイコライザ回路は、第４または第５の態様に係るイコライザ回路と、第３の態様に係るイコライザ回路とが並列に設けられる。
【０１８３】
本開示の第７の態様に係る受信装置は、
イコライザ回路と、
前記イコライザ回路から出力される信号をデジタル信号に変換するアナログ−デジタル変換部と、
前記デジタル信号の受信処理を行い、受信データを出力するデジタル受信処理部と、
を有し、
前記イコライザ回路は、
入力信号を変換することにより生成され、位相が順に９０度ずつ異なる、第１、第２、第３、及び第４の変換信号がそれぞれ入力される、第１、第２、第３、及び第４の接続経路に、一方の端子がそれぞれ接続する、第１、第２、第３、及び第４の相間スイッチと、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの他方の端子に接続する相間容量と、を有する１つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に９０度ずつ異なり、前記第１、前記第２、前記第３、及び前記第４の相間スイッチの接続または開放を制御する、４相の制御信号を生成し、前記４相の制御信号を前記第１、前記第２、前記第３、及び前記第４の相間スイッチに出力する制御信号生成回路と、
前記第１、前記第２、前記第３、及び前記第４の接続経路にそれぞれ接続し、４相の出力信号を出力する第１、第２、第３、及び第４の出力バッファと、
を備え、
前記第１、前記第２、前記第３、及び前記第４の相間スイッチは、前記４相の制御信号に基づき、１／４周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第Ｎ（Ｎは１から４のいずれかの整数）の相間スイッチから昇順、または、降順である。
【産業上の利用可能性】
【０１８４】
本開示は、無線通信装置における高周波信号およびベースバンド信号処理回路に有用であり、フィルタ処理、イコライザ処理または周波数変換処理に対して有用である。
【符号の説明】
【０１８５】
１０  受信装置
１１  アンテナ
１２  低雑音増幅器
１３  参照周波数発振部
１４、１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００  イコライザ回路
１５  Ａ／Ｄ変換処理部
１６  デジタル受信処理部
１０１、２０１、３０１、４０１、５０１、６０１、７０１  ＩＱミクサ
１０２、２０２、４０２、５０２、６０２、７０２、８０２  相間接続部
１０３、２０３、３０３、４０３、５０３、６０３、７０３、８０３、９０３−１、９０３−２  クロック生成回路
１０４、２０４、３０４、４０４、５０４、６０４、７０４、８０４  出力バッファ
３０２、１０２２、８０２２  相間キャパシタ
１００１、１１０１、１０１１、３０１１、８０１１  ＴＡ
１０１２、１０２１、３０１２、８０１２、８０２１  スイッチ
１００２、１０１３、１１０２、３０１３、８０１３  サンプルキャパシタ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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