(57)【要約】【課題】  レーダ装置の距離分解能向上のため、アナログ信号を広帯域化する場合、高速なＡ／Ｄ変換器を使用することにより、ディジタルデータのデータレートが非常に高速となり、ディジタル位相検波器の信号処理が間に合わないという問題がある。【解決手段】  アナログ信号をディジタルデータに変換するＡ／Ｄ変換器と、上記Ａ／Ｄ変換器にてＡ／Ｄ変換されたディジタルデータを並列化する直並列変換部と、上記直並列変換部にて並列化されたそれぞれのディジタルデータを位相検波する周波数変換および位相検波部と、上記周波数変換および位相検波部により位相検波された検波データを帯域制限する帯域制限フィルタを備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
アナログ信号をディジタルデータに変換するＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器にてＡ／Ｄ変換されたディジタルデータを並列化する直並列変換部と、
上記直並列変換部にて並列化されたそれぞれのディジタルデータを位相検波する周波数変換および位相検波部と、
上記周波数変換および位相検波部により位相検波された検波データを帯域制限する帯域制限フィルタと、
を備えたディジタル位相検波装置。
【請求項２】
上記Ａ／Ｄ変換器は、所定のサンプリングレートでＡ／Ｄ変換処理を行い、当該サンプリングレートの半分のデータレートで、２つの系統のそれぞれに対して、交互にディジタルデータを出力することを特徴とする請求項１記載のディジタル位相検波装置。
【請求項３】
上記直並列変換部は、パラメータとして与えられた並列数に応じたメモリを持ち、直列に入力されるデータを、経路を切り替えながら、各メモリに順に記録し、メモリから並列化したディジタルデータとして出力することを特徴とする請求項１記載のディジタル位相検波装置。
【請求項４】
上記周波数変換および位相検波部は、Ａ／Ｄ変換器におけるサンプリングレートＦｓと、入力されるアナログ信号の中心周波数との差をパラメータとして持ち、その値を利用して位相回転量を求め、位相検波することを特徴とする請求項３記載のディジタル位相検波装置。
【請求項５】
上記周波数変換および位相検波部における位相回転量をあらかじめ、メモリに記録しておき、位相検波時に読み出すことを特徴とする請求項４記載のディジタル位相検波装置。
【請求項６】
上記帯域制限フィルタは、入力データを複数のＦＩＲ(Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ)フィルタに分配し、それぞれのＦＩＲフィルタにおいて帯域制限を行い、経路選択部の選択したＦＩＲフィルタから所望の帯域幅の信号を出力することを特徴とする請求項１記載のディジタル位相検波装置。
【請求項７】
。
上記帯域制限フィルタは、入力データを多段接続された複数のＨＢＦ(Ｈａｌｆ Ｂａｎｄ Ｆｉｌｔｅｒ)に入力し、それぞれ１／２、１／４等と帯域制限を行い、経路選択部により選択したＨＢＦから所望の帯域幅の信号を出力することを特徴とする請求項１記載のディジタル位相検波装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レーダ装置に用いる、ディジタル位相検波装置に関する。
【背景技術】
【０００２】
レーダ装置には、アンテナから受信したアナログ信号をサンプリングし、位相を変えない信号と、位相を９０度ずらした信号に分離し、分離したそれぞれの信号を検波し、Ｉ信号とＱ信号を得るディジタル位相検波装置が設けられている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２２８２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
レーダ装置において、距離分解能を向上させるために、高速なＡ／Ｄ変換器を使用してアナログ信号を広帯域化する必要がある。この場合、ディジタルデータのデータレートが非常に高速となり、ディジタル位相検波器の信号処理が間に合わないという問題がある。
【０００５】
また、Ａ／Ｄ変換器のサンプリングレートＦｓとアナログ信号の中心周波数Ｆｉｎが、次の式１の関係を満たさない場合、入力信号の位相差が９０度となる点をサンプリングできず、Ｉ信号、Ｑ信号を検波することができない。
【０００６】
【数１】
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【０００７】
式１の関係を守るために、アナログ回路の設計に制約を生じ、また構成が複雑になるという問題があった。
【０００８】
この発明は係る課題を解決するためになされたものであって、広帯域なアナログ信号をディジタル位相検波する際に、アナログ回路の設計上の制約を緩和することを目的とする。
【課題を解決するための手段】
【０００９】
この発明によるディジタル位相検波装置は、アナログ信号をディジタルデータに変換するＡ／Ｄ変換器と、上記Ａ／Ｄ変換器にてＡ／Ｄ変換されたディジタルデータを並列化する直並列変換部と、上記直並列変換部にて並列化されたそれぞれのディジタルデータを位相検波する周波数変換および位相検波部と、上記周波数変換および位相検波部により位相検波された検波データを帯域制限する帯域制限フィルタを備えたものである。
【発明の効果】
【００１０】
この発明によれば、アナログ信号を広帯域にディジタルデータに変換し、かつアナログ回路の設計変更に対しても柔軟に対応可能なディジタル位相検波装置を構成することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１によるディジタル位相検波装置の構成を例示するブロック図である。
【図２】実施の形態１によるＡ／Ｄ変換器の動作例を示す図である。
【図３】実施の形態１によるディジタル位相検波器の構成を例示するブロック図である。
【図４】実施の形態１による直並列変換部の構成を例示するブロック図である。
【図５】実施の形態１による直並列変換部の動作を例示する図である。
【図６】実施の形態１による中心周波数の違いによる位相回転の違いを例示する図である。
【図７】実施の形態１による帯域制限フィルタの構成を例示するブロック図である。
【図８】実施の形態２によるディジタル位相検波器の構成を例示するブロック図である。
【図９】実施の形態２による帯域制限フィルタの構成を例示するブロック図である。
【発明を実施するための形態】
【００１２】
以下、この発明に係る実施の形態について図面を用いて説明する。なお図中、同一または同等の部分には同一の符号を付す。
【００１３】
実施の形態１．
図１は、この発明に係る実施の形態１によるディジタル位相検波装置１の構成を例示するブロック図である。ディジタル位相検波装置１は、外部のアンテナ装置と目標検出装置に接続されて、レーダ装置を構成する。ディジタル位相検波装置１は、Ａ／Ｄ変換器２と、ディジタル位相検波器３を備える。Ａ／Ｄ変換器２は、外部のアンテナ装置の受信機にて受信したアナログ信号が入力され、入力されたアナログ信号をサンプリングし、ディジタル信号を生成する。ディジタル位相検波器３は、Ａ／Ｄ変換器２のディジタル信号を、位相を変えない信号と、位相を９０度ずらした信号に分離する。また、ディジタル位相検波器３は、分離したそれぞれの信号を検波し、Ｉ信号とＱ信号を得て、Ｉ信号とＱ信号を外部の目標検出装置に出力する。
【００１４】
図２は、実施の形態１によるＡ／Ｄ変換器２の動作例を示す図である。Ａ／Ｄ変換器２は、サンプリング周波数Ｆｓでアナログ信号をサンプリングする。また、Ｆｓ／２のデータレートでＡ系統、Ｂ系統の２つの出力系統に対して、Ａ／Ｄ変換データを交互に出力する。例えば図２において、周波数Ｆｓに対応し、１周期のアナログ信号について４回のサンプリングを行い、サンプリング点２〜５を得る。また、１周期のアナログ信号について、周波数Ｆｓ／２に対応し、半周期毎にディジタル信号におけるＡ系統のディジタルデータを出力するとともに、Ａ系統のデータ出力から１／４周期ずらした半周期毎にディジタル信号におけるＢ系統のディジタルデータを出力する。
【００１５】
図３は、実施の形態１における、ディジタル位相検波器３の構成例を示すブロック図である。ディジタル位相検波器３は、Ａ系統の直並列変換部４、Ｂ系統の直並列変換部４、周波数変換及び位相検波部５、帯域制限フィルタ６Ａを備える。
【００１６】
Ａ系統の直並列変換部４およびＢ系統の直並列変換部４は、Ａ／Ｄ変換器２から出力されたＡ／Ｄ変換データであるＡ系統のディジタルデータとＢ系統のディジタルデータをそれぞれ受信する。その際、連続で送られてくる複数のデータをシリアルパラレル変換して並列化し、データレートを周波数変換及び位相検波部５で処理可能な速度まで低下させて、並列化Ａ／Ｄ変換データをそれぞれ出力する。
【００１７】
図４はＡ系統およびＢ系統の各直並列変換部４の構成例を示すブロック図である。図４において、直並列変換部４は、経路選択部７と複数のメモリ８から構成される。経路選択部７は外部から入力される経路選択信号を受けて、入力されるＡ／Ｄ変換データの出力先のメモリ８を選択する。メモリ８の数はＡ／Ｄ変換器２の出力データレートと周波数変換及び位相検波部５の処理速度により決定される。
【００１８】
経路選択信号は、例えばカウンタのカウント値である。Ａ系統およびＢ系統の各直並列変換部４は、それぞれＡ／Ｄ変換データの入力数をカウントし、カウント値に基づいて出力先のメモリ８を選択し、入力されるＡ／Ｄ変換データを格納する。各メモリ８は、入力されるＡ／Ｄ変換データを格納し、並列化Ａ／Ｄ変換データとしてそれぞれ出力する。
【００１９】
図５はメモリ８の数を３個とし、経路選択信号をＡ／Ｄ変換データの入力数のカウンタ値として構成した場合の動作例を示す図である。図５において、Ａ／Ｄ変換データは、１番目から８番目のデータが順次出力する。また、経路選択信号（カウンタ値）は、値１から値３がＡ／Ｄ変換器２の出力データレートで順次出力され、値３の出力後に再び値１が出力される。メモリ１は、値１の出力時に、Ａ／Ｄ変換データ１としてＡ／Ｄ変換データの１番目を格納し、値３の出力時までにＡ／Ｄ変換データ１を並列化Ａ／Ｄ変換データとして出力する。メモリ２は、値２の出力時に、Ａ／Ｄ変換データ２としてＡ／Ｄ変換データの２番目を格納し、値１の出力時までにＡ／Ｄ変換データ２を並列化Ａ／Ｄ変換データとして出力する。メモリ３は、値３の出力時に、Ａ／Ｄ変換データ３としてＡ／Ｄ変換データの３番目を格納し、値２の出力時までにＡ／Ｄ変換データ３を並列化Ａ／Ｄ変換データとして出力する。その後、メモリ１は、値１の出力時に、再びＡ／Ｄ変換データ４としてＡ／Ｄ変換データの４番目を格納し、値３の出力時までにＡ／Ｄ変換データ４を並列化Ａ／Ｄ変換データとして出力する。以下、同様にしてＡ／Ｄ変換データ５、６、７，８が並列化Ａ／Ｄ変換データとして出力される。すなわち、図５の場合、メモリ８から出力される並列化Ａ／Ｄ変換データの出力レートは、Ａ／Ｄ変換データの出力レートの１／３となる。
【００２０】
周波数変換及び位相検波部５は、直並列変換部４で並列化されたＡ系統およびＢ系統の並列化Ａ／Ｄ変換データを受け、それぞれの系列ごとに位相検波する。周波数変換及び位相検波部５は、Ａ系統およびＢ系統のそれぞれの各並列化Ａ／Ｄ変換データの各位相偏差量を複素乗算し、Ｉ信号に相当する検波データＩとＱ信号に相当する検波データＱをそれぞれ出力する。位相偏差量を求める際に、入力アナログ信号の中心周波数からの差をパラメータとした値として予め設定し、当該パラメータに基づいて位相回転量を求める。これにより、式１の関係によらずに位相検波して、検波データＩ、検波データＱを得ることが可能となり、回路規模の増大を防ぐことが可能となる。なお、このパラメータをメモリに記録しておき、位相検波時に読み出すようにしても良い。
【００２１】
また、Ａ／Ｄ変換器２のサンプリングレートＦｓが入力アナログ信号の中心周波数の４倍である場合に限り、位相偏差量は、９０度となる。
【００２２】
図６は位相回転の様子を示した図であって、（ａ）は入力アナログ信号の中心周波数がサンプリングレートＦｓの１／４である場合を表し、（ｂ）は入力アナログ信号の中心周波数からの差が、サンプリングレートＦｓの１／４から＋５％のずれとなった場合を表している。図６（ｂ）において、入力アナログ信号の中心周波数からの差として＋５％のずれに相当する値を予めパラメータとしてメモリに記憶しておくことで、位相検波時に当該＋５％のずれを補正するように位相回転量を求め、当該位相回転量を使って位相検波することができる。
【００２３】
図７は帯域制限フィルタ６Ａの構成例を示すブロック図である。帯域制限フィルタ６Ａは、ディジタルフィルタにより、周波数変換及び位相検波部５から入力する各検波データＩと検波データＱの帯域幅を、後段の目標検出装置の信号処理回路等で使用する帯域幅まで低下させる帯域制限を行い、出力ディジタルデータとして出力する。
【００２４】
ディジタルフィルタであるＦＩＲ(Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ)フィルタ９は、出力ディジタルデータに要求される帯域幅毎に設けられ、検波データＩと検波データＱはそれぞれのＦＩＲフィルタ９に入力される。ＦＩＲフィルタ９の出力は経路選択部１０に入力され、外部から入力される経路選択信号により所望の帯域幅に応じたＦＩＲフィルタの出力が選択されて、出力ディジタルデータ（Ｉｃｈ）と出力ディジタルデータ（Ｑｃｈ）として出力される。なお、ＦＩＲフィルタ９はＩｃｈ用とＱｃｈ用に各々設けられる。
【００２５】
以上説明した通り、実施の形態１によるディジタル位相検波装置は、アナログ信号をディジタルデータに変換するＡ／Ｄ変換器２と、上記Ａ／Ｄ変換器２にてＡ／Ｄ変換されたディジタルデータを並列化する直並列変換部４と、上記直並列変換部４にて並列化されたそれぞれのディジタルデータを位相検波する周波数変換および位相検波部５と、上記周波数変換および位相検波部５により位相検波された検波データを帯域制限する帯域制限フィルタ６Ａを備えたことを特徴とする。上記Ａ／Ｄ変換器２は、サンプリングレートＦｓでＡ／Ｄ変換処理を行い、Ｆｓ／２のデータレートで、２つの系統Ａ、Ｂのそれぞれに対して、交互にディジタルデータを出力する。また、上記直並列変換部４は、パラメータとして与えられた並列数に応じたメモリを持ち、直列に入力されるデータを、経路を切り替えながら、各メモリに順に記録し、メモリから並列化したディジタルデータとして出力する。また、上記帯域制限フィルタ６Ａは、入力データを複数のＦＩＲフィルタ９に分配し、それぞれのＦＩＲフィルタ９において帯域制限を行い、経路選択部１０の選択したＦＩＲフィルタ９から所望の帯域幅の信号を出力する。
【００２６】
この構成によって実施の形態１によるディジタル位相検波装置は、レーダ装置において距離分解能を向上するために、アナログ信号を広帯域にディジタルデータに変換し、かつアナログ回路の設計変更に対しても柔軟に対応可能なディジタル位相検波装置を構成することができる。また、アナログ回路の設計上の制約を緩和し、その構成をより簡素化することができる。
【００２７】
また、上記周波数変換および位相検波部５は、Ａ／Ｄ変換器２におけるサンプリングレートＦｓと、入力されるアナログ信号の中心周波数との差を予めパラメータとして持ち、その値を利用して位相回転量を求め、位相検波する。また、上記周波数変換および位相検波部５における位相回転量をあらかじめ、メモリに記録しておき、位相検波時に読み出すようにする。
【００２８】
この構成によって実施の形態１によるディジタル位相検波装置は、Ａ／Ｄ変換器のサンプリングレートＦｓとアナログ信号の中心周波数Ｆｉｎが式１の関係を満たさない場合であっても、予め差のパラメータを持つことにより、乗算器の増加量を押えつつ、検波することが可能となる。
【００２９】
実施の形態２．
図８は実施の形態２における、ディジタル位相検波器３の構成例を示すブロック図である。図８において、図３と同一の符号は、同一または同等の部分を表す。図８において、検波データＩと検波データＱは帯域制限フィルタ６Ｂに入力される。その他の構成は図３と同様である。
【００３０】
図９は帯域制限フィルタ６Ｂの構成例を示すブロック図である。帯域制限フィルタ６Ｂは帯域制限フィルタ６Ａと同様、検波データの帯域幅を、後段の信号処理回路等で使用する帯域幅まで低下させ、出力ディジタルデータとして出力する目的で設ける。
【００３１】
ＨＢＦ(Ｈａｌｆ Ｂａｎｄ Ｆｉｌｔｅｒ)１１は、入力ディジタル信号の帯域幅を半分にして出力するフィルタであって、これを多段接続することで、帯域幅を１／２、１／４、１／８、…と変化させることができる。ＨＢＦの出力は経路選択部１０に入力され、経路選択信号により所望の帯域幅に応じたＨＢＦの出力が選択され、出力ディジタルデータとして出力される。
【００３２】
なお、ＨＢＦ１１はＩｃｈ用とＱｃｈ用に各々設けられる。経路選択部１０の動作は図３と同様である。ＨＢＦ１１はタップ係数の約半分が０であるという性質があり、さらに、多段接続することで後段になる程タップ数は削減されるため、実施の形態１と比較して乗算器の必要数量は少なくなる。
【００３３】
以上説明した通り、実施の形態２に係るディジタル位相検波装置によれば、ディジタル位相検波器３を帯域制限フィルタ６Ｂにより構成し、帯域制限フィルタ６Ｂは、入力データを多段接続された複数のＨＢＦ(Ｈａｌｆ Ｂａｎｄ Ｆｉｌｔｅｒ)１１に入力し、それぞれ１／２、１／４等と帯域制限を行い、経路選択部１０により選択したＨＢＦ１１から所望の帯域幅の信号を出力する。
【００３４】
この構成によって実施の形態２によるディジタル位相検波装置は、帯域制限を行う回路の構成を、実施の形態１に比べてより簡易化することができる。
【００３５】
なお、この発明に係る実施の形態は、上述の実施の形態１、２で示した例に必ずしも限られたものではない。
【符号の説明】
【００３６】
１  ディジタル位相検波装置、２  Ａ／Ｄ変換器、３  ディジタル位相検波器、４  直並列変換部、５  周波数変換および位相検波部、６Ａ  帯域制限フィルタ、６Ｂ  帯域制限フィルタ、７  経路選択部、８  メモリ、９  ＦＩＲフィルタ、１０  経路選択部、１１  ＨＢＦ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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