(57)【要約】【課題】より低コストな構成で機能の変更に対応できるデジタル処理回路を提供する。【解決手段】デジタル処理回路５は、積算器２５，加算器２６等の演算器，レジスタ１０〜４１，セレクタ２１〜３２等の複数のリソースと、ＲＡＭ９及びカウンタ１１を備える。セレクタ２１〜３２は複数の演算器とレジスタとの間のデータパスを切替える。また、セレクタ２１は、入力端子の１つに入力データＩＮが与えられ、レジスタ２４に入力するためのデータパスを形成する。レジスタ３０は演算処理されたデータを外部に出力するために使用される。ＲＡＭ９に記憶された制御データは、クロック信号ＣＬＫに応じてカウンタ１１が出力するアドレスに従い周期的に読み出される。制御データはレジスタ２４等のイネーブル状態を制御すると共に、セレクタ２１等による信号経路の切替えを制御する。これにより入力されるデータＩＮを複数の演算器の少なくとも一部で演算パラメータにより演算し、複数のレジスタの少なくとも一部の間で転送させて演算処理を行う。【選択図】図１
2017224936.tif 000002
【特許請求の範囲】
【請求項１】
複数の演算器（２５，２６）と、
複数のレジスタ（２４，２８，３０，３３〜４１，３３）と、
複数のセレクタ（２１，２３，２７，３２）と、
制御用メモリ（９，５７）と、
この制御用メモリに記憶された制御データを、入力されるクロック信号により周期的に読み出して出力させるためのアドレスカウンタ（１１，１０２）とを備え、
前記セレクタの１つ（２１）は、入力端子の１つに外部より入力データが与えられて、前記入力データを前記複数のレジスタの１つ（２４）に入力するためのデータパスを形成し、
前記セレクタの他の１つ（２３）は、入力される複数の演算パラメータを切り替えて前記複数の演算器の何れかに入力するためのデータパスを形成するもので、
その他のセレクタ（２７，３２）は、前記複数の演算器と前記複数のレジスタとの間のデータパスを切替えるために使用され、
前記複数のレジスタの１つ（３０）は、演算処理されたデータを外部に出力するものであり、
前記制御用メモリより出力される制御データに応じて前記複数のレジスタのイネーブル状態を制御すると共に、前記複数のセレクタによる信号経路の切替えを制御することで、
前記入力データを前記複数の演算器の少なくとも一部において前記演算パラメータにより演算し、前記複数のレジスタの少なくとも一部の間で転送させて前記演算処理を行うデジタル処理回路。
【請求項２】
前記アドレスカウンタ（１０２）は、カウント周期が変更設定可能である請求項１記載のデジタル処理回路。
【請求項３】
前記演算器として、少なくとも積算器（２５）及び加算器（２６）を備え、
前記複数のレジスタの一部は、直接シリアルに接続された直列レジスタ群（３４及び３５，３６及び３７，３８及び３９，４０及び４１）を構成して、イネーブル状態になることでシフトレジスタとして動作し、
前記セレクタの１つを経由した共通の入力データパスに対して、前記直列レジスタ群が複数並列に接続されて直並列レジスタ群（４２）を構成しており、
前記の直並列レジスタ群の少なくとも一部の出力データパスは、前記セレクタの他の１つにそれぞれ接続されており、前記演算処理により２次以上のデジタルフィルタを実現する請求項１又は２記載のデジタル処理回路。
【請求項４】
前記演算器として、少なくとも積算器（７８），加算器（８１）及び減算器（８０）を備え、
前記複数のレジスタの一部（８６〜９０）は、前記セレクタの１つ（８２）を経由した共通の入力データパスに並列に接続されて並列レジスタ群（９１）を構成しており、
前記の並列レジスタ群の各出力データパスは、前記セレクタの他の１つ（７４）にそれぞれ接続されており、前記演算処理によりＰＩＤ演算を実現する請求項１又は２記載のデジタル処理回路。
【請求項５】
不揮発性メモリ（５７）を備え、
前記制御用メモリは揮発性メモリ（５８）であり、
制御用メモリに記憶されるデータは、予め前記不揮発性メモリに記憶されており、初期設定処理において、前記不揮発性メモリから前記制御用メモリに転送される請求項１から４の何れか一項に記載のデジタル処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実行する演算処理を変更可能なデジタル処理回路に関する。
【背景技術】
【０００２】
例えば車両を制御するために搭載されるＬＳＩ（Large Scale Integrated circuit）は、エンジン制御用やボデー制御用などの用途に応じて、電源やドライバ，デジタル処理回路等を組み合わせることでＡＳＩＣ（Application Specific IC）として構成される。これらのうち、デジタル処理回路については、車種ごとに要求される仕様に応じて処理内容をある程度変更できるようにゲートアレイで構成されている。
【０００３】
ＡＳＩＣ３は、
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１２４７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲートアレイの機能を変更するには、配線層のガラスマスクを修正する必要がある。近年は、回路の微細化により配線層が４層以上となることも多く、それに伴い修正すべきマスクの数も増えているため、ＡＳＩＣの開発費用が増大していた。このような機能の変更にＦＰＧＡを用いて対応することも考えられるが。車両の種類とそれぞれの量算数との関係から、必ずしもコストメリットが得られるとは限らない。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、より低コストな構成で機能の変更に対応できるデジタル処理回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のデジタル処理回路によれば、それぞれ複数の演算器，レジスタ，セレクタと、制御用メモリ及びアドレスカウンタとを備える。セレクタの１つは、入力端子の１つに外部より入力データが与えられ、その入力データを複数のレジスタの１つに入力するためのデータパスを形成する。また、セレクタの他の１つは、入力される複数の演算パラメータを切り替えて複数の演算器の何れかに入力するためのデータパスを形成し、その他のセレクタは、複数の演算器と複数のレジスタとの間のデータパスを切替える作用をなす。また、レジスタの１つは、演算処理されたデータを外部に出力するために使用される。
【０００８】
制御用メモリに記憶された制御データは、クロック信号に応じてアドレスカウンタが出力するアドレスに従い周期的に読み出される。そして、制御用メモリより出力された制御データは、複数のレジスタのイネーブル状態を制御すると共に、複数のセレクタによる信号経路の切替えを制御する。これにより、入力されるデータを複数の演算器の少なくとも一部において演算パラメータにより演算し、複数のレジスタの少なくとも一部の間で転送させて演算処理を行う。
【０００９】
このように構成すれば、予め用意されている複数の演算器，レジスタ，セレクタの間を接続するデータパスを、制御用メモリより周期的に出力される制御データによりダイナミックに設定できる。また、各レジスタがデータを格納するタイミングも制御できるので、これらの組み合わせにより、実行される演算の内容を変更できる。したがって、ある程度の汎用性を有するデジタル処理回路を低コストで構成できる。
【００１０】
請求項２記載のデジタル処理回路によれば、アドレスカウンタのカウント周期を変更設定可能とするので、実行される演算の内容に応じて制御周期を変更できる。これにより、各演算を効率的に実行できる。
【００１１】
請求項３記載のデジタル処理回路によれば、演算器として、少なくとも積算器及び加算器を備え、複数のレジスタの一部で直接シリアルに接続された直列レジスタ群を構成する。これらは、イネーブル状態になることでシフトレジスタとして動作する。また、セレクタの１つを経由した共通の入力データパスに対して、直列レジスタ群を複数並列に接続することで直並列レジスタ群を構成し、直並列レジスタ群の少なくとも一部の出力データパスをセレクタの他の１つにそれぞれ接続することで、２次以上のデジタルフィルタ演算を実現できる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態であり、デジタル処理回路におけるデジタル処理部の構成を示す図
【図２】デジタル処理回路の構成を示す図
【図３】デジタル処理システムの構成を示す図
【図４】４次ＩＩＲフィルタの構成を示す図
【図５】デジタル処理部の制御データの出力タイミングを示す図
【図６】デジタル処理部における各レジスタに格納されるデータの遷移図
【図７】デジタル処理システムの処理フェイズを示す図
【図８】第２実施形態であり、２次ＩＩＲフィルタの構成を示す図
【図９】デジタル処理部の制御データの出力タイミングを示す図
【図１０】デジタル処理部における各レジスタに格納されるデータの遷移図
【図１１】第３実施形態であり、デジタル処理システムの構成を示す図
【図１２】デジタル処理システムの処理フェイズを示す図
【図１３】デジタル処理回路におけるデジタル処理部の構成を示す図
【図１４】ＰＩＤ演算回路の構成を示す図
【図１５】デジタル処理部の制御データの出力タイミングを示す図
【図１６】デジタル処理部における各レジスタに格納されるデータの遷移図
【図１７】第４実施形態であり、Ｉ−ＰＩＤ演算回路の構成を示す図
【図１８】Ｉ−ＰＩＤ演算に対応するデジタル処理部の制御データの出力タイミングを示す図
【図１９】デジタル処理部における各レジスタに格納されるデータの遷移図
【図２０】第５実施形態であり、デジタル処理回路の構成を示す図
【図２１】第６実施形態であり、デジタル処理回路の構成を示す図
【発明を実施するための形態】
【００１３】
（第１実施形態）
図３に示すように、本実施形態のデジタル処理システム１は、マイクロコンピュータ２とＡＳＩＣ３とで構成されている。ＡＳＩＣ３は、Ａ／Ｄコンバータ４，デジタル処理回路５，判定回路６，通信回路７及び発振回路８等を備えている。Ａ／Ｄコンバータ４は、例えばＡ／ＦセンサやＮＯｘセンサ等から入力されるセンサ信号をＡ／Ｄ変換し、変換したデータをデジタル処理回路５に出力する。
【００１４】
デジタル処理回路５はＲＡＭ９を有するゲートアレイで構成されており、後述するように、ＲＡＭ９に記憶されたデータに応じてデータ処理機能が変更可能となっている。本システムでは、例えばデジタルフィルタとして機能する。パラメータレジスタ１０は、上記のデータ処理機能を実現するための演算パラメータをデジタル処理回路５に付与する。
【００１５】
マイコン２は、通信回路７を介してＲＡＭ９及びパラメータレジスタ１０にデータを設定することで、デジタル処理回路５をデジタルフィルタとして機能させる。すると、デジタル処理回路５は、Ａ／Ｄコンバータ４より入力されるセンサデータをフィルタリングして判定回路６に出力する。判定回路６は、入力されたセンサデータを例えば閾値と比較して判定を行い、判定結果を通信回路７に出力する。通信回路７は、入力された判定結果をマイコン２に送信する。発振回路８は、ＡＳＩＣ３内部の各構成にクロック信号ＣＬＫを供給する。
【００１６】
図２に示すように、デジタル処理回路５は、アドレス設定用カウンタ１１及びデジタル処理部１２を備えている。カウンタ１１は、カウント値としてＲＡＭ９に読み出しアドレスを付与するもので、入力されるクロック信号ＣＬＫに応じてカウント値を、一定周期で循環的に変化させる。デジタル処理部１２は、上述した演算パラメータとＲＡＭ９より読み出されたデータである制御信号とに応じてデータ処理を行う。尚、図中に示すＲＡＭ９のデータは一例としてのランダムな値である。
【００１７】
図１に示すように、デジタル処理部１２のセレクタ２１は、８つの入力端子のうち何れか１つを選択するもので、その入力端子の１つには、Ａ／Ｄコンバータ４より入力されるデータＩＮがデータ拡張部２２で拡張されて、データｖｉｎとなって入力される。また、セレクタ２３は、１１の入力端子のうち何れか１つを選択するもので、各入力端子には、パラメータレジスタ１０に格納された各演算パラメータが入力される。
【００１８】
尚、図中に示す１１の演算パラメータｓ１〜ｓ３，−ａ２１，−ａ２２、−ａ３１，−ａ３２，ｂ２１，ｂ２２，ｂ３１，ｂ３２は、後述するように、デジタル処理部１２により４次のＩＩＲ（Infinite Impulse Response）フィルタを実現する場合の演算パラメータである。
【００１９】
セレクタ２１の出力端子はレジスタ２４の入力端子に接続されており、レジスタ２４の出力端子は積算器２５の入力端子の一方に接続されている。積算器２５の入力端子の他方は、セレクタ２３の出力端子に接続されている。積算器２５の出力端子は、加算器２６の入力端子の一方に接続されており、加算器２６の出力端子は、セレクタ２７の入力端子の一方に接続されている。セレクタ２７の入力端子の他方には、データ値「０」が付与されている。
【００２０】
セレクタ２７の出力端子は、レジスタ２８の入力端子に接続されており、レジスタ２８の出力端子は加算器２６の入力端子の他方に接続されている。また、レジスタ２８の出力端子は、データまるめ部２９を介してレジスタ３０の入力端子に接続されている。加算器２６の出力端子は、データまるめ部３１を介して、セレクタ２１及び３２の入力端子の１つ、並びにレジスタ３３の入力端子に接続されている。レジスタ３３の出力端子は、セレクタ３２の入力端子の他の１つに接続されている。
【００２１】
セレクタ３２の出力側には、８個のレジスタ３４〜４１からなる直並列レジスタ群４２が配置されている。レジスタ３４及び３５，３６及び３７，３８及び３９，４０及び４１はそれぞれ直列に接続されてシフトレジスタを構成している。セレクタ３２の出力端子は、レジスタ３４，３６，３８及び４０の入力端子に共通に接続されている。レジスタ３５，３６及び３７，３９〜４１の出力端子は、セレクタ２１の入力端子にそれぞれ接続されている。
【００２２】
ＲＡＭ９は、カウンタ１１より入力されるアドレスに応じて１７ビットの制御データを出力する。これらの制御データは、以下の制御に使用される。
ｙ０〜ｙ７：レジスタ２４，２８，３４〜４１，３３，３０のイネーブル信号
ｒ０，ｒ１：セレクタ２７，３２の選択信号
ｘ０〜ｘ２：セレクタ２１の選択信号
ｋ０〜ｋ３：セレクタ２２の選択信号
次に、本実施形態の作用について説明する。本実施形態では前述したように、デジタル処理部１２によって図４に示す４次ＩＩＲフィルタを実現する。尚、図４において「ｒ」に丸数字を付した符号は、図１中の各レジスタ３４〜３０に付した丸数字に対応している。４次ＩＩＲフィルタを実現するための制御周期は、図５及び図６に示すように２５クロックである。
【００２３】
図７に示すように、デジタル処理システム１全体の動作としては、以下の処理フェイズ（１）〜（４）となる。
＜フェイズ（１）＞
マイコン２が、ＡＳＩＣ３に対して演算パラメータｓ１〜ｓ３，…，ｂ３２を送信し、パラメータレジスタ１０に設定する。また、デジタル処理回路５のＲＡＭ９に、デジタル処理部１２の制御データを書き込んで設定する。
【００２４】
＜フェイズ（２）＞
ＡＳＩＣ３は、Ａ／Ｄコンバータ４によりセンサ信号のＡ／Ｄ変換を開始し、デジタル処理回路５がデジタルフィルタとして機能することでフィルタ処理を行う。
【００２５】
＜フェイズ（３）＞
デジタル処理回路５でフィルタ処理されたセンサデータを判定回路６が取り込んで判定処理を行う。
【００２６】
＜フェイズ（４）＞
判定回路６の判定結果を、通信回路７を介してマイコン２に送信する。以上の処理フェイズ（１）〜（４）を繰り返し実行する。
【００２７】
次に、デジタル処理回路５の動作について説明する。ＲＡＭ９には、各クロック周期に対応して図５に示すように読み出される制御データがマイコン２によって、例えばＲＡＭ９のアドレス「０」〜「２４」に書き込まれている。カウンタ１１は、カウント値「０」〜「２４」をＲＡＭ９の読み出しアドレスとして循環的に出力する。また、４次ＩＩＲフィルタにおいてｚ変換を行う部分ｚ１１，ｚ１２，ｚ２１，ｚ２２，ｚ３１，ｚ３２，ｚ４１，ｚ４２は、レジスタ群４２の各レジスタ３４（１）〜４１（８）で実現される。また、クロック周波数は例えば１２．５ＭＨｚ，入力データのサンプリング周波数は５００ｋＨｚを想定している。
【００２８】
ＲＡＭ９の制御データが図５に示すように読み出されることで、各レジスタ３４（１）〜３０（１２）のレジスタ値は図６に示すように変化する。これは、図４に示す４次ＩＩＲフィルタを実現する演算に対応している。尚、図６中に「’」を付して示すデータは、データまるめ部２９又は３１において「まるめ」処理されたものを示す。
【００２９】
例えば、図５及び図６に示す「時間１」では、セレクタ２１に与える制御データｘの値が３ビットで「７」を示すので、セレクタ２１は入力データＩＮに対応する入力端子を選択してレジスタ２４（９）に入力する。また、制御データｒ０，ｙ０，ｙ１が何れも「１」であるから、次の「時間２」では、レジスタ２４（９）にはデータｖｉｎが格納され、レジスタ２８（１０）にはデータ「０」が格納されてクリアされる。
【００３０】
セレクタ２３に与える制御データｋの値は「時間３」まで４ビットで「０」を示すので、セレクタ２３は演算パラメータｓ１に対応する入力端子を選択して積算器２５に入力する。また「時間３」では、制御データｘの値が「１」を示すので、セレクタ２１はレジスタ３５（２）：ｚ２１に対応する入力端子を選択してレジスタ２４（９）に入力する。
【００３１】
次の「時間４」では、レジスタ２４（９）に「ｚ２１」が格納され、レジスタ２８（１０）には「ｓ１＊ｖｉｎ」が格納される。また、前記積算結果「ｓ１＊ｖｉｎ」がデータまるめ部３１でまるめ処理された「ｓ１＊ｖｉｎ’」がレジスタ３３（１１）に格納される。「時間４」以降に、制御データｋの値は「１」〜「１０」に順次インクリメントされる。これに従い、セレクタ２３では演算パラメータｂ３１，ｂ２１，−ａ３１，…が順次選択されて演算に使用される。以上のようにして、図４に示す４次ＩＩＲフィルタを実現するための演算が、デジタル処理部１２において順次実行される。
【００３２】
以上のように本実施形態によれば、デジタル処理回路５は、積算器２５，加算器２６等の演算器，レジスタ１０，２４，２８，３０，３３〜４１，セレクタ２１，２３，２７，３２等の複数のリソースと、ＲＡＭ９及びアドレス設定用カウンタ１１を備える。セレクタ２１には、入力端子の１つに外部より入力データｖｉｎが与えられ、その入力データｖｉｎをレジスタ２４に入力するためのデータパスを形成する。
【００３３】
セレクタ２３は、入力される複数の演算パラメータを切り替えて積算器２５に入力するためのデータパスを形成し、セレクタ２７は加算器２６とレジスタ２８との間のデータパスを切替え、セレクタ３２は加算器２６，レジスタ３３と直並列レジスタ群４２との間のデータパスを切替える。また、レジスタ３０は、演算処理されたデータを外部に出力するために使用される。
【００３４】
ＲＡＭ９に記憶された制御データは、クロック信号ＣＬＫに応じてアドレス設定用カウンタ１１が出力するアドレスに従い周期的に読み出される。そして、前記制御データは、レジスタ２４等のイネーブル状態を制御すると共に、セレクタ２１等による信号経路の切替えを制御する。これにより、入力されるデータＩＮを複数の演算器の少なくとも一部において演算パラメータにより演算し、複数のレジスタの少なくとも一部の間で転送させて演算処理を行う。
【００３５】
このように構成すれば、予め用意されている複数のリソースの間を接続するデータパスを、ＲＡＭ９より周期的に出力される制御データによりダイナミックに設定できる。また、レジスタ２４等がデータを格納するタイミングも制御できるので、これらの組み合わせにより実行される演算の内容を変更できる。したがって、ある程度の汎用性を有するデジタル処理回路５を低コストで構成できる。そして、直並列レジスタ群４２を備え、これらからの一部の出力データパスをセレクタ２１の入力端子にそれぞれ接続することで、４次ＩＩＲフィルタ演算を実現できる。
【００３６】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態は、第１実施形態のデジタル処理回路５を用いて、図８に示す２次ＩＩＲフィルタを実現する。この場合、直並列レジスタ群４２については、レジスタ３６（３）及び３７（４）のみを使用する。また、制御周期は、図９及び図１０に示すように１５クロックとなるので、カウンタ１１は、カウント値「０」〜「１４」を循環的に出力する。制御データは第１実施形態と同様に１７ビットであり、演算パラメータは、ｓ１，ｓ２，−ａ２１，−ａ３１，ｂ２１，ｂ３１の６ビットである。
【００３７】
（第３実施形態）
図１１に示す第３実施形態のデジタル処理システム５１はスイッチング電源装置を構成しており、ＡＳＩＣ５２はスイッチング電源装置の制御回路を構成している。ＡＳＩＣ５２はＡＳＩＣ３と同様に、デジタル処理回路５３，パラメータレジスタ５４，発振回路５５，Ａ／Ｄコンバータ５６等を備えている。デジタル処理回路５３は、ＲＡＭ９と同様に制御データが記憶されるＲＡＭ５７を有しているが、パラメータレジスタ５４及びＲＡＭ５７には、予め不揮発性のフラッシュメモリ５８に記憶されているデータが転送される。そのため、図示しないデータ転送ロジックが設けられている。
【００３８】
デジタル処理回路５３は、ＲＡＭ５７より出力される制御データに従いＰＩＤ（Proportional-Integral-Differential）制御演算を行うことでＰＷＭ信号のＤＵＴＹ指令を決定し、ＰＷＭ信号生成回路５９に入力する。ＰＷＭ信号生成回路５９は、入力されるＤＵＴＹ指令と内部で生成されるＰＷＭ制御用のキャリアとを比較してＰＷＭ信号を生成し、ドライバ６０を介してＡＳＩＣ５２の外部に接続されるスイッチング素子，ＰチャネルＭＯＳＦＥＴ６１のゲートに入力する。
【００３９】
ＦＥＴ６１のソースは電源＋Ｂに接続されており、ソースはフリーホイールダイオード６２のカソードに接続されている。ダイオード６２のアノードはグランドに接続されている。ダイオード６２には、コイル６３及びコンデンサ６４の直列回路が並列に接続されている。コンデンサ６４には、抵抗素子のシンボルで示す負荷６５が並列に接続されている。また、ダイオード６２には、ＡＳＩＣ５２の内部で抵抗６６及び６７の直列回路が並列に接続されている。抵抗６６及び６７の共通接続点は、Ａ／Ｄコンバータ５６の入力端子に接続されている。
【００４０】
図１２に示すように、デジタル処理システム７１全体の動作としては、以下の処理フェイズ（１）〜（３）となる。
＜フェイズ（１）＞
ＡＳＩＣ５２に電源が投入されると、データ転送ロジックにより、フラッシュメモリ５８に記憶されているデータがパラメータレジスタ５４及びＲＡＭ５７に転送される。
【００４１】
＜フェイズ（２）＞
ＡＳＩＣ５３は、Ａ／Ｄコンバータ５６によりＦＥＴ６１のソース電圧の分圧レベルをＡ／Ｄ変換し、デジタル処理回路５３によりＰＩＤ制御演算を行い、ＰＷＭ信号生成回路５９によりＰＷＭ信号を生成する。これにより、ＦＥＴ６１がスイッチング動作することで、デジタル処理システム７１がスイッチング電源装置として動作する。
【００４２】
＜フェイズ（３）＞
上記の動作は、システムのリセット又は電源装置の動作が停止されるまで継続される。この電源装置は、車両に搭載されるバッテリ電源＋Ｂを降圧して、マイクロコンピュータの動作用電源である電圧１．５Ｖを生成する。
【００４３】
図１３に示すデジタル処理回路５３のデジタル処理部７１は、図１４に示すイデアルＰＩＤ制御演算を行い、ＰＷＭ信号のＤＵＴＹを決定するための構成を備える。セレクタ７２は、入力データＡＤ，ＴＲの何れかを選択するもので、セレクタ７２の出力端子は、データ拡張部７３を介してセレクタ７４の入力端子の１つに接続されている。セレクタ７４の出力端子は、レジスタ７５を介してセレクタ７６の入力端子の一方に接続されている。
【００４４】
セレクタ７７の各入力端子には、パラメータレジスタ５４に格納された各演算パラメータＴｓ，ＫＰ，ＫＩ，ＫＮ，ＫＤがそれぞれ入力される。セレクタ７７の出力端子は、積算器７８の入力端子の一方に接続されている。積算器７８の入力端子の他方は、レジスタ７５の出力端子に接続されている。そして、積算器７８の出力端子は、セレクタ７６の入力端子の他方に接続されている。
【００４５】
尚、第３実施形態で行うＰＩＤ制御演算の式は、以下のようになっている。
【数１】
2017224936.tif 000003
ＫＰ：比例ゲイン，ＫＩ：積分ゲイン，ＫＤ：微分ゲイン，ＫＮ：フィルタ係数
である。ここで、フィルタ係数ＫＮは、微分演算として急激な応答を抑制するため「不完全微分」を行う際に使用される。
【００４６】
また、入力データＡＤは制御対象の出力値をＡ／Ｄ変換したデータであり、入力データＴＲは制御目標値である。演算パラメータＴｓは、入力データのサンプリング時間であり、ＰＩＤ演算の周期である。例えば、ＰＷＭ信号がスイッチング電源の制御に使用される際には、ＴＲは制御目標電圧であり、ＡＤはスイッチング電源の出力電圧のＡ／Ｄ変換値となる。第３実施形態の場合、ＴＲは電圧１．５Ｖに相当する固定値である。そして、目標電圧と実際の出力電圧との差である（ＴＲ−ＡＤ）がＰＩＤ演算の対象となる。
【００４７】
セレクタ７９の入力端子の一方には、データ「０」が与えられている。セレクタ７９の出力端子は、減算器８０，加算器８１の入力端子の一方に接続されている。また、セレクタ７６の出力端子は、減算器８０，加算器８１の入力端子の他方に接続されている。減算器８０，加算器８１の出力端子は、セレクタ８２の入力端子のそれぞれに接続されている。セレクタ８２の出力端子は、レジスタ８３，データまるめ部８４を介してレジスタ８５の入力端子に接続されている。レジスタ８３の出力端子は、セレクタ７９の入力端子の他方に接続されている。レジスタ８５は、演算結果として得られるＤＵＴＹ指令を外部に出力する。
【００４８】
また、セレクタ８２の出力端子は、セレクタ７４の入力端子の１つに接続されている共に、５つのレジスタ８６〜９０からなる並列レジスタ群９１の入力端子に接続されている。レジスタ８６〜９０の各出力端子は、セレクタ７４の他の入力端子にそれぞれ接続されている。
【００４９】
ＲＡＭ５７は、アドレス設定用カウンタ９２より入力されるアドレスに応じて１８ビットの制御データを出力する。これらの制御データは、以下の制御に使用される。
ｙ０〜ｙ７：レジスタ７５，８３，８６〜９０，８５のイネーブル信号
ｒ０〜ｒ２，ｅ０：セレクタ７６，７９，７２，８２の選択信号
ｘ０〜ｘ２：セレクタ７４の選択信号
ｋ０〜ｋ３：セレクタ７７の選択信号
【００５０】
次に、第３実施形態の作用について説明する。図１５及び図１６に示すように制御周期は２２クロックであり、カウンタ９２はカウント値「０」〜「２１」を循環的に出力する。例えば「時間１」において、選択信号ｒ２＝０でセレクタ７２は目標値ＴＲ側を選択し、選択信号ｘ＝６でセレクタ７４はセレクタ７２を選択している。この時、イネーブルｙ０＝１であるから、目標値ＴＲは次の「時間２」でレジスタ７５（６）に格納される。
【００５１】
また「時間２」において、選択信号ｒ２＝１でセレクタ７２は入力データＡＤ側を選択し、セレクタ７４はセレクタ７２を選択し、イネーブルｙ０＝１であるから、入力データＡＤは次の「時間３」でレジスタ７５（６）に格納される。
【００５２】
また「時間２」では、選択信号ｒ１＝１でセレクタ７９はデータ値「０」を選択し、選択信号ｅ０＝０でセレクタ８２は加算器８１を選択している。したがって、レジスタ８３には「０＋ＴＲ＝ＴＲ」が入力されており、イネーブルｙ１＝１であるから、次の「時間３」で目標値ＴＲはレジスタ８３（７）に格納される。
【００５３】
また「時間３」では、選択信号ｒ１＝０でセレクタ７９はレジスタ８３を選択し、選択信号ｅ０＝１でセレクタ８２は減算器８０を選択している。したがって、レジスタ８３には「ＴＲ−ＡＤ＝Ｘ１」が入力されている。そして、イネーブルｙ６＝１であるから、次の「時間４」でＸ１はレジスタ９０（５）に格納される。また、「時間３」で選択信号ｘ＝０だから、セレクタ７４はセレクタ８２を選択しており、イネーブルｙ０＝１であるから、次の「時間４」でＸ１はレジスタ７５（６）にも格納される。このようにして、ＰＩＤ演算が実行される。
【００５４】
以上のように第３実施形態によれば、デジタル処理部７１は、演算器として、少なくとも積算器７８，加算器８１及び減算器８２を備え、レジスタ８６〜９０からなる並列レジスタ群９１を備える。そして、並列レジスタ群９１各出力データパスをセレクタ７４の入力端子（０）〜（５）それぞれ接続することでＰＩＤ演算を実行可能に構成した。
【００５５】
また、制御データを予めフラッシュメモリ５８に記憶しておき、初期設定処理において前記制御データをＲＡＭ５７に転送し、演算を実行する際には制御データをＲＡＭ５７から出力させるようにした。このように構成すれば、第１実施形態のようにマイコン２を備えないシステム構成においても、ＲＡＭ５７に制御データを転送して演算を高速に実行できる。
【００５６】
（第４実施形態）
第４実施形態では、第３実施形態と同様のデジタル処理システム７１において、図１７に示すように、比例微分先行型であるＩ−ＰＩＤ制御演算を行う場合を示す。第３実施形態のイデアルＰＩＤ演算では、最終段階で（Ｘ１＋Ｘ２＋Ｘ３）に比例ゲインＫＰを乗じている。これに対してＩ−ＰＩＤ演算では、Ｘ２より入力データＡＤに比例ゲインＫＰを乗じたものを減算し、その減算結果よりＸ３を減算したものが最終的な演算結果となりＤＵＴＹ指令を与える。図１８及び図１９は、Ｉ−ＰＩＤ演算に対応した制御データの出力タイミング及び各レジスタの遷移図である。
【００５７】
（第５実施形態）
図２０に示すように、第５実施形態のデジタル処理回路１０１は、第１実施形態のデジタル処理回路５におけるアドレス設定用カウンタ１１を、プログラマブルカウンタ部１０２に置き換えたものである。プログラマブルカウンタ部１０２は、アドレス設定用カウンタ１０３，指定アドレスレジスタ１０４及び比較器１０５を備えている。プログラマブルカウンタ部１０２は、例えば、第１〜第３実施形態のように、実行する演算機能に応じて制御周期が変化する場合に、ＲＡＭ９に与える読み出しアドレスの最終値，つまり制御周期を変更可能に構成されている。
【００５８】
指定アドレスレジスタ１０４には、例えば第１実施形態のマイコン２によって、実行する演算に応じて必要な周期に対応するアドレスの最終値が格納される。例えば第１実施形態であれば最終値は「２４」，第２実施形態であれば「１４」，第３実施形態であれば「２１」のようにそれぞれ異なる。
【００５９】
そして、指定アドレスレジスタ１０４に格納されたアドレス値は、比較器１０５においてカウンタ１０３のカウント値と比較され、前記カウント値が最終値に一致すると、比較器１０５はカウンタ１０３をリセットする。このように、プログラマブルカウンタ部１０２を備えることで、実行する演算の種類に応じて必要となる周期をダイナミックに設定することで、各演算を効率的に実行できる。
【００６０】
（第６実施形態）
図２１に示すように、第６実施形態のデジタル処理回路１１１は、第１実施形態のデジタル処理回路５におけるアドレス設定用カウンタ１１とＲＡＭ９との間に、アドレスデコーダ１１２を配置した構成である。このように構成すれば、例えばＲＡＭ９が他の用途にも使用される場合に、カウンタ１１が出力するアドレスをデコーダ１１２によりデコード，変換してＲＡＭ９に出力する。これにより、ＲＡＭ９においてデジタル処理回路１１１の制御データを配置する領域を柔軟に設定できる。
【００６１】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
例えば第１実施形態において、直並列レジスタ群４２のうち１つの直列レジスタ群を使用することで、ＦＩＲ（Finite Impulse Response）フィルタ演算を行うことができる。
【００６２】
第１実施形態において、直並列レジスタ群のレジスタ数を増やすことで、より高次のＩＩＲフィルタ演算を行わせても良い。
第３実施形態において、比例，微分，積分演算を単独で行ったり、これらのうち何れか２つを組み合わせた演算を行わせても良い。
【００６３】
クロック周波数やデータのサンプリング周波数等は、個別の設計に応じて適宜変更すれば良い。
デジタル処理部の構成は、各実施形態に示したものに限らない。実行させることを想定した演算の種類に応じて、予め用意する演算器，レジスタ，セレクタの数や配置構成は適宜変更すれば良い。
【符号の説明】
【００６４】
１  デジタル処理システム、２  マイクロコンピュータ、３  ＡＳＩＣ、５  デジタル処理回路、９  ＲＡＭ、１０  パラメータレジスタ、１１  アドレス設定用カウンタ、１２  デジタル処理部、２１，２３，２７，３２  セレクタ、２５  積算器、２６  加算器、２４，２８，３０，３３〜４１，３３  レジスタ、４２  直並列レジスタ群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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