(57)【要約】【課題】半導体基板処理時に生じる特性低下を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板と、第１電極と、第２電極と、を有する。前記半導体基板は、第１部分と、前記第１部分の周りに設けられた第２部分と、を有する。前記第１部分および前記第２部分は、第１面を有する。前記第１部分は、前記第１面と反対側の第２面を有する。前記第２部分は、前記第１面と反対側の第３面を有する。前記第１面と前記第３面との間の前記第１面に対して垂直な第３方向における距離は、前記第１面と前記第２面との間の前記第３方向における距離よりも長い。前記第１電極は、前記第１面上に設けられている。前記第２電極は、前記第２面上および前記第３面上に設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１面と、前記第１面と反対側の第２面と、を有する半導体基板中に、前記第１面に沿って広がる空間を形成し、
前記半導体基板の一部を除去することで前記空間の内面を露出させる半導体装置の製造方法。
【請求項２】
前記空間を形成する工程において、前記半導体基板の前記第１面に複数の開口を形成し、前記複数の開口が形成された前記半導体基板を還元性ガス雰囲気中で加熱することで前記空間を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記空間を形成する工程において、前記空間を前記半導体基板中の前記第１面側に形成し、前記半導体基板を前記第２面側から研削することで、前記半導体基板の前記一部を除去する請求項２記載の半導体装置の製造方法。
【請求項４】
前記空間を形成する工程において、前記空間を、前記半導体基板中に、前記第１面に平行な第１方向と、前記第１面に平行であり前記第１方向と交差する第２方向と、において複数形成する請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体基板は、前記空間同士の間に位置する支持部を有し、
前記半導体基板を研削する工程において、前記支持部の少なくとも一部を残すように、前記半導体基板の前記一部を研削する請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体基板を研削した後に、前記支持部の前記少なくとも一部が残された位置で前記半導体基板を切断する請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体基板を切断する工程において、切断される部分の幅は、前記支持部の前記少なくとも一部の幅よりも狭い請求項６記載の半導体装置の製造方法。
【請求項８】
第１部分と、前記第１部分の周りに設けられた第２部分と、を有し、前記第１部分および前記第２部分は第１面を有し、前記第１部分は前記第１面と反対側の第２面を有し、前記第２部分は前記第１面と反対側の第３面を有し、前記第１面と前記第３面との間の前記第１面に対して垂直な第３方向における距離は、前記第１面と前記第２面との間の前記第３方向における距離よりも長い半導体基板と、
前記第１面上に設けられた第１電極と、
前記第２面上および前記第３面上に設けられた第２電極と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置では、オン抵抗を低減するために、その製造過程において、半導体基板の裏面を機械研磨して厚みを薄くする工程が行われる。しかし、半導体基板の厚みが薄くなると、機械強度が低下し、半導体基板に亀裂が生じたり、半導体基板が割れたりする場合がある。
また、製造された半導体装置は、はんだなどを用いてセラミック基板の上に実装される。このとき、溶融したはんだの一部が半導体装置の外周に流れ出ると、半導体装置と基板との間で、はんだの厚み（以下、はんだ厚という）が部分的に薄くなる。はんだ厚が薄い部分では、熱膨張および収縮の繰り返しによって亀裂が発生しやすく、半導体装置が正常に動作しなくなる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１２０７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体基板処理時に生じる特性低下を抑制することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板と、第１電極と、第２電極と、を有する。
前記半導体基板は、第１部分と、前記第１部分の周りに設けられた第２部分と、を有する。前記第１部分および前記第２部分は、第１面を有する。前記第１部分は、前記第１面と反対側の第２面を有する。前記第２部分は、前記第１面と反対側の第３面を有する。前記第１面と前記第３面との間の前記第１面に対して垂直な第３方向における距離は、前記第１面と前記第２面との間の前記第３方向における距離よりも長い。
前記第１電極は、前記第１面上に設けられている。
前記第２電極は、前記第２面上および前記第３面上に設けられている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を表す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】実施形態に係る半導体装置の製造方法を表す工程断面図である。
【図４】実施形態に係る半導体装置の製造方法を表す工程平面図である。
【図５】実施形態に係る半導体装置の製造方法を表す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体基板Ｓの面Ｓ１または半導体基板Ｓａの面Ｓ４に対して垂直な方向をＺ方向（第３方向）とする。そして、これらの面に平行な方向であって相互に直交する２方向をＸ方向（第１方向）及びＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
まず、図１および図２を用いて、実施形態に係る半導体装置の一例について説明する。
図１は、実施形態に係る半導体装置１００を表す平面図である。
図２は、図１のＡ−Ａ’断面図である。
なお、図１では、絶縁層２０が省略されている。
【０００９】
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１および図２に表すように、半導体装置１００は、半導体基板Ｓと、ドレイン電極３１（第２電極）と、ソース電極３２（第１電極）と、ゲートパッド３３と、を有する。
半導体基板Ｓには、ｎ＋形ドレイン領域４と、ｎ−形半導体領域１と、ｐ形ベース領域２と、ｎ＋形ソース領域３と、ゲート電極１０と、ゲート絶縁層１１と、絶縁層２０と、が設けられている。
【００１０】
図１に表すように、半導体基板Ｓは、第１部分Ｐ１と、第２部分Ｐ２と、を有する。第１部分Ｐ１は、半導体基板ＳのＸ方向およびＹ方向の中心を含む部分であり、第２部分Ｐ２は、第１部分Ｐ１の周りに設けられている。
ソース電極３２およびゲートパッド３３は、半導体基板Ｓの第１部分Ｐ１の上に、互いに離間して設けられている。
【００１１】
図２に表すように、第１部分Ｐ１および第２部分Ｐ２は、共通の面Ｓ１（第１面）を有する。さらに、第１部分Ｐ１は面Ｓ１と反対側の面Ｓ２（第２面）を有し、第２部分Ｐ２は面Ｓ１と反対側の面Ｓ３（第３面）を有する。
また、第２部分Ｐ２の厚みは、第１部分Ｐ１の厚みよりも厚い。すなわち、面Ｓ１と面Ｓ３との間のＺ方向における距離は、面Ｓ１と面Ｓ２との間のＺ方向における距離よりも長い。
【００１２】
ドレイン電極３１は、面Ｓ２上および面Ｓ３上に設けられている。
ｎ＋形ドレイン領域４は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ＋形ドレイン領域４は、第２部分Ｐ２におけるＺ方向の厚みが、第１部分Ｐ１におけるＺ方向の厚みよりも厚い。
【００１３】
ｎ−形半導体領域１は、ｎ＋形ドレイン領域４の上に設けられている。
ｐ形ベース領域２は、第１部分Ｐ１において、ｎ−形半導体領域１の上に選択的に設けられている。
ｎ＋形ソース領域３は、ｐ形ベース領域２の上に選択的に設けられている。
【００１４】
ゲート絶縁層１１は、ｎ−形半導体領域１、ｐ形ベース領域２、およびｎ＋形ソース領域３と、ゲート電極１０と、の間に設けられている。ゲート電極１０は、Ｘ方向において、ｐ形ベース領域２とゲート絶縁層１１を介して対面している。
【００１５】
面Ｓ１のうちｐ形ベース領域２の周りの領域は、絶縁層２０に覆われている。
ソース電極３２は、第１部分Ｐ１において、ｐ形ベース領域２、ｎ＋形ソース領域３、および絶縁層２０の上に設けられ、ｐ形ベース領域２およびｎ＋形ソース領域３と電気的に接続されている。ゲート電極１０とソース電極３２との間には、絶縁層２０の一部が設けられ、これらの電極は電気的に分離されている。
【００１６】
ここで、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、およびｎ＋形ドレイン領域４は、半導体材料として、シリコンを含む。半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１および絶縁層２０は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１およびソース電極３２は、アルミニウムなどの金属を含む。
【００１７】
次に、図３〜図５を用いて、実施形態に係る半導体装置の製造方法について説明する。
図３および図５は、実施形態に係る半導体装置の製造方法を表す工程断面図である。
図４は、実施形態に係る半導体装置の製造方法を表す工程平面図である。
なお、図３および図５では、半導体基板Ｓａの端部近傍のみが表されている。
【００１８】
まず、ｎ＋形半導体層４ａと、ｎ＋形半導体層４ａの上に設けられたｎ−形半導体層１ａと、を有する半導体基板Ｓａを用意する。半導体基板Ｓａは、単結晶シリコンを含む。半導体基板Ｓａは、ｎ−形半導体層１ａ側の面Ｓ４（第１面）と、ｎ＋形半導体層４ａ側の面Ｓ５（第２面）と、を有する。
【００１９】
次に、図３（ａ）に表すように、面Ｓ４側に、ＲＩＥ(Reactive Ion Etching)法を用いて、複数の開口ＯＰを形成する。開口ＯＰは、ｎ−形半導体層１ａを貫通し、ｎ＋形半導体層４ａに達している。
【００２０】
次に、半導体基板Ｓａを、水素ガスなどの還元性ガス雰囲気中で加熱する。このとき、表面エネルギーが最低となるように、半導体基板Ｓａに含まれるシリコン原子の表面マイグレーションが生じる。これにより、複数の開口ＯＰが半導体基板Ｓａ中で連結するとともに、開口が塞がれる。この結果、図３（ｂ）に表すように、半導体基板Ｓａ中（ｎ＋形半導体層４ａ中）に、空間ＥＳが形成される。
【００２１】
空間ＥＳは、面Ｓ４と平行に広がっている。すなわち、空間ＥＳの上面である面Ｓ６は、半導体基板Ｓａの面Ｓ４と平行である。また、空間ＥＳは、半導体基板Ｓａ中の、面Ｓ４側に形成される。すなわち、空間ＥＳは、面Ｓ４と空間ＥＳとの間の距離Ｄ１が、面Ｓ５と空間ＥＳとの間の距離Ｄ２よりも短くなるように形成される。
【００２２】
このとき、図４に表すように、空間ＥＳは、Ｘ方向およびＹ方向において、互いに離間して複数形成される。すなわち、空間ＥＳは、空間ＥＳ同士の間に半導体基板Ｓの一部である支持部Ｐ３が残存するように、形成される。
なお、空間ＥＳの幅や高さ、位置などは、開口ＯＰの幅や深さ、開口ＯＰ同士の間隔などを変更することで、調整可能である。
【００２３】
次に、半導体基板Ｓａの面Ｓ４側に、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート電極１０、ゲート絶縁層１１、絶縁層２０、およびソース電極３２を形成する。このとき、これらの構成要素を形成する順序は任意である。続いて、面Ｓ４を保護テープ４０で覆う。
【００２４】
次に、空間ＥＳの面Ｓ６が露出するように、面Ｓ５側から半導体基板Ｓａの一部を除去する。この工程は、例えば、半導体基板Ｓａを面Ｓ５側から研削することで行われる。または、ＲＩＥ法などのエッチングプロセスを用いて半導体基板Ｓａの一部を除去してもよい。このとき、図５（ａ）に表すように、空間ＥＳ同士の間に位置していた支持部Ｐ３の少なくとも一部を残すように、半導体基板Ｓａを研削することが望ましい。
【００２５】
次に、面Ｓ６を含む半導体基板Ｓａの裏面にドレイン電極３１を形成する。その後、半導体基板Ｓａを、図５（ｂ）に表す破線で挟まれたダイシングラインＤＬで切断し、保護テープ４０を剥離することで、複数の半導体装置１００が得られる。このとき、ダイシングラインＤＬの幅Ｗ１が、支持部Ｐ３の幅Ｗ２よりも狭くなるように、半導体基板Ｓａを切断することで、図１および図２に表すように、第２部分Ｐ２を有する半導体装置１００が得られる。
【００２６】
なお、図３〜図５に表した一例では、ｎ＋形半導体層４ａおよびｎ−形半導体層１ａを有する半導体基板Ｓａを用いた場合について説明したが、半導体基板Ｓａは、ｎ＋形半導体層４ａを有しておらず、ｎ−形半導体層１ａのみを有するものであってもよい。この場合、半導体基板Ｓａを研削した後であって、ドレイン電極３１を形成する前に、半導体基板Ｓａの裏面にｎ形不純物をイオン注入することで、ｎ＋形ドレイン領域４を形成する。
【００２７】
ここで、本実施形態による作用および効果について説明する。
実施形態に係る半導体装置１００では、半導体基板Ｓが、第１部分Ｐ１と、第１部分Ｐ１の周りに設けられ第１部分Ｐ１よりも厚い第２部分Ｐ２を有する。この半導体装置によれば、はんだを用いて半導体装置をセラミック基板上に実装する際に、溶融したはんだが半導体装置の外周に流れ出にくくなる。これは、半導体装置の外周に向かうはんだの流れが、第２部分Ｐ２によって阻害されるためである。
このため、本実施形態によれば、半導体装置を実装する際に、はんだが半導体装置の外周に流れ出ることを抑制でき、半導体装置と基板との間において、はんだ厚の薄い部分が生じる可能性を低減することが可能となる。
【００２８】
また、半導体装置について、オン抵抗を低減するために、Ｚ方向における厚みを薄くすることが望ましい。この点について、本実施形態に係る半導体装置の製造方法では、半導体基板Ｓａ中に空間ＥＳを形成した後に、当該空間の面Ｓ６を露出させるように半導体基板Ｓａの一部を除去し、半導体基板Ｓａを薄くしている。
この製造方法によれば、空間ＥＳの面Ｓ６を、薄くした後の半導体基板Ｓａの裏面として用いることができる。すなわち、開口ＯＰの深さを調整し、空間ＥＳが形成される位置を調整することで、薄くした後の半導体基板Ｓａの厚みを容易に調整することができる。また、面Ｓ６は、シリコン原子の表面マイグレーションによって形成された単結晶面であるため、半導体基板Ｓａの研削によって形成される面よりも損傷が少なく、平坦性が高い。このため、面Ｓ６を、半導体基板Ｓａの裏面として用い、この裏面上にドレイン電極３１を形成することで、半導体装置１００におけるリークパスの発生を抑制することが可能となる。
【００２９】
空間ＥＳを形成する際は、図３〜図５に表した例に限らず、半導体基板Ｓａ中に、面Ｓ４に沿って広がる１つの大きな空間を形成することも可能である。ただし、図３（ｂ）および図４に表したように、本実施形態に係る製造方法では、半導体基板Ｓａ中に支持部Ｐ３を残すように空間ＥＳを複数形成し、この支持部Ｐ３の少なくとも一部を残すように半導体基板Ｓａの一部を除去することが望ましい。
この製造方法によれば、半導体基板Ｓａを薄くした後に、それぞれの面Ｓ６同士の間をＸ方向およびＹ方向に延びる支持部Ｐ３が残る。半導体基板Ｓａがこのような支持部Ｐ３を有することで、半導体基板Ｓａの機械的強度を向上させることが可能となり、その後の半導体基板Ｓａに対する工程において、半導体基板Ｓａの割れなどが発生する可能性を低減することができる。
例えば、図５（ｂ）に表すように、この支持部Ｐ３において半導体基板Ｓａをダイシングすることで、ダイシング工程において半導体基板Ｓａの割れが発生する可能性を低減することが可能となる。
【００３０】
なお、上述した実施形態の説明では、半導体装置１００がＭＯＳＦＥＴである場合について説明したが、本実施形態に係る発明は、他の半導体装置についても適用可能である。例えば、半導体装置１００は、ダイオードやＩＧＢＴ(Insulated Gate Bipolar Transistor)などであってもよい。半導体装置１００がＩＧＢＴである場合、ドレイン電極３１とｎ＋形ドレイン領域４との間に、ドレイン電極３１と電気的に接続されたｐ形半導体領域が設けられる。
【００３１】
また、上述した実施形態の説明では、半導体装置１００が、トレンチ型のゲート電極１０を有する場合について説明したが、半導体装置１００は、プレーナ型のゲート電極を有していてもよい。
【００３２】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００３３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ＋形ドレイン領域４、ゲート電極１０、ゲート絶縁層１１、絶縁層２０、ドレイン電極３１、ソース電極３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００３４】
１…ｎ−形半導体領域、  ２…ｐ形ベース領域、  ３…ｎ＋形ソース領域、  ４…ｎ＋形ドレイン領域、  １０…ゲート電極、  １１…ゲート絶縁層、  ２０…絶縁層、  ３１…ドレイン電極、  ３２…ソース電極、  ３３…ゲートパッド、  １００…半導体装置、  Ｓ、Ｓａ…半導体基板
【図１】
2017135273.tif 000003
【図２】
2017135273.tif 000004
【図３】
2017135273.tif 000005
【図４】
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【図５】
2017135273.tif 000007