(57)【要約】【課題】クロック漏れによる画質の劣化を抑制できる液晶表示装置を提供する。【解決手段】液晶表示装置１は複数の画素を有する画像表示部２０とインバータチェーン回路３０とタイミングジェネレータ３とを備える。インバータチェーン回路３０は複数のインバータ３１とスイッチ切り替え回路３２とを有する。画素４０は画素データが書き込まれる第１のスイッチング回路５０と第１のスイッチング回路５０に書き込まれた画素データの転送を制御する第２のスイッチング回路５０と液晶表示素子７０とを有する。インバータチェーン回路３０はインバータチェーン状態では、第２のトリガパルス信号ＴＲＩを複数のインバータ３１から第１のトリガ線ｔｒｇｃに出力し、ショート状態では第２のトリガパルス信号ＴＲＩを第１のトリガ線ｔｒｇｃに出力する。【選択図】図１
2017173513.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に配置された複数の画素を有する画像表示部と、
前記画像表示部に、各画素行に対応して配置された複数の第１のトリガ線を介して第１のトリガパルス信号を出力するインバータチェーン回路と、
前記インバータチェーン回路に、第２のトリガ線を介して第２のトリガパルス信号を出力し、スイッチ切り替え信号線を介してスイッチ切り替え信号を出力するタイミングジェネレータと
を備え、
前記画素は、
前記画素に対応する画素データが書き込まれる第１のスイッチング回路と、
前記第１のトリガ線に接続され、ハイレベルの前記第１のトリガパルス信号により前記第１のスイッチング回路に書き込まれた画素データが転送可能な状態にし、ローレベルの前記第１のトリガパルス信号により前記第１のスイッチング回路に書き込まれた画素データが転送不可能な状態にする第２のスイッチング回路と、
前記第２のスイッチング回路に転送された画素データに対応する電圧が供給される液晶表示素子と
を有し、
前記インバータチェーン回路は、
前記複数の第１のトリガ線に対応して接続され、前記第２のトリガパルス信号が入力されるインバータチェーンを構成する複数のインバータと、
前記スイッチ切り替え信号により、前記複数のインバータが直列に接続されたインバータチェーン状態と、前記複数のインバータを介さずに前記第２のトリガ線と前記複数の第１のトリガ線とが接続されたショート状態とを切り替えるスイッチ切り替え回路と
を有し、
前記インバータチェーン状態では、入力された前記第２のトリガパルス信号を前記複数のインバータから前記複数の第１のトリガ線に前記第１のトリガパルス信号として出力し、
前記ショート状態では、入力された前記第２のトリガパルス信号を前記複数の第１のトリガ線に前記第１のトリガパルス信号として出力する
ことを特徴とする液晶表示装置。
【請求項２】
前記第２のスイッチング回路は、
前記画素データを保持する容量を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第２のスイッチング回路へ転送された画素データは前記液晶表示素子に保持されることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記複数の第１のトリガ線は、複数の正転トリガパルス用トリガ線と複数の反転トリガパルス用トリガ線とにより構成され、
前記第１のトリガパルス信号は、正転トリガパルス信号と反転トリガパルス信号とにより構成され、
前記インバータチェーン回路は、
前記複数の正転トリガパルス用トリガ線に前記正転トリガパルス信号を時間差を有して出力し、
前記複数の反転トリガパルス用トリガ線に前記反転トリガパルス信号を時間差を有して出力し、
前記第１のスイッチング回路に書き込まれている画素データは、前記正転トリガパルス信号及び前記反転トリガパルス信号により、画素行毎に時間差を有して前記第２のスイッチング回路へ転送される
ことを特徴とする請求項１〜３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記インバータチェーン回路から出力された前記第１のトリガパルス信号に所定の電圧を供給するチャージポンプをさらに備えることを特徴とする請求項１〜３のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置における中間調表示方式の１つとしてサブフレーム駆動方式がある。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画像の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割する。表示されるべき階調に応じて複数のサブフレームを組み合わせて各画素を駆動させることにより、１フレームの画像が表示される。
【０００３】
表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によって決定される。所定の期間内に占める画素の駆動期間の割合は、分割された各サブフレームの組み合わせによって定まる。
【０００４】
特許文献１には、サブフレーム駆動方式により画像を表示する液晶表示装置が記載されている。液晶表示装置は、第１のデータ保持部とスイッチング素子と第２のデータ保持部とを画素毎に有している。サブフレームデータは第１のデータ保持部に画素毎に順次書き込まれる。スイッチング素子を全画素に対して同時にＯＮ状態にすることにより、第１のデータ保持部に書き込まれたサブフレームデータは第２のデータ保持部に全画素一斉に転送される。スイッチング素子はＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−２１５４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＯＳトランジスタで構成されたスイッチング素子では、ＭＯＳトランジスタをオン状態からオフ状態へ切り替えるときに、クロック漏れと称される現象により、ＭＯＳトランジスタのソース電極またはドレイン電極に電荷が発生することが知られている。
【０００７】
クロック漏れは、例えば画素電極等のハイインピーダンスのノードにおいては、オフ動作による電位変動が発生するため、画質を劣化させる要因となる。クロック漏れの要因として、チャージインジェクション及びクロックフィードスルーがある。
【０００８】
チャージインジェクションは、ＭＯＳトランジスタがオン状態のときにチャネルを形成していた電荷（電子または正孔）が、ＭＯＳトランジスタをオフ状態にすることによってソース電極またはドレイン電極に移動する現象である。
【０００９】
クロックフィードスルーは、ｎチャネル型ＭＯＳトランジスタの場合、ゲート電極の電位がハイレベルからローレベルへ変化することにより、ゲート電極とドレイン電極（またはソース電極）との電極間の寄生容量に起因する静電効果により電位に影響を及ぼす現象である。また、クロックフィードスルーは、ｐチャネル型ＭＯＳトランジスタの場合、ゲート電極の電位がローレベルからハイレベルに変化することにより、ゲート電極とドレイン電極間（またはソース電極）との電極間の寄生容量に起因する静電効果により電位に影響を及ぼす現象である。
【００１０】
クロック漏れの対策として、次のようなクロック漏れの影響を補償する技術が知られている。メインスイッチングトランジスタと、メインスイッチングトランジスタの半分のサイズ（半分のチャネル幅）のキャンセル用トランジスタとでスイッチング素子を構成する。メインスイッチングトランジスタがオン状態からオフ状態に切り替わるときに、キャンセル用トランジスタをメインスイッチングトランジスタのスイッチング動作と逆相で動作させる。しかしながら、キャンセル用トランジスタが画素毎に必要となるため、各画素の構成が煩雑になり、高解像度に求められる画素の小型化を阻害する要因となる。
【００１１】
また、回路構成を変更しない対策方法として、スイッチングトランジスタの電圧を段階的に変化させることによりクロックフィードスルーの影響を低減させる技術が知られている。しかしながら、スイッチングスピードが遅くなってしまうため、高解像度に求められる高速動作を阻害する要因となる。また、周辺回路が煩雑になってしまう。
【００１２】
本発明は以上の点を鑑み、各画素や周辺回路が煩雑になったり、スイッチングスピードが遅くなったりすることを抑制し、クロック漏れによる画質の劣化を抑制することが可能な液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、行方向及び列方向に配置された複数の画素を有する画像表示部と、前記画像表示部に、各画素行に対応して配置された複数の第１のトリガ線を介して第１のトリガパルス信号を出力するインバータチェーン回路と、前記インバータチェーン回路に、第２のトリガ線を介して第２のトリガパルス信号を出力し、スイッチ切り替え信号線を介してスイッチ切り替え信号を出力するタイミングジェネレータとを備え、前記画素は、前記画素に対応する画素データが書き込まれる第１のスイッチング回路と、前記第１のトリガ線に接続され、ハイレベルの前記第１のトリガパルス信号により前記第１のスイッチング回路に書き込まれた画素データが転送可能な状態にし、ローレベルの前記第１のトリガパルス信号により前記第１のスイッチング回路に書き込まれた画素データが転送不可能な状態にする第２のスイッチング回路と、前記第２のスイッチング回路に転送された画素データに対応する電圧が供給される液晶表示素子とを有し、前記インバータチェーン回路は、前記複数の第１のトリガ線に対応して接続され、前記第２のトリガパルス信号が入力されるインバータチェーンを構成する複数のインバータと、前記スイッチ切り替え信号により、前記複数のインバータが直列に接続されたインバータチェーン状態と、前記複数のインバータを介さずに前記第２のトリガ線と前記複数の第１のトリガ線とが接続されたショート状態とを切り替えるスイッチ切り替え回路と、を有し、前記インバータチェーン状態では、入力された前記第２のトリガパルス信号を前記複数のインバータから前記複数の第１のトリガ線に前記第１のトリガパルス信号として出力し、前記ショート状態では、入力された前記第２のトリガパルス信号を前記複数の第１のトリガ線に前記第１のトリガパルス信号として出力することを特徴とする液晶表示装置を提供する。
【発明の効果】
【００１４】
本発明の液晶表示装置によれば、各画素や周辺回路が煩雑になったり、スイッチングスピードが遅くなったりすることを抑制し、クロック漏れによる画質の劣化を抑制することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】液晶表示装置を示す構成図である。
【図２】第１実施形態の画素を示す構成図である。
【図３】画素内のスイッチング回路を構成するインバータを示す構成図である。
【図４】インバータチェーン回路と画像表示部との関係を示す構成図である。
【図５】１サブフレームにおけるデータ書き込み期間とデータ転送期間との関係を示すタイムチャートである。
【図６】画素データ転送期間における電源電圧とスイッチ切り替え信号とトリガパルス信号との関係を示すタイムチャートである。
【図７】クロック漏れ現象による画素電位の変動を示す特性図である。
【図８】図６に示すタイムチャートの比較例である。
【図９】インバータチェーン回路と画像表示部との関係を示す構成図である。
【図１０】液晶表示素子の駆動方法を説明するためのタイムチャートである。
【図１１】液晶表示素子への印加電圧とグレースケールとの関係を示す特性図である。
【図１２】第２実施形態の画素を示す構成図である。
【図１３】第３実施形態の画素を示す構成図である。
【図１４】第４実施形態の画素を示す構成図である。
【発明を実施するための形態】
【００１６】
［第１実施形態］
図１を用いて、第１実施形態の液晶表示装置を説明する。図１は第１実施形態の液晶表示装置の構成を示している。液晶表示装置１は、データラッチ回路２、水平ドライバ１０、タイミングジェネレータ３、垂直シフトレジスタ４、画像表示部２０、及び、インバータチェーン回路３０を備える。水平ドライバ１０は、水平シフトレジスタ１１、ラッチ回路１２、及び、レベルシフタ／画素ドライバ１３を有する。
【００１７】
画像表示部２０は、複数の画素４０が水平方向及び垂直方向にマトリクス状に配置されている。具体的には、複数の画素４０は、水平ドライバ１０に一端が接続され、水平方向（列方向）にそれぞれ配置されたｎ本（ｎは２以上の自然数）の列データ線ｄ１〜ｄｎと、垂直シフトレジスタ４に一端が接続され、垂直方向（行方向）にそれぞれ配置されたｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍとが交差する各交差部に配置されている。即ち、画像表示部２０は、ｎ×ｍ個の画素４０を有する。
【００１８】
画素４０は、画素列毎に列データ線ｄ１〜ｄｎに接続されている。画素４０は、画素行毎に行走査線ｇ１〜ｇｍに接続されている。
【００１９】
なお、図１ではｎ本の列データ線ｄ１〜ｄｎを示しているが、正転データ用列データ線と反転データ用列データ線とを一組とする、ｎ組の列データ線としてもよい。正転データ用列データ線により伝送される正転データと、反転データ用列データ線により伝送される反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。
【００２０】
画素４０は、インバータチェーン回路３０に一端が接続され、画素行毎にそれぞれ配置されたｍ組のトリガパルス用トリガ線（第１のトリガ線）、具体的にはｍ組の正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍ、及び、反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍに接続されている。
【００２１】
データラッチ回路２は、入力された映像信号ＶＳをラッチし、上位装置７から出力される基本信号ＣＬＫに同期させて水平シフトレジスタ１１へ出力する。データラッチ回路２に入力される映像信号ＶＳは、１フレーム期間よりも短い表示期間を有する複数のサブフレームに分割されている。映像信号ＶＳは、１サブフレーム毎に分割された３２ビット幅のデータである。複数のサブフレームにより１フレームの画像が階調表示される。
【００２２】
タイミングジェネレータ３は、上位装置７から入力された基本信号ＣＬＫ、垂直同期信号Ｖｓｔ、及び水平同期信号Ｈｓｔに基づいて、水平クロック信号ＨＣＫ、水平スタートパルス信号ＨＳＴ、ラッチパルス信号ＬＴ、垂直クロック信号ＶＣＫ、垂直スタートパルス信号ＶＳＴ、交流化信号ＦＲ、トリガパルス信号（第２のトリガパルス信号）ＴＲＩ、及び、スイッチ切り替え信号ＴＧＳを生成する。
【００２３】
タイミングジェネレータ３は、水平クロック信号ＨＣＫ、及び、水平スタートパルス信号ＨＳＴを水平シフトレジスタ１１へ出力する。タイミングジェネレータ３は、ラッチパルス信号ＬＴをラッチ回路１２へ出力する。タイミングジェネレータ３は、垂直クロック信号ＶＣＫ、及び、垂直スタートパルス信号ＶＳＴを垂直シフトレジスタ４へ出力する。タイミングジェネレータ３は、交流化信号ＦＲを画像表示部２０へ出力する。
【００２４】
タイミングジェネレータ３は、トリガパルス信号ＴＲＩを、トリガパルス用トリガ線（第２のトリガ線）ｔｒｇ０を介してインバータチェーン回路３０へ出力する。タイミングジェネレータ３は、スイッチ切り替え信号ＴＧＳを、スイッチ切り替え信号線ｔｇｉｓを介してインバータチェーン回路３０へ出力する。
【００２５】
水平クロック信号ＨＣＫは、水平シフトレジスタ１１のシフトクロックであり、例えば３２ビット幅で映像信号ＶＳを水平方向へシフトするための信号である。水平スタートパルス信号ＨＳＴは、水平シフトレジスタ１１に映像信号ＶＳの入力が開始されるタイミングを制御するための信号である。ラッチパルス信号ＬＴは、水平シフトレジスタ１１が水平方向の１画素行の画素数分の映像信号をシフトし終わったタイミングで出力される信号である。
【００２６】
垂直クロック信号ＶＣＫは、垂直シフトレジスタ４における１水平走査期間（以下、１Ｈと称す）を規定するシフトクロックである。垂直シフトレジスタ４は垂直クロック信号ＶＣＫのタイミングに同期させて垂直方向のシフト動作を行う。垂直スタートパルス信号ＶＳＴは、サブフレームの切り替えを制御する信号である。
【００２７】
交流化信号ＦＲは、サブフレーム毎に極性反転する信号である。交流化信号ＦＲは、画像表示部２０を構成する画素４０内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。なお、トリガパルス信号ＴＲＩ、及び、スイッチ切り替え信号ＴＧＳについては後述する。
【００２８】
水平シフトレジスタ１１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ３から１Ｈの最初に供給される水平スタートパルス信号ＨＳＴによりシフトを開始する。水平シフトレジスタ１１は、データラッチ回路２から供給される３２ビット幅のデータを水平クロック信号ＨＣＫに同期させてシフトする。
【００２９】
ラッチ回路１２は、水平シフトレジスタ１１が画像表示部２０の１画素行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点で、タイミングジェネレータ３から供給されるラッチパルス信号ＬＴに基づいて、水平シフトレジスタ１１から並列に供給されるｎビット分のデータ、即ち、同じ画素行のｎ画素分のサブフレームデータをラッチし、レベルシフタ／画素ドライバ１３のレベルシフタへ出力する。
【００３０】
ラッチ回路１２へのデータ転送が終了すると、タイミングジェネレータ３から水平スタートパルス信号ＨＳＴが再び出力され、水平シフトレジスタ１１は水平クロック信号ＨＣＫに基づいてデータラッチ回路２からの３２ビット幅のデータのシフトを再開する。
【００３１】
レベルシフタ／画素ドライバ１３を構成するレベルシフタは、ラッチ回路１２によりラッチされて供給される１画素行のｎ個の画素に対応したｎ個のサブフレームデータの信号レベルを、液晶駆動電圧までレベルシフトさせる。レベルシフタ／画素ドライバ１３を構成する画素ドライバは、ｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎに並列に出力する。
【００３２】
水平ドライバ１０を構成する水平シフトレジスタ１１、ラッチ回路１２、及びレベルシフタ／画素ドライバ１３は、１Ｈ内でデータを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に対するデータのシフトとを並行して行う。１Ｈにおいて、ラッチされた１画素行分のｎ個のサブフレームデータが、それぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。
【００３３】
垂直シフトレジスタ４は、それぞれのサブフレームの最初に供給される垂直スタートパルス信号ＶＳＴを、垂直クロック信号ＶＣＫに基づいて転送し、各行走査線ｇ１〜ｇｍへ行走査信号を１Ｈ単位で順次排他的に出力する。これにより、画像表示部２０において最も上に位置する行走査線ｇ１から最も下に位置する行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
【００３４】
図２に示すように、第１実施形態の画素４０は、スイッチング回路（第１のスイッチング回路）５０、スイッチング回路（第２のスイッチング回路）６０、及び液晶表示素子７０を備える。
【００３５】
スイッチング回路５０は、スイッチ（第１のスイッチ）５１（以下、ＳＷ５１と称す）、及び、信号保持部（第１の信号保持部）５２（以下、ＳＭ５２と称す）を有する。スイッチング回路５０は例えばＳＲＡＭ（Static Random Access Memory）である。
【００３６】
ＳＷ５１は、ゲートが行走査線ｇａ（ａ＝１〜ｍ）に接続され、ドレインが列データ線ｄｂ（ｂ＝１〜ｎ）に接続され、ソースがＳＭ５２の入力端子に接続されている。ＳＷ５１は例えばＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ（以下、ＮＴｒと称す）である。
【００３７】
ＳＭ５２は、一方の出力端子が他方の入力端子に互いに接続されたインバータ５３（以下、ＩＮＶ５３と称す）とインバータ５４（以下、ＩＮＶ５４と称す）とを有する。ＳＭ５２は例えば自己保持型メモリである。ＳＭ５２は、列データ線ｄｂ及びＳＷ５１を介して入力されたサブフレームデータをその画素に対応する画素データとして記憶する。
【００３８】
図３に示すように、ＩＮＶ５３及びＩＮＶ５４は、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＴｒと称す）とＮＴｒとを有して構成されている。ＰＴｒとＮＴｒとはゲート同士及びドレイン同士が接続されている。ＩＮＶ５３とＩＮＶ５４とは駆動力が異なる。
【００３９】
具体的には、ＳＷ５１に対して入力側のＩＮＶ５３内のトランジスタは出力側のＩＮＶ５４内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにＳＷ５１を構成しているＮＴｒの駆動力は、ＩＮＶ５４を構成しているＮＴｒよりも駆動力の大きいトランジスタを用いている。その理由は、ＳＭ５２に記憶されている画素データを書き換える場合、特にＳＭ５２のＳＷ５１の入力側の電圧ａがローレベルであり、列データ線ｄｂを介して入力されるデータがハイレベルである場合、ＩＮＶ５３が反転する入力電圧よりも電圧ａを高くする必要があるからである。
【００４０】
電圧ａは、ＩＮＶ５４を構成するＮＴｒの電流とＳＷ５１を構成するＮＴｒの電流との比によって決定される。ＳＷ５１はＮＴｒであるため、ＳＷ５１がオン状態のときには列データ線ｄｂを介して入力される電源電圧ＶＤＤはトランジスタの閾値電圧ＶｔｈによりＳＭ５２に入力されず、ハイレベルの電圧はＶＤＤからＶｔｈ分低い電圧になる。しかもこの電圧ではトランジスタのＶｔｈ近辺で駆動することになるため、電流が殆ど流れなくなる。即ち、ＳＷ５１に印加される電圧ａが高くなるほど、ＳＷ５１に流れる電流は小さくなる。
【００４１】
従って、電圧ａがハイレベルのときにＩＮＶ５３の入力側のトランジスタが反転する電圧以上に達するためには、ＳＷ５１に流れる電流を、出力側のＩＮＶ５４のトランジスタを構成するＮＴｒに流れる電流よりも大きくする必要がある。ＳＷ５１を構成するＮＴｒの駆動力がＩＮＶ５４を構成するＮＴｒの駆動力よりも大きくなるように、ＳＷ５１を構成するＮＴｒのトランジスタサイズと、ＩＮＶ５４を構成するＮＴｒのトランジスタサイズとを決定することが必要である。
【００４２】
図２に示すように、スイッチング回路６０は、スイッチ（第２のスイッチ）６１（以下、ＳＷ６１と称す）、及び、信号保持部（第２の信号保持部）６２（以下、ＳＭ６２と称す）を有する。スイッチング回路６０は例えばＤＲＡＭ（Dynamic Random Access Memory）である。
【００４３】
ＳＷ６１は、ドレイン同士及びソース同士が接続されたＮＴｒ６３とＰＴｒ６４とを有するトランスミッションゲートを構成している。ＳＷ６１は、トリガパルス用トリガ線（第１のトリガ線）に接続されている。具体的には、ＳＷ６１を構成するＮＴｒ６３のゲートは正転トリガパルス用トリガ線ｔｒｇｃ（ｃ＝１〜ｍ）に接続されている。また、ＳＷ６１を構成するＰＴｒ６４のゲートは反転トリガパルス用トリガ線ｔｒｇｂｄ（ｄ＝１〜ｍ）に接続されている。
【００４４】
ＳＷ６１には、第１のトリガ線を介してトリガパルス信号（第２のトリガパルス信号）が入力される。具体的には、ＮＴｒ６３のゲートには正転トリガパルス用トリガ線ｔｒｇｃから正転トリガパルス信号ＳＴＲｅ（ｅ＝１〜ｍ）が入力される。また、ＰＴｒ６４のゲートには反転トリガパルス用トリガ線ｔｒｇｂｄから反転トリガパルス信号ＨＴＲｆ（ｆ＝１〜ｍ）が入力される。ＳＷ６１は、一方の端子（ＮＴｒ６３及びＰＴｒ６４のソース）がＳＭ５２の出力端子に接続され、他方の端子（ＮＴｒ６３及びＰＴｒ６４のドレイン）がＳＭ６２と液晶表示素子７０に接続されている。
【００４５】
ＳＷ６１は、正転トリガパルス信号ＳＴＲｅがハイレベルである（このとき、反転トリガパルス信号ＨＴＲｆはローレベルである）場合はオン状態とされ、ＳＭ５２に記憶されている画素データを読み出してＳＭ６２と液晶表示素子７０へ転送する。また、ＳＷ６１は、正転トリガパルス信号ＳＴＲｅがローレベル（このとき、反転トリガパルス信号ＨＴＲｆはハイレベルである）である場合はオフ状態とされ、ＳＭ５２に記憶されている画素データを読み出さない。即ち、ＳＷ６１は、ハイレベルの正転トリガパルス信号ＳＴＲｅによりＳＭ５２に書き込まれた画素データが転送可能な状態にし、ローレベルの正転トリガパルス信号ＳＴＲｅによりＳＭ５２に書き込まれた画素データが転送不可能な状態にする。
【００４６】
ＳＷ６１は、ＮＴｒ６３とＰＴｒ６４とを有するトランスミッションゲートを構成しているため、グランド（ＧＮＤ）の電位（０Ｖ）から電源電圧ＶＤＤまでの範囲の電圧をオン制御したりオフ制御したりすることができる。例えば、ＮＴｒ６３とＰＴｒ６４の各ゲートに印加される電圧がＧＮＤの電位（ローレベル）のときには、ＰＴｒ６４が導通しないで、ＮＴｒ６３が低抵抗で導通する。また、ＮＴｒ６３とＰＴｒ６４の各ゲートに印加される電圧が電源電圧ＶＤＤ（ハイレベル）のときは、ＮＴｒ６３が導通しないで、ＰＴｒ６４が低抵抗で導通する。
【００４７】
従って、正転トリガパルス用トリガ線ｔｒｇｃを介して供給される正転トリガパルス信号ＳＴＲｅと、反転トリガパルス用トリガ線ｔｒｇｂｄを介して供給される反転トリガパルス信号ＨＴＲｆとにより、スイッチＳＷ６１を構成するトランスミッションゲートをオン制御またはオフ制御することで、ＧＮＤの電位から電源電圧ＶＤＤまでの電圧範囲を低抵抗または高抵抗でスイッチングさせることができる。
【００４８】
ＳＭ６２は容量Ｃ６５を有する。ＳＭ５２に記憶されている画素データとＳＭ６２に保持されている画素データとが異なる場合、ＳＷ６１がオン状態とされ、ＳＭ５２に記憶されている画素データがＳＭ６２へ転送されたときに、ＳＭ６２に保持されている画素データをＳＭ５２に記憶されている画素データに書き換える必要がある。
【００４９】
ＳＭ６２に保持されている画素データは、容量Ｃ６５では電荷として蓄積されている。ＳＭ６２に保持されている画素データが書き換わる場合、容量Ｃ６５に蓄積されている電荷は充電または放電によって変化する。容量Ｃ６５の充放電はＩＮＶ５３の出力信号により実行される。
【００５０】
ＳＭ６２に保持されている画素データを容量Ｃ６５の充電によってローレベルからハイレベルへ書き換える場合、ＩＮＶ５３の出力信号はハイレベルである。このとき、ＩＮＶ５３を構成するＰＴｒがオン状態になり、ＮＴｒがオフ状態になる。これにより、容量Ｃ６５は、ＩＮＶ５３のＰＴｒのソースに接続されている電源電圧ＶＤＤによって充電される。
【００５１】
ＳＭ６２に保持されている画素データを容量Ｃ６５の放電によってハイレベルからローレベルへ書き換える場合、ＩＮＶ５３の出力信号はローレベルである。このとき、ＩＮＶ５３を構成するＮＴｒがオン状態になり、ＰＴｒがオフ状態になるため、容量Ｃ６５に蓄積されている電荷は、ＩＮＶ５３のＮＴｒを介してＧＮＤへ放電される。ＳＷ６１は、トランスミッションゲートを構成するアナログスイッチであるため、容量Ｃ６５の高速な充放電が可能になる。
【００５２】
ＩＮＶ５３の駆動力をＩＮＶ５４の駆動力よりも大きくすることにより、容量Ｃ６５の高速な充放電が可能になる。ＳＷ６１をオン状態にすると、容量Ｃ６５に蓄積されていた電荷はＩＮＶ５４の入力ゲートにも影響を与えるが、ＩＮＶ５３の駆動力をＩＮＶ５４の駆動力よりも大きくすることにより、ＩＮＶ５４のデータ入力反転よりもＩＮＶ５３による容量Ｃ６５の充放電が優先され、ＳＭ５２に記憶されている画素データを書き換えてしまうことを抑制することができる。
【００５３】
液晶表示素子７０は、反射電極７１、共通電極７２、及び、液晶７３を有する。反射電極７１は画素４０毎に配置されている。反射電極７１は、ＳＷ６１の他方の端子と、ＳＭ６２、具体的には容量Ｃ６５の一方の端子に接続されている。なお、容量Ｃ６５の他方の端子は接地されている。共通電極７２は反射電極７１に対して所定のセルギャップを有して対向配置されている。共通電極７２は全画素共通である。共通電極７２はタイミングジェネレータ３に接続されている。タイミングジェネレータ３から出力される交流化信号ＦＲは、共通電極７２に共通電極電圧Ｖｃｏｍとして供給される。
【００５４】
液晶７３は反射電極７１と共通電極７２との間隙に充填封入されている。液晶７３は反射電極７１と共通電極７２との電位差に応じて駆動する。従って、液晶表示素子７０は、反射電極７１に供給される電圧、具体的にはＳＭ５２に記憶されている画素データに対応する電圧（反射電極電圧）と、共通電極７２に供給される共通電極電圧Ｖｃｏｍとの電位差に応じて駆動する。
【００５５】
画像表示部２０を構成する複数の画素４０のうち、垂直シフトレジスタ４の行走査信号により選択された１画素行のｎ個の画素４０は、レベルシフタ／画素ドライバ１３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎを介してサンプリングし、各画素４０のスイッチング回路５０の信号保持部５２に書き込む。
【００５６】
図４に示すように、インバータチェーン回路３０は、ｍ組のトリガパルス用トリガ線に対応して、ｍ組のインバータを有する。具体的には、インバータチェーン回路３０は、ｍ本の正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍ、及び、ｍ本の反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍにそれぞれ対応して、ｍ個のインバータ３１ａ１〜３１ａｍ（以下、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍと称す）、及び、ｍ個のインバータ３１ｂ１〜３１ｂｍ（以下、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍと称す）を有する。
【００５７】
ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍは、ＩＮＶ３１ｂ１、ＩＮＶ３１ａ１、ＩＮＶ３１ｂ２、ＩＮＶ３１ａ２・・・ＩＮＶ３１ｂｍ、ＩＮＶ３１ａｍの順に、各画素行に対応して直列に配置されている。具体的には、ＩＮＶ３１ａ１及びＩＮＶ３１ｂ１が第１画素行に対応して配置されている。ＩＮＶ３１ａ２及びＩＮＶ３１ｂ２が第２画素行に対応して配置されている。ＩＮＶ３１ａｍ及びＩＮＶ３１ｂｍが第ｍ画素行に対応して配置されている。
【００５８】
なお、図４には、ｍ組のＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍの内、第１組のＩＮＶ３１ａ１，ＩＮＶ３１ｂ１、第２組のＩＮＶ３１ａ２，ＩＮＶ３１ｂ２、及び、第ｍ組のＩＮＶ３１ａｍ，ＩＮＶ３１ｂｍを示している。
【００５９】
図３に示すように、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍは、それぞれＰＴｒとＮＴｒとを有して構成されている。ＰＴｒとＮＴｒとはゲート同士及びドレイン同士が接続されている。
【００６０】
インバータチェーン回路３０は、スイッチ切り替え回路３２を有する。スイッチ切り替え回路３２には、タイミングジェネレータ３からスイッチ切り替え信号線ｔｇｉｓを介してスイッチ切り替え信号ＴＧＳが入力される。
【００６１】
スイッチ切り替え回路３２は、ｍ組のスイッチＳＷ３３ａ１〜ＳＷ３３ａｍ、及び、ＳＷ３４ａ１〜ＳＷ３４ａｍと、ｍ組のスイッチＳＷ３３ｂ１〜ＳＷ３３ｂｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍとを有する。
【００６２】
ＳＷ３３ａ１〜ＳＷ３３ａｍ、及び、ＳＷ３３ｂ１〜ＳＷ３３ｂｍは、ｍ組のＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍを直列に接続するためのスイッチである。ＳＷ３４ａ１〜ＳＷ３４ａｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍは、ｍ組のＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍを介さずに、トリガパルス用トリガ線ｔｒｇ０と正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍとを接続し、トリガパルス用トリガ線ｔｒｇ０と反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍとを接続するためのスイッチである。
【００６３】
スイッチＳＷ３３ａ１〜ＳＷ３３ａｍ、ＳＷ３４ａ１〜ＳＷ３４ａｍ、ＳＷ３３ｂ１〜ＳＷ３３ｂｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍは、スイッチ切り替え信号ＴＧＳによりオン状態またはオフ状態に切り替えられる。
【００６４】
例えばスイッチ切り替え信号ＴＧＳがハイレベルである場合、ＳＷ３３ａ１〜ＳＷ３３ａｍ、及び、ＳＷ３３ｂ１〜ＳＷ３３ｂｍはオン状態になり、ＳＷ３４ａ１〜ＳＷ３４ａｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍはオフ状態になる。即ち、スイッチ切り替え信号ＴＧＳがハイレベルである場合、インバータチェーン回路３０は、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍが直列に接続されたインバータチェーン回路として動作（インバータチェーン動作）する。
【００６５】
ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍが直列に接続された状態において、ＩＮＶ３１ｂ１の入力側であるＰＴｒ及びＮＴｒのゲートには、タイミングジェネレータ３からトリガパルス用トリガ線ｔｒｇ０を介してトリガパルス信号ＴＲＩが入力される。ＩＮＶ３１ｂ１の出力側であるＰＴｒ及びＮＴｒのドレインは、反転トリガパルス用トリガ線ｔｒｇｂ１と、ＩＮＶ３１ａ１の入力側であるＰＴｒ及びＮＴｒのゲートとに接続されている。ＩＮＶ３１ａ１の出力側であるＰＴｒ及びＮＴｒのドレインは、正転トリガパルス用トリガ線ｔｒｇ１と、ＩＮＶ３１ｂ２の入力側であるＰＴｒ及びＮＴｒのゲートとに接続されている。
【００６６】
ＩＮＶ３１ｂ２の出力側であるＰＴｒ及びＮＴｒのドレインは、反転トリガパルス用トリガ線ｔｒｇｂ２と、ＩＮＶ３１ａ２の入力側であるＰＴｒ及びＮＴｒのゲートとに接続されている。ＩＮＶ３１ａ２の出力側であるＰＴｒ及びＮＴｒのドレインは、正転トリガパルス用トリガ線ｔｒｇ２と、ＩＮＶ３１ｂ３の入力側であるＰＴｒ及びＮＴｒのゲートとに接続されている。第３組〜第ｍ組のＩＮＶ３１ａ３〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ３〜ＩＮＶ３１ｂｍについても同様である。
【００６７】
スイッチ切り替え信号ＴＧＳがローレベルである場合、ＳＷ３３ａ１〜ＳＷ３３ａｍ、及び、ＳＷ３３ｂ１〜ＳＷ３３ｂｍはオフ状態になり、ＳＷ３４ａ１〜ＳＷ３４ａｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍはオン状態になる。即ち、スイッチ切り替え信号ＴＧＳがローレベルである場合、インバータチェーン回路３０は、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍを介さずに、トリガパルス用トリガ線ｔｒｇ０と、正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍ、及び、反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍとが接続されたショート回路として動作（ショート動作）する。
【００６８】
スイッチ切り替え回路３２によりＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍが直列に接続されている状態において、タイミングジェネレータ３からトリガパルス用トリガ線ｔｒｇ０を介して出力されたトリガパルス信号ＴＲＩは、ＩＮＶ３１ｂ１により極性が反転され、反転トリガパルス信号ＨＴＲ１として反転トリガパルス用トリガ線ｔｒｇｂ１を介して画像表示部２０の第１画素行の画素４０に出力される。
【００６９】
ＩＮＶ３１ｂ１により極性が反転されたトリガパルス信号ＴＲＩは、ＩＮＶ３１ａ１により極性が反転され、正転トリガパルス信号ＳＴＲ１として正転トリガパルス用トリガ線ｔｒｇ１を介して画像表示部２０の第１画素行の画素４０に出力される。例えばトリガパルス信号ＴＲＩがハイレベルの場合、反転トリガパルス信号ＨＴＲ１は反転トリガパルス用トリガ線ｔｒｇｂ１にローレベルで出力される。正転トリガパルス信号ＳＴＲ１は正転トリガパルス用トリガ線ｔｒｇ１にハイレベルで出力される。ＩＮＶ３１ａ２〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ２〜ＩＮＶ３１ｂｍについても同様である。
【００７０】
従って、インバータチェーン回路３０は、スイッチ切り替え回路３２により、複数のインバータ（ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍ）が直列に接続されたインバータチェーン状態と、複数のインバータを介さずに複数のトリガ線（ｔｒｇ１〜ｔｒｇｍ、及び、ｔｒｇｂ１〜ｔｒｇｂｍ）に接続するショート状態とに切り替えられる。
【００７１】
図５〜図１１を用いて、画素４０の駆動方法を説明する。
【００７２】
図５に示すように、１サブフレームは、第１画素行に対応する行走査線ｇ１から第ｍ画素行に対応する行走査線ｇｍまで順次１Ｈ単位で、ＳＭ５２に画素データを書き込む画素データ書き込み期間ＴＫと、全ての画素４０のＳＭ５２に書き込まれた画素データをＳＭ６２へ転送する画素データ転送期間ＴＴとを含む。図６中の画素データ書き込み期間ＴＫにおけるＬ１は第１画素行の各画素４０のＳＭ５２に画素データを書き込む期間である。Ｌ２は第２画素行の各画素４０のＳＭ５２に画素データを書き込む期間である。Ｌｍ−１は第ｍ−１画素行の各画素４０のＳＭ５２に画素データを書き込む期間である。Ｌｍは第ｍ画素行の各画素４０のＳＭ５２に画素データを書き込む期間である。
【００７３】
図６は、画素データ転送期間ＴＴにおいて、電源電圧ＶＤＤと、スイッチ切り替え信号ＴＧＳと、正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍを介して第１画素行〜第ｍ画素行の各画素４０のＳＷ６１に供給される正転トリガパルス信号ＳＴＲｅ（ｅ＝１〜ｍ）と、反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍを介して第１画素行〜第ｍ画素行の各画素４０のＳＷ６１に供給される反転トリガパルス信号ＨＴＲｆ（ｆ＝１〜ｍ）との関係を示している。
【００７４】
画素データ書き込み期間ＴＫ後、タイミングジェネレータ３は、画素データ転送期間ＴＴにおいて、スイッチ切り替え信号ＴＧＳをハイレベルにする。スイッチ切り替え信号ＴＧＳをハイレベルにすることにより、インバータチェーン回路３０のスイッチ切り替え回路３２のスイッチＳＷ３３ａ１〜ＳＷ３３ａｍ、及び、スイッチＳＷ３３ｂ１〜ＳＷ３３ｂｍはオン状態になり、スイッチＳＷ３４ａ１〜ＳＷ３４ａｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍはオフ状態になる。これにより、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍは直列に接続され、インバータチェーンが構成される。
【００７５】
インバータチェーン回路３０に供給されたトリガパルス信号ＴＲＩは、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍにより極性が交互に反転される。極性が交互に反転されたトリガパルス信号ＴＲＩは、反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍ、及び、正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍを介して、反転トリガパルス信号ＨＴＲ１〜ＨＴＲｍ、及び、正転トリガパルス信号ＳＴＲ１〜ＳＴＲｍとして、第１画素行〜第ｍ画素行の各画素４０のＳＷ６１に供給される。
【００７６】
ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍは、トリガパルス信号ＴＲＩが入力された時刻と出力された時刻とで時間差が生じる。一つのインバータで生じる時間差は、例えばインバータを構成するＭＯＳトランジスタの駆動力によって決定される。一つのインバータで生じる時間差は、例えば約１０ｐｓ（ピコ秒）である。従って、正転トリガパルス信号ＳＴＲ２がＩＮＶ３１ａ２から正転トリガパルス用トリガ線ｔｒｇ２へ出力される時刻は、正転トリガパルス信号ＳＴＲ１がＩＮＶ３１ａ１から正転トリガパルス用トリガ線ｔｒｇ１へ出力される時刻から約２０ｐｓ（２×約１０ｐｓ）後の時刻となる。
【００７７】
同様に、反転トリガパルス信号ＨＴＲ２がＩＮＶ３１ｂ２から反転トリガパルス用トリガ線ｔｒｇｂ２へ出力される時刻は、反転トリガパルス信号ＨＴＲ１がＩＮＶ３１ｂ１から反転トリガパルス用トリガ線ｔｒｇｂ１へ出力される時刻から約２０ｐｓ後の時刻となる。他の反転トリガパルス信号ＨＴＲ３〜ＨＴＲｍ、及び、正転トリガパルス信号ＳＴＲ３〜ＳＴＲｍについても同様である。
【００７８】
従って、トリガパルス信号ＴＲＩがハイレベルである場合、インバータチェーン回路３０は、ハイレベルの正転トリガパルス信号ＳＴＲ１〜ＳＴＲｍを、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍの入出力の遅延により、正転トリガパルス用トリガ線ｔｒｇ１から正転トリガパルス用トリガ線ｔｒｇｍに向かって正転トリガパルス用トリガ線毎に順次時間差を有して出力する。また、トリガパルス信号ＴＲＩがハイレベルである場合、インバータチェーン回路３０は、ローレベルの反転トリガパルス信号ＨＴＲ１〜ＨＴＲｍを、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍの入出力の遅延により、反転トリガパルス用トリガ線ｔｒｇｂ１から反転トリガパルス用トリガ線ｔｒｇｂｍに向かって反転トリガパルス用トリガ線毎に順次時間差を有して出力する。
【００７９】
これにより、画素４０のスイッチング回路６０のＳＷ６１は、第１画素行から第ｍ画素行に向かって画素行毎に順次時間差を有してオン状態になる。ＳＷ６１がオン状態になることにより、画素４０のスイッチング回路６０のＳＭ５２に記憶されている画素データはＳＭ６２へ転送され、ＳＭ６２に保持されている画素データはＳＭ５２から転送された画素データに書き換えられる。
【００８０】
ＳＭ６２の容量Ｃ６５の充放電のとき、電源電流またはＧＮＤ電流の瞬間的な増加が発生する。具体的には、ＳＭ５２のＩＮＶ５３の出力信号がハイレベルのときは電源電圧ＶＤＤによって容量Ｃ６５が充電され、ローレベルのときは容量Ｃ６５に蓄積されている電荷がＧＮＤへ放電されることで電流が発生する。電流の瞬間的な発生に伴い、電源電圧ＶＤＤの低下またはＧＮＤの電位の上昇が発生し、誤動作や画像の乱れを発生させる要因となる。
【００８１】
そこで、ＳＷ６１がオン状態になるタイミングを画素行毎にずらすことにより、容量Ｃ６５の充放電に伴う電源電圧ＶＤＤ及びＧＮＤの電位の瞬間的な変動を時間軸方向に平均化することができるので、誤動作や画像の乱れの発生を抑制することができる。
【００８２】
画素４０の電位（画素電位）、具体的には画素４０の液晶表示素子７０の反射電極７１の電位は、ＳＷ６１のオフ動作により決定される。ＭＯＳトランジスタで構成されたＳＷ６１を有するスイッチング回路６０では、ＳＷ６１をオン状態からオフ状態に切り替えるときに、ＳＷ６１を構成するＭＯＳトランジスタのクロック漏れと呼ばれる現象により、図７に示すように、画素電位が変動する。
【００８３】
ＭＯＳトランジスタがオン状態からオフ状態に切り替わるときに発生するクロック漏れは、例えば画素電極である反射電極７１等のハイインピーダンスのノードにおいては、オフ動作による電位変動が発生するため、画質を劣化させる要因となる。クロック漏れの要因として、チャージインジェクションやクロックフィードスルーがある。
【００８４】
そこで、図６に示すように、インバータチェーン回路３０により全ての画素４０のＳＷ６１がオン状態になった後、タイミングジェネレータ３は、ｍ行目の画素行のＳＭ６２の容量Ｃ６５の充放電に必要な時間ＴＣが経過した後にスイッチ切り替え信号ＴＧＳをローレベルにする。スイッチ切り替え信号ＴＧＳをローレベルにすることにより、インバータチェーン回路３０のスイッチ切り替え回路３２のスイッチＳＷ３３ａ１〜ＳＷ３３ａｍ、及び、スイッチＳＷ３３ｂ１〜ＳＷ３３ｂｍはオフ状態になり、スイッチＳＷ３４ａ１〜ＳＷ３４ａｍ、及び、ＳＷ３４ｂ１〜ＳＷ３４ｂｍはオン状態になる。
【００８５】
これにより、トリガパルス用トリガ線ｔｒｇ０は、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍを介さずに、正転トリガパルス用トリガ線ｔｒｇ１〜ｔｒｇｍ、及び、反転トリガパルス用トリガ線ｔｒｇｂ１〜ｔｒｇｂｍに接続される。即ち、インバータチェーン回路３０はショート状態になる。
【００８６】
インバータチェーン回路３０がショート状態のときに、タイミングジェネレータ３は、トリガパルス信号ＴＲＩをローレベルにすることにより、即ち、トリガパルス信号ＴＲＩをハイレベルからローレベルに信号レベルを変えることにより、全ての画素４０のＳＷ６１をほぼ同時にオフ状態にする。これにより、ＳＭ５２からＳＭ６２への画素データの転送は、全ての画素４０に対してほぼ同時に終了する。
【００８７】
全ての画素４０のＳＷ６１は、配線遅延に起因する時間差の範囲でオフ動作が行われるため、仮に時間方向に電源電圧の変動があった場合においても、スイッチング回路５０の出力電圧ＶＳ５０は全ての画素４０でほぼ同一となる。これにより、反射電極７１の電位ＶＨ７０も全ての画素４０でほぼ同一となる。
【００８８】
従って、スイッチ切り替え回路３２によりインバータチェーン回路３０をショート状態にして、トリガパルス信号ＴＲＩをハイレベルからローレベルに切り替えることにより、全ての画素４０のＳＷ６１をほぼ同時にオフ状態にすることができる。これにより、全ての画素４０に対して同レベルのクロック漏れを発生させることで、視覚上、画質の劣化を認識できないようにすることができる。
【００８９】
図８は、図６に示すタイムチャートの比較例を示している。図８はインバータチェーン回路３０がスイッチ切り替え回路３２を有していない場合、即ち、ＩＮＶ３１ａ１〜ＩＮＶ３１ａｍ、及び、ＩＮＶ３１ｂ１〜ＩＮＶ３１ｂｍは直列に接続されている状態のタイムチャートである。この場合、ＳＷ６１がオン状態になるタイミングを画素行毎にずらすと、容量Ｃ６５の充放電に必要な時間ＴＣだけ経過した後、オフ状態になるタイミングも画素行毎にずれる。そのため、例えば時間方向に電源電圧の変動があった場合には、画面の垂直方向に輝度差を有する画像が表示される。
【００９０】
図４ではインバータチェーン回路３０を画像表示部２０の水平方向の一側（図４では画像表示部２０の右側）に配置したが、図９に示すように、インバータチェーン回路３０を画像表示部２０の水平方向の両側に配置するようにしてもよい。インバータチェーン回路３０を画像表示部２０の水平方向の両側に配置することにより、２つのインバータチェーン回路３０から出力される正転トリガパルス信号ＳＴＲ１〜ＳＴＲｍ、及び、反転トリガパルス信号ＨＴＲ１〜ＨＴＲｍの駆動力を高めることができる。
【００９１】
２つのインバータチェーン回路３０がショート状態の場合、２つのインバータチェーン回路３０からそれぞれ出力される正転トリガパルス信号ＳＴＲ１〜ＳＴＲｍ、及び、反転トリガパルス信号ＨＴＲ１〜ＨＴＲｍは、インバータの遅延がなくなる。そのため、スイッチＳＷ６１のオフ動作は、配線遅延のみの差となる。これにより、逆極性の駆動信号によるスイッチＳＷ６１の誤動作を低減することができる。
【００９２】
図１０に示すタイミングチャートを用いて、液晶表示装置１の画像表示部２０における液晶表示素子７０の駆動方法を説明する。
【００９３】
図１０（ａ）は水平ドライバ１０から列データ線ｄｂに出力される１ビットのサブフレームデータの１画素の画素データ書き込み期間及び画素データ転送期間を示している。図１０（ａ）において右下がりの斜線は画素データ書き込み期間を示している。図１０（ａ）において、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２のデータの反転データである。
【００９４】
図１０（ｂ）はタイミングジェネレータ３からトリガパルス用トリガ線ｔｒｇ０を介して出力されるトリガパルス信号ＴＲＩを示す。トリガパルス信号ＴＲＩは１サブフレーム毎に出力される。図１０（ｃ）は反射電極７１に印加されるサブフレームデータ（電圧）を示している。図１０（ｄ）は共通電極７２に印加される共通電極電圧Ｖｃｏｍを示している。図１０（ｅ）は液晶７３に印加される電圧を示している。
【００９５】
液晶表示装置１において、垂直シフトレジスタ４から出力される行走査信号により行走査線ｇ１から行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択される。行走査信号により選択された画素行のｎ個の画素４０は、ＳＷ５１がオン状態となり、列データ線ｄｂに出力された画素データであるビットＢ０の正転サブフレームデータがＳＭ５２に書き込まれる。
【００９６】
全ての画素４０に対してＳＭ５２へのビットＢ０の正転サブフレームデータの書き込みが終了した後の時刻Ｔ１に、全ての画素４０に対して、インバータチェーン回路３０から正転トリガパルス信号ＳＴＲｅ及び反転トリガパルス信号ＨＴＲｆが、画素行毎に時間差を有して供給される。
【００９７】
これにより、全ての画素４０のＳＷ６１がオン状態となり、ＳＭ５２に書き込まれた正転サブフレームデータは、ＳＭ６２に転送され、電荷として保持される。反射電極７１にはＳＭ６２に保持されている電荷に応じた電圧が印加される。ビットＢ０の正転サブフレームデータがＳＭ６２に保持される期間は、時刻Ｔ１からビットＢ０ｂの反転トリガパルス信号ＨＴＲｆが入力される時刻Ｔ２までの１サブフレーム期間である。
【００９８】
ここで、サブフレームデータのビット値が１、即ちハイレベルのときには反射電極７１には電源電圧ＶＤＤ（例えばＶＤＤ＝３．３Ｖ）が印加され、ビット値が０、即ちローレベルのときには反射電極７１はＧＮＤの電位となる。一方、液晶表示素子７０の共通電極７２には、ＧＮＤの電位及び電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加することができ、正転トリガパルス信号ＳＴＲｅが入力されるタイミングで所定の電圧に切り替えることができる。共通電極電圧Ｖｃｏｍは、例えば正転サブフレームデータが反射電極７１に電圧として印加されるサブフレーム期間では、０Ｖよりも液晶７３の閾値電圧Ｖｔｔだけ低い電圧に設定される。
【００９９】
液晶表示素子７０は、反射電極７１の印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値に相当する液晶７３の印加電圧に応じて階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電極７１に電圧として印加される時刻Ｔ１から時刻Ｔ２までの１サブフレーム期間では、液晶７３の印加電圧は正転サブフレームデータのビット値が１のときは３.３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が０のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【０１００】
図１１に示すように、グレースケール値曲線ＧＳは黒のグレースケール値が液晶７３の閾値電圧ＶｔｔのＲＭＳ電圧（液晶７３の印加電圧に相当する）に対応し、白のグレースケール値が液晶７３の飽和電圧Ｖｓａｔ（＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子７０は、液晶７３の印加電圧が３．３Ｖ＋Ｖｔｔのときは白を表示し、＋Ｖｔｔのときは黒を表示する。
【０１０１】
ビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、ビットＢ０ｂの反転サブフレームデータの画素４０のＳＭ５２への書き込みが開始される。全ての画素４０のＳＭ５２へのビットＢ０ｂの反転サブフレームデータの書き込みが終了した後の時刻Ｔ２に、全ての画素４０に対して、インバータチェーン回路３０から正転トリガパルス信号ＳＴＲｅ及び反転トリガパルス信号ＨＴＲｆが、画素行毎に時間差を有して供給される。
【０１０２】
これにより、全ての画素４０のスイッチＳＷ６１がオン状態になり、ＳＭ５２に書き込まれたビットＢ０ｂの反転サブフレームデータがＳＭ６２に転送され、電荷として保持される。反射電極７１にはＳＭ６２に保持されている電荷に応じた電圧が印加される。ビットＢ０ｂの反転サブフレームデータがＳＭ６２に保持される期間は、時刻Ｔ２からビットＢ１の正転トリガパルス信号ＳＴＲｅが入力される時刻Ｔ３までの１サブフレーム期間である。反転サブフレームデータは、正転サブフレームデータに対して常に逆論理値の関係を有する。従って、ビットＢ０ｂの反転サブフレームデータのビット値は、ビットＢ０の正転サブフレームデータのビット値が１のときは０となり、０のときは１となる。
【０１０３】
一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極７１に印加されるサブフレーム期間では、３.３Ｖよりも液晶７３の閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、ビットＢ０ｂの反転サブフレームデータが反射電極７１に印加される時刻Ｔ２から時刻Ｔ３までの１サブフレーム期間では、液晶７３の印加電圧は、ビットＢ０の正転サブフレームデータのビット値が１のときには−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、０のときには−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
【０１０４】
従って、ビットＢ０の正転サブフレームデータのビット値が１のとき、続いて入力されるビットＢ０ｂの反転サブフレームデータのビット値が０であるため、液晶７３の印加電圧は、−（３．３Ｖ＋Ｖｔｔ）となる。液晶７３に印加される電位の方向はビットＢ０の正転サブフレームデータとは逆になるが絶対値は同じである。そのため、画素４０はビットＢ０の正転サブフレームデータでの画像表示と同じ白表示となる。
【０１０５】
同様に、ビットＢ０の正転サブフレームデータのビット値が０のとき、続いて入力されるビットＢ０ｂの反転サブフレームデータのビット値が１であるため、液晶７３の印加電圧は、−Ｖｔｔとなる。液晶７３に印加される電位の方向はビットＢ０の正転サブフレームデータとは逆になるが絶対値は同じである。そのため、画素４０は黒表示となる。
【０１０６】
従って、画素４０は、時刻Ｔ１から時刻Ｔ３までの２サブフレーム期間では、ビットＢ０とビットＢ０ｂとで同じ階調で表示すると共に、液晶７３の電位方向がサブフレーム毎に反転する交流駆動が行われる。これにより、液晶７３の焼き付きを防止することができる。
【０１０７】
続いて、ビットＢ０ｂの反転サブフレームデータを表示しているサブフレーム期間内において、ビットＢ１の正転サブフレームデータの画素４０のＳＭ５２への書き込みが開始される。全ての画素４０のＳＭ５２へのビットＢ１の正転サブフレームデータの書き込みが終了した後の時刻Ｔ３に、全ての画素４０に対して、インバータチェーン回路３０から正転トリガパルス信号ＳＴＲｅ及び反転トリガパルス信号ＨＴＲｆが、画素行毎に時間差を有して供給される。
【０１０８】
これにより、全ての画素４０のＳＷ６１がオン状態になり、ＳＭ５２に書き込まれたビットＢ１の正転サブフレームデータがＳＭ６２に転送され、電荷として保持される。反射電極７１にはＳＭ６２に保持されている電荷に応じた電圧が印加される。ビットＢ１の正転サブフレームデータがＳＭ６２に保持される期間は、時刻Ｔ３からビットＢ２の正転トリガパルス信号ＳＴＲｅが入力される時刻Ｔ４までの１サブフレーム期間である。
【０１０９】
一方、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極７１に印加されるサブフレーム期間では、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極７１に印加される時刻Ｔ３から時刻Ｔ４までの１サブフレーム期間では、液晶７３の印加電圧は、ビットＢ１の正転サブフレームデータのビット値が１のときには３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、０のときには＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【０１１０】
続いて、ビットＢ１の正転サブフレームデータを表示しているサブフレーム期間内において、ビットＢ１ｂの反転サブフレームデータの画素４０のＳＭ５２への書き込みが開始される。全ての画素４０のＳＭ５２へのビットＢ１ｂの反転サブフレームデータの書き込みが終了した後の時刻Ｔ４に、全ての画素４０に対して、インバータチェーン回路３０から正転トリガパルス信号ＳＴＲｅ及び反転トリガパルス信号ＨＴＲｆが、画素行毎に時間差を有して供給される。
【０１１１】
これにより、全ての画素４０のスイッチＳＷ６１がオン状態になり、ＳＭ５２に書き込まれたビットＢ１ｂの反転サブフレームデータがＳＭ６２に転送され、電荷として保持される。反射電極７１にはＳＭ６２に保持されている電荷に応じた電圧が印加される。ビットＢ１ｂの反転サブフレームデータがＳＭ６２に保持される期間は、時刻Ｔ４からビットＢ２の正転トリガパルス信号ＳＴＲｅが入力される時刻Ｔ５までの１サブフレーム期間である。
【０１１２】
一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極７１に印加されるサブフレーム期間は、３.３Ｖよりも液晶７３の閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、ビットＢ１ｂの反転サブフレームデータが反射電極７１に印加される時刻Ｔ４から時刻Ｔ５までの１サブフレーム期間では、液晶７３の印加電圧は、ビットＢ１の正転サブフレームデータのビット値が１のときには−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、０のときには−３.３Ｖ−Ｖｔｔ（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。
【０１１３】
従って、画素４０は、時刻Ｔ３から時刻Ｔ５までの２サブフレーム期間では、ビットＢ１とビットＢ１ｂとで同じ階調で表示すると共に、液晶７３の電位方向がサブフレーム毎に反転する交流駆動が行われる。これにより、液晶７３の焼き付きを防止することができる。以下、上記と同様の動作を繰り返すことにより、複数のサブフレームの組み合わせによって階調表示を行うことができる。
【０１１４】
なお、ビットＢ０とビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間である。ビットＢ１とビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、ビットＢ２とビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様である。各サブフレーム期間の長さやサブフレーム数は適宜決定される。
【０１１５】
［第２実施形態］
第２実施形態の液晶表示装置は、第１実施形態の液晶表示装置１と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図１２を用いて、第２実施形態の画素１４０を説明する。なお、説明をわかりやすくするために、第１実施形態の画素４０と同じ構成部には同じ符号を付す。
【０１１６】
図１２に示すように、第２実施形態の画素１４０は、スイッチング回路（第１のスイッチング回路）５０、スイッチング回路（第２のスイッチング回路）１６０、及び液晶表示素子７０を備える。画素１４０は、第１実施形態の画素４０と比較して、容量Ｃ６５を有さない点で相違し、容量Ｃ６５以外の構成は同じである。
【０１１７】
画素４０毎に容量Ｃ６５を有する構成の場合、画素４０毎の容量値のばらつきは画像の品位を悪化させる要因となる。そこで、画素４０毎に容量Ｃ６５を設けずに、液晶表示素子７０の液晶７３を容量として機能させる。具体的には、ＳＷ６１がオン状態になることにより、画素１４０のスイッチング回路５０のＳＭ５２に記憶されている画素データは液晶表示素子７０の液晶７３へ転送され、液晶７３に保持されている画素データはＳＭ５２から転送された画素データに書き換えられる。容量Ｃ６５に起因する容量値のばらつきがなくなるため、画素４０毎の容量値のばらつきを低減することができる。また、容量Ｃ６５を有さないので、画素１４０を小さくすることができる。画素を小さくすることで液晶表示装置の小型化が可能になる。
【０１１８】
［第３実施形態］
第３実施形態の液晶表示装置は、第２実施形態の液晶表示装置と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図１３を用いて、第３実施形態の画素２４０を説明する。なお、説明をわかりやすくするために、第２実施形態の画素１４０と同じ構成部には同じ符号を付す。
【０１１９】
図１３に示すように、第３実施形態の画素２４０は、スイッチング回路（第１のスイッチング回路）５０、スイッチング回路（第２のスイッチング回路）２６０、及び液晶表示素子７０を備える。画素２４０は、第２実施形態の画素１４０と比較して、ＰＴｒ６４を有さない点で相違し、ＰＴｒ６４以外の構成は同じである。なお、第３実施形態の液晶表示装置では、ＰＴｒ６４を有さないため、ＰＴｒ６４と接続する反転トリガパルス用トリガ線ｔｒｇｂｄが不要になる。
【０１２０】
液晶７３に転送された画素データは、各画素のＳＷ５１のオフ後にＮＴｒ６３及びＰＴｒ６４のリーク特性による影響を受ける。そのため、画素毎にＮＴｒ６３とＰＴｒ６４とのリーク電流に差があると、画像の品位を悪化させる要因となる。そこで、スイッチング回路２６０をＰＴｒ６４を有さないＮＴｒ６３のみの構成とすることで、リーク電流の差に起因する画像の品位の悪化を抑制することができる。
【０１２１】
第３実施形態の液晶表示装置では、液晶７３に画素データを転送するための転送トランジスタがＮＴｒ６３のみの構成となる。そのため、正転トリガパルス用トリガ線ｔｒｇｃから供給される正転トリガパルス信号ＳＴＲｅからＮＴｒ６３の閾値電圧Ｖｔｈ分だけ減少した電圧の信号しか転送できなくなる。
【０１２２】
そこで、画像表示部２０とインバータチェーン回路３０との間にチャージポンプ２７０を配置した構成とする。インバータチェーン回路３０から正転トリガパルス用トリガ線ｔｒｇｃを介して供給される正転トリガパルス信号ＳＴＲｅに、チャージポンプ２７０によりＶｔｈ以上に増加させた電圧を供給する。
【０１２３】
これにより、液晶表示素子７０により表示される画像のダイナミックレンジを減少させずに、リーク電流の差に起因する画像の品位の悪化を抑制することができる。画素２４０毎にＰＴｒ６４を有さないため、画素２４０を小さくすることができる。なお、チャージポンプ２７０の代わりに外部からＶｔｈ以上に増加させた電圧を正転トリガパルス信号ＳＴＲｅに供給するようにしてもよい。
【０１２４】
［第４実施形態］
第４実施形態の液晶表示装置は、第２実施形態の液晶表示装置と比較して画素の構成が相違し、画素以外の構成は同じである。そこで、図１４を用いて、第４実施形態の画素３４０を説明する。なお、説明をわかりやすくするために、第２実施形態の画素１４０と同じ構成部には同じ符号を付す。
【０１２５】
図１４に示すように、第４実施形態の画素３４０は、スイッチング回路（第１のスイッチング回路）５０、スイッチング回路（第２のスイッチング回路）３６０、及び液晶表示素子７０を備える。画素３４０は、第２実施形態の画素１４０と比較して、ＮＴｒ６３を有さない点で相違し、ＮＴｒ６３以外の構成は同じである。なお、第４実施形態の液晶表示装置では、ＮＴｒ６３を有さないため、ＮＴｒ６３と接続する正転トリガパルス用トリガ線ｔｒｇｃが不要になる。
【０１２６】
液晶７３に転送された画素データは、各画素のＳＷ５１のオフ後にＮＴｒ６３及びＰＴｒ６４のリーク特性による影響を受ける。そのため、画素毎にＮＴｒ６３とＰＴｒ６４とのリーク電流に差があると、画像の品位を悪化させる要因となる。そこで、スイッチング回路２６０をＮＴｒ６３を有さないＰＴｒ６４のみの構成とすることで、リーク電流の差に起因する画像の品位の悪化を抑制することができる。
【０１２７】
第４実施形態の液晶表示装置では、液晶７３に画素データを転送するための転送トランジスタがＰＭＯＳトランジスタであるＰＴｒ６４のみの構成となる。そのため、反転トリガパルス用トリガ線ｔｒｇｂｄから供給される反転トリガパルス信号ＨＴＲｆからＰＴｒ６４の閾値電圧Ｖｔｈ分だけ増加した電圧の信号しか転送できなくなる。
【０１２８】
そこで、画像表示部２０とインバータチェーン回路３０との間にチャージポンプ３７０を配置した構成とする。インバータチェーン回路３０から反転トリガパルス用トリガ線ｔｒｇｂｄを介して供給される反転トリガパルス信号ＨＴＲｆに、チャージポンプ３７０によりＶｔｈ分以上減少させた負電圧を供給する。
【０１２９】
これにより、液晶表示素子７０により表示される画像のダイナミックレンジを減少させずに、リーク電流の差に起因する画像の品位の悪化を抑制することができる。画素２４０毎にＰＴｒ６４を有さないため、画素２４０を小さくすることができる。なお、チャージポンプ３７０の代わりに外部からＶｔｈ分以上減少させた負電圧を反転トリガパルス信号ＨＴＲｆに供給するようにしてもよい。
【０１３０】
従って、各実施形態の液晶表示装置によれば、インバータチェーン回路３０にスイッチ切り替え回路３２を設け、スイッチ切り替え回路３２によりインバータチェーン回路３０をショート状態にして、トリガパルス信号ＴＲＩをハイレベルからローレベルに切り替えて信号レベルを変えることにより、全ての画素４０のＳＷ６１をほぼ同時にオフ状態にすることができる。
【０１３１】
これにより、全ての画素４０に対して同レベルのクロック漏れを発生させることで、視覚上、画質の劣化を認識できないようにすることができる。よって、各画素や周辺回路が煩雑になったり、スイッチングスピードが遅くなったりすることを抑制し、クロック漏れによる画質の劣化を抑制することが可能になる。
【０１３２】
なお、第１実施形態、第２実施形態において、ＮＴｒ６３とＰＴｒ６４のリーク電流そのものを減少させることで、リーク電流の差に起因する画像の品位の悪化を抑制することもできる。ＮＴｒ６３とＰＴｒ６４のオフ時のゲート電圧を、ＮＴｒ６３であればＧＮＤの電位よりも低い負電圧を、ＰＴｒ６４であれば電源電圧ＶＤＤよりも高い電圧を、それぞれ印加することでトランジスタ起因のリーク電流を減少させることができる。
【０１３３】
なお、本発明は、上述した各実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。例えば、第３及び第４実施形態の分析装置は、第１実施形態の液晶表示装置と同様に、スイッチング回路２６０，３６０が容量Ｃ６５を有する構成としてもよい。
【符号の説明】
【０１３４】
１  液晶表示装置
３  タイミングジェネレータ
２０  画像表示部
３０  インバータチェーン回路
３１ａ１〜３１ａｍ、３１ｂ１〜３１ｂｍ  インバータ
３２  スイッチ切り替え回路
４０  画素
５０  スイッチング回路（第１のスイッチング回路）
６０，１６０，２６０，３６０  スイッチング回路（第２のスイッチング回路）
７０  液晶表示素子
２７０，３７０  チャージポンプ
ｔｒｇｃ（ａ＝１〜ｍ）  正転トリガパルス用トリガ線（第１のトリガ線）
ｔｒｇｂｄ（ｄ＝１〜ｍ）  反転トリガパルス用トリガ線（第１のトリガ線）
ｔｒｇ０  トリガパルス用トリガ線（第２のトリガ線）
ｔｇｉｓ  スイッチ切り替え信号線
ＳＴＲｅ（ｅ＝１〜ｍ）  正転トリガパルス信号（第１のトリガパルス信号）
ＨＴＲｆ（ｆ＝１〜ｍ）  反転トリガパルス信号（第１のトリガパルス信号）
ＴＲＩ  トリガパルス信号（第２のトリガパルス信号）
ＴＧＳ  スイッチ切り替え信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2017173513.tif 000012
【図１１】
2017173513.tif 000013
【図１２】
2017173513.tif 000014
【図１３】
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【図１４】
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