(57)【要約】【課題】信号雑音比（ＳＮＲ）を向上する。【解決手段】半導体装置は、第１端子乃至第４端子と、スイッチ回路と、積分回路とを有する。積分回路は増幅回路を有し、増幅回路は（−）端子、第１（＋）端子、第２（＋）端子を有する。積分回路は、第１（＋）端子の電圧と第２（＋）端子の電圧の平均電圧を参照電圧にして、（−）端子の入力信号を積分する機能をもつ。スイッチ回路は、（−）端子を第２端子に、第１（＋）端子を第１端子に、かつ第２（＋）端子を第３端子に電気的に接続する機能と、（−）端子を第３端子に、第１（＋）端子を第２端子に、かつ第２（＋）端子を第４端子に電気的に接続する機能とを有する。本半導体装置は、表示パネルの画素を流れる電流を検出する半導体装置に適用される。【選択図】図１６
2017120420.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第３端子と、
第１回路と、
増幅回路と、
を有する半導体装置であって、
前記増幅回路は、出力端子、反転入力端子、第１非反転入力端子、および第２非反転入力端子を有し、
前記増幅回路は、前記第１非反転入力端子の電圧および前記第２非反転入力端子の電圧の平均電圧と、前記反転入力端子の電圧との差分を増幅する機能を有し、
前記第１回路は第１乃至第３機能を有し、
前記第１機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第１端子との間を導通状態にし、前記第２非反転入力端子と前記第３端子との間を導通状態にする機能であり、
前記第２機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第１端子との間を導通状態にし、前記第２非反転入力端子と前記第１端子との間を導通状態にする機能であり、
前記第３機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第３端子との間を導通状態にし、前記第２非反転入力端子と前記第３端子との間を導通状態にする機能である半導体装置。
【請求項２】
請求項１において、
配線を有し、
前記配線には第１電圧が入力され、
前記第１回路は第４機能を有し、
前記第４機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記配線との間を導通状態にし、前記第２非反転入力端子と前記配線との間を導通状態にする機能である半導体装置。
【請求項３】
請求項１又は２において、
容量素子を有し、
前記容量素子の第１端子は、前記出力端子に電気的に接続され、
前記容量素子の第２端子は、前記反転入力端子に電気的に接続されている半導体装置。
【請求項４】
第１乃至第５端子と、
第１回路と、
増幅回路と、
容量素子と、
を有する半導体装置であって、
前記増幅回路は、出力端子、反転入力端子、第１非反転入力端子、および第２非反転入力端子を有し、
前記増幅回路は、前記第１非反転入力端子の電圧および前記第２非反転入力端子の電圧の平均電圧と、前記反転入力端子の電圧との差分を増幅する機能を有し、
前記容量素子の第１端子は前記出力端子に電気的に接続され、
前記容量素子の第２端子は前記反転入力端子に電気的に接続され、
前記第１回路は第１乃至第７機能を有し、
前記第１機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第１端子との間を導通状態にし、前記第２非反転入力端子と前記第３端子との間を導通状態にする機能であり、
前記第２機能は、前記反転入力端子と前記第３端子との間を導通状態にし、前記第１非反転入力端子と前記第２端子との間を導通状態にし、前記第２非反転入力端子と前記第４端子との間を導通状態にする機能であり、
前記第３機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第１端子との間を導通状態にし、前記第２非反転入力端子と前記第１端子との間を導通状態にする機能であり、
前記第４機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第３端子との間を導通状態にし、前記第２非反転入力端子と前記第３端子との間を導通状態にする機能であり、
前記第５機能は、前記反転入力端子と前記第３端子との間を導通状態にし、前記第１非反転入力端子と前記第２端子との間を導通状態にし、前記第２非反転入力端子と前記第２端子との間を導通状態にする機能であり、
前記第６機能は、前記反転入力端子と前記第３端子との間を導通状態にし、前記第１非反転入力端子と前記第４端子との間を導通状態にし、前記第２非反転入力端子と前記第４端子との間を導通状態にする機能であり、
前記第７機能は、前記第１乃至第４端子をそれぞれ前記５端子に導通する機能である半導体装置。
【請求項５】
請求項４において、
前記第１回路は第８、および第９機能を有し、
前記第８機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子、および前記第２非反転入力端子を、それぞれ、前記第５端子に導通する機能であり、
前記第９機能は、前記反転入力端子と前記第３端子との間を導通状態にし、前記第１非反転入力端子、および前記第２非反転入力端子を、それぞれ、前記第５端子に導通する機能である半導体装置。
【請求項６】
サブ画素、並びに、サブ画素に電気的に接続されている第１配線および第２配線を有する表示ユニットを駆動する機能を有するドライバＩＣであって、
第１、第２ユニットを有し、
前記第１ユニットは、前記第１配線に入力される階調信号を生成する機能を有し、
前記第２ユニットは、前記第２配線を流れる電流を検出する機能を有し、
前記第２ユニットは、請求項４または５に記載の半導体装置を有するドライバＩＣ。
【請求項７】
画素アレイを備える表示ユニットを駆動する機能をもつドライバＩＣであって、
第１出力ピンと、
第１乃至第５入力ピンと、
第１回路と、
第２回路と、
を有し、
第１回路は、階調信号を生成する機能を有し、
前記第１出力ピンは、前記階調信号を出力する機能を有し、
第１乃至第４入力ピンは、前記画素アレイを流れる電流が入力される機能を有し、
前記第２回路は、
第３回路と、
積分回路と、
サンプルホールド回路と、
アナログ−デジタル変換回路と、
を有し、
前記サンプルホールド回路は、前記積分回路から出力されるアナログ信号をサンプリングする機能を有し、
前記アナログ−デジタル変換回路は、前記サンプルホールド回路でサンプリングされた前記アナログ信号をデジタル変換する機能を有し、
前記積分回路は、増幅回路および容量素子を有し、
前記増幅回路は、出力端子、反転入力端子、第１非反転入力端子、および第２非反転入力端子を有し、
前記増幅回路は、前記第１非反転入力端子の電圧および前記第２非反転入力端子の電圧の平均電圧と、前記反転入力端子の電圧との差分を増幅する機能を有し、
前記容量素子の第１端子は前記出力端子に電気的に接続され、
前記容量素子の第２端子は前記反転入力端子に電気的に接続され、
前記第３回路は第１乃至第３機能を有し、
前記第１機能は、前記第１乃至第４入力ピンをそれぞれ、前記第５入力ピンに導通する機能であり、
前記第２機能は、前記反転入力端子と前記第２入力ピンとの間を導通状態にし、前記第１非反転入力端子と前記第１入力ピンとの間を導通状態にし、前記第２非反転入力端子と前記第３入力ピンとの間を導通状態にする機能であり、
前記第３機能は、前記反転入力端子と前記第３入力ピンとの間を導通状態にし、前記第１非反転入力端子と前記第２入力ピンとの間を導通状態にし、前記第２非反転入力端子と前記第４入力ピンとの間を導通状態にする機能であるドライバＩＣ。
【請求項８】
請求項７において、
前記第３回路は、第４乃至第７機能を有し、
前記第４機能は、前記反転入力端子と前記第２入力ピンとの間を導通状態にし、前記第１非反転入力端子と前記第１入力ピンとの間を導通状態にし、前記第２非反転入力端子と前記第１入力ピンとの間を導通状態にする機能であり、
前記第５機能は、前記反転入力端子と前記第２入力ピンとの間を導通状態にし、前記第１非反転入力端子と前記第３入力ピンとの間を導通状態にし、前記第２非反転入力端子と前記第３入力ピンとの間を導通状態にする機能であり、
前記第６機能は、前記反転入力端子と前記第３入力ピンとの間を導通状態にし、前記第１非反転入力端子と前記第２入力ピンとの間を導通状態にし、前記第２非反転入力端子と前記第２入力ピンとの間を導通状態にする機能であり、
前記第７機能は、前記反転入力端子と前記第３入力ピンとの間を導通状態にし、前記第１非反転入力端子と前記第４入力ピンとの間を導通状態にし、前記第２非反転入力端子と前記第４入力ピンとの間を導通状態にする機能であるドライバＩＣ。
【請求項９】
請求項７又は８において、
前記第３回路は第８および第９機能を有し、
前記第８機能は、前記反転入力端子と前記第２入力ピンとの間を導通状態にし、前記第１非反転入力端子、および前記第２非反転入力端子を、それぞれ、前記５入力ピンに導通する機能であり、
前記第９機能は、前記反転入力端子と前記第３入力ピンとの間を導通状態にし、前記第１非反転入力端子、および前記第２非反転入力端子を、それぞれ、前記第５入力ピンに導通する機能であるドライバＩＣ。
【請求項１０】
表示ユニットを有し、
前記表示ユニットは、請求項６乃至９の何れか１項に記載のドライバＩＣを有する電子機器。
【請求項１１】
表示ユニット、およびタッチセンサユニットを有し、
前記表示ユニットは、請求項６乃至９の何れか１項に記載のドライバＩＣを有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）では、半導体装置、電子部品、及び電子機器、並びにこれらの動作方法と作製方法等について説明する。
【０００２】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、およびパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【背景技術】
【０００３】
発光素子を用いたアクティブマトリクス型の表示装置の画素について、様々な回路構成が提案されている。一般的に、画素には、発光素子、画素への階調信号の入力を制御する選択トランジスタ、および発光素子を駆動する駆動トランジスタが少なくとも設けられている。駆動トランジスタを流れるドレイン電流を発光素子に供給することで、ドレイン電流の値に応じた輝度で発光素子を発光させている。
【０００４】
表示装置の画面を構成する画素間で、駆動トランジスタの電気特性（閾値電圧、電界効果移動度等）にばらつきがあると、同じ電圧の階調信号を供給しても、発光素子の輝度にばらつきが生じてしまう。したがって、複数の画素間での駆動トランジスタの電気特性のばらつきは、表示装置の表示品質を低下させしまう原因の１つである。
【０００５】
一方、アクティブマトリクス型の表示装置は高精細化のため多画素化が推し進められており、表示装置には、数十万乃至数千万もの画素が設けられている。一般的なカラー表示装置の画素は、赤、緑、青（ＲＧＢ）の表示色に対応する３のサブ画素でなる。例えば、サブ画素数は、表示装置の解像度がＦｕｌｌ−ＨＤであれば、１３６６×７６８×３（ＲＧＢ）＝１，０４９，０８８であり、８Ｋ４Ｋ（スーパーハイビジョン）であれば、７，６８０×４，３２０×３（ＲＧＢ）＝３３，１７７，６００である。多数のサブ画素同士で駆動トランジスタの電気特性を完全に一致させるのは非常に困難である。そこで、駆動トランジスタの電気特性を取得し、発光素子の輝度を補正することが提案されている（例えば、非特許文献１）。
【０００６】
表示部の多階調化、及び高精細化等に対応するため、表示装置のドライバ回路、特に、ビデオ信号からデータ信号を生成するためのソースドライバ回路には、専用ＩＣ（ドライバＩＣ）が採用されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２２３０７０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｋ．Ｔａｋａｈａｓｈｉ  ｅｔ  ａｌ．，“１３．３−ｉｎｃｈ  ８ｋ４ｋ  ６６４−ｐｐｉ  Ｆｏｌｄａｂｌｅ  ＯＬＥＤ  Ｄｉｓｐｌａｙ  Ｕｓｉｎｇ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴｓ，”ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，Ｖｏｌ．４６，２０１５，ｐｐ．２５０−２５３．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一形態の課題は、新規な半導体装置を提供すること、新規な半導体装置の動作方法を提供すること、信号対ノイズ比（ＳＮＲ）を向上すること、及び、表示品質を向上すること等である。
【００１０】
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１１】
（１）  本発明の一形態は、第１乃至第３端子と、第１回路と、増幅回路とを有し、増幅回路は、出力端子、反転入力端子、第１非反転入力端子、および第２非反転入力端子を有し、増幅回路は、第１非反転入力端子の電圧および第２非反転入力端子の電圧の平均電圧と、反転入力端子の電圧との差分を増幅する機能を有し、第１回路は第１乃至第３機能を有し、第１機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子と第１端子との間を導通状態にし、第２非反転入力端子と第３端子との間を導通状態にする機能であり、第２機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子と第１端子との間を導通状態にし、第２非反転入力端子と第１端子との間を導通状態にする機能であり、第３機能は、前記反転入力端子と前記第２端子との間を導通状態にし、前記第１非反転入力端子と前記第３端子との間を導通状態にし、前記第２非反転入力端子と前記第３端子との間を導通状態にする機能である半導体装置である。
【００１２】
（２）上記形態（１）に係る半導体装置において、配線を有し、配線には第１電圧が入力され、第１回路は第４機能を有し、第４機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子と配線との間を導通状態にし、第２非反転入力端子と配線との間を導通状態にする機能である。
【００１３】
（３）  上記形態（１）または（２）に係る半導体装置において、容量素子を有し、容量素子の第１端子は、出力端子に電気的に接続され、容量素子の第２端子は、反転入力端子に電気的に接続されている。
【００１４】
（４）本発明の一形態は、第１乃至第５端子と、第１回路と、増幅回路と、容量素子と、を有する半導体装置であって、増幅回路は、出力端子、反転入力端子、第１非反転入力端子、および第２非反転入力端子を有し、増幅回路は、第１非反転入力端子の電圧および第２非反転入力端子の電圧の平均電圧と、反転入力端子の電圧との差分を増幅する機能を有し、容量素子の第１端子は出力端子に電気的に接続され、容量素子の第２端子は反転入力端子に電気的に接続され、第１回路は第１乃至第７機能を有し、第１機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子と第１端子との間を導通状態にし、第２非反転入力端子と第３端子との間を導通状態にする機能であり、第２機能は、反転入力端子と第３端子との間を導通状態にし、第１非反転入力端子と第２端子との間を導通状態にし、第２非反転入力端子と第４端子との間を導通状態にする機能であり、第３機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子と第１端子との間を導通状態にし、第２非反転入力端子と第１端子との間を導通状態にする機能であり、第４機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子と第３端子との間を導通状態にし、第２非反転入力端子と第３端子との間を導通状態にする機能であり、第５機能は、反転入力端子と第３端子との間を導通状態にし、第１非反転入力端子と第２端子との間を導通状態にし、第２非反転入力端子と第２端子との間を導通状態にする機能であり、第６機能は、反転入力端子と第３端子との間を導通状態にし、第１非反転入力端子と第４端子との間を導通状態にし、第２非反転入力端子と第４端子との間を導通状態にする機能であり、第７機能は、第１乃至第４端子をそれぞれ５端子に導通する機能である半導体装置である。
【００１５】
（５）上記形態（４）に係る半導体装置において、第１回路は第８、および第９機能を有し、第８機能は、反転入力端子と第２端子との間を導通状態にし、第１非反転入力端子、および第２非反転入力端子を、それぞれ、第５端子に導通する機能であり、第９機能は、反転入力端子と第３端子との間を導通状態にし、第１非反転入力端子、および第２非反転入力端子を、それぞれ、第５端子に導通する機能である半導体装置である。
【００１６】
（６）本発明の一形態は、サブ画素、並びに、サブ画素に電気的に接続されている第１配線および第２配線を有する表示ユニットを駆動する機能を有するドライバＩＣであって、第１、第２ユニットを有し、第１ユニットは、第１配線に入力される階調信号を生成する機能を有し、第２ユニットは、第２配線を流れる電流を検出する機能を有し、第２ユニットは、上記形態（４）または上記形態（５）に係る半導体装置を有するドライバＩＣである。
【００１７】
（７）本発明の一形態は、表示ユニットを有し、表示ユニットは、上記形態（６）に係るドライバＩＣを有する電子機器である。
【００１８】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１９】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ゲート以外の２つの端子は、ソースまたはドレインとして機能する入出力端子である。なお、トランジスタの型及び各端子に与えられる電位の高低によって、２つの端子のうち一方がソースとして機能し、他方がドレインとして機能する。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００２０】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２１】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００２２】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２３】
本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【発明の効果】
【００２４】
本発明の一形態によって、新規な半導体装置を提供すること、新規な半導体装置の動作方法を提供すること、信号対ノイズ比（ＳＮＲ）を向上すること、及び、表示品質を向上することなどが可能となる。
【００２５】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２６】
【図１】表示装置の構成例を示すブロック図。
【図２】表示ユニットの構成例を示すブロック図。
【図３】Ａ−Ｆ：サブ画素の構成例を示す回路図。
【図４】Ａ：画素アレイの構成例を示す回路図。Ｂ：画素の構成例を示す図。
【図５】Ａ：画素アレイの構成例を示す回路図。Ｂ：画素の構成例を示す図。
【図６】Ａ：画素アレイの構成例を示す回路図。Ｂ：画素の構成例を示す図。
【図７】Ａ：画素アレイの構成例を示す回路図。Ｂ：画素の構成例を示す図。
【図８】Ａ：画素アレイの構成例を示す回路図。Ｂ、Ｃ：画素の構成例を示す図。
【図９】Ａ、Ｂ：スイッチ回路の構成例を示す回路図。
【図１０】Ａ、Ｂ：スイッチ回路の構成例を示す回路図。
【図１１】Ａ、Ｂ：スイッチ回路の構成例を示す回路図。
【図１２】Ａ、Ｂ：スイッチ回路の構成例を示す回路図。
【図１３】電流検出回路の構成例を示す回路図。
【図１４】Ａ：電流検出回路の増幅回路の機能の一例を示す回路図。Ｂ、Ｃ：増幅回路の構成例を示す回路図。
【図１５】Ａ、Ｂ：増幅回路の構成例を示す回路図。
【図１６】電流検出回路の動作例を示す回路図。
【図１７】Ａ、Ｂ−１、Ｂ−２、Ｄ：電流検出回路のセンシングモード、スイッチ回路の構成例を示す回路図。Ｃ−１、Ｃ−２：積分回路の等価回路図。
【図１８】ソースドライバＩＣ（ＳＤ−ＩＣ）の構成例を示すブロック図。
【図１９】ソースドライバユニットの構成例を示すブロック図。
【図２０】電流検出ユニット（ＣＭユニット）の構成例を示すブロック図。
【図２１】ＣＭユニット内の回路の構成例を示す回路図。
【図２２】ＣＭユニット内のロジック回路の真理表、およびスイッチ回路の機能をしめす図。
【図２３】ＣＭユニット内の回路の構成例を示す回路図。
【図２４】ＣＭユニットの動作例を示すフローチャート。
【図２５】ＣＭユニットの動作例を示す回路図。
【図２６】ＣＭユニットの動作例を示す回路図。
【図２７】ＣＭユニットの動作例を示す回路図。
【図２８】ＣＭユニットの動作例を示す回路図。
【図２９】表示ユニットの構成例を示す回路図。
【図３０】表示ユニットの電流検出動作例を示すフローチャート図。
【図３１】タッチパネル装置の構成例を示すブロック図。
【図３２】タッチセンサユニットの構成例を示す回路図。
【図３３】センスＩＣの構成例を示す回路図。
【図３４】センスＩＣのスイッチ回路の構成例を示す回路図。
【図３５】Ａ：表示装置の構成例を示す模式的な分解斜視図。Ｂ：ドライバＩＣの構成例を示すブロック図。
【図３６】Ａ：タッチパネル装置の構成例を示す模式的な分解斜視図。Ｂ，Ｃ：ドライバＩＣの構成例を示すブロック図。
【図３７】Ａ：タッチパネル装置の構成例を示す模式的な分解斜視図。Ｂ、Ｃ：タッチパネルユニットの構成例を示す斜視図。
【図３８】Ａ−Ｆ：電子機器の構成例を示す図。
【図３９】Ａ−Ｄ：電子機器の構成例を示す図。
【図４０】電子機器の構成例を示す図。
【図４１】表示パネルの構成例を示す断面図。
【図４２】Ａ、Ｂ：表示パネルの構成例を示す断面図。
【図４３】Ａ：表示ユニットの構成を示すブロック図。Ｂ：画素の回路図。Ｃ：画素アレイの構成を示す図。
【図４４】Ａ：スイッチ回路のブロック図。Ｂ：スイッチ回路の回路。
【図４５】画素アレイ、ゲートドライバ回路、ソースドライバＩＣとの接続を説明する図。
【図４６】Ａ−Ｄ：ＣＭユニットが検出した電流値の解析結果を示す図。
【発明を実施するための形態】
【００２７】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態、および実施例の記載内容に限定して解釈されるものではない。
【００２８】
以下に示される複数の実施の形態、および実施例は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態または実施例に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２９】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３０】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３１】
また、ブロック図において、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。この場合も本実施の一形態の範疇である。また、複数の回路ブロックで別々の機能を実現するように示していても、実際の回路ブロックにおいては同じ回路ブロック内で複数の機能を実現しうるように設けられている場合もある。この場合も本実施の一形態の範疇である。
【００３２】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３３】
〔実施の形態１〕
本実施の形態では、半導体装置の一例として、ドライバＩＣ、表示装置、タッチパネル装置等について説明する。
【００３４】
＜＜表示装置の構成例＞＞
図１は、表示装置の構成例を示すブロック図である。表示装置１００は、表示ユニット１１０、表示コントローラ１７１、プロセッサ１８０を有する。表示ユニット１１０は画素アレイ１２０、周辺回路１３０を有する。周辺回路１３０はゲートドライバ回路１３４、ソースドライバ回路１３５、電流検出回路１３６、スイッチ回路１３７、１３８を有する。
【００３５】
表示コントローラ１７１は、表示ユニット１１０を制御するためのコントローラであり、メモリ１７２、タイミングコントローラ１７３、画像処理回路１７４を有する。タイミングコントローラ１７３は、周辺回路１３０の動作のタイミングを設定するための各種の信号を生成する機能を有する。例えば、タイミングコントローラ１７３は、ゲートドライバ回路１３４を制御するための信号（例えば、スタートパルス信号、クロック信号など）、ソースドライバ回路１３５を制御するための信号（例えば、スタートパルス信号、クロック信号など）、スイッチ回路１３７、１３８の制御信号を生成する。画像処理回路１７４は、外部から入力される画像信号を処理して、画素アレイ１２０に書き込むデータ信号を生成する機能を有する。画像処理回路１７４で生成されたデータ信号は、ソースドライバ回路１３５に出力される。メモリ１７２は、表示コントローラ１７１が処理を実行するために必要なデータを記憶する。例えば、メモリ１７２は、画像処理回路１７４が処理する画像信号のデータを記憶する。
【００３６】
プロセッサ１８０は、各種プログラムを実行して、表示装置１００を統括的に制御する。プロセッサ１８０は、実行ユニット１８１およびメモリ１８２が設けられている。実行ユニット１８１は、プログラムを実行する機能を有する。例えば、実行ユニット１８１は、ＡＬＵ（演算装置）であり、メモリ１８２は、キャッシュメモリである。または、実行ユニット１８１は、ＣＰＵ（中央処理装置）、ＭＰＵ（マイクロプロセッサユニット）などの各種の処理装置を適用でき、この場合、メモリ１８２は処理装置のメインメモリでもよいし、キャッシュメモリでもよい。また、表示装置１００が電子部品として電子機器に組み込まれている場合、プロセッサ１８０は、電子機器（ホスト装置）のプロセッサとすることができる。
【００３７】
＜表示ユニット＞
図２に表示ユニット１１０の構成例を示す。画素アレイ１２０は、複数のサブ画素１２１、複数の配線ＧＬ、ＳＬ、ＭＬを有する。複数のサブ画素１２１は表示素子を有しており、アレイ状に配列されている。複数の配線ＧＬ、ＳＬ、ＭＬは、複数のサブ画素１２１の配列に応じて設けられている。各サブ画素１２１は、対応する行の配線ＧＬに電気的に接続され、対応する列の配線ＳＬ、ＭＬに電気的に接続されている。配線ＧＬをゲート線、走査線、または選択信号線などと呼ぶことができ、配線ＳＬをソース線、データ線、またはデータ信号線などと呼ぶことができる。
【００３８】
ゲートドライバ回路１３４は配線ＧＬを駆動するための回路であり、配線ＧＬに供給する信号を生成する機能を有する。ソースドライバ回路１３５は配線ＳＬを駆動するため回路である。ソースドライバ回路１３５は、表示コントローラ１７１から送信される画像信号を処理して、配線ＳＬに供給する階調信号を生成する機能を有する。ソースドライバ回路１３５が生成する階調信号は、階調値に応じた電圧値（または電流値）をもつアナログ信号である。スイッチ回路１３８は、配線ＳＬとソースドライバ回路１３５間の導通状態を制御する機能を有する。
【００３９】
電流検出回路１３６は、画素アレイ１２０から入力される電流を検出するための回路である。配線ＭＬは、サブ画素１２１を流れる電流を電流検出回路１３６に伝送する機能を有する。例えば、配線ＭＬをモニタ線と呼ぶことができる。スイッチ回路１３７は電流検出回路１３６と配線ＭＬ間の導通状態を制御する機能を有する。
【００４０】
なお、本明細書等において、同じ符号がつけられた複数要素を区別する場合、列番号、行番号等の番号で区別する場合がある。例えば、第１行目の配線ＧＬを配線ＧＬ＿１と呼び、第２行第３列のサブ画素１２１をサブ画素１２１＜２、３＞と呼ぶ。
【００４１】
また、サブ画素の表示色を用いて、構成要素を区別する場合、Ｒ、＿Ｒ等の識別記号を付すことにする。例えば、サブ画素１２１Ｒは赤色のサブ画素１２１であり、配線ＳＬ＿Ｇとは、緑色のサブ画素に階調信号を入力するための配線ＳＬである。
【００４２】
表示ユニット１１０がカラー表示を行う場合、所定の数のサブ画素１２１によって、１の画素が構成される。例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）を表示する３種類のサブ画素１２１を設ける場合、１個のサブ画素１２１Ｒ、１個のサブ画素１２１Ｇ、１個のサブ画素１２１Ｂで、１個の画素を構成することができる。１個のサブ画素１２１Ｒ、２個のサブ画素１２１Ｇ、１個のサブ画素１２１Ｂで１個の画素を構成することもできる。または、表示色が異なる４個のサブ画素１２１で１画素を構成することもできる。例えば、４の表示色の組み合わせには、［Ｒ，Ｇ，Ｂ，Ｗ（白）］、［Ｒ，Ｇ，Ｂ，Ｙ（黄）］、［Ｒ，Ｇ，Ｂ，Ｃ（シアン）］などがある。
【００４３】
＜＜サブ画素の構成例＞＞
図３Ａ―図３Ｆを参照して、サブ画素の構成例を説明する。ここで説明されるサブ画素は、サブ画素１２１に適用することができる。
【００４４】
図３Ａに示すサブ画素１１は、ＥＬ（エレクトロルミネセンス）素子ＤＥ１、トランジスタＭＳ１、ＭＤ１、ＭＭ１、容量素子ＣＳ１を有する。
【００４５】
ＥＬ素子ＤＥ１は、一対の電極（画素電極、コモン電極）、ＥＬ層を有する。画素電極は、トランジスタＭＤ１のドレインに電気的に接続されている。一対の電極の一方はアノード電極であり、他方はカソード電極である。図３Ａの例では画素電極がアノードであり、コモン電極がカソードである。ＥＬ層は一対の電極に挟まれている領域を有する。ＥＬ層は、発光性の物質を含む層（発光層）を少なくとも有する。ＥＬ層には、その他に、電子輸送物質を含む層（電子輸送層）、正孔輸送物質を含む層（正孔輸送層）など、他の機能層を設けることができる。ＥＬ素子は、発光物質が有機物である場合は有機ＥＬ素子と呼ばれ、無機物である場合は無機ＥＬ素子と呼ばれる。
【００４６】
トランジスタＭＳ１は選択トランジスタと呼ばれ、トランジスタＭＤ１は駆動トランジスタと呼ばれる。トランジスタＭＤ１は、ＥＬ素子ＤＥ１の電流源として機能する。トランジスタＭＤ１はゲート電圧に応じたドレイン電流をＥＬ素子ＤＥ１に供給する。容量素子ＣＳ１はトランジスタＭＤ１のゲート電圧を保持する保持容量として機能する。トランジスタＭＭ１は、サブ画素１１からの電流の読み出しを制御する機能を有する。ここでは、トランジスタＭＭ１のような機能を有するトランジスタを、モニタトランジスタと呼ぶこととする。
【００４７】
図３Ｂに示すサブ画素１２は、ＥＬ素子ＤＥ２、トランジスタＭＳ２、ＭＤ２、ＭＭ２、容量素子ＣＳ２を有する。ＥＬ素子ＤＥ２のアノードがコモン電極であり、カソードが画素電極である。
【００４８】
図３Ｃに示すサブ画素１３は、ＥＬ素子ＤＥ３、トランジスタＭＳ３、ＭＤ３、ＭＭ３、容量素子ＣＳ３を有する。サブ画素１３は、サブ画素１１の３個のｎチャネル型トランジスタをそれぞれ、ｐチャネル型トランジスタに置き換えたサブ画素である。
【００４９】
図３Ｄに示すサブ画素１４は、ＥＬ素子ＤＥ４、トランジスタＭＳ４、ＭＤ４、ＭＭ４、容量素子ＣＳ４を有する。サブ画素１４は、サブ画素１２の３個のｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えたサブ画素である。なお、サブ画素１２の１個または２個のｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えることもできる。例えば、トランジスタＭＳ２（選択トランジスタ）をｐチャネル型トランジスタに置き換えることができる。サブ画素１１も同様である。
【００５０】
サブ画素のトランジスタの一部または全てをバックゲートの無いトランジスタとすることができる。そのような例を図３Ｅに示す。図３Ｅに示すサブ画素１５は、ＥＬ素子ＤＥ５、トランジスタＭＳ５、ＭＤ５、ＭＭ５、容量素子ＣＳ５を有する。サブ画素１５は、駆動トランジスタがバックゲートを有し、選択トランジスタおよびモニタトランジスタがバックゲートを有さないサブ画素の一例である。
【００５１】
サブ画素は、少なくとも選択トランジスタ、駆動トランジスタの２つのトランジスタを有していればよい。そのような例を図３Ｆに示す。図３Ｆに示すサブ画素１６の構成は、サブ画素１２からモニタトランジスタを除いた構成に相当する。サブ画素１６は、ＥＬ素子ＤＥ６、トランジスタＭＳ６、ＭＤ６、容量素子ＣＳ６を有する。ここでは、選択トランジスタ（ＭＳ６）はバックゲートを有さないトランジスタであり、駆動トランジスタ（ＭＤ６）はバックゲートを有するトランジスタである。
【００５２】
なお、表示ユニットにバックゲートを有するトランジスタを設ける場合、このトランジスタは、ゲートとバックゲートとが電気的に接続されているトランジスタに限定されない。例えば、トランジスタのバックゲートをソースまたはドレインに電気的に接続することができる。あるいは、バックゲートを配線（信号線、電源線など）に電気的に接続することができる。バックゲートの電圧によって、トランジスタの電気特性（電流駆動能力、閾値電圧など）を変化させることができる。
【００５３】
ここでは、表示素子がＥＬ素子である例を示したが、表示素子はＥＬ素子に限らない、例えば、表示素子には、発光ダイオード、発光トランジスタなどの発光素子でもよい。
【００５４】
＜＜画素アレイの構成例＞＞
図４Ａ―図８Ｃを参照して、画素アレイの構成例を説明する。ここで説明される各画素アレイは、画素アレイ１２０に適用することができる。図中のｋ、ｊは１以上の整数である。
【００５５】
図４Ａに示す画素アレイ１２３は、複数のサブ画素１５を有する。図４Ａには、第ｊ行第３ｋ−２列から第（ｊ＋１）行第３ｋ列までの６のサブ画素１５が示されている。ここでは、サブ画素１５＜ｊ、３ｋ＞に着目して、画素アレイ１２３の構成を説明する。
【００５６】
サブ画素１５＜ｊ、３ｋ＞は、配線ＧＬ＿ｊ、ＳＬ＿３ｋ、ＭＬ＿３ｋ、ＡＮＬに電気的に接続されている。トランジスタＭＳ５のゲートは配線ＧＬ＿ｊに電気的に接続され、第１端子は配線ＳＬ＿３ｋに電気的に接続され、第２端子はトランジスタＭＤ５のゲートに電気的に接続されている。トランジスタＭＭ５のゲートは配線ＧＬ＿ｊに電気的に接続され、第１端子はＥＬ素子ＤＥ５の画素電極に電気的に接続され、第２端子は配線ＭＬ＿３ｋに電気的に接続されている。トランジスタＭＭ５は、画素電極と配線ＭＬ＿３ｋ間の導通状態を制御するスイッチの機能をもつ。ＥＬ素子ＤＥ５のコモン電極には、電圧ＶＣＴが供給される。
【００５７】
容量素子ＣＳ５の第１電極は画素電極に電気的に接続され、第２電極はトランジスタＭＤ５のゲートに接続されている。トランジスタＭＤ５の第１端子は画素電極に電気的に接続され、第２端子は配線ＡＮＬに電気的に接続されている。配線ＡＮＬは、例えば、電圧供給線として機能させることができる。この例では、配線ＡＮＬが供給する電圧は電圧ＶＣＴよりも高い電圧とすればよい。配線ＡＮＬは１列ごと（または１行ごと）に設けることができる。あるいは、複数列（または複数行）のサブ画素１５に、１の配線ＡＮＬによって電圧を供給することもできる。
【００５８】
図４Ｂを用いて、画素アレイ１２３の画素の構成例を説明する。画素アレイ１２３は複数の画素２３を有する。サブ画素１５Ｒ＜ｊ、ｋ＞、１５Ｇ＜ｊ、ｋ＞、１５Ｂ＜ｊ、ｋ＞によって、画素２３＜ｊ、ｋ＞が構成される。つまり、画素２３は、３（ＲＧＢ）のサブ画素１５で構成されており、画素アレイ１２３には、列ごとに同じ表示色のサブ画素１５が設けられている。第（３ｋ−２）列にはサブ画素１５Ｒが設けられ、第（３ｋ−１）列にはサブ画素１５Ｇが設けられ、第３ｋ列にはサブ画素１５Ｂが設けられている。
【００５９】
表示色を区別しない場合、サブ画素１５Ｒ＜ｊ、ｋ＞、１５Ｇ＜ｊ、ｋ＞、１５Ｂ＜ｊ、ｋ＞は、それぞれ、サブ画素１５＜ｊ、３ｋ−２＞、１５＜ｊ、３ｋ−１＞、１５＜ｊ、３ｋ＞に相当する。サブ画素１５Ｒ＜ｊ、ｋ＞は配線ＧＬ＿ｊ、ＳＬ＿Ｒｋ、ＭＬ＿Ｒｋに電気的に接続されている。サブ画素１５Ｇ＜ｊ、ｋ＞、１５Ｂ＜ｊ、ｋ＞も同様である。図４Ｂには、配線ＳＬ、ＧＬ、ＭＬの符号に、表示色を区別した符号と、区別しない符号とを記載している。
【００６０】
図５Ａ、図５Ｂに示す画素アレイ１２４は画素アレイ１２３の変形例である。画素アレイ１２４のサブ画素および画素の配列は、画素アレイ１２３と同様である。画素アレイ１２４は複数のサブ画素１５を有し、３のサブ画素１５Ｒ、１５Ｇ、１５Ｂで画素２４が構成されている。画素アレイ１２４が画素アレイ１２３と異なる点は、各サブ画素１５においてトランジスタＭＳ５と、トランジスタＭＭ５とが異なるゲート配線に電気的に接続されている点である。例えば、トランジスタＭＳ５＜ｊ、３ｋ＞のゲートは配線ＧＬ１＿ｊに電気的に接続され、トランジスタＭＭ５＜ｊ、３ｋ＞のゲートは配線ＧＬ２＿ｊに電気的に接続されている。配線ＧＬ１＿ｊ、配線ＧＬ２＿ｊは、ゲートドライバ回路１３４によって駆動される。
【００６１】
図６Ａ、図６Ｂに示す画素アレイ１２５は画素アレイ１２４の変形例である。画素アレイ１２５は複数のサブ画素１５を有し、３のサブ画素１５Ｒ、１５Ｇ、１５Ｂで画素２５が構成されている。画素アレイ１２５が画素アレイ１２４と異なる点は、隣接する２列のサブ画素１５が、１本の配線ＭＬに電気的に接続している点である。サブ画素１５＜ｊ、６ｋ−５＞、１５＜ｊ、６ｋ−４＞に着目すると、トランジスタＭＭ５＜ｊ、６ｋ−５＞、ＭＭ５＜ｊ、６ｋ−４＞の第２端子は、それぞれ、配線ＭＬ＿３ｋ−２に電気的に接続されている。
【００６２】
図６Ｂは、画素アレイ１２５の画素の構成例を示す。図６Ｂに示す画素２５は、画素アレイ１２４と同様に、３のサブ画素１５Ｒ、１５Ｇ、１５Ｂで構成されている。画素アレイ１２４の単位ブロックは、１画素（１行３列のサブ画素１５）であるのに対して、２列ごとに配線ＭＬが設けられているため、画素アレイ１２５の単位ブロックは２画素（１行６列のサブ画素１５）である。この例では、配線ＭＬ＿ＲＧｋには、サブ画素１５Ｒ＜ｊ、ｋ＞、１５Ｇ＜ｊ、ｋ＞が電気的に接続されている。配線ＭＬ＿ＢＲｋには、サブ画素１５Ｂ＜ｊ、ｋ＞、１５Ｒ＜ｊ、ｋ＋１＞が電気的に接続されている。配線ＭＬ＿ＧＢｋには、サブ画素１５Ｇ＜ｊ、ｋ＋１＞、１５Ｂ＜ｊ、ｋ＋１＞が電気的に接続されている。
【００６３】
図７Ａに示す画素アレイ１２６は複数のサブ画素１６を有する。画素アレイ１２６のサブ画素１６の配列は、画素アレイ１２５のサブ画素１５の配列と同様である。ここでは、サブ画素１６＜ｊ、４ｋ−３＞に着目して、画素アレイ１２６の構成を説明する。
【００６４】
サブ画素１６＜ｊ、４ｋ−３＞は、配線ＧＬ＿ｊ、ＳＬ＿４ｋ−３、ＭＬ＿２ｋ−１に電気的に接続されている。サブ画素１６＜ｊ、４ｋ−２＞は、配線ＧＬ＿ｊ、ＳＬ＿４ｋ−２、ＭＬ＿２ｋ−１に電気的に接続されている。
【００６５】
ＥＬ素子ＤＥ６のコモン電極（アノード）には電圧ＶＡＮが供給される。トランジスタＭＳ６のゲートは配線ＧＬ＿ｊに電気的に接続され、第１端子は配線ＳＬ＿４ｋ−３に電気的に接続され、第２端子はトランジスタＭＤ６のゲートに電気的に接続されている。トランジスタＭＤ６の第１端子は配線ＭＬ＿２ｋ−１に電気的に接続され、第２端子はＥＬ素子ＤＥ６の画素電極（カソード）に電気的に接続されている。容量素子ＣＳ６の第１電極は、トランジスタＭＤ６のゲートに電気的に接続され、第２電極はトランジスタＭＤ６の第２端子に電気的に接続されている。
【００６６】
図７Ｂは、画素アレイ１２６の画素の構成例を示す。画素アレイ１２６は複数の画素２６を有する。画素２６は４（ＲＧＢＷ）のサブ画素１６で構成されている。もちろん、上掲の画素アレイ１２４、１２５の画素も、それぞれ、４（ＲＧＢＷ）のサブ画素１５で構成できる。また、画素アレイ１２６の画素を３（ＲＧＢ）のサブ画素１６で構成できる。
【００６７】
画素アレイ１２６の画素２６の配列は、画素アレイ１２５の画素２５の配列と同様であり、列ごとに同じ表示色のサブ画素１６が設けられている。第（４ｋ−３）列にはサブ画素１６Ｒが設けられ、第（４ｋ−２）列にはサブ画素１６Ｇが設けられ、第（４ｋ−１）列にはサブ画素１６Ｂが設けられ、第４ｋ列にはサブ画素１６Ｗが設けられている。ここでは、画素２６＜ｊ、ｋ＞に着目して、画素アレイ１２６の構成を説明する。
【００６８】
画素２６＜ｊ、ｋ＞はサブ画素１６Ｒ＜ｊ、ｋ＞、１６Ｇ＜ｊ、ｋ＞、１６Ｂ＜ｊ、ｋ＞、１６Ｗ＜ｊ、ｋ＞で構成され、配線ＧＬ＿ｊ、ＳＬ＿Ｒｋ、ＳＬ＿Ｇｋ、ＳＬ＿Ｂｋ、ＳＬ＿Ｗｋに電気的に接続されている。配線ＭＬ＿ＲＧｋにはサブ画素１６Ｒ＜ｊ、ｋ＞、１６Ｇ＜ｊ、ｋ＞が電気的に接続され、配線ＭＬ＿ＢＷｋにはサブ画素１６Ｂ＜ｊ、ｋ＞、１６Ｗ＜ｊ、ｋ＞が電気的に接続されている。
【００６９】
図８Ａに示す画素アレイ１２７は画素アレイ１２６と同様に複数のサブ画素１６を有する。画素アレイ１２６と異なり、画素アレイ１２７には列ごとに配線ＭＬが設けられている。また、配線ＳＬとサブ画素１６との接続構造が画素アレイ１２６と異なっている。サブ画素１６＜ｊ、３ｋ＞、１６＜ｊ＋１、３ｋ＞に着目して、画素アレイ１２７の構成を説明する。
【００７０】
サブ画素１６＜ｊ、３ｋ＞は配線ＧＬ＿ｊ、ＳＬ＿３ｋ＋１、ＭＬ＿３ｋに電気的に接続され、サブ画素１６＜ｊ＋１、３ｋ＞は配線ＧＬ＿ｊ＋１、ＳＬ＿３ｋ、ＭＬ＿３ｋに電気的に接続されている。つまり、第（ｊ＋１）行第３ｋ列のサブ画素１６は、列番号が同じ配線ＳＬ＿３ｋに電気的に接続され、第ｊ行第３ｋ列のサブ画素１６は、次の列の配線ＳＬ＿３ｋ＋１に電気的に接続されている。
【００７１】
図８Ｂ、図８Ｃは、画素アレイ１２７の画素の構成例を示す。図８Ｂは、３（ＲＧＢ）のサブ画素１６で画素が構成されている例であり、図８Ｃは、４（ＲＧＢＷ）のサブ画素１６で画素が構成されている例である。
【００７２】
画素アレイ１２６と異なり、図８Ｂに示す画素アレイ１２７には、各列に２色のサブ画素１６が設けられている。第（３ｋ−２）列には、サブ画素１６Ｒ、１６Ｇが設けられ、第（３ｋ−１）列にはサブ画素１６Ｂ、１６Ｒが設けられ、第３ｋ列にはサブ画素１６Ｇ、１６Ｂが設けられている。画素アレイ１２７の単位ブロックは、２の画素２７（６（２行３列）のサブ画素１６）である。画素２７＜ｊ、ｋ＞は、サブ画素１６Ｒ＜ｊ、ｋ＞、１６Ｇ＜ｊ＋１、ｋ＞、１６Ｂ＜ｊ、ｋ＞で構成され、画素２７＜ｊ＋１、ｋ＞は、サブ画素１６Ｒ＜ｊ＋１、ｋ＞、１６Ｇ＜ｊ、ｋ＞、１６Ｂ＜ｊ＋１、ｋ＞で構成される。
【００７３】
図８Ｃに示す画素アレイ１２７において、第（４ｋ−３）列にはサブ画素１６Ｒ、１６Ｗが設けられ、第（４ｋ−２）列には１６Ｇ、１６Ｒが設けられ、第（４ｋ−１）列にはサブ画素１６Ｂ、１６Ｇが設けられ、第４ｋ列にはサブ画素１６Ｗ、１６Ｂが設けられている。画素アレイ１２７の単位ブロックは、２の画素２８（８（２行４列）のサブ画素１６）である。画素２８＜ｊ、ｋ＞は、サブ画素１６Ｒ＜ｊ、ｋ＞、１６Ｇ＜ｊ、ｋ＞、１６Ｂ＜ｊ、ｋ＞、１６Ｗ＜ｊ、ｋ＞で構成される。
【００７４】
＜＜スイッチ回路１３７＞＞
図９Ａ―図１０Ｂを参照して、スイッチ回路１３７のより具体的な構成例を説明する。図９Ａに示すスイッチ回路１４１、図１０Ａに示すスイッチ回路１４３は、スイッチ回路１３７に適用することができる。図中のｍは、０よりも大きい整数であり、ｋは１以上ｍ以下の整数である。
【００７５】
スイッチ回路１４１は、ｍ個の回路１４２、ｍ個の端子ＭＩＮ、ｍ個の端子ＭＯＵＴ、配線Ｌ１０―Ｌ１２を有する。
【００７６】
端子ＭＩＮは入力端子であり、配線ＭＬに電気的に接続される。端子ＭＯＵＴは出力端子であり、電流検出回路１３６の入力端子に電気的に接続される。配線Ｌ１１には信号ＭＰＯＮが入力され、配線Ｌ１２には信号ＭＳＥＬ［１］が入力される。例えば、配線Ｌ１０は電圧Ｖ０を供給する電源線として機能する。
【００７７】
図９Ｂは回路１４２＜ｋ＞の回路構成例を示す。回路１４２＜ｋ＞は、トランジスタＭＳＥ１、ＭＰＷ１、端子ＭＩＮ＜ｋ＞、ＭＯＵＴ＜ｋ＞を有する。端子ＭＩＮ＜ｋ＞には、配線ＭＬ＜ｋ＞が電気的に接続される。
【００７８】
トランジスタＭＳＥ１のゲートは配線Ｌ１２に電気的に接続され、トランジスタＭＰＷ１のゲートは配線Ｌ１１に電気的に接続されている。トランジスタＭＳＥ１は端子ＭＩＮ＜ｋ＞と端子ＭＯＵＴ＜ｋ＞間の導通状態を制御するスイッチとして機能する。トランジスタＭＰＷ１は配線Ｌ１０と端子ＭＩＮ＜ｋ＞間の導通状態を制御するスイッチとして機能する。例えば、トランジスタＭＳＥ１をオフ状態にして、画素アレイ１２０と電流検出回路１３６との間が非導通状態である期間、トランジスタＭＰＷ１をオン状態にすることで、スイッチ回路１４１によって、配線ＭＬの電圧を電圧Ｖ０に維持することが可能である。
【００７９】
図１０Ａに示すスイッチ回路１４３は、スイッチ回路１４１の変形例である。スイッチ回路１４３は、ｍ個の回路１４４、３ｍ個の端子ＭＩＮ、ｍ個の端子ＭＯＵＴ、配線Ｌ１０−１４を有する。配線Ｌ１２−Ｌ１４には、それぞれ、信号ＭＳＥＬ［１］−ＭＳＥＬ［３］が入力される。
【００８０】
図１０Ｂは回路１４４＜ｋ＞の回路構成例を示す。回路１４４＜ｋ＞は、トランジスタＭＳＥ１―ＭＳＥ３、ＭＰＷ１―ＭＰＷ３、端子ＭＩＮ＜３ｋ−２＞―ＭＩＮ＜３ｋ＞、ＭＯＵＴ＜ｋ＞を有する。端子ＭＩＮ＜３ｋ−２＞―ＭＩＮ＜３ｋ＞には、それぞれ配線ＭＬ＜３ｋ−２＞―ＭＬ＜３ｋ＞が電気的に接続される。
【００８１】
トランジスタＭＳＥ１−ＭＳＥ３のゲートは、それぞれ、配線Ｌ１２−Ｌ１４に電気的に接続されている。トランジスタＭＳＥ１―ＭＳＥ３によって、端子ＭＯＵＴ＜ｋ＞と端子ＭＩＮ＜３ｋ−２＞―ＭＩＮ＜３ｋ＞との間の導通状態が制御される。トランジスタＭＳＥ１は端子ＭＯＵＴと端子ＭＩＮ＜３ｋ−２＞間の導通状態を制御するスイッチの機能をもつ。トランジスタＭＳＥ２、ＭＳＥ３も同様にスイッチとして機能する。
【００８２】
トランジスタＭＰＷ１−ＭＰＷ３のゲートは、配線Ｌ１１に電気的に接続されている。トランジスタＭＰＷ１−ＭＰＷ３によって、配線Ｌ１０と端子ＭＩＮ＜３ｋ−２＞―ＭＩＮ＜３ｋ＞との間の導通状態が制御される。トランジスタＭＰＷ１は配線Ｌ１０と端子ＭＩＮ＜３ｋ−２＞間の導通状態を制御するスイッチの機能をもつ。トランジスタＭＰＷ２、ＭＰＷ３も同様にスイッチとして機能する。
【００８３】
回路１４４＜ｋ＞は、配線ＭＬを電流検出回路１３６に導通させる機能だけでなく、複数本の配線ＭＬの電流を加算して、電流検出回路１３６に供給する機能を有する。例えば、信号ＭＳＥＬ［１］―ＭＳＥＬ［３］を高レベルにすることで、スイッチ回路１４３の端子ＭＯＵＴ＜ｋ＞を流れる電流は、配線ＭＬ＜３ｋ−２＞乃至ＭＬ＜３ｋ＞を流れる電流の和になる。
【００８４】
スイッチ回路１４３を設けることで、電流検出回路１３６の出力端子の数を配線ＭＬの数の３分の１にすることができる。そのため電流検出回路１３６の素子、配線を低減することができる。また、電流検出回路１３６において、サブ画素単位、および画素単位で電流を検出することが可能となる。
【００８５】
＜＜スイッチ回路１３８＞＞
スイッチ回路１３８は、ソース線を時分割駆動するために設けられる。スイッチ回路１３８を設けることで、ソースドライバ回路１３５の出力端子数を低減することができる。スイッチ回路１３８はソースドライバ回路１３５の出力端子数と配線ＳＬの本数とに応じて、適宜設ければよい。以下、図１１Ａ−図１２Ｂを参照して、スイッチ回路１３８のより具体的な構成例を説明する。
【００８６】
図１１Ａ、図１１Ｂは、ソースドライバ回路１３５の１個の出力端子に対して、２本のソース線を割り当てる場合のスイッチ回路の例である。図１２Ａ、図１２Ｂは、ソースドライバ回路１３５の１個の出力端子に対して、３本のソース線を割り当てる場合のスイッチ回路の例である。図中のｍは０よりも大きい整数であり、ｋは１以上ｍ以下の整数である。
【００８７】
図１１Ａに示すスイッチ回路１４５は、ｍ個の回路１４６、ｍ個の端子ＳＳＩＮ、２ｍの端子ＳＳＯＵＴ、配線Ｌ２０−Ｌ２２、Ｌ２４、Ｌ２５を有する。
【００８８】
端子ＳＳＩＮは入力端子であり、ソースドライバ回路１３５の出力端子に電気的に接続される。端子ＳＳＯＵＴは出力端子であり、配線ＳＬに電気的に接続される。配線Ｌ２１、Ｌ２２にはそれぞれ、信号ＳＳＰＲＥ［１］、ＳＳＰＲＥ［２］が入力される。配線Ｌ２４、Ｌ２５にはそれぞれ、信号ＳＳＳＭＰ［１］、ＳＳＳＭＰ［２］が入力される。例えば、配線Ｌ２０は電圧ＶＳＰＲを供給する電源線として機能させることができる。
【００８９】
図１１Ｂは回路１４６＜ｋ＞の回路構成例を示す。回路１４６＜ｋ＞は、トランジスタＭＳＰ１、ＭＳＰ２、ＭＰＲ１、ＭＰＲ２、端子ＳＳＩＮ＜ｋ＞、ＳＳＯＵＴ＜２ｋ−１＞、ＳＳＯＵＴ＜２ｋ＞を有する。端子ＳＳＯＵＴ＜２ｋ−１＞、ＳＳＯＵＴ＜２ｋ＞に、それぞれ配線ＳＬ＜２ｋ−１＞、ＳＬ＜２ｋ＞が電気的に接続される。
【００９０】
トランジスタＭＳＰ１、ＭＳＰ２のゲートは、それぞれ、配線Ｌ２４、Ｌ２５に電気的に接続されている。トランジスタＭＳＰ１は端子ＳＳＯＵＴ＜２ｋ−１＞と端子ＳＳＩＮ＜Ｋ＞間の導通状態を制御するスイッチとして機能し、トランジスタＭＳＰ２は端子ＳＳＯＵＴ＜２ｋ＞と端子ＳＳＩＮ＜Ｋ＞間の導通状態を制御するスイッチとして機能する。トランジスタＭＳＰ１、ＭＳＰ２によって、１入力２出力のデマルチプレクサが構成される。トランジスタＭＳＰ１、ＭＳＰ２の何れか一方がオン状態になることで、端子ＳＳＯＵＴ＜２ｋ−１＞と端子ＳＳＯＵＴ＜２ｋ＞の一方と端子ＳＳＩＮ＜ｋ＞間が導通される。
【００９１】
トランジスタＭＰＲ１、ＭＰＲ２のゲートは、それぞれ、配線Ｌ２１、Ｌ２２に電気的に接続されている。トランジスタＭＰＲ１は端子ＳＳＯＵＴ＜２ｋ−１＞と配線Ｌ２０間の導通状態を制御するスイッチとして機能し、トランジスタＭＰＲ２は端子ＳＳＯＵＴ＜２ｋ＞と配線Ｌ２０間の導通状態を制御するスイッチとして機能する。トランジスタＭＰＲ１、ＭＰＲ２は、配線ＳＬのプリチャージ回路として機能させることができる。
【００９２】
プリチャージ回路をスイッチ回路１４５に設けることで、各配線ＳＬに定電圧を供給することができる。したがって、画素アレイ１２０にソースドライバ回路１３５を電気的に接続しなくとも、スイッチ回路１４５を用いて、画素アレイ１２０の簡易的な表示テストを行うことができる。
【００９３】
図１２Ａに示すスイッチ回路１４７は、ｍ個の回路１４８、ｍ個の端子ＳＳＩＮ、３ｍ個の端子ＳＳＯＵＴ、配線Ｌ２０−Ｌ２６を有する。配線Ｌ２１−Ｌ２３には、信号ＳＳＰＲＥ［１］−ＳＳＰＲＥ［３］が入力される。配線Ｌ２４−Ｌ２６には、信号ＳＳＳＭＰ［１］−ＳＳＳＭＰ［３］が入力される。
【００９４】
図１２Ｂに示す回路１４８は、回路１４６の変形例である。回路１４８は３個の出力端子（ＳＳＯＵＴ＜３ｋ−２＞−ＳＳＯＵＴ＜３ｋ＞）を有し、かつトランジスタＭＳＰ３、ＭＰＲ３が追加されている。
【００９５】
トランジスタＭＳＰ３のゲートは配線Ｌ２６に電気的に接続されている。トランジスタＭＳＰ１−ＭＳＰ３により、１入力３出力のデマルチプレクサが構成される。トランジスタＭＳＰ１−ＭＳＰ３の何れか１つをオン状態にすることで、端子ＳＳＯＵＴ＜３ｋ−２＞−ＳＳＯＵＴ＜３ｋ＞の何れか１つが端子ＳＳＩＮ＜ｋ＞と導通する。
【００９６】
トランジスタＭＰＲ３のゲートは配線Ｌ２３に電気的に接続されている。トランジスタＭＰＲ３は、端子ＳＳＯＵＴ＜３ｋ＞と配線Ｌ２０間の導通状態を制御する。トランジスタＭＰＲ１−ＭＰＲ３によって、プリチャージ回路が構成される。
【００９７】
＜＜電流検出回路１３６＞＞
図１３は、電流検出回路１３６を説明するための図である。図１３は、表示ユニット１１０の要部を示しており、スイッチ回路１３７、スイッチ回路１３８は図示していない。画素アレイとして、代表的に、第ｊ行第（ｋ−１）列乃至第ｊ行第（ｋ＋１）列に設けられているサブ画素１２１、配線ＧＬ、ＳＬ、ＭＬを示す。
【００９８】
電流検出回路１３６は、端子Ａｋ−１―Ａｋ＋１および回路１５５を有する。回路１５５は積分回路１５０、信号処理回路１５４を有する。端子Ａｋ−１―Ａｋ＋１は入力端子であり、それぞれ、配線ＭＬ＿ｋ−１―ＭＬ＿ｋ＋１に電気的に接続されている。回路１５５は端子Ａｋに流れる電流を検出する機能を有する。電流検出回路１３６には入力チャネル数に応じて複数の回路１５５が設けられる。
【００９９】
＜積分回路１５０＞
積分回路１５０は、増幅回路１５１、容量素子１５２、スイッチ１５３を有する。積分回路１５０は端子Ａｋを流れる電流を積分し、信号ＡＭＰＯを生成する。信号処理回路１５４は信号ＡＭＰＯを処理する機能を有する。信号ＡＭＰＯはアナログ信号であるため、例えば、信号処理回路１５４はアナログ−デジタル（Ａ／Ｄ）変換する機能を有する。
【０１００】
増幅回路１５１は１の反転入力端子（端子（−））、２の非反転入力端子（端子（＋））を有する。以下、増幅回路１５１の端子（−）を端子ＩＮＭと呼び、２の端子（＋）の一方をＩＮＰ１と、他方をＩＮＰ２と呼ぶこととする。これは、増幅回路１５１と同じ回路記号を用いて表される他の増幅回路についても同様である。端子ＩＮＭには端子Ａｋが電気的に接続され、端子ＩＮＰ１には端子Ａｋ−１が電気的に接続され、端子ＩＮＰ２には端子Ａｋ＋１が電気的に接続されている。
【０１０１】
（増幅回路１５１）
増幅回路１５１は、端子ＩＮＰ１の電圧と端子ＩＮＰ２の電圧の平均電圧と、反転入力端子（−）の電圧との差分を増幅する機能を有する。例えば、端子ＩＮＰ１、ＩＮＰ２、ＩＮＭの入力電圧がそれぞれ、Ｖｉｎｐ１、Ｖｉｎｐ２、Ｖｉｎｍである場合、増幅回路１５１はこれら入力端子間の差分電圧（（Ｖｉｎｐ１＋Ｖｉｎｐ２）／２−Ｖｉｎｍ）を増幅する機能を有する。増幅回路１５１の増幅率（差動利得）がＡＤであり、同相利得が０ｄＢである場合は、信号ＡＭＰＯの電圧ＶＯＵＴと、Ｖｉｎｐ１、Ｖｉｎｐ２、Ｖｉｎｍとの関係は、以下の式で表される（図１４Ａ参照）。
ＶＯＵＴ＝ＡＤ（（Ｖｉｎｐ１＋Ｖｉｎｐ２）／２−Ｖｉｎｍ）
【０１０２】
図１４Ｂ、図１４Ｃに増幅回路１５１に適用される増幅回路の回路構成例を示す。図１４Ｂに示す増幅回路１５１Ａの入力段には差動増幅回路１６１Ａが設けられ、出力段には出力バッファ回路１６５Ａが設けられている。ＶＤＤＳＮは、増幅回路１５１Ａの電源電圧である。出力バッファ回路１６５Ａは、適宜設けられる。出力バッファ回路１６５Ａは、公知のオペアンプに用いられている出力バッファ回路を適応することができる。例えば、出力バッファ回路は、ソース接地増幅回路、ソースフォロワ回路等で構成すればよい。
【０１０３】
差動増幅回路１６１Ａは、電流源１６２Ａ、トランジスタＭＮ１−ＭＮ３、負荷回路１６３Ａを有する。例えば、電流源１６２Ａは、ｎチャネル型トランジスタで構成すればよい。トランジスタＭＮ１―ＭＮ３は差動増幅回路１６１Ａの入力トランジスタである。トランジスタＭＮ３のゲートは端子ＩＮＭに電気的に接続されている。トランジスタＭＮ１、ＭＮ２のゲートは、端子ＩＮＰ１、ＩＮＰ２にそれぞれ電気的に接続されている。
【０１０４】
差動増幅回路１６１Ａは、基本差動入力対と同様な対称性を備える。トランジスタＭＮ１、ＭＮ２のトランスコンダクタンスは等しく、かつ、トランジスタＭＮ３のトランスコンダクタンスの１／２になるように、各トランジスタＭＮ１―ＭＮ３が設計される。設計仕様において、トランジスタＭＮ１―ＭＮ３のチャネル長は同じであり、かつトランジスタＭＮ１、ＭＮ２のチャネル幅はそれぞれトランジスタＭＮ３のチャネル幅の１／２ある。なお、実際に製造される差動増幅回路１６１Ａでは、プロセスばらつき等の影響により、これらトランジスタのトランスコンダクタンス、チャネル長、チャネル幅は上記関係を厳密に満たすことができないため、差動増幅回路１６１Ａの動作を妨げない範囲でのずれを含んでいてもよい。これは以下の説明においても同様である。
【０１０５】
なお、トランジスタＭＮ１は、複数のトランジスタを直列および／または並列に電気的に接続したトランジスタであってもよい。これは、トランジスタＭＮ２、ＭＮ３、および、他の図面のトランジスタについても同様である。
【０１０６】
負荷回路１６３Ａは、ＩＸ１、ＩＸ２、ＩＸ３／２が等しくなるように、負荷をノードＸ１、Ｘ２、Ｘ３に与える機能を有する。ＩＸ１、ＩＸ２、ＩＸ３は、それぞれ、ノードＸ１、Ｘ２、Ｘ３を流れる電流である。例えば、線形の抵抗素子、ｐチャネル型トランジスタでなるカレントミラー回路、ダイオード接続されたｐチャネル型トランジスタ、およびｐチャネル型トランジスタでなる電流源回路を適宜組み合わせることで、負荷回路１６３Ａを構成することができる。
【０１０７】
図１４Ｃに、入力トランジスタをｐチャネル型トランジスタとした構成例を示す。増幅回路１５１Ｂは、差動増幅回路１６１Ｂ、出力バッファ回路１６５Ｂを有する。差動増幅回路１６１Ｂは、トランジスタＭＰ１−ＭＰ３、電流源１６２Ｂ、負荷回路１６３Ｂを有する。差動増幅回路１６１Ｂは、電圧（Ｖｉｎｐ１／２＋Ｖｉｎｐ２／２−Ｖｉｎｍ）を増幅する機能を有する。
【０１０８】
トランジスタＭＰ１―ＭＰ３のチャネル長は同じであり、かつトランジスタＭＰ１、ＭＰ２のチャネル幅はそれぞれトランジスタＭＰ３のチャネル幅の１／２である。負荷回路１６３Ｂは、ＩＸ４＝ＩＸ５＝ＩＸ６／２の関係が成り立つ負荷を、ノードＸ４―Ｘ６に与える機能を有する。ＩＸ４―ＩＸ６は、それぞれ、ノードＸ４―Ｘ６を流れる電流である。例えば、線形の抵抗素子、ｎチャネル型トランジスタでなるカレントミラー回路、ダイオード接続されたｐチャネル型トランジスタ、およびｎチャネル型トランジスタでなる電流源回路を適宜組み合わせることで、負荷回路１６３Ｂを構成することができる。
【０１０９】
図１５Ａ、図１５Ｂにそれぞれ、増幅回路１５１Ａ、１５１Ｂのより具体的な回路構成例を示す。図１５Ａに示す増幅回路１６８Ａは、トランジスタＭＮ１―ＭＮ３、ＭＮ１０、ＭＮ１４、ＭＰ１１―ＭＰ１４を有する。ＶＢ１、ＶＢ２はそれぞれバイアス電圧である。トランジスタＭＰ１１―ＭＰ１３のチャネル長は等しく、かつトランジスタＭＰ１１、ＭＰ１２のチャネル幅はトランジスタＭＰ１３のチャネル幅の１／２である。
【０１１０】
図１５Ｂに示す増幅回路１６８Ｂは、トランジスタＭＰ１―ＭＰ３、ＭＰ１０、ＭＰ１５、ＭＮ１１―ＭＮ１３、ＭＮ１５を有する。ＶＢ３、ＶＢ４はそれぞれバイアス電圧である。トランジスタＭＮ１１―ＭＮ１３のチャネル長は等しく、かつトランジスタＭＮ１１、ＭＮ１２のチャネル幅はトランジスタＭＮ１３のチャネル幅の１／２である。
【０１１１】
＜回路１５５＞
図１６を参照して、回路１５５は高ＳＮＲのセンシングが可能であることを説明する。図１６は配線ＭＬ＿ｋを流れる電流ＩＭｊ，ｋを検出するときの積分回路１５０の動作例を示す模式的な回路図である。電流ＩＭｊ，ｋはサブ画素１２１＜ｊ、ｋ＞から配線ＭＬ＿ｋに入力された電流である。９はノイズ源であり、Ｖｎｏｉｓｅはノイズ源９の電圧である。ＣＰｋは、ノイズ源９と配線ＭＬ＿ｋとの間の寄生容量である。破線で表された矢印はノイズを表している。実線の矢印は信号を表している。
【０１１２】
配線ＭＬ＿ｋがセンシング対象の配線である。積分回路１５０は、配線ＭＬ＿ｋの信号を積分するために、配線ＭＬ＿ｋに隣接する２の配線ＭＬ＿ｋ−１、ＭＬ＿ｋ＋１を参照電圧を供給する電源線に利用している。そのため、センシング対象となる配線ＭＬ＿ｋには電流ＩＭｊ，ｋを流し、他方、配線ＭＬ＿ｋ−１、ＭＬ＿ｋ＋１には電流ＩＭｊ，ｋ−１、ＩＭｊ，ｋ＋１を流さないようにする。そのため、電流ＩＭｊ，ｋの検出を行う前に、電流ＩＭｊ，ｋ−１が生成しない電位レベルの階調信号をサブ画素１２１＜ｊ、ｋ−１＞に書き込む。サブ画素１２１＜ｊ、ｋ＋１＞も同様である。他方、電流ＩＭｊ，ｋが生成する電位レベルの階調信号をサブ画素１２１＜ｊ、ｋ＞に書き込む。例えば、画像信号が１２ビットの信号であれば、サブ画素１２１＜ｊ、ｋ−１＞、１２１＜ｊ、ｋ＋１＞にそれぞれ階調０の階調信号（黒表示用階調信号）を書き込み、サブ画素１２１＜ｊ、ｋ＞に階調４０９５の階調信号（白表示用階調信号）を書き込む。
【０１１３】
配線ＭＬ＿ｋ−１の電圧と配線ＭＬ＿ｋ＋１の電圧との平均電圧が積分回路１５０の参照電圧に用いられている。配線ＭＬ＿ｋ−１乃至ＭＬ＿ｋ＋１は近接して設けられているため、これらのノイズは高い相関性がある。したがって、積分回路１５０によって、配線ＭＬ＿ｋのノイズは配線ＭＬ＿ｋ−１、ＭＬ＿ｋ＋１のノイズによって効果的に除去されるので、高いＳＮＲの信号ＡＭＰＯを得ることができる。信号ＡＭＰＯの電圧は電流ＩＭｊ，ｋの値に相当するため、信号ＡＭＰＯから不要なノイズ成分を除去することで、電流ＩＭｊ，ｋの値をより正確に取得することができる。また、信号ＡＭＰＯはノイズ成分が低減されているため、積分回路１５０の後段の信号処理回路１５４で行う信号処理が容易になる。さらに、信号処理回路１５４の高性能化が容易になる。
【０１１４】
なお、回路１５５と電流検出回路１３６の入力端子との間の導通状態を制御するスイッチ回路を、電流検出回路１３６に設けることができる。スイッチ回路をプログラム可能な回路とすることで、電流検出回路１３６に複数の電流検出方式を与えることができる。図１７Ａ−図１７Ｄを参照して、電流検出方式と、スイッチ回路の回路構成と対応を説明する。図中の１５８がスイッチ回路である。
【０１１５】
スイッチ回路１５８は、複数のスイッチを有する。スイッチ回路１５８のより具体的な構成例は後述する。スイッチ回路１５８は、端子Ａｋ−１―Ａｋ＋１と積分回路１５０間の導通状態、および端子Ａｋ−１―Ａｋ＋１と配線Ｌ５８間の導通状態を制御する機能を有する。配線Ｌ５８はＶＲＥＦを供給する電源線である。ＶＲＥＦは積分回路１５０の参照電圧として用いられる。
【０１１６】
スイッチ回路１５８の回路構成によって、増幅回路１５１の回路構成は、シングルエンド入力型増幅回路、従来の差動増幅回路、および図１６に示す本実施の形態の差動増幅回路の何れかに設定することができる。積分回路１５０についても同様である。なお、従来の差動入力回路と区別するため、本実施の形態の差動増幅回路、および差動積分回路を、それぞれ、「３入力差動増幅回路」、「３入力差動積分回路」と呼ぶ場合がある。
【０１１７】
（３入力差動センシング）
３入力差動センシングとは、図１６に示す信号の検出方式である。３入力差動センシングでは、積分回路１５０を３入力差動積分回路として機能させる。そのため、スイッチ回路１５８によって、端子Ａｋ−１―Ａｋ＋１は、それぞれ、積分回路１５０の端子ＩＮＰ１、ＩＮＭ、ＩＮＰ２に電気的に接続される（図１７Ａ）。
【０１１８】
（差動センシング）
差動センシングでは、積分回路１５０を従来の差動入力型積分回路として機能させる。スイッチ回路１５８によって、端子ＩＮＭは端子Ａｋに電気的に接続され、端子ＩＮＰ１、ＩＮＰ２は端子対Ａｋ−１、Ａｋ＋１の何れか一方に電気的に接続される（図１７Ｂ−１、図１７Ｂ−２）。例えば、図１７Ｂ−１の回路構成は、図１７Ｃ−１に示す従来の差動積分回路１５０Ｂと等価である。
【０１１９】
配線ＭＬ＿ｋを流れる電流ＩＭｊ，ｋを検出するときに、積分回路１５０の参照電圧に、３端子差動センシングでは２本の配線ＭＬ＿ｋ−１、ＭＬ＿ｋ＋１の電圧が用いられ、差動センシングでは１本の配線ＭＬ＿ｋ−１（または配線ＭＬ＿ｋ＋１）の電圧が用いられる。ノイズ源９による電圧Ｖｎｏｉｓｅは、これら配線ＭＬ＿ｋ乃至ＭＬ＿ｋ＋１でばらつく。３入力差動センシングでは、２の配線ＭＬ＿ｋ−１、配線ＭＬ＿ｋ＋１の電圧を参照電圧に用いるためノイズ源９による電圧成分が平均化される。しがたって、差動センシングよりも３入力差動センシングの方がより効果的に信号ＡＭＰＯのノイズを除去することができる。
【０１２０】
（シングルエンドセンシング）
シングルエンドセンシングでは、増幅回路１５１の入力信号がシングルエンド信号であり、端子対ＩＮＰ１、ＩＮＰ２には電圧ＶＲＥＦが入力される。スイッチ回路１５８によって、端子ＩＮＭは端子Ａｋに電気的に接続され、端子ＩＮＰ１、ＩＮＰ２は配線Ｌ５８に電気的に接続される（図１７Ｄ）。図１７Ｄの回路構成は、図１７Ｃ−２に示す積分回路１５０Ｄと等価である。
【０１２１】
なお、スイッチ回路１５８の機能は、上掲した機能に限定されない。例えば、端子Ａｋ―Ａｋ＋１を配線Ｌ５８に電気的に接続することで、端子Ａｋ―Ａｋ＋１をＶＲＥＦにプリチャージする機能がある。端子ＩＮＭ、ＩＮＰ１、ＩＮＰ２を配線Ｌ５８に電気的に接続することで、これらをＶＲＥＦにプリチャージする機能がある。端子ＩＮＭを高インピーダンス状態にする機能がある。
【０１２２】
ここでは、回路１５５を画素アレイの電流を検出する回路に用いる例を説明したが、回路１５５の適用範囲はこれに限定されない。回路１５５は、アナログ信号を検出するための回路として様々な半導体装置に適用することができる。回路１５５が使用される半導体装置に応じて、信号処理回路１５４の機能を決定すればよい。
【０１２３】
＜＜ソースドライバＩＣ＞＞
表示ユニット１１０の周辺回路１３０は専用ＩＣで構成することができる。専用ＩＣには、例えば、ゲートドライバＩＣ、ソースドライバＩＣ、ゲートドライバ回路およびソースドライバ回路双方を有するドライバＩＣなどが挙げられる。以下、図１８等を参照して、ソースドライバ回路１３５と電流検出回路１３６双方の機能を有するソースドライバＩＣの構成例を説明する。
【０１２４】
図１８は、ソースドライバＩＣの構成例を示すブロック図である。ソースドライバＩＣ（ＳＤ−ＩＣ）２００は、ソースドライバユニット（ＳＤユニット）２１０（以下、「ＳＤユニット」２１０と呼ぶ。）、電流検出ユニット（以下「ＣＭユニット２１１」と呼ぶ。）、複数のピンＰＳ１、ＰＳ２、ＰＳ３、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４を有する。
【０１２５】
ＳＤユニット２１０は、表示コントローラ１７１から送信される画像信号（ＮＳビットデジタル信号、ＮＳは１以上の整数）を処理して、階調信号を生成する機能を有する。画像信号はピンＰＳ１から入力される。ピンＰＳ２は階調信号の出力ピンであり、スイッチ回路１３８に電気的に接続されている。なお、表示ユニット１１０にスイッチ回路１３８を設けない場合は、各ピンＰＳ２は、それぞれ、配線ＳＬが電気的に接続される。ピンＰＳ３は、信号の入力ピンであり、コマンド信号など各種の信号がピンＰＳ３に入力される。
【０１２６】
ＣＭユニット２１１は、ピンＰＭ１から入力されるアナログ信号（電流）を処理し、デジタル信号を生成する機能を有する。ピンＰＭ１はスイッチ回路１３７に電気的に接続されている。信号ＣＭＤＯが、ＣＭユニット２１１の出力信号であり、信号ＣＭＤＯはピンＰＭ２から出力される。ピンＰＭ３は、信号用の入力ピンであり、クロック信号など各種の信号がピンＰＳ３に入力される。ピンＰＭ４は、参照電圧用の入力ピンである。
【０１２７】
＜ＳＤユニット２１０＞
図１９は、ＳＤユニット２１０の構成例を示すブロック図である。ＳＤユニット２１０は、ロジック回路２２０、レシーバ２２１、シフトレジスタ（ＳＲ）２２２、ラッチユニット２２３、２２４、レベルシフタユニット２２５、デジタル−アナログ（Ｄ／Ａ）変換ユニット２２６、増幅ユニット２２７を有する。
【０１２８】
ＳＤユニット２１０には、複数のピンＰＳ１、ＭＳ個（ＭＳは１以上の整数）のピンＰＳ２、複数のピンＰＳ３が電気的に接続されている。
【０１２９】
レシーバ２２１は、画像信号を受信する機能を有する。ここでは、画像信号およびクロック信号の伝送方式は差動方式である。レシーバ２２１は、入力された差動信号をシングルエンド方式の信号に変換する機能を有する。例えば、レシーバ２２１には、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：小振幅差動信号方式）レシーバを用いることができる。
【０１３０】
ピンＰＳ１は差動信号の入力ピンであり、画像信号ＤＡ、ＤＢ、信号ＣＬＫＡ、ＣＬＫＢが入力される。ＮＳビット（ＮＳは１以上の整数）の画像信号ＤＡと、ＮＳビットの画像信号ＤＢとでなる信号対が、差動形式の画像信号である。画像信号ＤＡ、ＤＢは表示コントローラ１７１から伝送される。信号ＣＬＫＡと信号ＣＬＫＢとでなる信号対が差動形式のクロック信号である。レシーバ２２１において、画像信号ＤＡ、ＤＢはシングルエンド方式のＮｓビットの画像信号ＤＣに変換され、信号ＣＬＫＡ、ＣＬＫＢはシングルエンド方式の信号ＳＤＣＬＫに変換される。画像信号ＤＣ、信号ＳＤＣＬＫは、それぞれロジック回路２２０に入力される。
【０１３１】
ロジック回路２２０は、信号ＳＤＣＬＫ、および外部から入力されるコマンド信号等に従い、ＳＤユニット２１０内の回路を制御する機能を有する。具体的には、ロジック回路２２０は信号ＳＲＳＰ、ＳＲＣＬＫ、ＬＴＳ等を生成する。信号ＳＲＳＰ、ＳＲＣＬＫは、シフトレジスタ２２２の制御信号である。信号ＬＴＳはラッチ回路２２４の制御信号である。
【０１３２】
ピンＰＳ３はコマンド信号の入力用ピンである。信号ＳＤＲＥＳＥＴは、リセット信号であり、信号ＳＤＳＴＢＹはスタンバイ信号である。なお、コマンド信号の伝送形式が差動信号である場合は、コマンド信号は、レシーバ２２１を経由してロジック回路２２０に入力される。
【０１３３】
ロジック回路２２０は、シリアル形式の画像信号ＤＣをパラレル形式の画像信号ＤＤに変換する機能（シリアルーパラレル変換機能）を有する。ここでは、ロジック回路２２０は画像信号ＤＣをＸＳ個（ＸＳは１以上の整数）に分割し、ＸＳ個の画像信号ＤＤ（ＮＳビット）を生成する。画像信号ＤＤはラッチユニット２２３に出力される。画像信号ＤＤの値は、サブ画素に書き込まれる階調を表している。
【０１３４】
ラッチユニット２２３は、ＭＳ個のラッチ回路（ＬＡＴ）３３を有し、ラッチユニット２２４はＭＳ個のラッチ回路３４を有する。ラッチ回路３３、３４は、ＮＳビットのデータを記憶することができる。レベルシフタユニット２２５は、ＭＳ個のレベルシフタ（ＬＳ）３５を有する。Ｄ／Ａ変換ユニット２２６は、ＭＳ個のＤ／Ａ変換回路（ＤＡＣ）３６を有する。ＤＡＣ３６は、Ｎｓビットのデジタル信号をアナログ信号に変換する機能を有する。増幅ユニット２２７はＭＳ個の増幅回路（ＡＭＰ）３７を有する。
【０１３５】
シフトレジスタ２２２は、複数段のフリップフロップを有する。１段目のフリップフロップに信号ＳＲＳＰ（スタートパルス信号）が入力さると、各段のフリップフロップから所定のタイミングでサンプリング信号が出力される。各段のフリップフロップがサンプリング信号を出力するタイミングは、信号ＳＲＣＬＫ（クロック信号）によって制御される。
【０１３６】
ラッチユニット２２３は、サンプリング信号が指定する列のラッチ回路３３に、画像信号ＤＤを格納する。ラッチユニット２２４では、信号ＬＴＳ（ラッチ信号）によって、同じタイミングで、全列のラッチ回路３４のデータが対応するラッチ回路３３のデータに書き換えられる。
【０１３７】
レベルシフタ３５は、ラッチ回路３４から出力される画像信号を処理し、昇圧された相補信号を生成する。ＤＡＣ３６は、レベルシフタ３５の出力信号（デジタル信号）をアナログ信号に変換する。増幅回路３７は、ＤＡＣ３６の出力信号（アナログ信号）を増幅し、ピンＰＳ２に出力する。ピンＰＳ２の出力信号は、配線ＳＬに入力される階調信号である。図１９に示す回路３０が、ＮＳビットの画像信号ＤＤを階調信号に変換する基本回路である。
【０１３８】
＜ＣＭユニット２１１＞
図２０は、ＣＭユニット２１１の構成例を示すブロック図である。ＣＭユニット２１１は、入力ユニット２４０、積分ユニット２４１、サンプルホールド（Ｓ／Ｈ）ユニット２４２、Ａ／Ｄ変換ユニット２４３、出力ユニット２４４、ロジック回路２６０、レベルシフタユニット２６１、カウンタ２６５、ＤＡＣ２６６、シフトレジスタ２６７を有する。
【０１３９】
ＣＭユニット２１１には、ピンＰＭ３から各種の信号が入力される。例えば、信号ＣＭＳＴＢＹは、スタンバイ信号であり、ＣＭユニット２１１をスタンバイ状態にするか、アクティブ状態にするかを制御する。３個のピンＰＭ４は、参照電圧用の入力ピンである。３個のピンＰＭ４には、それぞれ、電圧ＣＭＶＲＩ、ＣＭＶＤＲ１、ＣＭＶＤＲ２が入力される。
【０１４０】
ここでは、ＣＭユニット２１１の入力チャンネル数は２Ｎ（Ｎは０よりも大きい整数）である。ＣＭユニット２１１には、２Ｎ個のピンＰＭ１が接続されている。入力ユニット２４０は、Ｎ個のスイッチ回路４０を有する。積分ユニット２４１はＮ個の積分回路４１を有する。Ｓ／Ｈユニット２４２はＮ個のＳ／Ｈ（サンプルホールド）回路４２を有する。Ａ／Ｄ変換ユニット２４３はＮ個のＡＤＣ（Ａ／Ｄ変換回路）４３を有する。出力ユニット２４４はＮ個の出力回路４４を有する。
【０１４１】
ＣＭユニット２１１において、回路４５は、電流検出ユニットの基本回路である。回路４５は、スイッチ回路４０、積分回路４１、Ｓ／Ｈ回路４２、ＡＤＣ４３、および出力回路４４を有する。ＣＭユニット２１１は、２Ｎの入力チャンネル数に対して、Ｎ個の回路４５＜１＞−４５＜Ｎ＞を有する。
【０１４２】
＜基本回路（回路４５）＞
図２１、図２３に回路４５＜ｈ＞の構成例を示す。ｈは１以上Ｎ以下の整数である。回路４５＜ｈ＞は、スイッチ回路４０＜ｈ＞、積分回路４１＜ｈ＞、Ｓ／Ｈ回路４２＜ｈ＞、ＡＤＣ４３＜ｈ＞、および出力回路４４＜ｈ＞を有する。
【０１４３】
回路４５＜ｈ＞は、ピンＰＭ１＜２ｈ−１＞（奇数チャンネルのピンＰＭ１）を流れる電流、およびピンＰＭ１＜２ｈ＋１＞（奇数チャンネルのピンＰＭ１）を流れる電流を検出する機能を有する。
【０１４４】
なお、ｈ＝１のとき、回路４５＜ｈ＞には、ピンＰＭ１＜２ｈ−１＞に該当するピンは電気的に接続されていない。ｈ＝Ｎのとき、回路４５＜ｈ＞には、ピンＰＭ１＜２ｈ＋１＞に該当するピンは電気的に接続されていない。
【０１４５】
図２１、図２２を参照して、スイッチ回路４０＜ｈ＞、積分回路４１＜ｈ＞、およびＳ／Ｈ回路４２＜ｈ＞の回路構成例を説明し、図２３を参照してＡＤＣ４３＜ｈ＞、出力回路４４＜ｈ＞の構成例を説明する。
【０１４６】
（積分回路４１、Ｓ／Ｈ回路４２）
積分回路４１＜ｈ＞は、増幅回路６１、容量素子Ｃ６１、スイッチＳＷ６１を有する。増幅回路６１には、増幅回路１５１（図１４Ａ）が適用されており、端子ＩＮＭ、ＩＮＰ１、ＩＮＰ２を有する。Ｓ／Ｈ回路４２＜ｈ＞はスイッチＳＷ６２および容量素子Ｃ６２を有する。
【０１４７】
なお、積分回路４１＜ｈ＞の増幅回路６１を「増幅回路６１＜ｈ＞」と呼ぶ場合がある。これは、他の回路要素についても同様に呼ぶ場合がある。
【０１４８】
スイッチＳＷ６１、ＳＷ６２はＣＭＯＳ回路で構成される。スイッチＳＷ６１、ＳＷ６２は、ＬＳユニット２６１の出力信号によって制御される。ＬＳユニット２６１は、信号ＣＭＳＥＴ、ＣＭＳＨをレベルシフトし、信号ＣＭＳＥＴ＿ＬＳ、ＣＭＳＨ＿ＬＳ、ならびこれらの反転信号ＣＭＳＥＴＢ＿ＬＳ、ＣＭＳＨＢ＿ＬＳを生成する。
【０１４９】
信号ＣＭＳＥＴ＿ＬＳ、ＣＭＳＥＴＢ＿ＬＳによって、スイッチＳＷ６１の導通状態が制御される。信号ＣＭＳＨ＿ＬＳ、ＣＭＳＨＢ＿ＬＳによって、スイッチＳＷ６２の導通状態が制御される。なお、図２１には、“Ｈ”のときスイッチＳＷ６１をオン状態にする信号ＣＭＳＥＴ＿ＬＳのみを図示している。他のスイッチの制御信号についても同様である。
【０１５０】
（スイッチ回路４０）
スイッチ回路４０＜ｈ＞は、スイッチＳＷ２０−ＳＷ３７を有する。スイッチＳＷ２０−ＳＷ３７がＣＭＯＳ回路で構成される。スイッチ回路４０の回路構成によって、回路４５＜ｈ＞の電流検出モードが決定される。スイッチ回路４０の回路構成はＬＳユニット２６１の出力信号によって制御される。
【０１５１】
ＬＳユニット２６１は、信号ＣＭＰＲＥ、ＣＭＲＥＶ、ＤＲＩＴＧ［０］−ＤＲＩＴＧ［４］をレベルシフトし、信号ＣＭＰＲＥ＿ＬＳ、ＣＭＲＥＶ＿ＬＳ、ＤＲＩＴＧ［０］＿ＬＳ−ＤＲＩＴＧ［４］＿ＬＳと、これらの反転信号ＣＭＰＲＥＢ＿ＬＳ、ＣＭＲＥＶＢ＿ＬＳ、ＤＲＩＴＧＢ［０］＿ＬＳ−ＤＲＩＴＧＢ［４］＿ＬＳを生成する。
【０１５２】
スイッチＳＷ２０−ＳＷ２３の導通状態は、信号ＣＭＰＲＥ＿ＬＳ、ＣＭＰＲＥＢ＿ＬＳによって制御される。信号ＣＭＰＲＥは、ピンＰＭ１のプリチャージ動作を制御する信号である。信号ＣＭＰＲＥが”１”（高レベル）であれば、ピンＰＭ１がピンＰＭ４から入力される電圧ＣＭＶＲＩによってプリチャージされる。
【０１５３】
スイッチＳＷ２４―ＳＷ３１の導通状態は、信号ＣＭＲＥＶ＿ＬＳ、ＣＭＲＥＶＢ＿ＬＳによって制御される。スイッチＳＷ３２の導通状態は、信号ＤＲＩＴＧ［０］＿ＬＳ、ＤＲＩＴＧＢ［０］＿ＬＳによって制御される。スイッチＳＷ３３の導通状態は、信号ＤＲＩＴＧ［１］＿ＬＳ、ＤＲＩＴＧＢ［１］＿ＬＳによって制御される。スイッチＳＷ３４の導通状態は、信号ＤＲＩＴＧ［２］＿ＬＳ、ＤＲＩＴＧＢ［２］＿ＬＳによって制御される。スイッチＳＷ３５、ＳＷ３６の導通状態は、信号ＤＲＩＴＧ［３］＿ＬＳ、ＤＲＩＴＧＢ［３］＿ＬＳによって制御される。スイッチＳＷ３７の導通状態は、信号ＤＲＩＴＧ［４］＿ＬＳ、ＤＲＩＴＧＢ［４］＿ＬＳによって制御される。
【０１５４】
（ロジック回路２６０）
信号ＤＲＩＴＧ［０］−ＤＲＩＴＧ［４］は、ロジック回路２６０で生成される信号である。ロジック回路２６０は、信号ＲＩＴＧ［０］−ＲＩＴＧ［２］を演算処理し、信号ＤＲＩＴＧ［０］−ＲＩＴＧ［４］を生成する。図２２にロジック回路２６０の真理値表を示す。図２２には、信号ＲＩＴＧ［０］−ＲＩＴＧ［２］、ＣＭＲＥＶの論理と、回路４５＜ｈ＞の機能との対応を示す。
【０１５５】
「ＩＮＭ」の項目は、端子ＩＮＭに接続されるピンＰＭ１を表している。例えば、「２ｈ」とは、端子ＩＮＭとピンＰＭ１＜２ｈ＞との間が導通状態にあることを示している。「ＩＮＰ１」、「ＩＮＰ２」の項目についても同様である。なお、ＣＭＶＲＩは、端子ＩＮＰ１、ＩＮＰ２に電圧ＣＭＶＲＩが入力されることを表している。「タイプ」の項目は、ＣＭユニット２１１のセンシングモードを表している。つまり、積分回路４１＜ｈ＞の信号入力方式を表している。なお、ＨｉＺモードとは、積分回路４１＜ｈ＞の信号入力形式に関わらず、端子ＩＮＭを高インピーダンス状態にするモードである。
【０１５６】
図２２に示すように、信号ＲＩＴＧ［０］−ＲＩＴＧ［２］の機能は、ＣＭユニット２１１のセンシングモードを決定する機能であり、別言すると、積分回路４１＜ｈ＞の信号入力方式を設定する機能である。信号ＣＭＲＥＶの機能は、センシング対象のチャンネルを選択する機能である。センシング対象のチャンネルは、信号ＣＭＲＥＶが”Ｈ”であれば奇数番号のチャンネルであり、信号ＣＭＲＥＶが”Ｌ”であれば偶数チャンネルである。
【０１５７】
（ＡＤＣ４３）
図２３に示すように、ＡＤＣ４３＜ｈ＞は、コンパレータ６３、インバータ回路６４、セレクタ６５、フリップフロップ（ＦＦ）６７、フリップフロップ（ＦＦ）６８を有する。図２３に示すＡＤＣ４３＜ｈ＞は、１２ビットＡ／Ｄ変換回路であり、フリップフロップ６８は、１２ビットフリップフロップである。
【０１５８】
ＡＤＣ４３＜ｈ＞には、信号ＤＡＣＯ、ＲＣＰＯＬ、ＣＭＣＬＫＢ、ＣＭＲＳＴ、ＣＮＴ［１１：０］が入力される。信号ＣＮＴ、ＣＭＣＬＫＢはカウンタ２６５で生成され、信号ＤＡＣＯは、ＤＡＣ２６６で生成される。この例では、カウンタ２６５は１２ビットカウンタであり、ＤＡＣ２６６は１２ビットＤ／Ａ変換回路である。
【０１５９】
信号ＣＭＣＬＫはクロック信号である。カウンタ２６５では、信号ＣＭＣＬＫの立ち上がり（または立ち下がり）をカウントする。信号ＣＮＴ［１１：０］はカウント値を表す信号である。信号ＣＭＣＬＫＢは、信号ＣＭＣＬＫの反転信号である。
【０１６０】
ＤＡＣ２６６は、信号ＣＮＴ［１１：０］をＤ／Ａ変換し、信号ＤＡＣＯを生成する。信号ＤＡＣＯは、ランプ波形信号である。電圧ＣＭＶＤＲ１、ＣＭＶＤＲ２は、ＤＡＣ２６６の参照電圧である。信号ＤＡＣＯはコンパレータ６３の端子（−）に入力される。コンパレータ６３の端子（＋）には、Ｓ／Ｈ回路４２が保持している電圧（ノードＳＨの電圧）が入力される。なお、コンパレータ６３の回路構成等に応じて、信号ＤＡＣＯを端子（＋）に入力し、ノードＳＨの電圧を端子（−）に入力してもよい。
【０１６１】
信号ＲＣＰＯＬは、回路４５＜ｈ＞への電流の入力形式を選択するための信号である。信号ＲＣＰＯＬによって、入力形式を端子ＩＮＭから外部に吐き出されるソース型と、外部から端子ＩＮＭに流れ込むシンク型から選択できる。具体的には、信号ＲＣＰＯＬは、セレクタ６５の制御信号である。例えば、信号ＲＣＰＯＬの論理が”０”であれば、コンパレータ６３の出力信号が信号ＣＭＰＯとしてフリップフロップ６７に入力され、信号ＲＣＰＯＬの論理が”１”であれば、インバータ回路６４の出力信号が信号ＣＭＰＯとしてフリップフロップ６７に入力される。
【０１６２】
フリップフロップ６７には、クロック信号として信号ＣＭＣＬＫＢが入力される。信号ＣＭＣＬＫＢの立ち上がりのタイミングで、フリップフロップ６７のデータが更新される。フリップフロップ６８は、信号ＣＮＴ［１１：０］のデータを一時的に記憶するレジスタとして機能する。フリップフロップ６８には、クロック信号としてフリップフロップ６７の出力信号が入力される。フリップフロップ６７の出力信号が低レベルから高レベルに遷移すると、信号ＣＮＴ［１１：０］のデータがフリップフロップ６８に書き込まれる。フリップフロップ６８は信号ＤＯＵＴ［１１：０］を出力回路４４＜ｈ＞に出力する。信号ＤＯＵＴ［１１：０］は、フリップフロップ６８が記憶している信号ＣＮＴ［１１：０］に相当する。
【０１６３】
（出力回路４４）
図２３の例では、出力回路４４は、１２ビットの信号ＤＯＵＴ［１１：０］を３つの４ビットデジタル信号に分割する機能を有する。出力回路４４＜ｈ＞は、３個のトライステート（ＴＲＩ）バッファ回路７１−７３を有する。ＴＲＩバッファ回路７１には信号ＤＯＵＴ［３：０］が入力され、ＴＲＩバッファ回路７２には信号ＤＯＵＴ［７：４］が入力され、ＴＲＩバッファ回路７３には信号ＤＯＵＴ［１１：８］が入力される。
【０１６４】
シフトレジスタ２６７は、ＴＲＩバッファ回路７１−７３のイネーブル信号を生成する機能を有する。信号ＴＤＣＬＫ、ＴＤＳＰは、それぞれ、クロック信号、スタートパルス信号である。シフトレジスタ２６７の出力信号によって、出力ユニット２４４中の３Ｎ個のＴＲＩバッファ回路の何れか１個が選択される。非選択のＴＲＩバッファ回路の出力は高インピーダンス状態とされる。選択されたＴＲＩバッファ回路の出力端子はピンＰＭ２に電気的に接続される。選択されたＴＲＩバッファ回路の出力信号は、信号ＣＭＤＯ［３：０］として、ピンＰＭ２から出力される。
【０１６５】
＜ＣＭユニット２１１の動作例＞
図２１―図２８を参照して、ＣＭユニット２１１の動作方法例を説明する。ここでは、センシングモードは３入力差動センシングモードであり、奇数チャンネルがセンシング対象である場合を例に、ＣＭユニット２１１の動作方法を説明する。なお、ここで説明するＣＭユニット２１１の動作方法は、センシング対象のチャンネルが偶数チャンネル場合も同様である。また、他のセンシングモードでも同様である。
【０１６６】
図２４は回路４５＜ｈ＞のタイミングチャートである。ｔ１等は時刻を表す。図２５―図２８は、ＣＭユニット２１１の動作方法例を説明する模式的なブロック図である。図２５―図２８では、ＣＭユニット２１１構成は簡略化されている。また、画素アレイ１２０とＣＭユニット２１１との接続構造も簡略化されている。ここでは、ピンＰＭ１＜１＞−ＰＭ１＜２Ｎ＞は、配線ＭＬ＿１−ＭＬ＿２Ｎに電気的に直接的に接続されていることとする。
【０１６７】
画素アレイ１２０の全てのサブ画素１２１には、電流検出用の階調信号が書き込まれている。検出対象のサブ画素１２１には、電流ＩＭが生成される電位レベルの階調信号が書き込まれ、その他のサブ画素１２１には電流ＩＭが生成しない電位レベルの階調信号が書き込まれる。ここでは、検出対象のサブ画素１２１には白表示用階調信号が書き込まれ、その他のサブ画素１２１には、黒表示用の階調信号が書き込まれていることとする。
【０１６８】
信号ＣＭＲＳＴを“Ｈ”にすることで、ＣＭユニット２１１がアクティブになり、電流検出シーケンスを実行する。ＣＭユニット２１１の電流検出シーケンスは、ＩＶＣシーケンス、ＡＤＣシーケンス、データ（信号ＣＭＤＯ）の読み出しシーケンスに大別される。ＩＶＣシーケンスでは、端子ＩＮＭを流れる電流を電圧に変換する電流―電圧（Ｉ／Ｖ）変換が行われる。ＡＤＣシーケンスでは、ＩＶＣシーケンスでえられた電圧（アナログデータ）がデジタルデータに変換される。信号ＣＭＳＨが“Ｈ”である期間ｔ２−ｔ６に、ＩＶＣシーケンスが行われる。信号ＣＭＳＨが“Ｌ”である期間ｔ６−ｔ１１に、ＡＤＣシーケンスが行われる。
【０１６９】
（プリチャージ）
期間ｔ１−ｔ２では、信号ＲＩＴＧ［２：０］によって、ＣＭユニット２１１のセンシングモードが決定され、信号ＣＭＲＥＶによって、センシング対象のチャンネルが選択される。図２５は、期間ｔ１−ｔ２の、ＣＭユニット２１１の回路構成を示す。センシングモードは３入力差動センシングモードであり、奇数チャンネルがセンシング対象であるので、回路４５＜ｈ＞において、端子ＩＮＭ、ＩＮＰ１、ＩＮＰ２は、それぞれ、ピンＰＭ１＜２ｈ−１＞、ＰＭ１＜２ｈ−２＞、ＰＭ１＜２ｈ＞に電気的に接続される。
【０１７０】
また、ピンＰＭ１＜２ｈ−２＞−ＰＭ１＜２ｈ＋１＞および、積分回路４１＜ｈ＞の各端子ＩＮＭ、ＩＮＰ１、ＩＮＰ２が、それぞれ、ピンＰＭ４に電気的に接続されるため、これらが電圧ＣＭＶＲＩにプリチャージされる。ｔ２で信号ＣＭＳＨが“Ｈ”になるため、Ｓ／Ｈ回路４２＜ｈ＞のノードＳＨは、スイッチＳＷ６２＜ｈ＞によって、積分回路４１＜ｈ＞の出力端子と導通される。そのため、容量素子Ｃ６２＜ｈ＞は、信号ＡＭＰＯによって充電される。
【０１７１】
（オフセットキャンセル）
期間ｔ４−ｔ５に、増幅回路６１＜ｈ＞（積分回路４１＜ｈ＞）のオフセット電圧を補正するオフセットキャンセルが行われる。図２６は、期間ｔ４−ｔ５でのＣＭユニット２１１の回路構成を示す。積分回路４１＜ｈ＞の出力端子は、スイッチＳＷ６１＜ｈ＞によって端子ＩＮＭと導通され、電圧ＣＭＶＲＩにプリチャージされる。
【０１７２】
（Ｉ／Ｖ変換）
期間ｔ５−ｔ６において、回路４５＜ｈ＞は、端子ＩＮＭを流れる電流ＩＭを電圧に変換する。図２７は期間ｔ５−ｔ６でのＣＭユニット２１１の回路構成を示す。ｔ５で、信号ＣＭＳＥＴが“Ｌ”になり、積分回路４１＜ｈ＞は、端子ＩＮＰ１の電圧と端子ＩＮＰ２の電圧を平均した電圧を参照電圧に用いて、積分動作を開始する。また、信号ＣＭＳＥＴが“Ｌ”になることで、ピンＰＭ１＜２ｈ−１＞を流れる電流によって、端子ＩＮＭは放電される。
【０１７３】
ｔ６で信号ＣＭＳＨが“Ｌ”になると、Ｓ／Ｈ回路４２＜ｈ＞は、積分回路４１＜ｈ＞の出力端子の電圧ＣＭＶＳＭＰを保持する。電圧ＣＭＶＳＭＰは、期間ｔ５−ｔ６において端子ＩＮＭを流れた電流量に対応する。
【０１７４】
（Ａ／Ｄ変換）
図２８は、期間ｔ７−ｔ１１の、ＣＭユニット２１１の回路構成を示す。期間ｔ７―ｔ１１に信号ＣＭＣＬＫがＣＭユニット２１１に入力される。カウンタ２６５は、信号ＣＮＴ［１１：０］、ＣＬＫＢを出力する。ＤＡＣ２６６は、信号ＤＡＣＯを出力する。信号ＤＡＣＯの電圧は信号ＣＮＴ［１１：０］のデータ（カウント値）に対応する。コンパレータ６３＜ｈ＞は、ノードＳＨの電圧ＣＭＶＳＭＰと信号ＤＡＣＯの電圧を比較する。ｔ８に信号ＤＡＣＯの電圧が電圧ＣＭＶＳＭＰを超えると、コンパレータ６３＜ｈ＞の出力は、“Ｈ”から“Ｌ”に遷移する。図２８の例では、インバータ回路６４の出力信号が信号ＣＭＰＯとして、フリップフロップ６７に入力されるため、ｔ８で信号ＣＭＰＯは“Ｌ”から“Ｈ”に遷移する。
【０１７５】
信号ＣＭＣＬＫの立下り（信号ＣＭＣＬＫＢの立ち上がり）で、フリップフロップ６７＜ｈ＞のデータは、信号ＣＭＰＯによって更新される。ｔ９で信号ＣＭＣＬＫが立ち下がると、フリップフロップ６７＜ｈ＞のデータは、“Ｈ”になる。信号ＬＡＴＯが“Ｌ”から“Ｈ”になり、フリップフロップ６８＜ｈ＞は、ｔ９での信号ＣＮＴ［１１：０］のデータ（カウント値ＸＳＭＰ）を記憶する。カウント値ＸＳＭＰが、期間ｔ５−ｔ６で端子ＩＮＭに流れた電流量を表す。フリップフロップ６８＜ｈ＞はデータ”ＸＳＭＰ”の信号ＤＯＵＴ［１１：０］を出力回路４４＜ｈ＞に出力する。
【０１７６】
（データ読み出し）
信号ＣＭＤＯの読み出しは、シフトレジスタ２６７に信号ＴＤＳＰを入力することで、開始される。シフトレジスタ２６７の出力に従い、出力回路４４＜ｈ＞は、信号ＤＯＵＴ［１１：０］を４ビットのデータ信号に時分割して、ピンＰＭ２に出力する。ピンＰＭ２の出力信号が信号ＣＭＤＯである。
【０１７７】
サブ画素１２１の駆動トランジスタのドレイン電流は非常に小さく、１ｎＡ乃至数百ｎＡ程度である。回路４５は、このような微小な電流を検出するための回路である。３入力差動センシングモードでは、積分回路４１は、高いＳＮＲのアナログ信号を取得することができるので、回路４５は、高い精度での電流検出が可能である。したがって、信号ＣＭＤＯ（ＣＭユニット２１１の出力）を用いることで、サブ画素１２１に書き込む階調データをより適切に補正することができる。よって、ソースドライバ回路をＳＤ−ＩＣ２００で構成することで、表示品質の優れた表示装置を提供することができる。
【０１７８】
上掲の電流検出シーケンスを複数サイクル実行することで、画素アレイの１または複数サブ画素単位で電流ＩＭを取得することができる。以下、図２９に示す表示ユニットを例に、複数のサブ画素単位で電流を検出する方法を説明する。
【０１７９】
図２９は表示ユニットの構成例を示すブロック図である。図２９に示す表示ユニット２８０は、画素アレイ２８１、ゲートドライバ回路２８４、スイッチ回路２８５、ＳＤ−ＩＣ２００を有する。表示ユニット２８０の解像度は、１２８０（Ｖ）×３（ＲＧＢ）×７６０である。
【０１８０】
画素アレイ２８１は、図６の画素アレイ１２５と同じ回路構成を有する。配線ＧＬ１、ＧＬ２の本数はそれぞれ１２８０である。配線ＭＬの本数は１０８０である。配線ＳＬ＿Ｒ、ＳＬ＿Ｇ、ＳＬ＿Ｂ２の本数はそれぞれ７６０本である。なお画素２５＜＊、１＞とは、第１列に配置される画素２５＜１、１＞―２５＜１２８０、１＞を表している。スイッチ回路２８５は、図１０のスイッチ回路１４３と同じ回路構成を有する。配線ＳＬ＿Ｒ＜１−７６０＞、ＳＬ＿Ｇ＜１−７６０＞、ＳＬ＿Ｂ＜１−７６０＞は、スイッチ回路を介さずにピンＰＳ２に電気的に接続される。
【０１８１】
図２９の例では、６本の配線ＳＬに、ＣＭユニット２１１の１つの入力チャンネルが対応する。
【０１８２】
図３０は、表示ユニット２８０の電流検出動作の一例を示すフローチャートである。電流検出動作では、ＳＤユニット２１０、ＣＭユニット２１１はアクティブな状態である。まず、“Ｈ”の信号ＣＭＲＳＴをＣＭユニット２１１に入力し、ＣＭユニット２１１をリセットする（ステップＳＴ１０）。
【０１８３】
次に、信号ＲＴＩＧ［２：０］によって、ＣＭユニット２１１の電流センシングモードを設定する（ステップＳＴ１１）。図２９には、３入力差動センシングモードの例を示している。
【０１８４】
ゲートドライバ回路２８４、ＳＤユニット２１０によって、第ｊ行の画素２５＜ｊ、１＞乃至２５＜ｊ、２１６０＞に階調信号を書き込む（ステップＳＴ１２）。ステップＳＴ１２では、信号ＭＳＥＬ［１］―ＭＳＥＬ［３］は“Ｌ”であり、信号ＭＰＯＮは“Ｈ”である。配線ＭＬ＿１−ＭＬ＿１０８０には電圧Ｖ０が入力される。ゲートドライバ回路２８４によって、配線ＧＬ１＿ｊ、ＧＬ２＿ｊが選択される。画素＜ｊ、４ｈ−３＞、画素＜ｊ、４ｈ−２＞に階調ＧＣＭの階調信号を書き込み、画素＜ｊ、４ｈ−１＞、画素＜ｊ、４ｈ＞に階調０の階調信号を書き込む（ｈは１以上１８０以下の整数）。階調ＧＣＭの階調信号とは、配線ＧＬ２＿ｊが選択状態であるとき、サブ画素１５と配線ＭＬとの間に電流を流すことができる階調信号である。
【０１８５】
配線ＧＬ１＿ｊを非選択状態にすることで、ステップＳＴ１２が終了する。配線ＧＬ２＿ｊは、ステップＳＴ１７のＩＶＣシーケンスが終了するまで選択状態が維持される。
【０１８６】
次に、スイッチ回路２８５を動作させ、配線ＭＬとピンＰＭ１との間を導通状態にする（ステップＳＴ１３）。信号ＭＰＯＮを“Ｌ”にした後、信号ＭＳＥＬ［１］―信号ＭＳＥＬ［３］を“Ｈ”にする。配線ＭＬ＿６ｈ−５乃至ＭＬ＿６ｈ−４は、それぞれ、ピンＰＭ１＜２ｈ−１＞に電気的に接続される。配線ＭＬ＿６ｈ−２乃至ＭＬ＿６ｈは、それぞれ、ピンＰＭ１＜２ｈ＞に電気的に接続される。
【０１８７】
次に、ＣＭユニット２１１において、奇数チャンネルのピンＰＭ１＜２ｈ−１＞を流れる電流を検出する（ステップＳＴ１４）。この例では、ピンＰＭ１＜２ｈ−１＞を流れる電流は、配線ＭＬ＿６ｈ−５乃至ＭＬ＿６ｈ−４を流れる電流の総和になる。
【０１８８】
上掲したＩＶＣシーケンス、ＡＤＣシーケンス、データ読み出しシーケンスが実行される。ステップＳＴ１４では、信号ＣＭＲＥＶによって、奇数チャンネルのピンＰＭ１＜２ｈ−１＞と積分回路４１＜ｈ＞の端子ＩＮＭとの間が導通される。
【０１８９】
例えば、信号ＭＳＥＬ［１］―ＭＳＥＬ［３］を“Ｈ”にするタイミングで、ＩＶＣシーケンスを開始することができる。ＩＶＣシーケンスが終了するタイミングで、信号ＭＳＥＬ［１］―ＭＳＥＬ［３］を“Ｌ”にし、しかる後、信号ＭＰＯＮを“Ｈ”にする。
【０１９０】
ステップＳＴ１５―ＳＴ１７は、ステップＳＴ１２―ＳＴ１４と同様に行われる。ステップＳＴ１５では、配線ＧＬ１＿ｊを選択状態にし、画素＜ｊ、４ｈ−３＞、画素＜ｊ、４ｈ−２＞に階調０の階調信号を書き込み、画素＜ｊ、４ｈ−１＞、画素＜ｊ、４ｈ＞に階調ＧＣＭの階調信号を書き込む。ステップＳＴ１７では、信号ＣＭＲＥＶによって、偶数チャンネルのピンＰＭ１＜２ｈ＞と積分回路４１＜ｈ＞の端子ＩＮＭとの間が導通される。
【０１９１】
ステップＳＴ１１−ＳＴ１７を１サイクル行うことで、第ｊ行の画素２５＜ｊ、１＞―２５＜ｊ、２１６０＞を流れる電流を検出することができる。ステップＳＴ１１−ＳＴ１７を１２８０サイクル実行することで、画素アレイ２８１の１２８０×７２０個の画素２５から、２画素単位で電流値を取得することができる。
【０１９２】
また、ステップＳＴ１３、ＳＴ１６において、信号ＭＳＥＬ［１］―ＭＳＥＬ［３］のうち何れか１つの信号“Ｈ”にすること、ステップＳＴ１２、ＳＴ１５で、センシング対象の列の配線ＳＬに階調ＧＣＭの階調信号を書き込み、他の列の配線ＳＬに階調０の階調信号を書き込むことで、１個のサブ画素ごとに電流を検出することができる。
【０１９３】
＜＜タッチパネル装置＞＞
表示装置１００にタッチセンサユニットを組み込むことで、タッチパネル装置を構成することができる。図３１にタッチパネル装置の構成例を示す。図３１に示すタッチパネル装置１０１は、表示ユニット１１０、コントローラユニット１７０、プロセッサ１８０、タッチセンサユニット１９０を有する。
【０１９４】
タッチセンサユニット１９０は、センサアレイ１９１、センス回路１９４、ドライブ線ドライバ回路１９５（以下、「ＤＲＬドライバ回路１９５」と呼ぶ。）を有する。センス回路１９４、ＤＲＬドライバ回路１９５はそれぞれ、専用ＩＣで構成することができる。
【０１９５】
コントローラユニット１７０は、表示コントローラ１７１およびタッチセンサ（ＴＳ）コントローラ１７５を有する。ＴＳコントローラ１７５は、タッチセンサユニット１９０のためのコントローラであり、メモリ１７６、タイミングコントローラ１７７、信号処理回路１７８を有する。タイミングコントローラ１７７は、センス回路１９４およびＤＲＬドライバ回路１９５の動作のタイミングを設定するための各種の信号を生成する機能を有する。例えば、タイミングコントローラ１７７は、センス回路１９４を制御するための信号（クロック信号、リセット信号など）、ＤＲＬドライバ回路１９５を制御するための信号（例えば、スタートパルス信号、クロック信号など）を生成する。信号処理回路１７８は、センス回路１９４の出力信号を処理して、タッチ情報（タッチの有無の情報）を含む信号、タッチ位置情報を含む信号などを生成する機能をもつ。
【０１９６】
＜タッチセンサユニット＞
図３２にタッチセンサユニット１９０の構成例を示す。ここでは、タッチセンサユニット１９０が相互容量タッチセンサユニットである例を示す。センサアレイ１９１は、ｍ本の配線ＤＲＬ、ｎ本の配線ＳＮＬを有する。ｍは０よりも大きい整数であり、ｎは２よりも大きい整数である。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α番の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β番の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量である。
【０１９７】
ｍ本の配線ＤＲＬはＤＲＬドライバ回路１９５に電気的に接続されている。ＤＲＬドライバ回路１９５は各配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路１９４に電気的に接続されている。センス回路１９４は、配線ＳＮＬの信号を検出する機能を有する。ＤＲＬドライバ回路１９５によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量ＣＴαβの容量値の変化量の情報をもつ。ｎ−２本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。センス回路１９４に、積分回路１５０を適用することで、精度の高いタッチ検出を行うことができる。
【０１９８】
図３３にセンスＩＣの構成例を示す。センスＩＣはセンス回路用ＩＣである。図３３に示すセンスＩＣ２９０（以下、「ＳＮ−ＩＣ２９０」と呼ぶ。）の入力チャンネル数は、２Ｍ＋２（Ｍは０よりも大きい整数）である。ＳＮ−ＩＣ２９０は、２Ｍ＋２個のピンＰＴ１、複数のピンＰＴ２、ピンＰＴ４、Ｍ個の回路９６を有する。
【０１９９】
２Ｍ＋２個のピンＰＴ１は、配線ＳＮＬとの接続用ピンである。回路９６＜ｇ＞（ｇは１以上Ｍ以下の整数）が、容量ＣＴαβの容量値の変化量をセンシングするための基本回路である。
【０２００】
回路９６＜ｇ＞は、スイッチ回路９０＜ｇ＞、積分回路９１＜ｇ＞、Ｓ／Ｈ回路９２＜ｇ＞、ＡＤＣ９３＜ｇ＞、ＬＡＴ９４＜ｇ＞、出力回路９５＜ｇ＞を有する。回路９６＜ｇ＞は、ピンＰＴ１＜２ｇ＞（偶数チャンネルのピンＰ１）から入力される信号、およびピンＰＴ１＜２ｇ＋１＞（奇数チャンネルのピン）に入力される信号を検出する機能を有する。ピンＰＴ４は、積分回路９１＜ｇ＞の参照電圧ＴＰＶＲＩの入力用ピンである。
【０２０１】
積分回路９１＜ｇ＞に積分回路１５０が適用される。Ｓ／Ｈ回路９２＜ｇ＞は、積分回路９１＜ｇ＞から出力されるアナログ信号をサンプリングする。ＡＤＣ９３＜ｇ＞は、Ｓ／Ｈ回路９２＜ｇ＞がサンプリングしたアナログ信号を、デジタルデータに変換する。ＬＡＴ９４＜ｇ＞は、ＡＤＣ９３＜ｇ＞が生成したデジタルデータを記憶する。出力回路９５＜ｇ＞は、ＬＡＴ９４＜ｇ＞が記憶しているデジタルデータをピンＰＴ２に読み出す。信号ＳＮＤＯは、回路９６＜ｇ＞が検出した容量値の情報をもつデジタル信号である。
【０２０２】
図３４にスイッチ回路９０＜ｇ＞の構成例を示す。スイッチ回路９０＜ｇ＞は、スイッチＳＷ８０−ＳＷ９１を有する。スイッチＳＷ８０−ＳＷ９１はＣＭＯＳ回路で構成される。ＳＮ−ＩＣ２９０のセンシングモードは、３入力差動センシングモードと、シングルエンドモードとから選択することができる。図３４は、３入力差動センシングモードで、かつセンシング対象のピンが偶数チャンネルのピンＰＴ１である状態を示している。
【０２０３】
積分回路９１＜ｇ＞を用いることで、ＳＮ−ＩＣ２９０のＳＮＲが向上するため、精度の高いタッチ検出が行うことができる。したがって、本実施の形態によって、高感度のタッチパネル装置１０１を提供することが可能になる。
【０２０４】
〔実施の形態２〕
本実施の形態では、実施の形態１のソースドライバＩＣを有する表示装置、およびタッチパネル装置等について説明する。
【０２０５】
＜＜表示装置＞＞
図３５Ａは、表示装置の構成例を模式的に示す分解斜視図である。図３５Ａに示す表示装置７００は、上部カバー７１１、下部カバー７１２、バッテリ７１３、プリント基板７１４、フレーム７１５、表示ユニット７２０を有する。バッテリ７１３等が設けられていない場合もある。
【０２０６】
プリント基板７１４には、プロセッサ、電源回路、メモリ、コントローラ等が設けられる。電源回路に電力を供給する電源には、外部の商用電源、バッテリ７１３を用いることができる。フレーム７１５は、表示ユニット７２０の保護機能の他、プリント基板７１４の動作により発生する電磁波を遮断するための電磁シールドの機能を有する。フレーム７１５は、放熱板の機能を有していてもよい。
【０２０７】
表示ユニット７２０は、表示パネル７２１、ＦＰＣ７２８、ＳＤ−ＩＣ（ソースドライバＩＣ）７７０を有する。表示パネル７２１は素子基板７２２、対向基板７２３を有する。素子基板７２２は、画素アレイ、ゲートドライバ回路、端子部を有する。対向基板７２３は、例えば、カラーフィルタ、ブラックマトリックスを有する。ＳＤ−ＩＣ７７０には、実施の形態１のソースドライバＩＣが適用される。画素アレイのソース線の数に応じて、１または複数のＳＤ−ＩＣ７７０が用いられる。
【０２０８】
ＦＰＣ７２８、ＳＤ−ＩＣ７７０は、素子基板７２２に設けられている端子部に電気的に接続される。ここでは、ＳＤ−ＩＣ７７０の実装方式は、ＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｌｅｘｉｂｌｅ）方式、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方式などでもよい。
【０２０９】
素子基板７２２にゲートドライバ回路が設けられていないときは、例えば、ゲートドライバＩＣが素子基板７２２に接続される。あるいは、ＳＤ−ＩＣ７７０に代えて、図３５Ｂに示すドライバＩＣ７７１を素子基板７２２に接続すればよい。ドライバＩＣ７７１は、電流検出ユニット（ＣＭＵ）７９０、ソースドライバユニット（ＳＤＵ）７９１、およびゲートドライバユニット（ＧＤＵ）７９２を有する。
【０２１０】
素子基板７２２のベース基板は、画素アレイを構成するトランジスタ等を支持することができる基板であればよい。例えば、素子基板７２２のベース基板には、画素アレイのトランジスタを作製するときに使用した支持基板（ガラス基板、石英基板など）、または、支持基板と異なる基板が用いられる。
【０２１１】
ベース基板には、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムには、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニル等からなるフィルム、または無機蒸着フィルムなどを用いることもできる。基材フィルムとしては、ポリエステル樹脂、ポリアミド樹脂、ポリイミド樹脂、アラミド樹脂、エポキシ樹脂、および紙類などがある。
【０２１２】
対向基板７２３のベース基板には、表示素子を封止する機能をもつ基板が好適である。対向基板７２３のベース基板には、素子基板７２２のベース基板と同様の基板を用いることができる。あるいは、対向基板７２３のベース基板には、光学フィルム（円偏光フィルム）を用いることができる。
【０２１３】
素子基板７２２、対向基板７２３のそれぞれのベース基板を可撓性基板とすることで、可撓性の表示パネル７２１を得ることができる。
【０２１４】
＜＜タッチパネル装置＞＞
図３６Ａ−図３７Ｃを参照してタッチパネル装置の構成例を説明する。
【０２１５】
図３６Ａは、アウトセル型のタッチパネルユニットを有するタッチパネル装置の構成例を模式的に示す分解斜視図である。図３６Ａに示すタッチパネル装置７０１は、表示装置７００に、タッチセンサユニット７３０を組み込んだ装置である。
【０２１６】
タッチセンサユニット７３０は、タッチセンサパネル７３１、ＦＰＣ７３９、ドライブ線ドライバＩＣ（以下、「ＤＲＤ−ＩＣ」と呼ぶ。）７８０、ＳＮ−ＩＣ７８１を有する。ＤＲＤ−ＩＣ７８０はドライブ線ドライバ回路の機能をもつＩＣである。
【０２１７】
タッチセンサパネル７３１は基板７３２を有する。基板７３２には、センサアレイ７３４、端子部等が設けられている。ＦＰＣ７３９、ＤＲＤ−ＩＣ７８０、ＳＮ−ＩＣ７８１、は、それぞれ、基板７３２に設けられた端子部に電気的に接続している。
【０２１８】
ＤＲＤ−ＩＣ７８０およびＳＮ−ＩＣ７８１の代わりに、ドライバＩＣ７８２（図３６Ｂ）、またはドライバＩＣ７８３（図３６Ｃ）を用いてもよい。
【０２１９】
ドライバＩＣ７８２は、ＴＳ−ＤＲＵ７９５、ＴＳ−ＳＮＵ７９６を有する。ドライバＩＣ７８３は、ＴＳ−ＤＲＵ７９５、ＴＳ−ＳＮＵ７９６、ＴＳ−ＣＴＲ７９７を有する。ＴＳ−ＤＲＵ７９５は、ドライブ線ドライバ回路として機能する回路ユニットである。ＴＳ−ＳＮＵ７９６は、センス回路として機能する回路ユニットである。ＴＳ−ＣＴＲ７９７は、タッチセンサコントローラとして機能する回路ユニットである。
【０２２０】
図３６Ａの例では、表示パネル７２１はトップエミッション型表示パネルである。表示パネル７２１が、ボトムエミッション型表示ユニットである場合、素子基板７２２が上部カバー７１１側に位置するように、表示ユニット７２０が配置される。
【０２２１】
図３７Ａは、タッチパネル装置の構成例を模式的に示す分解斜視図である。図３７Ａに示すタッチパネル装置７０２は、表示ユニット７２０およびタッチセンサユニット７３０に代えてタッチパネルユニット７４０を有する。タッチパネルユニット７４０は、表示ユニット７２０とタッチセンサユニット７３０とを複合したユニットである。
【０２２２】
タッチパネルユニット７４０は、オンセル型タッチパネルユニットであり、表示パネル７４１、ＦＰＣ７２８、７３９、ＳＤ−ＩＣ７７０、ドライバＩＣ７８２を有する。
【０２２３】
表示パネル７４１はトップエミッション型表示パネルである。表示パネル７４１は、素子基板７４２、対向基板７４３を有する。素子基板７４２の構成は、素子基板７２２と同様である。ＳＤ−ＩＣ７７０および画素アレイはＦＰＣ７２８に電気的に接続されている。対向基板７４３は、センサアレイ７４４、センサアレイ７４４に接続する端子部を有する。これらは対向基板７４３の外側の面に設けられている。端子部にＦＰＣ７３９が接続され、ＦＰＣ７３９にドライバＩＣ７８２が電気的に接続されている。ドライバＩＣ７８２に代えて、ドライバＩＣ７８３を設けてもよいし、ＤＲＤ−ＩＣ７８０およびＳＮ−ＩＣ７８１を設けてもよい。
【０２２４】
図３７Ｂ、図３７Ｃにタッチパネルユニットの他の構成例を示す。図３７Ｂに示すタッチパネルユニット７４５は、オンセル型表示パネルユニットである。タッチパネルユニット７４５は、表示パネル７４６、ＦＰＣ７２８、７３９、ＳＤ−ＩＣ７７０、ドライバＩＣ７８２を有する。表示パネル７４６は、ボトムエミッション型表示パネルであり、素子基板７４７、対向基板７４８を有する。対向基板７４８の外側の面には、センサアレイ７４４、およびセンサアレイ７４４と電気的に接続する端子部が設けられている。この端子部にＦＰＣ７３９が電気的に接続される。
【０２２５】
図３７Ｃ示すタッチパネルユニット７５０は、インセル型表示パネルユニットである。タッチパネルユニット７５０は、表示パネル７５１、ＦＰＣ７２８、７３９、ＳＤ−ＩＣ７７０、ドライバＩＣ７８２を有する。表示パネル７５１は、トップエミッション型表示パネルであり、素子基板７５２、対向基板７５３を有する。素子基板７５２は、素子基板７２２と同様の構成である。対向基板７５３の内側の面（素子基板７５２と対向する面）には、センサアレイ７４４、センサアレイと電気的に接続する端子部が設けられている。この端子部にＦＰＣ７３９が電気的に接続され、ＦＰＣ７３９にドライバＩＣ７８２が電気的に接続されている。
【０２２６】
〔実施の形態３〕
本実施の形態では、電子機器等について説明する。
【０２２７】
例えば、表示部を備えた電子機器には、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。可撓性の電子機器は、家屋やビルなどの建築物の内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。電子機器の表示部には、上掲の表示ユニット、およびタッチパネルユニットを適用することができる。上掲表示ユニットを表示部に設けることで、表示品質の高い電子機器を提供することができる。上掲タッチパネルユニットを表示部に設けることで、表示品質が高く、かつ高精度のタッチ動作検出ができる電子機器を提供することができる。図３８Ａ―図４０に、このような電子機器の構成例を示す。
【０２２８】
図３８Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。
【０２２９】
指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え操作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ操作や、表示部２０１２の画面切り替え操作などの各種の操作を行うこともできる。
【０２３０】
図３８Ｂに腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
【０２３１】
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
【０２３２】
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
【０２３３】
図３８Ｃに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０２３４】
図３８Ｄに示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０２３５】
図３８Ｅに示す表示装置２０９０は、筐体２０９１、表示部２０９２、支持台２０９３等を有する。表示部２０９２に上掲タッチパネルユニットを設けることで、表示装置２０９０を、コンピュータ、遊技機等のモニタおよび入力装置として用いることができる。
【０２３６】
図３８Ｆに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キー２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０２３７】
図３９Ａに示す情報端末２１３０は、筐体２１３１、表示部２１３２を有する。情報端末２１３０はバッテリで駆動する携帯型情報端末であり、スマートフォン、タブレット型情報端末等として用いることができる。情報端末２１３０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。表示部２１３２が湾曲しているため、情報端末２１３０は３面以上に情報を表示することが可能である。ここでは、情報２１４１−２１４３が表示部２１３２の異なる面に表示されている。例えば、使用者は、衣服の胸ポケットに情報端末２１３０を収納した状態で、表示部２１３２の上端部の表示（ここでは情報２１４２）を確認することができる。そのため使用者は、情報端末２１３０を胸ポケットから取り出さなくても、情報２１４２を確認して、電話を受けるか否かを判断できる。
【０２３８】
情報２１４１−２１４３には、例えば、ＳＮＳ（ソーシャル・ネットワーキング・サービス）の通知、電子メールや電話などの着信を知らせる表示、電子メールの情報（題名送信者名など）、日付、時刻、バッテリの残量、アンテナ受信の強度などがある。
【０２３９】
図３９Ｂに、折りたたみ可能な情報端末の構成例を示す。図３９Ｂに示す情報端末２１５０は、筐体２１５１、表示部２１５２、ヒンジ２１５３を有する。情報端末２１５０も携帯型情報端末であり、情報端末２１３０と同様の機能を有する。図３９Ｂは、展開された状態の情報端末２１５０を示している。図３９Ｄは、折りたたんだ状態の情報端末２１５０を示す。図３９Ｃの情報端末２１５０の状態は、展開中の状態、あるいは折り畳み中の状態である。折りたたむことで情報端末２１５０の携帯性が向上し、展開することで、広い表示画面を得られるため、情報端末２１５０の利便性が向上する。
【０２４０】
表示部２１５２はヒンジ２１５３によって連結された３つの筐体２１５１に支持されている。ヒンジ２１５３を介して２つの筐体２１５１間を屈曲させることで、情報端末２１５０を展開した状態から折りたたんだ状態に可逆的に変形できる。表示部２１５２は、例えば、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
【０２４１】
表示部２１５２が折り畳まれた状態（図３９Ｄ）であることを検知するセンサを備える構成としてもよい。また、センサで、同様に、表示部２１５２が展開された状態（図３９Ｂ）を検知してもよい。表示部２１５２が折りたたまれていることを検知すると、折りたたまれた部分（又は折りたたまれて使用者に視認されない部分）の表示を停止してもよい。または、タッチセンサによる検知を停止してもよい。この場合、表示部２１５２が展開された状態であることが検知されると、表示およびタッチ検知を再開させる制御を行ってもよい。
【０２４２】
図４０に示す電子黒板２１７０は、筐体２１７１、表示部２１７２、支持部２１７３を有する。使用者は電子ペン２１７５によって、文字、図などを電子黒板２１７０に描くことが可能である。また、電子黒板２１７０に無線通信装置などの通信装置を設けてもよい。これにより、電子黒板２１７０に表示している情報を、他の電子機器（例えば、ＰＣ、タブレット型端末等）に送信することができる。
【０２４３】
〔実施の形態４〕
本実施の形態では、図４１―図４２Ｂを参照して、表示パネルの構成例について説明する。
【０２４４】
図４１に示す表示パネル４２０１において、基板４００１は素子基板のベース基板であり、基板４００６は対向基板のベース基板である。
【０２４５】
基板４００１には、画素アレイ４１２０、ゲートドライバ回路４１２５、端子部４１２６が設けられている。図４１には、画素アレイ４１２０に含まれるトランジスタ４０１０、容量素子４０２０およびＥＬ素子４５１３、並びにゲートドライバ回路４１２５に含まれるトランジスタ４０１１を例示している。基板４００１には絶縁層４１０２、４１０３、４１１０、４１１１、４１１２が設けられている。
【０２４６】
トランジスタ４０１０、４０１１は絶縁層４１０２上に設けられている。トランジスタ４０１０、４０１１は、それぞれ、導電層４１５０、４１５１、半導体層４１５２、導電層４１５６、４１５７を有する。導電層４１５７はゲート電極としての機能を有し、導電層４１５０、４１５１はソース電極およびドレイン電極としての機能を有し、導電層４１５６はバックゲート電極としての機能を有する。
【０２４７】
容量素子４０２０は、導電層４１５１と導電層４０２１が絶縁層４１０３を介して重なる領域を有する。
【０２４８】
端子部４１２６には、導電層４０１４、４０１５が設けられている。導電層４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。導電層４０１５は、導電層４０１４に電気的に接続されている。導電層４０１４は端子としての機能を有し、導電層４０１５は引き回し配線としての機能を有する。
【０２４９】
半導体層４１５２はチャネル形成領域を有する。半導体層４１５２の半導体材料には、結晶シリコン、多結晶シリコン、非晶質シリコン、酸化物半導体、有機半導体等がある。また、必要に応じて、半導体層４１５２の導電率を高めるため、または、トランジスタの閾値電圧を制御するために、半導体層４１５２に不純物を導入してもよい。
【０２５０】
例えば、半導体層４１５２を酸化物半導体層とする場合、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む金属酸化物であることが好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ。）が代表的である。
【０２５１】
導電層４０３０は絶縁層４１１２の上に設けられている。導電層４０３０、絶縁層４１１２上に隔壁４５１０が設けられている。隔壁４５１０上に発光層４５１１、導電層４０３１の積層が設けられている。隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、導電層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２５２】
ＥＬ素子４５１３は、導電層４０３０、発光層４５１１、導電層４０３１の積層で構成される。導電層４０３０、４０３１の一方がＥＬ素子４５１３のアノードとして機能し、他方がカソードとして機能する。導電層４０３０は、画素電極としての機能をもち、トランジスタ４０１０の導電層４１５１に電気的に接続されている。発光層４５１１は、単層でもよいし、複数層の積層でもよい。
【０２５３】
ＥＬ素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、導電層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。
【０２５４】
シール材４００５によって基板４００６は基板４００１に固定されている。シール材４００５によって密封されている基板４００１と基板４００６との間の空間は、充填材４５１４で満たされている。充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。シール材４００５に乾燥剤が含まれていてもよい。
【０２５５】
カラーフィルタ層、ブラックマトリクス層、偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）などは、適宜設ければよい。これらは、表示パネル４２０１がトップエミッション型表示パネルであれば基板４００６に設ければよく、ボトムエミッション型表示パネルであれば基板４００１に設ければよい。
【０２５６】
図４２Ａ、図４２Ｂに表示パネルの他の構成例を示す。図４２Ａに示す表示パネル４２０２、図４２Ｂに示す表示パネル４２０３は、それぞれ、トランジスタの構造が表示パネル４２０１と異なる。表示パネル４２０２のトランジスタ４０１０、４０１１はトップゲート型トランジスタである。表示パネル４２０３のトランジスタ４０１０、４０１１は、バックゲート電極を有するトップゲート型トランジスタである。
【実施例１】
【０２５７】
実施の形態１のＳＤ−ＩＣ２００を搭載した表示ユニットを作製し、ＳＤ−ＩＣ２００内のＣＭユニット２１１の動作を検証した。
【０２５８】
＜＜表示ユニットの構成＞＞
作製した表示ユニットを「表示ユニット４００」と呼ぶ。表１に表示ユニット４００の仕様を示す。
【０２５９】
【表１】
2017120420.tif 000003
【０２６０】
図４３Ａは表示ユニット４００の構成を示すブロック図である。表示ユニットは、画素アレイ４０１、ゲートドライバ回路（ＧＤ）４０４Ｌ、４０４Ｒ、スイッチ回路４０５Ｕ、４０５Ｄ、１２のＳＤ−ＩＣ２００を有する。ここでは、１２のＳＤ−ＩＣ２００を区別する場合は、ＩＣ＿１Ｕ−ＩＣ＿６Ｕ、ＩＣ＿１Ｄ−ＩＣ＿６Ｄと呼ぶ。
【０２６１】
＜サブ画素、画素、画素アレイ＞
画素アレイ４０１はサブ画素１９、配線ＧＬ、ＳＬ、ＭＬ、ＡＮＬを有する。図４３Ｂはサブ画素１９の回路図である。サブ画素１９は、配線ＧＬ、ＳＬ、ＭＬ、ＡＮＬに電気的に接続されている。サブ画素１９は、サブ画素１５と同様に、３個のトランジスタＭＳ９，ＭＤ９、ＭＭ９、容量素子ＣＳ９，ＥＬ素子ＤＥ９を有する。トランジスタＭＳ９、ＭＤ９、ＭＭ９は、バックゲートを有するＯＳトランジスタである。配線ＧＬには、トランジスタＭＳ９、ＭＭ９のバックゲートが電気的に接続されている。配線ＭＬには、トランジスタＭＳ９、ＭＭ９のゲートが電気的に接続されている。
【０２６２】
図４３Ｃに画素アレイ４０１の構成を示す。画素アレイ４０１のサブ画素１９の配列は、画素アレイ２８１（図２９）と同様である。３個（ＲＧＢ）のサブ画素１９Ｒ、１９Ｇ、１９Ｂは画素２９を構成し、隣接する２列のサブ画素１９は１本の配線ＭＬを共有する。配線ＧＬ、ＳＬ、ＭＬの本数は、４３２０、２３０４０、１１５２０である。
【０２６３】
本実施例では、配線ＧＬ、ＳＬ、ＭＬを個々に区別する場合は、次のような表記をする。「配線ＧＬ０００１」は、第１番目の配線ＧＬを表す。「配線ＳＬ００００２Ｇ」は、緑色の階調信号を入力するための第２番目の配線ＳＬを表す。他の要素の符号も類似の表記が使用される。
【０２６４】
＜スイッチ回路４０５Ｕ、４０５Ｄ＞
図４４Ａ、図４４Ｂを参照してスイッチ回路４０５Ｕ、４０５Ｄについて説明する。スイッチ回路４０５Ｕ、４０５Ｄは、スイッチ回路２８５（図２９）と同様の機能を持つ。スイッチ回路４０５Ｕ、４０５Ｄは、画素アレイ４０１とＳＤ−ＩＣ２００のＣＭユニット２１１とのインターフェースである。
【０２６５】
スイッチ回路４０５Ｕには、電圧Ｖ０、信号ＭＰＯＮ＿Ｕ、ＭＳＥＬ＿Ｕ［１］−ＭＳＥＬ＿Ｕ［３］が入力される。スイッチ回路４０５Ｄには、電圧Ｖ０、信号ＭＰＯＮ＿Ｄ、ＭＳＥＬ＿Ｄ［１］−ＭＳＥＬ＿Ｄ［３］が入力される。スイッチ回路４０５Ｕ、４０５Ｄによって、配線ＭＬの両端から電圧Ｖ０を入力することができる。
【０２６６】
スイッチ回路４０５Ｕは１９２０個の端子ＭＯＵＴ＜２ｋ−１＞（ｋは１乃至１９２０の整数）を有し、スイッチ回路４０５Ｄは１９２０個の端子ＭＯＵＴ＜２ｋ＞を有する。スイッチ回路４０５Ｕ、４０５Ｄは、それぞれ、１９２０個の回路４２４、４２５を有する。図４４Ｂは、回路４２４＜２ｋ＞、４２５＜２ｋ＞の回路図である。回路４２４＜２ｋ＞、４２５＜２ｋ＞を構成するトランジスタはＯＳトランジスタである。スイッチ回路４０５Ｕ、４０５Ｄによって、配線ＭＬの両端から電圧Ｖ０を入力することが可能である。
【０２６７】
＜ＳＤ−ＩＣ２００＞
表２に、ＳＤ−ＩＣ２００の仕様を示す。
【０２６８】
【表２】
2017120420.tif 000004
【０２６９】
上掲したように、ＳＤユニット２１０のピンＰＭ２は階調信号の出力ピンであり、ピンＰＭ１は、端子ＭＯＵＴとの接続ピンである。ＣＭユニット２１１には、１８０個の回路４５（図２１参照）が設けられており、回路４５が具備するＡＤＣ４３は１２ビットＡＤＣである。
【０２７０】
なお、配線ＳＬと電気的に接続されないピンＰＭ２は電気的に浮遊状態とされ、端子ＭＯＵＴに電気的に接続されないピンＰＭ１は電気的に浮遊状態とされる。
【０２７１】
図４５を参照して、画素アレイ４０１、ゲートドライバ回路４０４Ｌ、４０４Ｒ、およびＳＤ−ＩＣ２００の接続構造について説明する。
【０２７２】
配線ＧＬ０００１−ＧＬ４３２０は、ゲートドライバ回路４０４Ｌとゲートドライバ回路４０４Ｒ双方に電気的に接続されている。ゲートドライバ回路４０４Ｌ、４０４Ｒは同じ回路構成であり、ＯＳトランジスタで構成される。ゲートドライバ回路４０４Ｌとゲートドライバ回路４０４Ｒにより、配線ＧＬの両端から同じタイミングで選択信号が入力される。
【０２７３】
配線ＳＬ、ＭＬは、２画素（６サブ画素）分の列ごとに、接続されるＳＤ−ＩＣ２００が変わる。図４５には、代表的に、画素アレイ４０１、ＩＣ＿３Ｕ、およびＩＣ＿３Ｄの接続構造が示される。
【０２７４】
配線ＭＬ０３８４１−ＭＬ０５７６０が接続されるＳＤ−ＩＣ２００は、３本毎に、ＩＣ＿３ＵとＩＣ＿３Ｄとで交互に変化する。配線ＳＬ２５６１Ｒ―ＳＬ３８４０Ｒが接続されるＳＤ−ＩＣ２００は、２本毎に、ＩＣ＿３ＵとＩＣ＿３Ｄとで交互に変化する。配線ＳＬ２５６１Ｇ―ＳＬ３８４０Ｇ、および配線ＳＬ２５６１Ｂ−３８４０Ｂについても同様である。
【０２７５】
＜＜電流検出方法＞＞
ＩＣ＿３ＤのＣＭユニット２１１を、シングルエンドモード、差動センシングモード、３入力差動センシングモードで動作させた（図２２の真理値表を参照）。各センシングモードにおいて、画素アレイ４０１に同じ条件で階調信号を入力しているかつ、同じ配線ＭＬをセンシング対象にしている。
【０２７６】
図４３Ａの領域４１０はセンシング対象である。領域４１０には、配線ＧＬ０２５６−ＧＬ１６９２、並びにＩＣ＿３ＵまたはＩＣ＿３Ｄに電気的に接続される配線ＳＬ、ＭＬが含まれる。
【０２７７】
ＲＧＢのサブ画素１９のうち、サブ画素１９Ｒをセンシング対象とした。センシング対象となる配線ＭＬに電気的に接続されるサブ画素１９Ｒには、５Ｖの階調信号を入力し、その他のサブ画素１９Ｒ、１９Ｇ、１９Ｂには、黒表示の階調信号を入力した。
【０２７８】
配線ＡＮＬの電圧は１１Ｖ、電圧ＶＣＴは６．５Ｖ、電圧Ｖ０は０．５Ｖである。非選択状態の配線ＧＬには−４Ｖが入力され、選択状態の配線ＧＬには１５Ｖが入力される。なお、電流検出動作時には、領域４１０内の配線ＧＬを４本ごとに選択状態にした。
【０２７９】
＜＜検出結果＞＞
図４６Ａ―図４６Ｃに、ＩＣ＿３ＤのＣＭユニット２１１が取得した電流値（以下、「ＡＤＣ値」と呼ぶ。）の解析結果を示す。図４６Ａ―図４６Ｃは、サブ画素１９Ｒの位置とＡＤＣ値との関係をグレースケール画像で表示した図である。
【０２８０】
図４６Ａのシングルエンドモードのグレースケール画像には、配線ＧＬ方向にノイズが表れている。これに対して、図４６Ｂの差動センシングモード、および図４６Ｃの３入力差動センシングモードのグレースケール画像にはこのようなノイズは現れていない。これは、ＣＭユニット２１１の積分回路４１を差動動作させることで、配線ＭＬのコモンノイズが効果的に除去されたことを表している。
【０２８１】
ＡＤＣ値のノイズ成分を確認するため、各センシングモードでのＡＤＣ値をフーリエ変換した。図４６Ｄに、その結果を示す。図４６Ｄのグラフの横軸は空間周波数であり、３６０本の配線ＧＬ当りのＡＤＣ値が変化する回数を表す。
縦軸は信号強度である。解析対象のＡＤＣ値は、点線Ｘ（図４６Ａ参照）上の値であり、端子ＭＯＵＴ＜１５８２＞を流れる電流値に相当する。ここでは、配線ＳＬ３１６３Ｒ、ＳＬ３１６４Ｒに電気的に接続されているサブ画素１９Ｒの電流値である。
【０２８２】
ＡＤＣ値のノイズ成分を強調するため、オフセット成分が除去されたＡＤＣ値に対してフーリエ変換を行っている。オフセット成分は、点線Ｘ上の３６０個のＡＤＣ値の平均値である。
【０２８３】
図４６Ｄにおいて、シングルエンドセンシングモードのデータは、空間周波数が３０―５０［ｃｙｃｌｅ／３６０ＧＬｓ］に、大きなノイズ成分がある。差動センシングモード、および３入力差動センシングモードのデータはこのような大きなノイズ成分をもたない。図４６Ｄは、差動センシングモード、および３入力差動センシングモードでは、配線ＭＬの信号からノイズ成分が効果的に除去されていることを示している。
【０２８４】
なお、図４６Ｂ−図４６Ｄにおいて、差動センシングモードのデータと３入力差動センシングモードのデータとに顕著な違いがないのは、ＣＭユニット２１１の動作を確認するために、画素アレイ４０１にノイズが発生しないように配慮された環境で測定を行ったためである。
【０２８５】
本実施例において、差動センシングモード、および３入力差動センシングモードでＣＭユニットを動作させることで、高ＳＮＲのセンシングが可能であることが確認された。
【符号の説明】
【０２８６】
９：ノイズ源、
１１、１２、１３、１４、１５、１５Ｒ、１５Ｇ、１５Ｂ、１６、１６Ｒ、１６Ｇ、１６Ｂ、１９、１９Ｒ、１９Ｇ、１９Ｂ：サブ画素、  ２３、２５、２６、２７、２８、２９：画素、
３３、３４：ラッチ回路、  ３５：レベルシフタ、  ３６：ＤＡＣ（デジタル−アナログ変換回路）、  ３７：増幅回路、  ４０：スイッチ回路、  ４１：積分回路、  ４２：Ｓ／Ｈ（サンプルホールド）回路、  ４３：ＡＤＣ（アナログ−デジタル変換回路）、  ４４：出力回路、  ４５：回路、  ６１：増幅回路、  ６３：コンパレータ、  ６４：インバータ回路、  ６５：セレクタ、  ６７、６８：フリップフロップ、  ７１、７２、７３：ＴＲＩ（トライステート）バッファ回路、  ９０：スイッチ回路、  ９１：積分回路、  ９２：Ｓ／Ｈ回路、  ９３：ＡＤＣ、  ９４：ＬＡＴ、  ９５：出力回路、  ９６：回路、
１００：表示装置、  １０１：タッチパネル装置、  １１０：表示ユニット、  １１１：シフトレジスタ、  １１２：ラッチ回路、  １２０、１２３、１２４、１２５、１２６、１２７：画素アレイ、  １２１、１２１Ｂ、１２１Ｇ、１２１Ｒ：サブ画素、  １３０：周辺回路、  １３４：ゲートドライバ回路、  １３５：ソースドライバ回路、  １３６：電流検出回路、  １３７、１３８、１４１、１４３、１４５、１４７、１５８：スイッチ回路、  １４２、１４４、１４６、１４８、１５５：回路、  １５０Ｂ：差動積分回路、  １５０、１５０Ｄ：積分回路、  １５１、１５１Ａ、１５１Ｂ：増幅回路、  １５２：容量素子、  １５３：スイッチ、  １５４：信号処理回路、  １６１Ａ、１６１Ｂ：差動増幅回路、  １６２Ａ、１６２Ｂ：電流源、  １６３Ａ、１６３Ｂ：負荷回路、  １６５Ａ、１６５Ｂ：出力バッファ回路、  １６８Ａ、１６８Ｂ：増幅回路、  １７０：コントローラユニット、  １７１：表示コントローラ、  １７２：メモリ、  １７３：タイミングコントローラ、  １７４：画像処理回路、  １７５：ＴＳ（タッチセンサ）コントローラ、  １７６：メモリ、  １７７：タイミングコントローラ、  １７８：信号処理回路、  １８０：プロセッサ、  １８１：実行ユニット、  １８２：メモリ、  １９０：タッチセンサユニット、  １９１：センサアレイ、  １９４：センス回路、  １９５：ＤＲＬ（ドライブ線）ドライバ回路、
２１０：ＳＤユニット（ソースドライバユニット）、  ２１１：ＣＭユニット（電流検出ユニット）、  ２２０：ロジック回路、  ２２１：レシーバ、  ２２２：シフトレジスタ、  ２２３、２２４：ラッチユニット、  ２２５：レベルシフタユニット、  ２２６：Ｄ／Ａ（デジタル−アナログ）変換ユニット、  ２２７：増幅ユニット、  ２４０：入力ユニット、  ２４１：積分ユニット、  ２４２：Ｓ／Ｈユニット、  ２４３：Ａ／Ｄ（アナログ−デジタル）変換ユニット、  ２４４：出力ユニット、  ２６０：ロジック回路、  ２６１：ＬＳ（レベルシフタ）ユニット、  ２６５：カウンタ、  ２６６：ＤＡＣ、  ２６７：シフトレジスタ、  ２８０：表示ユニット、  ２８１：画素アレイ、  ２８４：ゲートドライバ回路、  ２８５：スイッチ回路、  ２９０：ＳＮ−ＩＣ（センスＩＣ）、
４００：表示ユニット、  ４０１：画素アレイ、  ４０４Ｌ、４０４Ｒ：ゲートドライバ回路、  ４０５Ｕ、４０５Ｄ：スイッチ回路、  ４１０：領域、  ４２４、４２５：回路、
７００：表示装置、  ７０１、７０２：タッチパネル装置、  ７１１：上部カバー、  ７１２：下部カバー、  ７１３：バッテリ、  ７１４：プリント基板、  ７１５：フレーム、  ７２０、７２１：表示パネル、  ７４１：表示パネル、  ７４６：表示パネル、  ７５１：表示パネル、  ７２２、７４２、７４７、７５２：素子基板、  ７２３、７４３、７４８、７５３：対向基板、  ７２８、７３９：ＦＰＣ、  ７３０、７４０、７４５、７５０：タッチパネルユニット、  ７３１：タッチセンサパネル、  ７３２：基板、  ７３４、７４４：センサアレイ、  ７６３、７８２、７８３、７７１：ドライバＩＣ、  ７７０、７８１：ＳＤ−ＩＣ（ソースドライバＩＣ）、  ７８０：ＤＲＤ−ＩＣ（ドライブ線ドライバＩＣ）、  ７９５：ＴＳ−ＤＲＵ、  ７９６：ＴＳ−ＳＮＵ、  ７９７：ＴＳ−ＣＴＲ、
２０１０：情報端末、  ２０１１：筐体、  ２０１２：表示部、  ２０１３：操作ボタン、  ２０１４：外部接続ポート、  ２０１５：スピーカ、  ２０１６：マイクロフォン、  ２０２０：無線信号、  ２０３０：情報端末、  ２０３１：筐体、  ２０３２：表示部、  ２０３３：リュウズ、  ２０３４：ベルト、  ２０３５：検知部、  ２０５０：ノート型ＰＣ、  ２０５１：筐体、  ２０５２：表示部、  ２０５３：キーボード、  ２０５４：ポインティングデバイス、  ２０７０：ビデオカメラ、  ２０７１：筐体、  ２０７２：表示部、  ２０７３：筐体、  ２０７４：操作キー、  ２０７５：レンズ、  ２０７６：接続部、  ２０９０：表示装置、  ２０９１：筐体、  ２０９２：表示部、  ２０９３：支持台、  ２１１０：携帯型遊技機、  ２１１１：筐体、  ２１１２：表示部、  ２１１３：スピーカ、  ２１１４：ＬＥＤランプ、  ２１１５：操作キー、  ２１１６：接続端子、  ２１１７：カメラ、  ２１１８：マイクロフォン、  ２１１９：記録媒体読込部、  ２１３０：情報端末、  ２１３１：筐体、  ２１３２：表示部、  ２１４１、２１４２、２１４３、２１５０：情報端末、  ２１５１：筐体、  ２１５２：表示部、  ２１５３：ヒンジ、  ２１７０：電子黒板、  ２１７１：筐体、  ２１７２：表示部、  ２１７３：支持部、  ２１７５：電子ペン、
４００１：基板、  ４００５：シール材、  ４００６：基板、  ４０１０、４０１１：トランジスタ、  ４０１４、４０１５、４０２１、４０３０、４０３１、４１５１、４１５６、４１５７：導電層、  ４１０２、４１０３、４１１０、４１１１、４１１２：絶縁層、  ４０１８：ＦＰＣ、  ４０１９：異方性導電層、  ４０２０：容量素子、  ４１２０：画素アレイ、  ４１２５：ゲートドライバ回路、  ４１２６：端子部、  ４１５２：半導体層、  ４２０１、４２０２、４２０３：表示パネル、  ４５１０：隔壁、  ４５１１：発光層、  ４５１３：ＥＬ素子、  ４５１４：充填材、
ＤＥ１、ＤＥ２、ＤＥ３、ＤＥ４、ＤＥ５、ＤＥ６、ＤＥ９：ＥＬ素子、
Ｃ６１、Ｃ６２、ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ５、ＣＳ６、ＣＳ９：容量素子、
ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４、ＭＤ５、ＭＤ６、ＭＤ９、ＭＭ１、ＭＭ２、ＭＭ３、ＭＭ４、ＭＭ５、ＭＭ９、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３、ＭＰＷ１、ＭＰＷ２、ＭＰＷ３、ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４、ＭＳ５、ＭＳ６、ＭＳ９、ＭＳＥ１、ＭＳＥ２、ＭＳＥ３、ＭＳＰ１、ＭＳＰ２、ＭＳＰ３：トランジスタ、
ＡＮＬ、ＧＬ、ＭＬ、ＳＬ、Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ２０、Ｌ２１、Ｌ２２、Ｌ２３、Ｌ２４、Ｌ２５、Ｌ２６、Ｌ５８：配線、
Ａｋ−１、Ａｋ、Ａｋ＋１、ＩＮＭ、ＩＮＰ１、ＩＮＰ２、ＭＩＮ、ＭＯＵＴ、ＳＳＩＮ、ＳＳＯＵＴ：端子、
ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＳ１、ＰＳ２、ＰＳ３：ピン、
ＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５、ＳＷ２６、ＳＷ２７、ＳＷ２８、ＳＷ２９、ＳＷ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４、ＳＷ３５、ＳＷ３６、ＳＷ３７、ＳＷ６１、ＳＷ６２、ＳＷ８０、ＳＷ８１、ＳＷ８２、ＳＷ８３、ＳＷ８４、ＳＷ８５、ＳＷ８６、ＳＷ８７、ＳＷ８８、ＳＷ８９、ＳＷ９０、ＳＷ９１：スイッチ
【図１】
2017120420.tif 000005
【図２】
2017120420.tif 000006
【図３】
2017120420.tif 000007
【図４】
2017120420.tif 000008
【図５】
2017120420.tif 000009
【図６】
2017120420.tif 000010
【図７】
2017120420.tif 000011
【図８】
2017120420.tif 000012
【図９】
2017120420.tif 000013
【図１０】
2017120420.tif 000014
【図１１】
2017120420.tif 000015
【図１２】
2017120420.tif 000016
【図１３】
2017120420.tif 000017
【図１４】
2017120420.tif 000018
【図１５】
2017120420.tif 000019
【図１６】
2017120420.tif 000020
【図１７】
2017120420.tif 000021
【図１８】
2017120420.tif 000022
【図１９】
2017120420.tif 000023
【図２０】
2017120420.tif 000024
【図２１】
2017120420.tif 000025
【図２２】
2017120420.tif 000026
【図２３】
2017120420.tif 000027
【図２４】
2017120420.tif 000028
【図２５】
2017120420.tif 000029
【図２６】
2017120420.tif 000030
【図２７】
2017120420.tif 000031
【図２８】
2017120420.tif 000032
【図２９】
2017120420.tif 000033
【図３０】
2017120420.tif 000034
【図３１】
2017120420.tif 000035
【図３２】
2017120420.tif 000036
【図３３】
2017120420.tif 000037
【図３４】
2017120420.tif 000038
【図３５】
2017120420.tif 000039
【図３６】
2017120420.tif 000040
【図３７】
2017120420.tif 000041
【図３８】
2017120420.tif 000042
【図３９】
2017120420.tif 000043
【図４０】
2017120420.tif 000044
【図４１】
2017120420.tif 000045
【図４２】
2017120420.tif 000046
【図４３】
2017120420.tif 000047
【図４４】
2017120420.tif 000048
【図４５】
2017120420.tif 000049
【図４６】
2017120420.tif 000050