(57)【要約】【課題】クロック信号の周波数をスペクトラム拡散変調により変化させる周期を同期信号の周期に同期させる。【解決手段】位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成して位相周波数比較器１に送る。位相コントローラ５は、予め決められた第１の移相量ｐｌｌ＿ｆｌａｃを生成し、所定の範囲内で周期的に変化する第２の移相量ｐｉ＿ｓｓｄを生成し、第１の移相量ｐｌｌ＿ｆｌａｃ及び第２の移相量ｐｉ＿ｓｓｄの和だけ移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、同期信号ｓｙｎｃの予め決められた個数の周期ごとに、第２の移相量ｐｉ＿ｓｓｄをリセットする。【選択図】図１４
2017135442.tif 000002
【特許請求の範囲】
【請求項１】
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
前記第１の移相量及び前記第２の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記同期信号の予め決められた個数の周期ごとに、前記第２の移相量をリセットすることを特徴とするスペクトラム拡散クロック発生回路。
【請求項２】
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
Ｍ及びＮがそれぞれ１以上の整数であるとき、前記同期信号の周期のＭ倍と、前記出力クロック信号の周波数がスペクトラム拡散変調により変化する周期のＮ倍との位相差を検出し、
前記位相差を減少させるための第３の移相量を生成し、
前記第１の移相量、前記第２の移相量、及び前記第３の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記位相制御手段は、前記第２の移相量の周期のＮ倍の期間にわたる前記第３の移相量の合計が前記位相差に等しくなるように、かつ、前記第３の移相量が前記第２の移相量の周期のＮ倍の期間にわたって均等に分布するように、前記第３の移相量を生成することを特徴とするスペクトラム拡散クロック発生回路。
【請求項３】
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
Ｍ及びＮがそれぞれ１以上の整数であるとき、前記同期信号の周期のＭ倍と、前記出力クロック信号の周波数がスペクトラム拡散変調により変化する周期のＮ倍との位相差を検出し、
前記位相差を減少させるための第３の移相量を生成し、
前記第１の移相量、前記第２の移相量、及び前記第３の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記位相制御手段は、前記第２の移相量の周期のＮ倍の期間にわたる前記第３の移相量の合計が前記位相差に等しくなるように、かつ、前記第３の移相量が前記第２の移相量の周期のＮ倍の期間のうちで前記第２の移相量の最大値、最小値、及び中央値のいずれでもない部分に分布するように、前記第３の移相量を生成することを特徴とするスペクトラム拡散クロック発生回路。
【請求項４】
前記位相制御手段は比例積分制御型のループフィルタを備え、
前記位相制御手段は、前記ループフィルタによって処理された前記位相差に基づいて前記第３の移相量を生成することを特徴とする請求項２又は３記載のスペクトラム拡散クロック発生回路。
【請求項５】
前記位相制御手段は、前記同期信号の予め決められた個数の周期ごとに、前記第２の移相量をリセットすることを特徴とする請求項２〜４のうちの１つに記載のスペクトラム拡散クロック発生回路。
【請求項６】
前記位相制御手段は、
前記第２の移相量の周期にわたって増分し、前記第２の移相量の周期ごとにリセットするカウント値を生成するカウント値生成回路と、
前記第２の移相量の周期にわたって、前記カウント値に応じて正の最大値と負の最小値との間の値を有する三角波として変化するように前記第２の移相量を生成する三角波生成回路とを備え、
前記カウント値をリセットしたとき、前記第２の移相量はゼロになり、
前記カウント値生成回路はさらに、前記同期信号の予め決められた個数の周期ごとに前記カウント値をリセットすることを特徴とする請求項１又は５記載のスペクトラム拡散クロック発生回路。
【請求項７】
請求項１〜６のうちの１つに記載のスペクトラム拡散クロック発生回路と、
前記入力クロック信号を発生する基準クロック発生回路と、
前記同期信号を発生する同期信号発生回路と、
前記同期信号と、前記スペクトラム拡散クロック発生回路から出力される出力クロック信号とに基づいて動作する制御手段とを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトラム拡散クロック発生（Spread Spectrum Clock Generator：ＳＳＣＧ）回路と、それを備えた画像形成装置とに関する。
【背景技術】
【０００２】
クロック発生回路の技術分野において、特定の周波数にピークを有するＥＭＩ（放射電磁雑音）の発生を防止するために、「スペクトラム拡散クロック発生（ＳＳＣＧ）回路」が既に知られている。ＳＳＣＧ回路は、クロック信号の周波数をわずかに変調（スペクトラム拡散変調（ＳＳ変調））することにより、変調前には特定の周波数にピークをもっていたＥＭＩのエネルギーを分散させて、ＥＭＩのピーク値を低減させる。ＳＳＣＧ回路の例として、特許文献１及び２の発明がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＳＳＣＧ回路が電子機器において使用される場合、電子機器は、ＳＳＣＧ回路によって発生されたクロック信号に基づいて動作するとともに、何からの同期信号に基づいて動作することがある。例えば、ＳＳＣＧ回路がプリンタ又はコピー機などの画像形成装置において使用される場合、画像形成装置は、主走査方向の各ラインの印字動作又は読み取り動作を同期させる主走査同期信号などに基づいて動作する。このような電子機器では、クロック信号のＳＳ変調周期（クロック信号の周波数がＳＳ変調により変化する周期）が同期信号と同期していない場合、ＳＳ変調周期及び同期信号の周期よりも長周期のノイズが発生するという問題がある。
【０００４】
この対策として、特許文献１は、主走査同期信号に同期して周波数拡散器（ＳＳＣＧ回路）をリセットするリセット信号を出力することにより、主走査同期信号に対する周波数拡散率の変化の同期をとることを開示している。しかしながら、ＳＳＣＧ回路を同期信号毎にリセットする方法では、リセット直後は周波数が大きく変動してクロック信号が不安定になる問題がある。
【０００５】
本発明の目的は、クロック信号の安定性を損なうことなく、ＳＳ変調周期を同期信号の周期に同期させることができるスペクトラム拡散クロック発生回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るスペクトラム拡散クロック発生回路によれば、
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
前記第１の移相量及び前記第２の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記同期信号の予め決められた個数の周期ごとに、前記第２の移相量をリセットすることを特徴とする。
【発明の効果】
【０００７】
本発明の一態様に係るスペクトラム拡散クロック発生回路によれば、クロック信号の安定性を損なうことなく、ＳＳ変調周期を同期信号の周期に同期させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るスペクトラム拡散クロック発生回路１００の構成を示すブロック図である。
【図２】図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。
【図３】図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。
【図４】図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。
【図５】図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図６】図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。
【図７】図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図８】本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。
【図９】図８の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図１０】本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。
【図１１】図１０の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図１２】図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。
【図１３】図１の位相選択回路６が図１２に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。
【図１４】図１の位相コントローラ５の構成を示すブロック図である。
【図１５】ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期していない状態の波形を示す図である。
【図１６】図１のスペクトラム拡散クロック発生回路１００により発生される出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調の波形であって、ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期している状態の波形を示す図である。
【図１７】本発明の第２の実施形態に係るスペクトラム拡散クロック発生回路の位相コントローラ５Ａの構成を示すブロック図である。
【図１８】図１７の補正回路２６の構成を示すブロック図である。
【図１９】図１８のループフィルタ３２の構成を示すブロック図である。
【図２０】図１７の位相コントローラ５Ａを備えたスペクトラム拡散クロック発生回路により発生される出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調の波形であって、ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期している状態の波形を示す図である。
【図２１】図１７の位相コントローラ５Ａの制御下で動作する位相選択回路６の第１の動作を説明するための図である。
【図２２】図１７の位相コントローラ５Ａの制御下で動作する位相選択回路６の第２の動作を説明するための図である。
【図２３】図１７の位相コントローラ５Ａの制御下で動作する位相選択回路６の第３の動作を説明するための図である。
【図２４】本発明の第３の実施形態に係るプリンタの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態に係るスペクトラム拡散クロック発生回路について説明する。
【００１０】
第１の実施形態．
まず、図１〜図１３を参照して、本発明の第１の実施形態に係るスペクトラム拡散クロック発生回路によるクロック信号のスペクトラム拡散変調について説明する。
【００１１】
図１は、本発明の第１の実施形態に係るスペクトラム拡散クロック発生（ＳＳＣＧ）回路１００の構成を示すブロック図である。ＳＳＣＧ回路１００は、位相周波数比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４、位相コントローラ５、位相選択回路６、分周器７、入力分周器１１、及び出力分周器１２を備えている。ＳＳＣＧ回路１００はフラクショナルＰＬＬ回路として構成されている。
【００１２】
ＳＳＣＧ回路１００の外部の基準クロック発生器によって発生された基準クロック信号ｒｅｆ＿ｃｋは入力分周器１１によって分周され、分周後の入力クロック信号ｃｏｍｐ＿ｃｋは位相周波数比較器１に入力される。
【００１３】
位相周波数比較器１は、入力クロック信号ｃｏｍｐ＿ｃｋと、後述する帰還信号ｆｂ＿ｃｋとの間の位相差を検出してチャージポンプ２に出力する。
【００１４】
チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）４に出力する。
【００１５】
電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。
【００１６】
出力分周器１２は、出力クロック信号ｖｃｏ＿ｃｋを他の回路による使用のために分周し、画素クロック信号ｐｉｘ＿ｃｋとして出力する。電圧制御発振器４から位相周波数比較器１への帰還回路には、位相コントローラ５の制御下で動作する位相選択回路６と、固定された整数の分周比を有する分周器７とが設けられる。
【００１７】
位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの立ち上がりエッジの位相を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。詳しくは、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。位相コントローラ５は、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を示す位相選択信号ｐｈ＿ｓｅｌを位相選択回路６に送ることで、位相選択回路６を制御する。詳しくは、位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から所定の移相量Δｐｈで変化させた長さにするように、位相選択回路６を制御する。ここで、移相量Δｐｈは、位相選択回路６で位相を等分する角度幅（最小移相量）の整数倍である。
【００１８】
位相コントローラ５には、ＳＳＣＧ回路１００の外部から、ＳＳＣＧ回路１００の外部装置（例えば、ＳＳＣＧ回路１００を備えた電子機器）のための予め決められた周期を有する同期信号ｓｙｎｃが入力される。
【００１９】
分周器７は移相クロック信号ｐｉ＿ｏｕｔを分周して、帰還信号ｆｂ＿ｃｋとして位相周波数比較器１に入力する。
【００２０】
本実施形態のＳＳＣＧ回路１００に含まれるフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。さらに、このフラクショナルＰＬＬ回路は、位相選択回路６により出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成することで、分周器７の分周比の変化のみを動作原理とせず、有理数の分周比を実現できる。移相量Δｐｈが正である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも高くなり、移相量Δｐｈが負である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも低くなる。さらに、本実施形態のＳＳＣＧ回路１００は、位相選択回路６により移相クロック信号ｐｉ＿ｏｕｔの周期を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数をＳＳ変調することができる。
【００２１】
位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成する際に、さらに、出力クロック信号ｖｃｏ＿ｃｋの分周を行うことができる。本明細書では、位相選択回路６の分周比の設定値をｄｉｖ＿ｐｕｃｋ＝０，１，２，…で表し、ｄｉｖ＿ｐｕｃｋ＝ｎのとき、分周比はｎ＋１であるとする。また、出力分周器１２が２以上の分周比を有する場合には、位相選択回路６はこの分周比を考慮して出力クロック信号ｖｃｏ＿ｃｋをさらに分周する。本明細書では、出力分周器１２の分周比の設定値をｄｉｖ＿ｐｌｌ＝０，１，２，…で表し、ｄｉｖ＿ｐｌｌ＝ｎのとき、分周比はｎ＋１であるとする。また、本明細書では、分周器７の分周比の設定値をｄｉｖ＿ｆｂ＝０，１，２，…で表し、ｄｉｖ＿ｆｂ＝ｎのとき、分周比はｎ＋１であるとする。従って、出力クロック信号ｖｃｏ＿ｃｋに対する帰還信号ｆｂ＿ｃｋの分周比は、位相選択回路６の分周比と、出力分周器１２の分周比と、分周器７の分周比とを乗算したものになる。
【００２２】
出力分周器１２は、例えば６０〜１２０ＭＨｚの周波数を有する出力クロック信号ｖｃｏ＿ｃｋを、５〜４０ＭＨｚの周波数を有する画素クロック信号ｐｉｘ＿ｃｋに分周する。
【００２３】
図２及び図３は、位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。本明細書では、位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相（すなわち、２π／５１２の角度幅で互いに離れた位相）のいずれかを選択するものとして説明する。選択される位相を、図２及び図３において「０」〜「５１１」として示す。位相選択回路６は、任意の位相に立ち上がりエッジを挿入する位相挿入装置（phase interpolator）として機能する。
【００２４】
まず、図４〜図７を参照して、ＳＳＣＧ回路１００のフラクショナルＰＬＬ回路としての動作について詳細に説明する。説明の簡単化のため、位相選択回路６、出力分周器１２、及び分周器７の各分周比はいずれも１、すなわち、ｄｉｖ＿ｐｕｃｋ＝０、ｄｉｖ＿ｆｂ＝０、ｄｉｖ＿ｐｌｌ＝０であるとする。
【００２５】
図４は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図４の横軸は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相を単位とする（以後の図５〜図１１にわたって位相は同じ単位で表す）。図４の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで増大される（すなわち、５１２＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。
【００２６】
図５は、図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを、現在の位相として選択している。図５に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。位相選択回路６は、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期未満であるか否か、すなわち、増分後の位相が「５１１」以下であるか否かに応じて、以下のように動作する。増分後の位相が「５１１」以下である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。増分後の位相が「５１２」以上である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく、さらにその次のクロックの周期内の、増分後の位相から「５１２」を減算した位相にある。後者の場合、例えば図４に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第５クロックｖｃｏ＿ｃｋ（４）ではなく、第６クロックｖｃｏ＿ｃｋ（５）の周期内にある。さらに、この立ち上がりエッジは、出力クロック信号の第６クロックｖｃｏ＿ｃｋ（５）の立ち上がりエッジから、ｍｏｄ（４×Δｐｈ，５１２）、すなわち、４×Δｐｈを５１２で割ったときの余りで遅延される。このことを図５では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（４）、ｖｃｏ＿ｃｋ（８）、ｖｃｏ＿ｃｋ（１２）における点線の丸印で示す位相を選択することに代えて、次のクロックの実線の白丸が選択される。
【００２７】
図４及び図５のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量Δｐｈで増大された長さ（５１２＋Δｐｈ）になる。
【００２８】
図６は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。図６の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量｜Δｐｈ｜で減少される（すなわち、５１２−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。
【００２９】
図７は、図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図７に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく現在のクロックの周期内の、減少後の位相に「５１２」を加算した位相にある。後者の場合、例えば図６に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）ではなく、第３クロックｖｃｏ＿ｃｋ（２）の周期内にある。さらに、この立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから、ｍｏｄ（４×｜Δｐｈ｜，５１２）、すなわち、４×｜Δｐｈ｜を５１２で割ったときの余りで早くされる。このことを図７では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（１）、ｖｃｏ＿ｃｋ（３）、…における点線の丸印で示す位相を選択することに代えて、前のクロックの実線の白丸が選択される。
【００３０】
図６及び図７のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量｜Δｐｈ｜で減少された長さ（５１２−｜Δｐｈ｜）になる。
【００３１】
位相コントローラ５は、図４〜図７を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。
【００３２】
移相クロック信号ｐｉ＿ｏｕｔの周波数をｆｐｉ＿ｏｕｔとし、出力クロック信号ｖｃｏ＿ｃｋの周波数をｆｖｃｏ＿ｃｋとするとき、次式が成り立つ。
【００３３】
［数７］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
【００３４】
このとき、前述したように、本実施形態のフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号ｃｏｍｐ＿ｃｋの周波数をｆｃｏｍｐ＿ｃｋとし、帰還信号ｆｂ＿ｃｋの周波数をｆｆｂ＿ｃｋとするとき、各信号の周波数の間には次式が成り立つ。
【００３５】
［数８］
ｆｆｂ＿ｃｋ＝ｆｐｉ＿ｏｕｔ＝ｆｃｏｍｐ＿ｃｋ
［数９］
ｆｃｏｍｐ＿ｃｋ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
［数１０］
ｆｖｃｏ＿ｃｋ＝ｆｃｏｍｐ＿ｃｋ×（１＋Δｐｈ／５１２）
【００３６】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路１００によれば、位相選択回路６の分解能を向上させることにより非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。説明した実施形態では、最小逓倍率は１／５１２≒０．００２＝０．２％になる。
【００３７】
次に、図８〜図１１を参照して、位相選択回路６、出力分周器１２、及び分周器７の各分周比を考慮した場合の、ＳＳＣＧ回路１００のフラクショナルＰＬＬ回路としての動作について説明する。言い換えると、この場合、ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌのいずれかが１以上になる。図８〜図１１では、位相選択回路６の分周比の設定値ｄｉｖ＿ｐｕｃｋ＝２、すなわち位相選択回路６の分周比が３である場合を示す。
【００３８】
図８は、本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。出力クロック信号ｖｃｏ＿ｃｋの３クロック毎に、位相選択回路６の分周されたクロック信号ｄｉｖ＿ｃｋと呼ぶ。例えば、出力クロック信号の第１０〜第１２クロックｖｃｏ＿ｃｋ（９）、ｖｃｏ＿ｃｋ（１０）、ｖｃｏ＿ｃｋ（１１）は、分周されたクロック信号の第４クロックｄｉｖ＿ｃｋ（３）になる。分周されたクロック信号ｄｉｖ＿ｃｋのクロックのそれぞれにおいて、出力クロック信号ｖｃｏ＿ｃｋの３つのクロックを、第１〜第３サブクロックｖｃｏ＿ｃｋ（０）’、ｖｃｏ＿ｃｋ（１）’、ｖｃｏ＿ｃｋ（２）’と呼ぶ。図８の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周されたクロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈで増大される（すなわち、５１２×３＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。言い換えると、この立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋのクロックの先頭から、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第３ｎ−２クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。
【００３９】
図９は、図８の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋの周期を１５３６個に等分した位相「０」〜「１５３５」のいずれかを、現在の位相として選択している。ただし、位相選択回路６は、実質的には、図２及び図３と同様に、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを選択する。図９に示すように、位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。位相選択回路６は、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が分周されたクロック信号ｄｉｖ＿ｃｋの周期未満であるか否か、すなわち、増分後の位相が「１５３５」以下であるか否かに応じて、以下のように動作する。増分後の位相が「１５３５」以下である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相にある。増分後の位相が「１５３６」以上である場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの２クロック後の周期内の、増分後の位相から「１５３６」を減算した位相にある。後者の場合、例えば図８に示すように、移相クロック信号の第８クロックｐｉ＿ｏｕｔ（７）の立ち上がりエッジは、分周されたクロック信号の第７クロックｄｉｖ＿ｃｋ（６）の周期内にある。さらに、この立ち上がりエッジは、分周されたクロック信号の第７クロックｄｉｖ＿ｃｋ（６）の先頭から、ｍｏｄ（５×Δｐｈ，１５３６）、すなわち、５×Δｐｈを１５３６で割ったときの余りで遅延される。
【００４０】
図８及び図９のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量Δｐｈで増大された長さ（５１２×３＋Δｐｈ）になる。
【００４１】
図１０は、本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路１００の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。図１０の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周されたクロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈで減少される（すなわち、５１２×３−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。言い換えると、この立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋのクロックの先頭から、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第３ｎ−２クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。
【００４２】
図１１は、図１０の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図９に示すように、位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの現在のクロックの周期内の、減少後の位相に「１５３６」を加算した位相にある。後者の場合、例えば図１０に示すように、移相クロック信号の第６クロックｐｉ＿ｏｕｔ（５）の立ち上がりエッジは、分周されたクロック信号の第４クロックｄｉｖ＿ｃｋ（３）の周期内にある。さらに、この立ち上がりエッジは、分周されたクロック信号の第５クロックｄｉｖ＿ｃｋ（４）の立ち上がりエッジから、ｍｏｄ（５×｜Δｐｈ｜，１５３６）、すなわち、５×｜Δｐｈ｜を１５３６で割ったときの余りで早くされる。
【００４３】
図１０及び図１１のように位相を選択することで、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量｜Δｐｈ｜で減少された長さ（５１２×３−｜Δｐｈ｜）になる。
【００４４】
位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。
【００４５】
図８〜図１１の場合（すなわち、ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌのいずれかが１以上になる場合）、数７は次式のように変形される。
【００４６】
［数１１］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝
［数１２］
ｆｃｏｍｐ＿ｃｋ
＝ｆｆｂ＿ｃｋ
＝ｆｐｉ＿ｏｕｔ／（［ｄｉｖ＿ｆｂ］＋１）
＝ｆｖｃｏ＿ｃｋ×５１２／［｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝×（［ｄｉｖ＿ｆｂ］＋１）］
［数１３］
ｆｖｃｏ＿ｃｋ
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝／５１２
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
＝ｆｃｏｍｐ＿ｃｋ×｛（ｄｉｖ＿ｆｂ＋１）×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋（ｄｉｖ＿ｆｂ＋１）×Δｐｈ／５１２｝
【００４７】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路１００によれば、位相選択回路６が分周を行うことで、さらに小さな逓倍率を実現することができる。数１１〜数１３のモデルでは、最小逓倍率（％）は次式で表される。
【００４８】
［数１４］
（［ｄｉｖ＿ｆｂ］＋１）×Δｐｈ／５１２
≒０．００２×（［ｄｉｖ＿ｆｂ］＋１）
＝０．２×（［ｄｉｖ＿ｆｂ］＋１）      ［％］
【００４９】
出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋの変化率の最小単位は、次式で表される。
【００５０】
［数１５］
Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ
＝｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋０／５１２｝
＝１＋Δｐｈ／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
≒１＋０．００２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
【００５１】
図１２は、図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。ＳＳＣＧ回路１００は、図４〜図１１を参照して説明したように、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで変化させる。このとき、ＳＳＣＧ回路１００は、移相量Δｐｈの中心となる移相量ｐｌｌ＿ｆｒａｃ（以下、第１の移相量ｐｌｌ＿ｆｒａｃと呼ぶ）をさらに第２の移相量ｐｉ＿ｓｓｄによって変化させることによって出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調を行う。
【００５２】
まず、ＳＳ変調を行うために移相量Δｐｈを変化させる最小時間単位を、ＳＳ変調クロックｐｕｃｋ（０）、ｐｕｃｋ（１）、…、ｐｕｃｋ（ｎ）とする。ＳＳ変調クロックｐｕｃｋ（ｎ）は、出力クロック信号ｖｃｏ＿ｃｋのクロックを、出力分周器１２の分周比と位相選択回路６の分周比とで分周したものである。従って、ＳＳ変調クロックｐｕｃｋ（ｎ）の周波数ｆｐｕｃｋは、次式により表される。
【００５３】
［数１６］
ｆｐｕｃｋ＝ｆｐｉｘ＿ｃｋ／（ｄｉｖ＿ｐｕｃｋ＋１）
［数１７］
ｆｐｉｘ＿ｃｋ＝ｆｖｃｏ＿ｃｋ／（ｄｉｖ＿ｐｌｌ＋１）
【００５４】
第２の移相量ｐｉ＿ｓｓｄは、以下に説明するように、所定の範囲内で周期的に変化する。第２の移相量ｐｉ＿ｓｓｄの周期の長さは、１周期内のＳＳ変調クロックｐｕｃｋ（ｎ）の個数を表すＳＳ変調クロック周期ｓｓｉｎｔ＿ｎによって表される。
【００５５】
まず、第２の移相量ｐｉ＿ｓｓｄの最大値ｐｉ＿ｓｓｄ＿ｍａｘ及び最小値ｐｉ＿ｓｓｄ＿ｍｉｎを、次式により計算する。
【００５６】
［数１８］
ｐｉ＿ｓｓｄ＿ｍａｘ＝ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）
［数１９］
ｐｉ＿ｓｓｄ＿ｍｉｎ＝−ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）
［数２０］
Δｆ＿ｓｔｅｐ
＝Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ−１
＝１／５１２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
【００５７】
変調度ｓｓ＿ａｍｐは０〜３１の整数値をとり、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率はｓｓ＿ａｍｐ／１０２４（％）で表される。例えばｓｓ＿ａｍｐ＝３１のとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は、その最大値ｆｍａｘにおいて中心周波数ｆｃに対して約３．１％増大し、その最小値ｆｍｉｎにおいて中心周波数ｆｃに対して約３．１％減少する。
【００５８】
次に、第２の移相量ｐｉ＿ｓｓｄを計算するために、ＳＳ変調クロックｐｕｃｋ（ｎ）毎に増分するカウント値ｃｏｕｎｔ（ｎ）を導入する。カウント値ｃｏｕｎｔ（ｎ）及びそのステップサイズΔｃｏｕｎｔは、例えば９ビットの整数部と１６ビットの小数部とを含む小数で表される。カウント値のステップサイズΔｃｏｕｎｔ、カウント値の初期値ｃｏｕｎｔ（０）、及びカウント値ｃｏｕｎｔ（ｎ）は次式で表される。
【００５９】
［数２１］
Δｃｏｕｎｔ＝２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）／ｓｓｉｎｔ＿ｎ
［数２２］
ｃｏｕｎｔ（０）＝０
［数２３］
ｃｏｕｎｔ（ｎ）＝ｃｏｕｎｔ（ｎ−１）＋Δｃｏｕｎｔ，１≦ｎ≦ｓｓｉｎｔ＿ｎ−１
【００６０】
カウント値ｃｏｕｎｔ（ｎ）は、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたってステップサイズΔｃｏｕｎｔずつ増分し、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎごとに初期値「０」にリセットされる。カウント値ｃｏｕｎｔ（ｎ）に応じて、第２の移相量ｐｉ＿ｓｓｄは次式により計算される。
【００６１】
［数２４］
０≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１である場合：
ｐｉ＿ｓｓｄ＝ｉｎｔ（ｃｏｕｎｔ（ｎ））
［数２５］
ｐｉ＿ｓｓｄ＿ｍａｘ＋１≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍａｘ−｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−ｐｉ＿ｓｓｄ＿ｍａｘ｝
［数２６］
ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍｉｎ＋｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−（２×ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）｝
【００６２】
従って、第２の移相量ｐｉ＿ｓｓｄは、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたって、カウント値の整数部ｉｎｔ（ｃｏｕｎｔ（ｎ））に応じて正の最大値ｐｉ＿ｓｓｄ＿ｍａｘと負の最小値ｐｉ＿ｓｓｄ＿ｍｉｎとの間の値を有する三角波として変化する。
【００６３】
以上のように計算された第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算することにより、図１２に示すように、位相選択回路６の移相量Δｐｈが得られる。  
【００６４】
Δｐｈ＝ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ
【００６５】
図１２に示すように所定個数のＳＳ変調クロックｐｕｃｋ（ｎ）を含む時間区間（以下、ステップ時間区間ｓｔｅｐ＿ｐと呼ぶ）毎に移相量ΔｐｈをステップサイズΔθで階段型に変化させることで、近似的には移相量Δｐｈを三角波状に変化させる。ステップ時間区間ｓｔｅｐ＿ｐｆにおけるＳＳ変調クロックｐｕｃｋ（ｎ）のクロック数は、設定に応じて異なる。
【００６６】
図１のＳＳＣＧ回路１００は、このように移相量Δｐｈを変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数を図１３のように変化させることができる。
【００６７】
図１３は、図１の位相選択回路６が図１２に従って動作したときの出力クロック信号ｖｃｏ＿ｃｋの周波数の変化を示す図である。図１３はスペクトラム拡散（ＳＳ）変調を説明するための図である。ＳＳ変調を行うことにより、出力クロック信号ｖｃｏ＿ｃｋの周波数は、所定の周波数ｆｃを中心に、最大値ｆｍａｘと最小値ｆｍｉｎとの間の周波数にわたって、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔで周期的に変化する。ＳＳ変調時間周期ｓｓｉｎｔ＿ｔは、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎに対応する時間長を表す。
【００６８】
出力クロック信号ｖｃｏ＿ｃｋの周波数は、位相選択回路６、出力分周器１２、及び分周器７の各分周比の設定値ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌ、変調度ｓｓ＿ａｍｐ、及びＳＳ変調クロック周期ｓｓｉｎｔ＿ｎに応じて、三角波状に変化する。
【００６９】
次に、図１４〜図１６を参照して、図１のＳＳＣＧ回路１００によって実行される、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させる動作について説明する。以下、図１のＳＳＣＧ回路１００がプリンタ又はコピー機などの画像形成装置において使用される場合を想定する。
【００７０】
ＳＳＣＧ回路１００を備えた画像形成装置において、出力クロック信号ｖｃｏ＿ｃｋ（又は画素クロック信号ｐｉｘ＿ｃｋ）のＳＳ変調周期が画像形成装置の同期信号ｓｙｎｃと同期していないことがある。この場合、前述のように、ＳＳ変調周期及び同期信号ｓｙｎｃの周期よりも長周期のノイズが発生するという問題がある。
【００７１】
前述のように、特許文献１の発明では、リセット直後は周波数が大きく変動してクロック信号が不安定になる問題がある。
【００７２】
さらにその対策として、特許文献２は、ＳＳＣＧ回路にリセットをかけることなく、ＳＳ変調周期を所定の同期信号の周期の整数倍に合わせることを開示している。しかしながら、この方法では、ＳＳ変調周期及び同期信号の周期を設定する自由度が制限されるとともに、回路規模も大きくなるという問題がある。
【００７３】
図１４は、図１の位相コントローラ５の構成を示すブロック図である。位相コントローラ５は、カウント値生成回路２１、三角波生成回路２２、加算器２３、及び制御回路２４を備える。
【００７４】
位相コントローラ５の内部には、第１の移相量ｐｌｌ＿ｆｒａｃ及びステップサイズΔｃｏｕｎｔが予め設定されている。
【００７５】
カウント値生成回路２１は、ステップサイズΔｃｏｕｎｔに基づいて、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたって増分し、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎごとに初期値「０」にリセットされるカウント値ｃｏｕｎｔ（ｎ）を生成する。カウント値生成回路２１は、カウント値ｃｏｕｎｔ（ｎ）の整数部ｉｎｔ（ｃｏｕｎｔ（ｎ））を出力する。
【００７６】
三角波生成回路２２は、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたって、カウント値の整数部ｉｎｔ（ｃｏｕｎｔ（ｎ））に応じて正の最大値と負の最小値との間の値を有する三角波として変化するように第２の移相量ｐｉ＿ｓｓｄを生成する。カウント値ｃｏｕｎｔ（ｎ）をリセットしたとき、第２の移相量ｐｉ＿ｓｓｄはゼロになる。
【００７７】
加算器２３は、第１の移相量ｐｌｌ＿ｆｒａｃと第２の移相量ｐｉ＿ｓｓｄを加算して位相選択回路６の移相量Δｐｈを生成する。
【００７８】
制御回路２４は、移相量Δｐｈだけ移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定する。制御回路２４は、移相量Δｐｈに基づいて位相選択信号ｐｈ＿ｓｅｌを生成して、後段の位相選択回路６に出力する。
【００７９】
カウント値生成回路２１には、同期信号ｓｙｎｃが入力される。カウント値生成回路２１はさらに、同期信号ｓｙｎｃの予め決められた個数の周期ごとにカウント値ｃｏｕｎｔ（ｎ）をリセットする。カウント値ｃｏｕｎｔ（ｎ）をリセットすることにより、第２の移相量ｐｉ＿ｓｓｄがリセットされる。
【００８０】
このように、位相コントローラは５は、第１の移相量ｐｌｌ＿ｆｒａｃを生成し、所定の範囲内で周期的に変化する第２の移相量ｐｉ＿ｓｓｄを生成し、それらの和の移相量Δｐｈを生成する。位相コントローラは５は、移相量Δｐｈだけ移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定する。位相コントローラは５は、同期信号ｓｙｎｃの予め決められた個数の周期ごとに、第２の移相量ｐｉ＿ｓｓｄをリセットする。
【００８１】
次に、図１５及び図１６を参照して、図１のＳＳＣＧ回路１００によって実行される、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させる動作の効果について説明する。
【００８２】
図１５は、ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期していない状態の波形を示す図である。図１５の各行の横軸は、画像形成装置の各ライン上の位置（主走査方向の位置）、又は画像形成装置のヘッドが各ラインを主走査方向にスキャンするときの経過時間を表す。図１５の同期信号ｓｙｎｃの行の縦軸は同期信号ｓｙｎｃの信号レベルを表す。同期信号ｓｙｎｃは、例えば図１５に示すように、その周期の先頭に立ち上がりエッジ又は立ち下がりエッジを有する波形を有してもよい。図１５のｎ，ｎ＋１，ｎ＋２ライン目の行の縦軸は、画像形成装置のヘッドが各ラインを主走査方向にスキャンするときの出力クロック信号ｖｃｏ＿ｃｋの周波数を表す。同期信号ｓｙｎｃの周期は、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔの整数倍（図１５の例では３倍）に対して位相差を有する。ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期していない場合、副走査方向に進むにつれてＳＳ変調周期の位相がずれていく。このずれに起因して予期せぬ長周期のノイズが発生し、このノイズは印刷面又は読み取り画像にスジとなって現れる。予測できないので、ずれを補正することもできない。
【００８３】
図１６は、図１のスペクトラム拡散クロック発生回路１００により発生される出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調の波形であって、ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期している状態の波形を示す図である。図１６によれば、同期信号ｓｙｎｃの１周期ごとに、すなわちラインの右端に達するごとに、第２の移相量ｐｉ＿ｓｓｄがリセットされる。第２の移相量ｐｉ＿ｓｓｄをリセットすることによりＳＳ変調の周波数がリセットされ、従って、ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期される。この場合は、副走査方向に進んでも各ラインのＳＳ変調周期の位相が一致しているので、長周期のノイズが発生しにくくなる。
【００８４】
同期信号ｓｙｎｃの周期に対してＳＳ変調時間周期ｓｓｉｎｔ＿ｔが整数倍となるように設定することにより、ＳＳ変調の連続性が保たれ、長周期のノイズも発生しにくくなる。
【００８５】
図１６では、ＳＳ変調の周波数をリセットするために、同期信号ｓｙｎｃの１周期ごとに第２の移相量ｐｉ＿ｓｓｄをリセットしているが、同期信号ｓｙｎｃの予め決められた個数の周期（例えば２周期）ごとに第２の移相量ｐｉ＿ｓｓｄをリセットしてもよい。例えば、同期信号ｓｙｎｃの周期がＳＳ変調時間周期ｓｓｉｎｔ＿ｔの２．５倍である場合、同期信号ｓｙｎｃの周期の２倍の間隔で第２の移相量ｐｉ＿ｓｓｄをリセットすることにより、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させることができる。これにより、ＳＳ変調の連続性が保たれ、長周期のノイズも発生しにくくなる。
【００８６】
以上の説明では、位相選択回路６は、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成していたが、選択された位相に立ち下がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成してもよい。
【００８７】
図１のＳＳＣＧ回路１００は以下の有利な効果を有する。
【００８８】
同期信号ｓｙｎｃの予め決められた個数の周期ごとにカウント値ｃｏｕｎｔ（ｎ）をリセットし、従って、第２の移相量ｐｉ＿ｓｓｄをリセットすることにより、図１６に示すようにＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させることができる。
【００８９】
図１のＳＳＣＧ回路１００は、出力クロック信号ｖｃｏ＿ｃｋの安定性を損なうことなく、ＳＳ変調周期及び同期信号の周期を設定する自由度を制限することなく、回路規模を増大させることなく、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させることができる。
【００９０】
図１のＳＳＣＧ回路１００では、同期信号ｓｙｎｃの予め決められた個数の周期ごとに、ＳＳＣＧ回路１００の全体をリセットするのではなく、位相コントローラ５の一部であるカウント値生成回路２１のみをリセットしている。従って、ＳＳＣＧ回路１００の全体をリセットする場合にリセット解除の直後に発生するような周波数の振動が極めて小さくなり、ＳＳ変調に起因した長周期のノイズを発生しにくくすることができる。
【００９１】
第２の実施形態．
図１７は、本発明の第２の実施形態に係るＳＳＣＧ回路の位相コントローラ５Ａの構成を示すブロック図である。第１の実施形態に係るＳＳＣＧ回路１００は、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させるために、同期信号ｓｙｎｃの予め決められた個数の周期ごとに第２の移相量ｐｉ＿ｓｓｄをリセットした。一方、第２の実施形態に係るＳＳＣＧ回路は、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させるために、第２の移相量ｐｉ＿ｓｓｄをリセットするのではなく、ＳＳ変調周期の長さ自体を補正する。
【００９２】
図１７の位相コントローラ５Ａは、カウント値生成回路２１、三角波生成回路２２、加算器２３Ａ、制御回路２４、ＳＳ変調周期検出回路２５、及び補正回路２６を備える。
【００９３】
図１７のカウント値生成回路２１、三角波生成回路２２、及び制御回路２４は、図１４の位相コントローラ５の対応する構成要素と同様に構成される。
【００９４】
ＳＳ変調周期検出回路２５は、ＳＳ変調による出力クロック信号ｖｃｏ＿ｃｋの周波数の周期的な変化、すなわち、各瞬間における出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋを検出して補正回路２６に送る。
【００９５】
ＳＳ変調周期検出回路２５の出力信号により、出力クロック信号ｖｃｏ＿ｃｋの周波数がＳＳ変調により変化する周期（すなわち、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔ）がわかればよい。従って、ＳＳ変調周期検出回路２５は、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋに代えて、例えば、各周期の先頭に立ち上がりエッジ又は立ち下がりエッジを有する信号を発生して補正回路２６に送ってもよい。
【００９６】
補正回路２６は、Ｍ及びＮがそれぞれ１以上の整数であるとき、同期信号ｓｙｎｃの周期のＭ倍と、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔのＮ倍との位相差を検出し、位相差を減少させるための第３の移相量ｃｏｒ＿ｄを生成する。
【００９７】
図１８は、図１７の補正回路２６の構成を示すブロック図である。補正回路２６は、位相比較器３１、ループフィルタ３２、及び補正値生成回路３３を備える。
【００９８】
位相比較器３１は、同期信号ｓｙｎｃの周期のＭ倍と、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔのＮ倍との位相差ｓｕｂ＿ｃｎｔを検出する。位相差ｓｕｂ＿ｃｎｔは、望ましくは、ＳＳＣＧ回路１００において最も高速なクロック信号である出力クロック信号ｖｃｏ＿ｃｋごとに検出される。
【００９９】
例えば、Ｍ＝Ｎ＝１のとき、位相差ｓｕｂ＿ｃｎｔ＝１は、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔが同期信号ｓｙｎｃの周期よりも出力クロック信号ｖｃｏ＿ｃｋの１クロック分だけ大きいことを示す。図２に示すように位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分する場合、位相差ｓｕｂ＿ｃｎｔ＝１を補正するためには、次のＳＳ変調周期において位相選択回路６の最小移相量を合計５１２回にわたって加算すればよい。
【０１００】
位相差ｓｕｂ＿ｃｎｔを次のＳＳ変調周期で即時に補正しようとすると周波数の変化が大きくなりすぎるので、位相比較器３１の後段にループフィルタ３２を挿入する。
【０１０１】
図１９は、図１８のループフィルタ３２の構成を示すブロック図である。ループフィルタ３２は、加算器４１，４５、遅延素子４２、及び増幅器４３，４４を備える。遅延素子４２は、サンプリングの１周期分だけ信号を遅延する。増幅器４３は積分ゲインＫｉを有し、増幅器４４は比例ゲインＫｐを有する。ループフィルタ３２は比例積分制御型の回路を構成する。これにより、ループフィルタ３２から出力される位相差ｌｐｆ＿ｏｕｔは、ループフィルタ３２に入力される位相差ｓｕｂ＿ｃｎｔの変化に対して遅延して応答する。
【０１０２】
ループフィルタ３２は低域通過フィルタとしても作用する。積分ゲインＫｉ及び比例ゲインＫｐを変化させることにより、ループフィルタ３２の周波数帯域は変化する。
【０１０３】
補正値生成回路３３は、ループフィルタ３２によって処理された位相差ｌｐｆ＿ｏｕｔに基づいて第３の移相量ｃｏｒ＿ｄを生成する。補正値生成回路３３は、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのＮ倍の期間にわたる第３の移相量ｃｏｒ＿ｄの合計が位相差ｌｐｆ＿ｏｕｔ×５１２に等しくなるように、第３の移相量ｃｏｒ＿ｄを生成する。
【０１０４】
例えば、位相差ｌｐｆ＿ｏｕｔ＝１／３２は、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔが同期信号ｓｙｎｃの周期よりも出力クロック信号ｖｃｏ＿ｃｋの１／３２クロック分だけ大きいことを示す。位相差ｌｐｆ＿ｏｕｔ＝１／３２を補正するためには、次のＳＳ変調周期において位相選択回路６の最小移相量を合計５１２／３２＝１６回にわたって加算すればよい。
【０１０５】
位相差ｓｕｂ＿ｃｎｔが負の値である場合、次のＳＳ変調周期において位相選択回路６の最小移相量を必要な回数にわたって減算すればよい。
【０１０６】
加算器２３Ａは、次式のように、第１の移相量ｐｌｌ＿ｆｒａｃ、第２の移相量ｐｉ＿ｓｓｄ、及び第３の移相量ｃｏｒ＿ｄの和である移相量Δｐｈを生成する。
【０１０７】
［数２７］
Δｐｈ＝ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ＋ｃｏｒ＿ｄ
【０１０８】
制御回路２４は、移相量Δｐｈだけ移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定する。制御回路２４は、移相量Δｐｈに基づいて位相選択信号ｐｈ＿ｓｅｌを生成して、後段の位相選択回路６に出力する。
【０１０９】
図２０は、図１７の位相コントローラ５Ａを備えたスペクトラム拡散クロック発生回路により発生される出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調の波形であって、ＳＳ変調周期が同期信号ｓｙｎｃの周期に同期している状態の波形を示す図である。第３の移相量ｃｏｒ＿ｄを加算しない場合、すなわち第１の移相量ｐｌｌ＿ｆｒａｃ及び第２の移相量ｐｉ＿ｓｓｄのみを用いる場合、同期信号ｓｙｎｃの周期は、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔ（点線）の整数倍（図２０の例では３倍）に対して位相差を有する。本実施形態のＳＳＣＧ回路によれば、第３の移相量ｃｏｒ＿ｄを加算することによってＳＳ変調時間周期ｓｓｉｎｔ＿ｔはｓｓｉｎｔ＿ｔ’（実線）に変化し、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させることができる。
【０１１０】
次に、図２１〜図２３を参照して、第３の移相量をＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたって分布させる方法について説明する。
【０１１１】
図２１は、図１７の位相コントローラ５Ａの制御下で動作する位相選択回路６の第１の動作を説明するための図である。位相コントローラ５Ａは、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのＮ倍の期間にわたる第３の移相量ｃｏｒ＿ｄの合計が位相差ｌｐｆ＿ｏｕｔ×５１２に等しくなるように、第３の移相量ｃｏｒ＿ｄを生成する。さらに、位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのＮ倍の期間にわたって期間の所定位置から連続的に分布するように、第３の移相量ｃｏｒ＿ｄを生成する。図２１は、Ｎ＝１の場合を示す。この場合、位相コントローラ５Ａは、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたる第３の移相量ｃｏｒ＿ｄの合計が位相差ｌｐｆ＿ｏｕｔ×５１２に等しくなるように、第３の移相量ｃｏｒ＿ｄを生成する。さらに、位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎの例えば先頭から連続的に分布するように、第３の移相量ｃｏｒ＿ｄを生成する。例えば、第３の移相量ｃｏｒ＿ｄは、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎの先頭から所定個数のＳＳ変調クロックｐｕｃｋ（ｎ）にわたって「１」に設定され、その後は「０」に設定される。従って、移相量Δｐｈは、第３の移相量ｃｏｒ＿ｄを加算しない場合（図１２）に比較して、ＳＳ変調クロック周期ｓｓｉｎｔ＿ｎの先頭から所定個数のＳＳ変調クロックｐｕｃｋ（ｎ）にわたって「１」ずつ増分される。
【０１１２】
位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎの先頭以外の位置から連続的に分布するように、第３の移相量ｃｏｒ＿ｄを生成してもよい。例えば、位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄが第２の移相量ｐｉ＿ｓｓｄの最大値もしくは最小値の位置から、又はＳＳ変調クロック周期ｓｓｉｎｔ＿ｎの中央から連続的に分布するように、第３の移相量ｃｏｒ＿ｄを生成してもよい。
【０１１３】
位相差ｌｐｆ＿ｏｕｔ×５１２がＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのＮ倍を超える場合、第３の移相量ｃｏｒ＿ｄは、少なくとも一部のＳＳ変調クロックｐｕｃｋ（ｎ）において「２」以上に設定されてもよい。
【０１１４】
図２１の動作によれば、同期信号ｓｙｎｃのジッタ成分を吸収でき、ＳＳ変調の平均周波数の誤差を吸収でき、予測不能な長周期のノイズを低減できるという効果がある。
【０１１５】
図２２は、図１７の位相コントローラ５Ａの制御下で動作する位相選択回路６の第２の動作を説明するための図である。位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのＮ倍の期間にわたって均等に分布するように、第３の移相量ｃｏｒ＿ｄを生成してもよい。図２２は、Ｎ＝１の場合を示す。この場合、位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎにわたって均等に分布するように、第３の移相量ｃｏｒ＿ｄを生成する。例えば、第３の移相量ｃｏｒ＿ｄは、所定個数のＳＳ変調クロックｐｕｃｋ（ｎ）ごとに「１」に設定され、他のＳＳ変調クロックｐｕｃｋ（ｎ）では「０」に設定される。これにより、第３の移相量ｃｏｒ＿ｄを加算しても、周波数スペクトラムへの影響を生じにくくすることができる。
【０１１６】
図２３は、図１７の位相コントローラ５Ａの制御下で動作する位相選択回路６の第３の動作を説明するための図である。、位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのＮ倍の期間のうちで第２の移相量ｐｉ＿ｓｓｄの最大値、最小値、及び中央値のいずれでもない部分に分布するように、第３の移相量ｃｏｒ＿ｄを生成してもよい。図２３は、Ｎ＝１の場合を示す。この場合、位相コントローラ５Ａは、第３の移相量ｃｏｒ＿ｄがＳＳ変調クロック周期ｓｓｉｎｔ＿ｎのうちで第２の移相量ｐｉ＿ｓｓｄの最大値、最小値、及び中央値のいずれでもない部分に分布するように、第３の移相量ｃｏｒ＿ｄを生成する。例えば、第３の移相量ｃｏｒ＿ｄは、第２の移相量ｐｉ＿ｓｓｄの最大値、最小値、及び中央値のいずれでもないＳＳ変調クロックｐｕｃｋ（ｎ）の少なくとも一部において「１」に設定され、他のＳＳ変調クロックｐｕｃｋ（ｎ）では「０」に設定される。これにより、第３の移相量ｃｏｒ＿ｄを加算しても、周波数スペクトラムへの影響を生じにくくすることができる。
【０１１７】
以上に説明したように、図１７の位相コントローラ５Ａは、ＳＳ変調時間周期ｓｓｉｎｔ＿ｔを同期信号ｓｙｎｃの周期に同期させるためにＳＳ変調時間周期ｓｓｉｎｔ＿ｔの長さ自体を補正する。図１７の位相コントローラ５Ａは、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させるために、さらに、同期信号ｓｙｎｃの予め決められた個数の周期ごとに第２の移相量ｐｉ＿ｓｓｄをリセットしてもよい。
【０１１８】
第３の実施形態．
図２４は、本発明の第３の実施形態に係るプリンタの構成を示すブロック図である。図２４のプリンタは、ＳＳＣＧ回路１００、基準クロック発生回路２０１、同期信号発生回路２０２、制御装置２０３、及びプリンタエンジン２０４を備える。基準クロック発生回路２０１は、基準クロック信号ｒｅｆ＿ｃｋを発生してＳＳＣＧ回路１００に送る。同期信号発生回路２０２は同期信号ｓｙｎｃを発生してＳＳＣＧ回路１００及び制御装置２０３に送る。ＳＳＣＧ回路１００は、第１又は第２の実施形態で説明したように構成され、同期信号ｓｙｎｃの周期に同期したＳＳ変調周期を有する画素クロック信号ｐｉｘ＿ｃｋを発生し、制御装置２０３に送る。制御装置２０３は、同期信号ｓｙｎｃ及び画素クロック信号ｐｉｘ＿ｃｋに基づいてプリンタエンジン２０４を制御する。プリンタエンジン２０４は、制御装置２０３の制御下で画像を印刷する。図２４のプリンタによれば、ＳＳＣＧ回路１００を備えたことにより、ＳＳ変調周期を同期信号ｓｙｎｃの周期に同期させることで、長周期のノイズの発生を低減することができる。
【０１１９】
本発明の態様に係るスペクトラム拡散クロック発生回路は、以下の構成を備えたことを特徴とする。
【０１２０】
第１の態様に係るスペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
前記第１の移相量及び前記第２の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記同期信号の予め決められた個数の周期ごとに、前記第２の移相量をリセットすることを特徴とする。
【０１２１】
第２の態様に係るスペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
Ｍ及びＮがそれぞれ１以上の整数であるとき、前記同期信号の周期のＭ倍と、前記出力クロック信号の周波数がスペクトラム拡散変調により変化する周期のＮ倍との位相差を検出し、
前記位相差を減少させるための第３の移相量を生成し、
前記第１の移相量、前記第２の移相量、及び前記第３の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記位相制御手段は、前記第２の移相量の周期のＮ倍の期間にわたる前記第３の移相量の合計が前記位相差に等しくなるように、かつ、前記第３の移相量が前記第２の移相量の周期のＮ倍の期間にわたって均等に分布するように、前記第３の移相量を生成することを特徴とする。
【０１２２】
第３の態様に係るスペクトラム拡散クロック発生回路は、
基準となる入力クロック信号と、予め決められた周期を有する同期信号とが入力され、スペクトラム拡散変調された出力クロック信号を出力するスペクトラム拡散クロック発生回路において、前記スペクトラム拡散クロック発生回路は、
前記入力クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御電圧を出力する位相比較手段と、
前記制御電圧に応じた周波数を有する前記出力クロック信号を生成して出力する電圧制御発振手段と、
前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジ又は立ち下がりエッジを有する移相クロック信号を生成し、前記移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
前記位相選択手段によって選択される位相を決定し、前記決定された位相を選択するように前記位相選択手段を制御する位相制御手段とを備え、
前記位相制御手段は、
予め決められた第１の移相量を生成し、
所定の範囲内で周期的に変化する第２の移相量を生成し、
Ｍ及びＮがそれぞれ１以上の整数であるとき、前記同期信号の周期のＭ倍と、前記出力クロック信号の周波数がスペクトラム拡散変調により変化する周期のＮ倍との位相差を検出し、
前記位相差を減少させるための第３の移相量を生成し、
前記第１の移相量、前記第２の移相量、及び前記第３の移相量の和だけ前記移相クロック信号の周期を前記出力クロック信号の周期から変化させるように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジ又は立ち下がりエッジの位相を決定し、
前記位相制御手段は、前記第２の移相量の周期のＮ倍の期間にわたる前記第３の移相量の合計が前記位相差に等しくなるように、かつ、前記第３の移相量が前記第２の移相量の周期のＮ倍の期間のうちで前記第２の移相量の最大値、最小値、及び中央値のいずれでもない部分に分布するように、前記第３の移相量を生成することを特徴とする。
【０１２３】
第４の態様に係るスペクトラム拡散クロック発生回路は、第２又は第３の態様に係るスペクトラム拡散クロック発生回路において、
前記位相制御手段は比例積分制御型のループフィルタを備え、
前記位相制御手段は、前記ループフィルタによって処理された前記位相差に基づいて前記第３の移相量を生成することを特徴とする。
【０１２４】
第５の態様に係るスペクトラム拡散クロック発生回路は、第２〜第４のうちの１つの態様に係るスペクトラム拡散クロック発生回路において、
前記位相制御手段は、前記同期信号の予め決められた個数の周期ごとに、前記第２の移相量をリセットすることを特徴とする。
【０１２５】
第６の態様に係るスペクトラム拡散クロック発生回路は、第１又は第５の態様に係るスペクトラム拡散クロック発生回路において、
前記位相制御手段は、
前記第２の移相量の周期にわたって増分し、前記第２の移相量の周期ごとにリセットするカウント値を生成するカウント値生成回路と、
前記第２の移相量の周期にわたって、前記カウント値に応じて正の最大値と負の最小値との間の値を有する三角波として変化するように前記第２の移相量を生成する三角波生成回路とを備え、
前記カウント値をリセットしたとき、前記第２の移相量はゼロになり、
前記カウント値生成回路はさらに、前記同期信号の予め決められた個数の周期ごとに前記カウント値をリセットすることを特徴とする。
【０１２６】
第７の態様に係る画像形成装置は、
第１〜第６のうちの１つの態様に係るスペクトラム拡散クロック発生回路と、
前記入力クロック信号を発生する基準クロック発生回路と、
前記同期信号を発生する同期信号発生回路と、
前記同期信号と、前記スペクトラム拡散クロック発生回路から出力される出力クロック信号とに基づいて動作する制御手段とを備えたことを特徴とする。
【符号の説明】
【０１２７】
１…位相周波数比較器、
２…チャージポンプ、
３…ループフィルタ、
４…電圧制御発振器、
５，５Ａ…位相コントローラ、
６…位相選択回路、
７…分周器、
１１…入力分周器、
１２…出力分周器、
２１…カウント値生成回路、
２２…三角波生成回路、
２３，２３Ａ…加算器、
２４…制御回路、
２５…ＳＳ変調周期検出回路、
２６…補正回路、
３１…位相比較器、
３２…ループフィルタ、
３３…補正値生成回路、
４１，４５…加算器、
４２…遅延素子、
４３，４４…増幅器、
１００…スペクトラム拡散クロック発生（ＳＳＣＧ）回路、
２０１…基準クロック発生回路、
２０２…同期信号発生回路、
２０３…制御装置、
２０４…プリンタエンジン。
【先行技術文献】
【特許文献】
【０１２８】
【特許文献１】特開２０１２−１９５８２６号公報
【特許文献２】特開２０１５−１０３８９５号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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