(57)【要約】      （修正有）【課題】電力利得を向上した100GHz超の無線周波数帯の増幅器を提供する。【解決手段】電力増幅回路１０９は、入力信号の電力増幅を行うＮ（Ｎは２以上の整数）個の電力増幅回路コア１０４−１〜１０４−Ｎと、Ｎ個の電力増幅回路コア１０４に接続されるインダクタ１０６−１〜１０６−Ｎと、Ｎ個のインダクタ１０６の電力損失を補償するためのトランスコンダクタンス（ｇｍ）を生成するリング発振器型ｇｍ生成回路１０８と、を具備する。【選択図】図３
2017135629.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電力増幅を行うＮ（Ｎは２以上の整数）個の電力増幅回路コアと、
前記Ｎ個の電力増幅回路コアに接続されるＮ個のインダクタと、
前記Ｎ個のインダクタの電力損失を補償するためのトランスコンダクタンス（ｇｍ）を生成するリング発振器型ｇｍ生成回路と、
を具備する電力増幅回路。
【請求項２】
前記リング発振器型ｇｍ生成回路では、Ｎ（Ｎは２以上の整数）個のｇｍ生成回路コアがリング状に接続され、
前記各ｇｍ生成回路コアには、前記各インダクタと、前記各電力増幅回路コアとが接続され、
前記Ｎ個の電力増幅回路コアは、直列接続される、
請求項１に記載の電力増幅回路。
【請求項３】
前記リング発振器型ｇｍ生成回路では、Ｎ（Ｎは２以上の整数）個のｇｍ生成回路コアがリング状に接続され、
前記各ｇｍ生成回路コアには、前記各インダクタと、前記各電力増幅回路コアとが接続され、
前記Ｎ個の電力増幅回路コアのうち、Ｘ個（Ｘは１以上Ｎ未満の整数）の電力増幅回路コアは、直列接続される、
請求項１に記載の電力増幅回路。
【請求項４】
前記Ｎ個の電力増幅回路コアのうち、１つ以上の電力増幅回路コアはダミー回路である、
請求項１に記載の電力増幅回路。
【請求項５】
前記リング発振器型ｇｍ生成回路では、Ｎ（Ｎは２以上の整数）個のｇｍ生成回路コアがリング状に接続され、
前記各ｇｍ生成回路コアは、前記各ｇｍ生成回路コアを流れる電流を制御するための第１の制御信号が入力される電流調整端子、及び、前記各ｇｍ生成回路コアに含まれる可変容量の容量値を制御するための第２の制御信号が入力される可変容量調整端子を有する、
請求項１に記載の電力増幅回路。
【請求項６】
前記第１の制御信号及び前記第２の制御信号を用いて、前記リング発振器型ｇｍ生成回路の発振周波数を制御するＰＬＬと、
前記リング発振器型ｇｍ生成回路の前記発振周波数のロック状態を検出するロック検出回路と、
前記リング発振器型ｇｍ生成回路の発振周波数の発振電力を検出する電力検出回路と、をさらに具備する、
請求項５に記載の電力増幅回路。
【請求項７】
前記ＰＬＬは、
前記可変容量の容量値を最小にするために、前記第２の制御信号を制御し、
前記可変容量の容量値が最小となった後、前記第１の制御信号を制御し、前記リング発振器型ｇｍ生成回路に前記発振周波数の発信電力を出力させ、
前記リング発振器型ｇｍ生成回路が前記発振周波数の発信電力を出力した後、前記可変容量の容量値を大きくするために、前記第２の制御信号を再度制御する、
請求項６に記載の電力増幅回路。
【請求項８】
前記ＰＬＬは、
前記可変容量の容量値を最大にするために、前記第２の制御信号を制御し、
前記可変容量の容量値が最大となった後、前記第１の制御信号を制御し、前記リング発振器型ｇｍ生成回路に前記発振周波数の発振電力を出力させ、
前記リング発振器型ｇｍ生成回路が前記発振周波数の発振電力を出力した後、前記可変容量の容量値を、第１のステップ幅で小さくすることで、前記発振周波数をロックするために、前記第２の制御信号を再度制御し、
前記発振周波数がロックした後、前記可変容量の容量値を、前記第１のステップ幅よりも細かい第２ステップ幅で大きくするために、前記第２の制御信号を再度制御する、
請求項６に記載の電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電力増幅回路に関する。
【背景技術】
【０００２】
近年、通信やレーダに代表される無線技術の利用増加に伴い、周波数が急速に逼迫している。周波数逼迫を緩和するための一つの解として、例えばミリ波帯の利用がある。無線装置において、ミリ波帯の利用は既に始まっており、例えば、60GHz帯はミリ波通信によって利用され、79GHz帯はミリ波レーダによって利用されている。そのため、より高い周波数である100GHz超の周波数帯の活用が期待されている。100GHz超の周波数帯を用いた無線装置は、従来のミリ波帯を用いた無線装置よりも広帯域占有が可能であるため、より高速な通信や高分解能なレーダが実現できるという視点でも注目を集めている。このため、100GHz超で動作する無線ICは、今後広く普及していくことが予想される。
【０００３】
100GHz超で動作可能な無線ICを開発するにあたり、無線ICの構成要素である電力増幅回路は、例えば、入力回路又は出力回路部に、インダクタ等のパッシブ素子を用いて構成される。インダクタの性能は、Q値という指標で表され、電力増幅回路の利得向上のために、電力増幅回路は、高いQ値のインダクタが求められる。Q値を向上させる構成として、非特許文献１に開示された構成が広く知られている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“Q-enhanced 1.9GHz tuned CMOS RF  amplifier”  IET Electronics Letters, VOL. 32, Issue: 5, Feb 1996
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、100GHz超の周波数帯においてQ値を向上させるには、上述した非特許文献１に開示された構成では不十分である。
【０００６】
本開示の一態様は、Q値を向上させ、電力利得を向上できる電力増幅回路を提供することである。
【課題を解決するための手段】
【０００７】
本開示の一態様に係る電力増幅回路は、入力信号の電力増幅を行うＮ（Ｎは２以上の整数）個の電力増幅回路コアと、前記Ｎ個の電力増幅回路コアに接続されるＮ個のインダクタと、前記Ｎ個のインダクタの電力損失を補償するためのトランスコンダクタンス（ｇｍ）を生成するリング発振器型ｇｍ生成回路と、を具備する。
【発明の効果】
【０００８】
本開示の一態様によれば、Q値を向上させ、電力利得を向上できる。
【０００９】
本開示の一態様における更なる利点および効果は、明細書および図面から明らかにされる。かかる利点および／または効果は、いくつかの実施形態並びに明細書および図面に記載された特徴によってそれぞれ提供されるが、１つまたはそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。
【図面の簡単な説明】
【００１０】
【図１】従来の電力増幅回路の構成を示す図
【図２】従来のQ値補償回路を搭載した電力増幅回路の構成を示す図
【図３】本開示の実施の形態１に係る電力増幅回路の構成例を示す図
【図４】本開示の実施の形態１に係る出力回路コアの第１構成例を示す図
【図５】本開示の実施の形態１に係る出力回路コアの第２構成例を示す図
【図６】本開示の実施の形態１に係るｇｍ生成回路コアの第１構成例を示す図
【図７】本開示の実施の形態１に係るｇｍ生成回路コアの第２構成例を示す図
【図８】本開示の実施の形態１に係るｇｍ生成回路コアの第３構成例を示す図
【図９】本開示の実施の形態１に係るｇｍ生成回路コアの第４構成例を示す図
【図１０】本開示の実施の形態２に係る電力増幅回路の構成例を示す図
【図１１】本開示の実施の形態３に係る電力増幅回路の構成例を示す図
【発明を実施するための形態】
【００１１】
（本開示に至る経緯）
まず、本開示に至る経緯について説明する。本開示は、100GHzを超える周波数帯で動作する電力増幅回路に関する。
【００１２】
無線ICは、半導体を材料として製造され、製造方法の一つとしてCMOSプロセスがある。CMOSプロセスで製造されるトランジスタ（無線ＩＣ）は、他のプロセスで製造されるトランジスタと比較して無線周波性能が悪く、無線周波数において電力利得を得ることが難しい一方で、集積度が高く、小型化及び低コスト化に好適である。さらに、微細CMOSプロセスで製造されるトランジスタは、理論上100GHz超まで動作可能である。そのため、CMOSプロセスを用いて100GHz超で動作可能な無線ICの開発が期待されている。
【００１３】
100GHz超で動作可能な無線ICを開発するにあたり、無線ICの構成要素である電力増幅回路を設計するために微細CMOSプロセスを用いても、100GHz超での動作を実現するための設計マージンは小さい。よって、PVT（Process, Voltage, and Temperature）バラツキなどによる特性劣化の影響を受けても無線ICを安定的に動作させるために、電力増幅回路の高利得化技術の開発が求められている。
【００１４】
従来の電力増幅回路の構成を図１に示す。図１では、電力増幅回路は、入力トランジスタ１００１と、入力回路１００２と、出力回路１００３とを含む構成である。なお、図１では、一つの入力トランジスタ１００１に対して、入力回路１００２と出力回路１００３とがそれぞれ接続されたシングルエンド型の構成を示しているが、２つの入力トランジスタに対して入力回路及び出力回路をそれぞれ有する差動型の構成も存在する。差動型の電力増幅回路の場合、それぞれの入力トランジスタには極性の異なる信号が入力される。
【００１５】
図１では、入力回路１００２及び出力回路１００３にはそれぞれ負荷が接続され、入力回路１００２及び出力回路１００３の負荷に対して、共役整合がつり合っている場合、電力増幅回路の電力利得は、理論上、最大値である。理論上の最大電力利得は、最大有能利得（Maximum Available Gain: MAG）と呼ばれる。すなわち、電力増幅回路の設計では、MAGを向上させることが、設計マージンをつくる上で求められている。
【００１６】
一般的な電力増幅回路は、入力回路及び出力回路部において、パッシブ素子として、例えば、インダクタを用いて構成される。理想的なインダクタは、インダクタンスLという１つのパラメータを有している素子であるため、理想的なインダクタは電力損失を発生しない。しかしながら、実際のインダクタは、インダクタンスL以外のパラメータとして、直列寄生抵抗Rを有する。このため、インダクタは、電力損失を発生し、結果として、一般的な電力増幅回路は、MAGが低下する。
【００１７】
また、インダクタの性能はQ値という指標で表され、Q値はωL/Rによって定義される。このため、Q値は、直列寄生抵抗Rが小さいほど、高くなり、インダクタは、電力損失が小さくなる。100GHz超の周波数帯において用いられるトランジスタは、元々、低いMAGであるため、インダクタのQ値を高くすることが求められている。
【００１８】
Q値を向上させる電力増幅回路の構成の一例として、非特許文献１の構成を図２に示す。非特許文献１に開示された電力増幅回路は、差動型の電力増幅回路であり、２つの入力トランジスタ１１０１、１１０２と、入力回路１１０３と、出力回路１１０４とを含む構成である。また、出力回路１１０４は、インダクタ１１０５、１１０６と、キャパシタ１１０７、１１０８と、クロスカップル発振器型ｇｍ生成回路１１０９と、カスコードトランジスタ１１１０、１１１１とを含む構成である。
【００１９】
図２では、インダクタ１１０５、１１０６と、キャパシタ１１０７、１１０８と、クロスカップル発振器型ｇｍ生成回路１１０９とを含む構成に着目した場合、電力増幅回路は、クロスカップル型発振回路と同様の構成である。クロスカップル型発振回路の発振は、クロスカップル発振器型ｇｍ生成回路によるトランスコンダクタンス（gm）の働きによってインダクタの寄生抵抗を打ち消すことにより生じる。非特許文献１における電力増幅回路は、この現象を応用しており、クロスカップル発振器型ｇｍ生成回路１０９のgmによってインダクタ１１０５，１１０６の寄生抵抗の実効的な抵抗値を低下させることにより、インダクタ１１０５，１１０６のQ値を向上させている。非特許文献１におけるQ値を向上させる技術は「Q enhancement」と呼ばれ、パッシブ素子の性能改善のために広く使われている。
【００２０】
ところで、ｇｍ生成回路を構成するトランジスタの最大発振周波数（fmax）付近においてインダクタのQ値を改善するためには、トランジスタの入力と出力との位相差を適切な値にすることが求められる。なお、100GHz超の周波数帯では、トランジスタの最大発振周波数（fmax）の値によって、Q値改善のための適切な位相差は変化する。しかしながら、非特許文献１に開示されたクロスカップル発振器型ｇｍ生成回路の構成では、トランジスタの入力と出力との位相差について考慮されておらず、位相差を適切な値に設定することが困難であった。
【００２１】
このような事情に鑑み、本開示の一態様では、fmax付近の周波数でのQ enhancementを可能とするｇｍ生成回路の構成及びその構成を用いた電力増幅回路について説明する。
【００２２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。
【００２３】
（実施の形態１）
［電力増幅回路の構成］
図３は、実施の形態１に係る電力増幅回路１０９の構成例を示す図である。図３に示す電力増幅回路１０９は、Ｎ（Ｎは２以上の整数）個の電力増幅回路コア１０４−１〜１０４−Ｎと、リング発振器型ｇｍ生成回路１０８と、Ｎ個のインダクタ１０６−１〜１０６−Ｎとを具備する。
【００２４】
電力増幅回路コア１０４−１は、入力信号Vinの電力増幅を行う。具体的には、電力増幅回路コア１０４−１は、入力トランジスタ１０１−１と、入力トランジスタ１０１−１の入力端子に接続される入力回路１０２−１と、入力トランジスタ１０１−１の出力端子に接続される出力回路コア１０３−１とを含む構成である。
【００２５】
他の電力増幅回路コア１０４−２〜１０４−Ｎは、電力増幅回路コア１０４−１と同様の構成を有する（図示せず）。
【００２６】
また、実施の形態では、Ｎ個の電力増幅回路コア１０４−１〜１０４−Ｎは多段接続される。具体的には、１段目の電力増幅回路コア１０４−１の入力端子には入力信号Vinが入力され、ｘ段目（ｘ＝２〜Ｎ）の電力増幅回路コア１０４−ｘの入力端子には前段の電力増幅回路コア１０４−（ｘ−１）の出力が入力され、Ｎ段目の電力増幅回路コア１０４−Ｎの出力端子から、出力信号Voutが出力される。
【００２７】
インダクタ１０６−１〜１０６−Ｎの各々では、一方の端子が、対応する電力増幅回路コア１０４内の出力回路コア１０３に接続され、他方の端子が、電源VDDOSCの端子１０５（ｇｍ生成回路用電源端子）に接続されている。インダクタ１０６−１〜１０６−ＮのインダクタンスをそれぞれLg1、Lg2、…、LgNと表す。
【００２８】
リング発振器型ｇｍ生成回路１０８は、リング状に接続されたＮ段のｇｍ生成回路コア１０７−１〜１０７−Ｎで構成され、電力増幅回路コア１０４に接続されるインダクタ１０６の電力損失を補償するためのｇｍを生成する。具体的には、ｘ段目（ｘ＝１〜Ｎ）のｇｍ生成回路コア１０７−ｘの出力端子が（ｘ＋１）段目のｇｍ生成回路コア１０７−（ｘ＋１）の入力端子に接続され、Ｎ段目（つまり、ｘ＝Ｎ）のｇｍ生成回路コア１０７−Ｎの出力端子が１段目（ｘ＝１）のｇｍ生成回路コア１０７−１の入力端子に接続される。
【００２９】
また、ｇｍ生成回路コア１０７−１〜１０７−Ｎの各々は、対応するインダクタ１０６の出力回路コア１０３との接続側の端子に接続される。つまり、図３では、各ｇｍ生成回路コア１０７−ｘは、各ｇｍ生成回路コア１０７−ｘによって電力損失が補償される各インダクタ１０６−ｘと、各インダクタ１０６−ｘが接続された各電力増幅回路コア１０４−ｘとが接続される。
【００３０】
リング発振器型ｇｍ生成回路１０８は、ｇｍ生成回路コア１０７−１〜１０７−ＮによるＮ段のリング発振器の構成により、入力と出力との位相差をk×2π/N(kは整数)とすることができる。これにより、Ｎの値を調整することにより、対象のｇｍ生成回路コア１０７−ｘと、その後段のｇｍ生成回路コア１０７−（ｘ＋１）との間の位相差は、最大発振周波数（fmax）付近での適切なｇｍを生成するための最適な位相差となる。
【００３１】
このため、電力増幅回路１０９は、ｇｍ生成回路コア１０７の段数Ｎを調整して位相差を適切に設定することにより、fmax付近でのインダクタ１０６の寄生抵抗の実効的な抵抗値を低下させることができ、インダクタ１０６−ｘのQ値を向上できるので、fmax付近のQ enhancementが可能となる。
【００３２】
以上のように、実施の形態１に係る電力増幅回路１０９は、リング発振器型ｇｍ生成回路１０８によって、電力増幅回路コア１０４に接続されるインダクタ１０６の電力損失を補償する。これにより、リング発振器型ｇｍ生成回路１０８を構成するｇｍ生成回路コア１０７の段数Ｎの調整によって、ｇｍ生成回路コア１０７を構成するトランジスタの入力と出力との位相差を適切な値に設定することができる。よって、実施の形態１によれば、電力増幅回路１０９は、100GHz超の周波数帯でも、発振周波数に応じて適切な位相差を設定できるので、fmax付近でもインダクタ１０６のQ値を向上させ、MAGを向上できる。
【００３３】
次に、出力回路コア１０３の構成例について説明する。なお、以下では、一例として、電力増幅回路コア１０４−１内の出力回路コア１０３−１の構成について説明する。
【００３４】
［出力回路コアの第１構成例（図４）］
図４に示す出力回路コア１０３−１は、入力トランジスタ１０１−１（図３）のドレイン部に接続される出力回路網２０１（インピーダンスネットワーク）を含む構成である。出力回路網２０１は、例えば、パッシブ素子又はアクティブ素子の組み合わせで構成される。
【００３５】
また、出力回路網２０１の端子１１０−１（インダクタ接続端子）は、インダクタ１０６−１（図３）に接続される。これにより、電力増幅回路コア１０４−１にかかる電圧は、端子１１０−１から供給される。また、出力回路コア１０３−１において、端子１１１−１はオープンである。これにより、出力回路コア１０３−１に対する電源はｇｍ生成回路１０７と共通となり、出力回路コア１０３−１のチップ面積を小さくできる。
【００３６】
［出力回路コアの第２構成例（図５）］
図５に示す出力回路コア１０３−１は、トランジスタ３０１（カスコードトランジスタ）と、出力回路網３０２（インピーダンスネットワーク）とを含む構成である。トランジスタ３０１のソース部と、入力トランジスタ１０１−１（図３）のドレイン部とが接続され、トランジスタ３０１のドレイン部と出力回路網３０２とが接続される。
【００３７】
なお、入力トランジスタ１０１−１がnMOSである場合、トランジスタ３０１もnMOSである。出力回路網３０２は、パッシブ素子やアクティブ素子の組み合わせで構成される。また、出力回路網の端子１１１−１（電力増幅回路コア用電源端子）は電源VDDAMPに接続され、電力増幅回路コア１０４−１にかかる電圧は、端子１１１−１から供給される。
【００３８】
また、トランジスタ３０１のゲート部はインダクタ１０６−１（図３）に接続される。これにより、電力増幅回路コア１０４−１は、トランジスタ１０１−１以外に、トランジスタ３０１も電力増幅作用を有するため、MAGを向上できる。なお、電力増幅回路コア１０４−１に供給される電源は、インダクタ１０６−１に供給される電源と共通としてもよい。
【００３９】
以上、出力回路コア１０３の構成例について説明した。
【００４０】
次に、ｇｍ生成回路コア１０７の構成例について説明する。なお、以下では、一例として、ｇｍ生成回路コア１０７−１の構成について説明する。なお、後述する第１構成例〜第４構成例に係るｇｍ生成回路コア１０７−１の構成を示す図６〜図９において、同一構成には同一符号を付し、重複する説明を省略する。
【００４１】
［ｇｍ生成回路コアの第１構成例（図６）］
図６に示すｇｍ生成回路コア１０７−１は、トランジスタ４０１（ｇｍ生成トランジスタ）と、インピーダンス回路４０２と、キャパシタ４０３とを含む構成である。
【００４２】
インピーダンス回路４０２は、抵抗、インダクタ、又は伝送線路、もしくはそれらの組み合わせである。また、インピーダンス回路４０２及びキャパシタ４０３は、トランジスタ４０１のゲートに接続される。また、ｇｍ生成回路コア１０７−Ｎの出力は端子１１０−Ｎからｇｍ生成回路コア１０７−１に入力され、ｇｍ生成回路コア１０７−１の出力は端子１１０−１からｇｍ生成回路コア１０７−２に出力される。
【００４３】
また、ｇｍ生成回路コア１０７−１は、端子１１２−１（電流調整端子）から入力される第１の制御信号である信号Vb1の値によりトランジスタ４０１のゲート電位が設定され、トランジスタ４０１を流れる電流が制御される。第１構成例に係るｇｍ生成回路コア１０７−１は、トランジスタ４０１を流れる電流値によって、Q値を改善する周波数の制御が可能である。また、端子１１３−１（可変容量調整端子）はオープンである。
【００４４】
［ｇｍ生成回路コアの第２構成例（図７）］
図７に示すｇｍ生成回路コア１０７−１は、第１構成例の構成（図６）に、可変容量５０４が追加された構成である。
【００４５】
可変容量５０４は、トランジスタ４０１のドレインに接続される。また、可変容量５０４の容量値は、端子１１３−１（可変容量調整端子）から入力される第２の制御信号である信号Vt1の値により、制御される。端子１１３−１に入力される信号Vt1はアナログ値でもよく、デジタル値でもよい。
【００４６】
第２構成例に係るｇｍ生成回路コア１０７−１は、信号Vb1の値によるトランジスタ４０１を流れる電流値と、信号Vt1の値による可変容量５０４の容量値とによって、Q値を改善する周波数の制御が可能となり、第１構成例と比較して、調整可能な周波数範囲が広がる。
【００４７】
［ｇｍ生成回路コアの第３構成例（図８）］
図８に示すｇｍ生成回路コア１０７−１は、第２構成例の構成（図７）に、伝送線路６０５，６０６が追加された構成である。
【００４８】
伝送線路６０５（入力伝送線路）は、一方がトランジスタ４０１のゲートに接続され、他方がインピーダンス回路４０２に接続される。伝送線路６０６（出力伝送線路）は、一方がトランジスタ４０１のドレインに接続され、他方が端子１１０−１に接続される。
【００４９】
第３構成例に係るｇｍ生成回路コア１０７−１は、伝送線路６０５、６０６の長さを調整することにより、トランジスタ４０１の入力と出力との間の位相差、振幅差を設定する。これにより、第３構成例は、第２構成例と比較して、所定の周波数で最適な位相差、振幅差を作り出すことができるため、所定の周波数でのトランスコンダクタンスｇｍを向上できる。
【００５０】
［ｇｍ生成回路コアの第４構成例（図９）］
図９に示すｇｍ生成回路コア１０７−１は、第３構成例の構成（図７）における伝送線路６０５，６０６の代わりに、インダクタ７０５，７０６が設けられた構成である。
【００５１】
インダクタ７０５（入力インダクタ）は、一方がトランジスタ４０１のゲートに接続され、他方がインピーダンス回路４０２に接続される。インダクタ７０６（出力インダクタ）は、一方がトランジスタ４０１のドレインに接続され、他方が端子１１０−１に接続される。
【００５２】
第４構成例に係るｇｍ生成回路コア１０７−１は、インダクタ７０５、７０６のインダクタンスを調整することにより、トランジスタ４０１の入力と出力との間の位相差、振幅差を設定する。これにより、第４構成例は、第３構成例と同様、第２構成例と比較して所定の周波数で最適な位相差、振幅差を作り出すことができるため、所定の周波数でのトランスコンダクタンスｇｍを向上できる。
【００５３】
また、第４構成例では、インダクタ７０５，７０６は、第３構成例における伝送線路６０５，６０６と比較して小型で作成できるため、第３構成例と比較して、ｇｍ生成回路コア１０７−１を小型化できる。
【００５４】
以上、ｇｍ生成回路コア１０７の構成例について説明した。
【００５５】
（実施の形態２）
図１０は、実施の形態２に係る電力増幅回路の構成例を示す図である。なお、図１０において、実施の形態１（図３）と共通する構成には、図３と同一の符号を付しその説明を省略する。
【００５６】
なお、図１０では、簡略化のため、リング発振器型ｇｍ生成回路１０８において、ｇｍ生成回路コア１０７−１、端子１１２−１、１１３−１を含む構成を構成部１１４−１と表し、２段目以降についても同様に構成部１１４−２〜１１４−Ｎと表している。
【００５７】
実施の形態１（図３）に係る電力増幅回路１０９は、Ｎ個の電力増幅回路コア１０４−１〜１０４−Ｎが多段接続された構成であるのに対して、図１０では、Ｎ個の電力増幅回路コア１０４−１〜１０４−ＮのうちＸ個（Ｘは１以上Ｎ未満の整数）の電力増幅回路コア１０４が直列接続される。すなわち、Ｎ個の電力増幅回路コア１０４−１〜１０４−Ｎのうち、１つ以上の電力増幅回路コア１０４は直接接続されないため、実施の形態２に係る電力増幅回路８０９は、Ｍ個（Ｍは２以上Ｎ未満の整数）の電力増幅回路８０９−１〜８０９−Ｍを含む構成である。
【００５８】
例えば、電力増幅回路８０９−１は、Ｘ段接続された電力増幅器コア１０４−１〜１０４−Ｘと、電力増幅器コア１０４−１〜１０４−Ｘの各々に対応するｇｍ生成回路コア１０７−１〜１０７−Ｘと、電力増幅器コア１０４−１〜１０４−Ｘの各々に対応するインダクタ１０６−１〜１０６−Ｘと、を含む構成である。
【００５９】
また、電力増幅回路８０９−２は、１段の電力増幅器コア１０４−（Ｘ＋１）と、電力増幅器コア１０４−（Ｘ＋１）に対応するｇｍ生成回路コア１０７−（Ｘ＋１）と、インダクタ１０６−（Ｘ＋１）と、を含む構成である。
【００６０】
他の電力増幅回路８０９についても同様である。
【００６１】
以上より、実施の形態２によれば、Ｍ個（Ｍは２以上Ｎ未満の整数）の電力増幅回路８０９−１〜８０９−Ｍを構成することができる。例えば、Ｍ個の電力増幅回路８０９は、複数の異なる装置（例えば、送信機と受信器、複数の送信機、複数の受信機）に対する電力増幅回路として使用可能である。例えば、各装置が必要とする電力増幅回路コア１０４の接続数（段数）に応じて、電力増幅回路８０９の個数Ｍを設定すればよい。
【００６２】
また、図１０では、実施の形態１と同様、リング発振器型ｇｍ生成回路１０８において、各ｇｍ生成回路コア１０７−ｘ（ｘ＝１〜Ｎ）は、各ｇｍ生成回路コア１０７によって電力損失が補償される各インダクタ１０６−ｘと、各インダクタ１０６−ｘが接続された各電力増幅回路コア１０４−ｘと、が接続される。
【００６３】
よって、実施の形態１と同様に、各電力増幅回路８０９−１〜８０９−Ｍは、ｇｍ生成回路コア１０７−１〜１０７−ＮによるＮ段のリング発振器の構成により、入力と出力との位相差をk×2π/N(kは整数)とすることができる。これにより、Ｎの値を調整することにより、対象のｇｍ生成回路コア１０７−ｘと、その後段のｇｍ生成回路コア１０７−（ｘ＋１）との間の位相差は、最大発振周波数（fmax）付近での適切なｇｍを生成するための最適な位相差となる。各電力増幅回路８０９−１〜８０９−Ｍは、ｇｍ生成回路コア１０７の段数Ｎを調整して位相差を適切に設定することにより、インダクタ１０６−ｘのQ値を向上できるので、fmax付近のQ enhancementが可能となる。また、実施の形態２では、各電力増幅回路８０９−１〜８０９−Ｍは、１つのリング発振器型ｇｍ生成回路１０８を使用できる。
【００６４】
なお、図１０では、電力増幅回路コア１０４−１〜１０４−Ｎを使用する場合について説明したが、電力増幅回路８０９は、必要に応じて電力増幅回路コア１０４の一部をダミー回路（図示せず）と置き換えてもよい。つまり、Ｍ個の電力増幅回路８０９は、リング発振器型ｇｍ生成回路１０８による最適な位相差を維持し、不要な電力増幅回路コア１０４を省略することができるため、不必要な消費電力を削減できる。なお、他の実施の形態においても同様に、電力増幅回路コア１０４をダミー回路に置き換える構成を用いることができる。
【００６５】
（実施の形態３）
実施の形態３では、電力増幅回路のキャリブレーション方法について説明する。
【００６６】
図１１は、実施の形態３に係る電力増幅回路の構成例を示す図である。なお、図１１において、実施の形態１（図３）又は実施の形態２（図１０）と共通する構成には、図３及び図１０と同一の符号を付しその説明を省略する。
【００６７】
図１１では、電力増幅回路９０９は、実施の形態１（図３）の構成に対して、ＰＬＬ（Phase Locked Loop）９１４と、ロック検出回路（Lock Detector：ＬＤ）９１５と、電力検出回路（Power Detector：ＰＤ）９１８と、を追加した構成である。なお、電力増幅回路９０９は、実施の形態２（図１０）の構成に対して、ＰＬＬ９１４と、ロック検出回路９１５と、電力検出回路９１８と、を追加した構成でもよい（図示せず）。
【００６８】
ＰＬＬ９１４は、リング発振器型ｇｍ生成回路１０８の出力が入力され、リファレンス信号Vrefが端子９１７（リファレンス入力端子）を介して入力され、ロック検出回路９１５から端子９１６（ＰＰＬコントロール端子）を介してＣＮＴ信号（制御信号）が入力される。
【００６９】
ＰＬＬ９１４は、リファレンス信号Vref、リング発振器型ｇｍ生成回路１０８の出力、及び、ＣＮＴ信号に基づいて、制御信号Vb1〜VbN及び制御信号Vt1〜VtNを生成し、制御信号Vb1〜VbN及び制御信号Vt1〜VtNを用いて、リング発振器型ｇｍ生成回路１０８の発振周波数を制御する。
【００７０】
ＰＬＬ９１４は、リング発振器型ｇｍ生成回路１０８のｇｍ生成回路コア１０７−１〜１０７−Ｎに対して、端子１１２（電流調整端子）を介して信号Vb1〜VbN（以下、まとめて「Vb」と表す）の値を入力し、端子１１３（可変容量調整端子）を介して信号Vt1〜VtN（以下、まとめて「Vt」と表す）の値を入力する。
【００７１】
電力検出回路９１８は、リング発振器型ｇｍ生成回路１０８の発振周波数の電力（以下、発振電力と呼ぶ）を検出する。電力検出回路９１８は、リング発振器型ｇｍ生成回路１０８の発振電力の検出結果を示す信号を、端子９１９（電力検出結果出力端子）を介してロック検出回路９１５へ出力する。
【００７２】
ロック検出回路９１５は、電力検出回路９１８の検出結果が出力される端子９１９、及び、ｇｍ生成回路コア１０７の端子１１２（電流調整端子）が接続される。
【００７３】
ロック検出回路９１５は、リング発振器型ｇｍ生成回路１０８の発振周波数のロック状態を検出する。例えば、ロック検出回路９１５は、端子１１２を介して入力される制御信号Vbが一定の電位になった場合、発振周波数がロックされていると判断し、発振周波数がロックしていることを示すＣＮＴ信号をＰＬＬ９１４へ出力する。また、ロック検出回路９１５は、発振周波数がロックしていることを検出した後に、電力検出回路９１８から発振電力が検出されない旨の信号が入力された場合（つまり、発振が止まった場合）、発振が止まったことを示すＣＮＴ信号をＰＬＬ９１４へ出力する。
【００７４】
次に、実施の形態３に係るキャリブレーション方法について詳細に説明する。
【００７５】
なお、以下の説明では、リング発振器型ｇｍ生成回路１０８の各ｇｍ生成回路コア１０７は、図７〜図９に示す可変容量５０４を備える場合について説明する。
【００７６】
ＰＬＬ９１４は、リング発振器型ｇｍ生成回路１０８の発振周波数を分周する分周器を含む。ＰＬＬ９１４は、分周された周波数とリファレンス信号Vrefの周波数とを比較し、これらの周波数が一致するように、信号Vbの値又は信号Vtの値を調整する。
【００７７】
例えば、リファレンス信号Vrefの周波数fref、分周器の分周比n（nは正の整数）である場合、リング発振器型ｇｍ生成回路１０８の発振周波数は、（fref×n）である。なお、fref及びnのいずれか一方が可変、あるいは双方が可変である。つまり、fref又はnの値は、対象となる周波数（電力増幅回路９０９において電力利得を向上させたい周波数）に応じて設定されればよい。
【００７８】
まず、ＰＬＬ９１４は、第１の状態として、ｇｍ生成回路コア１０７内の可変容量５０４の容量値が最小となるように、信号Vtの値を設定し、端子１１３に信号Vtを入力する。
【００７９】
そして、ＰＬＬ９１４は、第１の状態に設定した後、端子１１２へ入力される信号Vbの値を調整することにより、リング発振器型ｇｍ生成回路１０８の発振周波数の制御を行う。すなわち、ＰＬＬ９１４は、リング発振器型ｇｍ生成回路１０８の発振周波数の値がfref×nとなるように、信号Vbの値を調整する。
【００８０】
そして、ロック検出回路９１５は、信号Vbの電位が一定になった場合、ＰＬＬ９１４がリング発振器型ｇｍ生成回路１０８の発振周波数をロックしたと判断し、発振周波数がロックされたことを示すＣＮＴ信号をＰＬＬ９１４に出力する。
【００８１】
次に、ＰＬＬ９１４は、ロックしたことを示すＣＮＴ信号が入力された場合、可変容量５０４の容量値が大きくなるように信号Vtの値を設定し、端子１１３に信号Vtを入力する。そして、ＰＬＬ９１４は、可変容量５０４の容量値を大きくした第２の状態で、端子１１２へ入力される信号Vbの値を調整することにより、リング発振器型ｇｍ生成回路１０８の発振周波数の制御を再び行う。
【００８２】
このように、可変容量５０４の容量値が大きくなるという条件でリング発振器型ｇｍ生成回路１０８の発振周波数の値がfref×nでロックされるためには、ＰＬＬ９１４は、ｇｍ生成回路コア１０７に流れる電流が小さくなるように、信号Vbの値を調整する。ｇｍ生成回路コア１０７に流れる電流が小さくなることで、ｇｍ生成回路コア１０７で生成されるｇｍは小さくなり、リング発振器型ｇｍ生成回路１０８は発振しにくくなる。
【００８３】
ＰＬＬ９１４及びロック検出回路９１５は、電力検出回路９１８が発振電力を検出できなくなるまで、上述した信号Vt及びVbの調整処理（ループ処理）を行う。
【００８４】
電力検出回路９１８は、発振電力を検出できない場合（例えば、リング発振器型ｇｍ生成回路１０８の出力電力が所定の閾値未満である場合）、端子９１９（電力検出結果出力端子）を介して、リング発振器型ｇｍ生成回路１０８の発振が止まったことを示す信号をロック検出回路９１５に出力する。
【００８５】
ロック検出回路９１５は、発振周波数のロックを検出した後に、リング発振器型ｇｍ生成回路１０８の発振が止まったことを示す信号を検出すると、リング発振器型ｇｍ生成回路１０８の発振が止まったと判断する。そして、ロック検出回路９１５は、ＣＮＴ信号を用いてＰＬＬ９１４の制御ループを停止し、信号Vbの値、及び、信号Vtの値を固定する。
【００８６】
以上のように、ＰＬＬ９１４は、まず、第１の状態として、ｇｍ生成回路コア１０７の可変容量５０４の容量値を最小にするために、端子１１３（可変容量調整端子）へ入力される制御信号Vtを制御する。ＰＬＬ９１４は、第１の状態に設定した後（可変容量５０４の容量値が最小となった後）、端子１１２（電流調整端子）へ入力される制御信号Vbを制御し、リング発振器型ｇｍ生成回路１０８に発振周波数の発振電力を出力させる。そして、ＰＬＬ９１４は、ロック検出回路９１５が発振周波数のロックを検出した場合（リング発振器型ｇｍ生成回路１０８が発振電力を出力した後）、ロック検出回路９１５で発振周波数のロックが再び検出されなくなるまで、可変容量５０４の容量値を大きくするために（第２の状態）、端子１１３に入力される制御信号Vtを再度制御する。
【００８７】
このようにして、ＰＬＬ９１４は、可変容量５０４の容量値が最小の第１の状態（つまり、ｇｍが最大の状態）から、可変容量５０４の容量値を段階的に大きくした第２の状態（つまり、ｇｍを段階的に小さくした状態）に変化させ、リング発振器型ｇｍ生成回路１０８の発振が止まるポイントを特定する。これにより、制御ループが停止された際の信号Vb及びVtの値は、リング発振器型ｇｍ生成回路１０８が発振していない状態においてインダクタ１０６のQ値が最大となる値になる。
【００８８】
よって、実施の形態３によれば、リング発振器型ｇｍ生成回路１０８に関するパラメータが、設計時と実際の駆動時との間でズレが生じ、インダクタ１０６のQ値が最適ではない状態でも、ＰＬＬ９１４は、パラメータを適切な値に調整することで、最適なQ値を得ることができ、電力増幅回路９０９のMAGを向上できる。
【００８９】
なお、実施の形態３において、可変容量５０４の初期値を最小にしても、電力検出回路９１８が発振周波数の電力を検出できない場合には、可変容量５０４の容量値を最小値から大きな値に変更してもよい。この動作により、電力増幅回路９０９は、電力検出回路９１８での誤検出を防ぐことができる。例えば、ｇｍの最大値は、信号Vbの最適値において得ることができる。
【００９０】
また、信号Vbの値が、信号Vbの最適値よりも電流が流れる電位になっているために、ｇｍが最大値でなく、リング発振器型ｇｍ生成回路１０８が発振しないという場合においても、可変容量５０４の容量値の変更の動作を加えることで、電力増幅回路９０９は、電力検出回路９１８での誤動作を防ぐことができる。
【００９１】
また、ＰＬＬ９１４は、調整初期段階では電流値を粗く減らし、リング発振器型ｇｍ生成回路１０８の発振が停止した後、電流値を細かく増す方法を用いてもよい。
【００９２】
すなわち、ＰＬＬ９１４は、まず、ｇｍ生成回路コア１０７の可変容量５０４の容量値を最大にするために、端子１１３（可変容量調整端子）へ入力される制御信号Vtを制御する。そして、ＰＬＬ９１４は、可変容量５０４の容量値が最大となった後、端子１１２（電流調整端子）へ入力される制御信号Vbを制御し、リング発振器型ｇｍ生成回路１０８に発振周波数の発振電力を出力させる。次に、ＰＬＬ９１４は、電力検出回路９１８で発振電力が検出された後（リング発振器型ｇｍ生成回路１０８が発振電力を出力した後）、可変容量５０４の容量値を、第１のステップ幅で小さくすることで、発振周波数をロックするために、端子１１３（可変容量調整端子）に入力される制御信号Vtを再度制御する。そして、ＰＬＬ９１４は、発振周波数がロックした後、可変容量５０４の容量値を、第１のステップ幅よりも細かい第２ステップ幅で大きくするために、端子１１３に入力される制御信号Vtを再度制御する。
【００９３】
こうすることで、図１１の電力増幅回路９０９は、ＰＬＬ９１４による制御ループ（Vb及びVtの調整）の収束速度を向上できる。なお、ＰＬＬ９１４は、調整初期段階では電流値を粗く増やし、リング発振器型ｇｍ生成回路１０８の発振を確認した後、電流値を細かく減らす方法を用いてもよい。
【００９４】
また、電力検出回路９１８は、複数ビットの分解能をもつADC（A/D Converter）を内蔵し、ADCによりリング発振器型ｇｍ生成回路１０８の出力の振幅の大きさを検出し、ｇｍ生成回路コア１０７のｇｍの大小を判定してもよい。
【００９５】
また、ロック検出回路９１５は、電流調整端子１１２−１を接続する代わりに、リファレンス入力端子９１７と、ＰＬＬ９１４内の分周後の周波数を出力する端子（図示せず）とを接続する構成にしてもよい。この場合、ロック検出回路９１５はリファレンスの周波数とＰＬＬ９１４内の分周後の周波数を比較する周波数比較器を有し、それぞれの周波数差がない場合をロック状態、周波数差がある場合をアンロック状態と判定する。例えば、周波数比較器はカウンタで構成され、リファレンス信号と分周信号とが、一定時間に閾値を超える回数をカウントすることで、それぞれの周波数を評価する。
【００９６】
以上、本開示の一態様に係る各実施の形態について説明した。
【００９７】
なお、インダクタ１０６−１〜１０６−ＮのインダクタンスLg1、Lg2、…、LgNは、全て同じ値でもよく、異なる値でもよく、可変でもよい。また、電力増幅回路コア１０４−１〜１０４−Ｎの各々を構成する入力トランジスタ１０１、入力回路１０２、出力回路コア１０３は全て同じ構成でもよく、異なる構成でもよい。また、リング発振器型ｇｍ生成回路１０８を構成するｇｍ生成回路コア１０７−１〜１０７−Ｎは全て同じ構成でもよく、異なる構成でもよい。例えば、電力増幅回路１０９の線形性を高めるためには、電力増幅回路コア１０４−１〜１０４−Ｎは、後段の電力増幅回路コア１０４ほど、トランジスタサイズが大きい入力トランジスタ１０１を用いることが望ましい。なお、電力増幅回路コア１０４−１〜１０４−Ｎは、入力トランジスタ１０１のトランジスタサイズが異なる場合、トランジスタの寄生素子のパラメータが異なるので、入力回路１０２、出力回路コア１０３、インダクタ１０６のサイズを調整する必要がある。
【００９８】
また、上記実施の形態では、１つの電力増幅回路コア１０４（又はダミー回路）に対して、１つのインダクタ１０６と、１つのｇｍ生成回路コア１０７とが接続される場合について説明した。つまり、電力増幅回路コア１０４、インダクタ１０６及びｇｍ生成回路コア１０７がそれぞれＮ個備える構成について説明した。しかし、本開示の一態様はこれに限定されず、例えば、電力増幅回路コア１０４はＮ個未満であってもよい。この場合でも、Ｎ段のｇｍ生成回路コア１０７によって、無線周波数帯におけるQ値を向上させ、MAGを向上することができる。
【００９９】
本開示の電力増幅回路は、入力信号の電力増幅を行うＮ（Ｎは２以上の整数）個の電力増幅回路コアと、前記Ｎ個の電力増幅回路コアに接続されるＮ個のインダクタと、前記Ｎ個のインダクタの電力損失を補償するためのトランスコンダクタンス（ｇｍ）を生成するリング発振器型ｇｍ生成回路と、を具備する。
【０１００】
本開示の電力増幅回路において、前記リング発振器型ｇｍ生成回路では、Ｎ（Ｎは２以上の整数）個のｇｍ生成回路コアがリング状に接続され、前記各ｇｍ生成回路コアには、前記各インダクタと、前記各電力増幅回路コアとが接続され、前記Ｎ個の電力増幅回路コアは、直列接続される。
【０１０１】
本開示の電力増幅回路において、前記リング発振器型ｇｍ生成回路では、Ｎ（Ｎは２以上の整数）個のｇｍ生成回路コアがリング状に接続され、前記各ｇｍ生成回路コアには、前記各インダクタと、前記各電力増幅回路コアとが接続され、前記Ｎ個の電力増幅回路コアのうち、Ｘ個（Ｘは１以上Ｎ未満の整数）の電力増幅回路コアは、直列接続される。
【０１０２】
本開示の電力増幅回路において、前記Ｎ個の電力増幅回路コアのうち、１つ以上の電力増幅回路コアはダミー回路である。
【０１０３】
本開示の電力増幅回路において、前記リング発振器型ｇｍ生成回路では、Ｎ（Ｎは２以上の整数）個のｇｍ生成回路コアがリング状に接続され、前記各ｇｍ生成回路コアは、前記各ｇｍ生成回路コアを流れる電流を制御するための第１の制御信号が入力される電流調整端子、及び、前記各ｇｍ生成回路コアに含まれる可変容量の容量値を制御するための第２の制御信号が入力される可変容量調整端子を有する。
【０１０４】
本開示の電力増幅回路において、前記第１の制御信号及び前記第２の制御信号を用いて、前記リング発振器型ｇｍ生成回路の発振周波数を制御するＰＬＬと、前記リング発振器型ｇｍ生成回路の前記発振周波数のロック状態を検出するロック検出回路と、前記リング発振器型ｇｍ生成回路の発振周波数の発振電力を検出する電力検出回路と、をさらに具備する。
【０１０５】
本開示の電力増幅回路において、前記ＰＬＬは、前記可変容量の容量値を最小にするために、前記第２の制御信号を制御し、前記可変容量の容量値が最小となった後、前記第１の制御信号を制御し、前記リング発振器型ｇｍ生成回路に前記発振周波数の発信電力を出力させ、前記リング発振器型ｇｍ生成回路が前記発振周波数の発信電力を出力した後、前記可変容量の容量値を大きくするために、前記第２の制御信号を再度制御する。
【０１０６】
本開示の電力増幅回路において、前記ＰＬＬは、前記可変容量の容量値を最大にするために、前記第２の制御信号を制御し、前記可変容量の容量値が最大となった後、前記第１の制御信号を制御し、前記リング発振器型ｇｍ生成回路に前記発振周波数の発振電力を出力させ、前記リング発振器型ｇｍ生成回路が前記発振周波数の発振電力を出力した後、前記可変容量の容量値を、第１のステップ幅で小さくすることで、前記発振周波数をロックするために、前記第２の制御信号を再度制御し、前記発振周波数がロックした後、前記可変容量の容量値を、前記第１のステップ幅よりも細かい第２ステップ幅で大きくするために、前記第２の制御信号を再度制御する。
【０１０７】
以上、図面を参照しながら各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
【０１０８】
上記各実施形態では、本開示はハードウェアを用いて構成する例にとって説明したが、本開示はハードウェアとの連携においてソフトウェアでも実現することも可能である。
【０１０９】
また、上記各実施形態の説明に用いた各機能ブロックは、典型的には、入力端子および出力端子を有する集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部または全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０１１０】
また、集積回路化の手法はＬＳＩに限るものではなく、専用回路または汎用プロセッサを用いて実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）、ＬＳＩ内部の回路セルの接続又は設定を再構成可能なリコンフィギュラブル  プロセッサ（Reconfigurable Processor）を利用してもよい。
【０１１１】
さらには、半導体技術の進歩又は派生する別技術により,ＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックを集積化してもよい。バイオ技術の適用等が可能性としてありえる。
【産業上の利用可能性】
【０１１２】
本開示の一態様は、100GHz超の周波数帯で動作するレーダ装置や通信装置に用いるのに好適である。
【符号の説明】
【０１１３】
１０１  入力トランジスタ
１０２  入力回路
１０３  出力回路コア
１０４  電力増幅回路コア
１０６、７０５，７０６  インダクタ
１０７  ｇｍ生成回路コア
１０８  リング発振器型ｇｍ生成回路
１０９，８０９，９０９  電力増幅回路
２０１，３０２  出力回路網
３０１，４０１  トランジスタ
４０２  インピーダンス回路
４０３  キャパシタ
５０４  可変容量
６０５，６０６  伝送線路
９１４  ＰＬＬ
９１５  ロック検出回路
９１８  電力検出回路
【図１】
2017135629.tif 000003
【図２】
2017135629.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2017135629.tif 000011
【図１０】
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【図１１】
2017135629.tif 000013