(57)【要約】【課題】  情報処理装置、情報処理方法およびプログラムを提供すること。【解決手段】本発明の情報処理装置１００は、プログラミングにより再構成が可能な画像処理部１０６と、画像処理部１０６にプログラミングにより構成された回路を検査するため、少なくとも回路の複製である複製回路と、回路および複製回路の両出力を比較する比較器とを含む検査回路を、画像理部１０６の修正可能に用意された領域の部分構成により構成させるとともに検査対象の回路を変更するＦＰＧＡ制御部１０７とを含んでいる。【選択図】  図１
2017120966.tif 000002
【特許請求の範囲】
【請求項１】
プログラミングにより再構成が可能な素子と、
前記素子にプログラミングにより構成された回路を検査するため、少なくとも前記回路の複製である複製回路と、前記回路および前記複製回路の両出力を比較する比較器とを含む検査回路を、前記素子の再構成が可能に用意された領域の部分構成により構成させる手段と、
検査対象の前記回路を変更する手段と
を含む、情報処理装置。
【請求項２】
さらに前記検査回路を構成する時間を可変とする手段を含む、請求項１に記載の情報処理装置。
【請求項３】
前記検査回路は、前記回路の出力と、前記複製回路の出力とを比較し、両出力の一致または不一致に応じて前記回路の故障を判断する、請求項１または２に記載の情報処理装置。
【請求項４】
さらに前記検査回路を構成するタイミングを制御する手段を含む、請求項１〜３のいずれか１項に記載の情報処理装置。
【請求項５】
さらに前記素子に前記検査回路を構成させる処理を開始する時刻を決定する手段を含む、請求項１〜４のいずれか１項に記載の情報処理装置。
【請求項６】
プログラミングにより再構成が可能な素子にプログラミングにより複数の回路を構成するステップと、
第１回路の複製である第１複製回路と、前記第１回路および前記第１複製回路の両出力を比較する第１比較器とを含む第１検査回路を前記素子の構成可能に用意された領域を部分構成することにより構成させるステップと、
前記素子に複数の回路が存在する場合、再構成の対象である前記第１回路を第２回路に変更するステップと、
前記第２回路の複製として第２複製回路と、前記第２回路および前記第２複製回路の両出力を比較する第２比較器とを含む第２検査回路を前記素子の構成可能に用意された領域を部分構成するステップと
を含む情報処理方法。
【請求項７】
前記素子は、Ｎ（Ｎは、自然数である。）の回路を含み、さらに、
Ｎ以下のＭ番目（Ｍは、Ｎ以下の自然数である。）の第Ｍ回路の出力と、第Ｍ複製回路の出力とを比較し、両出力の一致または不一致に応じて前記第Ｍ回路の故障を判断するステップと、
前記第Ｍ回路の故障を判断した後、（Ｍ＋１）番目の回路の複製である第（Ｍ＋１）複製回路および第（Ｍ＋１）比較器を部分構成により構成するステップを含む、請求項６に記載の情報処理方法。
【請求項８】
情報処理装置を、請求項１〜請求項５のいずれか１項に記載の手段として機能させるための、情報処理装置実行可能なプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、情報処理方法およびプログラムに関する。
【背景技術】
【０００２】
プログラミングにより再構成が可能な素子であるＦＰＧＡ(Field Programmable Gate Array)を使用したデバイスは、画像処理装置をはじめ、多くの装置に使用されてきている。ＦＰＧＡデバイスの再構成には、全体を再構成する方法と、デバイスの一部分だけを再構成するパーシャルリコンフィグという方法があり、両方でＦＰＧＡの構成を変更することが可能である。
【０００３】
また、画像処理装置を含む多くの装置では、信頼性の要求が高くなり、故障を検出する仕組みが必要になって来ている。例えば車載カメラを用いた自動ブレーキシステムでは、デバイス故障による誤ったブレーキ動作は、事故につながる虞があることから避けなければならない。
【０００４】
このため、デバイス内部の回路を２重化して故障の検出を行い、デバイスの一部が故障しても故障していない方の回路を利用して信頼性を高める技術なども既に知られている。また故障を検出するために、故障検出用の回路を別途備える技術も既に知られている。
【０００５】
従来からＦＰＧＡの構成の不具合に対処する技術としては、例えば、特開２０１２−２０４８９８号公報（特許文献１）および特開２０１３−０９８９３０号公報（特許文献２）に開示される技術を挙げることができる。特許文献１には、回路ブロック初期構成手段で構成したそれぞれの回路ブロックが運用中に、これらの動作を監視して不具合の生じた論理部を含む回路ブロックを検出する回路ブロック監視手段を構成する。そして、特許文献１では、ＦＰＧＡの未使用分を最適化することにより新しい構成を生成し、当該新しい構成を使用して処理をタイムラグ無しに継続させる点を開示している。
【０００６】
特許文献２には、ＦＰＧＡ内部回路を動的に書き換えた後の制御に待ち時間を発生させないＦＰＧＡ内部回路変更方法および画像形成装置を提供する。
【０００７】
しかし、従来のようなデバイス内部の回路を２重化する方法は、回路規模が２倍になってしまい、ＦＰＧＡの利用性を制限し、また製造コストが増大してしまうというという問題があった。また故障検査回路は、実際の回路と異なるため、実使用での故障を完全には検出できないこと、実使用では問題とならない故障までも検出してしまうということ、動作中にリアルタイムに故障を検出することが出来ないという問題も有った。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、構成可能なＦＰＧＡを、ＦＰＧＡの部分構成であるパーシャルリコンフィグにより、効率的に検査することを可能とする、情報処理装置、情報処理方法およびプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
すなわち本発明によれば、
プログラミングにより再構成が可能な素子と、
前記素子にプログラミングにより構成された回路を検査するため、少なくとも前記回路の複製である複製回路と、前記回路および前記複製回路の両出力を比較する比較器とを含む検査回路を、前記素子の修正可能に用意された領域の部分構成により構成させる手段と、
検査対象の前記回路を変更する手段と
を含む、情報処理装置が提供される。
【発明の効果】
【００１０】
本発明によれば、再構成可能なＦＰＧＡを、ＦＰＧＡの部分構成であるパーシャルリコンフィグにより、効率的に検査することを可能とする、情報処理装置、情報処理方法およびプログラムが提供できる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の情報処理装置１００のハードウェアブロックを示す図。
【図２】本実施形態における画像処理部１０６の構成変更の実施形態２００を説明する概念図。
【図３】本実施形態の故障検出方法を、コンフィグ情報を使用して構成される検査回路３１０を使用して説明した図。
【図４】本実施形態の画像処理部１０６を構成するＦＰＧＡの物理領域を、機能のために割り当てる領域として示した図。
【図５】本実施形態のＦＰＧＡ制御部１０７の機能ブロック５００を示す図。
【図６】本実施携帯のＦＰＧＡ制御部１０７の他の実施形態を示す図。
【図７】本実施形態の情報処理方法のフローチャート。
【図８】本実施形態のタイミング制御部５０１、６０１による検査タイミングチャート。
【図９】本実施形態の第３の実施形態のＦＰＧＡ制御部１０７の機能ブロック９００を示す図。
【図１０】図９に示した実施形態でのタイミング制御部５０１、６０１による他の実施形態の検査タイミングチャート。
【図１１】本実施形態のＦＰＧＡ制御部１０７の第３の実施形態を示す図。
【図１２】図１１に示した第３の実施形態においてタイミング制御部５０１、６０１による検査タイミングチャート１２００を示す図。
【図１３】本実施形態の画像処理部１０６の第２の実施形態および第３の実施形態の構成を示す図。
【発明を実施するための形態】
【００１２】
以下、本発明について実施形態を以て説明するが、本発明は後述する実施形態に限定されるものではない。図１は、本実施形態の情報処理装置１００のハードウェアブロックを示す。情報処理装置１００は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３とを含んでいる、ＣＰＵ１０１は、情報処理装置１００全体の制御を行う。ＲＯＭ１０２は、情報処理装置１００の動作に必要なファームウェア、データなどを格納しており、情報処理装置１００の起動処理、初期検査などを可能とし、さらに、ＣＰＵ１０１の動作に要求される情報を提供する。
【００１３】
情報処理装置１００は、説明する実施形態では画像処理装置として実装されており、さらに画像入力部１０４、画像出力部１０５、および画像処理部１０６を含んでいる。画像入力部１０４は、画像情報をデジタル化して入力する機能手段である。画像入力部１０４は、例えばスキャナとして実装することができ、ＰＣＩ、ＰＣＩＥｘｐｒｅｓｓといった適切なバス１０９を介して相互接続することができる。また画像入力部１０４は、適切なバス１０９を介して接続された、外部記憶装置（図示せず）とすることができ、例えばハードディスクに格納された画像情報を読み出す機能に置換することもできる。
【００１４】
画像出力部１０５は、情報処理装置１００が処理した画像を情報処理装置１００の外部に出力する機能手段である。画像出力部１０５は、説明する実施形態であり画像処理装置では、例えば電子写真方式、インク吐出方式、感熱プリント方式のプリンタエンジンとして実装することができる。他の実施形態では、処理後の画像情報を例えば情報処理装置１００の外部に出力するインタフェース、ネットワーク・インタフェースカードなどに置換することができる。
【００１５】
また、画像処理部１０６は、画像入力部１０４が取得した画像情報に対して各種の処理を適用し、画像出力部１０５がその処理結果を取得できるようにする機能手段である。例えば、画像出力部１０５は、処理した画像情報を、ＲＡＭ１０３または画像専用の画像ＲＡＭ（図示せず）に、画像出力部１０５がアクセス可能な形式で格納する機能を有する。本実施形態では、画像処理部１０６を、プログラミングにより再構成が可能な素子であるＦＰＧＡ(Field Programmable Gate Array)として実装することができる。画像処理部１０６の構成についてはより詳細に後述する。
【００１６】
情報処理装置１００は、さらにＦＰＧＡ制御部１０７および記憶部１０８を含むことができる。ＦＰＧＡ制御部１０７は、本実施形態において画像処理部１０６の回路を構成する手段として機能し、ＨＤＬ（Hardware Description Language)で記述されたハードウェア構成から生成されたバイナリデータ（以下、コンフィグ情報として参照する。）を、記憶部１０８から読み出して、画像処理部１０６に渡し、画像処理部１０６の構成を修正することを可能とする。記憶部１０８は、ＦＰＧＡ制御部１０７が画像処理部１０６修正を可能とするコンフィグ情報を格納し、ＦＰＧＡ制御部１０７の要求に応じてコンフィグ情報をＦＰＧＡ制御部１０７に渡し、画像処理部１０６を構成するＦＰＧＡのコンフィグレーションを修正させている。
【００１７】
なお、ＦＰＧＡ制御部１０７は、画像処理部１０６の構成を修正するためのプログラムを実装するＡＳＩＣまたはプログラマブル・ロジック・デバイス（ＰＬＤ）として実装することができる。以上の各ハードウェア機能部は、システムバスや周辺バスを含むバス１０９を介して相互接続されており、情報処理装置１００の機能を提供する。
【００１８】
図２は、本実施形態における画像処理部１０６の構成変更の実施形態２００を説明する概念図である。本実施形態では、画像処理部１０６を構成するＦＰＧＡの構成を、画像処理部１０６の故障を検査するため修正する。図２に示すのは、ＦＰＧＡセル２０４の基本構成およびＦＰＧＡセル２０４の出力を、正常状態（ａ）および故障状態（ｂ）として示したものである。
【００１９】
図２（ａ）は、ＦＰＧＡが正常な状態を説明する図である。ＦＰＧＡセル２０４は、概略的には、ＬＵＴ２０１およびフリップフロップ（ＦＦ）２０２を含んで構成される。ＬＵＴ２０１は、入力１〜入力４の入力を処理して、それぞれの入力に応じて出力を生成し、ＦＦ２０２に入力する。ＦＦ２０２は、クロック２０３に同期して、ＦＦ２０２の出力を反転させ、入力１〜入力４に対応する出力を生成する。
【００２０】
図２（ａ）に示す正常状態でのＬＵＴ２０１の出力を、論理テーブル２１０として示す。説明する実施形態では、ＬＵＴ２０１は、ＡＮＤ回路を構成するようにプログラミングされたものとする。したがって、入力１〜入力４の全部がハイにアサートされている場合に出力は、ハイにアサートされるのが正常状態である。
【００２１】
図２（ｂ）は、入力１を処理するＬＵＴ２０１のポートが故障した場合を例にとり、以下これを故障（１）として説明する。入力１を処理するＦＰＧＡセル２０４が故障すると、入力１の値は、本来ローにアサートされるところ、論理テーブル２２０に示されるようにハイにアサートされている。この結果、出力側では、正常な場合にはローにアサートされるべき出力値２２２が、ハイにアサートされ、誤出力を生成する。この結果、画像処理は、正常に実行されず、出力結果が画像処理の結果を正常に反映したものとはならなくなる。
【００２２】
他の故障の態様も想定できる。例えばＬＵＴ２０１の出力が断線、ショートなどにより故障すると、ＦＦ２０２への入力がＬＵＴ２０１による処理結果を正確に反映することなく、故障の態様に応じて、ハイ、ローのいずれかに固定される。その結果、次のクロックサイクルでＦＦがその状態を変化させた場合、以後は、出力値がハイ、またはローのいずれかに固定されてしまい、正確な出力値を生成しなくなる。この場合、図２（ｂ）の論理テーブル２２０によると、出力は、故障発生後、ハイ、またはローのいずれかに固定される。
【００２３】
本実施形態は、図２に示したＦＰＧＡを含む画像処理部１０６の故障をリアルタイムに、かつ詳細の回路構成の消費を以て検出することで、情報処理装置１００の誤出力を最小化することを可能とする。さらに他の実施形態では、画像処理部１０６の故障をリアルタイムで検出することを可能とする。以下、本実施形態の具体的な構成を説明する。
【００２４】
図３は、本実施形態の故障検出方法を、コンフィグ情報を使用して構成される検査回路３１０を使用して説明した図である。図３に示した例示的な画像処理部１０６は、回路１、回路２、回路３、回路４を具備するように、プログラミングされて構成されている。ここで、素子は、Ｎ（Ｎは、自然数である。）の回路を含むことができ、Ｎ以下のＭ番目（Ｍは、Ｎ以下の自然数である。）の回路を、一般に第Ｍ回路として参照する。
【００２５】
また、本実施形態では、画像処理部１０６の故障を検出する検査回路３１０が、コンフィグ情報を使用してＦＰＧＡ制御部１０７により構成される。検査回路３１０は図３（ａ）に示した実施形態では、複製回路１（第１複製回路に相当する。）および比較器（第１比較器に相当する）。を含むように構成される。複製回路１は、回路１と同一の機能構成を有するレプリカ回路を、部分構成、すなわちパーシャルリコンフィグレーションによって構成したものである。
【００２６】
ここで、同様に第Ｍ回路の出力と、第Ｍ複製回路の出力とを比較し、両出力の一致または不一致を比較する比較器を、一般に第Ｍ比較器として参照する。また、第Ｍ複製回路と第Ｍ比較器とを含む検査回路を、一般に第Ｍ検査回路として参照する。
【００２７】
ここで、検査回路３１０の基本的な機能を説明する。本実施形態で第１回路に相当する回路１には、例えば画像入力部１０４が取得した画像情報が入力される。同様に本実施形態で第１検査回路に相当する検査回路３１０にも同一の入力が行われる。回路１(第１回路に相当する。）は、その処理結果を回路２（第２回路）に渡す。一方、検査回路３１０も複製回路１を含んで構成されるので、画像処理部１０６の回路１と同一の処理を実行する。故障が発生していない状態では、画像処理部１０６の回路１と、検査回路３１０の複製回路１とは、同一の出力を生成する。両方の出力は、検査回路３１０の比較器に入力される。比較器３１０ｂは、両方の出力を比較し、両出力の結果が同一の場合、回路１が正常であることを示す信号を、故障情報（正常）として生成する。
【００２８】
一方、画像処理部１０６の回路１が故障している場合、画像処理部１０６の回路１は、検査回路３１０の複製回路１の出力とは異なる。両出力は、同様に比較器３１０ｂに出力される。比較器３１０ｂは、両方の出力を比較し、両出力の結果が同一でない場合、回路１が故障であることを示す信号を、故障情報（異常）として生成する。
【００２９】
本実施形態では、画像処理部１０６の回路１の検査が終了すると、連続して回路２(第２回路に相当する。）の検査を続行する。その際には、ＦＰＧＡ制御部１０７は、検査対象である回路２のレプリカである複製回路２（第２複製回路に相当する。）と、比較器３２０ｂ（第２比較器に相当する。）とを含む検査回路３２０（第２検査回路に相当する。）を、コンフィグ情報に従って構成する。検査回路３２０の基本的処理は、図３（ａ）で説明したと同様なので詳細な説明を省略する。
【００３０】
画像処理部１０６の回路２の検査が終了すると、ＦＰＧＡ制御部１０７は、図３（ｃ）、図３（ｄ）に示すように、連続してＮ個の回路の最後まで検査対象の第Ｍ回路に相当する回路３(第３回路に相当する。）または第（Ｍ＋１）回路に相当する回路４（第４回路に相当する。）を含む検査回路３３０、３４０（それぞれ第３検査回路および第４検査回路に相当する。）を構成し、検査を行う。さらに、ＦＰＧＡ制御部１０７は、回路４（本実施形態では、Ｎ＝４である。）までの検査を行った後、巡回的に検査を反復する。
【００３１】
以上のように、本実施形態においては、画像処理部１０６のリアルタイムの検査を可能とする。さらに、図３を参照して明らかなように、検査回路３１０〜３４０は、対象回路の検査時に生成され、全部の回路１〜回路４に対応するようにして構成されることはない。
【００３２】
このことは、本実施形態によれば、リアルタイムの画像処理部１０６の検査を可能とするとともに、画像処理部１０６を構成するＦＰＧＡが、その検査のために確保しなければならないＦＰＧＡセル容量を著しく削減することが可能となる。例えば、図３に示した例示的なＮ＝４の実施形態では、検査のために確保するべき容量は、全部を検査するために予め回路１〜回路４を冗長構成させる場合に比較して１／４とすることができる。また一般に画像処理部１０６が、Ｎ個（Ｎは、自然数である。）の回路から構成される本実施形態では、検査のために確保するべき容量を、１／Ｎとすることが可能となる。
【００３３】
図４は、本実施形態の画像処理部１０６を構成するＦＰＧＡの物理領域を、機能のために割り当てる領域として示した図である。図４（ａ）が従来方式で、ＦＰＧＡの検査を行うために、ＦＰＧＡのコンフィギュレーションを冗長的に構成する場合の、ＦＰＧＡ物理領域のアロケーションを示す。図４（ｂ）が本実施形態に従い、検査のために必要な検査回路を、処理シーケンスに従って順次的に構成する実施形態の場合に、部分的に構成可能なＦＰＧＡ物理領域のアロケーションを示す。
【００３４】
図４に示されるように、従来方式では、ＦＰＧＡが本来の処理に使用するべき領域が、検査回路を構成するための領域とほぼ同一の容量でアロケーションされる。一方、本実施形態では、検査回路を構成するために割り当てなければならない領域は、ＦＰＧＡが提供するべき回路数をＮとして、従来技術の１／Ｎ程度に削減できることがわかる。
【００３５】
このことは、同一の機能を提供するためには、より回路規模の小さなＦＰＧＡを使用することが可能となることを示す。他の観点からいえば、同一の回路規模のＦＰＧＡをより高機能化して使用することができることを示すものである。以上の通り、本実施形態では、ＦＰＧＡのリアルタイム検査を可能としつつ、機能およびコストの両面においてＦＰＧＡのより効率的な使用を可能とすることができる。
【００３６】
図５は、本実施形態のＦＰＧＡ制御部１０７の機能ブロック５００を示す。なお、説明の便宜上、コンフィグ情報を格納するＳＲＡＭ、ＥＥＰＲＯＭ（登録商標）、ＮＶＲＡＭ、ＲＯＭなどの記憶部５０５を併せて記載する。ただし、記憶部５０５の機能は、ＦＰＧＡのモジュールとして、ＦＰＧＡに一体として構成しても良い。
【００３７】
ＦＰＧＡ制御部１０７は、その機能ブロックとしてタイミング制御部５０１と、回路決定部５０２とを含んでいる。タイミング制御部は、検査回路の構成、検査および後続する検査回路の生成などの処理を管理する機能を提供する。回路決定部５０２は、検査を行うべき回路を決定し、回路変更部５０３に対して回路の変更を指示する。
【００３８】
さらにＦＰＧＡ制御部１０７は、その機能ブロックとして、回路変更部５０３と、結果監視部５０４とを含む。回路変更部５０３は、当該検査回路を構成するコンフィグ情報を記憶部５０５から読み出し、画像処理部１０６を構成するＦＰＧＡに適切なクロックサイクルで対応するコンフィグ情報を提供する。ＦＰＧＡは、回路変更部５０３からのコンフィグ情報を使用してそのコンフィギュレーションを変更する。結果監視部５０４は、構成された検査回路からの故障情報を受領し、検査対象の回路が正常状態か故障状態かを判断し、状態に応じた処理をＣＰＵ１０１に促す機能を提供する。
【００３９】
図６は、本実施携帯のＦＰＧＡ制御部１０７の他の実施形態を示す。図６に示すＦＰＧＡ制御部１０７は、時刻決定部６０６を備えている点が相違し、他のタイミング制御部６０１〜結果監視部６０４の機能および構成は同様とされている。図６に示した実施形態の時刻決定部６０６は、タイマを含んで構成することができ、検査を開始する時刻を決定し、検査を開始する時刻が到来すると、タイミング制御部６０１を呼び出して本実施形態の検査を開始させる。
【００４０】
図６の実施形態によると、情報処理装置１００は、定期的に画像処理部１０６の機能検査を行うことが可能となり、より適時的にＦＰＧＡの故障を検出することが可能となる。なお、時刻の決定の仕方は種々想定でき、例えば、一定の時間間隔とすることもできるし、ユーザが情報処理装置１００を使用しない時刻を予め設定し、日単位、週単位、月単位として決定することができる。
【００４１】
図７は、本実施形態の情報処理方法のフローチャートである。なお、図７は、本実施形態の特定の回路に対する検査処理を記載するものであり、図７の処理は、検査が必要とされるＦＰＧＡ内の回路全部に対して繰り返される。図７の処理は、ステップＳ７００から開始し、ステップＳ７０１で故障検査対象回路を決定する。
【００４２】
ステップＳ７０２では、コンフィグ情報を読み出して、画像処理部１０６に送付し、検査対象の回路を含む検査回路を構成するように回路リコンフィグを実行する。ステップＳ７０２が完了した段階で、検査回路が構成される。ステップＳ７０３では、情報処理装置１００の画像処理の開始と同期して、故障検出処理を開始する。他の実施形態では、情報処理装置１００の画像処理とは非同期に、検査用画像を生成しておき、当該検査用画像を読み込ませることにより、検査を開始する。
【００４３】
ステップＳ７０４で故障を検出した場合（ｙｅｓ）、検査回路が故障情報を発行して結果監視部５０４、６０４に通知を行う。通知を受けた結果監視部５０４、６０４は、ＣＰＵ１０１に通知して対応処理を実行させる。一方、ステップＳ７０４で故障が検出されない場合（ｎｏ）、処理をステップＳ７０１に戻して処理を開始させる。その後、検査対象の回路の全部の検査が終了した時点で検査処理を終了する。
【００４４】
図８は、本実施形態のタイミング制御部５０１、６０１による検査タイミングチャート８００を示す。まず、情報処理装置１００がその通常動作を開始する。タイミング（ａ）は、回路１を検査するためのリコンフィグ期間を示す。説明する実施形態では、巡回的に画像処理部１０６が処理を行っている期間にわたり検査するものとする。タイミング（ａ）のリコンフィグ期間の終了に同期して、検査回路１が構成され、タイミング（ｂ）で、回路１の検査が実行される。
【００４５】
タイミング（ｂ）における回路１の検査終了に同期して、タイミング（ｃ）で回路２の検査を行うための検査回路２のリコンフィグ期間が開始する。タイミング（ｄ）では、リコンフィグ期間の終了に同期して回路２の検査が実行される。タイミング（ｄ）で回路２の検査が終了すると、タイミング（ｅ）で回路３を検査するための検査回路３のリコンフィグ期間が開始し、タイミング（ｆ）ではリコンフィグ期間の終了に同期して回路３の検査が実行される。
【００４６】
その後、タイミング（ｇ）および（ｈ）で回路４の検査が行われ、回路４の検査の終了に同期して巡回的に回路１の検査のためのリコンフィグ期間が、タイミング（ａ）で開始される。図８の実施形態では、情報処理装置１００の通常動作が継続している期間、巡回的に回路１〜回路４の検査が反復される。通常期間において、検査のために割り当てられるＦＰＧＡの領域は、検査回路１つ分であり、ＦＰＧＡの容量を効率的に使用することが可能とされている。
【００４７】
図９は、本実施形態の第３の実施形態のＦＰＧＡ制御部１０７の機能ブロック９００を示す。図９に示した機能ブロック９００は、検査時間変更部９０７が追加されており、その他回路決定部９０２〜結果監視部９０４の機能は第１の実施形態および第２の実施形態と同様である。
【００４８】
第３の実施形態のＦＰＧＡ制御部１０７では、検査が開始されると、検査時間変更部９０７は、タイミング制御部９０１に対して回路１〜回路４の検査のための時間を通知する。検査時間変更部９０７は、検査時に記憶部９０５から検査対象の回路の規模または機能的重要性などの特性に応じて設定される検査時間を取得し、回路を指定するための回路識別値および対応する検査時間をタイミング制御部９０１に通知する。
【００４９】
タイミング制御部９０１は、各回路１〜回路４の検査を開始する時点で、検査時間を参照し、設定された検査時間の間該当する回路の検査を実行させる。対象の回路の検査時間が終了するとそれに同期して次の回路の検査回路のリコンフィグ処理を開始させて、検査を進行させて行く。第３の実施形態では、想定される回路規模や特性を考慮して検査時間を調整することが可能となるので、より効率的な検査が可能とされる。
【００５０】
図１０は、図９に示した実施形態でのタイミング制御部５０１、６０１による他の実施形態の検査タイミングチャート１０００を示す。図１０の検査も、情報処理装置１００が通常動作を行っている期間に検査が行われる実施形態である。図８で説明した検査タイミングチャート８００と同様に、回路１〜回路４までの検査は、巡回的に行われる。
【００５１】
一方、図１０の検査タイミングチャート１０００では、回路ごとに検査期間が異なっている。例えば回路２の検査を実行するタイミング（ｄ）の検査期間は、回路１の検査期間よりも長く設定されている。これは検査対象の回路構成の複雑さなどにより適宜変更される。また、回路３の検査を行っている期間であるタイミング（ｆ）では、逆に検査期間は短くされているのが示されている。図１０に示した検査タイミングを使用することで、回路構成の状況に適合した効率的な検査処理が実行できる。
【００５２】
図１１は、本実施形態のＦＰＧＡ制御部１０７の第３の実施形態を示す。第３の実施形態は、入力画像の有効期間を設定した情報を格納する入力画像有効期間判定部１１０７を備えており、入力期間の有効ではない期間をタイミング制御部１１０１に通知する。
【００５３】
タイミング制御部１１０１は、当該通知を受領すると、入力画像が有効でない期間を使用してリコンフィグレーションを実行する。このため本実施形態では、入力画像が有効でない期間にリコンフィグ処理を実行させることができ、回路規模が大きな画像処理部１０６の検査の場合には、より効率的に処理を実行することが可能となる。
【００５４】
図１２は、図１１に示した第３の実施形態においてタイミング制御部５０１、６０１による検査タイミングチャート１２００を示す。図１１に示す検査タイミングチャート１２００は、情報処理装置１１０が通常動作を行い、かつ入力画像有効信号がアサートされている期間に同期して検査が実行される実施形態である。図１１に示されるように、タイミング（ａ）、（ｂ）で回路１の検査を行った後、タイミング（ｃ）、（ｄ）で回路２の検査を実行する。回路２の検査は、入力画像有効信号がローレベルに遷移したタイミングで終了され、これに同期して入力画像有効信号がアサートされていない期間を使用して回路３のリコンフィグ処理が実行されている。
【００５５】
その後、回路３および回路４の検査が、図８、図１０で説明したように行われ、図１２に示した検査が終了する。図１２の実施形態によれば、画像情報の入力がない期間を有効に利用して、リコンフィグ処理を実行することができ、より、検査処理を効率化することができる。
【００５６】
図１３は、本実施形態の画像処理部１０６の第２の実施形態および第３の実施形態の構成を示す。第２および第３の実施形態は、情報処理装置１００の画像処理とは非同期に、例えば情報処理装置１００が画像処理を実行していない期間を利用して検査を実行することを可能とする態様である。図１３（ａ）が第２の実施形態であり、図１３（ｂ）が第３の実施形態である。
【００５７】
第２の実施形態では、画像処理部１０６に、ＦＰＧＡを使用して画像生成回路１３１０および切替回路１３２０をコンフィグレーションする。検査のために使用する画像は、スキャナなどから読み込んだ画像に限定されることはないので、検査用のラスタデータを最小限のデータサイズで生成させることができる。他の形態では、記憶部１０８に画像データを記憶させておき、検査処理の開始に同期して、画像生成回路１３１０が使用するデータとしてＦＰＧＡの記憶領域にバイナリデータを書き込む構成を採用することができる。
【００５８】
画像生成回路１３１０は、検査開始時に画像生成回路１３１０は、検査画像を生成し、切替回路に検査画像を送付する。画像処理部１０６の切替回路１３２０は、検査期間が開始すると、画像入力経路を、外部入力から内部入力に切替え、画像生成回路１３１０からの画像情報を回路１および複製回路１を含む検査回路１３３０に入力する。その後、回路１〜回路４の検査を上述したように実行し、各検査の結果を、故障情報として外部出力する。
【００５９】
図１３（ｂ）に示す第３の実施形態の画像処理部１０６は、ＦＰＧＡに画像記憶回路１３５０と、切替回路１３６０がコンフィグレーションされている。画像記憶回路１３５０は、情報処理装置１００の画像処理中に適切なタイミングで画像情報を記憶する。そして、情報処理装置１００が画像処理を行っていない期間中であって、設定された時刻の到来に応答して、検査が開始されると、切替回路１３６０に画像情報を送付する。切替回路１３６０は、検査の開始に応じて入力経路を、切替え、記憶した画像情報を使用して回路１〜回路４の検査を実行している。
【００６０】
以上、説明したように、本実施形態によれば、検査のために消費される回路規模を最小としながら効率的にＦＰＧＡを含む情報処理装置１００の検査を可能とする、情報処理装置、情報処理方法およびプログラムが提供できる。
【００６１】
これまで本発明を、実施形態をもって説明してきたが、本発明は、実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【符号の説明】
【００６２】
１００    ：情報処理装置
１０１    ：ＣＰＵ
１０２    ：ＲＯＭ
１０３    ：ＲＡＭ
１０４    ：画像入力部
１０５    ：画像出力部
１０６    ：画像処理部
１０７    ：ＦＰＧＡ制御部
１０８    ：記憶部
１０９    ：バス
１１０    ：情報処理装置
２０３    ：クロック
２０４    ：ＦＰＧＡセル
２１０、２２０：論理テーブル
２２２    ：出力値
３１０、３２０、３３０、３４０：検査回路
３１０ｂ、３２０ｂ、３３０ｂ、３４０ｂ：比較器
５０１、６０１：タイミング制御部
５０２、６０２、９０２：回路決定部
５０３、６０３：回路変更部
５０４、６０４、９０４：結果監視部
５０５、６０５、９０５：記憶部
６０６    ：時刻決定部
９０７    ：検査時間変更部
【先行技術文献】
【特許文献】
【００６３】
【特許文献１】特開２０１２−２０４８９８号公報
【特許文献２】特開２０１３−０９８９３０号公報
【図１】
2017120966.tif 000003
【図２】
2017120966.tif 000004
【図３】
2017120966.tif 000005
【図４】
2017120966.tif 000006
【図５】
2017120966.tif 000007
【図６】
2017120966.tif 000008
【図７】
2017120966.tif 000009
【図８】
2017120966.tif 000010
【図９】
2017120966.tif 000011
【図１０】
2017120966.tif 000012
【図１１】
2017120966.tif 000013
【図１２】
2017120966.tif 000014
【図１３】
2017120966.tif 000015