(57)【要約】【課題】高速動作に適した半導体装置を提供する。【解決手段】コンフィギュレーションデータを保持し、該コンフィギュレーションデータに応じた信号を生成する機能を有するコンフィギュレーションメモリと、コンテキスト切替えを制御する信号を生成する機能を有するコンテキストジェネレータと、コンフィギュレーションメモリが生成する信号に応じて第１のモードまたは第２のモードにより動作する機能を有するクロックジェネレータと、ＰＬＤと、を有する。クロック信号はコンテキストジェネレータおよびクロックジェネレータに入力され、クロックジェネレータは、第１のモードではクロック信号をＰＬＤに出力し、第２のモードではクロック信号のＰＬＤへの出力を停止する。【選択図】図１
2017098954.tif 000002
【特許請求の範囲】
【請求項１】
コンフィギュレーションメモリと、第１の回路と、第２の回路と、第３の回路と、を有し、
前記コンフィギュレーションメモリは、コンフィギュレーションデータを保持する機能を有し、
前記コンフィギュレーションメモリは、前記コンフィギュレーションデータに応じた第１の信号を生成する機能を有し、
前記第１の回路および前記第２の回路には、第２の信号が入力され、
前記第１の回路は、第３の信号と、第４の信号と、を生成して前記コンフィギュレーションメモリおよび前記第３の回路に出力する機能を有し、
前記第２の回路は、前記第１の信号に応じて第１のモードまたは第２のモードにより動作する機能を有し、
前記第１のモードにおいて、前記第２の回路は、前記第５の信号を前記第３の回路に出力し、
前記第２のモードにおいて、前記第２の回路は、前記第５の信号の前記第３の回路への出力を停止し、
前記第３の回路は、プログラム可能な論理回路としての機能を有し、
前記第２の信号は、前記第１の回路および前記第２の回路の動作タイミングを決定するクロック信号としての機能を有し、
前記第３の信号および前記第４の信号は、コンテキストを切り替える信号としての機能を有し、
前記第５の信号は、前記第３の回路の動作タイミングを決定するクロック信号としての機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の回路は、前記第３の信号の電位または前記第４の信号の電位の一方が、低電位から高電位への切り替えを開始した後、前記第１のモードから前記第２のモードに切り替わり、
１クロック分だけ前記第５の信号の出力を停止した後、前記第２のモードから前記第１のモードに切り替わる機能を有することを特徴とする半導体装置。
【請求項３】
第１乃至第ｍ（ｍは２以上の整数）のコンフィギュレーションメモリと、第１の回路と、第２の回路と、第３の回路と、を有し、
前記第１乃至第ｍのコンフィギュレーションメモリは、それぞれコンフィギュレーションデータを保持する機能を有し、
前記第１乃至第ｍのコンフィギュレーションメモリは、それぞれが保持する前記コンフィギュレーションデータに応じた第１乃至第ｍのデジタル信号を生成する機能を有し、
前記第１の回路および前記第２の回路には、第１の信号が入力され、
前記第１の回路は、第２の信号と、第３の信号と、を生成して前記第１乃至第ｍのコンフィギュレーションメモリおよび前記第３の回路に出力する機能を有し、
前記第２の回路は、前記第１乃至第ｍのデジタル信号に応じて第１のモードまたは第２のモードにより動作する機能を有し、
前記第１のモードにおいて、前記第２の回路は、前記第４の信号を前記第３の回路に出力し、
前記第２のモードにおいて、前記第２の回路は、前記第４の信号の前記第３の回路への出力を停止し、
前記第３の回路は、プログラム可能な論理回路としての機能を有し、
前記第１の信号は、前記第１の回路および前記第２の回路の動作タイミングを決定するクロック信号としての機能を有し、
前記第２の信号および前記第３の信号は、コンテキストを切り替える信号としての機能を有し、
前記第４の信号は、前記第３の回路の動作タイミングを決定するクロック信号としての機能を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２の回路は、前記第２のモードにおいて、前記第１乃至第ｍのデジタル信号から、２進数の整数データを生成する機能を有し、
前記第２の回路は、前記第２の信号の電位または前記第３の信号の電位の一方が低電位から高電位への切り替えを開始した後、前記第１のモードから前記第２のモードに切り替わり、
前記整数分のクロック数だけ前記第４の信号の出力を停止した後、前記第２のモードから前記第１のモードに切り替わる機能を有することを特徴とする半導体装置。
【請求項５】
請求項３または４において、
前記第２の回路は、前記第１乃至第ｍのデジタル信号のいずれか１つが高電位となった場合に前記第２のモードに切り替わる機能を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置と、
当該半導体装置と電気的に接続されたリードと、
を有することを特徴とする電子部品。
【請求項７】
請求項６に記載の電子部品と、
表示装置、タッチパネル、マイクロホン、スピーカ、操作キー、および筐体の少なくとも１つと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書などで開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書などで開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ）およびプログラマブルスイッチエレメント（ＰＳＥ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｗｉｔｃｈ  Ｅｌｅｍｅｎｔ）を有する。ＰＬＤでは、各ＰＬＥの機能の情報や、ＰＳＥによるＰＬＥ間の接続構造の情報をコンフィギュレーションデータとして、コンフィギュレーションメモリ内に格納している。つまり、ＰＬＤの回路構成をコンフィギュレーションデータとして記憶している。
【０００５】
マルチコンテキスト方式のリコンフィギャラブルデバイスが提案されている（例えば、非特許文献１）。マルチコンテキスト方式とは、ＰＬＤにコンフィギュレーションデータを複数格納し、使用するコンフィギュレーションデータを切り替えることでＰＬＤの回路構成を切り替える方式である。回路構成情報を表すコンフィギュレーションデータをコンテキストという。また、ＰＬＤの回路構成を切り替えることをコンテキスト切替えという。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｈ．  Ｍ．  Ｗａｉｄｙａｓｏｏｒｉｙａ  ｅｔ  ａｌ．，  ”Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  ａ  Ｐａｒｔｉａｌｌｙ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｍｕｌｔｉ−Ｃｏｎｔｅｘｔ  ＦＰＧＡ  Ｂａｓｅｄ  ｏｎ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ”，  ＩＥＩＣＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ｏｎ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｖｏｌ．Ｅ９２−Ｃ，  ｐｐ．５３９−５４９，  ２００９
【発明の概要】
【発明が解決しようとする課題】
【０００７】
クロック周波数が高くなると、コンテキスト切替えに要する時間に対して１クロックの周期が短くなるため、１クロック期間でコンテキスト切替え動作が完了しない。この場合、コンテキストが切り替わる最中、すなわち、コンフィギュレーションのデータセットに含まれない不完全な回路構成で、ＰＬＤが有するフリップフロップの出力データが処理される。このため、ユーザーが意図しないデータが生成されてしまい、コンテキスト切替え前後のデータ引き継ぎが正常に行えない。さらに、高電位出力信号と低電位出力信号が同じノードに供給されるような不完全な回路の場合、貫通電流が発生し、消費電力が増加する可能性がある。
【０００８】
したがって、本発明の一態様では、クロック周波数を高めてもコンテキスト切替え前後のデータ引き継ぎを正常に行うことができる半導体装置を提供することを課題の１つとする。または、貫通電流の発生を抑制することができる半導体装置を提供することを課題の１つとする。
【０００９】
または、本発明の一態様では、高速動作に適した半導体装置を提供することを課題の１つとする。または、信頼性の高い半導体装置を提供することを課題の１つとする。または、消費電力を低減した半導体装置を提供することを課題の１つとする。または、オフ電流が小さいトランジスタを有する半導体装置を提供することを課題の１つとする。または、広い温度範囲で使用することができる半導体装置を提供することを課題の１つとする。
【００１０】
または、本発明の一態様では、新規な半導体装置および新規な電子機器などを提供することを課題の１つとする。
【００１１】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１２】
本発明の一態様は、コンフィギュレーションメモリと、第１の回路と、第２の回路と、第３の回路と、を有し、コンフィギュレーションメモリは、コンフィギュレーションデータを保持する機能を有し、コンフィギュレーションメモリは、コンフィギュレーションデータに応じた第１の信号を生成する機能を有し、第１の回路および第２の回路には、第２の信号が入力され、第１の回路は、第３の信号と、第４の信号と、を生成してコンフィギュレーションメモリおよび第３の回路に出力する機能を有し、第２の回路は、第１の信号に応じて第１のモードまたは第２のモードにより動作する機能を有し、第１のモードにおいて、第２の回路は、第５の信号を第３の回路に出力し、第２のモードにおいて、第２の回路は、第５の信号の第３の回路への出力を停止し、第３の回路は、プログラム可能な論理回路としての機能を有し、第２の信号は、第１の回路および第２の回路の動作タイミングを決定するクロック信号としての機能を有し、第３の信号および第４の信号は、コンテキストを切り替える信号としての機能を有し、第５の信号は、第３の回路の動作タイミングを決定するクロック信号としての機能を有することを特徴とする半導体装置である。
【００１３】
また、第２の回路は、第３の信号の電位または第４の信号の電位の一方が、低電位から高電位への切り替えを開始した後、第１のモードから第２のモードに切り替わり、その後１クロック分の第５の信号の出力を停止し、第２のモードから第１のモードに切り替わる機能を有してもよい。
【００１４】
本発明の一態様は、第１乃至第ｍ（ｍは２以上の整数）のコンフィギュレーションメモリと、第１の回路と、第２の回路と、第３の回路と、を有し、第１乃至第ｍのコンフィギュレーションメモリは、それぞれコンフィギュレーションデータを保持する機能を有し、第１乃至第ｍのコンフィギュレーションメモリは、それぞれが保持するコンフィギュレーションデータに応じた第１乃至第ｍのデジタル信号を生成する機能を有し、第１の回路および第２の回路には、第１の信号が入力され、第１の回路は、第２の信号と、第３の信号と、を生成して第１乃至第ｍのコンフィギュレーションメモリおよび第３の回路に出力する機能を有し、第２の回路は、第１乃至第ｍのデジタル信号に応じて第１のモードまたは第２のモードにより動作する機能を有し、第１のモードにおいて、第２の回路は、第４の信号を第３の回路に出力し、第２のモードにおいて、第２の回路は、第４の信号の第３の回路への出力を停止し、第３の回路は、プログラム可能な論理回路としての機能を有し、第１の信号は、第１の回路および第２の回路の動作タイミングを決定するクロック信号としての機能を有し、第２の信号および第３の信号は、コンテキストを切り替える信号としての機能を有し、第４の信号は、第３の回路の動作タイミングを決定するクロック信号としての機能を有することを特徴とする半導体装置である。
【００１５】
また、第２の回路は、第２のモードにおいて、第１乃至第ｍのデジタル信号から、２進数の整数データを生成する機能を有し、第２の回路は、第２の信号の電位または第３の信号の電位の一方が低電位から高電位への切り替えを開始した後、第１のモードから第２のモードに切り替わり、該整数分のクロック数だけ第４の信号の出力を停止した後、第２のモードから第１のモードに切り替わる機能を有してもよい。
【００１６】
また、第２の回路は、第１乃至第ｍのデジタル信号のいずれか１つが高電位となった場合に第２のモードに切り替わる機能を有してもよい。
【００１７】
本発明の一態様の半導体装置と、当該半導体装置と電気的に接続されたリードと、を有することを特徴とする電子部品も本発明の一態様である。
【００１８】
また、本発明の一態様の電子部品と、表示装置、タッチパネル、マイクロホン、スピーカ、操作キー、および筐体の少なくとも１つと、を有する電子機器も本発明の一態様である。
【発明の効果】
【００１９】
本発明の一態様では、クロック周波数を高めてもコンテキスト切替え前後のデータ引き継ぎを正常に行うことができる半導体装置を提供することができる。または、貫通電流の発生を抑制することができる半導体装置を提供することができる。
【００２０】
または、本発明の一態様では、高速動作に適した半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、消費電力を低減した半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、広い温度範囲で使用することができる半導体装置を提供することができる。
【００２１】
または、本発明の一態様では、新規な半導体装置および新規な電子機器などを提供することができる。
【００２２】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２３】
【図１】半導体装置の構成例を説明するブロック図。
【図２】半導体装置の構成例を説明するブロック図。
【図３】半導体装置の構成例を説明する回路図。
【図４】半導体装置の構成例を説明する回路図。
【図５】半導体装置の構成例を説明する回路図。
【図６】半導体装置の構成例を説明する回路図。
【図７】半導体装置の構成例を説明する回路図。
【図８】半導体装置の構成例を説明する回路図。
【図９】半導体装置の構成例を説明する回路図。
【図１０】半導体装置の構成例を説明する回路図。
【図１１】半導体装置の構成例を説明する回路図。
【図１２】半導体装置の構成例を説明するブロック図。
【図１３】半導体装置の動作例を説明するタイミングチャート。
【図１４】電子部品の作製方法例を説明するフローチャートおよび電子部品の構成例を説明する斜視模式図。
【図１５】電子機器を説明する図。
【発明を実施するための形態】
【００２４】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２５】
また本明細書などにおいて、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２６】
ここで、ソースとドレインとは、トランジスタの構造または動作条件などによって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、「ソース」という用語と、「ドレイン」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。
【００２７】
また、本明細書などにおいて、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書などに開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２８】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２９】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３０】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３１】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３２】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書などに開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書などに開示されているものとする。
【００３３】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
【００３４】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３５】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３６】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３７】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としての機能を有する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３８】
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
【００３９】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
【００４０】
本発明の一態様は、コントローラと、コントローラにより制御されるＰＬＤと、を有する半導体装置に関する。コントローラは、ＰＬＤにクロック信号を供給する機能を有し、当該クロック信号に基づいてＰＬＤの回路構成の組み換えなどが行われる。ここで、ＰＬＤの回路構成の組み換えなどの最中にＰＬＤにクロック信号が入力されると、例えばＰＬＤに異常データが取り込まれ、本発明の一態様の半導体装置が正常に動作しない場合がある。本発明の一態様の半導体装置ではクロックゲーティングを行い、回路構成の組み換えの最中などにＰＬＤにクロック信号が入力されることを抑制することができる。これにより、クロック周波数を高めても本発明の一態様の半導体装置を正常に動作させることができ、本発明の一態様の半導体装置を高速に動作させることができる。
【００４１】
＜半導体装置＞
図１（Ａ）は、本発明の一態様の半導体装置の構成例を示すブロック図である。該半導体装置は、コントローラ１０と、コントローラ１０によって制御されるＰＬＤ２０と、を有する。コントローラ１０は、コンテキストジェネレータ１１と、コンフィギュレーションメモリ１２と、クロックジェネレータ１３と、を有する。ＰＬＤ２０は、例えばプログラム可能な論理回路であるＰＬＥや、本発明の一態様の半導体装置が有する外部端子とＰＬＥとの間の信号の入出力を制御する入出力回路などを有する。また、ＰＬＤ２０は、ＰＬＥ同士の接続関係や、ＰＬＥと入出力回路との接続関係などを規定するＰＳＥなどを有する。なお、ＰＬＤ２０が有するＰＬＥおよびＰＳＥなどはコンフィギュレーションメモリを有する。
【００４２】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００４３】
コンテキストジェネレータ１１には、信号ｃｌｋ、信号ｒｅｓｅｔｂ、信号ｃｏｎｆｉｇおよび信号ｃｏｎｔｅｘｔｉｎを入力することができる。クロックジェネレータ１３には、信号ｃｌｋおよび信号ｒｅｓｅｔｂを入力することができる。ＰＬＤ２０には、信号ｒｅｓｅｔｂおよび信号ｃｏｎｆｉｇを入力することができる。
【００４４】
信号ｃｌｋは、コントローラ１０が有する各回路の動作タイミングを決定するクロック信号としての機能を有する。信号ｒｅｓｅｔｂは、詳細は後述するが、本発明の一態様の半導体装置の各回路が有するフリップフロップのリセット信号としての機能を有する。信号ｃｏｎｆｉｇは、コンフィギュレーション動作状態を表す信号としての機能を有する。信号ｃｏｎｔｅｘｔｉｎは、コンテキストの状態を設定する信号としての機能を有する。
【００４５】
コンテキストジェネレータ１１は、コンテキスト切替えに必要となる信号ｃｏｎｔｅｘｔ［０］乃至信号ｃｏｎｔｅｘｔ［ｎ−１］（ｎは２以上の整数）を生成し、コンフィギュレーションメモリ１２および、ＰＬＤ２０が有するコンフィギュレーションメモリへ出力する機能を有する回路である。また、詳細は後述するが、クロックジェネレータ１３の動作で必要となる各種信号を生成する機能を有する回路である。コンフィギュレーションメモリ１２は、コンフィギュレーションデータを保持する機能を有し、また保持されたコンフィギュレーションデータに応じた信号ｍｏｕｔを生成する機能を有する回路である。
【００４６】
クロックジェネレータ１３は、コンテキストジェネレータ１１から生成される、クロックジェネレータ１３の動作で必要となる各種信号の論理と、コンフィギュレーションメモリ１２から生成される信号ｍｏｕｔの論理と、に応じてＰＬＤ２０への、クロック信号としての機能を有する信号ｇｃｌｋの出力または停止を制御する機能を有する回路である。例えば、信号ｍｏｕｔの電位がＨレベルである場合はコンテキスト切替えの開始後に１クロック分のクロックゲーティングを行い、信号ｍｏｕｔの電位がＬレベルである場合はクロックゲーティングを行わないとすることができる。
【００４７】
本明細書において、同じ符号を用いる場合であっても、特にその中で区別する必要がある場合には、符号に［０］、［１］、［ｎ］などの識別用の符号を付記して記載する場合がある。例えば、複数の信号ｃｏｎｔｅｘｔを区別するために、［０］、［ｎ−１］などの符号を用いている。
【００４８】
また、本明細書において、Ｈレベルは高電位を、Ｌレベルは低電位をそれぞれ示す。また、Ｌレベルは例えば接地電位とすることができる。
【００４９】
例えば信号ｒｅｓｅｔｂの電位がＨレベルである場合は、本発明の一態様の半導体装置の各回路が有するフリップフロップのリセット状態を解除し、信号ｃｌｋまたは信号ｇｃｌｋの論理に応じたデータのセットアップを可能とすることができる。一方、信号ｒｅｓｅｔｂの電位がＬレベルである場合は、本発明の一態様の半導体装置の各回路が有するフリップフロップをリセット状態とし、データのセットアップを行えないようにすることができる。また、信号ｃｏｎｆｉｇは、コンフィギュレーションメモリ１２がコンフィギュレーション動作を行っている場合は例えばＨレベル電位とし、コンフィギュレーションメモリ１２がコンフィギュレーション動作を行っていない場合は例えばＬレベル電位とすることができる。なお、信号ｍｏｕｔ、信号ｒｅｓｅｔｂおよび信号ｃｏｎｆｉｇの論理は適宜逆にすることができる。
【００５０】
図１（Ａ）では、コントローラ１０はコンフィギュレーションメモリ１２を１つ有しているが、図１（Ｂ）に示すようにコンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ−１］（ｍは２以上の整数）を有する構成としてもよい。図１（Ｂ）に示す構成の場合、コンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ−１］は、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］をそれぞれ生成する機能を有する。つまり、コンフィギュレーションメモリ１２はｍビットの信号ｍｏｕｔを生成する機能を有する。
【００５１】
図１（Ｂ）に示す構成では、例えば信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の論理を基にクロックジェネレータ１３が２進数の整数データを生成し、該整数分のクロック数だけＰＬＤ２０に対してクロックゲーティングを行うことができる。２進数の整数データは、例えば信号ｍｏｕｔ［０］をＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）、信号ｍｏｕｔ［ｍ−１］をＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）として生成することができる。
【００５２】
例えば、信号ｍｏｕｔ［１］の電位がＨレベルで、その他の信号ｍｏｕｔの電位がすべてＬレベルである場合、クロックジェネレータ１３は２クロック分のクロックゲーティングを行うことができる。例えば、信号ｍｏｕｔ［０］および信号ｍｏｕｔ［１］の電位がＨレベルで、その他の信号ｍｏｕｔの電位がすべてＬレベルである場合、クロックジェネレータ１３は３クロック分のクロックゲーティングを行うことができる。例えば、信号ｍｏｕｔ［ｍ−１］の電位がＨレベルで、その他の信号ｍｏｕｔの電位がすべてＬレベルである場合、クロックジェネレータ１３は２ｍ−１クロック分のクロックゲーティングを行うことができる。例えば、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］のすべての電位がＨレベルである場合、クロックジェネレータ１３は２ｍ−１クロック分のクロックゲーティングを行うことができる。
【００５３】
また、例えば信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の電位がすべてＬレベルである場合、クロックジェネレータ１３はクロックゲーティングを行わないとすることができる。
【００５４】
図１（Ａ）（Ｂ）に示す構成の半導体装置において、コンテキスト切替えが完了するまでＰＬＤ２０に対してクロックゲーティングを行うことにより、詳細は後述するが、ＰＬＤ２０において、高速なクロックによる動作中にもコンテキスト切替え前後でデータの引き継ぎが可能となる。
【００５５】
本発明の一態様の半導体装置は、図２（Ａ）（Ｂ）に示す構成とすることができる。図２（Ａ）および図２（Ｂ）は、それぞれ図１（Ａ）および図１（Ｂ）に示す構成の半導体装置について、コンテキストジェネレータ１１が生成する信号ｃｏｎｔｅｘｔを信号ｃｏｎｔｅｘｔ［０］および信号ｃｏｎｔｅｘｔ［１］とし、さらにＰＬＤ２０がＰＬＥ２１を有する構成とした場合のブロック図である。
【００５６】
＜コントローラ＞
図３は、図２（Ａ）に示すコントローラ１０の構成例を示す回路図である。コントローラ１０は、前述のようにコンテキストジェネレータ１１と、コンフィギュレーションメモリ１２と、クロックジェネレータ１３と、を有する。
【００５７】
コンテキストジェネレータ１１は、インバータ３１と、インバータ３２と、インバータ３３と、インバータ３４と、インバータ３５と、フリップフロップ４１と、フリップフロップ４２と、ＡＮＤ回路５１と、ＡＮＤ回路５２と、ＡＮＤ回路５３と、ＡＮＤ回路５４と、を有する。クロックジェネレータ１３は、フリップフロップ４３と、ＸＯＲ回路５５と、ＮＡＮＤ回路５６と、ＡＮＤ回路５７と、を有する。
【００５８】
インバータ３１の入力端子は、フリップフロップ４１のクロック入力端子およびＡＮＤ回路５７の第１の入力端子と電気的に接続されている。インバータ３１の出力端子は、フリップフロップ４２のクロック入力端子およびフリップフロップ４３のクロック入力端子と電気的に接続されている。
【００５９】
インバータ３２の入力端子は、フリップフロップ４１のデータ出力端子およびフリップフロップ４２のデータ入力端子と電気的に接続されている。インバータ３２の出力端子は、インバータ３３の入力端子およびＡＮＤ回路５３の第２の入力端子と電気的に接続されている。
【００６０】
インバータ３３の出力端子は、ＡＮＤ回路５１の第２の入力端子と電気的に接続されている。
【００６１】
インバータ３４の入力端子は、フリップフロップ４２のデータ出力端子、フリップフロップ４３のデータ入力端子、ＡＮＤ回路５２の第１の入力端子およびＸＯＲ回路５５の第２の入力端子と電気的に接続されている。インバータ３４の出力端子は、ＡＮＤ回路５４の第１の入力端子と電気的に接続されている。
【００６２】
インバータ３５の出力端子は、ＡＮＤ回路５１の第１の入力端子およびＡＮＤ回路５３の第１の入力端子と電気的に接続されている。
【００６３】
フリップフロップ４３のデータ出力端子は、ＸＯＲ回路５５の第１の入力端子と電気的に接続されている。
【００６４】
ＡＮＤ回路５１の出力端子は、ＡＮＤ回路５２の第２の入力端子と電気的に接続されている。ＡＮＤ回路５３の出力端子は、ＡＮＤ回路５４の第２の入力端子と電気的に接続されている。
【００６５】
ＮＡＮＤ回路５６の第１の入力端子は、コンフィギュレーションメモリ１２と電気的に接続されている。ＮＡＮＤ回路５６の第２の入力端子は、ＸＯＲ回路５５の出力端子と電気的に接続されている。ＮＡＮＤ回路５６の出力端子は、ＡＮＤ回路５７の第２の入力端子と電気的に接続されている。
【００６６】
信号ｃｌｋは、フリップフロップ４１のクロック入力端子およびＡＮＤ回路５７の第１の入力端子に入力することができる。信号ｒｅｓｅｔｂは、フリップフロップ４１のリセット入力端子、フリップフロップ４２のリセット入力端子およびフリップフロップ４３のリセット入力端子に入力することができる。信号ｃｏｎｆｉｇは、インバータ３５の入力端子に入力することができる。信号ｃｏｎｔｅｘｔｉｎは、フリップフロップ４１のデータ入力端子に入力することができる。
【００６７】
インバータ３１は、信号ｃｌｋの反転信号を生成する機能を有する。
【００６８】
フリップフロップ４１は、信号ｃｏｎｔｅｘｔｉｎから、信号ｃｌｋの立ち上がりに同期したデータ出力信号を生成する機能を有する。例えば、信号ｃｏｎｔｅｘｔｉｎの電位がＨレベルとなった場合、信号ｃｌｋが立ち上がった際にフリップフロップ４１はＨレベル電位のデータ出力信号を生成する。
【００６９】
フリップフロップ４２は、フリップフロップ４１が生成したデータ出力信号から、信号ｃｌｋの立ち下がりに同期したデータ出力信号を生成する機能を有する。例えば、フリップフロップ４１からＨレベル電位のデータ出力信号が生成された場合、信号ｃｌｋが立ち下がった際にフリップフロップ４２はＨレベル電位のデータ出力信号を生成する。
【００７０】
インバータ３２、インバータ３４、インバータ３５、ＡＮＤ回路５３およびＡＮＤ回路５４で構成される回路は、信号ｃｏｎｔｅｘｔ［０］を生成する機能を有する。インバータ３２、インバータ３３、インバータ３５、ＡＮＤ回路５１およびＡＮＤ回路５２で構成される回路は、信号ｃｏｎｔｅｘｔ［１］を生成する機能を有する。なお、両方の回路において、フリップフロップ４１のデータ出力信号、フリップフロップ４２のデータ出力信号および信号ｃｏｎｆｉｇを入力信号とする。
【００７１】
フリップフロップ４３は、フリップフロップ４２が生成したデータ出力信号から、信号ｃｌｋの立ち下がりに同期したデータ出力信号を生成する機能を有する。これにより、フリップフロップ４３が生成するデータ出力信号は、フリップフロップ４２が生成するデータ出力信号より１クロック分だけ遅れて論理変化する信号となる。
【００７２】
ＸＯＲ回路５５は、フリップフロップ４２から生成されたデータ出力信号の論理と、フリップフロップ４３から生成されたデータ出力信号の論理と、が異なる場合にＨレベル電位の信号を出力し、等しい場合にＬレベル電位の信号を出力する機能を有する。フリップフロップ４２から生成されるデータ出力信号の論理が変化すると同時にコンテキスト切替えが発生するので、ＸＯＲ回路５５は、コンテキスト切替えが発生した瞬間はＨレベル電位の信号を出力し、次の信号ｃｌｋが立ち下がった際にＬレベル電位の信号を出力する。つまり、ＸＯＲ回路５５によりコンテキスト切替えのタイミングにパルス信号を取得することができる。
【００７３】
ＮＡＮＤ回路５６は、ＰＬＤ２０に対するクロックゲーティングの制御信号を生成する機能を有する。例えば、信号ｍｏｕｔの電位がＨレベルであり、さらにＸＯＲ回路５５から出力された信号の電位がＨレベルである場合にＰＬＤ２０に対してクロックゲーティングを行い、それ以外の場合はクロックゲーティングを行わないようにすることができる。
【００７４】
ＡＮＤ回路５７は、ＮＡＮＤ回路５６からＨレベル電位の信号が出力されている場合に、信号ｃｌｋの論理と対応する論理の信号ｇｃｌｋを生成し、ＮＡＮＤ回路５６からＬレベル電位の信号が出力されている場合に、Ｌレベル電位に固定された信号ｇｃｌｋを出力する機能を有する。
【００７５】
図４（Ａ）は、図２（Ｂ）に示すコントローラ１０の構成例を示す回路図である。
【００７６】
図４（Ａ）に示す構成のコントローラ１０は、ＮＡＮＤ回路５６を有さずクロックゲーティング制御回路６０を有する点、およびコンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ−１］を有する点が図３に示す構成のコントローラ１０と異なる。
【００７７】
ＸＯＲ回路５５の出力端子から出力される信号をｓｐとすると、クロックゲーティング制御回路６０には信号ｃｌｋ、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］および信号ｓｐを入力することができる。
【００７８】
クロックゲーティング制御回路６０は、ＰＬＤ２０に対するクロックゲーティングを制御する信号ｅｎを出力する機能を有する。例えば、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の論理を基にＰＬＤ２０に対するクロックゲーティングを行うクロック数を規定し、該クロック数だけＬレベル電位の信号ｅｎを出力する。信号ｅｎはＡＮＤ回路５７の第２の入力端子に入力されるので、クロックゲーティング制御回路６０がＬレベル電位の信号ｅｎを出力する期間は、信号ｃｌｋの論理に関係なく信号ｇｃｌｋの電位はＬレベルとなる。一方、クロックゲーティング制御回路６０がＨレベル電位の信号ｅｎを出力する期間は、信号ｇｃｌｋの論理は信号ｃｌｋの論理と対応する。つまり、信号ｅｎの電位がＬレベルである期間はＰＬＤ２０に対するクロックゲーティングを行うことができる。
【００７９】
以上より、信号ｅｎはクロックゲーティング用イネーブル信号としての機能を有する。
【００８０】
なお、信号ｅｎの論理は逆でもよい。つまり、クロックジェネレータ１３を、信号ｅｎの電位がＨレベルである場合にＰＬＤ２０に対するクロックゲーティングを行うことができる構成としてもよい。
【００８１】
図４（Ｂ）は、図４（Ａ）に示すクロックゲーティング制御回路６０の構成例である。クロックゲーティング制御回路６０は、カウンタ回路６１と、コンパレータ６２とを有する。
【００８２】
カウンタ回路６１には、信号ｃｌｋおよび信号ｓｐを入力することができる。コンパレータ６２には、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］を入力することができる。
【００８３】
カウンタ回路６１は、信号ｃｌｋのクロックパルスを数え、ｋビット（ｋは２以上の整数）の信号を出力する機能を有する。また、コンパレータ６２は、カウンタ回路６１から出力されるｋビットの信号の論理を基にした２進数値と、ｍビットの信号ｍｏｕｔの論理を基にした２進数値とを比較して、比較結果に応じた論理の信号ｅｎを出力する機能を有する。なお、ｍビットの信号ｍｏｕｔのデータは四則演算を実行することで内部論理によって数値範囲を制御することが可能である。
【００８４】
クロックゲーティング制御回路６０の動作について説明する。信号ｓｐの電位がＨレベルとなった場合、カウンタ回路６１が有するレジスタが初期化される。これにより、カウンタ回路６１から出力されるｋビットの信号の電位はすべてＬレベルとなる。したがって、信号ｅｎの電位はＬレベルとなり、これによりＰＬＤ２０に対するクロックゲーティングが開始される。
【００８５】
次に、信号ｃｌｋの立ち上がりまたは立ち下がりに同期してカウンタ回路６１はカウントを開始する。カウント開始以降、コンパレータ６２はカウンタ回路６１から出力されるｋビットの信号の論理を基にした２進数値と、ｍビットの信号ｍｏｕｔの論理を基にした２進数値と、を比較し、カウンタ回路６１から出力される値が信号ｍｏｕｔの値以上となるとＨレベル電位の信号ｅｎを出力する。これにより、ＰＬＤ２０に対するクロックゲーティングが終了する。
【００８６】
以上がクロックゲーティング制御回路６０の動作である。なお、クロックゲーティングの終了後、例えばカウンタ回路６１はフルカウントまでカウントアップした後、カウント値を維持した状態で停止する。なお、フルカウントとは、カウンタ回路６１から出力されるｋビットの信号の電位がすべてＨレベルとなることを示す。
【００８７】
なお、図３および図４（Ａ）（Ｂ）に示す回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。例えば、図３に示す構成のＡＮＤ回路５１、ＡＮＤ回路５２、ＡＮＤ回路５３、ＡＮＤ回路５４、ＮＡＮＤ回路５６およびＡＮＤ回路５７を、図５に示すようにそれぞれ回路７１、回路７２、回路７３、回路７４、回路７６および回路７７に置き換えてもよい。また、例えば図４（Ａ）に示す構成のＡＮＤ回路５１乃至ＡＮＤ回路５４およびＡＮＤ回路５７を、図６に示すようにそれぞれ回路７１乃至回路７４および回路７７に置き換えてもよい。
【００８８】
＜ＰＬＥ＞
図７（Ａ）は、図２（Ａ）（Ｂ）に示すＰＬＥ２１の構成例を示す回路図である。ＰＬＥ２１は、ルックアップテーブル８０と、フリップフロップ８３と、マルチプレクサ８４と、を有する。ルックアップテーブル８０は、コンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１６］を有する。また、図７（Ａ）に示すルックアップテーブルの構成例を図７（Ｂ）に示す。
【００８９】
ルックアップテーブル８０は、フリップフロップ８３のデータ入力端子およびマルチプレクサ８４の第１の入力端子と電気的に接続されている。コンフィギュレーションメモリ８１［１６］は、マルチプレクサ８４の選択信号入力端子と電気的に接続されている。フリップフロップ８３のデータ出力端子は、マルチプレクサ８４の第２の入力端子と電気的に接続されている。
【００９０】
ルックアップテーブル８０には、信号ｉｎ［０］乃至信号ｉｎ［３］を入力することができる。コンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１６］には、信号ｃｏｎｔｅｘｔ［０］および信号ｃｏｎｔｅｘｔ［１］を入力することができる。フリップフロップ８３のクロック入力端子には、信号ｇｃｌｋを入力することができる。フリップフロップ８３のリセット入力端子には、信号ｒｅｓｅｔｂを入力することができる。
【００９１】
ルックアップテーブル８０は、図７（Ｂ）に示すように、信号ｉｎ［０］乃至信号ｉｎ［３］の論理に応じてコンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１５］の中の一つの出力信号を出力する機能を有する。コンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１６］は、コンフィギュレーションメモリ１２と同様に、コンフィギュレーションデータを保持し、また保持されたコンフィギュレーションデータに応じた信号を生成する機能を有する。フリップフロップ８３は、信号ｇｃｌｋの論理に応じてルックアップテーブル８０からの出力信号の、保持またはマルチプレクサ８４の第２の入力端子への出力を行う機能を有する。マルチプレクサ８４は、コンフィギュレーションメモリ８１［１６］から出力された信号の論理に応じて、ルックアップテーブル８０から出力された信号の論理またはフリップフロップ８３のデータ出力端子から出力された信号の論理の一方に対応する論理の信号を、信号ｏｕｔとして出力する機能を有する。
【００９２】
なお、ルックアップテーブル８０は４入力ルックアップテーブルとしたが、本発明の一態様ではこれに限らない。例えば、ルックアップテーブル８０を６入力ルックアップテーブルとしてもよいし、ｐ入力ルックアップテーブル（ｐは２以上の整数）としてもよい。
【００９３】
＜コンフィギュレーションメモリ＞
図８は、図２（Ａ）（Ｂ）に示すコンフィギュレーションメモリ１２および図７に示すコンフィギュレーションメモリ８１の構成例を示す回路図である。コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１は、メモリセル９１［０］と、メモリセル９１［１］と、トランジスタ９２［０］と、トランジスタ９２［１］と、トランジスタ９３と、配線９４とを有する。
【００９４】
図８では、トランジスタ９２［０］、トランジスタ９２［１］およびトランジスタ９３がすべてｎチャネル型トランジスタである場合の例を示しているが、本発明の一態様はこれに限定されず、一部またはすべてのトランジスタをｐチャネル型トランジスタに置き換えてもよい。
【００９５】
本明細書ではｎチャネル型トランジスタをｎ−ｃｈ型トランジスタ、ｐチャネル型トランジスタをｐ−ｃｈ型トランジスタと呼ぶことがある。
【００９６】
メモリセル９１［０］は、トランジスタ９２［０］のソースまたはドレインの一方と電気的に接続されている。メモリセル９１［１］は、トランジスタ９２［１］のソースまたはドレインの一方と電気的に接続されている。トランジスタ９２［０］のソースまたはドレインの他方は、トランジスタ９２［１］のソースまたはドレインの他方およびトランジスタ９３のソースまたはドレインの一方と電気的に接続されている。トランジスタ９３のソースまたはドレインの他方は、配線９４と電気的に接続されている。
【００９７】
信号ｄａｔａは、メモリセル９１［０］およびメモリセル９１［１］に入力することができる。信号ｗｏｒｄ［０］は、メモリセル９１［０］に入力することができる。信号ｗｏｒｄ［１］は、メモリセル９１［１］に入力することができる。信号ｃｏｎｔｅｘｔ［０］は、トランジスタ９２［０］のゲートに入力することができる。信号ｃｏｎｔｅｘｔ［１］は、トランジスタ９２［１］のゲートに入力することができる。信号ｃｏｎｆｉｇは、トランジスタ９３のゲートに入力することができる。
【００９８】
メモリセル９１［０］およびメモリセル９１［１］は、コンフィギュレーションデータを保持する機能を有する回路である。トランジスタ９２［０］は、メモリセル９１［０］に保持されたコンフィギュレーションデータに基づいたデータを信号ｍｏｕｔとしてコンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１の外部に出力するか否かを、信号ｃｏｎｔｅｘｔ［０］の電位に基づいて制御する機能を有する。トランジスタ９２［１］は、メモリセル９１［１］に保持されたコンフィギュレーションデータに基づいたデータを信号ｍｏｕｔとしてコンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１の外部に出力するか否かを、信号ｃｏｎｔｅｘｔ［１］の電位に基づいて制御する機能を有する。
【００９９】
つまり、信号ｃｏｎｔｅｘｔ［０］の電位がＨレベルである場合、例えばメモリセル９１［０］に保持されたコンフィギュレーションデータの電位がＨレベルである場合は信号ｍｏｕｔの電位はＨレベルとなり、メモリセル９１［０］に保持されたコンフィギュレーションデータの電位がＬレベルである場合は信号ｍｏｕｔの電位はＬレベルとなる。また、信号ｃｏｎｔｅｘｔ［１］の電位がＨレベルである場合、例えばメモリセル９１［１］に保持されたコンフィギュレーションデータの電位がＨレベルである場合は信号ｍｏｕｔの電位はＨレベルとなり、メモリセル９１［１］に保持されたコンフィギュレーションデータの電位がＬレベルである場合は信号ｍｏｕｔの電位はＬレベルとなる。
【０１００】
なお、信号ｃｏｎｔｅｘｔ［０］および信号ｃｏｎｔｅｘｔ［１］の論理は適宜逆にすることができる。また、コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１は、例えばメモリセル９１［０］に保持されたコンフィギュレーションデータの電位がＨレベルである場合に信号ｍｏｕｔの電位がＬレベルとなり、メモリセル９１［０］に保持されたコンフィギュレーションデータの電位がＬレベルである場合に信号ｍｏｕｔの電位がＨレベルとなるような構成とすることができる。また、例えばメモリセル９１［１］に保持されたコンフィギュレーションデータの電位がＨレベルである場合に信号ｍｏｕｔの電位がＬレベルとなり、メモリセル９１［１］に保持されたコンフィギュレーションデータの電位がＬレベルである場合に信号ｍｏｕｔの電位がＨレベルとなるような構成とすることができる。
【０１０１】
信号ｄａｔａは、コンフィギュレーションデータをメモリセル９１［０］およびメモリセル９１［１］に供給する機能を有する。信号ｗｏｒｄ［０］は、メモリセル９１［０］へのコンフィギュレーションデータの書き込みを制御する、書き込み制御信号としての機能を有する。信号ｗｏｒｄ［１］は、メモリセル９１［１］へのコンフィギュレーションデータの書き込みを制御する、書き込み制御信号としての機能を有する。
【０１０２】
トランジスタ９３は、コンフィギュレーション動作中に信号ｍｏｕｔの電位を配線９４の電位に固定する機能を有する。なお、配線９４には、例えばＬレベル電位を印加することができる。
【０１０３】
図８に示すメモリセル９１［０］およびメモリセル９１［１］は、例えば図９（Ａ）に示すように、メモリセル９１［０］はトランジスタ９５［０］およびラッチ回路９６［０］を有し、メモリセル９１［１］はトランジスタ９５［１］およびラッチ回路９６［１］を有する構成とすることができる。また、図９（Ｂ）に示すように、信号ｄａｔａの論理を反転させたデータ（相補データ）である信号ｄａｔａＢをラッチ回路９６［０］およびラッチ回路９６［１］に供給できるような構成としてもよい。この場合、信号ｄａｔａＢはトランジスタ９７［０］を介してラッチ回路９６［０］に供給され、またトランジスタ９７［１］を介してラッチ回路９６［１］に供給される。
【０１０４】
また、図１０（Ａ）に示すように、メモリセル９１［０］はトランジスタ９５［０］、ラッチ回路９８［０］、ＭＲＡＭ９９［０］（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）および配線１００［０］を有し、メモリセル９１［１］はトランジスタ９５［１］、ラッチ回路９８［１］、ＭＲＡＭ９９［１］および配線１００［１］を有する構成としてもよい。また、図１０（Ｂ）に示すように、ラッチ回路９８［０］と、ＭＲＡＭ９９［０］とがトランジスタ１０１［０］を介して接続され、ラッチ回路９８［１］と、ＭＲＡＭ９９［１］とがトランジスタ１０１［１］を介して接続されている構成としてもよい。
【０１０５】
なお、図１０（Ａ）（Ｂ）に示す構成のメモリセル９１［０］およびメモリセル９１［１］において、ラッチ回路９８［０］およびラッチ回路９８［１］を設けなくてもよい。
【０１０６】
また、図８に示すメモリセル９１［０］およびメモリセル９１［１］は、例えば図１１に示す構成とすることができる。図１１に示すメモリセル９１［０］は、トランジスタ９５Ａ［０］と、トランジスタ９５Ｂ［０］と、容量素子１０２Ａ［０］と、容量素子１０２Ｂ［０］と、配線１０３Ａ［０］と、配線１０３Ｂ［０］と、トランジスタ１０４Ａ［０］と、トランジスタ１０４Ｂ［０］と、配線１０５Ａ［０］と、配線１０５Ｂ［０］とを有する。また、メモリセル９１［１］は、トランジスタ９５Ａ［１］と、トランジスタ９５Ｂ［１］と、容量素子１０２Ａ［１］と、容量素子１０２Ｂ［１］と、配線１０３Ａ［１］と、配線１０３Ｂ［１］と、トランジスタ１０４Ａ［１］と、トランジスタ１０４Ｂ［１］と、配線１０５Ａ［１］と、配線１０５Ｂ［１］とを有する。
【０１０７】
ここでは、トランジスタ９５Ａ［０］、トランジスタ９５Ｂ［０］、トランジスタ９５Ａ［１］、トランジスタ９５Ｂ［１］、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］がすべてｎ−ｃｈ型トランジスタである場合の例を示すが、本発明の一態様はこれに限定されず、一部またはすべてのトランジスタをｐ−ｃｈ型トランジスタに置き換えてもよい。
【０１０８】
トランジスタ９５Ａ［０］のソースまたはドレインの一方は、容量素子１０２Ａ［０］の一方の端子およびトランジスタ１０４Ａ［０］のゲートと電気的に接続されている。トランジスタ９５Ｂ［０］のソースまたはドレインの一方は、容量素子１０２Ｂ［０］の一方の端子およびトランジスタ１０４Ｂ［０］のゲートと電気的に接続されている。容量素子１０２Ａ［０］の他方の端子は、配線１０３Ａ［０］と電気的に接続されている。容量素子１０２Ｂ［０］の他方の端子は、配線１０３Ｂ［０］と電気的に接続されている。
【０１０９】
トランジスタ１０４Ａ［０］のソースまたはドレインの一方は、トランジスタ９２［０］のソースまたはドレインの一方およびトランジスタ１０４Ｂ［０］のソースまたはドレインの一方と電気的に接続されている。トランジスタ１０４Ａ［０］のソースまたはドレインの他方は、配線１０５Ａ［０］と電気的に接続されている。トランジスタ１０４Ｂ［０］のソースまたはドレインの他方は、配線１０５Ｂ［０］と電気的に接続されている。
【０１１０】
トランジスタ９５Ａ［１］のソースまたはドレインの一方は、容量素子１０２Ａ［１］の一方の端子およびトランジスタ１０４Ａ［１］のゲートと電気的に接続されている。トランジスタ９５Ｂ［１］のソースまたはドレインの一方は、容量素子１０２Ｂ［１］の一方の端子およびトランジスタ１０４Ｂ［１］のゲートと電気的に接続されている。容量素子１０２Ａ［１］の他方の端子は、配線１０３Ａ［１］と電気的に接続されている。容量素子１０２Ｂ［１］の他方の端子は、配線１０３Ｂ［１］と電気的に接続されている。
【０１１１】
トランジスタ１０４Ａ［１］のソースまたはドレインの一方は、トランジスタ９２［１］のソースまたはドレインの一方およびトランジスタ１０４Ｂ［１］のソースまたはドレインの一方と電気的に接続されている。トランジスタ１０４Ａ［１］のソースまたはドレインの他方は、配線１０５Ａ［１］と電気的に接続されている。トランジスタ１０４Ｂ［１］のソースまたはドレインの他方は、配線１０５Ｂ［１］と電気的に接続されている。
【０１１２】
配線１０３Ａ［０］、配線１０３Ｂ［０］、配線１０３Ａ［１］および配線１０３Ｂ［１］の電位は、例えばＬレベルとすることができる。また、配線１０５Ａ［０］および配線１０５Ｂ［０］にはそれぞれ反対の論理の電位を印加し、配線１０５Ａ［１］および配線１０５Ｂ［１］にもそれぞれ反対の論理の電位を印加する。例えば、配線１０５Ａ［０］の電位をＨレベルとする場合、配線１０５Ｂ［０］の電位をＬレベルとする。また、例えば配線１０５Ａ［１］の電位をＨレベルとする場合、配線１０５Ｂ［１］の電位をＬレベルとする。
【０１１３】
信号ｄａｔａは、トランジスタ９５Ａ［０］のソースまたはドレインの他方、トランジスタ９５Ｂ［０］のソースまたはドレインの他方、トランジスタ９５Ａ［１］のソースまたはドレインの他方およびトランジスタ９５Ｂ［１］のソースまたはドレインの他方に入力することができる。信号ｗｏｒｄＡ［０］は、トランジスタ９５Ａ［０］のゲートに入力することができる。信号ｗｏｒｄＢ［０］は、トランジスタ９５Ｂ［０］のゲートに入力することができる。信号ｗｏｒｄＡ［１］は、トランジスタ９５Ａ［１］のゲートに入力することができる。信号ｗｏｒｄＢ［１］は、トランジスタ９５Ｂ［１］のゲートに入力することができる。
【０１１４】
なお、図１１に示す構成のメモリセル９１［０］には、２種類の信号ｗｏｒｄ［０］を入力することができる。また、図１１に示す構成のメモリセル９１［１］には、２種類の信号ｗｏｒｄ［１］を入力することができる。２種類の信号ｗｏｒｄ［０］を、信号ｗｏｒｄＡ［０］および信号ｗｏｒｄＢ［０］と表記し、２種類の信号ｗｏｒｄ［１］を、信号ｗｏｒｄＡ［１］および信号ｗｏｒｄＢ［１］と表記している。
【０１１５】
トランジスタ９５Ａ［０］は、コンフィギュレーションデータの容量素子１０２Ａ［０］への書き込みを制御する機能を有する。トランジスタ９５Ｂ［０］は、コンフィギュレーションデータの容量素子１０２Ｂ［０］への書き込みを制御する機能を有する。トランジスタ９５Ａ［１］は、コンフィギュレーションデータの容量素子１０２Ａ［１］への書き込みを制御する機能を有する。トランジスタ９５Ｂ［１］は、コンフィギュレーションデータの容量素子１０２Ｂ［１］への書き込みを制御する機能を有する。
【０１１６】
容量素子１０２Ａ［０］、容量素子１０２Ｂ［０］、容量素子１０２Ａ［１］および容量素子１０２Ｂ［１］は、コンフィギュレーションデータを保持する機能を有する。トランジスタ１０４Ａ［０］は、容量素子１０２Ａ［０］に保持されたコンフィギュレーションデータを増幅する機能を有する。トランジスタ１０４Ｂ［０］は、容量素子１０２Ｂ［０］に保持されたコンフィギュレーションデータを増幅する機能を有する。トランジスタ１０４Ａ［１］は、容量素子１０２Ａ［１］に保持されたコンフィギュレーションデータを増幅する機能を有する。トランジスタ１０４Ｂ［１］は、容量素子１０２Ｂ［１］に保持されたコンフィギュレーションデータを増幅する機能を有する。
【０１１７】
次に、メモリセル９１［０］およびメモリセル９１［１］が図１１に示す構成の場合における、コンフィギュレーションデータの保持および読み出しの手順について説明する。なお、配線１０５Ａ［０］および配線１０５Ａ［１］の電位をＨレベルとし、配線１０５Ｂ［０］および配線１０５Ｂ［１］の電位をＬレベルとする。
【０１１８】
メモリセル９１［０］にＨレベル電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＡ［０］の電位をＨレベルとする。これにより、容量素子１０２Ａ［０］に電荷が保持され、トランジスタ１０４Ａ［０］のゲートにＨレベル電位が印加される。したがって、トランジスタ１０４Ａ［０］がオンとなる。配線１０５Ａ［０］の電位はＨレベルであるので、信号ｃｏｎｔｅｘｔ［０］の電位がＨレベルとなってトランジスタ９２［０］がオンとなった場合、Ｈレベル電位の信号が信号ｍｏｕｔとして出力される。
【０１１９】
また、メモリセル９１［０］にＬレベル電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＢ［０］の電位をＨレベルとする。これにより、容量素子１０２Ｂ［０］に電荷が保持され、トランジスタ１０４Ｂ［０］のゲートにＨレベル電位が印加される。したがって、トランジスタ１０４Ｂ［０］がオンとなる。配線１０５Ｂ［０］の電位はＬレベルであるので、信号ｃｏｎｔｅｘｔ［０］の電位がＨレベルとなってトランジスタ９２［０］がオンとなった場合、Ｌレベル電位の信号が信号ｍｏｕｔとして出力される。
【０１２０】
メモリセル９１［１］にＨレベル電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＡ［１］の電位をＨレベルとする。また、メモリセル９１［１］にＬレベル電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＢ［１］の電位をＨレベルとする。
【０１２１】
図１１に示す構成のメモリセル９１［０］において、トランジスタ９５Ａ［０］のオフ電流を低減することで、容量素子１０２Ａ［０］に書き込まれた電荷の保持時間を長くすることができ、トランジスタ９５Ｂ［０］のオフ電流を低減することで、容量素子１０２Ｂ［０］に書き込まれた電荷の保持時間を長くすることができる。また、トランジスタ９５Ａ［１］のオフ電流を低減することで、容量素子１０２Ａ［１］に書き込まれた電荷の保持時間を長くすることができ、トランジスタ９５Ｂ［１］のオフ電流を低減することで、容量素子１０２Ｂ［１］に書き込まれた電荷の保持時間を長くすることができる。ここで、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎ―ｃｈ型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートの電圧がソースおよびドレインの電圧に対して負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
【０１２２】
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、例えば酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、活性層または活性領域を酸化物半導体で形成したトランジスタ（ＯＳトランジスタ）は熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
【０１２３】
また、ＯＳトランジスタでは、活性層または活性領域をシリコンで形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）よりオフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、トランジスタ９５Ａ［０］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ａ［０］に書き込まれた電荷を長時間保持することができ、トランジスタ９５Ｂ［０］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ｂ［０］に書き込まれた電荷を長時間保持することができる。また、トランジスタ９５Ａ［１］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ａ［１］に書き込まれた電荷を長時間保持することができ、トランジスタ９５Ｂ［１］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ｂ［１］に書き込まれた電荷を長時間保持することができる。以上より、高温環境下でも高い信頼性を持つ半導体装置を得ることができる。
【０１２４】
なお、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］は、Ｓｉトランジスタとすることができる。Ｓｉトランジスタは、ＯＳトランジスタに比べて高い電界効果移動度を有するといった特性を有する。そのため、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］に流れる電流値を増加させることができる。これにより、本発明の一態様の半導体装置の動作を高速化することができる。
【０１２５】
また、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］をＯＳトランジスタとしてもよい。つまり、コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１が有するトランジスタをすべてＯＳトランジスタとしてもよい。
【０１２６】
また、コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１が有するトランジスタのうち、任意のトランジスタをＯＳトランジスタとし、残りのトランジスタをＳｉトランジスタとすることができる。
【０１２７】
また、メモリセル９１［０］およびメモリセル９１［１］は、図９乃至図１１に示す構成に限らず、例えばＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有してもよいし、例えばフラッシュメモリを有してもよい。
【０１２８】
なお、図７乃至図１１に示す回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。
【０１２９】
＜ＰＬＤ＞
図１２は、本発明の一態様の半導体装置の構成例を示すブロック図であり、ＰＬＤ２０が有する各回路間の接続関係を示している。前述のように、本発明の一態様の半導体装置はコントローラ１０と、ＰＬＤ２０とを有し、コントローラ１０はコンテキストジェネレータ１１と、コンフィギュレーションメモリ１２と、クロックジェネレータ１３とを有する。
【０１３０】
ＰＬＤ２０は、ＰＬＥ２１の他、入出力回路１１０、ＰＳＥ１２０、列ドライバ１３１および行ドライバ１３２を有する。なお、ＰＳＥ１２０は、コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１と同様の構成のコンフィギュレーションメモリを有することができる。
【０１３１】
入出力回路１１０は、本発明の一態様の半導体装置が有する外部端子と、ＰＬＥ２１との間の信号の入出力を制御する機能を有する。ＰＳＥ１２０は、ＰＬＥ２１同士の接続関係や、ＰＬＥ２１と入出力回路１１０との接続関係などを規定する機能を有する。列ドライバ１３１は、信号ｄａｔａを生成する機能を有する。行ドライバ１３２は、信号ｗｏｒｄ［０］および信号ｗｏｒｄ［１］を生成する機能を有する。
【０１３２】
図１２の例では、ＰＬＥ２１が１０個配置されてロジックアレイＬＡａを構成し、別のＰＬＥ２１が１０個配置されてロジックアレイＬＡｂを構成する。入出力回路１１０が１０個配置されて入出力アレイＩＯＡａを構成し、別の入出力回路１１０が１０個配置されて入出力アレイＩＯＡｂを構成する。また、ＰＳＥ１２０がマトリクス状に配置されてスイッチアレイＳＷＡａ、スイッチアレイＳＷＡｂおよびスイッチアレイＳＷＡｃを構成する。
【０１３３】
本明細書では、ロジックアレイＬＡａが有する１０個のＰＬＥ２１をＰＬＥ２１＿００乃至ＰＬＥ２１＿０９と表記する。ロジックアレイＬＡｂが有する１０個のＰＬＥ２１をＰＬＥ２１＿１０乃至ＰＬＥ２１＿１９と表記する。入出力アレイＩＯＡａが有する１０個の入出力回路１１０を入出力回路１１０＿００乃至入出力回路１１０＿０９と表記する。入出力アレイＩＯＡｂが有する１０個の入出力回路１１０を入出力回路１１０＿１０乃至入出力回路１１０＿１９と表記する。
【０１３４】
図１２において、ＰＬＥ２１＿００乃至ＰＬＥ２１＿１９をＰＬＥ００乃至ＰＬＥ１９と表記し、入出力回路１１０＿００乃至入出力回路１１０＿１９をＩＯ００乃至ＩＯ１９と表記する場合がある。また、図１２に示すＰＳＥ１２０内の表記はその機能を示している。例えば、”ＰＬＥ０＊  ｔｏ  ＩＯ００”とは、ＰＳＥ１２０が、ＰＬＥ２１＿００乃至ＰＬＥ２１＿０９の出力ノードと、入出力回路１１０＿００の入力ノードとの間に配置されていることを示している。
【０１３５】
なお、入出力回路１１０＿００乃至入出力回路１１０＿１９は、互いに異なる外部端子と電気的に接続されている。入出力アレイＩＯＡａおよび入出力アレイＩＯＡｂは、本発明の一態様の半導体装置の外部端子と、ロジックアレイＬＡａおよびロジックアレイＬＡｂとの間の信号の入出力を制御する機能を有する。
【０１３６】
図１乃至図１２に示す構成は、それぞれ任意に組み合わせることができる。
【０１３７】
＜動作例＞
図２（Ａ）に示す構成の半導体装置の動作例を、図１３（Ａ）に示すタイミングチャートを用いて説明する。また、図２（Ｂ）に示す構成の半導体装置の動作例を、図１３（Ｂ）に示すタイミングチャートを用いて説明する。
【０１３８】
図１３（Ａ）（Ｂ）に示すタイミングチャートは、信号ｃｌｋ、信号ｒｅｓｅｔｂ、信号ｃｏｎｆｉｇ、信号ｃｏｎｔｅｘｔｉｎ、信号ｍｏｕｔ、信号ｃｏｎｔｅｘｔ［０］、信号ｃｏｎｔｅｘｔ［１］および信号ｇｃｌｋの電位を示す。また、ＰＬＤ２０の構成状態を示す。
【０１３９】
信号ｃｏｎｔｅｘｔ［０］の電位がＨレベルである場合、ＰＬＤ２０は例えばコンフィギュレーションメモリ８１などが有するメモリセル９１［０］に保持されたコンフィギュレーションデータに応じた構成となる。該構成のＰＬＤ２０をＰＬＤ２０＿０と表記する。また、信号ｃｏｎｔｅｘｔ［１］の電位がＨレベルである場合、ＰＬＤ２０は例えばコンフィギュレーションメモリ８１などが有するメモリセル９１［１］に保持されたコンフィギュレーションデータに応じた構成となる。該構成のＰＬＤ２０をＰＬＤ２０＿１と表記する。
【０１４０】
図１３（Ａ）（Ｂ）において、信号ｇｃｌｋはクロックゲーティングされる場合以外は信号ｃｌｋと同時に変化している。しかしながら、実際にはゲート遅延やＲＣ遅延などによる伝達遅延分のずれが生じる。
【０１４１】
まず、図２（Ａ）に示す構成の半導体装置の動作を、図１３（Ａ）に示すタイミングチャートを用いて説明する。時刻Ｔ０以前ではコンフィギュレーションメモリ１２がコンフィギュレーション動作を行っており、信号ｃｏｎｆｉｇの電位がＨレベルとなっている。また、信号ｒｅｓｅｔｂ、信号ｃｏｎｔｅｘｔｉｎ、信号ｍｏｕｔ、信号ｃｏｎｔｅｘｔ［０］および信号ｃｏｎｔｅｘｔ［１］の電位がＬレベルとなっている。
【０１４２】
なお、ＰＬＤ２０は、回路構成を決定する電位が初期値に固定されている。例えば、ＰＬＤ２０が有するＰＬＥ２１が図７（Ａ）に示す構成である場合、信号ｉｎ［０］乃至信号ｉｎ［３］の電位およびコンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１５］から出力される信号の電位がすべてＬレベルとなっている。該状態のＰＬＤ２０を初期状態と呼ぶ場合がある。
【０１４３】
時刻Ｔ０において、コンフィギュレーションメモリ１２はコンフィギュレーション動作を完了し、信号ｃｌｋの立ち上がりに同期して信号ｃｏｎｆｉｇの電位をＬレベルとする。その後、コンフィギュレーションメモリ１２から出力される信号ｍｏｕｔの電位が、図８に示すメモリセル９１［０］に保持されたコンフィギュレーションデータに応じた電位となる。ここでは、信号ｍｏｕｔの電位がＨレベルであるとする。
【０１４４】
時刻Ｔ１において、信号ｃｌｋの立ち上がりに同期して信号ｒｅｓｅｔｂの電位をＨレベルとする。これにより、本発明の一態様の半導体装置の各回路が有するフリップフロップのリセット状態を解除する。
【０１４５】
時刻Ｔ２において、信号ｃｌｋの立ち下がりに同期して信号ｃｏｎｔｅｘｔ［０］の電位がＨレベルとなる。これによりコンテキスト切替えが開始され、ＰＬＤ２０の構成の、初期状態からＰＬＤ２０＿０への遷移が開始される。
【０１４６】
時刻Ｔ３において、信号ｃｌｋが立ち上がるが、図２（Ａ）に示すクロックジェネレータ１３により１クロック分のクロックゲーティングが行われ、信号ｇｃｌｋの電位はＬレベルのままとなる。したがって、次に信号ｃｌｋが立ち上がるまで、ＰＬＤ２０が有するフリップフロップへのデータのセットアップを防ぐことができる。時刻Ｔ３において、初期状態からＰＬＤ２０＿０への遷移が未完了であるが、次の信号ｇｃｌｋの立ち上がり時点でＰＬＤ２０＿０への遷移が完了するため、コンテキスト切替え中にＰＬＤ２０が有するフリップフロップにデータがセットアップされることを防ぐことができる。したがって、ＰＬＤ２０が有するフリップフロップに異常データがセットアップされることを防ぐことができる。これにより、コンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。
【０１４７】
時刻Ｔ４において、信号ｃｏｎｔｅｘｔｉｎの電位をＨレベルとする。なお、信号ｃｏｎｔｅｘｔｉｎは、信号ｃｌｋに非同期で制御することができる。つまり、例えば信号ｃｌｋの立ち上がりと同時に信号ｃｏｎｔｅｘｔｉｎの電位をＨレベルとしなくてもよい。
【０１４８】
時刻Ｔ５において、信号ｃｌｋの立ち上がりに同期して信号ｃｏｎｔｅｘｔ［０］の電位がＬレベルとなる。そして、次に信号ｃｌｋが立ち下がる時刻Ｔ６において信号ｃｏｎｔｅｘｔ［１］の電位がＨレベルとなる。これによりコンテキスト切替えが開始され、ＰＬＤ２０の構成の、ＰＬＤ２０＿０からＰＬＤ２０＿１への遷移が開始される。
【０１４９】
時刻Ｔ７において、信号ｃｌｋが立ち上がるが、図２（Ａ）に示すクロックジェネレータ１３により１クロック分のクロックゲーティングが行われ、信号ｇｃｌｋの電位はＬレベルのままとなる。したがって、次に信号ｃｌｋが立ち上がるまで、ＰＬＤ２０が有するフリップフロップへのデータのセットアップを防ぐことができる。時刻Ｔ７において、ＰＬＤ２０＿０からＰＬＤ２０＿１への遷移が未完了であるが、次の信号ｇｃｌｋの立ち上がり時点でＰＬＤ２０＿１への遷移が完了するため、コンテキスト切替え中にＰＬＤ２０が有するフリップフロップにデータがセットアップされることを防ぐことができる。したがって、ＰＬＤ２０が有するフリップフロップに異常データがセットアップされることを防ぐことができる。これにより、コンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。
【０１５０】
なお、時刻Ｔ０乃至時刻Ｔ７において、信号ｍｏｕｔの電位がＬレベルである場合は、図２（Ａ）に示すクロックジェネレータ１３は時刻Ｔ３および時刻Ｔ７においてクロックゲーティングを行わず、信号ｇｃｌｋの電位は信号ｃｌｋの電位と等しくなる。それ以外については、本発明の一態様の半導体装置の動作は信号ｍｏｕｔの電位がＨレベルである場合と同様である。
【０１５１】
次に、図２（Ｂ）に示す構成の半導体装置の動作を、図１３（Ｂ）に示すタイミングチャートを用いて説明する。時刻Ｔ０以前ではコンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ−１］がコンフィギュレーション動作を行っており、信号ｃｏｎｆｉｇの電位がＨレベルとなっている。また、信号ｒｅｓｅｔｂ、信号ｃｏｎｔｅｘｔｉｎ、信号ｃｏｎｔｅｘｔ［０］および信号ｃｏｎｔｅｘｔ［１］の電位がＬレベルとなっている。さらに、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の電位がすべてＬレベルとなっている。
【０１５２】
時刻Ｔ０において、コンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ−１］はコンフィギュレーション動作を完了し、信号ｃｌｋの立ち上がりに同期して信号ｃｏｎｆｉｇの電位をＬレベルとする。その後、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の電位が、それぞれコンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ−１］が有するメモリセル９１［０］に保持されたコンフィギュレーションデータに応じた電位となる。ここでは、信号ｍｏｕｔ［１］の電位がＨレベルであり、その他の信号ｍｏｕｔの電位がすべてＬレベルであるとする。
【０１５３】
なお、信号ｍｏｕｔ［０］をＬＳＢ、信号ｍｏｕｔ［ｍ−１］をＭＳＢとすると、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の電位がすべてＬレベルである場合を１０進数で表記すると”０”となる。また、信号ｍｏｕｔ［１］の電位がＨレベルであり、その他の信号ｍｏｕｔの電位がすべてＬレベルである場合を１０進数で表記すると”２”となる。図１３（Ｂ）では、信号ｍｏｕｔ［０］乃至信号ｍｏｕｔ［ｍ−１］の電位がすべてＬレベルである場合を”０”と表記し、信号ｍｏｕｔ［１］の電位がＨレベルであり、その他の信号ｍｏｕｔの電位がすべてＬレベルである場合を”２”と表記する。
【０１５４】
時刻Ｔ１において、信号ｃｌｋの立ち上がりに同期して信号ｒｅｓｅｔｂの電位をＨレベルとする。これにより、本発明の一態様の半導体装置の各回路が有するフリップフロップのリセット状態を解除する。
【０１５５】
時刻Ｔ２において、信号ｃｌｋの立ち下がりに同期して信号ｃｏｎｔｅｘｔ［０］の電位がＨレベルとなる。これによりコンテキスト切替えが開始され、ＰＬＤ２０の構成の、初期状態からＰＬＤ２０＿０への遷移が開始される。
【０１５６】
時刻Ｔ３において、信号ｃｌｋが立ち上がるが、図２（Ｂ）に示すクロックジェネレータ１３により２クロック分のクロックゲーティングが行われ、信号ｇｃｌｋの電位はＬレベルのままとなる。したがって、時刻Ｔ３において信号ｃｌｋが立ち上がった時から数えて２クロック目の信号ｃｌｋが立ち上がるまで、ＰＬＤ２０が有するフリップフロップへのデータのセットアップを防ぐことができる。時刻Ｔ３において、初期状態からＰＬＤ２０＿０への遷移が未完了であるが、クロックゲーティング終了後の信号ｇｃｌｋの立ち上がり時点でＰＬＤ２０＿０への遷移が完了するため、コンテキスト切替え中にＰＬＤ２０が有するフリップフロップにデータがセットアップされることを防ぐことができる。したがって、ＰＬＤ２０が有するフリップフロップに異常データがセットアップされることを防ぐことができる。これにより、コンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。
【０１５７】
時刻Ｔ４において、信号ｃｏｎｔｅｘｔｉｎの電位をＨレベルとする。なお、信号ｃｏｎｔｅｘｔｉｎは、信号ｃｌｋに非同期で制御することができる。つまり、例えば信号ｃｌｋの立ち上がりと同時に信号ｃｏｎｔｅｘｔｉｎの電位をＨレベルとしなくてもよい。
【０１５８】
時刻Ｔ５において、信号ｃｌｋの立ち上がりに同期して信号ｃｏｎｔｅｘｔ［０］の電位がＬレベルとなる。そして、次に信号ｃｌｋが立ち下がる時刻Ｔ６において信号ｃｏｎｔｅｘｔ［１］の電位がＨレベルとなる。これによりコンテキスト切替えが開始され、ＰＬＤ２０の構成の、ＰＬＤ２０＿０からＰＬＤ２０＿１への遷移が開始される。
【０１５９】
時刻Ｔ７において、信号ｃｌｋが立ち上がるが、図２（Ｂ）に示すクロックジェネレータ１３により２クロック分のクロックゲーティングが行われ、信号ｇｃｌｋの電位はＬレベルのままとなる。したがって、時刻Ｔ７において信号ｃｌｋが立ち上がった時から数えて２クロック目の信号ｃｌｋが立ち上がるまで、ＰＬＤ２０が有するフリップフロップへのデータのセットアップを防ぐことができる。時刻Ｔ７において、ＰＬＤ２０＿０からＰＬＤ２０＿１への遷移が未完了であるが、クロックゲーティング終了後の信号ｇｃｌｋの立ち上がり時点でＰＬＤ２０＿１への遷移が完了するため、コンテキスト切替え中にＰＬＤ２０が有するフリップフロップにデータがセットアップされることを防ぐことができる。したがって、ＰＬＤ２０が有するフリップフロップに異常データがセットアップされることを防ぐことができる。これにより、コンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。
【０１６０】
以上、本発明の一態様の半導体装置ではクロック周波数を高めてもコンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。これにより、本発明の一態様の半導体装置の動作を高速化することができる。また、本発明の一態様の半導体装置では、コンテキスト切替え中にＰＬＤ２０が有するフリップフロップにデータがセットアップされることを防ぐことができるため、該フリップフロップにおける貫通電流の発生を抑制することができる。これにより、本発明の一態様の半導体装置の消費電力を低減することができる。また、ＰＬＤ２０が有するフリップフロップに異常データがセットアップされることを防ぐことができるため、本発明の一態様の半導体装置の信頼性を高めることができる。
【０１６１】
また、例えば図２（Ｂ）に示すようにコンフィギュレーションメモリ１２を複数有する構成とした場合、ＰＬＤ２０に対するクロックゲーティングを２クロック分以上行うことができる。これにより、コンフィギュレーションメモリ１２を１つだけ有する場合よりクロック周波数をさらに高めることができ、本発明の一態様の半導体装置の動作を高速化することができる。コンフィギュレーションメモリ１２の個数が多いほどＰＬＤ２０に対するクロックゲーティングを行えるクロック数が増えるため、クロック周波数を高めることができ、これにより本発明の一態様の半導体装置の動作を高速化することができる。
【０１６２】
なお、図１３（Ａ）（Ｂ）に示した動作はあくまで一例であり、本発明の一態様を実現可能であれば任意の動作とすることができる。例えば、図１３（Ａ）（Ｂ）では信号ｃｌｋまたは信号ｇｃｌｋの立ち上がりに同期して行っている動作を、信号ｃｌｋまたは信号ｇｃｌｋの立ち下がりに同期して行ってもよい。また、例えば、図１３（Ａ）（Ｂ）では信号ｃｌｋまたは信号ｇｃｌｋの立ち下がりに同期して行っている動作を、信号ｃｌｋまたは信号ｇｃｌｋの立ち上がりに同期して行ってもよい。
【０１６３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０１６４】
（実施の形態２）
本実施の形態では、半導体装置の一例として、電子部品、および撮像装置や電子部品を有する電子機器などについて説明する。
【０１６５】
図１４（Ａ）は、電子部品の作製方法の一例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することとする。
【０１６６】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１４（Ａ）に示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（Ｓ１）した後、基板を複数のチップに分離するダイシング工程を行う（Ｓ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反りなどを低減し、部品の小型化を図る。
【０１６７】
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（Ｓ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程で、インターポーザ上にチップを搭載し接合する。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（Ｓ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングのいずれでもよい。
【０１６８】
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される、モールド工程が施される（Ｓ５）。リードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する（Ｓ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（Ｓ７）。検査工程（Ｓ８）を経て、電子部品が完成する（Ｓ９）。前述した半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０１６９】
図１４（Ｂ）は電子部品の斜視模式図である。一例として、図１４（Ｂ）はＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図１４（Ｂ）に示す電子部品６００は、リード６０１および回路部６０３を有する。回路部６０３には、本発明の一態様の半導体装置が作製されている。電子部品６００は、例えばプリント基板６０２に実装される。このような電子部品６００が複数組み合わされて、それぞれがプリント基板６０２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板６０４は、各種の電子機器などの内部に設けられる。
【０１７０】
また、本実施の形態の電子部品は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システムなどの航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡など、幅広い分野の電子機器に用いることが可能である。本実施の形態により、電子機器の小型化、消費電力を削減することが可能である。
【０１７１】
例えば、電子機器には、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤなどの記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）などが挙げられる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０１７２】
図１５（Ａ）に示す携帯型ゲーム機７００は、筐体７０１、筐体７０２、表示部７０３、表示部７０４、マイクロホン７０５、スピーカ７０６、操作キー７０７、およびスタイラス７０８などを有する。
【０１７３】
図１５（Ｂ）に示す携帯情報端末７１０は、筐体７１１、筐体７１２、表示部７１３、表示部７１４、接続部７１５および操作キー７１６などを有する。表示部７１３は筐体７１１に設けられ、表示部７１４は筐体７１２に設けられている。接続部７１５により筐体７１１と筐体７１２とが接続されており、筐体７１１と筐体７１２との間の角度は、接続部７１５により変更可能となっている。そのため、接続部７１５における筐体７１１と筐体７１２との間の角度によって、表示部７１３で表示される画像の向きの変更や、画像の表示／非表示の切り換えを行う構成としてもよい。また、表示部７１３および／または表示部７１４にタッチパネル付の表示装置を適用してもよい。
【０１７４】
図１５（Ｃ）に示すパーソナルコンピュータ７２０は、筐体７２１、表示部７２２、キーボード７２３およびポインティングデバイス７２４などを有する。
【０１７５】
図１５（Ｄ）は家庭用電化製品の一例であり、ここでは電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫７３０は、筐体７３１、冷蔵室用扉７３２および冷凍室用扉７３３などを有する。
【０１７６】
図１５（Ｅ）に示すビデオカメラ７４０は、筐体７４１、筐体７４２、表示部７４３、操作キー７４４、レンズ７４５および接続部７４６などを有する。操作キー７４４およびレンズ７４５は筐体７４１に設けられており、表示部７４３は筐体７４２に設けられている。そして、筐体７４１と筐体７４２は、接続部７４６により接続されており、筐体７４１と筐体７４２の間の角度は接続部７４６により変更可能な構造となっている。筐体７４１に対する筐体７４２の角度によって、表示部７４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行う構成としてもよい。
【０１７７】
図１５（Ｆ）に示す自動車７５０は、車体７５１、車輪７５２、ダッシュボード７５３およびライト７５４などを有する。自動車７５０は、エンジンを動力とするものでもよいし、電気自動車、またはハイブリッド自動車であってもよい。
【０１７８】
なお、本発明の一態様の半導体装置を具備していれば、上記で示した電子機器に特に限定されない。
【０１７９】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１８０】
１０    コントローラ
１１    コンテキストジェネレータ
１２    コンフィギュレーションメモリ
１３    クロックジェネレータ
２０    ＰＬＤ
２１    ＰＬＥ
３１    インバータ
３２    インバータ
３３    インバータ
３４    インバータ
３５    インバータ
４１    フリップフロップ
４２    フリップフロップ
４３    フリップフロップ
５１    ＡＮＤ回路
５２    ＡＮＤ回路
５３    ＡＮＤ回路
５４    ＡＮＤ回路
５５    ＸＯＲ回路
５６    ＮＡＮＤ回路
５７    ＡＮＤ回路
６０    クロックゲーティング制御回路
６１    カウンタ回路
６２    コンパレータ
７１    回路
７２    回路
７３    回路
７４    回路
７６    回路
７７    回路
８０    ルックアップテーブル
８１    コンフィギュレーションメモリ
８３    フリップフロップ
８４    マルチプレクサ
９１    メモリセル
９２    トランジスタ
９３    トランジスタ
９４    配線
９５    トランジスタ
９５Ａ    トランジスタ
９５Ｂ    トランジスタ
９６    ラッチ回路
９７    トランジスタ
９８    ラッチ回路
９９    ＭＲＡＭ
１００    配線
１０１    トランジスタ
１０２Ａ    容量素子
１０２Ｂ    容量素子
１０３Ａ    配線
１０３Ｂ    配線
１０４Ａ    トランジスタ
１０４Ｂ    トランジスタ
１０５Ａ    配線
１０５Ｂ    配線
１１０    入出力回路
１２０    ＰＳＥ
１３１    列ドライバ
１３２    行ドライバ
６００    電子部品
６０１    リード
６０２    プリント基板
６０３    回路部
６０４    回路基板
７００    携帯型ゲーム機
７０１    筐体
７０２    筐体
７０３    表示部
７０４    表示部
７０５    マイクロホン
７０６    スピーカ
７０７    操作キー
７０８    スタイラス
７１０    携帯情報端末
７１１    筐体
７１２    筐体
７１３    表示部
７１４    表示部
７１５    接続部
７１６    操作キー
７２０    パーソナルコンピュータ
７２１    筐体
７２２    表示部
７２３    キーボード
７２４    ポインティングデバイス
７３０    電気冷凍冷蔵庫
７３１    筐体
７３２    冷蔵室用扉
７３３    冷凍室用扉
７４０    ビデオカメラ
７４１    筐体
７４２    筐体
７４３    表示部
７４４    操作キー
７４５    レンズ
７４６    接続部
７５０    自動車
７５１    車体
７５２    車輪
７５３    ダッシュボード
７５４    ライト
【図１】
2017098954.tif 000003
【図２】
2017098954.tif 000004
【図３】
2017098954.tif 000005
【図４】
2017098954.tif 000006
【図５】
2017098954.tif 000007
【図６】
2017098954.tif 000008
【図７】
2017098954.tif 000009
【図８】
2017098954.tif 000010
【図９】
2017098954.tif 000011
【図１０】
2017098954.tif 000012
【図１１】
2017098954.tif 000013
【図１２】
2017098954.tif 000014
【図１３】
2017098954.tif 000015
【図１４】
2017098954.tif 000016
【図１５】
2017098954.tif 000017