(57)【要約】【課題】接合による位置ずれに起因する不良を低減できると共に製造が簡易である。【解決手段】接合面を介して二つの半導体素子を接合した接合型半導体素子であって、前記各半導体素子は、柱形状の埋め込み電極１４２Ａ，１４２Ｂと、埋め込み電極１４２Ａ，１４２Ｂの一方の端面を接合面側に露出するように基板に設けられた絶縁体１２Ａ，１２Ｂと、埋め込み電極１４２Ａ，１４２Ｂと絶縁体１２Ａ，１２Ｂとの間に形成されたバリアメタル１４１Ａ，１４１Ｂと、を備え、バリアメタル１４１Ａ，１４１Ｂの端部は、前記接合面に沿って埋め込み電極１４２Ａ，１４２Ｂから外側に広がっている。【選択図】図２
2017135247.tif 000002
【特許請求の範囲】
【請求項１】
接合面を介して二つの半導体素子を接合した接合型半導体素子であって、
前記各半導体素子は、
柱形状の電極と、
前記電極の一方の端面を接合面側に露出するように基板に設けられた絶縁体と、
前記電極と前記絶縁体との間に形成されたバリアメタルと、を備え、
前記バリアメタルの端部は、前記接合面に沿って前記電極から外側に広がっていることを特徴とする接合型半導体素子。
【請求項２】
接合型半導体素子を形成するために、接合面を介して半導体集積回路と接合される半導体素子であって
柱形状の電極と、
前記電極の一方の端面を接合面側に露出するよう基板に設けられた絶縁体と、
前記電極と前記絶縁体との間に形成されたバリアメタルと、を備え、
前記バリアメタルの端部は、前記接合面に沿って前記電極から外側に広がっていることを特徴とする半導体素子。
【請求項３】
接合面を介して二つの半導体素子を接合した接合型半導体素子の製造方法であって、
中心部分の深さに対して周辺部分の深さが浅いことにより断面視が略Ｔ字状の凹部を、基板に設けられた絶縁体に形成する凹部形成工程、
前記絶縁体上に前記凹部の周辺部分の深さよりも厚くバリアメタル材料を形成するバリアメタル材料形成工程、
前記凹部が埋め尽くされるように、前記絶縁体上の前記バリアメタル材料に重ねて電極材料を形成する電極材料形成工程、
前記バリアメタル材料および当該電極材料を前記絶縁体の表面まで研磨によって除去する除去工程を行うことで、一対の半導体素子を準備する半導体素子準備工程と、
前記電極が対向するように対面させ、ハイブリッド接合によって一対の前記半導体素子を接合する接合工程とからなることを特徴とする接合型半導体素子の製造方法。
【請求項４】
接合型半導体素子を形成するために、接合面を介して半導体集積回路と接合される半導体素子の製造方法であって、
中心部分の深さに対して周辺部分の深さが浅いことにより断面視が略Ｔ字状の凹部を、基板に設けられた絶縁体に形成する凹部形成工程と、
前記絶縁体上に前記凹部の周辺部分の深さよりも厚くバリアメタル材料を形成するバリアメタル材料形成工程と、
前記凹部が埋め尽くされるように、前記絶縁体上の前記バリアメタル材料に重ねて電極材料を形成する電極材料形成工程と、
前記バリアメタル材料および当該電極材料を前記絶縁体の表面まで研磨によって除去する除去工程とからなることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板を貼り合わせて配線接合を行う接合型半導体素子、半導体素子、接合型半導体素子の製造方法および半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路同士をハイブリッド接合により３次元集積化し、高度な機能を持たせる接合型半導体素子が知られている（非特許文献１参照）。図６に従来の接合型半導体素子の概略の断面を模式的に示す。接合型半導体素子９０１は、二つの集積回路９０２，９０２からなり、二つの集積回路９０２，９０２が接合面で接合されている。これら二つの集積回路９０２，９０２は、同様に構成されており、以下では、各々を特定して説明する場合に符号にＡ，Ｂを付すものとする。各集積回路９０２は、シリコン基板１０上に形成されたトランジスタ１１、絶縁体１２、配線１３および接合電極２４を備えて構成される。
【０００３】
図７は、図６のα領域（接合部）を拡大したものである。接合電極２４Ａは、埋め込み電極２４２Ａ（Au、Cu等）と、バリアメタル２４１Ａ（Ti、TiN、Ta等。多層膜でもよい）とからなる。バリアメタル２４１Ａは、埋め込み電極２４２Ａの材料が絶縁体１２Ａ（シリコン系酸化物）中に拡散するのを防ぐ役割をもつ。接合電極２４Ｂの構成は、接合電極２４Ａの構成と同じである。
【０００４】
図８を参照して、従来の集積回路９０２の製造方法の一例を説明する。なお、ここでは、接合電極２４の製造方法について着目して説明を行い、それ以外の工程については説明を省略する。配線１３まで形成された集積回路の状態を図８（ａ）に示す。次に、フォトリソグラフィとエッチングにより、絶縁体１２の表面から配線１３に達するスルーホール２０４を形成する（図８（ｂ）参照）。次に、スパッタによりバリアメタル材料２４１ｐを堆積し（図８（ｃ）参照）、続けて、メッキ処理により埋め込み電極材料２４２ｐを堆積する（図８（ｄ）参照）。そして、不要部分（スルーホール２０４の外部）に形成されている埋め込み電極材料２４２ｐおよびバリアメタル２４１ｐをＣＭＰにより除去するとともに、表面を平坦化する（図８（ｅ）参照）。以上により、従来の半導体素子である集積回路９０２が完成する。
【０００５】
第１の集積回路９０２Ａと第２の集積回路９０２Ｂとの接合には、例えば、ハイブリッド接合が用いられている。ハイブリッド接合は、一般的に、接合電極（金属）と絶縁体が混在する基板（本例では第１の集積回路９０２Ａ、第２の集積回路９０２Ｂ）の接合面を平坦化した後、プラズマによる表面活性化処理等を行い、常温または比較的低温（200℃程度以下）で基板同士を接合する技術である。接合界面にバンプや接着剤等を介さないため、微細な接合電極を高密度で配置することができる。
【０００６】
しかし、接合に用いる製造装置（接合装置）の精度の限界等の理由で、集積回路９０２Ａ，９０２Ｂ同士の位置を完全に合わせて接合することは不可能であるため、現実には接合電極２４Ａ，２４Ｂの位置ずれが生じる。図７（ａ）では、上下の埋め込み電極２４２Ａ，２４２Ｂの位置がずれているため、埋め込み電極２４２Ａが絶縁体１２Ｂと接しており、また、埋め込み電極２４２Ｂが絶縁体１２Ａと接している。その為、この部分から埋め込み電極２４２Ａの材料が絶縁体１２Ｂ中に拡散し、また、埋め込み電極２４２Ｂの材料が絶縁体１２Ａ中に拡散する。その結果、接合部にボイドが生じたり、電流のリークが生じるといった不良が発生する。
【０００７】
この問題を防ぐためには、図７（ｂ）に示すように、上下の集積回路９０２Ａ，９０２Ｂの位置ずれの距離ｓ1をバリアメタル２４１Ａ，２４１Ｂの膜厚ｔ1未満にすればよい。しかし、一般的にバリアメタルの厚さは数10nm以下程度であるのに対し、接合装置の位置合わせ誤差は数100nm程度以上であるため、バリアメタルの膜厚未満の距離精度での位置合わせは困難である。なお、バリアメタル２４１Ａ，２４１Ｂの膜厚を1μm程度まで厚膜化すれば、接合装置の位置合わせ誤差をカバーできるが、一般的には接合電極自体の直径が1μm程度であるため、これも現実的ではない。すなわち、従来の接合型半導体素子においては、接合部の位置ずれに起因する不良を回避することができない。
【０００８】
一方、接合部の位置ずれに起因する不良を回避することが期待できる接合型半導体素子が従来開発されている（特許文献１参照）。特許文献１に記載される接合型半導体素子（半導体装置）は、金属膜３５Ａ，３５Ｂを介して接合電極３３Ａ，３３Ｂの形成面同士が貼り合わされた半導体装置であって、金属膜３５Ａ，３５Ｂで層間絶縁層３２Ａ，３２Ｂと接触する部分に絶縁膜３６Ａ，３６Ｂが形成されている。この絶縁膜３６Ａ，３６Ｂは、加熱処理によって、層間絶縁層３２Ａ，３２Ｂに接触する部分の金属膜３５Ａ，３５Ｂが反応することによって生成される。この半導体装置は、接合電極３３Ａ，３３Ｂ上の金属膜３５Ａ，３５Ｂにより、接合電極３３Ａ，３３Ｂの電気的接続を確保する。また、金属膜３５Ａ，３５Ｂの反応生成物の絶縁膜３６Ａ，３６Ｂにより、層間絶縁層３２Ａ，３２Ｂと接合電極３３Ａ，３３Ｂとの接触を防ぎ、接合不良及びリークパス等の信頼性の低下を抑制する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−１６８４１９号公報
【非特許文献】
【００１０】
【非特許文献１】後藤正英、萩原啓、井口義則、大竹浩著、「画素並列信号処理を行う撮像デバイスの実現に向けた３次元集積回路の作製」、ＮＨＫ技研Ｒ＆Ｄ No.153 p.22-p.28、2015年9月
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載される接合型半導体素子（半導体装置）は、加熱処理によって、層間絶縁層３２Ａ，３２Ｂを生成するので、温度制御や工程管理が難しく、加熱処理が不完全な場合は、金属膜が絶縁膜とならず、電流のリークなどの不良が発生する問題点があった。
【００１２】
本発明はかかる点に鑑みてなされたものであって、接合による位置ずれに起因する不良を低減できると共に製造が簡易である接合型半導体素子、半導体素子、接合型半導体素子の製造方法および半導体素子の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
前記課題を解決するために本発明の一態様による接合型半導体素子は、接合面を介して二つの半導体素子を接合した接合型半導体素子であって、前記各半導体素子は、柱形状の電極と、前記電極の一方の端面を接合面側に露出するように基板に設けられた絶縁体と、前記電極と前記絶縁体との間に形成されたバリアメタルとを備える。そして、前記バリアメタルの端部は、前記接合面に沿って前記電極から外側に広がっていることを特徴とする。
【００１４】
このような構成を備える接合型半導体素子は、各半導体素子のバリアメタルが、接合装置の位置合わせ誤差を吸収できる広がりをもって接合面に形成される。その為、接合時に半導体素子の位置ずれがあっても電極と絶縁体との接触を防止することができる。
【００１５】
また、本発明の一態様による接合型半導体素子の製造方法は、接合面を介して二つの半導体素子を接合した接合型半導体素子の製造方法であって、一対の半導体素子を準備する半導体素子準備工程と、一対の前記半導体素子を接合する接合工程とからなる。
【００１６】
そして、半導体素子準備工程では、中心部分の深さに対して周辺部分の深さが浅いことにより断面視が略Ｔ字状の凹部を、基板に設けられた絶縁体に形成する凹部形成工程、前記絶縁体上に前記凹部の周辺部分の深さよりも厚くバリアメタル材料を形成するバリアメタル材料形成工程、前記凹部が埋め尽くされるように、前記絶縁体上の前記バリアメタル材料に重ねて電極材料を形成する電極材料形成工程、前記バリアメタル材料および当該電極材料を前記絶縁体の表面まで研磨によって除去する除去工程を行う。また、接合工程では、前記電極が対向するように対面させ、ハイブリッド接合によって一対の前記半導体素子を接合する。
【００１７】
このような工程からなる接合型半導体素子の製造方法は、各半導体素子のバリアメタルが、接合装置の位置合わせ誤差を吸収できる広がりをもって接合面に形成される。その為、接合時に半導体素子の位置ずれがあっても電極と絶縁体との接触を防止することができる。
接合工程における条件は、従来公知の半導体素子の接合工程における条件であってよい。
【発明の効果】
【００１８】
本発明の一態様によれば、接合時に半導体素子の位置ずれがあっても電極と絶縁体との接触を防止することができるので、接合による位置ずれに起因する不良を低減できる。
また、本発明の一態様によれば、接合工程における条件が従来公知の半導体素子の接合工程における条件であってよいので、特有の温度制御などが必要なく製造が簡易である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る接合型半導体素子の概略断面図である。
【図２】本発明の実施形態に係る接合型半導体素子の接合部付近の概略断面図である。
【図３】半導体素子である集積回路の接合部付近の概略断面図である。
【図４】半導体素子である集積回路の製造方法を説明するための図であり、（ａ）〜（ｆ）は各工程を示す。
【図５】バリアメタルの形成方法を説明するための図であり、（ａ）は適切な場合を示し、（ｂ）は不適切な場合を示す。
【図６】従来の接合型半導体素子の概略断面図である。
【図７】従来の接合型半導体素子の接合部付近の概略断面図であり、（ａ）は位置ずれの距離がバリアメタルの膜厚よりも大きい場合を示し、（ｂ）は位置ずれの距離がバリアメタルの膜厚未満である場合を示す。
【図８】従来の半導体素子の製造方法を説明するための図であり、（ａ）〜（ｅ）は各工程を示す。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を、適宜図面を参照しながら詳細に説明する。
各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、参照する図面における寸法は、説明を明確にするために誇張して表現されている場合がある。なお、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
【００２１】
≪実施形態に係る半導体素子の構成≫
図１および図２を参照して、実施形態に係る接合型半導体素子１の構成について説明する。図１は、実施形態に係る接合型半導体素子１の概略断面図である。図２は、実施形態に係る接合型半導体素子１の接合部付近（β領域）の概略断面図である。なお、これらの図は、素子の概念を模式的に示したものであって、特定の機能を持つ素子ではない。
【００２２】
接合型半導体素子１は、各々の半導体素子である二つの集積回路２，２からなり、接合面で二つの集積回路２，２が接合されている。これら二つの集積回路２，２は、同様に構成されており、以下では、各々を特定して説明する場合に符号にＡ，Ｂを付すものとする。各集積回路２は、シリコン基板１０上に形成されたトランジスタ１１、絶縁体１２、配線１３および接合電極１４を備えて構成される。
【００２３】
第１の集積回路２Ａと第２の集積回路２Ｂとの接合には、例えば、ハイブリッド接合が用いられる。ハイブリッド接合は、一般的に、接合電極（金属）と絶縁体が混在する基板（本実施形態では第１の集積回路２Ａ、第２の集積回路２Ｂ）の接合面を平坦化した後、プラズマによる表面活性化処理等を行い、常温または比較的低温（２００℃程度以下）で基板同士を接合する技術である。接合界面にバンプや接着剤等を介さないため、微細な接合電極を高密度で配置することができる。
【００２４】
絶縁体１２は、隣接するトランジスタ１１、配線１３および接合電極１４間を絶縁するものであり、従来公知の半導体素子の絶縁体に適用される材料（例えば、シリコン系酸化物など）からなる。配線１３は、トランジスタ１１と接合電極１４とを電気的に接続するものであり、従来公知の半導体素子の配線に適用される材料（例えば、ＡｌやＣｕなど）からなる。
【００２５】
接合電極１４は、絶縁体１２内に形成されており、第１の集積回路２Ａと第２の集積回路２Ｂとを電気的に接続するものである。接合電極１４は、図３に示すように、埋め込み電極１４２と、埋め込み電極１４２の材料が絶縁体１２中に拡散するのを防ぐ役割を果たすバリアメタル１４１とからなる。埋め込み電極１４２やバリアメタル１４１は、従来公知の半導体素子の埋め込み電極に適用される材料（例えば、Ａｕ，Ｃｕなど）や、バリアメタルに適用される材料（例えば、Ｔｉ，ＴｉＮ，Ｔａなど）からなる。
【００２６】
埋め込み電極１４２は、柱形状をなし、例えば、円柱状や角柱状などであってよい。本実施形態では、埋め込み電極１４２として円柱状を想定する。埋め込み電極１４２の一方の端面はバリアメタル１４１を介して配線１３に接続されている。また、他方の端面は絶縁体１２から露出しており、図２に示すように、接合された状態において互いの埋め込み電極１４２Ａ，１４２Ｂは当接する。
【００２７】
バリアメタル１４１は、図３に示すように、埋め込み電極１４２と絶縁体１２や配線１３との接触面に形成される本体部１４１ａと、本体部１４１ａの端部から接合面に沿って外側に向かって放射状に突出した突出部１４１ｂとからなる。これによって、バリアメタル１４１の端部は、接合面に沿って埋め込み電極１４２から外側に広がっている。外側への広がり量は、上下の集積回路２の位置ずれがあっても、自身の埋め込み電極１４２と接合される集積回路２の絶縁体１２とが接触しないだけの量であればよい。詳細は後記する。なお、埋め込み電極１４２と配線１３との接触面に形成されるバリアメタル１４１の部分は、製造工程によるものであって形成されていなくてもよい。
【００２８】
本体部１４１ａは、有底筒状をなし、埋め込み電極１４２の配線側の端面および側面を覆う。本体部１４１ａは、自身の埋め込み電極１４２の材料が絶縁体１２中に拡散するのを防ぐ役割を果たす。
【００２９】
突出部１４１ｂは、フランジ形状をなしており、接合面で環状をなす。突出部１４１ｂは、本体部１４１ａの開口部側の端部から外側に向かって延伸して形成されている。つまり、突出部１４１ｂは、本体部１４１ａの先端側が外側に屈曲することで形成されている。突出部１４１ｂは、絶縁体１２に埋め込まれており、埋め込み電極１４２と同一平面状に形成されている。これによって、集積回路２の接合面は平坦化されている。突出部１４１ｂは、接合される埋め込み電極１４２の材料が絶縁体１２中に拡散するのを防ぐ役割を果たせばよく、接合装置の位置合わせ誤差を吸収できる広がりで形成されていればよい。つまり、突出部１４１ｂの突出量ｈは、図２の符号γで示すように、上下の集積回路２の位置ずれがあっても、埋め込み電極１４２と絶縁体１２とが接触しないように設計される。
【００３０】
なお、バリアメタル１４１の本体部１４１ａの厚さｔ1と突出部１４１ｂの厚さｔ2とは、同じであってもよいし、または異なっていてもよい。また、本体部１４１ａの厚さｔ1は突出部１４１ｂの厚さｔ2は、各々均一であることが望ましいが、必ずしも均一である必要はない。例えば、突出部１４１ｂの厚さｔ2は、先端側に向かって薄くなっていてもよい。
【００３１】
≪実施形態に係る半導体素子の製造方法≫
接合型半導体素子１の製造方法について説明する。接合型半導体素子１は、二つの集積回路２Ａ，２Ｂを製造した後に、これらの集積回路２Ａ，２Ｂを接合して製造される。なお、集積回路２Ａ，２Ｂは、前記説明した通りに同じ構成であってよく、その製造方法についても同様である。
【００３２】
＜集積回路の製造工程＞
以下、図４を参照して、集積回路２（２Ａ，２Ｂ）の製造方法の一例を説明する。なお、ここでは、本発明の本質である接合電極１４の製造方法について着目して説明を行い、それ以外の工程については説明を省略する。また、説明する製造方法は概略であるとともに一例であり、本説明の工程とは異なった手法を用いることもできる。
【００３３】
配線１３まで形成された集積回路の状態を図４（ａ）に示す。前記説明した通り、従来からの一般的な方法によって、配線１３は絶縁体１２内に形成される。なお、絶縁体１２の表面はＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）により、あらかじめ平坦化しておくようにする。ＣＭＰは、化学反応と機械的研磨の複合作用によって、対象物（ここでは、絶縁体１２）の表面を平坦化する方法である。
【００３４】
次に、フォトリソグラフィとエッチングにより、絶縁体１２の表面に円柱形の凹部２０１を形成する（図４（ｂ）参照）。ここで、絶縁体１２の表面は、ＣＭＰ処理によって平坦化されているので、凹部２０１の深さｕ1を一定にすることが可能である。凹部２０１の深さｕ1は、後記するバリアメタル材料１４１ｐ（図４（ｄ）参照）を形成する厚さ未満（例えば、数nm〜数10nm）とする。
【００３５】
次に、フォトリソグラフィとエッチングにより、凹部２０１の底面から配線１３に達するスルーホール２０２を形成する（図４（ｃ）参照）。スルーホール２０２は、凹部２０２と同様に円柱形をなし、スルーホール２０２の内径は凹部２０１の内径よりも小さくなっている。これにより、中心部分の深さ（スルーホール２０２の深さ）に対して周辺部分２０３ａの深さ（凹部２０１の深さｕ1）が浅いことで、段差構造を有する凹部２０３が形成される（図４（ｃ）参照）。凹部２０３は、断面視が略Ｔ字状をなしている。
【００３６】
次に、スパッタによりバリアメタル材料１４１ｐを堆積する（図４（ｄ）参照）。これにより、絶縁体１２の表面や絶縁体１２内に形成された凹部２０３の内面には、バリアメタル材料１４１ｐが均一に形成される。ここで、バリアメタル材料１４１ｐ（図４（ｄ）参照）を形成する厚さは、凹部２０１の深さ（周辺部分２０３ａの深さ）ｕ1（図４（ｂ）参照）よりも厚く形成する。
【００３７】
次に、メッキ処理により埋め込み電極材料１４２ｐを堆積する（図４（ｅ）参照）。これにより、絶縁体１２の表面や絶縁体１２内に形成された凹部２０３の内部には、電極材料１４２ｐがバリアメタル材料１４１ｐに積層して形成される。
【００３８】
次に、不要部分（凹部２０３の外部）に形成されている埋め込み電極材料１４２ｐおよびバリアメタル１４１ｐをＣＭＰにより除去するとともに、表面を平坦化する（図４（ｆ）参照）。つまり、凹部２０３の内部以外には、埋め込み電極材料１４２ｐおよびバリアメタル１４１ｐが残らないようにこれらの材料を除去する。以上により、本発明の半導体素子である集積回路２が完成する。ここでの工程は、例えば、絶縁体１２の表面でＣＭＰが止まるように研磨剤や研磨条件を調整しておくことで実現可能であり、凹部２０１の深さｕ1（図４（ｂ）参照）をバリアメタル材料１４１ｐの厚さ（図４（ｄ）参照）よりも小さく形成していたのはこのためである。なお、絶縁体１２の表面でＣＭＰが止まるとは、絶縁体１２をまったく削らないことを意味するものではなく、絶縁体１２の表面が若干削られることを許容するものである。図５を参照して、絶縁体１２の表面でＣＭＰが止まるように研磨剤や研磨条件を調整する場合における凹部２０１の深さｕ1とバリアメタル材料１４１ｐの厚さｔ3との関係について説明する。
【００３９】
図５（ａ）に示すように、凹部２０１の深さｕ1とバリアメタル材料１４１ｐの厚さｔ3とが同じ、または大きい場合（凹部２０１の深さｕ1≦バリアメタル材料１４１ｐの厚さｔ3）、絶縁体１２の表面でＣＭＰが止まったときに、埋め込み電極１４２は円柱形となる。この場合には、バリアメタル１４１が接合装置の位置合わせ誤差を吸収できる広がりをもって接合面に形成されている。その為、集積回路２の位置ずれがあっても埋め込み電極１４２と絶縁体１２との接触を防止することができる。
【００４０】
一方、図５（ｂ）に示すように、凹部２０１の深さｕ1よりもバリアメタル材料１４１ｐの厚さｔ3が小さい場合（凹部２０１の深さｕ1＞バリアメタル材料１４１ｐの厚さｔ3）、絶縁体１２の表面でＣＭＰが止まったときに、埋め込み電極１４２は円柱形とならない。この場合には、バリアメタル１４１が接合装置の位置合わせ誤差を吸収できる広がりをもって接合面に形成されない。その為、集積回路２の位置ずれがあると埋め込み電極１４２と絶縁体１２との接触を防止することができない。
【００４１】
＜集積回路の接合工程＞
同様に製造した集積回路２，２同士をお互いの接合電極１４が対向するように対面させ、ハイブリッド接合により接合する。接合工程における条件は、集積回路２（特に、トランジスタ１１）の特性に悪影響を与えない程度の荷重および温度であればよく、特に限定されるものではない。接合工程における条件は、例えば、従来公知の半導体素子の接合工程における条件であってよい。その為、本発明特有の温度制御などが必要なく製造が簡易である。これによって、図１に示す接合型半導体素子１が完成する。
【００４２】
以上のように、実施形態に係る接合型半導体素子１によれば、各集積回路２（２Ａ，２Ｂ）のバリアメタル１４１が、接合装置の位置合わせ誤差を吸収できる広がりをもって接合面に形成されている。その為、集積回路２の位置ずれがあっても埋め込み電極１４２と絶縁体１２との接触を防止することができ、接合による位置ずれに起因する不良を低減できる。
また、実施形態に係る接合型半導体素子１によれば、接合工程における条件は、従来公知の半導体素子の接合工程における条件であってよい。その為、本発明特有の温度制御などが必要なく製造が簡易である。
【００４３】
［変形例］
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく、その趣旨を変えない範囲で実施することができる。実施形態の変形例を以下に示す。
【００４４】
実施形態では、埋め込み電極１４２として円柱形を想定し、バリアメタル１４１は、接合面において埋め込み電極１４２の周辺に形成された円形環状をなしていた。しかしながら、埋め込み電極１４２およびバリアメタル１４１の形状はこれに限定されるものではない。例えば、バリアメタル１４１は、接合面において埋め込み電極１４２の周辺に形成された楕円形環状をなしていてもよい。また、埋め込み電極１４２を角柱形とし、バリアメタル１４１は接合面において埋め込み電極１４２の周辺に形成された矩形環状をなしていてもよい。
【００４５】
また、実施形態では、集積回路２の製造工程における埋め込み電極材料１４２ｐおよびバリアメタル１４１ｐの除去工程（図４（ｆ）参照）において、絶縁体１２の表面でＣＭＰが止まるように研磨剤や研磨条件を調整することを想定していた。しかしながら、この除去工程は、これ以外の方法によって行われてもよく、実施形態で説明したものに限定されるものではない。例えば、電極材料１４２ｐおよびバリアメタル１４１ｐに加えて絶縁体１２の一部を削るようにしてもよい。つまり、ＣＭＰの工程管理に比べて、フォトリソグラフィやエッチングの工程管理の方が一般的に容易である。その為、実施形態では、フォトリソグラフィとエッチングにより深さｕ1がバリアメタル材料１４１ｐの厚さ未満とする凹部２０１を形成し、絶縁体１２の表面でＣＭＰが止まるように研磨剤や研磨条件を調整していた。しかし、ＣＭＰの工程管理が容易であるのならば、ＣＭＰによって絶縁体１２の一部を削るようにしてもよい。
【符号の説明】
【００４６】
１      接合型半導体素子
２，２Ａ，２Ｂ  集積回路（半導体素子）
１０    シリコン基板
１１    トランジスタ
１２，１２Ａ，１２Ｂ  絶縁体
１３，１３Ａ，１３Ｂ  配線
１４，１４Ａ，１４Ｂ  接合電極
１４１，１４１Ａ，１４１Ｂ  バリアメタル
１４２，１４２Ａ，１４２Ｂ  埋め込み電極（電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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