(57)【要約】【課題】ＪＦＥＴ型ゲート構造を有する半導体装置において、ＪＦＥＴ型ゲート構造のドレイン側の電界を緩和する技術を提供する。【解決手段】  窒化物半導体装置１は、ｐ型窒化物半導体層１８に接するゲート電極３６を備える。ゲート電極３６は、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａに隣接する部分において、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａの一部に接するとともに絶縁膜２２の薄肉絶縁膜部２２ａを介して電子供給層１６ｃに対向する。【選択図】図２
2017098307.tif 000002
【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層にヘテロ接合する電子供給層と、
前記電子供給層上にあるドレイン電極と、
前記ドレイン電極から離れた位置で前記電子供給層上にあるソース電極と、
前記ドレイン電極と前記ソース電極の間の位置で前記電子供給層上にあるｐ型半導体層と、
前記ｐ型半導体層と前記ドレイン電極の間の位置で前記電子供給層上にある絶縁膜と、
前記ｐ型半導体層に接するゲート電極と、を備え、
前記絶縁膜は、前記ｐ型半導体層の膜厚よりも薄い薄肉絶縁膜部を有し、
前記薄肉絶縁膜部は、前記ｐ型半導体層のドレイン側の側面に接し、
前記ゲート電極は、前記ｐ型半導体層のドレイン側の側面に接するとともに前記薄肉絶縁膜部を介して前記電子供給層に対向する、半導体装置。
【請求項２】
前記ゲート電極に接しており、前記ゲート電極から前記ドレイン電極に向けて延びており、前記絶縁膜を介して前記電子供給層に対向するフィールドプレートをさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ｐ型半導体層の上面にも接する、請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極に接しており、前記ゲート電極から前記ドレイン電極に向けて延びており、前記絶縁膜を介して前記電子供給層に対向するフィールドプレートをさらに備え、
前記フィールドプレートは、前記ｐ型半導体層のドレイン側の側面に隣接する部分にある前記ゲート電極のドレイン側ゲート電極部及び前記ｐ型半導体層の上面に隣接する部分にある前記ゲート電極の上側ゲート電極部の双方に接する、請求項３に記載の半導体装置。
【請求項５】
前記電子走行層、前記電子供給層及び前記ｐ型半導体層の材料が、窒化物半導体である、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
電子走行層とヘテロ接合する電子供給層上に、ドレイン電極の形成位置とソース電極の形成位置の間に位置するｐ型半導体層を形成する工程と、
前記ｐ型半導体層を覆って前記電子供給層上に絶縁膜を形成する工程と、
前記ｐ型半導体層の少なくともドレイン側の側面の一部が露出するとともに前記電子供給層上に前記絶縁膜の一部が残存するように前記絶縁膜の一部を除去する工程と、
前記ｐ型半導体層の前記ドレイン側の側面の一部に接するとともに前記絶縁膜を介して前記電子供給層に対向するゲート電極を形成する工程と、を備える、半導体装置の製造方法。
【請求項７】
前記電子走行層、前記電子供給層及び前記ｐ型半導体層の材料が、窒化物半導体である、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子走行層と電子供給層が積層する半導体積層体を備える半導体装置が開発されている。半導体装置は、電子走行層と電子供給層のヘテロ接合面近傍に形成される２次元電子ガス層をチャネルとして利用する。半導体装置では、ドレイン電極とソース電極の間にゲート電極が設けられており、そのゲート電極の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。
【０００３】
この種の半導体装置では、ゲート電極と電子供給層の間にｐ型半導体層を介在させるＪＦＥＴ（Junction Field Effect）型ゲート構造の技術が開発されている。ＪＦＥＴ型ゲート構造を有する半導体装置では、ゲート電極が接地されたときに、ｐ型半導体層から伸びる空乏層が、ｐ型半導体層の下方の２次元電子ガス層の電子を枯渇させる。一方、ゲート電極に正電位が印加されると、空乏層が縮小し、ｐ型半導体層の下方に２次元電子ガス層が形成され、ドレイン電極とソース電極が２次元電子ガス層を介して導通する。このように、ＪＦＥＴ型ゲート構造を有する半導体装置は、ノーマリオフで動作することができる。
【０００４】
このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ＪＦＥＴ型ゲート構造のドレイン側における電界集中が問題となっている。電界は、ｐ型半導体層と電子供給層の接合面のうちのドレイン側の端部近傍で最大強度となる。特許文献１は、このような電界集中を緩和するために、フィールドプレートを設ける技術を開示する。フィールドプレートは、ゲート電極からドレイン電極側に向けて延びており、電子供給層上に被膜される絶縁膜を介して電子供給層に対向する。このようなフィールドプレートは、電界集中のピークを分散させ、電界の最大強度を低下させることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−３３６７９号公報（特に、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示される半導体装置では、ｐ型半導体層のドレイン側の側面に隣接する部分において、絶縁膜の膜厚が厚く形成されている。これは、以下のような理由である。ＪＦＥＴ型ゲート構造を有する半導体装置では、電子供給層上にｐ型半導体層をパターニングした後に、そのｐ型半導体層を覆うように絶縁膜が成膜され、ｐ型半導体層を覆う絶縁膜の一部を除去してｐ型半導体層の上面の一部を露出させ、その露出部分にゲート電極が形成される。このため、ｐ型半導体層のドレイン側の側面に隣接する部分では、ｐ型半導体層の厚みに依存して絶縁膜の膜厚が厚く形成される。
【０００７】
このため、特許文献１に開示される半導体装置では、ｐ型半導体層のドレイン側の側面に隣接する部分において、フィールドプレートと電子供給層の間の距離が長い。この結果、特許文献１に開示される半導体装置では、フィールドプレート効果が十分に発揮されず、ＪＦＥＴ型ゲート構造のドレイン側の電界が高いという問題がある。本明細書は、ＪＦＥＴ型ゲート構造を有する半導体装置において、ＪＦＥＴ型ゲート構造のドレイン側の電界を緩和する技術を提供する。
【課題を解決するための手段】
【０００８】
本明細書が開示する半導体装置は、電子走行層、電子走行層にヘテロ接合する電子供給層、電子供給層上にあるドレイン電極、ドレイン電極から離れた位置で電子供給層上にあるソース電極、ドレイン電極とソース電極の間の位置で電子供給層上にあるｐ型半導体層、ｐ型半導体層とドレイン電極の間の位置で電子供給層上にある絶縁膜、及び、ｐ型半導体層に接するゲート電極を備える。絶縁膜は、ｐ型半導体層の膜厚よりも薄い薄肉絶縁膜部を有する。薄肉絶縁膜部は、ｐ型半導体層のドレイン側の側面に接する。ゲート電極は、ｐ型半導体層のドレイン側の側面に接するとともに薄肉絶縁膜部を介して電子供給層に対向する。
【０００９】
上記実施形態の半導体装置では、ｐ型半導体層のドレイン側の側面に隣接する部分において、ゲート電極が、ｐ型半導体層の膜厚よりも薄い絶縁膜の薄肉絶縁膜部を介して電子供給層に対向する。このため、ｐ型半導体層のドレイン側の側面に隣接する部分において、ゲート電極と電子供給層の間の距離が短く構成されており、ＪＦＥＴ型ゲート構造のドレイン側の電界が緩和される。
【００１０】
本明細書が開示する半導体装置の製造方法は、ｐ型半導体層を形成する工程、絶縁膜を形成する工程、絶縁膜の一部を除去する工程及びゲート電極を形成する工程を備える。ｐ型半導体層を形成する工程では、電子走行層とヘテロ接合する電子供給層上に、ドレイン電極の形成位置とソース電極の形成位置の間に位置するｐ型半導体層を形成する。絶縁膜を形成する工程では、ｐ型半導体層を覆って電子供給層上に絶縁膜を形成する。絶縁膜の一部を除去する工程では、ｐ型半導体層の少なくともドレイン側の側面の一部が露出するとともに電子供給層上に絶縁膜の一部が残存するように絶縁膜の一部を除去する。ゲート電極を形成する工程では、ｐ型半導体層のドレイン側の側面の一部に接するとともに絶縁膜を介して電子供給層に対向するゲート電極を形成する。
【００１１】
上記の製造方法によると、ｐ型物半導体層のドレイン側の側面に隣接する部分において、ゲート電極が、ｐ型半導体層の膜厚よりも薄い絶縁膜を介して電子供給層に対向する半導体装置が製造される。
【図面の簡単な説明】
【００１２】
【図１】実施例の窒化物半導体装置の要部断面図を模式的に示すとともに、窒化物半導体装置がオフのときのドレイン電極とソース電極の間の電界強度の分布を示す。
【図２】図１に示す窒化物半導体装置のＪＦＥＴ型ゲート構造の要部拡大断面図を模式的に示す。
【図３Ａ】図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。
【図３Ｂ】図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。
【図３Ｃ】図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。
【図３Ｄ】図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。
【図３Ｅ】図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。
【発明を実施するための形態】
【００１３】
図１に示されるように、窒化物半導体装置１は、ＨＦＥＴ（Heterostructure Field Effect Transistor）又はＨＥＭＴ（High Electron Mobility Transistor）と称される種類であり、基板１２、バッファ層１４、窒化物半導体積層体１６、ｐ型窒化物半導体層１８、絶縁膜２２、ドレイン電極３２、ソース電極３４、ゲート電極３６及びフィールドプレート３８を備える。
【００１４】
基板１２の材料には、窒化物半導体系の半導体材料が結晶成長可能なものが用いられている。基板１２の材料には、一例では窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。
【００１５】
バッファ層１４は、基板１２の上面に接して設けられている。バッファ層１４の材料には、一例ではノンドープの窒化ガリウム（i-GaN）、ノンドープの窒化アルミニウム（i-AlN）、ノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられる。バッファ層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１２上に積層されている。
【００１６】
窒化物半導体積層体１６は、ＧａＮ層１６ａ、電子走行層１６ｂ及び電子供給層１６ｃを有する。ＧａＮ層１６ａは、バッファ層１４の上面に接して設けられている。ＧａＮ層１６ａの材料には、一例では炭素（Ｃ）ドープの窒化ガリウム（GaN）が用いられている。ＧａＮ層１６ａは、炭素がドープされることによって電気抵抗が高い層として構成されており、基板１２へのリーク電流を抑える役割を担う。電子走行層１６ｂは、ＧａＮ層１６ａの上面に接して設けられている。電子走行層１６ｂの材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。電子供給層１６ｃは、電子走行層１６ｂの上面に接して設けられている。電子供給層１６ｃの材料には、一例ではノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられている。電子供給層１６ｃのバンドギャップは、電子走行層１６ｂのバンドギャップよりも大きい。このため、電子走行層１６ｂと電子供給層１６ｃがヘテロ接合を構成しており、そのヘテロ接合面のうちの電子走行層１６ｂ側に２次元電子ガス層が形成される。ＧａＮ層１６ａ、電子走行層１６ｂ及び電子供給層１６ｃは、有機金属気相成長法を利用して、バッファ層１４上に順に積層されている。
【００１７】
ｐ型窒化物半導体層１８は、電子供給層１６ｃの上面に接して設けられており、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されている。ｐ型窒化物半導体層１８の材料には、一例ではマグネシウムがドープされた窒化ガリウム（p-GaN）又は窒化アルミニウムガリウム（p-AlGaN）が用いられている。ｐ型窒化物半導体層１８は、有機金属気相成長法を利用して、窒化物半導体積層体１６の上面に積層されている。
【００１８】
絶縁膜２２は、ｐ型窒化物半導体層１８とドレイン電極３２の間の窒化物半導体積層体１６の上面、及び、ｐ型窒化物半導体層１８とソース電極３４の間の窒化物半導体積層体１６の上面に接して設けられている。絶縁膜２２の材料には、一例ではＵＳＧ（Undoped Silicate Glasses）膜が用いられている。絶縁膜２２は、化学気相成長法を利用して、窒化物半導体積層体１６の上面に成膜されている。図２に示されるように、絶縁膜２２は、ｐ型窒化物半導体層１８とドレイン電極３２の間において、薄肉絶縁膜部２２ａ、厚肉絶縁膜部２２ｂ及び中肉絶縁膜部２２ｃを有する。窒化物半導体積層体１６の上面に対して直交する方向の膜厚については、薄肉絶縁膜部２２ａ、中肉絶縁膜部２２ｃ及び厚肉絶縁膜部２２ｂの順に厚くなる。薄肉絶縁膜部２２ａの膜厚は、ｐ型窒化物半導体層１８の膜厚よりも薄い。なお、絶縁膜２２は、ｐ型窒化物半導体層１８とソース電極３４の間においても、同様の構造を有する。
【００１９】
薄肉絶縁膜部２２ａは、ｐ型窒化物半導体層１８のドレイン側に隣接する部分に配置されており、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａの下側部分（換言すると、電子供給層１６ｃ側部分）に接する。厚肉絶縁膜部２２ｂは、薄肉絶縁膜部２２ａと中肉絶縁膜部２２ｃの間に配置されている。中肉絶縁膜部２２ｃは、厚肉絶縁膜部２２ｂとドレイン電極３２の間に配置されている。
【００２０】
図１に示されるように、ドレイン電極３２及びソース電極３４の各々は、窒化物半導体積層体１６の上面に接して設けられている。ドレイン電極３２とソース電極３４は、ｐ型窒化物半導体層１８を間に置いて対向する位置に配置されている。ドレイン電極３２の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ドレイン電極３２の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。ソース電極３４の材料にも、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ソース電極３４の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極３２及びソース電極３４の各々は、電子走行層１６ｂと電子供給層１６ｃのヘテロ接合面近傍に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ドレイン電極３２及びソース電極３４の各々は、電子ビーム蒸着技術を利用して、窒化物半導体積層体１６の上面に積層されている。
【００２１】
ゲート電極３６は、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されており、ｐ型窒化物半導体層１８に接して設けられている。ｐ型窒化物半導体層１８とゲート電極３６は、ＪＦＥＴ型ゲート構造を構成する。図２に示されるように、ゲート電極３６は、ドレイン側ゲート電極部３６ａ、上側ゲート電極部３６ｂ及びソース側ゲート電極部３６ｃを有する。
【００２２】
ドレイン側ゲート電極部３６ａは、ｐ型窒化物半導体層１８のドレイン側に隣接する部分に配置されており、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａの上側部分に接する。これにより、ｐ型窒化物半導体層１８のドレイン側に隣接する部分では、窒化物半導体積層体１６と薄肉絶縁膜部２２ａとドレイン側ゲート電極部３６ａが積層する。上側ゲート電極部３６ｂは、ｐ型窒化物半導体層１８の上面に隣接する部分に配置されており、ｐ型窒化物半導体層１８の上面１８Ｓｂの全面に接する。ソース側ゲート電極部３６ｃは、ｐ型窒化物半導体層１８のソース側に隣接する部分に配置されており、ｐ型窒化物半導体層１８のソース側の側面１８Ｓｃの上側部分に接する。このように、ゲート電極３６は、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａと上面１８Ｓｂの間の角部及びソース側の側面１８Ｓｃと上面１８Ｓｂの間の角部の双方を覆うように、ｐ型窒化物半導体層１８に接する。換言すると、ｐ型窒化物半導体層１８は、窒化物半導体積層体１６の上面に対して直交する方向から観測したときに（以下、「平面視したときに」という）、ゲート電極３６の範囲内に設けられている。なお、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａとは、ドレイン電極３２に向かい合う面をいう。同様に、ｐ型窒化物半導体層１８のソース側の側面１８Ｓｃとは、ソース電極３４に向かい合う面をいう。
【００２３】
ゲート電極３６の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ゲート電極３６の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ゲート電極３６は、ｐ型窒化物半導体層１８に対してオーミック接触可能に構成されている。ゲート電極３６は、電子ビーム蒸着技術を利用して、ｐ型窒化物半導体層１８の上面及び絶縁膜２２の上面に成膜されている。なお、ゲート電極３６の材料には、窒化物半導体系の材料に対してショットキー接触可能な材料が用いられてもよい。
【００２４】
図１に示されるように、フィールドプレート３８は、ゲート電極３６からドレイン電極３２に向けて延びており、絶縁膜２２を介して窒化物半導体積層体１６に対向する。すなわち、窒化物半導体積層体１６と絶縁膜２２とフィールドプレート３８が積層する。図２に示されるように、フィールドプレート３８は、ゲート電極３６のドレイン側ゲート電極部３６ａ、上側ゲート電極部３６ｂ及びソース側ゲート電極部３６ｃの上面の全面に接するとともに、絶縁膜２２の厚肉絶縁膜部２２ｂを超えて中肉絶縁膜部２２ｃの上面の一部にまで延設されている。
【００２５】
次に、窒化物半導体装置１の動作を説明する。窒化物半導体装置１は、ドレイン電極３２に正電位が印加され、ソース電極３４に接地電位が印加されて用いられる。ゲート電極３６が接地されているとき、ｐ型窒化物半導体層１８から伸びる空乏層が、ｐ型窒化物半導体層１８の下方において、電子走行層１６ｂと電子供給層１６ｃのヘテロ接合面近傍の２次元電子ガス層の電子を枯渇させる。このため、ドレイン電極３２とソース電極３４の間の電流経路は、このｐ型窒化物半導体層１８が対向するヘテロ接合面において遮断され、窒化物半導体装置１はオフになる。
【００２６】
ゲート電極３６に正電位が印加されると、ｐ型窒化物半導体層１８から伸びていた空乏層が縮小し、ｐ型窒化物半導体層１８の下方においても、電子走行層１６ｂと電子供給層１６ｃのヘテロ接合面近傍に２次元電子ガス層が発生する。ソース電極３４から注入された電子は、２次元電子ガス層を介してドレイン電極３２に流れ、窒化物半導体装置１はオンになる。このように、窒化物半導体装置１は、ノーマリオフで動作する。
【００２７】
図１及び図２に示されるように、窒化物半導体装置１は、ゲート電極３６がドレイン側ゲート電極部３６ａを有することを１つの特徴とする。ドレイン側ゲート電極部３６ａは、ｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａの上側部分に接するように構成されている。このため、ドレイン側ゲート電極部３６ａは、ｐ型窒化物半導体層１８よりも薄い薄肉絶縁膜部２２ａを介して窒化物半導体積層体１６に対向する。このように、ドレイン側ゲート電極部３６ａと窒化物半導体積層体１６の間の距離が短いことから、ドレイン側ゲート電極部３６ａは、フィールドプレート効果を発揮することができる。
【００２８】
窒化物半導体装置１では、ｐ型窒化物半導体層１８と電子供給層１６ｃの接合面のうちのドレイン側の端部近傍において、電界強度が最大となる。例えば、ゲート電極３６がドレイン側ゲート電極部３６ａを有していない場合、ｐ型窒化物半導体層１８のドレイン側において、フィールドプレート効果が発揮されず、その部分の電界強度が高くなる（図１に破線で示す）。一方、窒化物半導体装置１では、ドレイン側ゲート電極部３６ａがフィールドプレート効果を発揮することができるので、電界集中のピークが分散し、電界の最大強度が低下する（図１に実線で示す）。さらに、窒化物半導体装置１では、フィールドプレート３８が中肉絶縁膜部２２ｃの一部にまで延設されているので、これによっても電界集中のピークが分散し、電界の最大強度が低下する（図１に実線で示す）。このように、窒化物半導体装置１では、ｐ型窒化物半導体層１８のドレイン側において、アバランシェ降伏の発生が抑えられ、耐圧が向上する。
【００２９】
さらに、図１及び図２に示されるように、窒化物半導体装置１では、ドレイン側ゲート電極部３６ａがｐ型窒化物半導体層１８のドレイン側の側面１８Ｓａの一部に接しており、上側ゲート電極部３６ｂがｐ型窒化物半導体層１８の上面１８Ｓｂの全面に接しており、ソース側ゲート電極部３６ｃがｐ型窒化物半導体層１８のソース側の側面１８Ｓｃの一部に接しており、これにより、ゲート電極３６とｐ型窒化物半導体層１８の接触面積が大きく確保されている。このため、ｐ型窒化物半導体層１８のドレイン側でアバランシェ降伏が発生しても、ｐ型窒化物半導体層１８を介してゲート電極３６に流れるホール電流の電流経路が大きく確保されており、ｐ型窒化物半導体層１８とゲート電極３６の接触面における電流集中（ホール電流密度の増加）が抑えられる。この点においても、窒化物半導体装置１は、高耐圧な特性を有することができる。
【００３０】
さらに、図１及び図２に示されるように、窒化物半導体装置１では、フィールドプレート３８が、ドレイン側ゲート電極部３６ａ、上側ゲート電極部３６ｂ及びソース側ゲート電極部３６ｃの上面の全面に接しており、これにより、フィールドプレート３８とゲート電極３６の接触面積が大きく確保されている。このため、ｐ型窒化物半導体層１８のドレイン側でアバランシェ降伏が発生しても、ｐ型窒化物半導体層１８及びゲート電極３６を介してフィールドプレート３８に流れるホール電流の電流経路が大きく確保されており、ゲート電極３６とフィールドプレート３８の接触面における電流集中（ホール電流密度の増加）が抑えられる。この点においても、窒化物半導体装置１は、高耐圧な特性を有することができる。
【００３１】
次に、窒化物半導体装置１の製造方法を説明する。まず、図３Ａに示されるように、基板１２上にバッファ層１４、窒化物半導体積層体１６及びｐ型窒化物半導体層１８を積層する。バッファ層１４、窒化物半導体積層体１６及びｐ型窒化物半導体層１８は、有機金属気相成長法を利用して、基板１２上に順に結晶成長される。
【００３２】
次に、図３Ｂに示されるように、ドライエッチング技術を利用して、ｐ型窒化物半導体層１８をパターニングする。ｐ型窒化物半導体層１８は、ドレイン電極の形成位置とソース電極の形成位置の間であってドレイン電極の形成位置とソース電極の形成位置の双方から離れた位置にパターニングされる。ｐ型窒化物半導体層１８の一部が除去され、窒化物半導体積層体１６の上面の一部が露出する。さらに、ｐ型窒化物半導体層１８をパターニングした後に、化学気相成長法を利用して、ｐ型窒化物半導体層１８を覆って窒化物半導体積層体１６の上面に絶縁膜２２を成膜する。これにより、絶縁膜２２は、ｐ型窒化物半導体層１８の存在位置において、残部よりも突出する凸部２４を有する。
【００３３】
次に、図３Ｃに示されるように、絶縁膜２２の上面にマスク４２を成膜する。マスク４２は、ドレイン電極の形成位置の対応する開口４２ａ、ソース電極の形成位置に対応する開口４２ｂ及びゲート電極の形成位置に対応する開口４２ｃが形成されている。ここで、ゲート電極の形成位置に対応するマスク４２の開口４２ｃは、絶縁膜２２の凸部２４の上面の範囲内に位置決めされる。より詳細には、マスク４２の開口４２ｃのドレイン側の側面は、平面視したときに、ｐ型窒化物半導体層１８のドレイン側の側面と絶縁膜２２の凸部２４のドレイン側の側面の間となるように位置決めされる。マスク４２の開口４２ｃのソース側の側面は、平面視したときに、ｐ型窒化物半導体層１８のソース側の側面と絶縁膜２２の凸部２４のソース側の側面の間となるように位置決めされる。
【００３４】
次に、図３Ｄに示されるように、ドライエッチング技術を利用して、マスク４２の開口４２ａ，４２ｂ，４２ｃにおいて露出する絶縁膜２２の一部を除去する。これにより、窒化物半導体積層体１６の上面のうちのドレイン電極の形成位置及びソース電極の形成位置に対応する部分が露出する。さらに、ｐ型窒化物半導体層１８のドレイン側の側面の一部、上面の全面及びソース側の側面の一部が露出する。
【００３５】
次に、図３Ｅに示されるように、マスク４２を除去した後に、電子ビーム蒸着技術を利用して、ドレイン電極３２及びソース電極３４を形成する。さらに、電子ビーム蒸着技術を利用して、ゲート電極３６を形成する。最後に、フィールドプレート等を成膜すると、図１に示す窒化物半導体装置１が完成する。
【００３６】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有する。
【００３７】
本明細書が開示する半導体装置は、電子走行層、電子走行層にヘテロ接合する電子供給層、電子供給層上にあるドレイン電極、ドレイン電極から離れた位置で電子供給層上にあるソース電極、ドレイン電極とソース電極の間の位置で電子供給層上にあるｐ型半導体層、ｐ型半導体層とドレイン電極の間の位置で電子供給層上にある絶縁膜、及び、ｐ型半導体層に接するゲート電極を備えていてもよい。絶縁膜は、ｐ型半導体層の膜厚よりも薄い薄肉絶縁膜部を有する。薄肉絶縁膜部は、ｐ型半導体層のドレイン側の側面に接する。ゲート電極は、ｐ型半導体層のドレイン側の側面に接するとともに薄肉絶縁膜部を介して電子供給層に対向する。
【００３８】
ゲート電極は、ｐ型半導体層の上面にも接してもよい。より好ましくは、ゲート電極は、ｐ型半導体層の上面の全面に接するのが望ましい。さらに好ましくは、ゲート電極は、ｐ型半導体層のソース側の側面の一部にも接するのが望ましい。これらの態様によると、ゲート電極とｐ型窒化物半導体層の接触面積が大きく確保されるので、アバランシェ降伏したときのホール電流の電流経路が大きく確保され、ｐ型窒化物半導体層とゲート電極の接触面における電流集中（ホール電流密度の増加）が抑えられる。
【００３９】
半導体装置は、ゲート電極に接しており、ゲート電極からドレイン電極に向けて延びており、絶縁膜を介して電子供給層に対向するフィールドプレートをさらに備えていてもよい。この場合、フィールドプレートは、ｐ型半導体層のドレイン側の側面に隣接する部分にあるゲート電極のドレイン側ゲート電極部及びｐ型半導体層の上面に隣接する部分にあるゲート電極の上側ゲート電極部の双方に接していてもよい。より好ましくは、ゲート電極は、ｐ型半導体層のソース側の側面に隣接する部分に設けられているゲート電極のソース側ゲート電極部にも接するのが望ましい。これらの態様によると、フィールドプレートとゲート電極の接触面積が大きく確保されるので、アバランシェ降伏したときのホール電流の電流経路が大きく確保され、ゲート電極とフィールドプレートの接触面における電流集中（ホール電流密度の増加）が抑えられる。
【００４０】
本明細書が開示する半導体装置の製造方法は、ｐ型半導体層を形成する工程、絶縁膜を形成する工程、絶縁膜の一部を除去する工程及びゲート電極を形成する工程を備えていてもよい。ｐ型半導体層を形成する工程では、電子走行層とヘテロ接合する電子供給層上に、ドレイン電極の形成位置とソース電極の形成位置の間に位置するｐ型半導体層を形成する。絶縁膜を形成する工程では、ｐ型半導体層を覆って電子供給層上に絶縁膜を形成する。絶縁膜の一部を除去する工程では、ｐ型半導体層の少なくともドレイン側の側面の一部が露出するとともに電子供給層上に絶縁膜の一部が残存するように絶縁膜の一部を除去する。ゲート電極を形成する工程では、ｐ型半導体層のドレイン側の側面の一部に接するとともに絶縁膜を介して電子供給層に対向するゲート電極を形成する。
【００４１】
本明細書が開示する半導体装置及びその製造方法において、電子走行層、電子供給層及びｐ型半導体層の材料が、化合物半導体であってもよく、特に、窒化物半導体であってもよい。
【００４２】
本明細書が開示する半導体装置及びその製造方法において、電子走行層の半導体材料は、ＩｎＸａＡｌＹａＧａ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、電子供給層の半導体材料は、ＩｎＸｂＡｌＹｂＧａ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、ＩｎＸｂＡｌＹｂＧａ１−Ｘｂ−ＹｂＮのバンドギャップがＩｎＸａＡｌＹａＧａ１−Ｘａ−ＹａＮのバンドギャップよりも大きいのが望ましい。ｐ型半導体層の半導体材料は、ＩｎＸｃＡｌＹｃＧａ１−Ｘｃ−ＹｃＮ（０≦Ｘｃ≦１、０≦Ｙｃ≦１、０≦Ｘｃ＋Ｙｃ≦１）である。ｐ型半導体層の組成は、電子供給層の組成と同一でもよい。
【００４３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４４】
１：窒化物半導体装置
１２：基板
１４：バッファ層
１６：窒化物半導体積層体
１６ａ：ＧａＮ層
１６ｂ：電子走行層
１６ｃ：電子供給層
１８：ｐ型窒化物半導体層
２２：絶縁膜
３２：ドレイン電極
３４：ソース電極
３６：ゲート電極
３６ａ：ドレイン側ゲート電極部
３６ｂ：上側ゲート電極部
３６ｃ：ソース側ゲート電極部
３８：フィールドプレート
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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