(57)【要約】      （修正有）【課題】ＳＶＴトランジスタの閾値電圧に関連付けられるＳＲＡＭトランジスタの閾値電圧を調整するために、ＳＶＴトランジスタの閾値電圧を整合する集積回路の製造方法を提供する。【解決手段】集積回路を製造する方法は、集積回路の第１のバージョンを収容する第１のチップのための第１のデータを取得する段階と、トランジスタが、別のトランジスタと結合されるべきであると決定する段階と、トランジスタを他のトランジスタと結合するための１又は複数のマスクを選択し、トランジスタの閾値電圧を調整する、段階と、集積回路の第２のバージョンを収容する第２のチップのための第２のデータを取得する段階と、集積回路の第２のバージョンが、１又は複数の必要条件を満たすと決定する段階と、集積回路の第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを含む。【選択図】図６
2017224811.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を製造する方法であって、前記方法は、
前記集積回路の第１のバージョンを収容する第１のチップのための第１のデータを取得する段階であって、前記集積回路は、閾値電圧が調整されるべきであるトランジスタを有し、前記集積回路は、異なる閾値電圧値を有する複数の他のトランジスタを有し、前記集積回路の前記第１のバージョンは、前記複数の他のトランジスタのうち第１のトランジスタと結合されている前記トランジスタを有する、段階と、
ｉ）取得した前記第１のデータ、及びｉｉ）前記トランジスタの前記閾値電圧に関連する前記集積回路に関しての１又は複数の必要条件に基づいて、前記トランジスタは、前記複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定する段階と、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定することに応答して、前記トランジスタの前記閾値電圧を調整するべく、前記トランジスタを前記複数の他のトランジスタのうち前記第２のトランジスタと結合するための１又は複数のマスクを選択する段階と、
前記集積回路の第２のバージョンを収容する第２のチップのための第２のデータを取得する段階であって、前記集積回路の前記第２のバージョンは、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されている前記トランジスタを有する、段階と、
取得した前記第２のデータに基づいて、前記集積回路の前記第２のバージョンが、前記１又は複数の必要条件を満たすと決定する段階と、
前記集積回路の前記第２のバージョンが、前記１又は複数の必要条件を満たすと決定することに応答して、前記集積回路の前記第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを備える方法。
【請求項２】
前記第１のデータ及び前記第２のデータを取得する段階は、前記閾値電圧が調整される前記トランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有する、請求項１に記載の方法。
【請求項３】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、コア論理デバイスの複数のトランジスタのうち１つと結合されるべきであると決定する段階を有する、請求項１又は２に記載の方法。
【請求項４】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、前記異なる閾値電圧値を有する前記複数の他のトランジスタのうち１つに結合されるべきであると決定する段階を有し、前記異なる閾値電圧値を有する前記複数の他のトランジスタは、標準閾値電圧（ＳＶＴ）値を有するトランジスタ、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、及び超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち少なくとも２つを有する、請求項１から３の何れか一項に記載の方法。
【請求項５】
前記第１のデータを取得する段階は、標準閾値電圧（ＳＶＴ）値を有するトランジスタと結合されている前記トランジスタに関連するデータを取得する段階を有し、
前記第２のデータを取得する段階は、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、又は超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち１つと結合されている前記トランジスタに関連するデータを取得する段階を有する、請求項１から４の何れか一項に記載の方法。
【請求項６】
前記第１のデータを取得する段階、及び前記第２のデータを取得する段階は、工程、電圧、及び温度コーナで試験される前記第１のチップ及び前記第２のチップのシリコンの特性データを取得する段階を有する、請求項１から５の何れか一項に記載の方法。
【請求項７】
前記第１のデータを取得する段階は、前記トランジスタ、及び別のトランジスタを有する１又は複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有し、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記１又は複数のＳＲＡＭの前記トランジスタが、コア論理デバイスの複数のトランジスタのうち第１のトランジスタと結合されるべきであると決定する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタが、前記コア論理デバイスの前記複数のトランジスタのうち第２の異なるトランジスタと結合されるべきであると決定する段階とを有し、
前記１又は複数のマスクを選択する段階は、前記１又は複数のＳＲＡＭの前記トランジスタの前記閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記トランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合するための１又は複数のマスクを選択する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタの閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記別のトランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合するための１又は複数のマスクを選択する段階とを有し、
前記第２のデータを取得する段階は、前記１又は複数のＳＲＡＭに関連するデータを取得する段階であって、前記１又は複数のＳＲＡＭは、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する、段階を有し、
前記集積回路の前記第２のバージョンが、前記１又は複数の必要条件を満たすと決定する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭが、取得された前記第２のデータに基づいて、前記１又は複数の必要条件を満たすと決定する段階を有し、
生産用の最終的な集積回路の設計を作成する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭに基づいて、生産用の前記最終的な集積回路の設計を作成する段階を有する、請求項１から６の何れか一項に記載の方法。
【請求項８】
集積回路であって、
前記集積回路の第１のバージョンを収容する第１のチップのための第１のデータを取得する段階であって、前記集積回路は、閾値電圧が調整されるべきであるトランジスタを有し、前記集積回路は、異なる閾値電圧値を有する複数の他のトランジスタを有し、前記集積回路の前記第１のバージョンは、前記複数の他のトランジスタのうち第１のトランジスタと結合されている前記トランジスタを有する、段階と、
ｉ）取得した前記第１のデータ、及びｉｉ）前記トランジスタの前記閾値電圧に関連する前記集積回路に関しての１又は複数の必要条件に基づいて、前記トランジスタは、前記複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定する段階と、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定することに応答して、前記トランジスタの前記閾値電圧を調整するべく、前記トランジスタを前記複数の他のトランジスタのうち前記第２のトランジスタと結合するための１又は複数のマスクを選択する段階と、
前記集積回路の第２のバージョンを収容する第２のチップのための第２のデータを取得する段階であって、前記集積回路の前記第２のバージョンは、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されている前記トランジスタを有する、段階と、
取得した前記第２のデータに基づいて、前記集積回路の前記第２のバージョンが、前記１又は複数の必要条件を満たすと決定する段階と、
前記集積回路の前記第２のバージョンが、前記１又は複数の必要条件を満たすと決定することに応答して、前記集積回路の前記第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを備える工程によって製造される集積回路。
【請求項９】
前記第１のデータ及び前記第２のデータを取得する段階は、前記閾値電圧が調整される前記トランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有する、請求項８に記載の集積回路。
【請求項１０】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、コア論理デバイスの複数のトランジスタのうち１つと結合されるべきであると決定する段階を有する、請求項８又は９に記載の集積回路。
【請求項１１】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、前記異なる閾値電圧値を有する前記複数の他のトランジスタのうち１つに結合されるべきであると決定する段階を有し、前記異なる閾値電圧値を有する前記複数の他のトランジスタは、標準閾値電圧（ＳＶＴ）値を有するトランジスタ、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、及び超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち少なくとも２つを有する、請求項８から１０の何れか一項に記載の集積回路。
【請求項１２】
前記第１のデータを取得する段階は、標準閾値電圧（ＳＶＴ）値を有するトランジスタと結合されている前記トランジスタに関連するデータを取得する段階を有し、
前記第２のデータを取得する段階は、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、又は超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち１つと結合されている前記トランジスタに関連するデータを取得する段階を有する、請求項８から１１の何れか一項に記載の集積回路。
【請求項１３】
前記第１のデータを取得する段階、及び前記第２のデータを取得する段階は、工程、電圧、及び温度コーナで試験される前記第１のチップ及び前記第２のチップのシリコンの特性データを取得する段階を有する、請求項８から１２の何れか一項に記載の集積回路。
【請求項１４】
前記第１のデータを取得する段階は、前記トランジスタ、及び別のトランジスタを有する１又は複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有し、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記１又は複数のＳＲＡＭの前記トランジスタが、コア論理デバイスの複数のトランジスタのうち第１のトランジスタと結合されるべきであると決定する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタが、前記コア論理デバイスの前記複数のトランジスタのうち第２の異なるトランジスタと結合されるべきであると決定する段階とを有し、
前記１又は複数のマスクを選択する段階は、前記１又は複数のＳＲＡＭの前記トランジスタの前記閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記トランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合するための１又は複数のマスクを選択する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタの閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記別のトランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合するための１又は複数のマスクを選択する段階とを有し、
前記第２のデータを取得する段階は、前記１又は複数のＳＲＡＭに関連するデータを取得する段階であって、前記１又は複数のＳＲＡＭは、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する、段階を有し、
前記集積回路の前記第２のバージョンが、前記１又は複数の必要条件を満たすと決定する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭが、取得された前記第２のデータに基づいて、前記１又は複数の必要条件を満たすと決定する段階を有し、
生産用の最終的な集積回路の設計を作成する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭに基づいて、生産用の前記最終的な集積回路の設計を作成する段階を有する、請求項８から１３の何れか一項に記載の集積回路。
【請求項１５】
前記第１のデータ及び前記第２のデータを取得する段階は、前記トランジスタと、前記別のトランジスタとを有するＳＲＡＭに関連するデータを取得する段階を有する、請求項１４に記載の集積回路。
【請求項１６】
前記第１のデータ及び前記第２のデータを取得する段階は、前記トランジスタを有するＳＲＡＭと、前記別のトランジスタを有する別のＳＲＡＭとに関連するデータを取得する段階を有する、請求項１４に記載の集積回路。
【請求項１７】
複数のＳＲＡＭトランジスタを有する１又は複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）と、
異なる閾値電圧値を有する複数のコア論理トランジスタを有する複数のコア論理デバイスとを備える集積回路であって、
前記１又は複数のＳＲＡＭの前記複数のＳＲＡＭトランジスタのうち第１のＳＲＡＭトランジスタは、第１の閾値電圧値を有する前記複数のコア論理トランジスタのうち第１のコア論理トランジスタと結合され、それによって、前記第１のＳＲＡＭトランジスタの閾値電圧を前記第１の閾値電圧値に設定し、
前記１又は複数のＳＲＡＭの前記複数のＳＲＡＭトランジスタのうち第２のＳＲＡＭトランジスタは、第２の異なる閾値電圧値を有する前記複数のコア論理トランジスタのうち第２の異なるコア論理トランジスタと結合され、それによって、前記第２のＳＲＡＭトランジスタの閾値電圧を前記第２の異なる閾値電圧値に設定する、集積回路。
【請求項１８】
前記異なる閾値電圧値を有する前記複数のコア論理トランジスタは、以下の標準閾値電圧（ＳＶＴ）値を有するトランジスタ、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、及び超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち少なくとも２つを有する、請求項１７に記載の集積回路。
【請求項１９】
前記第１のＳＲＡＭトランジスタ、及び前記第２のＳＲＡＭトランジスタは、前記１又は複数のＳＲＡＭのうち同一ＳＲＡＭのトランジスタである、請求項１７に記載の集積回路。
【請求項２０】
前記第１のＳＲＡＭトランジスタ、及び前記第２のＳＲＡＭトランジスタは、前記１又は複数のＳＲＡＭのうち異なるＳＲＡＭのトランジスタである、請求項１７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］  本開示は、２０１６年６月２日に出願された「Ｍｅｔｈｏｄ  ｔｏ  Ｄｅｃｏｕｐｌｅ  ｔｈｅ  ＦｉｎＦＥＴ  ＳＲＡＭ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｄｒｉｖｉｎｇ  Ｃｕｒｒｅｎｔｓ  Ｗｉｔｈｏｕｔ  Ｃｈａｎｇｉｎｇ  Ｐｒｏｃｅｓｓ  Ｃｏｍｐｌｅｘｉｔｙ」と題する米国仮出願第６２／３４４，５９６号の優先権の利益を米国特許法第１１９条（ｅ）項の下で主張し、その開示は、本明細書にその全体が参照により組み込まれる。
【背景技術】
【０００２】
本開示は、半導体デバイスの製造に関する。
【０００３】
集積回路（ＩＣ）は、シリコンのような半導体材料の単一のチップ上の電子回路のセットである。ＩＣは、基本的な論理関数を実行する論理ゲート、フリップフロップ、マルチプレクサ、及び他の回路のようなコア論理デバイスを収容する。ＩＣの例は、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、及びメモリチップを含む。システムオンチップ（ＳＯＣ）は、単一のチップ上に電子システムのコンポーネント（例えば、マイクロプロセッサ及びメモリ）を統合するＩＣである。
【０００４】
チップ上に含められ得るメモリの１つの具体的な例は、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。ＳＲＡＭは、ＳＲＡＭセル、多重化回路、及び多重分離回路を含む。ＳＲＡＭセルは、６トランジスタメモリセルの状態を用いて、ビットのデータを格納する。同一のアドレスによってアクセスされる複数のＳＲＡＭセル（例えば、８又は１６セル）が、メモリブロックを形成する。ＳＲＡＭは、速い速度、低い待機電力、及び単純な工程フローのために論理工程で製造される。ＳＲＡＭは、マルチゲート電界効果トランジスタ（例えば、ＦｉｎＦＥＴ）工程技術を用いて生産され得る。
【０００５】
次世代ＦｉｎＦＥＴ工程技術において、ＳＲＡＭトランジスタの閾値電圧（Ｖｔ）は、標準Ｖｔ（ＳＶＴ）トランジスタの閾値電圧に関連付けられ、ひいては、ＳＲＡＭトランジスタの駆動電流は、ＳＶＴトランジスタの駆動電流に関連付けられる。例えば、１６ｎｍのＦｉｎＦＥＴの製造工程において、同一の閾値電圧の注入が、ＳＲＡＭトランジスタとＳＶＴトランジスタとの間で共有される。別の例として、Ｈｉ−Ｋ金属ゲートの製造工程において、同一の仕事関数金属が、ＳＲＡＭトランジスタとＳＶＴトランジスタとの間で共有される。ＳＲＡＭトランジスタの閾値電圧は、ＳＶＴトランジスタの閾値電圧に関連付けられるので、ＳＲＡＭトランジスタの閾値電圧を調整することは、ＳＶＴトランジスタの閾値電圧を変更することを必要とするであろう。典型的に、ＳＶＴトランジスタは、コア論理デバイスの一部であり、ＳＶＴトランジスタの閾値電圧を変更することは、コア論理デバイスのタイミング及び機能に影響を与え得る。
【発明の概要】
【０００６】
本開示は、半導体デバイスの製造に関連する技術を説明する。大量製造工程技術において、ＳＴＶトランジスタの閾値電圧から独立して、トランジスタ（例えば、ＳＲＡＭトランジスタ）の閾値電圧を調整することが所望され得る。ＩＣが、コア論理デバイス内に種々の閾値電圧を有するトランジスタを収容する場合、トランジスタの閾値電圧は、トランジスタの閾値電圧（ひいては、駆動電流）をＩＣ上の任意の利用可能なコア論理デバイスのうち１つのトランジスタの閾値電圧と整合させることによって調整されてよい。
【０００７】
本開示の態様によると、ＩＣを製造するための技術は、集積回路の第１のバージョンを収容する第１のチップのための第１のデータを取得する段階であって、集積回路は、その閾値電圧が調整されるべきであるトランジスタを有し、集積回路は、異なる閾値電圧値を有する複数の他のトランジスタを有し、集積回路の第１のバージョンは、複数の他のトランジスタのうち第１のトランジスタと結合されているトランジスタを有する、段階と、ｉ）取得した第１のデータ、及びｉｉ）トランジスタの閾値電圧に関連する集積回路に関しての１又は複数の必要条件に基づいて、トランジスタは、複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定する段階と、トランジスタが、複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定することに応答して、トランジスタの閾値電圧を調整するべく、トランジスタを複数の他のトランジスタのうち第２のトランジスタと結合するための１又は複数のマスクを選択する段階と、集積回路の第２のバージョンを収容する第２のチップのための第２のデータを取得する段階であって、集積回路の第２のバージョンは、複数の他のトランジスタのうち第２のトランジスタと結合されているトランジスタを有する、段階と、取得した第２のデータに基づいて、集積回路の第２のバージョンが、１又は複数の必要条件を満たすと決定する段階と、集積回路の第２のバージョンが、１又は複数の必要条件を満たすと決定することに応答して、集積回路の第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを含む。
【０００８】
本開示の別の態様によると、ＩＣは、集積回路の第１のバージョンを収容する第１のチップのための第１のデータを取得する段階であって、集積回路は、その閾値電圧が調整されるべきであるトランジスタを有し、集積回路は、異なる閾値電圧値を有する複数の他のトランジスタを有し、集積回路の第１のバージョンは、複数の他のトランジスタのうち第１のトランジスタと結合されているトランジスタを有する、段階と、ｉ）取得した第１のデータ、及びｉｉ）トランジスタの閾値電圧に関連する集積回路に関しての１又は複数の必要条件に基づいて、トランジスタは、複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定する段階と、トランジスタが、複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定することに応答して、トランジスタの閾値電圧を調整するべく、トランジスタを複数の他のトランジスタのうち第２のトランジスタと結合するための１又は複数のマスクを選択する段階と、集積回路の第２のバージョンを収容する第２のチップのための第２のデータを取得する段階であって、集積回路の第２のバージョンは、複数の他のトランジスタのうち第２のトランジスタと結合されているトランジスタを有する、段階と、取得した第２のデータに基づいて、集積回路の第２のバージョンが、１又は複数の必要条件を満たすと決定する段階と、集積回路の第２のバージョンが、１又は複数の必要条件を満たすと決定することに応答して、集積回路の第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを含む工程によって製造される。
【０００９】
本開示のさらに別の態様によると、ＩＣは、複数のＳＲＡＭトランジスタを有する１又は複数のＳＲＡＭと、異なる閾値電圧値を有する複数のコア論理トランジスタを有する複数のコア論理デバイスとを含み、１又は複数のＳＲＡＭの複数のＳＲＡＭトランジスタのうち第１のＳＲＡＭトランジスタは、第１の閾値電圧値を有する複数のコア論理トランジスタのうち第１のコア論理トランジスタと結合され、それによって、第１のＳＲＡＭトランジスタの閾値電圧を第１の閾値電圧値に設定し、１又は複数のＳＲＡＭの複数のＳＲＡＭトランジスタのうち第２のＳＲＡＭトランジスタは、第２の異なる閾値電圧値を有する複数のコア論理トランジスタのうち第２の異なるコア論理トランジスタと結合され、それによって、第２のＳＲＡＭトランジスタの閾値電圧を第２の異なる閾値電圧値に設定する。
【００１０】
記載される技術は、以下の潜在的な利点のうち１又は複数を実現するために実装され得る。記載される技術は、ＳＶＴトランジスタの閾値電圧からトランジスタ（例えば、ＳＲＡＭトランジスタ）の閾値電圧を分離することを可能にし、それによって、ＳＶＴトランジスタから独立して、分離されたトランジスタの閾値電圧又は駆動電流の調整を可能にする。トランジスタの閾値電圧を独立して調整する能力を提供することは、工程、電圧、及び温度（ＰＶＴ）コーナで生産歩留まりを最大限にし得る。
【００１１】
１又は複数の実施例の詳細が、添付の図面及び以下の説明において述べられる。他の特徴、目的、及び利点は、説明、図面、及び特許請求の範囲から明らかであり得る。
【図面の簡単な説明】
【００１２】
【図１】ＳＲＡＭセルの例を示す概略図である。
【００１３】
【図２】ＳＲＡＭセルに含められ得るトランジスタの例を示す。
【００１４】
【図３】ＩＣの例を示すブロック図である。
【００１５】
【図４】マスクを用いたパターニング後のＩＣの例を示すブロック図である。
【００１６】
【図５】ＦｉｎＦＥＴ工程技術におけるコア論理デバイスに利用可能な閾値電圧の例、並びに、それらのＳＲＡＭセルのリークと駆動電流との関係を示すグラフである。
【００１７】
【図６】ＩＣの製造のための工程のフローチャートである。
【発明を実施するための形態】
【００１８】
本開示の様々な実施例が、コア論理デバイス及びＳＲＡＭを含むＩＣの例と併せて後述される。記載される実施例において、ＳＲＡＭトランジスタの閾値電圧は、ＩＣの製造工程中、ＩＣ上の利用可能なコア論理デバイスのうち任意の１つのデバイスのトランジスタの閾値電圧に整合され得る。本開示に記載される技術は、トランジスタの閾値電圧及び駆動電流を調整することが望ましい何れのＩＣにも、一般に適用可能である。従って、ＩＣの他の実施例は、本開示に記載されるコンポーネントとは異なるコンポーネントを含むことができる。例えば、本開示に記載される技術は、コア論理デバイス及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むＩＣに適用され得る。
【００１９】
図１は、ＳＲＡＭセル１００の例の概略図である。ＳＲＡＭセル１００は、ＶＤＤと接地との間に６つのトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、及びＭ６を含む。６つのトランジスタは、電界効果トランジスタ（ＦＥＴ）であり得る。トランジスタＭ１及びＭ２は、ＳＲＡＭセル１００のプルダウンのためのＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタであり、一方、トランジスタＭ３及びＭ４は、ＳＲＡＭセル１００のプルアップのためのＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタである。トランジスタＭ５及びＭ６は、ＳＲＡＭセル１００へアクセスするためのＮＭＯＳトランジスタである。図１は、６トランジスタＳＲＡＭセル１００を示す一方、ＳＲＡＭセルの他の実施例は、４、８、１０、又はそれより多くのトランジスタを含んでよい。
【００２０】
ＳＲＡＭセル１００は、２つの交差結合されるインバータを形成する４つのトランジスタＭ１、Ｍ２、Ｍ３、及びＭ４上にビットを格納する。ＳＲＡＭセル１００は、「０」及び「１」を表わすのに用いられる２つの安定状態を有する。２つのトランジスタＭ５及びＭ６は、読出動作及び書込動作中、ＳＲＡＭセル１００へのアクセスを制御する。２つのトランジスタＭ５及びＭ６は、ワード線ＷＬに印加される信号によって制御される。ＳＲＡＭセル１００へのアクセスが、ワード線ＷＬをアサートすることによって有効化されると、ＳＲＡＭセル１００は、ビット線ＢＬＢ及びＢＬに接続され、読出動作及び書込動作のためにビットを伝送する。ＳＲＡＭセル１００は、ノイズマージンを向上させるべく、２つのビット線ＢＬＢ及びＢＬを介するアクセスを提供するが、ＳＲＡＭセルの他の実施例は、単一のビット線を介するアクセスを提供してよい。
【００２１】
図２は、ＳＲＡＭセルに含められ得るトランジスタ２００の例を示す。トランジスタ２００は、シリコン基板２０２上に構築される非プレーナ型ダブルゲートトランジスタである、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）である。トランジスタ２００は、ソース端２０６とドレイン端２０８との間にチャネル２０４を含む。チャネル２０４は、薄いシリコンフィンによって包まれ、それが、トランジスタ２００の本体を形成する。ＳＲＡＭセルに含められ得るトランジスタの別の例は、ゲートオールアラウンド（ＧＡＡ）ＦＥＴである。ＧＡＡ  ＦＥＴ は、ゲート材料が、チャネル領域の全ての側面でチャネルを囲むことを除き、ＦｉｎＦＥＴと概念が同様である。
【００２２】
チャネル２０４は、ソース端２０６とドレイン端２０８との間に電流が流れ得る経路を提供する。ゲート２１０と本体との間で電圧を変動させることが、チャネル２０４の導電性を調節し、それによって、ソース端２０６とドレイン端２０８との間の電流の流れを制御する。チャネル２０４内で電流が流れる際の最小のゲートソース間電圧の差動は、トランジスタ２００の閾値電圧（Ｖｔ）と称される。ＮＭＯＳトランジスタについて、ゲート電圧が閾値電圧に満たない場合、トランジスタ２００はオフにされ、ソース端２０６とドレイン端２０８との間に電流は流れない。ゲート電圧が閾値電圧を超える場合、トランジスタ２００はオンにされ、ソース端２０６とドレイン端２０８との間に電流が流れ得る低抵抗チャネルを生成する。ＰＭＯＳトランジスタについて、トランジスタ２００は、ゲート電圧が閾値電圧を超える場合オフにされ、ゲート電圧が閾値電圧に満たない場合オンにされる。
【００２３】
ＦｉｎＦＥＴ技術において、トランジスタ２００の本体は、トランジスタ２００のソースに連結されないので、閾値電圧に影響を及ぼす。閾値電圧は、ソース本体間電圧の変化とほぼ等しい量で変化する。従って、トランジスタ２００の閾値電圧は、トランジスタ２００の本体をソース端子及びドレイン端子とは別個の電圧源に接続することによって制御され得る。複合トランジスタの閾値電圧は、それらの本体同士を連結することによって整合され得る。
【００２４】
トランジスタの性能は、工程、電圧、及び温度（ＰＶＴ）の変動の影響を受け得る。製造中、ウェハの中心に位置するダイは、それらの工程値（例えば、ソースとドレインとの間の長さ、酸化膜厚、不純物濃度）が、典型的に正確であるのに対して、外周に位置するダイは、工程値から外れる傾向にある。このように外れることは、トランジスタの性能に影響を与え得る。動作中、電圧及び温度の変動は、トランジスタの性能に影響を与え得る。大量製造工程技術において、標準Ｖｔ（ＳＶＴ）トランジスタから独立して、トランジスタの閾値電圧を調整することは、特にＰＶＴコーナで生産歩留まりを最大限にし得る。トランジスタの閾値電圧は、トランジスタの閾値電圧（ひいては、駆動電流）をＩＣ上の任意の利用可能な及び好適なコア論理デバイスのうち１つのトランジスタの閾値電圧と整合させることによって調整されてよい。
【００２５】
図３は、ＩＣ３００の例を示すブロック図である。ＩＣ３００は、ＳＲＡＭブロック３１０、ＳＲＡＭブロック３２０、及びコア論理デバイス３３０を含む。ＳＲＡＭブロック３１０は、ＰＭＯＳプルアップトランジスタ３１２、ＮＭＯＳプルダウントランジスタ３１４、及びＮＭＯＳアクセストランジスタ３１６を含む。同様に、ＳＲＡＭブロック３２０は、ＰＭＯＳプルアップトランジスタ３２２、ＮＭＯＳプルダウントランジスタ３２４、及びＮＭＯＳアクセストランジスタ３２６を含む。コア論理デバイス３３０は、論理ゲート、フリップフロップ、マルチプレクサ等のような基本的な論理関数を実行する回路を含む。コア論理デバイス３３０の回路は、異なる閾値電圧で動作するトランジスタを含む。例えば、回路は、超低Ｖｔ（ＵＬＶＴ）トランジスタ３３１及び３３２、低Ｖｔ（ＬＶＴ）トランジスタ３３３及び３３４、標準Ｖｔ（ＳＶＴ）トランジスタ３３５及び３３６、並びに高Ｖｔ（ＨＶＴ）トランジスタ３３７及び３３８を含む。
【００２６】
ＩＣ３００の製造中、ＳＲＡＭブロック３１０のＰＭＯＳプルアップトランジスタ３１２の本体は、コア論理デバイス３３０のＰＭＯＳトランジスタ３３１、３３３、３３５、３３７のうち任意の１つの本体に連結され得る。同様に、ＳＲＡＭブロック３１０のＮＭＯＳプルダウントランジスタ３１４の本体は、コア論理デバイス３３０のＮＭＯＳトランジスタ３３２、３３４、３３６、３３８のうち任意の１つの本体に連結され得る。加えて、ＳＲＡＭブロック３１０のＮＭＯＳアクセストランジスタ３１６の本体は、コア論理デバイス３３０のＮＭＯＳトランジスタ３３２、３３４、３３６、３３８のうち任意の１つの本体に連結され得る。従って、ＳＲＡＭブロック３１０のトランジスタは、ＳＶＴトランジスタ３３５及び３３６から分離され、それらの閾値電圧は、速度、遅延、及び消費電力のような設計要件を満たすべく、製造中、独立して調整可能である。
【００２７】
同様に、ＳＲＡＭブロック３２０のＰＭＯＳプルアップトランジスタ３２２の本体は、コア論理デバイス３３０のＰＭＯＳトランジスタ３３１、３３３、３３５、３３７のうち任意の１つの本体に連結され得る。同様に、ＳＲＡＭブロック３２０のＮＭＯＳプルダウントランジスタ３２４の本体は、コア論理デバイス３３０のＮＭＯＳトランジスタ３３２、３３４、３３６、３３８のうち任意の１つの本体に連結され得る。加えて、ＳＲＡＭブロック３２０のＮＭＯＳアクセストランジスタ３２６の本体は、コア論理デバイス３３０のＮＭＯＳトランジスタ３３２、３３４、３３６、３３８のうち任意の１つの本体に連結され得る。従って、ＳＲＡＭブロック３２０のトランジスタは、ＳＶＴトランジスタ３３５及び３３６から分離され、それらの閾値電圧は、設計要件を満たすべく、製造中、独立して調整可能である。
【００２８】
この柔軟性の向上は、製造工程のマスクの作成段階において達成され得る。製造工程の一部として、一式のマスクが生成され、ＩＣの設計をキャプチャする。マスクは、電子デバイスの構成要素及び相互接続線を形成するパターンを画定する。一式のマスクは、Ｖｔ注入用の層、又は仕事関数金属用の層を画定するマスクを含み、これらのマスクは、同一の閾値電圧を有するべきであるトランジスタの本体同士を連結する。例えば、１又は複数のマスクは、ＵＬＶＴトランジスタの閾値電圧が整合されるように、ＵＬＶＴトランジスタの本体同士を連結することに用いられ得る。マスクの作成段階中、コア論理デバイス３３０の特定のトランジスタ同士を連結することに用いられるマスク又は複数のマスクは、同一の閾値電圧を有するべきであるＳＲＡＭブロック３１０のトランジスタ、又はＳＲＡＭブロック３２０のトランジスタ同士も連結されるように画定され得る。このように、この技術は、ＳＲＡＭトランジスタをＳＶＴトランジスタのみに連結するべく用いられる場合と同一の数のマスク及び処理段階を用いることを伴うので、トランジスタの閾値電圧は、製造工程の複雑さを増すことなく、独立して調整可能である。
【００２９】
閾値電圧を整合させるための層を画定する一式のマスクは、第１のチップが作成される前に生成されてよい。例えば、マスクの生成は、ＳＲＡＭトランジスタをＳＶＴトランジスタと連結する１つのマスク、ＳＲＡＭトランジスタをＵＬＶＴトランジスタと連結する１つのマスク、ＳＲＡＭトランジスタをＬＶＴトランジスタと連結する１つのマスク、及び、ＳＲＡＭトランジスタをＨＶＴトランジスタと連結する１つのマスクを生成することを含んでよい。これらのマスクは、どのマスクを生産に用いるかを決定するべく、シリコンの特性データを収集するための異なる試験チップの作成に適用され得る。チップの最終的な生産用のマスクが、次に、先に生成されたこれらのマスクから選択される。
【００３０】
ＩＣ上のトランジスタの本体を連結するためのマスクを生成する場合、Ｖｔ注入用のマスク層、又は仕事関数金属用のマスク層は、ブール演算を用いることで、既存のマスク層から得ることができる。ブール演算は、ＡＮＤ（２つのパターンの共通部分）、ＯＲ（２つのパターンの和集合）、ＸＯＲ（共通部分を差し引いた和集合）、ＮＯＴ（１つのパターンの逆、又は共通部分を差し引いた２つのパターンのうち１つの逆）等を含む。既存のマスク層上の適切な動作は、独立して、ＳＲＡＭのＮＭＯＳ及びＰＭＯＳトランジスタの閾値電圧を調整するためのマスク層を画定することに用いられ得、ＳＲＡＭのＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間の所望の駆動強度比を実現する。任意選択で、ダミーのマーカ層が、具体的なＳＲＡＭのＮＭＯＳ及びＰＭＯＳトランジスタと整合されるべきである閾値電圧を持つトランジスタを指定することに用いられてよい。ダミーのマーカ層は、既存のマスク層と共に、ＳＲＡＭのＮＭＯＳ及びＰＭＯＳトランジスタの閾値電圧を調整するためのマスク層を画定することに用いられてよい。
【００３１】
図４は、マスクを用いてＩＣ３００をパターニングした後のＩＣ４００の例を示すブロック図である。マスクのパターンは、トランジスタの閾値電圧を整合させるべく、ＩＣ３００上のトランジスタの本体同士を連結する。図４に示されるように、ＳＲＡＭブロック３１０のＰＭＯＳプルアップトランジスタ３１２は、コア論理デバイス３３０のＵＬＶＴ  ＰＭＯＳトランジスタ３３１に連結され、ひいては、ＰＭＯＳプルアップトランジスタ３１２の閾値電圧は、ＵＬＶＴ  ＰＭＯＳトランジスタ３３１の閾値電圧と整合される。ＳＲＡＭブロック３１０のＮＭＯＳプルダウントランジスタ３１４は、コア論理デバイス３３０のＳＶＴ  ＮＭＯＳトランジスタ３３６に連結され、ひいては、ＮＭＯＳプルダウントランジスタ３１４の閾値電圧は、ＳＶＴ  ＮＭＯＳトランジスタ３３６の閾値電圧と整合される。ＳＲＡＭブロック３１０のＮＭＯＳアクセストランジスタ３１６は、コア論理デバイス３３０のＵＬＶＴ  ＮＭＯＳトランジスタ３３２に連結され、ひいては、ＮＭＯＳアクセストランジスタ３１６の閾値電圧は、ＵＬＶＴ  ＮＭＯＳトランジスタ３３２の閾値電圧と整合される。ＳＲＡＭブロック３２０のトランジスタ３２２、３２４、３２６のセットは、コア論理デバイスのトランジスタ３３３、３３４、３３８にそれぞれ連結される。
【００３２】
図４が、コア論理デバイス３３０の異なるトランジスタに連結されているＳＲＡＭトランジスタのセットを示す一方で、ＳＲＡＭトランジスタの複数のセットは、コア論理デバイス３３０の同一のトランジスタに連結されてよい。例えば、ＳＲＡＭブロック３１０と３２０との両方に、利用可能な最速のデータ伝送速度を提供するべく、ＳＲＡＭブロック３１０のＮＭＯＳアクセストランジスタ３１６、及びＳＲＡＭブロック３２０のＮＭＯＳアクセストランジスタ３２６は、コア論理デバイス３３０のＵＬＶＴ  ＮＭＯＳトランジスタ３３２に連結されてよく、そのことが、ＳＲＡＭアクセストランジスタに超低閾値電圧を提供する。従って、異なるＳＲＡＭブロックは、同一の又は異なる設計目標を満たすべく、独立して最適化され得る。
【００３３】
図５は、ＦｉｎＦＥＴ工程技術におけるコア論理デバイスに利用可能な閾値電圧の例、並びに、それらのＳＲＡＭセルのリークと駆動電流との関係を示すグラフ５００である。ＦｉｎＦＥＴ工程は、ＳＲＡＭセルに高駆動電流又は低リークを提供し得る閾値電圧のセット（例えば、ＵＬＶＴ、ＬＶＴ、ＳＶＴ、ＨＶＴ）を提示する。製造中、ＳＲＡＭトランジスタの閾値電圧は、シリコンの特性データ又は設計要件に基づいて、ＳＶＴから別の閾値電圧（例えば、ＵＬＶＴ、ＬＶＴ、ＨＶＴのうち任意の１つ）へ変更され得る。例えば、ＳＲＡＭ  ＰＭＯＳトランジスタのプルアップ速度を増大させるべく、ＳＲＡＭ  ＰＭＯＳトランジスタの本体をコア論理デバイスのＬＶＴ又はＵＬＶＴトランジスタの本体に連結することによって、トランジスタの閾値電圧は、ＳＶＴからＬＶＴへ又はＵＬＶＴへと変更され得る。加えて又は代替的に、ＳＲＡＭ  ＮＭＯＳトランジスタのプルダウン速度を低下させるべく、ＳＲＡＭ  ＮＭＯＳトランジスタの本体をコア論理デバイスのＨＶＴトランジスタの本体に連結することによって、トランジスタの閾値電圧は、ＳＶＴからＨＶＴへ変更され得る。
【００３４】
図６は、ＩＣの製造のための工程６００のフローチャートである。ＩＣは、複数の閾値電圧値（例えば、ＨＶＴ、ＳＶＴ、ＬＶＴ、ＵＬＶＴ）をカバーする（例えばコア論理デバイス内の）複合トランジスタを含む。ＩＣは、少なくとも１つのトランジスタを有するデバイス（例えば、ＳＲＡＭ）も含み、そのトランジスタの閾値電圧は、製造工程中に調整される。工程は、コア論理デバイス及びＳＲＡＭを含むＩＣに関して説明されるが、工程は、追加的な又は異なるデバイスを含むＩＣの他の実施例に適用可能である。
【００３５】
６０２において、試験チップが取得される。試験チップは、ＳＲＡＭトランジスタを含む試験ＩＣを収容し、その閾値電圧は、調整されるべきである。試験ＩＣは、ＳＲＡＭの最初の閾値電圧及び駆動電流のターゲットに基づいて作成される。試験ＩＣについて、ＳＲＡＭトランジスタの本体は、ＳＶＴトランジスタの本体に連結されてよい。
【００３６】
６０４において、試験チップのためのデータが取得される。種々の電気試験が、ＩＣ上で実行されてよく、試験チップのシリコンの挙動に関連するシリコンの特性データを含む、ＳＲＡＭのためのデータを収集する。試験は、チップを典型的な処理パラメータ及び動作パラメータだけでなく、コーナで試験することも含む。例えば、作成の処理段階の極値と組み合わせられる高動作温度、及び／又は高動作電圧によって生じるシリコンの挙動の極値である。
【００３７】
６０６において、ＳＲＡＭトランジスタと連結するトランジスタが、取得されたデータ、及び設計要件に基づいて決定される。歩留まり要件、及び設計要件を満たすべく、ＳＲＡＭトランジスタの閾値電圧に必要な調整に基づいて決定がなされる。例えば、歩留まり要件、及び設計要件を満たすべく、ＳＲＡＭトランジスタの閾値が、ＵＬＶＴであることが必要とされる場合、ＳＲＡＭトランジスタは、ＵＬＶＴトランジスタに連結されるべきであるという決定がなされる。
【００３８】
６０８において、ＳＲＡＭトランジスタを所望のトランジスタと連結するであろう１又は複数のマスクが選択される。選択する段階は、それぞれの利用可能な閾値電圧値について、先に生成されたマスクから選択する段階を含んでよい。例えば、マスクの生成は、ＳＲＡＭトランジスタをＳＶＴトランジスタと連結する１つのマスク、ＳＲＡＭトランジスタをＵＬＶＴトランジスタと連結する１つのマスク、ＳＲＡＭトランジスタをＬＶＴトランジスタと連結する１つのマスク、及び、ＳＲＡＭトランジスタをＨＶＴトランジスタと連結する１つのマスクを生成することを含んでよい。マスクは、これらの先に生成されたマスクから選択されてよい。
【００３９】
代替的に、選択する段階は、既存のマスク（例えば、既存のマスク層、及び／又はダミーのマーカ層）から、１又は複数の新しいマスクを生成すること、又はテープアウトすることを含んでよい。上に記載されるように、ＩＣ上のトランジスタの本体同士を連結するためのマスクを生成する場合、Ｖｔ注入用のマスク層、又は仕事関数金属用のマスク層は、ブール演算を用いることで、既存のマスク層から得ることができる。
【００４０】
６１０において、新しいチップが、選択されたマスクを用いて作成される。新しいチップを作成する場合、選択されたマスクを用いることに加えて、又はそれとは代替的に、ＳＲＡＭトランジスタの金属ゲート界面の金属の厚みが、ＳＲＡＭトランジスタの閾値電圧を微調整するべく調整されてよい。
【００４１】
６１２において、新しいチップのためのデータが取得される。種々の電気試験が、新しいチップのシリコンの挙動に関連するシリコンの特性データを含む、ＳＲＡＭのためのデータを収集するべく、ＩＣ上で実行されてよい。試験は、新しいチップを典型的な処理パラメータ及び動作パラメータだけでなく、コーナで試験することも含む。
【００４２】
６１４において、取得されたデータに基づいて、新しいチップが、必要条件を満たすかどうかの決定がなされる。必要条件は、設計要件及び歩留まり要件を含む。新しいチップが必要条件を満たす場合、６１６において、新しいチップの設計で生産が稼働される。新しいチップが必要条件を満たさない場合、必要条件を満たすチップが設計及び作成されるまで、動作６０６から６１４が繰り返される。
【００４３】
本明細書は、多くの詳細を含むが、これらは、特許請求され得るものの範囲に対する限定としてではなく、むしろ、特定の実施形態に特有であり得る特徴の説明として解釈されるべきである。別個の実施形態の文脈において本明細書で説明される特定の特徴は、単一の実施形態において組み合わせて実装されることもできる。逆に、単一の実施形態の文脈において説明される様々な特徴は、複数の実施形態で別々に、又は任意の好適なサブコンビネーションで実装されることもできる。さらに、特徴は、特定の組み合わせで動作するものとして上で説明され、さらに最初にそのように特許請求され得るが、特許請求される組み合わせからの１又は複数の特徴が、いくつかの場合において、組み合わせから削除されることができ、特許請求される組み合わせは、サブコンビネーション又はサブコンビネーションの変更例を対象にしてよい。
【００４４】
同様に、動作が特定の順序で図面に描かれるが、これは、所望の結果を実現するために、そのような動作が、示される特定の順序で又は逐次的な順序で実行される、又は全ての示される動作が実行される必要があると理解されるべきでない。特定の状況において、マルチタスク及び並列処理が有利であり得る。さらに、上で説明された実施形態における様々なシステムコンポーネントの分離は、全ての実施形態において、そのような分離が必要とされると理解されるべきでない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
2017224811000001.pdf