(57)【要約】【課題】短い遅延時間にも設定可能な可変遅延装置を提供する。【解決手段】可変遅延装置１Ａは、直列に接続されるＮ個の可変遅延器１２を含む第１可変遅延部１０と、Ｎ個の可変遅延器１２それぞれの最大遅延時間よりも長い最小遅延時間を有する第２可変遅延部２０と、Ｎ個の可変遅延器１２のうちＭ個（Ｍは１以上Ｎ以下の整数）の可変遅延器１２の出力端に各々接続され、該Ｍ個の可変遅延器１２から出力されるシリアルデータをそれぞれ取り出すＭ個のデータ取出部３０と、第２可変遅延部２０及びＭ個のデータ取出部３０のうち何れかからのシリアルデータを一の出力端４１から選択的に出力する選択部４０と、Ｎ個の可変遅延器１２および第２可変遅延部２０の各遅延時間、並びに選択部４０の選択動作を制御する制御部６０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続されるＮ個（Ｎは１以上の整数）の可変遅延器を含み、入力されたシリアルデータを遅延させて出力する第１可変遅延部と、
前記Ｎ個の可変遅延器それぞれの最大遅延時間よりも長い最小遅延時間を有し、前記第１可変遅延部から出力されたシリアルデータを受けて該シリアルデータを更に遅延させて出力する第２可変遅延部と、
前記Ｎ個の可変遅延器のうちＭ個（Ｍは１以上Ｎ以下の整数）の前記可変遅延器の出力端に各々接続され、該Ｍ個の可変遅延器から出力されるシリアルデータをそれぞれ取り出すＭ個のデータ取出部と、
前記第２可変遅延部及び前記Ｍ個のデータ取出部のうち何れかからのシリアルデータを一の出力端から選択的に出力する選択部と、
前記Ｎ個の可変遅延器および前記第２可変遅延部の各遅延時間、並びに前記選択部の選択動作を制御する制御部と、
を備える、可変遅延装置。
【請求項２】
前記可変遅延器が半導体可変遅延器を含み、
前記第２可変遅延部が、
前記第１可変遅延部から出力されたシリアルデータをパラレルデータに変換するシリアル−パラレル変換器と、
前記シリアル−パラレル変換器から出力されるパラレルデータを記憶するリングメモリを有し、前記リングメモリへの書き込みから読み出しまでの時間を制御することにより遅延時間を調整するリングメモリ可変遅延器と、
前記リングメモリから読み出されるパラレルデータをシリアルデータに変換するパラレル−シリアル変換器と、
を有する、請求項１に記載の可変遅延装置。
【請求項３】
前記データ取出部の個数Ｍが前記可変遅延器の個数Ｎよりも少ない、請求項１または２に記載の可変遅延装置。
【請求項４】
前記Ｍ個のデータ取出部のうち第ｍ段（ｍ＝１，２，・・・，Ｍ−１）の前記データ取出部よりも前段に位置する全ての前記可変遅延器による調整幅が、前記第ｍ段のデータ取出部と第（ｍ＋１）段の前記データ取出部との間に位置する全ての前記可変遅延器の固定遅延の和よりも大きい、請求項３に記載の可変遅延装置。
【請求項５】
前記データ取出部の個数Ｍが前記可変遅延器の個数Ｎと等しい、請求項１または２に記載の可変遅延装置。
【請求項６】
前記第１可変遅延部に入力されるシリアルデータと、前記選択部から出力されるシリアルデータとの時間差に基づいて遅延時間を検出する遅延時間検出部を更に備える、請求項１〜５のいずれか一項に記載の可変遅延装置。
【請求項７】
前記制御部は、前記選択部から出力されるシリアルデータの遅延時間を増加させる過程において、前記選択部の選択を第ｍ段（ｍ＝１，２，・・・，Ｍ−１）の前記データ取出部から第（ｍ＋１）段の前記データ取出部に切り替える前若しくは後に、前記第ｍ段のデータ取出部よりも前段に位置する前記可変遅延器による総遅延時間を、前記第ｍ段のデータ取出部と前記第（ｍ＋１）段のデータ取出部との間に位置する全ての前記可変遅延器による既知の固定遅延の和を直前の前記総遅延時間から差し引いた大きさ以下に設定する、請求項１〜６のいずれか一項に記載の可変遅延装置。
【請求項８】
前記制御部は、前記選択部から出力されるシリアルデータの遅延時間を減少させる過程において、前記選択部の選択を第（ｍ＋１）段（ｍ＝１，２，・・・，Ｍ−１）の前記データ取出部から第ｍ段の前記データ取出部に切り替える前若しくは後に、前記第ｍ段のデータ取出部よりも前段に位置する前記可変遅延器による総遅延時間を、前記第ｍ段のデータ取出部と前記第（ｍ＋１）段のデータ取出部との間に位置する全ての前記可変遅延器による既知の固定遅延の和に直前の前記総遅延時間を加えた大きさ以上に設定する、請求項１〜７のいずれか一項に記載の可変遅延装置。
【請求項９】
前記制御部は、前記選択部から出力されるシリアルデータの遅延時間を増加させる過程において、前記選択部の選択を第ｍ段（ｍ＝１，２，・・・，Ｍ−１）の前記データ取出部から第（ｍ＋１）段の前記データ取出部に切り替える前及び切り替え後に前記遅延時間検出部から出力される遅延時間に基づいて、前記第ｍ段のデータ取出部と前記第（ｍ＋１）段のデータ取出部との間に位置する全ての前記可変遅延器による固定遅延の和を求め、前記第ｍ段のデータ取出部よりも前段に位置する前記可変遅延器による総遅延時間を、直前の前記総遅延時間から前記固定遅延の和を差し引いた大きさ以下に設定する、請求項６に記載の可変遅延装置。
【請求項１０】
前記制御部は、前記選択部から出力されるシリアルデータの遅延時間を減少させる過程において、前記選択部の接続を第（ｍ＋１）段（ｍ＝１，２，・・・，Ｍ−１）の前記データ取出部から第ｍ段の前記データ取出部に切り替える前及び切り替え後に前記遅延時間検出部から出力される遅延時間に基づいて、前記第ｍ段のデータ取出部と前記第（ｍ＋１）段のデータ取出部との間に位置する全ての前記可変遅延器による固定遅延の和を求め、前記第ｍ段のデータ取出部よりも前段に位置する前記可変遅延器による総遅延時間を、前記固定遅延の和に直前の前記総遅延時間を加えた大きさ以上に設定する、請求項６または９に記載の可変遅延装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延装置に関するものである。
【背景技術】
【０００２】
特許文献１には、光伝送路をサービス無瞬断で切替可能にするための光伝送路二重化装置に関する技術が開示されている。この光伝送路二重化装置は、上り迂回線路、下り迂回線路及び試験用迂回線路を備えている。これらの迂回線路は、現用光伝送路から分岐された信号光を電気信号に変換したのち可変遅延器に入力して遅延処理し、その後、電気信号を信号光に変換して現用光伝送路へ送出する。光伝送路を二重化する際には、まず試験用の可変遅延器の遅延時間を変化させながら、遅延時間検出器により現用光伝送路と試験用迂回線路との間の遅延時間の有無を判定し、遅延時間がなくなったときの遅延時間を下り迂回線路及び上り迂回線路の可変遅延器にそれぞれ設定する。
【０００３】
特許文献２には、可変遅延装置に関する技術が開示されている。この可変遅延装置に入力されたシリアルデータは、カスケード結合された複数の半導体可変遅延器によって遅延する。その後、シリアルデータはパラレルデータに変換され、リングメモリへの該パラレルデータの書き込み及び読み出しが行われる。このとき、リングメモリへのデータの書き込みから読み出しまでの時間によって遅延が生じる。リングメモリから読み出されたパラレルデータは、シリアルデータに変換される。半導体可変遅延器およびリングメモリのそれぞれにおける遅延時間は、要求される総遅延時間に応じて制御される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１２６０８５号公報
【特許文献２】特開２０１４−０９６７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば特許文献１に記載された光伝送路二重化装置などにおいて、データの遅延時間を変更可能な可変遅延装置が用いられる。従来の可変遅延装置は、複数の可変遅延器が直列に接続されて成り、これらの可変遅延器の遅延時間が個々に設定されることにより所望の遅延時間を実現する。例えば、特許文献２に記載された可変遅延装置では、複数の半導体可変遅延器とリングメモリによる可変遅延器とが組み合わされ、これにより遅延時間の可変域を大きくしつつ可変遅延器の個数を低減している。
【０００６】
通常、可変遅延器は、可変域における最小遅延時間に設定された場合であっても或る程度の遅延時間（固定遅延）を有する。従って、複数の可変遅延器を直列に接続した場合、固定遅延の総和が大きくなるので、当該可変遅延装置の最小遅延時間が長くなってしまい、小さな遅延時間が得られないという課題がある。特に、特許文献２に記載されたように、複数の第１の可変遅延器（例えば半導体可変遅延器）と、該複数の可変遅延器それぞれの最大遅延時間よりも長い最小遅延時間を有する第２の可変遅延器（例えばリングメモリ可変遅延器）とが直列に接続された場合には、第２の可変遅延器の固定遅延が格段に大きいため固定遅延の総和が顕著に大きくなってしまう。従って、短い遅延時間にも設定可能な可変遅延装置が望まれる。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、短い遅延時間にも設定可能な可変遅延装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一実施形態に係る可変遅延装置は、直列に接続されるＮ個（Ｎは２以上の整数）の可変遅延器を含み、入力されたシリアルデータを遅延させて出力する第１可変遅延部と、Ｎ個の可変遅延器それぞれの最大遅延時間よりも長い最小遅延時間を有し、第１可変遅延部から出力されたシリアルデータを受けて該シリアルデータを更に遅延させて出力する第２可変遅延部と、Ｎ個の可変遅延器のうちＭ個（Ｍは１以上Ｎ以下の整数）の可変遅延器の出力端に各々接続され、該Ｍ個の可変遅延器から出力されるシリアルデータをそれぞれ取り出すＭ個のデータ取出部と、第２可変遅延部及びＭ個のデータ取出部のうち何れかからのシリアルデータを一の出力端から選択的に出力する選択部と、Ｎ個の可変遅延器および第２可変遅延部の各遅延時間、並びに選択部の選択動作を制御する制御部とを備える。
【発明の効果】
【０００９】
本発明によれば、短い遅延時間にも設定可能な可変遅延装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係る可変遅延装置の構成を示すブロック図である。
【図２】図２は、選択部における選択を第ｍ段のデータ取出部と第（ｍ＋１）段のデータ取出部との間で切り替える際の、可変遅延装置から出力されるシリアルデータの遅延時間の変化を示すグラフである。
【図３】図３は、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えるための動作例を示すグラフである。
【図４】図４は、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えるための動作例を示すグラフである。
【図５】図５は、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えるための動作例を示すグラフである。
【図６】図６は、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えるための動作例を示すグラフである。
【図７】図７は、本発明の第２実施形態に係る可変遅延装置の構成を示すブロック図である。
【図８】図８は、本発明の第３実施形態に係る可変遅延装置の構成を示すブロック図である。
【図９】図９は、本発明の第４実施形態に係る可変遅延装置の構成を示すブロック図である。
【図１０】図１０は、本発明の第５実施形態に係る光伝送路二重化装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
［本願発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。本発明の一実施形態に係る可変遅延装置は、直列に接続されるＮ個（Ｎは１以上の整数）の可変遅延器を含み、入力されたシリアルデータを遅延させて出力する第１可変遅延部と、Ｎ個の可変遅延器それぞれの最大遅延時間よりも長い最小遅延時間を有し、第１可変遅延部から出力されたシリアルデータを受けて該シリアルデータを更に遅延させて出力する第２可変遅延部と、Ｎ個の可変遅延器のうちＭ個（Ｍは１以上Ｎ以下の整数）の可変遅延器の出力端に各々接続され、該Ｍ個の可変遅延器から出力されるシリアルデータをそれぞれ取り出すＭ個のデータ取出部と、第２可変遅延部及びＭ個のデータ取出部のうち何れかからのシリアルデータを一の出力端から選択的に出力する選択部と、Ｎ個の可変遅延器および第２可変遅延部の各遅延時間、並びに選択部の選択動作を制御する制御部とを備える。
【００１２】
この可変遅延装置は、Ｎ個の可変遅延器を含む第１可変遅延部と、最小遅延時間が各可変遅延器の最大遅延時間よりも長い第２可変遅延部とを備える。従って、比較的長い遅延時間を実現できるが、固定遅延の総和も大きくなってしまう。そこで、この可変遅延装置では、Ｍ個の可変遅延器の出力端に、当該可変遅延器から出力されるシリアルデータを取り出すデータ取出部が接続されている。各データ取出部から取り出されるシリアルデータの最小遅延時間は、当該データ取出部よりも前段に位置する可変遅延器の固定遅延の総和となる。すなわち、当該データ取出部よりも後段の可変遅延器及び第２可変遅延部の固定遅延の影響を排除できる。そして、この可変遅延装置では、選択部が、第２可変遅延部及びＭ個のデータ取出部のうち何れかからのシリアルデータを一の出力端から選択的に出力する。
【００１３】
従って、この可変遅延装置では、選択部に選択されるデータ取出部が最前段に近いほど、固定遅延が小さくなり最大遅延時間が短くなる。一方、選択部に選択されるデータ取出部が最前段から遠いほど、固定遅延が大きくなり最大遅延時間が長くなる。そして、選択部が第２可変遅延部を選択した場合に、固定遅延が最も大きくなり最大遅延時間が最も長くなる。このように、この可変遅延装置によれば、固定遅延を小さくして短い遅延時間に設定することが可能となり、また固定遅延を大きくして長い遅延時間に設定することも可能となる。
【００１４】
また、上記の可変遅延装置では、可変遅延器が半導体可変遅延器を含み、第２可変遅延部が、第１可変遅延部から出力されたシリアルデータをパラレルデータに変換するシリアル−パラレル変換器と、シリアル−パラレル変換器から出力されるパラレルデータを記憶するリングメモリを有し、リングメモリへの書き込みから読み出しまでの時間を制御することにより遅延時間を調整するリングメモリ可変遅延器と、リングメモリから読み出されるパラレルデータをシリアルデータに変換するパラレル−シリアル変換器とを有してもよい。これにより、Ｎ個の可変遅延器と、Ｎ個の可変遅延器それぞれの最大遅延時間よりも長い最小遅延時間を有する第２可変遅延部とを好適に実現できる。
【００１５】
また、上記の可変遅延装置では、データ取出部の個数Ｍが可変遅延器の個数Ｎよりも少なくてもよい。これにより、短い遅延時間にも設定可能としつつ、可変遅延装置の大規模化を抑えることができる。
【００１６】
また、上記の可変遅延装置では、Ｍ個のデータ取出部のうち第ｍ段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部よりも前段に位置する全ての可変遅延器（以下、第１の可変遅延器群とする）による調整幅が、第ｍ段のデータ取出部と第（ｍ＋１）段のデータ取出部との間に位置する全ての可変遅延器（以下、第２の可変遅延器群とする）の固定遅延の和よりも大きくてもよい。
【００１７】
選択部が第ｍ段のデータ取出部から第（ｍ＋１）段のデータ取出部に選択を切り替える際には、第２の可変遅延器群の固定遅延の和が、可変遅延装置から出力されるシリアルデータの遅延時間に一時に加算される。その結果、可変遅延装置から出力されるシリアルデータの遅延時間に不連続が生じることとなる。しかし、上記のように、第１の可変遅延器群による調整幅が第２の可変遅延器群の固定遅延の和よりも大きい場合には、選択部の選択が切り替わる際に、第１の可変遅延器群による遅延時間を、少なくとも第２の可変遅延器群の固定遅延の和の長さだけ短くすることができる。従って、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を無くすことが可能になる。
【００１８】
また、上記の可変遅延装置では、データ取出部の個数Ｍが可変遅延器の個数Ｎと等しくてもよい。これにより、選択部が第ｍ段のデータ取出部から第（ｍ＋１）段のデータ取出部に選択を切り替える際の、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を小さくすることができる。
【００１９】
また、上記の可変遅延装置は、第１可変遅延部に入力されるシリアルデータと、選択部から出力されるシリアルデータとの時間差に基づいて遅延時間を検出する遅延時間検出部を更に備えてもよい。これにより、可変遅延装置から出力されるシリアルデータの実際の遅延時間を制御部が知ることができるので、可変遅延器毎の遅延時間のばらつきや可変遅延器の温度依存性による影響を抑えつつ、可変遅延装置から出力されるシリアルデータの遅延時間を制御部が精度良く制御することができる。
【００２０】
また、制御部は、選択部から出力されるシリアルデータの遅延時間を増加させる過程において、選択部の選択を第ｍ段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部から第（ｍ＋１）段のデータ取出部に切り替える前若しくは後に、第１の可変遅延器群による総遅延時間を、第２の可変遅延器群による既知の固定遅延の和を直前の総遅延時間から差し引いた大きさ以下に設定してもよい。これにより、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えることができる。
【００２１】
また、制御部は、選択部から出力されるシリアルデータの遅延時間を減少させる過程において、選択部の選択を第（ｍ＋１）段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部から第ｍ段のデータ取出部に切り替える前若しくは後に、第１の可変遅延器群による総遅延時間を、第２の可変遅延器群による既知の固定遅延の和に直前の総遅延時間を加えた大きさ以上に設定してもよい。これにより、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えることができる。
【００２２】
また、制御部は、選択部から出力されるシリアルデータの遅延時間を増加させる過程において、選択部の選択を第ｍ段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部から第（ｍ＋１）段のデータ取出部に切り替える前及び切り替え後に前記遅延時間検出部から出力される遅延時間に基づいて、第２の可変遅延器群による固定遅延の和を求め、第１の可変遅延器群による総遅延時間を、直前の総遅延時間から固定遅延の和を差し引いた大きさ以下に設定してもよい。これにより、可変遅延器毎の固定遅延のばらつきや固定遅延の温度依存性による影響を抑えつつ、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えることができる。
【００２３】
また、制御部は、選択部から出力されるシリアルデータの遅延時間を減少させる過程において、選択部の接続を第（ｍ＋１）段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部から第ｍ段のデータ取出部に切り替える前及び切り替え後に前記遅延時間検出部から出力される遅延時間に基づいて、第２の可変遅延器群による固定遅延の和を求め、第１の可変遅延器群による総遅延時間を、固定遅延の和に直前の総遅延時間を加えた大きさ以上に設定してもよい。これにより、可変遅延器毎の固定遅延のばらつきや固定遅延の温度依存性による影響を抑えつつ、可変遅延装置から出力されるシリアルデータの遅延時間の不連続性を抑えることができる。
【００２４】
［本願発明の実施形態の詳細］
本発明の実施形態に係る可変遅延装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態に係る可変遅延装置１Ａの構成を示すブロック図である。図１に示されるように、本実施形態の可変遅延装置１Ａは、Ｎ個（Ｎは１以上の整数、図ではＮ＝８の場合を例示）の可変遅延器１２を含む第１可変遅延部１０と、第２可変遅延部２０と、Ｍ個（Ｍは１以上Ｎ以下の整数、図ではＭ＝Ｎ＝８の場合を例示）のデータ取出部３０と、選択部４０と、制御部６０とを備えている。
【００２６】
第１可変遅延部１０において、Ｎ個の可変遅延器１２は互いに直列に接続されている。第１可変遅延部１０は、該直列回路の一旦に入力されたシリアルデータＤＳを、Ｎ個の可変遅延器１２の遅延時間を合計した時間だけ遅延させて出力する。具体的には、第１段の可変遅延器１２から出力されるシリアルデータＤＳ1は、第１段の可変遅延器１２に設定された遅延時間Ｔ1だけ遅延する。第２段の可変遅延器１２から出力されるシリアルデータＤＳ2は、第２段の可変遅延器１２に設定された遅延時間Ｔ2を遅延時間Ｔ1に加算した時間（Ｔ1＋Ｔ2）だけ遅延する。以降、同様にして第ｎ段（ｎは１以上Ｎ以下の整数）の可変遅延器１２から出力されるシリアルデータＤＳnは、それまでの可変遅延器１２の遅延時間を全て加算した時間（Ｔ1＋Ｔ2＋・・・＋Ｔn）だけ遅延する。その結果、第１可変遅延部１０からは、Ｎ個の可変遅延器１２の遅延時間を合計した時間（Ｔ1＋Ｔ2＋・・・＋ＴN）だけ遅延したシリアルデータＤＳNが出力される。なお、各可変遅延器１２の遅延時間は、制御部６０からの制御信号ＳＣ１によって個別に制御される。
【００２７】
各可変遅延器１２は、例えば半導体可変遅延器を含んで構成される。半導体可変遅延器としては、例えばＭＩＣＲＥＬ社製ＳＹ８９２９５Ｕが用いられる。その場合、半導体可変遅延器の最小遅延時間（すなわち固定遅延）は３．２ナノ秒となり、最大遅延時間は１４．８ナノ秒となる。
【００２８】
第２可変遅延部２０は、第１可変遅延部１０から出力されたシリアルデータＤＳNを受けて、該シリアルデータＤＳNから更に遅延したシリアルデータＤＳN+1を出力する。第２可変遅延部２０は、Ｎ個の可変遅延器１２それぞれの最大遅延時間（上記の例では１４．８ナノ秒）よりも長い最小遅延時間を有する。例えば、本実施形態の第２可変遅延部２０は、シリアル−パラレル変換器２１と、リングメモリ可変遅延器２２と、パラレル−シリアル変換器２３とを含んで構成される。シリアル−パラレル変換器２１は、第１可変遅延部１０から出力されたシリアルデータＤＳNをパラレルデータＤＰに変換する。リングメモリ可変遅延器２２は、シリアル−パラレル変換器２１から出力されるパラレルデータＤＰを記憶するリングメモリ２２ａを有し、リングメモリ２２ａへの書き込みから読み出しまでの時間を制御することにより遅延時間を調整する。なお、書き込みから読み出しまでの時間は、制御部６０からの制御信号ＳＣ２によって制御される。パラレル−シリアル変換器２３は、リングメモリ２２ａから読み出されるパラレルデータＤＰをシリアルデータＤＳN+1に変換する。
【００２９】
Ｍ個のデータ取出部３０は、Ｎ個の可変遅延器１２のうちＭ個の可変遅延器１２の出力端に各々接続され、制御部６０からの制御信号ＳＣ３に従って、該Ｍ個の可変遅延器１２から出力されるシリアルデータをそれぞれ取り出す。なお、本実施形態ではデータ取出部３０の個数Ｍが可変遅延器１２の個数Ｎと等しく、データ取出部３０は全ての可変遅延器１２の出力端に接続されている。従って、各可変遅延器１２から出力されるシリアルデータＤＳ1〜ＤＳNが、Ｎ個のデータ取出部３０によって全て取り出し可能となる。各データ取出部３０は、例えば１入力２出力のスイッチ素子によって構成される。このようなスイッチ素子は、例えばトランジスタにより構成され得る。
【００３０】
選択部４０は、第２可変遅延部２０及びＭ個のデータ取出部３０のそれぞれから出力されるシリアルデータＤＳ1〜ＤＳN+1を入力し、シリアルデータＤＳ1〜ＤＳN+1のうち何れか一つを、可変遅延装置１Ａからの出力シリアルデータＤＳOUTとして、一の出力端４１から選択的に出力する。このような選択部４０の選択動作は、制御部６０からの制御信号ＳＣ４によって制御される。選択部４０は、例えば多入力１出力のスイッチ素子によって構成される。このようなスイッチ素子は、例えばトランジスタにより構成され得る。
【００３１】
制御部６０は、Ｎ個の可変遅延器１２および第２可変遅延部２０の各遅延時間、並びに選択部４０の選択動作を制御する。前述したように、制御部６０は、第１可変遅延部１０のＮ個の可変遅延器１２の各遅延時間を制御信号ＳＣ１により個別に制御する。また、制御部６０は、第２可変遅延部２０のリングメモリ可変遅延器２２の遅延時間を制御信号ＳＣ２により制御する。また、制御部６０は、Ｍ個のデータ取出部３０のデータ取り出し動作を制御信号ＳＣ３により個別に制御する。また、制御部６０は、選択部４０の選択動作を制御信号ＳＣ４により制御する。
【００３２】
この可変遅延装置１Ａの動作について説明する。図２は、選択部４０における選択を第ｍ段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間で切り替える際の、シリアルデータＤＳOUTの遅延時間の変化を示すグラフである。図２において、縦軸は選択部４０から出力されるシリアルデータＤＳOUTの遅延時間を表し、横軸は可変遅延器１２への制御信号ＳＣ３の値を表している。
【００３３】
例えば、選択部４０から出力されるシリアルデータＤＳOUTの遅延時間を増加させる過程において、制御部６０は、まず第ｍ段のデータ取出部３０からのシリアルデータを選択部４０にて選択するとともに、第（ｍ−１）段のデータ取出部３０と第ｍ段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に長くする（図中の矢印Ａ１）。そして、可変遅延器１２の遅延時間が最大遅延時間に達すると（図中の点Ｐ１）、制御部６０は、選択部４０の出力データを、第（ｍ＋１）段のデータ取出部３０からのシリアルデータに切り替える。このとき、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の固定遅延ΔＴがシリアルデータＤＳOUTの遅延時間に一時に加わる（図中の矢印Ａ２）。このため、可変遅延装置１Ａから出力されるシリアルデータＤＳOUTの遅延時間に不連続性が生じる。その後、制御部６０は、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に長くする（図中の矢印Ａ３）。
【００３４】
或いは、選択部４０から出力されるシリアルデータＤＳOUTの遅延時間を減少させる過程において、制御部６０は、まず第（ｍ＋１）段のデータ取出部３０からのシリアルデータを選択部４０にて選択するとともに、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に短くする（図中の矢印Ａ４）。そして、可変遅延器１２の遅延時間が最小遅延時間に達すると（図中の点Ｐ２）、制御部６０は、選択部４０の出力データを、第ｍ段のデータ取出部３０からのシリアルデータに切り替える。このとき、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の固定遅延（図中のΔＴ）がシリアルデータＤＳOUTの遅延時間から一時に減じる（図中の矢印Ａ５）。このため、シリアルデータＤＳOUTの遅延時間に不連続性が生じる。その後、制御部６０は、第（ｍ−１）段のデータ取出部３０と第ｍ段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に短くする（図中の矢印Ａ６）。
【００３５】
ここで、図３〜図６を参照しつつ、上述したシリアルデータＤＳOUTの遅延時間の不連続性を抑えるための動作例１〜４について説明する。なお、図３〜図６において、縦軸及び横軸は前述した図２と同様である。
【００３６】
（動作例１）
図３（ａ）及び図３（ｂ）を参照しながら、シリアルデータＤＳOUTの遅延時間を増加させる過程の一例について説明する。まず、第ｍ段のデータ取出部３０からのシリアルデータを選択部４０にて選択するとともに、第（ｍ−１）段のデータ取出部３０と第ｍ段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に長くする（矢印Ａ１）。次に、可変遅延器１２の遅延時間が最大遅延時間に達すると（点Ｐ１）、制御部６０は、選択部４０の出力データを、第（ｍ＋１）段のデータ取出部３０からのシリアルデータに切り替える。このとき、固定遅延ΔＴがシリアルデータＤＳOUTの遅延時間に一時に加わるが（矢印Ａ２）、その直後に、制御部６０は、第ｍ段のデータ取出部３０よりも前段に位置する全ての可変遅延器１２による総遅延時間Ｔtotalを、次の数式に従って設定する。
Ｔtotal≦Ｔtotal0−ΔＴ
但し、Ｔtotal0は設定直前の総遅延時間である。また、ΔＴは、本実施形態においては一つの可変遅延器１２の固定遅延であるが、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間に可変遅延器１２が複数ある場合には、それらの固定遅延の和である。
【００３７】
上式においてＴtotal＝Ｔtotal0−ΔＴとされた場合、図３（ａ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴだけ減じられ（図中の矢印Ａ７）、選択直前の遅延時間に戻る。また、上式においてＴtotal＜Ｔtotal0−ΔＴとされた場合、図３（ｂ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴ以上減じられ（図中の矢印Ａ８）、選択部４０の選択直前の遅延時間よりも短くなる。その後、制御部６０は、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に長くする（矢印Ａ３）。このような動作によって、シリアルデータＤＳOUTの遅延時間を増加させる際の不連続性を抑えることができる。特に、Ｔtotal＜Ｔtotal0−ΔＴとすれば、可変遅延器１２の固定遅延のばらつきや温度依存性による影響をも排除することができる。従って、連続的な調整が可能となり、また、設定不可能な遅延時間領域を無くすことができる。
【００３８】
（動作例２）
図４（ａ）及び図４（ｂ）を参照しながら、シリアルデータＤＳOUTの遅延時間を減少させる過程の一例について説明する。まず、第（ｍ＋１）段のデータ取出部３０からのシリアルデータを選択部４０にて選択するとともに、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に短くする（矢印Ａ４）。次に、可変遅延器１２の遅延時間が最小遅延時間に達すると（点Ｐ２）、制御部６０は、選択部４０の出力データを、第ｍ段のデータ取出部３０からのシリアルデータに切り替える。このとき、固定遅延ΔＴがシリアルデータＤＳOUTの遅延時間から一時に減じられるが（矢印Ａ５）、その直後に、制御部６０は、第ｍ段のデータ取出部３０よりも前段に位置する全ての可変遅延器１２による総遅延時間Ｔtotalを、次の数式に従って設定する。
Ｔtotal≧Ｔtotal0＋ΔＴ
なお、Ｔtotal0及びΔＴの定義は前述した動作例１と同様である。
【００３９】
上式においてＴtotal＝Ｔtotal0＋ΔＴとされた場合、図４（ａ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴだけ増し（図中の矢印Ａ９）、選択直前の遅延時間に戻る。また、上式においてＴtotal＞Ｔtotal0＋ΔＴとされた場合、図４（ｂ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴ以上増加し（図中の矢印Ａ１０）、選択部４０の選択直前の遅延時間よりも長くなる。その後、制御部６０は、第（ｍ−１）段のデータ取出部３０と第ｍ段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に短くする（矢印Ａ６）。このような動作によって、シリアルデータＤＳOUTの遅延時間を減少させる際の不連続性を抑えることができる。特に、Ｔtotal＞Ｔtotal0＋ΔＴとすれば、可変遅延器１２の固定遅延のばらつきや温度依存性による影響をも排除することができる。従って、連続的な調整が可能となり、また、設定不可能な遅延時間領域を無くすことができる。
【００４０】
（動作例３）
図５（ａ）及び図５（ｂ）を参照しながら、シリアルデータＤＳOUTの遅延時間を増加させる過程の別の例について説明する。まず、第ｍ段のデータ取出部３０からのシリアルデータを選択部４０にて選択するとともに、第（ｍ−１）段のデータ取出部３０と第ｍ段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に長くする（矢印Ａ１）。次に、可変遅延器１２の遅延時間が最大遅延時間に達すると（点Ｐ１）、制御部６０は、第ｍ段のデータ取出部３０よりも前段に位置する全ての可変遅延器１２による総遅延時間Ｔtotalを、次の数式に従って設定する。
Ｔtotal≦Ｔtotal0−ΔＴ
なお、Ｔtotal0及びΔＴの定義は前述した動作例１と同様である。
【００４１】
上式においてＴtotal＝Ｔtotal0−ΔＴとされた場合、図５（ａ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴだけ減る（図中の矢印Ａ１１）。また、上式においてＴtotal＜Ｔtotal0−ΔＴとされた場合、図５（ｂ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴ以上減少する（図中の矢印Ａ１２）。
【００４２】
その後、制御部６０は、選択部４０の出力データを、第（ｍ＋１）段のデータ取出部３０からのシリアルデータに切り替える。このとき、前述したように固定遅延ΔＴがシリアルデータＤＳOUTの遅延時間に一時に加わり（矢印Ａ２）、選択部４０の選択直前の遅延時間に戻るか（図５（ａ））、或いは選択部４０の選択直前の遅延時間よりも短くなる（図５（ｂ））。その後、制御部６０は、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に長くする（矢印Ａ３）。このような動作によっても、シリアルデータＤＳOUTの遅延時間を増加させる際の不連続性を抑えることができる。
【００４３】
（動作例４）
図６（ａ）及び図６（ｂ）を参照しながら、シリアルデータＤＳOUTの遅延時間を減少させる過程の別の例について説明する。まず、第（ｍ＋１）段のデータ取出部３０からのシリアルデータを選択部４０にて選択するとともに、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に短くする（矢印Ａ４）。次に、可変遅延器１２の遅延時間が最小遅延時間に達すると（点Ｐ２）、制御部６０は、第ｍ段のデータ取出部３０よりも前段に位置する全ての可変遅延器１２による総遅延時間Ｔtotalを、次の数式に従って設定する。
Ｔtotal≧Ｔtotal0＋ΔＴ
なお、Ｔtotal0及びΔＴの定義は前述した動作例１と同様である。
【００４４】
上式においてＴtotal＝Ｔtotal0＋ΔＴとされた場合、図６（ａ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴだけ増す（図中の矢印Ａ１３）。また、上式においてＴtotal＞Ｔtotal0＋ΔＴとされた場合、図６（ｂ）に示されるようにシリアルデータＤＳOUTの遅延時間がΔＴ以上増大する（図中の矢印Ａ１４）。
【００４５】
その後、制御部６０は、選択部４０の出力データを、第ｍ段のデータ取出部３０からのシリアルデータに切り替える。このとき、前述したように固定遅延ΔＴがシリアルデータＤＳOUTの遅延時間から一時に減じられ（矢印Ａ５）、選択部４０の選択直前の遅延時間に戻るか（図６（ａ））、或いは選択部４０の選択直前の遅延時間よりも長くなる（図６（ｂ））。その後、制御部６０は、第（ｍ−１）段のデータ取出部３０と第ｍ段のデータ取出部３０との間にある可変遅延器１２の遅延時間を次第に短くする（矢印Ａ６）。このような動作によっても、シリアルデータＤＳOUTの遅延時間を減少させる際の不連続性を抑えることができる。
【００４６】
なお、上記の動作例１〜４を行う為には、一つの可変遅延器１２当たりの遅延時間変化幅が、一つの可変遅延器１２の固定遅延よりも大きいことが好ましい。また、可変遅延器１２の固定遅延が温度依存性を有する場合には、その温度依存性に関する校正表を予め制御部６０が記憶しておき、制御部６０が周囲温度を検出しながら該校正表に基づいて、Ｔtotalと（Ｔtotal0−ΔＴ）との差（動作例１，３）若しくは（Ｔtotal0＋ΔＴ）との差（動作例２，４）を決定してもよい。これにより、シリアルデータＤＳOUTの遅延時間の変動を極力抑えることができる。また、設定した遅延時間の安定性を高めることができる。
【００４７】
以上に説明した可変遅延装置１Ａによる効果について説明する。この可変遅延装置１Ａは、Ｎ個の可変遅延器１２を含む第１可変遅延部１０と、最小遅延時間が各可変遅延器１２の最大遅延時間よりも長い第２可変遅延部２０とを備える。従って、比較的長い遅延時間を実現できるが、固定遅延の総和も大きくなってしまう。そこで、この可変遅延装置１Ａでは、各可変遅延器１２の出力端に、各可変遅延器１２から出力されるシリアルデータＤＳ1〜ＤＳNを取り出すデータ取出部３０が接続されている。各データ取出部３０から取り出されるシリアルデータＤＳ1〜ＤＳNの最小遅延時間は、当該データ取出部３０よりも前段に位置する可変遅延器１２の固定遅延の総和となる。すなわち、当該データ取出部３０よりも後段の可変遅延器１２及び第２可変遅延部２０の固定遅延の影響を排除できる。そして、この可変遅延装置１Ａでは、選択部４０が、第２可変遅延部２０及びＭ個のデータ取出部３０のそれぞれから出力されるシリアルデータＤＳ1〜ＤＳN+1のうち一つを出力端４１から選択的に出力する。
【００４８】
従って、この可変遅延装置１Ａでは、選択部４０に選択されるシリアルデータＤＳnを出力するデータ取出部３０が最前段に近いほど（ｎが小さいほど）、最大遅延時間が短くなるとともに固定遅延も小さくなる。一方、選択部４０に選択されるシリアルデータＤＳnを出力するデータ取出部３０が最前段から遠いほど（ｎが大きいほど）、最大遅延時間が長くなるとともに固定遅延も大きくなる。そして、選択部４０が第２可変遅延部２０からのシリアルデータＤＳN+1を選択した場合に、最大遅延時間が最も長くなるとともに固定遅延が最も大きくなる。このように、本実施形態の可変遅延装置１Ａによれば、固定遅延を小さくして短い遅延時間に設定することが可能となり、また固定遅延を大きくして長い遅延時間に設定することも可能となる。
【００４９】
また、本実施形態のように、可変遅延器１２が半導体可変遅延器であり、第２可変遅延部２０が、シリアル−パラレル変換器２１、リングメモリ可変遅延器２２、及びパラレル−シリアル変換器２３を有してもよい。これにより、Ｎ個の可変遅延器１２と、Ｎ個の可変遅延器１２それぞれの最大遅延時間よりも長い最小遅延時間を有する第２可変遅延部２０とを好適に実現できる。
【００５０】
（第２実施形態）
図７は、本発明の第２実施形態に係る可変遅延装置１Ｂの構成を示すブロック図である。本実施形態の可変遅延装置１Ｂが第１実施形態と異なる点は、データ取出部３０の配置である。第１実施形態ではデータ取出部３０は全ての可変遅延器１２の出力端に接続されていた（すなわちＭ＝Ｎ）が、本実施形態では、データ取出部３０の個数Ｍが可変遅延器１２の個数Ｎよりも少なくなっている。具体的には、第１実施形態のＭ個のデータ取出部３０のうち最前段からの数段が取り除かれ、後段寄りの幾つかのデータ取出部３０のみが設けられている。図７に示される例では、第１段〜第３段の可変遅延器１２の出力端にデータ取出部３０が設けられておらず、第４段〜第８段の可変遅延器１２それぞれの出力端に第１段〜第５段のデータ取出部３０それぞれが接続されている。この場合、選択部４０に入力されるシリアルデータはＤＳ4〜ＤＳNとなる。そして、可変遅延装置１Ｂの最小遅延時間は、第１段〜第３段の可変遅延器１２の固定遅延を合計した時間となる。
【００５１】
本実施形態では、可変遅延装置１Ｂの最小遅延時間が第１実施形態よりも長くなるが、可変遅延器１２の個数を減らすことができる。従って、短い遅延時間にも設定可能としつつ、可変遅延装置の大規模化を抑えることができる。
【００５２】
（第３実施形態）
図８は、本発明の第３実施形態に係る可変遅延装置１Ｃの構成を示すブロック図である。本実施形態の可変遅延装置１Ｃが第１実施形態と異なる点は、データ取出部３０の配置である。本実施形態においても、データ取出部３０の個数Ｍは可変遅延器１２の個数Ｎよりも少なくなっている。図８に示す例（Ｎ＝８，Ｍ＝４）では、第１段の可変遅延器１２の出力端に第１段のデータ取出部３０が接続され、第２段の可変遅延器１２の出力端に第２段のデータ取出部３０が接続され、第４段の可変遅延器１２の出力端に第３段のデータ取出部３０が接続され、第８段の可変遅延器１２の出力端に第４段のデータ取出部３０が接続されている。すなわち、可変遅延器１２の個数Ｎが２の累乗数（但し４以上）となっており、データ取出部３０が第２k段（ｋ＝０，１，２，・・・）の可変遅延器１２の出力端に接続されている。この場合、選択部４０に入力されるシリアルデータはＤＳ1，ＤＳ2，ＤＳ4，・・・，ＤＳNとなる。
【００５３】
本実施形態のように、隣り合うデータ取出部３０の間に配置される可変遅延器１２の個数は、最前段から離れるに従って増加してもよい。このような構成によって、可変遅延装置の遅延時間の調整幅を広く維持しつつ可変遅延器１２の個数を削減することができる。なお、第１実施形態において説明した不連続性を抑えるための動作（図３〜図６を参照）を行う為に、本実施形態では、第ｍ段（ｍ＝１，２，・・・，Ｍ−１）のデータ取出部３０よりも前段に位置する全ての可変遅延器１２による調整幅が、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間に位置する全ての可変遅延器１２の固定遅延の和よりも大きいことが好ましい。
【００５４】
（第４実施形態）
図９は、本発明の第４実施形態に係る可変遅延装置１Ｄの構成を示すブロック図である。本実施形態の可変遅延装置１Ｄは、第１実施形態の可変遅延装置１Ａの構成に加えて、遅延時間検出部５０と、１入力２出力のスイッチ５１ａ，５１ｂとを備えている。
【００５５】
スイッチ５１ａの入力端には、シリアルデータＤＳが入力される。スイッチ５１ａは、２つの出力端のうち何れかから、このシリアルデータＤＳを出力する。一方の出力端は第１可変遅延部１０に接続されており、他方の出力端は遅延時間検出部５０に接続されている。また、スイッチ５１ｂの入力端は、選択部４０の出力端４１に接続され、シリアルデータＤＳOUTを受ける。スイッチ５１ｂは、２つの出力端のうち何れかから、このシリアルデータＤＳOUTを出力する。一方の出力端は可変遅延装置１Ｄの出力端となっており、他方の出力端は遅延時間検出部５０に接続されている。
【００５６】
遅延時間検出部５０は、第１可変遅延部１０に入力されるシリアルデータＤＳをスイッチ５１ａから受け、選択部４０から出力されるシリアルデータＤＳOUTをスイッチ５１ｂから受ける。遅延時間検出部５０は、これらのシリアルデータＤＳとＤＳOUTとの時間差に基づいて、シリアルデータＤＳOUTの遅延時間を検出する。検出された遅延時間は、制御部６０に提供される。
【００５７】
本実施形態の可変遅延装置１Ｄの動作は、前述した第１実施形態の可変遅延装置１Ａの動作と一部異なる。すなわち、シリアルデータＤＳOUTの遅延時間を増加させる過程（図３参照）において、制御部６０は、選択部４０の選択を第ｍ段のデータ取出部３０から第（ｍ＋１）段のデータ取出部３０に切り替える前及び切り替えた後に遅延時間検出部５０から出力される遅延時間に基づいて、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間に位置する可変遅延器１２の固定遅延（但し第３実施形態のように、この間に可変遅延器１２が複数ある場合には、それら全ての固定遅延の和）ΔＴを求める。そして、制御部６０は、第ｍ段のデータ取出部３０よりも前段に位置する可変遅延器１２による総遅延時間Ｔtotalの大きさを、求めた固定遅延（若しくは固定遅延の和）ΔＴを直前の総遅延時間Ｔtotal0から差し引いた大きさ以下に設定する。
【００５８】
また、シリアルデータＤＳOUTの遅延時間を減少させる過程（図４参照）において、制御部６０は、選択部４０の選択を第（ｍ＋１）段のデータ取出部３０から第ｍ段のデータ取出部３０に切り替える前及び切り替えた後に遅延時間検出部５０から出力される遅延時間に基づいて、第ｍ段のデータ取出部３０と第（ｍ＋１）段のデータ取出部３０との間に位置する可変遅延器１２の固定遅延（但し第３実施形態のように、この間に可変遅延器１２が複数ある場合には、それら全ての固定遅延の和）ΔＴを求める。そして、制御部６０は、第ｍ段のデータ取出部３０よりも前段に位置する可変遅延器１２による総遅延時間Ｔtotalの大きさを、求めた固定遅延（若しくは固定遅延の和）ΔＴと直前の総遅延時間Ｔtotal0とを加算した大きさ以上に設定する。
【００５９】
本実施形態の制御部６０の動作によれば、実測した固定遅延ΔＴを用いて制御部６０が上記動作を行うので、可変遅延器１２毎の固定遅延のばらつきや固定遅延の温度依存性による影響を抑えつつ、シリアルデータＤＳOUTの遅延時間の不連続性を抑えることができる。従って、シリアルデータＤＳOUTの遅延時間の変化を例えば図３（ａ）、図４（ａ）のようにより直線的にすることができる。
【００６０】
（第５実施形態）
図１０は、本発明の第５実施形態に係る光伝送路二重化装置１００の構成を示すブロック図である。本実施形態の光伝送路二重化装置１００は、局側伝送装置（ＯＬＴ）１０１と加入者側伝送装置（ＯＮＵ）１０２とを接続する現用光伝送路１０３の一部区間（例えば、設備工事等により経路の変更が必要な区間）に設置される。光伝送路二重化装置１００は、光分岐結合部１０５及び１０６、迂回用光伝送路１０７及び１０８、遅延時間調整部１１０、並びに光路長差検出部１２０を備えている。
【００６１】
光分岐結合部１０５は、上記一部区間の一端側（本実施形態ではＯＮＵ１０２側）における現用光伝送路１０３上に配置される。光分岐結合部１０５には、迂回用光伝送路１０７の一端が光結合される。光分岐結合部１０５は、ＯＮＵ１０２から送出された光通信信号（上り信号）ＬUPを、現用光伝送路１０３及び迂回用光伝送路１０７に分岐（分波）する。また、光分岐結合部１０５は、ＯＬＴ１０１から送出されて現用光伝送路１０３を伝送された光通信信号（下り信号）ＬDOWN1と、ＯＬＴ１０１から送出されて迂回用光伝送路１０７及び１０８を伝送された光通信信号（下り信号）ＬDOWN2とを互いに結合（合波）してＯＮＵ１０２へ出力する。
【００６２】
光分岐結合部１０６は、上記一部区間の他端側（本実施形態ではＯＬＴ１０１側）における現用光伝送路１０３上に配置される。光分岐結合部１０６には、迂回用光伝送路１０８の一端が光結合される。光分岐結合部１０６は、ＯＬＴ１０１から送出された光通信信号（下り信号）ＬDOWNを、現用光伝送路１０３及び迂回用光伝送路１０８に分岐（分波）する。また、光分岐結合部１０６は、ＯＮＵ１０２から送出されて現用光伝送路１０３を伝送された光通信信号（上り信号）ＬUP1と、ＯＮＵ１０２から送出されて迂回用光伝送路１０７及び１０８を伝送された光通信信号（上り信号）ＬUP2とを互いに結合（合波）してＯＬＴ１０１へ出力する。
【００６３】
遅延時間調整部１１０は、迂回用光伝送路１０７及び１０８と現用光伝送路１０３との間の遅延時間差を解消するために、迂回用光伝送路１０７及び１０８を伝送される光通信信号ＬDOWN2及びＬUP2に遅延を与える。遅延時間調整部１１０は、光−電気変換器（Ｏ／Ｅ）１１１及び１１２と、第１〜第４実施形態のうち何れかの構成が適用された可変遅延装置１１３及び１１４と、電気−光変換器（Ｅ／Ｏ）１１５及び１１６とを有する。光−電気変換器（Ｏ／Ｅ）１１１は、ＷＤＭカプラ１１７を介して迂回用光伝送路１０８の他端から光通信信号ＬDOWN2を受け、電気信号に変換する。可変遅延装置１１３は、この電気信号を入力し、所定時間の遅延を与えたのち電気−光変換器（Ｅ／Ｏ）１１５へ出力する。電気−光変換器（Ｅ／Ｏ）１１５は、この電気信号を再び光通信信号ＬDOWN2に変換し、ＷＤＭカプラ１１８を介して迂回用光伝送路１０７の他端に出力する。また、光−電気変換器（Ｏ／Ｅ）１１２は、ＷＤＭカプラ１１８を介して迂回用光伝送路１０７の他端から光通信信号ＬUP2を受け、電気信号に変換する。可変遅延装置１１４は、この電気信号を入力し、所定時間の遅延を与えたのち電気−光変換器（Ｅ／Ｏ）１１６へ出力する。電気−光変換器（Ｅ／Ｏ）１１６は、この電気信号を再び光通信信号ＬUP2に変換し、ＷＤＭカプラ１１７を介して迂回用光伝送路１０８の他端に出力する。
【００６４】
なお、本実施形態では、電気−光変換器（Ｅ／Ｏ）１１６は変換後の光通信信号ＬUP2の波長を可変とする機能を有する。ＯＮＵ１０２から送出される光通信信号ＬUPの波長をλ１としたとき、電気−光変換器（Ｅ／Ｏ）１１６は、通常の光通信動作時には光通信信号ＬUP2の波長を例えばλ１とし、遅延時間計測時には光通信信号ＬUP2の波長を例えばλ１とは異なるλ２とする。一実施例では、λ１＝１．３１μｍ、λ２＝１．６５μｍである。
【００６５】
光路長差検出部１２０は、光分岐結合部１０５と光分岐結合部１０６との間の現用光伝送路１０３と、迂回用光伝送路１０７及び１０８との間に生じる遅延時間差を計測する。光路長差検出部１２０は、計測用光伝送路１０９を介して光分岐結合部１０６と光学的に結合されており、現用光伝送路１０３を伝送された光通信信号ＬUP1と、迂回用光伝送路１０７及び１０８を伝送された光通信信号ＬUP2とが合波された光信号ＬUP3を、光分岐結合部１０６から受ける。光路長差検出部１２０は、光信号ＬUP3に基づいて、遅延時間差を求める。求められた遅延時間差は、制御装置１３０における可変遅延装置１１３及び１１４の遅延時間の制御に用いられる。
【００６６】
なお、本実施形態の制御装置１３０は、第１〜第４実施形態のうち何れかの制御部６０と共通であってもよい。また、第４実施形態の遅延時間検出部５０の機能は、本実施形態の光路長差検出部１２０によって実現されてもよい。
【００６７】
本発明による可変遅延装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した各実施形態を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、上記各実施形態では第１可変遅延部の可変遅延器として半導体可変遅延器を例示し、第２可変遅延部としてリングメモリ可変遅延器を含む構成を例示したが、本発明における可変遅延器及び第２可変遅延部はこれらに限定されない。
【符号の説明】
【００６８】
１Ａ〜１Ｄ…可変遅延装置、１０…第１可変遅延部、１２…可変遅延器、２０…第２可変遅延部、２１…パラレル変換器、２２…リングメモリ可変遅延器、２３…シリアル変換器、３０…データ取出部、４０…選択部、４１…出力端、５０…遅延時間検出部、６０…制御部、ＤＰ…パラレルデータ、ＤＳ，ＤＳ1〜ＤＳN…シリアルデータ、ＳＣ１〜ＳＣ４…制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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