(57)【要約】【課題】長期間においてデータの保持が可能な半導体装置を提供する。【解決手段】第１トランジスタと、第２トランジスタと、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１半導体を有する。第１ゲートと第２ゲートとは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、チャネル形成領域に第２半導体を有する。第２トランジスタの第１端子は、第２トランジスタのゲート及び第２ゲートに電気的に接続される。第２トランジスタの第２端子は、回路に電気的に接続される。回路は負電位を生成する機能を有する。第２半導体は、第１半導体よりもバンドギャップが大きいことが好ましい。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１トランジスタと、
第２トランジスタと、
回路と、を有し、
前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
前記第１トランジスタは、チャネル形成領域に第１半導体を有し、
前記第１ゲートと前記第２ゲートとは、前記第１半導体を間に介して、互いに重なる領域を有し、
前記第２トランジスタは、チャネル形成領域に第２半導体を有し、
前記第２トランジスタのゲートは、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタの第１端子は、前記第２ゲートに電気的に接続され、
前記第２トランジスタの第２端子は、前記回路に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第２半導体は、前記第１半導体よりもバンドギャップが大きいことを特徴とする半導体装置。
【請求項２】
第１トランジスタと、
第２トランジスタと、
回路と、を有し、
前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
前記第１トランジスタは、チャネル形成領域に第１酸化物半導体を有し、
前記第１ゲートと前記第２ゲートとは、前記第１酸化物半導体を間に介して、互いに重なる領域を有し、
前記第２トランジスタは、チャネル形成領域に第２酸化物半導体を有し、
前記第２トランジスタのゲートは、前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタの第１端子は、前記第２ゲートに電気的に接続され、
前記第２トランジスタの第２端子は、前記回路に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第１酸化物半導体は、Ｉｎ及びＭ（ＭはＧａ、Ａｌ、Ｂ、Ｓｉ、Ｔｉ、Ｚｒ、Ｌａ、Ｃｅ、Ｙ、Ｈｆ、Ｔａ、ＮｂまたはＳｃ）を含み、
前記第２酸化物半導体は、Ｉｎ及びＭを含み、
前記第２酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率は、前記第１酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率よりも大きいことを特徴とする半導体装置。
【請求項３】
第１乃至第３トランジスタと、
容量素子と、
回路と、を有し、
前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
前記第１トランジスタは、チャネル形成領域に第１半導体を有し、
前記第１ゲートと前記第２ゲートとは、前記第１半導体を間に介して、互いに重なる領域を有し、
前記第２トランジスタは、チャネル形成領域に第２半導体を有し、
前記第２半導体のバンドギャップは２．２ｅＶ以上であり、
前記第２トランジスタのゲートは前記第３トランジスタのゲートに電気的に接続され、
前記第３トランジスタのゲートは前記容量素子の第１端子に電気的に接続され、
前記第２トランジスタの第１端子は前記第２ゲートに電気的に接続され、
前記第２トランジスタの第２端子は前記回路に電気的に接続され、
前記回路は負電位を生成する機能を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２半導体は前記第１半導体よりもバンドギャップが大きいことを特徴とする半導体装置。
【請求項５】
第１乃至第３トランジスタと、
容量素子と、
回路と、を有し、
前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
前記第１トランジスタは、チャネル形成領域に第１酸化物半導体を有し、
前記第１ゲートと前記第２ゲートとは、前記第１酸化物半導体を間に介して、互いに重なる領域を有し、
前記第２トランジスタは、チャネル形成領域に第２酸化物半導体を有し、
前記第２トランジスタのゲートは前記第３トランジスタのゲートに電気的に接続され、
前記第３トランジスタのゲートは前記容量素子の第１端子に電気的に接続され、
前記第２トランジスタの第１端子は前記第２ゲートに電気的に接続され、
前記第２トランジスタの第２端子は前記回路に電気的に接続され、
前記回路は負電位を生成する機能を有することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１酸化物半導体は、Ｉｎ及びＭ（ＭはＧａ、Ａｌ、Ｂ、Ｓｉ、Ｔｉ、Ｚｒ、Ｌａ、Ｃｅ、Ｙ、Ｈｆ、Ｔａ、ＮｂまたはＳｃ）を含み、
前記第２酸化物半導体は、Ｉｎ及びＭを含み、
前記第２酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率は、前記第１酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率よりも大きいことを特徴とする半導体装置。
【請求項７】
第１トランジスタと、
第２トランジスタと、
回路と、を有し、
前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
前記第１トランジスタは、チャネル形成領域に第１半導体を有し、
前記第１ゲートと前記第２ゲートとは、前記第１半導体を間に介して互いに重なる領域を有し、
前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
前記第２トランジスタは、チャネル形成領域に第２半導体を有し、
前記第３ゲートと前記第４ゲートとは、前記第２半導体を間に介して、互いに重なる領域を有し、
前記第４ゲートと前記第２半導体とは、電荷蓄積層を間に介して、互いに重なる領域を有し、
前記第３ゲートは前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタの第１端子は前記第２ゲートに電気的に接続され、
前記第２トランジスタの第２端子は前記回路に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第２半導体は、前記第１半導体よりもバンドギャップが大きいことを特徴とする半導体装置。
【請求項８】
第１トランジスタと、
第２トランジスタと、
回路と、を有し、
前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
前記第１トランジスタは、チャネル形成領域に第１酸化物半導体を有し、
前記第１ゲートと前記第２ゲートとは、前記第１酸化物半導体を間に介して互いに重なる領域を有し、
前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
前記第２トランジスタは、チャネル形成領域に第２酸化物半導体を有し、
前記第３ゲートと前記第４ゲートとは、前記第２酸化物半導体を間に介して、互いに重なる領域を有し、
前記第４ゲートと前記第２酸化物半導体とは、電荷蓄積層を間に介して、互いに重なる領域を有し、
前記第３ゲートは前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタの第１端子は前記第２ゲートに電気的に接続され、
前記第２トランジスタの第２端子は、前記回路に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第１酸化物半導体は、Ｉｎ及びＭ（ＭはＧａ、Ａｌ、Ｂ、Ｓｉ、Ｔｉ、Ｚｒ、Ｌａ、Ｃｅ、Ｙ、Ｈｆ、Ｔａ、ＮｂまたはＳｃ）を含み、
前記第２酸化物半導体は、Ｉｎ及びＭを含み、
前記第２酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率は、前記第１酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率よりも大きいことを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載の半導体装置を有する記憶装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項に記載の半導体装置と、
表示装置、マイクロフォン、スピーカ、操作キー、または、筐体を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は半導体装置に関する。
【０００２】
本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置の駆動方法、または、その作製方法に関する。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
チャネル形成領域に酸化物半導体（ＯＳ：Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ）が知られている。ＯＳトランジスタを利用した様々な半導体装置が提案されている。
【０００５】
特許文献１には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く消費電力の少ないＤＲＡＭを作製することができる。
【０００６】
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
【０００７】
これらＯＳトランジスタを用いたメモリは、ＯＳトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献２には、ＯＳトランジスタに第２ゲート（バックゲートとも言う）を設けて、ＯＳトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
【０００８】
上記メモリが長期間のデータ保持を行うためには、ＯＳトランジスタの第２ゲートに、ある一定の負電位を与え続ける必要がある。特許文献２及び特許文献３には、ＯＳトランジスタの第２ゲートを駆動するための回路の構成例が開示されている。
【０００９】
また、特許文献４には、チャージポンプによって負電位を生成し、ＯＳトランジスタの第２ゲートに負電位を印加する方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１３−１６８６３１号公報
【特許文献２】特開２０１２−０６９９３２号公報
【特許文献３】特開２０１２−１４６９６５号公報
【特許文献４】特開２０１５−１６４３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【００１２】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１トランジスタと、第２トランジスタと、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１半導体を有する。第１ゲートと第２ゲートとは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、チャネル形成領域に第２半導体を有する。第２トランジスタのゲートは、第２トランジスタの第１端子に電気的に接続される。第２トランジスタの第１端子は、第２ゲートに電気的に接続される。第２トランジスタの第２端子は、回路に電気的に接続される。回路は負電位を生成する機能を有する。第２半導体は、第１半導体よりもバンドギャップが大きいことが好ましい。
【００１４】
本発明の一態様は、第１トランジスタと、第２トランジスタと、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１酸化物半導体を有する。第１ゲートと第２ゲートとは、第１酸化物半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、チャネル形成領域に第２酸化物半導体を有する。第２トランジスタのゲートは、第２トランジスタの第１端子に電気的に接続される。第２トランジスタの第１端子は、第２ゲートに電気的に接続される。第２トランジスタの第２端子は、回路に電気的に接続される。回路は負電位を生成する機能を有する。第１酸化物半導体は、Ｉｎ及びＭ（ＭはＧａ、Ａｌ、Ｂ、Ｓｉ、Ｔｉ、Ｚｒ、Ｌａ、Ｃｅ、Ｙ、Ｈｆ、Ｔａ、ＮｂまたはＳｃ）を含むことが好ましい。第２酸化物半導体はＩｎ及びＭを含むことが好ましい。第２酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率は、第１酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率よりも大きいことが好ましい。
【００１５】
本発明の一態様は、第１乃至第３トランジスタと、容量素子と、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１半導体を有する。第１ゲートと第２ゲートとは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、チャネル形成領域に第２半導体を有する。第２半導体のバンドギャップは２．２ｅＶ以上が好ましい。第２トランジスタのゲートは第３トランジスタのゲートに電気的に接続される。第３トランジスタのゲートは容量素子の第１端子に電気的に接続される。第２トランジスタの第１端子は第２ゲートに電気的に接続される。第２トランジスタの第２端子は回路に電気的に接続される。回路は負電位を生成する機能を有する。
【００１６】
上記態様において、第２半導体は第１半導体よりもバンドギャップが大きいことが好ましい。
【００１７】
本発明の一態様は、第１乃至第３トランジスタと、容量素子と、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１酸化物半導体を有する。第１ゲートと第２ゲートとは、第１酸化物半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、チャネル形成領域に第２酸化物半導体を有する。第２トランジスタのゲートは第３トランジスタのゲートに電気的に接続される。第３トランジスタのゲートは容量素子の第１端子に電気的に接続される。第２トランジスタの第１端子は第２ゲートに電気的に接続される。第２トランジスタの第２端子は回路に電気的に接続される。回路は負電位を生成する機能を有する。
【００１８】
上記態様において、第１酸化物半導体は、Ｉｎ及びＭを含むことが好ましい。第２酸化物半導体はＩｎ及びＭを含むことが好ましい。第２酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率は、第１酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率よりも大きいことが好ましい。
【００１９】
本発明の一態様は、第１トランジスタと、第２トランジスタと、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１半導体を有する。第１ゲートと第２ゲートとは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第２トランジスタはチャネル形成領域に第２半導体を有する。第３ゲートと第４ゲートとは、第２半導体を間に介して、互いに重なる領域を有する。第４ゲートと第２半導体とは、電荷蓄積層を間に介して、互いに重なる領域を有する。第３ゲートは第２トランジスタの第１端子に電気的に接続される。第２トランジスタの第１端子は第２ゲートに電気的に接続される。第２トランジスタの第２端子は回路に電気的に接続される。回路は負電位を生成する機能を有する。第２半導体は、第１半導体よりもバンドギャップが大きいことが好ましい。
【００２０】
本発明の一態様は、第１トランジスタと、第２トランジスタと、回路と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１トランジスタは、チャネル形成領域に第１酸化物半導体を有する。第１ゲートと第２ゲートとは、第１酸化物半導体を間に介して互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第２トランジスタは、チャネル形成領域に第２酸化物半導体を有する。第３ゲートと第４ゲートとは、第２酸化物半導体を間に介して、互いに重なる領域を有する。第４ゲートと第２酸化物半導体とは、電荷蓄積層を間に介して、互いに重なる領域を有する。第３ゲートは第２トランジスタの第１端子に電気的に接続される。第２トランジスタの第１端子は第２ゲートに電気的に接続される。第２トランジスタの第２端子は、回路に電気的に接続される。回路は負電位を生成する機能を有する。第１酸化物半導体は、Ｉｎ及びＭを含むことが好ましい。第２酸化物半導体は、Ｉｎ及びＭを含む。第２酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率は、第１酸化物半導体におけるＩｎの原子数に対するＭの原子数の比率よりも大きいことが好ましい。
【００２１】
本発明の一態様は、上記態様に記載の半導体装置を有する記憶装置である。
【００２２】
本発明の一態様は、上記態様に記載の半導体装置と、表示装置、マイクロフォン、スピーカ、操作キー、または、筐体を有する電子機器である。
【発明の効果】
【００２３】
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。
【００２４】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の構成例を示す回路図。
【図２】（Ａ）電圧保持回路の構成例を示す回路図、（Ｂ）電圧保持回路の構成例を示す回路図、（Ｃ）カットオフ電流を説明するためのＶＧＳ−ＩＤＳ特性。
【図３】電圧保持回路の構成例を示す回路図。
【図４】電圧保持回路の動作例を示す回路図。
【図５】電圧保持回路の構成例を示す回路図。
【図６】電圧生成回路の構成例を示す回路図。
【図７】電圧生成回路の構成例を示す回路図。
【図８】不揮発性メモリの構成例を示す回路図。
【図９】ＤＲＡＭの構成例を示す回路図。
【図１０】レジスタの構成例を示す回路図。
【図１１】表示装置の構成例を示す回路図。
【図１２】酸化物半導体の原子数比の範囲を説明する図。
【図１３】ＩｎＭＺｎＯ４の結晶を説明する図。
【図１４】トランジスタの構成例を示す上面図及び断面図。
【図１５】トランジスタの構成例を示す上面図及び断面図。
【図１６】トランジスタの構成例を示す上面図及び断面図。
【図１７】トランジスタの構成例を示す上面図及び断面図。
【図１８】トランジスタの構成例を示す上面図及び断面図。
【図１９】トランジスタの構成例を示す上面図及び断面図。
【図２０】半導体装置の構成例を示す断面図。
【図２１】半導体装置の構成例を示す断面図。
【図２２】半導体装置の構成例を示す断面図。
【図２３】半導体装置の構成例を示す断面図。
【図２４】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図２５】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図２６】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図２７】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図２８】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２９】ＣＰＵの構成例を示すブロック図。
【図３０】ＰＬＤの構成例を示すブロック図及び回路図。
【図３１】論理ブロックの構成例を示すブロック図。
【図３２】ＰＬＤの構成例を示すブロック図。
【図３３】電子機器の一例を示す斜視図。
【図３４】ＲＦタグの使用例を示す斜視図。
【図３５】試作したトランジスタのＶＧＳ−ＩＤＳ特性。
【図３６】試作したトランジスタのカットオフ電流。
【図３７】デバイスシミュレーションで仮定したトランジスタの構造。
【図３８】デバイスシミュレーションで計算したＶＧＳ−ＩＤＳ特性及びカットオフ電流。
【発明を実施するための形態】
【００２６】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
【００２７】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２８】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２９】
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧＳ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧＳがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤＳ）に依存する場合がある。
【００３０】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧＳの値が存在することを言う場合がある。
【００３１】
また、トランジスタのオフ電流は、ＶＤＳに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
【００３２】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【００３３】
なお、本明細書中において、高電源電位をＨレベル（又はＶＤＤ）、低電源電位をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
【００３４】
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【００３５】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明を行う。
【００３６】
〈〈回路１０〉〉
図１に示す回路１０は、トランジスタＭ０の第２ゲートを駆動するための半導体装置である。回路１０は、電圧生成回路１２と、電圧保持回路１１とを有する。
【００３７】
トランジスタＭ０は、記憶回路、演算回路、画素回路など、様々な回路に用いられるトランジスタを表している。図１は、３つのトランジスタＭ０が図示されているが、これに限定されず回路１０はさらに多くのトランジスタＭ０と接続されていてもよい。なお、以降の説明において、トランジスタＭ０はｎチャネル型トランジスタとして説明を行う。
【００３８】
それぞれのトランジスタＭ０は第１ゲート及び第２ゲートを有する。これら第２ゲートは、それぞれが接続されたトランジスタＭ０のＶｔｈを制御する機能を有する。容量素子Ｃ０は、上記第２ゲートに付加された配線容量を表している。トランジスタＭ０において、第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。
【００３９】
回路１０は、トランジスタＭ０の第２ゲートに電位を書き込み、さらにそれを保持する機能を有する。
【００４０】
例えば、回路１０がトランジスタＭ０の第２ゲートに負電位を書き込んだ場合、トランジスタＭ０は第２ゲートの負電位が保持されている間、Ｖｔｈを高く保つことができる。トランジスタＭ０はＶｔｈを高く保つことで、ノーマリ・オンを防ぐことができ、トランジスタＭ０を含む半導体装置全体の消費電力を下げることができる。例えば、トランジスタＭ０をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
【００４１】
電圧保持回路１１は、電圧生成回路１２が生成した電位ＶＢＧを、それぞれのトランジスタＭ０が有する第２ゲートに印加し、保持する機能を有する。
【００４２】
電圧生成回路１２は、ＧＮＤまたはＶＤＤからＶＢＧを生成する機能を有する。電圧生成回路１２は、ＶＤＤ、信号ＣＬＫ、信号ＷＡＫＥが入力される。信号ＣＬＫはクロック信号であり、電圧生成回路１２を動作させるのに用いられる。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路１２への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２へ入力され、電圧生成回路１２はＶＢＧを生成する。
【００４３】
次に、電圧保持回路１１の具体的な構成例について、図２乃至図５を用いて説明を行う。
【００４４】
〈電圧保持回路１１ａ〉
図２（Ａ）に示す電圧保持回路１１ａは、トランジスタＭ１１及び容量素子Ｃ１１を有する。トランジスタＭ１１の第１端子は、トランジスタＭ１１のゲート、容量素子Ｃ１１の第１端子及びトランジスタＭ０の第２ゲートに電気的に接続されている。トランジスタＭ１１の第２端子は電圧生成回路１２に電気的に接続されＶＢＧを与えられる。なお、以降の説明において、トランジスタＭ１１はｎチャネル型トランジスタとして説明を行う。
【００４５】
図２（Ａ）は、トランジスタＭ０の第２ゲートに、ダイオードとして機能するトランジスタＭ１１、及び容量素子Ｃ１１が接続されている。トランジスタＭ１１は、トランジスタＭ０の第２ゲートに電位を書き込み、保持する機能を有する。図２（Ａ）は、一例として、トランジスタＭ０の第２ゲートに負電位（−３Ｖ）が書き込まれた例を示している。トランジスタＭ０の第２ゲートに書き込まれた負電位はトランジスタＭ０のＶｔｈをプラスにシフトさせる。トランジスタＭ１１はその第１端子をＧＮＤにすることで、書き込まれた負電位を保持し、トランジスタＭ０はノーマリ・オフを維持することができる。
【００４６】
トランジスタＭ１１は第１ゲート及び第２ゲートを有していてもよい。その場合の回路図を図２（Ｂ）に示す。トランジスタＭ１１の第２ゲートは、トランジスタＭ１１の第１ゲート及びトランジスタＭ１１の第１端子に電気的に接続されている。トランジスタＭ１１において、第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。
【００４７】
図２（Ａ）、（Ｂ）において、トランジスタＭ１１はＶＧＳが０Ｖとなる。ＶＧＳ＝０Ｖにおけるドレイン電流（以降、カットオフ電流と呼ぶ）が十分に小さければ、トランジスタＭ１１は電荷の流れを遮断し、電圧保持回路１１ａは上記負電位を長期間保持することができる（図２（Ｃ）におけるポイントａ）。
【００４８】
しかし、トランジスタＭ１１のＶｔｈが小さい場合、トランジスタＭ１１のカットオフ電流は増大し、電圧保持回路１１ａは上記負電位を長期間保持することができない（図２（Ｃ）におけるポイントｂ）。
【００４９】
すなわち、電圧保持回路１１ａが正しく機能するためには、トランジスタＭ１１のカットオフ電流を下げる必要がある。
【００５０】
また、トランジスタＭ１１のソースとドレイン間の耐圧（以下、ソース・ドレイン耐圧）は高いことが好ましい。トランジスタＭ１１のソース・ドレイン耐圧が高いと、高電圧を生成する電圧生成回路１２と、トランジスタＭ０との接続を容易にすることができる。
【００５１】
トランジスタＭ１１のチャネル長は、トランジスタＭ０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ０のチャネル長を１μｍ未満とした場合、トランジスタＭ１１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
【００５２】
トランジスタＭ１１のチャネル長を長くすることで、トランジスタＭ１１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＭ１１はソース・ドレイン耐圧を高くすることができる。
【００５３】
例えば、メモリセルのように高い集積度が要求される回路にトランジスタＭ０が用いられる場合、トランジスタＭ０のチャネル長は短い方が好ましい。一方で、トランジスタＭ１１はメモリセルの外に作製できるため、チャネル長は長くても問題にならない。また、トランジスタのチャネル長を長くすると、トランジスタのオン電流が低下するが、トランジスタＭ１１は、主にオフ状態で使用されることが多いため、高いオン電流は要求されない。
【００５４】
トランジスタＭ１１には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、オフ電流が小さく、ソース・ドレイン耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
【００５５】
また、ＯＳトランジスタやワイドバンドギャップ半導体トランジスタは、高温環境においてもカットオフ電流が小さいままなので、これらトランジスタをトランジスタＭ１１に用いることで、回路１０を高温環境下で動作させることができる。
【００５６】
トランジスタＭ１１は、電子親和力の小さい半導体をチャネル形成領域に用いることが好ましい。電子親和力の小さい半導体を用いることで、トランジスタＭ１１はＶｔｈをプラスにシフトさせ、カットオフ電流を小さくすることができる。
【００５７】
トランジスタＭ１１はトランジスタＭ０よりも小さいカットオフ電流と、高いソース・ドレイン耐圧が要求される。一方で、トランジスタＭ０はトランジスタＭ１１よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタＭ１１はトランジスタＭ０よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ１１はトランジスタＭ０よりも、電子親和力の小さい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ０はトランジスタＭ１１よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
【００５８】
ここで、インジウム（Ｉｎ）及び元素Ｍを含む酸化物半導体（Ｉｎ−Ｍ酸化物半導体）とインジウム（Ｉｎ）、亜鉛（Ｚｎ）及び元素Ｍを含む酸化物半導体（Ｉｎ−Ｍ−Ｚｎ酸化物半導体）について考える。元素Ｍは、酸素との結合エネルギーがＩｎよりも高い元素である。元素Ｍとして、例えば、ガリウム（Ｇａ）が好ましい。そのほかの元素Ｍに適用可能な元素としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）などが挙げられる。上述のＩｎ−Ｍ酸化物半導体及びＩｎ−Ｍ−Ｚｎ酸化物半導体は、Ｉｎの原子数［Ｉｎ］に対するＭの原子数［Ｍ］の比率（［Ｍ］／［Ｉｎ］）が増えるほど、バンドギャップが大きくなることが我々の調査から確認されている。
【００５９】
例えば、元素ＭとしてＧａを選んだ場合、Ｉｎ−Ｇａ酸化物半導体の電子親和力（χ）と、バンドギャップ（ＥＧ）を表１に、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体の電子親和力と、バンドギャップを表２に示す。表１及び表２の値は、ＵＰＳ（紫外線光電子分光法）とＰＬ（フォトルミネッセンス法）によって測定された。
【００６０】
表１において、ＩＧＯ（α：β）は、Ｉｎ：Ｇａ＝α：βの組成から成るＩｎ−Ｇａ酸化物ターゲットを用いてスパッタリング法で成膜されたＩｎ−Ｇａ酸化物半導体を表す。同様に、表２において、ＩＧＺＯ（α：β：γ）は、Ｉｎ：Ｇａ：Ｚｎ＝α：β：γの組成から成るＩｎ−Ｇａ―Ｚｎ酸化物ターゲットを用いてスパッタリング法で成膜されたＩｎ−Ｇａ−Ｚｎ酸化物半導体を表す。
【００６１】
【表１】
2017118106.tif 000003
【００６２】
【表２】
2017118106.tif 000004
【００６３】
表１より、Ｉｎ−Ｇａ酸化物半導体はＩｎの原子数に対するＧａの原子数の比率が増えるほど、電子親和力が小さくなり、バンドギャップが広くなることが確認された。同様に、表２より、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体はＩｎの原子数に対するＧａの原子数の比率が増えるほど、電子親和力が小さくなり、バンドギャップが広くなることが確認された。
【００６４】
上述の説明より、トランジスタＭ１１及びトランジスタＭ０のチャネル形成領域としてＩｎ−Ｍ酸化物半導体を用いる場合、トランジスタＭ１１のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率は、トランジスタＭ０のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率よりも、大きいことが好ましい。
【００６５】
同様に、トランジスタＭ１１及びトランジスタＭ０のチャネル形成領域としてＩｎ−Ｍ−Ｚｎ酸化物半導体を用いる場合、トランジスタＭ１１のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率は、トランジスタＭ０のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率よりも、大きいことが好ましい。
【００６６】
以上、トランジスタＭ１１を上記構成にすることで、電圧保持回路１１ａは長期間電位を保持することが可能になる。
【００６７】
〈電圧保持回路１１ｂ〉
図３（Ａ）に示す電圧保持回路１１ｂは、トランジスタＭ１２、トランジスタＭ１３及び容量素子Ｃ１２を有する。なお、以降の説明において、トランジスタＭ１２及びトランジスタＭ１３はｎチャネル型トランジスタとして説明を行う。
【００６８】
トランジスタＭ１３のゲートは、容量素子Ｃ１２の第１端子、トランジスタＭ１２のゲートに電気的に接続されている。トランジスタＭ１２の第１端子は、トランジスタＭ０の第２ゲートに電気的に接続され、トランジスタＭ１２の第２端子は、電圧生成回路１２から電位ＶＢＧが与えられる。
【００６９】
トランジスタＭ１２のゲート、容量素子Ｃ１２の第１端子及びトランジスタＭ１３のゲートは、電気的に浮遊状態にある。これら電気的に浮遊状態にある配線を、ノードＮ１１と呼称する。
【００７０】
なお、トランジスタＭ１２は第１ゲート及び第２ゲートを有していてもよい。その場合の回路図を図３（Ｂ）に示す。トランジスタＭ１２において、第１ゲート及び第２ゲートは、半導体層を間に介して互いに重なる領域を有することが好ましい。トランジスタＭ１２の第２ゲートは、トランジスタＭ１２の第１ゲート、トランジスタＭ１３のゲート及び容量素子Ｃ１２の第１端子に電気的に接続されている。
【００７１】
次に、電圧保持回路１１ｂの動作について、図４を用いて説明を行う。
【００７２】
まず、容量素子Ｃ１２の第２端子に正電位（ＶＣ１）を印加し、トランジスタＭ１３のゲート絶縁膜にトンネル電流を流し、ノードＮ１１に負電荷を注入する。図４（Ａ）では、一例として、ＶＣ１に１０Ｖより高く２０Ｖ以下の電位を与えている。
【００７３】
このとき、トランジスタＭ１３のソースとドレイン間に電位差を与えて、トランジスタＭ１３にドレイン電流を流すことが好ましい。トランジスタＭ１３にドレイン電流を流すことで、ホット・エレクトロン注入を利用してノードＮ１１に電荷を注入することができる。なお、ホット・エレクトロン注入は短時間で電荷を注入できるが、デバイスの劣化を引き起こしやすい。その場合は、トランジスタＭ１３のソースとドレイン間に電位差を与えず、ファウラーノルドハイム・トンネル方式で電荷を注入してもよい。
【００７４】
ノードＮ１１に負電荷を注入することで、トランジスタＭ１２のＶｔｈを高くする（プラスにシフトさせる）ことができる。トランジスタＭ１２のＶｔｈが高くなることで、トランジスタＭ１２のカットオフ電流を小さくすることができる。
【００７５】
次に、ＶＢＧに電位を与えて、トランジスタＭ０の第２ゲートに電位を書き込む。図４（Ｂ）では、一例として−３ＶがトランジスタＭ０の第２ゲートに書き込まれている。
【００７６】
このとき、ＶＣ１はトランジスタＭ１３にトンネル電流を流さず、且つ、トランジスタＭ１２をオン状態にする程度の電位を与えることが好ましい。図４（Ｂ）では、一例として、ＶＣ１に０Ｖより高く１０Ｖ以下の電位を与えている。
【００７７】
次に、ＶＢＧ及びＶＣ１にＧＮＤを与え、トランジスタＭ０の第２ゲートの電位を保持する（図４（Ｃ））。
【００７８】
このときにトランジスタＭ１２のＶＧＳが０Ｖ以下になるように、図４（Ａ）の時点でノードＮ１１に負電荷を予め注入しておくことが好ましい。トランジスタＭ１２のＶｔｈはカットオフ電流が小さくなるように調整されていることから、トランジスタＭ１２を流れるリーク電流は小さい。そのため、電圧保持回路１１ｂは、トランジスタＭ０の第２ゲートに書き込まれた電位を長期間保持することが可能になる。
【００７９】
トランジスタＭ１２はカットオフ電流を下げるために、電圧保持回路１１ａのトランジスタＭ１１と同じ特徴を有していてもよい。
【００８０】
トランジスタＭ１２のチャネル長は、トランジスタＭ０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ０のチャネル長を１μｍ未満とした場合、トランジスタＭ１２のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
【００８１】
トランジスタＭ１２には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。
【００８２】
トランジスタＭ１２はトランジスタＭ０よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ０はトランジスタＭ１２よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
【００８３】
トランジスタＭ１２及びトランジスタＭ０のチャネル形成領域としてＩｎ−Ｍ酸化物半導体を用いる場合、トランジスタＭ１２のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率は、トランジスタＭ０のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率よりも、大きいことが好ましい。
【００８４】
トランジスタＭ１２及びトランジスタＭ０のチャネル形成領域としてＩｎ−Ｍ−Ｚｎ酸化物半導体を用いる場合、トランジスタＭ１２のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率は、トランジスタＭ０のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率よりも、大きいことが好ましい。
【００８５】
以上、トランジスタＭ１２を上記構成にすることで、電圧保持回路１１ｂは長期間電位を保持することが可能になる。
【００８６】
〈電圧保持回路１１ｃ〉
図５（Ａ）に示す電圧保持回路１１ｃは、トランジスタＭ１４及び容量素子Ｃ１３を有する。トランジスタＭ１４の第１端子は、トランジスタＭ１４の第１ゲート、容量素子Ｃ１３の第１端子及びトランジスタＭ０の第２ゲートに電気的に接続されている。トランジスタＭ１４の第２端子は電圧生成回路１２に電気的に接続され、電位ＶＢＧが与えられる。
【００８７】
トランジスタＭ１４は第１ゲート及び第２ゲートを有する。トランジスタＭ１４において、第１ゲート及び第２ゲートは、半導体層を間に介して互いに重なる領域を有することが好ましい。トランジスタＭ１４は、第１ゲートと半導体層の間に第１ゲート絶縁膜を有し、第２ゲートと半導体層の間に第２ゲート絶縁膜を有する。なお、以降の説明において、トランジスタＭ１４はｎチャネル型トランジスタとして説明を行う。
【００８８】
トランジスタＭ１４は、上記第２ゲート絶縁膜に電荷蓄積層を有している。なお、図５は、トランジスタ記号の中に描かれた点線で電荷蓄積層を表している。
【００８９】
トランジスタＭ１４は、第２ゲートに電位ＶＣが与えられることで、電荷蓄積層に電荷を注入することができる。例えば、電位ＶＣに正電位を与えることで、電荷蓄積層に負電荷を注入することができる。
【００９０】
電荷蓄積層に負電荷が注入されることで、トランジスタＭ１４はＶｔｈをプラスに動かすことができる。その結果、トランジスタＭ１４は、カットオフ電流を下げることができ、トランジスタＭ１４は、トランジスタＭ０の第２ゲートに与えられた電位を長期間保持することが可能になる。
【００９１】
電荷蓄積層の具体的な例は、後述する実施の形態３で説明を行う。
【００９２】
トランジスタＭ１４はカットオフ電流を下げるために、電圧保持回路１１ａのトランジスタＭ１１と同じ特徴を有していてもよい。
【００９３】
トランジスタＭ１４のチャネル長は、トランジスタＭ０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ０のチャネル長を１μｍ未満とした場合、トランジスタＭ１４のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
【００９４】
トランジスタＭ１４には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。
【００９５】
トランジスタＭ１４はトランジスタＭ０よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ０はトランジスタＭ１４よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
【００９６】
トランジスタＭ１４及びトランジスタＭ０のチャネル形成領域としてＩｎ−Ｍ酸化物半導体を用いる場合、トランジスタＭ１４のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率は、トランジスタＭ０のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率よりも、大きいことが好ましい。
【００９７】
トランジスタＭ１４及びトランジスタＭ０のチャネル形成領域としてＩｎ−Ｍ−Ｚｎ酸化物半導体を用いる場合、トランジスタＭ１４のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率は、トランジスタＭ０のチャネル形成領域におけるＩｎの原子数に対するＭの原子数の比率よりも、大きいことが好ましい。
【００９８】
以上、トランジスタＭ１４を上記構成にすることで、電圧保持回路１１ｃは長期間電位を保持することが可能になり、回路１０は長期間電位を保持することが可能になる。
【００９９】
なお、上述した電荷蓄積層はトランジスタＭ０に設けてもよい。その場合の回路図を図５（Ｂ）に示す。このようにすることで、トランジスタＭ０のカットオフ電流をさらに下げることが可能になり、トランジスタＭ０を含む半導体装置の消費電力を低減することができる。
【０１００】
次に電圧生成回路１２の詳細について、図６及び図７を用いて説明を行う。
【０１０１】
図６は電圧生成回路１２の例として電圧生成回路１２ａを示し、図７は電圧生成回路１２の例として電圧生成回路１２ｂ、電圧生成回路１２ｃ及び電圧生成回路１２ｄを示している。これらの回路は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴから負電位であるＶＢＧが出力される。ここでは、一例として、チャージポンプの基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプを構成してもよい。
【０１０２】
〈電圧生成回路１２ａ〉
図６に示すように、電圧生成回路１２ａは、トランジスタＭ２１乃至Ｍ２４、および容量素子Ｃ２１乃至Ｃ２４を有する。以降、トランジスタＭ２１乃至Ｍ２４はｎチャネル型トランジスタとして説明を行う。
【０１０３】
トランジスタＭ２１乃至Ｍ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１端子がダイオードとして機能するように接続されている。トランジスタＭ２１乃至Ｍ２４のゲートは、それぞれ、容量素子Ｃ２１乃至Ｃ２４が接続されている。
【０１０４】
奇数段の容量素子Ｃ２１、Ｃ２３の第１端子には、信号ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の第１端子には、信号ＣＬＫＢが入力される。信号ＣＬＫＢは、信号ＣＬＫの位相を反転した反転クロック信号である。
【０１０５】
電圧生成回路１２ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２ａは、信号ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
【０１０６】
電圧生成回路１２は、第１ゲート及び第２ゲートを有するトランジスタで構成しても良い。その場合の回路図を図７（Ａ）乃至（Ｃ）に示す。
【０１０７】
〈電圧生成回路１２ｂ〉
図７（Ａ）に示すように、電圧生成回路１２ｂは、トランジスタＭ２５乃至Ｍ２８、および容量素子Ｃ２５乃至Ｃ２８を有する。以降、トランジスタＭ２５乃至Ｍ２８はｎチャネル型トランジスタとして説明を行う。
【０１０８】
トランジスタＭ２５乃至Ｍ２８は、それぞれ第１ゲート及び第２ゲートを有する。それぞれのトランジスタにおいて、第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。
【０１０９】
トランジスタＭ２５乃至Ｍ２８は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれ第１ゲートと第１端子がダイオードとして機能するように接続されている。トランジスタＭ２５乃至Ｍ２８の第１ゲートは、それぞれ、容量素子Ｃ２５乃至Ｃ２８が接続されている。
【０１１０】
奇数段の容量素子Ｃ２５、Ｃ２７の第１端子には、信号ＣＬＫが入力され、偶数段の容量素子Ｃ２６、Ｃ２８の第１端子には、信号ＣＬＫＢが入力される。信号ＣＬＫＢは、信号ＣＬＫの位相を反転した反転クロック信号である。
【０１１１】
電圧生成回路１２ｂは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２ｂは、信号ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
【０１１２】
電圧生成回路１２ｂは、トランジスタＭ２５乃至Ｍ２８に第２ゲートを設けて、そこに電圧を印加することで、トランジスタＭ２５乃至Ｍ２８のＶｔｈをそれぞれ制御している。電圧生成回路１２ｂでは、トランジスタＭ２５乃至Ｍ２８の第２ゲートは入力端子ＩＮに接続されている。
【０１１３】
トランジスタＭ２５乃至Ｍ２８の第２ゲートは、電圧生成回路１２ｂの電圧が最も高くなる入力端子ＩＮに接続されている。つまり、トランジスタＭ２５乃至Ｍ２８の第２ゲートには、ソースよりも高い電圧が印加される。よって、第２ゲートに電圧を印加していない場合よりも、トランジスタＭ２５乃至Ｍ２８のＶｔｈを下げることができるため、トランジスタＭ２５乃至Ｍ２８の電流駆動特性が向上される。その結果、電圧生成回路１２ｂは、少ない段数で電圧を降圧することが可能になり、段数を削減することができる。電圧生成回路１２ｂのサイズを小さくすることができ、消費電力を削減することができる。
【０１１４】
〈電圧生成回路１２ｃ〉
図７（Ｂ）の電圧生成回路１２ｃにおいて、トランジスタＭ２５乃至Ｍ２８の第２ゲートは、それぞれのトランジスタの第１ゲートに接続されている。それ以外の構成は、電圧生成回路１２ｂと同じである。
【０１１５】
電圧生成回路１２ｃにおいて、トランジスタＭ２５乃至Ｍ２８は、第１ゲートと第２ゲートに同じ電圧が印加されるため、第２ゲートに電圧を印加していない場合よりもオン電流が向上する。その結果、電圧生成回路１２ｃは、少ない段数で電圧を降圧することが可能になり、段数を削減することができる。電圧生成回路１２ｃのサイズを小さくすることができる。
【０１１６】
〈電圧生成回路１２ｄ〉
図７（Ｃ）の電圧生成回路１２ｄにおいて、トランジスタＭ２５乃至Ｍ２８の第２ゲートは、それぞれ出力端子ＯＵＴに接続されている。それ以外の構成は、電圧生成回路１２ｂと同じである。
【０１１７】
電圧生成回路１２ｄは、電圧生成回路１２ｂ、１２ｃよりもトランジスタＭ２５乃至Ｍ２８のリーク電流の低減を重視した構成となっている。トランジスタＭ２５乃至Ｍ２８の第２ゲートは、電圧生成回路１２ｄの電圧が最も低くなる出力端子ＯＵＴに接続されている。トランジスタＭ２５乃至Ｍ２８の第２ゲートには、ソースよりも低い電圧が印加されるので、電圧生成回路１２ｂ、１２ｃよりも、トランジスタＭ２５乃至Ｍ２８のＶｔｈをより高くすることができる。そのため、ダイオード接続されたトランジスタＭ２５乃至Ｍ２８の逆方向電流が低減でき、容量素子Ｃ２５乃至Ｃ２８からの電荷のリークが抑制される。これにより、容量素子Ｃ２５乃至Ｃ２８の容量値を下げることができるので、電圧生成回路１２ｄのサイズを小さくすることができる。
【０１１８】
以上、回路１０を上記構成にすることで、長期間においてデータの保持が可能な半導体装置を提供することができる。また、消費電力を抑えることができる半導体装置を提供することができる。
【０１１９】
（実施の形態２）
本実施の形態では、実施の形態１に示した回路１０の適用例について、図８乃至図１１を用いて説明を行う。
【０１２０】
〈不揮発性メモリ〉
図８（Ａ）は、記憶素子としての機能を有するメモリセル１１０の回路構成を示している。
【０１２１】
図８（Ａ）のメモリセル１１０は、第１ゲート及び第２ゲートを有するトランジスタＭ０と、トランジスタ１１２と、容量素子１１４と、ノードＦＮと、配線ＢＬと、配線ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。
【０１２２】
図８（Ａ）のメモリセル１１０において、トランジスタＭ０の第１ゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２ゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの他方はノードＦＮに電気的に接続される。
【０１２３】
図８（Ａ）のメモリセル１１０において、トランジスタ１１２のゲートはノードＦＮに電気的に接続され、トランジスタ１１２のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタ１１２のソースまたはドレインの他方は配線ＳＬに電気的に接続される。
【０１２４】
図８（Ａ）のメモリセル１１０において、容量素子１１４の第１の端子は配線ＲＬに電気的に接続され、容量素子１１４の第２の端子はノードＦＮに電気的に接続される。
【０１２５】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
【０１２６】
トランジスタ１１２は、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。
【０１２７】
メモリセル１１０は、ノードＦＮの電荷が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１２８】
情報の書き込みおよび保持について説明する。まず、トランジスタＭ０がオン状態になるように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌレベル、Ｈレベルという）のいずれかが与えられるものとする。その後、トランジスタＭ０をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。
【０１２９】
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０のゲートの電荷は長時間にわたって保持される。
【０１３０】
次に情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ１１２のゲートに保持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ１１２をｐチャネル型とすると、ノードＦＮにＨレベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノードＦＮにＬレベルが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなる。ここで、見かけのしきい値電圧とは、トランジスタ１１２を「オン状態」とするために必要な配線ＲＬの電位をいう。したがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｌレベルが与えられていた場合には、配線ＲＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、トランジスタ１１２は「オン状態」となる。Ｈレベルが与えられた場合は、配線ＲＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ１１２は「オフ状態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。
【０１３１】
なお、上記の説明は、トランジスタ１１２をｐチャネル型トランジスタとして扱ったが、これに限定されず、トランジスタ１１２がｎチャネル型トランジスタの場合もあり得る。
【０１３２】
図８（Ｂ）は、マトリックス状に配置されたメモリセル１１０と、実施の形態１に示す回路１０を有する記憶装置１２０の回路構成を示している。記憶装置１２０は不揮発性メモリとしての機能を有する。
【０１３３】
記憶装置１２０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１１０を有する。ここで、ｍ及びｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル１１０は、配線ＷＬ［ｍ］及び配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１１０は、配線ＢＬ［ｎ］及び配線ＳＬに電気的に接続される。
【０１３４】
それぞれのメモリセル１１０に含まれるトランジスタＭ０の第２ゲートは、配線ＢＧＬを介して、回路１０に電気的に接続されている。すなわち、回路１０は、全てのメモリセルに含まれるトランジスタＭ０の第２ゲートを制御する機能を有する。
【０１３５】
回路１０が、トランジスタＭ０の第２ゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＦＮに書き込まれた電荷を保持することが可能になる。
【０１３６】
記憶装置１２０を上記構成にすることで、電源をオフにしても、長時間に渡ってデータの保持が可能な記憶装置を提供することができる。
【０１３７】
〈ＤＲＡＭ〉
図９（Ａ）は、記憶素子としての機能を有するメモリセル１３０の回路構成を示している。
【０１３８】
図９（Ａ）のメモリセル１３０は、第１ゲート及び第２ゲートを有するトランジスタＭ０と、容量素子１３１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧＬと、を有する。
【０１３９】
図９（Ａ）のメモリセル１３０において、トランジスタＭ０の第１ゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２ゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの他方は容量素子１３１の第１の端子に電気的に接続される。また、容量素子１３１の第２の端子は配線ＣＬに電気的に接続される。
【０１４０】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
【０１４１】
配線ＷＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子１３１に書き込まれた電荷を保持することができる。
【０１４２】
容量素子１３１に書き込まれた電荷は、トランジスタＭ０を介して、外部に流れ出るため、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ出る電荷は少ないため、リフレッシュの頻度も少ない。
【０１４３】
図９（Ｂ）は、マトリックス状に配置されたメモリセル１３０と、実施の形態１に示す回路１０を有する記憶装置１４０の回路構成を示している。記憶装置１４０はＤＲＡＭとしての機能を有する。
【０１４４】
記憶装置１４０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１３０を有する。また、ｍ行目に配置されたメモリセル１３０は、配線ＷＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１３０は、配線ＢＬ［ｎ］に電気的に接続される。また、配線ＣＬは一定の低電位を与える端子ＶＣＭに電気的に接続されている。
【０１４５】
それぞれのメモリセル１３０に含まれるトランジスタＭ０の第２ゲートは、配線ＢＧＬを介して、回路１０に電気的に接続されている。すなわち、回路１０は、全てのメモリセルに含まれるトランジスタＭ０の第２ゲートを制御する機能を有する。
【０１４６】
回路１０が、トランジスタＭ０の第２ゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、容量素子１３１に書き込まれた電荷を保持することが可能になる。
【０１４７】
記憶装置１４０を上記構成にすることで、リフレッシュ頻度の少ない、低消費電力で動作可能な記憶装置を提供することができる。
【０１４８】
〈レジスタ〉
図１０に、１ビットのレジスタ回路１５０の構成例を示す。
【０１４９】
レジスタ回路１５０は、第１ゲート及び第２ゲートを有するトランジスタＭ０と、容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。
【０１５０】
フリップフロップ回路１５３は、インバータ１５１及びインバータ１５２を有する。インバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の出力側が接続されるノードが出力端子ＯＵＴに相当する。
【０１５１】
トランジスタＭ０の第２ゲートは、回路１０に電気的に接続され、トランジスタＭ０の第１ゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソースまたはドレインの他方は、ノードＮ５に電気的に接続される。
【０１５２】
容量素子１５４の第１の端子は、ノードＮ５に電気的に接続され、容量素子１５４の第２の端子は、一定の低電位が与えられる。この低電位として、接地電位を与えてもよい。また、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。
【０１５３】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
【０１５４】
レジスタ回路１５０は、入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２からの入力信号により、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハイレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはインバータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロップ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からローレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力されるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。
【０１５５】
容量素子１５４は、ノードＮ５の電圧を保持する機能を有する。
【０１５６】
レジスタ回路１５０は、入力端子Ｓｉｇ２からノードＮ５へ電位を書き込んだ後、トランジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保持が可能な記憶装置を提供することができる。
【０１５７】
また、回路１０は、トランジスタＭ０の第２ゲートを制御する信号を供給する機能を有する。回路１０が、トランジスタＭ０の第２ゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ５に書き込まれた電荷を保持することが可能になる。
【０１５８】
なお、本実施の形態では、フリップフロップ回路１５３の例として、２つのインバータ回路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なクロックドインバータを用いる構成や、ＮＡＮＤ回路とインバータを組み合わせた構成を適宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロップ回路を適宜用いることができる。
【０１５９】
〈表示装置〉
図１１（Ａ）、（Ｂ）では、実施の形態１で例示した回路１０を表示装置に適用した一例について説明する。
【０１６０】
図１１（Ａ）に、表示装置に適用可能な画素１７０の構成例を示す。画素１７０は、第１ゲート及び第２ゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。
【０１６１】
トランジスタＭ０の第１ゲートは配線ＧＬに電気的に接続され、トランジスタＭ０の第２ゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの他方はノードＮ７に電気的に接続される。
【０１６２】
容量素子１７１の第１の端子はノードＮ７に電気的に接続され、容量素子１７１の第２の端子は、一定の低電位が与えられている。
【０１６３】
容量素子１７１は、必要に応じて設ければよく、電極や配線などに付随する寄生容量で、画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。
【０１６４】
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
【０１６５】
表示素子１７２の第１の端子はノードＮ７に電気的に接続され、表示素子１７２の第２の端子は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられる電気泳動素子、ツイストボール素子などを適用することができる。
【０１６６】
配線ＧＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有する。
【０１６７】
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持されている間、表示素子１７２は表示状態を保持しておくことができる。
【０１６８】
画素１７０はノードＮ７の電圧を長時間保持しておくことが出来るため、電源電圧の供給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用いた場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。
【０１６９】
図１１（Ｂ）は、マトリックス状に配置された画素１７０と、実施の形態１に示す回路１０を有する表示装置１８０の回路構成を示している。
【０１７０】
表示装置１８０は、ｍ行ｎ列のマトリクス状に配置された画素１７０を有する。また、ｍ行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置された画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。
【０１７１】
それぞれの画素１７０に含まれるトランジスタＭ０の第２ゲートは、配線ＢＧＬを介して、回路１０に電気的に接続されている。すなわち、回路１０は、全ての画素に含まれるトランジスタＭ０の第２ゲートを制御する機能を有する。
【０１７２】
回路１０が、トランジスタＭ０の第２ゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ７に書き込まれた電荷を保持することが可能になる。
【０１７３】
また、回路１０は、これに接続される画素１７０内のトランジスタＭ０のＶｔｈを最適な値に制御、保持し、且つ一時的にＶｔｈを変化させ、ノーマリ・オン型のトランジスタとすることが出来る。回路１０に接続されたｍ×ｎ個のトランジスタを同時にノーマリ・オン型に一時的に変化させることにより、それぞれの画素に格納される電圧（すなわち表示画像）を一つの信号で同時にリフレッシュすることができる。
【０１７４】
表示装置１８０を上記構成にすることで、書き換え頻度が少なく、低消費電力で動作できる表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数有する表示装置とすることが出来る。また、電源の供給を止めても表示が可能な表示装置を実現できる。
【０１７５】
（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
【０１７６】
＜酸化物半導体＞
まず、ＯＳトランジスタに用いることが可能な酸化物半導体について説明を行う。
【０１７７】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。
【０１７８】
まず、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図１２には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１７９】
図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１８０】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０１８１】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（γは−１以上１以下）となるラインを表す。また、図１２に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０１８２】
図１２（Ａ）および図１２（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０１８３】
一例として、図１３に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図１３は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図１３に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０１８４】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図１３に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０１８５】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０１８６】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０１８７】
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層が２層である層状構造と、（Ｍ，Ｚｎ）層が３層である層状構造とが混在する層状構造となる場合がある。
【０１８８】
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０１８９】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０１９０】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
【０１９１】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１２（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０１９２】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図１２（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１９３】
また、図１２（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０１９４】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図１２で図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１９５】
＜トランジスタ構造１＞
図１４（Ａ）、図１４（Ｂ）、および図１４（Ｃ）は、トランジスタ２００の上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図１４（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１９６】
トランジスタ２００は、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）、および導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、過剰酸素を有する絶縁体２８０と、を有する。
【０１９７】
また、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。なお、トランジスタ２００をオンさせると、主として酸化物半導体２３０ｂに電流が流れることから、酸化物半導体２３０ｂはチャネル形成領域としての機能を有する。一方、酸化物半導体２３０ａおよび酸化物半導体２３０ｃは、酸化物半導体２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０１９８】
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０１９９】
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体２３０への水素の拡散を抑制することができる。なお、図１４では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
【０２００】
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００を構成する酸化物半導体に接して設けることにより、酸化物半導体中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０２０１】
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２０２】
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２０３】
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、絶縁体２２２を負に帯電させることが可能である。すなわち、絶縁体２２２を実施の形態１の電圧保持回路１１ｃで述べた電荷蓄積層として機能させることができる。
【０２０４】
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００を構成する酸化物半導体から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
【０２０５】
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、Ｖｔｈがプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってＶｔｈを制御することができる。
【０２０６】
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
【０２０７】
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、Ｖｔｈを制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるＶｔｈ制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
【０２０８】
酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物で形成される。また、酸化物半導体２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２０９】
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体２３０ｂの伝導帯下端のエネルギー準位と、酸化物半導体２３０ａ、酸化物半導体２３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体２３０ａ、酸化物半導体２３０ｃの電子親和力と、酸化物半導体２３０ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０２１０】
酸化物半導体２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、酸化物半導体２３０ａのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上または０．５ｅＶ以上、かつ２ｅＶ以下または１ｅＶ以下であることが好ましい。同様に、酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上または０．５ｅＶ以上、かつ２ｅＶ以下または１ｅＶ以下であることが好ましい。
【０２１１】
また、酸化物半導体２３０ａ、酸化物半導体２３０ｂおよび酸化物半導体２３０ｃのそれぞれの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
【０２１２】
酸化物半導体はキャリア密度を低くすることで、トランジスタのしきい値電圧のマイナスシフトを抑制することができる。またはトランジスタのオフ電流を低くすることができる。不純物濃度が低く、かつ、欠陥準位密度が低いことを高純度真性または実質的に高純度真性と言う。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。
【０２１３】
酸化物半導体２３０ａおよび酸化物半導体２３０ｃとして、高純度真性または実質的に高純度真性である酸化物半導体を用いることが好ましい。例えば、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２１４】
一方で、酸化物半導体のキャリア密度を高くすることで、トランジスタの電界効果移動度を高めることができる場合がある。酸化物半導体のキャリア密度を高めるには、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度を高めればよい。例えば、トランジスタのＶＧＳ−ＩＤＳ特性のオン／オフ比が取れる範囲において、不純物濃度をわずかに高める、または欠陥準位密度が高められた酸化物半導体を、実質的に真性と言ってもよい。
【０２１５】
酸化物半導体２３０ｂのキャリア密度は、酸化物半導体２３０ａおよび酸化物半導体２３０ｃと比較して高いことが好ましい。酸化物半導体２３０ｂのキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０２１６】
酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、または酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。
【０２１７】
具体的には、酸化物半導体２３０ａと酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体２３０ａ、酸化物半導体２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０２１８】
このとき、キャリアの主たる経路は酸化物半導体２３０ｂとなる。酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２１９】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのＶｔｈはプラス方向にシフトしてしまう。酸化物半導体２３０ａ、酸化物半導体２３０ｃを設けることにより、トラップ準位を酸化物半導体２３０ｂより遠ざけることができる。当該構成とすることで、トランジスタのＶｔｈがプラス方向にシフトすることを防止することができる。
【０２２０】
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂと比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ａとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面が、主にチャネル領域として機能する。例えば、酸化物半導体２３０ａ、酸化物半導体２３０ｃには、図１２（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図１２（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
【０２２１】
特に、酸化物半導体２３０ｂに図１２（Ａ）に示す領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体２３０ａおよび酸化物半導体２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
【０２２２】
ここで図１４等に示すトランジスタ２００において、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。あるいは、導電体２６０をフロントゲート、導電体２０５をバックゲートと呼ぶ場合がある。
【０２２３】
酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも結晶性が低い場合がある。また、酸化物半導体２３０ｂは、後述するＣＡＡＣ―ＯＳを有することが好ましい。酸化物半導体２３０ｃの結晶性を低くすることにより、酸化物半導体２３０ｃの酸素透過性が高くなり、酸化物半導体２３０ｃよりも上に位置する絶縁体から酸化物半導体２３０ｂへ酸素を供給しやすくなる場合がある。ここで、酸化物半導体２３０ｃは非晶質または後述するａ−ｌｉｋｅ  ＯＳ（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。
【０２２４】
酸化物半導体２３０ａは、ＣＡＡＣ−ＯＳを有してもよい。また、酸化物半導体２３０ａは酸化物半導体２３０ｃよりも結晶性が高いことが好ましい。
【０２２５】
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２２６】
また、絶縁体２５０として、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減することができる。
【０２２７】
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０２２８】
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、Ｖｔｈをプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリ・オフ型のトランジスタとなる。
【０２２９】
また、図１４に示す半導体装置において、酸化物半導体２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物半導体２３０ｃにバリア性があるものを用いてもよい。
【０２３０】
例えば、過剰酸素を含む絶縁膜を酸化物半導体２３０に接して設け、さらにバリア膜で包み込むことで、酸化物半導体を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体２３０への水素等の不純物の侵入を防ぐことができる。
【０２３１】
導電体２４０ａと、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０２３２】
導電体２４０ａと、導電体２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
【０２３３】
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０２３４】
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０２３５】
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０２３６】
例えば、アルミニウム膜上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０２３７】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２３８】
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０２３９】
導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタ２００のＶｔｈを大きくし、カットオフ電流を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
【０２４０】
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などとして、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００の酸素欠損を低減することで、信頼性を向上させることができる。
【０２４１】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物材料とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０２４２】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０２４３】
また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２４４】
＜トランジスタ構造２＞
図１５には、トランジスタ２００に適応できる構造の一例を示す。図１５（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１５（Ａ）において一部の膜は省略されている。また、図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１５（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２４５】
なお、図１５に示すトランジスタ２００において、図１４に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２４６】
図１５に示す構造は、ゲート電極として機能する導電体２６０が、導電体２６０ａ、導電体２６０ｂ、導電体２６０ｃを有する。
【０２４７】
導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電体２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
【０２４８】
また、導電体２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電体２６０ｂ上に形成する導電体２６０ｃは、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止することができる。
【０２４９】
従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物半導体２３０へと供給することができる。
【０２５０】
過剰酸素領域を有する絶縁体２８０と接する面積が大きい導電体２６０ｃに酸化しにくい導電体を用いることで、絶縁体２８０の過剰酸素が導電体２６０に吸収されることを抑制することができる。また、導電体２６０ｂに導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
【０２５１】
＜トランジスタ構造３＞
図１６には、トランジスタ２００に適応できる構造の一例を示す。図１６（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１６（Ａ）において一部の膜は省略されている。また、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１６（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２５２】
なお、図１６に示すトランジスタ２００において、図１４に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２５３】
図１６に示す構造は、ゲート電極として機能する導電体２６０が、導電体２６０ａ、および導電体２６０ｂを有する積層構造である。また、ゲート電極として機能する導電体２６０上に絶縁体２７０を有する。
【０２５４】
導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電体２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
【０２５５】
また、導電体２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。
【０２５６】
また、導電体２６０を覆うように、絶縁体２７０を設ける。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。
【０２５７】
例えば、絶縁体２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体２７０は、導電体２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
【０２５８】
従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物半導体２３０へと供給することができる。
【０２５９】
＜トランジスタ構造４＞
図１７には、トランジスタ２００に適応できる構造の一例を示す。図１７（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１７（Ａ）において一部の膜は省略されている。また、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１７（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２６０】
なお、図１７に示すトランジスタ２００において、図１４に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２６１】
図１７に示す構造は、ソースまたはドレインとして機能する導電体が積層構造を有する。導電体２４０ａ、および導電体２４０ｂは、酸化物半導体２３０ｂと密着性が高い導電体を用い、導電体２４１ａ、導電体２４１ｂは、導電性が高い材料を用いることが好ましい。また、導電体２４０ａ、および導電体２４０ｂは、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、被覆性を向上させることができる。
【０２６２】
例えば、酸化物半導体２３０ｂに、インジウムを有する金属酸化物を用いる場合、導電体２４０ａ、および導電体２４０ｂには、窒化チタンなどを用いればよい。また、導電体２４１ａ、および導電体２４１ｂに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、信頼性が高く、消費電力が小さいトランジスタ２００を提供することができる。
【０２６３】
また、図１７（Ｃ）に示すように、トランジスタ２００のチャネル幅方向において、酸化物半導体２３０ｂが導電体２６０に覆われている。また、絶縁体２２４が凸部を有することによって、酸化物半導体２３０ｂの側面も導電体２６０で覆うことができる。例えば、絶縁体２２４の凸部の形状を調整することで、酸化物半導体２３０ｂの側面において、導電体２６０の底面が、酸化物半導体２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ２００は、導電体２０５および導電体２６０の電界によって、酸化物半導体２３０ｂを電気的に取り囲むことができる構造を有する。このように、導電体の電界によって、酸化物半導体２３０ｂを電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ２００は、酸化物半導体２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、導電体２０５および導電体２６０の電界によって、酸化物半導体２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０２６４】
＜トランジスタ構造５＞
図１８には、トランジスタ２００に適応できる構造の一例を示す。図１８（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１８（Ａ）において一部の膜は省略されている。また、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１８（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２６５】
なお、図１８に示すトランジスタ２００において、図１４に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２６６】
絶縁体２８０に形成された開口部に、酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている。
【０２６７】
図１８に示すトランジスタ２００は、導電体２４０ａ及び導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
【０２６８】
＜トランジスタ構造６＞
図１９には、トランジスタ２００に適応できる構造の一例を示す。図１９（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１９（Ａ）において一部の膜は省略されている。また、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１９（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２６９】
なお、図１９に示すトランジスタ２００において、図１４に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２７０】
図１９に示すトランジスタ２００は、絶縁体２８０に形成された開口部に、酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている。
【０２７１】
図１９に示すトランジスタ２００は、導電体２４０ａ及び導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
【０２７２】
また、酸化物半導体２３０ｄは、酸化物半導体２３０ｂと過剰酸素領域を有する絶縁体２８０との間に設けられている。そのため、図１８のように酸化物半導体２３０ｂが絶縁体２８０と直接接する場合よりも、酸化物半導体２３０ｂに形成されるチャネル近傍に、浅い準位が生じることが抑制され、信頼性が高い半導体装置を提供することができる。
【０２７３】
（実施の形態４）
本実施の形態では、半導体装置の一形態を、図２０乃至図２３を用いて説明する。
【０２７４】
本発明の一態様である半導体装置の一例を図２０乃至図２３に示す。図２２は、図２０、および図２１に示す半導体装置が形成される領域の端部を示す。
【０２７５】
＜半導体装置の構造＞
本発明の一態様の半導体装置は、図２０に示すようにトランジスタ３００、トランジスタ２００、容量素子４００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子４００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
【０２７６】
トランジスタ３００は、基板３０１に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａ、および低抵抗領域３０８ｂを有する。
【０２７７】
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０２７８】
半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコンを含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０２７９】
低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０２８０】
ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０２８１】
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０２８２】
なお、図２０に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０２８３】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【０２８４】
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０２８５】
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【０２８６】
絶縁体３２４には、例えば、基板３０１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０２８７】
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０２８８】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【０２８９】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２９０】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子４００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。なお、後述するが、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０２９１】
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０２９２】
また、導電体３２８、および導電体３３０は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３２４が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０２９３】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３２４と接する構造であることが好ましい。
【０２９４】
また、絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２０において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２９５】
また、導電体３５６は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。なお、導電体３５６に銅を用いる場合、銅の拡散を抑制する導電体と積層して設けることが好ましい。銅の拡散を抑制する導電体として、例えばタンタル、窒化タンタル等のタンタルを含む合金、ルテニウム、およびルテニウムを含む合金等を用いるとよい。
【０２９６】
また、例えば、絶縁体３５０は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。従って、絶縁体３２４と同様の材料を用いることができる。
【０２９７】
特に、銅の拡散を抑制する絶縁体３５０が有する開口部に銅の拡散を抑制する導電体を設け、銅の拡散を抑制する導電体上に銅を積層して設けることが好ましい。当該構成により、配線の周辺に銅が拡散することを抑制することができる。
【０２９８】
絶縁体３５４上には、絶縁体３５８、絶縁体２１０、絶縁体２１２、および絶縁体２１４が、順に積層して設けられている。絶縁体３５８、絶縁体２１０、絶縁体２１２、および絶縁体２１４のいずれかまたは全部を、銅の拡散を抑制する、または酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０２９９】
絶縁体３５８、および絶縁体２１２には、例えば、基板３０１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、銅の拡散を抑制する、または、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
【０３００】
また、絶縁体２１０は、絶縁体３２０と同様の材料を用いることができる。例えば、絶縁体２１０として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０３０１】
また、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０３０２】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物半導体からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０３０３】
絶縁体２１４上には、絶縁体２１６を設ける。絶縁体２１６は、絶縁体３２０と同様の材料を用いることができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０３０４】
また、絶縁体３５８、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８等が埋め込まれている。なお、導電体２１８は、容量素子４００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３０５】
特に、絶縁体３５８、絶縁体２１２、および絶縁体２１４と接する領域の導電体２１８は、銅の拡散を抑制する、または、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、銅の拡散を抑制する、または、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができる。つまり、導電体３５６からの銅の拡散、または、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０３０６】
絶縁体２１４の上方には、トランジスタ２００、および絶縁体２８０が設けられている。また、図２０に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０３０７】
絶縁体２８０上には、絶縁体２８２、絶縁体２８４、および絶縁体４１０が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、絶縁体２８４、および絶縁体４１０には、導電体２４４等が埋め込まれている。なお、導電体２４４は、容量素子４００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体２４４は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３０８】
なお、絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。また、絶縁体２８４には、絶縁体２１２と同様の材料を用いることができる。また、絶縁体４１０には、絶縁体２１０と同様の絶縁体を用いることができる。
【０３０９】
例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０３１０】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物半導体からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０３１１】
絶縁体２８４には、容量素子４００を設ける領域から、トランジスタ２００が設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
【０３１２】
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０３１３】
従って、トランジスタ２００、および過剰酸素領域を含む絶縁体２８０を、絶縁体２１０、絶縁体２１２、および絶縁体２１４の積層構造と、絶縁体２８２、絶縁体２８４、および絶縁体４１０の積層構造により挟む構成とすることができる。また、絶縁体２１２、絶縁体２１４、絶縁体２８２および絶縁体２８４は、酸素、または、水素、および水などの不純物の拡散を抑制するバリア性を有する。
【０３１４】
絶縁体２８０、およびトランジスタ２００から放出された酸素が、容量素子４００、またはトランジスタ３００が形成されている層へ拡散することを抑制することができる。または、絶縁体２８２よりも上方の層、および絶縁体２１４よりも下方の層から、水素、および水等の不純物が、トランジスタ２００へ、拡散することを抑制することができる。
【０３１５】
つまり、絶縁体２８０の過剰酸素領域から酸素を、効率的にトランジスタ２００における酸化物半導体に供給でき、酸素欠損を低減することができる。また、トランジスタ２００における酸化物半導体が不純物により、酸素欠損が形成されることを防止することができる。よって、トランジスタ２００における酸化物半導体を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
【０３１６】
ここで、図２２にスクライブライン近傍の断面図を示す。
【０３１７】
例えば、図２２（Ａ）に示すように、トランジスタ２００を有するメモリセルの外縁に設けられるスクライブライン（図中１点鎖線で示す）と重なる領域近傍において、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０に開口部を設ける。また、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２８０の側面を覆うように、絶縁体２８２、および絶縁体２８４を設ける。従って、該開口部において、絶縁体２１２、および絶縁体２１４と、絶縁体２８２とが接する。このとき、絶縁体２１４と絶縁体２８２とを同材料及び同方法を用いて形成することで、密着性を高くすることができる。
【０３１８】
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４で、トランジスタ２００、および絶縁体２８０を包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体装置をスクライブしても、トランジスタ２００、および絶縁体２８０の側面から、水素又は水が浸入して、トランジスタ２００に拡散することを防ぐことができる。
【０３１９】
また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２１４の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００における酸化物半導体に供給される。当該酸素により、トランジスタ２００における酸化物半導体の酸素欠損を低減することができる。これにより、トランジスタ２００における酸化物半導体を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
【０３２０】
また、例えば、図２２（Ｂ）に示すように、スクライブライン（図中１点鎖線で示す）を挟むように、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２８０に開口部を設けてもよい。また、開口部を複数設けることで、トランジスタ２００を厳重に密封することができる。従って、トランジスタ２００における酸化物半導体を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
【０３２１】
再び図２０に戻る。絶縁体４１０の上方には、容量素子４００、および導電体４２４が設けられている。容量素子４００は、絶縁体４１０上に設けられ、導電体４１２と、絶縁体４３０、絶縁体４３２、および絶縁体４３４と、導電体４１６とを有する。なお、導電体４２４は、容量素子４００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。
【０３２２】
導電体４１２は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
【０３２３】
なお、導電体４２４は、容量素子の電極として機能する導電体４１２と同様の材料を用いて設けることができる。
【０３２４】
導電体４２４、および導電体４１２上に、絶縁体４３０、絶縁体４３２、および絶縁体４３４を設ける。絶縁体４３０、絶縁体４３２、および絶縁体４３４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。なお、図では３層構造としたが、単層、２層、または４層以上の積層構造としてもよい。
【０３２５】
例えば、絶縁体４３０および絶縁体４３４には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いることが好ましい。また、絶縁体４３２には、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。当該構成により、容量素子４００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子４００の静電破壊を抑制することができる。
【０３２６】
導電体４１２上に、絶縁体４３０、絶縁体４３２、および絶縁体４３４を介して、導電体４１６を設ける。なお、導電体４１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
【０３２７】
例えば、図２０に示すように、絶縁体４３０、絶縁体４３２、および絶縁体４３４を、導電体４１２の上面および側面を覆うように設ける。さらに、導電体４１６を、絶縁体４３０、絶縁体４３２、および絶縁体４３４を介して、導電体４１２の上面および側面を覆うように設ける。
【０３２８】
つまり、導電体４１２の側面においても、容量として機能するため、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
【０３２９】
導電体４１６、および絶縁体４３４上には、絶縁体４５０が設けられている。絶縁体４５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、容量素子４００を覆う絶縁体４５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０３３０】
以上が構成例についての説明である。本構成を用いることで、ＯＳトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きいＯＳトランジスタを提供することができる。または、オフ電流が小さいＯＳトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
【０３３１】
＜変形例１＞
また、本実施の形態の変形例の一例を、図２１に示す。図２１は、図２０と、トランジスタ３００、およびトランジスタ２００の構成が異なる。
【０３３２】
図２１に示すトランジスタ３００はチャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている（図２３（Ｂ）参照）。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【０３３３】
図２１に示すトランジスタ２００の構造は、図１８で説明した構造である。絶縁体２８０に形成された開口部に、図１８に示す酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている。図２１に示すトランジスタ２００は、導電体２４０ａ及び導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
【０３３４】
＜変形例２＞
図２３（Ａ）、（Ｂ）は、本発明の一態様の半導体装置の断面図を示している。図２３（Ａ）はトランジスタ２００及びトランジスタ３００のチャネル長方向の断面図を示し、図２３（Ｂ）はトランジスタ２００及びトランジスタ３００のチャネル幅方向の断面図を示している。
【０３３５】
図２３（Ａ）、（Ｂ）に示す半導体装置は、トランジスタ２００を囲むように絶縁体２８０に溝が設けられている。この溝を設けることで、絶縁体２８４及び絶縁体２８２がトランジスタ２００の周囲を取り囲むようになる。トランジスタ２００は、絶縁体２１２、絶縁体２１４、絶縁体２８２および絶縁体２８４からなる絶縁体に、上下前後左右を囲まれた形になる。このようにすることで、トランジスタ２００は、あらゆる方向からの水素と酸素の拡散を遮断することができる。その結果、図２３に示す半導体装置は高い信頼性を有することができる。
【０３３６】
（実施の形態５）
本実施の形態では、本発明の一態様の酸化物半導体の構造について説明する。
【０３３７】
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３３８】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３３９】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３４０】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３４１】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３４２】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３４３】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３４４】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３４５】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２４（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２４（Ｅ）に示す。図２４（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２４（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２４（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３４６】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３４７】
図２５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３４８】
図２５（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３４９】
また、図２５（Ｂ）および図２５（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２５（Ｄ）および図２５（Ｅ）は、それぞれ図２５（Ｂ）および図２５（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２５（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３５０】
図２５（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３５１】
図２５（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３５２】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３５３】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３５４】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３５５】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３５６】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３５７】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３５８】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２６（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２６（Ｂ）に示す。図２６（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３５９】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２６（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３６０】
図２６（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３６１】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３６２】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３６３】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３６４】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３６５】
図２７に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２７（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２７（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２７（Ａ）および図２７（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０３６６】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３６７】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３６８】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０３６９】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３７０】
図２８は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２８より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２８より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２８より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０３７１】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３７２】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０３７３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０３７４】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３７５】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３７６】
（実施の形態６）
本実施の形態では、上記実施の形態に示す半導体装置または記憶装置を用いることが可能なＣＰＵについて説明する。
【０３７７】
図２９は、ＣＰＵの一例の構成を示すブロック図である。図２９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３７８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３７９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３８０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０３８１】
図２９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上記実施の形態に示した半導体装置または記憶装置を用いることができる。
【０３８２】
図２９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。その結果、ＣＰＵの消費電力を低減することができる。
【０３８３】
（実施の形態７）
本実施の形態では、上記実施の形態に示す記憶装置または半導体装置を用いることが可能なプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）について説明する。
【０３８４】
ＰＬＤは、適当な規模の論理回路（論理ブロック、プログラマブルロジックエレメント）どうしが配線リソースにより電気的に接続された構成を有しており、各論理ブロックの機能や、論理ブロック間の接続構造を、製造後において変更できることを特徴とする。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデータは、各論理ブロックが有するレジスタ、または配線リソースが有するレジスタに格納される。以下、コンフィギュレーションデータを格納するためのレジスタを、コンフィギュレーションメモリと呼ぶ。
【０３８５】
図３０（Ａ）にＰＬＤ７５０の構造の一部を、一例として模式的に示す。図３０（Ａ）に示すＰＬＤ７５０は、複数の論理ブロック（ＬＢ）７４０と、複数の論理ブロック７４０のいずれかに接続された配線群７５１と、配線群７５１を構成する配線どうしの接続を制御するスイッチ回路７５２とを有する。配線群７５１とスイッチ回路７５２とが、配線リソース７５３に相当する。
【０３８６】
図３０（Ｂ）に、スイッチ回路７５２の構成例を示す。図３０（Ｂ）に示すスイッチ回路７５２は、配線群７５１に含まれる配線７５５と配線７５６の接続構造を制御する機能を有する。具体的に、スイッチ回路７５２は、トランジスタ７５７乃至トランジスタ７６２を有する。
【０３８７】
トランジスタ７５７は、配線７５５におけるＰｏｉｎｔＡと、配線７５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ７５８は、配線７５５におけるＰｏｉｎｔＢと、配線７５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ７５９は、配線７５５におけるＰｏｉｎｔＡと、配線７５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ７６０は、配線７５５におけるＰｏｉｎｔＢと、配線７５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ７６１は、配線７５５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ７６２は、配線７５６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
【０３８８】
また、スイッチ回路７５２は、配線群７５１と、ＰＬＤ７５０の端子７５４の、電気的な接続を制御する機能を有する。
【０３８９】
図３１（Ａ）に、論理ブロック７４０の一形態を例示する。図３１（Ａ）に示す論理ブロック７４０は、ＬＵＴ（ルックアップテーブル）７４１と、フリップフロップ７４２と、記憶回路７４３と、を有する。ＬＵＴ７４１は、記憶回路７４３が有するコンフィギュレーションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ７４１は、入力端子７４４に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ７４１からは、上記出力値を含む信号が出力される。フリップフロップ７４２は、ＬＵＴ７４１から出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子７４５及び第２出力端子７４６から出力する。
【０３９０】
なお、論理ブロック７４０がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ７４１からの出力信号がフリップフロップ７４２を経由するか否かを選択できるようにしても良い。
【０３９１】
また、コンフィギュレーションデータによって、フリップフロップ７４２の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ７４２がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
【０３９２】
また、図３１（Ｂ）に、論理ブロック７４０の別の一形態を例示する。図３１（Ｂ）に示す論理ブロック７４０は、図３１（Ａ）に示した論理ブロック７４０に、ＡＮＤ回路７４７が追加された構成を有している。ＡＮＤ回路７４７には、フリップフロップ７４２からの信号が、正論理の入力として与えられ、信号ＩＮＩＴ２が、負論理の入力として与えられている。上記構成により、論理ブロック７４０からの出力信号が供給される配線の電位を初期化することができる。よって、論理ブロック７４０間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。
【０３９３】
また、図３１（Ｃ）に、論理ブロック７４０の別の一形態を例示する。図３１（Ｃ）に示す論理ブロック７４０は、図３１（Ａ）に示した論理ブロック７４０に、マルチプレクサ７４８が追加された構成を有している。また、図３１（Ｃ）に示す論理ブロック７４０は、記憶回路７４３ａ及び記憶回路７４３ｂで示される二つの記憶回路７４３を有する。ＬＵＴ７４１は、記憶回路７４３ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。また、マルチプレクサ７４８は、ＬＵＴ７４１からの出力信号と、フリップフロップ７４２からの出力信号とが入力されている。そして、マルチプレクサ７４８は、記憶回路７４３ｂに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ７４８からの出力信号は、第１出力端子７４５及び第２出力端子７４６から出力される。
【０３９４】
図３２に、ＰＬＤ７５０全体の構成を一例として示す。図３２では、ＰＬＤ７５０に、Ｉ／Ｏエレメント７７０、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）７７１、ＲＡＭ７７２、乗算器７７３が設けられている。Ｉ／Ｏエレメント７７０は、ＰＬＤ７５０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ７７１は、信号ＣＬＫを生成する機能を有する。ＲＡＭ７７２は、論理演算に用いられるデータを格納する機能を有する。乗算器７７３は、乗算専用の論理回路に相当する。ＰＬＤ７５０に乗算を行う機能が含まれていれば、乗算器７７３は必ずしも設ける必要はない。
【０３９５】
論理ブロック７４０が有する記憶回路またはフリップフロップは、上記実施の形態に示す半導体装置または記憶装置を用いて構成することができる。上記実施の形態に示す半導体装置または記憶装置を用いることで、論理ブロック７４０は電源オフの状態でもデータを保持することが可能になり、消費電力を低減することができる。
【０３９６】
（実施の形態８）
本発明の一態様に係る半導体装置は、自動車、自動二輪車、自転車などの車両、航空機、船舶などに用いることができる。また、本発明の一態様に係る半導体装置は、携帯電話、腕時計、携帯型ゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）などの電子機器に用いることができる。これらの具体例を図３３に示す。
【０３９７】
図３３（Ａ）は腕時計型端末であり、筐体８０１、リュウズ８０２、表示部８０３、ベルト８０４、検知部８０５等を有する。表示部８０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
【０３９８】
検知部８０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ  ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）信号受信回路等を、検知部８０５に用いることができる。
【０３９９】
例えば、検知部８０５の照度センサが検知した周囲の明るさを筐体８０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、反射型の液晶素子を表示部８０３の表示素子として使用する。または、薄暗いと判断した場合、有機ＥＬ素子を表示部８０３の表示素子として使用する。これにより、例えば、外光の強い環境において反射型の表示素子を用い、薄暗い環境において自発光型の表示素子を用いて画像情報を表示することができる。その結果、消費電力が低減された電子機器を提供することができる。
【０４００】
図３３（Ｂ）は、携帯電話機であり、筐体８１１、表示部８１６、操作ボタン８１４、外部接続ポート８１３、スピーカ８１７、マイク８１２などを備えている。図３３（Ｂ）に示す携帯電話機は、指などで表示部８１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部８１６に触れることにより行うことができる。また、操作ボタン８１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部８１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０４０１】
図３３（Ｃ）はノート型パーソナルコンピュータであり、筐体８２１、表示部８２２、キーボード８２３、ポインティングデバイス８２４等を有する。
【０４０２】
図３３（Ｄ）は電気冷凍冷蔵庫であり、筐体８３１、冷蔵室用扉８３２、冷凍室用扉８３３等を有する。
【０４０３】
図３３（Ｅ）はビデオカメラであり、第１筐体８４１、第２筐体８４２、表示部８４３、操作キー８４４、レンズ８４５、接続部８４６等を有する。操作キー８４４およびレンズ８４５は第１筐体８４１に設けられており、表示部８４３は第２筐体８４２に設けられている。そして、第１筐体８４１と第２筐体８４２とは、接続部８４６により接続されており、第１筐体８４１と第２筐体８４２の間の角度は、接続部８４６により変更が可能である。表示部８４３における映像を、接続部８４６における第１筐体８４１と第２筐体８４２との間の角度に従って切り替える構成としても良い。
【０４０４】
図３３（Ｆ）は自動車であり、車体８５１、車輪８５２、ダッシュボード８５３、ライト８５４等を有する。
【０４０５】
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図３４を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３４（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３４（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３４（Ｃ）参照）、乗り物類（自転車等、図３４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３４（Ｅ）、図３４（Ｆ）参照）等に設けて使用することができる。
【０４０６】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０４０７】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０４０８】
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【０４０９】
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０４１０】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０４１１】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０４１２】
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０４１３】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０４１４】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０４１５】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０４１６】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【０４１７】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０４１８】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【０４１９】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
【０４２０】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【０４２１】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【０４２２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０４２３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０４２４】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０４２５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０４２６】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【実施例１】
【０４２７】
本実施例では、図１４に示すトランジスタ２００を試作してトランジスタ特性を測定した。チャネル長が１０μｍと１８０ｎｍのトランジスタをそれぞれ試作した場合、チャネル長が１０μｍのトランジスタのカットオフ電流が小さいことを確認した。
【０４２８】
Ｓｉウェハ上にトランジスタ２００を試作した。
【０４２９】
絶縁体２１６は厚さ１２０ｎｍの酸化シリコン膜で成る。酸化シリコン膜はＰＥＣＶＤ法で成膜した。
【０４３０】
導電体２０５ａは厚さ５ｎｍの窒化チタン膜で成る。窒化チタン膜はＣＶＤ法で成膜した。
【０４３１】
導電体２０５ｂはタングステン膜で成る。タングステン膜はＣＶＤ法で成膜を行った。タングステン膜を成膜した後に、ＣＭＰによって導電体２０５ａ及び導電体２０５ｂの表面を平坦化した。
【０４３２】
絶縁体２２０は厚さ１０ｎｍの酸化窒化シリコン膜で成る。酸化窒化シリコン膜はＰＥＣＶＤ法で成膜した。
【０４３３】
絶縁体２２２は厚さ２０ｎｍの酸化ハフニウム膜で成る。酸化ハフニウム膜はＡＬＤ法で成膜した。
【０４３４】
絶縁体２２４は厚さ３０ｎｍの酸化窒化シリコン膜で成る。酸化窒化シリコン膜はＰＥＣＶＤ法で成膜した。
【０４３５】
絶縁体２２４を成膜した後に、５５０℃の熱処理を、酸素雰囲気で１時間行った。
【０４３６】
酸化物半導体２３０ａは、厚さ４０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物膜で成る。酸化物半導体２３０ａの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０４３７】
酸化物半導体２３０ｂは、厚さ２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物膜で成る。酸化物半導体２３０ｂの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、酸化物半導体２３０ｂは上記実施の形態で説明したＣＡＡＣ−ＯＳ膜で形成した。
【０４３８】
酸化物半導体２３０ｂを成膜した後に、５５０℃の熱処理を、窒素雰囲気と酸素雰囲気で、それぞれ１時間ずつ行った。
【０４３９】
導電体２４０ａ及び導電体２４０ｂは厚さ５０ｎｍのタングステン膜で成る。タングステン膜はスパッタリング法で成膜した。
【０４４０】
酸化物半導体２３０ｃは、厚さが５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物膜で成る。酸化物半導体２３０ｃの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０４４１】
絶縁体２５０は、厚さ１３ｎｍの酸化窒化シリコン膜で成る。酸化窒化シリコン膜はＰＥＣＶＤ法で成膜した。
【０４４２】
導電体２６０は、厚さ３０ｎｍの窒化チタン膜と厚さ１３５ｎｍのタングステン膜の積層で成る。窒化チタン膜及びタングステン膜はスパッタリング法で成膜した。
【０４４３】
絶縁体２８０は厚さ４０ｎｍの酸化アルミニウム膜と厚さ８００ｎｍの酸化シリコン膜の積層で成る。厚さ４０ｎｍの酸化アルミニウム膜は、３０ｎｍをスパッタリング法で成膜し、残りの１０ｎｍをＡＬＤ法で成膜した。なお、酸化アルミニウム膜を成膜した後に、４００℃の熱処理を酸素雰囲気で１時間行った。酸化シリコン膜はＰＥＣＶＤ法で成膜した。酸化シリコン膜を成膜した後にＣＭＰ法で平坦化を行った。
【０４４４】
試作したトランジスタのＶＧＳ−ＩＤＳ特性を図３５に示す。チャネル長がＬ＝１８０ｎｍと１０μｍの２つのトランジスタについて測定を行った。測定温度は１５０℃、１２５℃、８５℃、２５℃、ＶＤＳ＝３．３Ｖとして測定を行った。
【０４４５】
図３５の結果より、Ｌ＝１０μｍの方がＬ＝１８０ｎｍよりも、Ｖｔｈが高い（ＶＧＳ−ＩＤＳグラフがプラスにシフトしている）ことがわかる。
【０４４６】
図３６は、図３５から算出したカットオフ電流を示している。横軸は測定温度を示し、縦軸はカットオフ電流（ＩＣＵＴ）を示している。なお、Ｌ＝１０μｍのカットオフ電流は、図３５のグラフを外挿することで算出した。
【０４４７】
図３６の結果より、チャネル長が長い方が、カットオフ電流は小さいことが確認された。
【０４４８】
以上の結果より、実施の形態１の電圧保持回路に用いられるトランジスタＭ１１、Ｍ１２、Ｍ１４のチャネル長は長い方が好ましく、特に１０μｍ以上が好ましいことが確認された。
【実施例２】
【０４４９】
本実施例では、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ酸化物半導体を有するトランジスタは、Ｉｎの原子数に対するＧａの原子数の比率が多い方が、カットオフ電流を小さく抑えられることをデバイスシミュレーションで示した。
【０４５０】
デバイスシミュレーションで仮定したトランジスタ構造を図３７に示す。図３７において、電極ＢＧＥはバックゲート電極を表す。絶縁体Ｐ１、絶縁体Ｐ２及び絶縁体Ｐ３はバックゲート絶縁体を表す。半導体ＳＥＭはチャネル形成領域を表す。電極ＳＥはソース電極を表す。電極ＤＥはドレイン電極を表す。絶縁体ＧＩはゲート絶縁体を表す。電極ＧＥはゲート電極を表す。
【０４５１】
シルバコ社製デバイスシミュレーションソフトＡｔｌａｓを用いてシミュレーションを行った。デバイスシミュレーションで仮定した各パラメータの値を表３に示す。半導体ＳＥＭとして、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体を仮定した。
【０４５２】
【表３】
2017118106.tif 000005
【０４５３】
本実施例では、半導体ＳＥＭの物性値が異なる３種類のトランジスタ（ＩＧＺＯ（１１１）、ＩＧＺＯ（１３４）、ＩＧＺＯ（１６４））を仮定した。
【０４５４】
ＩＧＺＯ（１１１）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物半導体ターゲットを用いてスパッタリング法で成膜した半導体層を想定している。バンドギャップは３．２ｅＶを仮定した。
【０４５５】
ＩＧＺＯ（１３４）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物半導体ターゲットを用いてスパッタリング法で成膜した半導体層を想定している。バンドギャップは３．４ｅＶを仮定した。
【０４５６】
ＩＧＺＯ（１６４）は、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物半導体ターゲットを用いてスパッタリング法で成膜した半導体層を想定している。バンドギャップは３．８ｅＶを仮定した。
【０４５７】
計算結果を図３８に示す。図３８はそれぞれのトランジスタのＶＤＳ＝３．３ＶにおけるＶＧＳ−ＩＤＳ特性を示している。デバイスの温度は１５０℃を仮定した。また、図中にはＶＧＳ−ＩＤＳ特性から算出したカットオフ電流（ＩＣＵＴ）を示している。
【０４５８】
図３８の計算結果より、半導体ＳＥＭのバンドギャップが大きく、電子親和力が小さいほど、カットオフ電流が小さいことが確認された。すなわち、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体において、Ｉｎの原子数に対するＧａの原子数の比率を大きくするほど、カットオフ電流が小さくなることが確認された。
【符号の説明】
【０４５９】
ＢＧＬ    配線、ＢＬ    配線、Ｃ０    容量素子、Ｃ１１    容量素子、Ｃ１２    容量素子、Ｃ１３    容量素子、Ｃ２１    容量素子、Ｃ２２    容量素子、Ｃ２４    容量素子、Ｃ２５    容量素子、Ｃ２６    容量素子、Ｃ２８    容量素子、ＣＬ    配線、ＣＬＫ    信号、ＣＬＫＢ    信号、ＤＬ    配線、ＦＮ    ノード、ＧＬ    配線、ＧＩ    絶縁体、ＩＮ    入力端子、ＩＮＩＴ２    信号、Ｍ０    トランジスタ、Ｍ１１    トランジスタ、Ｍ１２    トランジスタ、Ｍ１３    トランジスタ、Ｍ１４    トランジスタ、Ｍ２１    トランジスタ、Ｍ２３    トランジスタ、Ｍ２４    トランジスタ、Ｍ２５    トランジスタ、Ｍ２８    トランジスタ、Ｎ５    ノード、Ｎ７    ノード、Ｎ１１    ノード、ＯＵＴ    出力端子、Ｐ１    絶縁体、Ｐ２    絶縁体、Ｐ３    絶縁体、ＲＬ    配線、Ｓｉｇ１    入力端子、Ｓｉｇ２    入力端子、ＳＬ    配線、ＶＣＭ    端子、ＷＡＫＥ    信号、ＷＬ    配線、１０    回路、１１    電圧保持回路、１１ａ    電圧保持回路、１１ｂ    電圧保持回路、１１ｃ    電圧保持回路、１２    電圧生成回路、１２ａ    電圧生成回路、１２ｂ    電圧生成回路、１２ｃ    電圧生成回路、１２ｄ    電圧生成回路、１０２    絶縁体、１１０    メモリセル、１１２    トランジスタ、１１４    容量素子、１２０    記憶装置、１３０    メモリセル、１３１    容量素子、１４０    記憶装置、１５０    レジスタ回路、１５１    インバータ、１５２    インバータ、１５３    フリップフロップ回路、１５４    容量素子、１７０    画素、１７１    容量素子、１７２    表示素子、１８０    表示装置、２００    トランジスタ、２０５    導電体、２０５ａ    導電体、２０５ｂ    導電体、２１０    絶縁体、２１２    絶縁体、２１４    絶縁体、２１６    絶縁体、２１８    導電体、２２０    絶縁体、２２２    絶縁体、２２４    絶縁体、２３０    酸化物半導体、２３０ａ    酸化物半導体、２３０ｂ    酸化物半導体、２３０ｃ    酸化物半導体、２３０ｄ    酸化物半導体、２４０ａ    導電体、２４０ｂ    導電体、２４１ａ    導電体、２４１ｂ    導電体、２４４    導電体、２５０    絶縁体、２６０    導電体、２６０ａ    導電体、２６０ｂ    導電体、２６０ｃ    導電体、２７０    絶縁体、２８０    絶縁体、２８２    絶縁体、２８４    絶縁体、３００    トランジスタ、３０１    基板、３０２    半導体領域、３０４    絶縁体、３０６    導電体、３０８ａ    低抵抗領域、３０８ｂ    低抵抗領域、３２０    絶縁体、３２２    絶縁体、３２４    絶縁体、３２６    絶縁体、３２８    導電体、３３０    導電体、３５０    絶縁体、３５２    絶縁体、３５４    絶縁体、３５６    導電体、３５８    絶縁体、４００    容量素子、４１０    絶縁体、４１２    導電体、４１６    導電体、４２４    導電体、４３０    絶縁体、４３２    絶縁体、４３４    絶縁体、４５０    絶縁体、７４０    論理ブロック、７４１    ＬＵＴ、７４２    フリップフロップ、７４３    記憶回路、７４３ａ    記憶回路、７４３ｂ    記憶回路、７４４    入力端子、７４５    出力端子、７４６    出力端子、７４７    ＡＮＤ回路、７４８    マルチプレクサ、７５０    ＰＬＤ、７５１    配線群、７５２    スイッチ回路、７５３    配線リソース、７５４    端子、７５５    配線、７５６    配線、７５７    トランジスタ、７５８    トランジスタ、７５９    トランジスタ、７６０    トランジスタ、７６１    トランジスタ、７６２    トランジスタ、７７０    Ｉ／Ｏエレメント、７７１    ＰＬＬ、７７２    ＲＡＭ、７７３    乗算器、８０１    筐体、８０２    リュウズ、８０３    表示部、８０４    ベルト、８０５    検知部、８１１    筐体、８１２    マイク、８１３    外部接続ポート、８１４    操作ボタン、８１６    表示部、８１７    スピーカ、８２１    筐体、８２２    表示部、８２３    キーボード、８２４    ポインティングデバイス、８３１    筐体、８３２    冷蔵室用扉、８３３    冷凍室用扉、８４１    筐体、８４２    筐体、８４３    表示部、８４４    操作キー、８４５    レンズ、８４６    接続部、８５１    車体、８５２    車輪、８５３    ダッシュボード、８５４    ライト、１１８９    ＲＯＭインターフェース、１１９０    基板、１１９１    ＡＬＵ、１１９２    ＡＬＵコントローラ、１１９３    インストラクションデコーダ、１１９４    インタラプトコントローラ、１１９５    タイミングコントローラ、１１９６    レジスタ、１１９７    レジスタコントローラ、１１９８    バスインターフェース、１１９９    ＲＯＭ、４０００    ＲＦタグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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