(57)【要約】【課題】パワースイッチ素子やコイルの耐圧を低くでき、回路規模を増大させず、低コストで実現できるスイッチング素子駆動回路電源を提供する。【解決手段】第１および第２絶縁電源回路７および８は、分圧用キャパシタ９、１０で分圧された電圧Ｖｉｎ１、Ｖｉｎ２がそれぞれ与えられる。第１絶縁電源回路７のＭＯＳＦＥＴ１２がオンされると、電流検出回路１９は、分圧点Ｓ１から流れる電流を検出する。第２絶縁電源回路８は、電流検出回路１９の検出結果に基づいてＭＯＳＦＥＴ１７をオンさせる。これによってＭＯＳＦＥＴ１７はＭＯＳＦＥＴ１２に追随するように動作制御される。この結果、第２出力電圧Ｖｏｕｔ２も第１出力電圧Ｖｏｕｔ１と同様に所定レベルとなるように制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電源（３）の電圧を複数のキャパシタ（９、１０）を直列接続して分圧する分圧キャパシタと、
前記分圧キャパシタの分圧点（Ｓ１）と前記直流電源の負極端子との間に接続され１次側の第１スイッチング素子（１２）を制御することで２次側に第１出力電圧を生成する第１絶縁電源回路（７）と、
前記分圧キャパシタの分圧点（Ｓ１）と前記直流電源の正極端子との間に接続され１次側の第２スイッチング素子（１７）を制御することで２次側に第２出力電圧を生成する第２絶縁電源回路（８）と、
前記第１絶縁電源回路に設けられ前記第１出力電圧を検出した結果に基づいて前記第１スイッチング素子を駆動する第１スイッチ制御回路（１３）と、
前記分圧点の電流を検出する電流検出回路（１９）と、
前記第２絶縁電源回路に設けられ前記電流検出回路の検出結果に基づいて前記第２スイッチング素子を駆動する第２スイッチ制御回路（１８）と
を備えたスイッチング素子駆動電源回路。
【請求項２】
請求項１に記載のスイッチング素子駆動電源回路において、
前記第１スイッチ制御回路（１３）は、前記第１出力電圧を第１基準電圧と比較する第１コンパレータ（１３ａ）と、前記第１コンパレータから前記第１出力電圧が低いときに第１ワンショットパルスを生成する第１パルス生成回路（１３ｂ、１３ｄ）と、前記第１パルス生成回路の出力を受けて前記第１スイッチング素子を駆動する第１駆動回路（１３ｃ）とを備え、
前記第２スイッチ制御回路（１８）は、前記電流検出回路の出力を第２基準電圧と比較する第２コンパレータ（１８ａ）と、前記第２コンパレータから前記電流検出回路の出力が高いときに第２ワンショットパルスを生成する第２パルス生成回路（１８ｂ）と、前記第２パルス生成回路の出力を受けて前記第２スイッチング素子を駆動する第２駆動回路（１８ｃ）とを備えたスイッチング素子駆動電源回路。
【請求項３】
請求項２に記載のスイッチング素子駆動電源回路において、
前記分圧点の電圧が前記直流電源の電圧を所定レベルに分圧した値からの誤差に応じてパルス幅調整信号を生成する検出回路（２２）を設け、
前記第１パルス生成回路（１３ｄ）は、前記検出回路から受ける前記パルス幅調整信号に応じてワンショットパルスのパルス幅を調整するスイッチング素子駆動電源回路。
【請求項４】
請求項３に記載のスイッチング素子駆動電源回路において、
前記検出回路（２２）は、前記直流電源の電圧を検出する電源電圧検出部（２３ａ、２３ｂ）と、
前記分圧点の電圧を検出する分圧検出部（２２ａ、２２ｂ）と、
前記電源電圧検出部および前記分圧検出部による検出電圧の差電圧を出力する第１エラーアンプ（２２ｃ）と、
前記第１エラーアンプの出力に応じて前記パルス幅調整信号を生成するパルス幅調整回路（２２ｄ）とを備えているスイッチング素子駆動電源回路。
【請求項５】
請求項１に記載のスイッチング素子駆動電源回路において、
前記第１スイッチ制御回路（１３）は、前記第１出力電圧と前記第１基準電圧との差電圧を出力する第２エラーアンプ（１３ｅ）と、三角波信号を生成する三角波生成回路（１３ｇ）と、前記第２エラーアンプの出力と前記三角波生成回路の三角波信号とを入力しＰＷＭ信号を生成するＰＷＭ信号生成回路（１３ｆ）と、前記ＰＷＭ信号生成回路の出力により前記第１スイッチング素子を駆動する第１駆動回路（１３ｃ）とを備え、
前記第２スイッチ制御回路（１８）は、前記電流検出回路（１９）の出力を第２基準電圧と比較するヒステリシスコンパレータ（１８ｄ）と、前記ヒステリシスコンパレータの出力に基づいて前記第２スイッチング素子を駆動する第２駆動回路（１８ｃ）とを備えたスイッチング素子駆動電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子駆動電源回路に関する。
【背景技術】
【０００２】
インバータ装置などで、インバータ主回路の各素子を駆動するゲート駆動回路の電源について、電力変換回数を低減して高効率化を図るために、主回路電源を直接変換して供給する技術がある。特に、インバータ主回路においてＮチャンネル型のスイッチング素子をハイサイドで使用する場合に、絶縁電源回路を用いることが多いので、絶縁電源として変換できるようにすることが好ましい。
【０００３】
上記の構成として、例えば複数のトランスを直列にして高圧電源に接続し、これを通断電することで２次側に絶縁された状態で低電圧の起電力を生成する構成のものがある（例えば特許文献１）。しかし、この構成では、電力変換に使用するパワー系のスイッチング素子は、高電圧が印加されるため、高耐圧仕様のものが必要となるため、回路規模が大きくなり、全体として高価になる。
【０００４】
また、複数の絶縁電源の入力を直列接続して高圧直流電源に接続することにより、絶縁電源１つあたりに印加される電圧を低くすることで、コイルや電力変換に使用するパワースイッチ素子の耐圧を低くでき、汎用スイッチ素子を使用可能にするものがある（例えば特許文献２）。しかし、この構成においても、各絶縁電源の入力電圧を均等に分圧するためには、各絶縁電源の駆動タイミングを同一にする必要があり、アイソレータや高耐圧素子を用いたレベルシフタが必要で、回路規模が大きくなって同様に全体として高価になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２８４０２９号公報
【特許文献２】特開２０１５−１９５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的は、電力変換に使用するパワースイッチ素子やコイルの耐圧を低くでき、しかも、回路規模増大や高コストの要因となるアイソレータや高耐圧素子を必要としない構成とすることができるスイッチング素子駆動回路電源を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載のスイッチング素子駆動電源回路は、直流電源の電圧を複数のキャパシタを直列接続して分圧する分圧キャパシタと、前記分圧キャパシタの分圧点と前記直流電源の負極端子との間に接続され１次側の第１スイッチング素子を制御することで２次側に第１出力電圧を生成する第１絶縁電源回路と、前記分圧キャパシタの分圧点と前記直流電源の正極端子との間に接続され１次側の第２スイッチング素子を制御することで２次側に第２出力電圧を生成する第２絶縁電源回路と、前記第１絶縁電源回路に設けられ前記第１出力電圧を検出した結果に基づいて前記第１スイッチング素子を駆動する第１スイッチ制御回路と、前記分圧点の電流を検出する電流検出回路と、前記第２絶縁電源回路に設けられ前記電流検出回路の検出結果に基づいて前記第２スイッチング素子を駆動する第２スイッチ制御回路とを備えている。
【０００８】
上記構成を採用することにより、第１絶縁電源回路においては、キャパシタにより分圧された分圧点と直流電源の負極端子との間の電圧が与えられ、第２絶縁電源回路においては、直流電源の正極端子と分圧点との間の電圧が与えられる。第１絶縁電源回路は、第１出力電圧のレベルを所定レベルに制御するように第１スイッチング素子をオンオフ制御する。このとき、第１スイッチング素子がオンされると、電流検出回路は、分圧点から流れる電流を検出する。第２絶縁電源回路は、電流検出回路の検出結果に基づいて第２スイッチング素子をオンオフ制御するようになり、これによって第２スイッチング素子は第１スイッチング素子に追随するように動作制御される。この結果、第２出力電圧も第１出力電圧とほぼ同様に所定レベルとなるように制御される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態を示す電気的構成図
【図２】各部の信号波形図
【図３】Ａ期間の作用説明図（その１）
【図４】Ｂ期間の作用説明図（その２）
【図５】Ｃ期間の作用説明図（その３）
【図６】Ｄ期間の作用説明図（その４）
【図７】第２実施形態を示す電気的構成図
【図８】各部の信号波形図
【図９】第３実施形態を示す電気的構成図
【図１０】第４実施形態を示す電気的構成図
【図１１】第５実施形態を示す電気的構成図
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図６を参照して説明する。
全体の電気的構成を示す図１において、インバータ装置の主回路などに設けられるスイッチング素子としてＮ型のＩＧＢＴ１、２は、直列に接続され、高圧の直流電源３から入力電圧Ｖｉｎで給電される。ＩＧＢＴ１、２は、それぞれダイオード１ａ、２ａが逆方向に並列に接続されている。
【００１１】
なお、ＩＧＢＴ１、２は、これらを１組として、同様のものを並列に３組用いた三相インバータ主回路などに用いられるもので、それぞれの組において２つのＩＧＢＴの共通接続点を出力端子として負荷に三相交流を供給する構成で使用されるものである。また、直流電源側に接続されるＩＧＢＴ２はハイサイドで使用されるため、この実施形態では例えばゲート駆動信号を絶縁状態で供給する構成を採用している。
【００１２】
ＩＧＢＴ１、２は、それぞれゲート駆動回路４、５からゲート駆動信号が与えられることで、オンオフ動作する。ゲート駆動回路４、５は、スイッチング素子駆動電源回路６から給電される。スイッチング素子駆動電源回路６は、ゲート駆動回路４に対応した駆動電源を生成する第１絶縁電源回路７およびゲート駆動回路５に対応した駆動電源を生成する第２絶縁電源回路８を備えている。
【００１３】
直流電源３の正負の端子間には２個の分圧用キャパシタ９、１０の直列回路が接続されている。２個の分圧用キャパシタ９、１０は同じ容量で同じ特性のものを使用することができる。これにより、分圧用キャパシタ９、１０のそれぞれの端子間には入力電圧Ｖｉｎの１／２の電圧Ｖｉｎ／２が発生し、これらは、端子電圧Ｖｉｎ１、Ｖｉｎ２としてそれぞれ第１絶縁電源回路７および第２絶縁電源回路８の入力電圧となる。分圧用キャパシタ９および１０の共通接続点である分圧点Ｓ１は、端子電圧Ｖｉｎ１に相当する電圧Ｖｍが中間電圧となって現れる。
【００１４】
第１絶縁電源回路７において、分圧用キャパシタ９の両端子間には絶縁トランス１１の１次コイル１１ａ、Ｎチャンネル型のＭＯＳＦＥＴ１２の直列回路が接続されている。ＭＯＳＦＥＴ１２は第１スイッチング素子として機能するもので、ダイオード１２ａが逆方向に並列に接続されている。ＭＯＳＦＥＴ１２のゲートには第１スイッチ制御回路１３からゲート信号が与えられる。なお、ダイオード１２ａに代えて、ＭＯＳＦＥＴ１２の寄生ダイオードを利用した構成とすることもできる。
【００１５】
第１スイッチ制御回路１３は、オンタイミングで一定幅のパルス信号を出力する。パルス信号の終了時点がオフタイミングとなる。第１絶縁トランス１１の２次コイル１１ｂの両端子間にはダイオード１４、キャパシタ１５の直列回路が接続されている。ダイオード１４およびキャパシタ１５の共通接続点は第１出力端子Ｐ１となり、ゲート駆動回路４に給電する。第１出力端子Ｐ１の第１出力電圧Ｖｏｕｔ１は第１スイッチ制御回路１３に入力されている。
【００１６】
第１スイッチ制御回路１３は、第１出力端子Ｐ１の第１出力電圧Ｖｏｕｔ１のレベルが所定レベルＶｒｅｆ１以下になると、ＭＯＳＦＥＴ１２のゲートに一定時間のゲート駆動信号を出力するように構成されている。これにより、第１スイッチ制御回路１３は、第１出力端子Ｐ１の第１出力電圧Ｖｏｕｔ１を所定レベルに保持するように制御するものである。
【００１７】
第２絶縁電源回路８において、分圧用キャパシタ１０の両端子間には第２絶縁トランス１６の１次コイル１６ａ、Ｎチャンネル型のＭＯＳＦＥＴ１７の直列回路が接続されている。ＭＯＳＦＥＴ１７は、第２スイッチング素子として機能するもので、ダイオード１７ａが逆方向に並列に接続されている。なお、ダイオード１７ａに代えて、ＭＯＳＦＥＴ１７の寄生ダイオードを利用した構成とすることもできる。ＭＯＳＦＥＴ１７のソースは、第１絶縁トランス１１の１次コイル１１ａとの共通接続点であるノードＳ２を介して分圧点Ｓ１に接続されている。ＭＯＳＦＥＴ１７のゲートには第２スイッチ制御回路１８からゲート信号が与えられる。分圧点Ｓ１とノードＳ２との間には電流検出器１９が設けられており、分圧点Ｓ１からノードＳ２に向けて流れる電流を検出して第２スイッチ制御回路１８に検出信号を出力する。
【００１８】
第２スイッチ制御回路１８は、オンタイミングで一定幅のパルス信号を出力する。パルス信号の終了時点がオフタイミングとなる。第２スイッチ制御回路１８は、電流検出器１９が検出する電流Ｉｍのレベルが所定レベルＩｒｅｆ２を超えるとオンタイミングとしてパルス信号を出力する。絶縁トランス１６の２次コイル１６ｂの両端子間にはダイオード２０、キャパシタ２１の直列回路が接続されている。ダイオード２０およびキャパシタ２１の共通接続点は第２出力端子Ｐ２となり、ゲート駆動回路５に給電する。
【００１９】
次に、図２〜図６を参照して上記構成の動作について説明する。この実施形態では、スイッチング素子駆動電源回路６は、インバータ主回路を駆動するための高圧の直流電源３から直接、ＩＧＢＴ１および２のゲート駆動用電源として第１出力電圧Ｖｏｕｔ１および第２出力電圧Ｖｏｕｔ２を生成する。
【００２０】
図２は各部の信号の時間推移を示しており、図３〜図６には、図２中の期間Ａ〜Ｄについての回路の状態を示している。なお、図３〜図６では、ＭＯＳＦＥＴ１２、１７をスイッチ制御回路１３、１８によりオンオフ制御されるスイッチとして示し、そのスイッチ動作およびその通電経路の推移を簡略化して示している。
【００２１】
なお、この説明ではスイッチング素子駆動電源回路６により第１出力端子Ｐ１および第２出力端子Ｐ２に所定レベルの第１および第２出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２をそれぞれ出力している状態について示している。起動時においても同様の制御を行うことで同様の状態に移行させることができるものである。
【００２２】
図２中、時刻ｔ１よりも前のＭＯＳＦＥＴ１２および１７がオフしている状態では、分圧用キャパシタ９、１０のそれぞれに直流電源３から充電され、それぞれの端子間電圧Ｖｉｎ１、Ｖｉｎ２がＶｉｎ／２となっている状態である。したがって、このときの分圧点Ｓ１の電位ＶｍはＶｉｎ１に等しくＶｉｎ／２である。また、この状態では分圧点Ｓ１とノードＳ２との間には電流が流れていない。
【００２３】
この後、時刻ｔ１で、第１出力端子Ｐ１の第１出力電圧Ｖｏｕｔ１が所定レベルＶｒｅｆ１以下に低下すると、第１スイッチ制御回路１３によりゲート駆動信号となるパルス信号がＭＯＳＦＥＴ１２のゲートに出力される。これにより、ＭＯＳＦＥＴ１２がオンされると、図３に示すように、絶縁トランス１１の１次コイル１１ａにコイル電流ＩＬ１１が流れるようになる。この状態はＡ期間であり、時刻ｔ１から時刻ｔ２までの短い期間である。時刻ｔ１以降においては、図２（ｃ）に示すように、コイル電流ＩＬ１１は時間の経過とともに増加する。
【００２４】
また、電流検出器１９により検出される電流Ｉｍは、分圧点Ｓ１からノードＳ２に向けて流れるコイル電流ＩＬ１１となるので、コイル電流ＩＬ１１が増加して時刻ｔ２でＩｒｅｆに等しくなる。これにより、第２スイッチ制御回路１８は、図４に示すように、電流検出器１９からの検出信号によってＭＯＳＦＥＴ１７のゲート信号となるパルス信号を出力するＢ期間の状態に移行する。
【００２５】
Ｂ期間は時刻ｔ２から時刻ｔ３までの期間である。Ｂ期間においては、時刻ｔ２においてＭＯＳＦＥＴ１７がオンし、図２（ｅ）に示すように、第２絶縁トランス１６の１次コイル１６ａにもコイル電流ＩＬ２１が流れるようになる。
【００２６】
Ｂ期間の状態では、コイル電流ＩＬ１１は、分圧点Ｓ１からノードＳ２に向けて流れ、コイル電流ＩＬ２１は、ノードＳ２から分圧点Ｓ１に向けて流れるようになる。この場合、コイル電流ＩＬ２１の増加の割合はコイル電流ＩＬ１１の増加の割合と同じである。したがって、時刻ｔ２以降においては、双方向に同じ割合で電流の増加があるためその増加分は互いに打ち消し合う。これによって、電流検出器１９により検出される電流Ｉｍは、図２（ｇ）に示すように一定電流となる。
【００２７】
この後、時刻ｔ３で第１スイッチ制御回路１３から出力されていたゲートパルス信号がオフになると、図５に示すように、ＭＯＳＦＥＴ１２がオフされ、絶縁トランス１１の１次コイル１１ａに流れていたコイル電流ＩＬ１１が遮断されるようになる。この状態はＣ期間であり、時刻ｔ３から時刻ｔ４までの短い期間である。
【００２８】
Ｃ期間の状態では、分圧点Ｓ１からノードＳ２に向けて流れていたコイル電流ＩＬ１１の成分はゼロになる。一方、ＭＯＳＦＥＴ１７はオン状態が継続されているのでコイル電流ＩＬ２１は流れており、ノードＳ２から分圧点Ｓ１に向けて流れている。この結果、図２（ｇ）に示すように、Ｃ期間においては、コイル電流ＩＬ２１の成分が電流検出器１９により逆方向の電流Ｉｍとして検出される。
【００２９】
なお、このＣ期間においては、ＭＯＳＦＥＴ１２がオフされたことで、第１絶縁トランス１１の１次側コイル１１ａの電流ＩＬ１１はゼロになる。これに応じて、２次側コイル１１ｂの電流ＩＬ１２は、図２（ｃ）に示しているように、２次コイル１１ｂに発生する誘導電圧で急激に電流が流れるようになり、その後は図中破線で示すように徐々に減少するように流れている。この２次コイル１１ｂに流れるコイル電流ＩＬ１２により出力電圧Ｖｏｕｔ１が上昇していく。
【００３０】
この後、短い時間を経た時刻ｔ４で第２スイッチ制御回路１８から出力されていたゲートパルス信号がオフになると、図６に示すように、絶縁トランス１６の１次コイル１６ａに流れていたコイル電流ＩＬ２１も遮断される。この状態はＤ期間であり、時刻ｔ４から次に第１スイッチ制御回路１３のゲートパルス信号がオンになる時刻ｔ５までの比較的長い期間である。
【００３１】
Ｄ期間の状態では、コイル電流ＩＬ２１もＭＯＳＦＥＴ１７のオフにより遮断されるので、ノードＳ２から分圧点Ｓ１に向けて流れていたコイル電流ＩＬ２１もゼロになる。したがって、このＤ期間においては、図２（ｇ）に示すように、電流検出器１９により検出される電流Ｉｍはゼロになる。
【００３２】
このＤ期間においては、Ｃ期間に続いて第１絶縁トランス１１の２次側コイル１１ｂの電流ＩＬ１２は、図２（ｃ）に示しているようにゼロになるまで徐々に低下していく。また、このＤ期間においては、ＭＯＳＦＥＴ１７もオフされたことで、第２絶縁トランス１６の１次側コイル１６ａの電流ＩＬ２１はゼロになる。
【００３３】
これに応じて、２次側コイル１６ｂの電流ＩＬ２２は、図２（ｅ）に示しているように、２次コイル１６ｂに発生する誘導電圧で急激に電流が流れるようになり、その後は図中破線で示すように徐々に減少するように流れている。この２次コイル１６ｂに流れるコイル電流ＩＬ２２により出力電圧Ｖｏｕｔ２が上昇していく。
【００３４】
この後、前述同様にして第１出力端子Ｐ１の第１出力電圧Ｖｏｕｔ１が所定レベルＶｒｅｆ１以下になると、第１スイッチ制御回路１３からゲートパルス信号が出力され、前述したＡ期間が開始する。以下、同様にしてＢ期間〜Ｄ期間を順次実施することで同様の動作を行う。このような一連の動作を繰り返すことで、第１出力端子および第２出力端子に第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２を出力することができる。
【００３５】
このような第１実施形態では、直流電源３の電圧Ｖｉｎを分圧用キャパシタ９、１０でＶｉｎ１、Ｖｉｎ２に分圧し、スイッチング素子駆動電源回路６として、第１絶縁電源回路７、第２絶縁電源回路８および電流検出器１９を設ける構成とした。これにより、第１絶縁電源回路７によりＭＯＳＦＥＴ１２を駆動し、これによって流れる電流Ｉｍを電流検出器１９により検出して第２絶縁電源回路８によりＭＯＳＦＥＴ１７を駆動することができる。したがって、アイソレータや高耐圧素子を用いたレベルシフタを用いることなく、簡単且つ安価な構成で、高圧の直流電源３から直接、ゲート駆動用電源を生成することができる。
【００３６】
（第２実施形態）
図７および図８は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、スイッチング素子駆動電源回路６ａにおいて、第１スイッチ制御回路１３、第２スイッチ制御回路１８および電流検出回路１９を、具体的な回路構成として設けている。
【００３７】
図７において、第１スイッチ制御回路１３は、コンパレータ１３ａ、パルス生成回路１３ｂ、第１駆動回路であるドライバ１３ｃから構成される。コンパレータ１３ａは、非反転入力端子に参照電圧Ｖｒｅｆ１が入力され、反転入力端子に第１出力電圧Ｖｏｕｔ１が入力される。参照電圧Ｖｒｅｆ１は、第１出力電圧Ｖｏｕｔ１の設定電圧となる電圧レベルに設定される。
【００３８】
パルス生成回路１３ｂは、コンパレータ１３ａからハイレベルの信号が入力されると、一定時間Ｔのワンショットパルス信号を出力する。ドライバ１３ｃは、パルス生成回路１３ｂからワンショットパルス信号が入力されると、ハイレベルの期間中所定電圧のゲート駆動信号Ｖｇｓ１をＭＯＳＦＥＴ１２のゲートに出力する。
【００３９】
第２スイッチ制御回路１８は、コンパレータ１８ａ、パルス生成回路１８ｂ、第２駆動回路であるドライバ１８ｃから構成される。コンパレータ１８ａは、非反転入力端子に電流検出回路１９から電流検出信号が入力され、反転入力端子に参照電圧Ｖｒｅｆ２が入力される。参照電圧Ｖｒｅｆ２は、分圧点Ｓ１からノードＳ２に向けて電流が一定レベル流れたことを確実に検出するための電圧レベルに設定される。この参照電圧Ｖｒｅｆ２は、第１実施形態における電流レベルＩｒｅｆ２に相当するものである。
【００４０】
パルス生成回路１８ｂは、コンパレータ１８ａからハイレベルの信号が入力されると、パルス生成回路１３ｂと同様の一定時間Ｔのワンショットパルス信号を出力する。ドライバ１８ｃは、パルス生成回路１３ｂからワンショットパルス信号が入力されると、ハイレベルの期間中所定電圧のゲート駆動信号Ｖｇｓ２をＭＯＳＦＥＴ１７のゲートに出力する。
【００４１】
なお、本実施形態では、パルス生成回路１３ｂおよび１８ｂにより出力するワンショットパルス信号のパルス幅を等しくＴとしている。これにより、第１絶縁電源回路７および第２絶縁電源回路８におけるＭＯＳＦＥＴ１２および１７のオン時間が等しくなり、入力電圧Ｖｉｎ１およびＶｉｎ２は均等に分圧されることとなる。
【００４２】
また、本実施形態では、ワンショットパルス信号によりＭＯＳＦＥＴ１２および１７を駆動する方式であるので、制御方式としては、入力電圧Ｖｉｎや出力端子に接続される負荷の負荷電流に応じて周波数が変化するＰＦＭ（Pulse Frequency Module）制御となる。
【００４３】
電流検出回路１９は、分圧点Ｓ１とノードＳ２との間に接続される電流検出抵抗１９ａとこの電流検出抵抗１９ａの端子間電圧を増幅するアンプ１９ｂから構成される。アンプ１９ｂは、電流検出抵抗１９ａにより検出される電流Ｉｍに相当する電圧信号を増幅して電流検出信号Ｖｓｅｎｓｅとしてコンパレータ１８ａの非反転入力端子に出力する。
【００４４】
次に、上記構成の作用について、図８も参照して説明する。なお、図８の各部の波形は、直流電源３の入力電圧Ｖｉｎを２０Ｖ、第１出力電圧Ｖｏｕｔ１および第２出力電圧Ｖｏｕｔ２の基準電圧Ｖｒｅｆ１を５Ｖ、負荷電流を５００ｍＡに設定してシミュレーションを行った結果を示している。
【００４５】
電源電圧Ｖｉｎは、図８（ａ）に示すように、分圧用キャパシタ９、１０により１／２に分圧された入力電圧Ｖｉｎ１、Ｖｉｎ２として、それぞれ第１絶縁電源回路７および第２絶縁電源回路８の電源電圧となる。分圧点Ｓ１の電位Ｖｍは、入力電圧Ｖｉｎ１と等しくなる。
【００４６】
電源が投入されて動作が開始すると、第１出力端子Ｐ１の第１出力電圧Ｖｏｕｔ１が第１スイッチ制御回路１３のコンパレータ１３ａに入力される。コンパレータ１３ａは、図８（ｂ）に示すように、第１出力電圧Ｖｏｕｔ１が参照電圧Ｖｒｅｆ１よりも低くなると、ハイレベルの信号をパルス生成回路１３ｂに与える。パルス生成回路１３ｂは、これに応じてワンショットパルス信号をドライバ１３ｃに与える。ドライバ１３ｃは、図８（ｃ）に示すように、ＭＯＳＦＥＴ１２のゲートにゲートパルス信号Ｖｇｓ１を出力する。
【００４７】
これにより、ＭＯＳＦＥＴ１２がオンし、第１実施形態で説明したＡ期間となり、図８（ｄ）に示すように、第１絶縁トランス１１の１次コイル１１ａにコイル電流ＩＬ１１が流れるようになる。この電流は分圧点Ｓ１からノードＳ２の経路を介して流れるので、電流検出器１９の電流検出抵抗１９ａにより検出される。アンプ１９ｂは、図８（ｅ）に示すような電流検出信号Ｖｓｅｎｓｅとして第２パルス制御回路１８のコンパレータ１８ａの非反転入力端子に入力する。
【００４８】
コンパレータ１８ａは、電流検出信号Ｖｓｅｎｓｅのレベルが参照電圧Ｖｒｅｆ２に達すると、図８（ｂ）に示すように、ハイレベルの信号をパルス生成回路１８ｂに与える。パルス生成回路１８ｂは、これに応じてワンショットパルス信号をドライバ１８ｃに与える。ドライバ１８ｃは、図８（ｃ）に示すように、ＭＯＳＦＥＴ１７のゲートにゲートパルス信号Ｖｇｓ２を出力する。これによりＢ期間の動作となる。
【００４９】
この後、第１スイッチ制御回路１３のパルス生成回路１３ｂから出力されていたワンショットパルス信号がオフする時点になると、Ｃ期間の状態に移行する。ＭＯＳＦＥＴ１２がオフされ第１絶縁トランス１１の１次コイル１１ａの電流が遮断される。この後、２次コイル１１ｂ側には、図８（ｆ）に示すように、電圧が誘起されコイル電流ＩＬ１２が流れるようになり、キャパシタ１５に充電され第１出力電圧Ｖｏｕｔ１として出力される。
【００５０】
短いＣ期間を経て、第２スイッチ制御回路１８のパルス生成回路１８ｂから出力されていたワンショットパルス信号がオフする時点になると、Ｄ期間の状態に移行する。ＭＯＳＦＥＴ１７もオフされ、第２絶縁トランス１６の１次コイル１６ａの電流も遮断される。この後、２次コイル１６ｂ側には、図８（ｆ）に示すように、電圧が誘起されコイル電流ＩＬ２２が流れるようになり、キャパシタ２１に充電され第２出力電圧Ｖｏｕｔ２として出力される。
【００５１】
この後、第１出力電圧Ｖｏｕｔ１が低下してきて参照電圧Ｖｒｅｆ１以下になると、再び前述のＡ期間〜Ｄ期間の動作を繰り返し、以下、同様にして動作を繰り返すことで出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を所定電圧となるように制御することができる。なお、このシミュレーションでは、ＰＦＭ制御によるパルスの繰り返し周波数が８８０ｋＨｚとなる場合で示しているが、負荷電流の条件や回路定数や入出力の条件が変化することで繰り返し周波数は変動するものである。
したがって、このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができる。
【００５２】
（第３実施形態）
図９は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、上記した第２実施形態の動作において、絶縁トランス１１、１６などの特性のばらつきや、ＭＯＳＦＥＴ１２、１７などの特性ばらつきなどに起因して絶縁電源回路７、８への入力電圧Ｖｉｎ１、Ｖｉｎ２を均等に分圧できない場合を想定して、その場合でも、自己整合的に調整を図ることができるようにしたものである。
【００５３】
この実施形態では、図９に示すように、スイッチング素子駆動電源回路６ｂにおいて、分圧点Ｓ１の電圧Ｖｍを検出する検出回路２２を新たに設けている。また、第１スイッチ制御回路１３のパルス生成回路１３ｄとして、ワンショットパルス信号のパルス幅を調整可能な構成としている。
【００５４】
検出回路２２は、直流電源３の入力電圧Ｖｉｎを一方の入力とし、分圧点Ｓ１の分圧電圧Ｖｍを他方の入力としている。検出回路２２は、分圧点Ｓ１の電圧Ｖｍが、入力電圧Ｖｉｎの１／２の電圧に等しい状態を保持するため、電圧Ｖｍと電圧Ｖｉｎ／２との偏差に相当する検出信号を出力する。第１スイッチ制御回路１３のパルス生成回路１３ｄは、検出回路２２の検出信号の大きさに応じてワンショットパルス信号のパルス幅を調整するように構成されている。これによって第１絶縁電源回路７および第２絶縁電源回路８への入力電圧が均等になるように制御する構成である。
【００５５】
このような第３実施形態によれば、第２実施形態の作用効果に加えて、絶縁トランス１１、１６、ＭＯＳＦＥＴ１２、１７などの特性ばらつきなどに起因した不具合を、検出回路２２を設け、第１パルス制御回路１３においパルス生成回路１３ｄによりワンショットパルス信号のパルス幅を調整することで、解消させることができる。
【００５６】
（第４実施形態）
図１０は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、第３実施形態における検出回路２２の構成を具体的に示したものである。図１０において、分圧点Ｓ１の電圧を検出する検出回路２２は、分圧回路を構成する抵抗２２ａ、２２ｂ、エラーアンプ２２ｃ、調整回路２２ｄを備えている。
【００５７】
直流電源３の入力電圧Ｖｉｎは、この両端子間に接続される分圧回路の抵抗２３ａ、２３ｂの直列回路から分圧点Ｓ３の電圧Ｖｘとしてエラーアンプ２２ｃの非反転入力端子に入力される。分圧点Ｓ１の電圧Ｖｍは、分圧用キャパシタ９の両端子間に接続される分圧回路の抵抗２２ａ、２２ｂの直列回路から分圧点Ｓ４の電圧Ｖｙとしてエラーアンプ２２ｃの反転入力端子に入力される。
【００５８】
なお、抵抗２２ａ、２２ｂおよび抵抗２３ａ、２３ｂの比の設定は、分圧点Ｓ１の電圧Ｖｍが入力電圧Ｖｉｎの１／２に等しいときに電圧Ｖｘと電圧Ｖｙとが等しくなるように調整されている。エラーアンプ２２ｃは、直流電源３の入力電圧Ｖｉｎの１／２の電圧に対して分圧点Ｓ１の電圧Ｖｍがずれている成分を検出する。調整回路２２ｄは、パルス生成回路１３ｄにより生成するワンショットパルス信号のパルス幅を調整する調整信号を出力する。調整回路２２ｄは、エラーアンプ２２ｃからの信号に基づいて、分圧点Ｓ１の電圧Ｖｍが入力電圧Ｖｉｎの１／２の電圧にもどるようにするためにパルス幅調整信号を生成してパルス生成回路１３ｄに与える。
【００５９】
これにより、絶縁トランス１１、１６、ＭＯＳＦＥＴ１２、１７などの特性ばらつきなどに起因した不具合を、第１パルス制御回路１３においパルス生成回路１３ｄによりワンショットパルス信号のパルス幅を調整することで、解消させることができる。
なお、上記構成において、入力電圧Ｖｉｎを検出するための抵抗２３ａ、２３ｂは、放電抵抗を兼ねる構成とすることもできる。
【００６０】
（第５実施形態）
図１１は第５実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、第１スイッチ制御回路１３の構成として、コンパレータ１３ａに代えてエラーアンプ１３ｅを設け、パルス発生回路１３ｂに代えてコンパレータ１３ｆを設けている。また、コンパレータ１３ｆの反転入力端子にＰＷＭ制御用の所定周波数の三角波信号Ｓｄを入力する三角波生成回路１３ｇを設ける構成としている。また、第２スイッチ制御回路１８として、コンパレータ１８ａに代えてヒステリシスコンパレータ１８ｄを設け、パルス発生回路１８ｂを省略した構成としている。
【００６１】
次に、上記構成の作用について説明する。この実施形態では、電流検出器１９により検出される電流を分圧点Ｓ１からノードＳ２に向けて流れる正の電流Ｉｍが所定レベルを超えると第２スイッチ制御回路８を動作させる。また、ノードＳ２から分圧点Ｓ１に向けて逆方向に流れる負の電流−Ｉｍを検出すると第２スイッチ制御回路８を停止させるように構成している。
【００６２】
第１スイッチ制御回路１３は、ＰＷＭ制御によりＭＯＳＦＥＴ１２を動作させる。すなわち、第１スイッチ制御回路１３においては、エラーアンプ１３ｅにより、第１出力電圧Ｖｏｕｔ１のレベルと参照電圧Ｖｒｅｆ１との差に応じた電圧信号が出力される。これに応じてコンパレータ１３ｆでは、電圧信号のレベルが三角波信号Ｓｄのレベルを超えている期間中にドライバ１３ｃを介してＭＯＳＦＥＴ１２にゲート信号Ｖｇｓ１を与えてオンさせる。この状態は前述のＡ期間に相当する。
【００６３】
ＭＯＳＦＥＴ１２のオン期間では、第１絶縁トランス１１の１次コイル１１ａにコイル電流ＩＬ１１が流れ、これが電流検出器１９により検出電圧Ｖｓｅｎｓｅとして検出される。第２スイッチ制御回路１８のヒステリシスコンパレータ１８ｄは、検出電圧Ｖｓｅｎｓｅが入力されると、参照電圧Ｖｒｅｆ２のレベルを超えた時点でドライバ１８ｃを介してＭＯＳＦＥＴ１７にゲート信号Ｖｇｓ２を与えてオンさせる。この状態は前述のＢ期間に相当する。
【００６４】
また、第１スイッチ制御回路１３のコンパレータ１３ｆにおいて、エラーアンプ１３ｅからの電圧信号のレベルが三角波信号Ｓｄのレベルを下回る期間中には出力がローレベルとなりＭＯＳＦＥＴ１２をオフさせる。この期間は前述のＣ期間に相当する。
【００６５】
これにより、第１絶縁トランス１１の１次コイル１１ａのコイル電流ＩＬ１１が遮断されると、電流検出回路１９の電流検出抵抗１９ａに流れる電流は、第２絶縁トランス１６の１次コイル１６ａに流れるコイル電流ＩＬ２１だけとなる。したがって、電流検出抵抗１９ａに流れる電流は、コイル電流ＩＬ２１がノードＳ２から分圧点Ｓ１に向かって流れる逆方向の電流−Ｉｍとなる。
【００６６】
第２スイッチ制御回路１８においては、ヒステリシスコンパレータ１８ｄに電流検出回路１９側から検出電流が逆方向となって負電圧に低下した電圧が入力されると、ヒステリシス機能により参照電圧Ｖｒｅｆ２よりも低いゼロもしくはゼロ以下の電圧が入力されることで、出力はローレベルに反転する。これにより、ＭＯＳＦＥＴ１７はオフされるようになる。
【００６７】
この結果、ＭＯＳＦＥＴ１２のオンオフ動作に追随してＭＯＳＦＥＴ１７がオンオフ動作するようになる。なお、第２スイッチ制御回路１８にヒステリシスコンパレータ１８ｄを設けているので、電流検出抵抗１９ａに流れる電流がノイズなどで微細な変動がある場合でも、これに応じてチャタリングなどの動作を起こすことはない。
【００６８】
したがって、このような第５実施形態によっても第２実施形態と同様の効果を得ることができる。また、入力電圧Ｖｉｎや負荷電流に依らず周波数一定の三角波信号ＳｄによりＰＷＭ制御を行うことができる。さらに、ＭＯＳＦＥＴ１２のオンオフ動作に追随してＭＯＳＦＥＴ１７がオンオフ動作させる構成であるから、第１絶縁電源回路７と第２絶縁電源回路８によるＭＯＳＦＥＴ１２、１７のオン時間が等しくなるため、絶縁電源の入力電圧を均等に分圧させることができる。
【００６９】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００７０】
第１および第２スイッチング素子は、ＭＯＳＦＥＴ１２、１７以外に、ＩＧＢＴを用いることもできる。
第３実施形態あるいは第４実施形態の構成は、第５実施形態の構成に適用することもできる。
【符号の説明】
【００７１】
図面中、３は直流電源、４、５はゲート駆動回路、６、６ａ、６ｂ、６ｃ、６ｄはスイッチング素子駆動電源回路、７は第１絶縁電源回路、８は第２絶縁電源回路、９、１０は分圧用キャパシタ、１１は第１絶縁トランス、１２はＭＯＳＦＥＴ（第１スイッチング素子）、１３は第１スイッチ制御回路、１３ａはコンパレータ、１３ｂ、１３ｄはパルス生成回路、１３ｃはドライバ（第１駆動回路）、１３ｅはエラーアンプ、１３ｆはコンパレータ、１６は第２絶縁トランス、１７はＭＯＳＦＥＴ（第２スイッチング素子）、１８は第２スイッチ制御回路、１８ａはコンパレータ、１８ｂはパルス生成回路、１８ｃはドライバ（第２駆動回路）、１８ｄはヒステリシスコンパレータ、１９は電流検出器、１９ａは電流検出抵抗、２２は検出回路、２２ｄは調整回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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