(57)【要約】【課題】表示装置において、回路構成を複雑化させることなく低消費電力化を図る。【解決手段】駆動回路は、表示パネルに設けられた複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が第１ゲート線に電気的に接続され、他方の導通電極が第１ゲート線よりも走査方向に配置された第２ゲート線に電気的に接続された第１トランジスタと、第１トランジスタの制御電極に電気的に接続された第１制御線と、を含み、出力回路が第１ゲート線にゲートオン電圧を出力しているときに、第１トランジスタをオン状態にして、第１ゲート線及び第２ゲート線を互いに電気的に接続する。【選択図】図６
2017040881.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルに設けられ、第１ゲート線と、前記第１ゲート線よりも走査方向に配置された第２ゲート線とを含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、
一方の導通電極が前記第１ゲート線に電気的に接続され、他方の導通電極が前記第２ゲート線に電気的に接続された第１トランジスタと、
前記第１トランジスタの制御電極に電気的に接続された第１制御線と、
を含み、
前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を互いに電気的に接続する、
ことを特徴とする駆動回路。
【請求項２】
前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力しているときに、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を互いに電気的に接続する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記出力回路が前記第２ゲート線に前記ゲートオン電圧を出力する前に、前記第１トランジスタをオン状態にする、
ことを特徴とする請求項１に記載の駆動回路。
【請求項４】
前記第１ゲート線及び前記第２ゲート線がフローティング状態のときに、前記第１トランジスタをオン状態にする、
ことを特徴とする請求項１に記載の駆動回路。
【請求項５】
前記第１トランジスタをオン状態にして、前記第１ゲート線に充電された電荷の一部を、前記第２ゲート線に配分する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項６】
前記複数のゲート線は、走査方向に順に配置された前記第１ゲート線と、前記第２ゲート線と、さらに第３ゲート線とを含み、
当該駆動回路は、さらに、
一方の導通電極が前記第２ゲート線に電気的に接続され、他方の導通電極が前記第３ゲート線に電気的に接続された第２トランジスタと、
前記第２トランジスタの制御電極に電気的に接続された第２制御線と、
を含み、
前記出力回路が前記第２ゲート線に前記ゲートオン電圧を出力した後に、前記第２トランジスタをオン状態にして、前記第２ゲート線及び前記第３ゲート線を互いに電気的に接続する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項７】
前記第１トランジスタ及び前記第２トランジスタは、走査方向に交互に配置されている、
ことを特徴とする請求項６に記載の駆動回路。
【請求項８】
信号波形の立ち上がり及び立ち下がりに傾斜を有する前記ゲートオン電圧を出力する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項９】
前記トランジスタの導通電極に電気的に接続された抵抗器をさらに含む、
ことを特徴とする請求項８に記載の駆動回路。
【請求項１０】
前記ゲートオン電圧の信号波形に傾斜が形成されるように、前記トランジスタのチャネル部の大きさを調整する、
ことを特徴とする請求項８に記載の駆動回路。
【請求項１１】
表示パネルに設けられ、走査方向に順に配置された第１〜第６ゲート線を含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、
一方の導通電極が前記第１ゲート線に電気的に接続され、他方の導通電極が前記第３ゲート線に電気的に接続された第１トランジスタと、
一方の導通電極が前記第２ゲート線に電気的に接続され、他方の導通電極が前記第４ゲート線に電気的に接続された第２トランジスタと、
一方の導通電極が前記第３ゲート線に電気的に接続され、他方の導通電極が前記第５ゲート線に電気的に接続された第３トランジスタと、
一方の導通電極が前記第４ゲート線に電気的に接続され、他方の導通電極が前記第６ゲート線に電気的に接続された第４トランジスタと、
前記第１トランジスタの制御電極に電気的に接続された第１制御線と、
前記第２トランジスタの制御電極に電気的に接続された第２制御線と、
前記第３トランジスタの制御電極に電気的に接続された第３制御線と、
前記第４トランジスタの制御電極に電気的に接続された第４制御線と、
を含み、
前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第３ゲート線を互いに電気的に接続し、
前記出力回路が前記第２ゲート線に前記ゲートオン電圧を出力した後に、前記第２トランジスタをオン状態にして、前記第２ゲート線及び前記第４ゲート線を互いに電気的に接続し、
前記出力回路が前記第３ゲート線に前記ゲートオン電圧を出力した後に、前記第３トランジスタをオン状態にして、前記第３ゲート線及び前記第５ゲート線を互いに電気的に接続し、
前記出力回路が前記第４ゲート線に前記ゲートオン電圧を出力した後に、前記第４トランジスタをオン状態にして、前記第４ゲート線及び前記第６ゲート線を互いに電気的に接続する、
ことを特徴とする駆動回路。
【請求項１２】
前記出力回路は、２水平走査期間ハイレベルとなる前記ゲートオン電圧を、１水平走査期間経過するごとに、各ゲート線に出力する、
ことを特徴とする請求項１１に記載の駆動回路。
【請求項１３】
複数のゲート線が設けられた表示パネルと、請求項１に記載の駆動回路と、
を含むことを特徴とする表示装置。
【請求項１４】
第１ゲート線と、前記第１ゲート線よりも走査方向に配置された第２ゲート線とを含む複数のゲート線が設けられた表示パネルと、
前記複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続され、他方の導通電極が前記第２ゲート線に電気的に接続された第１トランジスタと、前記第１トランジスタの制御電極に電気的に接続された第１制御線と、を含む駆動回路と、
を含む表示装置の駆動方法であって、
前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を互いに電気的に接続する、
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、表示装置及び駆動方法に関する。
【背景技術】
【０００２】
各種表示装置のうち例えば液晶表示装置は、各画素領域に形成された画素電極と共通電極との間に発生する電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を調整して画像表示を行う。
【０００３】
従来、上記液晶表示装置において、消費電力を低減するための技術が種々提案されている。例えば特許文献１には、ソースドライバが、垂直ブランキング期間に、所定の電圧を有する正極性及び負極性のソース信号をソース線に供給し、当該ソース信号の供給後にソース線から電気的に切り離すと共に、互いに逆極性のソース信号が供給された隣り合うソース線同士を短絡させることにより、ソース線に所定の直流電圧値を保持させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−００８９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術では、液晶表示装置全体として低消費電力化を図るには十分とは言えない。特に近年の液晶表示装置では、高精細化が進み、消費電力が増加する傾向にあり、更なる低消費電力化を実現する必要がある。また、液晶表示装置の薄型化及び狭額縁化も要求されているため、低消費電力化を実現する際に回路構成が複雑化することは避けなければならない。
【０００６】
本発明は、上記実情に鑑みてなされたものであり、その目的は、回路構成を複雑化させることなく低消費電力化を図ることができる駆動回路、表示装置及び駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る駆動回路は、表示パネルに設けられ、第１ゲート線と、前記第１ゲート線よりも走査方向に配置された第２ゲート線とを含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続され、他方の導通電極が前記第２ゲート線に電気的に接続された第１トランジスタと、前記第１トランジスタの制御電極に電気的に接続された第１制御線と、を含み、前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を互いに電気的に接続する、ことを特徴とする。
【０００８】
本発明に係る駆動回路では、前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力しているときに、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を互いに電気的に接続してもよい。
【０００９】
本発明に係る駆動回路では、前記出力回路が前記第２ゲート線に前記ゲートオン電圧を出力する前に、前記第１トランジスタをオン状態にしてもよい。
【００１０】
本発明に係る駆動回路では、前記第１ゲート線及び前記第２ゲート線がフローティング状態のときに、前記第１トランジスタをオン状態にしてもよい。
【００１１】
本発明に係る駆動回路では、前記第１トランジスタをオン状態にして、前記第１ゲート線に充電された電荷の一部を、前記第２ゲート線に配分してもよい。
【００１２】
本発明に係る駆動回路では、前記複数のゲート線は、走査方向に順に配置された前記第１ゲート線と、前記第２ゲート線と、さらに第３ゲート線とを含み、当該駆動回路は、さらに、一方の導通電極が前記第２ゲート線に電気的に接続され、他方の導通電極が前記第３ゲート線に電気的に接続された第２トランジスタと、前記第２トランジスタの制御電極に電気的に接続された第２制御線と、を含み、前記出力回路が前記第２ゲート線に前記ゲートオン電圧を出力した後に、前記第２トランジスタをオン状態にして、前記第２ゲート線及び前記第３ゲート線を互いに電気的に接続してもよい。
【００１３】
本発明に係る駆動回路では、前記第１トランジスタ及び前記第２トランジスタは、走査方向に交互に配置されてもよい。
【００１４】
本発明に係る駆動回路では、信号波形の立ち上がり及び立ち下がりに傾斜を有する前記ゲートオン電圧を出してもよい。
【００１５】
本発明に係る駆動回路では、前記トランジスタの導通電極に電気的に接続された抵抗器をさらに含んでもよい。
【００１６】
本発明に係る駆動回路では、前記ゲートオン電圧の信号波形に傾斜が形成されるように、前記トランジスタのチャネル部の大きさを調整してもよい。
【００１７】
また上記課題を解決するために、本発明に係る駆動回路は、表示パネルに設けられ、走査方向に順に配置された第１〜第６ゲート線を含む複数のゲート線に、ゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続され、他方の導通電極が前記第３ゲート線に電気的に接続された第１トランジスタと、一方の導通電極が前記第２ゲート線に電気的に接続され、他方の導通電極が前記第４ゲート線に電気的に接続された第２トランジスタと、一方の導通電極が前記第３ゲート線に電気的に接続され、他方の導通電極が前記第５ゲート線に電気的に接続された第３トランジスタと、一方の導通電極が前記第４ゲート線に電気的に接続され、他方の導通電極が前記第６ゲート線に電気的に接続された第４トランジスタと、前記第１トランジスタの制御電極に電気的に接続された第１制御線と、前記第２トランジスタの制御電極に電気的に接続された第２制御線と、前記第３トランジスタの制御電極に電気的に接続された第３制御線と、前記第４トランジスタの制御電極に電気的に接続された第４制御線と、を含み、前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第３ゲート線を互いに電気的に接続し、前記出力回路が前記第２ゲート線に前記ゲートオン電圧を出力した後に、前記第２トランジスタをオン状態にして、前記第２ゲート線及び前記第４ゲート線を互いに電気的に接続し、前記出力回路が前記第３ゲート線に前記ゲートオン電圧を出力した後に、前記第３トランジスタをオン状態にして、前記第３ゲート線及び前記第５ゲート線を互いに電気的に接続し、前記出力回路が前記第４ゲート線に前記ゲートオン電圧を出力した後に、前記第４トランジスタをオン状態にして、前記第４ゲート線及び前記第６ゲート線を互いに電気的に接続する、ことを特徴とする。
【００１８】
本発明に係る駆動回路では、前記出力回路は、２水平走査期間ハイレベルとなる前記ゲートオン電圧を、１水平走査期間経過するごとに、各ゲート線に出力してもよい。
【００１９】
また上記課題を解決するために、本発明に係る表示装置は、複数のゲート線が設けられた表示パネルと、上記記載の駆動回路と、を含むことを特徴とする。
【００２０】
また上記課題を解決するために、本発明に係る表示装置の駆動方法は、第１ゲート線と、前記第１ゲート線よりも走査方向に配置された第２ゲート線とを含む複数のゲート線が設けられた表示パネルと、前記複数のゲート線にゲートオン電圧及びゲートオフ電圧を出力する出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続され、他方の導通電極が前記第２ゲート線に電気的に接続された第１トランジスタと、前記第１トランジスタの制御電極に電気的に接続された第１制御線と、を含む駆動回路と、を含む表示装置の駆動方法であって、前記出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を互いに電気的に接続する、ことを特徴とする。
【発明の効果】
【００２１】
本発明の構成によれば、回路構成を複雑化させることなく低消費電力化を図ることができる駆動回路、表示装置及び駆動方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る液晶表示装置の概略構成を示す平面図である。
【図２】表示パネルの構成を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】図２のＢ−Ｂ断面図である。
【図５】ゲート線駆動回路の概略構成を示す平面図である。
【図６】ゲート線駆動回路の具体的な構成を示す平面図である。
【図７】出力回路の構成例を示す図である。
【図８】出力回路の出力信号とゲート信号と制御信号を示すタイミングチャートである。
【図９】ゲート線駆動回路の他の構成を示す平面図である。
【図１０】出力回路の出力信号とゲート信号と制御信号を示すタイミングチャートである。
【図１１】ゲート線駆動回路の他の構成例を示す回路図である。
【図１２】出力回路の出力信号とゲート信号と制御信号を示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
本発明の実施形態について、図面を用いて以下に説明する。本実施形態では、液晶表示装置を例に挙げるが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ表示装置等であってもよい。
【００２４】
図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置１は、画像を表示する表示パネル１０と、表示パネル１０を駆動する駆動回路（データ線駆動回路２０、ゲート線駆動回路３０）と、駆動回路を制御する制御回路４０と、表示パネル１０に背面側から光を照射するバックライト（図示せず）とを含んで構成されている。駆動回路は、表示パネル１０に設けられてもよい。
【００２５】
表示パネル１０には、列方向に延在する複数のデータ線１１と、行方向に延在する複数のゲート線１２とが設けられている。各データ線１１と各ゲート線１２との各交差部には、薄膜トランジスタ１３（ＴＦＴ）が設けられている。
【００２６】
表示パネル１０には、各データ線１１と各ゲート線１２との各交差部に対応して、複数の画素１４がマトリクス状（行方向及び列方向）に配置されている。詳細は後述するが、表示パネル１０は、薄膜トランジスタ基板（ＴＦＴ基板）と、カラーフィルタ基板（ＣＦ基板）と、両基板間に挟持された液晶層とを含んでいる。ＴＦＴ基板には、各画素１４に対応して設けられた複数の画素電極１５と、各画素１４に共通する１つの共通電極１６とが設けられている。共通電極１６は、１つの画素１４又は複数の画素１４ごとに分割して配置されていてもよいし、ＣＦ基板に設けられてもよい。
【００２７】
制御回路４０は、外部から入力された入力データ（同期信号、映像信号等）に基づき、データ線駆動回路２０及びゲート線駆動回路３０の駆動タイミングを制御するための各種の制御信号と、表示パネル１０の画像表示領域に表示する画像に対応する画像データとを出力する。
【００２８】
データ線駆動回路２０は、制御回路４０から入力された制御信号及び画像データに基づいて、各データ線１１にデータ信号（データ電圧）を出力する。
【００２９】
ゲート線駆動回路３０は、外部から入力された電源電圧と、制御回路４０から入力された制御信号とに基づいてゲート信号を生成し、各ゲート線１２に出力する。ゲート線駆動回路３０の具体的な構成は後述する。
【００３０】
図２は、表示パネル１０の構成例を示す平面図である。図３は図２のＡ−Ａ断面図であり、図４は図２のＢ−Ｂ断面図である。図２〜図４を参照しつつ、表示パネル１０の具体的な構成について説明する。
【００３１】
図２において、隣り合う２本のデータ線１１と、隣り合う２本のゲート線１２とで区画された領域が１つの画素１４に相当する。各画素１４には、薄膜トランジスタ１３が設けられている。薄膜トランジスタ１３は、絶縁膜１０２（図３参照）上に形成された半導体層２１と、半導体層２１上に形成されたドレイン電極２２及びソース電極２３とを含んで構成されている（図２参照）。ドレイン電極２２はデータ線１１に電気的に接続されており、ソース電極２３はスルーホール２４を介して画素電極１５に電気的に接続されている。
【００３２】
各画素１４には、スズ添加酸化インジウム（ＩＴＯ）等の透明導電膜からなる画素電極１５が形成されている。画素電極１５は、複数の開口部を有しており、ストライプ状に形成されている。開口部の形状は限定されない。各画素１４に共通して、表示領域全体にＩＴＯ等の透明導電膜からなる１つの共通電極１６が形成されている。共通電極１６における、スルーホール２４及び薄膜トランジスタ１３のソース電極２３に重なる領域には、画素電極１５とソース電極２３とを電気的に接続させるための開口部が形成されている。
【００３３】
図３に示すように、表示パネル１０は、ＴＦＴ基板１００と、ＣＦ基板２００と、ＴＦＴ基板１００及びＣＦ基板２００の間に挟持される液晶層３００と、を含んで構成されている。
【００３４】
ＴＦＴ基板１００では、ガラス基板１０１上にゲート線１２（図４参照）が形成され、ゲート線１２を覆うように絶縁膜１０２が形成されている。絶縁膜１０２上にはデータ線１１（図３参照）が形成され、データ線１１を覆うように絶縁膜１０３が形成されている。絶縁膜１０３上には共通電極１６が形成され、共通電極１６を覆うように絶縁膜１０４が形成されている。絶縁膜１０４上には画素電極１５が形成され、画素電極１５を覆うように配向膜１０５が形成されている。その他、図示はしていないが、ＴＦＴ基板１００には、偏光板等が形成されている。画素１４を構成する各部の積層構造は、図３及び図４の構成に限定されるものではなく、周知の構成を適用することができる。
【００３５】
ＣＦ基板２００では、ガラス基板２０１上にブラックマトリクス２０３及び着色部２０２（例えば、赤色部、緑色部、青色部）が形成され、これらを覆うようにオーバコート層２０４が形成されている。オーバコート層２０４上には配向膜２０５が形成されている。その他、図示はしていないが、ＣＦ基板２００には、偏光板等が形成されている。
【００３６】
液晶層３００には、液晶３０１が封入されている。液晶３０１は、誘電率異方性が負のネガ型液晶であってもよいし、誘電率異方性が正のポジ型液晶であってもよい。
【００３７】
配向膜１０５，２０５は、ラビング配向処理が施された配向膜であってもよいし、光配向処理が施された光配向膜であってもよい。
【００３８】
上記のように、液晶表示装置１は、ＩＰＳ（In Plane Switching）方式の構成を有している。液晶表示装置１の構成は、上記構成に限定されない。
【００３９】
液晶表示装置１の駆動方法を簡単に説明する。ゲート線１２にはゲート線駆動回路３０から走査用のゲート電圧（ゲートオン電圧、ゲートオフ電圧）が供給される。データ線１１にはデータ線駆動回路２０から映像用のデータ電圧が供給される。ゲート線１２にゲートオン電圧が供給されると、薄膜トランジスタ１３がオン状態になり、データ線１１に供給されたデータ電圧が、ドレイン電極２２及びソース電極２３を介して画素電極１５に伝達される。共通電極１６には、共通電極駆動回路（図示せず）から共通電圧（Ｖｃｏｍ）が供給される。共通電極１６は、絶縁膜１０４を介して画素電極１５に重なっており、画素電極１５には、開口部（スリット）が形成されている。これにより、画素電極１５から液晶層３００を経て画素電極１５の開口部を介して共通電極１６に至る電界により液晶３０１が駆動する。液晶３０１が駆動して液晶層３００を透過する光の透過率を制御することにより画像が表示される。なお、カラー表示を行う場合は、縦ストライプ状のカラーフィルタで形成された赤色部、緑色部、青色部等に対応するそれぞれの画素１４の画素電極１５に接続されたデータ線に、所望のデータ電圧を供給することにより実現される。液晶表示装置１の駆動方法は上記の方法に限定されず、周知の方法を適用することができる。
【００４０】
次に、ゲート線駆動回路３０の具体的な構成について説明する。図５は、ゲート線駆動回路３０の概略構成を示す平面図である。図６は、ゲート線駆動回路３０の具体的な構成を示す平面図である。ゲート線駆動回路３０は、複数のシフトレジスタ回路ＳＲを含むシフトレジスタ３１と、複数のレベルシフタ回路ＬＳを含むレベルシフタ３６と、複数のバッファ回路ＢＦを含む出力バッファ３７と、隣り合う２本のゲート線１２に電気的に接続される、複数の第１トランジスタ３２及び複数の第２トランジスタ３３と、複数の第１トランジスタ３２のゲート電極（制御電極）に電気的に接続される第１制御線３４と、複数の第２トランジスタ３３のゲート電極（制御電極）に電気的に接続される第２制御線３５と、を含んでいる。第１トランジスタ３２及び第２トランジスタ３３は、列方向に交互に配置される。例えば、第１トランジスタ３２は、１行目及び２行目のゲート線１２の間、３行目及び４行目のゲート線１２の間、ｎ（ｎ；奇数）行目及び（ｎ＋１）行目のゲート線１２の間に配置される。第２トランジスタ３３は、２行目及び３行目のゲート線１２の間、４行目及び５行目のゲート線１２の間、（ｎ＋１）行目及び（ｎ＋２）行目のゲート線１２の間に配置される。このように、各トランジスタは、一方の導通電極が第１ゲート線１２に電気的に接続され、他方の導通電極が第１ゲート線よりも走査方向に配置された第２ゲート線に電気的に接続されている。
【００４１】
各シフトレジスタ回路ＳＲには、クロックＣＫ１とゲートオフ電圧Ｖｏｆｆが入力される。また、１段目のシフトレジスタ回路ＳＲ（１）には、スタートパルスＳＰが入力され、２段目以降のシフトレジスタ回路ＳＲには、前段のシフトレジスタ回路ＳＲの出力信号が入力される。各レベルシフタ回路ＬＳは、各シフトレジスタ回路ＳＲの出力信号の電圧レベルを変換して後段の各バッファ回路ＢＦに出力する。各バッファ回路ＢＦは、各レベルシフタ回路ＬＳにより変換された信号を増幅して各ゲート線１２にゲート信号（ゲートオン電圧／ゲートオフ電圧）を出力する。各段のシフトレジスタ回路ＳＲとレベルシフタ回路ＬＳとバッファ回路ＢＦとは、各段の出力回路Ｓを構成する。すなわち、ｎ段目の出力回路（ｎ）は、シフトレジスタ回路ＳＲ（ｎ）とレベルシフタ回路ＬＳ（ｎ）とバッファ回路ＢＦ（ｎ）とを含み、ゲート信号Ｇｏｕｔ（ｎ）に対応する出力信号Ｓｏｕｔ（ｎ）を出力する。
【００４２】
第１トランジスタ３２のゲート電極には、第１制御線３４を介して、第１トランジスタ３２をオン／オフするための第１制御信号ＳＷ１が供給される。第２トランジスタ３３のゲート電極には、第２制御線３５を介して、第２トランジスタ３３をオン／オフするための第２制御信号ＳＷ２が供給される。出力回路Ｓ（１）〜Ｓ（ｍ）の出力信号Ｓｏｕｔ（１）〜Ｓｏｕｔ（ｍ）は、第１制御信号ＳＷ１及び第２制御信号ＳＷ２による第１トランジスタ３２及び第２トランジスタ３３のオン／オフ動作に応じた処理（電荷配分処理）が実行され、ゲート信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｍ）として順次、出力端子ＯＵＴ（１）〜ＯＵＴ（ｍ）から、１行目〜ｍ行目のゲート線１２に出力される。電荷配分処理の具体例は後述する。
【００４３】
各シフトレジスタ回路ＳＲと各レベルシフタ３６と各出力バッファ３７とは、周知の構成を適用することができる。図７は、出力回路Ｓの構成例を示す図である。図７では、ｎ（ｎ；奇数）段目のシフトレジスタ回路ＳＲ（ｎ）と、（ｎ＋１）段目のシフトレジスタ回路ＳＲ（ｎ＋１）と、（ｎ＋２）段目のシフトレジスタ回路ＳＲ（ｎ＋２）と、これらに対応するレベルシフタ回路ＬＳ及びバッファ回路ＢＦとを示している。シフトレジスタ回路ＳＲのクロック端子にはクロック線が接続されておりクロックＣＫ１が入力され、リセット端子にはオフ信号線が接続されており薄膜トランジスタ１３をオフするためのゲートオフ電圧Ｖｏｆｆ（リセット信号）が入力される。
【００４４】
シフトレジスタ回路ＳＲ（ｎ）の入力端子には、前段のシフトレジスタ回路ＳＲ（ｎ−１）から出力された出力信号ＳＲｏｕｔ（ｎ−１）が入力される。シフトレジスタ回路ＳＲ（ｎ）は、クロック端子にクロックＣＫ１が入力された状態で、入力端子に出力信号ＳＲｏｕｔ（ｎ−１）が入力されると、クロックＣＫ１に対応するパルス信号（ローレベル、ハイレベル）を出力信号ＳＲｏｕｔ（ｎ）として出力する。出力信号ＳＲｏｕｔ（ｎ）は、次段のシフトレジスタ回路ＳＲ（ｎ＋１）に入力されるとともに、レベルシフタ回路ＬＳ（ｎ）及びバッファ回路ＢＦ（ｎ）により出力信号Ｓｏｕｔ（ｎ）に変換され、出力信号Ｓｏｕｔ（ｎ）は、ゲート信号Ｇｏｕｔ（ｎ）としてゲート線１２に供給される。
【００４５】
図８は、出力回路Ｓの出力信号Ｓｏｕｔとゲート信号Ｇｏｕｔと制御信号ＳＷを示すタイミングチャートである。出力信号Ｓｏｕｔ（ｎ）がハイレベルからローレベルに切り替わり、ｎ行目のゲート線１２がフローティング状態になった後に、第１制御信号ＳＷ１（ゲートオン電圧）が第１トランジスタ３２のゲート電極に供給される。第１制御信号ＳＷ１（ゲートオン電圧）が第１トランジスタ３２に供給されると、第１トランジスタ３２がオン状態になり、図７に示すように、第１トランジスタ３２に電気的に接続された隣り合う２本のゲート線１２が電気的に接続（短絡）される。換言すると、出力回路Ｓ（ｎ）の出力端子と、出力回路Ｓ（ｎ＋１）の出力端子とが電気的に接続される。すると、出力信号Ｓｏｕｔ（ｎ）の電荷が、ｎ行目のゲート線１２と、（ｎ＋１）行目のゲート線１２とに配分される。これにより、図８に示すように、ｎ行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ）の電位が低下し、（ｎ＋１）行目の書き込み期間が開始する直前に、（ｎ＋１）行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ＋１）の電位が上昇する。
【００４６】
続いて、出力信号Ｓｏｕｔ（ｎ）が（ｎ＋１）行目のシフトレジスタ回路ＳＲ（ｎ＋１）に入力されると、シフトレジスタ回路ＳＲ（ｎ＋１）は、クロックＣＫ１に対応するパルス信号（ローレベル、ハイレベル）を出力信号ＳＲｏｕｔ（ｎ＋１）として出力する。出力信号ＳＲｏｕｔ（ｎ＋１）は、次段のシフトレジスタ回路ＳＲ（ｎ＋２）に入力されるとともに、レベルシフタ回路ＬＳ（ｎ＋１）及びバッファ回路ＢＦ（ｎ＋１）により出力信号Ｓｏｕｔ（ｎ＋１）に変換され、出力信号Ｓｏｕｔ（ｎ＋１）は、ゲート信号Ｇｏｕｔ（ｎ＋１）としてゲート線１２に供給される。これにより、（ｎ＋１）行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ＋１）の電位がさらに上昇する。その後、出力信号Ｓｏｕｔ（ｎ＋１）がハイレベルからローレベルに切り替わり、（ｎ＋１）行目のゲート線１２がフローティング状態になった後に、第２制御信号ＳＷ２が第２トランジスタ３３のゲート電極に供給される。第２制御信号ＳＷ２が第２トランジスタ３３に供給されると、第２トランジスタ３３がオン状態になり、図７に示すように、第２トランジスタ３３に電気的に接続された隣り合う２本のゲート線１２が電気的に接続（短絡）される。すると、出力信号Ｓｏｕｔ（ｎ＋１）の電荷が、（ｎ＋１）行目のゲート線１２と、（ｎ＋２）行目のゲート線１２とに配分される。これにより、図８に示すように、（ｎ＋１）行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ＋１）の電位が低下し、（ｎ＋２）行目の書き込み期間が開始する直前に、（ｎ＋２）行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ＋２）の電位が上昇する。
【００４７】
上記のようにして、隣り合う２本のゲート線１２間で電荷が配分されたゲート信号Ｇｏｕｔが、順次ゲート線１２に供給される。上記の構成によれば、出力回路Ｓの出力信号Ｓｏｕｔによってゲート線１２を所定電位まで充電する前に、他のゲート線１２の電位（電荷）を配分して所定電位の例えば半分の電位まで予め充電（予備充電）することができるため、ゲート線駆動回路３０の駆動電力を低減（例えば半減）することができる。また、ゲート線駆動回路３０にトランジスタを追加すればよいため、回路構成が複雑化することもない。よって、ゲート線駆動回路３０及び液晶表示装置１の回路構成を複雑化させることなく低消費電力化を図ることができる。
【００４８】
なお、上記の構成では、出力回路Ｓ（ｎ）がｎ行目のゲート線１２にゲートオン電圧を出力した後、かつｎ行目のゲート線１２及び（ｎ＋１）行目のゲート線１２がフローティング状態のときに、第１トランジスタ３２をオン状態にして、ｎ行目のゲート線１２及び（ｎ＋１）行目のゲート線１２を互いに電気的に接続しているが、本実施形態に係るゲート線駆動回路３０は、これに限定されない。例えば、出力回路Ｓ（ｎ）がｎ行目のゲート線１２にゲートオン電圧を出力しているとき（出力中）に、第１トランジスタ３２をオン状態にして、ｎ行目のゲート線１２及び（ｎ＋１）行目のゲート線１２を互いに電気的に接続してもよい。この場合は、ｎ行目のゲート線１２への書き込み期間の終了直前に、第１トランジスタ３２をオン状態にすることが好ましい。
【００４９】
本実施形態に係るゲート線駆動回路３０は、上記構成に限定されない。図９は、ゲート線駆動回路３０の他の構成を示す平面図である。図９に示すゲート線駆動回路３０は、第１トランジスタ３２に接続される第１抵抗器６１と、第２トランジスタ３３に接続される第２抵抗器６２とが設けられている。図９の構成によれば、例えば隣り合うｎ行目のゲート線１２と（ｎ＋１）行目のゲート線１２の間の第１トランジスタ３２がオン状態となり、これら２本のゲート線１２が短絡した場合、２本のゲート線１２の間の時定数が大きくなるため、図１０に示すように、ゲート信号Ｇｏｕｔ（ｎ）の電位が徐々に低下し、ゲート信号Ｇｏｕｔ（ｎ＋１）の電位が徐々に上昇していく。同様に、隣り合う（ｎ＋１）行目のゲート線１２と（ｎ＋２）行目のゲート線１２の間の第２トランジスタ３３がオン状態となり、これら２本のゲート線１２が短絡した場合、２本のゲート線１２の間の時定数が大きくなるため、図１０に示すように、ゲート信号Ｇｏｕｔ（ｎ＋１）の電位が徐々に低下し、ゲート信号Ｇｏｕｔ（ｎ＋２）の電位が徐々に上昇していく。すなわち、ゲート信号Ｇｏｕｔの立ち上がり波形及び立ち下がり波形に傾斜（スロープ）が形成される。これにより、表示の面内均一性を向上させることができる。
【００５０】
２本のゲート線１２の間の時定数を大きくするための構成は、図９の構成に限定されない。例えば、図６の構成において、第１トランジスタ３２及び第２トランジスタ３３のチャネル部の大きさ（チャネル幅）を小さくしてもよい。これにより、各トランジスタのオン抵抗値が高くなり、時定数を大きくすることができる。またこの構成によれば、追加の抵抗器（図９参照）が不要となり、さらにトランジスタのサイズが小さくなるため、ゲート線駆動回路３０の回路規模を小さくすることができる。
【００５１】
図１１は、ゲート線駆動回路３０の他の構成を示す平面図である。図１１では、便宜上、出力回路Ｓを示し、出力回路Ｓに含まれるシフトレジスタ回路ＳＲとレベルシフタ回路ＬＳとバッファ回路ＢＦとを省略している。図１１に示すゲート線駆動回路３０では、各トランジスタは、一方の導通電極が第１ゲート線１２に電気的に接続され、他方の導通電極が第１ゲート線よりも走査方向に配置された第２ゲート線に電気的に接続されている。より具体的には、第１トランジスタ５１は、ｎ行目のゲート線１２及び（ｎ＋２）行目のゲート線１２に電気的に接続されており、第２トランジスタ５２は、（ｎ＋１）行目のゲート線１２及び（ｎ＋３）行目のゲート線１２に電気的に接続されており、第３トランジスタ５３は、（ｎ＋２）行目のゲート線１２及び（ｎ＋４）行目のゲート線１２に電気的に接続されており、第４トランジスタ５４は、（ｎ＋３）行目のゲート線１２及び（ｎ＋５）行目のゲート線１２に電気的に接続されている。第１〜第４トランジスタ５１〜５４は、この順に２本のゲート線１２に電気的に接続されている。また、複数の第１トランジスタ５１のゲート電極は、第１制御線４１に電気的に接続されており、複数の第２トランジスタ５２のゲート電極は、第２制御線４２に電気的に接続されており、複数の第３トランジスタ５３のゲート電極は、第３制御線４３に電気的に接続されており、複数の第４トランジスタ５４のゲート電極は、第４制御線４４に電気的に接続されている。
【００５２】
図１２は、図１１のゲート線駆動回路３０に対応する、出力回路Ｓの出力信号Ｓｏｕｔとゲート信号Ｇｏｕｔと制御信号ＳＷを示すタイミングチャートである。図１１のゲート線駆動回路３０では、各出力回路Ｓは、２水平走査期間ハイレベルとなる出力信号Ｓｏｕｔを出力する。また、例えば出力回路Ｓ（ｎ）が出力信号Ｓｏｕｔ（ｎ）を出力してから１水平走査期間経過後に、出力回路Ｓ（ｎ＋１）が出力信号Ｓｏｕｔ（ｎ＋１）を出力する。すなわち、各出力回路Ｓは、２水平走査期間ハイレベルとなるゲートオン電圧を、１水平走査期間経過するごとに、各ゲート線１２に出力する。このため、図１１のゲート線駆動回路３０は、２本のゲート線１２を所定期間（ここでは１水平走査期間）だけ同時に選択する。この構成によれば、データ電圧を書き込む前にゲート線１２を目標電位に確実に充電することができるため、表示品位の向上を図ることができる。
【００５３】
また、出力信号Ｓｏｕｔ（ｎ）がハイレベルからローレベルに切り替わり、ｎ行目のゲート線１２がフローティング状態になった後に、第１制御信号ＳＷ１１が第１トランジスタ５１のゲート電極に供給されると、第１トランジスタ５１がオン状態になり、図１１に示すように、第１トランジスタ５１に電気的に接続された２本のゲート線１２が電気的に接続（短絡）される。すると、図１２に示すように、出力信号Ｓｏｕｔ（ｎ）の電荷が、ｎ行目のゲート線１２と、（ｎ＋２）行目のゲート線１２とに配分される。これにより、ｎ行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ）の電位が低下し、（ｎ＋２）行目の書き込み期間が開始する直前に、（ｎ＋２）行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ＋２）の電位が上昇する。
【００５４】
その後、出力信号Ｓｏｕｔ（ｎ＋１）が（ｎ＋２）行目のシフトレジスタ回路ＳＲ（ｎ＋２）に入力され、出力回路Ｓ（ｎ＋２）からハイレベルの出力信号Ｓｏｕｔ（ｎ＋２）が出力されると、（ｎ＋２）行目のゲート線１２に供給されるゲート信号Ｇｏｕｔ（ｎ＋２）の電位がさらに上昇する。
【００５５】
同様にして、２本のゲート線１２において電荷が配分されたゲート信号Ｇｏｕｔが、順次ゲート線１２に供給される。上記の構成によれば、図６に示したゲート線駆動回路３０と同様に、出力信号Ｓｏｕｔによりゲート線１２を所定電位まで充電する前に、他のゲート線１２の電位を配分して所定電位の例えば半分の電位まで予め充電することができるため、ゲート線駆動回路３０の駆動電力を低減（例えば半減）することができる。なお、図１１に示すゲート線駆動回路３０において、図９に示した抵抗器を追加してもよいし、第１〜第４トランジスタ５１〜５４のチャネル部の大きさ（チャネル幅）を調整（例えば小さく）してもよい。これにより、ゲート信号Ｇｏｕｔの立ち上がり波形及び立ち下がり波形に傾斜（スロープ）が形成されるため、表示の面内均一性を向上させることもできる。
【００５６】
なお、トランジスタが電気的に接続される２本のゲート線１２は、ｎ行目のゲート線１２と（ｎ＋２）行目のゲート線１２に限定されず、ｎ行目のゲート線１２と（ｎ＋α）行目（αは３以上の整数）のゲート線１２であってもよい。
【００５７】
以上、本発明の実施の形態について説明したが、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記実施の形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
【符号の説明】
【００５８】
１  液晶表示装置、１０  表示パネル、１１  データ線、１２  ゲート線、１３  薄膜トランジスタ、１４  画素、１５  画素電極、１６  共通電極、２０  データ線駆動回路、２１  半導体層、２２  ドレイン電極、２３  ソース電極、２４  スルーホール、３０  ゲート線駆動回路、３１  シフトレジスタ、３２  第１トランジスタ、３３  第２トランジスタ、３４  第１制御線、３５  第２制御線、３６  レベルシフタ、３７  出力バッファ、４０  制御回路、４１  第１制御線、４２  第２制御線、４３  第３制御線、４４  第４制御線、５１  第１トランジスタ、５２  第２トランジスタ、５３  第３トランジスタ、５４  第４トランジスタ、ＳＲ  シフトレジスタ回路、ＬＳ  レベルシフタ回路、ＢＦ  バッファ回路、Ｓ  出力回路、ＣＫ１  クロック、ＳＰ  スタートパルス、Ｖｏｆｆ  ゲートオフ電圧、ＳＷ  制御信号、ＳＲｏｕｔ  （シフトレジスタ回路ＳＲの）出力信号、Ｓｏｕｔ  （出力回路Ｓの）出力信号、Ｇｏｕｔ  ゲート信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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