(57)【要約】【課題】ラインカードにて扱う信号が高速化しても簡易な構成で信号の劣化を抑制する技術を提供する。【解決手段】ラインカード２０の正面辺部２０１には、光ファイバケーブルのコネクタを装着可能な四つの外部ポートを有するフロントパネル２２が設けられ、バックプレーン辺部２０２には、バックプレーンのスロットに接続されるコネクタ２３が設けられている。ＩＦモジュール２４ａ〜２４ｄは、正面辺部２０１においてフロントパネル２２に接するように配置されている。第１の通信ＬＳＩ２６は、実装上の制約等に従い、許容される限りコネクタ２３に接近した位置、且つ、ＩＦモジュール２４ａ〜Ｓ４ｄとの間の伝送経路が最短となる位置に配置されている。波形整形回路２５ａ，２５ｂは、ＩＦモジュール２４ａ〜２４ｂと第１の通信ＬＳＩ２６とを接続する伝送線路に挿入されている。【選択図】図４
2017118187.tif 000002
【特許請求の範囲】
【請求項１】
イーサネット（登録商標）フレームが入出力される一つ以上の外部ポートを有する複数のラインカードと、
前記複数のラインカードを電気的に接続するバックプレーンと、
を備えるシャーシ型の中継装置において、
前記ラインカードは、
前記バックプレーンとの接続に用いるコネクタと、
前記外部ポートを構成し、予め設定された規格に従った入出力インタフェースを提供する一つ以上のインタフェースモジュールと、
前記インタフェースモジュールを介して送受信されるイーサネットフレームを中継するスイッチ機能を有するスイッチ部と、
伝送信号の波形整形およびリタイミングを行う波形整形回路と
を備え、前記コネクタに隣接して前記スイッチ部が配置され、前記スイッチ部と前記インタフェースモジュールとを接続する伝送線路に前記波形整形回路が挿入されている
中継装置。
【請求項２】
イーサネットフレームを中継するシャーシ型の中継装置に収容して使用され、前記イーサネットフレームが入出力される一つ以上の外部ポートを有するラインカードであって、
当該中継装置に収容される複数のカードを電気的に接続するバックプレーンとの接続に用いるコネクタと、
前記外部ポートを構成し、予め設定された規格に従った入出力インタフェースを提供する一つ以上のインタフェースモジュールと、
前記インタフェースモジュールを介して送受信されるイーサネットフレームを中継するスイッチ機能を有するスイッチ部と、
伝送信号の波形整形およびリタイミングを行う波形整形回路と
を備え、
前記コネクタに隣接して前記スイッチ部が配置されていると共に、前記スイッチ部と前記インタフェースモジュールとの間の伝送線路に前記波形整形回路が挿入されている
ラインカード。
【請求項３】
請求項２に記載のラインカードであって、
前記スイッチ部は、前記インタフェースモジュールと前記コネクタとの間の幅の１／２の位置より前記コネクタ側に配置されている
ラインカード。
【請求項４】
請求項２または請求項３に記載のラインカードであって、
前記スイッチ部は、前記インタフェースモジュールが配置された領域における該インタフェースモジュールの配列方向に沿った幅の範囲内に配置されている
ラインカード。
【請求項５】
請求項２ないし請求項４のいずれか１項に記載のラインカードであって、
前記インタフェースモジュールは、光インタフェースを提供する
ラインカード。
【請求項６】
請求項２ないし請求項５のいずれか１項に記載のラインカードであって、
前記インタフェースモジュールとスイッチ部との間の伝送線路での伝送速度は、２０Ｇｂｐｓ以上である
ラインカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イーサネットフレームを中継するシャーシ型の中継装置に関し、特に、入出力インタフェースを提供するラインカードに関する。
【背景技術】
【０００２】
通信網において、イーサネット（Ｅｔｈｅｒｎｅｔ，登録商標）等の通信規格に基づいて高速データ転送を行う中継装置がある。その一つとして、例えば、特許文献１に記載されているように、筐体内に、異なる機能を有した複数種類のカードを着脱可能に構成された、いわゆるシャーシ型の中継装置がある。ここで使用されるカードには、ラインカード、スイッチファブリックカード等がある。これら各カードは、中継装置の内部に設けられた配線基板であるバックプレーンのスロットに装着され、バックプレーンを介して電気的および物理的に相互に接続される。
【０００３】
このうち、ラインカードは、イーサネット等の通信規格に対応したイーサネットフレームを入出力するための入出力インタフェースを提供するインタフェースモジュール（以下、ＩＦモジュール）や、イーサネットフレームの中継に必要なスイッチング機能を実現する半導体集積回路であるスイッチングＬＳＩ等により構成されている。また、スイッチファブリックカードは、メインボードを介して複数のラインカードと接続され、これらラインカードを跨いだイーサネットフレームの中継を実現するものである。
【０００４】
ラインカードは、中継装置に装着された状態において、中継装置の正面側に位置する側辺部にフロントボードが設けられ、このフロントボード上に、外部端末等に接続された伝送ケーブルのコネクタを装着する外部ポートが形成される。また、ラインカードにおいて、フロントボードが設けられた側辺部とは反対側端の側辺部に、バックプレーンとの接続に使用されるコネクタ等が形成される。
【０００５】
そして、スイッチングＬＳＩにおいて、スイッチファブリックカードとのインタフェース（以下、ファブリックインタフェース）は、ＩＦモジュールとのインタフェースの最大伝送能力以上の伝送能力を有するように構成される。しかも、スイッチファブリックカードが複数存在する場合には、スイッチファブリックカード毎にファブリックインタフェースが用意される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１５４１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＩＦモジュールとスイッチングＬＳＩとのインタフェースには伝送速度が１０ＧｂｐｓのＸＦＩやＳＦＩ等が多用されており、これに伴いファブリックインタフェースも１０Ｇｂｐｓ超程度のものが用いられている。近年、ＩＦモジュールが提供する入出力インタフェースの高速化に対応して、ＩＦモジュールとスイッチングＬＳＩとのインタフェースも、より高速なＣＡＵＩ４等が用いられるようになりつつある。
【０００８】
しかしながら、このような高速化に伴い、スイッチングＬＳＩとＩＦモジュールやスイッチファブリックカードとの間の伝送で、信号波形に歪が生じてしまうという問題が顕在化した。
【０００９】
本発明は、こうした問題に鑑みてなされたものであり、ラインカードにて扱う信号が高速化しても簡易な構成で信号の劣化を抑制する技術を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の第１の態様は、イーサネットフレームが入出力される一つ以上の外部ポートを有する複数のラインカードと、前記複数のラインカードを電気的に接続するバックプレーンと、を備えるシャーシ型の中継装置において、前記ラインカードは、前記バックプレーンとの接続に用いるコネクタと、前記外部ポートを構成し、予め設定された規格に従った入出力インタフェースを提供する一つ以上のインタフェースモジュールと、前記インタフェースモジュールを介して送受信されるイーサネットフレームを中継するスイッチ機能を有するスイッチ部と、伝送信号の波形整形およびリタイミングを行う波形整形回路と、を備え、前記コネクタに隣接して前記スイッチ部が配置され、前記スイッチ部と前記インタフェースモジュールとを接続する伝送線路に前記波形整形回路が挿入されている、中継装置を提供する。
【００１１】
本発明の第２の態様は、イーサネットフレームを中継するシャーシ型の中継装置に収容して使用され、前記イーサネットフレームが入出力される一つ以上の外部ポートを有するラインカードであって、上記第１の態様の中継装置を構成するラインカードと同様の構成を有するラインカードを提供する。
【００１２】
本発明の中継装置およびラインカードでは、スイッチ部をコネクタに隣接して配置することで、スイッチ部とバックプレーンとの間の伝送線路を可能な限り短縮している。これと共に、スイッチ部とインタフェースモジュールとの間の伝送線路には、波形整形回路を挿入し、この間の信号伝送で生じる波形劣化を補償している。これにより、ラインカード内でのイーサネットフレームの伝送に２０Ｇｂｐｓを超えるような高速なインタフェースを用いることによって生じる信号の劣化を、簡易な構成によって抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】中継装置の正面図である。
【図２】中継装置の背面図である。
【図３】中継装置内部における各カードの配置を示す説明図である。
【図４】ラインカードにおける部品の配置を示す平面図である。
【図５】ラインカードにおけるデータパスの接続を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、発明を実施するための形態を説明する。
［１．全体構成］
本実施形態の中継装置１は、１個の筐体内に複数のカードを搭載したシャーシ型のスイッチ装置である。中継装置１は、例えば、ＯＳＩ（Open Systems Interconnection）に基づくレイヤ２の中継処理を行う、いわゆるレイヤ２スイッチとして機能する。但し、これに限らず、レイヤ３の中継処理を行う、いわゆるレイヤ３スイッチとして機能するものであってもよい。
【００１５】
図１および図２に示すように、中継装置１は、直方体形状に形成された筐体１０を備える。筐体１０には、最大１０枚のラインカード２０、最大３枚のスイッチファブリックカード３０、最大２枚の管理カード４０を収容することができるように、筐体１０の正面には、ラインカード用開口部１１と、管理カード用開口部１２とが形成され、筐体１０の背面にはスイッチファブリックカード用開口部１３が形成されている。なお、収容可能なカードの枚数はこれに限るものではなく、必要に応じて任意の枚数を採用すればよい。
【００１６】
図３に示すように、筐体１０内の正面と背面との中間付近には、筐体１０内に収容された各カード２０，３０，４０を電気的および物理的に接続するための配線基板であるバックプレーン５０が設けられている。バックプレーン５０には、図示を省略するが、各カード２０，３０，４０を装着するためのスロットが設けられている。そして、各開口部１１〜１３には、各カード２０，３０，４０をバックプレーン５０上のスロットに導くガイドレールが設けられている。
【００１７】
［２．ラインカード］
図４に示すように、ラインカード２０は、両面にプリント配線が形成された略正方形の基板２１を備える。以下では、ラインカード２０を筐体１０に収容した時に、筐体１０の正面側に位置するラインカード２０の部位を正面辺部２０１、筐体１０内に設けられたバックプレーン５０側に位置するラインカード２０の部位をバックプレーン辺部２０２という。
【００１８】
正面辺部２０１には、光ファイバケーブルのコネクタを装着可能な四つの外部ポートを有するフロントパネル２２が設けられている。また、バックプレーン辺部２０２には、バックプレーン５０に形成されたスロットに接続されるコネクタ２３が設けられている。
【００１９】
基板２１の一方の面である部品面には、４個のインタフェースモジュール（以下、ＩＦモジュール）２４ａ〜２４ｄと、２個の波形整形回路２５ａ，２５ｂと、第１の通信ＬＳＩ２６と、第２の通信ＬＳＩ２７と、ＣＰＵボード２８とが配置されている。なお、第１の通信ＬＳＩ２６が、スイッチ部に相当する。
【００２０】
なお、ＩＦモジュール２４ａ〜２４ｄは、いずれもＣＦＰ（100G Form-factor Pluggable）に準拠した光インタフェースを提供するトランシーバであり、１００Ｇｂｐｓのイーサネットに使用される。具体的には、４波長を使用し１波長当たり２５．７８１２Ｇｂｐｓの伝送速度を有する。ＩＦモジュール２４ａ〜２４ｄは、フロントパネル２２に形成された４個の外部ポートのそれぞれに対応して設けられ、正面辺部２０１においてフロントパネル２２に接するように配置されている。
【００２１】
第１の通信ＬＳＩ２６は、ＩＦモジュール２４ａ〜２４ｄを介して送受信されるイーサネットフレームを中継するスイッチ機能を実現する半導体集積回路である。第１の通信ＬＳＩ２６は、少なくともＩＦモジュール２４ａ〜２４ｄとコネクタ２３との間の幅の１／２の位置よりコネクタ２３側であって、実装上の制約等に従い、許容される限りコネクタ２３に接近した位置に配置されている。また、第１の通信ＬＳＩ２６は、ＩＦモジュール２４ａ〜２４ｄが配置された領域における、該ＩＦモジュール２４ａ〜２４ｄの配列方向に沿った幅（以下、モジュール領域縦幅）の範囲内の位置に配置され、ＩＦモジュール２４ａ〜２４ｄとの間の伝送経路が極力短くなる位置に配置されている。ここでは、コネクタ２３が、モジュール領域縦幅の中心より偏った位置にあるため、第１の通信ＬＳＩ２６の位置は、モジュール領域縦幅の中心より、その偏った側に配置されている。  
【００２２】
波形整形回路２５ａ，２５ｂは、ＩＦモジュール２４ａ〜２４ｂと第１の通信ＬＳＩ２６とを接続する伝送線路に挿入され、入力される伝送信号から再生したクロックを用いて波形整形を行い、ジッタが削減された伝送信号を出力する、いわゆるリタイム機能を備えた周知の回路である。なお、波形整形回路２５ａは、ＩＦモジュール２４ａ，２４ｂと第１の通信ＬＳＩ２６との間で送受信される信号をリタイムし、波形整形回路２５ｂは、ＩＦモジュール２４ｃ，２４ｄと第１の通信ＬＳＩ２６との間で送受信される信号をリタイムする。波形整形回路２５ａ，２５ｂは、各ＩＦモジュール２４ａ〜２４ｄとスイッチＬＳＩ２５との中間に設けられ、結果的に、基板２１の中心付近に配置されている。
【００２３】
第２の通信ＬＳＩ２７は、ＩＦモジュール２４ａ〜２４ｄを介して送受信される制御用のイーサネットフレームを処理する機能を実現する半導体集積回路である。第２の通信ＬＳＩ２は、第１の通信ＬＳＩ２６を介して制御用のイーサネットフレームを送受信するように構成されている。
【００２４】
ＣＰＵボード２８は、ラインカード２０を構成する各デバイスの設定や監視を行うＣＰＵ２８１およびＣＰＵ２８１からの指示に従って、ラインカード２０全体の電源やクロックの供給状態、各部の異常等を検出してリセット信号の生成等を行う機能を有する半導体集積回路である保守管理ＬＳＩを備える。ＣＰＵ２８１は、ＰＣＩ  ｅｘｐｒｅｓｓ（登録商標）やＩ２Ｃ（Inter-Integrated Circuit）等により構成された制御用の通信網を介してラインカード２０上に設けられた各デバイスとの通信を行うことによって上記機能を実現する。
【００２５】
なお、第２の通信ＬＳＩ２７およびＣＰＵボード２８は、波形整形回路２５ａ，２５ｂの両脇（図４中の上下方向）にある基板２１上のスペースに適宜配置されている。
［３．データパス］
ラインカード２０において、イーサネットフレームが送受信されるデータパスの概要について説明する。
【００２６】
図５に示すように、ＩＦモジュール２４ａ，２４ｂのそれぞれと波形整形回路２５ａとの接続、およびＩＦモジュール２４ｃ，２４ｄのそれぞれと波形整形回路２５ｂとの接続には、それぞれ伝送速度が２５．７８２５Ｇｂｐｓの４本のレーンで構成されたＣＡＵＩ４（100 Gigabit Attachment Unit Interface ）が用いられている。また、波形整形回路２５ａ，２５ｂのそれぞれと第１の通信ＬＳＩ２６との接続には、それぞれ２ポート分のＣＡＵＩ４が用いられている。
【００２７】
第１の通信ＬＳＩ２６とコネクタ２３を介した各スイッチファブリックカード３０との接続には、それぞれ伝送速度が２３Ｇｂｐｓの１２本のレーンで構成されたファブリックインタフェースが用いられている。
【００２８】
第１の通信ＬＳＩ２６と第２の通信ＬＳＩ２７との接続には、伝送速度が３．１２５Ｇｂｐｓの４本のレーンで構成されたＸＡＵＩ（10 Gigabit Attachment Unit Interface）が用いられている。
【００２９】
そして、ＩＦモジュール２４ａ〜２４ｄを介してイーサネットフレームを受信した第１の通信ＬＳＩ２６は、イーサネットフレームの宛先が、自身のラインカード２０が有する外部ポートに対応付けられたものであれば、該当する外部ポートを構成するＩＦモジュールに転送し、宛先が他のラインカード２０が有する外部ポートに対応付けられたものであれば、コネクタ２３を介してバックプレーン５０、ひいてはスイッチファブリックカード３０に転送することで、該当外部ポートを有したラインカード２０に転送する。
【００３０】
なお、ＩＦモジュール２４ａ〜２４ｄと第１の通信ＬＳＩ２６との間で伝送される伝送信号は、波形整形回路２５ａ，２５ｂによりリタイムされる。その結果、ＩＦモジュール２４ａ〜２４ｄや第１の通信ＬＳＩ２６には、振幅やタイミングが補償された伝送信号が供給されることになる。
【００３１】
［４．効果］
以上詳述した本実施形態によれば、以下の効果が得られる。
ラインカード２０では、第１の通信ＬＳＩ２６を、可能な限りコネクタ２３に近い位置、ひいてはバックプレーン５０やスイッチファブリックカード３０に近い位置に配置することで、第１の通信ＬＳＩ２６とバックプレーン５０との間の伝送線路が極力短くなるように構成している。これと共に、第１の通信ＬＳＩ２６と各ＩＦモジュール２４ａ〜２４ｄとの間の伝送線路には、波形整形回路２５ａ，２５ｂを挿入し、この間の信号伝送で生じる波形劣化を補償するようにされている。これにより、イーサネットフレームの伝送に２０Ｇｂｐｓを超える高速なインタフェースを用いることによって生じる信号の劣化を、簡易な構成によって抑制することができる。
【００３２】
つまり、第１の通信ＬＳＩ２６は、ＩＦモジュール２４ａ〜２４ｄとの間も、バックプレーン５０との間も、２０Ｇｂｐｓを超える高速なインタフェースが用いられるが、よりレーン数の多いバックプレーン５０側の伝送線路が短くなるように第１の通信ＬＳＩ２６を配置し、よりレーン数の少ないＩＦモジュール２４ａ〜２４ｄ側の伝送路に波形整形回路２５ａ，２５ｂを設けることで、信号の劣化の抑制を、必要最小限の構成の追加で実現している。
【００３３】
［５．他の実施形態］
以上、本発明を実施するための形態について説明したが、本発明は上述の実施形態に限定されることなく、種々変形して実施することができる。
【００３４】
（５ａ）上記実施形態では、ＩＦモジュール２４ａ〜２４ｄとしてＣＦＰに準拠した光モジュールを用い、第１の通信ＬＳＩ２６とＩＦモジュール２４ａ〜２４ｄとの接続にＣＡＵＩ４を用いているが、これに限定されるものではなく、使用するＩＦモジュールの種類に応じて、それに適したインタフェースを用いればよい。また、ファブリックインタフェースの伝送速度も、使用するＩＦモジュール等に応じて適宜設定すればよい。
【００３５】
（５ｂ）上記実施形態では、バックプレーン５０にラインカード２０およびスイッチファブリックカード３０が接続され、ラインカード２０はスイッチファブリックカード３０を介して相互に通信を行っているがこれに限るものではない。例えば、ファブリックカード３０を省略し、バックプレーン５０を介してラインカード２０同士が直接通信を行うように構成してもよい。
【００３６】
（５ｃ）上記実施形態における一つの構成要素が有する機能を複数の構成要素として分散させたり、複数の構成要素が有する機能を一つの構成要素に統合させたりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。
【符号の説明】
【００３７】
１…中継装置、１０…筐体、１１…ラインカード用開口部、１２…管理カード用開口部、１３…スイッチファブリックカード用開口部、２０…ラインカード、２１…基板、２２…フロントパネル、２３…コネクタ、２４ａ〜２４ｄ…インタフェースモジュール、２５ａ，２５ｂ…波形整形回路、２６…第１の通信ＬＳＩ、２７…第２の通信ＬＳＩ、２８…ＣＰＵボード、３０…スイッチファブリックカード、４０…管理カード、５０…バックプレーン、２０１…正面辺部、２０２…バックプレーン辺部、２８１…ＣＰＵ。
【図１】
2017118187.tif 000003
【図２】
2017118187.tif 000004
【図３】
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【図４】
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【図５】
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