(57)【要約】      （修正有）【課題】製造コストを低減でき良好な電気特性を得ることが可能な電界効果型トランジスタの製造方法を提供する。【解決手段】酸化物半導体からなる活性層１４を形成する工程と、ソース電極１５及びドレイン電極１６の形成前に、活性層１４の上層１４ｂの抵抗値を下層１４ａの抵抗値に比べて低くする処理を施す工程と、活性層１４の一部を被覆するソース電極１５及びドレイン電極１６を形成する工程と、活性層１４において、ソース電極１５及びドレイン電極１６から露出する第１領域をエッチングして上層１４ｂを除去し、第１領域の膜厚を、ソース電極１５又はドレイン電極１６に被覆された第２領域の膜厚よりも薄くする工程を有する。【選択図】図２
2017118043.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電圧を印加するためのゲート電極と、
前記ゲート電圧の印加に応じて電流を取り出すためのソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間にチャネルを形成する活性層と、
前記ゲート電極と前記活性層との間に設けられたゲート絶縁層と、
を有する電界効果型トランジスタの製造方法であって、
酸化物半導体からなる前記活性層を形成する工程と、
前記ソース電極及び前記ドレイン電極の形成前に、前記活性層の上層の抵抗値を下層の抵抗値に比べて低くする処理を施す工程と、
前記処理を施した後、前記活性層の一部を被覆する前記ソース電極及び前記ドレイン電極を形成する工程と、
前記活性層において、前記ソース電極及び前記ドレイン電極から露出する第１領域をエッチングして前記上層を除去し、前記第１領域の膜厚を、前記ソース電極又は前記ドレイン電極に被覆された第２領域の膜厚よりも薄くする工程と、
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
前記ソース電極及び前記ドレイン電極を形成する工程は、
前記活性層の全面を被覆する導電体膜を形成する工程と、
前記導電体膜上にマスクパターンを形成し、前記マスクパターンから露出する前記導電体膜を除去し、前記マスクパターンに被覆された前記導電体膜を前記ソース電極及び前記ドレイン電極とする工程と、
を含み、
前記第１領域の膜厚を前記第２領域の膜厚よりも薄くする工程では、
前記マスクパターンから露出する前記活性層をエッチングし、前記第１領域の膜厚を薄くすることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
【請求項３】
前記第１領域の膜厚を前記第２領域の膜厚よりも薄くする工程では、
前記ソース電極及び前記ドレイン電極をマスクとして、前記ソース電極と前記ドレイン電極との間に位置する前記活性層をエッチングし、前記第１領域の膜厚を薄くすることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
【請求項４】
ゲート電圧を印加するためのゲート電極と、
前記ゲート電圧の印加に応じて電流を取り出すためのソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間にチャネルを形成する活性層と、
前記ゲート電極と前記活性層との間に設けられたゲート絶縁層と、
を有する電界効果型トランジスタであって、
前記活性層は酸化物半導体からなり、
前記活性層において、少なくとも一部が前記ソース電極及び前記ドレイン電極から露出する第１領域の膜厚は、前記ソース電極又は前記ドレイン電極に被覆された第２領域の膜厚よりも薄く、
前記第２領域の前記ソース電極又は前記ドレイン電極と接する部分の抵抗値は、前記第１領域の抵抗値に比べて低いことを特徴とする電界効果型トランジスタ。
【請求項５】
前記活性層の断面が凹型であることを特徴とする請求項４に記載の電界効果型トランジスタ。
【請求項６】
駆動回路と、
前記駆動回路からの駆動信号に応じて光出力が制御される光制御素子と、
を有し、
前記駆動回路は、請求項４又は５に記載の電界効果型トランジスタにより前記光制御素子を駆動することを特徴とする表示素子。
【請求項７】
前記光制御素子は、エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子、電気泳動素子、又はエレクトロウェッティング素子であることを特徴とする請求項６に記載の表示素子。
【請求項８】
請求項６又は７に記載の表示素子を複数個マトリクス状に配置した表示器と、
夫々の前記表示素子を個別に制御する表示制御装置と、
を有することを特徴とする表示装置。
【請求項９】
請求項８に記載の表示装置と、
前記表示装置に画像データを供給する画像データ作成装置と、
を有することを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システムに関する。
【背景技術】
【０００２】
従来、アモルファスシリコンを用いた電界効果型トランジスタや多結晶シリコンを用いた電界効果型トランジスタが知られている。しかし、大面積基板においてアモルファスシリコンを用いた電界効果型トランジスタでは動作性能が十分ではなく、多結晶シリコンを用いた電界効果型トランジスタでは大面積に均一に多結晶を形成するための製造コストが高いという課題がある。そのため、近年、酸化物半導体を活性層に用いた電界効果型トランジスタが注目されている（例えば、非特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、酸化物半導体を活性層に用いた電界効果型トランジスタにおいて、活性層とソース電極及びドレイン電極との間に接触抵抗が生じる。より信頼性の高い、良好な電気特性を得るためには、この接触抵抗の低減が不可欠とされている。特許文献１では活性層となる酸化物半導体層の上層に、より膜中の酸素濃度を低くした酸化物半導体層を積層することで、ソース及びドレイン電極との接触抵抗を低減する技術が開示されている。しかしながら、酸化物半導体層を積層した場合、下層の酸化物半導体層と上層の酸化物半導体層のパターニングを同時に行うことが困難であるため、製造工程が増え、製造コストの増大に繋がるという課題がある。
【０００４】
本発明は、上記の点に鑑みてなされたものであり、製造コストを低減でき良好な電気特性を得ることが可能な電界効果型トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本電界効果型トランジスタの製造方法は、ゲート電圧を印加するためのゲート電極と、前記ゲート電圧の印加に応じて電流を取り出すためのソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間にチャネルを形成する活性層と、前記ゲート電極と前記活性層との間に設けられたゲート絶縁層と、を有する電界効果型トランジスタの製造方法であって、酸化物半導体からなる前記活性層を形成する工程と、前記ソース電極及び前記ドレイン電極の形成前に、前記活性層の上層の抵抗値を下層の抵抗値に比べて低くする処理を施す工程と、前記処理を施した後、前記活性層の一部を被覆する前記ソース電極及び前記ドレイン電極を形成する工程と、前記活性層において、前記ソース電極及び前記ドレイン電極から露出する第１領域をエッチングして前記上層を除去し、前記第１領域の膜厚を、前記ソース電極又は前記ドレイン電極に被覆された第２領域の膜厚よりも薄くする工程と、を有することを要件とする。
【発明の効果】
【０００６】
開示の技術によれば、製造コストを低減でき良好な電気特性を得ることが可能な電界効果型トランジスタの製造方法を提供できる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る電界効果型トランジスタを例示する断面図である。
【図２】第１の実施形態に係る電界効果型トランジスタの製造工程を例示する図である。
【図３】第１の実施の形態の変形例に係る電界効果型トランジスタを例示する断面図である。
【図４】第２の実施の形態におけるテレビジョン装置の構成を示すブロック図である。
【図５】第２の実施の形態におけるテレビジョン装置の説明図（その１）である。
【図６】第２の実施の形態におけるテレビジョン装置の説明図（その２）である。
【図７】第２の実施の形態におけるテレビジョン装置の説明図（その３）である。
【図８】第２の実施の形態における表示素子の説明図である。
【図９】第２の実施の形態における有機ＥＬの説明図である。
【図１０】第２の実施の形態におけるテレビジョン装置の説明図（その４）
【図１１】第２の実施の形態における他の表示素子の説明図（その１）である。
【図１２】第２の実施の形態における他の表示素子の説明図（その２）である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【０００９】
〈第１の実施の形態〉
［電界効果型トランジスタの構造］
図１は、第１の実施の形態に係る電界効果型トランジスタを例示する断面図である。図１を参照するに、電界効果型トランジスタ１０は、基材１１と、ゲート電極１２と、ゲート絶縁層１３と、活性層１４と、ソース電極１５と、ドレイン電極１６とを有するボトムゲート／トップコンタクト型の電界効果型トランジスタである。なお、電界効果型トランジスタ１０は、本発明に係る電界効果型トランジスタの代表的な一例である。
【００１０】
電界効果型トランジスタ１０では、絶縁性の基材１１上にゲート電極１２が形成され、更に、ゲート電極１２を覆うようにゲート絶縁層１３が形成されている。ゲート絶縁層１３上には活性層１４が形成され、活性層１４においてチャネルが形成されるように、活性層１４上にソース電極１５及びドレイン電極１６が形成されている。以下、電界効果型トランジスタ１０の各構成要素について、詳しく説明する。
【００１１】
なお、本実施の形態では、便宜上、活性層１４側を上側又は一方の側、基材１１側を下側又は他方の側とする。又、各部位の活性層１４側の面を上面又は一方の面、基材１１側の面を下面又は他方の面とする。但し、電界効果型トランジスタ１０は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を基材１１の上面の法線方向から視ることを指し、平面形状とは対象物を基材１１の上面の法線方向から視た形状を指すものとする。又、基材１１上の各部位の積層方向に切った断面を縦断面、基材１１上の各部位の積層方向に垂直な方向（基材１１の上面に平行な方向）に切った断面を横断面とする。
【００１２】
基材１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
【００１３】
基材１１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ガラス基材、セラミック基材、プラスチック基材、フィルム基材等を用いることができる。ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無アルカリガラス、シリカガラス等が挙げられる。又、プラスチック基材やフィルム基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等が挙げられる。なお、基材１１としては、表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。
【００１４】
ゲート電極１２は、基材１１上の所定領域に形成されている。ゲート電極１２は、ゲート電圧を印加するための電極である。ゲート電極１２の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の金属、これらの合金、これら金属の混合物等を用いることができる。又、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ等の導電性酸化物、これらの複合化合物、これらの混合物等を用いてもよい。ゲート電極１２の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。
【００１５】
ゲート絶縁層１３は、ゲート電極１２と活性層１４との間に設けられ、ゲート電極１２と活性層１４とを絶縁するための層である。ゲート絶縁層１３の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無機絶縁材料、有機絶縁材料等を用いることができる。無機絶縁材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン、酸化イットリウム、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、窒化ケイ素、窒化アルミニウム、これらの混合物等が挙げられる。又、有機絶縁材料としては、例えば、ポリイミド、ポリアミド、ポリアクリレート、ポリビニルアルコール、ノボラック樹脂等が挙げられる。ゲート絶縁層１３の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、５０ｎｍ〜３μｍが好ましく、１００ｎｍ〜１μｍがより好ましい。
【００１６】
活性層１４は、ゲート絶縁層１３上に形成された酸化物半導体からなる結晶性の薄膜であり、ゲート絶縁層１３を介してゲート電極１２と対向するように配置されている。活性層１４は、例えば、ｎ型酸化物半導体から形成することができる。
【００１７】
活性層１４を構成するｎ型酸化物半導体は、特に制限はなく、目的に応じて適宜選択することができるが、インジウム（Ｉｎ）、Ｚｎ、スズ（Ｓｎ）、及びＴｉの少なくとも何れかと、アルカリ土類元素、又は希土類元素とを含有することが好ましく、Ｉｎとアルカリ土類元素、又は希土類元素とを含有することがより好ましい。
【００１８】
アルカリ土類元素としては、ベリリウム（Ｂｅ）、Ｍｇ、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）等が挙げられる。
【００１９】
希土類元素としては、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等が挙げられる。
【００２０】
又、活性層１４を構成するｎ型酸化物半導体は、２価のカチオン、３価のカチオン、４価のカチオン、５価のカチオン、６価のカチオン、７価のカチオン、及び８価のカチオンの少なくとも何れかのドーパントで置換ドーピングされており、ドーパントの価数が、ｎ型酸化物半導体を構成する金属イオン（但し、ドーパントを除く）の価数よりも大きいことが好ましい。なお、置換ドーピングは、ｎ型ドーピングともいう。
【００２１】
活性層１４の上面側（ゲート絶縁層１３と接する面とは反対側）のソース電極１５とドレイン電極１６との間には凹部１４ｘが形成されている。活性層１４において、ソース電極１５及びドレイン電極１６から露出する第１領域の膜厚ｔ１（凹部１４ｘの底部の膜厚）は、ソース電極１５又はドレイン電極１６に被覆された第２領域の膜厚ｔ２よりも薄い。言い換えれば、活性層１４の断面は凹型であり、活性層１４のソース電極１５及びドレイン電極１６に被覆されていない第１領域は、被覆されている第２領域よりも薄く形成されている。活性層１４の第１領域は、チャネル領域として機能することができる。
【００２２】
活性層１４において、第２領域は、下層１４ａと、下層１４ａに比べて低抵抗化された上層１４ｂとにより構成されている。例えば、活性層１４がＩＮ２Ｏ３（酸化インジウム）であれば、上層１４ｂはＩＮ２Ｏ３―Ｘのように、ｘ分の酸素不足が生じる酸素空孔領域が形成され低抵抗化されている。低抵抗化された上層１４ｂがソース電極１５及びドレイン電極１６と接しているため、活性層１４とソース電極１５及びドレイン電極１６との接触抵抗を下げることができる。なお、第１領域は、低抵抗化されていない下層１４ａのみから構成されている。
【００２３】
活性層１４において、第１領域の膜厚ｔ１は、５０ｎｍ未満とすることができる。又、第２領域の膜厚ｔ２は、第１領域の膜厚ｔ１より厚くする。
【００２４】
ソース電極１５及びドレイン電極１６は、ゲート絶縁層１３上に形成されている。ソース電極１５及びドレイン電極１６は、活性層１４の一部を被覆し、所定の間隔を隔てて形成されている。ソース電極１５及びドレイン電極１６は、ゲート電極１２へのゲート電圧の印加に応じて電流を取り出すための電極である。なお、ソース電極１５及びドレイン電極１６と共に、ソース電極１５及びドレイン電極１６と接続される配線が同一層に形成される。
【００２５】
ソース電極１５及びドレイン電極１６の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、Ａｌ、Ｍｏ、Ａｌ又はＭｏの何れかを含む合金、酸化インジウムを含む導電性酸化物を用いることができる。Ａｌを含む合金は、Ａｌ以外に例えば、ケイ素（Ｓｉ）、Ｔｉ、Ｃｕ、Ｔａ、Ｎｄ、Ｚｎ、Ｎｉ等が含まれる。Ｍｏを含む合金は、Ｍｏ以外に例えば、Ｔｉ、Ｎｂ、Ｔａ、Ｃｒ，バナジウム（Ｖ）、タングステン（Ｗ）等が含まれる。酸化インジウムを含む導電性酸化物は、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＷＯ（Ｉｎｄｉｕｍ  Ｔｕｎｇｓｔｅｎ  Ｏｘｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｏｘｉｄｅ）等が挙げられる。
【００２６】
又、ソース電極１５及びドレイン電極１６は積層膜としてもよい。この場合、積層膜の最下層がＡｌ、Ｍｏ、Ａｌ又はＭｏの何れかを含む合金、酸化インジウムを含む導電性酸化物の何れかであることが好ましい。ソース電極１５及びドレイン電極１６の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。
【００２７】
［電界効果型トランジスタの製造方法］
次に、図１に示す電界効果型トランジスタの製造方法について説明する。図２は、第１の実施形態に係る電界効果型トランジスタの製造工程を例示する図である。
【００２８】
まず、図２（ａ）に示す工程では、基材１１上に、ゲート電極１２及びゲート絶縁層１３を順次形成する。具体的には、ガラス基材等からなる基材１１を準備する。そして、基材１１上に、真空蒸着法等によりアルミニウム（Ａｌ）等からなる導電体膜を形成し、形成した導電体膜をフォトリソグラフィとエッチングによりパターニングして所定形状のゲート電極１２を形成する。
【００２９】
基材１１の表面の清浄化及び密着性向上の点で、ゲート電極１２を形成する前に、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。基材１１、ゲート電極１２の材料や厚さは、前述の通り適宜選択することができる。
【００３０】
次に、基材１１上に、プラズマＣＶＤ法等により、ゲート電極１２を被覆するゲート絶縁層１３を形成する。ゲート絶縁層１３は、例えば、酸化ケイ素を成膜することによって形成できるが、ゲート絶縁層１３の材料や厚さは、前述の通り適宜選択することができる。
【００３１】
次に、図２（ｂ）に示す工程では、ゲート絶縁層１３上に所定形状の酸化物半導体層１４０を形成する。具体的には、ゲート絶縁層１３上の全面に酸化物半導体層１４０を形成し、フォトリソグラフィとエッチングによりパターニングして所定形状にする。この工程でのエッチングには、例えば、蓚酸系エッチング液を用いることができる。酸化物半導体層１４０の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスや、ディップコーティング、スピンコート、ダイコート等の溶液プロセスにより成膜することができる。酸化物半導体層１４０の材料は、前述の活性層１４の材料と同様とすることができる。
【００３２】
次に、図２（ｃ）に示す工程では、所定形状の酸化物半導体層１４０の表面に対し、不活性ガスとＨ２ガスとを混合した雰囲気下でアニール処理又はプラズマ処理を行う。
【００３３】
不活性ガスとＨ２ガスとを混合した雰囲気下でアニール処理を行う場合、０．０１Ｐａ以下に減圧したオーブンに不活性ガスとＨ２ガスを導入する。不活性ガスはＮ２ガスやＡｒガス等を用いることができる。Ｈ２ガスの濃度としては、不活性ガスに対し０．３〜１０％が好ましい。ガス流量としては、１〜１０ｓｃｃｍとすることができる。アニールの温度としては５０〜５００℃が好ましく、１００〜３００℃がより好ましい。
【００３４】
不活性ガスとＨ２ガスとを混合した雰囲気下でプラズマ処理を行う場合、０．０１Ｐａ以下、より好ましくは０．００１Ｐａ以下に減圧した真空チャンバーに不活性ガスとＨ２ガスを導入し、高周波電源等を用いてプラズマを発生させる。このとき不活性ガスはＮ２ガスやＡｒガス等を用いることができる。Ｈ２ガスの濃度としては、不活性ガスに対し０．３〜２０％が好ましい。真空チャンバー内の圧力としては０．３〜２００Ｐａが好ましく、１〜５０Ｐａがより好ましい。高周波放電の電力としては５０〜５００Ｗとすることができる。
【００３５】
アニール処理又はプラズマ処理により、酸化物半導体層１４０の表面に還元処理が施され、下層１４ａと、下層１４ａに比べて低抵抗化された上層１４ｂとを含む活性層１４が完成する。この段階での活性層１４の厚さは、数十ｎｍ以上とすることができる。
【００３６】
次に、図２（ｄ）に示す工程では、活性層１４の一部を被覆するソース電極１５及びドレイン電極１６を形成する。まず、ゲート絶縁層１３上に、真空蒸着法等により活性層１４の全面を被覆するアルミニウム（Ａｌ）等からなる導電体膜を形成する。そして、活性層１４の全面を被覆する導電体膜上にマスクパターンを形成し、マスクパターンから露出する導電体膜をエッチングにより除去する。マスクパターンに被覆された導電体膜がソース電極１５及びドレイン電極１６となる。ソース電極１５及びドレイン電極１６の材料や厚さは、前述の通り適宜選択することができる。
【００３７】
次に、図２（ｅ）に示す工程では、ソース電極１５及びドレイン電極１６から露出する活性層１４の上層１４ｂをエッチングで除去して凹部１４ｘを形成し、第１領域の膜厚を、ソース電極１５又はドレイン電極１６に被覆された第２領域の膜厚よりも薄くする。第１領域は、下層１４ａから形成される。この工程でのエッチングには、例えば、蓚酸系エッチング液を用いることができる。活性層１４の第１領域の膜厚（凹部１４ｘの底部の膜厚）は、５０ｎｍ未満とすることができる。
【００３８】
なお、凹部１４ｘをエッチングで形成する際には、ソース電極１５及びドレイン電極１６の材質によっては、エッチングマスクとして、ソース電極１５及びドレイン電極１６を作製する際に導電体膜上に形成するマスクパターンを用いることができる。この場合には、ソース電極１５及びドレイン電極１６の形成と同時に第１領域の膜厚を薄くして凹部１４ｘを形成することができる。例えば、ソース電極１５及びドレイン電極１６が、活性層１４のエッチングに用いる酸（例えば、蓚酸系エッチング液等）でエッチングできる場合には、このような工程とすることができる。
【００３９】
或いは、図２（ｄ）の工程で作製したソース電極１５及びドレイン電極１６自体をエッチングマスクとしてもよい。この場合には、ソース電極１５及びドレイン電極１６をマスクとして、ソース電極１５及びドレイン電極１６から露出する活性層１４をエッチングし、第１領域の膜厚を薄くすることができる。製造工程を簡略化できる点では、ソース電極１５及びドレイン電極１６自体をエッチングマスクとする方法が好ましい。
【００４０】
以上の工程により、ボトムゲート／トップコンタクト型の電界効果型トランジスタ１０を作製できる。
【００４１】
このように、電界効果型トランジスタ１０では、活性層１４の上層１４ｂが下層１４ａに比べて低抵抗化されており、低抵抗化された上層１４ｂがソース電極１５及びドレイン電極１６と接しているため、活性層１４とソース電極１５及びドレイン電極１６との接触抵抗を下げることができる。その結果、良好な電気特性と動作安定性を得ることが可能となる。なお、良好な電気特性とは、例えば、低いオフ電流、高いオン電流、低いＳＳ（電流を一桁増加させるために必要な電圧：Sub-threshold Slope）等を含むものである。
【００４２】
又、電界効果型トランジスタ１０では、下層１４ａ上に下層１４ａより低抵抗の上層１４ｂを積層して活性層１４を形成するのではなく、１層の酸化物半導体層１４０に、上層の抵抗が下層に比べて低くなる処理を施すことで下層１４ａ及び下層１４ａより低抵抗の上層１４ｂを含む活性層１４を形成する。そのため、簡易な製造工程で活性層１４を形成でき、製造コストを低減可能となる。
【００４３】
なお、アニール又はプラズマ処理を行う順番を以下のように変更してもよい。まず、ゲート絶縁層１３上の全面にスパッタ法等により酸化物半導体層１４０を形成する。そして、ゲート絶縁層１３上の全面に形成された酸化物半導体層１４０の表面に対し、不活性ガスとＨ２ガスとを混合した雰囲気下でアニール又はプラズマ処理を行う。これにより、酸化物半導体層１４０の表面に還元処理が施され、下層と、下層に対して低抵抗化された上層が形成される。
【００４４】
次に、ゲート絶縁層１３上の全面に形成された、還元処理後の酸化物半導体層１４０をフォトリソグラフィとエッチングによりパターニングして所定形状にする。このような工程でも、図２（ｃ）に示す活性層１４を形成することができる。
【００４５】
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、トップゲート／トップコンタクト型の電界効果型トランジスタの例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
【００４６】
図３は、第１の実施の形態の変形例に係る電界効果型トランジスタを例示する断面図である。図３を参照するに、電界効果型トランジスタ１０Ａは、トップゲート／トップコンタクト型の電界効果型トランジスタである。なお、電界効果型トランジスタ１０Ａは、本発明に係る電界効果型トランジスタの代表的な一例である。
【００４７】
電界効果型トランジスタ１０Ａは、電界効果型トランジスタ１０（図１参照）とは層構造が異なっている。具体的には、電界効果型トランジスタ１０Ａは、基材１１と、基材１１上に形成されたソース電極１５及びドレイン電極１６と、ソース電極１５とドレイン電極１６との間に形成された活性層１４と、活性層１４、ソース電極１５、及びドレイン電極１６上に形成されたゲート絶縁層１３と、ゲート絶縁層１３上に形成されたゲート電極１２とを有している。
【００４８】
電界効果型トランジスタ１０Ａでは、電界効果型トランジスタ１０と同様に、活性層１４の上面側（基材１１と接する面とは反対側）には凹部１４ｘが形成されている。すなわち、ソース電極１５及びドレイン電極１６から露出する第１領域の膜厚ｔ１（凹部１４ｘの底部の膜厚）は、ソース電極１５又はドレイン電極１６に被覆された第２領域の膜厚ｔ２よりも薄く形成されている。言い換えれば、活性層１４の断面は凹型であり、活性層１４のソース電極１５及びドレイン電極１６に被覆されていない領域は、被覆されている領域よりも薄くなっている。
【００４９】
活性層１４において、第２領域は、下層１４ａと、下層１４ａに比べて低抵抗化された上層１４ｂとにより構成されている。低抵抗化された上層１４ｂがソース電極１５及びドレイン電極１６と接しているため、活性層１４とソース電極１５及びドレイン電極１６との接触抵抗を下げることができる。なお、第１領域は、低抵抗化されていない下層１４ａのみから構成されている。
【００５０】
活性層１４において、第１領域の膜厚ｔ１は、５０ｎｍ未満とすることができる。又、第２領域の膜厚ｔ２は、第１領域の膜厚ｔ１より厚くする。凹部１４ｘは、第１に実施の形態と同様の方法により、形成することができる。
【００５１】
このように、本発明に係る電界効果型トランジスタの層構造は、特に制限はなく、目的に応じて適宜選択することができる。要するに、活性層１４が下層１４ａと下層１４ａに比べて低抵抗化された上層１４ｂとを含み、低抵抗化された上層１４ｂがソース電極１５及びドレイン電極１６と接していれば、如何なる層構造であってもよい。
【００５２】
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係る電界効果型トランジスタを用いた表示素子、表示装置、及びシステムの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
【００５３】
（表示素子）
第２の実施の形態に係る表示素子は、少なくとも、光制御素子と、光制御素子を駆動する駆動回路とを有し、更に必要に応じて、その他の部材を有する。光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック（ＥＣ）素子、液晶素子、電気泳動素子、エレクトロウェッティング素子等が挙げられる。
【００５４】
駆動回路としては、第１の実施の形態に係る電界効果型トランジスタを有する限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
【００５５】
第２の実施の形態に係る表示素子は、第１の実施の形態に係る電界効果型トランジスタを有しているため、良好な電気特性と動作安定性を得ることが可能となる。その結果、高品質の表示を行うことが可能となる。
【００５６】
（表示装置）
第２の実施の形態に係る表示装置は、少なくとも、第２の実施の形態に係る複数の表示素子と、複数の配線と、表示制御装置とを有し、更に必要に応じて、その他の部材を有する。複数の表示素子としては、マトリックス状に配置された複数の第２の実施の形態に係る表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。
【００５７】
複数の配線は、複数の表示素子における各電界効果型トランジスタにゲート電圧と画像データ信号とを個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。
【００５８】
表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧と信号電圧とを複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
【００５９】
第２の実施の形態に係る表示装置は、第１の実施の形態に係る電界効果型トランジスタを備えた表示素子を有しているため、高品質の画像を表示することが可能となる。
【００６０】
（システム）
第２の実施の形態に係るシステムは、少なくとも、第２の実施の形態に係る表示装置と、画像データ作成装置とを有する。画像データ作成装置は、表示する画像情報に基づいて画像データを作成し、画像データを前記表示装置に出力する。
【００６１】
システムは、第２の実施の形態に係る表示装置を備えているため、画像情報を高精細に表示することが可能となる。
【００６２】
以下、第２の実施の形態に係る表示素子、表示装置、及びシステムについて、具体的に説明する。
【００６３】
図４には、第２の実施の形態に係るシステムとしてのテレビジョン装置５００の概略構成が示されている。なお、図４における接続線は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。
【００６４】
第２の実施の形態に係るテレビジョン装置５００は、主制御装置５０１、チューナ５０３、ＡＤコンバータ（ＡＤＣ）５０４、復調回路５０５、ＴＳ（Ｔｒａｎｓｐｏｒｔ  Ｓｔｒｅａｍ）デコーダ５０６、音声デコーダ５１１、ＤＡコンバータ（ＤＡＣ）５１２、音声出力回路５１３、スピーカ５１４、映像デコーダ５２１、映像・ＯＳＤ合成回路５２２、映像出力回路５２３、表示装置５２４、ＯＳＤ描画回路５２５、メモリ５３１、操作装置５３２、ドライブインターフェース（ドライブＩＦ）５４１、ハードディスク装置５４２、光ディスク装置５４３、ＩＲ受光器５５１、及び通信制御装置５５２等を備えている。
【００６５】
主制御装置５０１は、テレビジョン装置５００の全体を制御し、ＣＰＵ、フラッシュＲＯＭ、及びＲＡＭ等から構成されている。フラッシュＲＯＭには、ＣＰＵにて解読可能なコードで記述されたプログラム、及びＣＰＵでの処理に用いられる各種データ等が格納されている。又、ＲＡＭは、作業用のメモリである。
【００６６】
チューナ５０３は、アンテナ６１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。ＡＤＣ５０４は、チューナ５０３の出力信号（アナログ情報）をデジタル情報に変換する。復調回路５０５は、ＡＤＣ５０４からのデジタル情報を復調する。
【００６７】
ＴＳデコーダ５０６は、復調回路５０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。音声デコーダ５１１は、ＴＳデコーダ５０６からの音声情報をデコードする。ＤＡコンバータ（ＤＡＣ）５１２は、音声デコーダ５１１の出力信号をアナログ信号に変換する。
【００６８】
音声出力回路５１３は、ＤＡコンバータ（ＤＡＣ）５１２の出力信号をスピーカ５１４に出力する。映像デコーダ５２１は、ＴＳデコーダ５０６からの映像情報をデコードする。映像・ＯＳＤ合成回路５２２は、映像デコーダ５２１の出力信号とＯＳＤ描画回路５２５の出力信号を合成する。
【００６９】
映像出力回路５２３は、映像・ＯＳＤ合成回路５２２の出力信号を表示装置５２４に出力する。ＯＳＤ描画回路５２５は、表示装置５２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置５３２やＩＲ受光器５５１からの指示に応じて表示情報が含まれる信号を生成する。
【００７０】
メモリ５３１には、ＡＶ（Ａｕｄｉｏ−Ｖｉｓｕａｌ）データ等が一時的に蓄積される。操作装置５３２は、例えばコントロールパネル等の入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置５０１に通知する。ドライブＩＦ５４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（ＡＴ  Ａｔｔａｃｈｍｅｎｔ  Ｐａｃｋｅｔ  Ｉｎｔｅｒｆａｃｅ）に準拠している。
【００７１】
ハードディスク装置５４２は、ハードディスクと、このハードディスクを駆動するための駆動装置等から構成されている。駆動装置は、ハードディスクにデータを記録すると共に、ハードディスクに記録されているデータを再生する。光ディスク装置５４３は、光ディスク（例えば、ＤＶＤ）にデータを記録すると共に、光ディスクに記録されているデータを再生する。
【００７２】
ＩＲ受光器５５１は、リモコン送信機６２０からの光信号を受信し、主制御装置５０１に通知する。通信制御装置５５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。
【００７３】
表示装置５２４は、一例として図５に示されるように、表示器７００、及び表示制御装置７８０を有している。表示器７００は、一例として図６に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子７０２がマトリックス状に配置されたディスプレイ７１０を有している。
【００７４】
又、ディスプレイ７１０は、一例として図７に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・・・、Ｘｎ−２、Ｘｎ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）を有している。そして、走査線とデータ線とによって、表示素子７０２を特定することができる。
【００７５】
各表示素子７０２は、一例として図８に示されるように、有機ＥＬ（エレクトロルミネッセンス）素子７５０と、この有機ＥＬ素子７５０を発光させるためのドライブ回路７２０とを有している。すなわち、ディスプレイ７１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイである。又、ディスプレイ７１０は、カラー対応の３２インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。
【００７６】
有機ＥＬ素子７５０は、一例として図９に示されるように、有機ＥＬ薄膜層７４０と、陰極７１２と、陽極７１４とを有している。
【００７７】
有機ＥＬ素子７５０は、例えば、電界効果型トランジスタの横に配置することができる。この場合、有機ＥＬ素子７５０と電界効果型トランジスタとは、同一の基材上に形成することができる。但し、これに限定されず、例えば、電界効果型トランジスタの上に有機ＥＬ素子７５０が配置されても良い。この場合には、ゲート電極に透明性が要求されるので、ゲート電極には、ＩＴＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、Ｇａが添加されたＺｎＯ、Ａｌが添加されたＺｎＯ、Ｓｂが添加されたＳｎＯ２等の導電性を有する透明な酸化物が用いられる。
【００７８】
有機ＥＬ素子７５０において、陰極７１２には、アルミニウム（Ａｌ）が用いられている。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等を用いても良い。陽極７１４には、ＩＴＯが用いられている。なお、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ等の導電性を有する酸化物、銀（Ａｇ）−ネオジウム（Ｎｄ）合金等を用いても良い。
【００７９】
有機ＥＬ薄膜層７４０は、電子輸送層７４２と発光層７４４と正孔輸送層７４６とを有している。そして、電子輸送層７４２に陰極７１２が接続され、正孔輸送層７４６に陽極７１４が接続されている。陽極７１４と陰極７１２との間に所定の電圧を印加すると発光層７４４が発光する。
【００８０】
又、図８に示すように、ドライブ回路７２０は、２つの電界効果型トランジスタ８１０及び８２０、コンデンサ８３０を有している。電界効果型トランジスタ８１０は、スイッチ素子として動作する。ゲート電極Ｇは、所定の走査線に接続され、ソース電極Ｓは、所定のデータ線に接続されている。又、ドレイン電極Ｄは、コンデンサ８３０の一方の端子に接続されている。
【００８１】
コンデンサ８３０は、電界効果型トランジスタ８１０の状態、すなわちデータを記憶しておくためのものである。コンデンサ８３０の他方の端子は、所定の電流供給線に接続されている。
【００８２】
電界効果型トランジスタ８２０は、有機ＥＬ素子７５０に大きな電流を供給するためのものである。ゲート電極Ｇは、電界効果型トランジスタ８１０のドレイン電極Ｄと接続されている。そして、ドレイン電極Ｄは、有機ＥＬ素子７５０の陽極７１４に接続され、ソース電極Ｓは、所定の電流供給線に接続されている。
【００８３】
そこで、電界効果型トランジスタ８１０が「オン」状態になると、電界効果型トランジスタ８２０によって、有機ＥＬ素子７５０は駆動される。
【００８４】
表示制御装置７８０は、一例として図１０に示されるように、画像データ処理回路７８２、走査線駆動回路７８４、及びデータ線駆動回路７８６を有している。
【００８５】
画像データ処理回路７８２は、映像出力回路５２３の出力信号に基づいて、ディスプレイ７１０における複数の表示素子７０２の輝度を判断する。走査線駆動回路７８４は、画像データ処理回路７８２の指示に応じてｎ本の走査線に個別に電圧を印加する。データ線駆動回路７８６は、画像データ処理回路７８２の指示に応じてｍ本のデータ線に個別に電圧を印加する。
【００８６】
以上の説明から明らかなように、本実施の形態に係るテレビジョン装置５００では、映像デコーダ５２１と映像・ＯＳＤ合成回路５２２と映像出力回路５２３とＯＳＤ描画回路５２５とによって画像データ作成装置が構成されている。
【００８７】
又、上記においては、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、液晶素子、エレクトロクロミック素子、電気泳動素子、エレクトロウェッティング素子であってもよい。
【００８８】
例えば、光制御素子が液晶素子の場合は、上記ディスプレイ７１０として、液晶ディスプレイ用いる。この場合においては、図１１に示されるように、表示素子７０３における電流供給線は不要となる。
【００８９】
又、この場合では、一例として図１２に示されるように、ドライブ回路７３０は、図８に示される電界効果型トランジスタ（８１０、８２０）と同様な１つの電界効果型トランジスタ８４０のみで構成することができる。電界効果型トランジスタ８４０では、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。又、ドレイン電極Ｄが液晶素子７７０の画素電極、及びコンデンサ７６０に接続されている。なお、図１２における符号７６２、７７２は、夫々コンデンサ７６０、液晶素子７７０の対向電極（コモン電極）である。
【００９０】
又、上記実施の形態では、システムがテレビジョン装置の場合について説明したが、これに限定されるものではない。要するに画像や情報を表示する装置として上記表示装置５２４を備えていれば良い。例えば、コンピュータ（パソコンを含む）と表示装置５２４とが接続されたコンピュータシステムであっても良い。
【００９１】
又、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等の携帯情報機器、スチルカメラやビデオカメラ等の撮像機器における表示手段に表示装置５２４を用いることができる。又、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に表示装置５２４を用いることができる。更に、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に表示装置５２４を用いることができる。
【００９２】
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
【符号の説明】
【００９３】
１０、１０Ａ  電界効果型トランジスタ
１１  基材
１２  ゲート電極
１３  ゲート絶縁層
１４  活性層
１４ａ  下層
１４ｂ  上層
１４ｘ  凹部
１５  ソース電極
１６  ドレイン電極
【先行技術文献】
【特許文献】
【００９４】
【特許文献１】特許第５５２０５４７号
【非特許文献】
【００９５】
【非特許文献１】Ｋ．Ｎｏｍｕｒａ，他５名、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、ＶＯＬ４３２、２５、ＮＯＶＥＭＢＥＲ、２００４、ｐ．４８８−４９２
【図１】
2017118043.tif 000003
【図２】
2017118043.tif 000004
【図３】
2017118043.tif 000005
【図４】
2017118043.tif 000006
【図５】
2017118043.tif 000007
【図６】
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【図７】
2017118043.tif 000009
【図８】
2017118043.tif 000010
【図９】
2017118043.tif 000011
【図１０】
2017118043.tif 000012
【図１１】
2017118043.tif 000013
【図１２】
2017118043.tif 000014