(57)【要約】【課題】半導体層に対する表面電極のコンタクト抵抗を低く抑えることができ、かつ、表面電極のめっき層のための無電解めっき時に、当該無電解めっきの前処理用の薬剤で半導体層がダメージを受けることを防止できる半導体装置およびその製造方法を提供する。【解決手段】半導体層２の表面６に、ｐ型領域５に接続されるように第１Ａｌ系電極１０１を形成し、第１Ａｌ系電極１０１上にバリアメタル１０２を形成する。次に、バリアメタル１０２上に第２Ａｌ系電極１０３を形成する。次に、無電解めっきによって、第２Ａｌ系電極１０３上にめっき層１０４を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型半導体領域および当該第１導電型半導体領域に接合された第２導電型半導体領域を有する半導体層と、
前記半導体層の一表面において前記第２導電型領域に接続され、第１Ａｌ系電極、第２Ａｌ系電極、前記第１Ａｌ系電極と前記第２Ａｌ系電極との間のバリアメタル、および前記第２Ａｌ系電極上のめっき層を有する表面電極とを含む、半導体装置。
【請求項２】
前記第２Ａｌ系電極は、前記めっき層との境界部の少なくとも一部に微細な凹凸を有している、請求項１に記載の半導体装置。
【請求項３】
前記第２Ａｌ系電極は、前記第１Ａｌ系電極よりも厚く形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１Ａｌ系電極の厚さは、０．５μｍ〜３．０μｍであり、前記第２Ａｌ系電極の厚さは、３．０μｍ〜６．０μｍである、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記バリアメタルの厚さは、０．０２μｍ〜０．５μｍである、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記めっき層の厚さは、２．０μｍ〜５．０μｍである、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１Ａｌ系電極は、Ａｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択される少なくとも一種からなる、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２Ａｌ系電極は、Ａｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択される少なくとも一種からなる、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記バリアメタルは、ＴｉＮ、Ｔｉ、ＴｉＳｉ２、ＴｉＷ、Ｗ、ＷＳｉ、ＷＳｉ２、Ｐｄ、Ｎｉ、ＮｉＳｉ２、Ｃｒ、ＣｒＳｉ２、Ｃｒ２Ｎ、Ｃｏ、ＣｏＳｉ２、Ｐｔ、Ｍｏ、ＭｏＳｉ、Ｍｏ２Ｎ、Ｃｕ、Ｔａ、ＴａＳｉ２、Ｎｂ、Ｆｅ、Ｃｕからなる群から選択される少なくとも一種からなる、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記めっき層は、少なくとも前記第２Ａｌ系電極に接する部分にＮｉ層を有している、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体装置は、ｐｎダイオードを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体装置は、ＩＧＢＴを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体装置は、ＭＩＳＦＥＴを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体装置は、バイポーラトランジスタを含む、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１５】
第１導電型半導体領域および当該第１導電型半導体領域に接合された第２導電型半導体領域を有する半導体層の一表面に、前記第２導電型半導体領域に接続されるように第１Ａｌ系電極を形成する工程と、
前記第１Ａｌ系電極上にバリアメタルを形成する工程と、
前記バリアメタル上に第２Ａｌ系電極を形成する工程と、
無電解めっきによって、前記第２Ａｌ系電極上にめっき層を形成する工程とを含む、半導体装置の製造方法。
【請求項１６】
前記バリアメタルの形成に先立って、前記第１Ａｌ系電極をアニール処理する工程を含む、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記めっき層の形成に先立って、アルカリ系薬剤を用いて前記第２Ａｌ系電極の表面をエッチングする工程を含む、請求項１５または１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、めっき層を有する表面電極を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーモジュールに使用される素子の一例として、たとえば特許文献１は、アノード電極と、ｐ層と、ｎ−ドリフト層と、ｎ層と、カソード層と、カソード電極とを有するダイオードを開示している。このダイオードにおいて、ｐ層、ｎ−ドリフト層、ｎ層およびカソード層は、導電型不純物が添加されたＳｉからなっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５２５６３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のアノード電極のような表面電極の構造の一例として、たとえば、Ａｌ系電極の表面にＮｉ／Ａｕ等を無電解めっきすることによって形成された積層構造がある。しかしながら、この種の積層構造を従来のやり方で形成すると、無電解めっきを行う際に使用されるアルカリ系薬剤（エッチング液）によってＳｉ基板が侵食されるおそれがある。
具体的には、Ａｌ系電極をＳｉ表面に形成した後にアニール処理すると、ＡｌとＳｉとの線膨張係数の違いから、Ａｌが塑性変形してＡｌ表面にヒロックが発生し易い。その後、冷却時にＡｌが収縮すると、ヒロックの下方のグレイン粒界に空洞や隙間が形成される場合がある。そして、空洞等が存在する状態でＡｌ系電極の表面がアルカリ系薬剤でエッチング処理されると、その空洞等を介してＳｉ表面にアルカリ系薬剤が残留してエッチングされるというメカニズムである。
【０００５】
一方、Ａｌ系電極とＳｉとの間にバリアメタルを設けることでＡｌ系電極とＳｉとの接触を防止してもよいが、Ｔｉ等のバリアメタルは、たとえばｐ型Ｓｉに対する障壁高さが高く、順方向電圧が高くなるという背反を生じる。
本発明の一実施形態は、半導体層に対する表面電極のコンタクト抵抗を低く抑えることができ、かつ、表面電極のめっき層のための無電解めっき時に、当該無電解めっきの前処理用の薬剤で半導体層がダメージを受けることを防止できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、第１導電型半導体領域および当該第１導電型半導体領域に接合された第２導電型半導体領域を有する半導体層と、前記半導体層の一表面において前記第２導電型領域に接続され、第１Ａｌ系電極、第２Ａｌ系電極、前記第１Ａｌ系電極と前記第２Ａｌ系電極との間のバリアメタル、および前記第２Ａｌ系電極上のめっき層を有する表面電極とを含む、半導体装置を提供する。
【０００７】
本発明の一実施形態に係る半導体装置では、前記第２Ａｌ系電極は、前記めっき層との境界部の少なくとも一部に微細な凹凸を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２Ａｌ系電極は、前記第１Ａｌ系電極よりも厚く形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１Ａｌ系電極の厚さは、０．５μｍ〜３．０μｍであり、前記第２Ａｌ系電極の厚さは、３．０μｍ〜６．０μｍであってもよい。
【０００８】
本発明の一実施形態に係る半導体装置では、前記バリアメタルの厚さは、０．０２μｍ〜０．５μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記めっき層の厚さは、２．０μｍ〜５．０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記第１Ａｌ系電極は、Ａｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択される少なくとも一種からなっていてもよい。
【０００９】
本発明の一実施形態に係る半導体装置では、前記第２Ａｌ系電極は、Ａｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択される少なくとも一種からなっていてもよい。
本発明の一実施形態に係る半導体装置では、前記バリアメタルは、ＴｉＮ、Ｔｉ、ＴｉＳｉ２、ＴｉＷ、Ｗ、ＷＳｉ、ＷＳｉ２、Ｐｄ、Ｎｉ、ＮｉＳｉ２、Ｃｒ、ＣｒＳｉ２、Ｃｒ２Ｎ、Ｃｏ、ＣｏＳｉ２、Ｐｔ、Ｍｏ、ＭｏＳｉ、Ｍｏ２Ｎ、Ｃｕ、Ｔａ、ＴａＳｉ２、Ｎｂ、Ｆｅ、Ｃｕからなる群から選択される少なくとも一種からなっていてもよい。
【００１０】
本発明の一実施形態に係る半導体装置では、前記めっき層は、少なくとも前記第２Ａｌ系電極に接する部分にＮｉ層を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、ＳｉまたはＳｉＣからなっていてもよい。
本発明の一実施形態に係る半導体装置は、ｐｎダイオードを含んでいてもよい。
【００１１】
本発明の一実施形態に係る半導体装置は、ＩＧＢＴを含んでいてもよい。
本発明の一実施形態に係る半導体装置は、ＭＩＳＦＥＴを含んでいてもよい。
本発明の一実施形態に係る半導体装置は、バイポーラトランジスタを含んでいてもよい。
本発明の一実施形態は、第１導電型半導体領域および当該第１導電型半導体領域に接合された第２導電型半導体領域を有する半導体層の一表面に、前記第２導電型半導体領域に接続されるように第１Ａｌ系電極を形成する工程と、前記第１Ａｌ系電極上にバリアメタルを形成する工程と、前記バリアメタル上に第２Ａｌ系電極を形成する工程と、無電解めっきによって、前記第２Ａｌ系電極上にめっき層を形成する工程とを含む、半導体装置の製造方法を提供する。
【００１２】
本発明の一実施形態に係る半導体装置の製造方法は、前記バリアメタルの形成に先立って、前記第１Ａｌ系電極をアニール処理する工程を含んでいてもよい。
本発明の一実施形態に係る半導体装置の製造方法は、アルカリ系薬剤を用いて前記第２Ａｌ系電極の表面をエッチングする工程を含んでいてもよい。
【発明の効果】
【００１３】
本発明の一実施形態によれば、第１Ａｌ系電極と第２Ａｌ系電極との間にバリアメタルが設けられている。そのため、第１Ａｌ系電極内に空洞や隙間が存在する状態で、無電解めっきの前処理用の薬剤が第２Ａｌ系電極に供給され半導体層側へ向かっても、当該薬剤をバリアメタルで阻止することができる。これにより、当該薬剤が第１Ａｌ系電極の空洞等に侵入することを防止できるので、めっき層の無電解めっき時に、半導体層がダメージを受けることを防止することができる。また、半導体層（第２導電型半導体領域）に対して第１Ａｌ系電極を直接接続することができるので、半導体層に対する表面電極のコンタクト抵抗を低く抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係るｐｎダイオードの模式的な平面図である。
【図２】図２は、図１のII−II切断線における断面図である。
【図３】図３は、図２の破線IIIで囲まれた領域の拡大図である。
【図４Ａ】図４Ａは、図１のｐｎダイオードの製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図５Ａ】図５Ａは、ヒロックが発生する過程を説明するための図である。
【図５Ｂ】図５Ｂは、空洞が発生する過程を説明するための図である。
【図６】図６は、ＦＲＤ素子の表面電極構造のＳＥＭ画像を示す図である。
【図７】図７は、本発明の一実施形態に係るＩＧＢＴの模式的な断面図である。
【図８】図８は、本発明の一実施形態に係るＭＩＳＦＥＴの模式的な断面図である。
【図９】図９は、本発明の一実施形態に係るバイポーラトランジスタの模式的な断面図である。
【図１０】図１０は、前記ＩＧＢＴおよび前記ｐｎダイオードを含む半導体パッケージの模式的な平面図である。
【図１１】図１１は、図１０のXI-XI切断線における断面図である。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るｐｎダイオード１の模式的な平面図である。図２は、図１のII−II切断線における断面図である。
ｐｎダイオード１は、たとえば、平面視正方形、平面視長方形のチップ状である。そのチップサイズは、たとえば、１．０ｍｍ×１．０ｍｍ〜２０ｍｍ×２０ｍｍであってもよい。ｐｎダイオード１は、アクティブ領域２０１と、アクティブ領域２０１を取り囲む外周領域２０２と、外周領域２０２を取り囲むスクライブ領域２０３とを含む。表面保護膜２０４（図１のハッチング部分）は、アクティブ領域２０１および外周領域２０２を覆う一方、スクライブ領域２０３を露出させるように形成されている。また、表面保護膜２０４には、後述するアノード電極１１の一部をパッドとして露出させる開口２０５が形成されている。
【００１６】
ｐｎダイオード１は、半導体層２を含む。半導体層２は、本発明の第１導電型半導体領域の一例としてのｎ＋型領域３およびｎ−型領域４を含む。半導体層２は、ベース基板としてのｎ＋型領域３上に、ｎ−型領域４をエピタキシャル成長させることによって構成されていてもよい。
アクティブ領域２０１において、半導体層２には、ｐ型領域５が形成されている。ｐ型領域５は、ｎ−型領域４の表面部に選択的に形成された不純物拡散層であってもよい。これにより、半導体層２には、ｐ型領域５とｎ−型領域４との間にｐｎ接合が形成されている。
【００１７】
外周領域２０２においてｎ−型領域４の表面部には、ｐ型ウェル１０およびｐ型ＦＬＲ（Field Limiting Ring）１７が形成されている。ｐ型ウェル１０は、ｐ型領域５の径よりも大きい外径を有する環状に形成されており、ｐ型領域５の周縁部９を全体にわたって下方から覆うように配置されている、また、ｐ型ウェル１０の外周縁は、ｐ型領域５の外周縁よりも外側に配置されている。
【００１８】
ｐ型ＦＬＲ１７は、ｐ型ウェル１０を取り囲むように複数形成されている。この実施形態では、ｐ型ＦＬＲ１７は、ｐ型ウェル１０に近い側から遠ざかる順に４つのｐ型ＦＬＲ１７Ａ〜１７Ｄを含んでいる。互いに隣り合うｐ型ＦＬＲ１７の間隔Ｗ１〜Ｗ４（最も内側のｐ型ＦＬＲ１７についてはｐ型ウェル１０との間隔）は、ｐ型ウェル１０に近い側から遠ざかる順に広くなっている。たとえば、間隔Ｗ１＝１５μｍ、間隔Ｗ２＝１７μｍ、間隔Ｗ３＝１９μｍおよび間隔Ｗ４＝２３μｍ程度であってもよい。
【００１９】
また、外周領域２０２においてｎ−型領域４の表面部にはさらに、ｎ＋型チャネルストップ領域１８が形成されている。ｎ＋型チャネルストップ領域１８は、外周領域２０２から半導体層２の端面１９に至るように形成されていてもよい。
半導体層２の表面６には、フィールド絶縁膜７が形成されている。フィールド絶縁膜７は、ｐ型領域５を選択的に露出させるコンタクト孔８を有している。ｐ型領域５は、コンタクト孔８の内方領域全体に形成され、さらにコンタクト孔８の外側に跨るように延びている。これにより、ｐ型領域５の周縁部９はフィールド絶縁膜７に覆われている。また、コンタクト孔８は、たとえば、その開口端から半導体層２の表面６に向かって径が狭まるテーパ状の側面を有していてもよい。
【００２０】
また、フィールド絶縁膜７は、ｐ型ＦＬＲ１７を選択的に露出させるコンタクト孔３８と、ｎ＋型チャネルストップ領域１８を選択的に露出させる外周除去領域３９とを有している。
半導体層２の表面６上には、電極膜４０が選択的に形成されている。電極膜４０は、本発明の表面電極の一例としてのアノード電極１１、フィールドプレート５８およびＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極５９を含む。
【００２１】
アノード電極１１は、フィールド絶縁膜７のコンタクト孔８内でｐ型領域５に接続されている。また、アノード電極１１は、コンタクト孔８からフィールド絶縁膜７上に乗り上がり、フィールド絶縁膜７を挟んでｐ型領域５の周縁部９およびｐ型ウェル１０に対向するオーバーラップ部１２を有している。オーバーラップ部１２の外周縁の位置は、ｐ型領域５の外周縁とｐ型ウェル１０の外周縁との間であってもよい。
【００２２】
フィールドプレート５８は、各ｐ型ＦＬＲ１７Ａ〜１７Ｄに一つずつ形成されている。各フィールドプレート５８は、フィールド絶縁膜７のコンタクト孔３８内でｐ型ＦＬＲ１７Ａ〜１７Ｄに接続されている。最も外側でｐ型ＦＬＲ１７Ｄに接続されたフィールドプレート５８は、フィールド絶縁膜７上において端面１９側に引き出された引き出し部６０を有している。引き出し部６０の長さは、たとえば、５０μｍ程度であってもよい。
【００２３】
ＥＱＲ電極５９は、フィールド絶縁膜７の外周除去領域３９内でｎ＋型チャネルストップ領域１８に接続されている。また、ＥＱＲ電極５９の内周縁と最も外側のフィールドプレート５８の外周縁との距離Ｌ（絶縁距離）は、たとえば、３０μｍ〜６０μｍであってもよい。
そして、表面保護膜２０４は、電極膜４０を覆うように形成されている。
【００２４】
半導体層２の裏面１３上には、本発明の表面電極の一例としてのカソード電極１４が形成されている。カソード電極１４は、半導体層２の裏面１３においてｎ＋型領域３に接続されている。
ｐｎダイオード１の各部の詳細について以下に説明を加える。
半導体層２は、たとえば、Ｓｉを含む半導体材料からなり、具体的には、ＳｉまたはＳｉＣからなっていてもよい。
【００２５】
ｎ＋型領域３、ｎ−型領域４およびｎ＋型チャネルストップ領域１８は、ｎ型不純物を含有する半導体領域である。含有されるｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物というときには同じ）。また、ｎ＋型領域３の不純物濃度は、たとえば１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３であり、ｎ−型領域４の不純物濃度は、たとえば１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３であり、ｎ＋型チャネルストップ領域１８の不純物濃度は、たとえば１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３であってもよい。また、ｎ＋型領域３の厚さは、たとえば０．３μｍ〜６００μｍであり、ｎ−型領域４の厚さは、たとえば３０μｍ〜３００μｍであってもよい。また、ｎ＋型チャネルストップ領域１８の表面６からの深さは、たとえば２μｍ〜３μｍであってもよい。
【００２６】
ｐ型領域５、ｐ型ウェル１０およびｐ型ＦＬＲ１７は、ｐ型不純物を含有する半導体領域である。含有されるｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）等を使用できる（以下、ｐ型不純物というときには同じ）。また、ｐ型領域５、ｐ型ウェル１０およびｐ型ＦＬＲ１７の不純物濃度は、たとえば１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３であるが、この実施形態では、この範囲内でｐ型領域５の不純物濃度が、ｐ型ウェル１０およびｐ型ＦＬＲ１７の不純物濃度よりも低くなっている。また、ｐ型領域５の表面６からの深さは、ｐ型ウェル１０およびｐ型ＦＬＲ１７よりも浅く、たとえば１μｍ〜３μｍである。一方、ｐ型ウェル１０およびｐ型ＦＬＲ１７の表面６からの深さは、互いに同じであり、たとえば６μｍ〜１０μｍであってもよい。
【００２７】
フィールド絶縁膜７は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、熱酸化やＣＶＤ（化学的気相成長）によって形成できる。フィールド絶縁膜７の厚さは、たとえば０．５μｍ〜５．０μｍであってもよい。
表面保護膜２０４は、たとえば、ポリイミドで構成することができ、たとえば、スピンコート法によって形成できる。
【００２８】
次に、アノード電極１１、カソード電極１４、フィールドプレート５８およびＥＱＲ電極５９の構成を、図３を参照して詳細に説明する。なお、以下では、代表例としてアノード電極１１の構成を説明し、カソード電極１４、フィールドプレート５８およびＥＱＲ電極５９の説明を省略するが、アノード電極１１と同じ構成を、カソード電極１４、フィールドプレート５８およびＥＱＲ電極５９にも適用できるものとする。
【００２９】
図３は、図１の破線IIIで囲まれた領域の拡大図である。
フィールド絶縁膜７は、たとえばＳｉＯ２からなる下層膜７６と、たとえばＰＳＧからなる上層膜７７とを含んでいてもよい。
アノード電極１１は、半導体層２の表面６側から順に積層された第１Ａｌ系電極１０１、バリアメタル１０２、第２Ａｌ系電極１０３およびめっき層１０４を含む。第１Ａｌ系電極１０１、バリアメタル１０２および第２Ａｌ系電極１０３は、半導体層２と表面保護膜２０４との間に形成されており、めっき層１０４は、表面保護膜２０４の開口２０５内に形成されている。
【００３０】
第１Ａｌ系電極１０１は、半導体層２のｐ型領域５に接触して電気的に接続される電極層であり、たとえば０．５μｍ〜３．０μｍの厚さを有している。第１Ａｌ系電極１０１は、主成分としてＡｌを含有する金属からなり、具体的には、Ａｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択される少なくとも一種からなっていてもよい。
バリアメタル１０２は、図３では第１Ａｌ系電極１０１に直接接するように形成されているが、本発明の実施形態としてはこれに限らず、たとえば、第１Ａｌ系電極１０１とバリアメタル１０２との間にＡｌ系以外のメタル層が設けられていてもよい。バリアメタル１０２は、第１Ａｌ系電極１０１よりも薄く形成されており、たとえば０．０２μｍ〜０．５μｍの厚さを有している。バリアメタル１０２は、高熱（たとえば３００℃〜５００℃）に対する熱的安定性が高く、上記の温度範囲でほとんど塑性変形しない材料からなり、かつＡｌに比べてアルカリ系薬剤に対するエッチングレートが低い材料からなることが好ましい。具体的には、バリアメタル１０２は、ＴｉＮ、Ｔｉ、ＴｉＳｉ２、ＴｉＷ、Ｗ、ＷＳｉ、ＷＳｉ２、Ｐｄ、Ｎｉ、ＮｉＳｉ２、Ｃｒ、ＣｒＳｉ２、Ｃｒ２Ｎ、Ｃｏ、ＣｏＳｉ２、Ｐｔ、Ｍｏ、ＭｏＳｉ、Ｍｏ２Ｎ、Ｃｕ、Ｔａ、ＴａＳｉ２、Ｎｂ、Ｆｅ、Ｃｕからなる群から選択される少なくとも一種からなっていてもよい。
【００３１】
第２Ａｌ系電極１０３は、図３ではバリアメタル１０２に直接接するように形成されているが、本発明の実施形態としてはこれに限らず、たとえば、バリアメタル１０２と第２Ａｌ系電極１０３との間にＡｌ系以外のメタル層が設けられていてもよい。第２Ａｌ系電極１０３は、第１Ａｌ系電極１０１よりも厚く形成されており、たとえば３．０μｍ〜６．０μｍの厚さを有している。第２Ａｌ系電極１０３は、主成分としてＡｌを含有する金属からなり、具体的には、Ａｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択される少なくとも一種からなっていてもよい。すなわち、第１Ａｌ系電極１０１および第２Ａｌ系電極１０３は、いずれもＡｌ、ＡｌＳｉ、ＡｌＣｕおよびＡｌＳｉＣｕからなる群から選択されるＡｌ系材料で構成することができる。これら第１および第２Ａｌ系電極１０１，１０３は、互いに同じ材料で構成されていてもよいし、互いに異なる材料で構成されていてもよい。たとえば、第１および第２Ａｌ系電極１０１，１０３が共にＡｌＳｉからなっていてもよいし、第１Ａｌ系電極１０１がＡｌＳｉからなり、第２Ａｌ系電極１０３がＡｌＣｕからなっていてもよい。使用するＡｌ系材料は、たとえば、半導体層２に対するオーミック特性、バリアメタル１０２やめっき層１０４との密着性等を考慮して選択すればよい。
【００３２】
また、第２Ａｌ系電極１０３は、めっき層１０４との境界部１０５に微細な凹凸１０６を有している。微細な凹凸１０６は、後述する無電解めっきの前処理時に形成されるものであり、表面保護膜２０４の開口２０５内の第２Ａｌ系電極１０３の上面の全体にわたって不規則に離散して配置されている。微細な凹凸の深さは、第２Ａｌ系電極１０３の特性に影響のない程度の小さいものであり、たとえば、第２Ａｌ系電極１０３の厚さの５％未満である。
【００３３】
また、第１Ａｌ系電極１０１、バリアメタル１０２および第２Ａｌ系電極１０３の積層構造は、フィールド絶縁膜７上の端部において段差部７８を有している。段差部７８は、第１Ａｌ系電極１０１およびバリアメタル１０２が、第２Ａｌ系電極１０３から外側（端面１９側）にフランジ部７９として張り出すことによって形成されている。当該フランジ部７９の上側には、第２Ａｌ系電極１０３の端面からなる円弧面８０が形成されている。円弧面８０は、第２Ａｌ系電極１０３の内側に窪む形状である。この円弧面８０によって、表面保護膜２０４とアノード電極１１との密着性を向上させることができる。このような端部の段差構造は、半導体層２上の領域に端部を有するフィールドプレート５８およびＥＱＲ電極５９の端部にも形成されている。
【００３４】
めっき層１０４は、図３に示すように複数の層からなっていてもよい。複数の層は、第２Ａｌ系電極１０３に直接接するように形成されたＮｉ層１０７と、当該Ｎｉ層１０７上のＡｕ層１０８とを含んでいてもよい。この場合、Ａｕ層１０８がアノード電極１１の最表面を定義する。なお、めっき層１０４の構造は、Ｎｉ層１０７およびＡｕ層１０８からなる構造に限らず、たとえば、第２Ａｌ系電極１０３から順にＮｉ層、Ｐｄ層およびＡｕ層が積層された３層構造であってもよい。また、めっき層１０４は、たとえば、２．０μｍ〜５．０μｍを有している。図３の構成では、Ｎｉ層１０７の厚さが、たとえば２．０μｍ〜４．９μｍであり、Ａｕ層１０８の厚さが、Ｎｉ層１０７よりも薄く、たとえば０．０１μｍ〜０．２μｍであってもよい。
【００３５】
なお、カソード電極１４がアノード電極１１と同じ構成である場合には、当該カソード電極１４は、半導体層２の裏面１３側から順に積層された第１Ａｌ系電極１０１、バリアメタル１０２、第２Ａｌ系電極１０３およびめっき層１０４を含んでいればよい。
次に、図１のｐｎダイオード１の製造方法を説明する。図４Ａ〜図４Ｈは、図１のｐｎダイオード１の製造工程を工程順に示す図である。
【００３６】
ｐｎダイオード１を製造するには、たとえば、エピタキシャル成長によって、ベース基板（半導体ウエハ）としてのｎ＋型領域３上にｎ−型領域４が形成される。次に、イオン注入およびアニール処理によって、ｎ−型領域４の表面部に、ｐ型領域５、ｐ型ウェル１０、ｐ型ＦＬＲ１７およびｎ＋型チャネルストップ領域１８が形成される。次に、半導体層２の表面６に、コンタクト孔８を有するフィールド絶縁膜７が形成される。
【００３７】
次に、図４Ａに示すように、たとえばスパッタ法で半導体層２上にＡｌ系電極材料を堆積させることによって、第１Ａｌ系電極１０１が形成される。第１Ａｌ系電極１０１はコンタクト孔８に入り込み、ｐ型領域５に接続される。次に、第１Ａｌ系電極１０１がアニール処理される。アニール処理の条件は、たとえば、水素、窒素またはこれらの混合気体雰囲気中で１気圧、３００℃〜５００℃、１０分〜１８０分間であってもよい。アニール処理後、たとえば、１時間〜３時間、放置することによって第１Ａｌ系電極１０１が自然冷却される。
【００３８】
次に、図４Ｂに示すように、たとえばスパッタ法で第１Ａｌ系電極１０１上にバリアメタル１０２の材料を堆積させることによって、バリアメタル１０２が形成される。
次に、図４Ｃに示すように、たとえばスパッタ法でバリアメタル１０２上にＡｌ系電極材料を堆積させることによって、第２Ａｌ系電極１０３が形成される。次に、第２Ａｌ系電極１０３がアニール処理される。アニール処理の条件は、たとえば、水素、窒素またはこれらの混合気体雰囲気中で１気圧、３００℃〜５００℃、１０分〜１８０分間であってもよい。アニール処理後、たとえば、１時間〜３時間、放置することによって第２Ａｌ系電極１０３が自然冷却される。
【００３９】
次に、図４Ｄに示すように、第２Ａｌ系電極１０３上に、選択的に開口４９を有するマスク２０が形成され、当該マスク２０を介して第２Ａｌ系電極１０３がエッチングされる。エッチングは、たとえば、ウエットエッチングが採用される。ウエットエッチング用のエッチング液としては、たとえば、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨ等を含むエッチング液が使用できる。これにより、第２Ａｌ系電極１０３が等方的にエッチングされ、その端面が開口４９よりも内側となるように侵食されて円弧面８０が形成される。この際、バリアメタル１０２が、ウエットエッチングを停止させるエッチングストッパとして機能する。
【００４０】
次に、図４Ｅに示すように、同じマスク２０を用いたドライエッチング（たとえば、ＲＩＥ：反応性イオンエッチング）によって、バリアメタル１０２および第１Ａｌ系電極１０１が順にエッチングされる。ドライエッチング用のエッチングガスとしては、たとえば、Ｃｌ２＋ＢＣｌ３、Ｃｌ２＋ＣＣｌ４等が使用できる。ドライエッチングでは、バリアメタル１０２および第１Ａｌ系電極１０１が厚さ方向に異方的にエッチングされる。これにより、バリアメタル１０２および第１Ａｌ系電極１０１は、第２Ａｌ系電極１０３よりも外側にフランジ部７９として張り出し、当該フランジ部７９は、マスク２０の開口４９の輪郭にほぼ一致する端面を有することとなる。
【００４１】
次に、図４Ｆに示すように、たとえばスピンコート法によって、半導体層２上に表面保護膜２０４が形成される。そして、表面保護膜２０４が選択的に除去されることによって、第２Ａｌ系電極１０３の表面１０９の一部を露出させる開口２０５が形成される。
次に、図４Ｇに示すように、無電解めっきに先立って前処理が行われる。前処理では、まず、たとえばアルカリ系の脱脂剤等を用いて、第２Ａｌ系電極１０３の表面１０９に付着している油分が除去される（表面クリーニング）。次に、アルカリ系薬剤（たとえば、ＮａＯＨを含む溶液）を第２Ａｌ系電極１０３の表面１０９に供給することによって、表面１０９に自然酸化によって形成された酸化皮膜が除去されると共に、第２Ａｌ系電極１０３の表面１０９がエッチングされる。これにより、表面１０９に微細な凹凸１０６が形成される。次に、酸化皮膜の除去の際に発生した不純物が、酸系薬剤（たとえば、硝酸、フッ化物等を含む溶液）を用いて除去される（酸洗浄）。
【００４２】
次の処理は、ジンケート処理である。この実施形態では、たとえば、二段の亜鉛置換処理であるダブルジンケート法を適用できる。より具体的には、まず、ジンケート溶液（たとえば、ＮａＯＨおよびＺｎＯを含む溶液）を用いて第２Ａｌ系電極１０３の表面１０９が処理されることによって、比較的大きなＺｎ粒子が表面１０９に析出する。次に、酸系薬剤（たとえば、硝酸溶液）を用いて表面１０９上のＺｎ粒子が溶解された後、再度、ジンケート溶液（たとえば、ＮａＯＨおよびＺｎＯを含む溶液）が供給される。これにより、より微細なＺｎ粒子の皮膜を表面１０９上に形成することができる。
【００４３】
次に、半導体ウエハ（図示せず）を無電解めっき用のＮｉめっき液に浸漬することによって、前処理工程で形成したＺｎ皮膜が無電解めっき液中でＮｉに置換され、その後、置換されたＮｉを触媒としてＮｉのめっき反応が進行する。これにより、図４Ｈに示すように、第２Ａｌ系電極１０３上にＮｉ層１０７が形成される。その後、半導体ウエハ（図示せず）をＡｕめっき液が入っているめっき浴槽に移して浸漬することによって、Ｎｉ層１０７上にＡｕ層１０８が形成される。これにより、アノード電極１１が形成される。なお、カソード電極１４がアノード電極１１と同じ構成である場合には、アノード電極１１とカソード電極１４を同時に形成していけばよい。また、フィールドプレート５８およびＥＱＲ電極５９は、アノード電極１１と同一工程で形成される。
【００４４】
その後、半導体ウエハが各素子サイズに切り分けられることによって、図１のｐｎダイオード１が得られる。
以上の工程によれば、図４Ａの工程で、第１Ａｌ系電極１０１の形成後、第１Ａｌ系電極１０１がアニール処理されると、ＡｌとＳｉとの線膨張係数の違いから、図５Ａに示すように、第１Ａｌ系電極１０１に圧縮応力が発生してＡｌが塑性変形（熱膨張）し、一部のＡｌがＡｌ表面１１０に押し出されてヒロック１１１が発生する場合がある。このようなヒロック１１１は、第１Ａｌ系電極１０１のアニール処理時だけでなく、半導体ウエハをシンター処理する際にも起こり得る。その後、Ａｌの降温時（冷却時）には、図５Ｂに示すように、第１Ａｌ系電極１０１に引張応力が発生してＡｌが収縮するので、ヒロック１１１の下方のグレイン粒界に空洞１１２（または隙間）が形成される場合がある。
【００４５】
この空洞１１２が存在する状態で第１Ａｌ系電極１０１のＡｌ表面１１０がアルカリ系薬剤でエッチング処理されると、その空洞１１２を介してＳｉ表面（表面６）にアルカリ系薬剤が残留する。Ｓｉ表面では、たとえばＳｉ＋４ＯＨ−→Ｓｉ（ＯＨ）４＋４ｅ−で表される反応でエッチングが進行し、最終的にＳｉ表面に、当該エッチングによるピット１１３（小さな窪み）が形成されるおそれがある。
【００４６】
しかしながら、この実施形態では、図４Ｇに示すように、無電解めっきの前処理の際のエッチング対象が第２Ａｌ系電極１０３であり、しかも、第１Ａｌ系電極１０１と第２Ａｌ系電極１０３との間にバリアメタル１０２が設けられている。そのため、図５Ｂに示すように第１Ａｌ系電極１０１内に空洞１１２が存在する状態で、前処理用のアルカリ系薬剤が第２Ａｌ系電極１０３に供給され半導体層２側へ向かっても、アルカリ系薬剤をバリアメタル１０２で阻止することができる。これにより、アルカリ系薬剤が第１Ａｌ系電極１０１の空洞１１２に侵入することを防止できるので、めっき層１０４の無電解めっき時に、半導体層２がダメージを受けることを防止することができる。
【００４７】
また、この実施形態では、ｐ型領域５に対して第１Ａｌ系電極１０１を直接接続することができるので、ｐ型領域５に対するアノード電極１１のコンタクト抵抗を低く抑えることができる。
さらに、第１Ａｌ系電極１０１が相対的に薄く形成され、第２Ａｌ系電極１０３が相対的に厚く形成されているので、第１Ａｌ系電極１０１においては昇温および降温時に発生する応力を低減し、ヒロック１１１および空洞１１２の発生を抑えることができる。一方、第２Ａｌ系電極１０３においては、後述する実装時に接合部材１６から受ける圧力を緩和することができる。
【００４８】
以上の内容に従って製造したＦＲＤ（Fast Recovery Diode）素子の表面電極構造のＳＥＭ画像が図６である。図６に示すように、Ｓｉ基板上に、下層のＡｌＳｉ（１μｍ）、ＴｉＮ（０．０６μｍ）および上層のＡｌＳｉ（４．５μｍ）の積層構造を形成し、上層のＡｌＳｉ上にＮｉ（３．５μｍ）およびＡｕ（０．０５μｍ）を無電解めっきにより形成した。なお、各層に併記した数値は、各層の厚さを示している。図６から明らかなように、バリアメタルとしてのＴｉＮが、下層のＡｌＳｉの表面を覆うキャップとしての役割を果たしており、これにより、下層のＡｌＳｉと上層のＡｌＳｉとの間が遮断されている。そのため、ＮｉおよびＡｕを無電解めっきで形成しているにもかかわらず、Ｓｉ表面は、図５Ｂで説明したようなピット１１３等のダメージがなく、良好な状態に維持されている。
【００４９】
次に、上記アノード電極１１の構成を適用できる一例を、図７〜図９を参照して説明する。なお、図７〜図９では、図１および図２におけるアクティブ領域２０１の一部のみを示しており、外周領域２０２およびスクライブ領域２０３については共通の構造であるため説明を省略する。
図７は、本発明の一実施形態に係るＩＧＢＴ２１の模式的な断面図である。
【００５０】
ＩＧＢＴ２１は、トレンチゲート型のＩＧＢＴであって、半導体層２２を含む。半導体層２２は、本発明の第２導電型半導体領域の一例としてのｐ＋型コレクタ領域２３およびｎ−型ドリフト領域２４を含む。ｎ−型ドリフト領域２４の表面部には、ｐ型ベース領域２５が形成されている。ｐ型ベース領域２５の表面部には、本発明の第１導電型半導体領域の一例としてのｎ＋型エミッタ領域２６が形成されており、このｎ＋型エミッタ領域２６を貫通してｐ型ベース領域２５に接するようにｐ＋型ベースコンタクト領域２７が形成されている。
【００５１】
一方、半導体層２２の表面２８からｎ＋型エミッタ領域２６およびｐ型ベース領域２５を貫通してゲートトレンチ２９が形成されている。ゲートトレンチ２９によって、ｐ型ベース領域２５は複数の単位セル３０に区画されている。ゲートトレンチ２９には、たとえばＳｉＯ２（酸化シリコン）からなるゲート絶縁膜３１を介して、ゲート電極３２（たとえば、ポリシリコン電極）が埋め込まれている。
【００５２】
半導体層２２の表面２８には、ゲート電極３２を覆うように、たとえばＳｉＯ２（酸化シリコン）からなる層間絶縁膜３３が形成されている。層間絶縁膜３３は、ｎ＋型エミッタ領域２６およびｐ＋型ベースコンタクト領域２７を露出させるコンタクト孔３４を有している。
半導体層２２の表面２８上には、本発明の表面電極の一例としてのエミッタ電極３５が形成されている。エミッタ電極３５は、層間絶縁膜３３のコンタクト孔３４内でｎ＋型エミッタ領域２６およびｐ＋型ベースコンタクト領域２７に接続されている。一方、半導体層２２の裏面３６上には、本発明の表面電極の一例としてのコレクタ電極３７が形成されている。コレクタ電極３７は、半導体層２２の裏面３６においてｐ＋型コレクタ領域２３に接続されている。
【００５３】
そして、このＩＧＢＴ２１では、エミッタ電極３５およびコレクタ電極３７に、図３で示したアノード電極１１の構成を適用することができる。すなわち、エミッタ電極３５およびコレクタ電極３７は、それぞれ、半導体層２２の表面２８または裏面３６側から順に積層された第１Ａｌ系電極１０１、バリアメタル１０２、第２Ａｌ系電極１０３およびめっき層１０４を含んでいてもよい。
【００５４】
図８は、本発明の一実施形態に係るＭＩＳＦＥＴ４１の模式的な断面図である。
ＭＩＳＦＥＴ４１は、プレーナゲート型のＭＩＳＦＥＴであって、半導体層４２を含む。半導体層４２は、ｎ＋型ドレイン領域４３およびｎ−型ドリフト領域４４を含む。ｎ−型ドリフト領域４４の表面部には、複数のｐ型ボディ領域４５が形成されている。ｐ型ボディ領域４５によって、半導体層４２は複数の単位セル５０に区画されている。各ｐ型ボディ領域４５の表面部には、本発明の第１導電型半導体領域の一例としてのｎ＋型ソース領域４６が形成されており、このｎ＋型ソース領域４６を貫通してｐ型ボディ領域４５に接するようにｐ＋型ボディコンタクト領域４７が形成されている。
【００５５】
半導体層４２の表面４８上には、たとえばＳｉＯ２（酸化シリコン）からなるゲート絶縁膜５１を介して、ゲート電極５２（たとえば、ポリシリコン電極）が形成されている。ゲート電極５２は、隣り合うｐ型ボディ領域４５に跨り、各ｐ型ボディ領域４５の外縁とｎ＋型ソース領域４６との間のチャネル領域に対向している。
半導体層４２の表面４８には、ゲート電極５２を覆うように、たとえばＳｉＯ２（酸化シリコン）からなる層間絶縁膜５３が形成されている。層間絶縁膜５３は、ｎ＋型ソース領域４６およびｐ＋型ボディコンタクト領域４７を露出させるコンタクト孔５４を有している。
【００５６】
半導体層４２の表面４８上には、本発明の表面電極の一例としてのソース電極５５が形成されている。ソース電極５５は、層間絶縁膜５３のコンタクト孔５４内でｎ＋型ソース領域４６およびｐ＋型ボディコンタクト領域４７に接続されている。一方、半導体層４２の裏面５６上には、本発明の表面電極の一例としてのドレイン電極５７が形成されている。ドレイン電極５７は、半導体層４２の裏面５６においてｎ＋型ドレイン領域４３に接続されている。
【００５７】
そして、このＭＩＳＦＥＴ４１では、ソース電極５５およびドレイン電極５７に、図３で示したアノード電極１１の構成を適用することができる。すなわち、ソース電極５５およびドレイン電極５７は、それぞれ、半導体層４２の表面４８または裏面５６側から順に積層された第１Ａｌ系電極１０１、バリアメタル１０２、第２Ａｌ系電極１０３およびめっき層１０４を含んでいてもよい。
【００５８】
なお、ＭＩＳＦＥＴ４１は、プレーナゲート構造に限らず、図７に示したトレンチゲート構造のＭＩＳＦＥＴであってもよい。逆に、図７のＩＧＢＴ２１もトレンチゲート構造に限らず、プレーナゲート構造のＩＧＢＴであってもよい。
図９は、本発明の一実施形態に係るバイポーラトランジスタ６１の模式的な断面図である。
【００５９】
バイポーラトランジスタ６１は、半導体層６２を含む。半導体層６２は、本発明の第１導電型半導体領域の一例としてのｎ＋型コレクタ領域６３およびｎ−型領域６４と、本発明の第２導電型半導体領域の一例としてのｐ型ベース領域６５とを含む。半導体層６２は、ベース基板としてのｎ＋型コレクタ領域６３上に、ｎ−型領域６４をエピタキシャル成長させることによって構成されていてもよい。その場合、ｐ型ベース領域６５は、ｎ−型領域６４の表面部に選択的に形成された不純物拡散層であってもよい。
【００６０】
ｐ型ベース領域６５の表面部には、ｐ＋型ベースコンタクト領域６６およびｎ＋型エミッタ領域６７が互いに間隔を空けて形成されている。
半導体層６２の表面６８には、フィールド絶縁膜６９が形成されている。フィールド絶縁膜６９は、ｐ＋型ベースコンタクト領域６６およびｎ＋型エミッタ領域６７を選択的に露出させるコンタクト孔７０，７１を有している。コンタクト孔７０，７１は、たとえば、その開口端から半導体層６２の表面６８に向かって径が狭まるテーパ状の側面を有していてもよい。
【００６１】
半導体層６２の表面６８上には、本発明の表面電極の一例としてのベース電極７２およびエミッタ電極７３が形成されている。ベース電極７２は、フィールド絶縁膜６９のコンタクト孔７０内でｐ＋型ベースコンタクト領域６６に接続され、エミッタ電極７３は、フィールド絶縁膜６９のコンタクト孔７１内でｎ＋型エミッタ領域６７に接続されている。
半導体層６２の裏面７４上には、本発明の表面電極の一例としてのコレクタ電極７５が形成されている。コレクタ電極７５は、半導体層６２の裏面７４においてｎ＋型コレクタ領域６３に接続されている。
【００６２】
そして、このバイポーラトランジスタ６１では、ベース電極７２、エミッタ電極７３およびコレクタ電極７５に、図３で示したアノード電極１１の構成を適用することができる。すなわち、ベース電極７２、エミッタ電極７３およびコレクタ電極７５は、それぞれ、半導体層６２の表面６８または裏面７４側から順に積層された第１Ａｌ系電極１０１、バリアメタル１０２、第２Ａｌ系電極１０３およびめっき層１０４を含んでいてもよい。
【００６３】
次に、前述のｐｎダイオード１、ＩＧＢＴ２１、ＭＩＳＦＥＴ４１およびバイポーラトランジスタ６１を含むパッケージの構成を、図１０および図１１を参照して説明する。図１０および図１１ではパッケージの一例として、ＩＧＢＴ２１およびｐｎダイオード１（ＦＲＤ）を含む半導体パッケージ８１の構成を説明する。
半導体パッケージ８１は、両面放熱タイプのパッケージであって、樹脂パッケージ８２の上面および下面の両面から熱を逃がすことができる。
【００６４】
半導体パッケージ８１は、下側ヒートスプレッダ８３と、上側ヒートスプレッダ８４と、下側ヒートスプレッダ８３および上側ヒートスプレッダ８４で挟まれたＩＧＢＴ２１およびｐｎダイオード１とを含む。
ＩＧＢＴ２１およびｐｎダイオード１は、それぞれ、カソード電極１４（図示せず）およびコレクタ電極３７を半田８５で下側ヒートスプレッダ８３に接合することによって、下側ヒートスプレッダ８３上に設けられている。ＩＧＢＴ２１のエミッタ電極３５およびｐｎダイオード１のアノード電極１１（図示せず）と上側ヒートスプレッダ８４との間には、たとえばＣｕからなる導電スペーサ８６が設けられている。エミッタ電極３５およびアノード電極１１と導電スペーサ８６とは半田８７で接合され、導電スペーサ８６と上側ヒートスプレッダ８４とは半田８８で接合されている。また、ＩＧＢＴ２１は、ボンディングワイヤ８９によって複数のリード９０に接続されている。
【００６５】
樹脂パッケージ８２は、下側ヒートスプレッダ８３、上側ヒートスプレッダ８４および複数のリード９０の一部を端子９１，９２，９３として露出させるようにこれらを覆っている。また、下側ヒートスプレッダ８３の一表面は、樹脂パッケージ８２の下面９４から放熱面９５として露出している。一方、上側ヒートスプレッダ８４の一表面は、樹脂パッケージ８２の上面９６から放熱面９７として露出している。
【００６６】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述のｐｎダイオード１、ＩＧＢＴ２１、ＭＩＳＦＥＴ４１およびバイポーラトランジスタ６１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ｐｎダイオード１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００６７】
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００６８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６９】
１  ｐｎダイオード
２  半導体層
３  ｎ＋型領域
４  ｎ−型領域
５  ｐ型領域
６  （半導体層の）表面
１１  アノード電極
１３  （半導体層の）裏面
１４  カソード電極
２１  ＩＧＢＴ
２２  半導体層
２３  ｐ＋型コレクタ領域
２４  ｎ−型ドリフト領域
２５  ｐ型ベース領域
２６  ｎ＋型エミッタ領域
２７  ｐ＋型ベースコンタクト領域
２８  （半導体層の）表面
３５  エミッタ電極
３６  （半導体層の）裏面
３７  コレクタ電極
４１  ＭＩＳＦＥＴ
４２  半導体層
４３  ｎ＋型ドレイン領域
４４  ｎ−型ドリフト領域
４５  ｐ型ボディ領域
４６  ｎ＋型ソース領域
４７  ｐ＋型ボディコンタクト領域
４８  （半導体層の）表面
５５  ソース電極
５６  （半導体層の）裏面
５７  ドレイン電極
６１  バイポーラトランジスタ
６２  半導体層
６３  ｎ＋型コレクタ領域
６４  ｎ−型領域
６５  ｐ型ベース領域
６６  ｐ＋型ベースコンタクト領域
６７  ｎ＋型エミッタ領域
６８  （半導体層の）表面
７２  ベース電極
７３  エミッタ電極
７４  （半導体層の）裏面
７５  コレクタ電極
１０１  第１Ａｌ系電極
１０２  バリアメタル
１０３  第２Ａｌ系電極
１０４  めっき層
１０５  境界部
１０６  凹凸
１０７  Ｎｉ層
１０８  Ａｕ層
１０９  表面
【図１】
2017118060.tif 000003
【図２】
2017118060.tif 000004
【図３】
2017118060.tif 000005
【図４Ａ】
2017118060.tif 000006
【図４Ｂ】
2017118060.tif 000007
【図４Ｃ】
2017118060.tif 000008
【図４Ｄ】
2017118060.tif 000009
【図４Ｅ】
2017118060.tif 000010
【図４Ｆ】
2017118060.tif 000011
【図４Ｇ】
2017118060.tif 000012
【図４Ｈ】
2017118060.tif 000013
【図５Ａ】
2017118060.tif 000014
【図５Ｂ】
2017118060.tif 000015
【図６】
2017118060.tif 000016
【図７】
2017118060.tif 000017
【図８】
2017118060.tif 000018
【図９】
2017118060.tif 000019
【図１０】
2017118060.tif 000020
【図１１】
2017118060.tif 000021