(57)【要約】【課題】動的オフセットの補正やノイズの低減、あるいはトランスインピーダンス回路に適用する場合には位相補償の余裕を確保できるようにした増幅回路を提供する。【解決手段】メインアンプ２は、反転入力端子に入力信号が入力され、非反転入力端子にオフセット補正用アンプ６を介して参照電圧が入力される。オフセット補正用アンプ６は、２差動入力アンプ７、第１コンデンサ８、第２コンデンサ９、第１スイッチ部１０、第２スイッチ部１１およびクロック生成回路１２から構成される。クロック信号φ１、φ２は交互に出力される。クロック信号φ１により第１スイッチ部１０が動作し、オフセット補正電圧で補正した参照電圧を出力する。クロックφ２により第２スイッチ部１１が動作し、メインアンプ２および２差動入力アンプ７のオフセット補正電圧を第１、第２コンデンサ８、９に記憶させる。【選択図】図１
2017118239.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子間に帰還インピーダンス（４）が設けられ、入力端子から入力インピーダンス（３）を介して入力する信号に対して所定レベルの参照信号との差を演算して出力端子から出力する主増幅回路（２）を備えたものであって、
前記主増幅回路に対して前記参照信号の入力段に設けられ、オフセット補正電圧を生成する補正用増幅回路（６、３１）と、
前記主増幅回路（２）および前記補正用増幅回路（６、３１）のオフセット補正電圧を記憶する第１コンデンサ（８、８ａ、８ｂ）および第２コンデンサ（９、９ａ、９ｂ）と、
前記補正用増幅回路（６、３１）の動作を切り替えるための第１クロック信号および第２クロック信号を生成するクロック生成回路（１２、３２）と、
前記補正用増幅回路（６、３１）に対して前記第１コンデンサ（８、８ａ、８ｂ）および第２コンデンサ（９、９ａ、９ｂ）に保存されたオフセット補正電圧を印加して前記参照信号を補正した信号として前記主増幅回路（２）に入力するように接続する第１スイッチ部（１０、３３）と、
前記補正用増幅回路（６、３１）に対して前記主増幅回路（２）および前記補正用増幅回路（６、３１）のオフセットを補正するオフセット補正電圧を前記第１コンデンサ（８、８ａ、８ｂ）および前記第２コンデンサ（９、９ａ、９ｂ）に記憶させるように接続する第２スイッチ部（１１、３４）とを備え、
前記クロック生成回路（１２、３２）により前記補正用増幅回路（６、３１）に対して前記第１クロック信号および第２クロック信号を交互に与えて、前記第１スイッチ部（１０、３３）および前記第２スイッチ部（１１、３４）を交互に動作させる増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
前記補正用増幅回路（３１）を第１補正用増幅回路（６Ａ）、第２補正用増幅回路（６Ｂ）として２系統設け、
前記第１および第２補正用増幅回路（６Ａ、６Ｂ）のそれぞれに、前記第１コンデンサ（８ａ、８ｂ）、前記第２コンデンサ（９ａ、９ｂ）、前記第１スイッチ部（１０、３３）、前記第２スイッチ部（１１、３４）を設け、
前記クロック生成回路（３２）により前記第１および第２補正用増幅回路（６Ａ、６Ｂ）に対して前記第１クロック信号および第２クロック信号を与えて、前記第１補正用増幅回路（６Ａ）の前記第１スイッチ部（１０）および前記第２補正用増幅回路（６Ｂ）の前記第２スイッチ部（３４）を動作させる状態と、前記第１補正用増幅器（６Ａ）の前記第２スイッチ部（１１）および前記第２補正用増幅回路（６Ｂ）の前記第１スイッチ部（３３）を動作させる状態とを交互に切り替えるようにした増幅回路。
【請求項３】
請求項１または２に記載の増幅回路において、
前記補正用増幅器（６、３１）の出力端子から前記主増幅器（２）の入力端子に接続する部分に低域通過フィルタ（４１）を設けた増幅回路。
【請求項４】
請求項１から３の何れか一項に記載の増幅回路において、
前記入力インピーダンス（３）は実質的にゼロであり、
前記帰還インピーダンス（４）は、検出抵抗（４ａ）および補償コンデンサ（４ｂ）の並列回路であり、
前記主増幅回路（２）は、前記入力端子から入力される電流を電圧信号に変換して出力するトランスインピーダンスアンプとして構成されている増幅回路。
【請求項５】
請求項４に記載の増幅回路において、
前記入力インピーダンス（３）は、ノイズ除去用のフィルタである増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
増幅回路として、例えばセンサなどの検出電流を電圧に変換するトランスインピーダンス回路は、検出電流を検出抵抗Ｒｆｂにより電圧変換する回路である。また、増幅回路としては、このようなトランスインピーダンス回路以外に、一般的には入力抵抗と帰還抵抗により増幅度を設定する反転増幅回路などがある。
【０００３】
このようなトランスインピーダンス回路や反転増幅回路において検出精度が悪化する要素としては、抵抗値のバラツキや増幅動作を行うオペアンプのオフセットがある。この場合、抵抗値の初期値のばらつきやオペアンプの静的オフセットについては予め補正することが可能である。例えば、従来の補正技術としては、増幅回路の入力側および基準側を、それぞれＤＡ変換回路を用いて補正をかけるものがある。しかし、このような補正技術は、アンプの静的なオフセット補正が対象であり、アンプのオフセットの動的変動については行われていない。
【０００４】
これに対して、アンプの動的オフセット低減のため、増幅回路にオートゼロアンプを用いる構成を採用するものがある。この構成により、動的オフセットの低減は可能となるが、出力側にオートゼロアンプによるスイッチングノイズが生じてしまったり、フィードバック系の位相補償の余裕が少なくなるため、位相補償が困難となったりするなどの新たな課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１２０８４０号公報
【特許文献２】特開２０１３−２３６１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的は、時間の経過と共に発生する動的オフセットの補正やノイズの低減、あるいはトランスインピーダンス回路に適用する場合には位相補償の余裕を確保できるようにした増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載の増幅回路は、入出力端子間に帰還インピーダンス（４）が設けられ、入力端子から入力インピーダンス（３）を介して入力する信号に対して所定レベルの参照信号との差を演算して出力端子から出力する主増幅回路（２）を備えたものであって、前記主増幅回路に対して前記参照信号の入力段に設けられ、オフセット補正電圧を生成する補正用増幅回路（６、３１）と、前記主増幅回路（２）および前記補正用増幅回路（６、３１）のオフセット補正電圧を記憶する第１コンデンサ（８、８ａ、８ｂ）および第２コンデンサ（９、９ａ、９ｂ）と、前記補正用増幅回路（６、３１）の動作を切り替えるための第１クロック信号および第２クロック信号を生成するクロック生成回路（１２、３２）と、前記補正用増幅回路（６、３１）に対して前記第１コンデンサ（８、８ａ、８ｂ）および第２コンデンサ（９、９ａ、９ｂ）に保存されたオフセット補正電圧を印加して前記参照信号を補正した信号として前記主増幅回路（２）に入力するように接続する第１スイッチ部（１０、３３）と、前記補正用増幅回路（６、３１）に対して前記主増幅回路（２）および前記補正用増幅回路（６、３１）のオフセットを補正するオフセット補正電圧を前記第１コンデンサ（８、８ａ、８ｂ）および前記第２コンデンサ（９、９ａ、９ｂ）に記憶させるように接続する第２スイッチ部（１１、３４）とを備え、前記クロック生成回路（１２、３２）により前記補正用増幅回路（６、３１）に対して前記第１クロック信号および第２クロック信号を交互に与えて、前記第１スイッチ部（１０、３３）および前記第２スイッチ部（１１、３４）を交互に動作させる。
【０００８】
上記構成を採用することにより、主増幅回路は、入力インピーダンスを介して入力端子入力される信号に対して、参照信号との差を演算して出力する。このとき、主増幅回路では、主増幅回路自身のオフセットやその他の回路要素のばらつきなどに起因して動的なオフセットが生じている。補正用増幅回路は、これらのオフセットによる変動誤差を、オフセット補正電圧を加算した参照信号として主増幅回路に与えるので、主増幅回路においては精度の良い増幅動作を行うことができる。
【０００９】
この場合、補正用増幅回路は、クロック生成回路から第１クロック信号および第２クロック信号を交互に与えられる。補正用増幅回路は、第１スイッチ部を動作させることで第１コンデンサおよび第２コンデンサに保存されたオフセット補正電圧を印加して参照信号を補正した信号として主増幅回路に入力することができる。また、補正用増幅回路は、第２スイッチ部を動作させることで、第１コンデンサおよび第２コンデンサに主増幅回路および補正用増幅回路自身のオフセットを補正するためのオフセット補正電圧を記憶させることができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態を示す電気的構成図
【図２】２差動入力増幅回路のブロック図
【図３】２差動入力増幅回路の電気的構成図
【図４】作用説明図（その１）
【図５】作用説明図（その２）
【図６】第２実施形態を示す２差動入力増幅回路の電気的構成図
【図７】第３実施形態を示す電気的構成図
【図８】クロック回路の電気的構成図
【図９】クロック信号のタイミングチャート
【図１０】作用説明図（その１）
【図１１】作用説明図（その２）
【図１２】作用説明図（その３）
【図１３】作用説明図（その４）
【図１４】作用説明図（その５）
【図１５】作用説明図（その６）
【図１６】作用説明図（その７）
【図１７】作用説明図（その８）
【図１８】第４実施形態を示す電気的構成図
【図１９】第５実施形態を示す電気的構成図
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図５を参照して説明する。
図１において、増幅回路１は、主増幅回路である差動増幅器からなるメインアンプ２を備える。メインアンプ２は、反転入力端子に、入力端子ＩＮからインピーダンスＺｉｎの入力インピーダンス３を介して入力信号が与えられる。メインアンプ２の出力端子ＯＵＴと反転入力端子との間にはインピーダンスＺｆｂの帰還インピーダンス４が接続されている。
【００１２】
ここで、増幅回路１が反転増幅回路を構成する場合には、入力インピーダンス３および帰還インピーダンス４は抵抗が使用される。また、増幅回路１がトランスインピーダンス回路として構成される場合には、入力インピーダンス３は実質的にゼロとされ、帰還インピーダンス４はセンス抵抗として設けられる。メインアンプ２の非反転入力端子には基準電源５から参照電圧Ｖｒｅｆがオフセット補正アンプ６を介して入力される。
【００１３】
オフセット補正アンプ６は、補正用増幅回路としての２差動入力アンプ７、第１コンデンサ８、第２コンデンサ９、第１スイッチ部１０、第２スイッチ部１１およびクロック生成回路１２を備えている。２差動入力アンプ７は、差動入力対が２個設けられたものである。２差動入力アンプ７は、図２に示すように、メイン差動入力となる非反転入力端子ＶＩＮ１＋、反転入力端子ＶＩＮ１−を備えると共に、補正差動入力となる非反転入力端子ＶＩＮ２＋、反転入力端子ＶＩＮ２−を備えている。また、２差動入力アンプ７は、出力端子ＶＯＵＴを備えている。
【００１４】
第１コンデンサ８は、メインアンプ２のオフセット補正電圧を記憶するコンデンサである。第２コンデンサ９は、２差動入力アンプ７のオフセット補正電圧を記憶するコンデンサである。第１スイッチ部１０は、３個の第１スイッチ１０ａ〜１０ｃを備え、第２スイッチ部１１は、４個の第２スイッチ１１ａ〜１１ｄを備えている。クロック生成回路１２は、第１スイッチ部１０を駆動する第１クロックφ１と、第２スイッチ部１１を駆動する第２クロックφ２を生成して出力する。
【００１５】
２差動入力アンプ７において、メイン差動入力の非反転入力端子ＶＩＮ１＋は、第１スイッチ１０ａを介して基準電源５に接続されると共に、第２スイッチ１１ｄを介してメインアンプ２の反転入力端子に接続されている。メイン差動入力の反転入力端子ＶＩＮ１−は、第１スイッチ１０ｃを介して出力端子に接続されると共に、第２スイッチ１１ｃを介してメインアンプ２の非反転入力端子に接続されている。２差動入力アンプ７の出力端子ＶＯＵＴは第１スイッチ１０ｂを介してメインアンプ２の非反転入力端子に接続されている。
【００１６】
２差動入力アンプ７において、補正差動入力の非反転入力端子ＶＩＮ２＋は、第２スイッチ１１ａを介して基準電源５に接続されると共に、第１コンデンサ８を介してグランドに接続される。補正差動入力の反転入力端子ＶＩＮ２−は、第２コンデンサ９を介してグランドに接続されると共に、第２スイッチ１１ｂを介して出力端子ＶＯＵＴに接続されている。
【００１７】
図３は、２差動入力アンプ７の内部構成を具体的に示す一例で、１０個のＭＯＳＦＥＴ７ａ〜７ｊと２個の電流源７ｋ、７ｍから構成されている。なお、電源ラインＬ１、Ｌ２は図１では省略している。４個の入力端子であるメイン差動入力の非反転入力端子ＶＩＮ１＋、反転入力端子ＶＩＮ１−、補正差動入力の非反転入力端子ＶＩＮ２＋、反転入力端子ＶＩＮ２−は、それぞれＮチャンネル型のＭＯＳＦＥＴ７ａ〜７ｄのゲートに接続されている。
【００１８】
電源ラインＬ１とＬ２との間に、Ｐチャンネル型のＭＯＳＦＥＴ７ｅ、７ｆおよびＮチャンネル型のＭＯＳＦＥＴ７ｇ、７ａ、電流源７ｋが直列に接続されている。また、電源ラインＬ１とＬ２との間に、Ｐチャンネル型のＭＯＳＦＥＴ７ｈ、７ｉおよびＮチャンネル型のＭＯＳＦＥＴ７ｊ、７ｂ、電流源７ｋが直列に接続されている。ＭＯＳＦＥＴ７ａと７ｇの接続ノードＳはＭＯＳＦＥＴ７ｃおよび電流源７ｍを直列に介して電源ラインＬ２に接続されている。ＭＯＳＦＥＴ７ｂと７ｊの接続ノードＲはＭＯＳＦＥＴ７ｄおよび電流源７ｍを直列に介して電源ラインＬ２に接続されている。
【００１９】
ＭＯＳＦＥＴ７ｆおよび７ｉは、バイアス電流用のもので、ゲートを共通に接続され、そのゲートに所定電圧ＶＰｂｉａｓが印加される。ＭＯＳＦＥＴ７ｇおよび７ｊは、バイアス電流用のもので、ゲートを共通に接続され、そのゲートに所定電圧ＶＮｂｉａｓが印加される。ＭＯＳＦＥＴ７ｅおよび７ｈは、カレントミラー回路を構成しており、ゲートが共通に接続され、そのゲートはＭＯＳＦＥＴ７ｆと７ｇの接続ノードに接続される。ＭＯＳＦＥＴ７ｉと７ｊの接続ノードは出力端子ＶＯＵＴとされる。
【００２０】
上記のように構成された２差動入力アンプ７は、メイン差動入力および補正差動入力のそれぞれの非反転入力端子ＶＩＮ１＋およびＶＩＮ２＋の入力信号の加算結果と、反転入力端子ＶＩＮ１−およびＶＩＮ２−の入力信号の加算結果との差に応じた信号を出力信号として出力する。
【００２１】
次に、上記構成の作用について説明する。この増幅回路１は、例えば、入力インピーダンス３および帰還インピーダンス４が抵抗などで設定されている場合には反転増幅器として機能する。入力端子ＩＮに入力される信号に対して、基準電源５の参照電圧Ｖｒｅｆとの差に応じて増幅した電圧信号として出力端子ＯＵＴから出力する。また、入力インピーダンス３がほぼゼロで、帰還インピーダンス４として補償用コンデンサとセンス抵抗などで構成される場合には、メインアンプ２は、トランスインピーダンスアンプとして機能し、入力端子ＩＮに入力される微弱な電流を電圧信号に変換して出力する。
【００２２】
上記のような動作を行う際に、一般にメインアンプ２や帰還インピーダンス４にはオフセットが存在する。そして、メインアンプ２をトランスインピーダンスアンプとして使用する場合には、入力電流が微弱であるため、オフセットによる影響が出やすい。この場合、オフセットとしては、素子のばらつきなどに起因した初期的なオフセット分に加えて、時間経過に伴う特性変動などの動的オフセットがある。オフセット補正アンプ６は、このような動的オフセットを含めたオフセット補正をするためのものである。
【００２３】
いま、メインアンプ２のオフセット分をオフセットＯＳ１として入力信号と共に反転入力端子に入力するものとする。オフセット補正アンプ６は、オフセットＯＳ１を補正する補正電圧を生成して出力するものであるが、自身の２差動入力アンプ７においてもオフセットが存在するので、このオフセット分をオフセットＯＳ２としてメイン差動入力の反転入力端子ＶＩＮ１−に入力するものとする。
【００２４】
次に、図４および図５を参照してオフセット補正アンプ６による補正動作について具体的に説明する。
クロック生成回路１２は、第１クロック信号φ１および第２クロック信号φ２を所定時間間隔で交互に出力している。図４に示すように、オフセット補正アンプ６は、第１クロック信号φ１が与えられると、第１スイッチ部１０を構成する３個の第１スイッチ１０ａ〜１０ｃがオン状態に切り替わり、第２スイッチ部１１を構成する４個の第２スイッチ１１ａ〜１１ｄはオフ状態に切り替えられる。
【００２５】
また、図５に示すように、オフセット補正アンプ６は、第２クロック信号φ２が与えられると、第１スイッチ部１０を構成する３個の第１スイッチ１０ａ〜１０ｃがオフ状態に切り替わり、第２スイッチ部１１を構成する４個の第２スイッチ１１ａ〜１１ｄがオン状態に切り替えられる。
【００２６】
まず、図４に示す状態では、上記したように第１スイッチ部１０の３個の第１スイッチ１０ａ〜１０ｃがオンし、第２スイッチ部１１の４個の第２スイッチ１１ａ〜１１ｄがオフする。この状態に切り替わる前には、後述するように図５の動作をすることで、第１コンデンサ８および第２コンデンサ９には、メインアンプ２のオフセットＯＳ１および２差動入力アンプ７のオフセットＯＳ２をキャンセルさせるためのオフセット補正電圧が記憶されている。
【００２７】
これにより、オフセット補正アンプ６は、基準電源５から入力される参照電圧Ｖｒｅｆを、メインアンプ２のオフセットＯＳ１および２差動入力アンプ７のオフセットＯＳ２を補正するようにした参照電圧Ｖｒｅｆｘとしてメインアンプ２の非反転入力端子に出力するようになる。この結果、メインアンプ２では、オフセットＯＳ１、ＯＳ２をキャンセルした参照電圧Ｖｒｅｆｘにより、入力信号と参照電圧Ｖｒｅｆの差に対応した増幅信号を出力端子ＯＵＴから出力することができる。
【００２８】
次に、図５に示す状態では、オフセット補正アンプ６は、上記したように第１スイッチ部１０の３個の第１スイッチ１０ａ〜１０ｃがオフし、第２スイッチ部１１の４個の第２スイッチ１１ａ〜１１ｄがオンする。この状態では、メインアンプ２は、検出動作ではなく補正電圧を生成する動作を実行する。閉ループ内に存在するメインアンプ２のオフセットＯＳ１および２差動入力アンプ７のオフセットＯＳ２がキャンセルするように、第１コンデンサ８および第２コンデンサ９のそれぞれにオフセット補正電圧に相当する電荷が蓄積され、補正電圧が記憶される。
【００２９】
これら第１コンデンサ８および第２コンデンサ９には、第２クロックφ２が与えられる度に、オフセット補正アンプ６によって、その時点でのメインアンプ２のオフセットＯＳ１および２差動入力アンプ７のオフセットＯＳ２がキャンセルするようにオフセット補正電圧に相当する電荷が蓄積され、補正電圧が記憶される。これにより、オフセットＯＳ１、ＯＳ２が時間経過とともに変動する場合でも、常に直前のオフセット補正電圧を用いてオフセットのキャンセルをすることができる。
【００３０】
このような第１実施形態によれば、次のような効果を得ることができる。すなわち、クロック生成回路１２から第１クロックφ１、第２クロックφ２を、所定時間間隔で交互に出力し、オフセット補正アンプ６は、第２クロックφ２が与えられた時に、その時点でのオフセットに対応したオフセット補正電圧を生成し、第１クロックφ１が与えられた時に、メインアンプ２の増幅動作におけるオフセットをキャンセルさせることができる。
これによって、時間経過に伴うオフセットの変動にも対応して常にオフセットをキャンセルした正確な状態でメインアンプ２による増幅動作を行わせることができる。
【００３１】
（第２実施形態）
図６は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、オフセット補正アンプ６の構成として、２差動入力アンプ７に代えて図６に示す２差動入力アンプ２０を用いている。
【００３２】
２差動入力アンプ２０は、１２個のＭＯＳＦＥＴ２０ａ〜２０ｍ（アフファベット添字「ｌ」は除く）と２個の電流源２０ｎ、２０ｐから構成されている。４個の入力端子であるメイン差動入力の非反転入力端子ＶＩＮ１＋、反転入力端子ＶＩＮ１−、補正差動入力の非反転入力端子ＶＩＮ２＋、反転入力端子ＶＩＮ２−は、それぞれＮチャンネル型のＭＯＳＦＥＴ２０ａ〜２０ｄのゲートに接続されている。
【００３３】
電源ラインＬ１とＬ２との間に、Ｐチャンネル型のＭＯＳＦＥＴ２０ｅおよびＮチャンネル型のＭＯＳＦＥＴ２０ｆ、２０ｇが直列に接続されている。Ｐチャンネル型のＭＯＳＦＥＴ２０ｈは、ＭＯＳＦＥＴ２０ｅとソースおよびゲートを共通に接続されている。ＭＯＳＦＥＴ２０ｈのドレインはゲートに接続され、カレントミラー回路を構成している。ＭＯＳＦＥＴ２０ｈのドレインは、ＭＯＳＦＥＴ２０ａおよび電流源２０ｎを介して電源ラインＬ２に接続され、ＭＯＳＦＥＴ２０ｃおよび電流源２０ｐを介して電流ラインＬ２に接続されている。
【００３４】
Ｐチャンネル型のＭＯＳＦＥＴ２０ｍは、ＭＯＳＦＥＴ２０ｉとソースおよびゲートを共通に接続されている。ＭＯＳＦＥＴ２０ｍのドレインはゲートに接続され、カレントミラー回路を構成している。ＭＯＳＦＥＴ２０ｍのドレインは、ＭＯＳＦＥＴ２０ｂおよび電流源２０ｎを介して電源ラインＬ２に接続され、ＭＯＳＦＥＴ２０ｄおよび電流源２０ｐを介して電流ラインＬ２に接続されている。
【００３５】
ＭＯＳＦＥＴ２０ｆおよび２０ｊは、バイアス電流用のもので、ゲートを共通に接続され、そのゲートに所定電圧ＶＮｂｉａｓが印加される。ＭＯＳＦＥＴ２０ｇおよび２０ｋは、カレントミラー回路を構成しており、ゲートが共通に接続され、そのゲートはＭＯＳＦＥＴ２０ｅと２０ｆの接続ノードＳに接続される。ＭＯＳＦＥＴ２０ｉと２０ｊの接続ノードＲは出力端子ＯＵＴとされる。
【００３６】
上記のように構成された２差動入力アンプ２０は、メイン差動入力および補正差動入力のそれぞれの非反転入力端子ＶＩＮ１＋およびＶＩＮ２＋の入力信号の加算結果と、反転入力端子ＶＩＮ１−およびＶＩＮ２−の入力信号の加算結果との差に応じた信号を出力信号として出力する。
したがって、このような第２実施形態によっても第１実施形態と同様の作用効果を得ることができる。
【００３７】
（第３実施形態）
図７から図１７は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、増幅回路３０として、オフセット補正アンプ６に代えて、第１補正用増幅回路および第２補正用増幅回路として、オフセット補正アンプ６と同じ構成のオフセット補正部６Ａおよび６Ｂを並列接続したオフセット補正アンプ３１を設ける構成である。また、オフセット補正アンプ３１は、オフセット補正部６Ａおよび６Ｂに共通のクロック生成回路３２を備えている。クロック生成回路３２は、第１クロックφ１、第２クロックφ２を所定時間間隔で交互に出力する。
【００３８】
オフセット補正部６Ａは、第１実施形態のオフセット補正アンプ６と同じ符号で示し、２差動入力アンプ７、第１および第２コンデンサ８、９は、添字「ａ」を付して示している。オフセット補正部６Ａの第１スイッチ部１０は第１クロックφ１で駆動され、第２スイッチ部１１は第２クロックφ２で駆動される。
【００３９】
オフセット補正部６Ｂは、オフセット補正アンプ６と同様の構成としており、２差動入力アンプ７、第１および第２コンデンサ８、９は、添字「ｂ」を付して示している。また、第１、第２スイッチ部１０、１１に代えて、同位置に同じ構成の第１、第２スイッチ部３３、３４を設けている。ただし、オフセット補正部６Ｂにおいては、第１スイッチ部３３は第２クロックφ２で駆動され、第２スイッチ部３４は、第１クロックφ１で駆動される。
【００４０】
また、前述のクロック生成回路３２は、具体的には図８に示すようなロジック回路構成により、クロック信号ＣＬＫから第１クロックφ１に相当するクロック信号φＣＫＡ１、φＣＫＢ１、φＣＫＣ１、φＣＫＤ１、および第２クロックφ２に相当するφＣＫＡ２、φＣＫＢ２、φＣＫＣ２、φＣＫＤ２を生成する。これは、複数個のスイッチ１０ａ〜１０ｃ、１１ａ〜１１ｄ、３３ａ〜３３ｃ、３４ａ〜３４ｄを駆動する際に、それぞれを相互干渉を排除して確実に動作させるために、第１クロックφ１のオン、オフのタイミングおよび第２クロックφ２のオン、オフのタイミングを若干シフトさせたクロックとして生成している。
【００４１】
クロック生成回路３２は、１７個のインバータ回路３２ａ〜３２ｒ（添字「ｌ」は除く）および２個のＮＡＮＤ回路３２ｓ、３２ｔを用いて構成している。８個のインバータ回路３２ａ〜３２ｈは直列に接続され、インバータ回路３２ａの入力端子はクロック信号ＣＬＫが入力される。
【００４２】
ＮＡＮＤ回路３２ｓの一方の入力端子はインバータ回路３２ｇの出力端子に接続され、他方の入力端子はインバータ回路３２ａの出力端子に接続される。ＮＡＮＤ回路３２ｓの出力端子はインバータ回路３２ｉを介してクロック信号φＣＫＡ１の出力端子ＣＫＡ１に接続される。また、インバータ回路３２ｉの出力端子は、インバータ回路３２ｊ、３２ｋを直列に介してクロック信号φＣＫＢ１およびφＣＫＤ２の出力端子ＣＫＢ１／ＣＫＤ２に接続される。
【００４３】
インバータ回路３２ｆの出力端子は、インバータ回路３２ｍ、３２ｎを直列に介してクロック信号φＣＫＣ１の出力端子ＣＫＣ１に接続される。また、インバータ回路３２ｎの出力端子はインバータ回路３２ｏを介してクロック信号φＣＫＣ２の出力端子ＣＫＣ２に接続される。
【００４４】
ＮＡＮＤ回路３２ｔの一方の入力端子はインバータ回路３２ｈの出力端子に接続され、他方の入力端子はインバータ回路３２ｂの出力端子に接続される。ＮＡＮＤ回路３２ｔの出力端子はインバータ回路３２ｐを介してクロック信号φＣＫＡ２の出力端子ＣＫＡ２に接続される。また、インバータ回路３２ｐの出力端子は、インバータ回路３２ｑ、３２ｒを直列に介してクロック信号φＣＫＤ１およびφＣＫＢ２の出力端子ＣＫＤ１／ＣＫＢ２に接続される。
【００４５】
ここでは、クロック生成回路３２は、オフセット補正部６Ａの第１スイッチ部１０の３個の第１スイッチ１０ａ〜１０ｃに対して、第１クロック信号φ１に相当するクロック信号として、それぞれ第１クロック信号φ１ＣＫＣ１、φ１ＣＫＤ１、φＣＫＣ１を与える。また、クロック生成回路３２は、オフセット補正部６Ａの第２スイッチ部１１の４個の第２スイッチ１１ａ〜１１ｄに対して、第２クロック信号φ２に相当するクロック信号として、それぞれ第２クロック信号φ２ＣＫＡ１、φ２ＣＫＡ１、φ２ＣＫＢ１、φ２ＣＫＢ１を与える。
【００４６】
また、クロック生成回路３２は、オフセット補正部６Ｂの第１スイッチ部３３の第１スイッチ３３ａ〜３３ｃに対して、第２クロック信号φ２に相当するクロック信号として、それぞれ第２クロック信号φ２ＣＫＣ２、φ２ＣＫＤ２、φ２ＣＫＣ２を与える。また、クロック生成回路３２は、オフセット補正部６Ｂの第２スイッチ部３４の第２スイッチ３４ａ〜３４ｄに対して、第１クロック信号φ１に相当するクロック信号として、それぞれ第１クロック信号φ１ＣＫＡ２、φ１ＣＫＡ２、φ１ＣＫＢ２、φ１ＣＫＢ２を与える。
【００４７】
なお、上記構成のクロック生成回路３２では、遅延時間の生成については各インバータ回路において適宜の時間となるように設定されており、全体として図９に示すようなタイミングで各クロック信号を出力するように構成されている。これにより、クロック生成回路３２は、図９中に示すＡ〜Ｈの８つの状態に分けてクロック信号が出力された状態が遷移する。この場合、動作状態としては時刻ｔ１までの状態Ａおよび時刻ｔ４からｔ５までの状態Ｅが目的とする動作の状態であり、それらの間の時刻ｔ１からｔ４までの状態Ｂ〜Ｄおよび時刻ｔ５からｔ８までの状態Ｆ〜Ｈは、状態ＡからＥあるいは状態Ｅから状態Ａへの遷移期間の状態とされている。
【００４８】
次に、図９のクロックのタイミングチャートおよび図１０〜図１７の動作状態図を参照して上記構成の作用について説明する。なお、以下の説明においては、各クロックの変化のタイミングと各スイッチの状態の変化とを中心に説明する。クロック生成回路３２においては、クロック信号ＣＬＫが時刻ｔａで立ち上がり、一定時間が経過した時刻ｔｂで立ち下がり、以下同様にして繰り返される。
【００４９】
時刻ｔａの状態では、各スイッチは、図１０に示すような状態とされており、これは図９の状態Ａに相当する期間の状態である。状態Ａは、前回の切替タイミングｔ８から時刻ｔａを経て時刻ｔ１に至る期間である。この状態では、ハイレベルとなっているクロックは、クロック信号φ２ＣＫＡ１、φ２ＣＫＢ１、φ２ＣＫＣ２、φ２ＣＫＤ２であり、スイッチ１１ａ、１１ｂ、１１ｃ、１１ｄ、スイッチ３３ａ、３３ｂ、３３ｃはオンしている。また、ローレベルとなっているクロックは、クロック信号φ１ＣＫＣ１、φ１ＣＫＤ１、φ１ＣＫＡ２、φ１ＣＫＢ２であり、スイッチ１０ａ、１０ｂ、１０ｃ、スイッチ３４ａ、３４ｂ、３４ｃ、３４ｄはオフしている。
【００５０】
この状態Ａの期間では、オフセット補正アンプ３１は、オフセット補正部６Ａにより、第１コンデンサ８ａにメインアンプ２のオフセットＯＳ１に対応したオフセット補正電圧が記憶され、第２コンデンサ９ａに２差動入力アンプ７ａのオフセットＯＳ２に対応したオフセット補正電圧を記憶させる状態である。
【００５１】
また、同じく状態Ａの期間では、オフセット補正アンプ３１は、オフセット補正部６Ｂにより、前回の動作によって第１コンデンサ８ｂに記憶されたメインアンプ２のオフセットＯＳ１に対応したオフセット補正電圧、および第２コンデンサ９ｂに記憶された２差動入力アンプ７ｂのオフセットＯＳ２に対応したオフセット補正電圧を用いてオフセット補正された参照電圧Ｖｒｅｆｘをメインアンプ２に出力している状態である。
【００５２】
そして、状態Ａの期間中、時刻ｔａでクロック信号ＣＬＫが立ち上がると、時刻ｔａから若干シフトしたタイミングｔ１で、状態Ｂに遷移する。状態Ｂの期間では、各スイッチは、図１１に示すような状態とされている。状態Ｂは、前回の時刻ｔ１から時刻ｔ２に至る期間である。この状態では、状態Ａからクロック信号φ２ＣＫＡ１がローレベルに変化している期間である。すなわち、図１１に示すように、オフセット補正部６Ａでは、図１０の状態から第２スイッチ部１１の第２スイッチ１１ａおよび１１ｂがオフに変化する。
【００５３】
これにより、オフセット補正部６Ａでは、第１コンデンサ８ａおよび第２コンデンサ９ａが切り離されることで、それぞれに記憶されたオフセットＯＳ１、ＯＳ２の情報が保持された状態となる。このとき、オフセット補正部６Ｂはまだ動作しており、参照電圧Ｖｒｅｆｘをメインアンプ２に出力している状態である。
【００５４】
次に、時刻ｔ１から若干シフトしたタイミングｔ２で、状態Ｃに遷移する。状態Ｃの期間では、各スイッチは、図１２に示すような状態とされている。状態Ｃは、前回の時刻ｔ２から時刻ｔ３に至る期間である。この状態では、状態Ｂからクロック信号φ２ＣＫＢ１、φ２ＣＫＤ２がローレベルに変化している期間である。すなわち、図１２に示すように、オフセット補正部６Ａでは第２スイッチ部１１の第２スイッチ１１ｃおよび１１ｄがオフに変化し、オフセット補正部６Ｂでは第１スイッチ部３３の第１スイッチ３３ｂがオフに変化する。
【００５５】
これにより、オフセット補正部６Ａでは第１スイッチ部１０および第２スイッチ部１１のすべてのスイッチ１０ａ〜１０ｃ、１１ａ〜１１ｄがオフされた状態に切り替わる。また、オフセット補正部６Ｂでは、オフセット補正された参照電圧Ｖｒｅｆｘをメインアンプ２に出力している状態が終了する。
【００５６】
次に、時刻ｔ２から若干シフトしたタイミングｔ３で、状態Ｄに遷移する。状態Ｄの期間では、各スイッチは、図１３に示すような状態とされている。状態Ｄは、前回の時刻ｔ３から時刻ｔ４に至る期間である。この状態では、状態Ｃからクロック信号φ１ＣＫＢ１、φ１ＣＫＡ２がハイレベルに変化し、クロック信号φ２ＣＫＣ２がローレベルに変化している期間である。すなわち、図１３に示すように、オフセット補正部６Ａでは第１スイッチ部１０の第１スイッチ１０ａおよび１０ｃがオンに変化し、オフセット補正部６Ｂでは第１スイッチ部３３の第１スイッチ３３ａ、３３ｃがオフに変化すると共に第２スイッチ部３４の第２スイッチ３４ａ、３４ｂがオンに変化する。
【００５７】
次に、時刻ｔ３から若干シフトしたタイミングｔ４で、状態Ｅに遷移する。状態Ｅの期間では、各スイッチは、図１４に示すような状態とされている。状態Ｅは、前回の時刻ｔ４から時刻ｔ５に至る期間である。なお、この状態は前述のように、状態Ａと同等の動作期間に対応し、同等の時間が設定される。
【００５８】
この状態では、状態Ｄからクロック信号φ１ＣＫＤ１、φ１ＣＫＢ２がハイレベルに変化している期間である。すなわち、図１４に示すように、オフセット補正部６Ａでは第１スイッチ部１０の第１スイッチ１０ｂがオンに変化し、オフセット補正部６Ｂでは第１スイッチ部３３の第１スイッチ３３ｃがオンに変化すると共に第２スイッチ部３４の第２スイッチ３４ｄがオンに変化する。
【００５９】
これにより、オフセット補正部６Ａは、第１コンデンサ８ａおよび第２コンデンサ９ａに記憶させたメインアンプ２のオフセットＯＳ１および２差動入力アンプ７ａのオフセットＯＳ２を用いて、メインアンプ２の増幅動作における参照電圧Ｖｒｅｆｘを出力する状態となっている。また、オフセット補正部６Ｂは、第１コンデンサ８ｂおよび第２コンデンサ９ｂのそれぞれに、メインアンプ２のオフセットＯＳ１および２差動入力アンプ７ａのオフセットＯＳ２を記憶させる状態となる。
【００６０】
そして、状態Ｅの期間中、時刻ｔｂでクロック信号ＣＬＫが立ち下がると、時刻ｔｂから若干シフトしたタイミングｔ５で、状態Ｆに遷移する。状態Ｆ期間では、各スイッチは、図１５示すような状態とされている。状態Ｆ、前回の時刻ｔ５から時刻ｔ６に至る期間である。この状態では、状態Ｅからクロック信号φ１ＣＫＡ２がローレベルに変化している期間である。すなわち、図１５に示すように、オフセット補正部６Ｂでは第２スイッチ部３４の第２スイッチ３４ａおよび３４ｂがオフに変化する。
【００６１】
これにより、オフセット補正部６Ｂでは、第１コンデンサ８ｂおよび第２コンデンサ９ｂが切り離されることで、それぞれに記憶されたオフセットＯＳ１、ＯＳ２の情報が保持された状態となる。このとき、オフセット補正部６Ａはまだ動作しており、参照電圧Ｖｒｅｆｘをメインアンプ２に出力している状態である。
【００６２】
次に、時刻ｔ５から若干シフトしたタイミングｔ６で、状態Ｇに遷移する。状態Ｇの期間では、各スイッチは、図１６に示すような状態とされている。状態Ｇは、時刻ｔ６から時刻ｔ７に至る期間である。この状態では、状態Ｅからクロック信号φ１ＣＫＤ１、φ１ＣＫＢ２がローレベルに変化している期間である。すなわち、図１６に示すように、オフセット補正部６Ａでは第１スイッチ部１０の第１スイッチ１０ｂがオフに変化し、オフセット補正部６Ｂでは第２スイッチ部３４の第２スイッチ３４ｃおよび３４ｄがオフに変化する。
【００６３】
これにより、オフセット補正部６Ａでは、参照電圧Ｖｒｅｆｘをメインアンプ２に出力している状態が終了する。また、オフセット補正部６Ｂでは第１スイッチ部３３および第２スイッチ部３４のすべてのスイッチ３３ａ〜３３ｃ、３４ａ〜３４ｄがオフされた状態に切り替わる。
【００６４】
次に、時刻ｔ６から若干シフトしたタイミングｔ７で、状態Ｈに遷移する。状態Ｈの期間では、各スイッチは、図１７に示すような状態とされている。状態Ｈは、時刻ｔ７から時刻ｔ８に至る期間である。この状態では、状態Ｇからクロック信号φ２ＣＫＡ１、φ２ＣＫＣ２がハイレベルに変化し、クロック信号φ１ＣＫＣ１がローレベルに変化している期間である。すなわち、図１７に示すように、オフセット補正部６Ａでは第１スイッチ部１０の第１スイッチ１０ａおよび１０ｃがオフに変化すると共に、第２スイッチ部１１の第２スイッチ１１ａ、１１ｂがオンに変化する。また、オフセット補正部６Ｂでは第１スイッチ部３３の第１スイッチ３３ａ、３３ｃがオンに変化する。
【００６５】
そして、この後、時刻ｔ７から若干シフトしたタイミングｔ８で、前述の状態Ａに遷移する。以下、上記した状態Ａ〜Ｈを繰り返し実行する。
このような第３実施形態によれば、２系統のオフセット補正部６Ａおよび６Ｂを有するオフセット補正回路３１を設ける構成としたので、次のような効果を得ることができる。
【００６６】
すなわち、メインアンプ２による検出動作は、状態Ａの期間においてオフセット補正部６Ｂにより、遷移状態Ｂ〜Ｄの期間を経た後の状態Ｅの期間においてオフセット補正部６Ａにより、オフセット補正を行った参照電圧Ｖｒｅｆｘでほぼ連続的に行うことができる。
【００６７】
また、メインアンプ２のオフセットＯＳ１および２差動入力アンプ７ａ、７ｂのオフセットＯＳ２のオフセット補正動作は、検出動作を行っていない側のオフセット補正部６Ａ、６Ｂによりほぼ連続的に行うことができる。
さらに、２系統のオフセット補正部６Ａ、６Ｂの動作が干渉しないように、クロック生成回路３２を設けて、クロックのタイミングをずらすようにしたので、相互干渉を防止して確実に動作させることができる。
【００６８】
（第４実施形態）
図１８は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、増幅回路４０として、オフセット補正アンプ３１とメインアンプ２との間にローパスフィルタ４１を設ける構成としている。ローパスフィルタ４１は、抵抗４１ａおよびコンデンサ４１ｂから構成されており、ノイズ成分となる高周波数の領域の信号をカットする。
【００６９】
オフセット補正アンプ３１では、第１スイッチ部１０、３３、第２スイッチ部１１、３４の多数のスイッチが設けられている。特に２差動入力アンプ７ａ、７ｂの出力段に位置するスイッチは、メインアンプ２への入力信号のノイズ成分として大きく影響する。このため、ローパスフィルタ４１を介してメインアンプ２に出力することでノイズ成分を抑制することができる。
【００７０】
したがって、このような第４実施形態によっても、第３実施形態と同様の作用効果が得られると共に、オフセット補正アンプ３１により発生するノイズを除去してメインアンプ２に与えることができる。
【００７１】
（第５実施形態）
図１９は第５実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、増幅回路５０として、トランスインピーダンスアンプとして用いる構成としたものである。トランスインピーダンスアンプは、センサなどの検出出力である微弱なセンサ電流を電圧信号に変換するものである。
【００７２】
入力端子ＩＮにはセンサからセンサ電流が入力される。入力インピーダンス３は実質的にインピーダンスとして増幅動作には寄与しないノイズ除去用のＥＭＣフィルタが設けられる。具体的には、ＥＭＣフィルタを構成する入力インピーダンス３は、抵抗３ａとその両端にグランドとの間に接続されたコンデンサ３ｂ、３ｃを備える構成である。
【００７３】
また、帰還インピーダンス４としては、センス抵抗４ａおよび位相補償用のコンデンサ４ｂの並列回路が設けられる。また、この実施形態では、メインアンプ２の反転入力端子の入力部に保護用抵抗５１が設けられている。保護用抵抗５１は、メインアンプ２のゲート保護用であると共に、ノイズ除去用の機能も兼ね備えたものである。
【００７４】
上記構成の増幅回路５０によれば、オフセット補正アンプ３１が前述と同様にして機能するので、センサ電流の増幅動作においてメインアンプ２のオフセットＯＳ１や２差動入力アンプ７ａ、７ｂのオフセットＯＳ２についてもオフセット補正をした状態で参照電圧Ｖｒｅｆｘにより増幅動作が行われる。これによって、静的オフセットおよび動的オフセットに起因した誤差を極力低減して、精度の高い増幅動作を行うことができる。
【００７５】
また、トランスインピーダンスアンプとして構成した増幅回路５０では、オフセット補正用アンプ３１によるオフセット補正動作では、メインアンプ２に対して位相のずれなどの影響を与えない閉ループ状態で動作させることができる。これによって、位相補償用コンデンサ４ｂによる位相補償の調整を行う場合の余裕度を小さくするような制限をすることなくオフセット補正動作を行うことができる。
【００７６】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００７７】
第２実施形態で示した２差動入力アンプ２０は、第３〜第５実施形態の増幅回路３０、４０、５０の２差動入力アンプ７ａ、７ｂに適用することができる。
第４実施形態で示したローパスフィルタ４１は、第１、第２実施形態にも適用することができる。
【００７８】
第５実施形態は、第３実施形態の構成をトランスインピーダンスアンプとして用いた場合で説明したが、第１、第２実施形態にも適用することができる。
上記各実施形態は、反転増幅回路として構成することができる。
【符号の説明】
【００７９】
図面中、１、３０、４０、５０は増幅回路、２はメインアンプ（主増幅回路）、３は入力インピーダンス、４は帰還インピーダンス、４ａはセンス抵抗、４ｂは補償用コンデンサ、５は基準電源、６、３１はオフセット補正アンプ（補正用増幅回路）、６Ａ、６Ｂはオフセット補正部（補正用増幅回路）、７、７ａ、７ｂ、２０は２差動入力アンプ、８、８ａ、８ｂは第１コンデンサ、９、９ａ、９ｂは第２コンデンサ、１０、３３は第１スイッチ部、１０ａ〜１０ｃ、３３ａ〜３３ｃは第１スイッチ、１１、３４は第２スイッチ部、１１ａ〜１１ｄ、３４ａ〜３４ｄは第２スイッチ、１２、３２はクロック生成回路、４１はローパスフィルタ（低域通過フィルタ）、５１は保護用抵抗である。
【図１】
2017118239.tif 000003
【図２】
2017118239.tif 000004
【図３】
2017118239.tif 000005
【図４】
2017118239.tif 000006
【図５】
2017118239.tif 000007
【図６】
2017118239.tif 000008
【図７】
2017118239.tif 000009
【図８】
2017118239.tif 000010
【図９】
2017118239.tif 000011
【図１０】
2017118239.tif 000012
【図１１】
2017118239.tif 000013
【図１２】
2017118239.tif 000014
【図１３】
2017118239.tif 000015
【図１４】
2017118239.tif 000016
【図１５】
2017118239.tif 000017
【図１６】
2017118239.tif 000018
【図１７】
2017118239.tif 000019
【図１８】
2017118239.tif 000020
【図１９】
2017118239.tif 000021