(57)【要約】【課題】サブヒータを搭載し基板温度制御を行っている素子基板において、ロジック回路および駆動素子の誤動作防止を両立させ、高い信頼性を実現する。【解決手段】素子基板であって、液体を吐出するための複数の記録素子と、前記複数の記録素子それぞれに対応して設けられ、前記複数の記録素子を駆動するための複数の第１の駆動素子と、前記素子基板および液体を吐出しない程度に加熱するための複数の発熱素子と、前記複数の発熱素子に対応して設けられ、前記複数の発熱素子を駆動する複数の第２の駆動素子と、前記複数の第２の駆動素子による前記複数の発熱素子を駆動するタイミングを分散させる分散手段とを有する。【選択図】  図４
2017213806.tif 000002
【特許請求の範囲】
【請求項１】
液体を吐出するための複数の記録素子と、
前記複数の記録素子それぞれに対応して設けられ、前記複数の記録素子を駆動するための複数の第１の駆動素子と、
前記素子基板および液体を吐出しない程度に加熱するための複数の発熱素子と、
前記複数の発熱素子に対応して設けられ、前記複数の発熱素子を駆動する複数の第２の駆動素子と、
前記複数の第２の駆動素子による前記複数の発熱素子を駆動するタイミングを分散させる分散手段と
を有することを特徴とする素子基板。
【請求項２】
前記複数の第１の駆動素子および前記複数の第２の駆動素子は、Ｎ型の電界効果トランジスタであることを特徴とする請求項１に記載の素子基板。
【請求項３】
前記複数の第１の駆動素子のバックゲートと、前記複数の第２の駆動素子のバックゲートは、前記素子基板において電気的に接続されていることを特徴とする請求項１または２に記載の素子基板。
【請求項４】
前記素子基板は、半導体層、配線層、および絶縁層で構成され、
前記複数の第１の駆動素子と前記複数の第２の駆動素子は、同一の半導体層に設けられることを特徴とする請求項１乃至３のいずれか一項に記載の素子基板。
【請求項５】
前記分散手段は、
前記複数の第２の駆動素子に対応して設けられた複数のラッチ回路と、
ラッチ信号に対して異なる遅延時間にて遅延された複数の遅延ラッチ信号を生成する生成手段と
を有し、
前記複数のラッチ回路は、前記生成手段にて生成された遅延ラッチ信号が入力されることでデータ信号を保持し、
前記複数の第２の駆動素子は、前記複数のラッチ回路にて保持されたデータ信号が入力される
ことを特徴とする請求項１乃至４のいずれか一項に記載の素子基板。
【請求項６】
前記生成手段は、少なくとも１つのインバータ回路を含むことを特徴とする請求項５に記載の素子基板。
【請求項７】
前記生成手段は、少なくとも１つのフリップフロップ回路を含むことを特徴とする請求項５に記載の素子基板。
【請求項８】
前記分散手段は、
前記複数の第２の駆動素子に対応して設けられ、ラッチ信号によってデータ信号を保持する複数のラッチ回路と、
前記複数のラッチ回路に対応して設けられ、対応するラッチ回路が出力するデータ信号に対して、所定の遅延時間にて遅延させた遅延データ信号を生成する複数の生成手段と
を有し、
前記複数の生成手段は、異なる遅延時間にてデータ信号を遅延させ、
前記複数の第２の駆動素子は、対応する生成手段にて生成された遅延データ信号が入力されることを特徴とする請求項１乃至４のいずれか一項に記載の素子基板。
【請求項９】
前記複数の生成手段は、少なくとも１つのインバータ回路を含むことを特徴とする請求項８に記載の素子基板。
【請求項１０】
前記複数の生成手段は、少なくとも１つのフリップフロップ回路を含むことを特徴とする請求項８に記載の素子基板。
【請求項１１】
前記ラッチ信号は、記録媒体に１列または１行の画像を記録するために必要なライン時間を基準に生成された信号であることを特徴とする請求項５乃至１０のいずれか一項に記載の素子基板。
【請求項１２】
前記ラッチ信号は、ブロック時間を基準に生成された信号であり、
前記ブロック時間は、記録媒体に１列または１行の画像を記録するために必要な１ライン時間を、時分割駆動を行うための複数のブロックに分割した場合の、１ブロックあたりの時間であることを特徴とする請求項５乃至１０のいずれか一項に記載の素子基板。
【請求項１３】
ヒートイネーブル信号、および、前記ヒートイネーブル信号に対して異なる遅延時間にて遅延された複数の遅延ヒートイネーブル信号を生成する第２の生成手段を更に有し、
前記複数の第１の駆動素子は、前記第２の生成手段にて生成された前記ヒートイネーブル信号および前記複数の遅延ヒートイネーブル信号に基づいて前記複数の記録素子を駆動させることを特徴とする請求項５乃至１２のいずれか一項に記載の素子基板。
【請求項１４】
前記ラッチ信号と前記ヒートイネーブル信号は、立ち上がりおよび立ち下がりのタイミングが異なることを特徴とする請求項１３に記載の素子基板。
【請求項１５】
前記複数の発熱素子および前記複数の記録素子を駆動するための駆動電源を供給する電源配線は、共通であることを特徴とする請求項１乃至１４のいずれか一項に記載の素子基板。
【請求項１６】
前記複数の発熱素子および前記複数の記録素子の接地配線は、共通であることを特徴とする請求項１乃至１５のいずれか一項に記載の素子基板。
【請求項１７】
前記素子基板に対する接地配線を更に有することを特徴とする請求項１乃至１６のいずれか一項に記載の素子基板。
【請求項１８】
請求項１乃至１７のいずれか一項に記載の素子基板と、
電源配線と接地配線が設けられた第１の配線板と
を有することを特徴とする記録ヘッド。
【請求項１９】
前記素子基板と前記第１の配線板の間に配置され、前記素子基板および前記第１の配線板と電気的に接続された第２の配線板を有することを特徴とする請求項１８に記載の記録ヘッド。
【請求項２０】
請求項１８または１９に記載の記録ヘッド、前記記録ヘッドと電気的に接続された第３の配線板を有することを特徴とする記録装置。
【請求項２１】
前記複数の発熱素子および前記複数の記録素子の接地配線と、前記素子基板に対する接地配線とは、前記第３の配線板にて短絡されていることを特徴とする請求項２０に記載の記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子基板、記録ヘッド、及び記録装置に関する。
【背景技術】
【０００２】
従来、熱エネルギーを利用して複数の吐出口からインクを吐出するインクジェット記録ヘッドにおいて安定した吐出特性を得るためには、発熱抵抗体に安定した電圧を印加する必要がある。記録ヘッド用の素子基板には複数の発熱抵抗体と、その複数の発熱抵抗体に対応して複数の駆動素子が配置されている。駆動素子は電界効果トランジスタで構成され、スイッチングによって発熱抵抗体を駆動する。この複数の発熱抵抗体を同時に駆動すると、発熱抵抗体に電力を供給する駆動電源配線と接地配線に大電流が流れる。この大電流の供給の立ち上がりと立ち下がりにおいて、駆動電源配線と接地配線で誘導結合による電磁ノイズが発生することが問題となる。
【０００３】
記録ヘッドの素子基板には発熱抵抗体の他に、高速な記録データを受信し処理をするロジック回路が設けられる。そのため、上述の誘導結合による電磁ノイズが接地配線に発生すると、ロジック回路が誤動作を起こす可能性がある。そこで、素子基板及び記録ヘッドにおいては、発熱抵抗体用の接地配線と、素子基板及びロジック回路用の接地配線を分離する構成が取られる。これにより、複数の発熱抵抗体を駆動する際に発生する電磁ノイズを、素子基板及びロジック回路用の接地配線に伝搬することを防止し、ロジック回路が誤動作するのを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２００９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
記録ヘッド用の素子基板は近年の高画質化要求により、基板温度制御を行っている。記録ヘッド用の素子基板では温度によって吐出されるインクの液滴量や吐出速度にばらつきが生じる。そのため、基板温度の位置による温度分布が生じた場合、その温度分布がそのまま画像むらになり、画像品位が低下する。画像の温度分布を補正する方法として、例えば、特許文献１では、素子基板内に複数のサブヒータを設け特定のエリアを任意に加熱することにより、基板内の温度むらを抑制し、高い画像品質を実現している。更には、サブヒータ駆動素子を素子基板内に搭載することで端子を増やすことなく、複数エリアを加熱できるため、記録装置本体のコスト削減も実現している。
【０００６】
複数のサブヒータを同時に駆動するとＡ（アンペア）オーダーの大電流が流れる。また、記録装置本体に配置される電源回路から素子基板までの駆動電源配線の配線長や接地配線の配線長は長く、寄生インダクタンス成分が大きい。この寄生インダクタンス成分にサブヒータ駆動時の大電流が流れるとリンギングが発生する。このリンギングによって一時的にサブヒータ用の接地配線と、素子基板用の接地配線に電位差が生じる。この電位差によって駆動素子である電界効果トランジスタの寄生トランジスタがオンしてしまい、結果として、寄生トランジスタにＡ（アンペア）オーダーの大電流が流れ、駆動素子が誤動作を起こしてしまう。
【０００７】
本発明は、サブヒータを搭載し基板温度制御を行っている素子基板において、ロジック回路および駆動素子の誤動作防止を両立させ、高い信頼性を実現することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本願発明は以下の構成を有する。すなわち、素子基板であって、液体を吐出するための複数の記録素子と、前記複数の記録素子それぞれに対応して設けられ、前記複数の記録素子を駆動するための複数の第１の駆動素子と、前記素子基板および液体を吐出しない程度に加熱するための複数の発熱素子と、前記複数の発熱素子に対応して設けられ、前記複数の発熱素子を駆動する複数の第２の駆動素子と、前記複数の第２の駆動素子による前記複数の発熱素子を駆動するタイミングを分散させる分散手段とを有する。
【発明の効果】
【０００９】
本発明により、サブヒータを駆動した際の電流の立ち上がり、立ち下がりによるリンギングの発生を抑え、ロジック回路および駆動素子の誤動作を防止できる。
【図面の簡単な説明】
【００１０】
【図１】本願発明に係るインクジェット記録装置の構成例を示す外観斜視図。
【図２】本願発明に係るインクジェット記録装置の制御構成の例を示す図。
【図３】第１の実施形態に係る記録ヘッドの構成例を示す図。
【図４】第１の実施形態に係る記録素子基板の構成例を示す図。
【図５】ラッチ信号遅延回路の構成例を示す図。
【図６】ラッチ信号遅延回路に係るタイミングチャートを示す図。
【図７】第１の実施形態に係る記録ヘッドのタイミングチャートを示す図。
【図８】第１の実施形態に係る記録ヘッドの等価回路を示す図。
【図９】第１の実施形態に係る記録ヘッドの動作波形を説明するための図。
【図１０】駆動素子の動作を説明するための断面図。
【図１１】誤動作状態である駆動素子を説明するための断面図。
【図１２】駆動素子の寄生ＮＰＮトランジスタの電流特性を説明するための図。
【図１３】第２の実施形態に係る記録素子基板の構成例を示す図。
【図１４】サブヒートデータ遅延回路の構成例を示す図。
【発明を実施するための形態】
【００１１】
以下添付図面を参照して本発明の好適な実施形態について、さらに具体的かつ詳細に説明する。ただし、この実施例に記載されている構成要素の相対配置等は、特定の記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００１３】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００１４】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００１５】
またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１６】
またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１７】
以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。
【００１８】
さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。
【００１９】
本発明の最も重要な特徴をなすインクジェット記録ヘッド（以下、記録ヘッド）は、記録ヘッドの素子基板に複数の記録素子とこれら記録素子を駆動する駆動回路とを同一基板に実装している。後述の説明から分かるように、記録ヘッドには複数の素子基板を内蔵し、これらの素子基板をカスケード接続する構造をとっている。従って、この記録ヘッドは相対的に長い記録幅を達成することができる。従って、その記録ヘッドは一般に見られるシリアルタイプの記録装置のみならず、その記録幅が記録媒体の幅に相当するようなフルライン記録ヘッドを備えた記録装置に用いられる。また、その記録ヘッドはシリアルタイプの記録装置の中でも、Ａ０やＢ０などの大きなサイズの記録媒体を用いる大判プリンタに用いられる。
【００２０】
従って、まず本発明の記録ヘッドが用いられる記録装置について説明する。
【００２１】
［記録装置の概要説明］
図１は本発明の代表的な実施例であるインクジェット記録ヘッド（以下、記録ヘッド）を用いて記録を行う記録装置の構成の概要を示す外観斜視図である。
【００２２】
図１に示すようにインクジェット記録装置（以下、記録装置）１はインクジェット方式に従ってインクを吐出して記録を行うインクジェット記録ヘッド（以下、記録ヘッド）１００をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド１００から記録媒体Ｐにインクを吐出することで記録を行う。
【００２３】
記録装置１のキャリッジ２には記録ヘッド１００を搭載するのみならず、記録ヘッド１００に供給するインクを貯留するインクタンク６を装着する。インクタンク６はキャリッジ２に対して着脱自在になっている。
【００２４】
図１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。
【００２５】
本願発明に係る記録ヘッド１００は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用している。このため、電気熱変換体を備えている。この電気熱変換体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。なお、記録装置は、上述したシリアルタイプの記録装置に限定するものではなく、記録媒体の幅方向に吐出口を配列した記録ヘッド（ラインヘッド）を記録媒体の搬送方向に配置するいわゆるフルラインタイプの記録装置にも適用できる。
【００２６】
図２は、図１に示した記録装置の制御構成を示すブロック図である。
【００２７】
図２に示すように、コントローラ１０は、ＭＰＵ１１、ＲＯＭ１２、特殊用途集積回路（ＡＳＩＣ）１３、ＲＡＭ１４、システムバス１５、Ａ／Ｄ変換器１６などで構成される。ＲＯＭ１２は各種制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納する。ＡＳＩＣ１３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド１００の制御のための制御信号を生成する。ＲＡＭ１４は、画像データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス１５は、ＭＰＵ１１、ＡＳＩＣ１３、ＲＡＭ１４を相互に接続してデータの授受を行う。Ａ／Ｄ変換器１６は以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ１１に供給する。
【００２８】
また、図２において、ホスト装置４１は画像データの供給源となるＰＣなどの外部の情報処理装置である。ホスト装置４１と記録装置１との間ではインタフェース（Ｉ／Ｆ）４２を介して画像データ、コマンド、ステータス等をパケット通信により送受信する。なお、インタフェース４２としてＵＳＢインタフェースをネットワークインタフェースとは別にさらに備え、ホストからシリアル転送されるビットデータやラスタデータを受信できるようにしてもよい。
【００２９】
スイッチ群２０は、電源スイッチ２１、プリントスイッチ２２、回復スイッチ２３などから構成される。
【００３０】
センサ群３０は、装置状態を検出するためのセンサ群であり、位置センサ３１、温度センサ３２等から構成される。この他にもインク残量を検出するフォトセンサが設けられる。
【００３１】
キャリッジモータドライバ４３は、キャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバである。搬送モータドライバ４４は、記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。
【００３２】
ＡＳＩＣ１３は、記録ヘッド１００による記録走査の際に、ＲＡＭ１４の記憶領域に直接アクセスしながら記録ヘッドに対して発熱素子（インク吐出用のヒータ）を駆動するためのデータを転送する。加えて、この記録装置には、ユーザインタフェースとしてＬＣＤやＬＥＤで構成される表示部が備えられる。
【００３３】
次に、以上の構成の記録装置に記録ヘッドとして用いられる液体吐出ヘッドを構成するヘッド基板（素子基板）の実施形態について説明する。
【００３４】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る記録装置１における記録ヘッド１００の構成例を示す。記録ヘッド１００は、記録素子基板１０１、フレキシブル基板１０６、及びプリント配線板１０７を含んで構成される。記録素子基板１０１は、フレキシブル基板１０６を介して、プリント配線板１０７と電気的に接続される。プリント配線板１０７は、記録装置１の本体側に配置されるヘッド制御基板１０９と、ケーブル１０８を介して電気的に接続される。
【００３５】
記録素子基板１０１について詳細に説明する。記録素子基板１０１は、複数の記録素子１０２、複数の駆動素子１０３、制御ゲート１０４、ロジック回路１０５、サブヒータ１１５、および駆動素子１１６を含んで構成される。本実施形態において、記録素子基板１０１は、半導体層、配線層、および絶縁層で構成される。
【００３６】
記録素子１０２は、インクを加熱し、吐出するための記録素子郡である。駆動素子１０３は、記録素子１０２を駆動する記録素子用の駆動素子郡である。駆動素子１０３としては主に電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられる。制御ゲート１０４は、駆動素子１０３を制御する制御ゲート郡である。
【００３７】
ロジック回路１０５は、制御ゲート１０４に制御信号を送るロジック回路である。ロジック回路１０５は主に、記録データを保持するラッチ回路、シフトレジスタ回路、及び駆動素子の導通時間を決めるヒートイネーブル信号（ＨＥ）を生成するＨＥ生成回路などから構成される。これらの回路の詳細については後述する。ロジック回路１０５は、ヘッド制御ＩＣ１２０から送信される各種信号を受信する。ここでの各種信号とは、データ信号（ＤＡＴＡ）、クロック信号（ＣＬＫ）、ラッチ信号（ＬＴ）が該当する。なお、ヘッド制御ＩＣ１２０は、ヘッド制御基板１０９上に配置される。サブヒータ１１５は、記録素子基板１０１の特定のエリアを加熱するヒータ（発熱素子）であり、素子基板１０１を加熱することにより、当該加熱によりインクを吐出しない程度に加熱するものである。駆動素子１１６は、サブヒータ１１５を駆動するサブヒータ用駆動素子である。本実施形態において、記録素子用の駆動素子１０３と、サブヒータ用の駆動素子１１６は、同一の半導体層に設けられているものとする。また、本実施形態では、駆動素子１０３、１１６はいずれもＮ型の電界効果トランジスタを用いるものとする。
【００３８】
記録素子１０２の一端は、駆動電源を供給するための記録素子用電源（ＶＨ）に接続され、もう一端は駆動素子１０３であるＦＥＴのドレイン端子に接続される。サブヒータ１１５も記録素子１０２と同様に、一端は記録素子用電源（ＶＨ）に接続され、もう一端はＦＥＴ（駆動素子１１６）のドレイン端子に接続される。また、記録素子用の駆動素子１０３及びサブヒータ用の駆動素子１１６のソース端子は記録素子用接地配線（ＧＮＤＨ）に接続され、基板端子（バックゲート）は基板接地配線（ＶＳＳ）に接続される。制御ゲート１０４の電源は制御ゲート用電源配線（ＶＨＴ）に接続され、ロジック回路１０５の電源はロジック回路用電源配線（ＶＤＤ）に接続される。制御ゲート１０４及びロジック回路１０５の接地端子は基板接地配線（ＶＳＳ）に接続される。
【００３９】
記録素子１０２及びサブヒータ１１５を駆動するための記録素子用電源（ＶＨ）及び記録素子用接地（ＧＮＤＨ）は、ヘッド制御基板１０９上の電源回路１１０へ接続される。これらの電源は、電源回路１１０にて生成され、ケーブル１０８、プリント配線板１０７、フレキシブル基板１０６を介して、記録素子基板１０１へ供給される。記録素子用接地配線（ＧＮＤＨ）と基板接地配線（ＶＳＳ）は記録ヘッド１００内では分離され、ヘッド制御基板１０９上で短絡される。これにより、複数の記録素子１０２やサブヒータ１１５を駆動する際に発生する電磁ノイズを、基板接地配線（ＶＳＳ）に伝搬することを防止し、ロジック回路が誤動作するのを防止している。
【００４０】
ヘッド制御基板１０９と記録ヘッド１００の記録装置１内の配置上の制約から、ケーブル１０８の配線長は１ｍ以上になる場合があり、これにより、寄生インダクタンスの値が大きくなる。具体的には、ケーブル１０８だけで数百ｎＨ〜１μＨオーダーの値となる。このケーブル１０８の大きな寄生インダクタンスによって生じるＶＨ−ＧＮＤＨ間のリンギングを小さくするために、ＶＨ−ＧＮＤＨ間にコンデンサ１１４が、プリント配線板１０７上に設けられる。コンデンサ１１４は、例えば、数百μＦ程度の電解コンデンサが用いられる。
【００４１】
図４は、第１の実施形態に係る記録素子基板１０１の詳細な構成例を示す図である。なお、図４において、同じ構成要素が複数ある場合には、参照番号に更に添字を付して示す。ラッチ回路２０１は、記録データを保持する記録データ用シフトレジスタ・ラッチ回路であり、ラッチ信号（ＬＴ）により記録データを保持する。ロジック回路２０３は、制御ゲート１０４を、時分割したブロック単位にアクティブにするブロック選択用ロジック回路である。ＨＥ生成回路２０４は、駆動素子１０３の導通時間を決めるヒートイネーブル信号（ＨＥ）を生成するＨＥ生成回路である。ＨＥパルス遅延回路２０２は、ヒートイネーブル信号（ＨＥ）を遅延させ、遅延ヒートイネーブル信号として出力するためのヒートイネーブルパルス遅延回路である。制御ゲート１０４は、記録データ、ブロック選択信号、及びヒートイネーブル信号（ＨＥ）の論理積で、記録素子用の駆動素子１０３のオン・オフを制御する。
【００４２】
ラッチ回路２０９は、サブヒートデータを保持するサブヒートデータ用のラッチ回路である。シフトレジスタ回路２０６は、サブヒートデータを転送するサブヒートデータ用シフトレジスタ回路である。ラッチ信号遅延回路２０８は、ラッチ信号を数ｎｓ〜数百ｎｓ遅延させるラッチ信号遅延回路である。複数備えられたラッチ回路２０９は、ラッチ信号遅延回路２０８によって遅延された遅延ラッチ信号（ＬＴ−１，ＬＴ−２，・・・，ＬＴ−ｍ）に基づき、サブヒートデータを格納する。そのため、複数のラッチ回路２０９それぞれにサブヒートデータが格納されるタイミングが数ｎｓ〜数百ｎｓずつ遅延する。サブヒータ用の駆動素子１１６は、サブヒートデータがラッチ回路２０９に格納されたと同時に、導通または非導通となる。そのため、複数のサブヒータ１１５それぞれが駆動されるタイミングが数ｎｓ〜数百ｎｓずつ遅延する。
【００４３】
図５は、ラッチ信号遅延回路２０８の一例を示す図である。図５（ａ）において、ラッチ信号遅延回路２０８は、複数のインバータ回路で構成され、１段あたりのインバータ回路の遅延時間×インバータ回路の段数により、ラッチ信号遅延回路２０８全体の遅延時間が決まる。図５（ｂ）は、ラッチ信号遅延回路２０８の別の例を示す図である。図５（ｂ）において、ラッチ信号遅延回路２０８は、複数のフリップフロップ回路で構成され、クロック信号の周期×フリップフロップ回路の段数により、ラッチ信号遅延回路２０８全体の遅延時間が決まる。
【００４４】
図６は、図５（ｂ）のラッチ信号遅延回路２０８のタイミングチャートを示す図である。本実施形態において、記録素子基板１０１は１ラインの記録を所定の数のブロックに分割して、サブヒータ１１５を順次駆動していく時分割駆動を行う。ここで、ライン時間は、記録媒体に１列分ないしは１行分の画像（ライン）を記録するための時間を示す。ブロック時間は、ブロックを基準とした１ブロックあたりの記録に要する時間を示し、１ライン時間は、上記の所定の数のブロックの記録に要する時間（所定の数のブロック時間）に相当する。また、ラッチ信号（ＬＴ）は１ブロックを識別するための信号である。
【００４５】
図７（ａ）は、記録ヘッドが本願発明に係るサブヒータ駆動遅延手段（ラッチ信号遅延回路２０８）を備えていない場合のタイミングチャートを示す。一方、図７（ｂ）は、本実施形態における記録ヘッド１００のタイミングチャートを示す。
【００４６】
１ノズル内のごく少量のインク（例えば、１ピコリットル）を加熱し吐出させるためには、記録素子１０２の駆動時間は数百ｎ（ナノ）秒と比較的短い時間でよい。そのため、記録素子１０２は、周波数の高いヒートイネーブル信号（ＨＥ）で駆動される。一方、サブヒータ１１５は熱容量の大きい素子基板の特定エリアを加熱し保温する必要があるため、駆動時間は数十μ（マイクロ）秒〜数百ｍ（ミリ）秒と長くする必要がある。そのため、サブヒータ１１５は比較的周波数の低い信号で駆動される必要がある。本実施形態では、ヒートイネーブル信号（ＨＥ）よりも周波数の低い、ラッチ信号で格納されるサブヒートデータでサブヒータ１１５の駆動を行う。さらに、本実施形態の記録素子基板１０１ではラッチ信号を遅延するラッチ信号遅延回路２０８によって、サブヒートデータ１〜ｍが格納されるタイミングが少しずつ遅延する構成である。この構成により、サブヒータ１１５の駆動時にＶＨ電流に急峻な立ち上がり・立ち下がりが発生するのを防止し、駆動素子１０３に誤動作が起きるのを防ぐ。
【００４７】
本実施形態の構成では、サブヒータ１１５の電流と記録素子１０２の電流の遷移タイミングが必ず重ならないというメリットがある。記録素子１０２は、記録データがラッチ信号（ＬＴ）でラッチ回路に確実に格納された後に、ヒートイネーブル信号（ＨＥ）で駆動する必要がある。そのため、ラッチ信号（ＬＴ）の立ち上がりと、ヒートイネーブル信号（ＨＥ）の立ち上がりには数百ｎ（ナノ）秒以上タイミングマージン（ずれ）を設けている。そのため、ラッチ信号（ＬＴ）によって駆動されるサブヒータ１１５の電流と、ヒートイネーブル信号（ＨＥ）によって駆動される記録素子１０２の電流は、遷移タイミングが必ず重ならないようになっている。記録素子１０２は、最大約４Ａ（アンペア）の大電流が流れる。また、サブヒータ１１５は、最大約１．５Ａ（アンペア）の大電流が流れる。そのため、同時に駆動した場合の遷移タイミングを確実に重ならないようにすることが重要である。
【００４８】
従来、サブヒータは、記録素子基板の温度が目標温度より低い場合は一斉に駆動し、目標温度より高い場合は一斉に駆動を停止するという動作をする。そのため、サブヒートデータは同タイミングで一斉に書き換えられる可能性が高く、書き換え電流のピーク値が高くなる傾向がある。そのため、サブヒートデータの書き換えタイミングであるラッチ信号（ＬＴ）の立ち上がりで瞬時的に電流が流れ、記録素子基板内のロジック回路の電源が瞬時的に電圧降下を起こす。この電圧降下が大きい場合はロジック回路の誤動作を引き起こす原因となる。
【００４９】
本実施形態の構成では、ラッチ回路２０９のデータを書き換える際に流れる書き換え電流のピーク値を抑制できるというメリットもある。本実施形態では、ラッチ信号遅延回路２０８によって、サブヒートデータが書き換えられるタイミングが確実にずれる構成になっているため、書き換え電流のピーク値を抑えることができる。つまり、サブヒートデータが書き換えられるタイミングが、サブヒータ１１５ごとにずらされ、分散されている。その結果、ロジック電源の電圧降下を最小限にすることができる。これによりロジック回路の誤動作を起こすことのない、信頼性の高い記録素子基板が提供できる。つまり、図７（ｂ）に示すように、ラッチ信号遅延回路２０８を設けることにより、図７（ａ）にて示した過電流が流れることを防止することが可能となる。これに伴い、ロジック回路の誤作動を防止することが可能となる。
【００５０】
更に詳細に説明する。図８は、第１の実施形態に係る記録ヘッド１００の等価回路を示す図である。また、図９は、記録ヘッドの動作波形を示す図である。図９（ａ）は図７（ａ）の一部を拡大したものであり、図９（ｂ）は図７（ｂ）の一部を拡大したものである。図８及び図９を用いてラッチ信号遅延回路２０８の効果を説明する。図８に示す矢印は、サブヒート駆動停止時である時刻ｔ１（図６参照）における記録素子基板１０１のＶＨ電流の経路を示す。
【００５１】
時刻ｔ１において、実線で示す電流Ｘと、破線で示す電流Ｙの２つの電流経路が生じる（図８参照）。電流Ｘは、ＶＨ−ＧＮＤＨ間に流れる電流であり、サブヒータ１１５を駆動する際の正常な電流経路である。電流Ｙは、ＶＨ−ＶＳＳ間に流れる電流であり、駆動素子であるＦＥＴがオン状態からオフ状態に遷移する際に発生する漏れ電流である。具体的には、電流Ｙは、ＦＥＴの空乏層に正電荷がトラップされることによって生じる漏れ電流である。
【００５２】
図１０は、時刻ｔ１における駆動素子（ＦＥＴ）の断面を示す図である。時刻ｔ１において駆動素子はオン状態からオフ状態に遷移するため、ドレイン端子が０ＶからＶＨ（３２Ｖ）の電圧まで徐々に上昇していく。これにより駆動素子のＰＮ接合部の空乏層が拡大し、ドレイン側のＮ拡散層の＋電荷が空乏層に引き寄せられ、ソース側Ｐ拡散層の＋電荷は０Ｖ（ＶＳＳ）へ流れ出る。これにより、瞬時的にＶＨ−ＶＳＳ間に電流Ｙが流れる。
【００５３】
図８に示すように、ＶＨ−ＶＳＳ間に流れる電流Ｙは、瞬時的にＶＨ−ＧＮＤＨ間のコンデンサ１１４から供給されるため、最終的にはＧＮＤＨに向けて流れていこうとする。従って、ＶＳＳとＧＮＤＨが短絡されているヘッド制御基板１０９に流れ込む。その際に電流Ｙが大きな寄生インダクタンスを持つケーブル１０８を通り、電流Ｙに含まれる周波数成分が高いほど大きなリンギングが発生する。図９（ａ）は、ラッチ信号遅延回路２０８を設けなかった場合のＧＮＤＨ電圧の波形を示す。サブヒータ１１５の駆動停止時に急峻に電流が立ち下がるため、電流Ｙは高い周波数成分を含むことになる。これによって、ＧＮＤＨには負側に大きなリンギングが発生する。図９（ａ）の時刻ｔ２がその状態を示す。
【００５４】
このリンギングによりＧＮＤＨと駆動素子（ＦＥＴ）の基板電位であるＶＳＳに負の電位差が瞬間的に発生する。これが駆動素子（ＦＥＴ）の寄生トランジスタの順方向電圧ＶＦＰを超えると（ＧＮＤＨ電圧＜−ＶＦＰ）、駆動素子（ＦＥＴ）の寄生ＮＰＮトランジスタがオンしてしまい大電流が発生し、駆動素子が誤動作を起こしてしまう。
【００５５】
図１１は、駆動素子（ＦＥＴ）の寄生ＮＰＮトランジスタがオン状態になり、誤動作を起こした状態を示す図である。図１１（ａ）は、サブヒータ用の駆動素子を示し、図１１（ｂ）は、記録素子用の駆動素子を示す。ここで、サブヒータ用の駆動素子と記録素子用の駆動素子は同一構造であり、ＧＮＤＨも共通であるため、寄生ＮＰＮトランジスタがオン状態になると、両者とも誤動作を起こす。
【００５６】
図１２は、寄生ＮＰＮトランジスタの電流特性を示す図である。ＧＮＤＨ電圧が順方向電圧ＶＦＰを超えると（ＧＮＤＨ電圧＜−ＶＦＰ）、指数関数的に電流が増える。大電流は、ＶＨ−記録素子−ＦＥＴのドレイン端子−ＦＥＴのソース端子−ＧＮＤＨという経路と、ＶＨ−サブヒータ−ＦＥＴのドレイン端子−ＦＥＴのソース端子−ＧＮＤＨという経路で流れる。従って、記録素子１０２に電流が流れるため、誤った記録動作や記録素子の損傷を引き起こす。また、サブヒータ１１５に電流が流れるため、素子基板の異常昇温を引き起こす。
【００５７】
図９（ｂ）は、本実施形態に係るラッチ信号遅延回路２０８を設けた場合のＧＮＤＨ電圧の波形を示す。ラッチ信号遅延回路２０８により、サブヒータ１１５の駆動停止時の電流の急峻な立ち下がりを抑制できるため、電流Ｙは高い周波数成分を含むことがない。その結果、電流ＹによるＧＮＤＨの負側への大きなリンギングを抑制することができる。これにより、ＧＮＤＨ−ＶＳＳ間の電位差は、駆動素子（ＦＥＴ）の寄生トランジスタの順方向電圧ＶＦＰを超えることがなくなり、駆動素子（ＦＥＴ）は誤動作を起こすことがなくなる。図９（ｂ）の時刻ｔ２がその状態を示す。図９（ｂ）の時刻ｔ２では、ＧＮＤＨ電圧は、基板電位（ＶＳＳ）近傍となる。
【００５８】
本実施形態により、記録ヘッドは、サブヒータ駆動時のロジック回路の誤動作防止と駆動素子の誤動作防止を両立させ、高い信頼性を実現することが可能となる。
【００５９】
＜第２の実施形態＞
図１３は、本発明の第２の実施形態に係る記録素子基板１０１の詳細な構成例を示す図である。遅延時間が異なる複数のサブヒートデータ信号遅延回路１２０１−ａ、１２０１−ｂ、１２０１−ｃが設けられている点が第１の実施形態と異なる。なお、図１３に示すサブヒートデータ信号遅延回路１２０１の数は一例であり、記録素子基板の構成に応じて、設けられるものとする。そのほかの構成については、第１の実施形態と同様であるため、説明は省略する。
【００６０】
本実施形態では、サブヒートデータ信号遅延回路１２０１は、ラッチ回路２０９から出力される信号を入力として受け付け、所定の遅延時間だけ遅延された遅延データ信号として出力する。
【００６１】
図１４は、サブヒートデータ信号遅延回路１２０１−ａ、１２０１−ｂ、１２０１−ｃの一例を示す。図１４の例では複数のインバータ回路で構成され、インバータ回路の段数を変えることで、サブヒートデータ信号遅延回路それぞれによる遅延時間を異ならせている。
【００６２】
本実施形態により、第１の実施形態と同様、サブヒート電流の急峻な立ち上がり・立ち下がりが発生することを防ぎ、駆動素子の誤動作を防止できる。
【符号の説明】
【００６３】
１００…記録ヘッド、１０１…記録素子基板、１０２…発熱抵抗体、１０３…駆動素子、１０４…制御ゲート、１０５…ロジック回路、１０６…フレキシブル基板、１０７…プリント配線板、１０８…ケーブル、１０９…ヘッド制御基板、１１０〜１１２…電源回路、２０８…ラッチ信号遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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