(57)【要約】【課題】マイクロコンピュータやフリップフロップを用いず、かつコストアップすることなく、ユーザーがシステムを起動するためにスイッチを押下する時間が短い電子機器を提供する。【解決手段】プッシュスイッチ１４の押下を検知することで起動するシステムの電子機器において、プッシュスイッチ１４の押下による論理とＣＰＵ１１によって固定される論理の論理和回路１５によって構成されるシステムとして構成する。それにより、ＣＰＵ１１がリセット状態であってもハードウェア初期値で電源オンを保持できるような回路構成とすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
プッシュスイッチの押下によってシステムの電源をオンまたはオフとする電子機器において、
前記システムを制御する制御手段と、
前記プッシュスイッチ及び前記制御手段に接続され、前記プッシュスイッチ及び前記制御手段が出力する信号の論理和で構成された電源制御手段と、
前記制御手段に電源供給する外部電源と、
前記制御手段がリセット状態中の信号論理によって起動する信号論理手段とを備えた、
ことを特徴とする電子機器。
【請求項２】
前記制御手段は、前記プッシュスイッチの押下による論理と前記制御手段によって固定される論理の論理和回路からなり、前記制御手段がリセット状態であってもハードウェア初期値で前記電源がオンの状態を保持できる回路構成を備えた、
ことを特徴とする請求項１に記載の電子機器。
【請求項３】
前記制御手段への電源供給をオフとするときの通知信号を一定時間にわたりマスクする制御信号マスク手段を備えた、
ことを特徴とする請求項１又は２に記載の電子機器。
【請求項４】
前記制御信号マスク手段は、ロードスイッチとリセットＩＣからなる、
ことを特徴とする請求項３に記載の電子機器。
【請求項５】
前記制御手段は、リセット状態中の前記信号論理手段と同じ前記外部電源でプルアップされ得るようにした、
ことを特徴とする請求項１乃至４のいずれか一項に記載の電子機器。
【請求項６】
前記プッシュスイッチの押下により該プッシュスイッチの出力する信号をＨｉｇｈレベルへと変化させ、
前記制御手段から、前記信号論理手段へ出力されて前記信号論理手段の出力信号のレベルをＨｉｇｈに保つためのＰｏｗｅｒ＿Ｈｏｌｄ信号を出力させ、
前記プッシュスイッチのＨｉｇｈレベルの前記信号と、前記Ｐｏｗｅｒ＿Ｈｏｌｄ信号との論理和によって、前記信号論理手段から出力され、前記電源をオンとするためのＰｏｗｅｒ＿Ｏｎ信号をＨｉｇｈレベルへと変化させ、
前記電源をオンとすることによって前記外部電源を立ち上げて前記制御手段をオンとし、
その後、前記制御手段に規定されたリセット解除までの時間制約を遵守した後、前記制御手段のリセット端子に前記電源側から出力される非同期リセット信号のレベルをＨｉｇｈとして前記制御手段を動作可能状態とする、
ことを特徴とする請求項１乃至５のいずれか一項に記載の電子機器。
【請求項７】
前記プッシュスイッチの押下により前記制御手段によるシャットダウン処理を開始させ、
前記制御手段が前記Ｐｏｗｅｒ＿Ｈｏｌｄ信号をＬｏｗに変化させ、
前記制御信号マスク手段は、前記Ｐｏｗｅｒ＿Ｈｏｌｄ信号がＨｉｇｈからＬｏｗへの変化のため、一定時間にわたり前記Ｐｏｗｅｒ＿Ｏｎ信号の入力結果を無視し、前記Ｐｏｗｅｒ＿Ｈｏｌｄ信号の前記Ｌｏｗの出力をマスクし、
前記外部電源がオフし始めて前記制御手段への電源電圧を低下させ、前記制御手段のリセット端子に前記信号論理手段からリセット信号を流して前記制御手段にリセットを掛ける、
ことを特徴とする請求項６に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ操作によりシステムが起動する電子機器に関する。
【背景技術】
【０００２】
プッシュスイッチ等のスイッチをオペレーターが押すことでシステムが起動する電子機器として、例えばパーソナルコンピュータ、デジタルカメラ、画像形成装置等、数多く製品化されている。このような電子機器では、マイクロコンピュータやフリップフロップ回路を用いることなく、プッシュスイッチを押されて変化する論理と制御手段である制御手段（以下、ＣＰＵと記載する）が立ち上がり、ソフトウェアによって制御されるＧＰＩＯポートの論理和により起動するシステムが既に知られている。なお、ＧＰＩＯは汎用入出力（Ｇｅｎｅｒａｌ−Ｐｕｒｐｏｓｅ−Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）の略語である。
【０００３】
しかし、今までの前記のようなＧＰＩＯポート（以下、単にＧＰＩＯと記載する）の論理和により起動するシステムにおいては、ＣＰＵによってＧＰＩＯが制御されるまで、プッシュスイッチを押下し続けなければならない。その時間は、電源シーケンスやＣＰＵを構成するデバイスや、同じく制御用のソフトウェアの作りに起因するものとなる。しかし、ＧＰＩＯで制御可能となるまで、例えば２００ミリ秒以上かかってしまうものも多く存在している。そのような電子機器の場合、ユーザーはプッシュスイッチを１回押下した程度では、電源がオンしないことがあるという問題があった。
【０００４】
特許文献１には、ＣＰＵがリセット動作を行うと、再度電源を入れなおす必要があることを解消する目的で、制御手段がリセット動作を行ったときに、第１の電源とは異なる第２の電源により駆動され、制御手段のリセット動作の直前の電源制御手段の状態を保持する保持手段を有することを特徴とする技術が開示されている。しかし、前述のようなＧＰＩＯの論理和により起動するシステムにおいて、ＧＰＩＯで制御可能となるまでに２００ミリ秒以上もかかってしまう場合、ユーザーがプッシュスイッチを１回押下した程度では電源がオンしないことがある、という問題は解消できていない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、起動時にスイッチを押下する時間が短い電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電子機器は、プッシュスイッチの操作によってシステムの電源をオンまたはオフとする電子機器において、前記システムを制御する制御手段と、前記プッシュスイッチ及び前記制御手段に接続され、前記プッシュスイッチ及び前記制御手段が出力する信号の論理和で構成された電源制御手段と、前記制御手段に電源供給する外部電源と、前記制御手段がリセット状態中の信号論理によって起動する信号論理手段とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、起動時にスイッチを押下する時間が短い電子機器を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る電子機器の一実施形態の構成図である。
【図２】図１の回路と比較するために示す電子機器の一例の構成図である。
【図３】図１の回路の電源オンシーケンスの一例（Ａ）と、図２の回路の電源オンシーケンスの例（Ｂ）を示すシーケンス図である。
【図４】本発明の実施形態２の構成図である。
【図５】実施形態２における動作のシーケンス図であり、（Ａ）は電源オンシーケンス、（Ｂ）は電源オフシーケンスの例を示す図である。
【図６】本発明の実施形態３の構成図である。
【図７】実施形態３における動作のシーケンス図であり、（Ａ）は電源オンシーケンス、（Ｂ）は電源オフシーケンスの例を示す図である。
【図８】本発明の実施形態４の構成図である。
【発明を実施するための形態】
【０００９】
本発明は、プッシュスイッチとＣＰＵ（制御手段）に接続された信号の論理和で構成された回路において電源をオンとする電子機器において、以下の特徴を有する。
要するに、プッシュスイッチの押下を検知することで起動するシステムの電子機器において、スイッチ押下による論理とＣＰＵによって固定される論理のＯＲ回路によって構成されるシステムとして構成する。それにより、ＣＰＵがリセット状態であってもハードウェア初期値で電源オンを保持できるような回路構成とすることが特徴になっている。
【００１０】
＜実施形態１＞
前記本発明の特徴について、以下の図面を参照して説明する。
図１は本発明に係る電子機器の一実施形態の構成図、図２は図１の回路と比較するために示す電子機器の一例の構成図である。図中１１はＣＰＵで、電子機器全体の制御を行う。なお、以下の図においてはＣＰＵ周りの制御系のみを示すにとどめ、電子機器の構造などの図示は省略する。
【００１１】
ユーザーが電子機器の電源オンまたはオフをおこなうためのプッシュスイッチ１４は、論理和回路（ＯＲ回路）１５と接続されている。図中の５ＶＸは、ＡＣコンセントがある電子機器の場合には、ＡＣコンセントが挿入された状態で有効になっている電源であり、バッテリーで駆動される電子機器の場合には、容量十分なバッテリーが接続された時点で有効になる電源である。この5VX電源によって構成された回路によって、ユーザーのプッシュスイッチ押下を検知し、システムの電源（図中にＶｉｏ、Ｖｃｏｒｅと記載して示した）をオンとする。弱いプルダウン（Ｗｅａｋ−Ｐｕｌｌｄｏｗｎ）抵抗１８はプッシュスイッチが押下されていないときに論理和回路１５にＬｏｗレベル（以下、「レベル」を省略して、単にＬｏｗと記載する）の入力を固定するためのものである。同じく弱いプルダウン抵抗１９は電源Ｖｉｏが入っていないときに論理和回路１５にＬｏｗの入力を固定するためのものである。
【００１２】
論理和回路１５の出力結果は、ＣＰＵ１１に供給される電源を生成するＤＣＤＣコンバータ１２、１３に接続され、信号レベルがＨｉｇｈレベル（以下、「レベル」を省略して、単にＨｉｇｈと記載する）になると電源電圧の生成が開始される。ＤＣＤＣコンバータ１２はＣＰＵ１１のＩＯ電源を生成し、ＤＣＤＣコンバータ１３はＣＰＵ１１のコアの電源電圧を生成する。両電源が立ち上がると、ＣＰＵ１１で規定されているシーケンスを遵守の上、ＣＰＵ１１のリセットが解除される。
【００１３】
電源オン時には、ユーザーがプッシュスイッチ１４を押下した状態とすることで、信号Ｐｕｓｈ，ＳＷがＨｉｇｈとなり、論理和回路１５にＨｉｇｈが入力され続ける。Ｐｕｓｈ，ＳＷ信号がＨｉｇｈの間は、論理和回路１５はＨｉｇｈを出力し、ＤＣＤＣコンバータ１２、１３が立ち上がり、ＣＰＵ１１に電源が供給される。ＣＰＵ１１に電源が供給されると、ＣＰＵ１１内の初期値(リセット状態での維持される論理)で電源Ｖｉｏがプルアップされており、Ｈｉｇｈの論理となる。この初期値Ｈｉｇｈの論理が信号Ｐｏｗｅｒ＿Ｈｏｌｄ（以下、Ｐｏｗｅｒ＿Ｈｏｌｄ信号と記載する）のＨｉｇｈの論理となり、論理和回路１５に入力される。そのため、プッシュスイッチ１４の押下が継続されなくなっても電子機器システムは電源オンした状態となる。
【００１４】
そのため、ＣＰＵ１１のリセット解除後、ブートし、ソフトウェアによってＧＰＩＯ１６の論理を変化させるまでの時間分、プッシュスイッチ１４の押下を継続しなければならない制約を短くできる。ＣＰＵ１１がソフトウェアによってＧＰＩＯ１６の論理を変化させる時間は、デバイスやソフトの作り次第であるが、２００ミリ秒以上掛かる場合も多い。そのため、ユーザーがプッシュスイッチを押下る時間が短いとシステムを起動できないことも多かった。
【００１５】
図３は、図１の回路の電源オンシーケンスの一例（Ａ）と、図２の回路の電源オンシーケンスの例（Ｂ）を示すシーケンス図である。図示のように、５ＶＸ電源は、ＡＣコンセントが挿された時点で電源が入っている。
この図３に示す電源オンシーケンスでは、ユーザーが電源スイッチを押下することでプッシュスイッチ１４の論理がＨｉｇｈへと変化する。プッシュスイッチ１４とＰｏｗｅｒ＿Ｈｏｌｄ信号の論理和によって出力される論理和回路１５の出力であって電源をオンとするためのＰｏｗｅｒ＿Ｏｎ信号がＨｉｇｈへと変化する。論理和回路１５による入力と出力の時間は電源オンシーケンスにおいては無視できるほどに小さい。ＣＰＵ１１に供給される電源Ｖｉｏ、電源Ｖｃｏｒｅを共に立ち上げる。その後、ＣＰＵ１１に規定されたリセット解除までの時間制約を遵守した後、リセット端子ＲＳＴ＿Ｎに出力される非同期リセット信号をＨｉｇｈとし、ＣＰＵ１１を動作可能状態とする。リセット解除までの時間制約はＣＰＵ１１を構成するデバイスに依存するが、１００ミリ秒以上のものも多く存在する。
【００１６】
その後、ＣＰＵ１１はブート処理を開始し、各種初期設定を行う。ＧＰＩＯ１６を用いた制御が可能となった時点でＰｏｗｅｒ＿Ｈｏｌｄ信号の論理をＨｉｇｈに変化させ、電源オンシーケンスを完了する。ＣＰＵ１１をリセット解除してからＧＰＩＯ１６による制御が可能になるまではソフトウェアの作り次第ではあるが、１００ミリ秒以上掛かってしまう場合もあった。
【００１７】
つまり図２の回路構成では、Ｐｏｗｅｒ＿Ｈｏｌｄ信号がＨｉｇｈの論理に変化できるのは、ユーザーがプッシュスイッチ１４の押下を開始してから２００ミリ秒後である。その間はプッシュスイッチ１４を押下した状態を継続しなければ、論理和の出力がＬｏｗとなってしまい、電子機器の電源がオンできなかった。
【００１８】
図１に示す本発明の実施形態においては、電源Ｖｉｏが入ったタイミングでＰｏｗｅｒ＿Ｈｏｌｄ信号の論理がＨｉｇｈに変化する。したがってプッシュスイッチ１４の押下時間は、ＤＣＤＣコンバータ１２、１３の特性次第ではある。しかし、５ミリ秒以内には立ち上がるものが多いため、その時間だけプッシュスイッチ１４を押下していれば電源Ｖｉｏ、電源Ｖｃｏｒｅを共にオンとすることができる。このように、ユーザーがシステムを起動するためにスイッチを押下する時間が短い電子機器を提供できる。
【００１９】
＜実施形態２＞
図４は、本発明の実施形態2の構成図である。本実施形態では、論理和回路１５とＤＣＤＣコンバータ１２、１３の間に制御信号マスク部１９ａを設ける構成としてある。その理由を以下に説明する。
【００２０】
一般的にＣＰＵ１１の電圧が低下すると、誤動作の原因となるため、電圧が低下したらＣＰＵ１１をリセット状態とする。ＤＣＤＣコンバータ１２、１３のＰＧ(ＰｏｗｅｒＧｏｏｄ)機能は、正常な電圧を出力しているときは、Ｈｉｇｈを出力し、設定電圧の±１０％を超えたらＬｏｗを出力する。そのため、ＤＣＤＣコンバータのＰＧピンをリセット端子ＲＳＴ＿Ｎと接続することが多い。
【００２１】
電源オフ動作は、ユーザーが電子機器の電源をオフするために、プッシュスイッチ１４を押下する。バッファ１８ａを介し、ＣＰＵ１１のＧＰＩＯ２（１７）によってプッシュスイッチ１４が押下されたことを検知する。ＣＰＵ１１は電源オフするためのシャットダウン処理を開始し、ユーザーにプッシュスイッチ１４の押下を受け付け、シャットダウン処理中であることを伝えるためのメッセージ等を電子機器に備えられたディスプレイ等の表示装置に表示する動作を実行する。
【００２２】
シャットダウン処理が完了後、ＣＰＵ１１が自身の電源をオフする処理するために、ＧＰＩＯ1（１６）の出力をＬｏｗとする。論理和回路１５の入力は、両方ともＬｏｗになるため、レベルがＬｏｗの信号が出力される。このとき、ユーザーがプッシュスイッチ１４を押下し続けている場合は、信号レベルはＨｉｇｈとなる。これについては後述する。
【００２３】
論理和回路１５のＬｏｗ出力によりＤＣＤＣコンバータ１２、１３は出力を停止する。電圧が低下すると、ＰＧピンの出力レベルがＬｏｗとなり、リセット端子ＲＳＴ＿Ｎに対してＬｏｗが出力される。電圧が低下すると、ＰＧピンの出力レベルがＬｏｗとなり、リセット端子ＲＳＴ＿ＮにＬｏｗの信号が出力され、ＣＰＵ１１にはリセットが掛かった状態となる。するとソフトウェアは動作停止し、初期値に戻るため、ＧＰＩＯ1(１６)は０．９＊Ｖｉｏ（電源Ｖｉｏの電圧）でPullupされた状態となる。論理和回路１５が、TTLの場合では、２．０Ｖ以上、ＣＭＯＳの場合には、０．７＊[論理和素子の電源電圧]でＨｉｇｈと判定されるため、０．９＊（電源Ｖｉｏの電圧）ではＨｉｇｈと認識される場合がある。このとき、論理和回路１５のＰｏｗｅｒ＿Ｈｏｌｄ信号がＨｉｇｈと認識されるため、論理和回路１５はＨｉｇｈを出力し、再度ＤＣＤＣコンバータ１２、１３を立ち上げる。その後、ＣＰＵ１１のリセットを解除し、ソフトウェアが最初から動作してしまうと電源オフ動作をするこができない。
【００２４】
そこで、実施形態２では、論理和回路１５とＤＣＤＣコンバータ１２、１３の間に制御信号マスク部１９ａを設ける構成としている。またＣＰＵ１１に第２のＧＰＩＯ２（１７）を設け、それに対する信号Ｐｕｓｈ，ＳＷの入力ラインにバッファ１８ａを設けている。その他は実施形態１と同様である。
【００２５】
バッファ１８ａは、電源オン動作待ち状態（５ＶＸ通電、電源Ｖｉｏ、電源Ｖｃｏｒｅともにオフ)の時にプッシュスイッチ１４が押下されると異電源の電圧が掛かってしまうため、パーシャルパワーダウン対応のバッファによって信号が分断される。制御信号マスク部１９ａは、電源オン時にＰｏｗｅｒ＿Ｏｎ信号がＬｏｗからＨｉｇｈに変化するときには、そのまま信号をスルーする。電源オフ時には、ＧＰＩＯ1（１６）からＬｏｗが出力されると論理和回路１５からＬｏｗが出力される。また制御信号マスク部１９ａは、Ｐｏｗｅｒ＿Ｏｎ信号がＨｉｇｈからＬｏｗに変化した直後は入力信号であるＰｏｗｅｒ＿Ｏｎ信号の入力を一定時間無視する。そして、一定時間内はＨｉｇｈに変化したとしてもＤＣＤＣコンバータ１２、１３への出力はＬｏｗのままマスクする。なお、ここで言う一定時間とは、電源Ｖｉｏ、電源Ｖｃｏｒｅが0Vになるまでの時間以上の時間である。これによりＣＰＵ１１の電源は電源オフ動作を完了することが可能となる。
【００２６】
図５は、実施形態２における動作のシーケンス図であり、（A）は電源オンシーケンス、（B）は電源オフシーケンスの例を示す図である。電源オンシーケンスは、実施形態１と同じであるので、説明は省略するが、制御信号マスク部１９ａにて、Ｐｏｗｅｒ＿Ｏｎ信号がＨｉｇｈへ変化するのをそのままＰｏｗｅｒ＿Ｏｎ＿ＳｏＣ信号として出力する。
【００２７】
電源オフシーケンスでは、ユーザーが電子機器をオフするためにプッシュスイッチが押下されると、ＣＰＵ１１に通知され、ソフトウェアのシャットダウン処理が開始される。このとき、シャットダウン移行処理を開始したことをユーザーに通知するために、電子機器に備えられたディスプレイ等の表示装置にシャットダウン処理中である旨の表示を行う。
【００２８】
ソフトウェアによる処理が完了し、ＣＰＵ１１の電源を落とすために、ＣＰＵ１１はＰｏｗｅｒ＿Ｈｏｌｄ信号をＬｏｗに変化させる。制御信号マスク部１９ａは、ＨｉｇｈからＬｏｗへの変化のため、一定時間にわたりＰｏｗｅｒ＿Ｏｎ信号の入力結果を無視し、Ｌｏｗの出力をマスクする。Ｐｏｗｅｒ＿Ｏｎ＿ＳｏＣ信号がＬｏｗになることにより、電源Ｖｉｏ、電源Ｖｃｏｒｅがオフし始め、電圧が低下するとＣＰＵ１１にリセット端子ＲＳＴ＿Ｎにリセット信号が流れ、ＣＰＵ１１にリセットが掛かる。このとき、ソフトウェアは無効になるため、各種ＧＰＩＯは初期値に戻る。そのため、Ｐｏｗｅｒ＿Ｈｏｌｄ信号は電源Ｖｉｏと同電位になり、その値が入力された論理和回路１５からＨｉｇｈが出力される。制御信号マスク部１９ａによって、このＨｉｇｈへの変化は無視される。そのため、そのまま電源Ｖｉｏ、電源Ｖｃｏｒｅは出力電圧が低下を続け、ＯＶまで低下する。これによって、電源オフ動作が完了し、次回の電源オンのために、プッシュスイッチ１４を押されることを待機する状態となる。
【００２９】
＜実施形態３＞
図６は本発明の実施形態３の構成図である。本実施形態では、ロードスイッチの一例であるＬｏａｄＳＷ２０とリセットＩＣの一例であるＲＳＴ＿ＩＣ２１で構成された制御信号マスク部を備えている。
【００３０】
図中の５ＶＥは、電子機器が電源オンした状態(電源Ｖｉｏ、電源Ｖｃｏｒｅが共に電源が入っており、ＣＰＵ１１が生きている状態)でのみ立ち上がる電源である。パーソナルコンピュータ（以下、PCと記載する）や画像形成装置では、ＵＳＢメモリ等のＵＳＢデバイス機器を読み込むために、ＵＳＢホストＩ／Ｆを有している。ＵＳＢホストＩ／Ｆは、ホスト機器側から、デバイス側に５Ｖを供給する。PCや画像形成装置からＵＳＢメモリに電源供給する。デジタルカメラは、デバイス側のため5V電源は不要であることが多い。そのため、PCや画像形成装置において、ACコンセントを挿入された状態で通電される５ＶＸ電源から５ＶＥ電源(ＵＳＢ供給電源他)をロードスイッチにて生成することは一般的である。
【００３１】
また、ＲＳＴ＿ＩＣ２１は電源がきちんと立ち上がってから次の立ち上げシーケンスに生成や、予期せぬ電源断(電源オンのままＡＣコンセントが抜かれた場合等)のケアのために必要なものであり、電源シーケンス生成する上では一般的に用いられる。そのため、ＬｏａｄＳＷ２０とＲＳＴ＿ＩＣ２１は電子機器には一般的に用いられているもので、制御信号マスク部としてのみ設けられるわけではない。そのため、コストアップ要因とはならない。
【００３２】
図７は実施形態３における動作のシーケンス図であり、（A）は電源オンシーケンス、（B）は電源オフシーケンスの例を示す図である。
図示のように、電源オン時にはＰｏｗｅｒ＿Ｏｎ信号によって５ＶＥ電源が立ち上がり、ＲＳＴ＿ＩＣ２１の検出電圧まで出力電圧が上昇し、遅延時間Ｔ１後にＰｏｗｅｒ＿Ｏｎ＿ＳｏＣ信号がＨｉｇｈで出力される。この遅延時間T1は電源Ｖｉｏ、電源Ｖｃｏｒｅの電源立下り時間以上あればよい。
【００３３】
一般的に、放電機能付きのＤＣＤＣコンバータでは、１０ミリ秒以下でＯＶまで降下する。そのため、プッシュスイッチの押下継続時間は、実施形態１の場合よりも１０ミリ秒延びる程度である。しかし、人間がボタンを１回押下して１０ミリ秒以下の信号を発生させるのは困難であり、実使用上は分からないレベルである。
【００３４】
電源オフ時には、シャットダウン処理後、Ｐｏｗｅｒ＿Ｈｏｌｄ信号がＬｏｗになることで、電源５ＶＥの出力電圧が降下を始める。電源５ＶＥの電圧がＲＳＴ＿ＩＣ２１の検出電圧まで低下すると、Ｐｏｗｅｒ＿Ｏｎ＿ＳｏＣ信号をＬｏｗにする。Ｐｏｗｅｒ＿Ｏｎ＿ＳｏＣ信号がＬｏｗになるのを受けて、電源Ｖｉｏ、電源Ｖｃｏｒｅの電圧が降下を始める。これが０．９Ｖ＊（電源Ｖｉｏの電圧）／０．９＊＊（電源Ｖｃｏｒｅの電圧）まで低下すると、リセット端子ＲＳＴ＿Ｎに掛かる電圧がＬｏｗとなり、ＣＰＵ１１にリセットが掛かる。ＣＰＵ１１にリセットが掛かると、ソフトウェアは無効になるため、各種ＧＰＩＯは初期値に戻る。そのため、Ｐｏｗｅｒ＿Ｈｏｌｄ信号は電源Ｖｉｏと同電位になり、その値が入力された論理和回路１５からＨｉｇｈが出力される。
【００３５】
それを受けて電源５ＶＥは再度立ち上がり始める。電源Ｖｉｏ、電源Ｖｃｏｒｅがオフとされていくと、論理和回路１５の入力閾値がＬｏｗと認識されるタイミングでＰｏｗｅｒ＿Ｈｏｌｄ信号はＬｏｗとなり、Ｐｏｗｅｒ＿Ｏｎ信号はＬｏｗが出力される。それを受けて、再度電源５ＶＥは降下を始める。最初に電源５ＶＥの電圧降下を検出した電圧から、２回目の降下の検出電圧までの時間がＲＳＴ＿ＩＣ２１の遅延時間T1以内であれば、Ｐｏｗｅｒ＿Ｏｎ＿ＳｏＣ信号はＬｏｗのままの状態となるため、電源オフ動作を完了することができる。
【００３６】
＜実施形態４＞
図８は本発明の実施形態４の構成図である。実施形態１の構成では、ＧＰＩＯ（１６）の内部プルアップを使ってＰｏｗｅｒ＿Ｈｏｌｄ信号をＨｉｇｈする構成となっている。これはＣＰＵ１１を構成するデバイスのＧＰＩＯ構成に依存すること、また初期値の内部プルアップは入力不定防止のために設けられていることが多くてＷｅａｋ−ｐｕｌｌｕｐとなっていることが多いこと、を考慮したものである。そのような場合、弱いプルダウン抵抗が付けられたＰｏｗｅｒ＿Ｈｏｌｄ信号をＨｉｇｈにすることができない。このようなＣＰＵデバイス依存性を解消するために、ＣＰＵ１１を構成するデバイスの外部にＣＰＵ１１のＶｉｏ電源と同じ電源でＰｕｌｌｕｐを施している。そのため、ＣＰＵ１１のリセット中であってもＰｏｗｅｒ＿Ｈｏｌｄ信号を確実のＨｉｇｈにできる。
【００３７】
本発明は以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
【符号の説明】
【００３８】
５ＶＥ          ：電源
１２、１３      ：ＤＣＤＣコンバータ
１４          ：プッシュスイッチ
１５          ：論理和回路
１８          ：抵抗
１８ａ        ：バッファ
１９          ：プルダウン抵抗
１９ａ        ：制御信号マスク部
２０          ：Ｌｏａｄ−ＳＷ
２１          ：ＲＳＴ−ＩＣ
【先行技術文献】
【特許文献】
【００３９】
【特許文献１】特開２００８−０９０５９２号公報
【図１】
2017122970.tif 000003
【図２】
2017122970.tif 000004
【図３】
2017122970.tif 000005
【図４】
2017122970.tif 000006
【図５】
2017122970.tif 000007
【図６】
2017122970.tif 000008
【図７】
2017122970.tif 000009
【図８】
2017122970.tif 000010