(57)【要約】【課題】ＧａＮ層上に設けた保護膜のピット発生温度または分解温度よりも高い熱処理温度においても、当該保護膜においてピットが発生することまたは当該保護膜が分解することを防ぐ。【解決手段】窒化物半導体装置の製造方法であって、不純物をドープした窒化ガリウム層上に第１の保護膜を形成する段階と、第１の保護膜よりも耐熱性の高い第２の保護膜を、第１の保護膜上に形成する段階と、窒化ガリウム層を熱処理する段階とを備える、窒化物半導体装置の製造方法を提供する。【選択図】図２
2017108080.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体装置の製造方法であって、
不純物をドープした窒化ガリウム層上に第１の保護膜を形成する段階と、
前記第１の保護膜よりも耐熱性の高い第２の保護膜を、前記第１の保護膜上に形成する段階と、
前記窒化ガリウム層を熱処理する段階と
を備える
窒化物半導体装置の製造方法。
【請求項２】
前記第１の保護膜は窒化アルミニウムを含む窒化膜である
請求項１に記載の窒化物半導体装置の製造方法。
【請求項３】
前記第２の保護膜は、カーボン膜、窒化ホウ素膜および高融点金属のいずれかである
請求項１または２に記載の窒化物半導体装置の製造方法。
【請求項４】
前記高融点金属は、タングステン、タンタルおよびモリブデンのいずれかである
請求項３に記載の窒化物半導体装置の製造方法。
【請求項５】
前記カーボン膜は、グラファイト膜、ＤＬＣ膜およびナノダイヤモンド膜のいずれかである
請求項３に記載の窒化物半導体装置の製造方法。
【請求項６】
前記窒化ガリウム層を熱処理する段階の後に、前記第１の保護膜に対して前記第２の保護膜を選択的に除去する段階をさらに備える
請求項１から５のいずれか一項に記載の窒化物半導体装置の製造方法。
【請求項７】
前記第２の保護膜を選択的に除去する段階の後に、前記窒化ガリウム層に対して前記第１の保護膜を選択的に除去する段階をさらに備える
請求項６に記載の窒化物半導体装置の製造方法。
【請求項８】
不純物をドープした前記窒化ガリウム層は、前記窒化ガリウム層に対するｐ型不純物がドープされた領域を有する
請求項１から７のいずれか一項に記載の窒化物半導体装置の製造方法。
【請求項９】
前記ｐ型不純物をドープした前記領域上における前記第２の保護膜の厚みは、前記ｐ型不純物をドープしていない前記窒化ガリウム層上の他の領域上における前記第２の保護膜の厚みよりも大きい
請求項８に記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置の製造方法に関する。
【０００２】
従来、ｐ型不純物をドープした窒化ガリウム（以下、ＧａＮ）系化合物半導体に窒化アルミニウム（以下、ＡｌＮ）からなるキャップ層を設けて熱処理していた（例えば、特許文献１参照）。また、従来、マグネシウム（Ｍｇ）をドープしたＧａＮ系化合物半導体層上にＭｇをドープしたＡｌＮを設けて、熱処理時のキャップ層としていた（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特開平５−１８３１８９号公報
［特許文献２］  特開平８−１８６３２２号公報
【０００３】
イオン注入後の活性化熱処理においては、半導体層を構成する材料の融点に対して、その２／３程度の温度での加熱が経験的に必要とされている。具体的に、半導体材料としてＧａＮなどの窒化物系半導体を用いる場合には、加熱温度として１５００℃から１７００℃程度が予想されている。しかしながら、このような高温域でＧａＮ層を熱処理する場合、キャップ層として用いるＡｌＮにピット（ｐｉｔ）が発生する。加えて、ＡｌＮから窒素が抜けて分解する。これにより、ＡｌＮのピット発生または分解により、下地のＧａＮ層から窒素が抜ける問題がある。
【０００４】
それゆえ、従来では、ｐ型不純物がドープされたＧａＮ層を１，３００℃程度で熱処理していた。しかしながら、１，３００℃程度ではｐ型不純物を十分に活性化することができない。活性化が十分でないと、ＧａＮ層に結晶欠陥が残されたままとなる。結晶欠陥はｐ型不純物に対してｎ型キャリアの補償効果を生じるので、十分なｐ型キャリア濃度を得ることが困難であった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＧａＮ層上に設けた保護膜のピット発生温度または分解温度よりも高い熱処理温度においても、当該保護膜でのピット発生または当該保護膜の分解を防ぐ。
【課題を解決するための手段】
【０００６】
本発明の第１の態様における窒化物半導体装置の製造方法は、第１の保護膜を形成する段階と、第２の保護膜を形成する段階と、熱処理する段階とを備えてよい。第１の保護膜は、不純物をドープした窒化ガリウム層上に形成してよい。第２の保護膜は、第１の保護膜上に形成してよい。第２の保護膜は、第１の保護膜よりも耐熱性が高くてよい。熱処理する段階においては、窒化ガリウム層を熱処理してよい。
【０００７】
第１の保護膜は窒化アルミニウムを含む窒化膜であってよい。
【０００８】
第２の保護膜は、高融点金属、カーボン膜および窒化ホウ素膜のいずれかであってよい。
【０００９】
高融点金属は、タングステン、タンタルおよびモリブデンのいずれかであってよい。
【００１０】
カーボン膜は、グラファイト膜、ＤＬＣ膜およびナノダイヤモンド膜のいずれかであってよい。
【００１１】
窒化物半導体装置の製造方法は、窒化ガリウム層を熱処理する段階の後に、第１の保護膜に対して第２の保護膜を選択的に除去する段階をさらに備えてよい。
【００１２】
窒化物半導体装置の製造方法は、第２の保護膜を選択的に除去する段階の後に、窒化ガリウム層に対して第１の保護膜を選択的に除去する段階をさらに備えてよい。
【００１３】
不純物をドープした窒化ガリウム層は、窒化ガリウム層に対するｐ型不純物がドープされた領域を有してよい。
【００１４】
ｐ型不純物をドープした領域上における第２の保護膜の厚みは、ｐ型不純物をドープしていない窒化ガリウム層上の他の領域上における第２の保護膜の厚みよりも大きくてよい。
【００１５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１６】
【図１】縦型ＭＯＳＦＥＴ１００の断面を示す模式図である。
【図２】縦型ＭＯＳＦＥＴ１００の製造方法２００を示すフロー図である。
【図３Ａ】ｎ−型ＧａＮ層２０を形成する段階（Ｓ１０）を示す図である。
【図３Ｂ】不純物領域を形成する段階（Ｓ２０）を示す図である。
【図３Ｃ】第１の保護膜６０を形成する段階（Ｓ３０）を示す図である。
【図３Ｄ】第２の保護膜６２を形成する段階（Ｓ４０）を示す図である。
【図３Ｅ】ＧａＮ層４０を熱処理する段階（Ｓ５０）を示す図である。
【図３Ｆ】第１の保護膜６０に対して第２の保護膜６２を選択的に除去する段階（Ｓ６０）を示す図である。
【図３Ｇ】ＧａＮ層４０に対して第１の保護膜６０を選択的に除去する段階（Ｓ７０）を示す図である。
【図３Ｈ】ゲート絶縁膜５４等を形成する段階（Ｓ８０）を示す図である。
【図４】第２の保護膜６２を形成する段階の変形例（Ｓ４２）を示す図である。
【図５Ａ】主面４２および他の主面４４に第１の保護膜６０を形成する段階（Ｓ３４）を示す図である。
【図５Ｂ】主面４２側および他の主面４４側に第２の保護膜６２を形成する段階（Ｓ４４）を示す図である。
【発明を実施するための形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、縦型ＭＯＳＦＥＴ１００の断面を示す模式図である。本例の窒化物半導体装置は、プレーナーゲート型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１００である。縦型ＭＯＳＦＥＴ１００は、ＧａＮ層４０と、ゲート絶縁膜５４と、ゲート電極５０と、ソース電極５６と、ドレイン電極５８とを有する。
【００１９】
本例のＧａＮ層４０は、ｎ＋型ＧａＮ基板１０と、ｎ＋型ＧａＮ基板１０上にエピタキシャル形成されたｎ−型ＧａＮ層２０とを有する。ｎ−型ＧａＮ層２０の上側の面をＧａＮ層４０の主面４２とし、ｎ＋型ＧａＮ基板１０の下側の面をＧａＮ層４０の他の主面４４とする。本例において、「上」および「上方」とは、他の主面４４から主面４２に向かう方向を指す。これに対して、「下」および「下方」とは、「上」および「上方」とは逆方向を指す。
【００２０】
なお、本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。単にｎ型と記載した場合、当該ｎ型はｎ＋型およびｎ−型を含む概念である。同様に、単にｐ型と記載した場合、当該ｐ型はｐ＋型およびｐ−型を含む概念である。
【００２１】
ＧａＮ層４０は、主面４２側にｐ型ウェル領域３０、ｎ＋型ソース領域３２、および、ｐ＋型コンタクト領域３４を有する。ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４は、一部が主面４２に露出するようにｐ型ウェル領域３０中に設けられる。ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４とは異なるｐ型ウェル領域３０の主面４２側の領域が、チャネル形成領域３６となる。チャネル形成領域３６の概略形状を点線で示す。
【００２２】
ＧａＮ層４０の主面４２において、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４に直接接してソース電極５６が設けられる。また、ＧａＮ層４０の他の主面４４に直接接してドレイン電極５８が設けられる。ソース電極５６には接地電位が印加されてよく、ドレイン電極５８には電源電圧（ＶＤＤ）が印加されてよい。
【００２３】
ＧａＮ層４０の主面４２に直接接してゲート絶縁膜５４が設けられる。また、ゲート絶縁膜５４上に接してゲート電極５０が設けられる。本例では、ゲート電極５０に正電圧が印加されると、ゲート電極５０直下のチャネル形成領域３６に電荷反転層が形成される。これにより、ソース電極５６、ｎ＋型ソース領域３２、チャネル形成領域３６、ｎ−型ＧａＮ層２０、ｎ＋型ＧａＮ基板１０およびドレイン電極５８の順に、電子電流が流れる。
【００２４】
（第１実施形態）図２は、縦型ＭＯＳＦＥＴ１００の製造方法２００を示すフロー図である。本実施形態では、Ｓ１０からＳ８０の順に各ステップを実行する。本実施形態では、第１の保護膜６０上に第２の保護膜６２を形成した後に、ＧａＮ層４０を熱処理する点に特徴がある。後述するように、第２の保護膜６２は、カーボン膜、窒化ホウ素（ＢＮ）膜および高融点金属のいずれかであってよい。なお、カーボン膜を用いる例を第１実施形態とし、窒化ホウ素膜を用いる例を第２実施形態とし、高融点金属を用いる例を第３実施形態として記述する。
【００２５】
図３Ａは、ｎ−型ＧａＮ層２０を形成する段階（Ｓ１０）を示す図である。本例のｎ−型ＧａＮ層２０は、ｎ型不純物をドープしつつ有機金属気相成長法（ＭＯＣＶＤ法）により形成する。ｎ型不純物は酸素（Ｏ）およびシリコン（Ｓｉ）のうち一種類以上の元素であってよい。なお、ＭＯＣＶＤ法に代えて、ハライド気相成長法（ＨＶＰＥ法）または分子線エピタキシー法（ＭＢＥ法）を用いてもよい。さらに、ｎ＋型ＧａＮ基板１０に代えて、ｎ＋型の炭化ケイ素（ＳｉＣ）基板またはホウ化ジルコニウム（ＺｒＢ２）基板を用いてもよい。
【００２６】
ｎ＋型ＧａＮ基板１０のｎ型不純物濃度は、１Ｅ＋１７ｃｍ−３以上１Ｅ＋２０ｃｍ−３以下であってよい。ｎ−型ＧａＮ層２０のｎ型不純物濃度は、１Ｅ＋１６ｃｍ−３程度であってよい。１２００Ｖ耐圧を想定する場合、ｎ＋型ＧａＮ基板１０の厚みは１００μｍ以上５００μｍ以下であってよく、ｎ−型ＧａＮ層２０の厚みは１０μｍであってよい。なお、本明細書において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０１６を意味する。また例えば、Ｅ−６は１０−６を意味する。
【００２７】
図３Ｂは、不純物領域を形成する段階（Ｓ２０）を示す図である。次に、ＧａＮ層４０の主面４２にＧａＮ層４０に対するｐ型不純物を選択的にドープする。これにより、ｐ型ウェル領域３０およびｐ＋型コンタクト領域３４を形成する。その後、ｎ＋型ソース領域３２を形成する領域に、ＧａＮ層４０に対するｎ型不純物をドープする。ｐ型不純物はマグネシウム（Ｍｇ）およびベリリウム（Ｂｅ）のうち一種類以上の元素であってよい。
【００２８】
ｐ型ウェル領域３０のｐ型不純物濃度は、１Ｅ＋１７ｃｍ−３であってよい。ｐ＋型コンタクト領域３４のｐ型不純物濃度は、４Ｅ＋１９ｃｍ−３であってよい。ｎ＋型ソース領域３２のｎ型不純物濃度は、１Ｅ＋２０ｃｍ−３であってよい。不純物ドーピングは、既知のイオンドーピング法により実行できる。
【００２９】
図３Ｃは、第１の保護膜６０を形成する段階（Ｓ３０）を示す図である。第１の保護膜６０は、ｎ型およびｐ型不純物をドープしたＧａＮ層４０上に形成される。第１の保護膜６０は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１）膜であってよい。一例において、第１の保護膜６０はＡｌＮを含む窒化膜であってよい。最も好適な一例において、第１の保護膜６０は、ＡｌＮ膜である。
【００３０】
耐熱性の観点では、第１の保護膜６０としては、ＡｌＮ、ＧａＮ膜、ＩｎＮ膜の順に望ましい。つまり、耐熱性の観点からＡｌＮ膜は最も好ましい。さらに、第１の保護膜６０は、下地のＧａＮ層４０に対して選択エッチングする必要があり、下地に対する選択エッチング性に関してもＡｌＮ膜が最も好ましい。なお、ＡｌＮ膜において窒素が分解する温度は、１，４００℃から１，５００℃程度であると考えられている。
【００３１】
本実施形態において、膜の耐熱性とは、膜の全体的な変化である融解もしくは熱軟化、または、膜の部分的な変化である分解もしくは昇華を意味する。耐熱性が高い膜とは、所定の温度域において、当該膜の融解、熱軟化、分解または昇華が生じない膜であることを意味する。例えば、８００℃以上１，２００℃以下の温度域においてＡｌＮは耐熱性が高いと言えるが、１，４００℃以上１，５００℃以下の温度域においてＡｌＮは耐熱性が高いとは言えない。
【００３２】
なお、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１）膜は、ＧａＮ層４０に対して良好な密着性を有する。それゆえ、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ膜は、後段の熱処理段階（Ｓ５０）において、ＧａＮ層４０から剥離しない。なお、第１の保護膜６０として、窒化シリコン（Ｓｉ３Ｎ４）または酸化シリコン（ＳｉＯ２）を用いることも考えられる。ただし、Ｓｉ原子は、後段の熱処理段階（Ｓ５０）においてＧａＮ層４０中に拡散して、ＧａＮ層４０に対するｎ型の不純物として機能する。それゆえ、下地のＧａＮ層４０に対する影響を考慮すれば、Ｓｉ３Ｎ４またはＳｉＯ２よりもＡｌｘＩｎｙＧａ１−ｘ−ｙＮ膜の方が好ましい。
【００３３】
第１の保護膜６０としてのＡｌＮ膜は、トリメチルアルミニウム（ＴＭＡ；Ａｌ（ＣＨ３）３）ガス、アンモニア（ＮＨ３）ガス、ならびに、水素（Ｈ２）ガスおよび窒素（Ｎ２）の少なくとも一方を含む混合ガスを用いて、ＭＯＣＶＤ法により形成することができる。ＡｌＮ膜の成膜時には、ＧａＮ層４０を加温してよい。当該加温の温度は、後段の熱処理段階（Ｓ５０）よりも低い温度であることが好ましい。本実施形態において、当該加温の温度は５００℃以上１，２００℃以下であってよい。なお、ＡｌＮ膜の成膜時には、成膜チャンバの雰囲気圧力を５ｋＰａ以上１００ｋＰａ以下としてよい。ＡｌＮ膜の膜厚は、２ｎｍ以上１００ｎｍ以下であってよい。一例として、４ｎｍであってよい。
【００３４】
第１の保護膜６０としてのＡｌＮ膜は、スパッタリング法により形成してもよい。この場合、ＡｌＮの膜厚は、１００ｎｍ以上１０００ｎｍ以下であってよい。一例として、５００ｎｍであってよい。また、ＡｌＮ膜は、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。この場合、ＡｌＮの膜厚は、１０ｎｍ以上１００ｎｍ以下であってよい。一例として、８０ｎｍであってよい。ＡｌＮの膜厚の上限値は、後段階における除去のしやすさを考慮して決定してよい。
【００３５】
第１の保護膜６０は、緻密な膜であるほど、ＧａＮ層４０の表面保護効果が高い。つまり、緻密な膜であるほど、主面４２から窒素が分解することを防ぐ効果が高い。第１の保護膜６０は、ＭＯＣＶＤ法、ＨＶＰＥ法、ＭＢＥ法またはＰＬＤ法により形成するとエピタキシャル形成となる。これに対して、第１の保護膜６０は、スパッタリング法により形成すると多結晶性膜となる。エピタキシャル膜の方が多結晶性膜よりも緻密な膜であるので、第１の保護膜６０は、ＭＯＣＶＤ法、ＨＶＰＥ法、ＭＢＥ法またはＰＬＤ法により形成する方が好ましい。
【００３６】
図３Ｄは、第２の保護膜６２を形成する段階（Ｓ４０）を示す図である。第２の保護膜６２は、第１の保護膜６０上に形成される。第２の保護膜６２は、第１の保護膜６０よりも耐熱性が高い。それゆえ、第１の保護膜６０のピット発生温度または分解温度よりも高い熱処理温度においても、第１の保護膜６０でのピット発生または第１の保護膜６０の分解を防ぐことができる。
【００３７】
本実施形態における第２の保護膜６２は、カーボン膜である。カーボン膜は、グラファイト膜、ＤＬＣ（Ｄｉａｍｏｎｄ‐ｌｉｋｅ  Ｃａｒｂｏｎ）膜、ナノダイヤモンド膜およびレジスト炭化膜のいずれかであってよい。カーボン膜は原料が安価であるので、縦型ＭＯＳＦＥＴ１００の製造コストを抑制することに効果的である。加えて、カーボン膜は酸素アッシングまたは酸素雰囲気中の加熱により容易に除去することができる。加えて、当該除去方法により、第１の保護膜６０に対して選択的に除去することができる。
【００３８】
ＤＬＣ膜は、黒鉛をターゲットとして用いるスパッタリング法またはイオンプレーティング法により形成することができる。スパッタリング法により形成したＤＬＣ膜は、１０ｎｍ以上１００ｎｍ以下の厚みを有してよい。一例として、５０ｎｍであってよい。また、炭化水素ガスを原料ガスに用いるプラズマＣＶＤ法によりＤＬＣ膜またはナノダイヤモンド膜を形成することができる。プラズマＣＶＤ法により形成したＤＬＣ膜は、１０ｎｍ以上１００ｎｍ以下の厚みを有してよい。一例として、５０ｎｍであってよい。
【００３９】
なお、第１の保護膜６０としてのＡｌＮ膜および第２の保護膜６２としてのカーボン膜を共にスパッタリング法により形成してよい。この場合、ＧａＮ層４０をチャンバ間で移送させることなく、同一チャンバ内のターゲットを変更することにより成膜することができる。それゆえ、成膜が容易となる。なお、膜の製法は結晶性に影響する。第１の保護膜６０としてのＡｌＮ膜および第２の保護膜６２としてのカーボン膜を共にスパッタリング形成する場合、ＡｌＮ膜は多結晶性、カーボン膜はアモルファス（ａｍｏｒｐｈｏｕｓ）性膜となる。この場合、後の段階Ｓ６０およびＳ７０において、両者の少なくとも一方が単結晶性膜である場合と比較して、エッチングレートが高くなるので、保護膜の除去が容易となる。
【００４０】
ＤＬＣ膜またはナノダイヤモンド膜に代えて、レジスト炭化膜を用いてもよい。フォトリソグラフィーに用いるレジスト膜を加熱して炭化することにより、レジスト炭化膜を形成することができる。また、ＤＬＣ膜、ナノダイヤモンド膜またはレジスト炭化膜に代えて、グラファイト膜を用いてもよい。グラファイト膜は、酸化グラファイトを光により還元することにより形成することができる。また、溶媒に分散させたグラファイト含有溶液を塗布して、その後、溶媒を除去することにより形成することができる。
【００４１】
図３Ｅは、ＧａＮ層４０を熱処理する段階（Ｓ５０）を示す図である。ＧａＮ層４０を熱処理炉７０中において熱処理する。熱処理炉７０は、高周波誘導加熱炉であってよい。熱処理時において、熱処理炉７０の内部は不活性ガス雰囲気であってよい。本実施形態ではアルゴン（Ａｒ）または窒素（Ｎ２）雰囲気としてよい。熱処理温度は、８００℃以上、好適には１，２００℃以上、最も好ましくは１，５００℃以上とする。特に、１，５００℃以上で熱処理することにより、ＧａＮ層４０中のｐ型不純物を十分に活性化することができる。熱処理により、ｐ型ウェル領域３０、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４が完成する。
【００４２】
図３Ｆは、第１の保護膜６０に対して第２の保護膜６２を選択的に除去する段階（Ｓ６０）を示す図である。本実施形態において、第２の保護膜６２はカーボン膜であるので、酸素プラズマを用いたアッシングにより第２の保護膜６２を除去する。なお、このとき、第１の保護膜６０は除去されない。それゆえ、第２の保護膜６２を除去するエッチングプロセスによるＧａＮ層４０への影響を抑制することができる。
【００４３】
図３Ｇは、ＧａＮ層４０に対して第１の保護膜６０を選択的に除去する段階（Ｓ７０）を示す図である。第１の保護膜６０であるＡｌＮ膜は、水酸化カリウム水溶液（ＫＯＨａｑ）を用いたウェットエッチングにより、下地であるＧａＮ層４０に対して選択的に除去される。それゆえ、第１の保護膜６０を設けたとしても当該保護膜の除去時に下地であるＧａＮ層４０への影響を抑制することができる。
【００４４】
図３Ｈは、ゲート絶縁膜５４等を形成する段階（Ｓ８０）を示す図である。本実施形態では、ゲート絶縁膜５４として、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法により形成されたＳｉＯ２膜を１００ｎｍ程度堆積する。なお、本段階においては、熱処理段階（Ｓ５０）で実施される１，５００℃程度の高温熱処理を行わないので、ＳｉＯ２膜を用いてもｎ型不純物混入の問題はない。ＳｉＯ２膜に代えて、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜またはＧｄＯｘ膜を用いてもよい。ゲート絶縁膜５４は上述の絶縁膜の積層であってもよい。
【００４５】
ＳｉＯ２膜上に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法により、ポリシリコンを成膜する。次いで、ポリシリコンに対してｎ型の不純物であるリン（Ｐ）およびヒ素（Ａｓ）の１以上をポリシリコンにドープする。これにより、ｎ型ポリシリコンを得る。ｎ型ポリシリコンは、ポリシリコンの成長雰囲気中にｎ型不純物を導入することにより形成してもよい。ｎ型ポリシリコン形成後に、９００℃程度で熱処理することにより、ｎ型不純物を活性化する。なお、ｎ型のポリシリコンに代えて、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）の金属膜もしくはこれらの合金膜を用いてもよい。
【００４６】
次いで、フォトリソグラフィーおよびエッチングにより、ｎ型ポリシリコンおよびＳｉＯ２膜をパターニングする。これにより、ゲート電極５０およびゲート絶縁膜５４を形成する。また、エッチングの後、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４が部分的に露出される。
【００４７】
次に、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４が部分的に露出された領域にソース電極５６を形成する。ソース電極５６は、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４とオーミック接合する導体、または、オーミック接合に近い低抵抗の導体から形成されてよい。本例のソース電極５６は、チタン（Ｔｉ）上にＡｌを積層した積層金属膜である。ソース電極５６は、スパッタリング法により成膜した後、フォトリソグラフィーおよびエッチングによりパターニングすることにより形成することができる。また、リフトオフ法ならびに選択成長法によりソース電極５６を形成してもよい。
【００４８】
次に、ＧａＮ層４０の他の主面４４の下にドレイン電極５８を形成する。ドレイン電極５８は、ソース電極５６と同様に、ＴｉおよびＡｌを順次積層した積層金属膜であってよい。その後、ＧａＮ層４０の主面４２側に素子分離用の酸化膜を適宜形成する。これにより、縦型ＭＯＳＦＥＴ１００が完成する。
【００４９】
（第２実施形態）本実施形態では、第２の保護膜６２として窒化ホウ素（ＢＮ）膜を用いる。係る点が第１実施形態と異なる。なお、Ｓ１０〜Ｓ３０、Ｓ５０、Ｓ７０およびＳ８０は、第１実施形態と同じである。そこで、第１実施形態と異なる、Ｓ４０およびＳ６０のみについて説明する。
【００５０】
本実施形態のＳ４０では、パルスレーザ堆積法により、第１の保護膜６０上に第２の保護膜６２としてのＢＮ膜を形成してよい。具体的には、ＢＮ多結晶をターゲットとしてＫｒＦエキシマレーザを２［Ｊ／ｃｍ２］のエネルギー密度で、ターゲットに照射する。パルスレーザ堆積法を実施するチャンバ内は、９００℃かつ５Ｅ−５［Ｔｏｒｒ］のアンモニア（ＮＨ３）雰囲気としてよい。ＢＮ膜は、１０［ｎｍ］以上１，０００［ｎｍ］以下であってよい。なお、パルスレーザ堆積法に代えて、ＣＶＤ法またはスパッタリング法を用いて、ＢＮ膜を形成してもよい。
【００５１】
ＢＮを用いる場合、第１の保護膜６０としてのＡｌＮ膜および第２の保護膜６２としてのＢＮ膜の両方を結晶性の膜とすることができる。これにより、ＧａＮ層４０の主面４２を緻密な保護膜で覆うことができる。それゆえ、第１実施形態と比較して、ＧａＮ層４０の主面４２の表面保護効果を高くすることができる。加えて、結晶性のＢＮを用いることにより、第１実施形態と比較して第１の保護膜６０の表面保護効果を高くすることができる。
【００５２】
また、本実施形態のＳ６０では、酸素ガスを主として有するガスをプラズマエッチングガスとして用いて、ＢＮをエッチングしてよい。これにより、第２の保護膜６２としてのＢＮ膜と第１の保護膜６０としてのＡｌＮ膜とを選択的に除去することができる。
【００５３】
（第３実施形態）本実施形態では、第２の保護膜６２として高融点金属を用いる。係る点が第１実施形態と異なる。なお、Ｓ１０〜Ｓ３０、Ｓ５０、Ｓ７０およびＳ８０は、第１実施形態と同じである。そこで、第１実施形態と異なる、Ｓ４０およびＳ６０のみを説明する。高融点金属は、タングステン（Ｗ）、タンタル（Ｔａ）およびモリブデン（Ｍｏ）のいずれかであってよい。なお、本実施形態ではＷの例を説明する。
【００５４】
本実施形態のＳ４０では、スパッタリング法により、第１の保護膜６０上に第２の保護膜６２としてのＷ膜を形成してよい。具体的には、Ｗターゲットをチャンバ内に載置して、チャンバ内は１［Ｐａ］のアルゴン（Ａｒ）雰囲気としてよい。ＷターゲットとＧａＮ層４０との間に電位差を設けることにより、イオン化されたＡｒがＷターゲットを叩く。これにより、叩き脱されたＷ原子が第１の保護膜６０上に成膜される。Ｗ膜は、１０［ｎｍ］以上５００［ｎｍ］以下であってよい。電位差を与えるスパッタ電源は、３００［Ｗ］のパワーを有してよい。
【００５５】
第１実施形態および第２実施形態と比較して、高融点金属は一般的に、第１の保護膜６０に用いられるＡｌＮ膜と熱膨張係数が近い。それゆえ、ＡｌＮ膜から剥がれにくくなるので、熱処理（Ｓ５０）時における表面保護効果を向上させることができる。特に、Ｗの熱膨張係数は、ＭｏおよびＴａと比較して、第１の保護膜６０に用いられるＡｌＮに熱膨張係数が近い。熱膨張係数（単位はＥ−６℃−１）の一例として、Ｗは４．５であり、Ｍｏは５．３であり、Ｔａは６．３である。これに対して、熱膨張係数（単位はＥ−６℃−１）の一例として、ＡｌＮは４．６である。それゆえ、第２の保護膜６２としてＷ膜を用い、第１の保護膜６０としてＡｌＮ膜を用いる組み合わせが最も表面保護効果が高い。
【００５６】
また、本実施形態のＳ６０では、フッ化水素酸（ＨＦ）および硝酸（ＨＮＯ３）の混合液を用いて、高融点金属をウェットエッチングしてよい。または、ウェットエッチングに代えて、フッ素系ガスもしくは塩素系ガスを用いてドライエッチングしてもよい。これにより、第２の保護膜６２としての高融点金属膜と第１の保護膜６０としてのＡｌＮ膜とを選択的に除去することができる。
【００５７】
なお、変形例として、異なる材料の第２の保護膜６２を二層積層させてもよい。一例において、カーボン膜上にＢＮ膜を形成してよく、この逆でもよい（つまり、ＢＮ膜上にカーボン膜を形成してもよい）。また、ＢＮ膜上に高融点金属膜を形成してよく、この逆でもよい。さらに、高融点金属上にカーボン膜を形成してもよく、この逆でもよい。
【００５８】
（第４実施形態）図４は、第２の保護膜６２を形成する段階の変形例（Ｓ４２）を示す図である。本実施形態では、第２の保護膜６２の厚みを、主面４２上の位置に応じて変化させる。つまり、ｐ型不純物をドープした領域上における厚み６４‐２は、ｐ型不純物をドープしていない他の領域上における厚み６２‐１よりも大きくてよい。具体的には、第２の保護膜６２を一度成膜した後に、さらに追加で第２の保護膜を成膜することにより、領域に応じて変化する第２の保護膜６２を形成してよい。このように、ｐ型ウェル領域３０上における第２の保護膜６２の厚みを、他の領域よりも厚くすることにより、ｐ型ウェル領域３０上からの窒素抜けをより確実に防止することができる。
【００５９】
（第５実施形態）図５Ａは、主面４２および他の主面４４に第１の保護膜６０を形成する段階（Ｓ３４）を示す図である。図５Ｂは、主面４２側および他の主面４４側に第２の保護膜６２を形成する段階（Ｓ４４）を示す図である。本実施形態では、主面４２上に加えて、他の主面４４下にも第１の保護膜６０および第２の保護膜６２を積層する。これにより、熱処理（Ｓ５０）時に他の主面４４からの窒素抜けを防止することができる。
【００６０】
なお、第１の保護膜６０および第２の保護膜６２を積層した熱処理段階は、ｐ型不純物領域の活性化を目的とすることに限定されない。当該熱処理方法は、絶縁膜を成膜した後のＰＤＡ（Ｐｏｓｔｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）、または、金属のシンタリング（Ｓｉｎｔｅｒｉｎｇ）に適用してもよい。
【００６１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００６３】
１０・・ｎ＋型ＧａＮ基板、２０・・ｎ−型ＧａＮ層、３０・・ｐ型ウェル領域、３２・・ｎ＋型ソース領域、３４・・ｐ＋型コンタクト領域、３６・・チャネル形成領域、４０・・ＧａＮ層、４２・・主面、４４・・他の主面、５０・・ゲート電極、５４・・ゲート絶縁膜、５６・・ソース電極、５８・・ドレイン電極、６０・・第１の保護膜、６２・・第２の保護膜、６４・・厚み、７０・・熱処理炉、１００・・縦型ＭＯＳＦＥＴ、２００・・製造方法
【図１】
2017108080.tif 000003
【図２】
2017108080.tif 000004
【図３Ａ】
2017108080.tif 000005
【図３Ｂ】
2017108080.tif 000006
【図３Ｃ】
2017108080.tif 000007
【図３Ｄ】
2017108080.tif 000008
【図３Ｅ】
2017108080.tif 000009
【図３Ｆ】
2017108080.tif 000010
【図３Ｇ】
2017108080.tif 000011
【図３Ｈ】
2017108080.tif 000012
【図４】
2017108080.tif 000013
【図５Ａ】
2017108080.tif 000014
【図５Ｂ】
2017108080.tif 000015