(57)【要約】【課題】短時間内に正確にレイアウト設計ルールに係る不良を検出できるテストパターンを提供する。【解決手段】第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターン、第２レベルに配置され、第１方向に延長される連結ラインパターン、第２レベルに配置され、連結ラインパターンから分枝され、第２幅で第１方向に垂直な第２方向に延長される複数の第２ラインパターン、第３レベルに配置され、第１ラインパターンの第１幅、及び第２ラインパターンの第２幅を有するように交差する領域の近傍に、第３幅に形成される複数のビアパターン、複数の第１ラインパターン各々と連結された第１パッド、及び連結ラインパターンと連結された第２パッドを含む。【選択図】図１２
2017108138.tif 000002
【特許請求の範囲】
【請求項１】
第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、
第２レベルに配置され、前記第１方向に延長される連結ラインパターンと、
前記第２レベルに配置され、前記連結ラインパターンから分枝され、第２幅で前記第１方向に垂直な第２方向に延長される複数の第２ラインパターンと、
第３レベルに配置され、前記第１ラインパターンの第１幅、及び前記第２ラインパターンの第２幅を有するように交差する領域の近傍に、第３幅に形成される複数のビアパターンと、
前記複数の第１ラインパターン各々と連結された第１パッドと、
前記連結ラインパターンと連結された第２パッドと、を含むことを特徴とするテストパターン。
【請求項２】
前記不連続領域は、前記複数の第１ラインパターン各々に、前記第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔、又は相異なる第１間隔で、可変的に形成されることを特徴とする請求項１に記載のテストパターン。
【請求項３】
前記複数の第２ラインパターンは、前記第２方向に同一長、又は相異なる長さに、可変的に延長されることを特徴とする請求項１に記載のテストパターン。
【請求項４】
前記複数の第１ラインパターン各々は、前記複数の第２ラインパターンのうちから選択された少なくとも１つの第２ラインパターンと交差領域を有することを特徴とする請求項１に記載のテストパターン。
【請求項５】
前記交差領域は、
前記第１ラインパターンの第１幅の一部分、又は前記第２ラインパターンの第２幅の一部分を有するように交差する領域と、
前記第１ラインパターンの第１幅と、前記第２ラインパターンの第２幅と、を何れも有するように交差する領域と、を含むことを特徴とする請求項４に記載のテストパターン。
【請求項６】
前記連結ラインパターンは、前記複数の第１ラインパターンを挟んで互いに対面する、第１連結ラインパターン及び第２連結ラインパターンを含むことを特徴とする請求項１に記載のテストパターン。
【請求項７】
前記複数の第１ラインパターンのうち奇数番目のパターンは、第１グループをなし、
前記複数の第１ラインパターンのうち偶数番目のパターンは、第２グループをなし、
前記複数の第２ラインパターンのうち奇数番目のパターンは、前記第１連結ラインパターンから分枝され、
前記複数の第２ラインパターンのうち偶数番目のパターンは、前記第２連結ラインパターンから分枝されることを特徴とする請求項６に記載のテストパターン。
【請求項８】
前記複数のビアパターンは、
前記第１グループの前記第１ラインパターンの第１幅と、前記第１連結ラインパターンから分枝される前記第２ラインパターンの第２幅と、を有するように交差する第１交差領域の近傍と、
前記第２グループの前記第１ラインパターンの第１幅と、前記第２連結ラインパターンから分枝される前記第２ラインパターンの第２幅と、を有するように交差する第２交差領域の近傍と、に形成されることを特徴とする請求項７に記載のテストパターン。
【請求項９】
前記複数のビアパターンの各々の中心部は、
前記第１交差領域の中心部、又は前記第２交差領域の中心部と垂直方向に一致するか、あるいは、前記第１交差領域の中心部、又は前記第２交差領域の中心部から可変的な距離だけ水平方向に離隔されて形成されて、且つ前記第１交差領域又は前記第２交差領域と少なくとも一部分がオーバラップすることを特徴とする請求項８に記載のテストパターン。
【請求項１０】
第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、
第２レベルに配置され、前記不連続領域を含むように前記第１間隔より長い長さを有し、第２幅で前記第１方向に延長される複数の第２ラインパターンと、
第３レベルに配置され、前記複数の第１ラインパターン、及び前記複数の第２ラインパターンがオーバラップする領域の近傍に、第３幅に形成される複数のビアパターンと、
前記複数の第１ラインパターン各々と連結された第１パッドと、を含むことを特徴とするテストパターン。
【請求項１１】
前記不連続領域は、前記複数の第１ラインパターン各々に、前記第１方向と垂直になる第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔、又は相異なる第１間隔で、可変的に形成されることを特徴とする請求項１０に記載のテストパターン。
【請求項１２】
前記第１ラインパターンと前記第２ラインパターンとの一端部がオーバラップする領域である第１領域、及び前記第１ラインパターンと前記第２ラインパターンとの他端部がオーバラップする領域である第２領域を含むことを特徴とする請求項１０に記載のテストパターン。
【請求項１３】
前記複数のビアパターンの各々の中心部は、
前記第１領域又は前記第２領域の中心部と垂直方向に一致するか、あるいは、前記第１領域又は前記第２領域の中心部から可変的な距離だけ水平方向に離隔されて、且つ前記第１領域又は前記第２領域と少なくとも一部分がオーバラップするように形成されることを特徴とする請求項１２に記載のテストパターン。
【請求項１４】
前記第１幅、前記第２幅及び前記第３幅は、各々可変的な値を有することを特徴とする請求項１又は１０に記載のテストパターン。
【請求項１５】
複数のパターンを含む集積回路レイアウトのコンピュータにより具現する設計方法であって、
前記複数のパターンを含む第１レイアウトデータを生成する段階と、
前記第１レイアウトデータに基づいて製造された半導体素子から、前記複数のパターンに対応する構成要素の不良情報を含むフィードバックデータを生成する段階と、
前記フィードバックデータに基づいて、前記第１レイアウトデータを第２レイアウトデータに変更する段階と、を含み、
前記複数のパターンは、
第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、
第２レベルに配置され、前記第１方向に延長される連結ラインパターンと、
前記第２レベルに配置され、前記連結ラインパターンから分枝され、第２幅で前記第１方向に垂直な第２方向に延長される複数の第２ラインパターンと、
第３レベルに配置され、前記第１ラインパターンの第１幅、及び前記第２ラインパターンの第２幅を有するように交差する領域の近傍に、第３幅に形成される複数のビアパターンと、を含むことを特徴とする方法。
【請求項１６】
前記半導体素子は、
素子領域及びテスト領域を含む基板と、
前記テスト領域の第１配線層における前記複数の第１ラインパターンに対応する複数の第１金属配線と、
前記テスト領域の第２配線層における前記連結ラインパターンに対応する連結金属配線と、
前記テスト領域の前記第２配線層における前記複数の第２ラインパターンに対応する複数の第２金属配線と、
前記テスト領域の第１ビア層における前記複数のビアパターンに対応する複数のビア構造体と、
前記複数の第１金属配線各々と電気的に連結された第１パッド、及び前記連結金属配線と電気的に連結された第２パッドと、を含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記フィードバックデータを生成する段階は、
測定する第１パッド及び第２パッドに電気的信号を提供し、
前記第１パッドと前記第２パッドとの間に電流が流れ且つ電気的信号を提供されていない他の第１パッドと前記第２パッドとの間に電流が流れない場合を正常データとして、
前記第１パッドと前記第２パッドとの間に電流が流れ且つ電気的信号が提供されていない他の第１パッドと前記第２パッドとの間に電流が流れる場合をショート不良データとして、
前記第１パッドと前記第２パッドとの間に電流が流れない場合をオープン不良データとして、各々生成することを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第１レイアウトデータを第２レイアウトデータに変更する段階は、
前記ショート不良データ及び前記オープン不良データに対応する前記複数のパターンを、前記正常データに対応する前記複数のパターンに変更することを特徴とする請求項１７に記載の方法。
【請求項１９】
複数のパターンを含む集積回路レイアウトのコンピュータにより具現する設計方法であって、
前記複数のパターンを含む第１レイアウトデータを生成する段階と、
前記第１レイアウトデータに基づいて製造された半導体素子から、前記複数のパターンに対応する構成要素の不良情報を含むフィードバックデータを生成する段階と、
前記フィードバックデータに基づいて、前記第１レイアウトデータを第２レイアウトデータに変更する段階と、を含み、
前記複数のパターンは、
第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、
第２レベルに配置され、前記不連続領域を含むように前記第１間隔より長い長さを有し、第２幅で前記第１方向に延長される複数の第２ラインパターンと、
第３レベルに配置され、前記複数の第１ラインパターン、及び前記複数の第２ラインパターンがオーバラップする領域の近傍に、第３幅に形成される複数のビアパターンと、を含むことを特徴とする方法。
【請求項２０】
前記半導体素子は、
素子領域及びテスト領域を含む基板と、
前記テスト領域の第１配線層における前記複数の第１ラインパターンに対応する複数の第１金属配線と、
前記テスト領域の第２配線層における前記複数の第２ラインパターンに対応する複数の第２金属配線と、
前記テスト領域の第１ビア層における前記複数のビアパターンに対応する複数のビア構造体と、
前記複数の第１金属配線各々の両端に電気的に連結された第１パッドと、を含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記フィードバックデータを生成する段階は、
測定する第１パッドに電気的信号を提供し、
前記第１パッドの間に電流が流れる場合を正常データとして、
前記第１パッドの間に電流が流れない場合をオープン不良データとして、各々生成することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第１レイアウトデータを第２レイアウトデータに変更する段階は、
前記オープン不良データに対応する前記複数のパターンを、前記正常データに対応する前記複数のパターンに変更することを特徴とする請求項２１に記載の方法。
【請求項２３】
前記第１幅、前記第２幅及び前記第３幅は、各々可変的な値を有することを特徴とする請求項１５又は１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストパターン、及び集積回路レイアウトのコンピュータにより具現する設計方法に係り、更に具体的には、テストパターンを有する半導体素子のレイアウト設計方法に関する。
【背景技術】
【０００２】
半導体後工程（ｂａｃｋｅｎｄ  ｐｒｏｃｅｓｓ）は、金属配線工程とビア（ｖｉａ）工程とを含む。即ち、下部に形成された金属配線と、上部に形成される金属配線とを互いに連結するために、ビアを形成する。一方、金属配線工程とビア工程は、設計上の誤差、及び工程上の誤差などの多様な問題によって、金属配線が互いにショートされるか、金属配線が切断されるか、又は、下部の金属配線と上部の金属配線とが誤って連結される。かような不良は、半導体製造収率を低下させ、製造コストを上昇させる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題は、短時間内に正確にレイアウト設計ルールに係る不良を検出できるテストパターンを提供することである。
【０００４】
本発明の技術的思想が解決しようとする課題はまた、短時間内に正確にレイアウト設計ルールに係る不良を検出できる、半導体素子のテスト方法を提供することである。
【０００５】
本発明の技術的思想が解決しようとする課題はまた、短時間内に正確にレイアウト設計ルールに係る不良を検出できる、集積回路レイアウトのコンピュータにより具現する設計方法を提供することである。
【０００６】
本発明の技術的思想が解決しようとする課題は、以上で言及した課題に制限されるものではなく、言及されていない他の課題は、以下の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００７】
本発明の技術的思想による一実施形態によるテストパターンは、第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、第２レベルに配置され、前記第１方向に延長される連結ラインパターンと、前記第２レベルに配置され、前記連結ラインパターンから分枝され、第２幅で前記第１方向に垂直な第２方向に延長される複数の第２ラインパターンと、第３レベルに配置され、前記第１ラインパターンの第１幅、及び前記第２ラインパターンの第２幅を有するように交差する領域の近傍に、第３幅に形成される複数のビアパターンと、前記複数の第１ラインパターン各々と連結された第１パッドと、前記連結ラインパターンと連結された第２パッドと、を含むことを特徴とする。
【０００８】
例示的な実施形態において、前記不連続領域は、前記複数の第１ラインパターン各々に、前記第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔、又は相異なる第１間隔で、可変的に（例えば、任意に、擬似ランダムに）形成されることを特徴とする。
例示的な実施形態において、前記複数の第２ラインパターンは、前記第２方向に同一長、又は相異なる長さに、可変的に（例えば、任意に、擬似ランダムに）延長されることを特徴とする。
例示的な実施形態において、前記複数の第１ラインパターン各々は、前記複数の第２ラインパターンのうちから選択された少なくとも１つの第２ラインパターンと交差領域を有することを特徴とする。
例示的な実施形態において、前記交差領域は、前記第１ラインパターンの第１幅の一部分、又は前記第２ラインパターンの第２幅の一部分を有するように交差する領域；及び前記第１ラインパターンの第１幅と、前記第２ラインパターンの第２幅と、を何れも有するように交差する領域；を含むことを特徴とする。
例示的な実施形態において、前記連結ラインパターンは、前記複数の第１ラインパターンを挟んで互いに対面する、第１連結ラインパターン及び第２連結ラインパターンを含むことを特徴とする。
例示的な実施形態において、前記複数の第１ラインパターンのうち奇数番目のパターンは、第１グループをなし、前記複数の第１ラインパターンのうち偶数番目パターンは、第２グループをなし、前記複数の第２ラインパターンのうち奇数番目のパターンは、前記第１連結ラインパターンから分枝され、前記複数の第２ラインパターンのうち偶数番目パターンは、前記第２連結ラインパターンから分枝されることを特徴とする。
例示的な実施形態において、前記複数のビアパターンは、前記第１グループの前記第１ラインパターンの第１幅と、前記第１連結ラインパターンから分枝される前記第２ラインパターンの第２幅と、を有するように交差する第１交差領域の近傍、及び前記第２グループの前記第１ラインパターンの第１幅と、前記第２連結ラインパターンから分枝される前記第２ラインパターンの第２幅と、を有するように交差する第２交差領域の近傍に形成されることを特徴とする。
例示的な実施形態において、前記複数のビアパターンは、前記第１交差領域又は前記第２交差領域と少なくとも一部分がオーバラップされるように、前記第１交差領域の中心部、又は前記第２交差領域の中心部と、前記ビアパターンの中心部とが垂直になるように一致するか、あるいは可変的（例えば、任意、擬似ランダム）な距離ほど水平に離隔されて形成されることを特徴とする。
例示的な実施形態において、前記第１幅、前記第２幅及び前記第３幅は、各々可変的（例えば、任意、擬似ランダム）な値を有することを特徴とする。
【０００９】
本発明の技術的思想による一実施形態によるテストパターンは、第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、第２レベルに配置され、前記不連続領域を含むように前記第１間隔より長い長さを有し、第２幅で前記第１方向に延長される複数の第２ラインパターンと、第３レベルに配置され、前記複数の第１ラインパターン、及び前記複数の第２ラインパターンがオーバラップされる領域の近傍に、第３幅に形成される複数のビアパターンと、前記複数の第１ラインパターン各々と連結された第１パッドと、を含むことを特徴とする。
【００１０】
例示的な実施形態において、前記不連続領域は、前記複数の第１ラインパターン各々に、前記第１方向と垂直になる第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔、又は相異なる第１間隔で、可変的に（例えば、任意に、擬似ランダムに）形成されることを特徴とする。
例示的な実施形態において、前記第１ラインパターンと前記第２ラインパターンとの一端部がオーバラップされる領域である第１領域、及び前記第１ラインパターンと前記第２ラインパターンとの他端部がオーバラップされる領域である第２領域を含むことを特徴とする。
例示的な実施形態において、前記複数のビアパターンは、前記第１領域又は前記第２領域と少なくとも一部分がオーバラップされるように、前記第１領域又は前記第２領域の中心部と、前記ビアパターンの中心部とが垂直になるように一致するか、あるいは可変的（例えば、任意、擬似ランダム）な距離ほど水平に離隔されて形成されることを特徴とする。
例示的な実施形態において、前記第１幅、前記第２幅及び前記第３幅は、各々可変的（例えば、任意、擬似ランダム）な値を有することを特徴とする。
【００１１】
本発明の技術的思想による一実施形態による半導体素子のテスト方法は、素子領域及びテスト領域を含む基板を準備する段階と、前記テスト領域の第１配線層に、第１方向に延長され、第１間隔の不連続領域を有する、第１幅の複数の第１金属配線を形成する段階と、前記テスト領域の第２配線層に、前記第１方向に延長される連結金属配線を形成する段階と、前記テスト領域の前記第２配線層に、前記第１方向と垂直になる第２方向に延長され、前記連結金属配線から分枝される、第２幅の複数の第２金属配線を形成する段階と、前記テスト領域の第１ビア層に、前記第１方向及び前記第２方向と垂直になる第３方向に延長され、前記第１金属配線の第１幅、及び前記第２金属配線の第２幅を有するように交差する領域の近傍に、第３幅の複数のビア構造体を形成する段階と、前記複数の第１金属配線各々と電気的に連結された第１パッド、及び前記連結金属配線と電気的に連結された第２パッドを形成する段階と、前記第１パッド及び前記第２パッドに電気的信号を提供する段階と、前記電気的信号によって、前記複数の第１金属配線、前記複数の第２金属配線、及び前記複数のビア構造体の不良いかんを検討する段階と、を含むことを特徴とする。
【００１２】
例示的な実施形態において、前記複数の第１金属配線を形成する段階において、前記不連続領域は、前記複数の第１金属配線各々に、前記第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔、又は相異なる第１間隔で形成することを特徴とする。
例示的な実施形態において、前記複数の第２金属配線を形成する段階において、前記複数の第２金属配線は、前記第２方向に同一長、又は相異なる長さに延長されるように形成することを特徴とする。
例示的な実施形態において、前記複数の第２金属配線を形成する段階において、前記複数の第１金属配線各々は、前記複数の第２金属配線のうちから選択された少なくとも１つの第２ラインパターンと交差領域を有するように形成することを特徴とする。
例示的な実施形態において、前記交差領域は、前記第１金属配線の第１幅の一部分、又は前記第２金属配線の第２幅の一部分を有するように交差する領域；及び前記第１金属配線の第１幅と、前記第２金属配線の第２幅と、を何れも有するように交差する領域；を含むように形成することを特徴とする。
例示的な実施形態において、前記連結金属配線を形成する段階において、前記連結金属配線は、前記複数の第１金属配線を挟んで互いに対面する第１連結金属配線、及び第２連結金属配線を含むように形成することを特徴とする。
例示的な実施形態において、前記複数の第１金属配線のうち奇数番目の配線は、第１グループをなすように形成し、前記複数の第１金属配線のうち偶数番目の配線は、第２グループをなすように形成し、前記複数の第２金属配線のうち奇数番目の配線は、前記第１連結金属配線から分枝されるように形成し、前記複数の第２金属配線のうち偶数番目の配線は、前記第２連結金属配線から分枝されるように形成することを特徴とする。
例示的な実施形態において、前記複数のビア構造体を形成する段階において、前記複数のビア構造体は、前記第１グループの前記第１金属配線の第１幅と、前記第１連結金属配線から分枝される前記第２金属配線の第２幅と、を有するように交差する第１交差領域の近傍、及び前記第２グループの前記第１金属配線の第１幅と、前記第２連結金属配線から分枝される前記第２金属配線の第２幅と、を有するように交差する第２交差領域の近傍に形成することを特徴とする。
例示的な実施形態において、前記複数のビア構造体を形成する段階において、前記複数のビア構造体は、前記第１交差領域又は前記第２交差領域と少なくとも一部分がオーバラップされるように、前記第１交差領域、又は前記第２交差領域の中心部と、前記ビア構造体の中心部とが垂直になるように一致するか、あるいは水平に離隔されるように形成することを特徴とする。
例示的な実施形態において、前記第１配線層上に、前記第１ビア層を形成し、前記第１ビア層上に、前記第２配線層を形成することを特徴とする。
【００１３】
本発明の技術的思想による一実施形態による半導体素子のテスト方法は、素子領域及びテスト領域を含む基板を準備する段階と、前記テスト領域の第１配線層に、第１方向に延長され、第１間隔の不連続領域を有し、第１幅の複数の第１金属配線を形成する段階と、前記テスト領域の第２配線層に、前記第１方向に延長され、前記不連続領域を含むように前記第１間隔より長い長さを有し、第２幅の複数の第２金属配線を形成する段階と、前記テスト領域の第１ビア層に、前記複数の第１金属配線、及び前記複数の第２金属配線がオーバラップされる領域の近傍に、第３幅の複数のビア構造体を形成する段階と、前記複数の第１金属配線各々の両端に電気的に連結された第１パッドを形成する段階と、前記第１パッドに電気的信号を提供する段階と、前記電気的信号によって、前記複数の第１金属配線、前記複数の第２金属配線、及び前記複数のビア構造体の不良いかんを検討する段階と、を含むことを特徴とする。
【００１４】
例示的な実施形態において、前記複数の第１金属配線を形成する段階において、前記不連続領域は、前記複数の第１金属配線各々に、前記第１方向と垂直になる第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔、又は相異なる第１間隔で形成することを特徴とする。
例示的な実施形態において、前記複数の第２金属配線を形成する段階において、前記第１金属配線と、前記第２金属配線との一端部がオーバラップされる領域である第１領域、及び前記第１金属配線と、前記第２金属配線との他端部がオーバラップされる領域である第２領域を有するように形成することを特徴とする。
例示的な実施形態において、前記複数のビア構造体を形成する段階において、前記複数のビア構造体は、前記第１領域又は前記第２領域と少なくとも一部分がオーバラップされるように、前記第１領域又は前記第２領域の中心部と、前記ビア構造体の中心部とが垂直になるように一致するか、あるいは水平に離隔されるように形成することを特徴とする。
例示的な実施形態において、前記第１配線層上に、前記第１ビア層を形成し、前記第１ビア層上に、前記第２配線層を形成することを特徴とする。
【００１５】
本発明の技術的思想による一実施形態による、集積回路レイアウトのコンピュータにより具現する設計方法は、複数のパターンを含む集積回路レイアウト設計のためのコンピュータ具現方法であって、前記複数のパターンを含む第１レイアウトデータを生成する段階と、前記第１レイアウトデータに基づいて製造された半導体素子から、前記複数のパターンに対応する構成要素の不良情報を含むフィードバックデータを生成する段階と、前記フィードバックデータに基づいて、前記第１レイアウトデータを第２レイアウトデータに変更する段階と、を含み、前記複数のパターンは、第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、第２レベルに配置され、前記第１方向に延長される連結ラインパターンと、前記第２レベルに配置され、前記連結ラインパターンから分枝され、第２幅で前記第１方向と垂直になる第２方向に延長される複数の第２ラインパターンと、第３レベルに配置され、前記第１ラインパターンの第１幅、及び前記第２ラインパターンの第２幅を有するように交差する領域の近傍に、第３幅に形成される複数のビアパターンと、を含むことを特徴とする。
【００１６】
例示的な実施形態において、前記半導体素子は、素子領域及びテスト領域を含む基板と、前記テスト領域の第１配線層に、前記複数の第１ラインパターンに対応する複数の第１金属配線と、前記テスト領域の第２配線層に、前記連結ラインパターンに対応する連結金属配線と、前記テスト領域の前記第２配線層に、前記複数の第２ラインパターンに対応する複数の第２金属配線と、前記テスト領域の第１ビア層に、前記複数のビアパターンに対応する複数のビア構造体と、前記複数の第１金属配線各々と電気的に連結された第１パッド、及び前記連結金属配線と電気的に連結された第２パッドと、を含むことを特徴とする。
例示的な実施形態において、前記フィードバックデータを生成する段階は、測定しようとする第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れながら、電気的信号を提供されていない他の第１パッドと前記第２パッドとの間に電流が流れない場合を正常データとして、前記第１パッドと前記第２パッドとの間に電流が流れながら、電気的信号を提供されていない他の第１パッドと前記第２パッドとの間に電流が流れる場合をショート不良データとして、前記第１パッドと前記第２パッドとの間に電流が流れない場合をオープン不良データとして生成することを特徴とする。
例示的な実施形態において、前記第１レイアウトデータを第２レイアウトデータに変更する段階は、前記ショート不良データ及び前記オープン不良データに対応する前記複数のパターンを、前記正常データに対応する前記複数のパターンに変更することを特徴とする。
例示的な実施形態において、前記第１幅、前記第２幅及び前記第３幅は、各々可変的（例えば、任意、擬似ランダム）な値を有することを特徴とする。
【００１７】
本発明の技術的思想による一実施形態による、集積回路レイアウトのコンピュータにより具現する設計方法は、複数のパターンを含む集積回路レイアウト設計のためのコンピュータ具現方法であって、前記複数のパターンを含む第１レイアウトデータを生成する段階と、前記第１レイアウトデータに基づいて製造された半導体素子から、前記複数のパターンに対応する構成要素の不良情報を含むフィードバックデータを生成する段階と、前記フィードバックデータに基づいて、前記第１レイアウトデータを第２レイアウトデータに変更する段階と、を含み、前記複数のパターンは、第１レベルに配置され、第１間隔の不連続領域を有し、第１幅で第１方向に延長される複数の第１ラインパターンと、第２レベルに配置され、前記不連続領域を含むように前記第１間隔より長い長さを有し、第２幅で前記第１方向に延長される複数の第２ラインパターンと、第３レベルに配置され、前記複数の第１ラインパターン、及び前記複数の第２ラインパターンがオーバラップされる領域の近傍に、第３幅に形成される複数のビアパターンと、を含むことを特徴とする。
【００１８】
例示的な実施形態において、前記半導体素子は、素子領域及びテスト領域を含む基板と、前記テスト領域の第１配線層に、前記複数の第１ラインパターンに対応する複数の第１金属配線を形成し、前記テスト領域の第２配線層に、前記複数の第２ラインパターンに対応する複数の第２金属配線を形成し、前記テスト領域の第１ビア層に、前記複数のビアパターンに対応する複数のビア構造体を形成し、前記複数の第１金属配線各々の両端に電気的に連結された第１パッドと、を含むことを特徴とする。
【００１９】
例示的な実施形態において、前記フィードバックデータを生成する段階は、測定しようとする第１パッドに電気的信号を提供し、前記第１パッドの間に電流が流れる場合を正常データとして、前記第１パッドの間に電流が流れない場合をオープン不良データとして生成することを特徴とする。
例示的な実施形態において、前記第１レイアウトデータを第２レイアウトデータに変更する段階は、前記オープン不良データに対応する前記複数のパターンを、前記正常データに対応する前記複数のパターンに変更することを特徴とする。
例示的な実施形態において、前記第１幅、前記第２幅及び前記第３幅は、各々可変的（例えば、任意、擬似ランダム）な値を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、多層金属配線において、可変的に（例えば、任意に、擬似ランダムに）ビアを配置するアルゴリズムによって設計されたテストパターンを利用できるので、実際の半導体素子の製造工程で発生し得る金属配線、並びにビアのオープン及びショートなどの工程不良を簡便に検出できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【図２】本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【図３】本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【図４】本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【図５】本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【図６】本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【図７】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図８】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の要部を示す斜視図である。
【図９】本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【図１０】本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【図１１】本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【図１２】本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【図１３】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図１４】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図１５】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図１６】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の要部を示す斜視図である。
【図１７】本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【図１８】本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【図１９】本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【図２０】本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【図２１】本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【図２２】本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【図２３】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図２４】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図２５】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【図２６】本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の要部を示す斜視図である。
【図２７】本発明の技術的思想の一実施形態による、集積回路レイアウト設計のためのコンピュータ具現方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
以下、添付した図面を参照し、本発明の望ましい実施形態について詳細に説明する。
【００２３】
図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は省略する。
【００２４】
本発明の例示的な実施形態は、当該技術分野で当業者に、本発明について更に完全に説明するために提供され、以下の実施形態は、様々な異なる形態に変形され得、本発明の範囲は、以下の実施形態に限定されない。むしろ、それらの実施形態は、本開示を更に充実し、且つ、完全なものにし、当業者に本発明の思想を完全に伝達するために提供される。
【００２５】
本明細書において、第１、第２等の用語は、多様な部材、領域、層、部位及び／又は構成要素について説明するために使用されるが、それら部材、部品、領域、層、部位及び／又は構成要素は、それら用語によって限定されないということは自明であろう。それら用語は、特定順序、上下又は優劣を意味せず、１つの部材、領域、部位又は構成要素を、他の部材、領域、部位又は構成要素と区別するためのみに使用される。従って、以下で詳細に説明する第１部材、第１領域、第１部位、又は第１構成要素は、本発明の教示する範囲内において、第２部材、第２領域、第２部位又は第２構成要素を指し得る。例えば、本発明の権利範囲から離脱せずに、第１構成要素は、第２構成要素と命名され、同様に、第２構成要素も、第１構成要素と命名され得る。
【００２６】
異なって定義されない限り、ここで使用される全ての用語は、技術用語及び科学用語を含み、本発明概念が属する技術分野における当業者が、共通して理解しているのと同一の意味を有する。また、一般的に使用される、前もって定義された用語は、関連技術の脈絡から、それらが意味するところと矛盾しない意味を有すると解釈されなければならず、ここに明示的に定義されない限り、過度に形式的な意味に解釈されてはならない、と理解されるであろう。
【００２７】
ある実施形態が他に具現可能である場合、特定の工程順序は、該実施形態において説明された順序と異なって遂行され得る。例えば、連続して説明される２つの工程が、実質的に同時に遂行され得、又は説明された順序と反対の順序において遂行され得る。
【００２８】
添付図面において、例えば、製造技術及び／又は公差によって、図示された形状の変形が予想される。従って、本発明の実施形態は、本明細書に図示された領域の特定形状に制限されると解釈されてはならず、例えば、製造過程で招来される形状の変化を含まなければならない。
【００２９】
ここで使われた「及び／又は」という用語は、言及された部材の各々、及び一つ以上の全ての組み合わせを含む。
【００３０】
半導体素子の製造工程技術が発展するにつれ、トランジスタのサイズは、徐々に小さくなっており、それによって、更に多くの数のトランジスタが半導体素子に集積されている。例えば、１つのチップに、或る電子システムの全ての構成部品を集積した集積回路を意味するシステム−オン−チップ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）は、多様な電子装置に汎用されており、電子装置の性能が向上するにつれ、更に多くの構成部品を含む半導体素子が要求されている。
【００３１】
一方、半導体素子に集積されるトランジスタのサイズが徐々に小さくなるにつれ、半導体素子を製造する工程の難易度が高くなっている。そのために、半導体素子の製造工程技術の進歩だけではなく、半導体素子を設計する段階において半導体素子の製造工程を考慮に入れ、更に該半導体素子の製造工程の容易な使用を可能にする、という、製造考慮設計（ｄｅｓｉｇｎ−ｆｏｒ−ｍａｎｕｆａｃｔｕｒｉｎｇ）の重要性が高まっている。
【００３２】
半導体素子の製造工程において後工程（ｂａｃｋｅｎｄ  ｐｒｏｃｅｓｓ）は、金属配線形成工程とビア（ｖｉａ）形成工程とを含む。即ち、下部に形成された金属配線と、上部に形成される金属配線とを互いに連結するためにビアを形成する。更に多数のトランジスタが半導体素子に集積されることにより、金属配線形成工程とビア形成工程は、更に複雑になっており、設計不良、及び製造工程の誤差のような多様な問題によって、金属配線とビアとが誤って連結され得る。
【００３３】
デザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）は、持続的に縮小されており、金属配線を連結するビアのサイズも持続的に縮小されている。特に、設計上、周辺に他のビアが存在せずに独立してビアが存在する場合、製造工程におけるバラツキによって、オープン（ｏｐｅｎ、断線）又はショート（ｓｈｏｒｔ、短絡）などの工程不良が発生する。
【００３４】
半導体設計段階において、不良が発生する全ての条件を予想して防止することは、容易ではない。また、今まで知られていない不良まで予測して設計することは、更に容易ではない。ビアの不良を確認するためには、発生する可能性のある不良を最大限予め予想してテストパターンを設計し、前記テストパターンを利用して半導体素子を製造し、前記半導体素子を利用してテストを進める。かような点を補完するために、ビアが可変的に（例えば、任意に、擬似ランダムに）形成されて配置され、知られていない不良まで設計に反映できるテストパターン、及び前記テストパターンを利用して製造された半導体素子のテスト方法が要求される。
【００３５】
本発明は、金属配線において可変的に（例えば、任意に、擬似ランダムに）ビアを配置するアルゴリズムによって設計されたテストパターンを利用して、実際の半導体素子の製造工程で発生し得る金属配線、並びにビアのオープン及びショートなどの工程不良を簡便に検出できる半導体素子のテスト方法を提示する。前記アルゴリズムは、メモリに保存され、例えばコンピュータなどのような有形（ｔａｎｇｉｂｌｅ）のプロセッサを使用して実行される。
【００３６】
以下では、添付した図面を参照し、本発明の例示的な実施形態について詳細に説明する。
【００３７】
図１は、本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【００３８】
図１を参照すれば、第１レベルに形成され、第１方向に延長され、第１間隔Ｓ１の不連続領域を有し、第１幅Ｗ１を有する複数の第１ラインパターンＸを示す。
【００３９】
前記複数の第１ラインパターンＸは、第１レベルに第１カラー（色）を用いて形成される。前記カラーは、例えば、ＧＤＳＩＩ（ｇｒａｐｈｉｃ  ｄａｔａ  ｓｙｓｔｅｍ  ＩＩ）フォーマットを有する集積回路のデザインレイアウト上でのカラーを意味する。前記複数の第１ラインパターンＸ各々は、相異なる（ｄｉｆｆｅｒｅｎｔ）第１幅Ｗ１を有し、前記複数の第１ラインパターンＸ各々は隣接する複数の第１ラインパターンＸに対して、相異なる第１離隔距離Ｄ１を有する。前記第１幅Ｗ１と前記第１離隔距離Ｄ１との和である第１ピッチＦ１は、互いに同一である。前記第１幅Ｗ１は、前記第１方向と垂直になる第２方向への長さを意味する。
【００４０】
前記不連続領域は、前記複数の第１ラインパターンＸ各々に、前記第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔Ｓ１、又は相異なる第１間隔Ｓ１を有して、可変的に（例えば、任意に、擬似ランダムに）形成される。また、複数の第１ラインパターンＸのうち一部は、前記不連続領域を含まないか、あるいは２以上の不連続領域を含み得る。図面において、前記複数の第１ラインパターンＸは、Ｘ１、Ｘ２、Ｘ３及びＸ４の４個の場合が示されているが、それらに限定されない。
【００４１】
図２は、本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【００４２】
図２を参照すれば、前記第１レベルと異なる第２レベルに形成され、前記第１方向に延長される連結ラインパターンＬ１、及び、前記第２レベルに形成され、前記第２方向に延長され、前記連結ラインパターンＬ１から分枝され、第２幅Ｗ２に形成される複数の第２ラインパターンＹを示している。
【００４３】
前記連結ラインパターンＬ１、及び前記複数の第２ラインパターンＹは、第２レベルに第２カラーで形成される。前記複数の第２ラインパターンＹ各々は、少なくとも１つの相異なる第２幅Ｗ２を有し、前記複数の第２ラインパターンＹ各々は、少なくとも１つの相異なる第２離隔距離Ｄ２を有する。前記第２幅Ｗ２と前記第２離隔距離Ｄ２との和である第２ピッチＦ２は、互いに同一である。前記第２幅Ｗ２は、前記第１方向への長さを意味する。
【００４４】
前記複数の第２ラインパターンＹ各々の一端は、前記連結ラインパターンＬ１と当接するように延長されて形成される。前記連結ラインパターンＬ１と前記複数の第２ラインパターンＹは、互いに垂直でもある。図面において、前記複数の第２ラインパターンＹは、前記第２方向に同一長を有しているが、一部実施形態において、前記複数の第２ラインパターンＹは、前記第２方向に少なくとも１つの相異なる長さを有するように延長され得る。前記複数の第２ラインパターンＹ各々は、前記連結ラインパターンＬ１から分枝され、前記連結ラインパターンＬ１と共に、Ｔ字形に形成されている。前記図面において、複数の第２ラインパターンＹは、Ｙ１、Ｙ２、Ｙ３及びＹ４の４個の場合が例示されているが、それに限定されない。
【００４５】
図３は、本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【００４６】
図３を参照すれば、相異なる第１幅Ｗ１、及び相異なる第１離隔距離Ｄ１を有して形成される複数の第１ラインパターンＸＡを示している。
【００４７】
前記複数の第１ラインパターンＸＡ各々は、相異なる第１幅Ｗ１を有し、前記複数の第１ラインパターンＸＡ各々は、相異なる第１離隔距離Ｄ１を有する。前記第１幅Ｗ１と前記第１離隔距離Ｄ１との和である第１ピッチＦ１は、互いに同一である。即ち、前記複数の第１ラインパターンＸＡ各々は、互いに同一の第１ピッチＦ１を有するが、それに限定されない。
【００４８】
図４は、本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【００４９】
図４を参照すれば、相異なる第２幅Ｗ２、及び相異なる第２離隔距離Ｄ２を有して形成される複数の第２ラインパターンＹＡを示している。
【００５０】
前記複数の第２ラインパターンＹＡ各々は、相異なる第２幅Ｗ２を有し、前記複数の第２ラインパターンＹＡ各々は、相異なる第２離隔距離Ｄ２を有する。前記第２幅Ｗ２と前記第２離隔距離Ｄ２との和である第２ピッチＦ２は、互いに同一である。即ち、前記複数の第２ラインパターンＹＡ各々は、互いに同一の第１ピッチＦ１を有するが、それに限定されない。
【００５１】
図５は、本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【００５２】
図５を参照すれば、第１レベルに形成された複数の第１ラインパターンＸ、及び第２レベルに形成された複数の第２ラインパターンＹの交差領域ＯＬを示している。
【００５３】
前記第１レベル及び前記第２レベルを形成する過程において、次の作業が遂行される。まず、複数の第１ラインパターンＸ、及び複数の第２ラインパターンＹに対して入力されたデータを受信する動作が遂行される。前記入力されたデータは、例えば、ＧＤＳＩＩのように、集積回路のパターンに係わる幾何学的情報を含む。前記入力されたデータは、例えば、１つのレベルに形成された複数のパターンに係わる配置情報を含み、配置情報は、複数のパターンにおいて、各々の位置、サイズ、及び連結されたネットに係わる情報を含む。
また、本発明の技術的思想による実施形態において、前記入力されたデータは、カラーリング（以下、色付けという）情報を含み得る。前記入力されたデータに含まれた色付け情報は、集積回路のパターンの生成時、デフォルトに定義されている場合があり、集積回路のパターンに基づいて、半導体設計ツールの色付けアルゴリズムによって生成されている場合もある。前記アルゴリズムは、メモリに保存され、コンピュータのような有形のプロセッサを使用して実行される。
【００５４】
次に、複数のパターンに対して、デザインルールをチェックする動作が遂行される。デザインルールは、与えられた半導体製造工程に基づいて、集積回路のパターンを設計する過程で遵守されなければならない複数の数値を含むい。例えば、デザインルールは、パターンの最小幅と、１つのレベルに形成される２つのパターン間の最小間隔を含む。また、デザインルールは、同一のマスクに基づいて形成されるパターン間の最小距離、及び異なるマスクに基づいて各々形成されるパターン間の最小距離を含む。本発明の技術的思想による実施形態において、その場合、前記複数のパターンは、全て同一レベルに形成されたと看做して、前記複数のパターンがデザインルールを守るか否かが判断される。
【００５５】
前記作業を遂行し、前記第１レベルに形成された複数の第１ラインパターンＸ、及び前記第２レベルに形成された複数の第２ラインパターンＹが交差するように形成する。本発明の技術的思想による実施形態において、前記複数の第１ラインパターンＸのうちから選択された何れか１つの第１ラインパターンＸ１，Ｘ２，Ｘ３，Ｘ４が、前記複数の第２ラインパターンＹのうちから選択された何れか１つの第２ラインパターンＹ１，Ｙ２，Ｙ３，Ｙ４と少なくとも１つの交差領域ＯＬを有する。
前記交差領域ＯＬは、前記第１ラインパターンＸ１，Ｘ２，Ｘ３，Ｘ４の第１幅Ｗ１と、前記第２ラインパターンＹ１，Ｙ２，Ｙ３，Ｙ４の第２幅Ｗ２との一部分を有するように交差する領域である一部交差領域ＯＬ＿Ｓ、及び、前記第１ラインパターンＸ１，Ｘ２，Ｘ３，Ｘ４の第１幅Ｗ１と、前記第２ラインパターンＹ１，Ｙ２，Ｙ３，Ｙ４の第２幅Ｗ２とを何れも有するように交差する領域である全部交差領域ＯＬ＿Ｔを含む。
【００５６】
複数の第１ラインパターンＸにおいて、一部の第１ラインパターンＸ４のように、複数の第２ラインパターンＹの何れもと交差領域ＯＬが生成され、他の一部の第１ラインパターンＸ１，Ｘ２，Ｘ３のように、複数の第２ラインパターンＹのうち一部と交差領域ＯＬが生成される場合がある。また、一部の第１ラインパターンＸ２のように、一部交差領域ＯＬ＿Ｓ及び全部交差領域ＯＬ＿Ｔを何れも有するように生成され、他の一部の第１ラインパターンＸ１，Ｘ３，Ｘ４のように、全部交差領域ＯＬ＿Ｔのみを有するように生成される場合がある。
【００５７】
図面（図５）においては、第１レベルに形成された複数の第１ラインパターンＸ、及び第２レベルに形成された複数の第２ラインパターンＹは、図１及び図２に図示された複数のパターンの場合を図示したが、図１の代わりに、図３に図示された複数の第１ラインパターンＸＡが利用され、図２の代わりに、図４に図示された複数の第２ラインパターンＹＡが使用され得る。その場合、交差領域ＯＬは、図面のように、正方形状ではない長方形状を有し得る。即ち、前記交差領域ＯＬの形態は、多様である。
【００５８】
図６は、本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【００５９】
図６を参照すれば、前記交差領域ＯＬ（図５）において、前記全部交差領域ＯＬ＿Ｔ（図５）に形成された複数のビアパターンＶを示している。
【００６０】
前記交差領域ＯＬ（図５）において、前記一部交差領域ＯＬ＿Ｓ（図５）には、前記ビアパターンＶが形成されるほどのオーバラップ面積が提供されないので、前記ビアパターンＶが形成されないが、それに限定されない。
【００６１】
前記複数のビアパターンＶは、前記全部交差領域ＯＬ＿Ｔ（図５）と少なくとも一部分がオーバラップされるように、前記全部交差領域ＯＬ＿Ｔ（図５）の中心部と、前記ビアパターンＶの中心部とが垂直方向において一致するか、あるいは可変的（例えば、任意、擬似ランダム）な距離だけ水平方向（第１方向又は第２方向）に離隔されて形成されている。前記複数のビアパターンＶは、前記第１レベル及び前記第２レベルと異なる第３レベルに第３カラーで形成される。
【００６２】
集積回路は、複数の標準セルとして定義され、集積回路を設計するためのツールは、複数の標準セルに係わる情報を含む標準セルライブラリを使用して集積回路を設計、即ち、集積回路のパターンを完成する。集積回路を設計するためのツールは、標準セルに含まれたピン（即ち、入力ピン及び出力ピン）にビアパターンＶを配置することにより、標準セルが形成されたレベルと異なるレベルに形成されるパターンとピンとを連結することができる。即ち、標準セルのピンにビアパターンＶが配置されることにより、標準セルの入力信号又は出力信号を伝達できる。
【００６３】
半導体素子において、複数のビア構造体１４５（図７）は、パターンによって形成されたビアホール（ｖｉａ  ｈｏｌｅ）、及びビアホールを充填するビアプラグ（ｖｉａ  ｐｌｕｇ）によって形成される。集積回路のパターンを設計する過程においてデザインルールは、ビアパターンＶ間の間隔を規定する。例えば、設計規則は、ビア・ツー・ビア・スペースルール（ｖｉａ−ｔｏ−ｖｉａ  ｓｐａｃｅ  ｒｕｌｅ）を含み、ビア・ツー・ビア・スペースルールは、ビアパターンＶ間の最小間隔を含む。ビア・ツー・ビア・スペースルールは、半導体製造工程において、ビア構造体１４５（図７）を形成するための工程、例えば、ビア構造体１４５（図７）を形成するためのパターンを形成する、写真（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程及びエッチング工程などに基づいて決定される。
【００６４】
複数のパターンに対して、デザインルールをチェックすることと同様に、複数のビアパターンＶに対してもデザインルールがチェックされ、デザインルールに違反したビアパターンＶが発生し得る。ビアパターンＶがデザインルールに違反した場合は、ビアパターンＶを形成するためのパターンが設計規則に違反したと理解され、ビアパターンＶの色付けは、ビアパターンＶを形成するためのパターンを色付けと理解される。
【００６５】
前記複数のビアパターンＶは、少なくとも１つの相異なる第３幅Ｗ３を有し、相異なる複数のラインパターンＸ，Ｙに形成された他のビアパターンＶと重なるか、あるいは当接しない範囲で、可変的に（例えば、任意に、擬似ランダムに）形成される。
【００６６】
即ち、前記複数のビアパターンＶは、デザインルールを満足する範囲で、複数の第１ラインパターンＸ、及び複数の第２ラインパターンＹの全部交差領域ＯＬ＿Ｔ（図５）において、位置、サイズ、オーバラップ面積などが、可変的に（例えば、任意に、擬似ランダムに）配置される。
【００６７】
図７は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【００６８】
図６及び図７を参照すれば、図６のテストパターンを含むマスクを利用して工程遂行された半導体素子において、図６のＡＡ領域に該当する半導体素子部分を中心とするＡ−Ａ’線断面図を示している。
【００６９】
図６のテストパターンを含むマスクを利用して、半導体素子を製造する工程は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸに対応する、前記図６のテストパターンを含むマスクを利用して、複数の第１金属配線１３５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図６のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの連結ラインパターンＬ１、及び複数の第２ラインパターンＹに対応する、前記図６のテストパターンを含むマスクを利用して、連結金属配線（図示せず）、及び複数の第２金属配線１５５を形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【００７０】
前記素子領域は、セル領域及び周辺回路領域を含む。前記テスト領域は、前記セル領域及び前記周辺回路領域に含まれる領域、及び／又は半導体素子と半導体素子とを分けるスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）上に位置する領域でもある。
【００７１】
前記素子領域には、トランジスタＴＲが形成され、前記トランジスタＴＲと電気的に連結されるコンタクトプラグＣＰ及び金属配線ＭＬが存在する。また、前記コンタクトプラグＣＰ及び前記金属配線ＭＬは、絶縁膜によって取り囲まれる。前記テスト領域には、前記素子領域と異なるように、層間絶縁膜１２０内に、トランジスタＴＲが存在せず、基板１１０上に、層間絶縁膜１２０だけが存在する場合がある。
【００７２】
前記基板１１０は、半導体基板からなる。一部実施形態において、前記基板１１０は、シリコン又はゲルマニウムのような半導体からなる。他の一部実施形態において、前記基板１１０は、シリコンゲルマニウム、シリコンカーバイド、ガリウムヒ素、インジウムヒ素又はインジウムリンのような化合物半導体を含む。更に他の一部実施形態において、前記基板１１０は、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有する。
【００７３】
前記層間絶縁膜１２０、前記第１配線層１３０の絶縁膜、前記第２配線層１５０の絶縁膜、及び前記第１ビア層１４０の絶縁膜は、絶縁性物質であり、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜より誘電率が低い低誘電率物質、又は、それらの組み合わせからなるが、それらに限定されない。
【００７４】
前記複数の第１金属配線１３５、前記連結金属配線（図示せず）、前記複数の第２金属配線１５５、及び前記複数のビア構造体１４５は、導電性物質であり、チタン、チタン窒化物、タンタル、タンタル窒化物、タングステン、銅、アルミニウム、それらの混合物、又は、それらの化合物を含むが、それらに限定されない。
【００７５】
前記図６のＡＡ領域の場合、複数のビアパターンＶが互いに隣接するように形成されている様子が示されている。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを実際に半導体素子に具現する段階において、隣接したビア構造体１４５は、工程限界などによって、オープン不良又はショート不良を誘発する場合がある。設計されたビアパターンＶが、不良なしに半導体素子において、ビア構造体１４５として具現されるならば、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であることが証明される。
【００７６】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸと連結された第１テストパッドＸＰに対応する前記複数の第１金属配線１３５と各々電気的に連結された第１パッド、及び前記テストパターンの連結ラインパターンＬ１と連結された第２テストパッドＬＰに対応する前記連結金属配線（図示せず）と電気的に連結された第２パッドを形成し、前記第１パッド及び前記第２パッドに電気的信号を提供し、前記電気的信号によって、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。前記第１パッド及び前記第２パッドは、同一レベルに存在する。
【００７７】
本発明の技術的思想による半導体素子のテスト方法によれば、短時間内に正確に不良を検出できる。即ち、第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れるが、電気的信号を提供されていない他の隣接する第１パッドと前記第２パッドとの間に電流が流れないならば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５を正常と判断できる。
【００７８】
反対に、第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れると共に、電気的信号を提供されていない他の隣接する第１パッドと前記第２パッドとの間に電流が流れるならば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５をショート不良と判断できる。
【００７９】
また、第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れないならば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５をオープン不良と判断できる。
【００８０】
半導体素子の不良を検査する方法のうち光学的検査は、ほぼ全種の欠陥を見つけることはできるが、収率低下に直接的な影響を与える主要欠陥を分類できない。また、光学的検査に使用される装備は、半導体基板をスキャン方式で検査するために、多くの時間が必要となる。従って、製品生産時には、光学的検査を、全ての半導体基板に対して遂行できない。また、光学的検査を、半導体基板の特定領域に対してのみ実施すれば、全ての欠陥を検出できず、製造収率向上に限界がある。一方、本発明の技術的思想による半導体素子のテスト方法を使用すれば、短時間内に正確に不良を検出できる。
【００８１】
図８は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子が有するテスト領域の要部を示す斜視図である。
【００８２】
図８を参照すれば、第１金属配線１３５、前記第１金属配線１３５上に形成されたビア構造体１４５、前記ビア構造体１４５上に形成された第２金属配線１５５の様子を示した斜視図である。
【００８３】
理想的には、金属配線１３５，１５５とビア構造体１４５は、図示されているように形成されなければならないが、実際、半導体素子製造工程において、様々な設計変数及び工程変数によって、事実上かような理想的な構造を形成することは、非常に困難である。特に、ビア構造体１４５を形成する工程は、デザインルールの縮小に伴い、ビア構造体１４５の直径は小さくなり、高さは高くなる趨勢であるので、そのためには、相当高度な工程技術が必要である。
【００８４】
従って、本発明の技術的思想は、複数のラインパターンに可変的に（例えば、任意に、擬似ランダムに）ビアパターンを配置するアルゴリズムによって設計されたテストパターンを利用して、実際、半導体素子の製造工程で発生し得るビア構造体１４５のオープン及びショートなどの工程不良を簡便に検出できる半導体素子のテスト方法を提示する。前記アルゴリズムは、メモリに保存され、コンピュータのような有形のプロセッサを使用して実行される。
【００８５】
図９は、本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【００８６】
図９を参照すれば、第１レベルに形成され、第１方向に延長され、第１間隔Ｓ１の不連続領域を有し、第１幅Ｗ１に形成される複数の第１ラインパターンＸを示している。
【００８７】
前記複数の第１ラインパターンＸ各々は、少なくとも１つの相異なる第１幅Ｗ１を有し、前記複数の第１ラインパターンＸ各々は、少なくとも１つの相異なる第１離隔距離Ｄ１を有し得る（図９では、第１幅Ｗ１、第１離隔距離共に各々同一である）。前記第１幅Ｗ１と前記第１離隔距離Ｄ１との和である第１ピッチＦ１は、互いに同一である。前記第１幅Ｗ１は、前記第１方向と垂直になる第２方向への長さを意味する。
【００８８】
前記不連続領域は、前記複数の第１ラインパターンＸ各々に、前記第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔Ｓ１、又は相異なる第１間隔Ｓ１を有して可変的に（例えば、任意に、擬似ランダムに）形成される。また、一部複数の第１ラインパターンＸは、前記不連続領域を含まないか、あるいは２以上の不連続領域を含んでもよい。図面において、複数の第１ラインパターンＸは、Ｘ１、Ｘ２、Ｘ３及びＸ４と４個の場合が例示されているが、それらに限定されない。
【００８９】
前記複数の第１ラインパターンＸのうち奇数番目のパターンＸ＿ｏｄｄは、第１グループをなし、前記複数の第１ラインパターンＸのうち偶数番目パターンＸ＿ｅｖｅｎは、第２グループをなすように構成できる。前記第１グループは、第１レベルにおいて第１カラーで形成され、前記第２グループは、第１レベルにおいて第２カラーで形成される。
【００９０】
図１０は、本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【００９１】
図１０を参照すれば、前記第１レベルと異なる第２レベルに形成され、前記第１方向に延長され、前記第１方向と垂直になる第２方向にむけて、前記複数の第１ラインパターンと離隔して形成される連結ラインパターンＬ１，Ｌ２、及び前記第２レベルに形成され、前記第２方向に延長され、前記連結ラインパターンＬ１，Ｌ２から分枝され、第２幅Ｗ２に形成される複数の第２ラインパターンＹを示している。
【００９２】
前記複数の第２ラインパターンＹ各々は、少なくとも１つの相異なる第２幅Ｗ２を有し、前記複数の第２ラインパターンＹ各々は、少なくとも１つの相異なる第２離隔距離Ｄ２を有する。前記第２幅Ｗ２と前記第２離隔距離Ｄ２との和である第２ピッチＦ２は、互いに同一である。前記第２幅Ｗ２は、前記第１方向への長さを意味する。
【００９３】
前記連結ラインパターンＬ１，Ｌ２は、前記複数の第１ラインパターンＸ（図９）を挟んで互いに対面する第１連結ラインパターンＬ１、及び第２連結ラインパターンＬ２を含む。前記複数の第２ラインパターンＹのうち奇数番目のパターンＹ＿ｏｄｄは、前記第１連結ラインパターンＬ１から分枝され、前記複数の第２ラインパターンＹのうち偶数番目パターンＹ＿ｅｖｅｎは、前記第２連結ラインパターンＬ２から分枝される。前記連結ラインパターンＬ１，Ｌ２と、前記複数の第２ラインパターンＹは、互いに垂直である。前記複数の第２ラインパターンＹは、前記第２方向に相異なる長さを有するように延長される。
【００９４】
前記複数の第２ラインパターンＹのうち奇数番目のパターンＹ＿ｏｄｄ各々は、前記第１連結ラインパターンＬ１から分枝され、前記第１連結ラインパターンＬ１と共に、Ｔ字形に形成され、前記複数の第２ラインパターンＹのうち偶数番目パターンＹ＿ｅｖｅｎ各々は、前記第２連結ラインパターンＬ２から分枝され、前記第２連結ラインパターンＬ２と共に、逆Ｔ字形に形成される。図面において、複数の第２ラインパターンＹは、Ｙ１、Ｙ３、Ｙ５及びＹ７の奇数番目のパターンＹ＿ｏｄｄ４個、及びＹ０、Ｙ２、Ｙ４、Ｙ６及びＹ８の偶数番目パターンＹ＿ｅｖｅｎ４個の場合が例示されているが、それらに限定されない。
【００９５】
前記第１連結ラインパターンＬ１、及び前記複数の第２ラインパターンＹのうち奇数番目のパターンＹ＿ｏｄｄは、第２レベルに第３カラーで形成され、前記第２連結ラインパターンＬ２、及び前記複数の第２ラインパターンＹのうち偶数番目パターンＹ＿ｅｖｅｎは、第２レベルに第４カラーで形成される。
【００９６】
図１１は、本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【００９７】
図１１を参照すれば、前記第１グループの前記第１ラインパターンＸ＿ｏｄｄの第１幅Ｗ１と、前記第１連結ラインパターンＬ１から分枝される前記第２ラインパターンＹ＿ｏｄｄの第２幅Ｗ２と、を有するように交差する第１交差領域ＯＬ＿ｏｄｄ、及び前記第２グループの前記第１ラインパターンＸ＿ｅｖｅｎの第１幅Ｗ１と、前記第２連結ラインパターンＬ２から分枝される前記第２ラインパターンＹ＿ｅｖｅｎの第２幅Ｗ２と、を有するように交差する第２交差領域ＯＬ＿ｅｖｅｎを示している。
【００９８】
前述の設計作業を遂行し、第１レベルに形成された複数の第１ラインパターンＸ、及び第２レベルに形成された複数の第２ラインパターンＹが交差するように形成する。本発明の技術的思想による実施形態において、前記第１グループの前記第１ラインパターンＸ１，Ｘ３のうち何れか１つの第１幅Ｗ１と、前記第１連結ラインパターンＬ１から分枝される前記第２ラインパターンＹ１，Ｙ３，Ｙ５，Ｙ７のうち何れか１つの第２幅Ｗ２と、を有するように交差する第１交差領域ＯＬ＿ｏｄｄ、及び前記第２グループの前記第１ラインパターンＸ２，Ｘ４のうち何れか１つの第１幅Ｗ１と、前記第２連結ラインパターンＬ２から分枝される前記第２ラインパターンＹ０，Ｙ２，Ｙ４，Ｙ６，Ｙ８のうち何れか１つの第２幅Ｗ２と、を有するように交差する第２交差領域ＯＬ＿ｅｖｅｎを有する。
【００９９】
説明の便宜のために、複数の第１ラインパターンＸ、及び複数の第２ラインパターンＹの幅は、何れも同一であるように表現されているが、幅が相異なるパターンが使用できるということは、前述の通りである。その場合、前記第１交差領域ＯＬ＿ｏｄｄ及び前記第２交差領域ＯＬ＿ｅｖｅｎは、図面のように、正方形状ではない長方形状を有する。即ち、前記第１交差領域ＯＬ＿ｏｄｄ及び前記第２交差領域ＯＬ＿ｅｖｅｎの形態は、多様である。
【０１００】
図１２は、本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【０１０１】
図１２を参照すれば、前記第１交差領域ＯＬ＿ｏｄｄ（図１１）に形成された第１ビアパターンＶ＿ｏｄｄ、及び前記第２交差領域ＯＬ＿ｅｖｅｎ（図１１）に形成された第２ビアパターンＶ＿ｅｖｅｎを示している。
【０１０２】
前記複数のビアパターンＶは、前記交差領域ＯＬ（図１１）と少なくとも一部分がオーバラップされるように、前記交差領域ＯＬ（図１１）の中心部と、前記ビアパターンＶの中心部とが垂直になるように一致するか、あるいは可変的（例えば、任意、擬似ランダム）な距離ほど水平方向（第１方向又は第２方向）に離隔してされて形成されている。
【０１０３】
前記複数のビアパターンＶは、第３幅Ｗ３を有し、相異なる複数のラインパターンＸ，Ｙに形成された他のビアパターンＶと重なるか、あるいは当接しない範囲で、可変的に（例えば、任意に、擬似ランダムに）形成される。即ち、前記複数のビアパターンＶは、デザインルールを満足する範囲で、複数の第１ラインパターンＸ、及び複数の第２ラインパターンＹの前記交差領域ＯＬにおいて、位置、サイズ、オーバラップ面積などが、可変的に（例えば、任意に、擬似ランダムに）配置される。前記複数のビアパターンＶは、前記第１レベル及び前記第２レベルと異なる第３レベルに第５カラーで形成される。
【０１０４】
複数のビアパターンＶに係わる内容において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１０５】
図１３は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【０１０６】
図１２及び図１３を参照すれば、図１２のテストパターンを含むマスクを利用して、工程遂行された半導体素子において、図１２のＡＡ領域に該当する半導体素子部分を中心とするＡ−Ａ’線断面図を示している。
【０１０７】
図１２のテストパターンを利用して、半導体素子を製造する工程は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸ＿ｏｄｄ，Ｘ＿ｅｖｅｎに各々対応する、前記図１２のテストパターンを含むマスクを利用して、複数の第１金属配線１３５＿ｏｄｄ，１３５＿ｅｖｅｎを形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図１２のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの連結ラインパターンＬ１，Ｌ２、複数の第２ラインパターンＹ＿ｏｄｄ、及び複数の第２ラインパターンＹ＿ｅｖｅｎに対応する、前記図１２のテストパターンを含むマスクを利用して、連結金属配線（図示せず）、複数の第２金属配線１５５＿ｏｄｄ、及び複数の第２金属配線（図示せず）を形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【０１０８】
前記半導体素子を構成する各々の領域、及び各々の物質に係わる説明において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１０９】
前記図１２のＡＡ領域の場合、複数のビアパターンＶが互いに隣接するように形成されている。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを、実際に半導体素子に具現する段階において、隣接したビアパターンＶは、工程限界などによって、オープン不良又はショート不良を誘発する場合がある。設計されたビアパターンＶの配置が、不良なしに半導体素子において、ビア構造体１４５として具現されるならば、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であると証明される。
【０１１０】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸと連結された第１テストパッドＸＰに対応する前記複数の第１金属配線１３５＿ｏｄｄ，１３５＿ｅｖｅｎと各々電気的に連結された第１パッド、及び前記テストパターンの連結ラインパターンＬ１，Ｌ２と連結された第２テストパッドＬＰ１，ＬＰ２に対応する前記連結金属配線（図示せず）と電気的に連結された第２パッドを形成し、前記第１パッド及び前記第２パッドに電気的信号を提供し、前記電気的信号によって、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。前記第１パッド及び前記第２パッドは、同一レベルに存在する。
【０１１１】
本発明の技術的思想による半導体素子のテスト方法によれば、短時間内に正確に不良を検出できる。第１金属配線１３５＿ｏｄｄに電気的に連結された第１パッド、及び第１連結金属配線（図示せず）に電気的に連結された第２パッドについて、例として挙げて説明すれば、次の通りである。
【０１１２】
第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れながら、電気的信号を提供されていない他の第１パッドと、前記第２パッドとの間に電流が流れなければ、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５を正常と判断できる。
【０１１３】
反対に、第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れると共に、電気的信号を提供されていない他の隣接する第１パッドと前記第２パッドとの間に電流が流れるならば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５をショート不良と判断できる。
【０１１４】
また、第１パッド及び第２パッドに電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れないならば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５をオープン不良と判断できる。
【０１１５】
半導体素子のテスト方法において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１１６】
図１４は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【０１１７】
図１２及び図１４を参照すれば、図１２のテストパターンを含むマスクを利用して、工程遂行された半導体素子において、図１２のＢＢ領域に該当する半導体素子部分を中心とするＢ−Ｂ’線断面図を示している。
【０１１８】
図１２のテストパターンを利用して、半導体素子を製造する方法は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。基板１１０の切断方向に沿って、前記素子領域は、図示されないこともある。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸ＿ｏｄｄ、及び複数の第１ラインパターンＸ＿ｅｖｅｎに対応する、前記図１２のテストパターンを含むマスクを利用して、複数の第１金属配線（図示せず）、及び複数の第１金属配線１３５＿ｅｖｅｎを形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図１２のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの連結ラインパターンＬ１，Ｌ２、及び複数の第２ラインパターンＹ＿ｏｄｄ，Ｙ＿ｅｖｅｎに対応する、前記図１２のテストパターンを含むマスクを利用して、連結金属配線（図示せず）、及び複数の第２金属配線１５５＿ｏｄｄ，１５５＿ｅｖｅｎを形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【０１１９】
前記半導体素子を構成する各々の領域、及び各々の物質に係わる説明において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１２０】
前記図１２のＢＢ領域の場合、１つの第２ラインパターンＹ１において、ビアパターンＶが、互いに間隔を広くし、（殆ど）独立して形成されている様子が示されている。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを、実際に半導体素子に具現する段階において、独立したビアパターンは、工程限界などによって、オープン不良を誘発する場合がある。設計されたビアパターンＶが、不良なしに、半導体素子においてビア構造体１４５として具現されるならば、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であると証明される。
【０１２１】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸ４と連結された第１テストパッドＸＰ４に対応する前記複数の第１金属配線１３５＿ｅｖｅｎと電気的に連結された第１パッド、及び前記テストパターンの第２連結ラインパターンＬ２と連結された第２テストパッドＬＰ２に対応する前記連結金属配線（図示せず）と電気的に連結された第２パッドを形成し、前記第１パッド及び前記第２パッドに電気的信号を提供し、前記電気的信号によって、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。前記第１パッド及び前記第２パッドは、同一レベルに存在する。
【０１２２】
前記半導体素子のテスト方法において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１２３】
図１５は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【０１２４】
図１２及び図１５を参照すれば、図１２のテストパターンを含むマスクを利用して、工程遂行された半導体素子において、図１２のＣＣ領域に該当する半導体素子部分を中心とするＣ−Ｃ’線断面図を示している。
【０１２５】
図１２のテストパターンを利用して、半導体素子を製造する方法は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸ＿ｏｄｄ，Ｘ＿ｅｖｅｎに対応する、前記図１２のテストパターンを含むマスクを利用して、複数の第１金属配線（図示せず）を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図１２のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの連結ラインパターンＬ１，Ｌ２、及び複数の第２ラインパターンＹ＿ｏｄｄ，Ｙ＿ｅｖｅｎに対応する、前記図１２のテストパターンを含むマスクを利用して、連結金属配線（図示せず）、及び複数の第２金属配線１５５＿ｏｄｄ，１５５＿ｅｖｅｎを形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【０１２６】
前記半導体素子を構成する各々の領域、及び各々の物質に係わる説明において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１２７】
前記図１２のＣＣ領域の場合、第２ラインパターンＹ７，Ｙ８でビアパターンＶが、互いに最大に隣接して形成されている様子が示されている。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを、実際に半導体素子に具現する段階において、隣接したビアパターンは、工程限界などによって、オープン不良又はショート不良を誘発する場合がある。設計されたビアパターンＶが、不良なしに、半導体素子において、ビア構造体１４５として具現されると、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であると証明される。
【０１２８】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸ２，Ｘ３と連結された第１テストパッドＸＰ２，ＸＰ３に対応する前記複数の第１金属配線（図示せず）と各々電気的に連結された第１パッド、並びに前記テストパターンの第１連結ラインパターンＬ１と連結された第２テストパッドＬＰ１、及び第２連結ラインパターンＬ２と連結された第２テストパッドＬＰ２に対応する前記連結金属配線（図示せず）と電気的に連結された第２パッドを形成し、前記第１パッド及び前記第２パッドに電気的信号を提供し、前記電気的信号によって、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。前記第１パッド及び前記第２パッドは、同一レベルに存在する。
【０１２９】
前記半導体素子のテスト方法において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１３０】
図１６は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子が有するテスト領域の要部を示す斜視図である。
【０１３１】
図１６を参照すれば、第１グループの第１金属配線１３５＿ｏｄｄ、前記第１グループの第１金属配線１３５＿ｏｄｄ上に形成された第１ビア構造体１４５、前記第１ビア構造体１４５上に形成された奇数番目の第２金属配線１５５＿ｏｄｄ、第２グループの第１金属配線１３５＿ｅｖｅｎ、前記第２グループの第１金属配線１３５＿ｅｖｅｎ上に形成された第１ビア構造体１４５、及び前記第１ビア構造体１４５上に形成された偶数番目の第２金属配線１５５＿ｅｖｅｎの様子を示した斜視図である。
【０１３２】
理想的には、第１金属配線１３５＿ｏｄｄ，１３５＿ｅｖｅｎ，第２金属配線１５５＿ｏｄｄ，１５５＿ｅｖｅｎとビア構造体１４５は、図示されているように形成されなければならないが、実際、半導体素子製造工程において、様々な設計変数及び工程変数によって、事実上、かような理想的な構造を形成することは、非常に困難である。特に、ビア構造体１４５を形成する工程は、デザインルールの縮小に伴い、ビア構造体１４５の直径は小さくなり、高さは高くなる趨勢であるので、そのためには、相当高度な工程技術が必要である。
【０１３３】
従って、本発明の技術的思想は、複数のラインパターンに可変的に（例えば、任意に、擬似ランダムに）ビアパターンを配置するアルゴリズムによって設計されたテストパターンを利用して、実際、半導体素子の製造工程で発生し得るビア構造体１４５のオープン及びショートなどの工程不良を簡便に検出できる半導体素子のテスト方法を提示する。前記アルゴリズムは、メモリに保存され、コンピュータのような有形のプロセッサを使用して実行される。
【０１３４】
図１７は、本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【０１３５】
図１７を参照すれば、第１レベルに形成され、第１方向に延長され、第１間隔Ｓ１の不連続領域を有し、第１幅Ｗ１に形成される複数の第１ラインパターンＸを示している。
【０１３６】
前記複数の第１ラインパターンＸは、第１レベルに第１カラーで形成される。前記複数の第１ラインパターンＸ各々は、少なくとも１つの相異なる第１幅Ｗ１を有し、前記複数の第１ラインパターンＸ各々は、少なくとも１つの相異なる第１離隔距離Ｄ１を有し得る。前記第１幅Ｗ１と前記第１離隔距離Ｄ１との和である第１ピッチＦ１は、互いに同一である。前記第１幅Ｗ１は、前記第１方向と垂直になる第２方向への長さを意味する。
【０１３７】
前記不連続領域は、前記複数の第１ラインパターンＸ各々に、前記第２方向に沿って、同一位置、又は相異なる位置に、同一の第１間隔Ｓ１、又は相異なる第１間隔Ｓ１を有して、可変的に（例えば、任意に、擬似ランダムに）形成される。また、一部複数の第１ラインパターンＸは、前記不連続領域を含まないか、あるいは２以上の不連続領域を含んでもよい。図面において、複数の第１ラインパターンＸは、Ｘ１、Ｘ２、Ｘ３及びＸ４と４個の場合が例示されているが、それらに限定されない。
【０１３８】
図１８は、本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【０１３９】
図１８を参照すれば、第２レベルに形成され、前記第１方向に延長され、前記複数の第１ラインパターンＸ（図１７）の不連続領域の一部又は全部をカバーするように、前記第１間隔Ｓ１より長い第１長さＳ２で、第２幅Ｗ２に形成される複数の第２ラインパターンＹを示している。
【０１４０】
前記複数の第２ラインパターンＹは、前記複数の第１ラインパターンＸ（図１７）と対応する位置及び長さを有する。即ち、第１ラインパターンＸ（図１７）各々は、相異なる不連続領域を有し、前記第２ラインパターンＹは、前記の一部又は全部をカバーする第１長さＳ２を有する。前記第２ラインパターンＹの第２幅Ｗ２は、前記第１ラインパターンＸ（図１７）の第１幅Ｗ１と同一であるように形成されているが、それに限定されない。前記第２幅Ｗ２は、前記第１方向と垂直になる第２方向への長さを意味する。
【０１４１】
前記複数の第２ラインパターンＹは、前記第１方向に相異なる第１長さＳ２を有するように延長される。前記図面において、複数の第２ラインパターンＹは、Ｙ１、Ｙ２、Ｙ３及びＹ４と４個の場合が例示されているが、それらに限定されない。
【０１４２】
図１９は、本発明の技術的思想の一実施形態による、第１レベルに形成されたテストパターンを示す平面図である。
【０１４３】
図１９を参照すれば、相異なる第１幅Ｗ１、及び相異なる第１離隔距離Ｄ１を有して形成される複数の第１ラインパターンＸＡを示している。
【０１４４】
前記複数の第１ラインパターンＸＡ各々は、相異なる第１幅Ｗ１を有し、前記複数の第１ラインパターンＸＡ各々は、相異なる第１離隔距離Ｄ１を有する。前記第１幅Ｗ１と前記第１離隔距離Ｄ１との和である第１ピッチＦ１は、互いに同一である。即ち、前記複数の第１ラインパターンＸＡ各々は、互いに同一の第１ピッチＦ１を有し得るが、それに限定されない。前記第１幅Ｗ１は、前記第１方向と垂直になる第２方向への長さを意味する。
【０１４５】
図２０は、本発明の技術的思想の一実施形態による、第２レベルに形成されたテストパターンを示す平面図である。
【０１４６】
図２０を参照すれば、第２レベルに形成され、前記第１方向に延長され、前記複数の第１ラインパターンＸＡ（図１９）の不連続領域の一部又は全部をカバーするように、前記第１間隔Ｓ１より長い第１長さＳ２で、相異なる第１幅Ｗ１に形成される複数の第２ラインパターンＹＡを示している。
【０１４７】
前記複数の第２ラインパターンＹＡは、前記複数の第１ラインパターンＸＡ（図１９）と対応する位置及び長さを有する。即ち、第１ラインパターンＸＡ（図１９）各々は、相異なる不連続領域を有し、前記第２ラインパターンＹＡは、前記不連続領域の一部又は全部をカバーする第１長さＳ２を有する。前記第２ラインパターンＹＡの第１幅Ｗ１は、前記第１ラインパターンＸＡ（図１９）の第１幅Ｗ１と同一であるように形成されているが、それに限定されない。前記第２幅Ｗ２は、前記第１方向と垂直になる第２方向への長さを意味する。
【０１４８】
図２１は、本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【０１４９】
図２１を参照すれば、第１レベルに形成された複数の第１ラインパターンＸ、及び第２レベルに形成された複数の第２ラインパターンＹと、そのオーバラップ領域ＯＬを示している。
【０１５０】
前述の設計作業を遂行し、第１レベルに形成された複数の第１ラインパターンＸ、及び第２レベルに形成された複数の第２ラインパターンＹがオーバラップするように形成する。本発明の技術的思想による実施形態において、前記第１ラインパターンＸと前記第２ラインパターンＹとの一端部がオーバラップする領域である第１オーバラップ領域ＯＬ＿１、及び前記第１ラインパターンＸと前記第２ラインパターンＹとの他端部がオーバラップする領域である第２オーバラップ領域ＯＬ＿２を含むように形成する。前記第１ラインパターンＸは、前記第２ラインパターンと少なくとも二つのオーバラップ領域ＯＬを有する。
【０１５１】
図面において、第１レベルに形成された複数の第１ラインパターンＸ、及び第２レベルに形成された複数の第２ラインパターンＹは、図１７及び図１８に図示された複数のパターンが交差する場合を図示しているが、図１７の代わりに、図１９に図示された複数の第１ラインパターンＸＡを利用し、図１８の代わりに、図２０に図示された複数の第２ラインパターンＹＡを利用できる。その場合、オーバラップ領域ＯＬは、図面のように、正方形状ではない長方形状を有する場合。即ち、前記オーバラップ領域ＯＬの形態は、多様である。
【０１５２】
前記第１ラインパターンＸ及び前記第２ラインパターンＹがオーバラップされた形状を上面から見れば、幾つかの直線状を形成する。即ち、不連続領域が存在しない連結されたラインパターンの形状に図示される。
【０１５３】
図２２は、本発明の技術的思想の一実施形態による、第１レベル及び第２レベルに形成されたテストパターンを示す平面図である。
【０１５４】
図２２を参照すれば、前記オーバラップ領域ＯＬ（図２１）に形成された複数のビアパターンＶを示している。
【０１５５】
前記複数のビアパターンＶは、前記オーバラップ領域ＯＬ（図２１）と少なくとも一部分がオーバラップされるように、前記オーバラップ領域ＯＬ（図２１）の中心部と、前記ビアパターンＶの中心部とが垂直方向において一致するか、あるいは可変的（例えば、任意、擬似ランダム）な距離ほど水平方向に離隔されて形成される。
【０１５６】
前記複数のビアパターンＶは、第３幅Ｗ３を有し、相異なる複数のパターンに形成された他のビアパターンＶと重なるか、あるいは当接しない範囲で、可変的に（例えば、任意に、擬似ランダムに）形成される。
【０１５７】
即ち、前記複数のビアパターンＶは、デザインルールを満足する範囲で、複数の第１ラインパターンＸ、及び複数の第２ラインパターンＹのオーバラップ領域ＯＬ（図２１）において、位置、サイズ、オーバラップ面積などが、可変的に（例えば、任意に、擬似ランダムに）配置される。前記複数のビアパターンＶは、前記第１レベル及び前記第２レベルと異なる第３レベルに第３カラーを用いて形成される。
【０１５８】
図２３は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【０１５９】
図２２及び図２３を参照すれば、図２２のテストパターンを含むマスクを利用して、工程遂行された半導体素子において、図２２のＡＡ領域に該当する半導体素子部分を中心とするＡ−Ａ’線断面図を示している。
【０１６０】
図２２のテストパターンを利用して、半導体素子を製造する方法は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。基板１１０の切断方向に沿って、前記素子領域は、図示されないこともある。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸに対応する、前記図２２のテストパターンを含むマスクを利用して、複数の第１金属配線１３５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図２２のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの複数の第２ラインパターンＹに対応する、前記図２２のテストパターンを含むマスクを利用して、複数の第２金属配線１５５を形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【０１６１】
前記半導体素子を構成する各々の領域、及び各々の物質に係わる説明において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１６２】
前記図２２のＡＡ領域の場合、ビアパターンＶが互いに間隔を広くし、（殆ど）独立して形成されている様子が示されている。また、前記ビアパターンＶは、オーバラップ領域ＯＬと、中心部を共有するように形成されている。それは、後述するＣＣ領域のビアパターンＶとの違いを示している。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを、実際に半導体素子に具現する段階において、独立したビアパターンは、工程限界などによって、オープン不良を誘発する場合がある。設計されたビアパターンＶが、不良なしに、半導体素子においてビア構造体１４５として具現されるならば、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であると証明される。
【０１６３】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸと連結された第１テストパッドＸＰに対応する前記第１金属配線１３５と電気的に連結された第１パッドを形成し、前記第１パッドに電気的信号を提供し、前記電気的信号によって第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。
【０１６４】
本発明の技術的思想による半導体素子のテスト方法によれば、短時間内に正確に不良を検出することができる。即ち、第１パッドに電気的信号を提供し、前記第１パッド間に電流が流れれば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５を正常と判断することができる。
【０１６５】
反対に、第１パッドに電気的信号を提供し、前記第１パッド間に電流が流れないならば、本発明の実施形態による、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５をオープン不良と判断できる。
【０１６６】
半導体素子のテスト方法において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１６７】
図２４は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【０１６８】
図２２及び図２４を参照すれば、図２２のテストパターンを含むマスクを利用して、工程遂行された半導体素子において、図２２のＢＢ領域に該当する半導体素子部分を中心とするＢ−Ｂ’線断面図を示している。
【０１６９】
図２２のテストパターンを利用して、半導体素子を製造する方法は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸに対応する、前記図２２のテストパターンを含むマスクを利用して、複数の第１金属配線１３５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図２２のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの複数の第２ラインパターンＹに対応する、前記図２２のテストパターンを含むマスクを利用して、複数の第２金属配線１５５を形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【０１７０】
前記半導体素子を構成する各々の領域、及び各々の物質に係わる説明において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１７１】
前記図２２のＢＢ領域の場合、複数のビアパターンＶが互いに隣接するように形成されている様子が示されている。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを、実際に半導体素子に具現する段階において、隣接したビアパターンＶは、工程限界などによって、オープン不良又はショート不良を誘発する場合がある。設計されたビアパターンＶの配置が、不良なしに、半導体素子において具現されるならば、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であると証明される。
【０１７２】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸと連結された第１テストパッドＸＰに対応する前記第１金属配線１３５と電気的に連結された第１パッドを形成し、前記第１パッドに電気的信号を提供し、前記電気的信号によって、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。
【０１７３】
半導体素子のテスト方法において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１７４】
図２５は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子の断面図である。
【０１７５】
図２２及び図２５を参照すれば、図２２のテストパターンを含むマスクを利用して、工程遂行された半導体素子において、図２２のＣＣ領域に該当する半導体素子部分を中心とするＣ−Ｃ’線断面図を示している。
【０１７６】
図２２のテストパターンを利用して、半導体素子を製造する方法は、次の通りである。素子領域及びテスト領域を含む基板１１０を準備する。前記テスト領域の基板１１０上に、層間絶縁膜１２０を形成する。前記層間絶縁膜１２０上の第１配線層１３０に、テストパターンの第１レベルの複数の第１ラインパターンＸに対応する、前記図２２のテストパターンを含むマスクを利用して、複数の第１金属配線１３５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第１ビア層１４０に、テストパターンの第３レベルの複数のビアパターンＶに対応する、前記図２２のテストパターンを含むマスクを利用して、複数のビア構造体１４５を形成するために、写真工程及びエッチング工程を遂行する。前記テスト領域の第２配線層１５０に、テストパターンの第２レベルの複数の第２ラインパターンＹに対応する、前記図２２のテストパターンを含むマスクを利用して、複数の第２金属配線１５５を形成するために、写真工程及びエッチング工程を遂行する。前記第１配線層１３０、前記第２配線層１５０及び前記第１ビア層１４０各々は、絶縁膜を含み得る。
【０１７７】
前記半導体素子を構成する各々の領域、及び各々の物質に係わる説明において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１７８】
前記図２２のＣＣ領域の場合、ビアパターンＶが互いに間隔を広くし、独立して形成されている様子が示されている。また、前記ビアパターンＶは、第１ラインパターンＸ１及び第２ラインパターンＹ２と、一部領域のみをオーバラップするように形成されている。それは、前述のＡＡ領域のビアパターンＶとの違いを示している。かようなテストパターンは、デザインルールを満足するように形成される。ただし、前記テストパターンを、実際に半導体素子に具現する段階において、隣接したビアパターンＶは、工程限界などによって、オープン不良又はショート不良を誘発する場合がある。設計されたビアパターンＶの配置が、不良なしに、半導体素子において具現されるならば、前記ビアパターンＶの設計間隔は、実際、半導体素子において具現可能であると証明される。
【０１７９】
半導体素子のテスト方法は、前記テストパターンの第１ラインパターンＸと連結された第１テストパッドＸＰに対応する前記第１金属配線１３５と電気的に連結された第１パッドを形成し、前記第１パッドに電気的信号を提供し、前記電気的信号によって、第１金属配線１３５、第２金属配線１５５及びビア構造体１４５の不良か否かを検討する。
【０１８０】
半導体素子のテスト方法において、前述の内容と重複する内容については、詳細な説明を省略する。
【０１８１】
図２６は、本発明の技術的思想の一実施形態による、半導体素子のテスト方法に使用される半導体素子が有するテスト領域の要部を示す斜視図である。
【０１８２】
図２６を参照すれば、第１金属配線１３５、前記第１金属配線１３５上に形成されたビア構造体１４５、前記ビア構造体１４５上に形成された第２金属配線１５５の様子を示した斜視図である。
【０１８３】
理想的には、金属配線１３５，１５５とビア構造体１４５は、図示されているように形成されなければならないが、実際、半導体素子製造工程において、様々な設計変数及び工程変数によって、事実上、かような理想的な構造を形成することは、非常に困難である。特に、ビア構造体１４５を形成する工程は、デザインルールの縮小に伴い、ビア構造体１４５の直径はより小さくなり、高さはより高くなる趨勢にあるので、そのためには、相当高度な工程技術が必要である。
【０１８４】
従って、本発明の技術的思想は、複数のラインパターンに可変的に（例えば、任意に、擬似ランダムに）ビアパターンを配置するアルゴリズムによって設計されたテストパターンを利用して、実際、半導体素子の製造工程で発生しうるビア構造体１４５のオープン及びショートなどの工程不良を簡便に検出できる半導体素子のテスト方法を提示する。前記アルゴリズムは、メモリに保存され、コンピュータのような有形のプロセッサを使用して実行される。
【０１８５】
図２７は、本発明の技術的思想の一実施形態による、集積回路レイアウト設計のためのコンピュータ具現方法を示すフローチャートである。
【０１８６】
図２７を参照すれば、集積回路レイアウト設計のためのコンピュータ具現方法は、複数のパターンを含む第１レイアウトデータを生成する段階（Ｓ１１０）、前記第１レイアウトデータに基づいて製造された半導体素子から、前記複数のパターンに対応する構成要素の不良情報を含むフィードバックデータを生成する段階（Ｓ１２０）、及び前記フィードバックデータに基づいて、前記第１レイアウトデータを第２レイアウトデータに変更する段階（Ｓ１３０）を含む。
【０１８７】
例えば図１２と図２７を共に参照すれば、本発明の技術的思想の実施形態による前記複数のパターンは、前述の複数の第１ラインパターン、連結ラインパターン、複数の第２ラインパターン、及び複数のビアパターンを含む。
【０１８８】
前記半導体素子は、前述の前記複数の第１ラインパターンに対応する複数の第１金属配線、前記連結ラインパターンに対応する連結金属配線、前記複数の第２ラインパターンに対応する複数の第２金属配線、前記複数のビアパターンに対応する複数のビア構造体、前記複数の第１金属配線各々と電気的に連結された第１パッド、及び前記連結金属配線と電気的に連結された第２パッドを含む。
【０１８９】
前記フィードバックデータを生成する段階（Ｓ１２０）は、測定する第１パッド及び第２パッドに、電気的信号を提供し、前記第１パッドと前記第２パッドとの間に電流が流れ且つ電気的信号が提供されていない他の第１パッドと前記第２パッドとの間に電流が流れない場合を正常データとして生成し、前記第１パッドと前記第２パッドとの間に電流が流れ且つ電気的信号を提供されていない他の第１パッドと前記第２パッドとの間に電流が流れる場合をショート不良データとして生成し、前記第１パッドと前記第２パッドとの間に電流が流れない場合をオープン不良データとして生成する。
【０１９０】
前記第１レイアウトデータを第２レイアウトデータに変更する段階（Ｓ１３０）は、前記ショート不良データ及び前記オープン不良データに対応する前記複数のパターンを、前記正常データに対応する前記複数のパターンに変更する。
【０１９１】
例えば図２２と図２７を共に参照すれば、本発明の技術的思想の実施形態による前記複数のパターンは、前述の複数の第１ラインパターン、複数の第２ラインパターン、及び複数のビアパターンを含む。
【０１９２】
前記半導体素子は、前述の前記複数の第１ラインパターンに対応する複数の第１金属配線、前記複数の第２ラインパターンに対応する複数の第２金属配線、前記複数のビアパターンに対応する複数のビア構造体、及び前記複数の第１金属配線各々の両端に電気的に連結された第１パッドを含む。
【０１９３】
前記フィードバックデータを生成する段階（Ｓ１２０）は、測定する第１パッドに電気的信号を提供し、前記第１パッドの間に電流が流れる場合を正常データとして生成し、前記第１パッドの間に電流が流れない場合をオープン不良データとして生成する。
【０１９４】
前記第１レイアウトデータを第２レイアウトデータに変更する段階（Ｓ１３０）は、前記オープン不良データに対応する前記複数のパターンを、前記正常データに対応する前記複数のパターンに変更する。
【０１９５】
以上の説明は、本発明の技術的思想を例示的に説明したものに過ぎず、本発明が属する技術分野で当業者であるならば、本発明の本質的な特性から外れない範囲で、多様な修正及び変形が可能であろう。
【０１９６】
従って、本発明に開示された実施形態は、本発明の技術的思想を限定するためではなく、説明するためであり、かような実施形態によって、本発明の技術思想の範囲が限定されない。本発明の保護範囲は、特許請求の範囲によって解釈されなければならず、それと同等な範囲内にある全ての技術的思想は、本発明の権利範囲に含まれると解釈されなければならない。
【産業上の利用可能性】
【０１９７】
本発明のテストパターン、半導体素子のテスト方法、及び集積回路レイアウト設計のためのコンピュータ具現方法は、例えば、半導体製造関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１９８】
１１０        基板
１２０        層間絶縁膜
１３０        第１配線層
１３５、１３５＿ｅｖｅｎ、１３５＿ｏｄｄ        第１金属配線
１４０        第１ビア層
１４５        第１ビア構造体
１５０        第２配線層
１５５、１５５＿ｅｖｅｎ、１５５＿ｏｄｄ        第２金属配線
ＣＰ        コンタクトプラグ
Ｄ１、Ｄ２        第１、第２離隔距離
Ｆ１、Ｆ２        第１、第２ピッチ
ＬＰ        第２テストパッド
Ｌ１、Ｌ２        第１、第２連結ラインパターン
ＭＬ        金属配線
ＯＬ        交差領域、オーバラップ領域
ＯＬ＿１、ＯＬ＿２        第１、第２オーバラップ領域
ＯＬ＿ｅｖｅｎ、ＯＬ＿ｏｄｄ        第２、第１交差領域
ＯＬ＿Ｓ        一部交差領域
ＯＬ＿Ｔ        全部交差領域
Ｓ１        第１間隔
ＴＲ        トランジスタ
Ｖ        ビアパターン
Ｖ＿ｅｖｅｎ、Ｖ＿ｏｄｄ        第２、第１ビアパターン
Ｘ（Ｘ１、Ｘ２、Ｘ３、Ｘ４）        第１ラインパターン
ＸＡ（ＸＡ１、ＸＡ２、ＸＡ３、ＸＡ４）        第１ラインパターン
Ｘ＿ｅｖｅｎ        （第１ラインパターンの）第１グループ（偶数番目）
Ｘ＿ｏｄｄ          （第１ラインパターンの）第２グループ（奇数番目）
ＸＰ（ＸＰ１、ＸＰ２、ＸＰ３、ＸＰ４）        第１テストパッド
Ｗ１、Ｗ２、Ｗ３        第１、第２、第３幅
Ｙ（Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８）        第２ラインパターン
ＹＡ（ＹＡ１、ＹＡ２、ＹＡ３、ＹＡ４）        第２ラインパターン
Ｙ＿ｅｖｅｎ        （第２ラインパターンの）第１グループ（偶数番目）
Ｙ＿ｏｄｄ          （第２ラインパターンの）第２グループ（奇数番目）
【図１】
2017108138.tif 000003
【図２】
2017108138.tif 000004
【図３】
2017108138.tif 000005
【図４】
2017108138.tif 000006
【図５】
2017108138.tif 000007
【図６】
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【図７】
2017108138.tif 000009
【図８】
2017108138.tif 000010
【図９】
2017108138.tif 000011
【図１０】
2017108138.tif 000012
【図１１】
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【図１２】
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【図１３】
2017108138.tif 000015
【図１４】
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【図１５】
2017108138.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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