(57)【要約】 【課題】  配線間に生じる相互インダクタンスを低減する。【解決手段】  実施形態による半導体パッケージは、伝導領域部分３５を含む第１絶縁部材３０と、伝導領域部分３５上に順次積層された第１導電層４０、第２絶縁部材５０、および、第２導電層６０と、第２導電層６０上に接合された複数の半導体素子１０と、を備え、第１導電層４０は、上アームの半導体スイッチ１０Ｕ〜１０Ｗの下層に配置され、上アームの半導体スイッチ１０Ｕ〜１０Ｗのコレクタと電気的に接続した正極主回路配線４２と、下アームの半導体スイッチ１０Ｘ〜１０Ｚの各々の下層に配置され、下アームの半導体スイッチ１０Ｘ〜１０Ｚ各々のコレクタと電気的に接続した各相導電層４４Ｕ〜４４Ｗと、を備え、第２導電層６０は、第２絶縁部材５０を介して正極主回路配線４２に重畳して配置され、各相導電層４４Ｕ〜４４Ｗと電気的に接続した負極主回路配線６２を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
セラミックスで形成された伝導領域部分を含む第１絶縁部材と、
前記伝導領域部分上に積層された第１導電層と、
前記第１導電層上に積層され、セラミックスで形成された第２絶縁部材と、
前記第２絶縁部材上に積層された第２導電層と、
前記第１導電層上に接合された複数の半導体素子と、
前記複数の半導体素子を封止する封止構造部と、を備え、
前記複数の半導体素子は、上アームの半導体スイッチと、下アームの半導体スイッチとを備え、
前記第１導電層は、前記上アームの半導体スイッチの下層に配置され、前記上アームの半導体スイッチのコレクタと電気的に接続した正極主回路配線と、前記下アームの半導体スイッチの各々の下層に配置され、前記下アームの半導体スイッチ各々のコレクタと電気的に接続した各相導電層と、を備え、
前記第２導電層は、前記第２絶縁部材を介して前記正極主回路配線に重畳して配置され、前記各相導電層と電気的に接続した負極主回路配線を含むことを特徴とする半導体パッケージ。
【請求項２】
セラミックスで形成された伝導領域部分を含む第１絶縁部材と、
前記伝導領域部分上に積層された第１導電層と、
前記第１導電層上に積層され、セラミックスで形成された第２絶縁部材と、
前記第２絶縁部材上に積層された第２導電層と、
前記第１導電層又は前記第２導電層上に接合された複数の半導体素子と、
前記複数の半導体素子を封止する封止構造部と、を備え、
前記複数の半導体素子は、上アームの半導体スイッチと、下アームの半導体スイッチとを備え、
前記第１導電層は、前記上アームの半導体スイッチの下層に配置され、前記上アームの半導体スイッチのコレクタと電気的に接続した正極主回路配線を備え、
前記第２導電層は、前記下アームの半導体スイッチの各々の下層に配置され、前記下アームの半導体スイッチの各々のコレクタと電気的に接続した各相導電層と、前記各相導電層と電気的に接続した負極主回路配線と、を備え、前記各相導電層と前記負極主回路配線とは前記第２絶縁部材を介して前記正極主回路配線に重畳して配置されていることを特徴とする半導体パッケージ。
【請求項３】
前記セラミックスは窒化珪素であることを特徴とする請求項１又は請求項２記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体パッケージに関する。
【背景技術】
【０００２】
半導体パッケージは、例えば、半導体回路基板と、半導体回路基板を封止する封止部材と、を含む。半導体回路基板は、例えば、セラミックスや樹脂等の絶縁基材および絶縁基材の両面または片面に固定された金属箔等を含む導電基材と、一方の導電基材に半田等で固定された半導体素子等を含む回路と、を備えている。
【０００３】
例えば、半導体パッケージを３相交流インバータ回路として用いるときには、半導体回路基板は、インバータの高電位側の主回路配線と、低電位側の主回路配線と、これらの主回路配線間に各相の２つのパワー半導体素子を電気的に直列に接続した回路を含む。近年、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）などのパワー半導体素子は、高電圧、大電流下において高速でスイッチングする特性が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２９９３８号公報
【特許文献２】特開２００２−３１５３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インバータの高電位側の主回路配線と低電位側の主回路配線との間に生じる相互インダクタンスが大きくなると、主回路配線の総インダクタンスも大きくなる。その結果、例えば、パワー半導体素子が高速にスイッチングすることにより生じるサージ電圧が大きくなり、パワー半導体素子が破壊することがあった。
【０００６】
本発明の実施形態は上記事情を鑑みて成されたものであって、半導体パッケージにおいて、配線間に生じる相互インダクタンスを低減することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態による半導体パッケージは、セラミックスで形成された伝導領域部分を含む第１絶縁部材と、前記伝導領域部分上に積層された第１導電層と、前記第１導電層上に積層され、セラミックスで形成された第２絶縁部材と、前記第２絶縁部材上に積層された第２導電層と、前記第１導電層上に接合された複数の半導体素子と、前記複数の半導体素子を封止する封止構造部と、を備え、前記複数の半導体素子は、上アームの半導体スイッチと、下アームの半導体スイッチとを備え、前記第１導電層は、前記上アームの半導体スイッチの下層に配置され、前記上アームの半導体スイッチのコレクタと電気的に接続した正極主回路配線と、前記下アームの半導体スイッチの各々の下層に配置され、前記下アームの半導体スイッチ各々のコレクタと電気的に接続した各相導電層と、を備え、前記第２導電層は、前記第２絶縁部材を介して前記正極主回路配線に重畳して配置され、前記各相導電層と電気的に接続した負極主回路配線を含む。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態の半導体パッケージの構成を概略的に示す平面図である。
【図２】図２は、図１に示す線ＩＩ−ＩＩにおける半導体パッケージの断面の一例を概略的に示す図である。
【図３】図３は、第２実施形態の半導体パッケージの構成を概略的に示す平面図である。
【図４】図４は、図３に示すＩＶ−ＩＶにおける半導体パッケージの断面の一例を概略的に示す図である。
【図５】図５は、比較例の半導体パッケージの構成を概略的に示す断面図である。
【発明を実施するための形態】
【０００９】
以下、複数の実施形態の半導体パッケージについて、図面を参照して説明する。  
図１は、第１実施形態の半導体パッケージの構成を概略的に示す平面図である。  
図２は、図１に示す線ＩＩ−ＩＩにおける半導体パッケージの断面の一例を概略的に示す図である。
【００１０】
本実施形態の半導体パッケージは、複数の半導体素子１０と、駆動回路２０と、第１絶縁部材３０と、第１導電層４０と、第２絶縁部材５０と、第２導電層６０と、第３導電層７０と、封止構造部８０と、を備えている。なお、図１では、封止構造部８０を省略している。
【００１１】
第１絶縁部材３０は、流路３２と、複数の突出形状部分３４と、伝熱領域部分３５と、を有している。  
伝熱領域部分３５は、後述する第１導電層４０が接合する第１絶縁部材３０の部分であって、第１導電層４０が接合した面と、第１導電層４０が接合した面と対向した冷却面３６とを含む。伝熱領域部分３５は、第１導電層４０と接触した第１絶縁部材３０の面と冷却面３６との間に位置する第１絶縁部材３０の部分である。
【００１２】
突出形状部分３４は、伝熱領域部分３５の第１導電層４０が積層されている面と対向した面に設けられ、伝熱領域部分３５の冷却面３６が突出した第１絶縁部材３０の一部である。突出形状部分３４は、突出形状部分３４を除いたときの伝熱領域部分３５の面を基準面として流路３２へ突出している。突出形状部分３４は、第１絶縁部材３０の伝熱領域部分３５と一体に形成されている。突出形状部分３４は、伝熱領域部分３５と別体であってもよく、例えば噴流や垂直流などの高い流速を用いた冷却方法を採用する場合には、突出形状部分３４を省略しても構わない。
【００１３】
流路３２は、第１絶縁部材３０の内部に設けられた冷却媒体が通過するための空隙である。すなわち、第１絶縁部材３０は、内部に流路となる空隙を有し、第１導電層４０が積層されている面と対向した面（冷却面３６）を内壁面の一部とする筒形状部を有する。本実施形態では、各相の２つのスイッチング素子が並ぶ方向（幅方向Ｘ）と略平行に延びている。
【００１４】
第１絶縁部材３０は、粉末状の材料をシート状にして、１枚のシートを焼結し、又は複数のシートを積層した後に焼結して形成されている。本実施形態では、第１絶縁部材３０は、例えば窒化珪素（ＳｉＮ）や、窒化アルミ（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）等のセラミックスのシートなどで形成され、これらのセラミックスシートを１又は複数積層して形成することも可能である。とくに窒化珪素は抗折強度が高く、高温環境においても安定性が比較的高い。また、窒化珪素は、アルミナ（Ａｌ２Ｏ３）や樹脂等と比較して熱伝導率が高い。したがって、内部に流路３２を有する第１絶縁部材３０は、冷却媒体の流速向上や沸騰現象に対する十分な耐量を有する。
【００１５】
また、第１絶縁部材３０は、積層方向（図２の高さ方向Ｚ）における中央を通る基板面方向に平行な線に対して線対称に形成されているため、製造過程で焼結する際に、セラミックスが縮んで反りが発生することを回避できる。
【００１６】
なお、第１絶縁部材３０は、少なくとも伝熱領域部分３５を備えていれば良い。例えば、第１絶縁部材３０は伝熱領域部分３５を備え、半導体パッケージが流路ジャケット（図示せず）をさらに備えていてもよい。流路ジャケットは、例えば、伝熱領域部分３５と対向した凹部を備え、この凹部と伝熱領域部分３５との間の空隙が冷却媒体の流路となる。流路ジャケットは、例えば、オーリング等の弾性体を介して第１絶縁部材３０に固定される。
【００１７】
第１導電層４０は、回路配線に用いられる銅材料、アルミニウム、タングステン、モリブデン、および、これらの複合材料などの導電材料をパターンニングして形成される配線層部の部分である。本実施形態では第１導電層４０は、例えば銅により形成されている。なお、第１導電層４０は、第１絶縁部材３０の材料であるセラミックスとの熱膨張差を考慮して、タングステン、モリブデン、およびこれらの複合材料を用いてもよい。本実施形態では、半導体素子１０が搭載される導電層の厚さは、０．５ｍｍ以上５ｍｍ以下としている。さらに、後述する第２導電層６０よりも流路３２側に形成される第１導電層４０は、第２導電層６０よりも薄く、例えば、１．０ｍｍ以上の厚さである。第１導電層４０は、例えば第１絶縁部材３０の伝熱領域部分３５に直接接合され、あるいは、伝熱領域部分３５の表面にろう接合されている。
【００１８】
第１導電層４０は、第１絶縁部材３０上においてパターンニングされ、半導体素子１０を含む回路の一部を構成してもよく、外部から電流を供給するリードが接続される接続パッドを含んでいてもよい。本実施形態では、第１導電層４０は、正極主回路配線４２と、各相導電層４４Ｕ、４４Ｖ、４４Ｗとを有している。各相導電層４４Ｕ、４４Ｖ、４４Ｗは、流路３２が延びた方向Ｘに略直交する方向（図２の奥行方向Ｙ）に沿って並んで配置されている。正極主回路配線４２は、基板面上で流路３２が延びた方向Ｘにおいて、各相導電層４４Ｕ、４４Ｖ、４４Ｗと並んで配置されている。
【００１９】
また、第１導電層４０は、半導体素子１０で発生した熱を第１絶縁部材３０の基板面方向（半導体素子１０、第１導電層４０、および第１絶縁部材３０が積層した方向と直交する方向に平行な面方向）に拡散するためのヒートスプレッダであり、第１絶縁部材３０の片面または両面に分割して存在してもよい。
【００２０】
第２絶縁部材５０は、第１導電層４０上に形成されている。第２絶縁部材５０は、第１絶縁部材３０と同様に、粉末状の材料をシート状にして焼結して形成されている。本実施形態では、第２絶縁部材５０は、例えば窒化珪素（ＳｉＮ）や、窒化アルミ（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）等のセラミックスのシートなどで形成され、これを積層して形成することが可能である。
【００２１】
本実施形態では、第２絶縁部材５０は、正極主回路配線４２上に配置された２つの絶縁部材５２、５４と、各相導電層４４Ｕ、４４Ｖ、４４Ｗ上のそれぞれに配置された３つの絶縁部材５６Ｕ、５６Ｖ、５６Ｗとを備えている。
【００２２】
絶縁部材５２は、正極主回路配線４２の、流路３２が延びた方向に略直交する方向Ｙに延びた一方の端部に沿って配置されている。この一方の端部は、各相導電層４４Ｕ、４４Ｖ、４４Ｗ側の、正極主回路配線４２の端部である。絶縁部材５４は、正極主回路配線４２の奥行方向Ｙに延びた他方の端部に沿って配置されている。絶縁部材５６Ｕ、５６Ｖ、５６Ｗは、各相導電層４４Ｕ、４４Ｖ、４４Ｗの、奥行方向Ｙに延びる端部に沿って配置されている。
【００２３】
幅方向Ｘにおいて、絶縁部材５２と絶縁部材５４との間には、正極主回路配線４２上において後述する半導体素子１０が配置されている。また、幅方向Ｘにおいて、絶縁部材５２と絶縁部材５６Ｕ、５６Ｖ、５６Ｗとの間には、各相導電層４４Ｕ、４４Ｖ、４４Ｗ上において後述する半導体素子１０が配置されている。
【００２４】
半導体素子１０は、例えばＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）であって、ＦＥＴ（Field-Effect Transistor）、ＧＴＯ（gate turn-off thyristor）、トランジスタなどの半導体スイッチ１２と、ダイオード１４と、を含む。半導体素子１０は、第１導電層４０の表面に例えば半田により固定されている。
【００２５】
本実施形態では、半導体素子１０は、３相交流インバータのスイッチング素子として半導体パッケージに搭載されている。半導体素子１０は、Ｕ相の半導体素子１０Ｕ、１０Ｘ、と、Ｖ相の半導体素子１０Ｖ、１０Ｙと、Ｗ相の半導体素子１０Ｗ、１０Ｚと、を備えている。各相において、上アームの半導体素子１０Ｕ〜１０Ｗと下アームの半導体素子１０Ｘ〜１０Ｚとは、正極主回路配線４２と第２導電層（負極主回路配線）６０との間に電気的に直列に接続されている。
【００２６】
上アームの半導体素子１０Ｕ〜１０Ｗは、正極主回路配線４２上に配置されている。半導体素子１０Ｕ〜１０Ｗは、絶縁部材５２と絶縁部材５４との間において、半導体素子１０Ｕ、半導体素子１０Ｖ、半導体素子１０Ｗの順に、流路３２が延びる方向（幅方向Ｘ）と積層方向Ｚとに対して略直交した方向（奥行方向Ｙ）に並んで配置されている。
【００２７】
半導体素子１０Ｘは、各相導電層４４Ｕ上に配置されている。半導体素子１０Ｘは、絶縁部材５２と絶縁部材５６Ｕとの間に配置されている。半導体素子１０Ｙは、各相導電層４４Ｖ上に配置されている。半導体素子１０Ｙは、絶縁部材５２と絶縁部材５６Ｖとの間に配置されている。半導体素子１０Ｚは、各相導電層４４Ｗ上に配置されている。半導体素子１０Ｚは、絶縁部材５２と絶縁部材５６Ｗとの間に配置されている。
【００２８】
上アームの半導体素子１０Ｕ〜１０Ｗは、半導体スイッチ１２のコレクタと、ダイオード１４のアノードとが正極主回路配線４２と電気的に接続している。Ｕ相の上アームの半導体素子１０Ｕは、半導体スイッチ１２のエミッタと、ダイオード１４のカソードとが、例えばボンディングワイヤにより各相導電層４４Ｕと電気的に接続している。Ｖ相の上アームの半導体素子１０Ｖは、半導体スイッチ１２のエミッタと、ダイオード１４のカソードとが、例えばボンディングワイヤにより各相導電層４４Ｖと電気的に接続している。Ｗ相の上アームの半導体素子１０Ｗは、半導体スイッチ１２のエミッタと、ダイオード１４のカソードとが、例えばボンディングワイヤにより各相導電層４４Ｗと電気的に接続している。
【００２９】
下アームの半導体素子１０Ｘ〜１０Ｚは、半導体スイッチ１２のコレクタとダイオード１４のアノードとが、例えばボンディングワイヤにより後述する第２導電層（負極主回路配線）６０と電気的に接続している。Ｕ相の下アームの半導体素子１０Ｘは、半導体スイッチ１２のエミッタとダイオード１４のカソードとが各相導電層４４Ｕと電気的に接続している。Ｖ相の下アームの半導体素子１０Ｙは、半導体スイッチ１２のエミッタとダイオード１４のカソードとが各相導電層４４Ｖと電気的に接続している。Ｗ相の下アームの半導体素子１０Ｚは、半導体スイッチ１２のエミッタとダイオード１４のカソードとが各相導電層４４Ｗと電気的に接続している。
【００３０】
半導体素子１０Ｕ〜１０Ｗ、１０Ｘ〜１０Ｚの半導体スイッチ１２のゲートは、後述する駆動回路２０のゲート信号出力端子と電気的に接続する第３導電層７０と、例えばボンディングワイヤにより接続している。
【００３１】
第２導電層６０は、第２絶縁部材５０の絶縁部材５２上に配置されている。第２導電層６０は、回路配線に用いられる銅材料、アルミニウム、タングステン、モリブデン、および、これらの複合材料などの導電材料をパターンニングして形成される配線層部の部分である。本実施形態では、第２導電層６０は、銅により形成され、１．２ｍｍ以上の厚さとしている。第２導電層６０は、絶縁部材５２に直接接合され、あるいは、絶縁部材５２の表面にろう接合されている。
【００３２】
第２導電層６０は、例えば３相交流インバータの負極主回路配線である。第２導電層６０は、上アームの半導体素子１０Ｕ〜１０Ｗと、下アームの半導体素子１０Ｘ〜１０Ｚとの間に配置されている。
【００３３】
駆動回路２０は、例えば、図示しない外部の制御回路からゲート信号と、半導体スイッチ１２のゲート抵抗を切替える信号とを受信し、半導体スイッチ１２のゲート抵抗を切替えて、半導体素子１０へゲート信号を出力する回路を含む。
【００３４】
上アームの半導体素子１０Ｕ〜１０Ｗへゲート信号を出力する駆動回路２０は、絶縁部材５４上に配置された第３導電層７０上に例えば半田により固定されている。下アームの半導体素子１０Ｘ〜１０Ｚへゲート信号を出力する駆動回路２０は、絶縁部材５６Ｕ〜５６Ｗそれぞれの上に配置された第３導電層７０上に例えば半田により固定されている。  
【００３５】
第３導電層７０は、第２絶縁部材５０の絶縁部材５４、５６Ｕ、５６Ｖ、５６Ｗ上に配置されている。第３導電層７０は、回路配線に用いられる銅材料、アルミニウム、タングステン、モリブデン、および、これらの複合材料などの導電材料をパターンニングして形成される配線層部の部分である。本実施形態では、第３導電層７０は、例えば、銅により形成され、駆動回路２０などの半導体素子１０以外の部品を搭載する第３導電層７０の厚さは、例えば、０．５ｍｍ以下としている。
【００３６】
封止構造部８０は、例えば樹脂等により形成された絶縁体である。封止構造部８０は、例えばモールドやポッティングにより、第１絶縁部材３０の伝熱領域部分３５上に積層された半導体素子１０、駆動回路２０、第１導電層４０、第２絶縁部材５０、第２導電層６０、第３導電層７０等を被覆および封止している。封止構造部８０は、少なくとも半導体素子１０を封止することにより半導体素子１０が水や空気と接触することを防止し、半導体素子１０の劣化を回避している。封止構造部８０は、例えば、第１導電層４０、第２導電層６０および第３導電層７０の一部を露出するように配置されてもよい。
【００３７】
図５は、比較例の半導体パッケージの構成を概略的に示す断面図である。なお、本比較例について、上述の第１実施形態の半導体パッケージと同様の構成については、同一の符号を付して以下に説明する。
【００３８】
本比較例の半導体パッケージは、中継端子部９０と絶縁基板１００とを更に備えている。この例では、３相交流インバータの正極主回路配線と負極主回路配線とが、第１絶縁部材３０上に並んで配置されている。また、第１絶縁部材３０の上層に、中継端子部９０を介して絶縁基板１００が更に配置されている。
【００３９】
第１導電層４０は、正極主回路配線４２と、各相導電層４４Ｕ〜４４Ｗと、負極主回路配線４６とを備えている。負極主回路配線４６は、正極主回路配線４２と各相導電層４４Ｕ〜４４Ｗとの間に配置されている。
【００４０】
上アームの半導体素子１０Ｕ〜１０Ｗは、正極主回路配線４２上に配置されている。下アームの半導体素子１０Ｘ〜１０Ｚは、各相導電層４４Ｕ〜４４Ｗ上にそれぞれ配置されている。
【００４１】
中継端子部９０は、第１導電層４０上に配置されている。中継端子部９０は、積層方向Ｚに延びた端子を有し、この端子が絶縁基板１００に連通することにより、絶縁基板１００上の回路配線と電気的に接続している。中継端子部９０の端子は、ボンディングワイヤを介して、半導体素子１０のゲートと電気的に接続している。
【００４２】
絶縁基板１００は、第１導電層４０上の半導体素子１０と積層方向Ｚに離間して配置されている。  
駆動回路２０は、絶縁基板１００上に搭載されている。駆動回路２０は、第３導電層７０を介して絶縁基板１００上の回路配線と電気的に接続し、回路配線および中継端子部９０を介して半導体素子１０へゲート信号を供給する。
【００４３】
封止構造部８０は、例えばモールドやポッティングにより、第１絶縁部材３０の伝熱領域部分３５上に積層された半導体素子１０、駆動回路２０、第１導電層４０、第３導電層７０、中継端子部９０、絶縁基板１００等を被覆および封止している。封止構造部８０は、例えば、第１導電層４０および第３導電層７０の一部を露出するように配置されてもよい。
【００４４】
図５に示す比較例の半導体パッケージのように、正極主回路配線４２と、負極主回路配線４６とを基板面方向に並べて配置すると、正極主回路配線４２と負極主回路配線４６との間に生じる相互インダクタンスにより、例えば、３相交流インバータのスイッチングにより生じるサージ電圧が大きくなることがある。例えば半導体素子１０の耐圧を超える過大なサージ電圧が生じると、半導体素子１０が破壊されることがあった。
【００４５】
これに対し、上述の第１実施形態では、正極主回路配線４２と負極主回路配線６０とは第２絶縁部材５０を介して積層方向Ｚに重畳して配置されているため、正極主回路配線４２と負極主回路配線６０との間に生じる相互インダクタンスを相殺することができる。このことにより、半導体素子の破壊や断線などによる故障を回避することができ、半導体パッケージの品質を担保することが可能となる。
【００４６】
更に、第１実施形態の半導体パッケージでは、第１導電層４０上に第２絶縁部材５０を介して第２導電層６０が積層されている。このことにより、第１絶縁部材３０の基板面の面積を小さくすることができ、半導体パッケージの小型化、軽量化を実現することが可能となる。また、セラミックスで形成された第１絶縁部材３０を小さくすることにより、半導体パッケージの製造コストを低く抑えることが可能となる。
【００４７】
次に、第２実施形態の半導体パッケージについて、図面を参照して詳細に説明する。なお、以下の説明において、上述の第１実施形態と同様の構成については、同一の符号を付して説明を省略する。
図３は、第２実施形態の半導体パッケージの構成を概略的に示す平面図である。  
図４は、図３に示す線ＩＶ−ＩＶにおける半導体パッケージの断面の一例を概略的に示す図である。
【００４８】
本実施形態の半導体パッケージは、半導体素子１０と、第１絶縁部材３０と、第１導電層４０と、第２絶縁部材５０と、第２導電層６０と、中継端子部９０と、半導体素子１０と、封止構造部８０と、を有している。なお、図３において、封止構造部８０の図示は省略している。
【００４９】
本実施形態の第１絶縁部材３０は、上述の第１実施形態と同様の構成である。すなわち、第１絶縁部材３０は、流路３２と、複数の突出形状部分３４と、伝熱領域部分３５と、を有している。
【００５０】
第１導電層４０は、第１絶縁部材３０の伝熱領域部分３５上に配置されている。本実施形態では、第１導電層４０は、３相交流インバータの正極主回路配線である。また、第１導電層４０は、半導体素子１０で発生した熱を第１絶縁部材３０の基板面方向に拡散するためのヒートスプレッダであって、伝熱領域部分３５の冷却面３６と対向した面上において、第１半導体素子１０の下に配置されるのみでなく第２絶縁部材５０、および、中継端子部９０の下にも延びて配置されている。
【００５１】
第２絶縁部材５０は、第１導電層４０上に形成されている。第２絶縁部材５０は、第１絶縁部材３０と同様に、粉末状の材料をシート状にして焼結して形成されている。本実施形態では、第２絶縁部材５０は、例えば窒化珪素（ＳｉＮ）や、窒化アルミ（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）等のセラミックスのシートなどで形成され、これらのセラミックスシートを１又は複数積層して形成することが可能である。本実施形態では、第２絶縁部材５０は、第１導電層４０の奥行方向Ｙに延びた一端に沿って配置されている。
【００５２】
中継端子部９０は、第１導電層４０上において、第１導電層４０の奥行方向Ｙに延びた他端に沿って配置されている。中継端子部９０は、第１導電層４０上から積層方向Ｚに延びた複数の端子を有している。中継端子部９０の複数の端子は、封止構造部８０の外まで延び、外部環境に露出している。
【００５３】
第２導電層６０は、第２絶縁部材５０上に配置されている。本実施形態では、第２導電層６０は、負極主回路配線６２と、各相導電層６４Ｕ〜６４Ｗと、を有している。負極主回路配線６２は、第２絶縁部材５０の奥行方向Ｙに延びた一端に沿って配置されている。各相導電層６４Ｕ〜６４Ｗは、第２絶縁部材５０の奥行方向Ｙに延びた他端に沿って、負極主回路配線６２と離間して並んで配置されている。各相導電層６４Ｕ〜６４Ｗと負極主回路配線６２とは、第２絶縁部材５０を介して正極主回路配線４２に重畳して配置されている。
【００５４】
上アームの半導体素子１０Ｕ〜１０Ｗは、第１導電層４０上において、第２絶縁部材５０と中継端子部９０との間に配置されている。下アームの半導体素子１０Ｘ〜１０Ｚは、各相導電層６４Ｕ〜６４Ｗ上にそれぞれ配置されている。
【００５５】
なお、本実施形態の半導体パッケージのように、半導体素子を第２絶縁部材５０の上層に配置する場合、第２絶縁部材５０は０．３ｍｍ以下とすることが望ましい。第２絶縁部材５０を０．３ｍｍ以下とすることで、第２絶縁部材５０における熱抵抗の増加を防止することができる。
【００５６】
また、本実施形態では、第２絶縁部材５０と第２導電層６０との間に段差が設けられている。このように段差を設けることにより、第１導電層４０と第２導電層６０との間の沿面距離を十分な大きさとしている。上記のように、第２絶縁部材５０と第２導電層６０との間に段差を設けることにより、例えば、第２絶縁部材５０が０．３ｍｍ以下の場合であっても十分な絶縁耐圧を得ることができた。
【００５７】
封止構造部８０は、例えばモールドやポッティングにより、第１絶縁部材３０の伝熱領域部分３５上に積層された半導体素子１０、第１導電層４０、第２絶縁部材５０、第２導電層６０、中継端子部９０、絶縁基板１００等を被覆および封止している。封止構造部８０は、例えば、第１導電層４０および第２導電層６０の一部を露出するように配置されてもよい。
【００５８】
上述の第２実施形態では、上述の第１実施形態と同様に、正極主回路配線４２と負極主回路配線６０とは第２絶縁部材５０を介して積層方向Ｚに重ねて配置されているため、正極主回路配線４２と負極主回路配線６０との間に生じる相互インダクタンスを相殺することができる。このことにより、半導体素子の破壊や断線などによる故障を回避することができ、半導体パッケージの品質を担保することが可能となる。  
また、第１実施形態と同様に、半導体パッケージの小型化、軽量化を実現することが可能となり、半導体パッケージの製造コストを低く抑えることが可能となる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１０、１０Ｕ〜１０Ｗ、１０Ｘ〜１０Ｚ…半導体素子、１２…半導体スイッチ、１４…ダイオード、２０…駆動回路、３０…第１絶縁部材、３２…流路、３４…突出形状部分、３５…伝熱領域部分、３６…冷却面、４０…第１導電層、４２…正極主回路配線、４４Ｕ〜４４Ｗ…各相導電層、４６…負極主回路配線、５０…第２絶縁部材、５２、５４、５６Ｕ〜５６Ｗ…絶縁部材、６０…第２導電層、６２…負極主回路配線、６４Ｕ〜６４Ｗ…各相導電層、７０…第３導電層、８０…封止構造部、９０…中継端子部、１００…絶縁基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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