(57)【要約】      （修正有）【課題】ＧａＮを用いた縦型ＭＯＳＦＥＴの動的特性を改善するため、ｐ型ウェルにおいて正孔の移動距離が長い電流経路の抵抗を他の電流経路の抵抗よりも相対的に下げる。【解決手段】縦型ＭＯＳＦＥＴは、非極正面の主面を有する窒化ガリウム層２０と、窒化ガリウム層２０の主面２４においてストライプ状に設けられたｐ型ウェル領域３０と、ｐ型ウェル領域３０の上方に設けられたストライプ状の電極５０とを備える。正孔の移動度は、主面２４に平行な方向の内、ストライプ状の電極５０の延伸方向よりも延伸方向に直交する方向において高い。【選択図】図６
2017108060.tif 000002
【特許請求の範囲】
【請求項１】
非極正面の主面を有する窒化ガリウム層と、
前記窒化ガリウム層の前記主面においてストライプ状に設けられたｐ型ウェル領域と、
前記ｐ型ウェル領域の上方に設けられたストライプ状の電極と
を備え、
正孔の移動度は、前記主面に平行な方向の内、前記ストライプ状の電極の延伸方向よりも前記延伸方向に直交する方向において高い
縦型ＭＯＳＦＥＴ。
【請求項２】
前記主面がｍ面である場合、前記延伸方向に直交する方向は〈１１−２０〉方向である
請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項３】
前記主面がａ面である場合、前記延伸方向に直交する方向は〈１−１００〉方向である
請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項４】
前記ｐ型ウェル領域の前記主面側に設けられるｐ型コンタクト領域およびｎ型ソース領域と、
前記ｐ型コンタクト領域および前記ｎ型ソース領域以外の領域上に少なくとも設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
前記窒化ガリウム層の前記主面とは反対側に位置する他の主面に接して設けられたドレイン電極と
をさらに備え、
前記ストライプ状の電極は、前記ｐ型コンタクト領域および前記ｎ型ソース領域上に設けられるソース電極である
請求項１から３のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項５】
前記ｐ型ウェル領域の前記主面側に設けられるｐ型コンタクト領域およびｎ型ソース領域と、
側壁および底部を有し、前記側壁が前記ｐ型ウェル領域に接するトレンチ部と、
前記トレンチ部の前記側壁および前記底部に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接して設けられたゲート電極と
前記窒化ガリウム層の前記主面とは反対側に位置する他の主面に接して設けられたドレイン電極と
をさらに備え、
前記ストライプ状の電極は、前記ｐ型コンタクト領域および前記ｎ型ソース領域上に設けられるソース電極である
請求項１から３のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項６】
非極正面の主面を有する窒化ガリウム層と、
前記窒化ガリウム層の主面に設けられたｐ型ウェル領域と
を備え、
前記ｐ型ウェル領域において、正孔が通過する距離が最大となる第１方向における正孔の移動度が、前記主面と平行な面内において前記第１方向と直交する第２方向における正孔の移動度よりも高い縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴに関する。
【０００２】
炭化ケイ素基板表面における階段状の微小ステップはキャリアをトラップするので、移動度を低下させることが知られている。そこで、電流が当該微小ステップを横切らないように、（０００１）面を主面とし、かつ、〈１１−２０〉方向にオフ角を設けていた（例えば、特許文献１参照）。また、炭化ケイ素基板の｛０００１｝面に対するオフ角を５０°以上６０°以下とすることにより、チャネルと酸化膜との界面準位を低減してチャネル移動度を向上させていた（例えば、特許文献２参照）。このように、炭化ケイ素基板においては、キャリアのトラップを低減することにより、移動度を向上させる試みがなされていた。なお、移動度は、通電時における半導体装置の静的特性とも表現できる。
［先行技術文献］
［特許文献］
［特許文献１］  特開平１０−１０７２６３号公報
［特許文献２］  国際公開第２０１０／１１６８８６号
【０００３】
本出願の発明者は、窒化ガリウム（以下、ＧａＮと略記する。）が、結晶軸方向に応じて正孔（ホール）の移動度の異方性を有することを確認した。正孔の移動度は、半導体装置をオン／オフさせるときの動的特性に影響を与える。例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のチャネル領域が形成されるｐ型ウェル領域において、正孔電流が流れる方向の抵抗が高いほどＭＯＳＦＥＴの動的特性が悪くなる。なお、電流経路の単位長さ当たりの抵抗に起因して、正孔の移動距離が長いほど抵抗が高くなる。
【０００４】
具体的には、ゲートにオン電圧を印加するときに、ｐ型ウェル領域とｎ型ドリフト層との間のｐｎ接合容量の充電速度が遅くなる。それゆえ、オン時のスイッチング特性が悪くなる。加えて、ゲートにオフ電圧を印加した直後の過渡応答時に、ｐ型ウェル領域の抵抗に起因してｐ型ウェル領域の電位が持ち上げられる。これにより、ｐ型ウェル領域と、ゲート絶縁膜と、ゲート電極との間で素子破壊が生じる。また、ｐ型ウェル領域の電位が持ち上げられると、ＭＯＳＥＦＴの寄生ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）がオンする問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、ＧａＮを用いた縦型ＭＯＳＦＥＴの動的特性を改善するべく、ｐ型ウェルにおいて正孔の移動距離が長い電流経路の抵抗を他の電流経路の抵抗よりも相対的に下げることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様における縦型ＭＯＳＦＥＴは、窒化ガリウム層と、ｐ型ウェル領域と、ストライプ状の電極とを備えてよい。窒化ガリウム層は、非極正面の主面を有してよい。ｐ型ウェル領域は、窒化ガリウム層の主面においてストライプ状に設けられてよい。ストライプ状の電極は、ｐ型ウェル領域の上方に設けられてよい。正孔の移動度は、主面に平行な方向の内、ストライプ状の電極の延伸方向よりも延伸方向に直交する方向において高くてよい。
【０００７】
主面がｍ面である場合、延伸方向に直交する方向は〈１１−２０〉方向であってよい。
【０００８】
主面がａ面である場合、延伸方向に直交する方向は〈１−１００〉方向であってよい。
【０００９】
縦型ＭＯＳＦＥＴは、ｐ型コンタクト領域およびｎ型ソース領域と、ゲート絶縁膜と、ゲート電極と、ドレイン電極とをさらに備えてよい。ｐ型コンタクト領域およびｎ型ソース領域は、ｐ型ウェル領域の主面側に設けられてよい。ゲート絶縁膜は、ｐ型コンタクト領域およびｎ型ソース領域以外の領域上に少なくとも設けられてよい。ゲート電極は、ゲート絶縁膜上に設けられてよい。ドレイン電極は、窒化ガリウム層の主面とは反対側に位置する他の主面に接して設けられてよい。ストライプ状の電極は、ｐ型コンタクト領域およびｎ型ソース領域上に設けられるソース電極であってよい。
【００１０】
縦型ＭＯＳＦＥＴは、ｐ型コンタクト領域およびｎ型ソース領域と、トレンチ部と、ゲート絶縁膜と、ゲート電極と、ドレイン電極とをさらに備えてよい。ｐ型コンタクト領域およびｎ型ソース領域は、ｐ型ウェル領域の主面側に設けられてよい。トレンチ部は、側壁および底部を有してよい。側壁はｐ型ウェル領域に接してよい。ゲート絶縁膜は、トレンチ部の側壁および底部に接して設けられてよい。ゲート電極は、ゲート絶縁膜に接して設けられてよい。ドレイン電極は、窒化ガリウム層の主面とは反対側に位置する他の主面に接して設けられてよい。ストライプ状の電極は、ｐ型コンタクト領域およびｎ型ソース領域上に設けられるソース電極であってよい。
【００１１】
本発明の第２の態様における縦型ＭＯＳＦＥＴは、窒化ガリウム層と、ｐ型ウェル領域とを備えてよい。窒化ガリウム層は、非極正面の主面を有してよい。ｐ型ウェル領域は、窒化ガリウム層の主面に設けられてよい。ｐ型ウェル領域において、正孔が通過する距離が最大となる第１方向における正孔の移動度は、主面と平行な面内において第１方向と直交する第２方向における正孔の移動度よりも高くてよい。
【００１２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、電圧ＶＤＳの時間変化を示す図である。（ｂ）は、縦型ＭＯＳＦＥＴのオン状態を示す図である。
【図２】（ａ）は、電圧ＶＤＳの時間変化を示す図である。（ｂ）は、縦型ＭＯＳＦＥＴの過渡状態を示す図である。
【図３】（ａ）は、電圧ＶＤＳの時間変化を示す図である。（ｂ）は、縦型ＭＯＳＦＥＴのオフ状態を示す図である。
【図４】（ａ）は、縦型ＭＯＳＦＥＴの過渡状態における位置Ａおよび位置Ｂを通る経路でのＣＲ回路を示す図である。（ｂ）は、位置Ａおよび位置Ｂにおける電圧Ｖの時間変化の概要を示す図である。
【図５】六方格子の面指数および方向指数を示す図である。
【図６】第１実施形態における縦型ＭＯＳＦＥＴ１００を示す図である。
【図７】第２実施形態における縦型ＭＯＳＦＥＴ２００を示す図である。
【図８】第３実施形態における縦型ＭＯＳＦＥＴ３００を示す図である。
【図９】第４実施形態における縦型ＭＯＳＦＥＴ４００を示す図である。
【図１０】実験例１における（ａ）上面図、および、（ｂ）断面図を示す図である。
【図１１】実験例２における（ａ）上面図、および、（ｂ）断面図を示す図である。
【図１２】電極層８０間の距離Ｌに対する抵抗値Ｒを示すグラフである。
【発明を実施するための形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１から図４は、縦型ＭＯＳＦＥＴのオン状態、過渡状態およびオフ状態を説明する図である。図１の（ａ）は、電圧ＶＤＳの時間変化を示す図である。図１の（ｂ）は、縦型ＭＯＳＦＥＴのオン状態を示す図である。本例では、０≦ｔ＜Ｔ１をオン状態とし、Ｔ１≦ｔ＜Ｔ２を過渡状態とし、Ｔ２≦ｔ＜Ｔ３をオフ状態とする。本例のオン状態とは、ｐ型ウェル領域３０にチャネル領域３６が形成され、ソース電極５０からドレイン電極６０に電子電流が流れている定常状態である。オン状態では、ｎ＋型ソース領域３２およびｎ＋型ＧａＮ基板１０（ドレイン領域ともいう）間の電位差（電圧ＶＤＳ）が他の状態と比べて低くなる。
【００１６】
本例の縦型ＭＯＳＦＥＴは、ＧａＮ層２０と、ゲート絶縁膜４４と、ゲート電極４０と、ソース電極５０と、ドレイン電極６０とを有する。ＧａＮ層２０は、ｎ＋型ＧａＮ基板１０と、ｎ＋型ＧａＮ基板１０上にエピタキシャル形成されたｎ−型ＧａＮ層１２とを有する。ＧａＮ層２０は、主面２４にｐ型ウェル領域３０を有する。ｐ型ウェル領域３０内には、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４が設けられる。
【００１７】
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、単にｎ型と記載した場合、当該ｎ型はｎ＋型およびｎ−型を含む概念である。同様に、単にｐ型と記載した場合、当該ｐ型はｐ＋型およびｐ−型を含む概念である。
【００１８】
ＧａＮ層２０の主面２４において、ｎ＋型ソース領域３２およびｐ＋型コンタクト領域３４に直接接してソース電極５０が設けられる。また、ＧａＮ層２０の他の主面２６に直接接してドレイン電極６０が設けられる。ソース電極５０には接地電位が印加されてよく、ドレイン電極６０には電源電圧（ＶＤＤ）が印加されてよい。
【００１９】
ＧａＮ層２０の主面２４に直接接してゲート絶縁膜４４が設けられる。また、ゲート絶縁膜４４上に接してゲート電極４０が設けられる。本例では、ゲート電極４０に正電圧が印加されると、ゲート電極４０直下のｐ型ウェル領域３０に電荷反転層であるチャネル領域３６が形成される。これにより、ソース電極５０、ｎ＋型ソース領域３２、チャネル領域３６、ｎ−型ＧａＮ層１２、ｎ＋型ＧａＮ基板１０およびドレイン電極６０の順に、電子電流が流れる。
【００２０】
図２の（ａ）は、電圧ＶＤＳの時間変化を示す図である。図２の（ｂ）は、縦型ＭＯＳＦＥＴの過渡状態を示す図である。本例の過渡状態では、ゲート電極４０に印加されていた正電圧をゼロまたは負電圧とする。これにより、チャネル領域３６が消滅する。過渡状態では、ｐ型ウェル領域３０とｎ−型ＧａＮ層１２との間およびその近傍に空乏層２２の形成が進行する。空乏層２２の形成時に、ｐ型ウェル領域３０からｐ＋型コンタクト領域３４へ正孔（ｈ＋）が引き抜かれ、かつ、ｎ−型ＧａＮ層１２からｎ＋型ＧａＮ基板１０に電子（ｅ−）が引き抜かれる。つまり、過渡状態は、正孔（ｈ＋）および電子（ｅ−）の引き抜きが進行する動的状態である。
【００２１】
図３の（ａ）は、電圧ＶＤＳの時間変化を示す図である。図３の（ｂ）は、縦型ＭＯＳＦＥＴのオフ状態を示す図である。本例のオフ状態とは、正孔（ｈ＋）および電子（ｅ−）の引き抜きが完了した定常状態である。つまり、空乏層２２の拡張が止まった定常状態である。なお、縦型ＭＯＳＦＥＴは、オフ状態の後に再びオン状態に移行してもよい。この場合、オフ状態から、正孔（ｈ＋）および電子（ｅ−）の注入が進行する過渡状態を経て、オン状態に移行してよい。
【００２２】
図４の（ａ）は、縦型ＭＯＳＦＥＴの過渡状態における位置Ａおよび位置Ｂを通る経路でのＣＲ回路を示す図である。過渡状態において、正孔（ｈ＋）はｐ型ウェル領域３０の空乏層２２に最も近い端部（点線）からｐ＋型コンタクト領域３４を経てソース電極５０に引き抜かれる。位置Ａを通る経路は、過渡状態において、正孔（ｈ＋）の移動距離が最も長い電流経路である。これに対して、位置Ｂを通る経路は、過渡状態において、正孔（ｈ＋）の移動距離が最も短い電流経路である。
【００２３】
ここで、仮に、空乏層２２ではない位置におけるｐ型ウェル領域３０の抵抗が場所に依らずに一様であると仮定すると、位置Ａを通る経路の抵抗ＲＡは、位置Ｂを通る経路の抵抗ＲＢよりも大きい。すなわち、ＲＢ＜ＲＡとなる。抵抗ＲＡおよびＲＢは、キャパシタと等価である空乏層２２に各々直列接続してＣＲ回路を構成する。
【００２４】
なお、通常のＭＯＳＦＥＴにおいて、ｐ型ウェル領域３０の深さは０．５μｍ〜１μｍ、チャネル形成領域（チャネル領域３６が形成可能な領域）は、１μｍ〜１．５μｍ程度である。また、位置Ａからｐ＋型コンタクト領域３４までの最短直線距離は、１．５μｍ〜４．０μｍ程度である。さらに、位置Ｂからｐ＋型コンタクト領域３４までの最短直線距離は、０．２μｍ〜０．５μｍ程度である。経路の長さは抵抗に比例するので、位置Ａを通る経路の抵抗ＲＡは位置Ｂを通る経路の抵抗ＲＢよりも高くなる。なお、経路の長さを考慮すれば、通常のＭＯＳＦＥＴにおいて、ｐ型ウェル領域３０の抵抗が一様でなくても、ほぼ常にＲＢ＜ＲＡとなる。
【００２５】
図４の（ｂ）は、位置Ａおよび位置Ｂにおける電圧Ｖの時間変化の概要を示す図である。位置Ａの電圧特性を引き出し線Ａで示し、位置Ｂの電圧特性を引き出し線Ｂで示す。過渡状態では、抵抗Ｒに起因して電圧Ｖが急峻に増加する。図示するように、抵抗Ｒが大きいＡの方がＢよりも電圧Ｖの増加がより急激である。ｐ型ウェル領域３０の電位の持ち上がりが大きいと、ｐ型ウェル領域３０と、ゲート絶縁膜４４と、ゲート電極４０との間で素子破壊が生じる問題、および、寄生ＢＪＴが誤ってオンする問題があることは上述の通りである。それゆえ、動的特性を改善するべく、正孔（ｈ＋）の移動距離が長い電流経路の抵抗を他の電流経路の抵抗よりも相対的に下げることが望まれる。
【００２６】
図５は、六方格子の面指数および方向指数を示す図である。ＧａＮの結晶は、六方格子を有する。六方格子において、（０００１）面はｃ面、（１−１００）面はｍ面、（１１−２０）面はａ面と呼ばれる。なお、本明細書において、ミラー指数として用いる「−１」および「−２」は、数字の上にバー（ｂａｒ）記載した表現に等しいものとする。ｃ面は極性面と呼ばれ、ｍ面およびａ面は非極性面とも呼ばれる。図５において、ｃ面は六角柱の上面および底面の面を指す。また、ｍ面は六角柱の６つの側面を指す。６つの側面は、ＧａＮ結晶の六回対称性に起因して各々等価な面である。さらに、ａ面は図５に示す断面およびこれに等価な面を指す。
【００２７】
［０００１］は、ｃ面に垂直な方向を示す。なお、〈０００１〉方向は、［０００１］方向に平行な全ての方向を含意する。また、［１−１００］方向は、ｍ面に垂直な方向を示す。なお、〈１−１００〉方向は、［１−１００］方向に平行な全ての方向を含意する。さらに、［１１−２０］方向は、ａ面に垂直な方向を示す。なお、〈１１−２０〉方向は、［１１―２０］方向に平行な全ての方向を含意する。
【００２８】
本出願の発明者は、ＧａＮの非極性面における正孔の移動度に異方性があることを確認した。具体的には、ＧａＮの結晶の主面をｍ面とする場合に、正孔移動度は〈１１−２０〉方向の方が〈０００１〉方向よりも高いことを見出した。このことを簡易的に、μｃ＜μａと表現する。
【００２９】
また、極性面であるｃ面において、正孔移動度は〈１１−２０〉方向および〈１−１００〉方向においてほぼ等しいことを見出した。このことを簡易的に、μａ〜μｍと表現する。上記の事実から、主面をａ面とする場合に、正孔移動度は〈１−１００〉方向の方が〈０００１〉方向よりも高いと類推できる。このことを簡易的に、μｃ＜μｍと表現する。
【００３０】
上記の事実を鑑みると、主面がｍ面である場合には正孔の移動距離が最大となる電流経路を〈１１−２０〉方向とし、主面がａ面である場合には正孔の移動距離が最大となる電流経路を〈１−１００〉方向とするとよい。これにより、正孔の移動距離が長い電流経路の抵抗を他の電流経路の抵抗よりも相対的に下げることができる。これにより、縦型ＭＯＳＦＥＴの動的特性を改善することができる。加えて、上記の配置によれば、〈０００１〉方向において、正孔の引き抜きを生じさせない。このことも、動的特性の改善に寄与する。
【００３１】
図６は、第１実施形態における縦型ＭＯＳＦＥＴ１００を示す図である。本例の縦型ＭＯＳＦＥＴ１００は、ＧａＮ層２０と、ゲート絶縁膜４４と、ゲート電極４０と、ソース電極５０と、ドレイン電極６０とを有する。ＧａＮ層２０は、ｎ＋型ＧａＮ基板１０と、ｎ＋型ＧａＮ基板１０上にエピタキシャル形成されたｎ−型ＧａＮ層１２とを有する。
【００３２】
本例のＧａＮ層２０は、非極正面の主面２４を有する。非極性の主面２４は、上述の通りｍ面またはａ面であってよい、本例の主面２４は、ｍ面である。主面２４はオフ角を有してもよい。ｍ面は、〈０００１〉方向へ±８°以内のオフ角を有してもよい。オフ角を設けることにより、エピタキシャル成長した結晶表面の平坦性を向上させることができる。
【００３３】
本例において、「上」および「上方」とは、主面２４に垂直であって、ｎ＋型ＧａＮ基板１０からｎ−型ＧａＮ層１２に向かう方向を指す。これに対して、「下」および「下方」とは、「上」および「上方」とは逆方向を指す。
【００３４】
ｎ＋型ＧａＮ基板１０のｎ型不純物濃度は、１Ｅ＋１７ｃｍ−３以上１Ｅ＋２０ｃｍ−３以下であってよい。ｎ−型ＧａＮ層１２のｎ型不純物濃度は、１Ｅ＋１６ｃｍ−３程度であってよい。１２００Ｖ耐圧を想定する場合、ｎ＋型ＧａＮ基板１０の厚みは１００μｍ以上５００μｍ以下であってよく、ｎ−型ＧａＮ層１２の厚みは１０μｍであってよい。なお、本明細書において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０１６を意味する。
【００３５】
ｎ−型ＧａＮ層１２は、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）および適切なキャリアガスを用いてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。ｎ型不純物は酸素（Ｏ）およびシリコン（Ｓｉ）のうち一種類以上の元素であってよい。なお、ＭＯＣＶＤ法に代えて、ハライド気相成長法（ＨＶＰＥ法）または分子線エピタキシー法（ＭＢＥ法）を用いてもよい。また、ｐ型不純物はマグネシウム（Ｍｇ）およびベリリウム（Ｂｅ）のうち一種類以上の元素であってよい。
【００３６】
ＧａＮ層２０は、主面２４にｐ型ウェル領域３０を有する。本例のｐ型ウェル領域３０は、主面２４においてストライプ状に設けられる。本例において、ストライプの長手方向は〈０００１〉方向であり、短手方向は〈１１−２０〉方向である。本例のｐ型ウェル領域３０の主面２４側には、ｐ＋型コンタクト領域３４およびｎ＋型ソース領域３２が設けられる。ｐ＋型コンタクト領域３４およびｎ＋型ソース領域３２も、ｐ型ウェル領域３０と同様にストライプ状に設けられる。
【００３７】
ｐ型ウェル領域３０のｐ型不純物濃度は、１Ｅ＋１７ｃｍ−３であってよい。ｐ＋型コンタクト領域３４のｐ型不純物濃度は、４Ｅ＋１９ｃｍ−３であってよい。ｎ＋型ソース領域３２のｎ型不純物濃度は、１Ｅ＋２０ｃｍ−３であってよい。不純物ドーピングは、イオンドーピングプロセスにより実行してもよいし、選択再成長法等を用いて所定の不純物濃度を有するエピタキシャル層を部分的に形成することにより実行してもよい。あるいは、これらの組合せを用いても良い。
【００３８】
ｐ型ウェル領域３０の上方にストライプ状の電極が設けられる。本例において、当該ストライプ状の電極は、ソース電極５０である。ソース電極５０は、ｐ＋型コンタクト領域３４およびｎ＋型ソース領域３２上に直接接して設けられる。本例において、ソース電極５０の延伸方向は〈０００１〉方向であり、延伸方向に直交する方向は〈１１−２０〉方向である。
【００３９】
本例のｐ型ウェル領域３０では、正孔が通過する距離が最大となる第１方向を〈１１−２０〉方向とする。第１方向は、ストライプ状のソース電極５０の延伸方向に直交する方向でもある。また、主面２４と平行な面内において第１方向と直交する第２方向を〈０００１〉方向とする。上述の様に、正孔の移動度は、主面２４に平行な方向の内、〈０００１〉方向よりも〈１１−２０〉方向において高い。したがって、正孔の移動距離が最も長い電流経路の抵抗を他の電流経路の抵抗よりも相対的に下げることができる。これにより、縦型ＭＯＳＦＥＴの動的特性を改善することができる。
【００４０】
なお、過渡状態においては、ｐ型ウェル領域３０からｐ＋型コンタクト領域３４に向かう［１−１００］方向においても正孔が引き抜かれる。上述の様に、正孔の移動度は、<０００１>方向よりも〈１−１００〉方向において高い。つまり、<１−１００>方向の抵抗は〈０００１〉方向の抵抗よりも低い。このように、正孔の抵抗が他の方向よりも低い〈１１−２０〉方向および〈１−１００〉において、正孔の引き抜きを行う。それゆえ、縦型ＭＯＳＦＥＴの動的特性を改善することができる。
【００４１】
また、ＧａＮ層の主面２４とは反対側に位置する他の主面２６に接してドレイン電極６０が設けられる。ソース電極５０には接地電位が印加されてよく、ドレイン電極６０には電源電圧（ＶＤＤ）が印加されてよい。ソース電極５０およびドレイン電極６０は、各々チタン（Ｔｉ）およびアルミニウム（Ａｌ）の積層体であってよい。積層体は、既知のスパッタリングおよび蒸着等により形成した後、既知の手法によりパターニングすることにより完成してよい。
【００４２】
ＧａＮ層２０の主面２４に接してゲート絶縁膜４４が設けられる。本例のゲート絶縁膜４４は、ｐ＋型コンタクト領域３４およびｎ＋型ソース領域３２以外のｐ型ウェル領域３０上に少なくとも設けられる。ゲート絶縁膜４４は、チャネル領域３６が形成されるｐ型ウェル領域３０上に設ければよい。ゲート絶縁膜４４は、５０ｎｍ以上１００ｎｍ以下の厚みを有する酸化シリコンであってよい。酸化シリコンは、既知のＣＶＤ等により形成することができる。ゲート絶縁膜４４上にゲート電極４０が設けられる。ゲート電極４０は、ｎ型不純物をドープしたポリシリコン、または、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）の金属膜もしくはこれらの合金膜であってよい。本例では、酸化シリコンおよびｎ型不純物をドープしたポリシリコンを形成した後、既知の手法によりパターニングして、ゲート絶縁膜４４およびゲート電極４０を形成する。
【００４３】
図７は、第２実施形態における縦型ＭＯＳＦＥＴ２００を示す図である。本例は、主面２４がａ面である。さらに、ソース電極５０の延伸方向は〈０００１〉方向であり、主面２４に平行な面の内当該延伸方向に直交する方向は〈１−１００〉方向である。係る点において第１実施形態と異なる。本例においても、正孔の移動距離が最も長い電流経路〈１−１００〉の抵抗を他の電流経路の抵抗よりも相対的に下げることができる。加えて、ｐ型ウェル領域３０からｐ＋型コンタクト領域３４に向かう［１１−２０］方向においても、正孔が引き抜かれる。これにより、縦型ＭＯＳＦＥＴの動的特性を改善することができる。
【００４４】
図８は、第３実施形態における縦型ＭＯＳＦＥＴ３００を示す図である。本例の縦型ＭＯＳＦＥＴ３００は、トレンチ部７０を備えるトレンチゲート型である。トレンチ部７０は、側壁７２および底部７４を有する。側壁７２は、ｐ型ウェル領域３０に接して設けられる。また、ゲート絶縁膜４４は、トレンチ部７０の側壁７２および底部７４に接して設けられる。係る点において第１実施形態と異なる。その他の点は、第１実施形態と同じであるので、同様に縦型ＭＯＳＦＥＴの動的特性を改善することができる。
【００４５】
図９は、第４実施形態における縦型ＭＯＳＦＥＴ４００を示す図である。本例の縦型ＭＯＳＦＥＴ４００は、第３実施形態と同じトレンチゲート型である。ただし、本例の主面２４は、第２実施形態と同じａ面である。本例において、ソース電極５０の延伸方向は〈０００１〉方向であり、主面２４に平行な面の内当該延伸方向に直交する方向は〈１−１００〉方向である。本例においても、第３実施形態と同様に、縦型ＭＯＳＦＥＴの動的特性を改善することができる。
【００４６】
図１０は、実験例１における（ａ）上面図、および、（ｂ）断面図を示す図である。本例では、ｍ面の主面２４上に、複数の電極層８０を設けた。電極層８０は、白金（Ｐｔ）、ニッケル（Ｎｉ）および金（Ａｕ）を下から上にこの順で積層し、酸素雰囲気下において６５０℃で２分間熱処理することにより形成した。複数の電極層８０のうち隣接する２つは、所定の間隔Ｌで［１１−２０］方向に離間した。所定の間隔Ｌは、５μｍ、１０μｍ、１５μｍ、２０μｍおよび２５μｍとした。複数の電極層８０は、［０００１］方向の長さを３５０μｍとした。そして、隣接する２つの電極層８０間に５ｍＡの一定電流を流した場合の電圧を測定した。これにより、ｐ型ウェル領域３０の微分抵抗を抵抗Ｒとして算出した。これにより、図１２における実験例１の距離Ｌ‐抵抗値Ｒ直線のグラフを得た。
【００４７】
図１１は、実験例２における（ａ）上面図、および、（ｂ）断面図を示す図である。本例は、複数の電極層８０を、［０００１］方向に離間して配置した。係る点が実験例１と異なる。これにより、図１２における［０００１］方向の距離Ｌ‐抵抗値Ｒ直線のグラフを得た。
【００４８】
図１２は、電極層８０間の距離Ｌに対する抵抗値Ｒを示すグラフである。縦軸Ｒは抵抗値［任意単位］であり、横軸Ｌは電極層８０間の距離［μｍ］である。本例では、ショットキー抵抗の影響を排除するために、グラフの傾きからｐ型ウェル領域３０のシート抵抗を算出した。
【００４９】
抵抗Ｒ、ｐ型ウェル領域３０の幅Ｗ、ｐ型ウェル領域３０の長さＬとする場合に、シート抵抗Ｒｓは下記の（数式１）で表される。
［数１］Ｒ＝Ｒｓ（Ｌ／Ｗ）
【００５０】
（数式１）を用いて、シート抵抗Ｒｓは下記の（数式２）で表される。実験例１および２において、Ｗ＝２５０μｍである。また、ΔＲ／ΔＬは、実験例のグラフの傾きから得ることができる。これによりシート抵抗Ｒｓを得ることができる。
［数２］Ｒｓ＝（ΔＲ／ΔＬ）Ｗ
【００５１】
図１２に示すように、実験例１のシート抵抗Ｒｓは約２０ｋΩ／□となり、実験例２のシート抵抗Ｒｓは約３０ｋΩ／□となった。このようにして、ｍ面において、［１１−２０］方向のシート抵抗Ｒｓが［０００１］方向のシート抵抗Ｒｓよりも小さいことを確認した。
【００５２】
本明細書は、電流を流すキャリアの主体が電子であるＭＯＳＦＥＴについて記載している。しかしながら、電子および正孔がともにキャリアの主体となるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）においても、本明細書の技術的思想を適用してよい。
【００５３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００５５】
１０・・ｎ＋型ＧａＮ基板、１２・・ｎ−型ＧａＮ層、２０・・ＧａＮ層、２２・・空乏層、２４・・主面、２６・・他の主面、３０・・ｐ型ウェル領域、３２・・ｎ＋型ソース領域、３４・・ｐ＋型コンタクト領域、３６・・チャネル領域、４０・・ゲート電極、４４・・ゲート絶縁膜、５０・・ソース電極、６０・・ドレイン電極、７０・・トレンチ部、７４・・底部、７２・・側壁、８０・・電極層、１００・・縦型ＭＯＳＦＥＴ、２００・・縦型ＭＯＳＦＥＴ、３００・・縦型ＭＯＳＦＥＴ、４００・・縦型ＭＯＳＦＥＴ
【図１】
2017108060.tif 000003
【図２】
2017108060.tif 000004
【図３】
2017108060.tif 000005
【図４】
2017108060.tif 000006
【図５】
2017108060.tif 000007
【図６】
2017108060.tif 000008
【図７】
2017108060.tif 000009
【図８】
2017108060.tif 000010
【図９】
2017108060.tif 000011
【図１０】
2017108060.tif 000012
【図１１】
2017108060.tif 000013
【図１２】
2017108060.tif 000014