(57)【要約】      （修正有）【課題】信頼性の向上を可能とする半導体装置を提供する。【解決手段】第１の電極２０と、第２の電極２２と、少なくとも一部が第１の電極２０と第２の電極２２との間に設けられ、第１の面と第２の面とを有し、第１導電型の第１の領域１２と、第１の電極２０の周囲において、第１の面に接して設けられた複数の第２導電型の第２の領域１４と、を有する半導体基板１０と、第２の領域１４上に設けられ正電荷を含む第１の絶縁膜２４と、第２の領域１４上に設けられ負電荷を含む第２の絶縁膜２６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、第１の面と第２の面とを有し、第１導電型の第１の領域と、前記第１の電極の周囲において、前記第１の面に接して設けられた複数の第２導電型の第２の領域と、を有する半導体基板と、
前記第２の領域上に設けられ正電荷を含む第１の絶縁膜と、
前記第２の領域上に設けられ負電荷を含む第２の絶縁膜と、
を備える半導体装置。
【請求項２】
前記第１の絶縁膜及び前記第２の絶縁膜がシリコン酸化膜である請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁膜の炭素濃度が前記第２の絶縁膜の炭素濃度よりも高い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１の絶縁膜及び前記第２の絶縁膜と、前記半導体基板との間に設けられた第３の絶縁膜を、更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１の絶縁膜がＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）をソースガスとして用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第２の絶縁膜がＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−ＣＶＤ）法により形成されたシリコン酸化膜である請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
前記第１の絶縁膜と前記第２の絶縁膜とが接する請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項８】
前記半導体基板がシリコン基板である請求項１乃至請求項７いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の信頼性を劣化させる要因として、絶縁膜中に含まれる電荷、半導体層と絶縁膜との界面に存在する界面電荷、外部から侵入してくる外来電荷などによる特性変動が知られている。絶縁膜中に含まれる電荷が半導体装置の動作、或いは待機中に半導体装置内を移動し、半導体装置の耐圧の変動やリーク電流の変動を引き起こす場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−６３７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、第１の面と第２の面とを有し、第１導電型の第１の領域と、前記第１の電極の周囲において、前記第１の面に接して設けられた複数の第２導電型の第２の領域と、を有する半導体基板と、前記第２の領域上に設けられ正電荷を含む第１の絶縁膜と、前記第２の領域上に設けられ負電荷を含む第２の絶縁膜と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の模式平面図。
【図３】第１の比較形態の半導体装置の模式断面図。
【図４】第２の比較形態の半導体装置の模式断面図。
【図５】第１の実施形態の半導体装置の作用・効果の説明図。
【図６】第１の実施形態の半導体装置の作用・効果の説明図。
【図７】第１の実施形態の半導体装置の作用・効果の説明図。
【図８】第２の実施形態の半導体装置の模式断面図。
【図９】第３の実施形態の半導体装置の模式断面図。
【図１０】第４の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記は、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型の表記は、ｐ＋型、ｐ型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられ、第１の面と第２の面とを有し、第１導電型の第１の領域と、第１の電極の周囲において、第１の面に接して設けられた複数の第２導電型の第２の領域と、を有する半導体基板と、第２の領域上に設けられ正電荷を含む第１の絶縁膜と、第２の領域上に設けられ負電荷を含む第２の絶縁膜と、を備える。
【００１０】
図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式平面図である。図２は、半導体基板表面の不純物領域のパターンを示す。図１は、図２のＡＡ’断面に対応する断面を示す。本実施形態の半導体装置は縦型のＰＩＮダイオード１００である。ＰＩＮダイオード１００は、例えば、耐圧が４．５ｋＶ以上の高耐圧ダイオードである。耐圧は４．５ｋＶ以上に限るものでなく、例えば６００Ｖ以上の耐圧を必要とする半導体装置に適用することができる。
【００１１】
ＰＩＮダイオード１００は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＰＩＮダイオード１００の順バイアス時に主に電流が流れる領域として機能する。終端領域は、ＰＩＮダイオード１００の逆バイアス時に、素子領域の端部に印加される電界の強度を緩和し、ＰＩＮダイオード１００の素子耐圧を向上させる領域として機能する。
【００１２】
ＰＩＮダイオード１００は、シリコン基板（半導体基板）１０、アノード電極（第１の電極）２０、カソード電極（第２の電極）２２、第１の層間絶縁膜（第１の絶縁膜）２４、第２の層間絶縁膜（第２の絶縁膜）２６を備えている。半導体基板１０は、ｎ−型のドリフト領域（第１の領域）１２、ｐ型のガードリング領域（第２の領域）１４、ｐ型のアノード領域１６、ｎ＋型のカソード領域１８、ｎ型のバッファ領域１９を備えている。
【００１３】
シリコン基板１０は、第１の面と、第１の面に対向する第２の面を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。シリコン基板１０の少なくとも一部は、アノード電極２０とカソード電極２２との間に設けられる。
【００１４】
ｎ＋型のカソード領域１８は、シリコン基板１０内に設けられる。ｎ＋型のカソード領域１８は、シリコン基板１０の第２の面に接して設けられる。
【００１５】
ｎ＋型のカソード領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。
【００１６】
ｎ型のバッファ領域１９は、シリコン基板１０内に設けられる。ｎ型のバッファ領域１９は、ｎ＋型のカソード領域１９の第２の面に対抗する面に接して設けられる。ｎ型のバッファ領域１９は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。
【００１７】
ｎ−型のドリフト領域１２は、シリコン基板１０内に設けられる。ｎ−型のドリフト領域１２は、ｎ型のバッファ領域１９と第１の面との間に設けられる。
【００１８】
ｎ−型のドリフト領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。
【００１９】
ｐ型のアノード領域１６は、シリコン基板１０内に設けられる。ｐ型のアノード領域１６は、素子領域に設けられる。ｐ型のアノード領域１６は、シリコン基板１０の第１の面に接して設けられる。
【００２０】
ｐ型のアノード領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００２１】
ｐ型のガードリング領域１４は、シリコン基板１０内に複数設けられる。ｐ型のガードリング領域１４は、終端領域に設けられる。ｐ型のガードリング領域１４は、シリコン基板１０の第１の面に接して設けられる。ｐ型のガードリング領域１４は、ｎ−型のドリフト領域１２とシリコン基板１０の第１の面との間に設けられる。
【００２２】
また、図２に示すように、ｐ型のガードリング領域１４は、アノード電極２０がシリコン基板１０の第１の面に接する領域３０及びアノード領域１６の周囲に設けられる。ｐ型のガードリング領域１４は、領域３０及びアノード領域１６を囲む環状の形状を備える。
【００２３】
ｐ型のガードリング領域１４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００２４】
図１、図２では、ｐ型のガードリング領域１４の数を３個としているが、ｐ型のガードリング領域１４の数は、必ずしも３個に限定されるものではない。ｐ型のガードリング領域１４の数は、ＰＩＮダイオード１００に要求される耐圧レベル等に応じて、決定される。ｐ型のガードリング領域１４の数は、例えば、１０個以上３０個以下である。
【００２５】
また、図１、図２ではｐ型のガードリング領域１４の幅とその間隔を一定の値としているが、ｐ型ガードリング領域１４の幅やその間隔は一定の値に限定されるものではない。ｐ型ガードリング領域１４に幅と間隔は、ＰＩＮダイオード１００に要求される耐圧レベル等に応じて、決定される。ｐ型ガードリング領域１４の間隔は、例えば、素子領域に近い側で狭く、素子領域から離れるに従って広くすることができる。
【００２６】
例えば、ＰＩＮダイオード１００のチップサイズは１０ｍｍ角程度であり、アノード領域１６は７ｍｍ角程度であり、アノード領域１６の周囲の終端領域の幅は１．５ｍｍ程度である。
【００２７】
第１の層間絶縁膜２４は、シリコン基板１０の第１の面上に設けられる。第１の層間絶縁膜２４は、ｐ型のガードリング領域１４上に設けられる。
【００２８】
第１の層間絶縁膜２４は、正電荷を膜中に含む。正電荷の量は、例えば、１Ｅ１０ｃｍ−２以上１Ｅ１２ｃｍ−２以下である。第１の層間絶縁膜２４は、例えば、酸化物膜である。第１の層間絶縁膜２４は、例えば、シリコン酸化膜である。
【００２９】
第１の層間絶縁膜２４の膜厚は、例えば、０．１μｍ以上２．０μｍ以下である。
【００３０】
第１の層間絶縁膜２４は、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）をソースガスとして用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜である。ＴＥＯＳをソースガスとしてＣＶＤ法により形成されたシリコン膜は、正電荷を膜中に含む。
【００３１】
第１の層間絶縁膜２４は、例えば、シラン（ＳｉＨ４）をソースガスとしてＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法により形成されたシリコン酸化膜でもよい。シラン（ＳｉＨ４）をソースガスとしてＰＥＣＶＤ法により形成されたシリコン酸化膜は、正電荷を膜中に含む。
【００３２】
第２の層間絶縁膜２６は、シリコン基板１０の第１の面上に設けられる。第２の層間絶縁膜２６は、ｐ型のガードリング領域１４上に設けられる。本実施形態では、第２の層間絶縁膜２６は、第１の層間絶縁膜２４上に、第１の層間絶縁膜２４に接して設けられる
【００３３】
第２の層間絶縁膜２６は、負電荷を膜中に含む。負電荷の量は、例えば、１Ｅ１０ｃｍ−２以上１Ｅ１２ｃｍ−２以下である。第２の層間絶縁膜２６は、例えば、酸化物膜である。第２の層間絶縁膜２６は、例えば、シリコン酸化膜である。
【００３４】
第２の層間絶縁膜２６の膜厚は、例えば、０．１μｍ以上２．０μｍ以下である。
【００３５】
第２の層間絶縁膜２６は、例えば、シラン（ＳｉＨ４）をソースガスとしてＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−ＣＶＤ）法により形成されたシリコン酸化膜である。シラン（ＳｉＨ４）をソースガスとしてＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜は、負電荷を膜中に含む。
【００３６】
ＨＤＰ−ＣＶＤ法は膜堆積と同時にスパッタリングを行う。このため、特に、下地の凸部の角部の膜堆積が抑制され、膜表面の平坦性が向上する。
【００３７】
第１の層間絶縁膜２４及び第２の層間絶縁膜２６中の電荷の極性及び電荷の量は、Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）法にて求めることが可能である。例えば、所望の層間絶縁膜の表面をエッチングに露出させて金属電極を形成し、Ｃ−Ｖ法を用いてフラットバンド電圧のシフトを測定することで電荷の極性及び電荷の量を求めることが可能である。
【００３８】
第１の層間絶縁膜２４がＴＥＯＳをソースガスとしてＣＶＤ法により形成されたシリコン膜であり、第２の層間絶縁膜２６がシラン（ＳｉＨ４）をソースガスとしてＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜の場合、第１の層間絶縁膜２４の炭素濃度が、第２の層間絶縁膜２６の炭素濃度よりも高くなる。また、第１の層間絶縁膜２４の水分（ＯＨ）濃度が、第２の層間絶縁膜２６の水分（ＯＨ）濃度よりも高くなる。
【００３９】
第１の層間絶縁膜２４及び第２の層間絶縁膜２６中の炭素濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。第１の層間絶縁膜２４及び第２の層間絶縁膜２６中の水分（ＯＨ）濃度は、例えば、ＦＴＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。
【００４０】
アノード電極２０は、シリコン基板１０上に設けられる。アノード電極２０は、シリコン基板１０の第１の面の一部に接して設けられる。
【００４１】
アノード電極２０は、アノード領域１６に接して設けられる。アノード電極２０とアノード領域１６との間のコンタクトは、オーミックコンタクトである。
【００４２】
アノード電極２０は金属である。アノード電極２０は、例えば、チタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）とアルミニウム（Ａｌ）の積層膜である。
【００４３】
カソード電極２２は、シリコン基板１０の第２の面に接して設けられる。
【００４４】
カソード電極２２は、カソード領域１８に接して設けられる。カソード電極２２とカソード領域１８との間のコンタクトは、オーミックコンタクトである。
【００４５】
カソード電極２２は金属である。カソード電極２２は、例えば、チタン（Ｔｉ）とニッケル（Ｎｉ）と銀（Ａｇ）の積層膜である。
【００４６】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００４７】
図３は、第１の比較形態の半導体装置の模式断面図である。図４は、第２の比較形態の半導体装置の模式断面図である。図５、図６及び図７は、本実施形態の半導体装置の作用・効果の説明図である。
【００４８】
第１の比較形態の半導体装置は縦型のＰＩＮダイオード８００である。ＰＩＮダイオード８００は、層間絶縁膜が、第１の層間絶縁膜２４の単層膜、すなわち、正電荷を含む絶縁膜の単層膜である点で、本実施形態のＰＩＮダイオード１００と異なっている。なお、ＰＩＮダイオード８００の第１の層間絶縁膜２４の膜厚は、本実施形態のＰＩＮダイオード１００の第１の層間絶縁膜２４と第２の層間絶縁膜２６との合計膜厚に等しい。
【００４９】
第２の比較形態の半導体装置は縦型のＰＩＮダイオード９００である。ＰＩＮダイオード９００は、層間絶縁膜が、第２の層間絶縁膜２６の単層膜、すなわち、負電荷を含む絶縁膜の単層膜である点で、本実施形態のＰＩＮダイオード１００と異なっている。なお、ＰＩＮダイオード９００の第２の層間絶縁膜２６の膜厚は、本実施形態のＰＩＮダイオード１００の第１の層間絶縁膜２４と第２の層間絶縁膜２６との合計膜厚に等しい。
【００５０】
第１の比較形態のＰＩＮダイオード８００や第２の比較形態のＰＩＮダイオード９００では、ＢＴ（Ｂｉａｓ＆Ｔｅｍｐｅｒａｔｕｒｅ）試験で耐圧の低下やリーク電流の増加が生じる。ＢＴ試験は、高温かつ逆バイアスのストレスを印加する。一方、本実施形態のＰＩＮダイオード１００では、同じ条件でＢＴ試験を行っても、耐圧の低下やリーク電流の変動が抑制される。
【００５１】
図５は、第１の比較形態の終端領域における逆バイアス時の電界強度分布を示す模式図である。ＰＩＮダイオード８００の終端領域の模式断面図と電界強度分布を示す。点線がストレス印加前の電界強度分布、実線がストレス印加後の電界強度分布である。
【００５２】
ストレスを印加する前は、終端領域内でほぼ均一な電界強度分布を示す。一方、ストレス印加後は、終端領域での電界強度分布が不均一になる。特に、素子領域から離れた終端領域の外周部で電界強度が強くなる。絶縁膜に含まれる正電荷が多く外周部での電界強度がある閾値より大きくなった場合、ＰＩＮダイオード８００の耐圧の低下やリーク電流の増加が生ずる。あるいは、絶縁膜に含まれる正電荷の影響に加えて、外来電荷や界面電荷による影響により外周部の電界強度がある閾値より大きくなった場合、ＰＩＮダイオード８００の耐圧の低下やリーク電流の増加が生ずる。
【００５３】
この電界強度分布の変化は、第１の絶縁膜２４中の正電荷が、第１の絶縁膜２４に印加される電界で移動することによって生ずると考えられる。
【００５４】
図６は、第２の比較形態の終端領域における逆バイアス時の電界強度分布を示す模式図である。ＰＩＮダイオード９００の終端領域の模式断面図と電界強度分布を示す。点線がストレス印加前の電界強度分布、実線がストレス印加後の電界強度分布である。
【００５５】
ストレスを印加する前は、終端領域内でほぼ均一な電界強度分布を示す。一方、ストレス印加後は、終端領域での電界強度分布が不均一になる。特に、素子領域に近い終端領域の内周部で電界強度が強くなる。絶縁膜に含まれる負電荷が多く内周部での電界強度がある閾値より大きくなった場合、ＰＩＮダイオード９００の耐圧の低下やリーク電流の増加が生ずる。あるいは、絶縁膜に含まれる負電荷の影響に加えて、外来電荷や界面電荷による影響により内周部の電界強度がある閾値より大きくなった場合、ＰＩＮダイオード９００の耐圧の低下やリーク電流の増加が生ずる。
【００５６】
この電界強度分布の変化は、第２の絶縁膜２６中の負電荷が、第２の絶縁膜２６に印加される電界で移動することによって生ずると考えられる。
【００５７】
図７は、本実施形態の終端領域における逆バイアス時の電界強度分布を示す模式図である。ＰＩＮダイオード１００の終端領域の模式断面図と電界強度分布を示す。点線がストレス印加前の電界強度分布、実線がストレス印加後の電界強度分布である。
【００５８】
ストレスを印加する前は、終端領域内でほぼ均一な電界強度分布を示す。一方、ストレス印加後は、終端領域での電界強度分布が不均一になるが、電界強度が強くなる位置が、終端領域の外周部と内周部に分散される。したがって、第１及び第２の比較形態に比べ、終端領域の最大電界強度は低くなる。よって、ＰＩＮダイオード１００の耐圧の低下やリーク電流の増加が抑制される。このように終端領域での最大電界強度を低くできるため、界面電荷や外来電荷が存在しても終端領域における電界強度が閾値を超えることがなく、ＰＩＮダイオード１００の耐圧の低下やリーク電流の増加が抑制される。
【００５９】
以上、本実施形態のＰＩＮダイオード１００によれば、ストレス印加後の電界強度の変化が抑制され、信頼性が向上する。
【００６０】
（第２の実施形態）
本実施形態の半導体装置は、第１の絶縁膜と第２の絶縁膜との上下位置が逆転している点、以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６１】
図８は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は縦型のＰＩＮダイオード２００である。
【００６２】
ＰＩＮダイオード２００は、シリコン基板（半導体基板）１０、アノード電極（第１の電極）２０、カソード電極（第２の電極）２２、第１の層間絶縁膜（第１の絶縁膜）２４、第２の層間絶縁膜（第２の絶縁膜）２６を備えている。半導体基板１０は、ｎ−型のドリフト領域（第１の領域）１２、ｐ型のガードリング領域（第２の領域）１４、ｐ型のアノード領域１６、ｎ＋型のカソード領域１８を備えている。
【００６３】
第１の層間絶縁膜２４は、第２の層間絶縁膜２６上に第２の層間絶縁膜２６に接して設けられる。
【００６４】
本実施形態のＰＩＮダイオード２００によれば、第１の実施形態と同様の作用により、ストレス印加後の電界強度の変化が抑制され、信頼性が向上する。
【００６５】
（第３の実施形態）
本実施形態の半導体装置は、第１の絶縁膜及び第２の絶縁膜と、半導体基板との間に設けられた第３の絶縁膜を、更に備える点、以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６６】
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は縦型のＰＩＮダイオード３００である。
【００６７】
ＰＩＮダイオード３００は、シリコン基板（半導体基板）１０、アノード電極（第１の電極）２０、カソード電極（第２の電極）２２、第１の層間絶縁膜（第１の絶縁膜）２４、第２の層間絶縁膜（第２の絶縁膜）２６を備えている。半導体基板１０は、ｎ−型のドリフト領域（第１の領域）１２、ｐ型のガードリング領域（第２の領域）１４、ｐ型のアノード領域１６、ｎ＋型のカソード領域１８を備えている。ＰＩＮダイオード３００は、更に、表面酸化膜（第３の絶縁膜）３２を備える。
【００６８】
表面酸化膜３２は、第１の層間絶縁膜２４及び第２の層間絶縁膜２６と、シリコン基板１０との間に設けられる。表面酸化膜３２は、シリコン基板１０の第１の面上に、第１の面に接して設けられる。
【００６９】
表面酸化膜３２は、例えば、シリコンの熱酸化膜である。表面酸化膜３２の膜厚は、例えば、０．０１μｍ以上０．１μｍ以下である。
【００７０】
本実施形態のＰＩＮダイオード３００によれば、第１の実施形態と同様の作用により、ストレス印加後の電界強度の変化が抑制され、信頼性が向上する。
【００７１】
本実施形態では、第１から第３の絶縁膜を有する構造について説明した。絶縁膜の層数はこれに限られるものではなく、複数の正電荷を含む絶縁膜を積層することも可能である。また、複数の負電荷を含む絶縁膜を積層することも可能である。
【００７２】
（第４の実施形態）
本実施形態の半導体装置は、半導体装置がＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００７３】
図１０は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は縦型のＩＧＢＴ４００である。本実施形態の半導体装置は、オン状態のｎ型のドリフト領域中の蓄積キャリア密度を、エミッタ側で増大させる構造のＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）である。ＩＧＢＴ４００は、例えば、ＰＰＩ（Ｐｒｅｓｓ  Ｐａｃｋ  ＩＥＧＴ）用の、耐圧が４．５ｋＶ以上の高耐圧ＩＥＧＴである。ＰＰＩは、全ての電気的な接続を圧接により実現する。耐圧は４．５ｋＶ以上に限るものでなく、例えば６００Ｖ以上の耐圧を必要とする半導体装置に適用することができる。
【００７４】
ＩＧＢＴ４００は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＩＧＢＴ４００のオン動作時に主に電流が流れる領域として機能する。終端領域は、ＩＧＢＴ４００のオフ動作時に、素子領域の端部に印加される電界の強度を緩和し、ＩＧＢＴ４００の素子耐圧を向上させる領域として機能する。
【００７５】
ＩＧＢＴ４００は、シリコン基板（半導体基板）１０、エミッタ電極（第１の電極）４０、コレクタ電極（第２の電極）４２、ゲート絶縁膜４４、ゲート電極４６、フィールドプレート電極４８、表面絶縁膜（第３の絶縁膜）５０、第１の層間絶縁膜（第１の絶縁膜）２４、第２の層間絶縁膜（第２の絶縁膜）２６、保護膜５２を備えている。半導体基板１０は、ｎ−型のドリフト領域（第１の領域）１２、ｐ型のガードリング領域（第２の領域）１４、ｐ型のベース領域５４、ｐ型のフローティング領域５６、ｎ＋型のエミッタ領域５８、ｐ＋型のコレクタ領域６０を備えている。
【００７６】
シリコン基板１０は、第１の面と、第１の面に対向する第２の面を備えている。図１０においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。シリコン基板１０の少なくとも一部は、エミッタ電極４０とコレクタ電極４２との間に設けられる。
【００７７】
ｐ＋型のコレクタ領域６０は、シリコン基板１０内に設けられる。ｐ＋型のコレクタ領域６０は、シリコン基板１０の第２の面に接して設けられる。
【００７８】
ｐ＋型のコレクタ領域６０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００７９】
ｎ型のバッファ領域６１は、シリコン基板１０内に設けられる。ｎ型のバッファ領域６１は、ｐ＋型のコレクタ領域の第２の面に対抗する側の面に接して設けられる。
【００８０】
ｎ型のバッファ領域６１は、ｎ型不純物を含有する。ｎ型不純物は、例えば、例えば、リン（Ｐ）又は砒素（Ａｓ）である。
【００８１】
ｎ−型のドリフト領域１２は、シリコン基板１０内に設けられる。ｎ−型のドリフト領域１２は、ｎ型バッファ領域６１と第１の面との間に設けられる。
【００８２】
ｎ−型のドリフト領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。
【００８３】
ｐ型のベース領域５４及びｐ型のフローティング領域５６は、シリコン基板１０内に設けられる。ｐ型のベース領域５４及びｐ型のフローティング領域５６は、素子領域に設けられる。ｐ型のベース領域５４及びｐ型のフローティング領域５６は、ｎ−型のドリフト領域１２と第１の面との間に設けられる。
【００８４】
ｐ型のベース領域５４及びｐ型のフローティング領域５６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００８５】
ｎ＋型のエミッタ領域５８は、シリコン基板１０内に設けられる。ｎ＋型のエミッタ領域５８は、素子領域に設けられる。ｎ＋型のエミッタ領域５８は、ｐ型のベース領域５４と第１の面との間に設けられる。ｎ＋型のエミッタ領域５８は、ゲート絶縁膜４４と第１の面に接して設けられる。
【００８６】
ｎ＋型のエミッタ領域５８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。
【００８７】
ゲート絶縁膜４４は、シリコン基板１０内に設けられたトレンチの内面に設けられる。トレンチは、素子領域に設けられる。ゲート絶縁膜４４は、例えば、シリコン酸化膜である。
【００８８】
ゲート電極４６は、シリコン基板１０内に設けられたトレンチ内に設けられる。ゲート電極４６は、ゲート絶縁膜４４上に設けられる。ゲート電極４６は、例えば、ｎ型不純物がドーピングされた多結晶シリコンである。
【００８９】
ｐ型のガードリング領域１４は、シリコン基板１０内に複数設けられる。ｐ型のガードリング領域１４は、終端領域に設けられる。ｐ型のガードリング領域１４は、シリコン基板１０の第１の面に接して設けられる。ｐ型のガードリング領域１４は、ｎ−型のドリフト領域１２とシリコン基板１０の第１の面との間に設けられる。
【００９０】
また、図１０に示すように、ｐ型のガードリング領域１４は、エミッタ電極４０がシリコン基板１０の第１の面に接する領域の周囲に設けられる。ｐ型のガードリング領域１４は、素子領域を囲む環状の形状を備える。
【００９１】
ｐ型のガードリング領域１４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００９２】
図１０では、ｐ型のガードリング領域１４の数を２個としているが、ｐ型のガードリング領域１４の数は、必ずしも２個に限定されるものではない。ｐ型のガードリング領域１４の数は、ＩＧＢＴ４００に要求される耐圧レベル等に応じて、決定される。ｐ型のガードリング領域１４の数は、例えば、１０個以上３０個以下である。
【００９３】
また、図１０ではｐ型のガードリング領域１４の幅を一定の値としているが、ｐ型ガードリング領域１４の幅やその間隔は一定の値に限定されるものではない。ｐ型ガードリング領域１４に幅と間隔は、ＩＧＢＴ４００に要求される耐圧レベル等に応じて、決定される。ｐ型ガードリング領域１４の間隔は、例えば、素子領域に近い側で狭く、素子領域から離れるに従って広くすることができる。
【００９４】
表面絶縁膜５０は、シリコン基板１０の第１の面上に、第１の面に接して設けられる。表面絶縁膜５０は、例えば、ＴＥＯＳをソースガスとしてＣＶＤ法により形成されたシリコン膜である。表面絶縁膜５０の膜厚は、例えば、０．１μｍ以上２．０μｍ以下である。
【００９５】
フィールドプレート電極４８は、表面絶縁膜５０上に設けられる。フィールドプレート電極４８は、表面絶縁膜５０に設けられた開口部の底部で、ｐ型のガードリング領域１４に接する。フィールドプレート電極４８は、フローティングである。フィールドプレート電極４８は、終端領域の電界を緩和する機能を備える。
【００９６】
第１の層間絶縁膜２４は、シリコン基板１０の第１の面上に設けられる。第１の層間絶縁膜２４は、ｐ型のガードリング領域１４上に設けられる。第１の層間絶縁膜２４は、フィールドプレート電極４８上に設けられる。
【００９７】
第１の層間絶縁膜２４は、正電荷を膜中に含む。正電荷の量は、例えば、１Ｅ１０ｃｍ−２以上１Ｅ１２ｃｍ−２以下である。第１の層間絶縁膜２４は、例えば、酸化物膜である。第１の層間絶縁膜２４は、例えば、シリコン酸化膜である。
【００９８】
第１の層間絶縁膜２４の膜厚は、例えば、０．１μｍ以上２．０μｍ以下である。
【００９９】
第２の層間絶縁膜２６は、シリコン基板１０の第１の面上に設けられる。第２の層間絶縁膜２６は、ｐ型のガードリング領域１４上に設けられる。本実施形態では、第２の層間絶縁膜２６は、第１の層間絶縁膜２４上に、第１の層間絶縁膜２４に接して設けられる
【０１００】
第２の層間絶縁膜２６は、負電荷を膜中に含む。負電荷の量は、例えば、１Ｅ１０ｃｍ−２以上１Ｅ１２ｃｍ−２以下である。第２の層間絶縁膜２６は、例えば、酸化物膜である。第２の層間絶縁膜２６は、例えば、シリコン酸化膜である。
【０１０１】
第２の層間絶縁膜２６の膜厚は、例えば、０．１μｍ以上２．０μｍ以下である。
【０１０２】
エミッタ電極４０は、シリコン基板１０上に設けられる。エミッタ電極４０は、シリコン基板１０の第１の面の一部に接して設けられる。
【０１０３】
エミッタ電極４０は、ｎ＋型のエミッタ領域５８に接して設けられる。エミッタ電極４０とｎ＋型のエミッタ領域５８との間のコンタクトは、オーミックコンタクトである。
【０１０４】
エミッタ電極４０は、下部電極４０ａ及び上部電極４０ｂを備える。下部電極４０ａと上部電極４０ｂとの間の一部に、第１の層間絶縁膜２４と第２の層間絶縁膜２６が設けられる。
【０１０５】
エミッタ電極４０は、下部電極４０ａ及び上部電極４０ｂは、共に金属である。下部電極４０ａ及び上部電極４０ｂは、例えば、チタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）とアルミニウム（Ａｌ）の積層膜である。
【０１０６】
コレクタ電極４２は、シリコン基板１０の第２の面に接して設けられる。
【０１０７】
コレクタ電極４２は、コレクタ領域６０に接して設けられる。コレクタ電極４２とコレクタ領域６０との間のコンタクトは、オーミックコンタクトである。
【０１０８】
コレクタ電極４２は金属である。コレクタ電極４２は、例えば、シリコンを含有するアルミニウム（ＡｌＳｉ）とチタン（Ｔｉ）とニッケル（Ｎｉ）と銀（Ａｇ）の積層膜である。
【０１０９】
保護膜５２は、第２の層間絶縁膜２６上に形成される。保護膜５２は、例えば、樹脂膜である。保護膜５２は、例えば、ポリイミド膜である。
【０１１０】
本実施形態のＩＧＢＴ４００も、第１の実施形態のＰＩＮダイオード１００と同様、正電荷を含む第１の層間絶縁膜２４と、負電荷を含む第２の層間絶縁膜２６とを終端領域に備える。したがって、第１の実施形態と同様の作用により、ストレス印加後の電界強度の変化が抑制され、信頼性が向上する。
【０１１１】
なお、表面絶縁膜５０中の電荷は、表面絶縁膜５０がフィールドプレート電極４８により分断されているため、移動が抑制される。このため、表面絶縁膜５０の電荷の移動による終端領域の電界強度分布の変動は小さく、無視することが可能である。
【０１１２】
第１乃至第４の実施形態においては、半導体装置としてＰＩＮダイオード及びＩＧＢＴを例に説明したが、ショットキーバリアダイオードやＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｒｏ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等、その他の半導体装置にも本発明は適用可能である。
【０１１３】
第１乃至第４の実施形態においては、第１の絶縁膜及び第２の絶縁膜としてシリコン酸化膜を例示した。しかし、第１の絶縁膜及び第２の絶縁膜はシリコン酸化膜に限られるものではない。例えば、第１の絶縁膜又は第２の絶縁膜に、シリコン窒化膜、シリコン酸窒化膜等を適用することも可能である。また、例えば、第１の絶縁膜又は第２の絶縁膜に、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜等のＨｉｇｈ−ｋ膜を適用することも可能である。
【０１１４】
第１乃至第４の実施形態においては、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の半導体装置にも本発明は適用可能である。
【０１１５】
第１乃至第４の実施形態においては、半導体基板としてシリコン基板を例に説明したが、半導体基板として炭化珪素基板、窒化物半導体基板等、その他の半導体基板を適用することも可能である。
【０１１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１７】
１０      シリコン基板（半導体基板）
１２      ｎ−型のドリフト領域（第１の領域）
１４      ｐ型のガードリング領域（第２の領域）
２０      アノード電極（第１の電極）
２２      カソード電極（第２の電極）
２４      第１の層間絶縁膜（第１の絶縁膜）
２６      第２の層間絶縁膜（第２の絶縁膜）
３０      領域
３２      表面酸化膜（第３の絶縁膜）
４０      エミッタ電極（第１の電極）
４２      コレクタ電極（第２の電極）
５０      表面絶縁膜（第３の絶縁膜）
１００    ＰＩＮダイオード（半導体装置）
２００    ＰＩＮダイオード（半導体装置）
３００    ＰＩＮダイオード（半導体装置）
４００    ＩＧＢＴ（半導体装置）
【図１】
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【図２】
2017055015.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2017055015.tif 000008
【図７】
2017055015.tif 000009
【図８】
2017055015.tif 000010
【図９】
2017055015.tif 000011
【図１０】
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