(57)【要約】【課題】  オフセット電圧を低減することができる増幅器を提供する。【解決手段】  一実施形態に係る、第１の信号を増幅して第２の信号を出力する増幅器は、コンパレータ、遅延回路、第１の容量素子、第２の容量素子、第１のスイッチ、及び第２のスイッチを備える。コンパレータは、第１の信号と第３の信号とを比較して第４の信号を生成する。遅延回路は、増幅動作開始のタイミングを示す第５の信号をある遅延時間で遅延させて第６の信号を生成する。第１の容量素子は、電圧源と第３の信号を提供する第１のノードとの間に接続されている。第２の容量素子は、第１のノードと第２の信号を提供する第２のノードとの間に接続されている。第１のスイッチは、第２のノードと定電流源との間に接続され、第４の信号と第５の信号とによって制御される。第２のスイッチは、第１のノードと第２のノードとの間に接続され、第５の信号と第６の信号とによって制御される。【選択図】図１
2017055241.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を増幅して第２の信号を出力する増幅器であって、
前記第１の信号と第３の信号とを比較して第４の信号を生成するコンパレータと、
増幅動作開始のタイミングを示す第５の信号をある遅延時間で遅延させて第６の信号を生成する遅延回路と、
電圧源と前記第３の信号を提供する第１のノードとの間に接続された第１の容量素子と、
前記第１のノードと前記第２の信号を提供する第２のノードとの間に接続された第２の容量素子と、
前記第２のノードと定電流源との間に接続され、前記第４の信号と前記第５の信号とによって制御される第１のスイッチと、
前記第１のノードと前記第２のノードとの間に接続され、前記第５の信号と前記第６の信号とによって制御される第２のスイッチと、
を具備する増幅器。
【請求項２】
第１の信号を増幅して第２の信号を出力する増幅器であって、
前記第１の信号と第３の信号とを比較して第４の信号を生成するコンパレータと、
増幅動作開始のタイミングを示す第５の信号をある遅延時間で遅延させて第６の信号を生成する遅延回路と、
第１の電圧源と前記第３の信号を提供する第１のノードとの間に接続された第１の容量素子と、
前記第１のノードと第１の定電流源との間に接続され、前記第４の信号と前記第５の信号とによって制御される第１のスイッチと、
第２の電圧源と前記第２の信号を提供する第２のノードとの間に接続された第２の容量素子と、
前記第２のノードと第２の定電流源との間に接続され、前記第４の信号と前記第６の信号とによって制御される第２のスイッチと、
を具備する増幅器。
【請求項３】
前記コンパレータの遅延により生じるオフセット電圧を検出するオフセット電圧検出回路をさらに具備し、前記遅延時間は前記検出されたオフセット電圧に応じて調節される、請求項１又は２に記載の増幅器。
【請求項４】
入射光を光電変換して前記第１の信号を生成する光電変換素子と、
請求項１乃至３のいずれか一項に記載の増幅器と、
前記第２の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、
を具備するイメージセンサ。
【請求項５】
入射光を光電変換して前記第１の信号を生成する複数の光電変換素子と、
前記複数の光電変換素子に対応して複数設けられた請求項３に記載の増幅器と、
前記第２の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、
を具備し、前記オフセット電圧検出回路は、前記複数の光電変換素子のうちの画像撮影に使用しない光電変換素子の読み出しが行われる期間に、前記オフセット電圧を検出する処理を実行するイメージセンサ。
【請求項６】
請求項１又は２に記載の増幅器と、
前記第２の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器に含まれる他のコンパレータを用いて、前記コンパレータの遅延により生じるオフセット電圧を検出するオフセット電圧検出回路と、
を具備し、前記遅延時間は前記検出されたオフセット電圧に応じて調節される、電気回路。
【請求項７】
入射光を光電変換して前記第１の信号を生成する複数の光電変換素子と、
前記複数の光電変換素子に対応して複数設けられた請求項６に記載の電気回路と、
を具備するイメージセンサ。
【請求項８】
前記オフセット電圧検出回路は、前記複数の光電変換素子のうちの画像撮影に使用しない光電変換素子の読み出しが行われる期間に、前記オフセット電圧を検出する処理を実行する、請求項７に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅器、並びに、それを用いた電気回路及びイメージセンサに関する。
【背景技術】
【０００２】
スイッチトキャパシタ増幅器には、オペアンプを用いるオペアンプベース増幅器とコンパレータを用いるコンパレータベース増幅器がある。コンパレータベース増幅器は、消費電力の大きいオペアンプが不要なため、低消費電力である反面、コンパレータの遅延により生じるオフセット電圧が大きいという欠点がある。これは、入力信号と帰還信号が一致した後もコンパレータの出力が反転するまでの遅延時間分だけ容量を余計に充電してしまうためである。コンパレータベース増幅器においては、コンパレータのオフセット電圧の低減が求められている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】J. K. Fiorenza, et al., “Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies”, IEEE JSSC, vol. 41, no. 12, December 2006, pp. 2658-2668.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、コンパレータのオフセット電圧を低減することができる増幅器、並びに、それを用いた電気回路及びイメージセンサを提供することである。
【課題を解決するための手段】
【０００５】
一実施形態に係る、第１の信号を増幅して第２の信号を出力する増幅器は、コンパレータ、遅延回路、第１の容量素子、第２の容量素子、第１のスイッチ、及び第２のスイッチを備える。コンパレータは、前記第１の信号と第３の信号とを比較して第４の信号を生成する。遅延回路は、増幅動作開始のタイミングを示す第５の信号をある遅延時間で遅延させて第６の信号を生成する。第１の容量素子は、電圧源と前記第３の信号を提供する第１のノードとの間に接続されている。第２の容量素子は、前記第１のノードと前記第２の信号を提供する第２のノードとの間に接続されている。第１のスイッチは、前記第２のノードと定電流源との間に接続され、前記第４の信号と前記第５の信号とによって制御される。第２のスイッチは、前記第１のノードと前記第２のノードとの間に接続され、前記第５の信号と前記第６の信号とによって制御される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る増幅器を示す概略図。
【図２】図１に示した増幅器の回路例を示す概略図。
【図３】図２に示した増幅器の動作を示すタイミングチャート。
【図４】第２の実施形態に係る増幅器を示す概略図。
【図５】図４に示した増幅器の回路例を示す概略図。
【図６】図５に示した増幅器の動作を示すタイミングチャート。
【図７】第３の実施形態に係る増幅器を示す概略図。
【図８】第４の実施形態に係る電気回路を示す概略図。
【図９】第５の実施形態に係るイメージセンサを示す概略図。
【図１０】図９に示したイメージセンサの動作例を示すシーケンス図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。なお、以下の実施形態では、同一の番号を付した部分については同様の動作を行うものとして、重ねての説明を省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る容量分割型コンパレータベース増幅器１０を概略的に示している。図１に示される増幅器１０は、入力信号ＶＰＩＸを任意の利得で増幅して出力信号ＶＳＩＧを生成する。増幅器１０は、コンパレータ１１、遅延回路１２、スイッチ制御回路１３、定電流源１４、スイッチＳＷ１、スイッチＳＷ２、容量素子Ｃ１、及び容量素子Ｃ２を備える。以下に示される数式などにおいて、Ｃｎ（ここでｎ＝１，２）は容量素子Ｃｘの静電容量を表し、Ｖ（例えばＶＰＩＸ）は信号Ｖ（例えば入力信号ＶＰＩＸ）の電圧値を表す。
【０００９】
コンパレータ１１は、入力信号ＶＰＩＸと出力信号ＶＳＩＧを模擬する帰還信号ＶＦＢとを比較し、比較結果に応じたコンパレータ出力信号ＣＭＰＯＵＴを生成する。例えば、コンパレータ１１は、入力信号ＶＰＩＸの電圧値が帰還信号ＶＦＢの電圧値より小さい場合にハイレベル（高電圧レベル）の信号を出力し、入力信号ＶＰＩＸの電圧値が帰還信号ＶＦＢの電圧値より大きい場合にローレベル（低電圧レベル）の信号を出力する。コンパレータ１１の出力はスイッチ制御回路１３に接続されている。
【００１０】
遅延回路１２は、増幅動作開始のタイミングを示す制御信号ＳＴＴＦＢを遅延時間ｔｄで遅延させて遅延制御信号ＳＴＴＳＩＧを生成する。スイッチ制御回路１３は、コンパレータ出力信号ＣＭＰＯＵＴと制御信号ＳＴＴＦＢと遅延制御信号ＳＴＴＳＩＧとに基づいてスイッチＳＷ１、ＳＷ２を制御する。
【００１１】
定電流源１４は一定電流ＩＣＰを供給する。定電流源１４の一端は電圧源（図１の例ではグラウンド電圧）１５に接続され、定電流源１４の他端はスイッチＳＷ１の一端に接続されている。スイッチＳＷ１の他端は、出力信号ＶＳＩＧを提供するノードＸに接続されている。スイッチＳＷ２及び容量素子Ｃ２は、ノードＸと帰還信号ＶＦＢを提供するノードＹとの間に並列に設けられている。具体的には、容量素子Ｃ２の一端がノードＸに接続され、容量素子Ｃ２の他端がノードＹに接続されており、スイッチＳＷ２の一端がノードＸに接続され、スイッチＳＷ２の他端がノードＹに接続されている。容量素子Ｃ１の一端はノードＹに接続され、容量素子Ｃ１の他端は電圧源（図１の例では電源電圧ＶＣＭ）１６に接続されている。容量素子Ｃ１、Ｃ２は、静電容量が固定されたものであってもよく、静電容量が可変のものであってもよい。
【００１２】
ノードＹは、スイッチＳＷＲＳＴ１を介して電源電圧ＶＣＭに接続されている。ノードＸは、スイッチＳＷＲＳＴ２を介して電源電圧ＶＣＭに接続される。増幅動作が終了すると、スイッチＳＷＲＳＴ１、ＳＷＲＳＴ２がオンされ、容量素子Ｃ１、Ｃ２が放電される。
【００１３】
図２は、増幅器１０を実現する回路の一例を示している。図２に示される例では、遅延回路１２は可変遅延回路である。遅延回路１２の遅延時間ｔｄは、例えば、コンパレータ１１のオフセット電圧に応じて調節されることができる。オフセット電圧は、例えば、後述する第３又は第４の実施形態に係るオフセット電圧検出回路によって検出することができる。他の例では、遅延時間ｔｄは、コンパレータ１１の遅延時間に基づいて決定されることができる。コンパレータ１１の遅延時間は、例えば、事前に測定することができる。
【００１４】
図２に示される例では、スイッチ制御回路１３は２つのラッチ回路２１、２２を有する。ラッチ回路２１のセット端子に制御信号ＳＴＴＦＢが入力され、ラッチ回路２１のリセット端子にコンパレータ出力信号ＣＭＰＯＵＴが入力される。ラッチ回路２１の出力信号ＱはスイッチＳＷ１に与えられる。ラッチ回路２２のセット端子に制御信号ＳＴＴＦＢが入力され、ラッチ回路２１のリセット端子に遅延制御信号ＳＴＴＳＩＧが入力される。ラッチ回路２２の出力信号ＲＳＴＳＩＧはスイッチＳＷ２に与えられる。
【００１５】
図３は、図２に示される回路を備える増幅器１０における動作波形を示している。図３において、一点鎖線は、本実施形態に係る帰還信号ＶＦＢを示し、二点鎖線は、本実施形態に係る出力信号ＶＳＩＧを示す。また、破線は、比較例に係り、スイッチＳＷ２を使用しない（オフ状態のままにする）場合の出力信号ＶＳＩＧを示す。
【００１６】
図３に示されるように、増幅動作前では、出力信号ＶＳＩＧの電圧値及び帰還信号ＶＦＢの電圧値はともに電圧ＶＣＭである（ＶＳＩＧ＝ＶＦＢ＝ＶＣＭ）。入力信号ＶＰＩＸの電圧値は帰還信号ＶＦＢの電圧値より小さく（ＶＰＩＸ＜ＶＦＢ）、コンパレータ出力信号ＣＭＰＯＵＴはハイレベルである。ラッチ回路２１の出力信号Ｑ及びラッチ回路２２の出力信号ＲＳＴＳＩＧはローレベルである。
【００１７】
制御信号ＳＴＴＦＢは、増幅動作開始のタイミングでハイレベルからローレベルに切り替わり、短時間の後にハイレベルに戻る。ラッチ回路２１、２２は制御信号ＳＴＴＦＢによってセットされ、ラッチ回路２１の出力信号Ｑ及びラッチ回路２２の出力信号ＲＳＴＳＩＧはハイレベルに切り替わる。それにより、スイッチＳＷ１、ＳＷ２はともにオン状態になる。オンにされたスイッチＳＷ２によって容量素子Ｃ２の両端は短絡される。
【００１８】
遅延制御信号ＳＴＴＳＩＧは、増幅動作開始のタイミングから遅延時間ｔｄ経過後にハイレベルからローレベルに切り替わる。ラッチ回路２２は遅延制御信号ＳＴＴＳＩＧによってリセットされ、ラッチ回路２２の出力信号ＲＳＴＳＩＧはローレベルに切り替わる。それにより、スイッチＳＷ２はオフ状態になる。このように、容量素子Ｃ２への充電は、容量素子Ｃ１への充電開始から遅延時間ｔｄ後に開始される。
【００１９】
スイッチＳＷ２がオンにされる期間では、容量素子Ｃ２の両端は短絡される。このため、この期間中には、容量素子Ｃ２は充電されず、ＶＳＩＧ＝ＶＦＢとなる。
【００２０】
容量素子Ｃ１は増幅開始から充電され、ＶＦＢは下降する。ＶＦＢの時間変化は下記（１）式で表される。
【数１】
2017055241.tif 000003
【００２１】
スイッチＳＷ２がオフになった後も容量素子Ｃ１に流れる電流は変わらない。このため、スイッチＳＷ２がオフになった後のＶＦＢの時間変化は（１）式で表される。
【００２２】
一方、スイッチＳＷ２がオフになると、容量素子Ｃ２が充電される。ＶＳＩＧの時間変化は下記（２）式で表される。
【数２】
2017055241.tif 000004
【００２３】
コンパレータ出力信号ＣＭＰＯＵＴは、入力信号ＶＰＩＸと帰還信号ＶＦＢが一致してからコンパレータ１１の遅延時間ｔｃｍｐが経過した後にローレベルに切り替わる。ラッチ回路２１はコンパレータ出力信号ＣＭＰＯＵＴによりリセットされ、ラッチ回路２１の出力信号Ｑはローレベルに切り替わる。それにより、スイッチＳＷ１はオフ状態になり、容量素子Ｃ１、Ｃ２への充電が終了する。
【００２４】
増幅開始から容量素子Ｃ１、Ｃ２への充電が終了するまでの時間をｔａｍｐとすると、下記（３）式が成り立つ。
【数３】
2017055241.tif 000005
【００２５】
従って、ｔａｍｐは下記（４）式で表される。
【数４】
2017055241.tif 000006
【００２６】
一方、ＶＳＩＧは、（２）式から下記（５）式のように算出される。
【数５】
2017055241.tif 000007
【００２７】
（５）式に（４）式を代入すると下記（６）式が得られる。
【数６】
2017055241.tif 000008
【００２８】
（６）式の第１項が入力信号ＶＰＩＸに比例する増幅電圧であり、第２項がオフセット電圧である。ｔｄ＝ｔｃｍｐ（１＋Ｃ２／Ｃ１）とすると、第２項がゼロとなり、オフセット電圧の無い出力が得られる。本実施形態では、増幅器１０の利得は１＋Ｃ１／Ｃ２である。例えば、利得８倍の場合には、Ｃ１／Ｃ２＝７であるので、ｔｄ＝ｔｃｍｐ×８／７とすることで、オフセット電圧の除去が可能である。コンパレータ１１の遅延時間ｔｃｍｐが入力信号ＶＰＩＸに依存せず一定であれば、毎回の増幅において一定の遅延時間ｔｃｍｐを用いることでオフセット電圧を除去することが可能である。
【００２９】
なお、オフセット電圧がゼロになるように遅延時間ｔｄが設計される場合に限らない。例えば、遅延時間ｔｄは、オフセット電圧が許容される値以下になるように設計することができる。一例として、遅延時間ｔｄは、０．９ｔｃｍｐ／（１＋Ｃ２／Ｃ１）≦ｔｄ≦１．１ｔｃｍｐ／（１＋Ｃ２／Ｃ１）を満たす値に設定されることができる。また、遅延時間ｔｄは、増幅器１０の後段に設けられる機器（例えばアナログ／デジタル変換器）の入力範囲に出力信号ＶＳＩＧが収まるように設計されてもよい。
【００３０】
ここでは、２つのラッチ回路２１、２２を用いてスイッチＳＷ１、ＳＷ２を制御する例について説明した。スイッチＳＷ１、ＳＷ２の制御については、ラッチ回路以外のデジタル回路による実装も可能である。
【００３１】
以上のように、第１の実施形態に係る増幅器１０は、入力信号ＶＰＩＸと帰還信号ＶＦＢとを比較してコンパレータ出力信号ＣＭＰＯＵＴを生成するコンパレータ１１と、制御信号ＳＴＴＦＢをある遅延時間ｔｄで遅延させて遅延制御信号ＳＴＴＳＩＧを生成する遅延回路１２と、電圧源１５とノードＹとの間に接続された容量素子Ｃ１と、ノードＹとノードＸとの間に接続された容量素子Ｃ２と、ノードＸと定電流源１４との間に接続され、コンパレータ出力信号ＣＭＰＯＵＴと制御信号ＳＴＴＦＢとによって制御されるスイッチＳＷ１と、ノードＸとノードＹとの間に接続され、制御信号ＳＴＴＦＢと遅延制御信号ＳＴＴＳＩＧとによって制御されるスイッチＳＷ２と、を備える。制御信号ＳＴＴＦＢによりスイッチＳＷ１、ＳＷ２がオンになり、容量素子Ｃ２への充電が開始される。容量素子Ｃ２への充電開始から遅延時間ｔｄ後に遅延制御信号ＳＴＴＳＩＧによりスイッチＳＷ２がオフになり、容量素子Ｃ１への充電が開始される。このように容量素子Ｃ１を充電しない期間を設けることによって、コンパレータ１１の遅延により生じるオフセット電圧を低減することができる。
【００３２】
（第２の実施形態）
図４は、第２の実施形態に係るレプリカ型コンパレータベース増幅器４０を概略的に示している。図４に示されるように、増幅器４０は、コンパレータ１１、遅延回路１２、スイッチ制御回路１３、定電流源４１、定電流源４２、スイッチＳＷ１、スイッチＳＷ２、容量素子Ｃ１、及び容量素子Ｃ２を備える。
【００３３】
コンパレータ１１は、入力信号ＶＰＩＸと出力信号ＶＳＩＧを模擬する帰還信号ＶＦＢとを比較し、比較結果に応じたコンパレータ出力信号ＣＭＰＯＵＴを生成する。遅延回路１２は、増幅動作開始のタイミングを示す制御信号ＳＴＴＦＢを遅延時間ｔｄで遅延させて遅延制御信号ＳＴＴＳＩＧを生成する。スイッチ制御回路１３は、コンパレータ出力信号ＣＭＰＯＵＴと制御信号ＳＴＴＦＢと遅延制御信号ＳＴＴＳＩＧとに基づいてスイッチＳＷ１、ＳＷ２を制御する。
【００３４】
定電流源４１は一定電流ＩＣＰ１を供給する。定電流源４１の一端は電圧源（図４の例ではグラウンド電圧）４３に接続され、定電流源４１の他端はスイッチＳＷ１の一端に接続されている。スイッチＳＷ１の他端は、帰還信号ＶＦＢを提供するノードＹに接続されている。容量素子Ｃ１の一端はノードＹに接続され、容量素子Ｃ１の他端は電圧源（図４の例では電源電圧ＶＣＭ）４４に接続されている。ノードＹと電圧源４４との間に容量素子Ｃ１と並列にスイッチＳＷＲＳＴ１が設けられている。
【００３５】
定電流源４２は一定電流ＩＣＰ２を供給する。定電流源４２の一端は電圧源（図４の例ではグラウンド電圧）４５に接続され、定電流源４２の他端はスイッチＳＷ２の一端に接続されている。スイッチＳＷ２の他端は、出力信号ＶＳＩＧを提供するノードＸに接続されている。容量素子Ｃ２の一端はノードＸに接続され、容量素子Ｃ２の他端は電圧源（図４の例では電源電圧ＶＣＭ）４６に接続されている。ノードＸと電圧源４７との間に容量素子Ｃ２と並列にスイッチＳＷＲＳＴ２が設けられている。
【００３６】
本実施形態では、帰還信号ＶＦＢを生成する容量素子Ｃ１及び定電流源４１と出力信号ＶＳＩＧを生成する容量素子Ｃ２及び定電流源４２とが分かれている。容量素子Ｃ１、Ｃ２への充電を独立に制御することができるため、第１の実施形態のように容量素子Ｃ２の両端を短絡するスイッチは不要である。
【００３７】
図５は、増幅器４０を実現する回路の一例を示している。図５に示される例では、遅延回路１２は可変遅延回路である。スイッチ制御回路１３は２つのラッチ回路５１、５２を有する。ラッチ回路５１のセット端子に制御信号ＳＴＴＦＢが入力され、ラッチ回路５１のリセット端子にコンパレータ出力信号ＣＭＰＯＵＴが入力される。ラッチ回路５１の出力信号ＱＦＢはスイッチＳＷ１に与えられる。ラッチ回路５２のセット端子に遅延制御信号ＳＴＴＳＩＧが入力され、ラッチ回路５２のリセット端子にコンパレータ出力信号ＣＭＰＯＵＴが入力される。ラッチ回路５２の出力信号ＱＳＩＧはスイッチＳＷ２に与えられる。
【００３８】
図６は、図５に示される回路を有する増幅器４０における動作波形を示している。図６において、一点鎖線は本実施形態に係る帰還信号ＶＦＢを示し、二点鎖線は本実施形態に係る出力信号ＶＳＩＧを示す。また、破線は、比較例に係り、遅延回路１２を使用しない（容量素子Ｃ１、Ｃ２への充電が同時に開始される）場合に生成される出力信号ＶＳＩＧを示す。
【００３９】
図６に示されるように、増幅動作前では、出力信号ＶＳＩＧの電圧値及び帰還信号ＶＦＢの電圧値はともに電圧ＶＣＭである（ＶＳＩＧ＝ＶＦＢ＝ＶＣＭ）。入力信号ＶＰＩＸの電圧値は帰還信号ＶＦＢの電圧値より小さく（ＶＰＩＸ＜ＶＦＢ）、コンパレータ出力信号ＣＭＰＯＵＴはハイレベルである。ラッチ回路５１の出力信号ＱＦＢ及びラッチ回路５２の出力信号ＱＳＩＧはローレベルである。
【００４０】
制御信号ＳＴＴＦＢは、増幅動作開始のタイミングでハイレベルからローレベルに切り替わる。ラッチ回路５１は制御信号ＳＴＴＦＢによってセットされ、ラッチ回路５１の出力信号ＱＦＢはハイレベルに切り替わる。それにより、スイッチＳＷ１はオン状態になる。容量素子Ｃ１は増幅開始から充電される。第１の実施形態で説明したものと同様にして、帰還信号ＶＦＢに関して上記（４）式が得られる。
【００４１】
遅延制御信号ＳＴＴＳＩＧは、増幅動作開始のタイミングから遅延時間ｔｄ経過後にハイレベルからローレベルに切り替わる。ラッチ回路５２は遅延制御信号ＳＴＴＳＩＧによってセットされ、ラッチ回路５２の出力信号ＱＳＩＧはハイレベルに切り替わる。それにより、スイッチＳＷ２はオン状態になる。容量素子Ｃ２への充電は、容量素子Ｃ１への充電開始から遅延時間ｔｄ後に開始される。ＶＳＩＧの時間変化は下記（７）式で表される。
【００４２】
【数７】
2017055241.tif 000009
ＶＳＩＧは（７）式から下記（８）式のように算出される。
【数８】
2017055241.tif 000010
【００４３】
（８）式に（４）式を代入すると下記（９）式が得られる。
【数９】
2017055241.tif 000011
【００４４】
（９）式の第１項が入力信号ＶＰＩＸに比例する増幅電圧であり、第２項がオフセット電圧である。本実施形態では、増幅器の利得（Ｃ１ＩＣＰ１／Ｃ２ＩＣＰ２）に関係なく、ｔｄ＝ｔｃｍｐとすることでオフセット電圧を除去することができる。
【００４５】
なお、オフセット電圧がゼロになるように遅延時間ｔｄが設計される例に限らない。例えば、遅延時間ｔｄは、オフセット電圧が許容される値以下になるように設計することができる。例えば、遅延時間ｔｄは、０．９ｔｃｍｐ≦ｔｄ≦１．１ｔｃｍｐを満たす値に設定されることができる。また、遅延時間ｔｄは、増幅器４０の後段に設けられる機器（例えばアナログ／デジタル変換器）の入力範囲に出力信号ＶＳＩＧが収まるように設定されてもよい。
【００４６】
ここでは、２つのラッチ回路５１、５２を用いてスイッチＳＷ１、ＳＷ２を制御する例について説明した。スイッチＳＷ１、ＳＷ２の制御については、ラッチ回路以外のデジタル回路による実装も可能である。
【００４７】
以上のように、第２の実施形態に係る増幅器４０は、入力信号ＶＰＩＸと帰還信号ＶＦＢとを比較してコンパレータ出力信号ＣＭＰＯＵＴを生成するコンパレータ１１と、制御信号ＳＴＴＦＢをある遅延時間ｔｄで遅延させて遅延制御信号ＳＴＴＳＩＧを生成する遅延回路１２と、電圧源４４とノードＹとの間に接続された容量素子Ｃ１と、ノードＹと定電流源４１との間に接続され、コンパレータ出力信号ＣＭＰＯＵＴと制御信号ＳＴＴＦＢとによって制御されるスイッチＳＷ１と、電圧源４６とノードＹとの間に接続された容量素子Ｃ２と、ノードＸと定電流源４２との間に接続され、コンパレータ出力信号ＣＭＰＯＵＴと遅延制御信号ＳＴＴＳＩＧとによって制御されるスイッチＳＷ２と、を備える。制御信号ＳＴＴＦＢによりスイッチＳＷ１がオンになり、容量素子Ｃ１への充電が開始される。容量素子Ｃ１への充電開始から遅延時間ｔｄ後に遅延制御信号ＳＴＴＳＩＧによりスイッチＳＷ２がオンになり、容量素子Ｃ２への充電が開始される。このように容量素子Ｃ２を充電しない期間を設けることによって、コンパレータ１１の遅延により生じるオフセット電圧を低減することができる。
【００４８】
（第３の実施形態）
図７は、第３の実施形態に係る増幅器７０を概略的に示している。図７に示されるように、増幅器７０は、増幅回路７１、コンパレータ７２、及び制御回路７３を備える。増幅回路７１は、例えば、第１の実施形態に係る増幅器１０（図１）又は第２の実施形態に係る増幅器４０（図４）である。増幅回路７１として増幅器１０を用いる場合、図７に示される可変遅延回路７４は、増幅器１０内の遅延回路１２（図１）に対応するものである。コンパレータ７２は、増幅回路７１の出力信号ＶＳＩＧと参照信号ＶＲＥＦとを比較する。制御回路７３は、コンパレータ７２の出力信号に基づいて可変遅延回路７４の遅延時間ｔｄを制御する。コンパレータ７２と制御回路７３をまとめてオフセット電圧検出回路と呼ぶ。
【００４９】
遅延時間ｔｄを制御する動作について説明する。まず、入力信号ＶＰＩＸを０にする。これにより、出力信号ＶＳＩＧはオフセット電圧のみを有する。続いて、制御回路７３は遅延時間ｔｄを連続的に変える。制御回路７３は、コンパレータ７２の出力信号が変化した（例えば、ハイレベルからローレベルに切り替わった）ときの値に遅延時間ｔｄを決定する。例えば、制御回路７３は、オフセット電圧が０になるように、遅延時間ｔｄを決定する。
【００５０】
第３の実施形態に係る増幅器７０は、出力信号ＶＳＩＧを用いて可変遅延回路７４の遅延時間ｔｄを制御するフィードバック制御を行うオフセット電圧検出回路を備える。それにより、増幅に用いるコンパレータ（例えば図１に示されるコンパレータ１１）の遅延時間ｔｃｍｐを正確に計測する場合に比べて、回路の実装が容易である。また、増幅回路７１内のスイッチ（例えばスイッチＳＷ１、ＳＷ２）をＭＯＳＦＥＴ（metal-oxide semiconductor field-effect transistor）により実現した場合に、チャージインジェクションで生じるオフセット電圧を除去することも可能である。
【００５１】
（第４の実施形態）
図８は、第４の実施形態に係る電気回路８０を概略的に示している。図８に示されるように、電気回路８０は、増幅回路８１、アナログ／デジタル（Ａ／Ｄ）変換器８２、及び制御回路８３を備える。増幅回路８１は、例えば、第１の実施形態に係る増幅器１０（図１）又は第２の実施形態に係る増幅器４０（図４）である。増幅回路８１として増幅器１０を用いる場合、図８に示される可変遅延回路８４は、増幅器１０内の遅延回路１２（図１）に対応するものである。
【００５２】
Ａ／Ｄ変換器８２は、増幅回路８１の出力信号ＶＳＩＧをＡ／Ｄ変換する。図８に示される例では、Ａ／Ｄ変換器８２は、ＣＭＯＳ（complementary metal-oxide semiconductor）イメージセンサに多く用いられるシングルスロープＡ／Ｄ変換器である。Ａ／Ｄ変換器８２は、コンパレータ８５、カウンタ８６、及びスイッチ８７、８８を備える。コンパレータ８５は、増幅回路８１の出力信号ＶＳＩＧとランプ電圧ＶＲＡＭＰとを比較し、比較結果に応じたコンパレータ出力信号を出力する。カウンタ８６は、図示しないクロックパルス発生器からクロックのパルスを受信し、コンパレータ出力信号が変化するまでに受信したパルスの数をカウントする。カウンタ８６は、パルス数に応じたデジタル信号を出力する。
【００５３】
遅延時間ｔｄを調節する際には、スイッチ８７、８８が切り替えられる。それにより、参照電圧ＶＲＥＦがランプ電圧ＶＲＡＭＰに代わってコンパレータ８５の入力端に入力され、コンパレータ８５の出力が制御回路８３に接続されるようになる。遅延時間ｔｄを調節する動作は第３の実施形態で説明したものと同じであるので、説明を省略する。
【００５４】
なお、Ａ／Ｄ変換器８２は、シングルスロープＡ／Ｄ変換器に限定されず、逐次比較型Ａ／Ｄ変換器など、コンパレータを用いる他のタイプのＡ／Ｄ変換器であってもよい。
【００５５】
第４の実施形態に係る電気回路８０では、可変遅延回路８４の遅延時間ｔｄを調節するために、増幅回路８１の後段に接続されるＡ／Ｄ変換器８２に含まれるコンパレータ８５を利用する。それにより、オフセット電圧検出専用のコンパレータを設ける必要がなく、回路面積を削減することができる。
【００５６】
（第５の実施形態）
図９は、第５の実施形態に係るイメージセンサ９０を概略的に示している。図９に示されるように、イメージセンサ９０は、画素アレイ９１、行選択回路９３、読み出し回路９４、及び制御信号生成回路９７を備える。画素アレイ９１は、入射光を光電変換する光電変換素子としての画素９２を複数含む。画素９２はＮ行Ｍ列に配列されている。行選択回路９３は、行ごとに順次に画素９２を選択する。読み出し回路９４は、行選択回路９３によって選択されたＭ個の画素９２によって生成された電気信号をデジタル信号に変換する。読み出し回路９４は、Ｍ組の増幅器９５及びＡ／Ｄ変換器９６を含む。各増幅器９５は、対応する画素９２から受信した電気信号を増幅する。対応するＡ／Ｄ変換器９６は、増幅された電気信号をＡ／Ｄ変換して出力する。読み出し回路９４は、読み出し回路９４を制御する制御信号を生成する。
【００５７】
増幅器９５及びＡ／Ｄ変換器９６の各組としては、例えば、第４の実施形態に係る電気回路８０を用いることができるが、これに限定されない。例えば、増幅器９５は、第３の実施形態に係る増幅器７０などのいかなる増幅器であってもよい。増幅器９５及びＡ／Ｄ変換器９６の各組が第４の実施形態に係る電気回路８０である場合、増幅器９５のオフセット電圧を検出する期間は、Ａ／Ｄ変換器９６はＡ／Ｄ変換を行えない。イメージセンサ９０がＣＭＯＳイメージセンサである場合、画像撮影に用いる有効画素と遮光されている無効画素とがある。無効画素を読み出す期間はＡ／Ｄ変換を行う必要がないので、図１０に示すように、この期間内に増幅器９５のオフセット電圧を検出することができる。無効画素読み出しの期間を用いることで、１フレームに１回、増幅器９５のオフセット電圧の検出を行うことができる。ここで、１フレームは、画素アレイ９１内の全画素を順次に読み出すための処理を示す。フレーム内では、無効画素の読み出しの後に、有効画素の読み出しが行われる。このため、ＣＭＯＳイメージセンサの動作中に電源電圧や温度が変化し、それにより増幅器９５のオフセット電圧が変化した場合にも、オフセット除去が可能である。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１０…増幅器、１１…コンパレータ、１２…遅延回路、１３…スイッチ制御回路、１４…定電流源、１５，１６…電圧源、２１，２２…ラッチ回路、Ｃ１，Ｃ２…容量素子、ＳＷ１，ＳＷ２，ＳＷＲＳＴ，ＳＷＲＳＴ２…スイッチ、４０…増幅器、４１，４２…定電流源、４３〜４６…電圧源、５１，５２…ラッチ回路、７０…増幅器、７１…増幅回路、７２…コンパレータ、７３…制御回路、７４…可変遅延回路、８０…電気回路、８１…増幅回路、８２…アナログ／デジタル変換器、８３…制御回路、８４…可変遅延回路、８５…コンパレータ、８６…カウンタ、８７，８８…スイッチ、９０…イメージセンサ、９１…画素アレイ、９２…画素、９３…行選択回路、９４…読み出し回路、９５…増幅器、９６…Ａ／Ｄ変換器、９７…制御信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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