(57)【要約】【課題】メモリホールのオープン不良を抑制した半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、柱状部と、メモリ膜と、を含む。前記積層体は、前記基板の主面上に設けられている。前記積層体は、複数の導電層を含む。前記複数の導電層は、前記主面と交差する第１方向に互いに離隔して並ぶ。前記柱状部は、第１部分及び第２部分を含む。前記第１部分は、前記積層体内を前記第１方向に延びる。前記第２部分は、前記基板内に設けられている。前記メモリ膜は、前記積層体と前記柱状部との間に設けられている。前記第１部分は、前記第１方向と交差する第２方向において、前記複数の導電層のうちの１つと重なる領域を有する。前記領域の前記第２方向における第１長さは、前記第２部分の前記第２方向における第２長さよりも短い。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面を有する基板と、
前記主面上に設けられ、前記主面と直交する第１方向に互いに離隔して並ぶ複数の導電層を含む、積層体と、
第１部分、第２部分及び第３部分を含み、前記第１部分は前記積層体内を前記第１方向に延び、前記第１部分は前記第１方向と直交する第２方向において前記複数の導電層のうちの１つと重なる領域を含み、前記第２部分は前記基板内に設けられ、前記第３部分は前記第１部分と前記第２部分との間に設けられた、ピラーと、
前記積層体と前記ピラーとの間に設けられ、第４部分及び第５部分を含み、前記第４部分は前記第１部分及び前記積層体と前記第２方向において重なり、前記第５部分は前記第３部分及び前記基板と前記第２方向において重なる、メモリ膜と、
を備え、
前記領域の前記第２方向における第１長さは前記第２部分の前記第２方向における第２長さよりも短く、
前記第５部分の前記第２方向における第５長さは、前記第４部分の前記第２方向における第４長さよりも長い、半導体記憶装置。
【請求項２】
前記柱状部は、
前記第１方向に延びるコア絶縁膜と、
前記コア絶縁膜と前記積層体との間及び前記コア絶縁膜と前記基板との間に設けられた、半導体膜と、
を含み、
前記第２方向において、前記１つの導電層と重なる前記第１部分における前記半導体膜の第１外径は、前記第２部分における前記半導体膜の第２外径よりも小さい請求項１記載の半導体記憶装置。
【請求項３】
主面を有する基板と、
前記主面上に設けられ、前記基板の主面と直交する第１方向に互いに離隔して並ぶ複数の導電層を含む積層体と、
第１部分、第２部分、第３部分、コア絶縁膜、第１半導体領域及び第２半導体領域を含むピラーであって、前記第１部分は前記積層体内を前記第１方向に延び、前記第１部分は前記第１方向と直交する第２方向において前記複数の導電層のうちの１つと重なる領域を含み、前記第２部分は前記基板内に設けられ、前記第３部分は前記第１部分と前記第２部分との間に設けられ、前記コア絶縁膜は前記第１方向に延び、前記コア絶縁膜は前記第１部分内の設けられた第１パート及び前記第２部分内の設けられた第２パートを含む、前記ピラーと、
前記積層体と前記ピラーとの間に設けられ、第４部分及び第５部分を含み、前記第４部分は前記第１部分及び前記積層体と前記第２方向において重なり、前記第５部分は前記第３部分及び前記基板と前記第２方向において重なる、メモリ膜と、
を備え、
前記第１半導体領域は、前記積層体と前記第１部分との間に設けられた第３パート及び前記基板と前記第２部分との間に設けられた第４パートを含み、
前記第２半導体領域は、前記基板と前記第４部分との間に設けられた第５パート及び前記第２部分と前記第５パートとの間に設けられた第６パートを含む半導体記憶装置。
【請求項４】
前記第２部分において、前記第１半導体領域は、前記第１方向と交差する方向に広がる部分を含む請求項３記載の半導体記憶装置。
【請求項５】
前記第１半導体領域は、前記第２半導体領域を介して前記基板と電気的に接続されている請求項３または４に記載の半導体記憶装置。
【請求項６】
前記積層体内を前記第１方向及び前記第１方向と前記第２方向とに交差する第３方向に延びる配線層をさらに備え、
前記第１半導体領域は前記第２半導体領域を介して前記配線層と電気的に接続されている請求項３〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記１つの導電層は、前記複数の導電層の中で前記基板に最も近い、請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記第２方向において、前記第４部分の長さの２倍の長さは、前記第２部分の前記第２方向における長さと前記第３部分の前記第２方向における長さとの和の長さよりも短い請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
基板上に第１方向に互いに離隔して設けられた複数の第１層を含む積層体を形成する工程と、
前記積層体を貫通する第１領域を形成する工程と、
前記第１領域を介して前記基板をエッチングすることにより第２領域を形成する第１エッチング工程と、
前記第１領域及び前記第２領域の内壁にメモリ膜を形成する工程と、
前記メモリ膜の内壁に第１半導体膜を形成する工程と、
前記第２領域の底に形成された前記メモリ膜及び前記第２領域の底に形成された前記第１半導体膜を除去する工程と、
前記第２領域における前記メモリ膜をエッチングする第２エッチング工程と、
前記第１領域及び前記第２領域内に第２半導体膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１０】
前記第１エッチング工程におけるエッチングは、ドライエッチングである請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記第１エッチング工程におけるエッチングは、ウェットエッチングである請求項９記載の半導体記憶装置の製造方法。
【請求項１２】
前記メモリ膜を形成する工程は、
前記第１領域及び前記第２領域の内壁にブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜の内壁に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜の内壁にトンネル絶縁膜を形成する工程と、
を含み、
前記第２エッチング工程は、
前記第２領域を介して、前記電荷蓄積膜の一部をエッチングする工程と、
前記第２領域を介して、前記ブロック絶縁膜及び前記トンネル絶縁膜の一部をエッチングする工程と、
を含む請求項９記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルの３次元的に配置した３次元構造のメモリデバイスが提案されている。このようなメモリデバイスの製造においては、基板上に複数の導電層を含む積層体が形成される。そして、積層体を貫通するメモリホールが形成される。このメモリホール内に情報を記録するためのメモリ膜及び半導体材料を含む柱状部が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−８０１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、メモリホールのオープン不良を抑制した半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、積層体と、柱状部と、メモリ膜と、を含む。前記積層体は、前記主面上に設けられている。前記積層体は、前記基板の主面と交差する第１方向に互いに離隔して並ぶ複数の導電層を含む。前記柱状部は、第１部分及び第２部分を含む。前記第１部分は、前記積層体内を前記第１方向に延びる。前記第２部分は、前記基板内に設けられている。前記メモリ膜は、前記積層体と前記柱状部との間に設けられている。前記第１部分は、前記第１方向と交差する第２方向において、前記複数の導電層のうちの１つと重なる領域を有する。前記領域の前記第２方向における第１長さは、前記第２部分の前記第２方向における第２長さよりも短い。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】実施形態に係る半導体記憶装置を例示する断面図である。
【図３】実施形態に係る半導体記憶装置を例示する断面図である。
【図４】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図８】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】実施形態の変形例に係る半導体記憶装置を例示する断面図である。
【図１４】図９に示す領域ＲＥ１に相当する領域の断面図である。
【図１５】図９に示す領域ＲＥ１に相当する領域の断面図である。
【図１６】図９に示す領域ＲＥ１に相当する領域の断面図である。
【図１７】図９に示す領域ＲＥ１に相当する領域の断面図である。
【図１８】図９に示す領域ＲＥ１に相当する領域の断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【０００８】
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
図１は、実施形態に係る半導体記憶装置を例示する斜視図である。  
図２及び図３は、実施形態に係る半導体記憶装置を例示する断面図である。  
図２は、図１に示すＡ−Ａ’線による断面を例示する断面図であり、図３は、図２に示すＢ−Ｂ’線による断面を例示する断面図である。
図１に示すように、実施形態に係る半導体記憶装置１００には、基板１０が設けられている。基板１０は、例えば、シリコンを含む半導体基板である。基板１０上には、柱状部ＣＬ、積層体ＭＬ及び配線層ＬＩが設けられている。
【００１０】
柱状部ＣＬは、積層体ＭＬ内を、例えば、基板１０の主面に対して直交する方向に延びている。柱状部ＣＬが延びている方向をＺ方向（第１方向）とする。Ｚ方向と直交する１方向をＹ方向（第２方向）とする。Ｚ方向及びＹ方向と直交する方向をＸ方向（第３方向）とする。
【００１１】
積層体ＭＬは、互いに離隔してＺ方向に並ぶ複数の導電層２１を含む。複数の導電層２１は、Ｚ方向において、複数の導電層２１の中で基板１０との距離が最も近い第１導電層２１ａを含む。例えば、複数の導電層２１は、絶縁体を介してＺ方向に並んでいる。絶縁体は、例えば絶縁層２０である。絶縁体は、例えば、エアギャップであってもよい。
配線層ＬＩは、積層体ＭＬ内をＸ方向及びＺ方向に延びる。配線層ＬＩは、導電部及び絶縁部を含む。例えば、絶縁部は、積層体ＭＬと導電部との間に設けられる。配線層ＬＩは、基板１０と電気的に接続されている。
【００１２】
積層体ＭＬ上には、ビット線ＢＬ及びソース線ＳＬが互いに離隔して設けられている。ビット線ＢＬ及びソース線ＳＬは、それぞれＹ方向に延びている。柱状部ＣＬは、プラグＣｂを介してビット線ＢＬと電気的に接続されている。配線層ＬＩは、ソース線ＳＬと電気的に接続されている。図１において、図を見易くするため、絶縁層２０以外の絶縁性の部材は、図示を省略している。図２に示すように、プラグＣｂは、積層体ＭＬ上に設けられた絶縁膜２２内に設けられている。
【００１３】
図２に示すように、柱状部ＣＬは、コア絶縁膜４０及び半導体膜３０を含む。コア絶縁膜４０は、積層体ＭＬ内をＺ方向に延びる。コア絶縁膜４０は、Ｚ方向と直交する方向（例えば、Ｙ方向）において、積層体ＭＬ及び基板１０の一部と重なる。半導体膜３０は、コア絶縁膜４０と積層体ＭＬとの間及びコア絶縁膜４０と基板１０との間に設けられている。半導体膜３０は、例えば第１半導体膜３１と第２半導体膜３２とを含む。第１半導体膜３１は、例えば第１半導体領域である。第２半導体膜３２は、例えば第２半導体膜である。
【００１４】
柱状部ＣＬと積層体ＭＬとの間には、メモリ膜ＭＦが設けられている。メモリ膜ＭＦは、例えば、ブロック絶縁膜５１、電荷蓄積膜５２及びトンネル絶縁膜５３を含む。ブロック絶縁膜５１は、積層体ＭＬと柱状部ＣＬとの間に設けられている。トンネル絶縁膜５３は、ブロック絶縁膜５１と柱状部ＣＬとの間に設けられている。電荷蓄積膜５２は、ブロック絶縁膜５１とトンネル絶縁膜５３との間に設けられている。
【００１５】
ブロック絶縁膜５１は、半導体記憶装置１００の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。電荷蓄積膜５２は、電荷を保持する能力がある膜である。トンネル絶縁膜５３は、通常は絶縁性であるが、半導体記憶装置１００の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。
【００１６】
ブロック絶縁膜５１及びトンネル絶縁膜５３は、例えば、シリコン酸化物を含む。ブロック絶縁膜５１及びトンネル絶縁膜５３は、例えば、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３，Ｇｄ２Ｏ３，Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、又はＡｌＳｉＯを含んでいてもよい。電荷蓄積膜５２は、例えば、シリコン窒化物を含む。電荷蓄積膜５２は、導電膜であってもよく、絶縁膜であってもよい。メモリ膜ＭＦは、例えば、フローティングゲートを含んでいてもよい。
【００１７】
柱状部ＣＬは、第１部分ＣＬａ及び第２部分ＣＬｂを含む。第１部分ＣＬａは、Ｚ方向と直交する方向（例えばＹ方向）において、積層体ＭＬと重なる。第２部分ＣＬｂは、Ｚ方向と直交する方向（例えばＹ方向）において、基板１０の一部と重なる。第２部分ＣＬｂにおいて、第１半導体膜３１は、Ｚ方向と直交する方向に広がる部分３１ｗを含む。
【００１８】
第１部分ＣＬａは、Ｙ方向において複数の導電層２１のうちの１つと重なる領域を有する。この領域のＹ方向における長さを長さｔ０とする。長さｔ０は、この領域のＹ方向における最大の長さである。
【００１９】
例えば、第１部分ＣＬａのＹ方向において第１導電層２１ａと重なる領域を有する。この領域のＹ方向における長さを長さｔ１とする。長さｔ１は、この領域のＹ方向における最大の長さである。
【００２０】
第２部分ＣＬｂのＹ方向の長さを長さｔ２とする。長さｔ２は、第２部分ＣＬａのＹ方向における最大の長さである。長さｔ２は、長さｔ１よりも長い。長さｔ２は、長さｔ０よりも長くてもよい。
【００２１】
コア絶縁膜４０は、例えばシリコン酸化物などの絶縁材料を含む。第２部分ＣＬｂにおけるコア絶縁膜４０は、空気などのボイドを含んでいても良い。
【００２２】
図３に示すように、半導体膜３０は、部分３０ａと、部分３０ｂと、を含む。部分３０ａは、Ｙ方向において第１導電層２１ａと重なる。部分３０ｂは、Ｙ方向において、基板１０及びコア絶縁膜４０と重なる。
【００２３】
部分３０ａは、外径ｒ１を有する。部分３０ｂは、外径ｒ２を有する。円環状の部分３０ａの断面は、例えば、円状である。実施形態において、部分３０ａの断面は、偏平円状でもよい。部分３０ｂの断面は、例えば円状である。実施形態において、部分３０ｂの断面は、偏平円状でもよい。部分３０ａの外径ｒ１は、例えば、部分３０ａを含む柱状部ＣＬのＸ−Ｙ平面による断面積から得た実効的な直径である。部分３０ｂの外径ｒ２は、例えば、部分３０ｂを含む柱状部ＣＬのＸ−Ｙ平面による断面積から得た実効的な直径である。
【００２４】
例えば、上記断面積をＳとし、上記実効的な直径をＲとする。このとき、Ｓ＝π（Ｒ／２）２の関係となる。この式から、断面積Ｓに見合った実効的な直径Ｒが得られる。例えば、この直径Ｒが、外径ｒ１、ｒ２に対応する。外径ｒ２は、例えば、部分３０ｂにおける最大の外径である。外径ｒ１は、外径ｒ２よりも小さい。
【００２５】
実施形態に係る半導体記憶装置１００の製造方法について説明する。
図４〜図６は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。  
図７は、実施形態に係る半導体記憶装置の製造方法を例示する断面図である。  
図８〜図１２は、実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。  
図７は、図６に示す工程における図２に示すＢ−Ｂ’線による断面に相当する断面を例示する断面図である。  
【００２６】
図４に示すように、基板１０上に積層体ＭＬを形成する。積層体ＭＬは、Ｚ方向に離隔して並ぶ複数の犠牲層２１ｆを含む。積層体ＭＬａは、例えば犠牲層２１ｆと絶縁層２０とを交互に積層することによって形成される。基板１０は、例えばシリコンを含む半導体基板である。犠牲層２１ｆは、例えば、シリコン窒化物を含む材料を用いて形成される。絶縁層２０は、シリコン酸化物を含む材料を用いて形成される。複数の犠牲層２１ｆは、Ｚ方向において、基板１０と最も近い犠牲層２１ｆである第１犠牲層２１ａｆを含む。
【００２７】
図５に示すように、積層体ＭＬａにＲＩＥ（Reactive Ion Etching）などの異方性エッチングを施す。これにより、積層体ＭＬａをＺ方向に貫通するメモリホールＭＨを形成する。メモリホールＭＨの形状は、例えば略円柱状である。メモリホールＭＨは、基板１０に達する。
【００２８】
図６に示すように、メモリホールＭＨを介して、基板１０に対してエッチング処理を施す。これにより、基板１０の上層部におけるメモリホールＭＨの空間は、拡張される。このエッチング処理は、例えばドライエッチング処理または、ウェットエッチング処理である。Ｙ方向において、積層体ＭＬａと重なるメモリホールＭＨの領域を第１領域ＭＨａとする。Ｙ方向において、基板１０と重なるメモリホールＭＨの領域を第２領域ＭＨｂとする。
【００２９】
Ｙ方向において、複数の犠牲層２１ｆのうちの１つと重なる第１領域ＭＨａのＹ方向における長さを長さｔ３とする。長さｔ３は、例えば、Ｙ方向において複数の犠牲層２１ｆのうちの１つと重なる第１領域ＭＨａのＹ方向における最大の長さである。
【００３０】
Ｙ方向において、第１犠牲層２１ａｆと重なる第１領域ＭＨａのＹ方向における長さを長さｔ４とする。長さｔ４は、例えば、Ｙ方向において第１犠牲層２１ａｆと重なる第１領域ＭＨａのＹ方向における最大の長さである。
【００３１】
Ｙ方向において、第２領域ＭＨｂのＹ方向における長さを長さｔ５とする。長さｔ５は、例えば、第２領域ＭＨｂのＹ方向における最大の長さである。長さｔ５は、長さｔ４よりも長い。長さｔ５は、長さｔ３よりも長くてもよい。
【００３２】
図７に示すように、Ｙ方向において第１犠牲層２１ａｆと重なる第１領域ＭＨａの径ｒ３は、第２領域ＭＨｂの径ｒ４よりも小さい。
【００３３】
実施形態では、円状の第１領域ＭＨａの断面を示しているが、楕円状であってもよい。円状の第２領域ＭＨｂの断面を示しているが、楕円状であってもよい。第１領域ＭＨａの径ｒ３は、第１領域ＭＨａのＸ−Ｙ平面による断面積から得た実効的な直径として定義することができる。第２領域ＭＨｂの径ｒ４は、第２領域ＭＨｂのＸ−Ｙ平面による断面積から得た実効的な直径として定義することができる。
【００３４】
上記断面積をＳ２、上記実効的な直径をＲ２とすれば、Ｓ２＝π（Ｒ２／２）２の関係式から、断面積Ｓ２に見合った実効的な直径Ｒ２を得ることができる。径ｒ４は、例えば、第２領域ＭＨｂにおける最大の径である。第２領域ＭＨｂの径ｒ４と第１領域ＭＨａの径ｒ３との差は、後の工程で形成されるメモリ膜ＭＦのＹ方向における長さ以上であることが好ましい。
【００３５】
図８に示すように、メモリホールＭＨの内壁にメモリ膜ＭＦを形成する。メモリ膜ＭＦは、例えば、ブロック絶縁膜５１、電荷蓄積膜５２及びトンネル絶縁膜５３をこの順に積層することにより形成される。メモリ膜ＭＦの内壁に第１半導体膜３１を形成する。
【００３６】
図９に示すように、積層体ＭＬ上にマスク材ＭＳを形成し、ＲＩＥなどの異方性エッチングにより、メモリホールＭＨの底のメモリ膜ＭＦの一部及び第１半導体膜３１の一部を除去する。これにより、メモリホールＭＨの底に基板１０の一部が露出する。
【００３７】
図１０に示すように、メモリホールＭＨを介して第２領域ＭＨｂに形成されたメモリ膜ＭＦの一部に対して、エッチング処理を施す。これにより、第２領域ＭＨｂの側壁を覆うメモリ膜ＭＦが除去される。これにより、第２領域ＭＨｂの側壁において、基板１０が露出する。
【００３８】
図１１に示すように、第１半導体膜３１及び第２領域ＭＨｂの内壁に第２半導体膜３２を形成する。これにより、第１半導体膜３１及び第２半導体膜３２を含む半導体膜３０が形成される。半導体膜３０は、基板１０と電気的に接続される。
【００３９】
図１２に示すように、メモリホールＭＨ内に絶縁材料を設ける。これにより、メモリホールＭＨ内にコア絶縁膜４０が形成される。積層体ＭＬの上面に形成された第１半導体膜３０及びメモリ膜ＭＦを除去する。これにより、コア絶縁膜４０及び半導体膜３０を含む柱状部ＣＬが形成される。積層体ＭＬの上、メモリ膜ＭＦの上及び柱状部ＣＬの上に、絶縁膜２２を形成する。
【００４０】
その後、積層体ＭＬａの犠牲層２１ｆに対してウェットエッチング処理を施す。これにより、犠牲層２１ｆは、除去される。犠牲層２１ｆが除去された領域にタングステンなどの導電材料を設ける。これにより、導電層２１が形成される。これにより、積層体ＭＬａは、積層体ＭＬとなる。犠牲層２１ｆに対してのエッチングは、例えば、積層体ＭＬａに溝部を形成し、この溝部を介して行う。
【００４１】
図２に示すように、柱状部ＣＬ上にプラグＣｂを形成する。プラグＣｂは、絶縁膜２２を貫通する。プラグＣｂ及び絶縁膜２２上に、ビット線ＢＬを形成する。ビット線ＢＬは、Ｙ方向に延びる。これにより、実施形態に係る半導体記憶装置１００が製造される。
【００４２】
本実施形態においては、メモリホールＭＨを介して、基板１０に対してエッチング処理を行う。これにより、基板１０内に第２領域ＭＨｂが形成される。これにより、ＲＩＥによってメモリホールＭＨの底のメモリ膜ＭＦを除去した際にエッチングダメージをうけた基板１０の部分を除去することができる。これにより、基板１０と柱状部ＣＬの間におけるコンタクト抵抗が低減される。したがって、セル電流が改善される。メモリホールＭＨの底のメモリ膜ＭＦを除去する工程の歩留まりが改善される。メモリホールＭＨのオープン不良が抑制される。
【００４３】
柱状部ＣＬにおける第２部分ＣＬｂは、アンカーの役割を果たす。これにより、製造途中の加工時において、積層体ＭＬ（ＭＬａ）が基板１０から剥がれることを抑制することができる。
【００４４】
実施形態の変形例について説明する。
図１３は、変形例に係る半導体記憶装置を例示する断面図である。
図１３は、図１に示すＡ−Ａ’線による断面に相当する断面を例示する断面図である。
図１３に示すように、本変形例に係る半導体記憶装置１００ａにおいて、柱状部ＣＬは、第１部分ＣＬａ、第２部分ＣＬｂ及び第３部分ＣＬｃを含む。第３部分ＣＬｃは、第１部分ＣＬａと第２部分ＣＬｂとの間に設けられている。第３部分ＣＬｃは、Ｚ方向と直交する方向（例えばＹ方向）において、基板１０の一部及びメモリ膜ＭＦの一部と重なる部分である。
【００４５】
メモリ膜ＭＦは、Ｚ方向と直交する方向（例えば、Ｙ方向）において、積層体ＭＬと重なる第４部分ＭＦ１を有する。第４部分ＭＦ１のＹ方向における長さを長さｔ６とする。メモリ膜ＭＦは、Ｚ方向と直交する方向（例えば、Ｙ方向）において、第３部分ＣＬｃと重なる第５部分（ＭＦ２）を有する。第５部分（ＭＦ２）のＹ方向における長さを長さｔ７とする。長さｔ７は、長さｔ６よりも長い。
【００４６】
第２部分ＣＬｂのＺ方向における長さと第３部分ＣＬｃのＺ方向における長さとの和を長さｔ８とする。長さｔ８の長さは、長さｔ６の２倍の長さよりも長い。
その他の構成、製造方法は、上述した実施形態と同様である。
【００４７】
次に、図９〜図１１に示した製造工程におけるエッチングについて詳述する。  
図１４〜図１８は、図９に示す領域ＲＥ１に相当する領域の断面図である。  
図１４に示すように、ＲＩＥなどの異方性エッチングによって、メモリホールＭＨの底の第１半導体膜３１の一部及びメモリ膜ＭＦの一部が除去される。
【００４８】
図１５に示すように、第２領域ＭＨｂ内のメモリ膜ＭＦの電荷蓄積膜５２に対してエッチング処理を施す。電荷蓄積膜５２は、矢印Ａ〜矢印Ｃに示す順に後退していく。矢印Ｃにおいて後退する電荷蓄積膜５２の部分は、Ｚ方向と直交する方向（例えばＹ方向）に延びている。これにより、電荷蓄積膜５２のエッチングのばらつきは、Ｚ方向と直交する方向（例えばＹ方向）に生じる。
【００４９】
その後、図１６に示すように第２領域ＭＨｂにおける電荷蓄積膜５２が除去されたことでできた空間を介して、ブロック絶縁膜５１及びトンネル絶縁膜５３に対してエッチングを行う。これにより、第２領域ＭＨｂの側壁を覆うメモリ膜ＭＦが除去される。図１７に示すように、メモリホールＭＨの内壁に第２半導体膜３２を形成する。
【００５０】
その後、上述した製造工程を実施することで半導体記憶装置１００又は１００ａは、製造される。
図１８に示すように、柱状部ＣＬは、Ｚ方向に沿って延びるコア絶縁膜４０を含む。コア絶縁膜４０は、第１部分ＣＬａに設けられた第１パート４１ａ及び、第２部分ＣＬｂに設けられた第２パート４１ｂを含む。柱状部ＣＬは、第１半導体膜３１と第２半導体膜３２とを含む。第１半導体膜３１は、第３パート３１ａ及び第４パート３１ｂを含む。
【００５１】
第３パート３１ａは、積層体ＭＬと第１パート４１ａとの間に設けられている。第４パートは、第２パート４１ｂと基板１０との間に設けられている。
【００５２】
第２半導体膜３２は、第５パート３２ａ及び第６パート３２ｂを含む。第５パート３２ａは、第２パート４１ｂと第４パート３１ｂとの間に設けられている。第６パート３２ｂは、基板１０と第４パート３１ｂとの間に設けられている。
【００５３】
電荷蓄積膜５２がＺ方向に沿って直線的に延びている構成が考えられる。この場合、エッチングのばらつきもＺ方向に生じる。例えば、電荷蓄積膜５２が第１犠牲層２１ａｆの位置までエッチングされた場合、メモリ膜ＭＦも第１犠牲層２１ａｆの位置まで後退する。この場合、後の工程で形成される半導体膜３０と後の工程で形成される第１導電層２１ａとが接触する。したがって、その部分は、メモリセルとして不良となる。
【００５４】
実施形態及び変形例においては、第２領域ＭＨｂにおいて、電荷蓄積膜５２は、Ｚ方向と直交する方向（例えばＹ方向）に延びる部分を有する。この部分がメモリ膜ＭＦのエッチングにおけるばらつきに対するマージンとなる。つまり、Ｚ方向におけるメモリ膜ＭＦのエッチングにおけるばらつきを抑制することができる。
【００５５】
以上説明した実施形態によれば、メモリホールのオープン不良を抑制した半導体記憶装置及びその製造方法を実現することができる。
【００５６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５７】
１０…基板、２０…絶縁層、２１…導電層、２１ａ…第１導電層、２１ａｆ…第１犠牲層、２１ｆ…犠牲層、２２…絶縁膜、３０…半導体膜、３０ａ、３０ｂ…部分、３１…第１半導体膜、３１ａ…第３パート、３１ｂ…第４パート、３１ｗ…部分、３２…第２半導体膜、３２ａ…第５パート、３２ｂ…第６パート、４０…コア絶縁膜、４１ａ…第１パート、４１ｂ…第２パート、５１…ブロック絶縁膜、５２…電荷蓄積膜、５３…トンネル絶縁膜、１００、１００ａ…半導体記憶装置、ＢＬ…ビット線、ＣＬ…柱状部、ＣＬａ…第１部分、ＣＬｂ…第２部分、ＣＬｃ…第３部分、Ｃｂ…プラグ、ＬＩ…配線層、ＭＦ…メモリ膜、ＭＦ１…第４部分、ＭＨ…メモリホール、ＭＨａ…第１領域、ＭＨｂ…第２領域、ＭＬ、ＭＬａ…積層体、ＭＳ…マスク材、ＲＥ１…領域、ＳＬ…ソース線、ｒ１、ｒ２…外径、ｒ３、ｒ４…径、ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８…長さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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