(57)【要約】【課題】リーク電流の発生を抑制することができる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板上に設けられ、一部にメサ部を備えた半導体層と、前記メサ部に設けられた能動層と、前記メサ部の側面上に設けられた誘電体と、前記メサ部の上面上に設けられたソース電極およびドレイン電極と、前記メサ部の上面上に、前記ソース電極または前記ドレイン電極を囲うように設けられたゲート電極と、前記メサ部の周辺の前記半導体層の上面上に設けられたゲートパッドと、前記メサ部の側面上に前記誘電体を介して設けられ、前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、を備える。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、一部にメサ部を備えた半導体層と、
前記メサ部に設けられた能動層と、
前記メサ部の側面上に設けられた誘電体と、
前記メサ部の上面上に設けられたソース電極およびドレイン電極と、
前記メサ部の上面上に、前記ソース電極または前記ドレイン電極を囲うように設けられたゲート電極と、
前記メサ部の周辺の前記半導体層の上面上に設けられたゲートパッドと、
前記メサ部の側面上に前記誘電体を介して設けられ、前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
を備えた、半導体装置。
【請求項２】
前記ソース電極は、前記ドレイン電極より小さい面積を備え、
前記ゲート電極は、前記ソース電極を囲うリング状である、
請求項１に記載の半導体装置。
【請求項３】
前記ドレイン電極は、前記ソース電極より小さい面積を備え、
前記ゲート電極は、前記ドレイン電極を囲うリング状である、
請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記ドレイン電極および前記ソース電極を囲う形状である、
請求項１に記載の半導体装置。
【請求項５】
前記誘電体は、前記メサ部の上面上の一部に延在する、
請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メサアイソレーション構造を備えた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置において、ゲート電極は、メサ部の上面に設けられている。一方、ゲートパッドは、メサ部周辺の半導体層の上面に設けられている。したがって、ゲート電極とゲートパッドとを接続するゲート配線は、ゲートパッドから半導体層の上面およびメサ部の側面に延伸し、ゲート電極に接続されるように設けられている。
【０００３】
しかしながら、このようにゲート配線を設けると、半導体層に設けられた能動層（電子走行層と電子供給層との界面付近に形成される二次元電子ガス層）がメサ部の側面から露出しているため、ゲート配線と能動層とが接触する。これが２端子間のリーク電流発生の要因となる。
【０００４】
２端子間のリーク電流の発生を抑制するために、メサ部の側面を誘電体で覆い、メサ部の側面上に、誘電体を介してゲート配線を設ける手段が考えられる。しかしながら、誘電体をメサ部の側面のみに形成することは現在の製造精度では極めて困難であり、誘電体の一部はメサ部の上面に残存する。このため、ゲート電極の一部は、メサ部の上面上に、誘電体を介して形成されることとなる。この結果、ゲート電極に所望のオフ電圧（二次元電子ガス層を遮断するまで空乏層を伸ばすために必要な電圧）を印加しても、誘電体を介して形成されたゲート電極の直下の空乏層は、二次元電子ガス層を遮断するまで伸びない可能性があり、その場合３端子間のリーク電流が発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２６１６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、リーク電流の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、半導体基板上に設けられ、一部にメサ部を備えた半導体層と、前記メサ部に設けられた能動層と、前記メサ部の側面上に設けられた誘電体と、前記メサ部の上面上に設けられたソース電極およびドレイン電極と、前記メサ部の上面上に、前記ソース電極または前記ドレイン電極を囲うように設けられたゲート電極と、前記メサ部の周辺の前記半導体層の上面上に設けられたゲートパッドと、前記メサ部の側面上に前記誘電体を介して設けられ、前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、を備える。
【図面の簡単な説明】
【０００８】
【図１Ａ】第１の実施形態に係る半導体装置を模式的に示す上面図である。
【図１Ｂ】図１Ａの一点鎖線Ｘ−Ｘ´に沿った半導体装置の断面図である。
【図２】図１Ａの一点鎖線Ｙ−Ｙ´に沿った半導体装置の断面の一部を拡大して示す部分断面図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造方法を説明するための、図１Ａに対応する上面図である。
【図３Ｂ】第１の実施形態に係る半導体装置の製造方法を説明するための、図１Ａに対応する上面図である。
【図３Ｃ】第１の実施形態に係る半導体装置の製造方法を説明するための、図１Ａに対応する上面図である。
【図３Ｄ】第１の実施形態に係る半導体装置の製造方法を説明するための、図１Ａに対応する上面図である。
【図４Ａ】従来の半導体装置を模式的に示す上面図である。
【図４Ｂ】図４Ａに示す従来の半導体装置の、図２に対応する部分断面図である。
【図５】３端子間のリーク電流が抑制されることを説明するための図である。
【図６】第２の実施形態に係る半導体装置を模式的に示す上面図である。
【図７】３端子間のリーク電流が抑制されることを説明するための図である。
【図８】第２の実施形態に係る半導体装置を模式的に示す上面図である。
【発明を実施するための形態】
【０００９】
以下に、実施形態に係る半導体装置について、図面を参照して詳細に説明する。
【００１０】
＜第１の実施形態＞
図１Ａは、第１の実施形態に係る半導体装置を模式的に示す上面図である。また、図１Ｂは、図１Ａの一点鎖線Ｘ−Ｘ´に沿った半導体装置の断面図である。
【００１１】
図１Ａおよび図１Ｂに示すように、第１の実施形態に係る半導体装置１０は、窒化ガリウム（ＧａＮ）系の半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。以下に、この半導体装置１０について詳述する。
【００１２】
半導体基板１１の表面上には、バッファ層１２ａが設けられている。さらにバッファ層１２ａの表面上には、電子走行層１２ｂおよび電子供給層１２ｃがこの順に積層されている。本実施形態において、例えば半導体基板１１はＳｉＣ基板であり、バッファ層１２ａおよび電子走行層１２ｂはそれぞれＧａＮによって構成されている。また、電子供給層１２ｃはＡｌＧａＮによって構成されている。
【００１３】
なお、以下の説明において、バッファ層１２ａ、電子走行層１２ｂ、および電子供給層１２ｃを総称して半導体層１２と称するが、本願において、半導体層には、上記以外の機能を備えた層が含まれていてもよい。
【００１４】
半導体層１２は、一部に島状のメサ部１３を備える。本実施形態において、メサ部１３は、電子走行層１２ｂの上側の一部および電子供給層１２ｃを含んでいる。したがって、メサ部１３は、電子走行層１２ｂと電子供給層１２ｃとの界面のうち、電子走行層１２ｂ側に形成される能動層１４である２次元電子ガス層を含んでいる。この能動層１４は、メサ部１３の側面から露出している。
【００１５】
なお、メサ部１３は、メサアイソレーション構造を実現するために設けられている。したがって、メサ部１３は、少なくとも能動層１４がメサ部１３の側面から露出するように設けられればよい。
【００１６】
このようなメサ部１３の側面上には、メサ部１３の側面の全てを覆うように誘電体１５が設けられている。誘電体１５は、メサ部１３の上面上、およびメサ部１３の周辺の半導体層１２の上面上にも延在しているが、この理由については後述する。この誘電体１５は、例えばＳｉＮまたはＳｉＯ２によって構成される。
【００１７】
メサ部１３の上面上の一部には、四角形状のドレイン電極１６ｄが設けられている。また、メサ部１３の上面上のうち、ドレイン電極１６ｄから離間した位置には、ドレイン電極１６ｄより広い面積を有する、四角形状のソース電極１６ｓが設けられている。これらの電極１６ｄ、１６ｓは、メサ部１３とオーミック接合している。半導体層１２が上述のようにＧａＮ系の化合物半導体によって構成される場合、ドレイン電極１６ｄおよびソース電極１６ｓはそれぞれ、例えばＴｉおよびＡｌをこの順に積層した金属によって構成される。
【００１８】
さらに、メサ部１３の上面上には、ドレイン電極１６ｄを囲うリング状のゲート電極１６ｇが、ドレイン電極１６ｄおよびソース電極１６ｓに接触しないように設けられている。この電極１６ｇは、メサ部１３とショットキー接合している。半導体層１２が上述のようにＧａＮ系の化合物半導体によって構成される場合、ゲート電極１６ｇは、例えばＮｉおよびＡｕをこの順に積層した金属によって構成される。
【００１９】
他方、メサ部１３の周辺の半導体層１２の上面上（本実施形態においては、メサ部１３の周辺の電子走行層１２ｂの上面上）には、ゲートパッド１６ｐが設けられている。さらに、ゲートパッド１６ｐから半導体層１２の上面上、メサ部１３の側面上に延伸し、ゲート電極１６ｇに接続されるように、ゲート配線１６ｗが設けられている。ゲートパッド１６ｐおよびゲート配線１６ｗはそれぞれ、例えばゲート電極１６ｇと一体的に設けられており、半導体層１２が上述のようにＧａＮ系の化合物半導体によって構成される場合、ゲートパッド１６ｐおよびゲート配線１６ｗはそれぞれ、例えばＮｉおよびＡｕをこの順に積層した金属によって構成される。
【００２０】
図２は、図１Ａの一点鎖線Ｙ−Ｙ´に沿った半導体装置の断面の一部を拡大して示す部分断面図である。なお、図２は、メサ部１３の側面付近を示す断面図である。以下に、図２を参照して、ゲート電極１６ｇおよびゲート配線１６ｗについてさらに説明する。
【００２１】
図２に示すように、ゲート配線１６ｗは、メサ部１３の側面上に、誘電体１５を介して設けられている。これにより、ゲート配線１６ｗと、メサ部１３の側面から露出する能動層１４との電気的な接触を抑制することができ、２端子間のリーク電流の発生が抑制される。
【００２２】
このように誘電体１５を設けることによって２端子間のリーク電流の発生が抑制されるが、誘電体１５は、製造精度の都合上、メサ部１３の上面上、およびメサ部１３の周辺の半導体層１２の上面上にも延在する。したがって、図示するように、メサ部１３の上面上に設けられるゲート電極１６ｇの一部は、誘電体１５に乗り上げるように設けられる。
【００２３】
なお、図示は省略しているが、メサ部１３の表面を含む半導体層１２の表面は、絶縁膜で覆われていてもよい。
【００２４】
次に、このようは半導体装置１０の製造方法について図３Ａ〜図３Ｄを参照して説明する。図３Ａ〜図３Ｄはそれぞれ、第１の実施形態に係る半導体装置の製造方法を説明するための、図１Ａに対応する上面図である。
【００２５】
まず、半導体基板１１の表面上に、半導体層１２を形成する。本実施形態においては、ＳｉＣ基板の表面上に、ＧａＮによって構成されるバッファ層１２ａを形成し、続いてこのようなバッファ層１２ａの表面上に、ＧａＮによって構成される電子走行層１２ｂ、ＡｌＧａＮによって構成される電子供給層１２ｃをこの順に形成する。バッファ層１２ａ、電子走行層１２ｂ、および電子供給層１２ｃはそれぞれ、エピタキシャル成長によって形成することができる。
【００２６】
この後、図３Ａに示すように、半導体層１２の一部が島状に残存するように半導体層１２の不要部分を除去し、半導体層１２にメサ部１３を形成する。不要部分の除去によるメサ部１３の形成は、例えばエッチングによって行われる。
【００２７】
次に、メサ部１３が形成された半導体層１２の上面全面に、例えばＳｉＮまたはＳｉＯ２によって構成される誘電体１５を形成する。誘電体１５は例えばＣＶＤ法によって形成することができる。
【００２８】
この後、図３Ｂに示すように、メサ部１３の側面上およびその周辺部分の誘電体１５が残存するように、誘電体１５をパターニングする。ここで、誘電体１５がメサ部１３の側面上のみに残存するように誘電体１５をパターニングすることが理想的である。しかしながら、現状のパターニング精度においては、このような精度で誘電体１５をパターニングすることが極めて困難である。したがって、誘電体１５が少なくともメサ部１３の側面上には確実に形成されるようにするため、図示するように、誘電体１５は、メサ部１３の側面上およびその周辺部分に形成される。
【００２９】
次に、図３Ｃに示すように、メサ部１３の上面上に、例えばＴｉおよびＡｌをこの順に積層した構成のドレイン電極１６ｄ、および例えばＴｉおよびＡｌをこの順に積層した構成のソース電極１６ｓ、を形成する。これらの電極１６ｄ、１６ｓは、所望の開口部を有するレジスト層をリソグラフィー方によって形成した後、ＴｉおよびＡｌを順に蒸着し、最後にリフトオフによってレジスト層とともに不要のＴｉおよびＡｌを除去することによって、形成することができる。
【００３０】
次に、図３Ｄに示すように、メサ部１３の上面上に、例えばＮｉおよびＡｕをこの順に積層した構成のゲート電極１６ｇを、ドレイン電極１６ｄを囲うリング状に形成する。また、メサ部１３の側面上に誘電体１５を介して、例えばＮｉおよびＡｕをこの順に積層した構成のゲート配線１６ｗを形成し、メサ部１３の周辺の半導体層１２の上面上に、例えばＮｉおよびＡｕをこの順に積層した構成のゲートパッド１６ｐを形成する。ゲート電極１６ｇ、ゲート配線１６ｗ、およびゲートパッド１６ｐは一体的に形成することができる。また、ゲート電極１６ｇ、ゲート配線１６ｗ、およびゲートパッド１６ｐはそれぞれ、ドレイン電極１６ｄおよびソース電極１６ｓと同様の方法で形成することができる。
【００３１】
このようにして、第１の実施形態に係る半導体装置１０を製造することができる。
【００３２】
以上に説明した第１の実施形態によれば、ゲート配線１６ｗが誘電体１５を介してメサ部１３の側面上に形成される。したがって、ゲート配線１６ｗと能動層１４との電気的接触に基づく２端子間のリーク電流の発生を抑制することができる。
【００３３】
さらに、第１の実施形態によれば、メサ部１３の上面に接触するリング状のゲート電極１６ｇが、ドレイン電極１６ｄを囲うように形成される。したがって、ゲート電極１６ｇに所望のオフ電圧（電子走行層１２ｂを遮断するまで空乏層を伸ばすために必要な電圧）を印加した場合に発生する３端子間のリーク電流の発生も抑制することができる。以下、３端子間のリーク電流について、より詳細に説明する。
【００３４】
図４Ａは、帯状のゲート電極を備えた従来の半導体装置を模式的示す上面図である。また、図４Ｂは、図４Ａに示す従来の半導体装置の、図２に対応する部分断面図である。なお、図４Ａおよび図４Ｂにおいて、第１の実施形態と同一部分については同一符号を付している。
【００３５】
図４Ａに示すように、従来の半導体装置１００は、帯状のゲート電極１１６ｇを備えている。帯状のゲート電極１１６ｇは、ソース電極１６ｓと、この電極１６ｓと略同一の面積を有するドレイン電極１１６ｄと、の間に設けられている。
【００３６】
このような従来の半導体装置１００において、図４Ｂに示すように、帯状のゲート電極１１６ｇは、その一部が誘電体１５上に乗り上げるように設けられるが、このような帯状のゲート電極１１６ｇに所望のオフ電圧Ｖｇを印加する場合を考える。この場合、メサ部１３の上面に接触するゲート電極１１６ｇの直下の半導体層１２に形成される空乏層Ｄ１は、能動層１４を遮断する。しかし、誘電体１５に乗り上げたゲート電極１１６ｇの直下の半導体層１２に形成される空乏層Ｄ２は、能動層１４を遮断するまで伸びない。したがって、この部分においてはオンの状態が維持されるため、図４Ａに示す経路にて３端子間のリーク電流Ｉが発生する。
【００３７】
しかしながら、本実施形態によれば、ドレイン電極１６ｄがメサ部１３の上面に接触したリング状のゲート電極１６ｇで囲われる。したがって、ゲート電極１６ｇに所望のオフ電圧Ｖｇを印加することにより、ドレイン電極１６ｄの直下の能動層１４は、空乏層で囲われる。このため、図５に示すように、３端子間のリーク電流Ｉの発生を抑制することができる。
【００３８】
＜第２の実施形態＞
図６は、第２の実施形態に係る半導体装置を模式的に示す上面図である。以下に、図６を参照して、第２の実施形態に係る半導体装置について説明する。なお、以下の第２の実施形態に係る半導体装置２０の説明において、第１の実施形態に係る半導体装置１０と同一部分には同一符号を付し、その説明を省略する。
【００３９】
図６に示すように、第２の実施形態に係る半導体装置２０は、第１の実施形態に係る半導体装置１０と比較して、ドレイン電極２６ｄ、ソース電極２６ｓ、およびゲート電極２６ｇの構成が異なる。
【００４０】
すなわち、第２の実施形態に係る半導体装置２０において、メサ部１３の上面上には、四角形状のドレイン電極２６ｄ、およびドレイン電極２６ｄより狭い面積を有する、四角形状のソース電極２６ｓが設けられている。
【００４１】
また、第２の実施形態に係る半導体装置２０において、メサ部１３の上面上には、ソース電極２６ｓを囲うリング状のゲート電極２６ｇが設けられている。
【００４２】
なお、このような半導体装置２０の製造方法は、第１の実施形態に係る半導体装置１０と同様に製造することができる。したがって、第２の実施形態に係る半導体装置２０の製造方法の説明は省略する。
【００４３】
このような第２の実施形態においても、第１の実施形態と同様に、ゲート配線１６ｗが誘電体１５を介してメサ部１３の側面上に形成される。したがって、ゲート配線１６ｗと能動層１４との電気的接触に基づく２端子間のリーク電流の発生を抑制することができる。
【００４４】
さらに、第２の実施形態によれば、メサ部１３の上面に接触するリング状のゲート電極２６ｇが、ソース電極２６ｓを囲うように形成される。したがって、ゲート電極２６ｇに所望のオフ電圧Ｖｇを印加することにより、ソース電極２６ｓの直下の能動層１４は、空乏層で囲われる。このため、図７に示すように、３端子間のリーク電流Ｉの発生を抑制することができる。
【００４５】
＜第３の実施形態＞
図８は、第３の実施形態に係る半導体装置を模式的に示す上面図である。以下に、図８を参照して、第３の実施形態に係る半導体装置について説明する。なお、以下の第３の実施形態に係る半導体装置３０の説明において、第１の実施形態に係る半導体装置１０と同一部分には同一符号を付し、その説明を省略する。
【００４６】
図８に示すように、第３の実施形態に係る半導体装置３０は、第１の実施形態に係る半導体装置１０と比較して、ドレイン電極３６ｄ、ソース電極３６ｓ、およびゲート電極３６ｇの構成が異なる。
【００４７】
すなわち、第３の実施形態に係る半導体装置３０において、メサ部１３の上面上には、四角形状のドレイン電極３６ｄ、およびドレイン電極３６ｄと略同一の面積を有する、四角形状のソース電極３６ｓが設けられている。
【００４８】
また、第３の実施形態に係る半導体装置３０において、メサ部１３の上面上には、ソース電極３６ｓおよびドレイン電極３６ｄを囲う八の字形状のゲート電極３６ｇが設けられている。
【００４９】
なお、このような半導体装置３０の製造方法は、第１の実施形態に係る半導体装置１０と同様に製造することができる。したがって、第３の実施形態に係る半導体装置３０の製造方法の説明は省略する。
【００５０】
このような第３の実施形態においても、第１の実施形態と同様に、ゲート配線１６ｗが誘電体１５を介してメサ部１３の側面上に形成される。したがって、ゲート配線１６ｗと能動層１４との電気的接触に基づく２端子間のリーク電流の発生を抑制することができる。
【００５１】
さらに、第３の実施形態によれば、メサ部１３の上面に接触する八の字形状のゲート電極３６ｇが、ドレイン電極３６ｄおよびソース電極３６ｓを囲うように形成される。したがって、ゲート電極３６ｇに所望のオフ電圧Ｖｇを印加することにより、ドレイン電極３６ｄの直下の能動層１４、およびソース電極３６ｓの直下の能動層１４はそれぞれ、空乏層で囲われる。このため、３端子間のリーク電流Ｉの発生を抑制することができる。
【００５２】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
例えば本発明の各実施形態に係るゲート電極１６ｇ、２６ｇ、３６ｇの構成は、ガリウムヒ素（ＧａＡｓ）基板上にＧａＡｓ系の半導体層を積層したＧａＡｓ系のトランジスタに適用することもできるし、インジウムリン（ＩｎＰ）基板上にＩｎＰ系の半導体層を積層したＩｎＰ系のトランジスタに適用することもできる。また、本発明の各実施形態に係るゲート電極１６ｇ、２６ｇ、３６ｇの構成は、一枚の半導体基板に複数のトランジスタを並列に配列した、フィンガー状の複数のドレイン電極およびフィンガー状の複数のソース電極を有する半導体装置に対して適用することもできる。
【符号の説明】
【００５４】
１０、２０、３０、１００・・・半導体装置
１１・・・半導体基板
１２・・・半導体層
１２ａ・・・バッファ層
１２ｂ・・・電子走行層
１２ｃ・・・電子供給層
１３・・・メサ部
１４・・・能動層
１５・・・誘電体
１６ｄ、２６ｄ、３６ｄ、１１６ｄ・・・ドレイン電極
１６ｓ、２６ｓ、３６ｓ・・・ソース電極
１６ｇ、２６ｇ、３６ｇ、１１６ｇ・・・ゲート電極
１６ｐ・・・ゲートパッド
１６ｗ・・・ゲート配線
【図１Ａ】
2017143122.tif 000003
【図１Ｂ】
2017143122.tif 000004
【図２】
2017143122.tif 000005
【図３Ａ】
2017143122.tif 000006
【図３Ｂ】
2017143122.tif 000007
【図３Ｃ】
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【図３Ｄ】
2017143122.tif 000009
【図４Ａ】
2017143122.tif 000010
【図４Ｂ】
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【図５】
2017143122.tif 000012
【図６】
2017143122.tif 000013
【図７】
2017143122.tif 000014
【図８】
2017143122.tif 000015