(57)【要約】【課題】検査装置の電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の測定誤差を低減させることが可能な検査システム、集積回路装置、検査装置及び検査方法を提供すること。【解決手段】検査装置により集積回路装置を検査する検査システムであって、前記集積回路装置は、第１の電源端子と、少なくとも１つの検査対象信号及び前記第１の電源端子の電圧のうちの少なくとも１つを選択する選択回路と、前記選択回路が選択した信号を出力する出力端子と、を備え、前記検査装置は、前記集積回路装置の前記第１の電源端子及び前記出力端子と接続される接続部と、第１の電源電圧を生成し、前記第１の電源電圧を、前記接続部を介して前記集積回路装置の前記第１の電源端子に印加する電源部と、前記集積回路装置の前記出力端子から出力される出力信号に基づいて検査する検査部と、を備える、検査システム。【選択図】図１
2017122675.tif 000002
【特許請求の範囲】
【請求項１】
検査装置により集積回路装置を検査する検査システムであって、
前記集積回路装置は、
第１の電源端子と、
少なくとも１つの検査対象信号及び前記第１の電源端子の電圧のうちの少なくとも１つを選択する選択回路と、
前記選択回路が選択した信号を出力する出力端子と、
を備え、
前記検査装置は、
前記集積回路装置の前記第１の電源端子及び前記出力端子と接続される接続部と、
第１の電源電圧を生成し、前記第１の電源電圧を、前記接続部を介して前記集積回路装置の前記第１の電源端子に印加する電源部と、
前記集積回路装置の前記出力端子から出力される出力信号に基づいて検査する検査部と、
を備える、
ことを特徴とする検査システム。
【請求項２】
前記集積回路装置は、
前記選択回路による選択を制御する選択制御信号が入力される制御端子を備え、
前記検査装置は、
前記選択制御信号を生成し、前記集積回路装置の前記制御端子に出力する制御部を備える、
ことを特徴とする請求項１に記載の検査システム。
【請求項３】
前記検査部は、
前記集積回路装置の前記出力端子から出力される前記第１の電源端子の電圧に基づいて、前記集積回路装置の前記出力端子から出力される前記検査対象信号の電圧を校正して検査する、
ことを特徴とする請求項１又は２に記載の検査システム。
【請求項４】
前記検査対象信号は、アナログ信号である、
ことを特徴とする請求項１乃至３のいずれか１項に記載の検査システム。
【請求項５】
前記集積回路装置は、第２の電源端子を備え、
前記選択回路は、前記検査対象信号、前記第１の電源端子の電圧及び前記第２の電源端子の電圧のうちの少なくとも１つを選択し、
前記接続部は、前記集積回路装置の前記第２の電源端子と接続され、
前記電源部は、第２の電源電圧を生成し、前記第２の電源電圧を、前記接続部を介して前記集積回路装置の前記第２の電源端子に印加する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の検査システム。
【請求項６】
前記検査部は、
前記集積回路装置の前記出力端子から出力される前記第１の電源端子の電圧又は前記第２の電源端子の電圧に基づいて、前記集積回路装置の前記出力端子から出力される前記検査対象信号の電圧を校正して検査する、
ことを特徴とする請求項５に記載の検査システム。
【請求項７】
前記集積回路装置は、
源信号に基づいて元駆動信号を生成する元駆動信号生成部と、
前記元駆動信号をパルス変調した変調信号を生成する変調部と、
前記変調信号に基づいて、増幅制御信号を生成するゲート駆動回路と、
を備え、
前記変調部は、
前記増幅制御信号に基づいて前記変調信号が増幅された増幅変調信号が復調されて生成された駆動信号に基づいて、前記元駆動信号をパルス変調する、
ことを特徴とする請求項１乃至６のいずれか１項に記載の検査システム。
【請求項８】
前記検査対象信号の１つは、前記変調信号である、
ことを特徴とする請求項７に記載の検査システム。
【請求項９】
前記検査対象信号の１つは、前記元駆動信号である、
ことを特徴とする請求項７又は８に記載の検査システム。
【請求項１０】
第１の電源端子と、
少なくとも１つの検査対象信号及び前記第１の電源端子の電圧のうちの１つを選択する選択回路と、
前記選択回路が選択した信号を出力する出力端子と、
を備える、
ことを特徴とする集積回路装置。
【請求項１１】
集積回路装置の第１の電源端子及び出力端子と接続される接続部と、
第１の電源電圧を生成し、前記第１の電源電圧を、前記接続部を介して前記集積回路装置の前記第１の電源端子に印加する電源部と、
前記集積回路装置の前記出力端子から出力される出力信号に基づいて検査する検査部と、
を備え、
前記検査部は、
前記集積回路装置の前記出力端子から出力される前記第１の電源端子の電圧に基づいて、前記集積回路装置の前記出力端子から出力される検査対象信号の電圧を校正して検査する、
ことを特徴とする検査装置。
【請求項１２】
第１の電源電圧を生成し、前記第１の電源電圧を、接続部を介して集積回路装置の第１の電源端子に印加し、
前記集積回路装置の出力端子から出力される前記第１の電源端子の電圧を測定し、
前記集積回路装置の出力端子から出力される検査対象信号の電圧を測定し、
測定した前記第１の電源端子の電圧に基づいて、測定した前記検査対象信号の電圧を校正して検査する、
ことを特徴とする検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査システム、集積回路装置、検査装置及び検査方法に関する。
【背景技術】
【０００２】
インクを吐出して画像や文書を印刷するインクジェットプリンターなどの液体吐出装置には、圧電素子（例えばピエゾ素子）を用いたものが知られている。圧電素子は、ヘッドユニットにおいて複数のノズルのそれぞれに対応して設けられ、それぞれが駆動信号にしたがって駆動されることにより、ノズルから所定のタイミングで所定量のインク（液体）が吐出されて、ドットが形成される。圧電素子は、電気的にみればコンデンサーのような容量性負荷であるので、各ノズルの圧電素子を動作させるためには十分な電流を供給する必要がある。
【０００３】
このため、上述の液体吐出装置においては、増幅回路で増幅した駆動信号をヘッドユニット（インクジェットヘッド）に供給して、圧電素子を駆動する構成となっている。増幅回路としては、増幅前の源信号をＡＢ級などで電流増幅する方式が挙げられるが、エネルギー効率が悪いので、近年では、Ｄ級アンプについて提案されている。インクジェットプリンターにおいて、高い吐出精度の要求を満たすためには、Ｄ級アンプを駆動する駆動回路の特性を向上させる必要があり、そのため駆動回路は半導体集積回路（集積回路装置）で実現される。
【０００４】
集積回路装置の検査において、集積回路装置と検査器とはソケットあるいはプローブを介して電気的に接続される。検査器は、集積回路装置にソケットあるいはプローブを介して電源電圧や制御信号を供給し、検査対象の信号を測定することにより検査を行う。その際、ソケットあるいはプローブの接触抵抗により電圧降下が生じ、検査器が出力する電源電圧と集積回路装置の内部の電源電圧との差が生じる。特に、インクジェットプリンターにおいてＤ級アンプを駆動する駆動回路は動作電流が大きいため、ソケットあるいはプローブの接触抵抗による電圧降下が大きくなる。そうすると、高い特性が要求される駆動回路では、この電圧降下に起因して生じる検査対象の信号の測定誤差が無視できなくなり、本来は良品であるものが不良品と判定されてしまい、歩留まりが低下するという問題がある。
【０００５】
この問題に対して、特許文献１では、被測定デバイスが備える複数の回路ブロックのそれぞれに設けられた複数のグラウンド端子の１つに、半導体テスターからグラウンド電位を印加するフォースラインとその電位を検知するセンスラインを接続し、半導体テスターは、センスラインで検知した電位に基づいて、被測定デバイスに入力されるテスト信号の電位レベルを補正する。これにより、被測定デバイスの内部のグラウンドと基準グランドの電位差による測定誤差を緩和し、より高精度な測定を可能にしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０９８０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の手法では、被測定デバイスの検査のための補正用の回路を有する専用の半導体テスター（検査装置）が必要となる。また、回路ブロックごとにグラウンド端子が必要となり、被測定デバイスの回路規模が大型化する。
【０００８】
本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、簡易な構成であっても、検査装置の電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の測定誤差を低減させることが可能な検査システム、集積回路装置、検査装置及び検査方法を提供することができる。
【課題を解決するための手段】
【０００９】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
【００１０】
［適用例１］
本適用例に係る検査システムは、検査装置により集積回路装置を検査する検査システムであって、前記集積回路装置は、第１の電源端子と、少なくとも１つの検査対象信号及び前記第１の電源端子の電圧のうちの少なくとも１つを選択する選択回路と、前記選択回路が選択した信号を出力する出力端子と、を備え、前記検査装置は、前記集積回路装置の前記第１の電源端子及び前記出力端子と接続される接続部と、第１の電源電圧を生成し、前記第１の電源電圧を、前記接続部を介して前記集積回路装置の前記第１の電源端子に印加する電源部と、前記集積回路装置の前記出力端子から出力される出力信号に基づいて検査する検査部と、を備える。
【００１１】
本適用例に係る検査システムによれば、接続部における抵抗により、検査装置における第１の電源電圧と集積回路装置の第１の電源端子の電圧とに差が生じても、集積回路装置は第１の電源端子の電圧を選択して出力端子に出力可能であるので、検査装置は、第１の電源端子の電圧を考慮して検査対象信号を測定することができる。従って、本適用例に係る検査システムによれば、簡易な構成であっても、検査装置の電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の測定誤差を低減させることができる。
【００１２】
本適用例に係る検査システムによれば、集積回路装置は、選択回路により、検査対象信号と第１の電源端子の電圧とを共通の出力端子から出力可能であるため、集積回路装置の端子数を低減させることができる。
【００１３】
［適用例２］
上記適用例に係る検査システムにおいて、前記集積回路装置は、前記選択回路による選択を制御する選択制御信号が入力される制御端子を備え、前記検査装置は、前記選択制御信号を生成し、前記集積回路装置の前記制御端子に出力する制御部を備えてもよい。
【００１４】
本適用例に係る検査システムによれば、検査装置の制御により、集積回路装置の出力端子から出力される信号が選択されるので、検査の効率化などが可能となる。
【００１５】
［適用例３］
上記適用例に係る検査システムにおいて、前記検査部は、前記集積回路装置の前記出力端子から出力される前記第１の電源端子の電圧に基づいて、前記集積回路装置の前記出力端子から出力される前記検査対象信号の電圧を校正して検査してもよい。
【００１６】
本適用例に係る検査システムによれば、検査装置は、第１の電源端子の電圧に基づいて検査対象信号の電圧を校正して検査するので、第１の電源端子の電圧を基準とする電圧を有する検査対象信号の測定誤差を低減させることができる。
【００１７】
［適用例４］
上記適用例に係る検査システムにおいて、前記検査対象信号は、アナログ信号であって
もよい。
【００１８】
集積回路装置において、アナログ信号は第１の電源端子の電圧を基準とする電圧を有するため、検査装置の電源電圧を基準に測定すると誤差を有するが、本適用例に係る検査システムによれば、検査装置は、第１の電源端子の電圧を考慮してアナログ信号である検査対象信号を測定することができるので、測定誤差を低減させることができる。
【００１９】
［適用例５］
上記適用例に係る検査システムにおいて、前記集積回路装置は、第２の電源端子を備え、前記選択回路は、前記検査対象信号、前記第１の電源端子の電圧及び前記第２の電源端子の電圧のうちの少なくとも１つを選択し、前記接続部は、前記集積回路装置の前記第２の電源端子と接続され、前記電源部は、第２の電源電圧を生成し、前記第２の電源電圧を、前記接続部を介して前記集積回路装置の前記第２の電源端子に印加してもよい。
【００２０】
本適用例に係る検査システムによれば、接続部における抵抗により、検査装置における第１の電源電圧と集積回路装置の第１の電源端子の電圧とに差が生じ、あるいは、検査装置における第２の電源電圧と集積回路装置の第２の電源端子の電圧とに差が生じても、集積回路装置は第１の電源端子の電圧や第２の電源端子の電圧を選択して出力端子に出力可能であるので、検査装置は、第１の電源端子の電圧や第２の電源端子の電圧を考慮して検査対象信号を測定することができる。従って、本適用例に係る検査システムによれば、簡易な構成であっても、検査装置の電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の測定誤差を低減させることができる。
【００２１】
［適用例６］
上記適用例に係る検査システムにおいて、前記検査部は、前記集積回路装置の前記出力端子から出力される前記第１の電源端子の電圧又は前記第２の電源端子の電圧に基づいて、前記集積回路装置の前記出力端子から出力される前記検査対象信号の電圧を校正して検査してもよい。
【００２２】
本適用例に係る検査システムによれば、検査装置は、第１の電源端子の電圧又は第２の電源端子の電圧に基づいて検査対象信号の電圧を校正して検査するので、第１の電源端子の電圧を基準とする電圧を有する検査対象信号の測定誤差も、第２の電源端子の電圧を基準とする電圧を有する検査対象信号の測定誤差も低減させることができる。
【００２３】
［適用例７］
上記適用例に係る検査システムにおいて、前記集積回路装置は、源信号に基づいて元駆動信号を生成する元駆動信号生成部と、前記元駆動信号をパルス変調した変調信号を生成する変調部と、前記変調信号に基づいて、増幅制御信号を生成するゲート駆動回路と、を備え、前記変調部は、前記増幅制御信号に基づいて前記変調信号が増幅された増幅変調信号が復調されて生成された駆動信号に基づいて、前記源信号をパルス変調してもよい。
【００２４】
本適用例に係る検査システムによれば、集積回路装置は、駆動信号を生成する回路の一部を構成するため消費電力が大きく、その結果、接続部における抵抗による電圧上昇あるいは電圧降下が大きくなり、第１の電源電圧と第１の電源端子の電圧との差も大きくなるが、検査装置は、第１の電源端子の電圧に基づき検査対象信号の測定誤差を低減させることができる。
【００２５】
［適用例８］
上記適用例に係る検査システムにおいて、前記検査対象信号の１つは、前記変調信号であってよい。
【００２６】
本適用例に係る検査システムによれば、検査装置は、集積回路装置の第１の電源端子の電圧に基づき変調信号の測定誤差を低減させることができる。
【００２７】
［適用例９］
上記適用例に係る検査システムにおいて、前記検査対象信号の１つは、前記元駆動信号であってもよい。
【００２８】
本適用例に係る検査システムによれば、検査装置は、集積回路装置の第１の電源端子の電圧に基づき元駆動信号の測定誤差を低減させることができる。
【００２９】
［適用例１０］
本適用例に係る集積回路装置は、第１の電源端子と、少なくとも１つの検査対象信号及び前記第１の電源端子の電圧のうちの１つを選択する選択回路と、前記選択回路が選択した信号を出力する出力端子と、を備える。
【００３０】
本適用例に係る集積回路装置によれば、検査装置と接続された場合に接続部における抵抗により、検査装置における第１の電源電圧と第１の電源端子の電圧とに差が生じても、第１の電源端子の電圧を選択して出力端子に出力可能であるので、検査装置は、第１の電源端子の電圧を考慮して検査対象信号を測定することができる。従って、本適用例に係る集積回路装置によれば、簡易な構成であっても、検査装置の電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の測定誤差を低減させることができる。
【００３１】
［適用例１１］
本適用例に係る検査装置は、集積回路装置の第１の電源端子及び出力端子と接続される接続部と、第１の電源電圧を生成し、前記第１の電源電圧を、前記接続部を介して前記集積回路装置の前記第１の電源端子に印加する電源部と、前記集積回路装置の前記出力端子から出力される出力信号に基づいて検査する検査部と、を備え、前記検査部は、前記集積回路装置の前記出力端子から出力される前記第１の電源端子の電圧に基づいて、前記集積回路装置の前記出力端子から出力される検査対象信号の電圧を校正して検査する。
【００３２】
本適用例に係る検査装置によれば、接続部における抵抗により、第１の電源電圧と集積回路装置の第１の電源端子の電圧とに差が生じても、集積回路装置の出力端子から出力される第１の電源端子の電圧に基づいて検査対象信号の電圧を校正して検査することができる。従って、本適用例に係る検査装置によれば、簡易な構成であっても、検査装置の電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の測定誤差を低減させることができる。
【００３３】
［適用例１２］
本適用例に係る検査方法は、第１の電源電圧を生成し、前記第１の電源電圧を、接続部を介して集積回路装置の第１の電源端子に印加し、前記集積回路装置の出力端子から出力される前記第１の電源端子の電圧を測定し、前記集積回路装置の出力端子から出力される検査対象信号の電圧を測定し、測定した前記第１の電源端子の電圧に基づいて、測定した前記検査対象信号の電圧を校正して検査する。
【００３４】
本適用例に係る検査方法によれば、接続部における抵抗により、第１の電源電圧と集積回路装置の第１の電源端子の電圧とに差が生じても、集積回路装置の出力端子から出力される第１の電源端子の電圧に基づいて検査対象信号の電圧を校正して検査することができる。従って、本適用例に係る検査方法によれば、簡易な構成であっても、接続部を介して集積回路に印加する電源電圧と集積回路装置の電源電圧との差に起因する検査対象信号の
測定誤差を低減させることができる。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態の検査システムの構成を示す図である。
【図２】第１実施形態における検査装置による集積回路装置の検査の手順を示すフローチャート図である。
【図３】第２実施形態の検査システムの構成を示す図である。
【図４】第２実施形態における検査装置による集積回路装置の検査の手順を示すフローチャート図である。
【図５】第３実施形態の検査システムの構成を示す図である。
【図６】第３実施形態における検査装置による集積回路装置の検査の手順を示すフローチャート図である。
【図７】第４実施形態の検査システムの構成を示す図である。
【図８】第４実施形態における検査装置による集積回路装置の検査の手順を示すフローチャート図である。
【図９】本実施形態における駆動回路（容量性負荷駆動回路）の構成を示す図である。
【図１０】駆動回路の動作を説明するための図である。
【発明を実施するための形態】
【００３６】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３７】
１．検査システム
１−１．第１実施形態
図１は、第１実施形態の検査システム１の構成を示す図である。図１に示されるように、第１実施形態の検査システム１は、検査装置２と集積回路装置３とを含んで構成され、検査装置２により集積回路装置３を検査する。
【００３８】
集積回路装置３は、電源端子Ｖｓｓ（第１の電源端子）、電源端子Ｖｄｄ（第２の電源端子）、制御端子Ｃｔｒｌ及び出力端子Ｏｕｔを備え、Ｎ個の回路ブロック（第１の回路ブロック３１−１、第２の回路ブロック３１−２、・・・、第Ｎの回路ブロック３１−Ｎ）と、選択回路３２と、レジスター３３とを含んで構成されている。
【００３９】
Ｎ個の回路ブロック（第１の回路ブロック３１−１、第２の回路ブロック３１−２、・・・、第Ｎの回路ブロック３１−Ｎ）は、電源端子Ｖｓｓから供給される電源電圧ＶＳＳと電源端子Ｖｄｄから供給される電源電圧ＶＤＤが印加されて動作する。例えば、電源電圧ＶＳＳは０Ｖ付近の電圧であり、電源電圧ＶＤＤは３．３Ｖ付近の電圧であってもよい。また、例えば、Ｎ個の回路ブロック（第１の回路ブロック３１−１、第２の回路ブロック３１−２、・・・、第Ｎの回路ブロック３１−Ｎ）の少なくとも１つは、アナログ回路ブロックであってもよい。
【００４０】
レジスター３３は、制御端子Ｃｔｒｌから入力される、選択回路３２による選択を制御する選択制御信号ＳｅｌＣｔｒｌを受け取って保持する。
【００４１】
選択回路３２は、少なくとも１つの検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮ及び電源電圧ＶＳＳ（電源端子Ｖｓｓの電圧）のうちの１つを選択し、選択した信号を選択出力信号Ｓｅｌとして出力する。具体的には、選択回路３２は、レジスター３３に保
持されている選択制御信号ＳｅｌＣｔｒｌ（ビットデータ）をデコードし、デコード結果に応じて信号を選択する。例えば、検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮは、電源電圧ＶＳＳを基準とする電圧を有するアナログ信号である。選択回路３２が選択して出力する選択出力信号Ｓｅｌは、集積回路装置３の出力端子Ｏｕｔから外部に出力される。
【００４２】
この集積回路装置３は、パッケージ化されているものでもよいし、シリコンウエハー上に形成されているものでもよい。
【００４３】
検査装置２は、本体部２１と接続部２２を含む。接続部２２は、集積回路装置３の各端子と接続されるものである。接続部２２の各端子は本体部２１の各端子と接続されており、接続部２２が集積回路装置３の各端子と接続されることにより、本体部２１の各端子と集積回路装置３の各端子とが電気的に接続される。これにより、本体部２１は、集積回路装置３に電源電圧や制御信号を供給し、あるいは、集積回路装置３から出力される信号を取得することが可能となる。集積回路装置３がパッケージ化されているものであれば接続部２２はソケット等であり、集積回路装置３がシリコンウエハー上に形成されているものであれば接続部２２はプローブカード等である。
【００４４】
本体部２１は、電源部２３と、検査部２４と、制御部２５とを含む。電源部２３は、電源電圧ＶＳＳ０（第１の電源電圧）を生成し、生成した電源電圧ＶＳＳ０を、接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する。また、電源部２３は、電源電圧ＶＤＤ０（第２の電源電圧）を生成し、生成した電源電圧ＶＤＤ０を、接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する。
【００４５】
制御部２５は、選択制御信号Ｓｅｌｃｔｒｌを生成し、接続部２２を介して、集積回路装置３の制御端子Ｃｔｒｌに出力する。
【００４６】
検査部２４は、集積回路装置３の出力端子Ｏｕｔから出力される出力信号に基づいて、集積回路装置３を検査する。ただし、接続部２２の接触抵抗により、電源端子Ｖｄｄから電源端子Ｖｓｓへと流れる電流に応じて、集積回路装置３の内部の電源電圧ＶＤＤは検査装置２（本体部２１）の内部の電源電圧ＶＤＤ０に対して−ΔＶだけ降下し、集積回路装置３の内部の電源電圧ＶＳＳは、検査装置２（本体部２１）の内部の電源電圧ＶＳＳ０に対して＋ΔＶだけ上昇する。そうすると、検査部２４が、集積回路装置３において電源電圧ＶＳＳを基準とするアナログ信号の電圧を、電源電圧ＶＳＳ０を基準として測定すると、測定値がΔＶだけ上昇することになる。特に、集積回路装置３において、電源端子Ｖｄｄから電源端子Ｖｓｓに至る信号線に流れる電流が大きいほど測定誤差ΔＶが大きくなる。その結果、検査部２４は、集積回路装置３の特性を誤って不合格と判定する可能性がある。
【００４７】
そこで、本実施形態では、検査部２４は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳに基づいて、集積回路装置３の出力端子Ｏｕｔから出力される検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮの電圧を校正して検査する。
【００４８】
図２は、第１実施形態における検査装置２による集積回路装置３の検査の手順を示すフローチャート図である。
【００４９】
図２に示されるように、検査装置２は、まず、電源部２３により、電源電圧ＶＳＳ０を生成し、生成した電源電圧ＶＳＳ０を、接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する（Ｓ１０）。
【００５０】
次に、検査装置２は、電源部２３により、電源電圧ＶＤＤ０を生成し、生成した電源電圧ＶＤＤ０を、接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する（Ｓ２０）。この工程Ｓ１０及びＳ２０により、Ｎ個の回路ブロック（第１の回路ブロック３１−１、第２の回路ブロック３１−２、・・・、第Ｎの回路ブロック３１−Ｎ）は、電源電圧ＶＳＳと電源電圧ＶＤＤが供給されて動作を開始する。
【００５１】
次に、検査装置２は、制御部２５により、電源電圧ＶＳＳを選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ３０）。この工程Ｓ３０により、レジスター３３に選択制御信号Ｓｅｌｃｔｒｌが保持され、選択回路３２は電源電圧ＶＳＳを選択し、電源電圧ＶＳＳが出力端子Ｏｕｔから出力される。
【００５２】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳを測定する（Ｓ４０）。
【００５３】
次に、検査装置２は、制御部２５により、１つの検査対象信号を選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ５０）。この工程Ｓ５０により、レジスター３３に選択制御信号Ｓｅｌｃｔｒｌが保持され、選択回路３２は検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮのうちの１つの検査対象信号を選択し、選択した検査対象信号が出力端子Ｏｕｔから出力される。
【００５４】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力される検査対象信号の電圧を測定する（Ｓ６０）。
【００５５】
次に、検査装置２は、検査部２４により、工程Ｓ４０で測定した電源電圧ＶＳＳに基づいて、工程Ｓ６０で測定した検査対象信号の電圧を校正して検査する（Ｓ７０）。例えば、検査部２４は、工程Ｓ４０で測定した電源電圧ＶＳＳと工程Ｓ１０で生成した電源電圧ＶＳＳ０との差ΔＶを算出し、工程Ｓ６０で測定した検査対象信号（電源電圧ＶＳＳを基準とする検査対象信号）の電圧からΔＶを減算することで検査対象信号の電圧を校正する。そして、検査部２４は、校正した検査対象信号の電圧が所望の電圧範囲になければ不合格と判定し、検査を終了してもよい。
【００５６】
そして、検査装置２は、検査を終了するまで（Ｓ８０のＮ）、工程Ｓ５０〜Ｓ７０の処理を繰り返し行う。検査を終了する場合とは、例えば、すべての検査対象信号に対する検査が終了するか不合格の判定がされた場合であってもよい。
【００５７】
なお、図２のフローチャートにおいて、工程Ｓ１０〜Ｓ８０の一部を省略又は変更し、あるいは、他の工程を追加してもよい。また、可能な範囲で、各工程の順番を適宜変更してもよい。
【００５８】
以上に説明した第１実施形態の検査システム１、検査装置２、集積回路装置３及び検査方法によれば、ソケットやプローブ等（接続部２２）における接触抵抗により、検査装置２が接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する電源電圧ＶＳＳ０と集積回路装置３の電源電圧ＶＳＳとに差が生じても、検査装置２は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳに基づいて検査対象信号Ｓｉｇ１〜ＳｉｇＮを校正して検査することができる。従って、第１実施形態によれば、簡易な構成であっても、検査装置２の電源電圧ＶＳＳ０と集積回路装置３の電源電圧ＶＳＳとの差に起因する検査対象信号Ｓｉｇ１〜ＳｉｇＮの測定誤差を低減させることができる。
【００５９】
また、第１実施形態によれば、集積回路装置３は、選択回路３２により、検査対象信号Ｓｉｇ１〜ＳｉｇＮと電源電圧ＶＳＳとを共通の出力端子Ｏｕｔから出力可能であるため
、集積回路装置３の端子数を低減させることができる。
【００６０】
さらに、第１実施形態によれば、検査装置２は、集積回路装置３の制御端子Ｃｔｒｌに出力する選択制御信号Ｓｅｌｃｔｒｌにより、集積回路装置３の出力端子Ｏｕｔから電源電圧ＶＳＳを出力させるタイミングや検査対象信号Ｓｉｇ１〜ＳｉｇＮの検査の順番を制御可能であるため、検査の効率化などが可能となる。
【００６１】
１−２．第２実施形態
以下、第２実施形態の検査システム１について、第１実施形態と重複する説明は省略又は簡略し、第１実施形態と異なる点を中心に説明する。図３は、第２実施形態の検査システム１の構成を示す図である。第２実施形態の検査システム１では、集積回路装置３に含まれる選択回路３２に、電源電圧ＶＳＳに代えて電源電圧ＶＤＤが入力されている点が第１実施形態と異なる。
【００６２】
選択回路３２は、少なくとも１つの検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮ及び電源端子Ｖｄｄ（第１の電源端子）の電圧である電源電圧ＶＤＤ（第１の電源電圧）のうちの１つを選択し、選択した信号を選択出力信号Ｓｅｌとして出力する。例えば、検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮは、電源電圧ＶＤＤを基準とする電圧を有するアナログ信号である。選択回路３２が選択して出力する選択出力信号Ｓｅｌは、集積回路装置３の出力端子Ｏｕｔから外部に出力される。
【００６３】
第２実施形態でも、検査装置２の本体部２１が備える検査部２４は、集積回路装置３の出力端子Ｏｕｔから出力される出力信号に基づいて、集積回路装置３を検査する。ただし、接続部２２の接触抵抗により、電源端子Ｖｄｄから電源端子Ｖｓｓへと流れる電流に応じて、集積回路装置３の内部の電源電圧ＶＤＤは検査装置２（本体部２１）の内部の電源電圧ＶＤＤ０に対して−ΔＶだけ降下するため、検査部２４が、集積回路装置３において電源電圧ＶＤＤを基準とするアナログ信号の電圧を、電源電圧ＶＤＤ０を基準として測定すると、測定値がΔＶだけ低下することになる。特に、集積回路装置３において、電源端子Ｖｄｄから電源端子Ｖｓｓに至る信号線に流れる電流が大きいほど測定誤差ΔＶが大きくなる。その結果、検査部２４は、集積回路装置３の特性を誤って不合格と判定する可能性がある。
【００６４】
そこで、本実施形態では、検査部２４は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＤＤに基づいて、集積回路装置３の出力端子Ｏｕｔから出力される検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮの電圧を校正して検査する。
【００６５】
図４は、第２実施形態における検査装置２による集積回路装置３の検査の手順を示すフローチャート図である。
【００６６】
図４に示されるように、検査装置２は、まず、電源部２３により、電源電圧ＶＳＳ０を生成し、生成した電源電圧ＶＳＳ０を、接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する（Ｓ１１０）。
【００６７】
次に、検査装置２は、電源部２３により、電源電圧ＶＤＤ０を生成し、生成した電源電圧ＶＤＤ０を、接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する（Ｓ１２０）。
【００６８】
次に、検査装置２は、制御部２５により、電源電圧ＶＤＤを選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ１３０）。この工程Ｓ１３０により、選択回路３２は電源電圧ＶＤＤを選択し、電源電圧ＶＤＤが出力端
子Ｏｕｔから出力される。
【００６９】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＤＤを測定する（Ｓ１４０）。
【００７０】
次に、検査装置２は、制御部２５により、１つの検査対象信号を選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ１５０）。この工程Ｓ１５０により、選択回路３２は検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮのうちの１つの検査対象信号を選択し、選択した検査対象信号が出力端子Ｏｕｔから出力される。
【００７１】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力される検査対象信号の電圧を測定する（Ｓ１６０）。
【００７２】
次に、検査装置２は、検査部２４により、工程Ｓ１４０で測定した電源電圧ＶＤＤに基づいて、工程Ｓ１６０で測定した検査対象信号の電圧を校正して検査する（Ｓ１７０）。例えば、検査部２４は、工程Ｓ１２０で生成した電源電圧ＶＤＤ０と工程Ｓ１４０で測定した電源電圧ＶＤＤとの差ΔＶを算出し、工程Ｓ１６０で測定した検査対象信号（電源電圧ＶＤＤを基準とする検査対象信号）の電圧にΔＶを加算することで検査対象信号の電圧を校正する。そして、検査部２４は、校正した検査対象信号の電圧が所望の電圧範囲になければ不合格と判定し、検査を終了してもよい。
【００７３】
そして、検査装置２は、検査を終了するまで（Ｓ１８０のＮ）、工程Ｓ１５０〜Ｓ１７０の処理を繰り返し行う。
【００７４】
なお、図４のフローチャートにおいて、工程Ｓ１１０〜Ｓ１８０の一部を省略又は変更し、あるいは、他の工程を追加してもよい。また、可能な範囲で、各工程の順番を適宜変更してもよい。
【００７５】
以上に説明した第２実施形態の検査システム１、検査装置２、集積回路装置３及び検査方法によれば、ソケットやプローブ等（接続部２２）における接触抵抗により、検査装置２が接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する電源電圧ＶＤＤ０と集積回路装置３の電源電圧ＶＤＤとに差が生じても、検査装置２は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＤＤに基づいて検査対象信号Ｓｉｇ１〜ＳｉｇＮを校正して検査することができる。従って、第２実施形態によれば、簡易な構成であっても、検査装置２の電源電圧ＶＤＤ０と集積回路装置３の電源電圧ＶＤＤとの差に起因する検査対象信号Ｓｉｇ１〜ＳｉｇＮの測定誤差を低減させることができる。
【００７６】
また、第２実施形態によれば、集積回路装置３は、選択回路３２により、検査対象信号Ｓｉｇ１〜ＳｉｇＮと電源電圧ＶＤＤとを共通の出力端子Ｏｕｔから出力可能であるため、集積回路装置３の端子数を低減させることができる。
【００７７】
さらに、第２実施形態によれば、検査装置２は、集積回路装置３の制御端子Ｃｔｒｌに出力する選択制御信号Ｓｅｌｃｔｒｌにより、集積回路装置３の出力端子Ｏｕｔから電源電圧ＶＤＤを出力させるタイミングや検査対象信号Ｓｉｇ１〜ＳｉｇＮの検査の順番を制御可能であるため、検査の効率化などが可能となる。
【００７８】
１−３．第３実施形態
以下、第３実施形態の検査システム１について、第１実施形態又は第２実施形態と重複する説明は省略又は簡略し、第１実施形態又は第２実施形態と異なる点を中心に説明する
。図５は、第３実施形態の検査システム１の構成を示す図である。第３実施形態の検査システム１では、集積回路装置３に含まれる選択回路３２に、電源電圧ＶＳＳとともに電源電圧ＶＤＤが入力されている点が第１実施形態及び第２実施形態と異なる。
【００７９】
選択回路３２は、少なくとも１つの検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮ、電源端子Ｖｓｓ（第１の電源端子）の電圧である電源電圧ＶＳＳ（第１の電源電圧）及び電源端子Ｖｄｄ（第２の電源端子）の電圧である電源電圧ＶＤＤ（第２の電源電圧）のうちの１つを選択し、選択した信号を選択出力信号Ｓｅｌとして出力する。例えば、検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮは、電源電圧ＶＳＳあるいは電源電圧ＶＤＤを基準とする電圧を有するアナログ信号である。選択回路３２が選択して出力する選択出力信号Ｓｅｌは、集積回路装置３の出力端子Ｏｕｔから外部に出力される。
【００８０】
第３実施形態では、検査部２４は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳ又は電源電圧ＶＤＤに基づいて、集積回路装置３の出力端子Ｏｕｔから出力される検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮの電圧を校正して検査する。
【００８１】
図６は、第３実施形態における検査装置２による集積回路装置３の検査の手順を示すフローチャート図である。
【００８２】
図６に示されるように、検査装置２は、まず、電源部２３により、電源電圧ＶＳＳ０を生成し、生成した電源電圧ＶＳＳ０を、接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する（Ｓ２１０）。
【００８３】
次に、検査装置２は、電源部２３により、電源電圧ＶＤＤ０を生成し、生成した電源電圧ＶＤＤ０を、接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する（Ｓ２２０）。
【００８４】
次に、検査装置２は、制御部２５により、電源電圧ＶＳＳを選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ２３０）。この工程Ｓ２３０により、選択回路３２は電源電圧ＶＳＳを選択し、電源電圧ＶＳＳが出力端子Ｏｕｔから出力される。
【００８５】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳを測定する（Ｓ２３２）。
【００８６】
次に、検査装置２は、制御部２５により、電源電圧ＶＤＤを選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ２４０）。この工程Ｓ２４０により、選択回路３２は電源電圧ＶＤＤを選択し、電源電圧ＶＤＤが出力端子Ｏｕｔから出力される。
【００８７】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＤＤを測定する（Ｓ２４２）。
【００８８】
次に、検査装置２は、制御部２５により、１つの検査対象信号を選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ２５０）。この工程Ｓ２５０により、選択回路３２は検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮのうちの１つの検査対象信号を選択し、選択した検査対象信号が出力端子Ｏｕｔから出力される。
【００８９】
次に、検査装置２は、検査部２４により、集積回路装置３の出力端子Ｏｕｔから出力さ
れる検査対象信号の電圧を測定する（Ｓ２６０）。
【００９０】
次に、検査装置２は、検査部２４により、工程Ｓ２３２で測定した電源電圧ＶＳＳ又は工程Ｓ２４２で測定した電源電圧ＶＤＤに基づいて、工程Ｓ２６０で測定した検査対象信号の電圧を校正して検査する（Ｓ２７０）。例えば、検査部２４は、工程Ｓ２３２で測定した電源電圧ＶＳＳと工程Ｓ２１０で生成した電源電圧ＶＳＳ０との差ΔＶを算出し、工程Ｓ２６０で測定した検査対象信号（電源電圧ＶＳＳを基準とする検査対象信号）の電圧からΔＶを減算することで検査対象信号の電圧を校正する。あるいは、検査部２４は、工程Ｓ２２０で生成した電源電圧ＶＤＤ０と工程Ｓ２４２で測定した電源電圧ＶＤＤとの差ΔＶを算出し、工程Ｓ２６０で測定した検査対象信号（電源電圧ＶＤＤを基準とする検査対象信号）の電圧にΔＶを加算することで検査対象信号の電圧を校正する。そして、検査部２４は、校正した検査対象信号の電圧が所望の電圧範囲になければ不合格と判定し、検査を終了してもよい。
【００９１】
そして、検査装置２は、検査を終了するまで（Ｓ２８０のＮ）、工程Ｓ２５０〜Ｓ２７０の処理を繰り返し行う。
【００９２】
なお、図６のフローチャートにおいて、工程Ｓ２１０〜Ｓ２８０の一部を省略又は変更し、あるいは、他の工程を追加してもよい。また、可能な範囲で、各工程の順番を適宜変更してもよい。
【００９３】
以上に説明した第３実施形態の検査システム１、検査装置２、集積回路装置３及び検査方法によれば、ソケットやプローブ等（接続部２２）における接触抵抗により、検査装置２が接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する電源電圧ＶＳＳ０と集積回路装置３の電源電圧ＶＳＳとに差が生じても、検査装置２は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳに基づいて、検査対象信号Ｓｉｇ１〜ＳｉｇＮの少なくとも一部を校正して検査することができる。同様に、第３実施形態によれば、検査装置２が接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する電源電圧ＶＤＤ０と集積回路装置３の電源電圧ＶＤＤとに差が生じても、検査装置２は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＤＤに基づいて検査対象信号Ｓｉｇ１〜ＳｉｇＮの少なくとも一部を校正して検査することができる。従って、第３実施形態によれば、簡易な構成であっても、検査装置２の電源電圧ＶＳＳ０と集積回路装置３の電源電圧ＶＳＳとの差や検査装置２の電源電圧ＶＤＤ０と集積回路装置３の電源電圧ＶＤＤとの差に起因する検査対象信号Ｓｉｇ１〜ＳｉｇＮの測定誤差を低減させることができる。
【００９４】
また、第３実施形態によれば、集積回路装置３は、選択回路３２により、検査対象信号Ｓｉｇ１〜ＳｉｇＮと電源電圧ＶＳＳと電源電圧ＶＤＤとを共通の出力端子Ｏｕｔから出力可能であるため、集積回路装置３の端子数を低減させることができる。
【００９５】
さらに、第３実施形態によれば、検査装置２は、集積回路装置３の制御端子Ｃｔｒｌに出力する選択制御信号Ｓｅｌｃｔｒｌにより、集積回路装置３の出力端子Ｏｕｔから電源電圧ＶＳＳあるいは電源電圧ＶＤＤを出力させるタイミングや検査対象信号Ｓｉｇ１〜ＳｉｇＮの検査の順番を制御可能であるため、検査の効率化などが可能となる。
【００９６】
１−４．第４実施形態
以下、第４実施形態の検査システム１について、第１実施形態、第２実施形態又は第３実施形態と重複する説明は省略又は簡略し、第１実施形態、第２実施形態又は第３実施形態と異なる点を中心に説明する。図７は、第４実施形態の検査システム１の構成を示す図である。第４実施形態の検査システム１では、集積回路装置３に含まれる選択回路３２が２つの信号を選択して出力する点が第１実施形態、第２実施形態及び第３実施形態と異な
る。
【００９７】
第４実施形態では、集積回路装置３は、電源端子Ｖｓｓ（第１の電源端子）、電源端子Ｖｄｄ（第２の電源端子）、制御端子Ｃｔｒｌとともに、２つの出力端子Ｏｕｔ１，Ｏｕｔ２を備えている。
【００９８】
選択回路３２は、少なくとも１つの検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮ、電源端子Ｖｓｓ（第１の電源端子）の電圧である電源電圧ＶＳＳ（第１の電源電圧）及び電源端子Ｖｄｄ（第２の電源端子）の電圧である電源電圧ＶＤＤ（第２の電源電圧）のうちの２つを選択し、選択した２つの信号をそれぞれ選択出力信号Ｓｅｌ１，Ｓｅｌ２として出力する。例えば、検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮは、電源電圧ＶＳＳあるいは電源電圧ＶＤＤを基準とする電圧を有するアナログ信号である。選択回路３２が選択して出力する２つの選択出力信号Ｓｅｌ１，Ｓｅｌ２は、それぞれ集積回路装置３の２つの出力端子Ｏｕｔ１，Ｏｕｔ２から外部に出力される。
【００９９】
第４実施形態では、検査部２４は、集積回路装置３の２つの出力端子Ｏｕｔ１，Ｏｕｔ２の一方から出力される電源電圧ＶＳＳ又は電源電圧ＶＤＤに基づいて、集積回路装置３の２つの出力端子Ｏｕｔ１，Ｏｕｔ２の他方から出力される検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮの電圧を校正して検査する。
【０１００】
図８は、第４実施形態における検査装置２による集積回路装置３の検査の手順を示すフローチャート図である。
【０１０１】
図８に示されるように、検査装置２は、まず、電源部２３により、電源電圧ＶＳＳ０を生成し、生成した電源電圧ＶＳＳ０を、接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する（Ｓ３１０）。
【０１０２】
次に、検査装置２は、電源部２３により、電源電圧ＶＤＤ０を生成し、生成した電源電圧ＶＤＤ０を、接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する（Ｓ３２０）。
【０１０３】
次に、検査装置２は、制御部２５により、電源電圧ＶＳＳ又は電源電圧ＶＤＤと、１つの検査対象信号とを選択する選択制御信号Ｓｅｌｃｔｒｌを生成し、集積回路装置３の制御端子Ｃｔｒｌに出力する（Ｓ３５０）。この工程Ｓ２５０により、選択回路３２は電源電圧ＶＳＳ又は電源電圧ＶＤＤと、検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮのうちの１つの検査対象信号とを選択し、選択した検査対象信号が２つの出力端子Ｏｕｔ１，Ｏｕｔ２から出力される。
【０１０４】
次に、検査装置２は、検査部２４により、集積回路装置３の２つの出力端子Ｏｕｔ１，Ｏｕｔ２の一方から出力される電源電圧ＶＳＳ又は電源電圧ＶＤＤを測定する（Ｓ３６０）。
【０１０５】
また、検査装置２は、検査部２４により、集積回路装置３の２つの出力端子Ｏｕｔ１，Ｏｕｔ２の他方から出力される検査対象信号の電圧を測定する（Ｓ３６２）。
【０１０６】
次に、検査装置２は、検査部２４により、工程Ｓ３６０で測定した電源電圧ＶＳＳ又は電源電圧ＶＤＤに基づいて、工程Ｓ３６２で測定した検査対象信号の電圧を校正して検査する（Ｓ３７０）。例えば、検査部２４は、工程Ｓ３６０で測定した電源電圧ＶＳＳと工程Ｓ３１０で生成した電源電圧ＶＳＳ０との差ΔＶを算出し、工程Ｓ３６２で測定した検査対象信号（電源電圧ＶＳＳを基準とする検査対象信号）の電圧からΔＶを減算すること
で検査対象信号の電圧を校正する。あるいは、検査部２４は、工程Ｓ３２０で生成した電源電圧ＶＤＤ０と工程Ｓ３６０で測定した電源電圧ＶＤＤとの差ΔＶを算出し、工程Ｓ３６２で測定した検査対象信号（電源電圧ＶＤＤを基準とする検査対象信号）の電圧にΔＶを加算することで検査対象信号の電圧を校正する。そして、検査部２４は、校正した検査対象信号の電圧が所望の電圧範囲になければ不合格と判定し、検査を終了してもよい。
【０１０７】
そして、検査装置２は、検査を終了するまで（Ｓ３８０のＮ）、工程Ｓ３５０〜Ｓ３７０の処理を繰り返し行う。
【０１０８】
なお、図８のフローチャートにおいて、工程Ｓ３１０〜Ｓ３８０の一部を省略又は変更し、あるいは、他の工程を追加してもよい。また、可能な範囲で、各工程の順番を適宜変更してもよい。
【０１０９】
以上に説明した第４実施形態の検査システム１、検査装置２、集積回路装置３及び検査方法によれば、ソケットやプローブ等（接続部２２）における接触抵抗により、検査装置２が接続部２２を介して集積回路装置３の電源端子Ｖｓｓに印加する電源電圧ＶＳＳ０と集積回路装置３の電源電圧ＶＳＳとに差が生じても、検査装置２は、集積回路装置３の出力端子Ｏｕｔ１，Ｏｕｔ２の一方から出力される電源電圧ＶＳＳに基づいて、出力端子Ｏｕｔ１，Ｏｕｔ２の他方から出力される検査対象信号Ｓｉｇ１〜ＳｉｇＮの少なくとも一部を校正して検査することができる。同様に、第３実施形態によれば、検査装置２が接続部２２を介して集積回路装置３の電源端子Ｖｄｄに印加する電源電圧ＶＤＤ０と集積回路装置３の電源電圧ＶＤＤとに差が生じても、検査装置２は、集積回路装置３の出力端子Ｏｕｔ１，Ｏｕｔ２の一方から出力される電源電圧ＶＤＤに基づいて、出力端子Ｏｕｔ１，Ｏｕｔ２の他方から出力される検査対象信号Ｓｉｇ１〜ＳｉｇＮの少なくとも一部を校正して検査することができる。従って、第４実施形態によれば、簡易な構成であっても、検査装置２の電源電圧ＶＳＳ０と集積回路装置３の電源電圧ＶＳＳとの差や検査装置２の電源電圧ＶＤＤ０と集積回路装置３の電源電圧ＶＤＤとの差に起因する検査対象信号Ｓｉｇ１〜ＳｉｇＮの測定誤差を低減させることができる。
【０１１０】
また、第４実施形態によれば、集積回路装置３は、選択回路３２により、検査対象信号Ｓｉｇ１〜ＳｉｇＮと電源電圧ＶＳＳと電源電圧ＶＤＤとを共通の出力端子Ｏｕｔ１，Ｏｕｔ２から出力可能であるため、集積回路装置３の端子数を低減させることができる。
【０１１１】
さらに、第４実施形態によれば、検査装置２は、集積回路装置３の制御端子Ｃｔｒｌに出力する選択制御信号Ｓｅｌｃｔｒｌにより、集積回路装置３の出力端子Ｏｕｔ１，Ｏｕｔ２から電源電圧ＶＳＳあるいは電源電圧ＶＤＤを出力させるタイミングや検査対象信号Ｓｉｇ１〜ＳｉｇＮの検査の順番を制御可能であるため、検査の効率化などが可能となる。
【０１１２】
２．集積回路装置の具体例
上記各実施形態の検査システム１において検査される集積回路装置３は特に限定されないが、以下に、一例として、上記第１実施形態に適用可能な集積回路装置３の具体例として、例えば、インクジェットプリンター等の印刷装置に代表される液体吐出装置において、液体を吐出する吐出部を駆動する駆動信号を生成する駆動回路の一部を構成する集積回路装置を例に挙げて説明する。なお、以下に説明する集積回路装置は、上記第２実施形態〜第４実施形態に適用可能とするように適宜変形可能であることはいうまでもない。
【０１１３】
図９は、本実施形態における駆動回路（容量性負荷駆動回路）の構成を示す図である。図９に示されるように、本実施形態における駆動回路１００は、源信号に基づいて元駆動信号を生成する元駆動信号生成部（ＤＡＣ（Digital to Analog Converter）１０１）と
、元駆動信号をパルス変調した変調信号を生成する変調部１２０と、変調信号が増幅された増幅変調信号を生成する増幅部１３０と、増幅変調信号を復調して不図示の吐出部を駆動する駆動信号Ｖｏｕｔを生成するローパスフィルター１４０と、駆動信号Ｖｏｕｔを変調部１２０に帰還する帰還回路１５０と、選択回路３２と、レジスター３３と、を備えている。
【０１１４】
増幅部１３０は、変調信号ＣＰ＿ＯＵＴに基づいて増幅制御信号を生成するゲート駆動回路１０７と、増幅制御信号に基づいて、変調信号が増幅された増幅変調信号を生成するトランジスター（第１トランジスター１０９および第２トランジスター１１０）と、を備えている。
【０１１５】
本実施形態における集積回路装置（容量性負荷駆動用集積回路装置）３は、変調部１２０と、ゲート駆動回路１０７と、選択回路３２と、レジスター３３と、を備えている。
【０１１６】
集積回路装置３は、電源端子Ｖｄｄに印加される電源電圧ＶＤＤ（例えば３．３Ｖ）と電源端子Ｖｓｓに印加される電源電圧ＶＳＳ（例えば０Ｖ）とによって動作し、端子Ｄ１〜ＤＮを介して入力したＮビットのデータＤＡＣ＿ＩＮ（源信号）に基づいて、第１トランジスター１０９および第２トランジスター１１０のそれぞれにゲート信号（増幅制御信号）を出力するものである。このため、集積回路装置３は、ＤＡＣ１０１と、偏差検出部１０２と、加算器１０３と、演算増幅器１０４と、帰還部１０５と、コンパレーター１０６と、ゲート駆動回路１０７と、減衰器１０８と、を含む。また、集積回路装置３は、アナログスイッチ３２１〜３２８と、デコーダー３２９と、を含む。
【０１１７】
ＤＡＣ１０１は、駆動信号Ｖｏｕｔの波形を規定するデータＤＡＣ＿ＩＮを、基準電圧Ｖｒｅｆ２と基準電圧Ｖｒｅｆ１との間の電圧の元駆動信号ＤＡＣ＿ＯＵＴに変換し、偏差検出部１０２の入力端（＋）に供給する。例えば、基準電圧Ｖｒｅｆ２はアナロググラウンド電圧ＡＧＮＤよりも高く、基準電圧Ｖｒｅｆ１はアナロググラウンド電圧ＡＧＮＤよりも低い。なお、この元駆動信号ＤＡＣ＿ＯＵＴの電圧振幅は、その最大値および最小値がそれぞれ基準電圧Ｖｒｅｆ２および基準電圧Ｖｒｅｆ１で決まり（例えば１〜２Ｖ程度）、この電圧を増幅したものが、駆動信号Ｖｏｕｔとなる。つまり、元駆動信号ＤＡＣ＿ＯＵＴは、駆動信号Ｖｏｕｔの増幅前の目標となる信号である。
【０１１８】
偏差検出部１０２の入力端（−）には、端子Ｖｆｂを介して入力した駆動信号Ｖｏｕｔが供給される。偏差検出部１０２は、入力端（＋）の電圧から入力端（−）の電圧を差し引いて積分した電圧の誤差信号Ｅｒｒ＿ＯＵＴを加算器１０３の入力端（＋）に供給する。
【０１１９】
なお、ＤＡＣ１０１からゲート駆動回路１０７の出力までに至る回路の電源電圧は、例えば低振幅の３．３Ｖ（電源端子Ｖｄｄから供給される電源電圧ＶＤＤ）である。このため、例えば元駆動信号ＤＡＣ＿ＯＵＴの電圧が最大でも２Ｖ程度であるのに対し、駆動信号Ｖｏｕｔの電圧が最大で４０Ｖを超える場合がある。従って、実際には、偏差検出部１０２は、偏差を求めるにあたって両電圧の振幅範囲を合わせるため、駆動信号Ｖｏｕｔの電圧を減衰させてから入力端（＋）の電圧から入力端（−）の電圧を差し引く。
【０１２０】
減衰器１０８は、端子Ｉｆｂを介して入力した駆動信号Ｖｏｕｔの高周波成分を減衰して、加算器１０３の入力端（−）に供給する。加算器１０３は、入力端（＋）の電圧から入力端（−）の電圧を減算した電圧の信号を、演算増幅器１０４の入力端（＋）に供給する。減衰器１０８の機能は、変調利得（感度）の調整である。すなわち、データＤＡＣ＿ＩＮ（源信号）に合わせて、変調信号ＣＰ＿ＯＵＴの周波数やデューティー比が変化するが、減衰器１０８はこれらの変化量を調整する。
【０１２１】
加算器１０３から出力される信号の電圧は、元駆動信号ＤＡＣ＿ＯＵＴの電圧から、端子Ｖｆｂに供給された信号の減衰電圧を差し引いて、端子Ｉｆｂに供給された信号の減衰電圧を減算した電圧である。このため、加算器１０３から出力される信号は、自励発振信号の減衰電圧（減衰器１０８から出力される電圧）と偏差（目標である元駆動信号ＤＡＣ＿ＯＵＴの電圧から駆動信号Ｖｏｕｔの減衰電圧を指し引いた偏差）を表す誤差信号Ｅｒｒ＿ＯＵＴとが減算されたアナログ変調波形である。この信号は後段のコンパレーター１０６にてパルス波形に整形され、変調信号ＣＰ＿ＯＵＴ（パルス変調波形）になる。
【０１２２】
加算器１０３から出力される信号は演算増幅器１０４の入力端（＋）に入力され、演算増幅器１０４の入力端（−）にはアナロググラウンド電圧ＡＧＮＤが供給される。アナロググラウンド電圧ＡＧＮＤは電源電圧ＶＤＤ（例えば３．３Ｖ）と電源電圧ＶＳＳ（例えば０Ｖ）との中間付近の電圧に設定される。演算増幅器１０４の出力端から出力される信号ＣＰ＿ＩＮは、帰還部１０５を経由して演算増幅器１０４の入力端（＋）に入力される。帰還部１０５は抵抗とコンデンサーを含み、演算増幅器１０４から出力される信号ＣＰ＿ＩＮは、加算器１０３から出力される信号の位相をシフトした信号である。
【０１２３】
コンパレーター１０６は、演算増幅器１０４から出力される信号ＣＰ＿ＩＮの電圧に基づいて、次のようにパルス変調した変調信号ＣＰ＿ＯＵＴを出力する。詳細には、コンパレーター１０６は、演算増幅器１０４から出力される信号ＣＰ＿ＩＮが電圧上昇時であれば、電圧閾値Ｖｔｈ１以上になったときにＨレベルとなり、信号ＣＰ＿ＩＮが電圧下降時であれば、電圧閾値Ｖｔｈ２を下回ったときにＬレベルとなる変調信号ＣＰ＿ＯＵＴを出力する。なお、電圧閾値は、Ｖｔｈ１＞Ｖｔｈ２という関係に設定される。
【０１２４】
なお、演算増幅器１０４と帰還部１０５とは、加算器１０３から出力される信号の位相をシフトすることで、結果として、変調信号ＣＰ＿ＯＵＴの位相を制御している。すなわち、演算増幅器１０４と帰還部１０５とは、位相制御部として機能する。
【０１２５】
コンパレーター１０６による変調信号ＣＰ＿ＯＵＴは、ゲート駆動回路１０７に供給される。
【０１２６】
なお、ＤＡＣ１０１が元駆動信号ＤＡＣ＿ＯＵＴを出力し、コンパレーター１０６が変調信号ＣＰ＿ＯＵＴを出力するので、ＤＡＣ１０１の出力からコンパレーター１０６に至るまでの回路、すなわち、偏差検出部１０２と、加算器１０３と、演算増幅器１０４と、帰還部１０５と、コンパレーター１０６と、減衰器１０８と、が変調信号を生成する変調部１２０に相当する。
【０１２７】
ゲート駆動回路１０７は、コンパレーター１０６の出力信号である低論理振幅（Ｌレベル：ＶＳＳ、Ｈレベル：ＶＤＤ）を高論理振幅にレベルシフトして、第１トランジスター１０９および第２トランジスター１１０を駆動する増幅制御信号を生成し、端子Ｈｄｒ及び端子Ｌｄｒから出力する。
【０１２８】
第１トランジスター１０９および第２トランジスター１１０は、例えばＮチャンネル型のＦＥＴ（Field Effect Transistor）である。このうち、ハイサイドの第１トランジスター１０９において、ドレイン電極には電圧ＶＨＶ（例えば４２Ｖ）が印加され、ゲート電極が端子Ｈｄｒに接続される。ローサイドの第２トランジスター１１０については、ゲート電極が端子Ｌｄｒに接続され、ソース電極が、グラウンドに接地されている。第１トランジスター１０９のソース電極および第２トランジスター１１０のドレイン電極は、インダクター１１１の一端に接続される。
【０１２９】
インダクター１１１の他端は、駆動回路１００の出力となる端子であり、当該端子から駆動信号Ｖｏｕｔが出力され、当該駆動信号Ｖｏｕｔは液体を吐出する吐出部（不図示）に供給される。
【０１３０】
インダクター１１１の他端は、コンデンサー１１２の一端と、コンデンサー１１３の一端と、にそれぞれ接続される。このうち、コンデンサー１１２の他端は、グラウンドに接地されている。このため、インダクター１１１とコンデンサー１１２とは、第１トランジスター１０９と第２トランジスター１１０との接続点に現れる増幅変調信号を平滑化するローパスフィルター（Low Pass Filter）として機能する。
【０１３１】
一方、コンデンサー１１３の他端は、抵抗１１４の一端とバンドパスフィルター１１５の入力端とに接続される。このうち、抵抗１１４の他端はグラウンドに接地される。このため、駆動信号Ｖｏｕｔに含まれる高周波成分に相当する電流がコンデンサー１１３と抵抗１１４とを介して流れ、コンデンサー１１３と抵抗１１４との接続点の電圧は当該電流に応じた電圧となる。すなわち、コンデンサー１１３と抵抗１１４とは、電流検出部１６０を構成する。
【０１３２】
バンドパスフィルター１１５は、コンデンサー１１３と抵抗１１４との接続点に現れる信号のうち、低域側のカットオフ周波数以上、かつ、高域側のカットオフ周波数以下の周波数成分を通過させる。なお、低域側のＬＰＦのカットオフ周波数は、例えば約１６０ＭＨｚに設定され、高域側のカットオフ周波数は、例えば約１６０ＭＨｚに設定される。
【０１３３】
バンドパスフィルター１１５の出力端は、集積回路装置３の端子Ｉｆｂに接続される。これにより、端子Ｉｆｂには、バンドパスフィルター１１５を通過した駆動信号Ｖｏｕｔの高周波成分のうち、直流成分がカットされて帰還されることになる。
【０１３４】
ところで、駆動信号Ｖｏｕｔは、第１トランジスター１０９と第２トランジスター１１０との接続点における増幅変調信号を、インダクター１１１およびコンデンサー１１２からなるローパスフィルターによって平滑化した信号である。この駆動信号Ｖｏｕｔは、端子Ｖｆｂを介して偏差検出部１０２に帰還されるので、帰還の遅延（インダクター１１１およびコンデンサー１１２の平滑化による遅延と、偏差検出部１０２による遅延と、の和）と、帰還の伝達関数で定まる周波数で自励発振することになる。
【０１３５】
ただし、端子Ｖｆｂを介した帰還経路の遅延量が大であるために、当該端子Ｖｆｂを介した帰還のみでは、自励発振の周波数を、駆動信号Ｖｏｕｔの精度を十分に確保できるほど高くすることができない場合がある。
【０１３６】
そこで、本実施形態では、端子Ｖｆｂを介した経路とは別に、端子Ｉｆｂを介して、駆動信号Ｖｏｕｔの高周波成分を帰還する経路を設けることによって、回路全体でみたときの遅延を小さくしている。このため、加算器１０３により、誤差信号Ｅｒｒ＿ＯＵＴに、駆動信号Ｖｏｕｔの高周波成分を加算した信号の周波数は、端子Ｉｆｂを介した経路が存在しない場合と比較して、駆動信号Ｖｏｕｔの精度を十分に確保できるほど高くなる。
【０１３７】
図１０は、演算増幅器１０４から出力される信号ＣＰ＿ＩＮと変調信号ＣＰ＿ＯＵＴとの波形を、元駆動信号ＤＡＣ＿ＯＵＴとの波形と関連付けて示す図である。
【０１３８】
この図に示されるように、信号ＣＰ＿ＩＮは三角波であり、その発振周波数は、元駆動信号ＤＡＣ＿ＯＵＴの電圧（入力電圧）に応じて変動する。具体的には、入力電圧が中間値である場合に最も高くなり、入力電圧が中間値から高くなるにつれて、または、低くなるにつれて低くなる。
【０１３９】
また、信号ＣＰ＿ＩＮにおいて三角波の傾斜は、入力電圧が中間値付近であれば、上り（電圧の上昇）と下り（電圧の下降）とでほぼ等しくなる。このため、信号ＣＰ＿ＩＮをコンパレーター１０６によって電圧閾値Ｖｔｈ１、Ｖｔｈ２と比較した結果である変調信号ＣＰ＿ＯＵＴのデューティー比は、ほぼ５０％となる。入力電圧が中間値から高くなると、信号ＣＰ＿ＩＮの下りの傾斜が緩くなる。このため、変調信号ＣＰ＿ＯＵＴがＨレベルとなる期間が相対的に長くなって、デューティー比が大きくなる。一方、入力電圧が中間値から低くなるにつれて、信号ＣＰ＿ＩＮの上りの傾斜が緩くなる。このため、変調信号ＣＰ＿ＯＵＴがＨレベルとなる期間が相対的に短くなって、デューティー比が小さくなる。
【０１４０】
このため、変調信号ＣＰ＿ＯＵＴは、次のようなパルス密度変調信号となる。すなわち、変調信号ＣＰ＿ＯＵＴのデューティー比は、入力電圧の中間値でほぼ５０％であり、入力電圧が中間値よりも高くなるにつれて大きくなり、入力電圧が中間値よりも低くなるにつれて小さくなる。
【０１４１】
ゲート駆動回路１０７は、変調信号ＣＰ＿ＯＵＴに基づいて第１トランジスター１０９をオン／オフさせる。すなわち、ゲート駆動回路１０７は、第１トランジスター１０９を、変調信号ＣＰ＿ＯＵＴがＨレベルであればオンさせ、変調信号ＣＰ＿ＯＵＴがＬレベルであればオフさせる。また、ゲート駆動回路１０７は、変調信号ＣＰ＿ＯＵＴの論理反転信号に基づいて第２トランジスター１１０をオン／オフさせる。すなわち、ゲート駆動回路１０７は、第２トランジスター１１０を、変調信号ＣＰ＿ＯＵＴがＨレベルであればオフさせ、変調信号ＣＰ＿ＯＵＴがＬレベルであればオンさせる。
【０１４２】
したがって、第１トランジスター１０９と第２トランジスター１１０の接続点における増幅変調信号をインダクター１１１およびコンデンサー１１２で平滑化した駆動信号Ｖｏｕｔの電圧は、変調信号ＣＰ＿ＯＵＴのデューティー比が大きくなるにつれて高くなり、デューティー比が小さくなるにつれて低くなるので、結果的に、駆動信号Ｖｏｕｔは、元駆動信号ＤＡＣ＿ＯＵＴの電圧を拡大した信号となるように制御されて、出力されることになる。
【０１４３】
この駆動回路１００は、パルス密度変調を用いているので、変調周波数が固定のパルス幅変調と比較して、デューティー比の変化幅を大きく取れる、という利点がある。
【０１４４】
すなわち、回路全体で扱うことができる最小の正パルス幅と負パルス幅はその回路特性で制約されるので、周波数固定のパルス幅変調では、デューティー比の変化幅として所定の範囲（例えば１０％から９０％までの範囲）しか確保できない。これに対し、パルス密度変調では、入力電圧が中間値から離れるにつれて、発振周波数が低くなるため、入力電圧が高い領域においては、デューティー比をより大きくすることができ、また、入力電圧が低い領域においては、デューティー比をより小さくすることができる。このため、自励発振型パルス密度変調では、デューティー比の変化幅として、より広い範囲（例えば５％から９５％までの範囲）を確保することができるのである。
【０１４５】
また、駆動回路１００は、自励発振であり、他励発振のように高い周波数の搬送波を生成する回路が不要である。このため、高電圧を扱う回路以外の、すなわち集積回路装置３の部分の、集積化が容易である、という利点がある。
【０１４６】
加えて、駆動回路１００では、駆動信号Ｖｏｕｔの帰還経路として、端子Ｖｆｂを介した経路だけでなく、端子Ｉｆｂを介して高周波成分を帰還する経路があるので、回路全体でみたときの遅延が小さくなる。このため、自励発振の周波数が高くなるので、駆動回路
１００は、駆動信号Ｖｏｕｔを精度良く生成することが可能になる。
【０１４７】
図９に戻り、図９に示される例では、ゲート駆動回路１０７、第１トランジスター１０９及び第２トランジスター１１０は、変調信号ＣＰ＿ＯＵＴが増幅された増幅変調信号を生成する増幅部１３０として構成されている。また、ローパスフィルター１４０は、増幅変調信号を復調して駆動信号Ｖｏｕｔを生成する復調部に相当し、ローパスフィルター１４０が生成する駆動信号は容量性負荷（例えば、圧電素子）に出力される。
【０１４８】
ＤＡＣ１０１は、上記各実施形態における第１の回路ブロック３１−１に相当するアナログ回路ブロックであり、アナロググラウンド電圧ＡＧＮＤ、基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２及び元駆動信号ＤＡＣ＿ＯＵＴは、それぞれ検査対象信号Ｓｉｇ１に相当するアナログ信号である。
【０１４９】
偏差検出部１０２は、上記各実施形態における第２の回路ブロック３１−２に相当するアナログ回路ブロックであり、誤差信号Ｅｒｒ＿ＯＵＴは検査対象信号Ｓｉｇ２に相当するアナログ信号である。
【０１５０】
位相制御部として機能する演算増幅器１０４と帰還部１０５とは、上記各実施形態における第３の回路ブロック３１−３に相当するアナログ回路ブロックであり、信号ＣＰ＿ＩＮは検査対象信号Ｓｉｇ３に相当するアナログ信号である。
【０１５１】
コンパレーター１０６は、上記各実施形態における第４の回路ブロック３１−４に相当するアナログ回路ブロックであり、変調信号ＣＰ＿ＯＵＴは検査対象信号Ｓｉｇ４に相当するデジタル信号（二値化信号）である。
【０１５２】
レジスター３３は、クロック端子Ｃｌｋから入力されるクロック信号Ｓｃｋに同期して制御端子Ｃｔｒｌから入力される選択制御信号ＳｅｌＣｔｒｌ（シリアルビットデータ）を受け取って保持する。
【０１５３】
選択回路３２は、デコーダー３２９と８個のアナログスイッチ３２１〜３２８とを含み、少なくとも１つの検査対象信号Ｓｉｇ１、Ｓｉｇ２、・・・、ＳｉｇＮ及び電源電圧ＶＳＳ（電源端子Ｖｓｓの電圧）のうちの１つを選択し、選択した信号を選択出力信号Ｓｅｌとして出力する。
【０１５４】
具体的には、７個のアナログスイッチ３２１〜３２７の一端には、それぞれ、検査対象信号である、アナロググラウンド電圧ＡＧＮＤ、基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２、元駆動信号ＤＡＣ＿ＯＵＴ、誤差信号Ｅｒｒ＿ＯＵＴ、信号ＣＰ＿ＩＮ、変調信号ＣＰ＿ＯＵＴが入力される。また、アナログスイッチ３２８の一端には、電源電圧ＶＳＳが入力される。８個のアナログスイッチ３２１〜３２８の他端は、出力端子Ｏｕｔに接続されている。そして、デコーダー３２９は、レジスター３３に保持されている選択制御信号ＳｅｌＣｔｒｌ（ビットデータ）をデコードし、デコード結果に応じて、８個のアナログスイッチ３２１〜３２８のうちのいずれか１つのみをオンするスイッチ制御信号を生成する。これにより、アナロググラウンド電圧ＡＧＮＤ、基準電圧Ｖｒｅｆ１、基準電圧Ｖｒｅｆ２、元駆動信号ＤＡＣ＿ＯＵＴ、誤差信号Ｅｒｒ＿ＯＵＴ、信号ＣＰ＿ＩＮ、変調信号ＣＰ＿ＯＵＴ及び電源電圧ＶＳＳのうちの１つの信号が選択され、選択出力信号Ｓｅｌとして出力端子Ｏｕｔから出力される。
【０１５５】
以上に説明した駆動回路１００は自励発振を行うため、集積回路装置３の消費電力が大きく、ソケットやプローブカードを接触させて集積回路装置３を検査すると、接触抵抗による電源電圧ＶＳＳの電圧上昇が大きくなるが、集積回路装置３を上記の各実施形態の検
査システム１に適用することで、検査装置２は、集積回路装置３の出力端子Ｏｕｔから出力される電源電圧ＶＳＳに基づき検査対象信号の測定誤差を低減させることができる。
【０１５６】
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。
【０１５７】
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１５８】
１…検査システム、２…検査装置、３…集積回路装置、２１…本体部、２２…接続部、２３…電源部、２４…検査部、２５…制御部、３１−１〜３１−Ｎ…第１〜第Ｎの回路ブロック、３２…選択回路、３３…レジスター、１００…駆動回路、１０１…ＤＡＣ、１０２…偏差検出部、１０３…加算器、１０４…演算増幅器、１０５…帰還部、１０６…コンパレーター、１０７…ゲート駆動回路、１０８…減衰器、１０９…第１トランジスター、１１０…第２トランジスター、１１１…インダクター、１１２…コンデンサー、１１３…コンデンサー、１１４…抵抗、１１５…バンドパスフィルター、１２０…変調部、１３０…増幅部、１４０…ローパスフィルター、１５０…帰還回路、１６０…電流検出部、３２１〜３２８…アナログスイッチ、３２９…デコーダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017122675.tif 000009
【図８】
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【図９】
2017122675.tif 000011
【図１０】
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