(57)【要約】【課題】インテリジェント入出力装置の共有メモリを介して入出力データの受け渡しを行うマスタＭＰＵの個数が多くなっても、各マスタＭＰＵの実効的な処理速度を低下することなくデータの受け渡しを行える。【解決手段】実施形態の情報処理装置は、ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置である。そして、制御部は、同一のアクセスフェーズにおいて、ｎ個のＭＰＵから並行して受け付けた共有メモリへのアクセス要求に基づいて、共有メモリに対するアクセスパターンを解析し、解析したアクセスパターンに基づく順番で受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求をアクセスフェーズ内で順次処理する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置において、
同一のアクセスフェーズにおいて、前記ｎ個のＭＰＵから並行して受け付けた前記共有メモリへのアクセス要求に基づいて、前記共有メモリに対するアクセスパターンを解析し、前記解析したアクセスパターンに基づく順番で前記受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求を前記アクセスフェーズ内で順次処理する制御部を備えた情報処理装置。
【請求項２】
前記制御部は、前記ＭＰＵからの前記アクセス要求及び前記アクセス要求に対応するデータをそれぞれ格納可能な複数のラッチ処理部と、
前記ｎ個のＭＰＵから並行して受け付けた前記共有メモリへのアクセス要求に基づいて、前記共有メモリに対する前記複数のＭＰＵのアクセスパターンを解析するアクセスパターン解析部と、
前記アクセスパターンの解析結果に基づいて、前記共有メモリにアクセスコマンドの出力を行うコマンド出力処理部と、
を備えた請求項１記載の情報処理装置。
【請求項３】
前記制御部は、前記アクセスパターンの解析結果に基づいて、前記ｎ個のＭＰＵのうち処理対象のいずれかのＭＰＵのアクセス要求に対応するアドレスデータを前記共有メモリに出力するアドレス切換処理部と、
前記アクセスパターンの解析結果に基づいて、前記ｎ個のＭＰＵのうち処理対象のいずれかのＭＰＵのアクセス要求に対応する書込データを前記共有メモリに出力し、あるいは、前記ｎ個のＭＰＵのうち処理対象のいずれかのＭＰＵのアクセス要求に対応する読出データを前記共有メモリから読み出すデータ切換処理部と、
を備えた請求項２記載の情報処理装置。
【請求項４】
前記アクセスフェーズは、少なくとも（ｎ＋１）個のサブフェーズを備え、
前記制御部は、前記アクセスフェーズの最初のサブフェーズにおいて、前記アクセスパターンの解析を行い、残りのｎ個のサブフェーズにおいて、前記ｍ個のアクセス要求を順次処理する、
請求項１乃至請求項３のいずれか一項に記載の情報処理装置。
【請求項５】
前記ｎ個のＭＰＵのうち、いずれか少なくとも一つは、上位コントローラを構成するＭＰＵで有り、
前記ｎ個のＭＰＵのうち、前記上位コントローラを構成するＭＰＵ以外のＭＰＵは、当該情報処理装置を構成するとともに、前記上位コントローラの制御下で、対応する被制御装置をそれぞれ制御するＭＰＵである、
請求項１乃至請求項４のいずれか一項に記載の情報処理装置。
【請求項６】
ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置で実行される方法であって、
同一のアクセスフェーズにおいて、前記ｎ個のＭＰＵから並行して前記共有メモリへのアクセス要求を受け付ける過程と、
前記アクセス要求に基づいて、前記共有メモリに対するアクセスパターンを解析する過程と、
前記解析したアクセスパターンに基づく順番で前記受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求を前記アクセスフェーズ内で順次処理する過程と、
を備えた方法。
【請求項７】
ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置をコンピュータにより制御するためのプログラムであって、
前記コンピュータを、
同一のアクセスフェーズにおいて、前記ｎ個のＭＰＵから並行して前記共有メモリへのアクセス要求を受け付ける手段と、
前記アクセス要求に基づいて、前記共有メモリに対するアクセスパターンを解析する手段と、
前記解析したアクセスパターンに基づく順番で前記受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求を前記アクセスフェーズ内で順次処理する手段と、
して機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、情報処理装置、方法及びプログラムに関する。
【背景技術】
【０００２】
例えば、プロセス制御に適用されるシステムにおいては、制御を行うに際し、共有メモリを介して複数のマスタＭＰＵがアクセスを行うインテリジェント入出力装置が知られている。
このインテリジェント入出力装置においては、被制御装置に対応する入出力データの処理をそれぞれ行う一又は複数のマスタＭＰＵと、上位制御装置のマスタＭＰＵとの間で入出力データの受け渡しを行うための共有メモリと、入出力データの処理を行うマスタＭＰＵ及び上位制御装置のマスタＭＰＵを共有メモリに接続する回路と、を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２０４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来のインテリジェント入出力装置においては、共有メモリに対し同時に複数のマスタＭＰＵがアクセスを行った場合、一つのマスタＭＰＵが処理を完了するまで、他の一又は複数のマスタＭＰＵにアクセスを待たせる必要があり、処理を待たされるマスタＭＰＵの実効的な処理速度が低下してしまう虞があった。特にマスタＭＰＵの数が増加すると各マスタＭＰＵの実効的な処理速度の低下が顕著となり得る。
【０００５】
本発明は、上記に鑑みてなされたものであって、インテリジェント入出力装置の共有メモリを介して入出力データの受け渡しを行うマスタＭＰＵの個数が多くなっても、各マスタＭＰＵの実効的な処理速度を低下することなくデータの受け渡しを行うことが可能な情報処理装置、方法及びプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
実施形態の情報処理装置は、ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置である。
そして、制御部は、同一のアクセスフェーズにおいて、ｎ個のＭＰＵから並行して受け付けた共有メモリへのアクセス要求に基づいて、共有メモリに対するアクセスパターンを解析し、解析したアクセスパターンに基づく順番で受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求をアクセスフェーズ内で順次処理する。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態の情報処理装置を有するプロセス制御システム１０の概要構成ブロック図である。
【図２】図２は、上位コントローラ１１及びインテリジェント入出力装置１２の概要構成ブロック図である。
【図３】図３は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１がそれぞれデータ読出処理を行う場合を例とした処理タイミングチャートである。
【図４】図４は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１がそれぞれデータ書込処理を行う場合を例とした処理タイミングチャートである。
【図５】図５は、アクセスパターン解析テーブルの説明図である。
【図６】図６は、インテリジェント入出力装置１２の処理フローチャートである。
【発明を実施するための形態】
【０００８】
次に図面を参照して実施形態について詳細に説明する。
図１は、実施形態の情報処理装置を有するプロセス制御システム１０の概要構成ブロック図である。
プロセス制御システム１０は、プロセス制御システム１０全体の統括制御を行う上位コントローラ１１と、上位コントローラ１１の制御下で、入出力制御を行うインテリジェント入出力装置１２と、入出力インタフェースＩ１１〜Ｉ１ｎを備えたインタフェース部１３と、それぞれが対応するインタフェース部Ｉ２１〜Ｉ２ｎ及び通信ネットワーク１４を介してインタフェース部１３に接続された被制御装置ＤＥＶ１〜ＤＥＶｎと、を備えている。
【０００９】
ここで、被制御装置ＤＥＶ１〜ＤＥＶｎとしては、モータ、バルブなど被制御機器の他、各種状態（電流、電圧、温度、流量、圧力等）をセンシングするセンサユニット等も含むものとする。
【００１０】
以下の説明においては、理解の容易のため、インテリジェント入出力装置１２が一つのマスタＭＰＵ２３−１を備えている場合を例として説明する。また、以下の説明においては、共有メモリ２１における読出アドレス／書込アドレスは、予め被制御装置ＤＥＶ１〜ＤＥＶｎ毎に割り振られており、アクセス順もサイクリックに予め指定されており、同一の被制御装置ＤＥＶ１〜ＤＥＶｎに対して、読出アドレスあるいは書込アドレスが重複して指定されることはないものとする。
【００１１】
図２は、上位コントローラ１１及びインテリジェント入出力装置１２の概要構成ブロック図である。
上位コントローラ１１は、上位コントローラ１１全体を制御するとともに、クロック端子ＣＬＫ、第１レディ信号ＲＤＹ１が入力されるレディ（Ｒｅａｄｙ）端子ＲＤＹ、チップセレクト端子ＣＳ、アドレス端子ＡＤＲ、読出端子ＲＤ、書込端子ＷＴ及びデータ端子ＤＡＴＡを備えたマスタＭＰＵ１１Ａを備えている。
【００１２】
インテリジェント入出力装置１２は、入出力データを記憶する共有メモリ２１と、共有メモリ２１に対するマスタＭＰＵのアクセスが競合した場合の調整を行う制御部（以下、調停制御回路２２と称する）と、被制御装置ＤＥＶ１との間でデータの入出力を行うための制御を行うマスタＭＰＵ２３−１〜２３−ｎと、を備えている。
【００１３】
調停制御回路２２は、上位コントローラ１１のマスタＭＰＵ１１Ａからの共有メモリ２１に対するアクセスデータを一時的にラッチする第１アクセス一時ラッチ処理部３１と、マスタＭＰＵ２３−１〜２３−ｎからの共有メモリ２１に対するアクセスデータを一時的にラッチする第２アクセス一時ラッチ処理部３２と、第１アクセス一時ラッチ処理部３１にラッチされたアクセスデータ及び第２アクセス一時ラッチ処理部３２にラッチされたアクセスデータに基づいて共有メモリ２１に対するアクセスパターンを解析するアクセスパターン解析部３３と、アクセスパターン解析部３３の解析結果に基づいて、共有メモリ２１の読出アドレスあるいは書込アドレスを第１アクセス一時ラッチ処理部３１に格納されたアドレスデータあるいは第２アクセス一時ラッチ処理部３２の格納されたアドレスデータに切り替えるアドレス切換処理部３４と、アクセスパターン解析部３３の解析結果に基づいて共有メモリ２１の書込コマンド、読出コマンドあるいはチップセレクトコマンドを出力するコマンド出力処理部３５と、アクセスパターン解析部３３の解析結果に基づいてデータの入力先のマスタＭＰＵあるいは出力先のマスタＭＰＵを切り替えるデータ切換処理部３６と、を備えている。
【００１４】
マスタＭＰＵ２３−１は、クロック端子ＣＬＫ、第２レディ信号ＲＤＹ２が入力されるレディ（Ｒｅａｄｙ）端子ＲＤＹ、チップセレクト端子ＣＳ、アドレス端子ＡＤＲ、読出端子ＲＤ、書込端子ＷＴ及びデータ端子ＤＡＴＡを備えている。
【００１５】
次に実施形態の動作を説明する。
インテリジェント入出力装置１２のアクセスパターンは、時間的に連続する三つのアクセスフェーズであるＴ１フェーズ〜Ｔ３フェーズを備えている。
【００１６】
図３は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１がそれぞれデータ読出処理を行う場合を例とした処理タイミングチャートである。
また、図４は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１がそれぞれデータ書込処理を行う場合を例とした処理タイミングチャートである。
【００１７】
Ｔ１フェーズ〜Ｔ３フェーズは、それぞれ、時系列に配置された三つのサブフェーズである第１サブフェーズＡ０〜第３サブフェーズＡ２を備えているものとする。そして、第１サブフェーズＡ０でアクセスパターンを解析し、第２サブフェーズＡ１で一方のマスタＭＰＵに対応する共有メモリアクセス処理を行い、第３サブフェーズＡ２で他方のマスタＭＰＵに対応する共有メモリアクセス処理を行うようにされている。なお、サブフェーズは、アクセスパターンの解析を行う少なくとも一つのサブフェーズ（本実施形態では１個）に加えて、少なくとも共有メモリ２１に同時並行してアクセス可能なマスタＭＰＵにそれぞれ対応する個数のサブフェーズ（本実施形態では、２個）を備えているものとする。
【００１８】
まず、アクセスパターン解析部の動作について説明する。
図５は、アクセスパターン解析テーブルの説明図である。
図５においては、Ｔ２フェーズでアクセスパターンを解析する場合について示している。
共有メモリ２１のアクセスパターンとしては、図２の装置構成の場合、以下の９パターンが存在している。
ここで、アクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１のチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態（正論理［ハイアクティブ］の場合、図３中“１”で示す“Ｈ”レベル又は図３中“０”で示す“Ｌ”レベル）の組合せに応じてアクセスパターンを解析することとなる。 
【００１９】
（１）アクセスパターンＮｏ．１
マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１の双方とも共有メモリ２１からデータ読み出しを行う場合。
【００２０】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズ（本説明では、Ｔ２フェーズ。以下同様。）において、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．１と判定する。
【００２１】
（２）アクセスパターンＮｏ．２
マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１の双方とも共有メモリ２１にデータ書き込みを行う場合。
【００２２】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．２と判定する。
【００２３】
（３）アクセスパターンＮｏ．３
マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３−１が共有メモリ２１にデータ書き込みを行う場合。
【００２４】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．３と判定する。
【００２５】
（４）アクセスパターンＮｏ．４
マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３−１が共有メモリ２１からデータ読み出しを行う場合。
【００２６】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．４と判定する。
【００２７】
（５）アクセスパターンＮｏ．５
マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３−１は共有メモリ２１に対して何も行わない場合。
【００２８】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．５と判定する。
【００２９】
また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．５と判定する。
【００３０】
（６）アクセスパターンＮｏ．６
マスタＭＰＵ２３−１が共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合。
【００３１】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．６と判定する。
【００３２】
また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．６と判定する。
【００３３】
（７）アクセスパターンＮｏ．７
マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３−１は共有メモリ２１に対して何も行わない場合。
【００３４】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．７と判定する。
【００３５】
また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．７と判定する。
【００３６】
（８）アクセスパターンＮｏ．８
マスタＭＰＵ２３−１が共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合。
【００３７】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．８と判定する。
【００３８】
また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．８と判定する。
【００３９】
（９）アクセスパターンＮｏ．９
マスタＭＰＵ２３−１及びマスタＭＰＵ１１Ａの双方とも共有メモリ２１に対して何も行わない場合。
【００４０】
具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．９と判定する。
【００４１】
また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３−１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．９と判定する。
【００４２】
図６は、インテリジェント入出力装置１２の処理フローチャートである。
図６においては、図示の簡略化のため、マスタＭＰＵ１１Ａを「ＭＰＵ１」と表記し、マスタＭＰＵ２３−１を「ＭＰＵ２」と表記している。
まず、調停制御回路２２の第１アクセス一時ラッチ処理部３１は、Ｔ２フェーズの第１サブフェーズＡ０（図４中、Ｔ２_Ａ０で示す）において、マスタＭＰＵ１１Ａのアドレス端子ＡＤＲから出力されるアドレスデータ及びデータ端子ＤＡＴＡから出力される書き込みデータをラッチする。一方、調停制御回路２２の第２アクセス一時ラッチ処理部３２は、マスタＭＰＵ２３−１のアドレス端子ＡＤＲから出力されるアドレスデータ及びデータ端子ＤＡＴＡから出力される書き込みデータをラッチする（ステップＳ１１）。
【００４３】
次にアクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１のそれぞれのチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態の組合せに基づいて、アクセスパターンを解析する（ステップＳ１２）。
続いて、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１の双方とも共有メモリ２１からデータ読み出しを行う場合であるアクセスパターンＮｏ．１であるか否かを判別する（ステップＳ１３）。
【００４４】
ステップＳ１３の判別において、解析したアクセスパターンがアクセスパターンＮｏ．１である場合には（ステップＳ１３；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１（図４中、Ｔ２_Ａ１で示す）において、アドレス切換処理部３４を制御し、アドレスバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ１４）。
【００４５】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ１５）。この結果、第１アクセス一時ラッチ処理部３１は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ１６）。
【００４６】
続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２（図４中、Ｔ２_Ａ２で示す）において、アドレス切換処理部３４を制御し、アドレスバスをマスタＭＰＵ２３−１側に切り替える（ステップＳ１７）。
【００４７】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ１８）。
この結果、第２アクセス一時ラッチ処理部３２は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ１９）。
【００４８】
そして、マスタＭＰＵ１１Ａは、第１アクセス一時ラッチ処理部３１から読み出し対象のデータを読み出し、マスタＭＰＵ２３−１は、第２アクセス一時ラッチ処理部３２から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ２０）。
【００４９】
ここで、アクセスパターンＮｏ．１である場合を例として、図３を参照して、データ読出処理について詳細に説明する。
調停制御回路２２は、マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスを許可すべく、第１レディ信号ＲＤＹ１を、図３に示すようにＴ１フェーズ〜Ｔ３フェーズにわたって“Ｈ”レベルとする。同様に調停制御回路２２は、マスタＭＰＵ２３−１に共有メモリ２１に対するアクセスを許可すべく、第２レディ信号ＲＤＹ２を、図３に示すようにＴ１フェーズ〜Ｔ３フェーズにわたって“Ｈ”レベルとする。
【００５０】
これにより、マスタＭＰＵ１１Ａは、当該マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスが許可されていることを第１レディ信号ＲＤＹ１に基づいて把握し、図３に示すようにＴ１フェーズ〜Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの読出アドレス１１０を出力する。
【００５１】
続いてマスタＭＰＵ１１Ａは、調停制御回路２２に対し、読出準備ができたことを通知すべく、Ｔ２フェーズの期間中、読出信号Ｒを“Ｌ”レベルとする。
【００５２】
一方、マスタＭＰＵ２３−１は、当該マスタＭＰＵ２３−１に共有メモリ２１に対するアクセスが許可されていることを第２レディ信号ＲＤＹ２に基づいて把握し、図３に示すようにＴ１フェーズ〜Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの読出アドレス２１０を出力する。
【００５３】
続いてマスタＭＰＵ２３−１は、調停制御回路２２に対し、読出準備ができたことを通知すべく、Ｔ２フェーズの期間中、読出信号Ｒを“Ｌ”レベルとする。
一方、調停制御回路２２の第１アクセス一時ラッチ処理部３１は、Ｔ２フェーズの第１サブフェーズＡ０（図６中、Ｔ２_Ａ０で示す）において、マスタＭＰＵ１１Ａのアドレス端子ＡＤＲから出力されるアドレスデータ１１０をラッチする。また、調停制御回路２２の第２アクセス一時ラッチ処理部３２は、マスタＭＰＵ２３−１のアドレス端子ＡＤＲから出力されるアドレスデータ２１０をラッチする。
【００５４】
次にアクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１のそれぞれのチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態の組合せに基づいて、アクセスパターンを解析する。
【００５５】
続いて、アクセスパターン解析部３３は、Ｔ２フェーズにおける第１サブフェーズＡ０におけるマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１のそれぞれのチップセレクト端子ＣＳ＝“Ｌ”レベルであり、読出端子ＲＤの読出信号Ｒが“Ｌ”レベルであることから、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１の双方とも共有メモリ２１からデータ読み出しを行う場合であるアクセスパターンＮｏ．１であると判別する。
【００５６】
そして、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１（図６中、Ｔ２_Ａ１で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える。
【００５７】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ１５）。この結果、第１アクセス一時ラッチ処理部３１は、読出アドレス１１１に対応する読出データ１１２を共有メモリ２１から読み出し、ラッチし、読出データ１１２をデータバスに出力することとなる。
【００５８】
これにより、マスタＭＰＵ１１Ａのデータバスには、Ｔ２フェーズの第２サブフェーズＡ１〜第３サブフェーズＡ２（図６中、Ｔ２_Ａ１〜Ｔ２_Ａ２で示す）において、読出ラッチデータ１１３が出力される。
【００５９】
この場合において、マスタＭＰＵ１１Ａのデータ読出タイミング１１４であるＴ２フェーズの終了時刻に対して、所定のデータリードセットアップ時間ＤＲＳの期間よりも長い期間、マスタＭＰＵ１１Ａのデータバスには、読出ラッチデータ１１３が出力されつづける。これにより、マスタＭＰＵ１１Ａは、確実に読出ラッチデータ１１３を取り込むことが可能となっている。
【００６０】
また、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ２で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１側に切り替える。
【００６１】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ読出コマンドを発行（出力）する。この結果、第２アクセス一時ラッチ処理部３２は、読出アドレス２１１に対応する読出データ２１２を共有メモリ２１から読み出し、ラッチし、読出データ２１２をデータバスに出力することとなる。
【００６２】
これにより、マスタＭＰＵ２３−１のデータバスには、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ１〜Ｔ２_Ａ２で示す）において、読出ラッチデータ２１３が出力される。
【００６３】
この場合においても、マスタＭＰＵ２３−１のデータ読出タイミング２１４であるＴ２フェーズの終了時刻に対して、所定のデータリードセットアップ時間ＤＲＳの期間よりも長い期間、マスタＭＰＵ２３−１のデータバスには、読出ラッチデータ２１３が出力されつづける。これにより、マスタＭＰＵ２３−１は、確実に読出ラッチデータ２１３を取り込むことが可能となっている。
【００６４】
ここで再び図６の説明に戻る。
ステップＳ１３の判別において、解析したアクセスパターンがアクセスパターンＮｏ．１ではない場合には（ステップＳ１３；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンがマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１の双方とも共有メモリ２１にデータ書き込みを行う場合であるアクセスパターンＮｏ．２であるか否かを判別する（ステップＳ２１）。
【００６５】
ステップＳ２１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．２である場合には（ステップＳ２１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ２２）。
【００６６】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ２３）。
この結果、第１アクセス一時ラッチ処理部３１は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ１１Ａのデータを書き込むこととなる（ステップＳ２４）。
続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１２側に切り替える（ステップＳ２５）。
【００６７】
そして、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ２６）。
この結果、第２アクセス一時ラッチ処理部３２は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ２３−１のデータを書き込むこととなる（ステップＳ２７）。
【００６８】
ここで、アクセスパターンＮｏ．２である場合を例として、図４を参照して、データ書込処理について詳細に説明する。
調停制御回路２２は、マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスを許可すべく、第１レディ信号ＲＤＹ１を、図４に示すようにＴ１フェーズ〜Ｔ３フェーズにわたって“Ｈ”レベルとする。同様に調停制御回路２２は、マスタＭＰＵ２３−１に共有メモリ２１に対するアクセスを許可すべく、第２レディ信号ＲＤＹ２を、図４に示すようにＴ１フェーズ〜Ｔ３フェーズにわたって“Ｈ”レベルとする。
【００６９】
これにより、マスタＭＰＵ１１Ａは、当該マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスが許可されていることを第１レディ信号ＲＤＹ１に基づいて把握し、図４に示すようにＴ１フェーズ〜Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの書込アドレス１２０を出力する。
【００７０】
続いてマスタＭＰＵ１１Ａは、調停制御回路２２に対し、書込準備ができたことを通知すべく、Ｔ２フェーズの期間中、書込信号Ｗを“Ｌ”レベルとする。
【００７１】
一方、マスタＭＰＵ２３−１は、当該マスタＭＰＵ２３−１に共有メモリ２１に対するアクセスが許可されていることを第２レディ信号ＲＤＹ２に基づいて把握し、図４に示すようにＴ１フェーズ〜Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの書込アドレス２２０を出力する。
【００７２】
続いてマスタＭＰＵ２３−１は、調停制御回路２２に対し、書込準備ができたことを通知すべく、Ｔ２フェーズの期間中、書込信号Ｗを“Ｌ”レベルとする。
一方、調停制御回路２２の第１アクセス一時ラッチ処理部３１は、Ｔ２フェーズの第１サブフェーズＡ０（図６中、Ｔ２_Ａ０で示す）において、マスタＭＰＵ１１Ａのアドレス端子ＡＤＲから出力されるアドレスデータ１２０をラッチする。また、調停制御回路２２の第２アクセス一時ラッチ処理部３２は、マスタＭＰＵ２３−１のアドレス端子ＡＤＲから出力されるアドレスデータ２２０をラッチする。
【００７３】
次にアクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１のそれぞれのチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態の組合せに基づいて、アクセスパターンを解析する。
【００７４】
続いて、アクセスパターン解析部３３は、Ｔ２フェーズにおける第１サブフェーズＡ０におけるマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１のそれぞれのチップセレクト端子ＣＳ＝“Ｌ”レベルであり、書込端子ＷＴの書込信号Ｗが“Ｌ”レベルであることから、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３−１の双方とも共有メモリ２１からデータ書込を行う場合であるアクセスパターンＮｏ．２であると判別する。
【００７５】
そして、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１（図６中、Ｔ２_Ａ１で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える。
【００７６】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを発行（出力）する。第１アクセス一時ラッチ処理部３１は、書込アドレス１２０及び対応する書込データ１２２を、書込アドレ１２１及び書込データ１２３として共有メモリ２１に出力することとなる。
【００７７】
これに伴い、共有メモリ２１の書込信号Ｗは“Ｌ”レベルとなり、Ｔ２フェーズの第２サブフェーズＡ１（図６中、Ｔ２_Ａ１で示す）において、書込アドレス１２１に対応する領域に書込データ１２３が書き込まれることとなる。
【００７８】
そして、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ２で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１側に切り替える。
【００７９】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ書込コマンドを発行（出力）する。第２アクセス一時ラッチ処理部３２は、書込アドレス２２０及び対応する書込データ２２２を、書込アドレス２２１及び書き込みデータ２２３として共有メモリ２１に出力することとなる。
【００８０】
これに伴い、共有メモリ２１の書込信号Ｗは“Ｌ”レベルとなり、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ２で示す）において、書込アドレス２２１に対応する領域に書込データ２２３が書き込まれることとなる。
【００８１】
ここで再び図６の説明に戻る。
ステップＳ２１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．２ではない場合には（ステップＳ２１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３−１が共有メモリ２１にデータ書き込みを行う場合であるアクセスパターンＮｏ．３であるか否かを判別する（ステップＳ３１）。
【００８２】
ステップＳ３１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．３である場合には（ステップＳ３１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ３２）。
【００８３】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ３３）。
この結果、第１アクセス一時ラッチ処理部３１は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ３４）。
【００８４】
続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１側の第２アクセス一時ラッチ処理部３２に切り替える（ステップＳ３５）。
【００８５】
そして、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ３６）。
この結果、第２アクセス一時ラッチ処理部３２は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ２３−１のデータを書き込むこととなる（ステップＳ３７）。
【００８６】
そして、マスタＭＰＵ１１Ａは、第１アクセス一時ラッチ処理部３１から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ３８）。
【００８７】
ステップＳ３１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．３ではない場合には（ステップＳ３１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３−１が共有メモリ２１からデータ読み出しを行う場合であるアクセスパターンＮｏ．４であるか否かを判別する（ステップＳ４１）。
【００８８】
ステップＳ４１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．４である場合には（ステップＳ４１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１側に切り替える（ステップＳ４２）。
【００８９】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ４３）。
この結果、第２アクセス一時ラッチ処理部３２は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ４４）。
【００９０】
続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側の第１アクセス一時ラッチ処理部３１に切り替える（ステップＳ４５）。
【００９１】
そして、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ４６）。
この結果、第１アクセス一時ラッチ処理部３１は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ１１Ａのデータを書き込むこととなる（ステップＳ４７）。
【００９２】
そして、マスタＭＰＵ１１Ａは、第２アクセス一時ラッチ処理部３２から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ４８）。
【００９３】
ステップＳ４１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．４ではない場合には（ステップＳ４１；Ｎｏ）、アクセスパターン解析部３３は解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３−１は共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．５であるか否かを判別する（ステップＳ５１）。
【００９４】
ステップＳ５１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．５である場合には（ステップＳ５１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ５２）。
【００９５】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ５３）。
この結果、第１アクセス一時ラッチ処理部３１は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ５４）。
【００９６】
続いて、マスタＭＰＵ１１Ａは、第１アクセス一時ラッチ処理部３１から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ５５）。
【００９７】
ステップＳ５１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．５ではない場合には（ステップＳ５１；Ｎｏ）、アクセスパターン解析部３３は解析したアクセスパターンが、マスタＭＰＵ２３−１が共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．６であるか否かを判別する（ステップＳ６１）。
【００９８】
ステップＳ６１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．６である場合には（ステップＳ６１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１側に切り替える（ステップＳ６２）。
【００９９】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ６３）。
この結果、第２アクセス一時ラッチ処理部３２は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ６４）。
【０１００】
続いて、マスタＭＰＵ２３−１は、第２アクセス一時ラッチ処理部３２から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ６５）。
【０１０１】
ステップＳ６１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．６ではない場合には（ステップＳ６１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３−１は共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．７であるか否かを判別する（ステップＳ７１）。
【０１０２】
ステップＳ７１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．７である場合には（ステップＳ７１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ７２）。
【０１０３】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ７３）。
この結果、第１アクセス一時ラッチ処理部３１は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ１１Ａのデータを書き込み、当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ７４）。
【０１０４】
ステップＳ７１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．７ではない場合には（ステップＳ７１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ２３−１が共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．８であるか否かを判別する（ステップＳ８１）。
【０１０５】
ステップＳ８１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．８である場合には（ステップＳ８１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３−１側に切り替える（ステップＳ８２）。
【０１０６】
これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３−１に対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ８３）。
この結果、第２アクセス一時ラッチ処理部３２は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ２３−１のデータを書き込み、当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ８４）。
【０１０７】
ステップＳ８１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．８ではない場合には（ステップＳ８１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンがマスタＭＰＵ２３−１及びマスタＭＰＵ１１Ａの双方とも共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．９であるとして、何も行わずに、当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ９１）。
【０１０８】
以上の説明のように、本実施形態によれば、同一のアクセスフェーズ（Ｔ１〜Ｔ３フェーズ）において、複数のマスタＭＰＵは、共有メモリ２１に対して同時にアクセスしたことと等価となり、複数のマスタＭＰＵは、待機させられることなく、ひいては、実効的な処理速度の低下を招くことがない。
【０１０９】
本実施形態の情報処理装置で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録されて提供される。
また、本実施形態の情報処理装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の情報処理装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
また、本実施形態の情報処理装置のプログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１０    プロセス制御システム
１１    上位コントローラ
１１Ａ、２３−１〜２３−ｎ  マスタＭＰＵ
１２    インテリジェント入出力装置
１３    インタフェース部
１４    通信ネットワーク
２１    共有メモリ
２２    調停制御回路
３１    第１アクセス一時ラッチ処理部
３２    第２アクセス一時ラッチ処理部
３３    アクセスパターン解析部
３４    アドレス切換処理部
３５    コマンド出力処理部
３６    データ切換処理部
Ａ０    第１サブフェーズ
Ａ１    第２サブフェーズ
Ａ２    第３サブフェーズ
ＤＥＶ１〜ＤＥＶｎ  被制御装置
Ｔ１〜Ｔ３  フェーズ（アクセスフェーズ）
【図１】
2017021589.tif 000003
【図２】
2017021589.tif 000004
【図３】
2017021589.tif 000005
【図４】
2017021589.tif 000006
【図５】
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【図６】
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