(57)【要約】【課題】電気テストの際、ソルダーレジスト層にプローブピンによる欠けが発生することがなく、それにより、外部接続パッドと外部電気回路基板の配線導体との電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板を提供すること。【解決手段】四角平板状の絶縁基板１の下面に、導体層２から成る複数の外部接続パッド７が、それぞれの外周部をソルダーレジスト層３で覆われた状態で格子状の並びに配列されているとともに、外部接続パッドの並びの一角に導体層２から成る三角形のインデックスマーク８が形成されて成る配線基板１０であって、インデックスマーク８およびその周辺の絶縁基板１下面は、ソルダーレジスト層３で覆われずに露出している。【選択図】図１
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【特許請求の範囲】
【請求項１】
四角平板状の絶縁基板の下面に、導体層から成る複数の外部接続パッドが、それぞれの外周部をソルダーレジスト層で覆われた状態で格子状の並びに配列されているとともに、前記並びの一角に導体層から成るインデックスマークが形成されて成る配線基板であって、前記インデックスマークおよびその周辺の前記下面は、前記ソルダーレジスト層で覆われずに露出していることを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を搭載するために用いられる配線基板に関するものである。
【背景技術】
【０００２】
図６〜図１０を基に従来の配線基板２０を説明する。なお、図６および図９は、図８におけるＡ−Ａ切断線での断面を示している。
【０００３】
図６に示すように、配線基板２０は、半導体集積回路素子等の半導体素子Ｓを搭載するために用いられる。配線基板２０は、絶縁基板１１と、導体層１２と、ソルダーレジスト層１３とを備えている。
【０００４】
絶縁基板１１は、四角平板状であり、コア用の絶縁層１１ａの上下面にそれぞれビルドアップ用の複数の絶縁層１１ｂが積層されて成る。
【０００５】
コア用の絶縁層１１ａは、例えばガラスクロス入りの絶縁樹脂層から成る。コア用の絶縁層１１ａには、その上面から下面にかけて貫通する複数のスルーホール１４が形成されている。
【０００６】
ビルドアップ用の絶縁層１１ｂは、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。ビルドアップ用の絶縁層１１ｂには、各々その上面から下面にかけて貫通する複数のビアホール１５が形成されている。
【０００７】
導体層１２は、絶縁層１１ａの上下面およびスルーホール１４内ならびに各絶縁層１１ｂの表面およびビアホール１５内に形成されている。これらの導体層１２は、配線導体を形成している。導体層１２は、銅箔や銅めっき層から成る。
【０００８】
ソルダーレジスト層１３は、上下の最表層の絶縁層１１ｂの表面に導体層１２の一部を部分的に露出させるようにして被着されている。ソルダーレジスト層１３は、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。
【０００９】
上面側のソルダーレジスト層１３から露出する導体層１２の一部は、半導体素子接続パッド１６を形成している。半導体素子接続パッド１６は、外周部がソルダーレジスト層１３により覆われているとともに中央部が円形に露出している。半導体素子接続パッド１６は、図７に示すように、複数が格子状の並びに配列されている。これらの半導体素子接続パッド１６には、半導体素子Ｓの電極端子Ｔが電気的に接続される。
【００１０】
下面側のソルダーレジスト層１３から露出する導体層１２の一部は、外部接続パッド１７を形成している。外部接続パッド１７は、外周部がソルダーレジスト層１３により覆われているとともに中央部が円形に露出している。外部接続パッド１７は、図８に示すように、複数が格子状の並びに配列されている。なお、図８においては、ソルダーレジスト層１３で覆われた下面側の最表層の導体層１２を破線で示している。これらの外部接続パッド１７は、図示しない外部電気回路基板の配線導体に電気的に接続される。なお、半導体素子接続パッド１６と外部接続パッド１７とは、それぞれ対応するもの同士が絶縁基板１１内部の導体層１２を介して電気的に接続されている。
【００１１】
さらに、下面側のソルダーレジスト層１３から露出する導体層１２の一部は、インデックスマーク１８を形成している。インデックスマーク１８は、配線基板２０の方向性を確認するためのマークであり、外部接続パッド１７の並びの一角に形成されている。インデックスマーク１８は、外部接続パッド１７との区別を容易とするため、三角形をしている。インデックスマーク１８は、外周部がソルダーレジスト層１３により覆われているとともに中央部が三角形に露出している。
【００１２】
なお、このような配線基板２０においては、半導体素子接続パッド１６と外部接続パッド１７との間の電気的な接続の状態を確認するために、半導体素子接続パッド１６と外部接続パッド１７との間の電気抵抗ならびに半導体素子接続パッド１６同士および外部接続パッド１７同士の絶縁抵抗を測定する電気テストを行うことにより半導体素子接続パッド１６と外部接続パッド１７との間の電気的接続の良否を判定している。
【００１３】
電気テストを行うには、図９に示すように、配線基板２０上面の半導体素子接続パッド１６の各々に電気テスト装置の上面側のプローブピンＰ１を当接させるとともに、配線基板２０下面の外部接続パッド１７の各々に電気テスト装置の下面側のプローブピンＰ２を当接させた状態で、プローブピンＰ１およびＰ２の各々と残余のプローブピンＰ１およびＰ２との間の電気抵抗ならびに絶縁抵抗をそれぞれ測定する方法が採用されている。
【００１４】
ところで、プローブピンＰ１やＰ２は、図示しない保持治具により一括して保持されている。このような保持治具においては、類似したパッド配列を有する複数の品種の配線基板に対する汎用性を高めるため、プローブピンＰ１やＰ２をフルグリッドで保持するようにしている。そのため、インデックスマーク１８が形成された位置にもプローブピンＰ２が当接する場合がある。
【００１５】
ここで、図１０に配線基板２０の下面側におけるプローブピンＰ２の当接位置を十字マークで示す。なお、図１０においては、ソルダーレジスト層１３で覆われた下面側の最表層の導体層１２を破線で示している。インデックスマーク１８が形成された位置では、インデックスマーク１８が三角形であるため、プローブピンＰ２の当接する位置がソルダーレジスト１３の開口縁に極めて近い位置になる場合がある。この場合、プローブピンＰ２の当接によりソルダーレジスト層１３に欠けが発生し、欠けたソルダーレジスト片Ｃが異物として外部接続パッド１７に付着して外部接続パッド１７と外部電気回路基板の配線導体との良好な電気的接続を阻害してしまう危険性がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１２−１８５１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする課題は、電気テストの際、ソルダーレジスト層にプローブピンによる欠けが発生することがなく、それにより、外部接続パッドと外部電気回路基板の配線導体との良好な電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の配線基板は、四角平板状の絶縁基板の下面に、導体層から成る複数の外部接続パッドが、それぞれの外周部をソルダーレジスト層で覆われた状態で格子状の並びに配列されているとともに、前記並びの一角に導体層から成る三角形のインデックスマークが形成されて成る配線基板であって、前記インデックスマークおよびその周辺の前記下面は、前記ソルダーレジスト層で覆われずに露出していることを特徴とするものである。
【発明の効果】
【００１９】
本発明の配線基板によれば、インデックスマークおよびその周辺の絶縁基板の下面は、ソルダーレジスト層で覆われずに露出していることから、電気テストの際に、プローブピンがインデックスマークの形成された一角に当接したとしても、プローブピンは、露出するインデックスマークまたはその周辺の絶縁基板下面に当接し、ソルダーレジスト層には当接しない。したがって、電気テストの際、ソルダーレジスト層にプローブピンによる欠けが発生することがなく、それにより、外部接続パッドと外部電気回路基板の配線導体との良好な電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。
【図２】図２は、本発明の配線基板の実施形態の一例を示す概略上面図である。
【図３】図３は、本発明の配線基板の実施形態の一例を示す概略下面図である。
【図４】図４は、本発明の配線基板の実施形態の一例に対して電気テストを行う方法を説明するための概略断面図である。
【図５】図５は、本発明の配線基板の実施形態の一例に対して電気テストを行う方法を説明するための概略下面図である。
【図６】図６は、従来の配線基板を示す概略断面図である。
【図７】図７は、従来の配線基板を示す概略上面図である。
【図８】図８は、従来の配線基板を示す概略下面図である。
【図９】図９は、従来の配線基板に対して電気テストを行う方法を説明するための概略断面図である。
【図１０】図１０は、従来の配線基板に対して電気テストを行う方法を説明するための概略下面図である。
【発明を実施するための形態】
【００２１】
次に、本発明の配線基板の実施形態の一例を図１〜図５を参照して説明する。なお、図１および図４は、図３におけるＡ−Ａ切断線での断面を示している。
【００２２】
図１に示すように、本例の配線基板１０は、半導体集積回路素子等の半導体素子Ｓを搭載するために用いられる。本例の配線基板１０は、絶縁基板１と、導体層２と、ソルダーレジスト層３とを備えている。
【００２３】
絶縁基板１は、四角平板状であり、コア用の絶縁層１ａの上下面にそれぞれビルドアップ用の複数の絶縁層１ｂが積層されて成る。
【００２４】
コア用の絶縁層１ａは、例えばガラスクロス入りの絶縁樹脂層から成る。コア用の絶縁層１ａには、その上面から下面にかけて貫通する複数のスルーホール４が形成されている。コア用の絶縁層１ａの厚みは、例えば２００〜８００μｍ程度である。スルーホール４の直径は、例えば１００〜２００μｍ程度である。絶縁層１ａ用の絶縁樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂等が用いられる。
【００２５】
ビルドアップ用の絶縁層１ｂは、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。ビルドアップ用の絶縁層１ｂには、各々その上面から下面にかけて貫通する複数のビアホール５が形成されている。ビルドアップ用の絶縁層１ｂの厚みは、例えば１０〜５０μｍ程度である。ビアホール５の直径は、例えば３０〜１００μｍ程度である。絶縁層１ｂ用の絶縁樹脂としては、エポキシ樹脂等が用いられる。
【００２６】
導体層２は、絶縁層１ａの上下面およびスルーホール４内ならびに各絶縁層１ｂの表面およびビアホール５内に形成されている。これらの導体層２は配線導体を形成している。導体層２は、銅箔や銅めっき層から成る。導体層２の厚みは、例えば５〜５０μｍ程度である。
【００２７】
ソルダーレジスト層３は、上下の最表層の絶縁層１ｂの表面に導体層２の一部を部分的に露出させるようにして被着されている。ソルダーレジスト層３は、例えば無機絶縁フィラー入りの絶縁樹脂層から成る。ソルダーレジスト層３の厚みは、例えば１０〜５０μｍ程度である。ソルダーレジスト層３用の絶縁樹脂としては、アクリル変性エポキシ樹脂等が用いられる。
【００２８】
上面側のソルダーレジスト層３から露出する導体層２の一部は、半導体素子接続パッド６を形成している。半導体素子接続パッド６は、外周部がソルダーレジスト層３により覆われているとともに中央部が円形に露出している。半導体素子接続パッド６の露出する直径は、５０〜１００μｍ程度である。半導体素子接続パッド６は、図２に示すように、複数が格子状の並びに配列されている。これらの半導体素子接続パッド６には、半導体素子Ｓの電極端子Ｔが電気的に接続される。
【００２９】
下面側のソルダーレジスト層３から露出する導体層２の一部は、外部接続パッド７を形成している。外部接続パッド７は、外周部がソルダーレジスト層３により覆われているとともに中央部が円形に露出している。外部接続パッド７の露出する直径は、例えば３５０〜７００μｍ程度である。外部接続パッド７は、図３に示すように、複数が格子状の並びに配列されている。なお、図３においては、ソルダーレジスト層３で覆われた下面側の最表層の導体層２を破線で示している。これらの外部接続パッド７は、図示しない外部電気回路基板の配線導体に電気的に接続される。なお、半導体素子接続パッド６と外部接続パッド７とは、それぞれ対応するもの同士が絶縁基板１内部の導体層２を介して電気的に接続されている。
【００３０】
さらに、下面側のソルダーレジスト層３から露出する導体層２の一部は、インデックスマーク８を形成している。インデックスマーク８は、配線基板１０の方向性を確認するためのマークであり、外部接続パッド７の並びの一角に形成されている。インデックスマーク８は、外部接続パッド７との区別を容易とするため、三角形をしている。なお、本例の配線基板１０においては、インデックスマーク８およびその周辺の絶縁基板１下面は、ソルダーレジスト層３で覆われずに露出している。
【００３１】
ここで、本例の配線基板１０に対して電気テスト行う方法を、図４および図５を参照して説明する。なお、図５においては、ソルダーレジスト層３で覆われた下面側の最表層の導体層２を破線で示している。電気テストを行うには、図４に示すように、配線基板１０上面の半導体素子接続パッド６の各々に電気テスト装置の上面側のプローブピンＰ１を当接させるとともに、配線基板１０下面の外部接続パッド７の各々に電気テスト装置の下面側のプローブピンＰ２を当接させた状態で、プローブピンＰ１およびＰ２の各々と残余のプローブピンＰ１およびＰ２との間の電気抵抗ならびに絶縁抵抗をそれぞれ測定する方法が採用される。
【００３２】
プローブピンＰ１やＰ２は、図示しない保持治具により一括して保持されている。このような保持治具においては、類似したパッド配列を有する複数の品種の配線基板に対する汎用性を高めるため、プローブピンＰ１やＰ２をフルグリッドで保持するようにしている。そのため、インデックスマーク８が形成された位置またはその周辺にもプローブピンＰ２が当接する。なお、図５においては、配線基板１０の下面側におけるプローブピンＰ２の当接位置を十字マークで示している。
【００３３】
上述したように、本例の配線基板１０においては、インデックスマーク８およびその周辺の絶縁基板１下面は、ソルダーレジスト層３で覆われずに露出している。したがって、電気テストの際に、プローブピンＰ２がインデックスマーク８が形成された一角に当接したとしても、プローブピンＰ２は、露出するインデックスマーク８またはその周辺の絶縁基板１下面に当接し、ソルダーレジスト層３には当接しない。したがって、電気テストの際、ソルダーレジスト層３にプローブピンＰ２による欠けが発生することがない。その結果、外部接続パッド７と外部電気回路基板の配線導体との良好な電気的接続が損なわれることのない、外部電気回路基板との電気的接続信頼性に優れる配線基板１０を提供することができる。
【００３４】
なお、インデックスマーク８およびその周辺の絶縁基板１下面がソルダーレジスト層３に覆われずに露出する領域は、インデックスマーク８が形成された一角における外部接続パッド７の並びの格子点を中心とした半径が１００μｍ以上の領域を含むことが好ましい。
【符号の説明】
【００３５】
１    絶縁基板
２    導体層
３    ソルダーレジスト層
７    外部接続パッド
８    インデックスマーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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