(57)【要約】【課題】８ビットのメモリ素子を用いて１６ビット以上のデータの読み取り／書き込みが可能なアクセス装置を提供する。【解決手段】複数のメモリアドレスを有するメモリ素子１００と、メモリ素子のメモリアドレスと既設定されたメモリアドレスが互いに対応するようにマッピングするアドレスマッピング部２００と、データ分割部３００と、データ分割部３００で分割された領域にそれぞれ既設定された特定メモリアドレスをマッピングするデータマッピング部４００と、データ分割部３００で分割された領域の各特定メモリアドレスとマッピングされるメモリ素子１００のメモリアドレスで指定される記憶領域に格納する制御部５００を含む。【選択図】図３
2017021802.tif 000002
【特許請求の範囲】
【請求項１】
データを読み取るか、または書き込むことができるように複数のメモリアドレスで構成されるアドレス空間を有するメモリ素子と、
前記メモリ素子の前記アドレス空間をＮ（Ｎは、２以上の自然数）等分に分割して第１〜第Ｎ領域と定義し、前記メモリ素子の前記メモリアドレスと、前記第１〜第Ｎ領域の前記アドレス空間に対応してそれぞれ設定される特定メモリアドレスとが互いに対応するようにマッピングするアドレスマッピング部と、
Ｍ（Ｍは、２以上の自然数）ビットのデータをＮ等分して第１〜第Ｎデータに分割するデータ分割部と、
前記データ分割部から分割された前記第１〜第Ｎデータと前記第１〜第Ｎ領域にそれぞれ既設定された前記特定メモリアドレスとをマッピングするデータマッピング部と、
前記データ分割部で分割された前記第１〜第Ｎデータを前記第１〜第Ｎ領域の前記特定メモリアドレスのそれぞれ、及びマッピングされた前記メモリ素子の前記メモリアドレスで指定される記憶領域に格納されるように制御する制御部と、を含む、メモリ素子を用いたデータアクセス装置。
【請求項２】
前記第１〜第Ｎ領域の前記特定メモリアドレスのそれぞれ、及びマッピングされた前記メモリ素子の前記メモリアドレスで指定される前記記憶領域に格納された前記第１〜第Ｎデータを組み合わせて元来のＭビットのデータに復元するデータ復元部がさらに含まれることを特徴とする、請求項１に記載のメモリ素子を用いたデータアクセス装置。
【請求項３】
前記アドレスマッピング部は、前記メモリ素子の前記アドレス空間を使用者の設定によりＮ等分して前記第１〜第Ｎ領域と定義することを特徴とする、請求項１または２に記載のメモリ素子を用いたデータアクセス装置。
【請求項４】
前記第１〜第Ｎ領域の前記特定メモリアドレスのそれぞれは、使用者の設定により同一の順序またはランダムな順序に位置した前記メモリアドレスであることを特徴とする、請求項１乃至３のいずれか一項に記載のメモリ素子を用いたデータアクセス装置。
【請求項５】
前記メモリ素子は、８ビットのメモリ素子からなり、
Ｎ＝２で、Ｍ＝１６の場合、Ｎ＝３で、Ｍ＝２４の場合、Ｎ＝４で、Ｍ＝３２の場合のいずれか一つの場合でなされることを特徴とする、請求項１乃至４のいずれか一項に記載のメモリ素子を用いたデータアクセス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データアクセス装置に関し、さらに詳細には、一つの８ビットのメモリ素子を用いて１６ビット以上のデータを容易に読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作できるようにしたメモリ素子を用いたデータアクセス装置に関する。
【背景技術】
【０００２】
一般に、電子制御システムの全体的な制御を担当する中央処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、ＣＰＵ）では、格納装置であるメモリ素子（Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）のデータを読み取るか、または書き込むアクセス（Ａｃｃｅｓｓ）が行われる。
【０００３】
即ち、メモリ素子にデータを読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）するアクセスは、中央処理装置（ＣＰＵ）が行う。従って、読み取るか、または書き込むということは、中央処理装置（ＣＰＵ）を基準に読み取るか、または書き込むという意味である。読み取り（Ｒｅａｄ）は、メモリ素子のデータを中央処理装置（ＣＰＵ）側に転送することをいい、書き込み（Ｗｒｉｔｅ）は、中央処理装置（ＣＰＵ）からメモリ素子に転送することをいう。
【０００４】
一方、電子制御システムの中で、近来、脚光を浴びている太陽光インバータシステムは、太陽光モジュールから供給を受けた直流（ＤＣ）エネルギーを交流（ＡＣ）エネルギーに変換して発電するシステムである。
このような太陽光インバータシステムが動作するとき、電圧／電流／発電量等の各種の情報がメモリ素子に格納され、このように格納されたメモリ素子の情報は、通信回線を介して転送され外部機器（例えば、モニタリング装置）に格納される。
【０００５】
太陽光インバータシステムの発電量は、非常に重要なデータであり、累積発電量（即ち、太陽光インバータが発電を開始した過去から現在までの発電量の総和）は、使用者に非常に重要な情報となる。
【０００６】
一方、既存の８ビット（ｂｉｔ）または１６ビット（ｂｉｔ）のメモリ素子は、最大記録可能なデータがそれぞれ２５６個、６５５３６個であり、このような容量は、累積発電量をＭＷ（メガワット）単位で表示するには過度に小さい容量である。従って、最低限２４ビット（最大記録可能なデータは、１６７７７２１６個）になって初めてＭＷ（メガワット）単位で累積発電量を表示することができる。これにより、市中で一般に販売する８ビットのメモリ素子に２４ビットのデータを格納可能な方法の必要性が浮上している。
【０００７】
最近、通信技術の発達により、太陽光インバータシステムの外部機器に転送できるデータの量は、８ビット／１６ビット／２４ビット等のように増加した。また、通信により使用者に伝達するデータの量も次第に増加している。それにもかかわらず、通信の速度低下現象は、発生していない。
【０００８】
しかし、通信により取得したデータを格納するメモリ素子（特に、不揮発性メモリ素子）は、８ビットのメモリ素子がほとんどであり、２４ビットのメモリ素子は、価格が非常に高いという短所がある。
【０００９】
また、太陽光インバータシステムにおいて重要なデータをメモリ素子に読み取り／書き込み動作しようとしても、一般に市販される８ビットのメモリ素子を用いなければならないので、データの容量が８ビットに制限される短所がある。また、２４ビット容量のデータを読み取り／書き込み動作するためには、市販されている２４ビットのメモリ素子を購入しなければならないが、２４ビットのメモリ素子は、その価格が非常に高いという短所がある。
【００１０】
太陽光インバータシステムにおいて主に用いるメモリ素子（市販されているメモリ素子）は、８ビットの製品である。８ビットのメモリ素子が汎用に用いられ、価格が最も低い。
そして、市販されている８ビットのメモリ素子を用いて太陽光インバータシステムの主要データ（例えば、累積発電量等）を格納する時は、メモリ素子の容量の制限（８ビット）により、８ビットの容量のデータのみが格納可能である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、前述した問題点を解決するために案出されたものであって、本発明の目的は、一つの８ビットのメモリ素子を用いて１６ビット以上のデータを容易に読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作できるようにしたメモリ素子を用いたデータアクセス装置を提供することにある。
【課題を解決するための手段】
【００１２】
前述した目的を達成するために、本発明は、データを読み取るか、または書き込むことができるように複数のメモリアドレスで構成されるアドレス空間を有するメモリ素子と、前記メモリ素子の前記アドレス空間をＮ（Ｎは、２以上の自然数）等分に分割して第１〜第Ｎ領域と定義し、前記メモリ素子の前記メモリアドレスと、前記第１〜第Ｎ領域の前記アドレス空間に対応してそれぞれ設定される特定メモリアドレスとが互いに対応するようにマッピングするアドレスマッピング部と、Ｍ（Ｍは、２以上の自然数）ビットのデータをＮ等分して第１〜第Ｎデータに分割するデータ分割部と、前記データ分割部から分割された前記第１〜第Ｎデータと前記第１〜第Ｎ領域にそれぞれ既設定された前記特定メモリアドレスとをマッピングするデータマッピング部と、前記データ分割部で分割された前記第１〜第Ｎデータを前記第１〜第Ｎ領域の前記特定メモリアドレスのそれぞれ、及びマッピングされた前記メモリ素子の前記メモリアドレスで指定される記憶領域に格納されるように制御する制御部と、を含んで構成されている。
【００１３】
ここで、前記第１〜第Ｎ領域の前記特定メモリアドレスのそれぞれ、及びマッピングされた前記メモリ素子の前記メモリアドレスで指定される前記記憶領域に格納された前記第１〜第Ｎデータを組み合わせて元来のＭビットのデータに復元するデータ復元部がさらに含まれることが好ましい。
【００１４】
好ましくは、前記アドレスマッピング部は、前記メモリ素子の前記アドレス空間を使用者の設定によりＮ等分して前記第１〜第Ｎ領域と定義することができる。
【００１５】
好ましくは、前記第１〜第Ｎ領域の前記特定メモリアドレスのそれぞれは、使用者の設定により同一の順序またはランダムな順序に位置した前記メモリアドレスからなり得る。
【００１６】
好ましくは、前記メモリ素子は、８ビットのメモリ素子からなり、Ｎ＝２で、Ｍ＝１６の場合、Ｎ＝３で、Ｍ＝２４の場合、Ｎ＝４で、Ｍ＝３２の場合のいずれか一つの場合でなされ得る。
【発明の効果】
【００１７】
以上において説明したような本発明のメモリ素子を用いたデータアクセス装置によると、一つの８ビットのメモリ素子を用いて１６ビット以上のデータを容易に読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作することができる。これにより、安価で小さい容量のメモリ素子に大きい容量のデータを効率よくアクセスすることができ、コストを効果的に節減することができる利点がある。
【図面の簡単な説明】
【００１８】
【図１】従来の技術に係る８ビットのメモリ素子に８ビットのデータを読み取り／書き込み動作する方式を説明するための図である。
【図２】従来の技術に係る複数の８ビットのメモリ素子を用いて２４ビットのデータを読み取り／書き込み動作する方式を説明するための図である。
【図３】本発明の一実施形態に係るメモリ素子を用いたデータアクセス装置を説明するための全体的なブロック構成図である。
【図４】本発明の一実施形態に係る一つの８ビットのメモリ素子を用いて２４ビットのデータを読み取り／書き込み動作する方式を説明するための図である。
【図５】本発明の一実施形態に係るメモリ素子を用いたデータをアクセスする方法を説明するための全体的なフローチャートである。
【発明を実施するための形態】
【００１９】
前述した目的、特徴及び長所は、添付の図面を参照して詳細に後述され、これにより、本発明の属する技術の分野における通常の知識を有する者が本発明の技術的思想を容易に実施することができるだろう。本発明を説明するにあたって、本発明と関連した公知の技術についての具体的な説明が、本発明の要旨に誤解を招くと判断される場合は、詳細な説明を省略する。
【００２０】
以下、添付の図面を参照して、本発明の実施形態を詳細に説明する。しかし、下記に例示する本発明の実施形態は、種々の他の形態に変形され得るものであり、本発明の範囲は、下記に詳述する実施形態に限定されるものではない。本発明の実施形態は、当業界において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、図面において同一の参照符号は、同一または類似した構成要素を指すものと用いられる。
【００２１】
図１は、従来の技術に係る８ビットのメモリ素子に８ビットのデータを読み取り／書き込み動作する方式を説明するための図であって、一つの８ビットのメモリ素子は、「０×００００〜０×ＮＮＮＮ」番地までのメモリアドレス（Ａｄｄｒｅｓｓ）を有している。従って、８ビットのデータを８ビットのメモリ素子の各メモリアドレスで指定される記憶領域に書き込み（Ｗｒｉｔｅ）動作を行って格納し、必要な場合、読み取り（Ｒｅａｄ）動作を行ってデータを読み取る。
【００２２】
図２は、従来の技術に係る複数のメモリアドレスを有する８ビットのメモリ素子を用いて２４ビットのデータを読み取り／書き込み動作する方式を説明するための図である。例えば、太陽光インバータシステムにおいて、２４ビットのデータを格納するためには、３つの８ビットのメモリ素子を用いなければならない。
【００２３】
そして、太陽光インバータシステムにおいて、８ビットのメモリ素子に格納しようとする２４ビットのデータを３等分して３つの８ビットのデータに分ける。その後、分けられた３つの８ビットのデータを８ビットのメモリ素子にそれぞれ書き込み（Ｗｒｉｔｅ）動作を行い、必要な場合、読み取り（Ｒｅａｄ）動作を行ってデータを読み取る方式である。
【００２４】
しかし、従来の技術は、用いるメモリ素子の容量（８ビット、２４ビット等）によって太陽光インバータシステムで格納できるデータがそれぞれ８ビット、２４ビット等に制限されるという短所がある。即ち、使用しようとするメモリ素子の容量によってメモリ素子に読み取り／書き込み動作できるデータの容量が決定される短所があり、市販される８ビットのメモリ素子の他に１６ビット以上のメモリ素子は、価格が高い短所がある。
【００２５】
また、一般に市販される８ビットのメモリ素子には２４ビットのデータを格納できない。仮に、８ビットのメモリ素子を用いて２４ビットのデータを格納しようとするなら、図２に示されたように、８ビットのメモリ素子３つを用いなければならないので、価格が増加するという短所がある。
【００２６】
このような従来の問題点を解決するために、本発明は、例えば、太陽光インバータシステム等に用いられる一つの８ビットのメモリ素子に１６ビット以上のデータを容易に読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作できるようにする特徴的な技術である。
【００２７】
このような本発明の一実施形態に係るメモリ素子を用いたデータアクセス装置を適用すると、従来の技術の太陽光インバータシステム等に用いるメモリ素子の容量（８ビット、２４ビット等）によって太陽光インバータシステムにおいて格納できるデータがそれぞれ８ビット、２４ビット等に制限される問題点を解決することができる。また、使用しようとするメモリ素子の容量によってメモリ素子に読み取り／書き込み動作できるデータの容量が決定される問題点を効果的に解決することができる。
【００２８】
即ち、本発明の実施形態によると、安価な小さい容量（８ビット）のメモリ素子に記憶された大きい容量（例えば、１６ビット、２４ビット、３２ビット等）のデータを効率よくアクセス（Ａｃｃｅｓｓ）することができ、コストを効果的に節減することができる。
【００２９】
図３は、本発明の一実施形態に係るメモリ素子を用いたデータアクセス装置を説明するための全体的なブロック構成図であり、図４は、本発明の一実施形態に係る一つの８ビットのメモリ素子を用いて２４ビットのデータを読み取り／書き込み動作する方式を説明するための図である。
【００３０】
図３及び図４を参照すると、本発明の一実施形態に係るメモリ素子を用いたデータアクセス装置は、８ビットのメモリ素子１００、アドレスマッピング部２００、データ分割部３００、データマッピング部４００及び制御部５００等を含んで構成されている。
【００３１】
ここで、８ビットのメモリ素子１００は、８ビット（ｂｉｔ）のデータを読み取るか、または書き込むことができるように、複数のメモリアドレス（Ａｄｄｒｅｓｓ）（例えば、「０×００００〜０×ＮＮＮＮ」番地までのアドレス空間）を有するメモリＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）から構成し得るものである。
【００３２】
このような８ビットのメモリ素子１００は、データの格納位置を指定するメモリアドレスがあり、データが伝送される通路としてデータバス（ｄａｔａ  ｂｕｓ）が存在する。仮に、制御部５００でデータを読み取るとき、読み取るデータのメモリアドレスを８ビットのメモリ素子１００に伝送すると、８ビットのメモリ素子１００は、指定されたメモリアドレスのデータをデータバスに載せて制御部５００が読み取るようにする。データを書き込む時は、特定のメモリアドレスを与えると、８ビットのメモリ素子１００は、該当メモリアドレスで指定される記憶領域にデータを書き込む。
【００３３】
そして、制御部５００は、８ビットのメモリ素子１００の位置情報であるメモリアドレスをアドレスバス（ａｄｄｒｅｓｓ  ｂｕｓ）に載せて送る。８ビットのメモリ素子１００がメモリアドレス情報を受けると、該当メモリアドレス情報で指定される記憶領域のデータを読み取るか、または書き込む。
【００３４】
一方、８ビットのメモリ素子１００は、電源が供給されなくても格納されたデータ情報を維持し続けることができ、読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作が可能な不揮発性メモリ（Ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ、ＮＶＭ、ＮＶＲＡＭ）で具現されることが好ましい。不揮発性メモリは、例えば、ロム（ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）、抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ）、磁気メモリ（Ｍａｇｎｅｔｉｃ  Ｍｅｍｏｒｙ）のいずれか一つであってよい。
【００３５】
アドレスマッピング部２００は、８ビットのメモリ素子１００のアドレス空間を３等分に分割して第１〜第３領域（Ａ〜Ｃ）と定義する。その後、８ビットのメモリ素子１００のメモリアドレス（０×００００〜０×ＮＮＮＮ）及び定義された第１〜第３領域（Ａ〜Ｃ）にそれぞれ既設定されたメモリアドレス（０×０００〜０×ＧＧＧＧ、０×ＧＧＧＧ＋０×０１〜０×ＨＨＨＨ、０×ＨＨＨＨ＋０×０１〜０×ＮＮＮＮ）が互いに一対一（１:１）対応するようにマッピング（Ｍａｐｐｉｎｇ）する機能を果たす。
【００３６】
このようなアドレスマッピング部２００は、図４に示されたように、８ビットのメモリ素子１００のアドレス空間に対応するメモリアドレスを、アドレス番地順序により３等分して第１〜第３領域（Ａ〜Ｃ）と定義することが好ましい。しかし、これに限定せず、アドレス番地順序に関係なくランダム（ｒａｎｄｏｍ）に３等分して第１〜第３領域（Ａ〜Ｃ）と定義することもできる。
【００３７】
データ分割部３００は、８ビットのデータが３つで構成された２４ビットのデータを８ビットずつ３等分して第１〜第３の８ビットのデータに分割する機能を果たす。
【００３８】
このようなデータ分割部３００は、図４に示されたように、２４ビットのデータを順次に８ビットずつ上位８ビットのデータ、中位８ビットのデータ及び下位８ビットのデータに３等分して第１〜第３の８ビットのデータに分割することが好ましい。しかし、これに限定せず、２４ビットのデータをランダム（ｒａｎｄｏｍ）に３等分して第１〜第３の８ビットのデータに分割することもできる。
【００３９】
データマッピング部４００は、データ分割部３００から分割された第１〜第３の８ビットのデータとアドレスマッピング部２００から定義された第１〜第３領域（Ａ〜Ｃ）にそれぞれ既設定された特定メモリアドレスをマッピング（Ｍａｐｐｉｎｇ）する機能を果たす。
【００４０】
このとき、アドレスマッピング部２００から定義された第１〜第３領域（Ａ〜Ｃ）の各特定メモリアドレスは、同一の順序に位置したメモリアドレスからなることが好ましい。例えば、第１領域（Ａ）で一番目に位置した「０×００００」番地アドレスに第１の８ビットのデータをマッピングさせる場合、第２及び第３領域（Ｂ及びＣ）で一番目に位置した「０×ＧＧＧＧ＋０×０１」及び「０×ＨＨＨＨ＋０×０１」番地アドレスに第２及び第３の８ビットのデータをそれぞれマッピングさせる。
【００４１】
一方、アドレスマッピング部２００から定義された第１〜第３領域（Ａ〜Ｃ）の各特定メモリアドレスは、使用者の設定により互いに異なる順序またはランダムな順序に位置したメモリアドレスからなってもよい。
【００４２】
制御部５００は、データ分割部３００で分割された第１〜第３の８ビットのデータを、アドレスマッピング部２００から定義された第１〜第３領域（Ａ〜Ｃ）の各特定メモリアドレスとマッピングされる８ビットのメモリ素子１００のメモリアドレスとで指定される記憶領域に格納されるように制御する機能を果たす。
【００４３】
データアクセス装置は、アドレスマッピング部２００から定義された第１〜第３領域（Ａ〜Ｃ）の各特定メモリアドレスとマッピングされる８ビットのメモリ素子１００のメモリアドレスとで指定される記憶領域に格納された第１〜第３の８ビットのデータを組み合わせて元来の２４ビットのデータに復元するデータ復元部６００がさらに含まれる。
【００４４】
一方で、本発明の一実施形態に適用されたアドレスマッピング部２００、データ分割部３００、データマッピング部４００及びデータ復元部６００は、ソフトウェア的にプログラミングされ、制御部５００または中央処理装置（ＣＰＵ）の内部で動作されるように具現することが好ましい。しかし、これに限定せず、アドレスマッピング部２００、データ分割部３００、データマッピング部４００及びデータ復元部６００を制御部５００または中央処理装置（ＣＰＵ）と互いに分離してハードウェア的に具現することもできる。
【００４５】
他方で、本発明の一実施形態に適用されたアドレスマッピング部２００、データ分割部３００、データマッピング部４００、制御部５００及びデータ復元部６００は、一つの中央処理装置（ＣＰＵ）に含んで構成することもできる。
【００４６】
以下においては、本発明の一実施形態に係るメモリ素子を用いたデータをアクセスする方法を具体的に説明する。
図５は、本発明の一実施形態に係るメモリ素子を用いたデータをアクセスする方法を説明するための全体的なフローチャートである。
【００４７】
図３乃至図５を参照すると、本発明の一実施形態に適用された制御部５００で２４ビットのデータを８ビットのメモリ素子１００で格納（Ｗｒｉｔｅ）しようとする場合、先ず、アドレスマッピング部２００を通して８ビットのメモリ素子１００のアドレス空間を３等分に分割して第１〜第３領域（Ａ〜Ｃ）と定義する（Ｓ１００）。
【００４８】
このとき、８ビットのメモリ素子１００のメモリアドレスを既設定されたメモリアドレスの順序により３等分して第１〜第３領域（Ａ〜Ｃ）と定義することが好ましい（図４参照）。
【００４９】
その後、８ビットのメモリ素子１００のメモリアドレスと第１〜第３領域（Ａ〜Ｃ）にそれぞれ既設定されたメモリアドレスとが互いに一対一（１:１）対応するようにマッピングさせる（Ｓ２００）。その後、データ分割部３００を通して格納しようとする２４ビットのデータを８ビットずつ３等分して第１〜第３の８ビットのデータに分割する（Ｓ３００）。
【００５０】
このとき、２４ビットのデータは、順次に８ビット（ｂｉｔ）ずつ上位８ビットのデータ、中位８ビットのデータ及び下位８ビットのデータに３等分して第１〜第３の８ビットのデータに分割することが好ましい。
【００５１】
以後、データマッピング部４００を通してステップＳ３００で分割された第１〜第３の８ビットのデータとステップＳ１００で定義された第１〜第３領域（Ａ〜Ｃ）にそれぞれ既設定された特定メモリアドレスをマッピングさせる（Ｓ４００）。このとき、ステップＳ１００で定義された第１〜第３領域（Ａ〜Ｃ）の各特定メモリアドレスは、同一の順序に位置したメモリアドレスからなることが好ましい。
【００５２】
次に、制御部５００を通してステップＳ３００で分割された第１〜第３の８ビットのデータをステップＳ１００で定義された第１〜第３領域（Ａ〜Ｃ）の各特定メモリアドレスとマッピングされる８ビットのメモリ素子１００のメモリアドレスとで指定される記憶領域に格納する（Ｓ５００）。
【００５３】
即ち、格納しようとする２４ビットのデータの第１の８ビットのデータを第１領域（Ａ）に格納し、格納しようとする２４ビットのデータの第２の８ビットのデータを第２領域（Ｂ）に格納し、格納しようとする２４ビットのデータの第３の８ビットのデータを第３領域（Ｃ）に格納することとなる。
【００５４】
一方、前述したように、８ビットのメモリ素子１００に格納されたデータを読み取ろうと（Ｒｅａｄ）する場合、データ復元部６００を通してステップＳ１００で定義された第１〜第３領域（Ａ〜Ｃ）の特定メモリアドレスとマッピングされる８ビットのメモリ素子１００のメモリアドレスとで指定される記憶領域に格納された第１〜第３の８ビットのデータを組み合わせて元来の２４ビットのデータに復元した後、読み取り動作を行うことができる。
【００５５】
前述した本発明の一実施形態に係るメモリ素子を用いたデータアクセス装置は、太陽光インバータシステムに適用されることが好ましい。しかし、これに限定せず、制御モジュールを基準にメモリにデータをアクセスできる全ての電子制御装置及びシステムに適用することができる。
【００５６】
また、本発明の一実施形態においては、一つの８ビットのメモリ素子に２４ビットのデータを読み取るか、または書き込むことができるように具現した。しかし、これに限定せず、一つの小さい容量のメモリ素子（例えば、１６ビット、３２ビット、６４ビット等）に大きい容量のデータ（例えば、３２ビット、６４ビット、１２８ビット等）を読み取るか、または書き込むことができるように具現することもできる。
【００５７】
例えば、１６ビットのデータを２等分して一つの８ビットのメモリ素子に読み取るか、または書き込むことができるように具現でき、３２ビットのデータを４等分して一つの８ビットのメモリ素子に読み取るか、または書き込むことができるように具現できる。即ち、１６ビット以上のデータを一つの８ビットのメモリ素子に読み取るか、または書き込むことができるように具現できる。一方、１６ビット以上のメモリ素子も同様に大きい容量のデータ（例えば、３２ビット、６４ビット、１２８ビット等）を読み取るか、または書き込むことができるように具現できる。これに関する具体的な具現方法は、前述した本発明の一実施形態と同様に行うことが可能である。
【００５８】
一方、本発明の一実施形態に係るメモリ素子を用いたデータアクセス方法はまた、コンピュータで読み取り可能な記録媒体にコンピュータが読み取り可能なコードとして具現され得る。コンピュータが読み取り可能な記録媒体は、コンピュータシステムにより読み取られ得るデータが格納される全ての種類の記録装置を含む。
【００５９】
例えば、コンピュータが読み取り可能な記録媒体としては、ロム（ＲＯＭ）、ラム（ＲＡＭ）、シーディーロム（ＣＤ−ＲＯＭ）、磁気テープ、ハードディスク、フロッピーディスク、移動式格納装置、不揮発性メモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、光データ格納装置等がある。
【００６０】
また、コンピュータで読み取り可能な記録媒体は、コンピュータ通信網で接続されたコンピュータシステムに分散され、分散方式で読み取り可能なコードとして格納され、実行され得る。
【００６１】
以上において説明したような本発明のメモリ素子を用いたデータアクセス装置によると、一つの８ビットのメモリ素子を用いて１６ビット以上のデータを容易に読み取り／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作するようにすることができる。これにより、安価な小さい容量のメモリ素子に大きい容量のデータを効率よくアクセスすることができ、コストを効果的に節減することができる利点がある。
【００６２】
前述した本発明に係るメモリ素子を用いたデータアクセス装置に対する好ましい実施形態について説明した。しかし、本発明は、これに限定されるものではなく、特許請求の範囲と発明の詳細な説明及び添付の図面の範囲内で種々に変形して実施することが可能であり、これもまた本発明に属する。
【産業上の利用可能性】
【００６３】
本発明は、メモリ素子を用いたデータアクセス装置に利用することができる。
【符号の説明】
【００６４】
１００      メモリ素子
２００      アドレスマッピング部
３００      データ分割部
４００      データマッピング部
５００      制御部
【図１】
2017021802.tif 000003
【図２】
2017021802.tif 000004
【図３】
2017021802.tif 000005
【図４】
2017021802.tif 000006
【図５】
2017021802.tif 000007