(57)【要約】【課題】通信フレームのアドレス判別及び有意なデータ範囲の判別を簡単なハードウェアで実現する。【解決手段】シリアル通信装置１は、通信フレームを下位ビット側に１ビットずつシフトする１６ビットのシフトレジスタ１１と、シフトレジスタ１１の上位８ビットとフラグパターンを比較する比較器１２と、シフトレジスタ１１の下位８ビットとフラグパターンを比較する比較器１３と、シフトレジスタ１１の上位８ビットと自局アドレスを比較するアドレス比較器１４と、比較器１３及び１４の出力の論理積を演算するＡＮＤ回路１６と、比較器１３の出力の反転と比較器１２の出力の論理積を演算するＡＮＤ回路１７と、ハイレベルをＤ端子に入力し、ＡＮＤ回路１６の出力をクロック端子に入力し、ＡＮＤ回路１７の出力をクリア端子に入力するフリップフロップ１８と、Ｑ端子信号とシフトレジスタ１１の上位から８番目のビットの論理積を演算する回路１９とを備える。【選択図】図１
2017055180.tif 000002
【特許請求の範囲】
【請求項１】
フラグを含む通信フレームを最上位ビットから入力し、下位ビット側に１ビットずつシフトする１６ビットのシフトレジスタと、
前記シフトレジスタの上位８ビットと前記フラグのパターンを比較し、一致する場合に真、一致しない場合に偽を出力する上位フラグパターン比較器と、
前記シフトレジスタの下位８ビットと前記フラグのパターンを比較し、一致する場合に真、一致しない場合に偽を出力する下位フラグパターン比較器と、
前記シフトレジスタの上位８ビットと自局アドレスを比較し、一致する場合に真、一致しない場合に偽を出力するアドレス比較器と、
前記下位フラグパターン比較器の出力と前記アドレス比較器の出力の論理積を演算する通信フレーム開始検出回路と、
前記下位フラグパターン比較器の出力の反転と前記上位フラグパターン比較器の出力の論理積を演算する通信フレーム終了検出回路と、
ハイレベルをデータ入力端子に入力し、前記通信フレーム開始検出回路の出力をクロック端子に入力し、前記通信フレーム終了検出回路の出力をクリア端子に入力するフリップフロップ回路と、
前記フリップフロップ回路の出力と前記シフトレジスタの上位から８番目のビットの論理積を演算する有意データ検出回路と、
を備えるシリアル通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有意な通信データを判別するシリアル通信装置に関する。
【背景技術】
【０００２】
シリアル通信の通信フレームを受信する場合、どこからどこまでが有意な通信データであるかを判別する仕組みが必要となる。ＨＤＬＣ（High-Level Data Link Control）手順では、８ビット長の固定されたパターンのビット列（以下、フラグと記す）が通信フレームの先頭及び末尾に付加され、これを利用して通信フレームの開始と終了を判別することができる。
【０００３】
図３はＨＤＬＣ手順の通信フレーム構造を示す図である。図３では通信フレームの先頭と末尾にフラグを１オクテットずつ付加しているが、フラグを数オクテット付加してもよい。また、アドレス（局番）、制御部、情報部、フレーム検査シーケンスにはフラグと同一のパターンが含まれないようにするために、０挿入が行われる。例えば、フラグが“01111110”である場合、送信側のフラグ以外のデータで１が５回連続したときには直後に強制的に０を挿入し、受信側ではこの０を取り除いて元のデータに戻すという処理が行われる（例えば、特許文献１参照）。
【０００４】
複数の通信局が全局にわたって金属媒体によって電気的に接続された通信形態においては、一つの局が送信した通信フレームを残りの全局が同時に受信することになる。ＨＤＬＣ手順では、各通信局が８ビットの個別の自局アドレスを有する。通信局は通信フレームを受信すると、先頭のフラグに続くアドレスと自局アドレスが一致するか否かを判定し、一致した場合は通信フレームが自局宛てのものであると判別して取得し、一致しない場合は通信フレームを破棄する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２７４６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＨＤＬＣ手順に従って通信を行う装置では、通信フレームが自局宛てであるか否かの判別、及び通信フレームからフラグを除いた有意なデータ範囲の判別を行う必要がある。そのため、これらの判別を簡単なハードウェアで安価に実現することが望まれていた。
【０００７】
かかる事情に鑑みてなされた本発明の目的は、通信フレームが自局宛てであるか否かの判別、及び通信フレームからフラグを除いた有意なデータ範囲の判別を簡単なハードウェアで安価に実現することが可能なシリアル通信装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係るシリアル通信装置は、フラグを含む通信フレームを最上位ビットから入力し、下位ビット側に１ビットずつシフトする１６ビットのシフトレジスタと、前記シフトレジスタの上位８ビットと前記フラグのパターンを比較し、一致する場合に真、一致しない場合に偽を出力する上位フラグパターン比較器と、前記シフトレジスタの下位８ビットと前記フラグのパターンを比較し、一致する場合に真、一致しない場合に偽を出力する下位フラグパターン比較器と、前記シフトレジスタの上位８ビットと自局アドレスを比較し、一致する場合に真、一致しない場合に偽を出力するアドレス比較器と、前記下位フラグパターン比較器の出力と前記アドレス比較器の出力の論理積を演算する通信フレーム開始検出回路と、前記下位フラグパターン比較器の出力の反転と前記上位フラグパターン比較器の出力の論理積を演算する通信フレーム終了検出回路と、ハイレベルをデータ入力端子に入力し、前記通信フレーム開始検出回路の出力をクロック端子に入力し、前記通信フレーム終了検出回路の出力をクリア端子に入力するフリップフロップ回路と、前記フリップフロップ回路の出力と前記シフトレジスタの上位から８番目のビットの論理積を演算する有意データ検出回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、通信フレームからフラグを除いた有意なデータ範囲の判別、及び通信フレームが自局宛てであるか否かの判別を簡単なハードウェアで安価に実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係るシリアル通信装置の構成例を示すブロック図である。
【図２】本発明の一実施形態に係るシリアル通信装置の動作を示すシーケンス図である。
【図３】ＨＤＬＣ手順の通信フレーム構造を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態について、図面を参照して詳細に説明する。
【００１２】
図１は、本発明に係るシリアル通信装置の構成例を示すブロック図である。図１に示すように、シリアル通信装置１は、シフトレジスタ１１と、上位フラグパターン比較器１２と、下位フラグパターン比較器１３と、アドレス比較器１４と、アドレス記憶部１５と、通信フレーム開始検出回路１６と、通信フレーム終了検出回路１７と、フリップフロップ回路１８と、有意データ検出回路１９とを備える。
【００１３】
シリアル通信装置１は、ＨＤＬＣ手順に従う通信フレームを受信し、自局宛の通信フレームである場合、フラグを除いた有意な通信データを抽出して出力する。
【００１４】
シフトレジスタ１１は、フラグを含む通信フレームを最上位ビットから入力し、下位ビット側に１ビットずつシフトする１６ビットのシフトレジスタである。
【００１５】
上位フラグパターン比較器１２は、シフトレジスタ１１の上位８ビットと既知のフラグパターンを比較し、一致する場合には真（ハイレベル）を出力し、一致しない場合には偽（ローレベル）を出力する。
【００１６】
下位フラグパターン比較器１３は、シフトレジスタ１１の下位８ビットと既知のフラグパターンを比較し、一致する場合には真（ハイレベル）を出力し、一致しない場合には偽（ローレベル）を出力する。
【００１７】
アドレス記憶部１５は、シリアル通信装置１のアドレス（自局アドレス）が設定されたレジスタである。
【００１８】
アドレス比較器１４は、シフトレジスタ１１の上位８ビットとアドレス記憶部１５に設定されたアドレスを比較し、一致する場合には真（ハイレベル）を出力し、一致しない場合には偽（ローレベル）を出力する。アドレス比較器１４の出力が偽の場合、受信した通信フレームは破棄され、シリアル通信装置１からデータは出力されない。
【００１９】
通信フレーム開始検出回路１６は、下位フラグパターン比較器１３の出力とアドレス比較器１４の出力の論理積を演算するＡＮＤ回路である。
【００２０】
通信フレーム終了検出回路１７は、下位フラグパターン比較器１３の出力の反転と上位フラグパターン比較器２の出力の論理積を演算するＡＮＤ回路である。
【００２１】
フリップフロップ回路１８は、Ｄフリップフロップであり、通信フレーム開始検出回路１６の出力をクロック（ＣＫ）端子に入力し、通信フレーム終了検出回路１７の出力をクリア（ＣＬＲ）端子に入力し、真（ハイレベル）をデータ入力（Ｄ）端子に入力する。
【００２２】
有意データ検出回路１９は、フリップフロップ回路１８の出力であるデータ出力（Ｑ）端子信号ｄとシフトレジスタ１１の上位から８番目のビットａの論理積を演算するＡＮＤ回路である。
【００２３】
図２は、シリアル通信装置１の動作を示すシーケンス図である。図２では簡単のため、通信フレームの先頭と末尾のフラグを１オクテットずつとし、フラグを除くデータを４オクテットとし、受信した通信フレームからフラグを除く４オクテットのデータを有意なデータとして抽出する動作を示す。
【００２４】
図２に示す上から３つのデータは、それぞれシフトレジスタ１１の上位から１番目のビット（最上位ビット）、上位から８番目のビット、上位から９番目のビットの値を示している。
【００２５】
図２に示す上から４つ目のデータは、通信フレーム開始検出回路１６の出力である通信フレーム開始検出信号ｂを示している。通信フレーム開始検出信号ｂは、下位フラグパターン比較器１３の出力が真であり、かつアドレス比較器１４の出力が真である場合に真となり、それ以外の場合は偽となる。
【００２６】
通信フレーム開始検出信号ｂが真となったとき、シフトレジスタ１１の下位８ビットは通信フレームの先頭に付せられたフラグ群の最後のフラグ８ビットであり、上位８ビットは通信フレームに含まれるアドレスであって自局アドレスに一致する。そのため、通信フレーム開始検出信号ｂが真となったときに、上位から８番目のビットａにおいて、有意なデータの開始であると判断することができる。
【００２７】
図２に示す上から５つ目のデータは、通信フレーム終了検出回路１７の出力である通信フレーム終了検出信号ｃを示している。通信フレーム終了検出信号ｃは、下位フラグパターン比較器１３の出力が偽であり、かつ上位フラグパターン比較器１２の出力が真である場合に真となり、それ以外の場合は偽となる。
【００２８】
通信フレームの開始検出後に通信フレーム終了検出信号ｃが真となったとき、シフトレジスタ１１の上位８ビットは通信フレームの末尾に付せられたフラグ群の最初のフラグであり、下位８ビットは通信データの最後のオクテットである。よって、通信フレーム終了検出信号ｃが真となったときに、上位から８番目のビットａにおいて、有意なデータの終了であると判断することができる。
【００２９】
図２に示す上から６つ目のデータは、フリップフロップ回路１８の出力であるＱ端子信号ｄを示している。通信フレーム開始検出信号ｂが真であるとき、通信フレーム終了検出信号ｃは偽であり、フリップフロップ回路１８のＤ端子信号は真になっているので、フリップフロップ回路１８のＱ端子信号ｄは偽から真に遷移する。通信フレーム終了検出信号ｃが真となると、フリップフロップ回路１８のクリア端子信号が真となるため、Ｑ端子信号ｄはクリアされて真から偽に遷移する。
【００３０】
図２に示す上から７つ目のデータは、有意データ検出回路１９から出力される有意なデータを示している。通信フレーム開始検出信号ｂが真となると、図２に示すように、シフトレジスタ１１の上位から８番目のビットａはアドレスの最初のビットとなる。一方、通信フレーム終了検出信号ｃが真になると、Ｑ端子信号ｄは偽となる。このとき、図２に示すように、シフトレジスタ１１の上位から８番目のビットａは末尾のフラグの最初のビットとなる。
【００３１】
図２に示すように、有意データ検出回路１９の出力は、Ｑ端子信号ｄが真である間のビットａの値となる。そのため、有意データ検出回路１９は、自局宛ての通信フレームの先頭のフラグ群及び末尾のフラグ群を除いた有意なデータを出力することができる。なお、実際にはＱ端子信号ｄの動作には論理回路やフリップフロップ回路１８による遅延が生じるが、ここでは理想的な状態について述べている。
【００３２】
上述したように、本発明に係るシリアル通信装置１は、上位フラグパターン比較器１２によりシフトレジスタ１１の上位８ビットとフラグのパターンを比較し、下位フラグパターン比較器１３によりシフトレジスタ１１の下位８ビットとフラグのパターンを比較し、アドレス比較器１４によりシフトレジスタ１１の上位８ビットと自局アドレスを比較する。そして、通信フレーム開始検出回路１６により下位フラグパターン比較器１３の出力とアドレス比較器１４の出力の論理積を演算し、通信フレーム終了検出回路１７により下位フラグパターン比較器１３の出力の反転と上位フラグパターン比較器１２の出力の論理積を演算する。次に、フリップフロップ回路１８により、ハイレベルをＤ端子に入力し、通信フレーム開始検出回路１６の出力をクロック端子に入力し、通信フレーム終了検出回路１７の出力をクリア端子に入力し、有意データ検出回路１９によりフリップフロップ回路１８のＱ端子信号ｄとシフトレジスタ１１の上位から８番目のビットａの論理積を演算する。これにより、通信フレームのアドレス判別及び有意なデータ範囲の判別を、簡単なハードウェアで実現することができる。
【００３３】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、アドレス記憶部１５をシリアル通信装置１の外部に備えてもよいし、アドレス比較器１４がシリアル通信装置１のアドレスを記憶する構成としてもよい。また、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【産業上の利用可能性】
【００３４】
本発明に係るシリアル通信装置１は、簡単かつ安価に精度の高いシリアル通信が可能となるため、シリアル通信を行う任意の用途に有用である。
【符号の説明】
【００３５】
１      シリアル通信装置
１１    シフトレジスタ
１２    上位フラグパターン比較器
１３    下位フラグパターン比較器
１４    アドレス比較器
１５    アドレス記憶部
１６    通信フレーム開始検出回路
１７    通信フレーム終了検出回路
１８    フリップフロップ回路
１９    有意データ検出回路
【図１】
2017055180.tif 000003
【図２】
2017055180.tif 000004
【図３】
2017055180.tif 000005