(57)【要約】【課題】  リードフレームを省略することにより小型化を図り、かつ磁束変化に対するホール素子の感度低下を回避することが可能な半導体装置およびその製造方法を提供すること。【解決手段】  厚さ方向Ｚにおいて互いに反対側を向く主面１１および搭載面１２を有する絶縁膜１と、搭載面１２に形成された薄膜部２１と、薄膜部２１から絶縁膜１の厚さ方向Ｚに沿って起立して形成された柱状部２２と、を有する端子２と、薄膜部２１に搭載された半導体素子３１と、半導体素子３１を覆う封止樹脂４と、を備え、柱状部２２は、薄膜部２１に接する部分を有し、かつ半導体素子３１から離間して形成された第１柱状部２２１と、第１柱状部２２１に搭載され、かつ封止樹脂４から露出する部分を有する第２柱状部２２２と、を含む。【選択図】  図３
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および搭載面を有する絶縁膜と、
前記搭載面に形成された薄膜部と、前記薄膜部から前記絶縁膜の厚さ方向に沿って起立して形成された柱状部と、を有する端子と、
前記薄膜部に搭載された半導体素子と、
前記半導体素子を覆う封止樹脂と、を備え、
前記柱状部は、前記薄膜部に接する部分を有し、かつ前記半導体素子から離間して形成された第１柱状部と、前記第１柱状部に搭載され、かつ前記封止樹脂から露出する部分を有する第２柱状部と、を含むことを特徴とする、半導体装置。
【請求項２】
前記端子は複数からなり、複数の前記第１柱状部が、前記半導体素子の周囲を取り囲んで形成されている、請求項１に記載の半導体装置。
【請求項３】
前記封止樹脂は、前記第１柱状部の側面を覆う第１封止樹脂と、前記第２柱状部の側面を覆う第２封止樹脂と、を含み、前記第２封止樹脂のガラス転移点は、前記第１封止樹脂のガラス転移点よりも低い、請求項１または２に記載の半導体装置。
【請求項４】
前記第１封止樹脂および前記第２封止樹脂は、ともにエポキシ樹脂を主剤とした合成樹脂である、請求項３に記載の半導体装置。
【請求項５】
前記柱状部は、前記第１柱状部および前記第２柱状部の双方に接する中間層を含む、請求項３または４に記載の半導体装置。
【請求項６】
前記中間層は、互いに積層されたＴｉ層およびＣｕ層から構成される、請求項５に記載の半導体装置。
【請求項７】
前記薄膜部は、前記絶縁膜に接する下地層と、前記下地層に接するめっき層と、を有する、請求項５または６に記載の半導体装置。
【請求項８】
前記下地層は、互いに積層されたＴｉ層およびＣｕ層から構成され、前記めっき層は、Ｃｕからなる、請求項７に記載の半導体装置。
【請求項９】
前記第１柱状部および前記第２柱状部は、ともにＣｕからなる、請求項７または８に記載の半導体装置。
【請求項１０】
前記半導体素子は、ホール素子である、請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記絶縁膜は、ポリイミドからなる、請求項１ないし１０のいずれかに記載の半導体装置。
【請求項１２】
前記薄膜部は、前記半導体素子を搭載する一般部と、前記半導体素子を搭載せず、かつ電気絶縁された標印部と、を含む、請求項１１に記載の半導体装置。
【請求項１３】
前記端子は、前記封止樹脂から露出している前記第２柱状部に接するパッド部を有する、請求項１ないし１２のいずれかに記載の半導体装置。
【請求項１４】
前記パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される、請求項１３に記載の半導体装置。
【請求項１５】
前記半導体素子と前記薄膜部との間に介在する接合層を備える、請求項１ないし１４のいずれかに記載の半導体装置。
【請求項１６】
前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される、請求項１５に記載の半導体装置。
【請求項１７】
Ｓｉからなる基材に保護膜を形成する工程と、
前記保護膜を覆う絶縁膜を形成する工程と、
前記絶縁膜に接する薄膜導電体を形成する工程と、
前記薄膜導電体に接する第１柱状導電体を形成する工程と、
前記薄膜導電体に半導体素子を搭載する工程と、
前記第１柱状導電体の側面および前記半導体素子を覆う第１封止樹脂を形成する工程と、
前記第１柱状導電体に導通する第２柱状導電体を形成する工程と、
前記第２柱状導電体の側面を覆う第２封止樹脂を形成する工程と、を備えることを特徴とする、半導体装置の製造方法。
【請求項１８】
前記薄膜導電体を形成する工程では、スパッタリング法により前記絶縁膜に接する下地層を形成する工程と、前記下地層に対してフォトリソグラフィによりマスクを形成する工程と、電解めっきにより前記下地層に接するめっき層を形成する工程と、を含む請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１封止樹脂を形成する工程と前記第２柱状導電体を形成する工程との間に、前記第１柱状導電体および前記第２柱状導電体の双方に接する中間導電層を形成する工程を備える、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記中間導電層を形成する工程では、スパッタリング法により前記中間導電層が形成される、請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第１柱状導電体を形成する工程および前記第２柱状導電体を形成する工程では、電解めっきにより前記第１柱状導電体および前記第２柱状導電体が形成される、請求項１９または２０に記載の半導体装置の製造方法。
【請求項２２】
前記保護膜を形成する工程において形成される前記保護膜は、Ｃ4Ｆ8からなる、請求項１７ないし２１のいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記保護膜を形成する工程と前記絶縁膜を形成する工程との間に、前記保護膜および前記絶縁膜の双方に接する剥離層を形成する工程を備え、前記剥離層はＴｉからなる、請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記剥離層を形成する工程では、スパッタリング法により前記剥離層が形成される、請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記第２封止樹脂を形成する工程の後に、前記絶縁膜から前記基材を剥離する工程を備える、請求項１７ないし２４のいずれかに記載の半導体装置の製造方法。
【請求項２６】
前記絶縁膜から前記基材を剥離する工程の後に、前記第２柱状導電体に接する導電パッドを形成する工程を備える、請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記導電パッドを形成する工程では、無電解めっきにより前記導電パッドが形成される、請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記半導体素子を搭載する工程の前に、前記薄膜導電体に前記半導体素子を搭載するための接合層を形成する工程を備える、請求項１７ないし２７のいずれかに記載の半導体装置の製造方法。
【請求項２９】
前記接合層を形成する工程では、電解めっきにより前記接合層が形成される、請求項２８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子を搭載した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ホール素子を搭載した半導体装置は、磁気センサとして様々な機器に適用されている。従来、磁束変化に対するホール素子の出力電圧の増加、すなわち感度向上は、重要な課題とされている。
【０００３】
ここで、特許文献１に、リードフレームにホール素子を搭載した樹脂パッケージからなる半導体装置が開示されている。当該半導体装置においては、ホール素子の搭載位置が、リードフレームに対して従来技術での搭載位置となる面とは反対側の面、すなわちリードフレームにおいて当該半導体装置の外部に配置された磁石側の面に設定されている。したがって、当該半導体装置は、リードフレームを介さずにホール素子が磁束変化を検出する構造であるため、パッケージ厚を変えなくとも磁束変化に対するホール素子の感度が従来技術よりも向上する。
【０００４】
ただし、特許文献１に開示されている半導体装置は、リードフレームを使用しているため、平面視において封止樹脂から端子部が外側に延出する構造となっている。よって、当該半導体装置の平面形状が大きくなる傾向となり、装置の大型化が懸念される。また、当該半導体装置に適用されているリードフレームは、従来技術に対してほとんど曲げ加工がされず、使用状態によっては当該半導体装置の外部に配置された磁石とホール素子との間の距離が長くなることがあり、磁束変化に対するホール素子の感度低下が懸念される。この場合において、ホール素子の感度低下を回避するためには、特許文献１に開示されているように磁気集束チップをホール素子に搭載する必要があり、当該半導体装置の製造にあたっての部品点数が増加するという課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３６８３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情に鑑み、リードフレームを省略することにより小型化を図り、かつ磁束変化に対するホール素子の感度低下を回避することが可能な半導体装置およびその製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００７】
本発明の第１の側面によって提供される半導体装置は、厚さ方向において互いに反対側を向く主面および搭載面を有する絶縁膜と、前記搭載面に形成された薄膜部と、前記薄膜部から前記絶縁膜の厚さ方向に沿って起立して形成された柱状部と、を有する端子と、前記薄膜部に搭載された半導体素子と、前記半導体素子を覆う封止樹脂と、を備え、前記柱状部は、前記薄膜部に接する部分を有し、かつ前記半導体素子から離間して形成された第１柱状部と、前記第１柱状部に搭載され、かつ前記封止樹脂から露出する部分を有する第２柱状部と、を含むことを特徴としている。
【０００８】
本発明の実施の形態において好ましくは、前記端子は複数からなり、複数の前記第１柱状部が、前記半導体素子の周囲を取り囲んで形成されている。
【０００９】
本発明の実施の形態において好ましくは、前記封止樹脂は、前記第１柱状部の側面を覆う第１封止樹脂と、前記第２柱状部の側面を覆う第２封止樹脂と、を含み、前記第２封止樹脂のガラス転移点は、前記第１封止樹脂のガラス転移点よりも低い。
【００１０】
本発明の実施の形態において好ましくは、前記第１封止樹脂および前記第２封止樹脂は、ともにエポキシ樹脂を主剤とした合成樹脂である。
【００１１】
本発明の実施の形態において好ましくは、前記柱状部は、前記第１柱状部および前記第２柱状部の双方に接する中間層を含む。
【００１２】
本発明の実施の形態において好ましくは、前記中間層は、互いに積層されたＴｉ層およびＣｕ層から構成される。
【００１３】
本発明の実施の形態において好ましくは、前記薄膜部は、前記絶縁膜に接する下地層と、前記下地層に接するめっき層と、を有する。
【００１４】
本発明の実施の形態において好ましくは、前記下地層は、互いに積層されたＴｉ層およびＣｕ層から構成され、前記めっき層は、Ｃｕからなる。
【００１５】
本発明の実施の形態において好ましくは、前記第１柱状部および前記第２柱状部は、ともにＣｕからなる。
【００１６】
本発明の実施の形態において好ましくは、前記半導体素子は、ホール素子である。
【００１７】
本発明の実施の形態において好ましくは、前記絶縁膜は、ポリイミドからなる。
【００１８】
本発明の実施の形態において好ましくは、前記薄膜部は、前記半導体素子を搭載する一般部と、前記半導体素子を搭載せず、かつ電気絶縁された標印部と、を含む。
【００１９】
本発明の実施の形態において好ましくは、前記端子は、前記封止樹脂から露出している前記第２柱状部に接するパッド部を有する。
【００２０】
本発明の実施の形態において好ましくは、前記パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。
【００２１】
本発明の実施の形態において好ましくは、前記半導体素子と前記薄膜部との間に介在する接合層を備える。
【００２２】
本発明の実施の形態において好ましくは、前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。
【００２３】
本発明の第２の側面によって提供される半導体装置の製造方法は、Ｓｉからなる基材に保護膜を形成する工程と、前記保護膜を覆う絶縁膜を形成する工程と、前記絶縁膜に接する薄膜導電体を形成する工程と、前記薄膜導電体に接する第１柱状導電体を形成する工程と、前記薄膜導電体に半導体素子を搭載する工程と、前記第１柱状導電体の側面および前記半導体素子を覆う第１封止樹脂を形成する工程と、前記第１柱状導電体に導通する第２柱状導電体を形成する工程と、前記第２柱状導電体の側面を覆う第２封止樹脂を形成する工程と、を備えることを特徴としている。
【００２４】
本発明の実施の形態において好ましくは、前記薄膜導電体を形成する工程では、スパッタリング法により前記絶縁膜に接する下地層を形成する工程と、前記下地層に対してフォトリソグラフィによりマスクを形成する工程と、電解めっきにより前記下地層に接するめっき層を形成する工程と、を含む。
【００２５】
本発明の実施の形態において好ましくは、前記第１封止樹脂を形成する工程と前記第２柱状導電体を形成する工程との間に、前記第１柱状導電体および前記第２柱状導電体の双方に接する中間導電層を形成する工程を備える。
【００２６】
本発明の実施の形態において好ましくは、前記中間導電層を形成する工程では、スパッタリング法により前記中間導電層が形成される。
【００２７】
本発明の実施の形態において好ましくは、前記第１柱状導電体を形成する工程および前記第２柱状導電体を形成する工程では、電解めっきにより前記第１柱状導電体および前記第２柱状導電体が形成される。
【００２８】
本発明の実施の形態において好ましくは、前記保護膜を形成する工程において形成される前記保護膜は、Ｃ4Ｆ8からなる。
【００２９】
本発明の実施の形態において好ましくは、前記保護膜を形成する工程と前記絶縁膜を形成する工程との間に、前記保護膜および前記絶縁膜の双方に接する剥離層を形成する工程を備え、前記剥離層はＴｉからなる。
【００３０】
本発明の実施の形態において好ましくは、前記剥離層を形成する工程では、スパッタリング法により前記剥離層が形成される。
【００３１】
本発明の実施の形態において好ましくは、前記第２封止樹脂を形成する工程の後に、前記絶縁膜から前記基材を剥離する工程を備える。
【００３２】
本発明の実施の形態において好ましくは、前記絶縁膜から前記基材を剥離する工程の後に、前記第２柱状導電体に接する導電パッドを形成する工程を備える。
【００３３】
本発明の実施の形態において好ましくは、前記導電パッドを形成する工程では、無電解めっきにより前記導電パッドが形成される。
【００３４】
本発明の実施の形態において好ましくは、前記半導体素子を搭載する工程の前に、前記薄膜導電体に前記半導体素子を搭載するための接合層を形成する工程を備える。
【００３５】
本発明の実施の形態において好ましくは、前記接合層を形成する工程では、電解めっきにより前記接合層が形成される。
【発明の効果】
【００３６】
本発明にかかる半導体装置は、主面および搭載面を有する絶縁膜と、搭載面に形成された薄膜部および薄膜部から起立して形成された柱状部を有する端子と、薄膜部に搭載された半導体素子（ホール素子）と、半導体素子を覆う封止樹脂とを備える。また、柱状部は、薄膜部に接する部分を有し、かつ半導体素子から離間して形成された第１柱状部と、第１柱状部に搭載され、かつ封止樹脂から露出する部分を有する第２柱状部とを含む。第１柱状部および第２柱状部は、それぞれ個々に電解めっきにより形成されるため、第２柱状部の高さを調整することにより、柱状部の高さを自在に設定することができる。よって、柱状部の高さを自在に設定することにより当該半導体装置の外部に配置された磁石との距離を近づけることができるため、磁束変化に対するホール素子の感度低下を回避することが可能である。また、当該半導体装置において、従来技術のリードフレームに相当する部分は薄膜部および柱状部であり、薄膜部も柱状部と同様に電解めっきにより形成されるため、当該半導体装置においてリードフレームが省略される。したがって、当該半導体装置によれば、リードフレームを省略することにより小型化を図り、かつ磁束変化に対するホール素子の感度低下を回避することが可能となる。
【００３７】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００３８】
【図１】本発明にかかる半導体装置の平面図である。
【図２】図１に示す半導体装置について、第２柱状部、パッド部および封止樹脂を省略した平面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図１のＩＶ−Ｖ線に沿う断面図である。
【図５】図３の部分拡大図である。
【図６】図１に示す半導体装置の製造方法を説明する断面図である。
【図７】図１に示す半導体装置の製造方法を説明する断面図である。
【図８】図１に示す半導体装置の製造方法を説明する断面図である。
【図９】図１に示す半導体装置の製造方法を説明する断面図である。
【図１０】図１に示す半導体装置の製造方法を説明する断面図である。
【図１１】図１に示す半導体装置の製造方法を説明する断面図である。
【図１２】図１に示す半導体装置の製造方法を説明する断面図である。
【図１３】図１に示す半導体装置の製造方法を説明する断面図である。
【図１４】図１に示す半導体装置の製造方法を説明する断面図である。
【図１５】図１に示す半導体装置の製造方法を説明する断面図である。
【図１６】図１に示す半導体装置の製造方法を説明する断面図である。
【図１７】図１に示す半導体装置の製造方法を説明する断面図である。
【図１８】図１に示す半導体装置の製造方法を説明する断面図である。
【図１９】図１に示す半導体装置の製造方法を説明する断面図である。
【図２０】図１に示す半導体装置の製造方法を説明する断面図である。
【図２１】図１に示す半導体装置の製造方法を説明する断面図である。
【図２２】図１に示す半導体装置の製造方法を説明する断面図である。
【発明を実施するための形態】
【００３９】
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
【００４０】
図１〜図５に基づき、本発明の実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、絶縁膜１、端子２、半導体素子３１、接合層３２および封止樹脂４を備える。
【００４１】
図１および図２は、半導体装置Ａ１０の平面図である。図３は、図１のＩＩＩ−ＩＩＩ線（図中の一点鎖線）に沿う断面図である。図４は、図１のＩＶ−ＩＶ線に沿う断面図である。図５は、図３の部分拡大図である。なお、図２は、理解の便宜上、後述する端子２の第２柱状部２２２およびパッド部２３と、封止樹脂４とを省略している。
【００４２】
これらの図に示す半導体装置Ａ１０は、様々な機器の回路基板（以下、単に「回路基板」という。）に表面実装される形式のものであり、ホール素子である半導体素子３１を搭載した磁気センサである。ここで、説明の便宜上、平面図の左右方向を第１方向Ｘと、第１方向Ｘに対して直角である平面図の上下方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに絶縁膜１の厚さ方向Ｚ（以下、単に厚さ方向Ｚという。）に対して直角である。本実施形態にかかる半導体装置Ａ１０の形状は、厚さ方向Ｚ視である平面視（以下、単に「平面視」という。）において矩形状である。
【００４３】
絶縁膜１は、図２および図３に示すように、半導体素子３１を搭載し、かつ半導体装置Ａ１０の基礎となる部材である。絶縁膜１は、電気絶縁性を有する合成樹脂からなり、本実施形態においてはポリイミドからなる。絶縁膜１は、主面１１および搭載面１２を有する。主面１１は、図３に示す絶縁膜１の下面であり、搭載面１２は、図３に示す絶縁膜１の上面である。主面１１および搭載面１２は、ともに厚さ方向Ｚに対して直交し、かつ厚さ方向Ｚにおいて互いに反対側を向いている。また、主面１１および搭載面１２は、ともに平たんである。主面１１は、半導体装置Ａ１０が回路基板に実装された際、当該回路基板とは反対側を向く。また、搭載面１２には、半導体素子３１が搭載され、かつ端子２が形成されている。
【００４４】
端子２は、図１〜図５に示すように、導電性を有し、かつ半導体素子３１と回路基板との導電経路を構成する部材である。本実施形態にかかる端子２は複数からなる。端子２は、薄膜部２１、柱状部２２およびパッド部２３を有する。
【００４５】
図２〜図５に示すように、薄膜部２１は、搭載面１２に形成された部位である。薄膜部２１は、絶縁膜１に接する下地層２１ａと、下地層２１ａに接するめっき層２１ｂとを有する。本実施形態においては、下地層２１ａは、互いに積層されたＴｉ層およびＣｕ層から構成され、めっき層２１ｂはＣｕからなる。下地層２１ａのＴｉ層が絶縁膜１に接し、下地層２１ａのＣｕ層は、下地層２１ａのＴｉ層およびめっき層２１ｂの双方に接している。また、本実施形態にかかる薄膜部２１は、半導体素子３１を搭載する一般部２１１と、半導体素子３１を搭載せず、かつ半導体装置Ａ１０の標印内容が示された標印部２１２とを含む。一般部２１１によって、柱状部２２と半導体素子３１とが相互に導通している。標印部２１２は、一般部２１１と電気絶縁がされ、かつ半導体素子３１および半導体装置Ａ１０が実装される回路基板と導通しない。なお、半導体装置Ａ１０において、標印部２１２は省略されていてもよい。
【００４６】
図１〜図４に示すように、柱状部２２は、薄膜部２１から厚さ方向Ｚに沿って起立して形成され、かつ薄膜部２１とパッド部２３との間に介在する部位である。柱状部２２は、第１柱状部２２１、第２柱状部２２２および中間層２２３を含む。本実施形態においては、第１柱状部２２１および第２柱状部２２２の形状は直方体状であり、かつＣｕからなる。なお、本実施形態においては、第２柱状部２２２の大きさは第１柱状部２２１の大きさよりも大であるが、双方の大きさは同一であってもよい。
【００４７】
図２〜図４に示すように、第１柱状部２２１は、薄膜部２１および中間層２２３との介在する部分である。第１柱状部２２１は、薄膜部２１に接する部分を有し、かつ半導体素子３１から離間して形成されている。先述のとおり、本実施形態にかかる端子２は複数からなるため、本実施形態においては、複数の第１柱状部２２１が、半導体素子３１の周囲を取り囲んで形成されている。第１柱状部２２１は、第１柱状部上面２２１ａ、第１柱状部下面２２１ｂおよび第１柱状部側面２２１ｃを有する。第１柱状部上面２２１ａは、図３および図４に示す第１柱状部２２１の上面である。第１柱状部上面２２１ａに中間層２２３が接している。第１柱状部下面２２１ｂは、図３および図４に示す第１柱状部２２１の下面である。第１柱状部下面２２１ｂに薄膜部２１が接している。厚さ方向Ｚにおいて、第１柱状部上面２２１ａおよび第１柱状部下面２２１ｂは、互いに反対側を向いている。第１柱状部側面２２１ｃは、第１柱状部上面２２１ａと第１柱状部下面２２１ｂのとの間に挟まれ、かつ厚さ方向Ｚに沿った面である。第１柱状部側面２２１ｃは、後述する封止樹脂４の第１封止樹脂４１（以下、単に「第１封止樹脂４１」という。）に覆われている。
【００４８】
図１、図３および図４に示すように、第２柱状部２２２は、中間層２２３中およびパッド部２３との介在する部分である。第２柱状部２２２は、中間層２２３を介して第１柱状部２２１に搭載され、かつ封止樹脂４から露出する部分を有する。第２柱状部２２２は、第２柱状部上面２２２ａ、第２柱状部下面２２２ｂおよび第２柱状部側面２２２ｃを有する。第２柱状部上面２２２ａは、図３および図４に示す第２柱状部２２２の上面である。第２柱状部上面２２２ａが後述する封止樹脂４の第２封止樹脂４２（以下、単に「第２封止樹脂４２」という。）から露出し、かつ第２柱状部上面２２２ａにパッド部２３が接している。第２柱状部下面２２２ｂは、図３および図４に示す第２柱状部２２２の下面である。第２柱状部下面２２２ｂに中間層２２３が接している。第１柱状部２２１と同様に、第２柱状部上面２２２ａおよび第２柱状部下面２２２ｂは、互いに反対側を向いている。第２柱状部側面２２２ｃは、第２柱状部上面２２２ａと第２柱状部下面２２２ｂとの間に挟まれ、かつ厚さ方向Ｚに沿った面である。第１柱状部側面２２１ｃは、第２封止樹脂４２に覆われている。
【００４９】
図２〜図４に示すように、中間層２２３は、第１柱状部２２１および第２柱状部２２２の双方に接する部分である。本実施形態にかかる中間層２２３は、下地層２１ａと同様に、互いに積層されたＴｉ層およびＣｕ層から構成される。中間層２２３のＴｉ層が第１柱状部上面２２１ａに接し、中間層２２３のＣｕ層が第２柱状部下面２２２ｂに接している。また、本実施形態においては、中間層２２３は、第１封止樹脂４１の一部を覆っている。
【００５０】
図１、図３および図４に示すように、パッド部２３は、封止樹脂４の第２封止樹脂４２から露出している第２柱状部２２２の第２柱状部上面２２２ａに接する部位である。パッド部２３の形状は、平面視において略矩形状である。本実施形態にかかるパッド部２３は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。積層の順は、第２柱状部２２２に近い方から、Ｎｉ層、Ｐｄ層、Ａｕ層の順である。
【００５１】
なお、図１〜図５に示す端子２の導電経路は一例であり、実際の半導体装置Ａ１０における端子２の導電経路は、これに限定されない。
【００５２】
半導体素子３１は、図２および図３に示すように、薄膜部２１に搭載された半導体装置Ａ１０の本体部である。本実施形態にかかる半導体素子３１はホール素子であることにより、半導体装置Ａ１０は磁気センサである。また、本実施形態においては、当該ホール素子はＧａＡｓ型ホール素子である。ＧａＡｓ型ホール素子は、磁束の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。図３に示す半導体素子３１の下面に、半導体装置Ａ１０の外部における磁束変化を検出する感磁面（図示略）が形成されている。また、図５に示す半導体素子３１の下面に平面視矩形状（図示略）の電極バンプ３１１が形成されている。電極バンプ３１１は、たとえばＡｌからなる。電極バンプ３１１に接合層３２が接している。
【００５３】
接合層３２は、図２、図３および図５に示すように、半導体素子３１の電極バンプ３１１と薄膜部２１との間に介在する、導電性を有する部材である。接合層３２によって半導体素子３１は薄膜部２１に固着によって搭載され、かつ半導体素子３１と端子２との導通が確保される。本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる。当該合金層として具体的には、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。
【００５４】
封止樹脂４は、図３および図４に示すように、絶縁膜１に形成され、かつ半導体素子３１を覆う部材である。封止樹脂４は、第１封止樹脂４１および第２封止樹脂４２を含む。第１封止樹脂４１は、第１柱状部２２１の側面である第１柱状部側面２２１ｃを覆い、第２封止樹脂４２は、第２柱状部２２２の側面である第２柱状部側面２２２ｃを覆っている。本実施形態においては、第１封止樹脂４１のガラス遷移点は、第２封止樹脂４２のガラス遷移点よりも高い。また、本実施形態にかかる第１封止樹脂４１および第２封止樹脂４２は、ともにエポキシ樹脂を主剤とした合成樹脂である。
【００５５】
図３および図４に示すように、第１封止樹脂４１は、第１封止樹脂上面４１１および第１封止樹脂下面４１２を有する。第１封止樹脂上面４１１は、図３および図４に示す第１封止樹脂４１の上面である。第１封止樹脂上面４１１は、後述する第２封止樹脂４２の第２封止樹脂下面４２２に接し、かつ一部が中間層２２３に覆われている。第１封止樹脂下面４１２は、図３および図４に示す第１封止樹脂４１の下面である。第１封止樹脂下面４１２は、搭載面１２の一部と薄膜部２１に接している。
【００５６】
図３および図４に示すように、第２封止樹脂４２は、第２封止樹脂上面４２１および第２封止樹脂下面４２２を有する。第２封止樹脂上面４２１は、図３および図４に示す第２封止樹脂４２の上面である。第２封止樹脂上面４２１は、半導体装置Ａ１０が回路基板に実装された際、当該回路基板側を向く。第２封止樹脂下面４２２は、図３および図４に示す第２封止樹脂４２の下面である。第２封止樹脂下面４２２は、先述のとおり第１封止樹脂上面４１１に接している。
【００５７】
次に、図６〜図２２に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図６〜図２２は、半導体装置Ａ１０の製造方法を説明する断面図である。これらの断面図に示す断面は、図３に示す断面と同一である。また、これらの図において示される第１方向Ｘおよび厚さ方向Ｚの定義は、図３において示される方向の定義と同一である。
【００５８】
まず、図６に示すように、基材８１に保護膜８１１を形成する。本実施形態にかかる基材８１は、Ｓｉの単結晶材料からなる。また、本実施形態にかかる保護膜８１１は、Ｃ4Ｆ8からなる。保護膜８１１は、深掘りＲＩＥ（Reactive Ion Etching）の代表例であるボッシュプロセス（Bosch process）のうち、保護膜形成ステップを活用することによって形成される。この場合、Ｃ4Ｆ8ガスからプラズマによりラジカルを生成させることによって、基材８１に保護膜８１１を形成することができる。保護膜８１１は、基材８１の全面にわたって形成される。
【００５９】
次いで、図７に示すように、保護膜８１１および後述する絶縁膜８１３の双方に接する剥離層８１２を形成する。剥離層８１２の形成範囲は、保護膜８１１の形成範囲と同一である。本実施形態にかかる剥離層８１２は、Ｔｉからなる。また、剥離層８１２は、スパッタリング法により形成される。
【００６０】
次いで、図８に示すように、保護膜８１１を覆い、かつ剥離層８１２に接する絶縁膜８１３を形成する。絶縁膜８１３が、半導体装置Ａ１０の絶縁膜１に相当する。絶縁膜８１３の形成範囲は、保護膜８１１および剥離層８１２と同一である。本実施形態にかかる絶縁膜８１３は、ポリイミドからなる。絶縁膜８１３は、たとえば塗布により形成される。
【００６１】
次いで、図９〜図１１に示すように、絶縁膜８１３に接する薄膜導電体８２１を形成する。薄膜導電体８２１が、半導体装置Ａ１０の薄膜部２１に相当する。薄膜部２１を形成する工程では、絶縁膜８１３に接する下地層８２１ａを形成する工程と、下地層８２１ａに対してフォトリソグラフィによりマスクを形成する工程と、下地層８２１ａに接するめっき層８２１ｂを形成する工程とを含む。
【００６２】
まず、図９に示すように、絶縁膜８１３に接する下地層８２１ａを形成する。下地層８２１ａが、半導体装置Ａ１０の下地層２１ａに相当する。下地層８２１ａの形成範囲は、絶縁膜８１３と同一である。本実施形態にかかる下地層８２１ａは、スパッタリング法により形成される。また、本実施形態にかかる下地層８２１ａは、互いに積層されたＴｉ層およびＣｕ層から構成される。下地層８２１ａの形成にあたっては、絶縁膜８１３に接するＴｉ層を形成した後、Ｔｉ層に接するＣｕ層を形成する。
【００６３】
次いで、図１０に示すように、下地層８２１ａに対してフォトリソグラフィによりマスクを形成する。基材８１に下地層８２１ａに接するレジスト層８８を形成した後、レジスト層８８に対して露光・現像を行うことによって、下地層８２１ａに対してマスクが形成される。レジスト層８８の形成範囲は、下地層８２１ａの形成範囲と同一である。レジスト層８８は、フォトレジストをたとえばスプレー塗布することにより形成される。本実施形態にかかるフォトレジストはポジ型レジストであるため、露光されたレジスト層８８の部分が現像によって除去される。
【００６４】
次いで、図１１に示すように、下地層８２１ａに接するめっき層８２１ｂを形成した後、レジスト層８８を全て除去する。めっき層８２１ｂが、半導体装置Ａ１０のめっき層２１ｂに相当する。めっき層８２１ｂは、電解めっきにより現像によりレジスト層８８が除去された下地層８２１ａの部分に形成される。本実施形態にかかるめっき層８２１ｂは、Ｃｕからなる。以上の工程を経ることによって、薄膜導電体８２１が形成される。
【００６５】
次いで、図１２に示すように、薄膜導電体８２１に後述する半導体素子８３１を搭載するための接合層８３２を形成する。接合層８３２が、半導体装置Ａ１０の接合層３２に相当する。接合層８３２の形成にあたっては、絶縁膜８１３および薄膜導電体８２１に対してフォトリソグラフィによりマスクを形成した後、電解めっきにより接合層８３２を形成する。本実施形態にかかる接合層８３２は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる。電解めっきによる接合層８３２の形成は、絶縁膜８１３に接する下地層８２１ａを活用し、かつフォトリソグラフィにより形成されたマスクから露出した薄膜導電体８２１にＮｉ層を析出させた後、Ｓｎを含む合金層を析出させることによって行われる。
【００６６】
次いで、図１３に示すように、薄膜導電体８２１に接する第１柱状導電体８２２を形成する。第１柱状導電体８２２が、半導体装置Ａ１０の第１柱状部２２１に相当する。第１柱状導電体８２２の形成にあたっては、絶縁膜８１３、薄膜導電体８２１および接合層８３２に対してフォトリソグラフィによりマスクを形成した後、電解めっきにより第１柱状導電体８２２を形成する。本実施形態にかかる第１柱状導電体８２２は、Ｃｕからなる。
【００６７】
次いで、図１４に示すように、めっき層８２１ｂに接していない下地層８２１ａを全て除去する。下地層８２１ａは、たとえばウェットエッチングにより除去される。下地層８２１ａが除去された部分から絶縁膜８１３が露出する。このとき、めっき層８２１ｂ、第１柱状導電体８２２および接合層８３２についても、下地層８２１ａの膜厚に相当する厚さの分だけ除去される。
【００６８】
次いで、図１５に示すように、薄膜導電体８２１に半導体素子８３１を搭載する。半導体素子８３１が、半導体装置Ａ１０の半導体素子３１に相当する。半導体素子８３１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子８３１にフラックス（図示略）を塗布した後、たとえばフリップチップボンダ（図示略）を用いて半導体素子８３１を接合層８３２上に仮付けする。このとき、接合層８３２は、薄膜導電体８２１と、図１６に示す半導体素子８３１の下面に形成された電極バンプ（図示略）との間に介在した状態となる。その後、リフローにより接合層８３２を溶融させてから、冷却により接合層８３２を固化させることによって、薄膜導電体８２１に半導体素子８３１が搭載される。
【００６９】
次いで、図１６に示すように、第１柱状導電体８２２の側面および半導体素子８３１を覆う第１封止樹脂８４１を形成する。第１封止樹脂８４１が、半導体装置Ａ１０の第１封止樹脂４１に相当する。第１封止樹脂８４１は、たとえばエポキシ樹脂を主剤とした合成樹脂である。第１封止樹脂８４１の形成にあたっては、まずトランスファ成形などにより絶縁膜８１３および薄膜導電体８２１に接し、かつ第１柱状導電体８２２および半導体素子８３１を全て覆うように第１封止樹脂８４１を形成する。その後、厚さ方向Ｚにおいて、絶縁膜８１３とは反対側に位置する第１封止樹脂８４１の端部を研磨して、第１封止樹脂８４１から第１柱状導電体８２２の端部を露出させる。
【００７０】
次いで、図１７に示すように、第１柱状導電体８２２および後述する第２柱状導電体８２３の双方に接する中間導電層８２４を形成する。中間導電層８２４が、半導体装置Ａ１０の中間層２２３に相当する。中間導電層８２４の形成範囲は、絶縁膜８１３と同一である。本実施形態にかかる中間導電層８２４は、下地層８２１ａと同じくスパッタリング法により形成され、かつ互いに積層されたＴｉ層およびＣｕ層から構成される。中間導電層８２４の形成にあたっては、第１封止樹脂８４１および第１封止樹脂８４１から露出した第１柱状部２２１に接するＴｉ層を形成した後、Ｔｉ層に接するＣｕ層を形成する。
【００７１】
次いで、図１８に示すように、中間導電層８２４に接し、かつ第１柱状導電体８２２に導通する第２柱状導電体８２３を形成する。第２柱状導電体８２３が、半導体装置Ａ１０の第２柱状部２２２に相当する。第２柱状導電体８２３の形成にあたっては、中間導電層８２４に対してフォトリスグラフィによりマスクを形成した後、電解めっきにより第２柱状導電体８２３を形成する。本実施形態にかかる第２柱状導電体８２３は、第１柱状導電体８２２と同じくＣｕからなる。
【００７２】
次いで、図１９に示すように、第２柱状導電体８２３に接していない中間導電層８２４を全て除去する。中間導電層８２４は、たとえばウェットエッチングにより除去される。中間導電層８２４が除去された部分から第１封止樹脂８４１が露出する。このとき、第２柱状導電体８２３についても、中間導電層８２４の膜厚に相当する厚さの分だけ除去される。
【００７３】
次いで、図２０に示すように、第２柱状導電体８２３の側面を覆う第２封止樹脂８４２を形成する。第２封止樹脂８４２が、半導体装置Ａ１０の第２封止樹脂４２に相当する。第２封止樹脂８４２は、第１封止樹脂８４１と同様に、たとえばエポキシ樹脂を主剤とした合成樹脂である。第２封止樹脂８４２の形成にあたっては、第１封止樹脂８４１と同様に、まずトランスファ成形などにより第１封止樹脂８４１に接し、かつ第２柱状導電体８２３を全て覆うように第２封止樹脂８４２を形成する。その後、厚さ方向Ｚにおいて、第１封止樹脂８４１とは反対側に位置する第２封止樹脂８４２の端部を研磨して、第２封止樹脂８４２から第２柱状導電体８２３の端部を露出させる。
【００７４】
次いで、図２１に示すように、第１封止樹脂８４１に接する絶縁膜８１３から基材８１を剥離した後、絶縁膜８１３に付着した剥離層８１２をエッチングにより全て除去する。このとき、基材８１は、保護膜８１１と剥離層８１２との界面において剥離され、かつ剥離層８１２が除去されるため絶縁膜８１３が露出する。本実施形態にかかるエッチングは、たとえばウェットエッチングである。
【００７５】
次いで、図２２に示すように、第２柱状導電体８２３に接する導電パッド８２５を形成する。導電パッド８２５が、半導体装置Ａ１０のパッド部２３に相当する。本実施形態にかかる導電パッド８２５は、無電解めっきによりＮｉ層、Ｐｄ層、Ａｕ層の順に各層を析出させることで形成される。
【００７６】
最後に、半導体素子８３１を搭載する薄膜導電体８２１が形成された絶縁膜８１３と、半導体素子８３１を覆う第１封止樹脂８４１と、第１封止樹脂８４１に接する第２封止樹脂８４２とを切断し、半導体素子８３１を一つの単位とした個片に分割する。分割にあたっては、図２２に示す切断線ＣＬに沿って、たとえばプラズマダイシングにより絶縁膜８１３、第１封止樹脂８４１および第２封止樹脂８４２を同時に切断する。当該個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。
【００７７】
次に、半導体装置Ａ１０の作用効果について説明する。
【００７８】
半導体装置Ａ１０は、主面１１および搭載面１２を有する絶縁膜１と、搭載面１２に形成された薄膜部２１および薄膜部２１から起立して形成された柱状部２２を有する端子２と、薄膜部２１に搭載された半導体素子３１（ホール素子）と、半導体素子３１を覆う封止樹脂４とを備える。また、柱状部２２は、薄膜部２１に接する部分を有し、かつ半導体素子３１から離間して形成された第１柱状部２２１と、第１柱状部２２１に搭載され、かつ封止樹脂４から露出する部分を有する第２柱状部２２２とを含む。
【００７９】
第１柱状部２２１および第２柱状部２２２は、それぞれ個々に電解めっきにより形成されるため、第２柱状部２２２の高さを調整することにより、柱状部２２の高さを自在に設定することができる。よって、柱状部２２の高さを自在に設定することにより半導体装置Ａ１０の外部に配置された磁石との距離を近づけることができるため、磁束変化に対するホール素子の感度低下を回避することが可能である。また、半導体装置Ａ１０において、従来技術のリードフレームに相当する部分は薄膜部２１および柱状部２２であり、薄膜部２１も柱状部２２と同様に電解めっきにより形成されるため、半導体装置Ａ１０においてリードフレームが省略される。したがって、半導体装置Ａ１０によれば、リードフレームを省略することにより小型化を図り、かつ磁束変化に対するホール素子の感度低下を回避することが可能となる。
【００８０】
半導体装置Ａ１０における封止樹脂４は、第１柱状部２２１の側面を覆う第１封止樹脂４１と、第２柱状部２２２の側面を覆う第２封止樹脂４２とを含み、第２封止樹脂４２のガラス転移点は、第１封止樹脂４１のガラス転移点よりも低く設定されている。半導体装置Ａ１０においてホール素子の感度向上を図るためには、製造上の都合により、第１柱状部２２１の高さよりも第２柱状部２２２の高さを高くすることが一般的となる。よって、第１封止樹脂４１の厚さよりも第２封止樹脂４２の厚さが厚くなる傾向となる。したがって、半導体装置Ａ１０の回路基板への実装時などの熱により封止樹脂４が熱膨張したとき、第１封止樹脂４１よりも第２封止樹脂４２のヤング率が低くなるため、第２封止樹脂４２が熱膨張に追随し、封止樹脂４に発生する熱応力を低減することができる。
【００８１】
半導体装置Ａ１０における柱状部２２は、第１柱状部２２１および第２柱状部２２２に加え、中間層２２３をさらに含む。中間層２２３を設けることにより、第１柱状部２２１および第２柱状部２２２を、それぞれ個々に電解めっきにより形成することができる。また、第１柱状部２２１および第２柱状部２２２の大きさや、第１封止樹脂４１および第２封止樹脂４２の物性を、それぞれ個別に設定することができる。
【００８２】
半導体装置Ａ１０における絶縁膜１はポリイミドからなり、薄膜部２１は、半導体素子３１を搭載する一般部２１１と、半導体素子３１を搭載せず、かつ電気絶縁された標印部２１２とを含む。ポリイミドは半透明の合成樹脂であるため、半導体装置Ａ１０において、主面１１から薄膜部２１が透過する。よって、標印部２１２を半導体装置Ａ１０の製品情報を示すように形成することによって、半導体装置Ａ１０の製造における標印工程の簡略化を図ることができる。
【００８３】
半導体装置Ａ１０の製造において、Ｓｉからなる基材８１を用いることによって、絶縁膜８１３、薄膜導電体８２１、第１柱状導電体８２２および第１封止樹脂８４１の形成を可能とすることができる。また、基材８１に保護膜８１１を形成することによって、絶縁膜８１３から基材８１を剥離することが可能となる。
【００８４】
また、半導体装置Ａ１０の製造において、保護膜８１１および絶縁膜８１３の双方に接し、かつＴｉからなる剥離層８１２を形成することにより、基材８１を剥離する際、形成された絶縁膜８１３に与える機械的負荷を軽減し、絶縁膜８１３に損傷が発生することを防ぐことができる。
【００８５】
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００８６】
Ａ１０：半導体装置
１：絶縁膜
１１：主面
１２：搭載面
２：端子
２１：薄膜部
２１１：一般部
２１２：標印部
２１ａ：下地層
２１ｂ：めっき層
２２：柱状部
２２１：第１柱状部
２２１ａ：第１柱状部上面
２２１ｂ：第１柱状部下面
２２１ｃ：第１柱状部側面
２２２：第２柱状部
２２２ａ：第２柱状部上面
２２２ｂ：第２柱状部下面
２２２ｃ：第２柱状部側面
２２３：中間層
２３：パッド部
３１：半導体素子
３１１：電極バンプ
３２：接合層
４：封止樹脂
４１：第１封止樹脂
４１１：第１封止樹脂上面
４１２：第１封止樹脂下面
４２：第２封止樹脂
４２１：第２封止樹脂上面
４２２：第２封止樹脂下面
８１：基材
８１１：保護膜
８１２：剥離層
８１３：絶縁膜
８２１：薄膜導電体
８２１ａ：下地層
８２１ｂ：めっき層
８２２：第１柱状導電体
８２３：第２柱状導電体
８２４：中間導電層
８２５：導電パッド
８３１：半導体素子
８３２：接合層
８４１：第１封止樹脂
８４２：第２封止樹脂
８８：レジスト層
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ＣＬ：切断線
【図１】
2017143208.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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