(57)【要約】      （修正有）【課題】半導体チップの端部に流れるリーク電流を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、第１の面、第２の面及び端面を有し、第１の面と端面との角部に設けられたｎ型領域２０を有するｐ型半導体基板１０と、第１の面上に設けられた窒化物半導体層１２と、窒化物半導体層１２上に設けられたソース電極１４、ドレイン電極１６、ゲート電極１８と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面、第２の面及び端面を有し、前記第１の面と前記端面との角部に設けられたｎ型領域を有するｐ型半導体基板と、
前記第１の面上に設けられた窒化物半導体層と、
前記窒化物半導体層上に設けられた電極と、
を備える半導体装置。
【請求項２】
前記ｐ型半導体基板の幅が前記窒化物半導体層の幅よりも広い請求項１記載の半導体装置。
【請求項３】
前記窒化物半導体層上に設けられるソース電極及びゲート電極を更に備え、
前記電極がドレイン電極であり、
前記窒化物半導体層が、第１のＧａＮ系半導体膜と、前記第１のＧａＮ系半導体膜上に設けられ、前記第１のＧａＮ系半導体膜よりもバンドギャップエネルギーの大きい第２のＧａＮ系半導体膜を有する請求項１又は請求項２記載の半導体装置。
【請求項４】
前記ｎ型領域のｎ型不純物濃度が、前記ｐ型半導体基板のｐ型不純物濃度よりも高い請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記ｐ型半導体基板のｐ型不純物濃度が１×１０１４ｃｍ−３以上５×１０１５ｃｍ−３以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記窒化物半導体層の一部が前記ｎ型領域上に設けられる請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
前記ソース電極と前記ｐ型半導体基板を電気的に接続する第１の配線と、前記ドレイン電極と前記ｎ型領域を電気的に接続する第２の配線と、を更に備える請求項３記載の半導体装置。
【請求項８】
前記ｐ型半導体基板はｐ型シリコン基板である請求項１乃至請求項７いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体ウェハに形成された複数の半導体素子は、半導体ウェハに設けられたダイシング領域に沿ってダイシングすることによって、複数の半導体チップに分割される。ダイシングによって形成された半導体チップの端部にリーク電流が流れ、半導体チップが破壊する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７７０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体チップの端部に流れるリーク電流を抑制することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の面、第２の面及び端面を有し、前記第１の面と前記端面との角部に設けられたｎ型領域を有するｐ型半導体基板と、前記第１の面上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられた電極と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置を示す模式図。
【図２】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図３】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図４】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図５】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図６】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図７】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図８】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図９】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】第２の実施形態の半導体装置を示す模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、および、それらの中間組成を備える半導体の総称である。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、第１の面、第２の面及び端面を有し、第１の面と端面との角部に設けられたｎ領域を有するｐ型半導体基板と、第１の面上に設けられた窒化物半導体層と、窒化物半導体層上に設けられた電極と、を備える。
【００１０】
図１は、本実施形態の半導体装置を示す模式図である。図１（ａ）は半導体装置の断面図、図１（ｂ）は半導体装置の上面図である。
【００１１】
本実施形態の半導体装置は、半導体チップ１００である。半導体チップ１００は、ｐ型シリコン基板（ｐ型半導体基板）１０、ＧａＮ系半導体層（窒化物半導体層）１２、ソース電極１４、ドレイン電極１６、ゲート電極１８を備える。ｐ型シリコン基板１０は、ｐ型領域１０ａ、ｎ型領域２０を有する。ＧａＮ系半導体層１２は、第１のＧａＮ系半導体膜１２ａ、第２のＧａＮ系半導体膜１２ｂを有する。
【００１２】
半導体チップ１００には、半導体素子が形成される。半導体素子は、例えば、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１３】
ｐ型シリコン基板１０は、第１の面Ｐ１、第２の面Ｐ２及び端面Ｅを有する。ｐ型シリコン基板１０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型シリコン基板１０のｐ型不純物濃度は、例えば、１×１０１４ｃｍ−３以上５×１０１８ｃｍ−３以下である。また、例えば、１×１０１４ｃｍ−３以上５×１０１５ｃｍ−３以下である。
【００１４】
ｐ型シリコン基板１０は、第１の面Ｐ１と端面Ｅとの角部にｎ型領域２０を有する。ｎ型領域２０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。ｎ型領域２０のｎ型不純物濃度は、ｐ型シリコン基板１０のｐ型不純物濃度よりも高い。ｎ型領域２０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００１５】
なお、ｐ型シリコン基板１０のｐ型不純物濃度、ｎ型領域２０のｎ型不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。
【００１６】
ｐ型シリコン基板１０内にｎ型領域２０が形成されることにより、ｐ型シリコン基板１０内にＰＩＮダイオードが形成される。ｐ型シリコン基板１０のｐ型領域１０ａがＰＩＮダイオードのアノード電極、ｎ型領域２０がＰＩＮダイオードのカソード電極となる。
【００１７】
図１（ｂ）に示すように、ｎ型領域２０は、第１の面Ｐ１において、ｐ型領域１０ａを囲むように設けられる。なお、ｐ型領域１０ａは、ｐ型半導体基板１０の一部であり、その一部が第１の面に接するｐ型の導電性を備える領域である。
【００１８】
ｎ型領域２０とｐ型領域１０ａとの間の接合は、ｐ型シリコン基板１０の端面Ｅで終端される。
【００１９】
ＧａＮ系半導体層１２は、第１のＧａＮ系半導体膜１２ａと第２のＧａＮ系半導体膜１２ｂとの積層構造を備える。第２のＧａＮ系半導体膜１２ｂは、第１のＧａＮ系半導体膜１２ａ上に設けられる。第２のＧａＮ系半導体膜１２ｂのバンドギャップエネルギーは、第１のＧａＮ系半導体膜１２ａのバンドギャップエネルギーよりも大きい。
【００２０】
第１のＧａＮ系半導体膜１２ａは、例えば、窒化ガリウム（ＧａＮ）膜である。第２のＧａＮ系半導体膜１２ｂは、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）膜である。
【００２１】
第２のＧａＮ系半導体膜１２ｂの表面に、ＨＥＭＴのソース電極１４、ドレイン電極１６、及び、ゲート電極１８が設けられる。ソース電極１４、ドレイン電極１６、及び、ゲート電極１８は、例えば、金属である。
【００２２】
ソース電極１４、ドレイン電極１６、及び、ゲート電極１８上には、例えば、図示しない保護膜が設けられる。保護膜は、例えば、シリコン酸化膜である。第２のＧａＮ系半導体膜１２ｂとゲート電極１８との間に、図示しないゲート絶縁膜が設けられても構わない。
【００２３】
ｐ型シリコン基板１０の幅（図１（ｂ）中のＷ１）は、ＧａＮ系半導体層１２の幅（図１（ｂ）中のＷ２）よりも広い。言い換えれば、半導体チップ１００の端部において、ｐ型シリコン基板１０の一部がＧａＮ系半導体層１２に対して突出している。
【００２４】
ＧａＮ系半導体層１２の一部が、ｎ型領域２０上に設けられる。ＧａＮ系半導体層１２の端部が、ｎ型領域２０上に設けられる。言い換えれば、ＧａＮ系半導体層１２の端部とｎ型領域２０は第１の面Ｐ１でオーバーラップしている。
【００２５】
図２−図１０は、本実施形態の半導体装置の製造方法を示す模式断面図である。
【００２６】
まず、ｐ型シリコン基板１０上にＧａＮ系半導体層１２が設けられた半導体ウェハを準備する（図２）。ｐ型シリコン基板１０は、第１の面Ｐ１と第２の面Ｐ２を備える。
【００２７】
ｐ型シリコン基板１０の膜厚は、例えば、１ｍｍ以上２ｍｍ以下である。ＧａＮ系半導体層１２の膜厚は、例えば、５μｍ以上１０μｍ以下である。
【００２８】
ＧａＮ系半導体層１２は、ｐ型シリコン基板１０の第１の面Ｐ１上に設けられる。ＧａＮ系半導体層１２は、ｐ型シリコン基板１０上にエピタキシャル成長により形成される。ＧａＮ系半導体層１２は、例えば、ＧａＮ膜とＡｌＧａＮ膜の積層構造を備えている。ＧａＮ膜とＡｌＧａＮ膜との界面に形成される２次元電子ガス（２ＤＥＧ）が、ＨＥＭＴのキャリアとなる。
【００２９】
次に、ＧａＮ系半導体層１２上に、複数の半導体素子を形成する。半導体素子は、例えば、ＨＥＭＴである。例えば、ＧａＮ系半導体層１２の表面に、ＨＥＭＴのソース電極１４、ドレイン電極１６、及び、ゲート電極１８を形成する（図３）。ソース電極１４、ドレイン電極１６、及び、ゲート電極１８上には、例えば、図示しない保護膜を形成する。保護膜は、例えば、シリコン酸化膜である。
【００３０】
次に、ダイシング領域のＧａＮ系半導体層１２をシリコン基板１０が露出するまで選択的にエッチングする（図４）。ダイシング領域とは、複数の半導体素子をダイシングにより複数の半導体チップに分割するための所定の幅を備える予定領域である。ダイシング領域は、ＧａＮ系半導体層１２の表面側に設けられる。ダイシング領域には、半導体素子のパターンは形成されない。ダイシング領域は、例えば、ＧａＮ系半導体層１２の表面側に、半導体素子を区切るように格子状に設けられる。
【００３１】
ＧａＮ系半導体層１２のエッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により行われる。ＧａＮ系半導体層１２のエッチングは、例えば、図示しないレジストをマスクに行われる。ＧａＮ系半導体層１２のエッチングは、その他のドライエッチング、あるいは、ウェットエッチングにより行うことも可能である。
【００３２】
次に、ダイシング領域に露出したｐ型シリコン基板１０に、ｎ型不純物をイオン注入する（図５）。ｎ型不純物をイオン注入することによりｎ型領域２０が形成される。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物は砒素（Ａｓ）であっても構わない。ｎ型不純物は、例えば、レーザアニールにより活性化することが可能である。
【００３３】
次に、ＧａＮ系半導体層１２の上に支持部材２４を貼り合わせる（図６）。支持部材２４は、例えば、接着層２６を用いてＧａＮ系半導体層１２に接着される。
【００３４】
支持部材２４は、半導体ウェハを薄く削った際に、半導体ウェハを補強する機能を備える。支持部材２４は、例えば、ガラス基板である。
【００３５】
次に、ｐ型シリコン基板１０を、ｐ型シリコン基板１０の第２の面Ｐ２側から除去し薄くする（図７）。ｐ型シリコン基板１０の厚さを、例えば、１００μｍ以上２００μｍ以下まで薄くする。
【００３６】
ｐ型シリコン基板１０の除去は、いわゆる、バックグラインディングである。シリコン基板１０の除去は、例えば、ダイヤモンドホイールを用いた研削により行う。
【００３７】
次に、ｐ型シリコン基板１０の第２の面Ｐ２側に樹脂シート３２を貼りつける（図８）。樹脂シート３２は、例えば、ダイシングテープである。樹脂シート３２は、例えば、ハンドリングのために金属のフレームに固定されている。
【００３８】
次に、半導体ウェハから支持部材２４を剥離する（図９）。
【００３９】
次に、ＧａＮ系半導体層１２の間のｐ型シリコン基板１０を、第１の面Ｐ１側からブレードダイシングにより切断する（図１０）。ｐ型シリコン基板１０をダイシング領域に沿って切断する。
【００４０】
その後、ｐ型シリコン基板１０から樹脂シート３２を剥離することにより、分割された複数の半導体チップ（半導体装置）１００が得られる。
【００４１】
上記製造方法により、図１に示す本実施形態の半導体チップ１００が容易に製造可能である。
【００４２】
その後、個々の半導体チップ１００は、実装され半導体パッケージとなる。例えば、リードフレーム上に接着され、モールド樹脂で封止される。
【００４３】
以下、本実施形態の半導体装置の作用及び効果について説明する。
【００４４】
半導体チップの端部を流れるリーク電流で、半導体チップが破壊する場合がある。半導体チップの破壊は、例えば、半導体チップの上面に形成された電極と、半導体基板がショートすることにより生ずる。
【００４５】
本実施形態のようなＨＥＭＴの場合、例えば、高い正の電圧が印加されるドレイン電極１６と、例えば、グラウンド電位に固定されたｐ型シリコン基板１０との間にリーク電流が流れることにより発熱が生じ、絶縁膜の絶縁破壊が起こる。
【００４６】
リーク電流は、例えば、ＧａＮ系半導体層１２の端部の表面や、ｐ型シリコン基板１０の端面Ｅに存在する水分或いは導電性のパーティクルを伝って、半導体チップ１００の端部の表面を流れる。或いは、ダイシングの際にＧａＮ系半導体層１２の端部に生じたクラックを通して、半導体チップ１００の端部を流れる。ＧａＮ系半導体はシリコンに比べて硬くて脆いため、シリコンに比べダイシング時にクラックが生じやすい。また、シリコン基板上に形成されたＧａＮ系半導体は、特にその応力差からクラックが生じやすい。
【００４７】
本実施形態では、ｐ型シリコン基板１０の角部にｎ型領域２０を形成することで、ＰＩＮダイオードが設けられる。ドレイン電極１６に印加された高い正の電圧が、ＧａＮ系半導体層１２の端部を介してｐ型シリコン基板１０の端部の角部に印加されたとしても、ＰＩＮダイオードは逆バイアスとなる。
【００４８】
したがって、ドレイン電極１６とｐ型シリコン基板１０との間にリーク電流が流れることが防止される。よって、半導体チップ１００の破壊が抑制される。
【００４９】
また、ＧａＮ系半導体層１２の端部とｎ型領域２０を、第１の面Ｐ１でオーバーラップさせることが望ましい。ＧａＮ系半導体層１２の端部とｎ型領域２０が重なることで、ＧａＮ系半導体層１２の端部に生じたクラックを通してリーク電流が流れることが、効果的に抑制できる。
【００５０】
また、本実施形態では、ＧａＮ系半導体層１２が、ｐ型シリコン基板１０のｐ型領域１０ａと直接接している。例えば、ｐ型シリコン基板１０がグラウンド電位に固定される場合、ＧａＮ系半導体層１２とｐ型領域１０ａが接することにより、基板部に形成されるダイオードが保護素子として働き、ＧａＮ系半導体層１２に形成されるＨＥＭＴの耐圧が向上する。
【００５１】
以上、本実施形態の半導体チップ１００によれば、半導体チップ１００の端部に流れるリーク電流が抑制される。よって、半導体チップ１００の破壊が抑制され、信頼性の向上した半導体チップ１００が実現される。
【００５２】
（第２の実施形態）
本実施形態の半導体装置は、ソース電極とｐ型半導体基板を電気的に接続する第１の配線と、ドレイン電極とｎ型領域を電気的に接続する第２の配線と、を更に備える点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については、記述を省略する。
【００５３】
図１１は、本実施形態の半導体装置を示す模式図である。図１１（ａ）は半導体装置の断面図、図１１（ｂ）は半導体装置の等価回路である。
【００５４】
本実施形態の半導体装置は、半導体チップが実装された半導体パッケージ２００である。半導体パッケージ２００は、ｐ型シリコン基板（ｐ型半導体基板）１０、ＧａＮ系半導体層（窒化物半導体層）１２、ソース電極１４、ドレイン電極１６、ゲート電極１８、リードフレーム（金属層）４０、金属電極４２、第１の配線４４、第２の配線４６を備える。ｐ型シリコン基板１０は、ｐ型領域１０ａ、ｎ型領域２０を有する。ＧａＮ系半導体層１２は、第１のＧａＮ系半導体膜１２ａ、第２のＧａＮ系半導体膜１２ｂを有する。
【００５５】
半導体パッケージ２００内の半導体チップには、半導体素子が形成される。半導体素子は、例えば、ＨＥＭＴである。半導体チップは、例えば、図示しないモールド樹脂で封止されている。
【００５６】
ｐ型シリコン基板１０は、金属のリードフレーム４０に図示しない接着層を用いて接着される。接着層は、例えば、はんだ又は導電性ペーストである。
【００５７】
金属電極４２は、ｎ型領域２０上に設けられる。金属電極４２とｎ型領域２０との間は、オーミック接触であることが望ましい。
【００５８】
第１の配線４４は、ソース電極１４とリードフレーム４０とを接続する。第１の配線４４は、例えば、金のボンディングワイヤである。第１の配線４４により、ソース電極１４とｐ型シリコン基板１０が電気的に接続される。
【００５９】
第２の配線４６は、ドレイン電極１６と金属電極４２とを接続する。第２の配線４６は、例えば、金のボンディングワイヤである。第２の配線４６により、ドレイン電極１６とｎ型領域２０とが電気的に接続される。
【００６０】
半導体パッケージ２００は、図１１（ｂ）に示すように、ＨＥＭＴに対して並列にＰＩＮダイオードが設けられている。ＰＩＮダイオードのアノード電極１０ａがＨＥＭＴのソース電極１４に接続されている。ＰＩＮダイオードのカソード電極２０がＨＥＭＴのドレイン電極１６に接続されている。
【００６１】
例えば、ＨＥＭＴのドレイン電極１６に大きなサージ電流が流れ込み、ゲート絶縁膜等の破壊が生ずる場合がある。本実施形態の半導体モジュール２００によれば、ＰＩＮダイオードの降伏電圧を適切に設定することにより、ドレイン電極１６に大きなサージ電流が流れこんだ場合でも、ＰＩＮダイオードを介してソース電極１４に電流を逃がすことが可能である。したがって、半導体モジュール２００の破壊が抑制される。
【００６２】
本実施形態の半導体パッケージ２００によれば、第１の実施形態と同様の作用により、半導体パッケージ２００の端部に流れるリーク電流が抑制される。よって、半導体パッケージ２００の破壊が抑制され、信頼性の向上した半導体パッケージ２００が実現される。
【００６３】
更に、ＨＥＭＴに対して並列にＰＩＮダイオードを設ける構成にすることにより、サージ電流による半導体モジュール２００の破壊が抑制される。よって、更に信頼性の向上した半導体パッケージ２００が実現される。
【００６４】
なお、第１及び第２の実施形態では、半導体素子が、ＨＥＭＴである場合を例に説明したが、半導体素子はＨＥＭＴに限定されるものではない。横型のダイオード等、その他の半導体素子を適用することも可能である。
【００６５】
また、第１及び第２の実施形態では、基板として、シリコン基板を例に説明したが、シリコン基板以外の半導体基板、例えば、炭化珪素（ＳｉＣ）基板等、その他の基板を適用することが可能である。
【００６６】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１０      ｐ型シリコン基板（ｐ型半導体基板）
１０ａ    ｐ型領域
１２      ＧａＮ系半導体層（窒化物半導体層）
１２ａ    第１のＧａＮ系半導体膜
１２ｂ    第２のＧａＮ系半導体膜
１４      ソース電極
１６      ドレイン電極（電極）
１８      ゲート電極
２０      ｎ型領域
４４      第１の配線
４６      第２の配線
１００    半導体チップ（半導体装置）
２００    半導体モジュール（半導体装置）
【図１】
2017055008.tif 000003
【図２】
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【図３】
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【図４】
2017055008.tif 000006
【図５】
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【図６】
2017055008.tif 000008
【図７】
2017055008.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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