(57)【要約】【課題】マルチビットフリップフロップを使用した大規模回路においてスキャンテストの所要時間を有効に短縮できる半導体集積回路を提供する。【解決手段】この半導体集積回路に備えられるマルチビットフリップフロップでは、初段目（１ビット目）のマスターラッチ１ａの入力前段にスキャンシフト信号ＳＩＮ及びスキャンシフトイネーブル信号ＳＥＮが入力されるセレクタ４ａを設ける他、次段目（２ビット目）のマスターラッチ１ｂの入力前段ではなく、次段目（２ビット目）のスレーブラッチ２ｂの入力前段に設けたセレクタ４ｃがスキャンシフトイネーブル信号ＳＥＮにより初段目のマスターラッチ１ａのデータ出力Ｍ１Ｉと前段の次段目のマスターラッチ１ｂからのデータ出力Ｍ２Ｉとを選択することでノーマル動作とスキャンシフト動作とを切り替える。これにより、スキャンシフト動作時にクロック信号ＣＬＫの立ち上がりを１サイクル分削減できる。【選択図】図５
2017096881.tif 000002
【特許請求の範囲】
【請求項１】
複数の組みを成すマスターラッチ及びスレーブラッチを含んで構成されるマルチビットフリップフロップを備えたスキャンテストに対応可能な半導体集積回路において、
前記マルチビットフリップフロップでは、前記複数のマスターラッチにおける１系統のマスターラッチの出力を前記複数のマスターラッチにおける対応する１系統のスレーブラッチ以外の他系統のスレーブラッチへ出力するスキャンチェーンが接続構成されたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記他系統のスレーブラッチの前段に設けられたセレクタを備え、
前記セレクタは、スキャンシフトイネーブル信号により前記１系統のマスターラッチの出力と前段の他系統のマスターラッチからの出力とを選択することでノーマル動作とスキャンシフト動作とを切り替えることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記他系統のスレーブラッチの前段に設けられたセレクタを備え、
前記セレクタは、スキャンシフトイネーブル信号とは別に供給されるスキャンテスト用イネーブル信号によって前記１系統のマスターラッチの出力と前段の他系統のマスターラッチからの出力とを選択することでノーマル動作とスキャンシフト動作との切り替えを任意に制御することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記複数のマスターラッチにおける２番目以降のマスターラッチの入力前段に設けられたセレクタを備え、
前記セレクタは、通常のスキャンシフト動作との切り替えが可能でスキャンデータを自由に設定できることを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記スキャンチェーンは、前記複数のマスターラッチにおける１系統のマスターラッチの出力を前記複数のマスターラッチにおける３つ以上の他系統のスレーブラッチへ出力してスキャンシフト時間を削減できることを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路において、
前記スキャンチェーンは、スキャン入力信号及びスキャン出力信号が２系統以上設けられてスキャンデータ設定の自由度を高くできることを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路において、
前記複数のマスターラッチにおける１系統のマスターラッチの出力の極性を任意のタイミングで正反転することで前記他系統のスレーブラッチに対するスキャンデータ設定の自由度を高くできることを特徴とする半導体集積回路。
【請求項８】
請求項５記載の半導体集積回路において、
前記３つ以上の他系統のスレーブラッチの入力前段に設けられたセレクタを備えたことを特徴とする半導体集積回路。
【請求項９】
請求項６記載の半導体集積回路において、
前記マルチビットフリップフロップを所定数並列接続して構成されたことを特徴とする半導体集積回路。
【請求項１０】
請求項１〜９の何れか１項記載の半導体集積回路における前記スキャンチェーンを用いてスキャンテスト信号を供給してスキャンシフト動作を実行させることを特徴とする半導体集積回路のスキャンテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのスキャンテスト方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路では、電子回路としての機能を発揮する必要により、出荷する際の動作検査を欠かすことができず、通常動作のための回路に加え、検査用の回路を設けることが一般的に行われている。こうした検査用の回路としての働きに加え、近年では大規模化するロジック回路の面積を削減する手法の一つとして、幾つかのフリップフロップを１つのセルとして統合することでマルチビットフリップフロップを構成している。このマルチビットフリップフロップにおいて、フリップフロップの個々が内蔵する例えばクロックバッファ等を共通化して回路全体の面積を縮小する技術が既に知られている。
【０００３】
大規模なロジック回路を有する半導体集積回路では、そのテスト時間の増大も大きな問題となっている。一般的な半導体集積回路のテスト構築手法として、設計段階でテストのための回路を組み込んでおくＤＦＴ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔａｂｉｌｉｔｙ）技術があり、そのうちの一つとしてよく利用されている技術としてスキャンテストが挙げられる。
【０００４】
スキャンテストではロジック回路中のフリップフロップを直列に接続してスキャンチェーンを構成し、半導体集積回路が出来上がった後のスキャンテストにおいて、このスキャンチェーンを外部インターフェースから走査するスキャンシフト動作を実施することにより、任意のデータを内部のスキャンチェーンを構成する各フリップフロップに設定することができる。スキャンテストの所要時間はほぼスキャンシフト動作に費やされる時間とみなすことができる。スキャンチェーンを走査して回路内の各フリップフロップにアクセスするためにスキャンチェーンの長さ、すなわちフリップフロップの個数分だけクロックが必要なり、それを何度も繰り返してスキャンテストの網羅性を確保している。このため、十分なスキャンテストを行うためにはテスト時間が長くなってしまう。因みに、大規模回路で用いられる従来のマルチビットフリップフロップでは、その内部で個々のフリップフロップが直列に接続されて既にスキャンチェーンが構成されており、スキャンチェーンの中にマルチビットフリップフロップを組み込むことができる。
【０００５】
このようなスキャンテストを行う際の所要時間を短縮するための技術も提案されており、例えば占有面積の増加を大幅にもたらすことなく、いわゆる２パターンテストが可能となる「半導体集積回路」（特許文献１参照）が挙げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１に係る技術では、回路を増大させることなく２パターンテストを可能にすることを目的とし、複数のフリップフロップ間でマスターラッチの出力を次段目のフリップフロップへ出力し、フリップフロップの直前に設けたセレクタによってこれを切り替え、マスターラッチの出力を別のフリップフロップへ送信する機能を構築している。ところが、係る技術をマルチビットフリップフロップに適用しても、大規模化するロジック回路のスキャンテストの所要時間が大となってしまい、現状ではスキャンテストの所要時間を短縮することが困難であるという問題がある。
【０００７】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、マルチビットフリップフロップを使用した大規模回路においてスキャンテストの所要時間を有効に短縮できる半導体集積回路及びそのスキャンテスト方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記技術的課題を達成するため、本発明の第１の手段は、複数の組みを成すマスターラッチ及びスレーブラッチを含んで構成されるスキャンテストに対応可能なマルチビットフリップフロップを備えた半導体集積回路において、マルチビットフリップフロップでは、複数のマスターラッチにおける１系統のマスターラッチの出力を複数のマスターラッチにおける対応する１系統のスレーブラッチ以外の他系統のスレーブラッチへ出力するスキャンチェーンが接続構成されたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、上記構成により、マルチビットフリップフロップを使用した大規模回路においてスキャンテストの所要時間を有効に短縮できるようになる。上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】一般的なフリップフロップの一例に係る内部構成を示した概略図である。
【図２】周知のマルチビットフリップフロップの一例に係る内部構成を示した概略図である。
【図３】周知なスキャンテストに対応可能なマルチビットフリップフロップの他例に係る内部構成を示した概略図である。
【図４】図３に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【図５】本発明の実施例に係るスキャンテストに対応可能なマルチビットフリップフロップに係る内部の基本構成を示した概略図である。
【図６】図５に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【図７】図３に示すマルチビットフリップフロップを利用したスキャンチェーンの構成を例示した図である。
【図８】図７に示すスキャンチェーンにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【図９】図５に示すマルチビットフリップフロップを利用して構成したスキャンチェーンにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【図１０】本発明の変形例１に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。
【図１１】本発明の変形例２に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。
【図１２】図１１に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【図１３】本発明の変形例３に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。
【図１４】本発明の変形例４に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。
【図１５】本発明の変形例５に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の半導体集積回路及びそのスキャンテスト方法について、実施例を挙げ、図面を参照して詳細に説明する。
【００１２】
最初に、本発明の半導体集積回路及びそのスキャンテスト方法の理解を容易にするため、幾つかの周知なフリップフロップについて説明する。図１は、一般的なフリップフロップの一例に係る内部構成を示した概略図（文献公知に係る発明でないが、一般的に知られている構成の概略図）である。
【００１３】
図１を参照すれば、このフリップフロップは、データ入力ＤＩＮを最初に受けるマスターラッチ１と、このマスターラッチ１の出力を受けてフリップフロップ動作でデータ出力ＤＯＵＴを行うスレーブラッチ２と、による２系統の対構成のラッチ回路を備える他、クロック信号ＣＬＫを各ラッチへそれぞれ論理否定で入力させる直列接続された２個のＮＯＴゲート（インバータ）３ａ、３ｂを備えて構成される。動作上では、何れのラッチもクロック信号ＣＬＫが“Ｈ”の期間に入力を出力に伝搬させ、そこからクロック信号ＣＬＫが“Ｌ”に変化すると、クロック信号ＣＬＫの“Ｌ”の間中でその直前のクロック信号ＣＬＫの“Ｈ”のときの値を保持する。
【００１４】
図２は、周知のマルチビットフリップフロップの一例に係る内部構成（文献公知に係る発明でないが、一般的に知られている構成の概略図）を示した概略図である。
【００１５】
図２を参照すれば、このマルチビットフリップフロップは、マスターラッチ１ａ、１ｂとスレーブラッチ２ａ、２ｂとが対構成で２系統備えられる他、クロック信号ＣＬＫを各ラッチへそれぞれ共有して論理否定で入力させる直列接続された２個のＮＯＴゲート３ａ、３ｂ備えて構成される。初段目のマスターラッチ１ａはデータ入力ＤＩＮ１を受け、このマスターラッチ１ａの出力を受けてフリップフロップ動作で初段目のスレーブラッチ２ａからデータ出力ＤＯＵＴ１が行われる。同様に、次段目のマスターラッチ１ｂはデータ入力ＤＩＮ２を受け、このマスターラッチ１ｂの出力を受けてフリップフロップ動作で次段目のスレーブラッチ２ｂからデータ出力ＤＯＵＴ２が行われる。動作上では、通常のフリップフロップの２ビット分と同等の機能を持ち、クロック信号ＣＬＫの伝送に使用するＮＯＴゲート３ａとＮＯＴゲート３ｂとをそれぞれマスターラッチ１ａ、１ｂとスレーブラッチ２ａ、２ｂとで共有しているため、フリップフロップを２個使用するよりも必要な面積が少なくて済むようになっている。
【００１６】
図３は、周知なスキャンテストに対応可能なマルチビットフリップフロップの他例に係る内部構成（文献公知に係る発明でないが、一般的に知られている構成の概略図）を示した概略図である。
【００１７】
図３を参照すれば、このマルチビットフリップフロップは、図２の構成と比べ、データ入力ＤＩＮ１を受けてデータ出力Ｍ１Ｉを行う初段目のマスターラッチ１ａとデータ入力ＤＩＮ２を受けてデータ出力Ｍ２Ｉを行う次段目のマスターラッチ１ｂとのデータ入力前段にそれぞれセレクタ４ａ、４ｂを追加し、スキャンテスト用に初段目のマスターラッチ１ａの入力前段のセレクタ４ａにはスキャンシフト信号ＳＩＮ及びスキャンシフトイネーブル信号ＳＥＮ、次段目のマスターラッチ１ｂの入力前段のセレクタ４ｂにはスキャンシフトイネーブル信号ＳＥＮを入力させるためのセルを設け、次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２（出力等価をＳ２Ｑとして示す）にはスキャン出力信号ＳＯＵＴを出力させるためのセルを設けて構成されている。
【００１８】
図３に示すマルチビットフリップフロップでは、スキャンシフトイネーブル信号ＳＥＮが“Ｈ”のときに初段目（１ビット目）のマスターラッチ１ａのデータ入力がＤＩＮ１からスキャンシフト信号ＳＩＮに切り替わると共に、次段目（２ビット目）のマスターラッチ１ｂのデータ入力がＤＩＮ２から初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１と出力等価のＳ１Ｑに切り替わる。これにより、スキャンシフトイネーブル信号ＳＥＮが“Ｈ”、即ち、スキャンシフト動作時にはスキャンシフト信号ＳＩＮとして入力されたデータがクロック信号ＣＬＫの２回の立ち上がりでスキャン出力信号ＳＯＵＴまで伝搬させることができ、スキャンチェーンに組み込むことが可能となる。
【００１９】
図４は、図３に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【００２０】
図４を参照すれば、スキャンシフトイネーブル信号ＳＥＮが“Ｌ”の期間では初段目のマスターラッチ１ａのデータ入力ＤＩＮ１のデータが初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１に、次段目のマスターラッチ１ｂのデータ入力ＤＩＮ２のデータが次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２に転送されていることが判る。また、スキャンシフトイネーブル信号ＳＥＮが“Ｈ”になると、スキャンシフト信号ＳＩＮのデータが順に初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１、次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２に伝搬されていることが判る。更に、再びスキャンシフトイネーブル信号ＳＥＮが“Ｌ”になると、改めて初段目のマスターラッチ１ａのデータ入力ＤＩＮ１、次段目のマスターラッチ１ｂのデータ入力ＤＩＮ２のデータが初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１、次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２に転送されていることが判る。
【実施例】
【００２１】
図５は、本発明の実施例に係るスキャンテストに対応可能なマルチビットフリップフロップの内部の基本構成を示した概略図である。
【００２２】
図５を参照すれば、このマルチビットフリップフロップは、図３に示した周知構成と比べ、次段目（２ビット目）のマスターラッチ１ｂの入力前段にセレクタ４ｂを設けておらず、次段目のスレーブラッチ２ｂの入力前段にスキャンシフトイネーブル信号ＳＥＮによって初段目（１ビット目）のマスターラッチ１ａのデータ出力Ｍ１Ｉと次段目のマスターラッチ１ｂのデータ出力Ｍ２Ｉとを選択可能に入力するセレクタ４ｃが設けられ、次段目（２ビット目）のマスターラッチ１ｂにはデータ入力ＤＩＮ２が直接行われる構成となっている点が相違している。
【００２３】
このように複数の組みを成すマスターラッチ１ａ、１ｂとスレーブラッチ２ａ、２ｂとを含んで構成されるマルチビットフリップフロップを備えた半導体集積回路では、各系のマスターラッチ１ａ、１ｂにおける１系統（初段目）のマスターラッチ１ａの出力を各系のマスターラッチ１ａ、１ｂにおける対応する１系統のスレーブラッチ２ａ以外の他系統（次段以降目）のスレーブラッチ２ｂへ出力するスキャンチェーンが接続構成されることになる。また、セレクタ４ｃは、スキャンシフトイネーブル信号ＳＥＮにより１系統のマスターラッチ１ａのデータ出力Ｍ１Ｉと前段の他系統のマスターラッチ１ｂからのデータ出力Ｍ２Ｉとを選択することでノーマル動作とスキャンシフト動作とを切り替える機能を担う。
【００２４】
図６は、実施例に係るマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【００２５】
図６を参照すれば、スキャンシフトイネーブル信号ＳＥＮが“Ｌ”の期間では図４に示した場合と同様に、初段目のマスターラッチ１ａのデータ入力ＤＩＮ１のデータが初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１に、次段目のマスターラッチ１ｂのデータ入力ＤＩＮ２のデータが次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２に転送されていることが判る。また、スキャンシフトイネーブル信号ＳＥＮが“Ｈ”になると、セレクタ４ａにスキャンシフト信号ＳＩＮから入力されてきたデータが初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１に転送されるタイミングと同じタイミングで次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２にも転送される様子が判る。ここでは、図４の場合には次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２への転送にクロック信号ＣＬＫの立ち上がりが２回必要だったのに対し、１回の立ち上がりで転送できることを示している。更に、再びスキャンシフトイネーブル信号ＳＥＮが“Ｌ”となった後の動作は図４で説明した場合と同様に行われる。
【００２６】
即ち、実施例に係るマルチビットフリップフロップでは、内部の初段目のマスターラッチ１ａのデータ出力Ｍ１Ｉを次段目のスレーブラッチ２ｂに接続することでスキャンテストのスキャンシフト動作に要するサイクル数を削減することができるため、マルチビットフリップフロップを使用した半導体集積回路に代表される大規模回路においても、スキャンテストの所要時間を有効に短縮できるようになる。
【００２７】
図７は、図３に示すマルチビットフリップフロップを利用したスキャンチェーンの構成を例示した図である。図７では、単独のフリップフロップ（ＦＦ）を４個使用して構成したスキャンチェーンと機能的に等価な回路となることを示している。
【００２８】
図８は、図７に示すスキャンチェーンにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。図８を参照すれば、単独のフリップフロップが４個存在することになるため、スキャンシフト動作時にスキャンシフト信号ＳＩＮとして入力されたシリアルデータを最終段のフリップフロップまで伝搬させるためにはスキャンシフトイネーブル信号ＳＥＮが“Ｈ”の期間にクロック信号ＣＬＫの立ち上がりが４回必要となることを示している。具体的に云えば、機能上ではスキャンシフトイネーブル信号ＳＥＮが“Ｈ”の期間のクロック信号ＣＬＫの立ち上がりが４回でＳ０データが最終段のフリップフロップのスキャン出力信号ＳＯＵＴ（ＦＦ４／ＳＯＵＴ）に設定されることを示している。
【００２９】
図９は、図５に示すマルチビットフリップフロップを利用して構成したスキャンチェーンにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。図９を参照すれば、実施例に係るマルチビットフリップフロップを用いると、機能上ではスキャンシフトイネーブル信号ＳＥＮが“Ｈ”の期間のクロック信号ＣＬＫの立ち上がりが３回でＳ０データが最終段のフリップフロップのスキャン出力信号ＳＯＵＴ（ＦＦ４／ＳＯＵＴ）に設定されるため、図８の場合と比べて１サイクル分少なくて済むことが判る。即ち、実施例に係る２ビットのマルチビットフリップフロップを１個使用するに伴い、スキャンシフト動作に必要なクロックを１回減らすことができる。ところで、図５に示した実施例に係るマルチビットフリップフロップは種々変更することが可能であるので、以下はそのバリエーションについて説明する。
【００３０】
図１０は、本発明の変形例１に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図１０を参照すれば、このマルチビットフリップフロップは、図５に示した構成と比べ、セレクタ４ｃに代えたセレクタ４ｄがスキャンシフトイネーブル信号ＳＥＮとは別に供給されるスキャンテスト用イネーブル信号ＭＥＮを入力し、このスキャンテスト用イネーブル信号ＭＥＮによって１系統のマスターラッチ１ａのデータ出力Ｍ１Ｉと前段の他系統のマスターラッチ１ｂからのデータ出力Ｍ２Ｉとを選択することでノーマル動作とスキャンシフト動作との切り替えを任意に制御する機能を担うようにした点が相違している。
【００３１】
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、次段目（２ビット目）のスレーブラッチ２ｂの入力前段に設けたセレクタ４ｄの切り替えをスキャンシフトイネーブル信号ＳＥＮとは別なスキャンテスト用イネーブル信号ＭＥＮによって行うため、スキャンシフト動作中であってもスキャンテスト用イネーブル信号ＭＥＮを制御することで初段目（１ビット目）のマスターラッチ１ａのデータ出力Ｍ１Ｉを転送するか次段目（２ビット目）のマスターラッチ１ｂのデータ出力Ｍ２Ｉ、即ち、データ入力ＤＩＮ２からのデータを転送するかを切り替えることができ、データ設定の自由度を高くすることができる。
【００３２】
図１１は、本発明の変形例２に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図１１を参照すれば、このマルチビットフリップフロップは、図１０に示した構成と比べ、次段目（２ビット目）のマスターラッチ１ｂの入力前段にスキャンシフトイネーブル信号ＳＥＮが入力されるセレクタ４ｂを設けた点が相違している。
【００３３】
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、セレクタ４ｂがスキャンシフトイネーブル信号ＳＥＮによってノーマル動作とスキャンシフト動作との切り替えが可能でスキャンデータを自由に設定することができる。
【００３４】
図１２は、図１１に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
【００３５】
図１２を参照すれば、スキャンシフトイネーブル信号ＳＥＮが“Ｌ”の期間では図４に示した場合と同様な処理となることが判る。また、スキャンシフトイネーブル信号ＳＥＮが“Ｈ”であって、且つスキャンテスト用イネーブル信号ＭＥＮが“Ｈ”になると、スキャンシフト信号ＳＩＮからのデータ入力は次のクロック信号ＣＬＫの立ち上がりで初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１と次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２とに同時に転送されることが判る。更に、スキャンシフトイネーブル信号ＳＥＮが“Ｈ”の期間中にスキャンテスト用イネーブル信号ＭＥＮが“Ｌ”になると、クロック信号ＣＬＫの次の立ち上がりでは次段目のスレーブラッチ２ｂからのデータ出力ＤＯＵＴ２が初段目のスレーブラッチ２ａからのデータ出力ＤＯＵＴ１とは異なる値に設定されることが判る。これにより、スキャンシフト動作中でデータ入力ＤＩＮ２が直接制御できない状態でもデータ設定の自由度を高くすることができる。
【００３６】
図１３は、本発明の変形例３に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図１３を参照すれば、このマルチビットフリップフロップは、図５に示す構成では２ビット分としたのに対し、４ビット分をデータ転送できるように、構成上でデータ入力ＤＩＮ３を受けてデータ出力Ｍ３Ｉを行う３段目のマスターラッチ１ｃ、並びにこのマスターラッチ１ｃに対応してデータ出力ＤＯＵＴ３（出力等価をＳ３Ｑとして示す）を行う３段目のスレーブラッチ２ｃを設けると共に、データ入力ＤＩＮ４を受けてデータ出力Ｍ４Ｉを行う４段目のマスターラッチ１ｄ、並びにこのマスターラッチ１ｄに対応してデータ出力ＤＯＵＴ４（出力等価をＳ４Ｑとして示す）を行う４段目のスレーブラッチ２ｄを設けている。この他、３段目のスレーブラッチ２ｃの入力前段にはセレクタ４ｅ、４段目のスレーブラッチ２ｄの入力前段にはセレクタ４ｄを追加した上、２段目のスレーブラッチ２ｂではなく４段目のスレーブラッチ２ｄにおけるデータ出力ＤＯＵＴ４に対してスキャン出力信号ＳＯＵＴを出力させるためのセルを設けて構成されている。
【００３７】
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、スキャンチェーンが複数のマスターラッチ１ａ〜１ｄにおける１系統のマスターラッチ１ａのデータ出力Ｍ１Ｉをスキャンシフトイネーブル信号ＳＥＮにより切り替え制御されるセレクタ４ｃ、４ｅ、４ｄを介して３つ以上の他系統のスレーブラッチ２ｂ，２ｃ，２ｄへ出力する構成となり、図８を参照して説明した周知のマルチビットスキャンフリップフロップを使用した場合であれば、スキャンシフト信号ＳＩＮとしてデータをスキャン出力信号ＳＯＵＴ（データ出力ＤＯＵＴ４）に転送するためにクロック信号ＣＬＫの立ち上がりが４回必要であったのを１回の立ち上がりで伝搬させることが可能となり、スキャンシフト時間を削減できる。
【００３８】
因みに、変形例３に係るマルチビットフリップフロップでは、図５に示した構成を基本としてビット数を増やした構成となっているが、これに固定されるものでなく例えば変形例１で説明したようにセレクタ切り替え信号となるスキャンテスト用イネーブル信号ＭＥＮを別に設けても良いし、或いは変形例２で説明したように次段目（２ビット目）以降のマスターラッチ１ｂ、１ｃ、１ｄの入力前段にセレクタを設けるようにしても良い。
【００３９】
図１４は、本発明の変形例４に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図１４を参照すれば、このマルチビットフリップフロップは、図５に示す２ビット対応のマルチビットスキャンフロップを２個分並列に組み込んだ構成となっている。ここでは３段目のマスターラッチ１ｃの入力前段にセレクタ４ｇが設けられ、４段目のスレーブラッチ２ｄにおけるデータ出力ＤＯＵＴ４に対してスキャン出力信号ＳＯＵＴ２を出力させるためのセルを設けている。これに伴い、初段目のマスターラッチ１ａの入力前段に設けられたセレクタ４ａにはデータ入力ＤＩＮ１及びスキャンシフト信号ＳＩＮ１が入力され、３段目のマスターラッチ１ｃの入力前段に設けられたセレクタ４ｇにはデータ入力ＤＩＮ３及びスキャンシフト信号ＳＩＮ２が入力され、更に次段目のスレーブラッチ２ｂにおけるデータ出力ＤＯＵＴ２に対してスキャン出力信号ＳＯＵＴ１を出力させるためのセルを設けている。また、次段目のスレーブラッチ２ｂにおける入力前段にセレクタ４ｃが設けられる他、４段目のスレーブラッチ２ｄにおける入力前段にセレクタ４ｆが設けられているが、３段目のスレーブラッチ２ｃにおける入力前段には図１３で説明した変形例３の場合のようにセレクタ４ｅが設けられていない構成となっている。
【００４０】
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、スキャンチェーンがスキャンシフト信号ＳＩＮ１及びスキャン出力信号ＳＯＵＴ１とスキャンシフト信号ＳＩＮ２及びスキャン出力信号ＳＯＵＴ２とでそれぞれ別に組み込むことが可能となり、スキャン入力信号（スキャンシフト信号ＳＩＮ１、ＳＩＮ２）及びスキャン出力信号ＳＯＵＴ１、ＳＯＵＴ２が２系統以上設けられることにより、面積を削減しながらもよりデータ設定の自由度を高くすることができる。因みに、以上に説明した各変形例を含む実施例に係るマルチビットフリップフロップでは、２ビット対応又は４ビット対応を例として説明したが、これに限定されるものではなく、設計上で他の悪影響がなければ任意のビット数でマルチビットフリップフロップを構成することが可能である。また、マルチビットフリップフロップ内における初段目（１ビット目）のマスターラッチ１ａのデータ出力Ｍ１Ｉを共有する次段目（２ビット目）以降のスレーブラッチ２ｂ〜２ｎの個数やスキャンシフト信号ＳＩＮ及びスキャン出力信号ＳＯＵＴのペアの総数についても任意で構成することが可能である。
【００４１】
図１５は、本発明の変形例５に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図１５を参照すれば、このマルチビットフリップフロップは、図５の構成と比べ、次段目のスレーブラッチ２ｂの入力前段に設けられたセレクタ４ｃの更に前段にＸＯＲ(排他的論理和回路)５を設けた点が相違している。また、ＸＯＲ５の２系統の入力の一方は初段目のマスターラッチ１ａのデータ出力Ｍ１Ｉを接続し、もう一方にはセルの外部から制御信号ＩＮＶＥＮを接続している。これにより、次段目のスレーブラッチ２ｂの入力前段に設けられたセレクタ４ｃへの入力は制御信号ＩＮＶＥＮが“Ｈ”のときには初段目のマスターラッチ１ａのデータ出力Ｍ１Ｉが反転され、制御信号ＩＮＶＥＮが“Ｌ”のときには初段目のマスターラッチ１ａのデータ出力Ｍ１Ｉがそのまま接続されることになる。ここでは、制御信号ＩＮＶＥＮを適宜設定することでスキャンデータ設定の自由度を高くすることができるようになる。尚、変形例５では、初段目のマスターラッチ１ａのデータ出力Ｍ１Ｉを正反転させる手法の一例としてＸＯＲ５を用いる場合を説明したが、勿論こうした構成に限定されるものではなく、例えばその他にセレクタ及びＮＯＴゲート(インバータ)を組わせる等により等価な論理式による回路構成にしても良い。
【００４２】
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、複数のマスターラッチにおける１系統のマスターラッチ１ａのデータ出力Ｍ１Ｉの極性を任意のタイミングで正反転することで他系統のスレーブラッチ２ｂに対するスキャンデータ設定の自由度を高くすることができる。
【００４３】
以上に説明した各変形例を含む実施例に係る半導体集積回路に対し、採用されたマルチビットフリップフロップにおけるスキャンチェーンを用いてスキャンテスト信号（上述したスキャンシフト信号ＳＩＮ、ＳＩＮ１、ＳＩＮ２の他、スキャンシフトイネーブル信号ＳＥＮ、スキャンテスト用イネーブル信号ＭＥＮ、制御信号ＩＮＶＥＮを示す）を供給してスキャンシフト動作を実行させれば、半導体集積回路のスキャンテスト方法が行われることになる。
【符号の説明】
【００４４】
１、１ａ、１ｂ、１ｃ、１ｄ  マスターラッチ
２、２ａ、２ｂ、２ｃ、２ｄ  スレーブラッチ
３ａ、３ｂ  ＮＯＴゲート(インバータ)
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ  セレクタ
５  ＸＯＲ（排他的論理和回路）
【先行技術文献】
【特許文献】
【００４５】
【特許文献１】特許４５５５９６８号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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