(57)【要約】【課題】酸化物半導体を有するトランジスタの微細化および電気特性の変動を抑制すると共に、信頼を向上させる。【解決手段】第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第２の絶縁膜上のゲート電極と、酸化物半導体膜、及びゲート電極上の第３の絶縁膜と、を有し、酸化物半導体膜は、ゲート電極と重なるチャネル領域と、第３の絶縁膜と接するソース領域と、第３の絶縁膜と接するドレイン領域と、を有し、前記第２の絶縁膜の成膜に使用するガスは、ＳｉＨ４およびＮ２Ｏであり、ＳｉＨ４の流量に対してＮ２Ｏの流量は１０００倍より大きく１００００倍未満である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導膜上に第２の絶縁膜を成膜し、
前記第２の絶縁膜上に導電膜を成膜し、
前記導電膜および前記第２の絶縁膜をリソグラフィー法によって前記導電膜を有するゲート電極および第２の絶縁膜を有するゲート絶縁膜を形成し、
水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、または希ガスの１以上のイオンを第１の領域に注入し、
前記第１の絶縁膜上、前記半導体膜上および前記ゲート電極上に第３の絶縁膜を成膜し、
前記第１の領域は、前記第１の領域と前記ゲート電極とが互いに重ならない領域を有し、
前記第２の絶縁膜の成膜は、ＰＥＣＶＤ法を用いて成膜し、
ＰＥＣＶＤ法に使用する気体は、シランおよび一酸化二窒素であり、前記シランの流量に対して前記一酸化二窒素の流量は１０００倍より大きく１００００倍未満であることを特徴とする半導体装置の作製方法。
【請求項２】
前記希ガスは、ヘリウム、ネオン、アルゴン、クリプトンまたはキセノンの１以上を用いることを特徴とする請求項１に記載の半導体装置の作製方法。
【請求項３】
前記注入は、プラズマ処理法、イオンドーピング法またはイオン注入法を用いて行うことを特徴とする請求項１または請求項２に記載の半導体装置の作製方法。
【請求項４】
前記第３の絶縁膜は、窒素、水素またはフッ素の１以上を有する気体を用いて成膜することを特徴とする請求項１乃至請求項３のいずれか一に記載の半導体装置の作製方法。
【請求項５】
基板上に第１の導電膜を形成し、
前記基板上および前記第１の導電膜上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導膜上に第２の絶縁膜を成膜し、
前記第２の絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜および前記第２の絶縁膜をリソグラフィー法によって前記第２の導電膜を有するゲート電極および第２の絶縁膜を有するゲート絶縁膜を形成し、
前記ゲート電極および前記ゲート絶縁膜をマスクとして用いて、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、または希ガスの１以上のイオンを第１の領域に注入し、
前記第１の絶縁膜上、前記半導体膜上および前記ゲート電極上に第３の絶縁膜を成膜し、
前記第１の領域は、前記第１の領域と前記ゲート電極とが互いに重ならない領域を有し、
前記第２の絶縁膜の成膜は、ＰＥＣＶＤ法を用いて成膜し、
ＰＥＣＶＤ法に使用する気体は、シランおよび一酸化二窒素であり、前記シランの流量に対して前記一酸化二窒素の流量は１０００倍より大きく１００００倍未満であることを特徴とする半導体装置の作製方法。
【請求項６】
基板上に第１の導電膜を形成し、
前記基板上および前記第１の導電膜上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に酸化物半導体膜を成膜し、
前記酸化物半導膜上に第２の絶縁膜を成膜し、
前記第２の絶縁膜および前記第１の絶縁膜をリソグラフィー法によって前記第１の導電膜に達する開口部を形成し、
前記第２の絶縁膜上に第２の導電膜を成膜し、
前記第２の導電膜および前記第２の絶縁膜をリソグラフィー法によって前記第２の導電膜を有するゲート電極および第２の絶縁膜を有するゲート絶縁膜を形成し、
水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、または希ガスの１以上のイオンを第１の領域に注入し、
前記第１の絶縁膜上、前記半導体膜上および前記ゲート電極上に第３の絶縁膜を成膜し、
前記第１の領域は、前記第１の領域と前記ゲート電極とが互いに重ならない領域を有し、
前記第２の絶縁膜の成膜は、ＰＥＣＶＤ法を用いて成膜し、
ＰＥＣＶＤ法に使用する気体は、シランおよび一酸化二窒素であり、前記シランの流量に対して前記一酸化二窒素の流量は１０００倍より大きく１００００倍未満であることを特徴とする半導体装置の作製方法。
【請求項７】
前記希ガスは、ヘリウム、ネオン、アルゴン、クリプトンまたはキセノンの１以上を用いることを特徴とする請求項５または請求項６に記載の半導体装置の作製方法。
【請求項８】
前記注入は、プラズマ処理法、イオンドーピング法またはイオン注入法を用いて行うことを特徴とする請求項５乃至請求項７のいずれか一に記載の半導体装置の作製方法。
【請求項９】
前記第３の絶縁膜は、窒素、水素またはフッ素の１以上を有する気体を用いて成膜することを特徴とする請求項５乃至請求項８のいずれか一に記載の半導体装置の作製方法。
【請求項１０】
表示装置の作製方法であって、
前記表示装置は、請求項１乃至請求項９のいずれか一に記載の半導体装置の作製方法を用いて作製された半導体装置および表示素子を有することを特徴とする表示装置の作製方法。
【請求項１１】
表示モジュールの作製方法であって、
前記表示モジュールは、請求項１０に記載の表示装置の作製方法を用いて作製された表示装置およびタッチセンサを有することを特徴とする表示モジュールの作製方法。
【請求項１２】
電子機器の作製方法であって、
前記電子機器は、請求項１１に記載の表示モジュールの作製方法を用いて作製された表示モジュール、および操作キーまたはバッテリを有することを特徴とする電子機器の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
【背景技術】
【０００４】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎなどを含む非晶質酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１参照）。また、自己整列トップゲート構造を有する酸化物薄膜のトランジスタを作製する技術が開示されている（特許文献２参照）。
【０００６】
また、チャネルを形成する酸化物半導体層の下地絶縁層に、加熱により酸素を放出する絶縁層を用い、該酸化物半導体層の酸素欠損を低減する半導体装置が開示されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５５２９号公報
【特許文献２】特開２００９−２７８１１５号公報
【特許文献３】特開２０１２−００９８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
酸化物半導体膜を有するトランジスタとしては、例えば、ボトムゲート構造型またはトップゲート構造型等が挙げられる。酸化物半導体膜を有するトランジスタを表示装置に適用する場合、トップゲート構造型のトランジスタよりもボトムゲート型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられるため、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装置の画質の高精細化（例えば、４ｋ×２ｋ（水平方向画素数＝３８４０画素、垂直方向画素数＝２１６０画素）または８ｋ×４ｋ（水平方向画素数＝７６８０画素、垂直方向画素数＝４３２０画素）に代表される高精細な表示装置）が進むと、ボトムゲート型のトランジスタでは、ゲート電極とソース電極及びドレイン電極との間の寄生容量が生じる場合がある。該寄生容量の大きさによっては、信号遅延等が大きくなり、表示装置の画質が劣化するという問題があった。そこで、酸化物半導体膜を有するトップゲート型のトランジスタについて、安定した半導体特性及び高い信頼性を有する構造の開発が望まれている。
【０００９】
また、酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半導体膜のチャネル領域中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜のチャネル領域中に酸素欠損が形成されると、該酸素欠損に起因してキャリアが生成される。酸化物半導体膜のチャネル領域中にキャリアが生成されると、酸化物半導体膜をチャネル領域に有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつくという問題がある。したがって、酸化物半導体膜のチャネル領域においては、酸素欠損が少ないほど好ましい。一方で、酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、ソース電極及びドレイン電極と接する酸化物半導体膜としては、ソース電極及びドレイン電極との接触抵抗を低減するために酸素欠損が多く、抵抗が低い方が好ましい。
【００１０】
上記問題に鑑み、本発明の一態様は、酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または、本発明の一態様は、酸化物半導体を有するトップゲート型のトランジスタを提供することを課題の１つとする。または、本発明の一態様は、微細なトランジスタを提供することを課題の１つとする。または、本発明の一態様は、酸化物半導体を有するオン電流が大きいトランジスタを提供することを課題の１つとする。または、本発明の一態様は、酸化物半導体を有するオフ電流が小さいトランジスタを提供することを課題の１つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。
【００１１】
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
（１）
本発明の一態様は、第１の絶縁膜上に酸化物半導体膜を成膜し、酸化物半導膜上に第２の絶縁膜を成膜し、第２の絶縁膜上に導電膜を成膜し、導電膜および第２の絶縁膜をリソグラフィー法によって導電膜を有するゲート電極および第２の絶縁膜を有するゲート絶縁膜を形成し、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、または希ガスの１以上のイオンを第１の領域に注入し、第１の絶縁膜上、半導体膜上およびゲート電極上に第３の絶縁膜を成膜し、第１の領域は、第１の領域とゲート電極とが互いに重ならない領域を有し、第２の絶縁膜の成膜は、ＰＥＣＶＤ法を用いて成膜し、ＰＥＣＶＤ法に使用する気体は、シランおよび一酸化二窒素であり、シランの流量に対して一酸化二窒素の流量は１０００倍より大きく１００００倍未満であることを特徴とする半導体装置の作製方法である。
【００１３】
（２）
また、本発明の一態様は、希ガスは、ヘリウム、ネオン、アルゴン、クリプトンまたはキセノンの１以上を用いることを特徴とする（１）に記載の半導体装置の作製方法である。
【００１４】
（３）
また、本発明の一態様は、注入は、プラズマ処理法、イオンドーピング法またはイオン注入法を用いて行うことを特徴とする（１）または（３）に記載の半導体装置の作製方法である。
【００１５】
（４）
また、本発明の一態様は、第３の絶縁膜は、窒素、水素またはフッ素の１以上を有する気体を用いて成膜することを特徴とする（１）乃至（３）のいずれか一に記載の半導体装置の作製方法である。
【００１６】
（５）
また、本発明の一態様は、基板上に第１の導電膜を形成し、基板上および第１の導電膜上に第１の絶縁膜を成膜し、第１の絶縁膜上に酸化物半導体膜を成膜し、酸化物半導膜上に第２の絶縁膜を成膜し、第２の絶縁膜上に第２の導電膜を成膜し、第２の導電膜および第２の絶縁膜をリソグラフィー法によって第２の導電膜を有するゲート電極および第２の絶縁膜を有するゲート絶縁膜を形成し、ゲート電極およびゲート絶縁膜をマスクとして用いて、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、または希ガスの１以上のイオンを第１の領域に注入し、第１の絶縁膜上、半導体膜上およびゲート電極上に第３の絶縁膜を成膜し、第１の領域は、第１の領域とゲート電極とが互いに重ならない領域を有し、第２の絶縁膜の成膜は、ＰＥＣＶＤ法を用いて成膜し、ＰＥＣＶＤ法に使用する気体は、シランおよび一酸化二窒素であり、シランの流量に対して一酸化二窒素の流量は１０００倍より大きく１００００倍未満であることを特徴とする半導体装置の作製方法である。
【００１７】
（６）
また、本発明の一態様は、基板上に第１の導電膜を形成し、基板上および第１の導電膜上に第１の絶縁膜を成膜し、第１の絶縁膜上に酸化物半導体膜を成膜し、酸化物半導膜上に第２の絶縁膜を成膜し、第２の絶縁膜および第１の絶縁膜をリソグラフィー法によって第１の導電膜に達する開口部を形成し、第２の絶縁膜上に第２の導電膜を成膜し、第２の導電膜および第２の絶縁膜をリソグラフィー法によって第２の導電膜を有するゲート電極および第２の絶縁膜を有するゲート絶縁膜を形成し、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、または希ガスの１以上のイオンを第１の領域に注入し、第１の絶縁膜上、半導体膜上およびゲート電極上に第３の絶縁膜を成膜し、第１の領域は、第１の領域とゲート電極とが互いに重ならない領域を有し、第２の絶縁膜の成膜は、ＰＥＣＶＤ法を用いて成膜し、ＰＥＣＶＤ法に使用する気体は、シランおよび一酸化二窒素であり、シランの流量に対して一酸化二窒素の流量は１０００倍より大きく１００００倍未満であることを特徴とする半導体装置の作製方法である。
【００１８】
（７）
また、本発明の一態様は、希ガスは、ヘリウム、ネオン、アルゴン、クリプトンまたはキセノンの１以上を用いることを特徴とする（５）または（６）に記載の半導体装置の作製方法である。
【００１９】
（８）
また、本発明の一態様は、注入は、プラズマ処理法、イオンドーピング法またはイオン注入法を用いて行うことを特徴とする（５）乃至（７）のいずれか一に記載の半導体装置の作製方法である。
【００２０】
（９）
また、本発明の一態様は、第３の絶縁膜は、窒素、水素またはフッ素の１以上を有する気体を用いて成膜することを特徴とする（５）乃至（８）のいずれか一に記載の半導体装置の作製方法である。
【００２１】
（１０）
また、本発明の一態様は、表示装置の作製方法であって、表示装置は、（１）乃至（９）のいずれか一に記載の半導体装置の作製方法を用いて作製された半導体装置および表示素子を有することを特徴とする表示装置の作製方法である。
【００２２】
（１１）
また、本発明の一態様は、表示モジュールの作製方法であって、表示モジュールは、（１０）に記載の表示装置の作製方法を用いて作製された表示装置およびタッチセンサを有することを特徴とする表示モジュールの作製方法である。
【００２３】
（１２）
また、本発明の一態様は、電子機器の作製方法であって、電子機器は、（１１）に記載の表示モジュールの作製方法を用いて作製された表示モジュール、および操作キーまたはバッテリを有することを特徴とする電子機器の作製方法である。
【発明の効果】
【００２４】
本発明の一態様により、酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、酸化物半導体を有するトップゲート型のトランジスタを提供することができる。または、本発明の一態様により、微細なトランジスタを提供することができる。または、本発明の一態様により、酸化物半導体を有するオン電流が大きいトランジスタを提供することができる。または、本発明の一態様により、酸化物半導体を有するオフ電流が小さいトランジスタを提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。
【００２５】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２６】
【図１】半導体装置を説明する上面図及び断面図。
【図２】半導体装置を説明する上面図及び断面図。
【図３】半導体装置を説明する断面図。
【図４】半導体装置を説明する断面図。
【図５】半導体装置を説明する断面図。
【図６】半導体装置を説明する断面図。
【図７】半導体装置を説明する断面図。
【図８】半導体装置を説明する断面図。
【図９】半導体装置を説明する断面図。
【図１０】半導体装置を説明する断面図。
【図１１】半導体装置を説明する断面図。
【図１２】バンド構造を説明する図。
【図１３】半導体装置の作製方法を説明する断面図。
【図１４】半導体装置の作製方法を説明する断面図。
【図１５】半導体装置の作製方法を説明する断面図。
【図１６】半導体装置の作製方法を説明する断面図。
【図１７】半導体装置の作製方法を説明する断面図。
【図１８】半導体装置の作製方法を説明する断面図。
【図１９】酸素欠損が形成されるモデルを説明する図。
【図２０】酸素欠損が形成されるモデルを説明する図。
【図２１】計算に用いたモデルを説明する図。
【図２２】ＶｏＦモデルの状態密度の計算結果を説明する図。
【図２３】計算に用いたモデルを説明する図。
【図２４】計算に用いたモデルを説明する図。
【図２５】結晶モデルの状態密度の計算結果を説明する図。
【図２６】Ｖｏ及びＶｏＦの形成エネルギーの計算結果を説明する図。
【図２７】Ｆｉｎｔ及びＯｉｎｔの形成エネルギーの計算結果を説明する図。
【図２８】反応原系及び生成系の形成エネルギーとエネルギー差の計算結果を説明する図。
【図２９】計算に用いたモデルを説明する図。
【図３０】ＩｎＧａＺｎＯ４結晶モデルの格子間における不純物（ＦまたはＨ）の安定配置のモデルを説明する図。
【図３１】ＩｎＧａＺｎＯ４結晶中のＦの拡散経路のモデルを説明する図。
【図３２】Ｆの拡散経路に対応するエネルギーの変化の計算結果を説明する図。
【図３３】ＩｎＧａＺｎＯ４結晶中のＨの拡散経路のモデルを説明する図。
【図３４】Ｈの拡散経路に対応するエネルギーの変化の計算結果を説明する図。
【図３５】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図３６】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図３７】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図３８】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図３９】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図４０】表示装置の一態様を示す上面図。
【図４１】表示装置の一態様を示す断面図。
【図４２】表示装置の一態様を示す断面図。
【図４３】半導体装置の一態様を示す上面図及び断面図。
【図４４】半導体装置の一態様を示す上面図及び断面図。
【図４５】半導体装置の一態様を示す上面図及び断面図。
【図４６】半導体装置の一態様を示す上面図及び断面図。
【図４７】半導体装置の一態様を示す断面図。
【図４８】半導体装置の回路構成を説明する図。
【図４９】画素回路の構成を説明する図、及び画素回路の動作を説明するタイミングチャート。
【図５０】表示装置を説明するブロック図及び回路図。
【図５１】本発明の一態様を説明するための回路図およびタイミングチャート。
【図５２】本発明の一態様を説明するためのグラフおよび回路図。
【図５３】本発明の一態様を説明するための回路図およびタイミングチャート。
【図５４】本発明の一態様を説明するための回路図およびタイミングチャート。
【図５５】入出力装置の一例を示す断面図。
【図５６】本発明の一態様に係る記憶装置を示す回路図。
【図５７】本発明の一態様に係る記憶装置を示す回路図。
【図５８】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図５９】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図６０】本発明の一態様に係る半導体装置を示す上面図。
【図６１】本発明の一態様に係る半導体装置を示すブロック図。
【図６２】本発明の一態様に係る半導体装置を示す断面図。
【図６３】本発明の一態様に係る半導体装置を示す断面図。
【図６４】表示モジュールを説明する図。
【図６５】電子機器を説明する図。
【図６６】表示装置の斜視図。
【図６７】実施例のＴＤＳ分析の図。
【図６８】実施例のシート抵抗を表す図。
【図６９】実施例のＴＤＳ分析の図。
【図７０】実施例のＩｄ−Ｖｇ特性の図。
【図７１】実施例のＩｄ−Ｖｇ特性の図。
【図７２】実施例のＩｄ−Ｖｇ特性の図。
【図７３】実施例のＩｄ−Ｖｇ特性の図。
【図７４】実施例のＩｄ−Ｖｄ特性の図。
【発明を実施するための形態】
【００２７】
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
【００２９】
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３０】
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３１】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００３２】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３３】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３４】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００３５】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３６】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００３７】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
【００３８】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００３９】
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【００４０】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００４１】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００４２】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００４３】
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００４４】
また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００４５】
（実施の形態１）
本実施の形態では、トランジスタを有する半導体装置、及び当該半導体装置の作製方法の一例について、図１乃至図２０を用いて説明する。
【００４６】
＜１−１．半導体装置の構成例１＞
図１（Ａ）（Ｂ）（Ｃ）に、トランジスタを有する半導体装置の一例を示す。なお、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタは、トップゲート型である。
【００４７】
図１（Ａ）は、トランジスタ１００の上面図であり、図１（Ｂ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。なお、図１（Ａ）では、明瞭化のため、絶縁膜１１０などの構成要素を省略して図示している。なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長（Ｌ）方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅（Ｗ）方向と呼称する場合がある。
【００４８】
図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、基板１０２上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１４と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１４上の絶縁膜１１６と、を有する。なお、酸化物半導体膜１０８は、導電膜１１４と重なるチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
【００４９】
なお、絶縁膜１１６は、窒素、水素、フッ素の１以上を有する。絶縁膜１１６と、ソース領域１０８ｓ及びドレイン領域１０８ｄと、が接することで、絶縁膜１１６中の窒素、水素、またはフッ素の１以上がソース領域１０８ｓ及びドレイン領域１０８ｄ中に添加される。ソース領域１０８ｓ及びドレイン領域１０８ｄは、上述の元素が添加されることで、キャリア密度が高くなる。特に、ソース領域１０８ｓ及びドレイン領域１０８ｄは、フッ素を有すると好ましい。ソース領域１０８ｓ及びドレイン領域１０８ｄがフッ素を有すると、キャリア密度を安定して高めることができる。なお、酸化物半導体がフッ素を有する構成については、実施の形態２にて詳細に説明する。
【００５０】
また、トランジスタ１００は、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１６、１１８に設けられた開口部１４１ａを介して、ソース領域１０８ｓに電気的に接続される導電膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部１４１ｂを介して、ドレイン領域１０８ｄに電気的に接続される導電膜１２０ｂと、を有していてもよい。
【００５１】
なお、本明細書等において、絶縁膜１０４を第１の絶縁膜と、絶縁膜１１０を第２の絶縁膜と、絶縁膜１１６を第３の絶縁膜と、絶縁膜１１８を第４の絶縁膜と、それぞれ呼称する場合がある。また、導電膜１１４は、ゲート電極としての機能を有し、導電膜１２０ａは、ソース電極としての機能を有し、導電膜１２０ｂは、ドレイン電極としての機能を有する。
【００５２】
また、絶縁膜１１０は、酸化物半導体膜１０８および絶縁膜１０４に酸素を供給する機能を有する。絶縁膜１１０が、酸化物半導体膜１０８に酸素を供給する機能を有することで、酸化物半導体膜１０８が有するチャネル領域１０８ｉ中に酸素を供給することができる。よって、チャネル領域１０８ｉに形成されうる酸素欠損を過剰酸素により補填することができるため、信頼性の高い半導体装置を提供することができる。さらに、絶縁膜１１０が、絶縁膜１０４に酸素を供給する機能を有することで、絶縁膜１０４に供給された過剰酸素が、熱処理などによって酸化物半導体膜１０８内に移動し、酸化物半導体膜１０８内の酸素欠損を補填することができるため、より信頼性の高い半導体装置を提供することができる。
【００５３】
なお、酸化物半導体膜１０８中に酸素を供給させるためには、酸化物半導体膜１０８の下方に形成される絶縁膜１０４に酸素を供給してもよい。ただし、この場合、絶縁膜１０４中に含まれる過剰酸素は、酸化物半導体膜１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄにも供給されうる。ソース領域１０８ｓ、及びドレイン領域１０８ｄ中に酸素が供給されると、ソース領域１０８ｓ、及びドレイン領域１０８ｄの抵抗が高くなる場合がある。
【００５４】
一方で、酸化物半導体膜１０８の上方に形成される絶縁膜１１０に過剰酸素を有する構成とすることで、チャネル領域１０８ｉにのみ選択的に過剰酸素を供給させることが可能となる。あるいは、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄに過剰酸素を供給させたのち、ソース領域１０８ｓ及びドレイン領域１０８ｄのキャリア密度を選択的に高めればよい。
【００５５】
また、酸化物半導体膜１０８が有するソース領域１０８ｓ及びドレイン領域１０８ｄは、それぞれ、酸素欠損を形成する元素、または酸素欠損と結合する元素を有すると好ましい。当該酸素欠損を形成する元素、または酸素欠損と結合する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。上記酸素欠損を形成する元素は、絶縁膜１１６の構成元素がソース領域１０８ｓ、及びドレイン領域１０８ｄに拡散する、または不純物添加処理によりソース領域１０８ｓ、及びドレイン領域１０８ｄ中に添加される。
【００５６】
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
【００５７】
このように、本発明の一態様の半導体装置においては、酸化物半導体膜１０８に接する絶縁膜１１０に酸素を供給することで、酸化物半導体膜１０８が有するチャネル領域１０８ｉ中に選択的に過剰酸素を供給することができる。また、絶縁膜１１６が水素、窒素、またはフッ素の１以上を有することで、絶縁膜１１６と接するソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を選択的に高めることが可能となる。したがって、電気特性の優れた半導体装置を提供することができる。
【００５８】
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の構成要素の詳細について説明する。
【００５９】
［基板］
基板１０２としては、様々な基板を用いることができ、特定のものに限定されることはない。基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
【００６０】
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板１０２とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタを耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成、または基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【００６１】
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【００６２】
［第１の絶縁膜］
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４において少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させることが可能である。
【００６３】
絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半導体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８のチャネル領域１０８ｉに含まれる酸素欠損を低減することが可能である。
【００６４】
絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することができる。
【００６５】
［酸化物半導体膜］
酸化物半導体膜１０８は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物半導体膜１０８として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【００６６】
なお、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたときＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
【００６７】
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上、または３ｅＶ以上であると好ましい。
【００６８】
酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
【００６９】
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。なお、成膜される酸化物半導体膜１０８の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％程度変動することがある。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。また、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：７を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６近傍となる場合がある。
【００７０】
また、酸化物半導体膜１０８において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型となる場合がある。このため、酸化物半導体膜１０８、特にチャネル領域１０８ｉにおいて、シリコンあるいは炭素の濃度を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、または２×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。なお、上述のシリコンまたは炭素の濃度としては、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することができる。
【００７１】
また、チャネル領域１０８ｉにおいて、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、または２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、チャネル領域１０８ｉのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
【００７２】
また、チャネル領域１０８ｉに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型となる場合がある。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、チャネル領域１０８ｉにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３以下とすればよい。
【００７３】
また、チャネル領域１０８ｉにおいて、不純物元素を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、チャネル領域１０８ｉにおいては、キャリア密度を１×１０１７個／ｃｍ３以下、または１×１０１５個／ｃｍ３以下、または１×１０１３個／ｃｍ３以下、または１×１０１１個／ｃｍ３以下とすることができる。
【００７４】
チャネル領域１０８ｉとして、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。あるいは、真性、または実質的に真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さい特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
【００７５】
一方で、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、絶縁膜１１６と接する。ソース領域１０８ｓ、及びドレイン領域１０８ｄが絶縁膜１１６と接することで、絶縁膜１１６からソース領域１０８ｓ、及びドレイン領域１０８ｄに水素、窒素、フッ素の１以上が添加されるため、キャリア密度が高くなる。
【００７６】
また、酸化物半導体膜１０８は、非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【００７７】
なお、酸化物半導体膜１０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、及び単結晶構造の領域の二種以上を有する単層膜、あるいはこの膜が積層された構造であってもよい。
【００７８】
なお、酸化物半導体膜１０８において、チャネル領域１０８ｉと、ソース領域１０８ｓ及びドレイン領域１０８ｄとの結晶性が異なる場合がある。具体的には、酸化物半導体膜１０８において、チャネル領域１０８ｉよりもソース領域１０８ｓ及びドレイン領域１０８ｄの方が、結晶性が低い場合がある。これは、ソース領域１０８ｓ及びドレイン領域１０８ｄに不純物元素が添加された際に、ソース領域１０８ｓ及びドレイン領域１０８ｄにダメージが入ってしまい、結晶性が低下するためである。
【００７９】
［第２の絶縁膜］
絶縁膜１１０は、トランジスタ１００のゲート絶縁膜として機能する。また、絶縁膜１１０は、酸化物半導体膜１０８、特にチャネル領域１０８ｉに酸素を供給する機能を有する。例えば、絶縁膜１１０としては、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１１０において、酸化物半導体膜１０８と接する領域は、少なくとも酸化物絶縁膜を用いて形成することが好ましい。絶縁膜１１０として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよい。
【００８０】
また、絶縁膜１１０の厚さは、５ｎｍ以上４００ｎｍ以下、または５ｎｍ以上３００ｎｍ以下、または１０ｎｍ以上２５０ｎｍ以下とすることができる。
【００８１】
また、絶縁膜１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁膜１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
【００８２】
また、絶縁膜１１０には、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
【００８３】
例えば、絶縁膜１１０として、二酸化窒素（ＮＯ２）起因のスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁膜を用いると好適である。
【００８４】
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ、ｘは０を超えて２以下、好ましくは１以上２以下、代表的にはＮＯまたはＮＯ２）は、絶縁膜１１０中に準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１０及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１０側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１０及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
【００８５】
したがって、絶縁膜１１０としては、窒素酸化物の含有量が少ない膜を用いる、別言すると絶縁膜１１０として窒素酸化物の放出量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
【００８６】
窒素酸化物の放出量が少ない絶縁膜としては、例えば、酸化窒化シリコン膜を用いることができる。当該酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
【００８７】
窒素酸化物は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁膜を用いることで窒素酸化物が低減される。
【００８８】
なお、絶縁膜１１０をＳＩＭＳで測定した場合、膜中の窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下であると好ましい。
【００８９】
また、絶縁膜１１０として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【００９０】
［第３の絶縁膜］
絶縁膜１１６は、窒素、水素、フッ素の１以上を有する。絶縁膜１１６としては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化フッ化シリコン、フッ化窒化シリコン等を用いて形成することができる。絶縁膜１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１６は、酸化物半導体膜１０８のソース領域１０８ｓ、及びドレイン領域１０８ｄと接する。したがって、絶縁膜１１６と接するソース領域１０８ｓ、及びドレイン領域１０８ｄ中の不純物（窒素、水素、またはフッ素）濃度が高くなり、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を高めることができる。
【００９１】
［第４の絶縁膜］
絶縁膜１１８としては、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。絶縁膜１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
【００９２】
また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
【００９３】
絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
【００９４】
［導電膜］
導電膜１１４、１２０ａ、１２０ｂとしては、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等を用いて形成することができる。また、導電膜１１４、１２０ａ、１２０ｂとしては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電膜１１４、１２０ａ、１２０ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００９５】
また、導電膜１１４、１２０ａ、１２０ｂは、インジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを含むインジウム錫酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物：ＩＴＳＯともいう）等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００９６】
また、導電膜１１４として、Ｉｎ−Ｇａ−Ｚｎ酸化物に代表される酸化物半導体を用いてもよい。この場合、導電膜１１４は、絶縁膜１１０に酸素を供給したのち、絶縁膜１１６から窒素、水素、またはフッ素が供給されることで、キャリア密度が高くなる。別言すると、酸化物半導体は、酸化物導電体（ＯＣ：Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）として機能する。したがって、導電膜１１４は、ゲート電極の一部として用いることができる。例えば、導電膜１１４としては、酸化物導電体（ＯＣ）の単層構造、金属膜の単層構造、または酸化物導電体（ＯＣ）と、金属膜との積層構造等が挙げられる。
【００９７】
なお、導電膜１１４として、遮光性を有する金属膜の単層構造、または酸化物導電体（ＯＣ）と遮光性を有する金属膜との積層構造を用いる場合、導電膜１１４の下方に形成されるチャネル領域１０８ｉを遮光することができるため、好適である。
【００９８】
導電膜１１４、１２０ａ、１２０ｂの厚さとしては、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
【００９９】
＜１−２．半導体装置の構成例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図２（Ａ）（Ｂ）（Ｃ）を用いて説明する。
【０１００】
図２（Ａ）は、トランジスタ１００Ａの上面図であり、図２（Ｂ）は図２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図２（Ｃ）は図２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
【０１０１】
図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、基板１０２上に形成された導電膜１０６と、導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１４と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１４上の絶縁膜１１６と、を有する。また、酸化物半導体膜１０８は、導電膜１１４と重なるチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
【０１０２】
トランジスタ１００Ａは、先に示すトランジスタ１００の構成に加え、導電膜１０６と、開口部１４３と、を有する。
【０１０３】
なお、開口部１４３は、絶縁膜１０４、及び絶縁膜１１０に設けられる。また、導電膜１０６は、開口部１４３を介して、導電膜１１４と、電気的に接続される。よって、導電膜１０６と導電膜１１４には、同じ電位が与えられる。なお、開口部１４３を設けずに、導電膜１０６と、導電膜１１４と、に異なる電位を与えてもよい。または、開口部１４３を設けずに、導電膜１０６を遮光膜として用いてもよい。例えば、導電膜１０６を遮光性の材料により形成することで、チャネル領域１０８ｉに照射される下方からの光を抑制することができる。
【０１０４】
なお、トランジスタ１００Ａの構成とする場合、導電膜１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電膜１１４は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁膜１０４は、第１のゲート絶縁膜としての機能を有し、絶縁膜１１０は、第２のゲート絶縁膜としての機能を有する。
【０１０５】
このように、図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、先に説明したトランジスタ１００と異なり、酸化物半導体膜１０８の上下にゲート電極として機能する導電膜を有する構造である。トランジスタ１００Ａに示すように、本発明の一態様の半導体装置には、複数のゲート電極を設けてもよい。
【０１０６】
また、図２（Ｃ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０６と、第２のゲート電極として機能する導電膜１１４のそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
【０１０７】
また、導電膜１１４のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８のチャネル幅方向全体は、絶縁膜１１０を介して導電膜１１４に覆われている。また、導電膜１１４と導電膜１０６とは、絶縁膜１０４、及び絶縁膜１１０に設けられる開口部１４３において接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面の一方は、絶縁膜１１０を介して導電膜１１４と対向している。
【０１０８】
別言すると、トランジスタ１００Ａのチャネル幅方向において、導電膜１０６及び導電膜１１４は、絶縁膜１０４、及び絶縁膜１１０に設けられる開口部１４３において接続すると共に、絶縁膜１０４及び絶縁膜１１０を介して酸化物半導体膜１０８を取り囲む構成である。
【０１０９】
このような構成を有することで、トランジスタ１００Ａに含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能する導電膜１１４の電界によって電気的に取り囲むことができる。トランジスタ１００Ａのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜１０８を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
【０１１０】
トランジスタ１００Ａは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０６または導電膜１１４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１００Ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００Ａを微細化することが可能となる。また、トランジスタ１００Ａは、導電膜１０６、及び導電膜１１４によって取り囲まれた構造を有するため、トランジスタ１００Ａの機械的強度を高めることができる。
【０１１１】
なお、トランジスタ１００Ａのチャネル幅方向において、開口部１４３が形成されていない酸化物半導体膜１０８の側面に、開口部１４３と異なる開口部を形成してもよい。
【０１１２】
また、トランジスタ１００Ａに示すように、トランジスタが、半導体膜を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
【０１１３】
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。
【０１１４】
固定電位Ｖｂは、例えば、トランジスタのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。一方で、固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲート−ソース間電圧Ｖｇｓが高電源電位のときのドレイン電流を向上させ、トランジスタを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
【０１１５】
また、トランジスタの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
【０１１６】
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタのオン電流を向上し、トランジスタを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
【０１１７】
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
【０１１８】
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタのオン電流が向上し、トランジスタを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
【０１１９】
信号Ａがデジタル信号であり、信号Ｂがアナログ信号であってもよい。または信号Ａがアナログ信号であり、信号Ｂがデジタル信号であってもよい。
【０１２０】
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタの両方のゲート電極に固定電位を与える場合、トランジスタを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
【０１２１】
なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
【０１２２】
＜１−３．半導体装置の構成例３＞
次に、図２（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図３乃至図７を用いて説明する。
【０１２３】
図３（Ａ）（Ｂ）は、トランジスタ１００Ｂの断面図であり、図４（Ａ）（Ｂ）は、トランジスタ１００Ｃの断面図であり、図５（Ａ）（Ｂ）はトランジスタ１００Ｄの断面図であり、図６（Ａ）（Ｂ）トランジスタ１００Ｅの断面図であり、図７（Ａ）（Ｂ）は、トランジスタ１００Ｆの断面図の断面図である。なお、トランジスタ１００Ｂ、トランジスタ１００Ｃ、トランジスタ１００Ｄ、トランジスタ１００Ｅ、及びトランジスタ１００Ｆの上面図としては、図２（Ａ）に示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
【０１２４】
図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂは、先に示すトランジスタ１００Ａと導電膜１１４、及び絶縁膜１１０の形状が異なる。具体的には、トランジスタ１００Ａは、導電膜１１４、及び絶縁膜１１０がテーパー形状であったのに対し、トランジスタ１００Ｂは、導電膜１１４、及び絶縁膜１１０が矩形状である。具体的には、トランジスタ１００Ａは、トランジスタのチャネル長（Ｌ）方向の断面において、導電膜１１４の上端部が絶縁膜１１０の下端部よりも内側に形成される。別言すると、絶縁膜１１０の側端部は、導電膜１１４の側端部よりも外側に位置する。一方で、トランジスタ１００Ｂは、トランジスタのチャネル長（Ｌ）方向の断面において、導電膜１１４の上端部と、絶縁膜１１０の下端部とが概略同じ位置に形成される。
【０１２５】
例えば、導電膜１１４と、絶縁膜１１０と、を同じマスクで加工し、ドライエッチング法を用いて、一括して加工することでトランジスタ１００Ｂの構造とすることができる。
【０１２６】
トランジスタ１００Ａのような構成とすることで、絶縁膜１１６の被覆性が向上するため好ましい。一方で、トランジスタ１００Ｂのような構成とすることで、ソース領域１０８ｓ及びドレイン領域１０８ｄと、導電膜１１４との端部が概略同じ位置に形成されるため好ましい。
【０１２７】
図４（Ａ）（Ｂ）に示すトランジスタ１００Ｃは、先に示すトランジスタ１００Ａと導電膜１１４、及び絶縁膜１１０の形状が異なる。具体的には、トランジスタ１００Ｃは、導電膜１１４、及び絶縁膜１１０が逆テーパー形状である。別言すると、トランジスタ１００Ｃは、トランジスタのチャネル長（Ｌ）方向の断面において、導電膜１１４の上端部が絶縁膜１１０の下端部よりも外側に形成される。
【０１２８】
例えば、導電膜１１４と、絶縁膜１１０と、を同じマスクで加工し、ウエットエッチング法を用いて、一括して加工することでトランジスタ１００Ｃの構造とすることができる。
【０１２９】
また、トランジスタ１００Ｃのような構成とすることで、ゲート電極として機能する導電膜１１４よりも内側にソース領域１０８ｓ及びドレイン領域１０８ｄが設けられる。なお、導電膜１１４と、ソース領域１０８ｓとが重なる領域、及び導電膜１１４と、ドレイン領域とが重なる領域は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。なお、Ｌｏｖ領域とは、ゲート電極として機能する導電膜１１４と重なり、且つチャネル領域１０８ｉよりも抵抗が低い領域である。Ｌｏｖ領域を有する構造とすることで、チャネル領域１０８ｉと、ソース領域１０８ｓ及びドレイン領域１０８ｄとの間に高抵抗領域が形成されないため、トランジスタのオン電流を高めることが可能となる。
【０１３０】
図５（Ａ）（Ｂ）に示すトランジスタ１００Ｄは、先に示すトランジスタ１００Ａと導電膜１１４、及び絶縁膜１１０の形状が異なる。具体的には、トランジスタ１００Ｄは、トランジスタのチャネル長（Ｌ）方向の断面において、導電膜１１４の下端部と、絶縁膜１１０との上端部の位置が異なる。導電膜１１４の下端部は、絶縁膜１１０の上端部よりも内側に形成される。
【０１３１】
例えば、導電膜１１４と、絶縁膜１１０と、を同じマスクで加工し、導電膜１１４をウエットエッチング法で、絶縁膜１１０をドライエッチング法で、それぞれ加工することで、トランジスタ１００Ｄの構造とすることができる。
【０１３２】
また、トランジスタ１００Ｄの構造とすることで、酸化物半導体膜１０８中に、領域１０８ｆが形成される場合がある。領域１０８ｆは、チャネル領域１０８ｉとソース領域１０８ｓとの間、及びチャネル領域１０８ｉとドレイン領域１０８ｄとの間に形成される。
【０１３３】
領域１０８ｆは、高抵抗領域あるいは低抵抗領域のいずれか一方として機能する。高抵抗領域とは、チャネル領域１０８ｉと同等の抵抗を有し、ゲート電極として機能する導電膜１１４が重畳しない領域である。領域１０８ｆが高抵抗領域の場合、領域１０８ｆは、所謂オフセット領域として機能する。領域１０８ｆがオフセット領域として機能する場合においては、トランジスタ１００Ｂのオン電流の低下を抑制するために、チャネル長（Ｌ）方向において、領域１０８ｆを１μｍ以下とすればよい。
【０１３４】
また、低抵抗領域とは、チャネル領域１０８ｉよりも抵抗が低く、且つソース領域１０８ｓ及びドレイン領域１０８ｄよりも抵抗が高い領域である。領域１０８ｆが低抵抗領域の場合、領域１０８ｆは、所謂、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。領域１０８ｆがＬＤＤ領域として機能する場合においては、ドレイン領域の電界緩和が可能となるため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動を低減することができる。
【０１３５】
なお、領域１０８ｆをＬＤＤ領域とする場合には、例えば、絶縁膜１１６から領域１０８ｆに窒素、水素、フッ素の１以上を供給する、あるいは、絶縁膜１１０をマスクとして、絶縁膜１１０の上方から不純物元素を添加することで、当該不純物が絶縁膜１１０を介し、酸化物半導体膜１０８に添加されることで形成することができる。
【０１３６】
図６（Ａ）（Ｂ）に示すトランジスタ１００Ｅは、先に示すトランジスタ１１０Ａと絶縁膜１１０の形状が異なる。具体的には、トランジスタ１００Ｅは、トランジスタのチャネル長（Ｌ）方向の断面において、導電膜１１４の下端部が、絶縁膜１１０の上端部よりも外側に形成される。
【０１３７】
例えば、導電膜１１４と、絶縁膜１１０と、を同じマスクで加工し、導電膜１１４をドライエッチング法で加工し、その後エッチャント等を用い絶縁膜１１０の側面をエッチングする（サイドエッチング）ことで、トランジスタ１００Ｅの構造とすることができる。
【０１３８】
また、トランジスタ１００Ｅのような構成とすることで、トランジスタ１００Ｃと同様に、Ｌｏｖ領域を設けることができる。
【０１３９】
図７（Ａ）（Ｂ）に示すトランジスタ１００Ｆは、先に示すトランジスタ１００Ａと比較し、絶縁膜１１８上に平坦化絶縁膜として機能する絶縁膜１２２が設けられている点が異なる。それ以外の構成については、先に示すトランジスタ１００Ａと同様の構成であり、同様の効果を奏する。
【０１４０】
絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜１２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料としては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
【０１４１】
なお、図７（Ａ）（Ｂ）においては、絶縁膜１２２が有する開口部の形状は、開口部１４１ａ、１４１ｂよりも小さい形状としたが、これに限定されず、例えば、開口部１４１ａ、１４１ｂと同じ形状、または開口部１４１ａ、１４１ｂよりも大きい形状としてもよい。
【０１４２】
また、図７（Ａ）（Ｂ）においては、絶縁膜１２２上に導電膜１２０ａ、１２０ｂを設ける構成について例示したがこれに限定されず、例えば、絶縁膜１１８上に導電膜１２０ａ、１２０ｂを設け、導電膜１２０ａ、１２０ｂ上に絶縁膜１２２を設ける構成としてもよい。
【０１４３】
＜１−４．半導体装置の構成例４＞
次に、図２（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図８乃至図１１を用いて説明する。
【０１４４】
図８（Ａ）（Ｂ）は、トランジスタ１００Ｇの断面図であり、図９（Ａ）（Ｂ）は、トランジスタ１００Ｈの断面図であり、図１０（Ａ）（Ｂ）は、トランジスタ１００Ｊの断面図であり、図１１（Ａ）（Ｂ）は、トランジスタ１００Ｋの断面図である。なお、トランジスタ１００Ｇ、トランジスタ１００Ｈ、トランジスタ１００Ｊ、及びトランジスタ１００Ｋの上面図としては、図２（Ａ）に示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
【０１４５】
トランジスタ１００Ｇ、トランジスタ１００Ｈ、トランジスタ１００Ｊ、及びトランジスタ１００Ｋは、先に示すトランジスタ１００Ａと酸化物半導体膜１０８の構造が異なる。それ以外の構成については、先に示すトランジスタ１００Ａと同様の構成であり、同様の効果を奏する。
【０１４６】
図８（Ａ）（Ｂ）に示すトランジスタ１００Ｇが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の３層の積層構造である。
【０１４７】
図９（Ａ）（Ｂ）に示すトランジスタ１００Ｈが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の２層の積層構造である。
【０１４８】
図１０（Ａ）（Ｂ）に示すトランジスタ１００Ｊが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉは、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の３層の積層構造であり、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２の２層の積層構造である。なお、トランジスタ１００Ｊのチャネル幅（Ｗ）方向の断面において、酸化物半導体膜１０８＿３が、酸化物半導体膜１０８＿１及び酸化物半導体膜１０８＿２の側面を覆う。
【０１４９】
図１１（Ａ）（Ｂ）に示すトランジスタ１００Ｋが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉは、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の２層の積層構造であり、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、及び酸化物半導体膜１０８＿２の単層構造である。なお、トランジスタ１００Ｋのチャネル幅（Ｗ）方向の断面において、酸化物半導体膜１０８＿３が、酸化物半導体膜１０８＿２の側面を覆う。
【０１５０】
チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍においては、加工におけるダメージにより欠陥（例えば、酸素欠損）が形成されやすい、あるいは不純物の付着により汚染されやすい。そのため、チャネル領域１０８ｉが実質的に真性であっても、電界などのストレスが印加されることによって、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍が活性化され、低抵抗（ｎ型）領域となりやすい。また、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍がｎ型領域の場合、当該ｎ型領域がキャリアのパスとなるため、寄生チャネルが形成される場合がある。
【０１５１】
そこで、トランジスタ１００Ｊ、及びトランジスタ１００Ｋにおいては、チャネル領域１０８ｉを積層構造とし、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面を、積層構造の一方の層で覆う構成とする。当該構成とすることで、チャネル領域１０８ｉの側面またはその近傍の欠陥を抑制する、あるいはチャネル領域１０８ｉの側面またはその近傍への不純物の付着を低減することが可能となる。
【０１５２】
＜１−５．バンド構造＞
ここで、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶縁膜１１０のバンド構造、並びに、絶縁膜１０４、酸化物半導体膜１０８＿２、１０８＿３、及び絶縁膜１１０のバンド構造について、図１２を用いて説明する。なお、図１２は、チャネル領域１０８ｉにおけるバンド構造である。
【０１５３】
図１２（Ａ）は、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶縁膜１１０を有する積層構造の膜厚方向のバンド構造の一例である。また、図１２（Ｂ）は、絶縁膜１０４、酸化物半導体膜１０８＿２、１０８＿３、及び絶縁膜１１０を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶縁膜１１０の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０１５４】
また、図１２（Ａ）は、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半導体膜１０８＿１として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿２として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿３として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
【０１５５】
また、図１２（Ｂ）は、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半導体膜１０８＿２として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿３として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
【０１５６】
図１２（Ａ）に示すように、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３において、伝導帯下端のエネルギー準位はなだらかに変化する。また、図１２（Ｂ）に示すように、酸化物半導体膜１０８＿２、１０８＿３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド構造を有するためには、酸化物半導体膜１０８＿１と酸化物半導体膜１０８＿２との界面、または酸化物半導体膜１０８＿２と酸化物半導体膜１０８＿３との界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする。
【０１５７】
酸化物半導体膜１０８＿１、１０８＿２、１０８＿３に連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。
【０１５８】
図１２（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１０８＿２がウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１０８＿２に形成されることがわかる。
【０１５９】
なお、酸化物半導体膜１０８＿１、１０８＿３を設けることにより、酸化物半導体膜１０８＿２に形成されうるトラップ準位を酸化物半導体膜１０８＿２より遠ざけることができる。
【０１６０】
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、トラップ準位に電子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラップ準位が酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。
【０１６１】
また、酸化物半導体膜１０８＿１、１０８＿３は、酸化物半導体膜１０８＿２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜１０８＿１、１０８＿３の電子親和力と、酸化物半導体膜１０８＿２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
【０１６２】
このような構成を有することで、酸化物半導体膜１０８＿２が主な電流経路となる。すなわち、酸化物半導体膜１０８＿２は、チャネル領域としての機能を有し、酸化物半導体膜１０８＿１、１０８＿３は、酸化物絶縁膜としての機能を有する。また、酸化物半導体膜１０８＿１、１０８＿３は、チャネル領域が形成される酸化物半導体膜１０８＿２を構成する金属元素の一種以上から構成される酸化物半導体膜を用いると好ましい。このような構成とすることで、酸化物半導体膜１０８＿１と酸化物半導体膜１０８＿２との界面、または酸化物半導体膜１０８＿２と酸化物半導体膜１０８＿３との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
【０１６３】
また、酸化物半導体膜１０８＿１、１０８＿３は、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半導体膜１０８＿１、１０８＿３を、その物性及び／または機能から、それぞれ酸化物絶縁膜とも呼べる。または、酸化物半導体膜１０８＿１、１０８＿３には、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１０８＿２よりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜１０８＿２の伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位が、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位よりも０．２ｅＶより真空準位に近い材料、好ましくは０．５ｅＶ以上真空準位に近い材料を適用することが好ましい。
【０１６４】
また、酸化物半導体膜１０８＿１、１０８＿３は、膜中にスピネル型の結晶構造が含まれないことが好ましい。酸化物半導体膜１０８＿１、１０８ｃ＿３の膜中にスピネル型の結晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１２０ａ、１２０ｂの構成元素が酸化物半導体膜１０８＿２へ拡散してしまう場合がある。なお、酸化物半導体膜１０８＿１、１０８＿３がＣＡＡＣ−ＯＳである場合、導電膜１２０ａ、１２０ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
【０１６５】
また、本実施の形態においては、酸化物半導体膜１０８＿１、１０８＿３として、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１０：１［原子数比］の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いてもよい。あるいは、酸化物半導体膜１０８＿１、１０８＿３として、金属元素の原子数比をＧａ：Ｚｎ＝１０：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いてもよい。この場合、酸化物半導体膜１０８＿２として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿１、１０８＿３として金属元素の原子数比をＧａ：Ｚｎ＝１０：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いると、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位との差を０．６ｅＶ以上とすることができるため好適である。
【０１６６】
なお、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦２）となる場合がある。また、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）となる場合がある。また、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β６≦８）となる場合がある。
【０１６７】
＜１−６．半導体装置の作製方法１＞
次に、図１に示すトランジスタ１００の作製方法の一例について、図１３乃至図１５を用いて説明する。なお、図１３乃至図１５は、トランジスタ１００の作製方法を説明するチャネル長（Ｌ）方向及びチャネル幅（Ｗ）方向の断面図である。
【０１６８】
まず、基板１０２上に絶縁膜１０４を形成する。続いて、絶縁膜１０４上に酸化物半導体膜を形成する。その後、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０７を形成する（図１３（Ａ）参照）。
【０１６９】
また、絶縁膜１０４を形成した後、絶縁膜１０４に酸素を添加してもよい。絶縁膜１０４に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１０４に酸素を添加してもよい。
【０１７０】
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いて形成することができる。
【０１７１】
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１０４への酸素添加量を増加させることができる。
【０１７２】
酸化物半導体膜１０７としては、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等により形成することができる。なお、酸化物半導体膜１０７への加工には、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすること形成することができる。また、印刷法を用いて、素子分離された酸化物半導体膜１０７を直接形成してもよい。
【０１７３】
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。また、酸化物半導体膜を形成する場合のスパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
【０１７４】
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、または１５０℃以上４５０℃以下、または２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、結晶性を高めることができるため好ましい。
【０１７５】
また、酸化物半導体膜１０７を形成した後、加熱処理を行い、酸化物半導体膜１０７の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
【０１７６】
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行うことができる。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
【０１７７】
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
【０１７８】
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０１７９】
次に、絶縁膜１０４及び酸化物半導体膜１０７上に絶縁膜１１０＿０を形成する（図１３（Ｂ）参照）。
【０１８０】
絶縁膜１１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０１８１】
本実施の形態では絶縁膜１１０＿０として、ＰＥＣＶＤ装置を用い、酸化窒化シリコン膜を形成する。絶縁膜１１０＿０の膜厚は、１０ｎｍ以上１００ｎｍ以下とする。なお、絶縁膜１１０＿０の形成時において、絶縁膜１１０＿０から酸化物半導体膜１０７中に酸素が添加される（図１３（Ｂ）参照）。
【０１８２】
本実施の形態において絶縁膜１１０＿０の成膜は、堆積性気体としてシランを、酸化性気体として一酸化二窒素を用いる。
【０１８３】
また、堆積性気体の流量に対して酸化性気体の流量を大きくすることが好ましい。例えば、シランの流量に対して一酸化二窒素の流量を１０００倍より大きく１００００倍未満、好ましくは、２０００倍以上６０００倍以下とする。また、処理室内の圧力を１０００Ｐａ以下、または５００Ｐａ以下とし、処理室内における基板温度を、２８０℃以上４００℃以下に保持し、ＰＥＣＶＤ装置を用いて、酸化窒化シリコン膜を形成することで、酸化物半導体膜１０７へ酸素を供給することができる。
【０１８４】
また、酸化物半導体膜１０７が重畳しない領域の絶縁膜１０４へも酸素を供給することができる。
【０１８５】
また、絶縁膜１１０＿０を、マイクロ波を用いたプラズマＣＶＤ装置を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１０＿０を形成することができる。
【０１８６】
絶縁膜１１０＿０の成膜後に、窒素酸化物を有するガス、窒素または酸素を有する気体、例えば一酸化二窒素を有する気体を用いたプラズマ処理を行ってもよい。または酸素を有する気体を用いてもよい。プラズマ処理は、上述のＰＥＣＶＤ装置またはマイクロ波を用いたプラズマＣＶＤ装置を用いることができる。該プラズマ処理を行うことにより、酸化物半導体膜１０７へ酸素を供給することができる。また、酸化物半導体膜１０７が重畳しない領域の絶縁膜１０４へも酸素を供給することができる。
【０１８７】
次に、絶縁膜１１０＿０上に導電膜１１４＿０を形成する。その後、導電膜１１４＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成する（図１３（Ｃ）参照）。
【０１８８】
次に、マスク１４０上からエッチングを行い、導電膜１１４＿０と、絶縁膜１１０＿０と、を加工する。その後、マスク１４０を除去することで、島状の導電膜１１４と、島状の絶縁膜１１０とを形成する（図１４（Ａ）参照）。
【０１８９】
導電膜１１４＿０及び絶縁膜１１０＿０の加工としては、ウエットエッチング法またはドライエッチング法を用いて行う。
【０１９０】
なお、導電膜１１４、及び絶縁膜１１０の加工の際に、導電膜１１４が重畳しない領域の酸化物半導体膜１０７の膜厚が薄くなる場合がある。または、導電膜１１４、及び絶縁膜１１０の加工の際に、酸化物半導体膜１０７が重畳しない領域の絶縁膜１０４の膜厚が薄くなる場合がある。また、導電膜１１４＿０、及び絶縁膜１１０＿０の加工の際に、エッチャントまたはエッチングガス（例えば、塩素など）が酸化物半導体膜１０７中に添加される、あるいは導電膜１１４＿０、または絶縁膜１１０＿０の構成元素が酸化物半導体膜１０７中に添加される場合がある。
【０１９１】
次に、絶縁膜１０４、酸化物半導体膜１０７、及び導電膜１１４上から、不純物元素１４５の添加を行う（図１４（Ｂ）参照）。
【０１９２】
不純物元素１４５の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
【０１９３】
なお、不純物元素１４５の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガスの一以上を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いることができる。希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いて不純物元素１４５を酸化物半導体膜１０７に添加することで、希ガス、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、及び塩素の一以上を酸化物半導体膜１０７に添加することができる。
【０１９４】
または、希ガスを添加した後、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を酸化物半導体膜１０７に添加してもよい。または、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を添加した後、希ガスを酸化物半導体膜１０７に添加してもよい。
【０１９５】
不純物元素１４５の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ以上１００ｋＶ以下、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イオン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
【０１９６】
また、本実施の形態においては、マスク１４０を除去してから、不純物元素１４５を添加する構成について例示したが、これに限定されず、例えば、マスク１４０を残したままの状態で不純物元素１４５の添加を行ってもよい。
【０１９７】
ただし、これに限定されず、例えば、不純物元素１４５を添加する工程を行わなくてもよい。この場合、不純物元素１４５を添加する工程を行わないため、製造工程を簡略化できる。
【０１９８】
次に、絶縁膜１０４、酸化物半導体膜１０７、及び導電膜１１４上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜１０７は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。また、絶縁膜１１６と接しない酸化物半導体膜１０７、別言すると絶縁膜１１０と接する酸化物半導体膜１０７はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形成される（図１４（Ｃ）参照）。
【０１９９】
絶縁膜１１６としては、絶縁膜１１６に用いることのできる材料を選択することで形成できる。絶縁膜１１６として、ＰＥＣＶＤ装置を用い、窒化フッ化シリコン膜または窒化シリコン膜を形成する。
【０２００】
絶縁膜１１６として、窒化フッ化シリコン膜または窒化シリコン膜を用いることで、絶縁膜１１６に接するソース領域１０８ｓ、及びドレイン領域１０８ｄに窒化フッ化シリコン膜中または窒化シリコン膜中の窒素、水素、フッ素の１以上を供給することができる。特に、ソース領域１０８ｓ、及びドレイン領域１０８ｄには、フッ素が供給されると好ましい。この結果、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を安定して高めることができる。
【０２０１】
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１４（Ｄ）参照）。
【０２０２】
絶縁膜１１８としては、絶縁膜１１８に用いることのできる材料を選択することで形成できる。絶縁膜１１８として、ＰＥＣＶＤ装置を用い、例えば酸化窒化シリコン膜を形成する。
【０２０３】
次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、ソース領域１０８ｓに達する開口部１４１ａと、ドレイン領域１０８ｄに達する開口部１４１ｂと、を形成する（図１５（Ａ）参照）。
【０２０４】
絶縁膜１１８及び絶縁膜１１６をエッチングする方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。
【０２０５】
次に、開口部１４１ａ、１４１ｂを覆うように、絶縁膜１１８上に導電膜１２０を形成する（図１５（Ｂ）参照）。
【０２０６】
導電膜１２０としては、導電膜１２０ａ、１２０ｂに用いることのできる材料を選択することで形成できる。
【０２０７】
次に、導電膜１２０上の所望の位置に、リソグラフィ工程によりマスクを形成した後、導電膜１２０の一部をエッチングすることで、導電膜１２０ａ、１２０ｂを形成する（図１５（Ｃ）参照）。
【０２０８】
導電膜１２０の加工方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。
【０２０９】
以上の工程により、図１に示すトランジスタ１００を作製することができる。
【０２１０】
なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）としては、上述の形成方法の他、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、ＡＬＤ法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法が挙げられる。
【０２１１】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２１２】
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛を用いる（Ｚｎ（ＣＨ３）２）。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２１３】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
【０２１４】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０２１５】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０２１６】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２１７】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
【０２１８】
＜１−７．半導体装置の作製方法２＞
次に、図２に示すトランジスタ１００Ａの作製方法の一例について、図１６乃至図１８を用いて説明する。なお、図１６乃至図１８は、トランジスタ１００Ａの作製方法を説明するチャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図である。
【０２１９】
まず、基板１０２上に導電膜１０６を形成する。次に、基板１０２、及び導電膜１０６上に絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜を形成する。その後、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０７を形成する（図１６（Ａ）参照）。
【０２２０】
導電膜１０６としては、導電膜１２０ａ、１２０ｂと同様の材料、及び同様の手法により形成することができる。
【０２２１】
次に、絶縁膜１０４及び酸化物半導体膜１０７上に絶縁膜１１０＿０を形成する。なお、絶縁膜１１０＿０の形成時において、酸化物半導体膜１０７および酸化物半導体膜１０７が重畳しない領域の絶縁膜１０４に酸素が供給される。図１６（Ｂ）において、当該酸素を矢印で模式的に表している（図１６（Ｂ）参照）。
【０２２２】
次に、絶縁膜１１０＿０上の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１０＿０及び絶縁膜１０４の一部をエッチングすることで、導電膜１０６に達する開口部１４３を形成する（図１６（Ｃ）参照）。
【０２２３】
開口部１４３の形成方法としては、ウエットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。
【０２２４】
次に、開口部１４３を覆うように、絶縁膜１１０＿０上に導電膜１１４＿０を形成する（図１６（Ｃ）参照）。
【０２２５】
なお、開口部１４３を覆うように、導電膜１１４＿０を形成することで、導電膜１０６と、導電膜１１４＿０とが電気的に接続される。
【０２２６】
次に、導電膜１１４＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成する（図１７（Ａ）参照）。
【０２２７】
次に、マスク１４０上から、エッチングを行い、導電膜１１４＿０、及び絶縁膜１１０＿０を加工する。導電膜１１４＿０、及び絶縁膜１１０＿０を加工することで、島状の導電膜１１４、及び島状の絶縁膜１１０が形成される（図１７（Ｂ）参照）。
【０２２８】
次に、マスク１４０を除去した後、絶縁膜１０４、酸化物半導体膜１０７、及び導電膜１１４上から、不純物元素１４５の添加を行う（図１７（Ｃ）参照）。
【０２２９】
不純物元素１４５の添加方法としては、上述を参酌する。。
【０２３０】
次に、絶縁膜１０４、酸化物半導体膜１０７、及び導電膜１１４上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜１０７は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。また、絶縁膜１１６と接しない酸化物半導体膜１０７、別言すると絶縁膜１１０と接する酸化物半導体膜１０７はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形成される（図１７（Ｄ）参照）。
【０２３１】
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１８（Ａ）参照）。
【０２３２】
次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、ソース領域１０８ｓに達する開口部１４１ａと、ドレイン領域１０８ｄに達する開口部１４１ｂと、を形成する（図１８（Ｂ）参照）。
【０２３３】
次に、開口部１４１ａ、１４１ｂを覆うように、絶縁膜１１８上に導電膜１２０を形成する（図１８（Ｃ）参照）。
【０２３４】
次に、導電膜１２０上の所望の位置に、リソグラフィ工程によりマスクを形成した後、導電膜１２０の一部をエッチングすることで、導電膜１２０ａ、１２０ｂを形成する（図１８（Ｄ）参照）。
【０２３５】
以上の工程により、図２に示すトランジスタ１００Ａを作製することができる。
【０２３６】
また、本実施の形態において、トランジスタが酸化物半導体膜を有する場合の例を示したが、本発明の一態様は、これに限定されない。本発明の一態様では、トランジスタが酸化物半導体膜を有さなくてもよい。一例としては、トランジスタのチャネル領域、チャネル領域の近傍、ソース領域、またはドレイン領域において、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
【０２３７】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０２３８】
（実施の形態２）
本実施の形態においては、酸化物半導体に形成される酸素欠損（Ｖｏ）、及び当該酸素欠損に不純物（フッ素または水素）が入った場合について、詳細に説明する。
【０２３９】
＜２−１．酸化物半導体に形成される酸素欠損（Ｖｏ）のモデルについて＞
まず、酸化物半導体に形成される酸素欠損（Ｖｏ）のモデルについて、説明する。酸化物半導体中において、酸素欠損は深い準位（ｄＤＯＳともいう。）を形成する。ｄＤＯＳは、酸化物半導体を用いたトランジスタの電気特性を劣化させる要因となる場合がある。ここでは、酸化物半導体中において、酸素欠損の集合体（Ｖｏクラスタともいう。）が形成されるモデルについて検証した結果について説明する。
【０２４０】
図１９（Ａ）は、初期状態（酸素欠損ができる前）のＩｎＧａＺｎＯ４結晶モデルを表す図であり、図１９（Ｂ）、図１９（Ｃ）、図２０（Ａ）、図２０（Ｂ）、及び図２０（Ｃ）は、のＩｎＧａＺｎＯ４結晶モデルに酸素欠損が形成されるモデルを表す図である。図１９（Ｂ）、図１９（Ｃ）、図２０（Ａ）、図２０（Ｂ）、及び図２０（Ｃ）において、白丸は金属原子を表し、白丸の中に元素名を記載している。また、黒丸は酸素原子を表し、点線の丸はＶｏを表す。
【０２４１】
［Ｖｏの形成１］
まず、図１９（Ａ）に示す初期状態から、図１９（Ｂ）に示すように、Ｉｎ、Ｚｎに囲まれた酸素サイトでＶｏが形成される。
【０２４２】
［Ｖｚｎの形成１］
次に、図１９（Ｂ）に示すモデルから、図１９（Ｃ）に示すように、Ｖｏ近傍のＺｎが放出され、Ｚｎ欠損（Ｖｚｎ）が形成される。
【０２４３】
［Ｖｏの形成２］
次に、図１９（Ｃ）に示すモデルから、図２０（Ａ）に示すように、Ｖｚｎ近傍、且つＧａとの配位数の少ない酸素サイトにＶｏが形成される。
【０２４４】
［Ｖｚｎの形成２］
次に、図２０（Ａ）に示すモデルから、図２０（Ｂ）に示すように、Ｖｏ近傍のＺｎが放出され、Ｖｚｎが形成される。
【０２４５】
［Ｖｏの形成３］
次に、図２０（Ｂ）に示すモデルから、図２０（Ｃ）に示すように、Ｖｚｎ近傍にＶｏが形成される。
【０２４６】
以上のようにして、酸化物半導体中に１つの酸素欠損が形成されることによって、当該酸素欠損近傍でも、新たに酸素欠損が形成され、複数の酸素欠損、または酸素欠損の集合体（Ｖｏクラスタ）が形成される。そのため、酸素欠損が形成された場合、安定した結合によって、酸素欠損を終端させることが重要である。
【０２４７】
＜２−２．ＶｏのＦ終端について１＞
次に、酸素欠損（Ｖｏ）を終端させるために、酸化物半導体中にフッ素が入った場合について、説明を行う。まず、ＶｏのＦ終端（以下、ＶｏＦとする）が起こり易いか調べるために、ＦがＶｏの外に存在するモデル、及びＦがＶｏに入ったモデルの２つのモデルについて、どちらのモデルがエネルギー的に安定であるか計算を行った。
【０２４８】
計算に用いたモデル図を図２１（Ａ）（Ｂ）に、計算条件を表１に、それぞれ示す。なお、図２１（Ａ）（Ｂ）において、大きい黒丸は酸素原子を表し、白丸、小さい黒丸、及び灰丸は金属原子（それぞれ、Ｉｎ、Ｇａ、Ｚｎ）を表し、点線の丸はＶｏを表し、矢印で示す丸はＦを表す。
【０２４９】
【表１】
2017108065.tif 000003
【０２５０】
なお、計算に用いたモデルとしては、ＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。また、図２１（Ａ）は、ＦがＶｏの外に存在するモデル（以下、Ｖｏ＋Ｆｉｎｔモデル）であり、図２１（Ｂ）は、ＦがＶｏに入ったモデル（以下、ＶｏＦ＋ｂｕｌｋモデル）である。
【０２５１】
なお、Ｖｏ及びＶｏＦの形成サイトとして、３個のＩｎと、１個のＺｎと結合したＩｎＯ２層の酸素サイトとした。また、ＦがＶｏの外に存在するモデルの場合、Ｆは格子間に存在する（Ｆｉｎｔ）とした。そこで、考えられうる格子間サイトにＦ原子を配置し、エネルギー的に最も安定なサイトを選んだ。
【０２５２】
また、図２１（Ａ）に示すＶｏ＋Ｆｉｎｔモデルとしては、ＶｏとＦｉｎｔとは、影響がないほど遠い位置に存在すると仮定した。この場合、ＦがＶｏに入ったモデルと、図２１（Ａ）に示すＶｏ＋Ｆｉｎｔモデルとを比較するには、原子数を揃える必要がある。そこで、Ｖｏ＋Ｆｉｎｔモデルのエネルギー（Ｅｔｏｔ（Ｖｏ＋Ｆｉｎｔ）をＶｏモデルのエネルギー（Ｅ（Ｖｏ））と、Ｆｉｎｔモデル（Ｅ（Ｆｉｎｔ））のエネルギーの和とし、ＶｏＦモデルのエネルギー（Ｅｔｏｔ（ＶｏＦ））をＶｏＦモデルのエネルギー（Ｅ（ＶｏＦ）と、欠陥なしのバルクモデルのエネルギー（Ｅ（ｂｕｌｋ））の和とした。
【０２５３】
上記の関係を満たす数式を以下に示す。
【０２５４】
【数１】
2017108065.tif 000004
【０２５５】
【数２】
2017108065.tif 000005
【０２５６】
上述の数式（１）及び数式（２）で表される式で算出した相対エネルギーの結果を表２に示す。
【０２５７】
【表２】
2017108065.tif 000006
【０２５８】
表２に示す結果より、ＶｏＦの方がＶｏ＋Ｆｉｎｔよりも相対エネルギーが低くなっていることが分かる。これは、ＶｏとＦｉｎｔが離れて存在するよりも、ＶｏＦという形になった方が安定であることを示唆している。つまり、ＶｏがＩＧＺＯ膜中にあった場合、おそらく、ＦｉｎｔがＶｏを埋め、ＶｏＦを形成する。
【０２５９】
＜２−３．ＶｏＦモデルの状態密度＞
次に、ＶｏＦモデルの状態密度を算出した。ＶｏＦモデルの状態密度の計算結果を図２２に示す。
【０２６０】
なお、ＶｏＦモデルの状態密度の算出には、汎関数にＧＧＡを用いた。また、図２２において、上半分がｕｐ  ｓｐｉｎを、下半分がｄｏｗｎ  ｓｐｉｎを、それぞれ図示しており、横軸がエネルギーを表し、横軸の０ｅＶの位置が価電子帯上端に相当する。
【０２６１】
図２２に示す結果から、ＶｏＦが形成されると、伝導帯に電子が１個放出される。これは、ＯとＦとのイオン原子価の違いによるものと示唆される。つまり、ＶｏにＦが入るとおそらく、電子が放出されｎ型になる。
【０２６２】
＜２−４．ＶｏのＯ終端について＞
次に、上記説明したＶｏのＦ終端と比較するために、ＶｏのＯ終端について計算を行った。なお、ＶｏのＯ終端は、Ｖｏ修復であり、ＶｏのＯ終端後には欠陥なしとなる。まず、ＯがＶｏの外に存在するモデルと、Ｖｏ修復後（欠陥なし）のモデルとのエネルギー比較を行った。
【０２６３】
計算に用いたモデル図を図２３（Ａ）（Ｂ）に示す。なお、計算条件としては、先に示すＶｏＦと同じとした。
【０２６４】
また、計算に用いたモデルとしては、ＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。また、図２３（Ａ）は、ＯがＶｏの外に存在するモデル（以下、Ｖｏ＋Ｏｉｎｔモデル）であり、図２３（Ｂ）は、欠陥なしのバルクモデル（以下、ｂｕｌｋ＋ｂｕｌｋモデル）である。なお、図２３（Ａ）（Ｂ）において、大きい黒丸は酸素原子を表し、白丸、小さい黒丸、及び灰丸は金属原子（それぞれ、Ｉｎ、Ｇａ、Ｚｎ）を表し、点線の丸はＶｏを表し、矢印で示す丸はＯｉｎｔを表す。
【０２６５】
また、図２３（Ａ）に示すＶｏ＋Ｏｉｎｔモデルとしては、ＶｏとＯｉｎｔとは、影響がないほど遠い位置に存在すると仮定した。この場合、図２３（Ｂ）に示すＯがＶｏに入ったモデル（欠陥なしのモデル）と、図２３（Ａ）に示すＶｏ＋Ｏｉｎｔモデルとを比較するには、原子数を揃える必要がある。そこで、図２３（Ａ）に示すＶｏ＋Ｏｉｎｔモデルとしては、Ｖｏ＋Ｏｉｎｔモデルのエネルギー（Ｅｔｏｔ（Ｖｏ＋Ｏｉｎｔ））をＶｏモデルのエネルギー（Ｅ（Ｖｏ））と、Ｏｉｎｔモデル（Ｅ（Ｏｉｎｔ））とのエネルギーの和とし、図２３（Ｂ）に示すＶｏ修復後（欠陥なし）のモデルのエネルギー（Ｅｔｏｔ（ｃｕｒｅ））を、欠陥なしのバルクモデルのエネルギー（Ｅ（ｂｕｌｋ））の２倍とした。
【０２６６】
上記の関係を満たす数式を以下に示す。
【０２６７】
【数３】
2017108065.tif 000007
【０２６８】
【数４】
2017108065.tif 000008
【０２６９】
上述の数式（３）及び数式（４）で表される式で算出した相対エネルギーの結果を表３に示す。
【０２７０】
【表３】
2017108065.tif 000009
【０２７１】
表３に示す結果より、Ｖｏ修復の方が、Ｖｏ＋Ｏｉｎｔよりも相対エネルギーが低くなっていることが分かる。これは、ＶｏとＯｉｎｔが離れて存在するよりも、Ｖｏ修復という形になった方が安定であることを示唆している。つまり、ＶｏがＩＧＺＯ膜中にあった場合、おそらく、ＯｉｎｔがＶｏを埋め、Ｖｏ修復する。なお、Ｖｏ修復のためキャリアの生成がない。
【０２７２】
＜２−５．ＶｏのＦ終端について２＞
次に、上記の計算とは異なる計算方法でのＶｏのＦ終端について説明する。上記の計算においては、ＧＧＡ汎関数を用いたのに対し、以下では、Ｈｙｂｒｉｄ汎関数を用いた。計算条件を表４に示す。
【０２７３】
【表４】
2017108065.tif 000010
【０２７４】
なお、表４に示す計算条件において、最初に欠陥のない結晶モデルの格子定数と原子位置の最適化を行い、その後、各欠陥モデルを形成し、原子配置のみ最適化した。
【０２７５】
なお、ここでは図２４（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す４つのモデルにおいて、計算を行った。
【０２７６】
図２４（Ａ）は、酸素欠損（Ｖｏ）を表すモデル図であり、図２４（Ｂ）は、ＶｏをＦで穴埋めした構造（ＶｏＦ）を表すモデル図であり、図２４（Ｃ）は、格子間にＦを挿入した構造（Ｆｉｎｔ）を表すモデル図であり、図２４（Ｄ）は、格子間にＯを挿入した構造（Ｏｉｎｔ）を表すモデル図である。なお、図２４（Ａ）（Ｂ）（Ｃ）（Ｄ）において、大きい黒丸は酸素原子を表し、白丸、小さい黒丸、及び灰丸は金属原子（それぞれ、Ｉｎ、Ｇａ、Ｚｎ）を表し、点線の丸はＶｏを表し、矢印で示す白丸はＦｉｎｔを表し、矢印で示す黒丸はＯｉｎｔを表す。
【０２７７】
また、図２４（Ａ）において、Ｖｏの形成位置をＩｎＯ２層のＯとし、Ｚｎと隣接するサイトのＯとした。すなわち、Ｖｏの形成位置は、Ｉｎ３個とＺｎ１個に囲まれたサイトである。また、図２４（Ｂ）において、ＶｏＦの形成位置をＩｎＯ２層のＯとし、Ｚｎと隣接するサイトのＯとした。すなわち、ＶｏＦの形成位置は、Ｉｎ３個とＺｎ１個に囲まれたサイトである。また、図２４（Ｃ）において、Ｆｉｎｔの形成位置をＩｎＯ２層と、（Ｇａ，Ｚｎ）Ｏ層との間の格子間サイトとした。すなわち、Ｆｉｎｔの形成位置は、Ｉｎ３個とＧａ２個とＺｎ１個に囲まれたサイトである。また、図２４（Ｄ）において、Ｏｉｎｔの形成位置をＩｎＯ２層と、（Ｇａ，Ｚｎ）Ｏ層との間の格子間サイトとした。すなわち、Ｏｉｎｔの形成位置は、Ｉｎ３個とＧａ２個とＺｎ１個に囲まれたサイトである。
【０２７８】
また、図２４（Ａ）（Ｂ）（Ｃ）（Ｄ）で示すモデル図に対し、以下の数式を用いて欠陥モデルの形成エネルギー（Ｅｆｏｒｍ（Ｄ））を算出した。なお、欠陥モデルの形成エネルギー（Ｅｆｏｒｍ（Ｄ））としては、値が小さいほど欠陥が形成され易い。
【０２７９】
【数５】
2017108065.tif 000011
【０２８０】
数式（５）において、Ｅ（ｄｅｆｅｃｔ，ｑ）はｑにチャージした欠陥Ｄを持つ格子の全エネルギーを、Ｅ（ｂｕｌｋ）は欠陥のない結晶の全エネルギーを、Δｎ（Ｘ）は系から取り去った（加えた）原子Ｘの個数を、μ（Ｘ）は系から取り去った（加えた）原子Ｘに関する化学ポテンシャルを、ｑは欠陥を持つ系の電荷の価数を、μ（ｅ）は電子の化学ポテンシャル（価電子帯上端からのフェルミ準位）を、ＥＶＢＭは価電子帯上端（ＶＢＭ）のエネルギーを、ΔＶは静電ポテンシャルエネルギーの補正を、それぞれ表す。
【０２８１】
図２５に欠陥のない結晶モデル（完全結晶）の状態密度の計算結果を示す。
【０２８２】
なお、図２５において、フェルミ準位とは、最高電子占有準位を表す。なお、今回の計算においては、Γ点のみで計算を行っているため、準位が離散的になっている。また、電子は全て価電子帯内にあり、ギャップ内準位は存在しない。図２５に示す計算結果より、バンドギャップは３．１０ｅＶであった。
【０２８３】
次に、Ｖｏの形成エネルギーの計算結果を図２６（Ａ）に、ＶｏＦの形成エネルギーの計算結果を図２６（Ｂ）に、Ｆｉｎｔの形成エネルギーの計算結果を図２７（Ａ）に、Ｏｉｎｔの形成エネルギーの計算結果を図２７（Ｂ）に、それぞれ示す。なお、図２６（Ａ）（Ｂ）、及び図２７（Ａ）（Ｂ）において、縦軸が数式（５）を用いて算出した形成エネルギーを、横軸がフェルミ準位を、それぞれ示す。また、図２６（Ａ）（Ｂ）、及び図２７（Ａ）（Ｂ）の横軸において、０．０ｅＶは価電子帯上端（ＶＢＭ）に相当し、３．１０ｅＶは伝導帯下端（ＣＢＭ）に相当する。
【０２８４】
また、図２６（Ａ）（Ｂ）、及び図２７（Ａ）（Ｂ）において、Ｘを欠陥の種類（Ｖｏ、ＶｏＦ、Ｆｉｎｔ、またはＯｉｎｔ）とし、ｑを系の電荷の価数とし、Ｙを単位格子当たりのスピン数（ｕｐ  ｓｐｉｎ電子数−ｄｏｗｎ  ｓｐｉｎ電子数）とし、Ｘｑ（Ｙ）の形で表記した。
【０２８５】
図２６（Ａ）に示す結果より、Ｖｏの荷電状態は、フェルミ準位がＶＢＭから２．２９ｅＶまでは＋２価であり、２．２９ｅＶ以上では０価（中性）であった。
【０２８６】
図２６（Ｂ）に示す結果より、ＶｏＦの荷電状態は、フェルミ準位がＶＢＭから２．９４ｅＶまでは＋１価であり、２．９４ｅＶ以上では−１価であった。荷電状態が変化するフェルミエネルギーが２．９４ｅＶとＣＢＭに近いことから、ＶｏＦはドナー源（ｎ化要因）となる。
【０２８７】
図２７（Ａ）に示す結果より、Ｆｉｎｔの荷電状態は、フェルミ準位がＶＢＭから０．５４ｅＶ以下までは＋１価であり、０．５４ｅＶからＣＢＭまでは−１価であった。Ｆｉｎｔは、マイナスの荷電状態を取りやすいことから、電子をトラップする。
【０２８８】
図２７（Ｂ）に示す結果より、Ｏｉｎｔの荷電状態は、フェルミ準位がＶＢＭから１．９９ｅＶ以下までは＋１価であり、１．９９ｅＶから２．１８ｅＶまでは０価（中性）であり、２．１８ｅＶからＣＢＭまでは−２価であった。
【０２８９】
＜２−６．ＶｏのＦ終端について３＞
次に、＜２−５．ＶｏのＦ終端について２＞に記載の各欠陥の形成エネルギーを用いて、以下に示す反応式（Ａ）及び反応式（Ｂ）の検証を行った。
・反応式（Ａ）：Ｖｏ  ＋  Ｆ  →  ＶｏＦ
・反応式（Ｂ）：ＶｏＦ  ＋  ｅｘ．Ｏ  →  Ｆ（＋ｅｘ．ＯによるＶｏ修復）
【０２９０】
なお、反応式（Ａ）において、ＶｏＦの方がＶｏ  ＋  Ｆよりもエネルギー的に安定であれば、Ｆ終端が起こり易い。また、反応式（Ｂ）において、ｅｘ．Ｏは過剰酸素を表す。また、反応式（Ａ）及び反応式（Ｂ）の左側を反応原系、右側を生成系として以下説明する場合がある。
【０２９１】
なお、反応式（Ａ）の検証には、以下に示す数式（６）を用い、反応式（Ｂ）の検証には、以下に示す数式（７）を用いた。
【０２９２】
【数６】
2017108065.tif 000012
【０２９３】
【数７】
2017108065.tif 000013
【０２９４】
数式（６）において、ΔＥＡは、生成系（ＶｏＦ）の形成エネルギーから、反応原系（Ｖｏ＋Ｆｉｎｔ）の形成エネルギーを差分した値である。
【０２９５】
また、数式（７）において、ΔＥＢは、生成系（Ｆｉｎｔ）の形成エネルギーから、反応原系（ＶｏＦ＋Ｏｉｎｔ）の形成エネルギーを差分した値である。
【０２９６】
なお、計算には、欠陥同士の相互作用がないほど離れているモデルを仮定し、エネルギー差（ΔＥＡ及びΔＥＢ）が正となるフェルミ準位では、反応原系の方が安定であり、エネルギー差（ΔＥＡ及びΔＥＢ）が負となるフェルミ準位では、生成系の方が安定である。また、＜２−５．ＶｏのＦ終端について２＞に記載したように、系の安定な荷電状態はフェルミ準位によって異なる。そこで、ΔＥＡ及びΔＥＢを算出する際に用いる各欠陥の形成エネルギーは、各フェルミ準位で最も安定な荷電状態とした。
【０２９７】
反応式（Ａ）における、反応原系及び生成系の形成エネルギーとエネルギー差（ΔＥＡ）の計算結果を図２８（Ａ）に示す。図２８（Ａ）に示す結果から、バンドギャップ中では、ΔＥＡは、負であることから、ＶｏとＦとが存在する場合、ＶｏをＦで穴埋めしてＶｏＦが生成されやすいことが確認された。
【０２９８】
また、反応式（Ｂ）における、反応原系及び生成系の形成エネルギーとエネルギー差（ΔＥＢ）の計算結果を図２８（Ｂ）に示す。図２８（Ｂ）に示す結果から、フェルミ準位が１．３１ｅＶ以下では、ＯｉｎｔによるＶｏＦからのＦ放出は起こり難く（すなわち、反応原系の方が安定）、１．３１ｅＶ以上では、ＯｉｎｔはＶｏＦからＦを格子間に放出し（Ｆｉｎｔ）、Ｖｏを修復する方が、安定である。
【０２９９】
したがって、ＶｏＦが形成された膜が、ＶｏＦのＦが放出されるほどの過剰酸素を有すると、放出されたＦが格子間に存在する、すなわちＦｉｎｔとなり、当該Ｆｉｎｔが電子をギャップ内にトラップする可能性がある。
【０３００】
このように、酸化物半導体膜中に形成された酸素欠損（Ｖｏ）は、格子間にＦを有する（Ｆｉｎｔ）場合、ＶｏＦを形成し、当該ＶｏＦは電子を生成する。つまり、ＶｏＦを有する酸化物半導体は、ｎ型となりうる。また、ＶｏＦは、過剰酸素（ｅｘ．Ｏ）がある場合には、格子間にＦを放出しＶｏとなり、当該Ｖｏは、過剰酸素の修復を受ける。つまり、Ｆｉｎｔを有する酸化物半導体となる。Ｆｉｎｔは、電子をトラップし、負の固定電荷を形成する。
【０３０１】
＜２−７．Ｖｏに不純物が入った構造の安定性について＞
次に、Ｖｏに不純物が入った構造の安定性について、計算を行った。ここでは、不純物をフッ素及び水素とした。なお、Ｖｏにフッ素が入った構造をＶｏＦ、Ｖｏに水素が入った構造をＶｏＨとする。
【０３０２】
まず、Ｖｏから放出された不純物の安定配置を計算した。なお、Ｖｏから放出された不純物の安定配置の計算では、モデル全体の電荷を中性と仮定した。
【０３０３】
図２９に計算に用いたモデルを、表５に計算条件を、それぞれ示す。
【０３０４】
【表５】
2017108065.tif 000014
【０３０５】
なお、図２９は、ＩｎＧａＺｎＯ４結晶（１１２原子）モデルである。当該モデルを用いて、不純物（ＦまたはＨ）が含まれるモデルを作製した。
【０３０６】
図３０（Ａ）（Ｂ）に、ＩｎＧａＺｎＯ４結晶モデルの格子間における不純物（ＦまたはＨ）の安定配置のモデル図を示す。なお、図３０（Ａ）がＩｎＧａＺｎＯ４結晶モデルの格子間にＦが安定配置するモデル図であり、図３０（Ｂ）がＩｎＧａＺｎＯ４結晶モデルの格子間にＨが安定配置するモデル図である。
【０３０７】
図３０（Ａ）においては、Ｆは６個の酸素を頂点とする八面体中心に位置した状態がエネルギー的に安定であった。また、図３０（Ｂ）においては、ＨはＩｎＧａＺｎＯ４結晶中のＯと結合する状態がエネルギー的に安定であった。
【０３０８】
ここで、ポーリングの電気陰性度の関係を表６に示す。
【０３０９】
【表６】
2017108065.tif 000015
【０３１０】
表６に示す通り、Ｈの電気陰性度はＯよりも小さく、電気陰性度の差が大きい。そのため、化学量論比を維持したＩｎＧａＺｎＯ４結晶中に混入したＨは、おそらくＯとイオン性結合した状態で存在する。すなわち、Ｈが結合したＯは負に、Ｈは正に帯電している。
【０３１１】
一方で、Ｆの電気陰性度はＯよりも大きいため、Ｏに対してマイナスになりやすい。ただし、Ｈの場合よりも電気陰性度の差が小さいため、おそらく、共有結合性の寄与が大きくなる。そのため、ＩＧＺＯ結晶中では、Ｆは（Ｇａ，Ｚｎ）Ｏ層の金属との結合力と、Ｏの反発力とが、釣り合う位置（格子間）で存在しやすい。
【０３１２】
次に、Ｖｏに不純物（ＦまたはＨ）がある状態とＶｏの外に不純物（ＦまたはＨ）がある状態との変化を熱力学的に評価するため、化学反応経路探索手法の一つであるＮＥＢ（Ｎｕｄｇｅｄ  Ｅｌａｓｔｉｃ  Ｂａｎｄ）法を用いて、不純物（ＦまたはＨ）がＶｏに出入りするのに必要なエネルギーと拡散頻度とを計算した。
【０３１３】
なお、拡散頻度を見積もるのに必要な拡散障壁（Ｅａ）の評価には、ＮＥＢ法を援用した。また、拡散経路の始状態及び終状態に対応するモデルを準備した。始状態は、不純物（ＦまたはＨ）がＶｏに入っている状態とし、終状態は、不純物（ＦまたはＨ）がＶｏから放出された状態とした。すなわち、図２９に示すようなＩｎＧａＺｎＯ４結晶（１１２原子）モデルを用いて、不純物（ＦまたはＨ）が含まれるモデルを作製し、Ｖｏを含む結晶モデルに対し、不純物（ＦまたはＨ）がＶｏに入ったモデル（ＶｏＦ、及びＶｏＨ）を始状態とし、不純物（ＦまたはＨ）がＶｏの外に位置するモデル（Ｖｏ＋格子間Ｆ、及びＶｏ＋格子間Ｈ）を終状態とした。
【０３１４】
また、ここでは、モデル全体の電荷を＋１とし、計算条件は、先の表５に示す条件と同じとした。
【０３１５】
［ＶｏＦの安定性について］
まず、ＶｏにＦが入った構造であるＶｏＦの安定性の計算結果を以下に説明する。まず、ＩｎＧａＺｎＯ４結晶中のＦの拡散経路のモデルを図３１に、Ｆの拡散経路に対応するエネルギーの変化の計算結果を図３２に、それぞれ示す。なお、図３１に示す矢印は、ＶｏＦからのＦの放出経路を示す。
【０３１６】
図３１及び図３２に示すように、Ｆの拡散経路には、少なくとも１つの拡散障壁が存在する。なお、図３１において、ＶｏにＦが入った状態をＶｏＦと、格子間にＦがある状態をＦｉｎｔと、それぞれ表記する。また、図３２において、ＶｏにＦが入った状態をＶｏＦと、ＶｏＦからＦが放出された状態をＶｏ＋Ｆｉｎｔと、それぞれ表記する。なお、図３２において、ＶｏＦから右側がＶｏＦからのＦの放出に相当し、Ｖｏ＋Ｆｉｎｔから左側がＶｏへのＦの入り込み（トラップともいう）に相当する。
【０３１７】
図３２に示す結果より、ＶｏＦからＦが放出される際に必要なエネルギー（拡散障壁）は、４．５９ｅＶであり、ＶｏへのＦの入り込みの際に必要なエネルギー（拡散障壁）は、０．９０ｅＶであった。したがって、ＶｏＦからＦが放出するのに必要なエネルギーは、ＶｏにＦが入り込むエネルギーよりも高いため、Ｖｏに一旦Ｆが入り込むと放出しにくいと示唆される。
【０３１８】
［ＶｏＨの安定性について］
次に、ＶｏにＨが入った構造であるＶｏＨの安定性の計算結果を以下に説明する。まず、ＩｎＧａＺｎＯ４結晶中のＨの拡散経路のモデルを図３３に、Ｈの拡散経路に対応するエネルギーの変化の計算結果を図３４に、それぞれ示す。
【０３１９】
図３３及び図３４に示すように、Ｈの拡散経路には、少なくとも１つの拡散障壁が存在する。なお、図３３において、ＶｏにＨが入った状態をＶｏＨと、表記する。また、図３４において、ＶｏにＨが入った状態をＶｏＨと、ＶｏＨからＨが放出された状態をＶｏ＋Ｈ  ｃｏｍｐｌｅｘと、それぞれ表記する。なお、図３４において、ＶｏＨから右側がＶｏＨからのＨの放出に相当し、Ｖｏ＋Ｈ  ｃｏｍｐｌｅｘから左側がＶｏへのＨの入り込み（トラップともいう）に相当する。
【０３２０】
図３４に示す結果より、ＶｏＨからＨが放出される際に必要なエネルギー（拡散障壁）は、１．８５ｅＶであり、ＶｏへのＨの入り込みの際に必要なエネルギー（拡散障壁）は、１．０１ｅＶであった。したがって、ＶｏＨからＨが放出するのに必要なエネルギーは、ＶｏにＨが入り込むエネルギーよりも高いため、Ｖｏに一旦Ｈが入り込むと放出しにくいと示唆される。
【０３２１】
［ＶｏＦとＶｏＨとの安定性の比較について］
上記の計算の結果、ＶｏＦからＦが放出される際に必要なエネルギー（拡散障壁）と、ＶｏＨからＨが放出される際に必要なエネルギー（拡散障壁）とを比較した場合、以下の関係になることが分かる。
・Ｆ（４．５９ｅＶ）  ＞  Ｈ（１．８５ｅＶ）
【０３２２】
次に、上記で示した拡散障壁から、不純物（ＦまたはＨ）の拡散頻度Γを以下の数式（８）を用いて計算した。
【０３２３】
【数８】
2017108065.tif 000016
【０３２４】
数式（８）において、νは頻度因子を、Ｅａは拡散障壁を、ｋＢはボルツマン定数を、Ｔは絶対温度を、それぞれ表す。また、ν＝１．０×１０１３Ｓ−１とした。
【０３２５】
数式（８）を用いて計算した結果を表７に示す。なお、表７では、３５０℃における不純物（ＦまたはＨ）の拡散頻度、及び３５０℃における不純物（ＦまたはＨ）の拡散障壁を表し、不純物（ＦまたはＨ）の経路としては、Ｖｏからの放出と、Ｖｏにトラップとの２種類とした。
【０３２６】
【表７】
2017108065.tif 000017
【０３２７】
以上のように、酸化物半導体中に形成されうるＶｏＦと、酸化物半導体中に形成されうるＶｏＨと、を比較した場合、ＶｏＦの方がＶｏＨよりも安定に存在する。したがって、ｎ型領域として機能するソース領域及びドレイン領域としては、水素を有する酸化物半導体よりもフッ素を有する酸化物半導体とした方が、ｎ型領域の抵抗の変化が少なく、信頼性の高い半導体装置とすることができる。
【０３２８】
以上、本実施の形態に示す構成は、他の実施の形態と適宜組み合わせて用いることができる。
【０３２９】
（実施の形態３）
本実施の形態においては、酸化物半導体の構造等について、図３５乃至図３９を参照して説明する。
【０３３０】
＜３−１．酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３３１】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３３２】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３３３】
すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３３４】
＜３−２．ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３３５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３３６】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３３７】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３３８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３５（Ｅ）に示す。図３５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する。また、図３５（Ｅ）における第２リングは（１１０）面などに起因する。
【０３３９】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３４０】
図３６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３４１】
図３６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３４２】
また、図３６（Ｂ）および図３６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３６（Ｄ）および図３６（Ｅ）は、それぞれ図３６（Ｂ）および図３６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３４３】
図３６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３４４】
図３６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形、歪んだ五角形、または歪んだ七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３４５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）と称することもできる。
【０３４６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３４７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３４８】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３４９】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３５０】
＜３−３．ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３５１】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３５２】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３７（Ｂ）に示す。図３７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３５３】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３５４】
図３７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３５５】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３５６】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３５７】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３５８】
＜３−４．ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３５９】
図３８に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３８（Ａ）および図３８（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０３６０】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３６１】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３６２】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０３６３】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３６４】
図３９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３９より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３９より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０３６５】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３６６】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０３６７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０３６８】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３６９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３７０】
以上、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜、組み合わせて用いることができる。
【０３７１】
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図４０乃至図４２を用いて以下説明を行う。
【０３７２】
図４０は、表示装置の一例を示す上面図である。図４０に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図４２には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
【０３７３】
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
【０３７４】
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
【０３７５】
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
【０３７６】
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェアレンス・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
【０３７７】
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０３７８】
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０３７９】
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
【０３８０】
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
【０３８１】
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図４３及び図４４を用いて説明する。なお、図４１は、図４０に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図４２は、図４０に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
【０３８２】
まず、図４３及び図４４に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
【０３８３】
＜４−１．表示装置の共通部分に関する説明＞
図４１及び図４２に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
【０３８４】
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００と同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
【０３８５】
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０３８６】
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
【０３８７】
容量素子７９０は、トランジスタ７５０が有する酸化物半導体膜と、同一の酸化物半導体膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と、同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第３の絶縁膜及び第４の絶縁膜と、同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体として機能する絶縁膜が挟持された積層型の構造である。
【０３８８】
また、図４１及び図４２において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
【０３８９】
平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
【０３９０】
また、図４１及び図４２においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。
【０３９１】
なお、画素部７０２と、ソースドライバ回路部７０４とに、異なるトランジスタを用いる場合においては、実施の形態１に示すトップゲート型のトランジスタと、ボトムゲート型のトランジスタとを組み合わせて用いてもよい。具体的には、画素部７０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲート型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジスタを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
【０３９２】
ここで、画素部７０２またはソースドライバ回路部７０４に用いることのできる、ボトムゲート型のトランジスタを、図４３乃至図４７に示す。
【０３９３】
図４３（Ａ）は、トランジスタ３００Ａの上面図であり、図４３（Ｂ）は、図４３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４３（Ｃ）は、図４３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図４３（Ａ）において、煩雑になることを避けるため、トランジスタ３００Ａの構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図４３（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
【０３９４】
トランジスタ３００Ａは、基板１０２上のゲート電極として機能する導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８に電気的に接続されるソース電極として機能する導電膜３１２ａと、酸化物半導体膜３０８に電気的に接続されるドレイン電極として機能する導電膜３１２ｂと、を有する。また、トランジスタ３００Ａ上、より詳しくは、導電膜３１２ａ、３１２ｂ及び酸化物半導体膜３０８上には絶縁膜３１４、３１６、及び絶縁膜３１８が設けられる。絶縁膜３１４、３１６、３１８は、トランジスタ３００Ａの保護絶縁膜としての機能を有する。
【０３９５】
図４４（Ａ）は、トランジスタ３００Ｂの上面図であり、図４４（Ｂ）は、図４４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４４（Ｃ）は、図４４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０３９６】
トランジスタ３００Ｂは、基板３０２上のゲート電極として機能する導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３１４及び絶縁膜３１６に設けられる開口部３４１ａを介して酸化物半導体膜３０８に電気的に接続されるソース電極として機能する導電膜３１２ａと、絶縁膜３１４及び絶縁膜３１６に設けられる開口部３４１ｂを介して酸化物半導体膜３０８に電気的に接続されるドレイン電極として機能する導電膜３１２ｂと、を有する。また、トランジスタ３００Ｂ上、より詳しくは、導電膜３１２ａ、３１２ｂ、及び絶縁膜３１６上には絶縁膜３１８が設けられる。絶縁膜３１４及び絶縁膜３１６は、酸化物半導体膜３０８の保護絶縁膜としての機能を有する。絶縁膜３１８は、トランジスタ３００Ｂの保護絶縁膜としての機能を有する。
【０３９７】
トランジスタ３００Ａにおいては、チャネルエッチ型の構造であったのに対し、図４４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ３００Ｂは、チャネル保護型の構造である。
【０３９８】
図４５（Ａ）は、トランジスタ３００Ｃの上面図であり、図４５（Ｂ）は、図４５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４５（Ｃ）は、図４５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０３９９】
トランジスタ３００Ｃは、図４４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ３００Ｂと絶縁膜３１４、３１６の形状が相違する。具体的には、トランジスタ３００Ｃの絶縁膜３１４、３１６は、酸化物半導体膜３０８のチャネル領域上に島状に設けられる。その他の構成は、トランジスタ３００Ｂと同様である。
【０４００】
図４６（Ａ）は、トランジスタ３００Ｄの上面図であり、図４６（Ｂ）は、図４６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４６（Ｃ）は、図４６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０４０１】
トランジスタ３００Ｄは、基板３０２上の第１のゲート電極として機能する導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、酸化物半導体膜３０８に電気的に接続されるソース電極として機能する導電膜３１２ａと、酸化物半導体膜３０８に電気的に接続されるドレイン電極として機能する導電膜３１２ｂと、導電膜３１２ａ、３１２ｂ及び絶縁膜３１６上の絶縁膜３１８と、絶縁膜３１８上の導電膜３２０ａ、３２０ｂと、を有する。
【０４０２】
また、トランジスタ３００Ｄにおいて、絶縁膜３１４、３１６、３１８は、トランジスタ３００Ｄの第２のゲート絶縁膜としての機能を有する。また、トランジスタ３００Ｄにおいて、導電膜３２０ａは、表示装置に用いる画素電極としての機能を有する。また、導電膜３２０ａは、絶縁膜３１４、３１６、３１８に設けられる開口部３４２ｃを介して、導電膜３１２ｂと接続される。また、トランジスタ３００Ｄにおいて、導電膜３２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。
【０４０３】
また、図４６（Ｃ）に示すように導電膜３２０ｂは、絶縁膜３０６、３０７、３１４、３１６、３１８に設けられる開口部３４２ａ、３４２ｂにおいて、第１のゲート電極として機能する導電膜３０４に接続される。よって、導電膜３２０ｂと導電膜３０４とは、同じ電位が与えられる。
【０４０４】
なお、トランジスタ３００Ｄにおいては、開口部３４２ａ、３４２ｂを設け、導電膜３２０ｂと導電膜３０４を接続する構成について例示したが、これに限定されない。例えば、開口部３４２ａまたは開口部３４２ｂのいずれか一方の開口部のみを形成し、導電膜３２０ｂと導電膜３０４を接続する構成、または開口部３４２ａ及び開口部３４２ｂを設けずに、導電膜３２０ｂと導電膜３０４を接続しない構成としてもよい。なお、導電膜３２０ｂと導電膜３０４とを接続しない構成の場合、導電膜３２０ｂと導電膜３０４には、それぞれ異なる電位を与えることができる。
【０４０５】
なお、トランジスタ３００Ｄは、先に説明のＳ−ｃｈａｎｎｅｌ構造を有する。
【０４０６】
また、図４３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ３００Ａが有する酸化物半導体膜３０８を複数の積層構造としてもよい。その場合の一例を図４７（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す。
【０４０７】
図４７（Ａ）（Ｂ）は、トランジスタ３００Ｅの断面図であり、図４７（Ｃ）（Ｄ）は、トランジスタ３００Ｆの断面図である。なお、トランジスタ３００Ｅ、３００Ｆの上面図としては、図４３（Ａ）に示すトランジスタ３００Ａと同様である。
【０４０８】
図４７（Ａ）（Ｂ）に示すトランジスタ３００Ｅが有する酸化物半導体膜３０８は、酸化物半導体膜３０８＿１と、酸化物半導体膜３０８＿２と、酸化物半導体膜３０８＿３と、を有する。また、図４７（Ｃ）（Ｄ）に示すトランジスタ３００Ｆが有する酸化物半導体膜３０８は、酸化物半導体膜３０８＿２と、酸化物半導体膜３０８＿３と、を有する。
【０４０９】
なお、導電膜３０４、絶縁膜３０６、絶縁膜３０７、酸化物半導体膜３０８、導電膜３１２ａ、導電膜３１２ｂ、絶縁膜３１４、絶縁膜３１６、絶縁膜３１８、及び導電膜３２０ａ、３２０ｂとしては、それぞれ先の実施の形態１に記載の導電膜１１４、絶縁膜１１６、絶縁膜１１０、酸化物半導体膜１０８、導電膜１２０ａ、導電膜１２０ｂ、絶縁膜１０４、絶縁膜１１８、絶縁膜１１６、導電膜１１４に記載の材料及び形成方法を用いればよい。
【０４１０】
また、トランジスタ３００Ａ乃至トランジスタ３００Ｆの構造を、それぞれ自由に組み合わせて用いてもよい。
【０４１１】
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。なお、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程を経て形成された導電膜、例えば、ゲート電極として機能する酸化物半導体膜と同じ工程を経て形成される酸化物半導体膜を用いてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
【０４１２】
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
【０４１３】
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
【０４１４】
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
【０４１５】
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
【０４１６】
＜４−２．液晶素子を用いる表示装置の構成例＞
図４１に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図４１に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
【０４１７】
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極としての機能を有する。図４１に示す表示装置７００は、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
【０４１８】
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
【０４１９】
また、図４１に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を樹脂膜で形成し、該樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能となり、視認性を向上させることができる。
【０４２０】
なお、図４１に示す表示装置７００は、反射型のカラー液晶表示装置について例示したが、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
【０４２１】
なお、図４１において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図４１において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０４２２】
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０４２３】
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
【０４２４】
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０４２５】
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
【０４２６】
＜４−３．発光素子を用いる表示装置＞
図４２に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図４２に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
【０４２７】
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
【０４２８】
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
【０４２９】
また、図４２に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出するボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
【０４３０】
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図４２に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
【０４３１】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４３２】
（実施の形態５）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い半導体装置の回路構成の一例について図４８を用いて説明する。
【０４３３】
＜５−１．回路構成＞
図４８は、半導体装置の回路構成を説明する図である。図４８において、第１の配線（１ｓｔ  Ｌｉｎｅ）と、ｐ型トランジスタ１２８０ａのソース電極またはドレイン電極の一方とは、電気的に接続されている。また、ｐ型トランジスタ１２８０ａのソース電極またはドレイン電極の他方と、ｎ型トランジスタ１２８０ｂのソース電極またはドレイン電極の一方とは、電気的に接続されている。また、ｎ型トランジスタ１２８０ｂのソース電極またはドレイン電極の他方と、ｎ型トランジスタ１２８０ｃのソース電極またはドレイン電極の一方とは、電気的に接続されている。
【０４３４】
また、第２の配線（２ｎｄ  Ｌｉｎｅ）と、トランジスタ１２８２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ１２８２のソース電極またはドレイン電極の他方と、容量素子１２８１の電極の一方及びｎ型トランジスタ１２８０ｃのゲート電極とは、電気的に接続されている。
【０４３５】
また、第３の配線（３ｒｄ  Ｌｉｎｅ）と、ｐ型トランジスタ１２８０ａ及びｎ型トランジスタ１２８０ｂのゲート電極とは、電気的に接続されている。また、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１２８２のゲート電極とは、電気的に接続されている。また、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１２８１の電極の他方及びｎ型トランジスタ１２８０ｃのソース電極またはドレイン電極の他方とは、電気的に接続されている。また、第６の配線（６ｔｈ  Ｌｉｎｅ）と、ｐ型トランジスタ１２８０ａのソース電極またはドレイン電極の他方及びｎ型トランジスタ１２８０ｂのソース電極またはドレイン電極の一方とは、電気的に接続されている。
【０４３６】
なお、トランジスタ１２８２は、酸化物半導体（ＯＳ：Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により形成することができる。したがって、図４８において、トランジスタ１２８２に「ＯＳ」の記号を付記してある。なお、トランジスタ１２８２を酸化物半導体以外の材料により形成してもよい。
【０４３７】
また、図４８において、トランジスタ１２８２のソース電極またはドレイン電極の他方と、容量素子１２８１の電極の一方と、ｎ型トランジスタ１２８０ｃのゲート電極と、の接続箇所には、フローティングノード（ＦＮ）を付記してある。トランジスタ１２８２をオフ状態とすることで、フローティングノード、容量素子１２８１の電極の一方、及びｎ型トランジスタ１２８０ｃのゲート電極に与えられた電位を保持することができる。
【０４３８】
図４８に示す回路構成では、ｎ型トランジスタ１２８０ｃのゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０４３９】
＜５−２．情報の書き込み及び保持＞
まず、情報の書き込み及び保持について説明する。第４の配線の電位を、トランジスタ１２８２がオン状態となる電位にして、トランジスタ１２８２をオン状態とする。これにより、第２の配線の電位がｎ型トランジスタ１２８０ｃのゲート電極、及び容量素子１２８１に与えられる。すなわち、ｎ型トランジスタ１２８０ｃのゲート電極には、所定の電荷が与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１２８２がオフ状態となる電位にして、トランジスタ１２８２をオフ状態とする。これにより、ｎ型トランジスタ１２８０ｃのゲート電極に与えられた電荷が保持される（保持）。
【０４４０】
トランジスタ１２８２のオフ電流は極めて小さいため、ｎ型トランジスタ１２８０ｃのゲート電極の電荷は長時間にわたって保持される。
【０４４１】
＜５−３．情報の読み出し＞
次に、情報の読み出しについて説明する。第３の配線の電位をＬｏｗレベル電位とした際、ｐ型トランジスタ１２８０ａがオン状態となり、ｎ型トランジスタ１２８０ｂがオフ状態となる。この時、第１の配線の電位は第６の配線に与えられる。一方、第３の配線の電位をＨｉｇｈレベル電位とした際、ｐ型トランジスタ１２８０ａがオフ状態となり、ｎ型トランジスタ１２８０ｂがオン状態となる。この時、フローティングノード（ＦＮ）に保持された電荷量に応じて、第６の配線は異なる電位をとる。このため、第６の配線の電位をみることで、保持されている情報を読み出すことができる（読み出し）。
【０４４２】
また、トランジスタ１２８２は、酸化物半導体をチャネル形成領域に用いるため、極めてオフ電流が小さいトランジスタである。酸化物半導体を用いたトランジスタ１２８２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下のオフ電流であるため、トランジスタ１２８２のリークによる、フローティングノード（ＦＮ）に蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１２８２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶回路を実現することが可能である。
【０４４３】
また、このような回路構成を用いた半導体装置を、レジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、記憶装置全体、もしくは記憶装置を構成する一または複数の論理回路において、待機状態のときに短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０４４４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０４４５】
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置に用いることのできる撮像装置の画素回路の構成について、図４９（Ａ）を用いて以下説明を行う。
【０４４６】
＜６−１．画素回路の構成＞
図４９（Ａ）は、画素回路の構成を説明する図である。図４９（Ａ）に示す回路は、光電変換素子１３６０、トランジスタ１３５１、トランジスタ１３５２、トランジスタ１３５３、及びトランジスタ１３５４を有する。
【０４４７】
光電変換素子１３６０のアノードは配線１３１６に接続され、カソードはトランジスタ１３５１のソース電極またはドレイン電極の一方と接続される。トランジスタ１３５１のソース電極またはドレイン電極の他方は電荷蓄積部（ＦＤ）と接続され、ゲート電極は配線１３１２（ＴＸ）と接続される。トランジスタ１３５２のソース電極またはドレイン電極の一方は配線１３１４（ＧＮＤ）と接続され、ソース電極またはドレイン電極の他方はトランジスタ１３５４のソース電極またはドレイン電極の一方と接続され、ゲート電極は電荷蓄積部（ＦＤ）と接続される。トランジスタ１３５３のソース電極またはドレイン電極の一方は電荷蓄積部（ＦＤ）と接続され、ソース電極またはドレイン電極の他方は配線１３１７と接続され、ゲート電極は配線１３１１（ＲＳ）と接続される。トランジスタ１３５４のソース電極またはドレイン電極の他方は配線１３１５（ＯＵＴ）と接続され、ゲート電極は配線１３１３（ＳＥ）に接続される。なお、上記接続は全て電気的な接続とする。
【０４４８】
なお、配線１３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。ここで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも、０ボルトであるとは限らないものとする。
【０４４９】
光電変換素子１３６０は受光素子であり、画素回路に入射した光に応じた電流を生成する機能を有する。トランジスタ１３５３は、光電変換素子１３６０による電荷蓄積部（ＦＤ）への電荷蓄積を制御する機能を有する。トランジスタ１３５４は、電荷蓄積部（ＦＤ）の電位に応じた信号を出力する機能を有する。トランジスタ１３５２は、電荷蓄積部（ＦＤ）の電位のリセットする機能を有する。トランジスタ１３５２は、読み出し時に画素回路の選択を制御する機能を有する。
【０４５０】
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、光電変換素子１３６０が受ける光の量に応じて変化する電荷を保持する。
【０４５１】
なお、トランジスタ１３５２とトランジスタ１３５４とは、配線１３１５と配線１３１４との間で、直列接続されていればよい。したがって、配線１３１４、トランジスタ１３５２、トランジスタ１３５４、配線１３１５の順で並んでもよいし、配線１３１４、トランジスタ１３５４、トランジスタ１３５２、配線１３１５の順で並んでもよい。
【０４５２】
配線１３１１（ＲＳ）は、トランジスタ１３５３を制御するための信号線としての機能を有する。配線１３１２（ＴＸ）は、トランジスタ１３５１を制御するための信号線としての機能を有する。配線１３１３（ＳＥ）は、トランジスタ１３５４を制御するための信号線としての機能を有する。配線１３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線としての機能を有する。配線１３１５（ＯＵＴ）は、トランジスタ１３５２から出力される信号を読み出すための信号線としての機能を有する。配線１３１６は電荷蓄積部（ＦＤ）から光電変換素子１３６０を介して電荷を出力するための信号線としての機能を有し、図４９（Ａ）の回路においては低電位線である。また、配線１３１７は電荷蓄積部（ＦＤ）の電位をリセットするための信号線としての機能を有し、図４９（Ａ）の回路においては高電位線である。
【０４５３】
次に、図４９（Ａ）に示す各素子の構成について説明する。
【０４５４】
＜６−２．光電変換素子＞
光電変換素子１３６０には、セレンまたはセレンを含む化合物（以下、セレン系材料とする）を有する素子、あるいはシリコンを有する素子（例えば、ｐｉｎ型の接合が形成された素子）を用いることができる。また、酸化物半導体を用いたトランジスタと、セレン系材料を用いた光電変換素子とを組み合わせることで信頼性を高くすることができるため好ましい。
【０４５５】
＜６−３．トランジスタ＞
トランジスタ１３５１、トランジスタ１３５２、トランジスタ１３５３、およびトランジスタ１３５４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性を示す特徴を有している。また、酸化物半導体でチャネル形成領域を形成したトランジスタとしては、例えば、実施の形態１に示すトランジスタを用いることができる。
【０４５６】
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ１３５１、及びトランジスタ１３５３のリーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を用いたトランジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止することができる。
【０４５７】
また、トランジスタ１３５２、及びトランジスタ１３５４においても、リーク電流が大きいと、配線１３１４または配線１３１５に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい。
【０４５８】
また、図４９（Ａ）において、ゲート電極が一つの構成のトランジスタについて例示したが、これに限定されず、例えば、複数のゲート電極を有する構成としてもよい。複数のゲート電極を有するトランジスタとしては、例えば、チャネル形成領域が形成される半導体膜重なる、第１のゲート電極と、第２のゲート電極（バックゲート電極ともいう）と、有する構成とすればよい。バックゲート電極としては、例えば、第１のゲート電極と同じ電位、フローティング、または第１のゲート電極と異なる電位を与えればよい。
【０４５９】
＜７−４．回路動作のタイミングチャート＞
次に、図４９（Ａ）に示す回路の回路動作の一例について図４９（Ｂ）に示すタイミングチャートを用いて説明する。
【０４６０】
図４９（Ｂ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図４９（Ｂ）に示す信号１４０１は配線１３１１（ＲＳ）の電位、信号１４０２は配線１３１２（ＴＸ）の電位、信号１４０３は配線１３１３（ＳＥ）の電位、信号１４０４は電荷蓄積部（ＦＤ）の電位、信号１４０５は配線１３１５（ＯＵＴ）の電位に相当する。なお、配線１３１６の電位は常時”Ｌｏｗ”、配線１３１７の電位は常時”Ｈｉｇｈ”とする。
【０４６１】
時刻Ａにおいて、配線１３１１の電位（信号１４０１）を”Ｈｉｇｈ”、配線１３１２の電位（信号１４０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号１４０４）は配線１３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線１３１５の電位（信号１４０５）は、”Ｈｉｇｈ”にプリチャージしておく。
【０４６２】
時刻Ｂにおいて、配線１３１１の電位（信号１４０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、光電変換素子１３６０には逆方向バイアスが印加されるため、逆方向電流により、配電荷蓄積部（ＦＤ）（信号１４０４）が低下し始める。光電変換素子１３６０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて電荷蓄積部（ＦＤ）の電位（信号１４０４）の低下速度は変化する。すなわち、光電変換素子１３６０に照射する光の量に応じて、トランジスタ１３５４のソースとドレイン間のチャネル抵抗が変化する。
【０４６３】
時刻Ｃにおいて、配線１３１２の電位（信号１４０２）を”Ｌｏｗ”とすると蓄積動作が終了し、電荷蓄積部（ＦＤ）の電位（信号１４０４）は一定となる。ここで、当該電位は、蓄積動作中に光電変換素子１３６０が生成した電荷量により決まる。すなわち、光電変換素子１３６０に照射されていた光の量に応じて変化する。また、トランジスタ１３５１およびトランジスタ１３５３は、酸化膜半導体でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積部（ＦＤ）の電位を一定に保つことが可能である。
【０４６４】
なお、配線１３１２の電位（信号１４０２）を”Ｌｏｗ”とする際に、配線１３１２と電荷蓄積部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中に光電変換素子１３６０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トランジスタ１３５１のゲート電極−ソース電極（もしくはゲート電極−ドレイン電極）間容量を低減する、トランジスタ１３５２のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。
【０４６５】
時刻Ｄに、配線１３１３の電位（信号１４０３）を”Ｈｉｇｈ”にすると、トランジスタ１３５４が導通して選択動作が開始され、配線１３１４と配線１３１５が、トランジスタ１３５２とトランジスタ１３５４とを介して導通する。そして、配線１３１５の電位（信号１４０５）は、低下していく。なお、配線１３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、配線１３１５の電位（信号１４０５）が低下する速さは、トランジスタ１３５２のソース電極とドレイン電極間の電流に依存する。すなわち、蓄積動作中に光電変換素子１３６０に照射されている光の量に応じて変化する。
【０４６６】
時刻Ｅにおいて、配線１３１３の電位（信号１４０３）を”Ｌｏｗ”にすると、トランジスタ１３５４が遮断されて選択動作は終了し、配線１３１５の電位（信号１４０５）は、一定値となる。ここで、一定値となる値は、光電変換素子１３６０に照射されていた光の量に応じて変化する。したがって、配線１３１５の電位を取得することで、蓄積動作中に光電変換素子１３６０に照射されていた光の量を知ることができる。
【０４６７】
より具体的には、光電変換素子１３６０に照射されている光が強いと、電荷蓄積部（ＦＤ）の電位、すなわちトランジスタ１３５２のゲート電圧は低下する。そのため、トランジスタ１３５２のソース電極−ドレイン電極間に流れる電流は小さくなり、配線１３１５の電位（信号１４０５）はゆっくりと低下する。したがって、配線１３１５からは比較的高い電位を読み出すことができる。
【０４６８】
逆に、光電変換素子１３６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、すなわち、トランジスタ１３５２のゲート電圧は高くなる。そのため、トランジスタ１３５２のソース電極−ドレイン電極間に流れる電流は大きくなり、配線１３１５の電位（信号１４０５）は速く低下する。したがって、配線１３１５からは比較的低い電位を読み出すことができる。
【０４６９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０４７０】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図５０を用いて説明を行う。
【０４７１】
＜６．表示装置の回路構成＞
図５０（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
【０４７２】
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）によって、実装することができる。
【０４７３】
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
【０４７４】
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
【０４７５】
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
【０４７６】
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
【０４７７】
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
【０４７８】
図５０（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
【０４７９】
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
【０４８０】
図５０（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
【０４８１】
また、図５０（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
【０４８２】
また、図５０（Ａ）に示す複数の画素回路５０１は、例えば、図５０（Ｂ）に示す構成とすることができる。
【０４８３】
図５０（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
【０４８４】
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
【０４８５】
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
【０４８６】
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【０４８７】
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
【０４８８】
例えば、図５０（Ｂ）の画素回路５０１を有する表示装置では、例えば、図５０（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
【０４８９】
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
【０４９０】
また、図５０（Ａ）に示す複数の画素回路５０１は、例えば、図５０（Ｃ）に示す構成とすることができる。
【０４９１】
また、図５０（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
【０４９２】
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
【０４９３】
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【０４９４】
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
【０４９５】
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
【０４９６】
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
【０４９７】
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
【０４９８】
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
【０４９９】
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【０５００】
図５０（Ｃ）の画素回路５０１を有する表示装置では、例えば、図５０（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
【０５０１】
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０５０２】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５０３】
（実施の形態８）
本実施の形態では、上述の実施の形態で説明したトランジスタの適用可能な回路構成の一例について、図５１乃至図５４を用いて説明する。
【０５０４】
なお、本実施の形態においては、先の実施の形態で説明した酸化物半導体を有するトランジスタを、ＯＳトランジスタと呼称して以下説明を行う。
【０５０５】
＜８．インバータ回路の構成例＞
図５１（Ａ）には、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ８００は、入力端子ＩＮの論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を可変するための信号である。
【０５０６】
図５１（Ｂ）は、インバータ８００の一例となる回路図である。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型で作製することができ、所謂単極性の回路構成とすることができる。そのため、ＣＭＯＳインバータと比較して、低コストで作製することが可能である。
【０５０７】
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子、ソースまたはドレインの他方として機能する第２端子を有する。
【０５０８】
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを伝える配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
【０５０９】
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
【０５１０】
図５１（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図５１（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０のしきい値電圧の変化について示している。
【０５１１】
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０のしきい値電圧（ＶＴＨ）を制御することができる。
【０５１２】
信号ＳＢＧは、ＶＴＨをマイナスシフトさせるための電圧ＶＢＧ＿Ａ、ＶＴＨをプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０はしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は、しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
【０５１３】
つまりＯＳトランジスタ８１０は、図５２（Ａ）に示すグラフのように、第２ゲートの電圧を大きくすることで、破線８４０で表される曲線にシフトさせることができる。また第２ゲートの電圧を小さくすることで、実線８４１で表される曲線にシフトさせることができる。
【０５１４】
しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図５２（Ｂ）に図示するように、このとき流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。したがって、図５１（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻な変化にすることができる。また電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０５１５】
また、しきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図５２（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧の下降を急峻に行うことができる。したがって、図５１（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻な変化にすることができる。
【０５１６】
なお、信号ＳＢＧによるＯＳトランジスタ８１０のＶＴＨ制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図５１（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、しきい値電圧ＶＴＨ＿Ａから、しきい値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。また、図５１（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、しきい値電圧ＶＴＨ＿Ｂからしきい値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。
【０５１７】
なお、図５１（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図５３（Ａ）に示す。
【０５１８】
図５３（Ａ）では、図５１（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
【０５１９】
図５３（Ａ）の動作について、図５３（Ｂ）のタイミングチャートを用いて説明する。
【０５２０】
図５１（Ｃ）と同様に、ＯＳトランジスタ８１０のしきい値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧにしきい値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
【０５２１】
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードに保持させたしきい値電圧ＶＴＨ＿Ａを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
【０５２２】
なお、図５１（Ｂ）及び図５３（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図５４（Ａ）に示す。
【０５２３】
図５４（Ａ）では、図５１（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
【０５２４】
図５４（Ａ）の動作について、図５４（Ｂ）のタイミングチャートを用いて説明する。図５４（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０のしきい値電圧の変化について示している。
【０５２５】
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、図５１（Ｃ）と同様に、ＯＳトランジスタ８１０のしきい値電圧を制御できる。したがって、電圧が異なるものの、図５２（Ａ）乃至図５２（Ｃ）で説明したように、ＯＳトランジスタ８１０のしきい値電圧を制御できる。例えば、図５４（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。
【０５２６】
また、図５４（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。
【０５２７】
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタのしきい値電圧を制御することができる。ＯＳトランジスタのしきい値電圧の制御を入力端子ＩＮに与える信号に併せて制御することで、出力端子ＯＵＴの電圧の変化を急峻にすることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
【０５２８】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５２９】
（実施の形態９）
本実施の形態では、本発明の一態様の入出力装置について図５５を用いて説明する。
【０５３０】
＜９．入出力装置の構成例＞
本発明の一態様の入出力装置は、画像を表示する機能と、タッチセンサとしての機能と、を有する、インセル型のタッチパネルである。
【０５３１】
本発明の一態様の入出力装置が有する表示素子に限定は無い。液晶素子、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）を利用した光学素子、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子や発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の発光素子、電気泳動素子など、様々な素子を、表示素子として適用することができる。
【０５３２】
本実施の形態では、横電界方式の液晶素子を用いた透過型の液晶表示装置を例に挙げて説明する。
【０５３３】
本発明の一態様の入出力装置が有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接又は接触を検知することのできる様々なセンサを、検知素子として適用することができる。
【０５３４】
例えばセンサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。
【０５３５】
本実施の形態では、静電容量方式の検知素子を有する入出力装置を例に挙げて説明する。
【０５３６】
静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。
【０５３７】
インセル型のタッチパネルとしては、代表的にはハイブリッドインセル型と、フルインセル型とがある。ハイブリッドインセル型は、表示素子を支持する基板と対向基板の両方又は対向基板のみに、検知素子を構成する電極等が設けられた構成をいう。一方、フルインセル型は、表示素子を支持する基板のみに、検知素子を構成する電極等を設けた構成をいう。本発明の一態様の入出力装置は、フルインセル型のタッチパネルである。フルインセル型のタッチパネルは、対向基板の構成を簡略化できるため、好ましい。
【０５３８】
また、本発明の一態様の入出力装置は、表示素子を構成する電極が、検知素子を構成する電極を兼ねるため、作製工程を簡略化でき、かつ、作製コストを低減でき、好ましい。
【０５３９】
また、本発明の一態様を適用することで、別々に作製された表示パネルと検知素子とを貼り合わせる構成や、対向基板側に検知素子を作製する構成に比べて、入出力装置を薄型化もしくは軽量化することができる、又は、入出力装置の部品点数を少なくすることができる。
【０５４０】
また、本発明の一態様の入出力装置は、画素を駆動する信号を供給するＦＰＣと、検知素子を駆動する信号を供給するＦＰＣの両方を、一方の基板側に配置する。これにより、電子機器に組み込みやすく、また、部品点数を削減することが可能となる。なお、一つのＦＰＣにより、画素を駆動する信号と検知素子を駆動する信号が供給されてもよい。
【０５４１】
以下では、本発明の一態様の入出力装置の構成について説明する。
【０５４２】
［入出力装置の断面構成例１］
図５５（Ａ）に、入出力装置の隣り合う２つの副画素の断面図を示す。図５５（Ａ）に示す２つの副画素はそれぞれ異なる画素が有する副画素である。
【０５４３】
図５５（Ａ）に示すように、入出力装置は、基板２１１上に、トランジスタ２０１、トランジスタ２０３、及び液晶素子２０７ａ等を有する。また基板２１１上には、絶縁膜２１２、絶縁膜２１３、絶縁膜２１５、絶縁膜２１９等の絶縁膜が設けられている。
【０５４４】
例えば、赤色を呈する副画素、緑色を呈する副画素、及び青色を呈する副画素によって１つの画素が構成されることで、表示部ではフルカラーの表示を行うことができる。なお、副画素が呈する色は、赤、緑、及び青に限られない。画素には、例えば、白、黄、マゼンタ、又はシアン等の色を呈する副画素を用いてもよい。
【０５４５】
副画素が有するトランジスタ２０１、２０３には、上記実施の形態で例示したトランジスタを適用することができる。
【０５４６】
液晶素子２０７ａは、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子である。液晶素子２０７ａは、導電膜２５１、導電膜２５２、及び液晶２４９を有する。導電膜２５１と導電膜２５２との間に生じる電界により、液晶２４９の配向を制御することができる。導電膜２５１は、画素電極として機能することができる。導電膜２５２は、共通電極として機能することができる。
【０５４７】
導電膜２５１及び導電膜２５２に、可視光を透過する導電性材料を用いることで、入出力装置を、透過型の液晶表示装置として機能させることができる。また、導電膜２５１に、可視光を反射する導電性材料を用い、導電膜２５２に可視光を透過する導電性材料を用いることで、入出力装置を、反射型の液晶表示装置として機能させることができる。
【０５４８】
可視光を透過する導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化ケイ素を添加したインジウム錫酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。
【０５４９】
導電膜２５１に酸化物導電膜を用いることが好ましい。また、導電膜２５２に酸化物導電膜を用いることが好ましい。酸化物導電膜は、酸化物半導体膜２２３に含まれる金属元素を一種類以上有することが好ましい。例えば、導電膜２５１は、インジウムを含むことが好ましく、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）であることがさらに好ましい。同様に、導電膜２５２は、インジウムを含むことが好ましく、Ｉｎ−Ｍ−Ｚｎ酸化物であることがさらに好ましい。
【０５５０】
なお、導電膜２５１と導電膜２５２のうち、少なくとも一方を、酸化物半導体を用いて形成してもよい。上述の通り、同一の金属元素を有する酸化物半導体を、入出力装置を構成する層のうち２層以上に用いることで、製造装置（例えば、成膜装置、加工装置等）を２以上の工程で共通で用いることが可能となるため、製造コストを抑制することができる。
【０５５１】
例えば、絶縁膜２５３に水素を含む窒化シリコン膜を用い、導電膜２５１に酸化物半導体を用いると、絶縁膜２５３から供給される水素によって、酸化物半導体の導電率を高めることができる。
【０５５２】
可視光を反射する導電性材料としては、例えば、アルミニウム、銀、又はこれらの金属材料を含む合金等が挙げられる。
【０５５３】
画素電極として機能する導電膜２５１は、トランジスタ２０３のソース又はドレインと電気的に接続される。
【０５５４】
導電膜２５２は、櫛歯状の上面形状（平面形状ともいう）、又はスリットが設けられた上面形状を有する。導電膜２５１と導電膜２５２の間には、絶縁膜２５３が設けられている。導電膜２５１は、絶縁膜２５３を介して導電膜２５２と重なる部分を有する。また、導電膜２５１と着色膜２４１とが重なる領域において、導電膜２５１上に導電膜２５２が配置されていない部分を有する。
【０５５５】
絶縁膜２５３上には、導電膜２５５が設けられている。導電膜２５５は、導電膜２５２と電気的に接続されており、導電膜２５２の補助配線として機能することができる。共通電極と電気的に接続する補助配線を設けることで、共通電極の抵抗に起因する電圧降下を抑制することができる。また、このとき、金属酸化物を含む導電膜と、金属を含む導電膜の積層構造とする場合には、ハーフトーンマスクを用いたパターニング技術により形成すると、工程を簡略化できるため好ましい。
【０５５６】
導電膜２５５は、導電膜２５２よりも抵抗値の低い膜とすればよい。導電膜２５５は、例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、銀、ネオジム、スカンジウム等の金属材料又はこれらの元素を含む合金材料を用いて、単層で又は積層して形成することができる。
【０５５７】
入出力装置の使用者から視認されないよう、導電膜２５５は、遮光膜２４３等と重なる位置に設けられることが好ましい。
【０５５８】
着色膜２４１は、液晶素子２０７ａと重なる部分を有する。遮光膜２４３は、トランジスタ２０１、２０３のうち、少なくとも一方と重なる部分を有する。
【０５５９】
絶縁膜２４５は、着色膜２４１や遮光膜２４３等に含まれる不純物が液晶２４９に拡散することを防ぐオーバーコートとしての機能を有することが好ましい。絶縁膜２４５は、不要であれば設けなくてもよい。
【０５６０】
なお、基板２１１及び基板２６１の液晶２４９と接する表面には、配向膜が設けられていてもよい。配向膜は、液晶２４９の配向を制御することができる。例えば、図５５（Ａ）において、導電膜２５２を覆う配向膜を形成してもよい。また、図５５（Ａ）において、絶縁膜２４５と液晶２４９の間に、配向膜を有していてもよい。また、絶縁膜２４５が、配向膜としての機能と、オーバーコートとしての機能の双方を有していてもよい。
【０５６１】
また、入出力装置は、スペーサ２４７を有する。スペーサ２４７は、基板２１１と基板２６１との距離が一定以上近づくことを防ぐ機能を有する。
【０５６２】
図５５（Ａ）では、スペーサ２４７は、絶縁膜２５３上及び導電膜２５２上に設けられている例を示すが、本発明の一態様はこれに限られない。スペーサ２４７は、基板２１１側に設けられていてもよいし、基板２６１側に設けられていてもよい。例えば、絶縁膜２４５上にスペーサ２４７を形成してもよい。また、図５５（Ａ）では、スペーサ２４７が、絶縁膜２５３及び絶縁膜２４５と接する例を示すが、基板２１１側又は基板２６１側のいずれかに設けられた構造物と接していなくてもよい。
【０５６３】
スペーサ２４７として粒状のスペーサを用いてもよい。粒状のスペーサとしては、シリカなどの材料を用いることもできるが、樹脂やゴムなどの弾性を有する材料を用いることが好ましい。このとき、粒状のスペーサは上下方向に潰れた形状となる場合がある。
【０５６４】
基板２１１及び基板２６１は、図示しない接着層によって貼り合わされている。基板２１１、基板２６１、及び接着層に囲まれた領域に、液晶２４９が封止されている。
【０５６５】
なお、入出力装置を、透過型の液晶表示装置として機能させる場合、偏光板を、表示部を挟むように２つ配置する。偏光板よりも外側に配置されたバックライトからの光は偏光板を介して入射される。このとき、導電膜２５１と導電膜２５２の間に与える電圧によって液晶２４９の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板を介して射出される光の強度を制御することができる。また、入射光は着色膜２４１によって特定の波長領域以外の光が吸収されるため、射出される光は例えば赤色、青色、又は緑色を呈する光となる。
【０５６６】
また、偏光板に加えて、例えば円偏光板を用いることができる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。円偏光板により、入出力装置の表示の視野角依存を低減することができる。
【０５６７】
なお、ここでは液晶素子２０７ａとしてＦＦＳモードが適用された素子を用いたが、これに限られず様々なモードが適用された液晶素子を用いることができる。例えば、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。
【０５６８】
また、入出力装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
【０５６９】
なお、液晶素子は、液晶の光学変調作用によって光の透過又は非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０５７０】
また、液晶材料としては、ポジ型の液晶又はネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
【０５７１】
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶２４９に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
【０５７２】
ここで、基板２６１よりも上部に、指又はスタイラスなどの被検知体が直接触れる基板を設けてもよい。またこのとき、基板２６１と当該基板との間に偏光板又は円偏光板を設けることが好ましい。その場合、当該基板上に保護層（セラミックコート等）を設けることが好ましい。保護層は、例えば酸化シリコン、酸化アルミニウム、酸化イットリウム、イットリア安定化ジルコニア（ＹＳＺ）などの無機絶縁材料を用いることができる。また、当該基板に強化ガラスを用いてもよい。強化ガラスは、イオン交換法や風冷強化法等により物理的、又は化学的な処理が施され、その表面に圧縮応力を加えたものを用いることができる。
【０５７３】
図５５（Ａ）では、左の副画素が有する導電膜２５２と、右の副画素が有する導電膜２５２との間に形成される容量を利用して、被検知体の近接又は接触等を検知することができる。すなわち本発明の一態様の入出力装置において、導電膜２５２は、液晶素子の共通電極と、検知素子の電極と、の両方を兼ねる。
【０５７４】
このように、本発明の一態様の入出力装置では、液晶素子を構成する電極が、検知素子を構成する電極を兼ねるため、作製工程を簡略化でき、かつ作製コストを低減できる。また、入出力装置の薄型化、軽量化を図ることができる。
【０５７５】
導電膜２５２は、補助配線として機能する導電膜２５５と電気的に接続されている。導電膜２５５を設けることで、検知素子の電極の抵抗を低減させることができる。検知素子の電極の抵抗の抵抗が低下することで、検知素子の電極の時定数を小さくすることができる。検知素子の電極の時定数が小さいほど、検出感度を高めることができ、さらには、検出の精度を高めることができる。
【０５７６】
また、検知素子の電極と信号線との間の容量が大きすぎると、検知素子の電極の時定数が大きくなる場合がある。そのため、トランジスタと検知素子の電極との間に、平坦化機能を有する絶縁膜を設け、検知素子の電極と信号線との間の容量を削減することが好ましい。例えば、図５５（Ａ）では、平坦化機能を有する絶縁膜として絶縁膜２１９を有する。絶縁膜２１９を設けることで、導電膜２５２と信号線との容量を小さくすることができる。これにより、検知素子の電極の時定数を小さくすることができる。前述の通り、検知素子の電極の時定数が小さいほど、検出感度を高めることができ、さらには、検出の精度を高めることができる。
【０５７７】
例えば、検知素子の電極の時定数は、０秒より大きく１×１０−４秒以下、好ましくは０秒より大きく５×１０−５秒以下、より好ましくは０秒より大きく５×１０−６秒以下、より好ましくは０秒より大きく５×１０−７秒以下、より好ましくは０秒より大きく２×１０−７秒以下であるとよい。特に、時定数を１×１０−６秒以下とすることで、ノイズの影響を抑制しつつ高い検出感度を実現することができる。
【０５７８】
［入出力装置の断面構成例２］
図５５（Ｂ）に、図５５（Ａ）とは異なる、隣り合う２つの画素の断面図を示す。図５５（Ｂ）に示す２つの副画素はそれぞれ異なる画素が有する副画素である。
【０５７９】
図５５（Ｂ）に示す構成例２は、導電膜２５１、導電膜２５２、絶縁膜２５３、及び導電膜２５５の積層順が、図５５（Ａ）に示す構成例１と異なる。なお、構成例２において、構成例１と同様の部分に関しては、上記を参照することができる。
【０５８０】
具体的には、構成例２は、絶縁膜２１９上に導電膜２５５を有し、導電膜２５５上に導電膜２５２を有し、導電膜２５２上に絶縁膜２５３を有し、絶縁膜２５３上に導電膜２５１を有する。
【０５８１】
図５５（Ｂ）に示す液晶素子２０７ｂのように、上層に設けられ、櫛歯状又はスリット状の上面形状を有する導電膜２５１を画素電極とし、下層に設けられる導電膜２５２を共通電極として用いることもできる。その場合にも、導電膜２５１がトランジスタ２０３のソース又はドレインと電気的に接続されればよい。
【０５８２】
図５５（Ｂ）では、左の副画素が有する導電膜２５２と、右の副画素が有する導電膜２５２との間に形成される容量を利用して、被検知体の近接又は接触等を検知することができる。すなわち本発明の一態様の入出力装置において、導電膜２５２は、液晶素子の共通電極と、検知素子の電極と、の両方を兼ねる。
【０５８３】
なお、構成例１（図５５（Ａ））では、検知素子の電極と共通電極を兼ねる導電膜２５２が、画素電極として機能する導電膜２５１よりも表示面側（被検知体に近い側）に位置する。これにより、導電膜２５１が導電膜２５２よりも表示面側に位置する構成例２よりも、構成例１では、検出感度が向上する場合がある。
【０５８４】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０５８５】
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図５６に示す。
【０５８６】
図５６（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。ここで、トランジスタ３２００を上記素子層５０で構成し、トランジスタ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成することで、図５６（Ａ）に示す回路は、後述の図５８および５９に示す半導体装置などで形成することができる。
【０５８７】
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０５８８】
図５６（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０５８９】
図５６（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０５９０】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０５９１】
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０５９２】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０５９３】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
【０５９４】
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷をノードに保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
【０５９５】
＜記憶装置２＞
図５６（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図５６（Ａ）に示した半導体装置と異なる。この場合も図５６（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。さらに、図５６（Ｂ）に示す半導体装置の下層にセンスアンプなどを設ける構成としてもよい。
【０５９６】
図５６（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０５９７】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０５９８】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０５９９】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０６００】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０６０１】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０６０２】
＜記憶装置３＞
図５６（Ａ）に示す半導体装置（記憶装置）の変形例について、図５７に示す回路図を用いて説明する。
【０６０３】
図５７に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図５７に示す半導体装置は、図５７では図示を省略したが、マトリクス状に複数設けられる。図５７に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。
【０６０４】
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図５７では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
【０６０５】
図５７に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
【０６０６】
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
【０６０７】
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図５７では、トランジスタ４２００乃至４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
【０６０８】
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図５７に示す半導体装置は、図５７に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
【０６０９】
次いで、図５７に示す半導体装置への情報の書き込み動作について説明する。
【０６１０】
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
【０６１１】
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
【０６１２】
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
【０６１３】
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
【０６１４】
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
【０６１５】
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
【０６１６】
図５７に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
【０６１７】
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
【０６１８】
次いで、図５７に示す半導体装置からの情報の読み出し動作について説明する。
【０６１９】
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
【０６２０】
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
【０６２１】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
【０６２２】
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
【０６２３】
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
【０６２４】
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
【０６２５】
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
【０６２６】
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
【０６２７】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
【０６２８】
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図５７においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
【０６２９】
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
【０６３０】
＜記憶装置４＞
図５６（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図５７（Ａ）に示した半導体装置と異なる。この場合も図５６（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
【０６３１】
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。
＜半導体装置の構造１＞
図５８は、図５６（Ａ）に対応する半導体装置の断面図である。図５８に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、図２に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されない。よって適宜上述したトランジスタの記載を参酌する。
【０６３２】
また、図５８に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。トランジスタ３２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３２００のオフ特性を向上させることができる。トランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７４ａと、半導体基板４５０中の領域４７４ｂと、絶縁体４６２と、導電体４５４と、を有する。
【０６３３】
トランジスタ３２００において、領域４７４ａおよび領域４７４ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７４ａと領域４７４ｂとの間の導通・非導通を制御することができる。
【０６３４】
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
【０６３５】
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ３２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
【０６３６】
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ３２００のオン特性を向上させることができる。
【０６３７】
領域４７４ａおよび領域４７４ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ３２００はｐチャネル型トランジスタを構成する。
【０６３８】
トランジスタ３２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
【０６３９】
なお、トランジスタ３２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
【０６４０】
図５８に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４７０と、絶縁体４７２と、絶縁体４７５と、絶縁体４０２と、絶縁体４１０と、絶縁体４０８と、絶縁体４２８と、絶縁体４６５と、絶縁体４６７と、絶縁体４６９と、絶縁体４９８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７６ｃと、導電体４７９ａと、導電体４７９ｂと、導電体４７９ｃと、導電体４７７ａと、導電体４７７ｂと、導電体４７７ｃと、導電体４８４ａと、導電体４８４ｂと、導電体４８４ｃと、導電体４８４ｄと、導電体４８３ａと、導電体４８３ｂと、導電体４８３ｃと、導電体４８３ｄと、導電体４８３ｅと、導電体４８３ｆと、導電体４８５ａと、導電体４８５ｂと、導電体４８５ｃと、導電体４８５ｄと、導電体４８７ａと、導電体４８７ｂと、導電体４８７ｃと、導電体４８８ａと、導電体４８８ｂと、導電体４８８ｃと、導電体４９０ａと、導電体４９０ｂと、導電体４８９ａと、導電体４８９ｂと、導電体４９１ａと、導電体４９１ｂと、導電体４９１ｃと、導電体４９２ａと、導電体４９２ｂと、導電体４９２ｃと、導電体４９４と、導電体４９６と、絶縁体４０６ａ、半導体４０６ｂ、絶縁体４０６ｃと、を有する。
【０６４１】
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４７０は、絶縁体４６８上に配置する。また、絶縁体４７２は、絶縁体４７０上に配置する。また、絶縁体４７５は、絶縁体４７２上に配置する。また、トランジスタ３３００は、絶縁体４７５上に配置する。また、絶縁体４０８は、トランジスタ３３００上に配置する。また、絶縁体４２８は、絶縁体４０８上に配置する。また、絶縁体４６５は、絶縁体４２８上に配置される。また、容量素子３４００は、絶縁体４６５上に配置される。また、絶縁体４６９は、容量素子３４００上に配置される。
【０６４２】
絶縁体４６４は、領域４７４ａに達する開口部と、領域４７４ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
【０６４３】
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
【０６４４】
また、絶縁体４６８は、導電体４７８ａに達する開口部と、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａ、導電体４７６ｂまたは導電体４７６ｃが埋め込まれている。
【０６４５】
また、絶縁体４６８上に、導電体４７６ａと接する導電体４７９ａと、導電体４７６ｂと接する導電体４７９ｂと、導電体４７６ｃと接する導電体４７９ｃと、を有する。また、絶縁体４７２は、絶縁体４７０を通って導電体４７９ａに達する開口部と、絶縁体４７０通って導電体４７９ｂに達する開口部と、絶縁体４７０を通って導電体４７９ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７７ａ、４７７ｂまたは４７７ｃが埋め込まれている。
【０６４６】
また、絶縁体４７５は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７７ａに達する開口部と、導電体４７７ｂに達する開口部と、導電体４７７ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８４ｄ、導電体４８４ａ、導電体４８４ｂまたは導電体４８４ｃが埋め込まれている。
【０６４７】
また、導電体４８４ｄは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４８４ｄに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４８４ｄとトランジスタ３３００のトップゲート電極とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
【０６４８】
また、絶縁体４０２は、導電体４８４ａに達する開口部と、導電体４８４ｃに達する開口部と、を有する。
【０６４９】
また、絶縁体４２８は、絶縁体４０８、絶縁体４１０および絶縁体４０２を通って導電体４８４ａに達する３つの開口部と、絶縁体４０８および絶縁体４１０を通ってトランジスタ３３００のソース電極またはドレイン電極の一方の導電体に達する２つの開口部と、絶縁体４０８通ってトランジスタ３３００のゲート電極の導電体に達する開口部と、を有する。また、開口部には、それぞれ導電体４８３ａ、導電体４８３ｂ、導電体４８３ｃ、導電体４８３ｅ、導電体４８３ｆまたは導電体４８３ｄが埋め込まれている。
【０６５０】
また、絶縁体４２８上に、導電体４８３ａおよび４８３ｅと接する導電体４８５ａと、導電体４８３ｂと接する導電体４８５ｂと、導電体４８３ｃおよび導電体４８３ｆと接する導電体４８５ｃと、導電体４８３ｄと接する導電体４８５ｄと、を有する。また、絶縁体４６５は、導電体４８５ａに達する開口部と、導電体４８５ｂに達する開口部と、導電体４８５ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４８７ａ、導電体４８７ｂまたは導電体４８７ｃが埋め込まれている。
【０６５１】
また絶縁体４６５上に、導電体４８７ａと接する導電体４８８ａと、導電体４８７ｂと接する導電体４８８ｂと、導電体４８７ｃと接する導電体４８８ｃと、を有する。また、絶縁体４６７は、導電体４８８ａに達する開口部と、導電体４８８ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４９０ａまたは導電体４９０ｂが埋め込まれている。また、導電体４８８ｃは容量素子３４００の一方の電極の導電体４９４と接している。
【０６５２】
また、絶縁体４６７上に、導電体４９０ａと接する導電体４８９ａと、導電体４９０ｂと接する導電体４８９ｂと、を有する。また、絶縁体４６９は、導電体４８９ａに達する開口部と、導電体４８９ｂに達する開口部と、容量素子３４００の他方の電極である導電体４９６に達する開口部と、を有する。また、開口部には、それぞれ導電体４９１ａ、導電体４９１ｂまたは導電体４９１ｃが埋め込まれている。
【０６５３】
また、絶縁体４６９上には、導電体４９１ａと接する導電体４９２ａと、導電体４９１ｂと接する導電体４９２ｂと、導電体４９１ｃと接する導電体４９２ｃと、を有する。
【０６５４】
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４０２、絶縁体４１０、絶縁体４０８、絶縁体４２８、絶縁体４６５、絶縁体４６７、絶縁体４６９および絶縁体４９８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。特に、絶縁体４９８としては、例えば導電体４９４を酸化して形成した絶縁体を用いても良い。また、該絶縁体と酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、酸化シリコン、窒化酸化シリコンまたは窒化シリコンなどとの多層膜とすることもできる。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０６５５】
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４７０、絶縁体４７２、絶縁体４７５、絶縁体４０２、絶縁体４１０、絶縁体４０８、絶縁体４２８、絶縁体４６５、絶縁体４６７、絶縁体４６９または絶縁体４９８の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
【０６５６】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０６５７】
導電体４８０ａ、導電体４８０ｂと、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７６ｃ、導電体４７９ａ、導電体４７９ｂ、導電体４７９ｃ、導電体４７７ａ、導電体４７７ｂ、導電体４７７ｃ、導電体４８４ａ、導電体４８４ｂ、導電体４８４ｃ、導電体４８４ｄ、導電体４８３ａ、導電体４８３ｂと、導電体４８３ｃ、導電体４８３ｄ、導電体４８３ｅ、導電体４８３ｆ、導電体４８５ａ、導電体４８５ｂ、導電体４８５ｃ、導電体４８５ｄ、導電体４８７ａ、導電体４８７ｂ、導電体４８７ｃ、導電体４８８ａ、導電体４８８ｂ、導電体４８８ｃ、導電体４９０ａ、導電体４９０ｂと、導電体４８９ａ、導電体４８９ｂと、導電体４９１ａ、導電体４９１ｂ、導電体４９１ｃ、導電体４９２ａ、導電体４９２ｂ、導電体４９２ｃ、導電体４９４および導電体４９６としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体、タングステンおよびシリコンを含む導電体などを用いてもよい。
【０６５８】
半導体４０６ｂとしては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【０６５９】
絶縁体４０６ａおよび絶縁体４０６ｃとしては、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物を用いることが望ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【０６６０】
トランジスタ３２００のソースまたはドレインは、導電体４８０ａと、導電体４７８ａと、導電体４７６ａと、導電体４７９ａと、導電体４７７ａと、導電体４８４ａと、導電体４８３ａと、導電体４８５ａと、導電体４８３ｅと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体と電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｃと、導電体４７９ｃと、導電体４７７ｃと、導電体４８４ｃと、導電体４８３ｃと、導電体４８５ｃと、導電体４８３ｆと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体と電気的に接続する。
【０６６１】
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の一方の電極と、導電体４８３ｃと、導電体４８５ｃと、導電体４８７ｃと、導電体４８８ｃと、を介して容量素子３４００の一方の電極と電気的に接続する導電体４９４と、絶縁体４９８と、容量素子３４００の他方の電極である導電体４９６と、を有する。なお、容量素子３４００は、トランジスタ３３００の上方または下方に形成することで、半導体装置の大きさを縮小することができて好適である。
【０６６２】
本実施の形態では、トランジスタ３２００上にトランジスタ３３００を有し、トランジスタ３３００上に容量素子３４００を有する半導体装置の一例を示したが、トランジスタ３２００上にトランジスタ３３００と同様の半導体を有するトランジスタを一以上有する構成としても構わない。または、トランジスタ３２００の上に容量素子３４００を有し、容量素子３４００上にトランジスタ３３００を有してもよい。このような構成とすることで半導体装置の集積度をより高めることができる（図５９参照。）。
【０６６３】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０６６４】
（実施の形態１１）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
【０６６５】
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
【０６６６】
図６０（Ａ）は、本発明の一態様に係る撮像装置６００の例を示す平面図である。撮像装置６００は、画素部６１０と、画素部６１０を駆動するための周辺回路６６０と、周辺回路６７０、周辺回路６８０と、周辺回路６９０と、を有する。画素部６１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素６１１を有する。周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０は、それぞれ複数の画素６１１に接続し、複数の画素６１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路６６０は周辺回路の一部といえる。
【０６６７】
また、撮像装置６００は、光源６９１を有することが好ましい。光源６９１は、検出光Ｐ１を放射することができる。
【０６６８】
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部６１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０のいずれか一以上を省略してもよい。
【０６６９】
また、図６０（Ｂ）に示すように、撮像装置６００が有する画素部６１０において、画素６１１を傾けて配置してもよい。画素６１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置６００における撮像の品質をより高めることができる。
【０６７０】
＜画素の構成例１＞
撮像装置６００が有する１つの画素６１１を複数の副画素６１２で構成し、それぞれの副画素６１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
【０６７１】
図６１（Ａ）は、カラー画像を取得するための画素６１１の一例を示す平面図である。図６１（Ａ）に示す画素６１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｂ」ともいう）を有する。副画素６１２は、フォトセンサとして機能させることができる。
【０６７２】
副画素６１２（副画素６１２Ｒ、副画素６１２Ｇ、および副画素６１２Ｂ）は、配線６３１、配線６４７、配線６４８、配線６４９、配線６５０と電気的に接続される。また、副画素６１２Ｒ、副画素６１２Ｇ、および副画素６１２Ｂは、それぞれが独立した配線６５３に接続している。また、本明細書等において、例えばｎ行目の画素６１１に接続された配線６４８および配線６４９を、それぞれ配線６４８［ｎ］および配線６４９［ｎ］と記載する。また、例えばｍ列目の画素６１１に接続された配線６５３を、配線６５３［ｍ］と記載する。なお、図６０（Ａ）において、ｍ列目の画素６１１が有する副画素６１２Ｒに接続する配線６５３を配線６５３［ｍ］Ｒ、副画素６１２Ｇに接続する配線６５３を配線６５３［ｍ］Ｇ、および副画素６１２Ｂに接続する配線６５３を配線６５３［ｍ］Ｂと記載している。副画素６１２は、上記配線を介して周辺回路と電気的に接続される。
【０６７３】
また、撮像装置６００は、隣接する画素６１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素６１２同士がスイッチを介して電気的に接続する構成を有する。図６１（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素６１１が有する副画素６１２と、該画素６１１に隣接するｎ＋１行ｍ列に配置された画素６１１が有する副画素６１２の接続例を示す。図６１（Ｂ）において、ｎ行ｍ列に配置された副画素６１２Ｒと、ｎ＋１行ｍ列に配置された副画素６１２Ｒがスイッチ６０１を介して接続されている。また、ｎ行ｍ列に配置された副画素６１２Ｇと、ｎ＋１行ｍ列に配置された副画素６１２Ｇがスイッチ６０２を介して接続されている。また、ｎ行ｍ列に配置された副画素６１２Ｂと、ｎ＋１行ｍ列に配置された副画素６１２Ｂがスイッチ６０３を介して接続されている。
【０６７４】
なお、副画素６１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素６１１に３種類の異なる波長域の光を検出する副画素６１２を設けることで、フルカラー画像を取得することができる。
【０６７５】
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素６１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素６１２を有する画素６１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素６１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素６１２を有する画素６１１を用いてもよい。１つの画素６１１に４種類の異なる波長域の光を検出する副画素６１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
【０６７６】
また、例えば、図６１（Ａ）において、赤の波長域を検出する副画素６１２、緑の波長域を検出する副画素６１２、および青の波長域を検出する副画素６１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
【０６７７】
なお、画素６１１に設ける副画素６１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域を検出する副画素６１２を２つ以上設けることで、冗長性を高め、撮像装置６００の信頼性を高めることができる。
【０６７８】
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置６００を実現することができる。
【０６７９】
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ  Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
【０６８０】
また、前述したフィルタ以外に、画素６１１にレンズを設けてもよい。ここで、図６２の断面図を用いて、画素６１１、フィルタ６５４、レンズ６５５の配置例を説明する。レンズ６５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図６２（Ａ）に示すように、画素６１１に形成したレンズ６５５、フィルタ６５４（フィルタ６５４Ｒ、フィルタ６５４Ｇおよびフィルタ６５４Ｂ）、および画素回路６３０等を通して光６５６を光電変換素子６２０に入射させる構造とすることができる。
【０６８１】
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光６５６の一部が配線６５７の一部によって遮光されてしまうことがある。したがって、図６２（Ｂ）に示すように光電変換素子６２０側にレンズ６５５およびフィルタ６５４を配置して、光電変換素子６２０が光６５６を効率良く受光させる構造が好ましい。光電変換素子６２０側から光６５６を光電変換素子６２０に入射させることで、検出感度の高い撮像装置６００を提供することができる。
【０６８２】
図６２に示す光電変換素子６２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
【０６８３】
また、光電変換素子６２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
【０６８４】
例えば、光電変換素子６２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子６２０を実現できる。
【０６８５】
ここで、撮像装置６００が有する１つの画素６１１は、図６２に示す副画素６１２に加えて、第１のフィルタを有する副画素６１２を有してもｆよい。
【０６８６】
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示すものと同様のトランジスタを用いることができる。
【０６８７】
図６３は、撮像装置を構成する素子の断面図である。図６３に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
【０６８８】
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
【０６８９】
なお図６３の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
【０６９０】
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
【０６９１】
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
【０６９２】
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。また、絶縁体３８０の下に絶縁体３７９が設けられ、絶縁体３８０の上に絶縁体３８１が設けられる。
【０６９３】
絶縁体３７９乃至絶縁体３８０に設けられた開口に、導電体３９０ａ乃至導電体３９０ｅが設けられている。導電体３９０ａ、導電体３９０ｂ及び導電体３９０ｅは、プラグ及び配線として機能する。また、導電体３９０ｃは、トランジスタ３５３のバックゲートとして機能する。また、導電体３９０ｄは、トランジスタ３５２のバックゲートとして機能する。
【０６９４】
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性が向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。さらに、導電体３９０ａ、導電体３９０ｂ及び導電体３９０ｅが形成されることにより、絶縁体３８０に形成されているビアホールを通じて上層に水素が拡散することも抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。
【０６９５】
また、図６３の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
【０６９６】
また、撮像装置の一部または全部を湾曲させてもよい。撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
【０６９７】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０６９８】
（実施の形態１２）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図６４乃至図６６を用いて説明を行う。
【０６９９】
＜１０−１．表示モジュール＞
図６４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０、バッテリ８０１１を有する。
【０７００】
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
【０７０１】
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０７０２】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
【０７０３】
バックライト８００７は、光源８００８を有する。なお、図６４において、バックライト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
【０７０４】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０７０５】
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、商用電源を用いる場合には、省略可能である。
【０７０６】
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０７０７】
＜１０−２．電子機器＞
図６５（Ａ）乃至図６５（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することができる。
【０７０８】
図６５（Ａ）乃至図６５（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図６５（Ａ）乃至図６５（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図６５（Ａ）乃至図６５（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
【０７０９】
図６５（Ａ）乃至図６５（Ｇ）に示す電子機器の詳細について、以下説明を行う。
【０７１０】
図６５（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
【０７１１】
図６５（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
【０７１２】
図６５（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
【０７１３】
図６５（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
【０７１４】
図６５（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図６５（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図６５（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図６５（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
【０７１５】
また、図６６（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図６６（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図６６（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
【０７１６】
図６６（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
【０７１７】
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
【０７１８】
また、図６６（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
【０７１９】
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
【０７２０】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【実施例１】
【０７２１】
本実施例では、本発明に係る成膜条件で酸化窒化シリコン膜を酸化物半導体膜上に成膜した試料を作製し、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔ−ｉｏｎ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析および酸化物半導体膜のシート抵抗値の測定を行った。
【０７２２】
試料の作製は、まずガラス基板上にスパッタ法を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物を４０ｎｍの膜厚で成膜した。次に、Ｉｎ−Ｇａ−Ｚｎ酸化物上にＣＶＤ法を用いて酸化窒化シリコン膜を成膜した。試料１Ａ、１Ｂおよび１Ｃは、従来の成膜条件で酸化窒化シリコン膜を成膜した。即ち、ＳｉＨ４ガス（流量２０ｓｃｃｍ）およびＮ２Ｏガス（流量３０００ｓｃｃｍ）の混合ガスを用いて、圧力２００Ｐａとし、高周波電力１００Ｗ、基板温度３５０℃にて５０ｎｍの膜厚で成膜した。
【０７２３】
試料２Ａ、２Ｂ、２Ｃおよび試料３は、本発明に係る成膜条件で酸化窒化シリコン膜を成膜した。即ち、ＳｉＨ４ガス（流量６ｓｃｃｍ）およびＮ２Ｏガス（流量１８０００ｓｃｃｍ）の混合ガスを用いて、成膜圧力２５０Ｐａとし、高周波電力５００Ｗ、基板温度３５０℃にて、試料２Ａ、２Ｂおよび２Ｃは５０ｎｍの膜厚で成膜し、試料３は１００ｎｍの膜厚で成膜した。以上により、試料１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃおよび３を作製した。
【０７２４】
試料１Ａ、２Ａおよび３はＴＤＳ分析を行った。また、試料１Ｂおよび２Ｂは、酸化窒化シリコン膜をウエットエッチング法により除去した後に、シート抵抗測定器を用いてＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値を測定した。また、試料１Ｃおよび２Ｃは、窒素雰囲気中で３５０℃の温度にて１時間の熱処理を行い、次に酸化窒化シリコン膜をウエットエッチング法により除去した後に、シート抵抗測定器を用いてＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値を測定した。
【０７２５】
図６７（Ａ）、（Ｂ）および（Ｃ）に試料１Ａ、２Ａおよび３のＴＤＳ分析の結果のグラフを示す。図６７（Ａ）、（Ｂ）および（Ｃ）は酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量の温度依存性を示している。ＴＤＳ分析条件は、昇温ヒーター温度を、測定開始時は５０℃、測定終了時は１０００℃に設定し、昇温速度は３２℃／ｍｉｎとした。試料の膜の表面温度は、測定開始時は約５０℃で、測定終了時は約５４０℃であった。分析開始時の試料室の圧力は、１．２ｘ１０−７Ｐａであった。
【０７２６】
図６７（Ａ）は、従来の成膜条件で酸化窒化シリコン膜を５０ｎｍの膜厚で成膜した試料１ＡのＴＤＳ分析結果を示すが、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出ピークはほとんど見られなかった。試料の膜表面温度１５０℃付近に小さなピークが見られるが、これは試料表面の吸着水によるものと思われる。図６７（Ｂ）は、本発明に係る成膜条件にて酸化窒化シリコン膜を５０ｎｍの膜厚で成膜した試料２ＡのＴＤＳ分析結果であるが、試料の膜表面温度３３０℃付近に酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出ピークがわずかに見られた。また、図６７（Ｃ）は、本発明に係る成膜条件にて酸化窒化シリコン膜を１００ｎｍの膜厚で成膜した試料３のＴＤＳ分析結果であるが、試料の膜表面温度３９０℃付近に酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出ピークが見られた。
【０７２７】
これらの結果から、従来の成膜条件で成膜した酸化窒化シリコン膜には、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出ピークがほとんど見られないことから、従来の成膜条件で成膜した酸化窒化シリコン膜には過剰酸素を含まないが、本発明に係る成膜条件で成膜した酸化窒化シリコン膜は、過剰酸素を含んだ酸化窒化シリコン膜であることが解った。
【０７２８】
次に、図６８にＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値の測定結果をまとめた。各シート抵抗値の測定結果について述べる。
【０７２９】
試料１Ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物上に従来の成膜条件で酸化窒化シリコン膜を成膜した時のＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値であり、試料１Ｃは、Ｉｎ−Ｇａ−Ｚｎ酸化物上に従来の成膜条件の酸化窒化シリコン膜の成膜した後に、窒素雰囲気中で３５０℃の温度にて１時間の熱処理を行った後のＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値である。
【０７３０】
また、試料２Ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物上に本発明に係る成膜条件で酸化窒化シリコン膜を成膜した時のＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値であり、試料１Ｃは、Ｉｎ−Ｇａ−Ｚｎ酸化物上に本発明に係る成膜条件で酸化窒化シリコン膜を成膜した後に、窒素雰囲気中で３５０℃の温度にて１時間の熱処理を行った後のＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値である。
【０７３１】
試料１Ｂのシート抵抗値は、および１Ｃのシート抵抗値は、約４．２×１０３〔Ω／□〕であり、試料１Ｃもほぼ同じ値であった。一方、試料２Ｂのシート抵抗値は、約３．６×１０６〔Ω／□〕と、試料１Ｂのシート抵抗値と比較すると高い抵抗値が得られた。また、試料２Ｃのシート抵抗値は、約９．０×１０９〔Ω／□〕とさらに高い抵抗値へ変動した。
【０７３２】
これらの事より、従来の成膜条件で成膜した酸化窒化シリコン膜には、過剰酸素をほとんど含んでいないので、酸化窒化シリコン成膜時のプラズマダメージなどによって、Ｉｎ−Ｇａ−Ｚｎ酸化物中に発生した欠陥に起因してキャリアが生成されＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値が低くなったと思われる。また、従来の成膜条件で成膜した酸化窒化シリコン膜は、過剰酸素をほとんど含んでいないので、窒素雰囲気中で３５０℃の温度にて１時間の熱処理を行っても酸化窒化シリコン膜からＩｎ−Ｇａ−Ｚｎ酸化物への酸素の拡散が起こらないのでＩｎ−Ｇａ−Ｚｎ酸化物中の欠陥の修復が行われず、シート抵抗値が低いままであったと思われる。
【０７３３】
一方、本発明に係る成膜条件で成膜した酸化窒化シリコン膜は、過剰酸素を含んでいるので、成膜中のプラズマダメージが軽減されることによって、試料２ＢのＩｎ−Ｇａ−Ｚｎ酸化物のシート抵抗値が試料１Ｂよりも高抵抗になったと思われる。また、窒素雰囲気中で３５０℃の温度にて１時間の熱処理を行うことで、酸化窒化シリコン膜中に含まれる過剰酸素がＩｎ−Ｇａ−Ｚｎ酸化物へ拡散し、Ｉｎ−Ｇａ−Ｚｎ酸化物中の欠損を修復したために、試料２Ｃのシート抵抗値が高抵抗化したと思われる。このことから、本発明に係る成膜条件は、プラズマが接するＩｎ−Ｇａ−Ｚｎ酸化物へ過剰酸素を供給する機能を有することが解った。また、本発明に係る成膜条件で成膜した酸化窒化シリコン膜は過剰酸素を有することが解った。
【実施例２】
【０７３４】
本実施例では、本発明に係る成膜条件で成膜した酸化窒化シリコン膜を従来の成膜条件で成膜した酸化窒化シリコン膜上に成膜した試料を作製し、ＴＤＳ分析を行った。
【０７３５】
試料１の作製は、ガラス基板上に、ＣＶＤ法を用いて第１の酸化窒化シリコン膜を５０ｎｍの膜厚で成膜した。次に、第１の酸化窒化シリコン膜上に、ＣＶＤ法を用いて第２の酸化窒化シリコン膜を成膜した。第１の酸化窒化シリコン膜は、従来の成膜条件で成膜した酸化窒化シリコン膜である。第２の酸化窒化シリコン膜は、本発明に係る成膜条件で成膜した酸化窒化シリコン膜である。試料２は比較試料として、ガラス基板上に、第１の酸化窒化シリコン膜を成膜せずに、第２の酸化窒化シリコン膜を成膜した。第１の酸化窒化シリコン膜の成膜条件および第２の酸化窒化シリコン膜の成膜条件は実施例１を参酌する。
【０７３６】
図６９（Ａ）および（Ｂ）にＴＤＳ分析結果を示す。ＴＤＳ分析は、実施例１で行ったＴＤＳ分析と同様の分析条件で行った。図６９（Ａ）に試料１の酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量の温度依存性を示し、図６９（Ｂ）に試料２の酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出量の温度依存性を示す。
【０７３７】
図６９（Ａ）および（Ｂ）の結果より、ガラス基板上に第１の酸化窒化シリコン膜がある試料１は、試料の膜表面温度３７０℃付近に、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出ピークが見られるが、ガラス基板上に第１の酸化窒化シリコン膜がない試料２には、酸素分子に相当する質量電荷比Ｍ／ｚ＝３２の放出ピークがほとんど見られない。
【０７３８】
以上の結果より、本発明に係る成膜条件は、成膜中においてプラズマが接するガラス基板への酸素を供給する機能は有しないが、成膜中においてプラズマが接する酸化窒化シリコン膜へ酸素を供給する機能を有することが解った。
【実施例３】
【０７３９】
本実施例では、本発明に係る成膜条件で成膜した第２のゲート絶縁膜を有するトランジスタを作製し、トランジスタ特性を測定した。
【０７４０】
トランジスタの作製は、まずガラス基板上に、スパッタ法を用いて、第１のチタン膜を１０ｎｍの膜厚で成膜した。次に、第１のチタン膜上に第１の銅膜を１００ｎｍの膜厚で成膜した。
【０７４１】
次に、第１の銅膜上にリソグラフィー法を用いて、第１のレジストマスクを形成し、第１のレジストマスクをエッチングマスクとして、第１の銅膜の不要部分をウエットエッチングした。該ウエットエッチングは、過酸化水素水と無機酸の混合液を用いた。次に、第１のレジストマスクおよび第１の銅膜をエッチングマスクとしてチタン膜をドライエッチングした。以上により、第１の銅膜および第１のチタン膜を有する第１のゲート電極を形成した。
【０７４２】
次に、第１のゲート電極およびガラス基板上にＣＶＤ法を用いて、第１の窒化シリコン膜を５０ｎｍの膜厚で成膜した。次に第１の窒化シリコン膜上にＣＶＤ法を用いて第２の窒化シリコン膜を３００ｎｍの膜厚で成膜した。次に、第２の窒化シリコン膜上にＣＶＤ法を用いて第３の窒化シリコン膜を５０ｎｍの膜厚で成膜した。次に、第３の窒化シリコン膜上に第１の酸化窒化シリコン膜を２０ｎｍの膜厚で成膜した。尚、第１の窒化シリコン膜の成膜、第２の窒化シリコン膜の成膜、第３の窒化シリコン膜の成膜および第１の酸化窒化シリコン膜は連続成膜した。これで、第１の窒化シリコン膜、第２の窒化シリコン膜、第３の窒化シリコン膜および第１の酸化窒化シリコン膜を有する第１のゲート絶縁膜を形成した。
【０７４３】
次に、第１のゲート絶縁膜上にスパッタ法を用いて第１のＩｎ−Ｇａ−Ｚｎ酸化物を４０ｎｍの膜厚で成膜した。次にリソグラフィー法を用いてＩｎ−Ｇａ−Ｚｎ酸化物の不要部分のエッチングを行い、第１のＩｎ−Ｇａ−Ｚｎ酸化物を有する酸化物半導体膜を形成した。
【０７４４】
次に、第１のゲート絶縁膜上および半導体膜上に、ＣＶＤ法を用いて第２の酸化窒化シリコン膜を試料１は５０ｎｍの膜厚で成膜した。また、試料２は２０ｎｍの膜厚で成膜した。成膜条件は、本発明に係る成膜条件を用いた。プラズマＣＶＤ装置を使用し、ＳｉＨ４ガス（流量６ｓｃｃｍ）、Ｎ２Ｏガス（流量１８０００ｓｃｃｍ）、基板温度（３５０℃）および高周波電力（５００Ｗ）の条件にて成膜した。
【０７４５】
次に、第２の酸化窒化シリコン膜上にリソグラフィー法を用いて第２のレジストマスクを形成し、第２のレジストマスクをエッチングマスクとして、第２の酸化窒化シリコン膜の一部および第１のゲート絶縁膜の一部をエッチングし、第１のゲート電極に達する開口部を形成した。該開口部の形成は、ドライエッチング法を用いた。
【０７４６】
次に、該開口部を覆う様に、第２のゲート絶縁上に、スパッタ法を用いて第２のＩｎ−Ｇａ−Ｚｎ酸化物を１００ｎｍの膜厚で成膜した。次に、リソグラフィー法を用いて第３のレジストマスクを形成し、第３のレジストマスクをエッチングマスクとして、ドライエッチング法により、第２のＩｎ−Ｇａ−Ｚｎ酸化物の一部および第２の酸化窒化シリコン膜の一部をエッチングし、第２のＩｎ−Ｇａ−Ｚｎ酸化物を有する第２のゲート電極および第２の酸化窒化シリコン膜を有する第２のゲート絶縁膜を形成した。
【０７４７】
次に、第３のレジストマスクを除去した後に、第１のゲート絶縁膜上、酸化物半導体膜上および第２のゲート電極上から、ＣＶＤ装置を用いて、アルゴンおよび窒素の混合ガスによるプラズマ処理を行った。次に、ＣＶＤ法により第４の窒化シリコン膜を１００ｎｍの膜厚で成膜した。尚、アルゴンおよび窒素の混合ガスによるプラズマ処理および窒化シリコン膜の成膜は、連続処理にて行った。
【０７４８】
次に、ＣＶＤ法を用いて、第４の窒化シリコン膜上に第３の酸化シリコン膜を３００ｎｍの膜厚で成膜した。
【０７４９】
次に、第３の酸化シリコン膜上にリソグラフィー法を用いて、第４のレジストマスクを形成し、第４のレジストマスクをエッチングマスクとして、第３の酸化窒化シリコン膜および第４の窒化シリコン膜の一部をエッチングすることで、酸化物半導体膜に達する開口部を形成した。該開口部は、ドライエッチング法を用いて形成した。
【０７５０】
次に、該開口部を覆うように、第３の酸化窒化シリコン膜上にスパッタ法を用いて、第２のチタン膜を１０ｎｍの膜厚で成膜した。次に、第２のチタン膜上にスパッタ法を用いて第２の銅膜を成膜した。
【０７５１】
次に、第２の銅膜上にリソグラフィー法を用いて、第５のレジストマスクを形成し、第５のレジストマスクをエッチングマスクとして、第２の銅膜の不要部分をウエットエッチングした。該ウエットエッチングは、過酸化水素水と無機酸の混合液を用いた。次に、第５のレジストマスクおよび第２の銅膜をエッチングマスクとして第２のチタン膜をドライエッチングした。以上により、第２の銅膜および第２のチタン膜を有する、ソース電極またはドレイン電極を形成した。
【０７５２】
次に、該ソース電極またはドレイン電極上および第３の酸化窒化シリコン膜上に感光性アクリル樹脂を塗布法を用いて１．５μｍの膜厚で成膜した。次に、リソグラフィー法を用いて不要部分のアクリル樹脂を除去した。次に、加熱装置を用い加熱処理行うことでアクリル樹脂を焼成し、アクリル樹脂を有する保護膜を形成した。
【０７５３】
以上により、本発明に係る成膜条件で成膜した第２のゲート絶縁膜を有するトランジスタを作製した。試料１の第２のゲート絶縁膜の膜厚は、５０ｎｍであり、試料２の第２のゲート絶縁膜の膜厚は、２０ｎｍである。
【０７５４】
次に、試料１および試料２のトランジスタ特性を測定した。まずドレイン電流―ゲート電圧（Ｉｄ−Ｖｇ）特性を測定した。測定条件は、ソース電極電圧（Ｖｓ）を０Ｖに固定し、ドレイン電極電圧（Ｖｄ）に０．１Ｖおよび１０Ｖ印加した時のそれぞれに対して、ゲート電極電圧（Ｖｇ）を試料１は−１５Ｖから２０Ｖへ０．２５Ｖのステップで上昇したときの、ドレイン電流（Ｉｄ）の変化を測定した。また、試料２はー１０Ｖから１０Ｖへ０．２５Ｖのステップで上昇したときの、ドレイン電流（Ｉｄ）の変化を測定した。
【０７５５】
Ｉｄ−Ｖｇ特性は、チャネル幅（Ｗ）５０μｍ固定とし、チャネル長（Ｌ）１．５μｍ、２．０μｍ、３．０μｍおよび６．０μｍの各トランジスタを測定した。
【０７５６】
図７０から図７３にＩｄ−Ｖｇ特性を示す。試料１（第２のゲート絶縁膜の膜厚が５０ｎｍ）のＬ＝１．５μｍ、２．０μｍ、３．０μｍおよび６．０μｍのＩｄ−Ｖｇ特性をそれぞれ、図７０（Ａ）、図７０（Ｂ）、図７１（Ａ）および図７１（Ｂ）に示す。また、試料２（第２のゲート絶縁膜の膜厚が２０ｎｍ）のＬ＝１．５μｍ、２．０μｍ、３．０μｍおよび６．０μｍのＩｄ−Ｖｇ特性をそれぞれ、図７２（Ａ）、図７２（Ｂ）、図７３（Ａ）および図７３（Ｂ）に示す。それぞれのトランジスタはともに良好なＩｄ−Ｖｇ特性を示した。
【０７５７】
次に、Ｗ＝３．０μｍ、Ｌ＝３．０μｍのトランジスタのＩｄ−Ｖｄ特性を測定した。測定条件は、Ｖｓを０Ｖに固定し、ＶｇはＶｄに５Ｖ印加した時に、Ｉｄが１００ｎＡ／μｍとなる電圧に固定し、Ｖｄを０Ｖから１２Ｖへ０．２５Ｖステップで上昇したときの、Ｉｄの変化を測定した。試料１（第２のゲート絶縁膜の膜厚が５０ｎｍ）のＶｇは４．０５Ｖであり、試料２（第２のゲート絶縁膜の膜厚が２０ｎｍ）のＶｇは３．３０Ｖであった。
【０７５８】
図７４（Ａ）および（Ｂ）に各トランジスタのＩｄ−Ｖｄ特性を示すが、試料１および試料２ともに、Ｖｄ＝３Ｖ以上でのＩｄの変動量が小さく、Ｉｄ−Ｖｄの飽和特性に優れたトランジスタ特性を得ることができた。
【符号の説明】
【０７５９】
３０    素子層
４０    素子層
５０    素子層
１００    トランジスタ
１００Ａ    トランジスタ
１００Ｂ    トランジスタ
１００Ｃ    トランジスタ
１００Ｄ    トランジスタ
１００Ｅ    トランジスタ
１００Ｆ    トランジスタ
１００Ｇ    トランジスタ
１００Ｈ    トランジスタ
１００Ｊ    トランジスタ
１００Ｋ    トランジスタ
１０２    基板
１０４    絶縁膜
１０６    導電膜
１０７    酸化物半導体膜
１０８    酸化物半導体膜
１０８＿１    酸化物半導体膜
１０８＿２    酸化物半導体膜
１０８＿３    酸化物半導体膜
１０８ｄ    ドレイン領域
１０８ｆ    領域
１０８ｉ    チャネル領域
１０８ｓ    ソース領域
１１０    絶縁膜
１１０＿０    絶縁膜
１１０Ａ    トランジスタ
１１４    導電膜
１１４＿０    導電膜
１１６    絶縁膜
１１８    絶縁膜
１２０    導電膜
１２０ａ    導電膜
１２０ｂ    導電膜
１２２    絶縁膜
１４０    マスク
１４１ａ    開口部
１４１ｂ    開口部
１４３    開口部
１４５    不純物元素
２０１    トランジスタ
２０３    トランジスタ
２０７ａ    液晶素子
２０７ｂ    液晶素子
２１１    基板
２１２    絶縁膜
２１３    絶縁膜
２１５    絶縁膜
２１９    絶縁膜
２２３    酸化物半導体膜
２４１    着色膜
２４３    遮光膜
２４５    絶縁膜
２４７    スペーサ
２４９    液晶
２５０Ｐａ    成膜圧力
２５１    導電膜
２５２    導電膜
２５３    絶縁膜
２５５    導電膜
２６１    基板
３００    シリコン基板
３００Ａ    トランジスタ
３００Ｂ    トランジスタ
３００Ｃ    トランジスタ
３００Ｄ    トランジスタ
３００Ｅ    トランジスタ
３００Ｆ    トランジスタ
３０２    基板
３０４    導電膜
３０６    絶縁膜
３０７    絶縁膜
３０８    酸化物半導体膜
３０８＿１    酸化物半導体膜
３０８＿２    酸化物半導体膜
３０８＿３    酸化物半導体膜
３１０    層
３１２ａ    導電膜
３１２ｂ    導電膜
３１４    絶縁膜
３１６    絶縁膜
３１８    絶縁膜
３２０    層
３２０ａ    導電膜
３２０ｂ    導電膜
３３０    層
３４０    層
３４１ａ    開口部
３４１ｂ    開口部
３４２ａ    開口部
３４２ｂ    開口部
３４２ｃ    開口部
３５１    トランジスタ
３５２    トランジスタ
３５３    トランジスタ
３６０    フォトダイオード
３６１    アノード
３６３    低抵抗領域
３７０    プラグ
３７１    配線
３７２    配線
３７３    配線
３７９    絶縁体
３８０    絶縁体
３８１    絶縁体
３９０ａ    導電体
３９０ｂ    導電体
３９０ｃ    導電体
３９０ｄ    導電体
３９０ｅ    導電体
４０１    絶縁体
４０２    絶縁体
４０６ａ    絶縁体
４０６ｂ    半導体
４０６ｃ    絶縁体
４０８    絶縁体
４１０    絶縁体
４２８    絶縁体
４５０    半導体基板
４５４    導電体
４６０    領域
４６２    絶縁体
４６４    絶縁体
４６５    絶縁体
４６６    絶縁体
４６７    絶縁体
４６８    絶縁体
４６９    絶縁体
４７０    絶縁体
４７２    絶縁体
４７４ａ    領域
４７４ｂ    領域
４７５    絶縁体
４７６ａ    導電体
４７６ｂ    導電体
４７６ｃ    導電体
４７７ａ    導電体
４７７ｂ    導電体
４７７ｃ    導電体
４７８ａ    導電体
４７８ｂ    導電体
４７８ｃ    導電体
４７９ａ    導電体
４７９ｂ    導電体
４７９ｃ    導電体
４８０ａ    導電体
４８０ｂ    導電体
４８０ｃ    導電体
４８３ａ    導電体
４８３ｂ    導電体
４８３ｃ    導電体
４８３ｄ    導電体
４８３ｅ    導電体
４８３ｆ    導電体
４８４ａ    導電体
４８４ｂ    導電体
４８４ｃ    導電体
４８４ｄ    導電体
４８５ａ    導電体
４８５ｂ    導電体
４８５ｃ    導電体
４８５ｄ    導電体
４８７ａ    導電体
４８７ｂ    導電体
４８７ｃ    導電体
４８８ａ    導電体
４８８ｂ    導電体
４８８ｃ    導電体
４８９ａ    導電体
４８９ｂ    導電体
４９０ａ    導電体
４９０ｂ    導電体
４９１ａ    導電体
４９１ｂ    導電体
４９１ｃ    導電体
４９２ａ    導電体
４９２ｂ    導電体
４９２ｃ    導電体
４９４    導電体
４９６    導電体
４９８    絶縁体
５０１    画素回路
５０２    画素部
５０４    駆動回路部
５０４ａ    ゲートドライバ
５０４ｂ    ソースドライバ
５０６    保護回路
５０７    端子部
５５０    トランジスタ
５５２    トランジスタ
５５４    トランジスタ
５６０    容量素子
５６２    容量素子
５７０    液晶素子
５７２    発光素子
６００    撮像装置
６０１    スイッチ
６０２    スイッチ
６０３    スイッチ
６１０    画素部
６１１    画素
６１２    副画素
６１２Ｂ    副画素
６１２Ｇ    副画素
６１２Ｒ    副画素
６２０    光電変換素子
６３０    画素回路
６３１    配線
６４７    配線
６４８    配線
６４９    配線
６５０    配線
６５３    配線
６５４    フィルタ
６５４Ｂ    フィルタ
６５４Ｇ    フィルタ
６５４Ｒ    フィルタ
６５５    レンズ
６５６    光
６５７    配線
６６０    周辺回路
６７０    周辺回路
６８０    周辺回路
６９０    周辺回路
６９１    光源
７００    表示装置
７０１    基板
７０２    画素部
７０４    ソースドライバ回路部
７０５    基板
７０６    ゲートドライバ回路部
７０８    ＦＰＣ端子部
７１０    信号線
７１１    配線部
７１２    シール材
７１６    ＦＰＣ
７３０    絶縁膜
７３２    封止膜
７３４    絶縁膜
７３６    着色膜
７３８    遮光膜
７５０    トランジスタ
７５２    トランジスタ
７６０    接続電極
７７０    平坦化絶縁膜
７７２    導電膜
７７４    導電膜
７７５    液晶素子
７７６    液晶層
７７８    構造体
７８０    異方性導電膜
７８２    発光素子
７８４    導電膜
７８６    ＥＬ層
７８８    導電膜
７９０    容量素子
８００    インバータ
８１０    ＯＳトランジスタ
８２０    ＯＳトランジスタ
８３１    信号波形
８３２    信号波形
８４０    破線
８４１    実線
８５０    ＯＳトランジスタ
８６０    ＣＭＯＳインバータ
１２８０ａ    ｐ型トランジスタ
１２８０ｂ    ｎ型トランジスタ
１２８０ｃ    ｎ型トランジスタ
１２８１    容量素子
１２８２    トランジスタ
１３１１    配線
１３１２    配線
１３１３    配線
１３１４    配線
１３１５    配線
１３１６    配線
１３１７    配線
１３５１    トランジスタ
１３５２    トランジスタ
１３５３    トランジスタ
１３５４    トランジスタ
１３６０    光電変換素子
１４０１    信号
１４０２    信号
１４０３    信号
１４０４    信号
１４０５    信号
２１００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３００６    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
３５００    トランジスタ
４００１    配線
４００３    配線
４００５    配線
４００６    配線
４００７    配線
４００８    配線
４００９    配線
４０２１    層
４０２２    層
４０２３    層
４１００    トランジスタ
４２００    トランジスタ
４３００    トランジスタ
４４００    トランジスタ
４５００    容量素子
４６００    容量素子
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライト
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリ
９０００    筐体
９００１    表示部
９００３    スピーカ
９００５    操作キー
９００６    接続端子
９００７    センサ
９００８    マイクロフォン
９０５０    操作ボタン
９０５１    情報
９０５２    情報
９０５３    情報
９０５４    情報
９０５５    ヒンジ
９１００    テレビジョン装置
９１０１    携帯情報端末
９１０２    携帯情報端末
９２００    携帯情報端末
９２０１    携帯情報端末
９５００    表示装置
９５０１    表示パネル
９５０２    表示領域
９５０３    領域
９５１１    軸部
９５１２    軸受部
【図１】
2017108065.tif 000018
【図２】
2017108065.tif 000019
【図３】
2017108065.tif 000020
【図４】
2017108065.tif 000021
【図５】
2017108065.tif 000022
【図６】
2017108065.tif 000023
【図７】
2017108065.tif 000024
【図８】
2017108065.tif 000025
【図９】
2017108065.tif 000026
【図１０】
2017108065.tif 000027
【図１１】
2017108065.tif 000028
【図１２】
2017108065.tif 000029
【図１３】
2017108065.tif 000030
【図１４】
2017108065.tif 000031
【図１５】
2017108065.tif 000032
【図１６】
2017108065.tif 000033
【図１７】
2017108065.tif 000034
【図１８】
2017108065.tif 000035
【図１９】
2017108065.tif 000036
【図２０】
2017108065.tif 000037
【図２１】
2017108065.tif 000038
【図２２】
2017108065.tif 000039
【図２３】
2017108065.tif 000040
【図２４】
2017108065.tif 000041
【図２５】
2017108065.tif 000042
【図２６】
2017108065.tif 000043
【図２７】
2017108065.tif 000044
【図２８】
2017108065.tif 000045
【図２９】
2017108065.tif 000046
【図３０】
2017108065.tif 000047
【図３１】
2017108065.tif 000048
【図３２】
2017108065.tif 000049
【図３３】
2017108065.tif 000050
【図３４】
2017108065.tif 000051
【図３５】
2017108065.tif 000052
【図３６】
2017108065.tif 000053
【図３７】
2017108065.tif 000054
【図３８】
2017108065.tif 000055
【図３９】
2017108065.tif 000056
【図４０】
2017108065.tif 000057
【図４１】
2017108065.tif 000058
【図４２】
2017108065.tif 000059
【図４３】
2017108065.tif 000060
【図４４】
2017108065.tif 000061
【図４５】
2017108065.tif 000062
【図４６】
2017108065.tif 000063
【図４７】
2017108065.tif 000064
【図４８】
2017108065.tif 000065
【図４９】
2017108065.tif 000066
【図５０】
2017108065.tif 000067
【図５１】
2017108065.tif 000068
【図５２】
2017108065.tif 000069
【図５３】
2017108065.tif 000070
【図５４】
2017108065.tif 000071
【図５５】
2017108065.tif 000072
【図５６】
2017108065.tif 000073
【図５７】
2017108065.tif 000074
【図５８】
2017108065.tif 000075
【図５９】
2017108065.tif 000076
【図６０】
2017108065.tif 000077
【図６１】
2017108065.tif 000078
【図６２】
2017108065.tif 000079
【図６３】
2017108065.tif 000080
【図６４】
2017108065.tif 000081
【図６５】
2017108065.tif 000082
【図６６】
2017108065.tif 000083
【図６７】
2017108065.tif 000084
【図６８】
2017108065.tif 000085
【図６９】
2017108065.tif 000086
【図７０】
2017108065.tif 000087
【図７１】
2017108065.tif 000088
【図７２】
2017108065.tif 000089
【図７３】
2017108065.tif 000090
【図７４】
2017108065.tif 000091