(57)【要約】      （修正有）【課題】応答特性を向上する半導体装置を提供する。【解決手段】第１半導体領域１と、絶縁領域２０と、第１導電形の複数の第２半導体領域２と、第２導電形の複数の第３半導体領域３と、を有する。絶縁領域は、第１半導体領域に囲まれている。複数の第２半導体領域は、絶縁領域に囲まれている。複数の第２半導体領域のそれぞれは、単結晶構造を有する半導体材料を含む。複数の第３半導体領域は、絶縁領域に囲まれている。複数の第３半導体領域のそれぞれは、単結晶構造を有する半導体材料を含む。複数の第３半導体領域のそれぞれは、第１方向において、複数の第２半導体領域のそれぞれと交互に接している。【選択図】図１
2017143132.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体領域と、
前記第１半導体領域に囲まれた絶縁領域と、
前記絶縁領域に囲まれ、単結晶構造を有する半導体材料を含む第１導電形の複数の第２半導体領域と、
前記絶縁領域に囲まれ、単結晶構造を有する前記半導体材料を含み、それぞれが、第１方向において、前記複数の第２半導体領域のそれぞれと交互に接して設けられた第２導電形の複数の第３半導体領域と、
を備えた半導体装置。
【請求項２】
前記絶縁領域に囲まれた第１導電部と、
前記絶縁領域に囲まれた第２導電部と、
をさらに備え、
前記複数の第２半導体領域および前記複数の第３半導体領域は、前記第１方向において前記第１導電部と前記第２導電部との間に設けられた請求項１記載の半導体装置。
【請求項３】
前記第１導電部、前記第２導電部、前記複数の第２半導体領域、および前記複数の第３半導体領域は、前記第１半導体領域と電気的に分離された請求項２記載の半導体装置。
【請求項４】
前記複数の第２半導体領域のそれぞれと、前記複数の第３半導体領域のそれぞれと、の間の接合面は、前記第１方向と交差する第２方向に延びる請求項２または３に記載の半導体装置。
【請求項５】
前記第１半導体領域の上に前記絶縁領域と離間して設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
ゲート絶縁層を介して前記第４半導体領域と対面するゲート電極と、
前記第５半導体領域の上に設けられ、前記第５半導体領域と電気的に接続された第１電極と、
をさらに備え、
前記第１半導体領域は、第１導電形を有し、
前記複数の第２半導体領域、前記複数の第３半導体領域、前記第１導電部、および前記第２導電部は、前記第１電極と前記ゲート電極との間に接続された請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
それぞれの前記第２半導体領域の一部と、それぞれの前記第３半導体領域の一部と、は、前記第１方向において交互に接して設けられ、
それぞれの前記第２半導体領域の他の一部と、それぞれの前記第３半導体領域の他の一部と、は、前記第１方向と交差する第２方向において交互に接して設けられた請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電気回路に含まれる回路素子をサージ電圧などから保護するために、ダイオードなどの半導体装置が回路中に配される場合がある。回路素子をより確実に保護するためには、ダイオードに対して降下電圧より大きな電圧が印加された場合に、ダイオードに流れる電流が短時間のうちに大きくなることが望ましい。すなわち、ダイオードに関して、電圧に対する電流の応答特性が良いことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３１２４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、応答特性を向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１半導体領域と、絶縁領域と、第１導電形の複数の第２半導体領域と、第２導電形の複数の第３半導体領域と、を有する。
第１半導体領域は、第１方向および第２方向に沿って広がっている。
絶縁領域は、第１半導体領域に囲まれている。
複数の第２半導体領域は、絶縁領域に囲まれている。複数の第２半導体領域のそれぞれは、単結晶構造を有する半導体材料を含む。
複数の第３半導体領域は、絶縁領域に囲まれている。複数の第３半導体領域のそれぞれは、単結晶構造を有する半導体材料を含む。複数の第３半導体領域のそれぞれは、第１方向において、複数の第２半導体領域のそれぞれと交互に接して設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図４】第２実施形態に係る半導体装置を表す斜視断面図である。
【図５】第２実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図６】第２実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図７】第２実施形態に係る半導体装置の製造工程を表す工程平面図である。
【図８】第２実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図９】第３実施形態に係る半導体装置を表す平面図である。
【図１０】第３実施形態に係る半導体装置を表す平面図である。
【図１１】図１０のＡ−Ａ´断面図である。
【図１２】第３実施形態に係る半導体装置の一部を表す平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。相互に直交する２方向であって半導体領域１が沿って広がる方向を、Ｘ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００を表す斜視断面図である。
【０００９】
半導体装置１００は、例えば、ダイオードである。
図１に表すように、半導体装置１００は、ｎ−形（第１導電形）の半導体領域１（第１半導体領域）、ｎ形半導体領域２（第２半導体領域）、ｐ形（第２導電形）の半導体領域３（第３半導体領域）、絶縁領域２０、第１導電部３１、第２導電部３２、および絶縁層５０を有する。
【００１０】
ｎ−形半導体領域１は、Ｘ方向およびＹ方向に沿って広がっている。ただし、半導体装置１００では、ｎ−形半導体領域１に代えて、ｐ−形の半導体領域が設けられていてもよい。すなわち、半導体領域１の導電形は、第１導電形および第２導電形のどちらでもよい。
【００１１】
絶縁領域２０は、ｎ−形半導体領域１の上に設けられ、Ｘ−Ｙ面に沿ってｎ−形半導体領域１に囲まれている。
絶縁領域２０は、複数のｎ形半導体領域２、複数のｐ形半導体領域３、第１導電部３１の一部、および第２導電部３２の一部を囲んでいる。
【００１２】
ｎ形半導体領域２およびｐ形半導体領域３は、Ｘ方向において交互に設けられている。ｎ形半導体領域２とｐ形半導体領域３は互いに接しており、これらの半導体領域の間で、Ｙ方向およびＺ方向に延びるｐｎ接合面が形成されている。
【００１３】
複数のｎ形半導体領域２および複数のｐ形半導体領域３は、Ｘ方向において、第１導電部３１と第２導電部３２との間に位置している。複数のｎ形半導体領域２および複数のｐ形半導体領域３のうち、Ｘ方向において端に位置する半導体領域は、第１導電部３１および第２導電部３２と接している。すなわち、第１導電部３１と第２導電部３２との間には、ｎ形半導体領域２およびｐ形半導体領域３から構成されるダイオードが、直列に複数接続されている。
【００１４】
なお、ｎ形半導体領域２の数およびｐ形半導体領域３の数は任意である。また、図１に表す例では、第１導電部３１および第２導電部３２にｎ形半導体領域２が接続されているが、ｐ形半導体領域３が第１導電部３１および第２導電部３２に接続されていてもよい。あるいは、第１導電部３１および第２導電部３２の一方がｎ形半導体領域２に接続され、他方がｐ形半導体領域３に接続されていてもよい。
【００１５】
ｎ−形半導体領域１、ｎ形半導体領域２、およびｐ形半導体領域３の上には、絶縁層５０が設けられており、第１導電部３１の一部および第２導電部３２の一部は、絶縁層５０の上に設けられている。ｎ形半導体領域２、ｐ形半導体領域３、第１導電部３１、および第２導電部３２は、絶縁領域２０および絶縁層５０によって、ｎ−形半導体領域１と電気的に分離されている。
【００１６】
ここで、各構成要素の材料の一例について説明する。
ｎ−形半導体領域１、ｎ形半導体領域２、およびｐ形半導体領域３は、単結晶構造を有する半導体材料を含む。この半導体材料は、例えば、シリコンである。
絶縁領域２０および絶縁層５０は、酸化シリコンなどの絶縁材料を含む。
第１導電部３１および第２導電部３２は、ポリシリコンなどの導電材料を含む。
【００１７】
次に、図２および図３を用いて、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図２および図３は、第１実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【００１８】
まず、単結晶シリコンを含むｎ−形半導体層１ａを用意する。
続いて、ｎ−形半導体層１ａの一部に酸素をイオン注入する。図２（ａ）に表される領域Ｒは、酸素がイオン注入される領域を表している。この工程により、ｎ−形半導体層１ａの内部に、Ｘ方向およびＹ方向に広がる絶縁領域２０ａが形成される。
【００１９】
次に、領域Ｒの外周に酸素原子をイオン注入する。このとき、加速電圧を段階的に下げつつ複数回イオン注入を行うことで、絶縁領域２０ａよりも浅い位置に、Ｚ方向に延びる絶縁領域２０ｂが形成される。このときの様子を、図２（ｂ）に表す。絶縁領域２０ａおよび２０ｂは、図１に表す絶縁領域２０に相当し、ｎ−形半導体層１ａの一部を囲んでいる。すなわち、ｎ−形半導体層１ａの当該一部は、絶縁領域２０ａおよび２０ｂによって、ｎ−形半導体層１ａの他の一部と電気的に分離されている。
【００２０】
次に、絶縁領域２０に囲まれた領域に、ｐ形不純物およびｎ形不純物を順次イオン注入し、図３（ａ）に表すように、複数のｎ形半導体領域２および複数のｐ形半導体領域３を形成する。ｎ形半導体領域２およびｐ形半導体領域３は、単結晶シリコンを含むｎ−形半導体層１ａの一部に不純物をイオン注入することで形成されるため、これらの半導体領域も同様に、単結晶シリコンを含む。
【００２１】
次に、ｎ−形半導体層１ａ、ｎ形半導体領域２、およびｐ形半導体領域３の表面を熱酸化し、絶縁層５０を形成する。続いて、絶縁領域２０の一部を除去し、図３（ｂ）に表すように、開口ＯＰ１およびＯＰ２を形成する。このとき、開口ＯＰ１およびＯＰ２は、Ｘ方向において端に位置する半導体領域が、開口ＯＰ１およびＯＰ２を通して露出するように、形成される。
【００２２】
その後、絶縁領域２０および絶縁層５０の上に導電層を形成し、開口ＯＰ１およびＯＰ２を埋め込む。この導電層をパターニングすることで、第１導電部３１および第２導電部３２を形成する。
以上の工程により図１に表す半導体装置１００が得られる。
【００２３】
ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置では、ダイオードを構成しているｎ形半導体領域２およびｐ形半導体領域３が、単結晶構造を有する半導体材料を含む。ダイオードを構成する半導体領域が、単結晶構造を有する半導体材料を含むことで、例えばポリシリコンなどの多結晶構造を有する半導体材料を含む半導体領域によって構成されたダイオードに比べて、サージ電圧などの瞬間的な電圧に対する電流の応答特性を向上させることが可能となる。すなわち、上述した構成によれば、ダイオードのダイナミック抵抗を低下させることができる。これは、多結晶構造を有する半導体材料には結晶粒界が存在し、電流の一部がこの結晶粒界を通って流れるためである。
【００２４】
また、本実施形態に係る半導体装置は、半導体領域１に囲まれた絶縁領域２０を有し、この絶縁領域２０の内側に、ｎ形半導体領域２およびｐ形半導体領域３をＸ方向において交互に設けている。このため、本実施形態によれば、ｎ形半導体領域２およびｐ形半導体領域３のＸ−Ｙ面における面積の増加を抑制しつつ、ｎ形半導体領域２とｐ形半導体領域３との間のｐｎ接合面の面積を増加させることが可能である。
すなわち、本実施形態によれば、ダイナミック抵抗を低下させつつ、半導体装置を小型化することが可能となる。
【００２５】
また、第１導電部３１および第２導電部３２がｎ形またはｐ形の不純物を含む場合、第１導電部３１および第２導電部３２は、同じ導電形の不純物を含む半導体領域に接していることが望ましい。例えば、第１導電部３１および第２導電部３２がｎ形不純物を含む場合、これらの導電部は、ｎ形半導体領域２に接続されていることが望ましい。本実施形態では、第１導電部３１および第２導電部３２は多結晶構造を有するため、これらの導電部が異なる導電形の不純物を含む半導体領域と接触すると、当該半導体領域との間でダイオードが形成され、ダイナミック抵抗が増加してしまうためである。
【００２６】
（第２実施形態）
図４を用いて、第２実施形態に係る半導体装置の一例について説明する。
図４は、第２実施形態に係る半導体装置２００を表す斜視断面図である。
【００２７】
半導体装置２００は、半導体装置１００との比較において、例えば、ｎ形半導体領域２およびｐ形半導体領域３の周りに、絶縁領域２０に加えて空隙Ｖが設けられている点で相違する。すなわち、半導体装置２００は、ｎ形半導体領域２およびｐ形半導体領域３と、ｎ−形半導体領域１と、を絶縁分離するための絶縁領域として、絶縁領域２０および空隙Ｖを有する。
【００２８】
空隙Ｖは、Ｚ方向において、ｎ−形半導体領域１と、ｎ形半導体領域２およびｐ形半導体領域３のそれぞれと、の間に位置する。図４に表すように、空隙Ｖは、さらに、Ｘ−Ｙ面に沿って、ｎ形半導体領域２およびｐ形半導体領域３の周りに形成されていてもよい。絶縁領域２０は、Ｘ−Ｙ面に沿ってｎ形半導体領域２およびｐ形半導体領域３の周りに設けられており、空隙Ｖは、絶縁領域２０により覆われている。
【００２９】
第１導電部３１の一部および第２導電部３２の一部は、複数のｎ形半導体領域２および複数のｐ形半導体領域３のうち、Ｘ方向において端に位置する半導体領域中をＺ方向に延びている。ｎ形半導体領域２およびｐ形半導体領域３は、絶縁領域２０、第１導電部３１、および第２導電部３２によって、ｎ−形半導体領域１と連結され、支持されている。
【００３０】
次に、図５〜図８を用いて、第２実施形態に係る半導体装置２００の製造方法の一例を説明する。
図５、図６、および図８は、第２実施形態に係る半導体装置２００の製造工程を表す工程斜視断面図である。
図７は、第２実施形態に係る半導体装置２００の製造工程を表す工程斜視断面図である。
なお、図６（ｂ）、図７、図８（ａ）、および図８（ｂ）では、ｎ−形半導体層１ａ上に設けられた絶縁層の一部が省略されている。
【００３１】
まず、図５（ａ）に表すように、単結晶シリコンを含むｎ−形半導体層１ａに、Ｘ方向およびＹ方向に配列された複数の孔Ｈを形成する。続いて、還元性ガス雰囲気中で、孔Ｈが形成されたｎ−形半導体層１ａを加熱する。このとき、表面エネルギーが小さくなるように、シリコン原子の表面マイグレーションが生じる。この結果、図５（ｂ）に表すように、孔Ｈの開口が塞がれると共に、ｎ−形半導体層１ａの内部において、それぞれの孔Ｈが連通し、Ｘ−Ｙ面に沿って広がる空隙Ｖが形成される。
【００３２】
次に、図６（ａ）に表すように、ｎ−形半導体層１ａに開口ＯＰ３を形成する。開口ＯＰ３は、空隙Ｖと連通するように形成される。開口ＯＰ３の形状および位置は任意であるが、ｎ形半導体領域２およびｐ形半導体領域３が形成される領域Ｒが崩落しないように、開口ＯＰ３は領域Ｒの周りの一部にのみ形成される。
【００３３】
次に、ｎ−形半導体層１ａ上に絶縁層２０ｃを形成し、開口ＯＰ３を塞ぐ。このとき、開口ＯＰ３の全てが埋め込まれるように絶縁層２０ｃを形成しても良いし、開口ＯＰ３の一部のみが埋め込まれるように絶縁層２０ｃを形成しても良い。
【００３４】
続いて、図６（ｂ）に表すように、領域Ｒの周りの他の一部に、空隙Ｖと連通する開口ＯＰ４を形成する。このとき、図６（ｂ）および図７に表すように、領域Ｒは、空隙Ｖ、絶縁層２０ｃ、および開口ＯＰ４により囲まれ、ｎ−形半導体層１ａから分離されている。
【００３５】
次に、ｎ−形半導体層１ａ上に絶縁層２０ｄを形成し、開口ＯＰ４を塞ぐ。続いて、領域Ｒに、ｎ形不純物およびｐ形不純物を順次イオン注入し、図８（ａ）に表すように、複数のｎ形半導体領域２および複数のｐ形半導体領域３を形成する。
【００３６】
次に、Ｘ方向において端に位置するｎ形半導体領域２に、開口ＯＰ５および開口ＯＰ６を形成する。その後、開口ＯＰ５および開口ＯＰ６を埋め込む導電層を形成し、この導電層をパターニングすることで、第１導電部３１および第２導電部３２を形成する。
以上の工程により図４に表す半導体装置２００が得られる。
【００３７】
なお、上述した製造方法以外にも、例えば、図５（ｂ）に表す空隙Ｖを形成した後、図２（ｂ）に表す工程と同様に、領域Ｒの外周に酸素原子をイオン注入して絶縁領域２０を形成することも可能である。
【００３８】
本実施形態においても、第１実施形態と同様に、電圧に対する電流の応答特性を向上させつつ、半導体装置を小型化することが可能となる。
【００３９】
（第３実施形態）
図９〜図１２を用いて、第３実施形態に係る半導体装置の一例について説明する。
図９および図１０は、第３実施形態に係る半導体装置３００を表す平面図である。
図１１は、図１０のＡ−Ａ´断面図である。
図１２は、第３実施形態に係る半導体装置３００の一部を表す平面図である。
【００４０】
なお、図１０では、絶縁層５１が省略され、ゲート電極パッド３０、ソース電極４１、およびゲート電極１０が破線で表されている。
また、図１２では、ゲート電極パッド３０、ソース電極４１、絶縁層５０、および絶縁層５１が省略され、第１導電部３１の一部および第２導電部３２の一部が破線で表されている。
【００４１】
半導体装置３００は、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。半導体装置３００では、第１実施形態に係る半導体装置１００が保護ダイオードとして用いられている。半導体装置１００に代えて、第２実施形態に係る半導体装置２００を用いることも可能である。
【００４２】
図９〜図１２に表すように、半導体装置３００は、ｎ＋形ドレイン領域６（第６半導体領域）、ｎ−形半導体領域１（第１半導体領域）、ｎ形半導体領域２（第２半導体領域）、ｐ形半導体領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ゲート電極１０、ゲート絶縁層１１、絶縁領域２０、ゲート電極パッド３０、第１導電部３１、第２導電部３２、ドレイン電極４０、ソース電極４１（第１電極）、絶縁層５０、および絶縁層５１を有する。
【００４３】
図９に表すように、半導体装置３００の上面には、ゲート電極パッド３０とソース電極４１が互いに離間して設けられている。ゲート電極パッド３０は、ソース電極４１を囲むように環状に設けられている。
【００４４】
図１０に表すように、ゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。ゲート電極１０のＹ方向の端部は、導電部３３と接続されている。第１導電部３１および導電部３３はゲート電極パッド３０の下に位置し、第２導電部３２はソース電極４１の下に位置している。第１導電部３１および導電部３３は、ゲート電極パッド３０と電気的に接続され、第２導電部３２は、ソース電極４１と電気的に接続されている。すなわち、ゲート電極パッド３０（ゲート電極１０）とソース電極４１との間には、複数のダイオードが直列に接続されている。
【００４５】
図１１に表すように、半導体装置３００の下面には、ドレイン電極４０が設けられている。
ｎ＋形ドレイン領域６は、ドレイン電極４０と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域６の上に設けられている。ｎ−形半導体領域１およびｎ＋形ドレイン領域６は、Ｘ方向およびＹ方向に沿って広がっている。
【００４６】
絶縁領域２０は、ｎ−形半導体領域１の上に選択的に設けられ、Ｘ−Ｙ面に沿ってｎ−形半導体領域１に囲まれている。
ｎ形半導体領域２およびｐ形半導体領域３は、絶縁領域２０に囲まれている。
【００４７】
ｐ形ベース領域４は、絶縁領域２０と離間して、ｎ−形半導体領域１の上に選択的に設けられている。ｎ＋形ソース領域５は、ｐ形ベース領域４の上に選択的に設けられている。
ｐ形ベース領域４およびｎ＋形ソース領域５は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００４８】
ゲート電極１０は、Ｘ方向においてｐ形ベース領域４と対面している。
ゲート絶縁層１１は、ｎ−形半導体領域１、ｐ形ベース領域４、およびｎ＋形ソース領域５のそれぞれと、ゲート電極１０と、の間に設けられている。
【００４９】
図１１に表す例では、ゲート絶縁層１１の−Ｚ方向における端部は、絶縁領域２０の−Ｚ方向における端部よりも、−Ｚ方向側に設けられている。すなわち、ｎ＋形ドレイン領域６とゲート絶縁層１１との間のＺ方向における距離Ｄ１は、ｎ＋形ドレイン領域６と絶縁領域２０との間のＺ方向における距離Ｄ２よりも短い。
ただし、この例に限らず、距離Ｄ１は、距離Ｄ２と等しくても良いし、距離Ｄ２より長くても良い。
【００５０】
ソース電極４１は、ｐ形ベース領域４およびｎ＋形ソース領域５と電気的に接続されている。また、ソース電極４１とゲート電極１０との間には絶縁層５１が設けられ、ソース電極４１とゲート電極１０はＺ方向に離間している。
【００５１】
図１２に表すように、ｎ形半導体領域２およびｐ形半導体領域３のそれぞれは、Ｘ方向に延びる部分とＹ方向に延びる部分を有する。また、ｎ形半導体領域２の一部とｐ形半導体領域３の一部は、Ｘ方向において交互に設けられ、ｎ形半導体領域２の他の一部とｐ形半導体領域３の他の一部は、Ｙ方向において交互に設けられている。
ただし、図１２に表す例に限らず、ｎ形半導体領域２とｐ形半導体領域３は、Ｘ方向およびＹ方向のいずれか一方のみにおいて、交互に設けられていてもよい。
【００５２】
ここで、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｎ形半導体領域２、ｐ形半導体領域３、絶縁領域２０、第１導電部３１、第２導電部３２、および絶縁層５０には、第１実施形態で述べた材料と同様の材料を用いることができる。
ｐ形ベース領域４、ｎ＋形ソース領域５、およびｎ＋形ドレイン領域６は、半導体材料としてシリコンを含む。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極４０およびソース電極４１は、アルミニウムなどの金属材料を含む。
【００５３】
本実施形態によれば、ソース電極４１とゲート電極パッド３０との間に、ｎ形半導体領域２およびｐ形半導体領域３から構成されるダイオードが複数接続されている。そして、ダイオードを構成するｎ形半導体領域２およびｐ形半導体領域３が、単結晶構造の半導体材料を含む。
このような構成によれば、ダイオードを構成する半導体領域が多結晶構造の半導体材料を含む場合に比べて、ダイオードのダイナミック抵抗を低下させることができる。ゲート電極パッド３０とソース電極４１との間にダイナミック抵抗の小さいダイオードが挿入されることで、ゲート電極パッド３０にサージ電圧が発生した場合に、より大きな電流をダイオードに流して放電できるため、ゲート絶縁層１１の絶縁破壊が生じる可能性を低減することができる。
あるいは、上述した構成によれば、ダイオードに必要なダイナミック抵抗を維持しつつ、ダイオードを構成するｎ形半導体領域２およびｐ形半導体領域３の面積を低減することができ、半導体装置の小型化が可能となる。
【００５４】
また、図１２に表すように、ｎ形半導体領域２およびｐ形半導体領域３をＸ方向およびＹ方向において交互に設けることで、第１導電部３１と第２導電部３２との間にｎ形半導体領域２およびｐ形半導体領域３を接続しつつ、ｎ形半導体領域２とｐ形半導体領域３との接触面積を増加させることが可能となる。すなわち、このような構成を採用することで、半導体装置の小型化が可能となる。
【００５５】
図９〜図１２では、ゲート電極１０がトレンチ内部に形成され、Ｘ方向においてゲート電極１０とｐ形ベース領域４が対面した、いわゆるトレンチゲート型ＭＯＳＦＥＴに対して本実施形態を適用した場合について説明した。本実施形態はこれに限らず、Ｚ方向においてゲート電極１０とｐ形ベース領域４が対面した、いわゆるプレーナゲート型ＭＯＳＦＥＴに対して適用することも可能である。
【００５６】
また、本実施形態に係る発明は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)に対して適用することも可能である。本実施形態に係る発明をＩＧＢＴに適用する場合、例えば、図９〜図１２に表す構造に対して、ドレイン電極４０とｎ＋形ドレイン領域６との間に、ｐ＋形半導体領域が設けられる。この場合、当該ｐ＋形半導体領域はコレクタ領域として機能し、ｎ＋形ソース領域５はエミッタ領域として機能する。
【００５７】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００５８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域６、ｎ−形半導体領域１、ｎ形半導体領域２、ｐ形半導体領域３、ｐ形ベース領域４、ｎ＋形ソース領域５、ゲート電極１０、ゲート絶縁層１１、絶縁領域２０、ゲート電極パッド３０、第１導電部３１、第２導電部３２、ドレイン電極４０、ソース電極４１、絶縁層５０、および絶縁層５１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５９】
１００、２００、３００…半導体装置、  １…ｎ−形半導体領域、  ２…ｎ形半導体領域、  ３…ｐ形半導体領域、  ４…ｐ形ベース領域、  ５…ｎ＋形ソース領域、  ６…ｎ＋形ドレイン領域、  １０…ゲート電極、  ２０…絶縁領域、  ３１…第１導電部、  ３２…第２導電部、  ３３…導電部、  Ｖ…空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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