(57)【要約】【課題】電圧発生回路の動作を制御する制御素子の劣化による動作不良を防止する。【解決手段】実施形態に係わる集積回路は、発振信号を出力する発振部2と、発振信号が入力され、前記発振信号及び第１の電圧に基づいて第２の電圧を発生する電圧発生部3と、第２の電圧が入力され、第２の電圧又はこれに関連する第３の電圧を出力する抵抗部4a, 4bと、抵抗部4a, 4bが第２の電圧を出力するか又は第３の電圧を出力するかを制御信号に基づいて制御する制御素子5と、第２又は第３の電圧と第４の電圧とに基づいて発振部2の動作を制御する制御部1と、を備える。制御素子5は、NチャネルFET TN0とPチャネルFET TP0とが並列接続されたトランスファーゲートを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振信号を出力する発振部と、前記発振信号が入力され、前記発振信号及び第１の電圧に基づいて第２の電圧を発生する電圧発生部と、前記第２の電圧が入力され、前記第２の電圧又はこれに関連する第３の電圧を出力する抵抗部と、前記抵抗部が前記第２の電圧を出力するか又は前記第３の電圧を出力するかを制御信号に基づいて制御する制御素子と、前記第２又は第３の電圧と第４の電圧とに基づいて前記発振部の動作を制御する制御部と、を具備し、前記制御素子は、NチャネルFETとPチャネルFETとが並列接続されたトランスファーゲートを含む、集積回路。
【請求項２】
前記トランスファーゲートがオンの場合、前記抵抗部は、前記第３の電圧を出力する、請求項１に記載の集積回路。
【請求項３】
前記トランスファーゲートがオフの場合、前記抵抗部は、前記第２の電圧を出力する、請求項１に記載の集積回路。
【請求項４】
前記発振部が前記発振信号を出力しない場合、前記電圧発生部は、前記第１の電圧を前記第２の電圧として発生する、請求項１乃至３のいずれか１項に記載の集積回路。
【請求項５】
前記制御信号は、前記NチャネルFETのゲート及び前記PチャネルFETのゲートの一方に入力され、前記制御信号の反転信号は、前記NチャネルFETのゲート及び前記PチャネルFETのゲートの他方に入力される、請求項１乃至４のいずれか１項に記載の集積回路。
【請求項６】
第１の端子と第２の端子とを有する発振部と、第３の端子と第４の端子とを有し、前記第３の端子が前記第２の端子に接続される電圧発生部と、第５の端子と第６の端子とを有し、前記第５の端子が前記第４の端子に接続される抵抗部と、第７の端子と第８の端子と第１及び第２の制御端子とを有し、前記第７の端子が前記第６の端子に接続される制御素子と、入力側の第９及び第１０の端子と出力側の第１１の端子とを有し、前記第９の端子が前記第６の端子に接続され、前記第１１の端子が前記第１の端子に接続される制御部と、を具備し、前記制御素子は、前記第１の制御端子をゲートとするNチャネルFETと前記第２の制御端子をゲートとするPチャネルFETとが並列接続されたトランスファーゲートを含む、集積回路。
【請求項７】
第１の端子と第２の端子とを有する発振部と、第３の端子と第４の端子とを有し、前記第３の端子が前記第２の端子に接続される電圧発生部と、第５の端子と第６の端子と第７の端子を有し、前記第５の端子が前記第４の端子に接続される抵抗部と、第８の端子と第９の端子と第１及び第２の制御端子とを有し、前記第８の端子が前記第６の端子に接続される制御素子と、入力側の第１０及び第１１の端子と出力側の第１２の端子とを有し、前記第１０の端子が前記第７の端子に接続され、前記第１２の端子が前記第１の端子に接続される制御部と、を具備し、前記制御素子は、前記第１の制御端子をゲートとするNチャネルFETと前記第２の制御端子をゲートとするPチャネルFETとが並列接続されたトランスファーゲートを含む、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、集積回路に関する。
【背景技術】
【０００２】
第１の電圧に基づいて第２の電圧を発生する集積回路は、電圧発生回路(voltage generating circuit)と呼ばれる。また、電圧発生回路のうち、例えば、電荷のポンピングにより大きな電圧を生成する集積回路は、チャージポンプ回路と呼ばれる。このような集積回路の動作は、例えば、FET (Filed Effect Transistor)などの制御素子により制御される。しかし、制御素子は、例えば、電圧発生回路により発生された大きな電圧によりストレスを受ける。その結果、制御素子の特性（例えば、FETの閾値電圧）が変化する、などの制御素子の劣化現象が発生する。このため、制御素子が正常に動作せず、電圧発生回路の動作に支障がでる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１１５４２２号公報
【特許文献２】特開２００３−６０４９３号公報
【特許文献３】米国特許出願公開第２００２／０１８１２５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、電圧発生回路の動作を制御する制御素子の劣化による動作不良を防止する技術を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、集積回路は、発振信号を出力する発振部と、前記発振信号が入力され、前記発振信号及び第１の電圧に基づいて第２の電圧を発生する電圧発生部と、前記第２の電圧が入力され、前記第２の電圧又はこれに関連する第３の電圧を出力する抵抗部と、前記抵抗部が前記第２の電圧を出力するか又は前記第３の電圧を出力するかを制御信号に基づいて制御する制御素子と、前記第２又は第３の電圧と第４の電圧とに基づいて前記発振部の動作を制御する制御部と、を具備し、前記制御素子は、NチャネルFETとPチャネルFETとが並列接続されたトランスファーゲートを含む。
【図面の簡単な説明】
【０００６】
【図１】第１の実施例に係わる電圧発生回路を示す図。
【図２】制御部の例を示す図。
【図３】図２の制御部の動作を示す図。
【図４】発振部の例を示す図。
【図５】電圧発生部の例を示す図。
【図６】抵抗部の例を示す図。
【図７】図１の電圧発生回路の動作を示す図。
【図８】制御素子の劣化メカニズムと動作不良を防止する原理を示す図。
【図９】制御素子の劣化メカニズムと動作不良を防止する原理を示す図。
【図１０】第２の実施例に係わる電圧発生回路を示す図。
【図１１】第３の実施例に係わる電圧発生回路を示す図。
【図１２】不揮発性半導体メモリの例を示す図。
【図１３】メモリ混載(memory embedded) logic LSIの例を示す図。
【図１４】不揮発性半導体メモリの例を示す図。
【図１５】ＮＡＮＤフラッシュメモリのメモリセルアレイの例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。
【０００８】
（第１の実施例）  
図１は、第１の実施例に係わる電圧発生回路を示している。
【０００９】
制御部1は、フィードバック電圧Vfeedbackと基準電圧Vrefとに基づいて、発振部2の動作を制御する。制御部１は、例えば、フィードバック電圧Vfeedbackを基準電圧Vrefと比較するコンパレータである。
【００１０】
例えば、フィードバック電圧Vfeedbackが基準電圧Vrefよりも小さいとき、制御部1は、発振部2を動作させる制御信号（例えば、”High”-level）Aを出力する。また、フィードバック電圧Vfeedbackが基準電圧Vrefよりも大きいとき、制御部1は、発振部2を停止させる制御信号（例えば、”Low”-level）Aを出力する。
【００１１】
制御部1は、例えば、図２に示すように、入力トランジスタとしてのNチャネルFET TN1, TN2と、カレントミラー接続された負荷としてのPチャネルFET TP1, TP2と、電流源I0と、を備える。電源電圧Vddは、例えば、約1.2Vであり、電源電圧Vssは、例えば、接地電圧(0V)である。
【００１２】
基準電圧Vrefは、NチャネルFET TN1のゲートに入力され、フィードバック電圧Vfeedbackは、NチャネルFET TN2のゲートに入力される。PチャネルFET TP2のドレインとNチャネルFET TN2のドレインは、制御信号Aが出力される出力端子となる。電流源I0は、例えば、ゲートに所定のバイアス電圧が印加されたNチャネルFETである。
【００１３】
制御部1の動作は、例えば、図３に示すように、入力電圧（Vref−Vfeedback）がマイナスのとき、制御信号Aが”Low”-levelとなり、入力電圧（Vref−Vfeedback）がプラスのとき、制御信号Aが”High”-levelとなる。
【００１４】
発振部2は、制御信号Aに基づいて発振信号Bを出力する。例えば、制御信号Aが”High”-levelのとき、発振部2は、発振信号Bを出力する。制御信号Aが”Low”-levelのとき、発振部2は、発振信号Bを出力しない。
【００１５】
発振部2は、例えば、図４に示すように、リングオシレータを備える。リングオシレータは、奇数段のインバータINV0, INV1, INV2を備える。本例では、リングオシレータは、直列接続された３段のインバータINV0, INV1, INV2を備えるが、これに代えて、5段、7段、9段など、としてもよい。
【００１６】
PチャネルFET TP3, TP4, TP5、NチャネルFET TN3, TN4, TN5、及び、インバータINV3は、リングオシレータの動作／非動作を決める回路である。
【００１７】
例えば、制御信号Aが”High”-levelのとき、PチャネルFET TP3, TP4, TP5及びNチャネルFET TN3, TN4, TN5がオンになるため、リングオシレータは、動作状態となり、発振信号Bを出力する。また、制御信号Aが”Low”-levelのとき、PチャネルFET TP3, TP4, TP5及びNチャネルFET TN3, TN4, TN5がオフになるため、リングオシレータは、非動作状態となり、発振信号Bを出力しない。
【００１８】
電圧発生部3は、発振信号Bを受けたとき、電源電圧Vddに基づいて、例えば、電源電圧Vddよりも大きな内部電圧VCHを発生する。
【００１９】
本例では、電源電圧Vdd及び内部電圧VCHは、正電圧(positive voltages)であり、内部電圧VCHの絶対値は、電源電圧Vddの絶対値よりも大きい場合を想定する。但し、電源電圧Vdd及び内部電圧VCHは、負電圧(negative voltages)であり、内部電圧VCHの絶対値は、電源電圧Vddの絶対値よりも大きくてもよい。
【００２０】
電圧発生部3は、例えば、図５に示すように、チャージポンプ回路を備える。チャージポンプ回路は、直列接続されたPチャネルFET TP6, TP7, TP8, TP9, TP10と、キャパシタC0, C1, C2, C3, C4と、を備える。本例では、チャージポンプ回路は、5個のPチャネルFET TP6, TP7, TP8, TP9, TP10を備えるが、これに限られない。
【００２１】
チャージポンプ回路は、発振信号B及びその反転信号bBにより、電源電圧(絶対値)Vddからそれよりも大きな内部電圧（絶対値）VCHを発生する。一方、発振部2が発振信号Bを出力しないとき、即ち、発振信号B及びその反転信号bBが一定値のとき、チャージポンプ回路は、電源電圧(絶対値)Vddを内部電圧（絶対値）VCHとして発生する。
【００２２】
抵抗部4a, 4bは、電圧発生部3が発生する内部電圧VCH又はこれよりも小さい電圧（抵抗分割された電圧）をフィードバック電圧Vfeedbackとして発生する。内部電圧VCHよりも小さい電圧は、内部電圧VCHに関連した電圧である。制御素子5は、抵抗部4a, 4bに接続される。制御素子5は、抵抗部4a, 4bが内部電圧VCHをフィードバック電圧Vfeedbackとして発生するか、又は、抵抗部4a, 4bが内部電圧VCHよりも小さい電圧をフィードバック電圧Vfeedbackとして発生するか、を制御信号EN1, EN2に基づいて制御する。
【００２３】
抵抗部4a, 4bは、例えば、図６に示すように、直列接続された抵抗素子4a, 4bを備える。即ち、フィードバック電圧Vfeedbackは、抵抗素子4a, 4bの接続ノードN1から出力される。必要に応じて、接続ノードN1と制御部1の入力端子との間にさらに別の抵抗素子を設けることもできる。また、制御素子5は、NチャネルFET TN0とPチャネルFET TP0とが並列接続されたトランスファーゲートを含む。
【００２４】
制御信号EN1は、NチャネルFET TN0のゲートに入力され、制御信号EN2は、PチャネルFET TP0のゲートに入力される。制御信号EN1, EN2は、相補信号であり、その一方が”High”-levelのとき、他方は、”Low”-levelである。例えば、制御信号EN2は、制御信号EN1の反転信号である。
【００２５】
ここで、制御素子5の機能について説明する。
【００２６】
例えば、図７に示すように、制御信号EN1が”Low”-levelであり、制御信号EN2が”High”-levelであるとき、制御素子5内のトランスファーゲートは、オフである。このため、ノードN1は、フローティングであり、フィードバック電圧Vfeedbackは、電圧発生部3が発生する内部電圧VCHとなる。
【００２７】
また、内部電圧VCHは、電源電圧Vdd又はそれよりも大きい電圧である。従って、基準電圧Vrefを電源電圧Vddよりも小さい電圧に設定すれば、フィードバック電圧Vfeedbackが内部電圧VCHであるとき、制御部1は、制御信号Aとして”Low”-levelを出力する。この時、発振部2は、発振信号を発生しないため、電圧発生部3は、内部電圧VCHとして電源電圧Vddを出力する。
【００２８】
一方、図７に示すように、制御信号EN1が”High”-levelであり、制御信号EN2が”Low”-levelであるとき、制御素子5内のトランスファーゲートは、オンである。このため、ノードN1は、抵抗部4b及び制御素子5を介して、例えば、接地端子Vssに接続される。即ち、フィードバック電圧Vfeedbackは、電圧発生部3が発生する内部電圧VCHよりも小さい電圧となる。
【００２９】
例えば、内部電圧VCHが電源電圧Vddのとき、ノードN1の電圧は、電源電圧Vddよりも小さい電圧VN1_0である。VN1_0は、フィードバック電圧Vfeedbackとして制御部1に入力される。また、VN1_0は、基準電圧Vrefよりも小さい。従って、制御部1は、制御信号Aとして”High”-levelを出力する。この時、発振部2は、発振信号を発生するため、電圧発生部3は、内部電圧VCHとして電源電圧Vddよりも大きな電圧Vpを出力する。
【００３０】
内部電圧VCHがVpのとき、ノードN1の電圧は、Vpよりも小さい電圧VN1_1である。VN1_1は、フィードバック電圧Vfeedbackとして制御部1に入力される。また、VN1_1は、基準電圧Vrefよりも大きい。従って、制御部1は、制御信号Aとして”Low”-levelを出力する。この時、発振部2は、発振信号を発生しないため、電圧発生部3は、内部電圧VCHとして電源電圧Vddを出力する。
【００３１】
制御素子（トランスファーゲート）5がオンのとき、以上の動作が繰り返し行われる。即ち、図７に示すように、電圧発生部3は、内部電圧VCHとして、VpとVddとを交互に出力する（発振出力）。但し、図７では、VpからVddに戻るとき、アンダーシュートが発生することから、VCHは、一時的に、Vddよりも小さくなる。
【００３２】
このような電圧発生回路によれば、制御素子5がCMOSトランスファーゲートを備えるため、制御素子5の劣化による動作不良を防止できる。
【００３３】
以下、この効果について説明する。
【００３４】
制御素子5内のNチャネルFET TN0及びPチャネルFET TP0は、電圧発生回路の動作中に電圧ストレスを受ける。例えば、正電圧としての内部電圧VCHを発生する電圧発生回路では、主に、NチャネルFET TN0の劣化が発生し易い。また、負電圧としての内部電圧VCHを発生する電圧発生回路では、主に、PチャネルFET TP0の劣化が発生し易い。
【００３５】
図８は、NチャネルFETの劣化メカニズムと動作不良を防止する原理を示している。
【００３６】
ノーマル状態において、制御信号EN1が”High”-levelになると、NチャネルFET TN0は、オンになり、接地端子（ソース）Vssからドレインに向かう電子パスが発生する。ここで、Vdは、NチャネルFET TN0のドレインの電圧（正電圧）であり、図１のVdに対応する。Vdは、内部電圧（正電圧）VCHがVp（図７参照）のとき、比較的大きな値となる。
【００３７】
この時、ソースからドレインに向かう電子のうちの一部がホットエレクトロンとなり、NチャネルFET TN0のゲート絶縁層に注入される（Electron injection）。ゲート絶縁層に注入された電子は、トラップ電荷（trapped charges）となり、NチャネルFET TN0の閾値を上昇させる。
【００３８】
従って、NチャネルFET TN0を使用し続けると、最終的に、制御信号EN1を”High”-levelにしても、NチャネルFET TN0がオンにならない、という劣化状態（degradation state）が発生する場合がある。
【００３９】
しかし、本例では、上述の劣化メカニズムによりNチャネルFET TN0が劣化しても、PチャネルFET TP0が存在する。即ち、制御信号EN1が”High”-levelのとき、仮に、NチャネルFET TN0がオンにならなくても、制御信号EN2が”Low”-levelとなることによりPチャネルFET TP0がオンになるため、電圧発生回路の動作不良を防止できる。
【００４０】
図９は、PチャネルFETの劣化メカニズムと動作不良を防止する原理を示している。
【００４１】
ノーマル状態において、制御信号EN2が”Low”-levelになると、PチャネルFET TP0は、オンになり、接地端子（ソース）Vssからドレインに向かう正孔パスが発生する。ここで、Vdは、PチャネルFET TP0のドレインの電圧（負電圧）であり、図１のVdに対応する。Vd（絶対値）は、内部電圧（負電圧）VCHがVp（絶対値：図７参照）のとき、比較的大きな値となる。
【００４２】
この時、ソースからドレインに向かう正孔のうちの一部がホットホールとなり、PチャネルFET TP0のゲート絶縁層に注入される（Hole injection）。ゲート絶縁層に注入された正孔は、トラップ電荷（trapped charges）となり、PチャネルFET TP0の閾値を上昇させる。
【００４３】
従って、PチャネルFET TP0を使用し続けると、最終的に、制御信号EN2を”Low”-levelにしても、PチャネルFET TP0がオンにならない、という劣化状態（degradation state）が発生する場合がある。
【００４４】
しかし、本例では、上述の劣化メカニズムによりPチャネルFET TP0が劣化しても、NチャネルFET TN0が存在する。即ち、制御信号EN2が”Low”-levelのとき、仮に、PチャネルFET TP0がオンにならなくても、制御信号EN1が”High”-levelとなることによりNチャネルFET TN0がオンになるため、電圧発生回路の動作不良を防止できる。
【００４５】
（第２の実施例）  
図１０は、第２の実施例に係わる電圧発生回路を示している。
【００４６】
第２の実施例は、第１の実施例と比べると、内部電圧VCHをフィードバック電圧Vfeedbackとしてフィードバックさせる抵抗部が異なる。その他の点については、第１の実施例と同じであるため、第１の実施例で説明した要素と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【００４７】
抵抗部4aは、電圧発生部3及び制御素子5間に接続される抵抗素子を備える。フィードバック電圧Vfeedbackは、抵抗部4a及び制御素子5の接続ノードから出力される。この場合、フィードバック電圧Vfeedbackは、Vdと同じになる。また、第１の実施例における抵抗部4b（図１参照）が省略されるため、電圧発生回路が簡略化される。
【００４８】
このような電圧発生回路においても、第１の実施例と同様に、制御素子5がCMOSトランスファーゲートを備えるため、制御素子5の劣化による動作不良を防止できる。
【００４９】
（第３の実施例）  
図１１は、第３の実施例に係わる電圧発生回路を示している。
【００５０】
第３の実施例は、第１の実施例と比べると、制御素子5に与える制御信号EN1, EN2の発生方法が異なる。その他の点については、第１の実施例と同じであるため、第１の実施例で説明した要素と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【００５１】
制御信号EN1は、NチャネルFET TN0のゲートに入力される。また、制御信号EN2は、制御信号EN1の論理レベルをインバータ6により反転させた信号であり、PチャネルFET TP0のゲートに入力される。この場合、制御信号EN2は、制御信号EN1に基づいて発生されるため、制御信号EN1, EN2を発生させるための回路が簡略化される。
【００５２】
このような電圧発生回路においても、第１の実施例と同様に、制御素子5がCMOSトランスファーゲートを備えるため、制御素子5の劣化による動作不良を防止できる。
【００５３】
（適用例）  
電源電圧Vddよりも大きい内部電圧VCHは、例えば、不揮発性半導体メモリ（NANDフラッシュメモリなど）での書き込み／消去動作に使用される。以下では、不揮発性半導体メモリ及びそれを有するメモリ混載ロジックLSIについて説明する。
【００５４】
図１２は、不揮発性半導体メモリの例を示している。
【００５５】
不揮発性半導体メモリ20は、メモリセルアレイ21と、メモリセルアレイ21の動作を制御する周辺回路22と、を備える。周辺回路22は、例えば、電源電圧Vddにより動作する。また、メモリセルアレイ21に対する書き込み／消去動作は、電源電圧Vddよりも大きい昇圧電圧により実行される。
【００５６】
不揮発性半導体メモリ20は、上述の第１、第２、又は、第３の実施例に係わる電圧発生回路を備える。昇圧電圧は、その電圧発生回路により内部電圧VCHとして発生される。
【００５７】
図１３は、メモリ混載(memory embedded) logic LSIの例を示している。
【００５８】
メモリ混載ロジックLSI 40は、１つのチップ上に複数の機能ブロックを搭載することにより、１つのチップ内にシステムを形成する。即ち、メモリ混載ロジックLSI 40は、システムオンチップを実現する。各機能ブロックは、IP (Intellectual Property)として用意されている。
【００５９】
例えば、メモリ混載ロジックLSI 40は、不揮発性半導体メモリ20と、不揮発性半導体メモリ20からのデータを処理するロジック回路30と、を備える。不揮発性半導体メモリ20は、図１２の例と同様に、メモリセルアレイと、メモリセルアレイの動作を制御する周辺回路と、を備える。
【００６０】
不揮発性半導体メモリ20内の周辺回路及びロジック回路30は、例えば、電源電圧Vddにより動作する。また、不揮発性半導体メモリ20内のメモリセルアレイに対する書き込み／消去動作は、電源電圧Vddよりも大きい昇圧電圧により実行される。
【００６１】
不揮発性半導体メモリ20は、上述の第１、第２、又は、第３の実施例に係わる電圧発生回路を備える。昇圧電圧は、その電圧発生回路により内部電圧VCHとして発生される。
【００６２】
メモリ混載ロジックLSIは、チップインタフェースの省略による低消費電力化及び高性能化、内部バス幅の拡大による性能向上、汎用メモリ（general memory）では得られないメモリ容量の最適化、データセキュリティの向上、システムオンチップによる放熱効率の向上など、といった効果を有する。
【００６３】
図１４は、不揮発性半導体メモリの例を示している。
【００６４】
不揮発性半導体メモリ20は、電圧発生回路10、メモリセルアレイ21、データバッファ22a、センスアンプ22b、データ回路22c、アドレスバッファ22d、ロウデコーダ22e、ワード線制御回路22f、及び、カラムデコーダ22gを備える。
【００６５】
電圧発生回路10、データバッファ22a、センスアンプ22b、データ回路22c、アドレスバッファ22d、ロウデコーダ22e、ワード線制御回路22f、及び、カラムデコーダ22gは、図１２の周辺回路22内に含まれる。
【００６６】
データDATAは、データバッファ22a及びセンスアンプ22bを介して、データ回路22cに入力される。また、データDATAは、データ回路22cから、データバッファ22a及びセンスアンプ22bを介して出力される。データ回路22cは、メモリセルアレイ21に対するデータの読み出し／書き込み動作を制御する。
【００６７】
アドレス信号Addrは、アドレスバッファ22dを介して、ロウデコーダ22e及びカラムデコーダ22gに入力される。ロウデコーダ22e及びカラムデコーダ22gは、アドレス信号Addrをデコードする。ワード線制御回路22fは、ロウデコーダ22eからの信号に基づいて、読み出し／書き込み動作の対象となるロウを選択する。また、データ回路22cは、カラムデコーダ22gからの信号に基づいて、読み出し／書き込み動作の対象となるカラムを選択する。
【００６８】
電圧発生回路10は、上述の第１、第２、又は、第３の実施例に係わる電圧発生回路である。メモリセルアレイ21に対する書き込み／消去動作において、電圧発生回路10は、電源電圧Vddに基づいて、それよりも大きい内部電圧（昇圧電圧）VCHを発生する。
【００６９】
図１５は、NANDフラッシュメモリのメモリセルアレイの例を示している。
【００７０】
NANDフラッシュメモリは、ブロックBKを含む。
【００７１】
ブロックBKは、第１の方向に配置される複数の複数のセルユニットCUを備える。１つのセルユニットCUは、第１の方向に交差する第２の方向に延びるメモリセルストリングと、メモリセルストリングの電流経路の一端に接続されるトランジスタS1と、メモリセルストリングの電流経路の他端に接続される選択トランジスタS2と、を備える。メモリセルストリングは、それぞれの電流経路が直列接続される8個のメモリセルMC0〜MC7を有する。
【００７２】
１つのメモリセルMCk（ｋは、0〜7のうちの１つ）は、電荷蓄積層（例えば、フローティングゲート電極）FG、及び、コントロールゲート電極CGを備える。
【００７３】
本例では、１つのセルユニットCUは、8個のメモリセルMC0〜MC7を含むが、これに限られることはない。例えば、１つのセルユニットCUは、２つ以上のメモリセル、例えば、32個や、56個など、などのメモリセルを備えていてもよい。
【００７４】
ソース線SLは、選択トランジスタS1を介して、メモリセルストリングの電流経路の一端に接続される。ビット線BLm-1は、選択トランジスタS2を介して、メモリセルストリングの電流経路の他端に接続される。
【００７５】
ワード線WL0〜WL7は、第１の方向に配置される複数のメモリセルMC0〜MC7のコントロールゲート電極CGに共通に接続される。同様に、セレクトゲート線SGSは、第１の方向に配置される複数の選択トランジスタS1のゲート電極に共通に接続され、セレクトゲート線SGDは、第１の方向に配置される複数の選択トランジスタS2のゲート電極に共通に接続される。
【００７６】
１つの物理ページPPは、１本のワード線WLi（ｉは、0〜7のうちの１つ）に接続されるm個のメモリセルを備える。
【００７７】
このようなメモリセルアレイにおいて、例えば、書き込み動作は、選択された１本のワード線WLiに書き込み電圧（昇圧電圧）を印加することにより行う。また、消去動作は、ブロックBK内の全てのメモリセルを含むウェル領域に消去電圧（昇圧電圧）を印加することにより行う。この書き込み電圧及び消去電圧は、上述の第１、第２、又は、第３の実施例に係わる電圧発生回路により発生される。
【００７８】
（むすび）  
以上、実施形態によれば、電圧発生回路の動作を制御する制御素子の劣化による動作不良を防止できる。即ち、制御素子がCMOSトランスファーゲートであるため、NチャネルFET及びPチャネルFETの一方が劣化しても、他方が正常であれば、電圧発生回路を正常動作させることができる。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
1：  制御部、  2：  発振部、  3：  電圧発生部、  4a, 4b：  抵抗部、  5：  制御素子、  6：  インバータ、  10：  電圧発生回路、  20：  不揮発性半導体メモリ、  21：  メモリセルアレイ、  22：  周辺回路、  22a：  データバッファ、  22b：  センスアンプ、  22c：  データ回路、  22d：  アドレスバッファ、  22e：  ロウデコーダ、  22f：  ワード線制御回路、  22g：  カラムデコーダ、  30：  ロジック回路、  40：  メモリ混載ロジックLSI。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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