(57)【要約】【課題】オン抵抗を悪化させることなく耐圧を向上させることができるゲートトレンチ型半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１１の厚さ方向においてｎ＋シリコン層１２の上に、ｎ＋シリコン層１２と接するようにｎシリコン層１３が形成され、ｎシリコン層１３の上にｎシリコン層１３と接するようにｐシリコン層１４が形成され、ｐシリコン層１４の表層部に形成したｎ＋ソース領域１５及びｎ＋ソース領域１５の下のｐシリコン層１４を貫通するトレンチ１７の内部にゲート酸化膜１８を介してポリシリコンゲート電極１９が配置されている。トレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、トレンチ１７の底部側の側面に、ｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。【選択図】図１
2017055102.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、
前記トレンチが、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、
前記トレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設されてなることを特徴とするトレンチゲート型半導体装置。
【請求項２】
前記接合部は、前記トレンチの底部側に埋め込まれた第２導電型不純物ドープド酸化膜から拡散した第２導電型半導体領域と前記低濃度第１導電型半導体層により形成されていることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【請求項３】
前記接合部は、前記トレンチの底部側に埋め込まれた第２導電型不純物ドープド半導体と前記低濃度第１導電型半導体層により形成されていることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【請求項４】
前記接合部を構成する第１導電型半導体および第２導電型半導体は、前記半導体基板の厚さ方向において、前記高濃度第１導電型半導体層に近いほど第１導電型の不純物量が多くなるように、または、前記高濃度第１導電型半導体層に近いほど第２導電型の不純物量が少なくなるように第１導電型と第２導電型の不純物量が変化することを特徴とする請求項１〜３のいずれか１項に記載のトレンチゲート型半導体装置。
【請求項５】
２層化により第１導電型と第２導電型の不純物量が変化することを特徴とする請求項４に記載のトレンチゲート型半導体装置。
【請求項６】
半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置の製造方法であって、
前記トレンチを、その深さが前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に形成する第１工程と、
第１工程後において、前記トレンチに第２導電型不純物ドープド酸化膜を埋め込む第２工程と、
第２工程後において、熱処理により前記第２導電型不純物ドープド酸化膜から第２導電型不純物を前記低濃度第１導電型半導体層に拡散させて第１導電型半導体と第２導電型半導体との接合部を前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延びる状態に形成する第３工程と、
を有することを特徴とするトレンチゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
特許文献１に開示の半導体装置においては、半導体基板におけるトレンチの内壁にゲート酸化膜を介してゲート電極を配するとともにゲート電極よりも下方にｐ型領域を有する。このｐ型領域は、トレンチ部を形成した後に加速電圧が異なるイオン注入を行った後に熱拡散処理を行って形成している。このように、加速電圧を変えることで深さの異なる位置にｐ型の不純物を注入・拡散することで、トレンチ底部のｐ型領域を縦長にしている。これにより、オン抵抗を悪化させることなく耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５８２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、更に耐圧を向上しようとする場合、ｐ型領域を更に縦長にする必要があるが、加速電圧を更に上げてイオン注入する場合、図１７に示すように、トレンチ１０５の底面から深さｄ１，ｄ２，ｄ３で不純物を打ち込むと、深さ方向に比例してｐ型領域１０８の幅が広がってしまう。すると、隣り合うゲート電極１０７（トレンチ１０５）間における実際に電流が流れるｎ型領域１０２がｐ型領域１０８によって狭くなり（幅Ｗ１０が小さくなり）、オン抵抗が上がってしまう。なお、図１７において、符号１００はシリコン基板、符号１０１はｎ＋領域、符号１０３はｐ領域、符号１０４はｎ＋領域、符号１０６はゲート酸化膜である。
【０００５】
本発明の目的は、オン抵抗を悪化させることなく耐圧を向上させることができるゲートトレンチ型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明では、半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、前記トレンチが、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、前記トレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設されてなることを要旨とする。
【０００７】
請求項１に記載の発明によれば、トレンチが、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に深く形成されており、このトレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延設され、電流が流れる低濃度第１導電型半導体層の幅が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
【０００８】
請求項２に記載のように、請求項１に記載のトレンチゲート型半導体装置において、前記接合部は、前記トレンチの底部側に埋め込まれた第２導電型不純物ドープド酸化膜から拡散した第２導電型半導体領域と前記低濃度第１導電型半導体層により形成されているとよい。
【０００９】
請求項３に記載のように、請求項１に記載のトレンチゲート型半導体装置において、前記接合部は、前記トレンチの底部側に埋め込まれた第２導電型不純物ドープド半導体と前記低濃度第１導電型半導体層により形成されているとよい。
【００１０】
請求項４に記載のように、請求項１〜３のいずれか１項に記載のトレンチゲート型半導体装置において、前記接合部を構成する第１導電型半導体および第２導電型半導体は、前記半導体基板の厚さ方向において、前記高濃度第１導電型半導体層に近いほど第１導電型の不純物量が多くなるように、または、前記高濃度第１導電型半導体層に近いほど第２導電型の不純物量が少なくなるように第１導電型と第２導電型の不純物量が変化するとよい。
【００１１】
このようにすることにより、接合部を構成する第１導電型半導体および第２導電型半導体のいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
【００１２】
請求項５に記載のように、請求項４に記載のトレンチゲート型半導体装置において、２層化により第１導電型と第２導電型の不純物量が変化するとよい。
請求項６に記載の発明では、半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置の製造法であって、前記トレンチを、その深さが前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に形成する第１工程と、第１工程後において、前記トレンチに第２導電型不純物ドープド酸化膜を埋め込む第２工程と、第２工程後において、熱処理により前記第２導電型不純物ドープド酸化膜から第２導電型不純物を前記低濃度第１導電型半導体層に拡散させて第１導電型半導体と第２導電型半導体との接合部を前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延びる状態に形成する第３工程と、を有することを要旨とする。
【００１３】
請求項６に記載の発明によれば、第１工程において、トレンチが、その深さが高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に形成され、第２工程において、トレンチに第２導電型不純物ドープド酸化膜が埋め込まれ、第３工程において、熱処理により第２導電型不純物ドープド酸化膜から第２導電型不純物が低濃度第１導電型半導体層に拡散されて第１導電型半導体と第２導電型半導体との接合部が高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延びる状態に形成される。これにより、請求項１に記載のトレンチゲート型半導体装置を製造することができる。
【発明の効果】
【００１４】
本発明によれば、オン抵抗を悪化させることなく耐圧を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態におけるトレンチゲート型ＭＯＳＦＥＴを模式的に示す縦断面図。
【図２】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図３】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図４】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図５】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図６】別例のトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図７】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図８】第２の実施形態におけるトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図９】トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。
【図１０】（ａ）は図１の断面構造図、（ｂ）は基板深さ方向において平均化した不純物量の分布図、（ｃ）は基板深さ方向における耐圧時の電界強度分布図。
【図１１】（ａ）は図８の断面構造図、（ｂ）は基板深さ方向において平均化した不純物量の分布図、（ｃ）は基板深さ方向における耐圧時の電界強度分布図。
【図１２】ｎ濃度がばらつくときの耐圧を示す図。
【図１３】別例のトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図１４】別例のトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図１５】別例のトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図１６】別例のトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図１７】課題を説明するための半導体装置の概略縦断面図。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
以下、本発明をトレンチゲート型ＭＯＳＦＥＴに具体化した一実施形態を図面に従って説明する。
【００１７】
図１にはトレンチゲート型半導体装置としてのトレンチゲート型ＭＯＳＦＥＴ（チップ）１０の概略縦断面図を示し、シリコン基板１１に複数のトレンチ１７が形成された縦型ＭＯＳＦＥＴである。
【００１８】
図１に示すように、シリコン基板１１は下からｎ＋シリコン層１２、ｎシリコン層１３、ｐシリコン層（チャネル形成領域）１４の順に形成されている。ｐシリコン層１４においてその表層部にはｎ＋ソース領域１５が形成されている。シリコン基板１１にはトレンチ１７が複数並設されている。トレンチ１７はその側面がシリコン基板１１の上面に対し垂直に形成されている。
【００１９】
この各トレンチ１７はｎ＋ソース領域１５及びｐシリコン層１４を貫通してｎシリコン層１３に達している。トレンチ１７の内面にゲート酸化膜１８を介してポリシリコンゲート電極１９が配置されている（埋め込まれている）。シリコン基板１１の下面（裏面）にはドレイン電極２１が形成されている。ポリシリコンゲート電極１９の上面は、図示しない絶縁膜により被覆されている。シリコン基板１１の上面にアルミソース電極２０が配置され、アルミソース電極２０はｎ＋ソース領域１５、及び、ｐシリコン層１４の表層部に形成したコンタクトｐ＋領域１６と電気的に接続されている。
【００２０】
このように、半導体基板としてのシリコン基板１１の厚さ方向において高濃度第１導電型半導体層としてのｎ＋シリコン層１２の上に、ｎ＋シリコン層１２と接するように低濃度第１導電型半導体層としてのｎシリコン層１３が形成されている。また、ｎシリコン層１３の上にｎシリコン層１３と接するように第２導電型半導体層としてのｐシリコン層１４が形成されている。さらに、ｐシリコン層１４の表層部に形成した第１導電型半導体領域としてのｎ＋ソース領域１５及びｎ＋ソース領域１５の下のｐシリコン層１４を貫通するトレンチ１７の内部にゲート絶縁膜としてのゲート酸化膜１８を介してゲート電極としてのポリシリコンゲート電極１９が配置されている。
【００２１】
さらに、トレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。即ち、トレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面まで、または、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成されている。
【００２２】
また、トレンチ１７の底部側に第２導電型不純物ドープド酸化膜としてのｐ型不純物ドープドシリコン酸化膜２２が埋め込まれている。ｐ型不純物ドープドシリコン酸化膜２２の側面には第２導電型半導体領域としてのｐシリコン領域２３が形成されている。ｐシリコン領域２３は、ｐ型不純物ドープドシリコン酸化膜２２からの不純物の拡散により形成されたものである。ｐシリコン領域２３は、図１７のｐ型領域１０８よりも縦長に形成されている。ｐシリコン領域２３は、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。ｐシリコン領域２３とｎシリコン層１３との接合部がｐｎ接合部２４であり、このｐｎ接合部２４は、トレンチ１７の底部側の側面において、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。また、ｐ型不純物ドープドシリコン酸化膜２２の上にゲート酸化膜１８が形成されている。
【００２３】
このようにして、トレンチ１７の底部側の側面に、第１導電型半導体と第２導電型半導体との接合部としてのｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。より詳しくは、ｐｎ接合部２４は、トレンチ１７の底部側に埋め込まれたｐ型不純物ドープドシリコン酸化膜２２から拡散したｐシリコン領域２３とｎシリコン層１３により形成されている。
【００２４】
次に、製造方法について説明する。
図２に示すように、ｎ＋シリコン層１２の上にｎシリコン層１３が形成されたシリコン基板１１を用意し、ｎシリコン層１３の上にｐシリコン層１４を形成するとともにｐシリコン層１４の表層部にｎ＋ソース領域１５及びコンタクトｐ＋領域１６を形成する。そして、側面がシリコン基板１１の上面に垂直なトレンチ１７を形成する。トレンチ１７は、その深さがｎ＋シリコン層１２とｎシリコン層１３との界面以上に形成する。即ち、トレンチ１７を、ｎ＋シリコン層１２とｎシリコン層１３との界面まで、または、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成する。より詳しくは、ｎ＋シリコン層１２とｎシリコン層１３との界面に対し最大製造公差（製造上のバラツキ）Δｄよりも深くトレンチ１７を形成する。
【００２５】
このようにトレンチ１７を形成することにより製造の際にトレンチ深さがばらついてもトレンチ１７は少なくともｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さにすることができる。具体的には、例えば、ウェハ内の各チップ形成領域のうちのウェハ中心部でのチップ形成領域とウェハ外周部でのチップ形成領域でトレンチ深さがばらついてもトレンチ１７は少なくともｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さにすることができる。
【００２６】
引き続き、図３に示すように、トレンチ１７の底部にｐ型不純物ドープドシリコン酸化膜２２を埋め込む。より詳しくは、トレンチ１７内を含めたシリコン基板１１の上面にｐ型不純物ドープドシリコン酸化膜２２を堆積するとともに、エッチバックによりトレンチ１７内のｐ型不純物ドープドシリコン酸化膜２２を残して他を除去する。
【００２７】
さらに、図４に示すように、熱処理によりｐ型不純物ドープドシリコン酸化膜２２からｐ型不純物をｎシリコン層１３に拡散させてｐシリコン領域２３を形成する。つまり、ｐ型不純物ドープドシリコン酸化膜２２からｐ型不純物を周囲に拡散させてｐシリコン領域２３を形成する。これにより、ｐシリコン領域２３とｎシリコン層１３との界面に形成されるｐｎ接合部２４がｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成される。
【００２８】
なお、ｐ型不純物ドープドシリコン酸化膜２２からｐ型不純物を周囲に拡散させてｐシリコン領域２３を形成する際において、ｐ型不純物ドープドシリコン酸化膜２２の下方にもｐ型不純物が拡散するがｎ＋シリコン層１２がｐ領域に反転するほどの量ではない。
【００２９】
そして、図５に示すように、トレンチ１７の内部にゲート酸化膜１８を形成する。さらに、トレンチ１７内においてゲート酸化膜１８を介してポリシリコンゲート電極１９を配置する。
【００３０】
引き続き、図１に示すように、シリコン基板１１の裏面にドレイン電極２１を形成するとともに、シリコン基板１１の上面の所定位置にアルミソース電極２０を配置する。その結果、トレンチゲート型ＭＯＳＦＥＴ１０が製造される。
【００３１】
次に、作用について説明する。
図１に示すように、ｐシリコン領域２３の幅が広がることなく電流が流れるｎシリコン層１３（ｎ型領域）の幅Ｗ１を確保して、オン抵抗を悪化させることなく耐圧を向上させることができる。
【００３２】
つまり、図１７に示すように、耐圧を向上させるべくｐ型領域１０８を縦長にする場合、加速電圧を上げてイオン注入すると深さ方向に比例してｐ型領域１０８の幅が広がってしまう。すると、隣り合うゲート電極１０７（トレンチ１０５）間における実際に電流が流れるｎ型領域の幅Ｗ１０が狭くなり、オン抵抗が上がってしまう。
【００３３】
これに対し、本実施形態では、ｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さまで先にトレンチ１７を掘り、ｐ型不純物を含む酸化膜であるｐ型不純物ドープドシリコン酸化膜２２を埋め込み、横方向に拡散させることにより、ｐ型領域の幅を広げることなく（末広がりにすることなく）真っ直ぐに縦長にすることができる。つまり、隣り合うゲート電極１９（トレンチ１７）間における実際に電流が流れるｎシリコン層１３の幅Ｗ１を狭くすることなく、ｐｎ接合部２４を縦長形状にでき、オン抵抗を悪化させることなく耐圧の向上が図られる。
【００３４】
本実施形態によれば、以下のような効果を得ることができる。
（１）トレンチゲート型ＭＯＳＦＥＴの構成として、トレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、トレンチ１７の底部側の側面に、ｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。よって、電流が流れるｎシリコン層１３の幅Ｗ１が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
【００３５】
（２）トレンチゲート型ＭＯＳＦＥＴの製造方法として、第１工程と第２工程と第３工程とを有する。第１工程では、トレンチ１７を、その深さがｎ＋シリコン層１２とｎシリコン層１３との界面以上に形成する。第２工程では、第１工程後において、トレンチ１７にｐ型不純物ドープドシリコン酸化膜２２を埋め込む。第３工程では、第２工程後において、熱処理によりｐ型不純物ドープドシリコン酸化膜２２からｐ型不純物をｎシリコン層１３に拡散させてｐｎ接合部２４をｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成する。これにより、上記（１）のトレンチゲート型ＭＯＳＦＥＴを製造することができる。
【００３６】
（３）上記（２）における第１工程において、トレンチ１７を、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成することにより、トレンチ１７の深さについての最大製造公差（ウェハの製造誤差）を吸収して上記（１）のトレンチゲート型ＭＯＳＦＥＴを製造することができる。
【００３７】
（４）ｎシリコン層１３の不純物濃度を濃くすることで、耐圧向上効果の一部をオン抵抗低減効果に代えることもできる。
本実施形態の変形例として、図４で示したごとくｐシリコン領域２３を形成した後に、ｐ型不純物ドープドシリコン酸化膜２２を除去してもよい。
【００３８】
本実施形態の変形例として、図１に代わり、図６に示すように、ｐｎ接合部３１は、トレンチ１７の底部側に埋め込まれたｐ型シリコン３０とｎシリコン層１３により形成してもよい。そのために製造の際に、図７に示すように、トレンチ１７を掘った後、ｐ型シリコン３０を埋め込めばよい。
【００３９】
このように、第１導電型半導体と第２導電型半導体との接合部としてのｐｎ接合部３１は、トレンチ１７の底部側に埋め込まれた第２導電型不純物ドープド半導体としてのｐ型シリコン３０と低濃度第１導電型半導体層としてのｎシリコン層１３により形成されていてもよい。
【００４０】
なお、ｐ型シリコン３０をトレンチ１７に埋め込んだ後に熱処理を行って横方向にｐ型不純物を拡散させてもよい。また、このようにして横方向にｐ型不純物を拡散させた後においてｐ型シリコン３０を除去してもよい。
【００４１】
（第２の実施形態）
次に、第２の実施形態を、第１の実施形態との相違点を中心に説明する。
第２の実施形態においては、図１に示した構成に対し製造バラツキがあったとしても最低限の耐圧を確保すべく図８に示す構成としている。
【００４２】
図８において、図１のｎシリコン層１３に代わるｎシリコン層４０は、下層のｎ＋シリコン層４１と上層のｎ−シリコン層４２の２層よりなり、ｐｎ接合部２４を構成するｎ型シリコンおよびｐ型シリコンは、シリコン基板１１の厚さ方向において、ｎ＋シリコン層１２に近いほどｎ型の不純物量が多くなるようにｎ型とｐ型の不純物量が変化している。
【００４３】
このようにすることにより、ｐ型の不純物量とｎ型の不純物量がアンバランスとなっても、即ち、ｎ型シリコンおよびｐ型シリコンのいずれか一方に不純物量（不純物の総量）のバラツキがあっても最低限の耐圧を確保することができる。また、図８において縦方向に延びるｐｎ接合部２４における縦方向でのｎ＋シリコン層４１の距離（厚さ）とｎ−シリコン層４２の距離（厚さ）は等しくなっている。
【００４４】
そのために製造工程において図９に示すようにｎシリコン層４０を構成するためのエピウェハ（エピ基板）を、下層のｎ＋シリコン層４１と上層のｎ−シリコン層４２の積層構造とすることにより実現でき、エピウェハの多層化（２層化）するだけで他のプロセスを変えなくてよい。
【００４５】
以下、詳しく説明する。
図１において、ｎシリコン層１３の不純物濃度を濃くすることにより低オン抵抗化を図ることができるがｎシリコン層１３の不純物濃度を濃くすると耐圧が下がってしまう。ｎシリコン層１３の不純物濃度を濃くして低オン抵抗化しても耐圧を維持できるのは、ｐシリコン領域２３の不純物濃度を同時に濃くしてｐ型とｎ型の不純物量のバランスをとっているからである。ところが、製造バラツキ（例えば、エピ基板の不純物濃度のバラツキ、熱処理によるｐ型不純物ドープドシリコン酸化膜２２からｐ型不純物をｎシリコン層１３に拡散させる際の拡散の程度等）によってｐ型とｎ型の不純物量がアンバランスになったときには、その差分となる不純物量（図１０（ｂ）の±δ）に従って耐圧が低下してしまう（図１０（ｃ）で電界強度が深さ方向において傾斜する角度が大きくなり耐圧低下を招く）。
【００４６】
なお、図１０（ａ）には、図１の断面構造を示し、縦方向に延びるｐシリコン領域２３が耐圧を保持する領域である。図１０（ｂ）には、基板深さ方向において同じ深さで平均化した不純物量の分布を、図１０（ｃ）には、基板深さ方向における耐圧時の電界強度分布を示す。
【００４７】
図１０において、ｎ濃度のバラツキの中心条件では、線分Ｌ１，Ｌ２，Ｌ３，Ｌ４で囲まれた領域の面積が耐圧と比例する。ｎ濃度のバラツキの上限条件では、線分Ｌ１，Ｌ５，Ｌ６，Ｌ４で囲まれた領域の面積が耐圧と比例する。ｎ濃度のバラツキの下限条件では、線分Ｌ７，Ｌ８，Ｌ３，Ｌ４で囲まれた領域の面積が耐圧と比例する。
【００４８】
従って、低オン抵抗化のためにｐ型とｎ型の不純物濃度を濃くすればするほど、同じ割合（比率、例えば％）でバラツキが発生した場合、差分となる不純物量が大きくなり、耐圧の低下が大きくなってしまう。
【００４９】
そこで、図８に示すように、ｎシリコン層４０を２層化して途中で濃度を変えることで、ｐ型とｎ型の不純物量のアンバランスが耐圧に与える影響を小さくして、耐圧バラツキを低減する。
【００５０】
図１１（ａ）には、図８の断面構造を示し、縦方向に延びるｐシリコン領域２３が耐圧を保持する領域である。図１１（ｂ）には、基板深さ方向において同じ深さで平均化した不純物量の分布を、図１１（ｃ）には、基板深さ方向における耐圧時の電界強度分布を示す。
【００５１】
図１１において、ｎ濃度のバラツキの中心条件では、線分Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４で囲まれた領域の面積が耐圧と比例する。ｎ濃度のバラツキの上限条件では、線分Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８，Ｌ１４で囲まれた領域の面積が耐圧と比例する。ｎ濃度のバラツキの下限条件では、線分Ｌ１９，Ｌ２０，Ｌ２１，Ｌ２２，Ｌ１４で囲まれた領域の面積が耐圧と比例する。
【００５２】
図１０と図１１を比較する。まず、ｎ濃度のバラツキの中心条件において、図１０での線分Ｌ１，Ｌ２，Ｌ３，Ｌ４で囲まれた領域の面積に比べ図１１での線分Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４で囲まれた領域の面積が小さく、耐圧が低い。また、ｎ濃度のバラツキの上限条件では、図１０での線分Ｌ１，Ｌ５，Ｌ６，Ｌ４で囲まれた領域の面積に比べ図１１での線分Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８，Ｌ１４で囲まれた領域の面積が大きく、耐圧が高い。さらに、ｎ濃度のバラツキの下限条件において、図１０での線分Ｌ７，Ｌ８，Ｌ３，Ｌ４で囲まれた領域の面積に比べ図１１での線分Ｌ１９，Ｌ２０，Ｌ２１，Ｌ２２，Ｌ１４で囲まれた領域の面積が大きく、耐圧が高い。
【００５３】
また、図１１での線分Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８，Ｌ１４で囲まれた領域の面積と図１１での線分Ｌ１９，Ｌ２０，Ｌ２１，Ｌ２２，Ｌ１４で囲まれた領域の面積は等しく、耐圧も等しい。つまり、耐圧バラツキは小さくなる。なお、図１０，１１においてはｐシリコン領域２３は不純物濃度が一定としている。
【００５４】
図１２には、狙い中心のｐ濃度に対し、ｎ濃度がばらつくときの耐圧を示す。
図１０（ｂ）に示すように、ｎ型の不純物の濃度バラツキ±δ（ｎ型とｐ型がバランスしている不純物量に対しｎ型不純物濃度のバラツキ下限−δおよびｎ型不純物濃度のバラツキ上限+δ）により耐圧は、図１０（ｃ）に示すように小さくなる。その結果、臨界電界強度（電界強度の限界）である狙い中心の耐圧（最大耐圧）は、図８の構造では、図１の構造よりも、図１２に示すように所定の量ΔＰ１だけ下がるが、バラツキ上限および下限では、図８の構造の耐圧は、図１の構造の耐圧よりも、図１２に示すように所定の量ΔＰ２，ΔＰ３だけ上がる。
【００５５】
つまり、図１０（ｃ）において符号Ｌ５で示すようにｎ濃度上限のとき（ｎ型不純物濃度がｐ型不純物濃度よりも大きいとき）は基板の深さ方向において深くなるほど電界強度は下がる。一方、図１０（ｃ）において符号Ｌ８で示すようにｎ濃度下限のとき（ｎ型不純物濃度がｐ型不純物濃度よりも小さいとき）は基板の深さ方向において深くなるほど電界強度は上がる。また、線分Ｌ１，Ｌ５，Ｌ６，Ｌ４で囲まれた領域および線分Ｌ７，Ｌ８，Ｌ３，Ｌ４で囲まれた領域の面積が耐圧と比例するので、ｎ型不純物濃度が濃くても薄くても耐圧は低下する。
【００５６】
一方、図１１（ｂ）においてｎ−シリコン層４２での不純物濃度のバラツキ下限と上限が存在し、ｎ＋シリコン層４１での不純物濃度のバラツキ下限と上限が存在する。そして、ｎ−シリコン層４２での不純物濃度のバラツキ上限をｐシリコン領域２３の不純物濃度にするとともにｎ＋シリコン層４１での不純物濃度のバラツキ下限をｐシリコン領域２３の不純物濃度にする。即ち、ｎ−シリコン層４２の不純物濃度は狙いのｎ濃度からバラツキを減算した値であり、ｎ＋シリコン層４１の不純物濃度は狙いのｎ濃度にバラツキを加算した値である。よって、図１１（ｃ）に示すように、臨界電界強度（電界強度の限界）はｎ＋シリコン層４１とｎ−シリコン層４２との差となり、図１１（ｃ）において、線分Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８，Ｌ１４で囲まれた領域および線分Ｌ１９，Ｌ２０，Ｌ２１，Ｌ２２，Ｌ１４で囲まれた領域の面積が耐圧と比例する。よって、ｎ型の不純物濃度がばらついたときの耐圧低下が図１の構造より小さい。
【００５７】
このようにして、図１の構造での製造バラツキによる耐圧低下を、図８の構成では小さくすることができ、バラツキ上下限での耐圧が向上する。即ち、構造のバラツキに対して特性のバラツキを低減することができる。
【００５８】
本実施形態によれば、以下のような効果を得ることができる。
（５）ｐｎ接合部２４を構成する第１導電型半導体であるｎ型シリコンおよび第２導電型半導体であるｐ型シリコンは、半導体基板としてのシリコン基板１１の厚さ方向において、高濃度第１導電型半導体層としてのｎ＋シリコン層１２に近いほどｎ型の不純物量が多くなるようにｎ型とｐ型の不純物量が変化している。よって、ｐｎ接合部２４を構成するｎ型シリコンおよびｐ型シリコンのいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
【００５９】
（６）２層化によりｎ型とｐ型の不純物量が変化する。これにより容易にｐｎ接合部２４を構成するｎ型シリコンおよびｐ型シリコンのいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
【００６０】
本実施形態の変形例として、図８の構造に代わり、図１３に示す構造としてもよい。つまり、基板の深さ方向の途中で、ｐシリコン領域２３は、縦方向で等距離（同じ深さ）で２分割して下層のｐ−シリコン層５０と上層のｐ＋シリコン層５１よりなる。この場合には、ｐｎ接合部２４を構成する第１導電型半導体であるｎ型シリコンおよび第２導電型半導体であるｐ型シリコンは、半導体基板としてのシリコン基板１１の厚さ方向において、高濃度第１導電型半導体層としてのｎ＋シリコン層１２に近いほど第２導電型としてのｐ型の不純物量が少なくなるようにｎ型とｐ型の不純物量が変化している。
【００６１】
本実施形態の変形例として、図８の構造に代わり、図１４に示す構造としてもよい。つまり、基板の深さ方向の途中で、トレンチ１７の幅を下側の幅狭部６０と上側の幅広部６１にしてｎシリコン層１３の幅を下側の幅広部６２と上側の幅狭部６３とで変えている。この場合には、ｐｎ接合部２４を構成する第１導電型半導体であるｎ型シリコンおよび第２導電型半導体であるｐ型シリコンは、半導体基板としてのシリコン基板１１の厚さ方向において、高濃度第１導電型半導体層としてのｎ＋シリコン層１２に近いほどｎ型の不純物量が多くなるようにｎ型とｐ型の不純物量が変化している。なお、ｐｎ接合部２４における幅狭部６０と幅広部６１は、縦方向で等距離（同じ深さ）で２分割している。
【００６２】
本実施形態の変形例として、図８の構造に代わり、図１５に示す構造としてもよい。つまり、図１での幅が一定のｐシリコン領域２３について、図１５では基板の深さ方向の途中で、トレンチ１７の幅を下側の幅広部７０と上側の幅狭部７１にしてｐシリコン領域の幅を下側の幅狭部７２と上側の幅広部７３としている。この場合には、ｐｎ接合部２４を構成する第１導電型半導体であるｎ型シリコンおよび第２導電型半導体であるｐ型シリコンは、半導体基板としてのシリコン基板１１の厚さ方向において、高濃度第１導電型半導体層としてのｎ＋シリコン層１２に近いほどｐ型の不純物量が少なくなるようにｎ型とｐ型の不純物量が変化している。なお、ｐｎ接合部２４における縦方向において幅狭部７２と幅広部７３は、等距離（同じ深さ）である。
【００６３】
本実施形態の変形例として、図８に代わり、図１６に示す構造としてもよい。スーパージャンクション構造を有する縦型ＭＯＳＦＥＴにおいて、トレンチ８３の下部のドリフト層８４においてｎカラム（ｎ型領域）８６を配するが、ｎカラム８６におけるトレンチ８３の底面よりも下方の部位を、縦方向に等距離（同じ深さ）で２分割して下側の高濃度部８０と上側の低濃度部８１とで構成する。つまり、ドリフト層８４においてｐカラム（ｐ型領域）８５とｎカラム（ｎ型領域）８６とが基板１１の面方向に繰り返し配置されたスーパージャンクション構造を有するトレンチゲート型ＭＯＳＦＥＴにおいて、ｎカラム（ｎ型領域）８６を、下側の高濃度部８０と上側の低濃度部８１の２層化する。これにより、電界強度を一定にすることで耐圧を維持する際に耐圧低下を最小にすることができる。
【００６４】
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・半導体の導電型についてｐ型とｎ型を逆にしてもよい。
・トレンチ１７は側面がシリコン基板１１の上面に垂直に形成したが、トレンチ１７は側面がシリコン基板１１の上面に斜め（Ｖ字の溝）であってもよい。
【符号の説明】
【００６５】
１０…トレンチゲート型ＭＯＳＦＥＴ、１１…シリコン基板（半導体基板）、１２…ｎ＋シリコン層（高濃度第１導電型半導体層）、１３…ｎシリコン層（低濃度第１導電型半導体層）、１４…ｐシリコン層（第２導電型半導体層）、１５…ｎ＋ソース領域（第１導電型半導体領域）、１７…トレンチ、１８…ゲート酸化膜（ゲート絶縁膜）、１９…ポリシリコンゲート電極（ゲート電極）、２２…ｐ型不純物ドープドシリコン酸化膜（第２導電型不純物ドープド酸化膜）、２３…ｐシリコン領域（第２導電型半導体領域）、２４…ｐｎ接合部（第１導電型半導体と第２導電型半導体との接合部）、３０…ｐ型シリコン（第２導電型不純物ドープド半導体）、３１…ｐｎ接合部（第１導電型半導体と第２導電型半導体との接合部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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