(57)【要約】【課題】消費電力を低減する。または、集積化された半導体装置を提供する。または、信頼性の高い半導体装置を提供する。【解決手段】サンプルホールド回路と、第１の回路と、を有し、第１の回路は、増幅器を有し、サンプルホールド回路は、バッファ回路と、チャネル長は１ｎｍ以上５００ｎｍ以下の第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有する半導体装置である。第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極、第２の容量素子の一方の電極、および第２のトランジスタのソースまたはドレインの一方、と電気的に接続される。第１のトランジスタは、オフすることにより第１のトランジスタのソースまたはドレインの一方に電荷を保持する機能を有し、バッファ回路は、電荷を保持した後に、電源電圧の供給が停止される機能を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
サンプルホールド回路と、第１の回路と、を有し、
前記第１の回路は、増幅器を有し、
前記サンプルホールド回路は、バッファ回路と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、
前記第１のトランジスタは、酸化物半導体を有し、
前記第１のトランジスタのゲート容量は、０．１μＦ・ｃｍ−２以上１μＦ・ｃｍ−２以下であり、
前記第２の容量素子の容量は、前記第１のトランジスタのゲート容量の０．３倍以上０．７倍以下であり、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタは、オフすることにより第１のトランジスタのソースまたはドレインの一方に電荷を保持する機能を有し、
前記バッファ回路は、前記第１のトランジスタのソースまたはドレインの一方に前記電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置。
【請求項２】
サンプルホールド回路と、第１の回路と、を有し、
前記第１の回路は、コンパレータを有し、
前記サンプルホールド回路は、バッファ回路と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、
前記第１のトランジスタは、酸化物半導体を有し、
前記第１のトランジスタのゲート容量は、０．１μＦ・ｃｍ−２以上１μＦ・ｃｍ−２以下であり、
前記第２の容量素子の容量は、前記第１のトランジスタのゲート容量の０．３倍以上０．７倍以下であり、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタは、オフすることにより第１のトランジスタのソースまたはドレインの一方に電荷を保持する機能を有し、
前記バッファ回路は、前記第１のトランジスタのソースまたはドレインの一方に前記電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１の回路は第３のトランジスタを有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと電気的に接続される半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記バッファ回路からの出力は、前記第１のトランジスタのソースまたはドレインの他方に入力され、
前記第１のトランジスタのソースまたはドレインの一方に保持される前記電荷に応じた信号は、前記第１の回路に入力される半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
デジタルアナログ変換回路を有し、
前記第１の回路には、前記デジタルアナログ変換回路が接続される半導体装置。
【請求項６】
請求項５において、
逐次比較レジスタとタイミングコントローラを有する半導体装置。
【請求項７】
バッファ回路と、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、
前記第１のトランジスタは、酸化物半導体を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に第１の電位が与えられ、
前記第２のトランジスタは、オンすることにより前記第１のトランジスタのソースまたはドレインの一方に前記第１の電位に応じた第１の電荷を与えた後、オフすることにより、前記第１の電荷を保持する機能を有し、
前記第１のトランジスタのソースまたはドレインの他方に第２の電位が与えられ、
前記第１のトランジスタは、オンすることにより前記第１のトランジスタのソースまたはドレインの一方に第２の電位に応じた第２の電荷を与えた後、オフすることにより、前記第２の電荷を保持する機能を有し、
前記バッファ回路は、前記第２の電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置。
【請求項８】
バッファ回路と、第１のトランジスタと、第２のトランジスタと、容量素子と、第２の容量素子と、を有し、
前記第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、
前記第１のトランジスタは、酸化物半導体を有し、
前記第２の容量素子の容量は、前記第１のトランジスタのゲート容量の０．３倍以上０．７倍以下であり、
前記第１のトランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に第１の電位が与えられ、
前記第２のトランジスタは、オンすることにより前記第１のトランジスタのソースまたはドレインの一方に前記第１の電位に応じた第１の電荷を与えた後、オフすることにより、前記第１の電荷を保持する機能を有し、
前記第１のトランジスタのソースまたはドレインの他方に第２の電位が与えられ、
前記第１のトランジスタのゲートに第３の電位を与えることにより前記第１のトランジスタをオンし、
前記第２の容量素子の他方の電極に、第４の電位が与えられ、
前記第１のトランジスタのソースまたはドレインの一方に第２の電位に応じた第２の電荷が与えられ、
前記第１のトランジスタは、オフすることにより、前記第２の電荷を保持する機能を有し、
前記バッファ回路は、前記第２の電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置。
【請求項９】
請求項７または請求項８において、
前記第１の電位と、前記第２の電位の差は、０．１Ｖより大きく４Ｖより小さい半導体装置。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記第２の電位に対する前記第３の電位の電位差は、
前記第２の電位に対する前記第４の電位の電位差と極性が異なる半導体装置。
【請求項１１】
請求項７乃至請求項１０のいずれか一において、
前記第１のトランジスタのゲート容量は、０．１μＦ・ｃｍ−２以上１μＦ・ｃｍ−２以下である半導体装置。
【請求項１２】
請求項７乃至請求項１１のいずれか一において、
前記バッファ回路からの出力は、前記第１のトランジスタのソースまたはドレインの他方に入力され、
前記第１のトランジスタのソースまたはドレインの一方に保持される前記電荷に応じた信号は、前記第１の回路に入力される半導体装置。
【請求項１３】
請求項７乃至請求項１２のいずれか一において、
デジタルアナログ変換回路を有する半導体装置。
【請求項１４】
請求項１３において、
逐次比較レジスタとタイミングコントローラを有する半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一に記載の半導体装置と、
表示部と、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
半導体特性を利用する半導体装置の一種である、アナログデジタル変換回路（以下、ＡＤコンバータ）は、様々な装置に搭載されている。特許文献１は、消費電力を低減するＡＤコンバータの構成について開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１２／０１１２９３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、ＡＤコンバータは常に電源が供給されており、アナログデータを入力している間は、デジタルデータを出力し続ける。つまり、電源が供給されている間は、電力が消費され続けるということになる。
【０００７】
消費電力を低減するには、駆動する電圧を下げること、駆動する周波数を下げること、あるいは電源の供給を停止する期間を設けること、等の手段がある。しかしながら、駆動する電圧や周波数を下げることは、ＡＤコンバータの分解能とサンプリングレートに直接関係があるため、性能の低下を招いてしまう。また、間欠的に電源の供給を停止することは、アナログデータを保持するためのフラッシュメモリを使用すれば可能であるものの、専用の高電圧生成回路や周辺回路が必要になるので、却って消費電力の増加を招いてしまう。
【０００８】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とする。
【０００９】
または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下しない、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、アナログデータを保持するための、専用の高電圧生成回路や周辺回路が必要とすることのない、新規な構成の半導体装置等を提供することを課題の一とする。
【００１０】
または、本発明の一態様は、集積化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。
【００１１】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１２】
本発明の一態様は、サンプルホールド回路と、第１の回路と、を有し、第１の回路は、増幅器を有し、サンプルホールド回路は、バッファ回路と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、第１のトランジスタは、酸化物半導体を有し、第１のトランジスタのゲート容量は、０．１μＦ・ｃｍ−２以上１μＦ・ｃｍ−２以下であり、第２の容量素子の容量は、第１のトランジスタのゲート容量の０．３倍以上０．７倍以下であり、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタは、オフすることにより第１のトランジスタのソースまたはドレインの一方に電荷を保持する機能を有し、バッファ回路は、第１のトランジスタのソースまたはドレインの一方に電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置である。
【００１３】
または、本発明の一態様は、サンプルホールド回路と、第１の回路と、を有し、第１の回路は、コンパレータを有し、サンプルホールド回路は、バッファ回路と、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、第１のトランジスタは、酸化物半導体を有し、第１のトランジスタのゲート容量は、０．１μＦ・ｃｍ−２以上１μＦ・ｃｍ−２以下であり、第２の容量素子の容量は、第１のトランジスタのゲート容量の０．３倍以上０．７倍以下であり、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタは、オフすることにより第１のトランジスタのソースまたはドレインの一方に電荷を保持する機能を有し、バッファ回路は、第１のトランジスタのソースまたはドレインの一方に電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置である。
【００１４】
また、上記構成において、第１の回路は第３のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方は、第３のトランジスタのゲートと電気的に接続されることが好ましい。また、上記構成において、バッファ回路からの出力は、第１のトランジスタのソースまたはドレインの他方に入力され、第１のトランジスタのソースまたはドレインの一方に保持される電荷に応じた信号は、第１の回路に入力されることが好ましい。また、上記構成において、半導体装置は、デジタルアナログ変換回路を有し、第１の回路には、デジタルアナログ変換回路が接続されることが好ましい。また、上記構成において、半導体装置は、逐次比較レジスタとタイミングコントローラを有することが好ましい。
【００１５】
または、本発明の一態様は、バッファ回路と、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、第１のトランジスタは、酸化物半導体を有し、第１のトランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの他方に第１の電位が与えられ、第２のトランジスタは、オンすることにより第１のトランジスタのソースまたはドレインの一方に第１の電位に応じた第１の電荷を与えた後、オフすることにより、第１の電荷を保持する機能を有し、第１のトランジスタのソースまたはドレインの他方に第２の電位が与えられ、第１のトランジスタは、オンすることにより第１のトランジスタのソースまたはドレインの一方に第２の電位に応じた第２の電荷を与えた後、オフすることにより、第２の電荷を保持する機能を有し、バッファ回路は、第２の電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置である。
【００１６】
または、本発明の一態様は、バッファ回路と、第１のトランジスタと、第２のトランジスタと、容量素子と、第２の容量素子と、を有し、第１のトランジスタのチャネル長は１ｎｍ以上５００ｎｍ以下であり、第１のトランジスタは、酸化物半導体を有し、第２の容量素子の容量は、第１のトランジスタのゲート容量の０．３倍以上０．７倍以下であり、第１のトランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第２のトランジスタのソースまたはドレインの他方に第１の電位が与えられ、第２のトランジスタは、オンすることにより第１のトランジスタのソースまたはドレインの一方に第１の電位に応じた第１の電荷を与えた後、オフすることにより、第１の電荷を保持する機能を有し、第１のトランジスタのソースまたはドレインの他方に第２の電位が与えられ、第１のトランジスタのゲートに第３の電位を与えることにより第１のトランジスタをオンし、第２の容量素子の他方の電極に、第４の電位が与えられ、第１のトランジスタのソースまたはドレインの一方に第２の電位に応じた第２の電荷が与えられ、第１のトランジスタは、オフすることにより、第２の電荷を保持する機能を有し、バッファ回路は、第２の電荷を保持した後に、電源電圧の供給が停止される機能を有する半導体装置である。
【００１７】
また、上記構成において、第１の電位と、第２の電位の差は、０．１Ｖより大きく４Ｖより小さいことが好ましい。また、上記構成において、第２の電位に対する第３の電位の電位差は、第２の電位に対する第４の電位の電位差と極性が異なることが好ましい。また、上記構成において、第１のトランジスタのゲート容量は、０．１μＦ・ｃｍ−２以上１μＦ・ｃｍ−２以下であることが好ましい。また、上記構成において、バッファ回路からの出力は、第１のトランジスタのソースまたはドレインの他方に入力され、第１のトランジスタのソースまたはドレインの一方に保持される電荷に応じた信号は、第１の回路に入力されることが好ましい。また、上記構成において、半導体装置は、デジタルアナログ変換回路を有することが好ましい。また、上記構成において、半導体装置は、逐次比較レジスタとタイミングコントローラを有することが好ましい。
【００１８】
または、本発明の一態様は、上記のいずれかに記載の半導体装置と、表示部と、を有する電子機器である。
【００１９】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００２０】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。
【００２１】
または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下しない、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、アナログデータを保持するための、専用の高電圧生成回路や周辺回路が必要とすることのない、新規な構成の半導体装置等を提供することができる。
【００２２】
また、本発明の一態様により、集積化された半導体装置を提供することができる。また、本発明の一態様により、信頼性の高い半導体装置を提供することができる。
【００２３】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するためのタイミングチャート。
【図３】本発明の一態様を説明するためのブロック図。
【図４】本発明の一態様を説明するためのブロック図。
【図５】本発明の一態様を説明するためのブロック図。
【図６】本発明の一態様を説明するためのブロック図。
【図７】本発明の一態様を説明するためのブロック図。
【図８】本発明の一態様を説明するためのブロック図および波形図。
【図９】本発明の一態様を説明するためのブロック図。
【図１０】本発明の一態様を説明するための波形図。
【図１１】本発明の一態様を説明するための回路図。
【図１２】本発明の一態様を説明するための回路図。
【図１３】本発明の一態様を説明するための回路図。
【図１４】本発明の一態様を説明するためのブロック図。
【図１５】本発明の一態様を説明するためのブロック図。
【図１６】本発明の一態様を説明するためのタイミングチャート。
【図１７】本発明の一態様を説明するための回路図。
【図１８】本発明の一態様を説明するための模式図。
【図１９】本発明の一態様を説明するための模式図。
【図２０】本発明の一態様を説明するための断面図。
【図２１】本発明の一態様を説明するための断面図。
【図２２】本発明の一態様を説明するための断面図。
【図２３】本発明の一態様を説明するための電子機器。
【図２４】本発明の一態様を説明するためのブロック図。
【図２５】本発明の一態様を説明するためのブロック図。
【図２６】本発明の一態様を説明するためのブロック図。
【図２７】本発明の一態様を説明するためのブロック図。
【図２８】本発明の一態様を説明するための回路図。
【図２９】本発明の一態様を説明するための回路図。
【図３０】本発明の一態様を説明するためのタイミングチャート。
【図３１】本発明の一態様を説明するための回路図。
【図３２】本発明の一態様を説明するためのタイミングチャート。
【図３３】本発明の一態様を説明するための模式図。
【図３４】本発明の一態様を説明するための模式図。
【図３５】本発明の一態様を説明するための模式図。
【図３６】トランジスタの構成例を示す断面図。
【図３７】トランジスタの構成例を示す上面図及び断面図。
【図３８】トランジスタの構成例を示す断面図及びエネルギーバンド図。
【図３９】トランジスタの構成例を示す断面図。
【図４０】トランジスタの構成例を示す断面図。
【図４１】トランジスタの構成例を示す断面図。
【図４２】トランジスタの構成例を示す上面図及び断面図。
【図４３】半導体装置の構成例を示すブロック図。
【図４４】表示装置の構成例を示す外観図。
【図４５】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図４６】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図４７】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図４８】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図４９】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【発明を実施するための形態】
【００２５】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。
【００２７】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。
【００２９】
図１は、本発明の一態様の半導体装置の構成を示すブロック図である。
【００３０】
半導体装置１００は、サンプルホールド回路１０１（サンプルアンドホールド回路ともいう。図中、Ｓ＆Ｈと略記）および回路１０２を有することが好ましい。
【００３１】
サンプルホールド回路１０１は、アナログデータの電位（アナログ電位Ｖｉｎ）が入力され、制御信号Ｓ１の制御に応じてアナログ電位Ｖｉｎに応じた電荷の保持を行うことができる機能を有する回路である。
【００３２】
サンプルホールド回路１０１は、一例として、バッファ回路１１１、トランジスタ１１２、及び容量素子１１３を有する。サンプルホールド回路１０１の出力端子は、トランジスタ１１２のソース又はドレインの一方に設けられる。また、サンプルホールド回路１０１の入力端子は、トランジスタ１１２のソース又はドレインの他方に設けられる。なおトランジスタ１１２のソース又はドレインの一方にあるノードを、説明のため、ノードＮＤとする。
【００３３】
また図１（Ｂ）および（Ｃ）には半導体装置１００のより具体的な一例として、アナログ電位Ｖｉｎを生成するセンサ回路１２１（図中、Ｓｅｎｓｏｒ）が入力端子Ｖｉｎに接続される例を示すが、入力端子Ｖｉｎにはセンサ回路以外の回路が接続してもよい。
【００３４】
図１（Ｂ）に示すように、サンプルホールド回路１０１は、トランジスタ１１７を有することが好ましい。サンプルホールド回路１０１がトランジスタ１１７を有することにより例えば、トランジスタ１１２のソースとドレインの間に印加される電位差を小さくすることができる。また、図１（Ｃ）に示すように、サンプルホールド回路１０１は、容量素子１１６を有することが好ましい。サンプルホールド回路１０１が容量素子１１６を有することにより例えば、サンプルホールド回路１０１からの出力電位の変動および歪みを減少することができる。
【００３５】
トランジスタ１１２のソースまたはドレインの一方は、容量素子１１３の一方の電極と電気的に接続される。また、トランジスタ１１２のソースまたはドレインの一方は、トランジスタ１１７のソースまたはドレインの一方と電気的に接続される。
【００３６】
バッファ回路１１１は、サンプルホールド回路１０１に入力されるアナログデータ等の信号を増幅して出力する機能を有する。ここで、図１（Ｂ）および（Ｃ）に示す例においては、電位ＶＤＤがスイッチＳＷを介してバッファ回路１１１に入力される。また、スイッチＳＷは制御信号ＰＳＷにより制御される。ここで、電位ＶＤＤは半導体装置１００が有する回路の電源として用いられる場合がある。例えば、電位ＶＤＤはバッファ回路１１１の電源として用いられる。
【００３７】
トランジスタ１１２は、オフ状態でのソースードレイン間を流れる電流が極めて低い機能を有するトランジスタである。このような機能を有するトランジスタとして、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が好適である。ＯＳトランジスタについては、後述する実施の形態で詳述する。なお図面では、ＯＳトランジスタであることを明示するために、ＯＳトランジスタの回路記号に「ＯＳ」の記載を付している。トランジスタ１１２のソース又はドレインの一方は、サンプルホールド回路１０１の入力端子に接続される。トランジスタ１１２のゲートは、制御信号Ｓ１を与える配線に接続される。トランジスタ１１２のソース又はドレインの一方は、サンプルホールド回路１０１の出力端子、又はノードＮＤに接続される。ここでノードＮＤの電位をＶＮＤとする。
【００３８】
容量素子１１３は、トランジスタ１１２をオフにすることで、アナログ電位Ｖｉｎに応じた電荷を保持する機能を有する。なお図１では、容量素子１１３をトランジスタ１１２のソース又はドレインの一方、すなわちノードＮＤ側に設ける構成を示しているが、容量素子１１３は必ずしも設ける必要はなく、回路１０２の入力端子におけるゲート容量等を利用することで省略することができる。なおアナログ電位Ｖｉｎに応じた電荷を保持する、トランジスタ１１２及び容量素子１１３を有する回路を、第１の回路１０と図示している。
【００３９】
回路１０２は例えば、増幅器を有することが好ましい。増幅器の一例として、オペアンプ等が挙げられる。
【００４０】
または回路１０２は例えば、コンパレータを有することが好ましい。例えば回路１０２は、サンプルホールド回路１０１で保持するアナログ電位Ｖｉｎに応じた電位ＶＮＤと、デジタルアナログ変換回路１０４が出力するアナログ電位ＤＡＣｏｕｔとの大小関係を比較し、その大小関係に応じて信号ｃｍｐｏｕｔを出力する機能を有することが好ましい。
【００４１】
回路１０２は、入力端子２４１、入力端子２４２および出力端子２５１を有することが好ましい。入力端子２４１には、サンプルホールド回路１０１が電気的に接続されることが好ましい。例えば、回路１０２において、入力端子２４１に入力される電位と入力端子２４２に入力される電位の大小関係に応じて、出力端子２５１より信号が出力される。
【００４２】
次いで、半導体装置１００の動作例について、特にサンプルホールド回路１０１の動作に着目して説明し、本発明の一態様による効果について詳述する。
【００４３】
図１（Ｂ）に示す半導体装置１００は、サンプルホールド回路１０１、及び回路１０２を図示している。サンプルホールド回路１０１は、バッファ回路１１１に電源を供給するスイッチＳＷ図示している。
【００４４】
スイッチＳＷは、制御信号ＰＳＷによってオンまたはオフが制御される。スイッチＳＷがオンになることでノードＶＶＤＤが電位ＶＤＤとなり、グラウンド電位ＧＮＤとの間で電源を供給することができる。スイッチＳＷがオフになることで電源の供給を停止することができる。
【００４５】
スイッチＳＷをオンにし、制御信号Ｓ１によってトランジスタ１１２をオンにすることで、ノードＮＤにアナログ電位Ｖｉｎに応じた電荷が伝わる。次いで、トランジスタ１１２をオフとした後にスイッチＳＷをオフにし、バッファ回路１１１への電源の供給を停止する。上述したようにオフ状態でのトランジスタ１１２のオフ電流が極めて低いため、ノードＮＤに伝わったアナログ電位Ｖｉｎに応じた電荷は、バッファ回路１１１への電源の供給を停止してもトランジスタ１１２のオフ状態を維持することで保持し続けることができる。そのため、アナログ電位を供給するセンサ回路１２１の電源の供給も停止することができる。
【００４６】
トランジスタの駆動性能の向上、および回路の集積度の向上のためには、トランジスタのチャネル長をより短くすることが求められる。
【００４７】
従来のシリコンやゲルマニウム、及びその化合物を用いたトランジスタでは、特に微細なチャネル長を有する素子では短チャネル効果を抑制するために、ゲート電界を強くすることが好ましく、ゲート電界を強くするためにはゲート絶縁膜の薄膜化が好ましい。
【００４８】
一方、酸化物半導体を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）の影響が小さい。酸化物半導体を用いたトランジスタは、短チャネル効果に対する耐性を有すると言い換えることもできる。
【００４９】
短チャネル効果に対する耐性が高いために、酸化物半導体を用いたトランジスタではシリコン等を用いた従来のトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えばチャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を用いてもよい。ここでゲート絶縁膜として例えば酸化シリコン等を用いることができる。ゲート絶縁膜を厚くすることにより、寄生容量を低減することができる。よって、回路の動特性を向上できる場合がある。またゲート絶縁膜を厚くすることにより、リーク電流を低減し、消費電力を下げられる場合がある。
【００５０】
真性または実質的に真性の酸化物半導体を用いたトランジスタでは、ソース電極とドレイン電極の間の距離が充分小さいときには、ソースとドレインの間の電界の影響により伝導帯下端のエネルギーが低くなり、伝導帯下端のエネルギーとフェルミ準位が近くなる。この現象を、Ｃｏｎｄｕｃｔｉｏｎ  Ｂａｎｄ  Ｌｏｗｅｒｉｎｇ  Ｅｆｆｅｃｔ（ＣＢＬ効果）と呼ぶ。ＣＢＬ効果によって、Ｖｇ−Ｉｄ特性において０Ｖ付近の低いゲート電圧からドレイン電流が流れ始めるために、トランジスタの駆動電圧を低くすることができる場合がある。
【００５１】
ここで、酸化物半導体としてＣＡＡＣ−ＯＳ膜を用いることが好ましい。ＣＡＡＣ−ＯＳ膜のＣＡＡＣ比率は高いことが好ましい。ＣＡＡＣ比率を高めることにより、例えばトランジスタのキャリア散乱の影響を小さくすることができ、高い電界効果移動度を得ることができる。また、粒界の影響を小さくすることができるため、トランジスタのオン特性のばらつきを小さくすることができる。よって、信頼性の高い半導体装置を得ることができる。また、バラツキの小さいトランジスタを用いることにより駆動電圧を小さくし、消費電力を下げることができる。また、例えば欠陥密度の低いＣＡＡＣ−ＯＳ膜を実現することができる。また、不純物の少ないＣＡＡＣ−ＯＳ膜を実現することができる。欠陥密度を低減することにより、例えば極めて低いオフ電流特性を実現することができる。
【００５２】
本発明の一態様の半導体装置は、酸化物半導体を用いたトランジスタを有することにより短チャネル効果を抑制することができ、回路の微細化を実現することができる。
【００５３】
また、チャネル長が微細化するのに伴いドレイン電界が強まるため、シリコン等を用いた従来のトランジスタにおいては、特に微細なチャネル長を有する場合にホットキャリア劣化による信頼性の低下がより顕著となる。一方、酸化物半導体ではバンドギャップが大きく（例えばインジウム、ガリウム及び亜鉛を有する酸化物半導体では２．５ｅＶ以上）、電子が励起されにくいことや、ホールの有効質量が大きいことなどから、従来のシリコン等を用いたトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。よって、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。
【００５４】
ゲート絶縁膜を厚くすることによりゲート絶縁膜の耐圧を高めることができ、シリコン等を用いた従来のトランジスタと比べて、より高いゲート電圧でトランジスタを駆動することができる。また、ホットキャリア劣化を抑制することにより、チャネル長を長くせずとも高いドレイン電圧でトランジスタを駆動することができる。よって、高い電圧が入力される回路においてトランジスタの信頼性を高めることができるとともに、チャネル長の縮小が可能となり回路の集積度を高めることができる。
【００５５】
シリコン等を用いた従来のトランジスタにおいては、ＶＤＤ電位が３Ｖの回路においてソースとドレインの間の耐圧を確保するためには、チャネル長は例えば３００ｎｍ以上とすることが好ましい。ここでＶＤＤＶ電位は例えば、電源として用いられる。また、ゲート絶縁膜は酸化シリコン換算で例えば３ｎｍ以下であることが好ましく、ゲート絶縁膜のリーク電流を抑えるためにはゲート絶縁膜の物理膜厚は６ｎｍ以上であることが好ましい。一方、酸化物半導体を用いたトランジスタにおいては、ＶＤＤ電位が３Ｖの回路において例えば２００ｎｍ以下のチャネル長においても、ソースとドレインの間の耐圧を充分に確保できる場合がある。また、酸化シリコン換算で例えば１０ｎｍ以上のゲート絶縁膜においても短チャネル効果を抑えることができる場合がある。すなわち、酸化物半導体を用いたトランジスタにおいては、トランジスタの微細化が可能であり、かつ、ゲート絶縁膜のリーク電流を抑制することができるため好ましい。
【００５６】
ここで、本発明の一態様により、酸化物半導体を用いたトランジスタにおいて、さらなる微細化を実現することができる。例えばＶＤＤ電位が３Ｖの回路において、チャネル長を１００ｎｍ以下とすることができる場合がある。すなわち、本発明の一態様により、回路の集積度を高めることができる。また、本発明の一態様により、トランジスタのソースとドレインの間の耐圧を充分に確保することができる。
【００５７】
図２（Ａ）は、図１（Ｂ）に示すサンプルホールド回路１０１の動作の一例を示すタイミングチャートである。なお図中の斜線部２３１は、前のデータが保持された状態を表している。
【００５８】
まず時刻Ｔ１で制御信号ＰＳＷをハイレベルとする。制御信号ＰＳＷをハイレベルとすることで、スイッチＳＷがオンとなり、ノードＶＶＤＤが電位ＶＤＤとなり、グラウンド電位ＧＮＤとの間で電源が供給される。そして、電位Ｖｉｎはバッファ回路１１１により増幅され、電位Ｖｂｏｕｔとして出力される。そして制御信号Ｓ４をハイレベルとする。すると、トランジスタ１１７がオンとなり、トランジスタ１１２もオフであるため、ノードＮＤの電位は入力端子ａの電位である電位Ｖａに上昇する。
【００５９】
次いで時刻Ｔ２で制御信号Ｓ４をロウレベル、制御信号Ｓ１をハイレベルとする。すると、トランジスタ１１７がオフとなり、トランジスタ１１２がオンとなる。この時、トランジスタ１１２のソースとドレインの間には、電位Ｖａと電位Ｖｂｏｕｔの電位差が印加される。そして、ノードＮＤの電位はは電位Ｖｂｏｕｔとなる。
【００６０】
ここでノードＮＤにあらかじめ電位Ｖａを与えておくことにより、時刻Ｔ２においてトランジスタ１１２のソースとドレインの電位の差を、電位Ｖｂｏｕｔとグラウンド電位ＧＮＤとの電位差よりも小さくすることができる。よって、トランジスタ１１２のチャネル長をより短くすることができる。
【００６１】
ここで、トランジスタ１１２のチャネル長は例えば、好ましくは１ｎｍ以上５００ｎｍ以下、より好ましくは３ｎｍ以上２００ｎｍ以下、さらに好ましくは５ｎｍ以上１００ｎｍ以下である。さらに好ましくは１０ｎｍ以上６０ｎｍ未満、さらに好ましくは１０ｎｍ以上３０ｎｍ未満である。
【００６２】
トランジスタ１１２において、単位体積あたりのゲート容量は例えば、好ましくは１ｆＦ・μｍ−２以上１０ｆＦ・μｍ−２以下、より好ましくは２ｆＦ・μｍ−２以上９ｆＦ・μｍ−２以下である。
【００６３】
トランジスタ１１２のゲート絶縁膜として例えば、３ｎｍより厚く４０ｎｍより薄い酸化シリコン膜を用いることができる。また、ゲート絶縁膜として例えば、酸化ハフニウム、窒化シリコン等の誘電率のより高い材料を用いることができる。トランジスタ１１２のゲート絶縁膜として例えば、酸化シリコン膜換算の厚さで、３ｎｍより厚く４０ｎｍより薄い絶縁膜を用いることができる。ここで、酸化シリコン膜換算の厚さとは、［ゲート絶縁膜の物理膜厚×酸化シリコンの誘電率÷ゲート絶縁膜の誘電率］として算出できる。
【００６４】
また例えば、電位Ｖａとグラウンド電位ＧＮＤとの差は、好ましくは電位ＶＤＤとグラウンド電位ＧＮＤとの差の０．３倍以上０．７倍以下である。また、電位Ｖａとグラウンド電位ＧＮＤとの差と、トランジスタ１１７のしきい値との和は電位ＶＤＤとグラウンド電位ＧＮＤとの差以下である。
【００６５】
次いで時刻Ｔ３に制御信号Ｓ１をロウレベルとする。すると、トランジスタ１１２がオフとなる。そのため、ノードＮＤには電位Ｖｂｏｕｔが保持される。
【００６６】
次いで時刻Ｔ４に制御信号ＰＳＷをロウレベルとする。制御信号ＰＳＷをロウレベルとすることで、バッファ回路１１１への電源の供給が停止される。このとき、制御信号Ｓ１はロウレベルであるため、ノードＮＤには電位Ｖｂｏｕｔが保持され続ける。
【００６７】
ノードＮＤに応じた電位がサンプルホールド回路１０１から出力され、入力端子２４１へ入力される。以上が図１（Ｂ）のサンプルホールド回路１０１の動作の一例である。
【００６８】
図２（Ｂ）は、図１（Ｃ）に示すサンプルホールド回路１０１の動作の一例を示すタイミングチャートである。なお図中の斜線部２３１は、前のデータが保持された状態を表している。
【００６９】
まず時刻Ｔ１で制御信号ＰＳＷをハイレベルとし、バッファ回路１１１への電源の供給が開始されることで、電位Ｖｉｎが増幅された電位である電位Ｖｂｏｕｔがバッファ回路１１１より出力される。そして制御信号Ｓ４をハイレベルとする。すると、トランジスタ１１７がオンとなるため、ノードＮＤの電位は入力端子ａの電位である電位Ｖａに上昇する。
【００７０】
次いで時刻Ｔ２で制御信号Ｓ４をロウレベルとする。すると、トランジスタ１１７がオフとなる。そして、制御信号Ｓ１をハイレベルとし、制御信号Ｓ５をロウレベルとする。すると、トランジスタ１１２がオンとなる。また、容量素子１１６が有する２つの電極の電位差に応じた電荷が容量素子１１６に蓄積される。ここで、時刻Ｔ２においては、制御信号Ｓ１の論理が反転した信号が、制御信号Ｓ５に入力される。このとき例えば、ノードＮＤの電位に対する制御信号Ｓ５の電位の電位差は、ノードＮＤの電位に対する制御信号Ｓ１の電位の電位差と極性が異なる。トランジスタ１１２のソースとドレインの間には、Ｖｂｏｕｔと電位Ｖｉｎの電位差が印加され、その電位差に応じた電流が流れる。そして、ノードＮＤの電位は電位Ｖｂｏｕｔに上昇する。
【００７１】
次いで時刻Ｔ３に制御信号Ｓ１をロウレベルとし、制御信号Ｓ５をハイレベルとする。すると、トランジスタ１１２がオフとなる。そのため、ノードＮＤには電位Ｖｂｏｕｔが保持される。ここで、トランジスタ１１２をオフすることによりノードＮＤの電位が変動する場合がある。この時、サンプルホールド回路１０１が容量素子１１６を有することにより、ノードＮＤの電位の変動を抑制できる場合がある。
【００７２】
次いで時刻Ｔ４に制御信号ＰＳＷをロウレベルとする。制御信号ＰＳＷをロウレベルとすることで、バッファ回路１１１への電源の供給が停止される。このとき、制御信号Ｓ１はロウレベルであるため、ノードＮＤには電位Ｖｂｏｕｔが保持され続ける。
【００７３】
ノードＮＤに応じた電位がサンプルホールド回路１０１から出力され、入力端子２４１へ入力される。以上が図１（Ｃ）のサンプルホールド回路１０１の動作の一例である。
【００７４】
ここで図３に示す例のように、制御信号Ｓ１を与える配線にインバータ１２０を接続し、制御信号Ｓ１の反転信号を容量素子１１６の一方の電極に印加することができる。図３の構成とすることにより、制御信号Ｓ５が不要となり、回路の簡略化が可能となる。
【００７５】
図４に示す例のように、回路１０２は、トランジスタ１１９を有することが好ましい。トランジスタ１１２のソースまたはドレインの一方は、トランジスタ１１９のゲートと電気的に接続されることが好ましい。図４（Ａ）において、サンプルホールド回路１０１より出力される電位はトランジスタ１１９のゲートに保持される。また図４（Ｂ）に示すように、半導体装置１００は、サンプルホールド回路１０１と、トランジスタ１１９との間に容量素子を有してもよい。
【００７６】
また、半導体装置１００において、ノード電位ＮＤの電位と比較する電位を生成する回路が、入力端子２４２に入力されることが好ましい。該電位を生成する回路として例えば、デジタルアナログ変換回路等が挙げられる。
【００７７】
また図５に示す例のように、半導体装置１００は、逐次比較レジスタ１０３（図中、ＳＡＲと略記）と、タイミングコントローラ１０５（図中、Ｔ＿ｃｏｎと略記）と、を有することが好ましい。また、半導体装置１００は、発振回路１０６（図中、Ｏｓｃｉ．と略記）を有することが好ましい。
【００７８】
ここで図５に示す半導体装置１００はＡＤコンバータとして機能する。
【００７９】
半導体装置１００は、サンプルホールド回路１０１、回路１０２、逐次比較レジスタ１０３、デジタルアナログ変換回路１０４、タイミングコントローラ１０５、及び発振回路１０６を有する。
【００８０】
逐次比較レジスタ１０３は、アナログ電位ＤＡＣｏｕｔの変化に応じて、Ｎビット（Ｎは２以上の自然数）のデジタルデータを保持し、出力する機能を有する。Ｎビット、すなわち０ビット目から（Ｎ−１）ビット目のデジタルデータ（図中、ｖａｌｕｅ［Ｎ−１：０］と略記）は、Ｖｏｕｔとして外部に出力される他、デジタルアナログ変換回路１０４に出力される。逐次比較レジスタ１０３は、各ビットに対応するレジスタを含む論理回路で構成され、制御信号Ｓ２の制御に応じてデジタルデータを出力することができる。制御信号Ｓ２は、タイミングコントローラ１０５より与えられる信号である。
【００８１】
デジタルアナログ変換回路１０４は、デジタルデータにしたがって、アナログ電位ＤＡＣｏｕｔを生成し、出力する機能を有する。デジタルアナログ変換回路１０４は、容量方式の変換方式（Ｃ−ＤＡＣ）でもよいし、抵抗方式の変換方式（Ｒ−ＤＡＣ）でもよい。特にＣ−ＤＡＣであれば、ＯＳトランジスタを用いることで、デジタル値を保持することができるため好ましい。なおＯＳトランジスタを有するＣ−ＤＡＣの構成については、後述する実施の形態で具体的な回路構成を挙げて説明する。
【００８２】
タイミングコントローラ１０５は、信号ＳＡＤＣに応じてクロック信号ＣＬＫに同期した制御信号Ｓ１、Ｓ２を生成し、出力する機能を有する。タイミングコントローラ１０５は、論理回路で構成され、クロック信号ＣＬＫ及び信号ＳＡＤＣに応じて制御信号Ｓ１、Ｓ２を出力することができる。論理回路で構成されるタイミングコントローラ１０５は、図６に示すように、論理回路で構成される逐次比較レジスタ１０３と一体に形成することができる。タイミングコントローラ１０５は、制御回路という場合がある。
【００８３】
発振回路１０６は、クロック信号ＣＬＫを生成し、出力する機能を有する。発振回路１０６は、水晶発振器で生成されるクロック信号でもよいし、リングオシレータ―で生成されるクロック信号でもよい。
【００８４】
図６に示すＡＤコンバータとして機能する半導体装置１００は、センサ回路等によって取得したアナログ電位Ｖｉｎに応じた電荷を、オフ電流が極めて低いトランジスタ１１２を有するサンプルホールド回路１０１に保持させる。サンプルホールド回路１０１では、トランジスタ１１２をオフにすることで電荷の保持を可能としたノードＮＤに、アナログ電位Ｖｉｎに応じた電荷を保持させる。そして本発明の一態様は、サンプルホールド回路１０１が有するバッファ回路１１１等への電源の供給を停止し、消費電力の低減を図ることができる。
【００８５】
また本発明の一態様は、駆動電圧やクロック信号の周波数を抑えることなく、消費電力の低減を図ることができるため、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させないようにすることができる。また本発明の一態様は、フラッシュメモリ等を用いることなくアナログデータを保持することができるため、専用の高電圧生成回路や周辺回路を設けずに、消費電力の低減を図ることができる。
【００８６】
なおセンサ回路１２１について、光センサの一例を図１８、タッチセンサの一例を図１９に示す。
【００８７】
図１８（Ａ）に示す光センサは、Ｓｉトランジスタおよび光電変換素子６６を有する層１１００と、層１１００と接して設けられ、配線層を有する層１２００と、層１２００と接して設けられ、ＯＳトランジスタおよびＯＳトランジスタを有する層１３００と、層１３００と接して設けられ、配線層を有する層１４００を備えている。層１１００に形成される光電変換素子６６上には絶縁層１５００が形成される。また、層１４００に接して支持基板１６００が設けられる。なお層１２００、層１３００、及び層１４００は図１８（Ｂ）に示すように省略することが可能である。
【００８８】
絶縁層１５００上には、遮光層１５１０が形成される。絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成される。有機樹脂層１５２０上には、光学変換層１５５０が形成される。光学変換層１５５０上にはマイクロレンズアレイ１５４０が設けられ、一つのレンズを通る光が直下の光学変換層１５５０を通り、光電変換素子６６に照射されるようになる。なお絶縁層１５００上にある、遮光層１５１０、有機樹脂層１５２０、光学変換層１５５０、及び／またはマイクロレンズアレイ１５４０は、省略して形成することが可能である。
【００８９】
なお層１３００が有するＯＳトランジスタは、半導体装置が有するトランジスタと同じ層に設けられていてもよい。この場合、センサ回路と半導体装置を同じ基板を用いて形成することができるため、低コスト化、小型化を図ることができる。
【００９０】
また図１９（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図１９（Ａ）では、パルス電圧出力回路６０１、電流検知回路６０２を示している。なお図１９（Ａ）では、パルス電圧が与えられる配線６１２、電流の変化を検知する配線６１３をそれぞれ、Ｘ１乃至Ｘ６、Ｙ１乃至Ｙ６の６本の配線として示している。また図１９（Ａ）は、配線６１２及び配線６１３が重畳することで形成される容量６１１を図示している。
【００９１】
パルス電圧出力回路６０１は、Ｘ１乃至Ｘ６の配線に順にパルス電圧を印加するための回路である。Ｘ１乃至Ｘ６の配線にパルス電圧が印加されることで、容量６１１を形成する配線６１２及び配線６１３は、電界が生じる。この電極間に生じる電界が遮蔽等により容量６１１での相互容量に変化を生じさせることを利用して、被検知体の近接、又は接触を検出することができる。
【００９２】
電流検知回路６０２は、容量６１１での相互容量に変化による、Ｙ１乃至Ｙ６の配線での電流の変化を検知するための回路である。Ｙ１乃至Ｙ６の配線では、被検知体の近接、又は接触がないと検知される電流値に変化はないが、検出する被検知体の近接、又は接触により相互容量が減少する場合に電流値が減少する変化を検知する。なお電流の検知は、積分回路等を用いて行えばよい。
【００９３】
次いで図１９（Ｂ）には、図１９（Ａ）で示す相互容量方式のタッチセンサ部における入出力波形のタイミングチャート図である。図１９（Ｂ）では、１フレーム（１Ｆ）期間で各行列での被検知体の検出を行うものとする。また図１９（Ｂ）では、被検知体を検出する場合と、被検知体を検出しない場合と、に分けて示している。なおＹ１乃至Ｙ６の配線については、検知される電流値を電圧値として波形を示している。
【００９４】
Ｘ１乃至Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧に従ってＹ１乃至Ｙ６の配線での波形が変化する。被検知体の近接、又は接触がない場合には、Ｘ１乃至Ｘ６の配線の電圧の変化に応じてＹ１乃至Ｙ６の波形が変化する。一方、被検知体の近接、又は接触がある場合には、被検知体の近接、又は接触する箇所では、電流値が減少するため、電圧値の波形も変化する。
【００９５】
このように、相互容量の変化を検知することにより、被検知体の近接、又は接触を検出することができる。なお図１９（Ａ）、（Ｂ）の構成に限らず、別のタッチセンサとしてもよい。
【００９６】
なおアナログ電位Ｖｉｎをサンプルホールド回路１０１に与えるセンサ回路は、複数設けられていてもよい。この場合、図７に示すようにセンサ回路１２１Ａ、１２１Ｂと設けられる場合、サンプルホールド回路１０１Ａ、１０１Ｂを設ける。そしてサンプルホールド回路１０１Ａ、１０１Ｂと、回路１０２との間にセレクタ１２２（マルチプレクサともいう。図中、ＭＰＸと略記）を設ける。
【００９７】
セレクタ１２２は、選択信号ＳＥＬにしたがって、サンプルホールド回路１０１Ａ、１０１Ｂのいずれかの一のアナログ電位を選択して回路１０２に出力する機能を有する。サンプルホールド回路１０１Ａ、１０１Ｂは、それぞれ図１、２で説明したサンプルホールド回路１０１と同様の機能を有するため、センサ回路１２１Ａ、１２１Ｂで得られるアナログ電位Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂに応じた電荷を保持し、バッファ回路への電源の供給を停止することができる。したがって、消費電力の低減を図るよう動作させることができる。また、サンプルホールド回路１０１Ａ、１０１Ｂで一旦アナログ電位Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂをサンプリングした後は、アナログ電位Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂの供給を停止するために、センサ回路１２１Ａ、１２１Ｂへの電源の供給を停止することができる。したがって、センサ回路１２１Ａ、１２１Ｂの消費電力を低減することができる。
【００９８】
なおセンサ回路で得られるアナログ電位は、一定の場合もあれば、常に変動する場合もある。変動するアナログ電位をサンプリングする場合、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路を介してサンプリングを行えばよい。相関二重サンプリング回路は、２つのタイミングの相対差を得ることで、ノイズ除去の用途に用いられている。
【００９９】
図８（Ａ）は、相関二重サンプリング回路の一例を示す。相関二重サンプリング回路は、複数のサンプルホールド回路１３１Ａ乃至１３１を有する。図８（Ａ）に示すサンプルホールド回路１３１Ａ乃至１３１は、図１（Ａ）で示したサンプルホールド回路１０１と同等の回路を用いることができる。サンプルホールド回路１３１Ａのトランジスタには制御信号φ１、サンプルホールド回路１３１Ｂ、１３１Ｃのトランジスタには制御信号φ２が与えられる。
【０１００】
制御信号φ１及びφ２によってオフ状態になるトランジスタにＯＳトランジスタを用いることで、差を取るためにサンプリングされた電位の変動が少なくすることができる。そのため、相関二重サンプリング回路の精度を高めることができる。また、また一旦電位をサンプリングした後は、サンプルホールド回路１３１Ａ乃至１３１が有するバッファ回路への電源の供給を停止することができ、消費電力の低減を図ることができる。
【０１０１】
図８（Ｂ）には、図８（Ａ）に示す相関二重サンプリング回路の動作の一例となるタイミングチャートを示す。なお電位ＶＳｅｎｓｏｒは、センサ回路１２１で得られる変動する電位であり、電位ＶＮＤＴは、相関二重サンプリング回路を経たアナログ電位である。図８（Ｂ）に示すように、電位ＶＳｅｎｓｏｒが変動しても一定の周期でサンプリングして差をとることで、電位ＶＳｅｎｓｏｒの電圧ΔＶは平均化され、電位ＶＮＤＴは、平均化された一定のアナログ電位として得ることができる。ここで、図８（Ａ）において、サンプルホールド回路１３１Ｂはバッファ回路を設ける構成としているが、バッファ回路を設けなくてもよい。
【０１０２】
次に図９には、サンプルホールド回路１３１Ａ乃至サンプルホールド回路１３１Ｃとして、、図１（Ｂ）等に示すサンプルホールド回路１０１と同等の回路を用いる例を示す。すなわち、それぞれのサンプルホールド回路は、第２のトランジスタと、第２の容量素子と、を有する。第２のトランジスタは、ソースまたはドレインの一方がノードＮＤに接続され他方には電位Ｖａが入力される。第２の容量素子は、一方の電極がノードＮＤに接続し他方の電極には制御信号が入力される。ここで、サンプルホールド回路１３１Ａが有する第２のトランジスタのゲートには制御信号Ｓ４１が入力され、サンプルホールド回路１３１Ｂおよび１３１Ｃが有する第２のトランジスタには制御信号Ｓ４２が入力される。また、サンプルホールド回路１３１Ａが有する第２の容量の他方の電極には、制御信号Ｓ５１が入力され、サンプルホールド回路１３１Ｂおよび１３１Ｃが有する第２の容量の他方の電極には、制御信号Ｓ５２が入力される。
【０１０３】
図１０には、図９に示す回路の動作を説明するタイミングチャートを示す。制御信号Ｓ５２は制御信号φ２の逆位相の信号が、制御信号Ｓ５１には制御信号φ１の逆位相の信号が、それぞれ入力される。
【０１０４】
まず、制御信号Ｓ４２をハイレベルとする。次に、制御信号Ｓ４２をロウレベルとし、制御信号φ２をハイレベルとし、制御信号Ｓ５２をロウレベルとし、サンプルホールド回路１３１ＣのノードＮＤには電位Ｖｓｅｎｓｏｒが増幅された電位に応じた電荷が蓄積される。また、サンプルホールド回路１３１ＢのノードＮＤの電位は、サンプルホールド回路１３１Ａに、以前に保存されたデータに応じた電荷が蓄積される。
【０１０５】
次に、制御信号Ｓ４１をハイレベルとする。次に、制御信号Ｓ４１をロウレベルとし、制御信号φ１をハイレベルとし、制御信号Ｓ５１をロウレベルとし、サンプルホールド回路１３１ＡのノードＮＤには電位Ｖｓｅｎｓｏｒが増幅された電位に応じた電荷が蓄積される。ここで、電位ＶＮＤＴは、サンプルホールド回路１３１Ｂに蓄積されていた電荷と、サンプルホールド回路１３１Ａに蓄積された電荷が平均化された値となる。
【０１０６】
次いで図１１には、回路１０２の回路構成の一例を示す。図１１に示す回路１０２はＰチャネル型のトランジスタ１４１乃至１５３、Ｎチャネル型のトランジスタ１５４乃至１６６、及び抵抗素子１６７で構成される。なお図６中、端子ＩＮＰが非反転入力端子、端子ＩＮＭが反転入力端子に相当する。
【０１０７】
次いで図１２（Ａ）には、発振回路１０６の回路構成の一例を示す。図１２（Ａ）に示す発振回路１０６はＰチャネル型のトランジスタ１７１、インバータ回路１７２、Ｎチャネル型のトランジスタ１７３、及びバイアス電圧生成回路１７４で構成される。なお図６中、端子ＢＩＡＳＰが正のバイアス電圧を与える端子、端子ＢＩＡＳＭが負のバイアス電圧を与える端子に相当する。
【０１０８】
図１２（Ｂ）には、図１２（Ａ）に示すバイアス電圧生成回路１７４の回路構成の一例を示す。図１２（Ｂ）に示すバイアス電圧生成回路１７４はＰチャネル型のトランジスタ１７６乃至１８１、Ｎチャネル型のトランジスタ１８３乃至１８８、抵抗素子１８９、及び容量素子１９０乃至１９３で構成される。
【０１０９】
次いで図１３（Ａ）には、デジタルアナログ変換回路１０４の回路構成の一例を示す。なお図１３（Ａ）では１０ビットのＣ−ＤＡＣを示す。また図１３（Ａ）では、説明のため、サンプルホールド回路１０１、回路１０２を併せて図示している。図１３（Ａ）に示すデジタルアナログ変換回路１０４は容量素子１９３、セレクタ１９４、１９５、１９６及びトランジスタ１９７で構成される。容量素子１９３は、ビット数に応じた容量値を有する。容量値の一例は、図１３（Ａ）中、容量素子１９３に付して示している。またセレクタ１９４，１９５は、容量素子１９３に対応して設けられる。また、図示しないが図８（Ａ）において、サンプルホールド回路１０１には電位Ｖａが入力されることが好ましい。
【０１１０】
図１３（Ｂ）には、図１３（Ａ）に示すセレクタ１９４、１９５、１９６の回路構成の一例を示す。なおセレクタ１９５、１９６の端子ＳＥＬには、制御信号Ｓ２が与えられる。なおセレクタ１９４、１９５の端子Ａには、セレクタ１９６で選択される電位が与えられる。なおセレクタ１９６の端子Ａには、参照電位Ｖｒｅｆが与えられる。なおセレクタ１９４、１９５、１９６の端子Ｂには、グラウンド電位が与えられる。
【０１１１】
また図１３（Ｃ）には、図１３（Ｂ）に示すセレクタのより具体的な回路構成の一例を示す。図１３（Ｃ）に示すセレクタは、インバータ回路１９８、Ｎチャネル型のトランジスタ１３５、１３６、Ｐチャネル型のトランジスタ１３７，１３８で構成される。
【０１１２】
図１４に示す半導体装置１００は、サンプルホールド回路１０１、逐次比較レジスタ１０３、デジタルアナログ変換回路１０４、タイミングコントローラ１０５、及び発振回路１０６を有する。
【０１１３】
図１４に示す半導体装置１００の構成で図５と異なる点は、デジタルアナログ変換回路１０４内にデジタルデータを保持するためのトランジスタ２１１、及び容量素子２１２を有する点にある。トランジスタ２１１のゲートには、各ビットに対応して、オンまたはオフを制御するための制御信号Ｓ３ｖａｌｕｅ［Ｎ−１：０］がタイミングコントローラ１０５より与えられる。本実施の形態では、実施の形態１と異なる点に関して詳細に説明し、実施の形態１と重複する点に関しては説明を省略する。
【０１１４】
トランジスタ２１１及び容量素子２１２は、トランジスタ２１１をオフにすることで、ノードＮＤＤＡＣにデジタルデータの電位に応じた電荷を保持することで、デジタルデータを保持する。トランジスタ２１１は、トランジスタ１１２と同様にオフ状態でのソースードレイン間を流れる電流が極めて低い機能を有するトランジスタであり、ＯＳトランジスタであることが好適である。なおデジタルデータの電位に応じた電荷を保持する、トランジスタ２１１及び容量素子２１２を有する回路を、回路２０と図示している。ここで、回路２０は図１４に示すように、トランジスタ２１７および容量素子２１６とを有してもよい。トランジスタ２１７のソースまたはドレインの一方は、トランジスタ２１１のソースまたはドレインの一方と電気的に接続される。また、トランジスタ２１７のソースまたはドレインの他方には、電位Ｖａが入力されることが好ましい。容量素子２１６の一方の電極は、トランジスタ２１１のソースまたはドレインの一方と電気的に接続される。
【０１１５】
デジタルアナログ変換回路１０４内において、デジタルデータを保持する場合、図１３（Ａ）乃至（Ｃ）で説明したセレクタ１９４にトランジスタ２１１及び容量素子２１２を追加する構成とすればよい。また、セレクタ１９４には、トランジスタ２１７および容量素子２１６を追加してもよい。図１７（Ａ）、（Ｂ）には、セレクタ１９４にトランジスタ２１１、容量素子２１２、トランジスタ２１７および容量素子２１６を追加した回路図の一例を示す。なお図１７（Ａ）、（Ｂ）では、制御信号Ｓ３ｖａｌｕｅ［Ｎ−１：０］として、０ビット目の制御信号Ｓ３ｖａｌｕｅ［０］をトランジスタ２１１のゲートに与える例を示している。
【０１１６】
図１７の構成とすることで、サンプルホールド回路１０１、回路１０２、逐次比較レジスタ１０３、及びデジタルアナログ変換回路１０４への電源の供給を停止していくことで消費電力の低減を図ることができる。アナログ電位Ｖｉｎに応じた電荷をサンプルホールド回路１０１内に保持することで、バッファ回路１１１への電源を停止することができる。また、デジタルアナログ変換回路１０４内のデジタルデータが各ビットで確定していく毎に逐次比較レジスタ１０３内のレジスタへの電源の供給を停止することができる。また、回路１０２、及びデジタルアナログ変換回路１０４への電源の供給を停止することができる。
【０１１７】
次に、半導体装置１００の具体的な動作の説明をするために、図１５には図１４の構成において、２ビットのＡＤコンバータとした回路構成を示す。図１５中、逐次比較レジスタ１０３には、０ビットのデジタルデータを保持するレジスタ２２１と、１ビットのデジタルデータを保持するレジスタ２２２とを図示している。またレジスタ２２１への電源の供給又は停止を制御する制御信号Ｐｖａｌｕｅ［０］、レジスタ２２２への電源の供給又は停止を制御する制御信号Ｐｖａｌｕｅ［１］を図示している。またバッファ回路１１１への電源の供給又は停止を制御する制御信号Ｐ１１１、デジタルアナログ変換回路１０４への電源の供給又は停止を制御する制御信号ＰＤＡＣ、回路１０２への電源の供給又は停止を制御する制御信号ＰＣｏｍｐを図示している。
【０１１８】
次いで図１６に示すタイミングチャートを用いて図１５の半導体装置１００の動作について説明する。なお一例として、ＶＤＤは３Ｖ、ＶＳＳは０Ｖ、Ｖｒｅｆは２Ｖ、Ｖｂｏｕｔは１．５Ｖとする。なお１，５Ｖのアナログ値を２ビットのデジタル値への変換を行う場合、「００」、「０１」、「１０」、「１１」のデジタル値に対応する状態が存在し、それぞれ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖのアナログ値に相当するとして説明する。なお図中の斜線部２３１は、前のデータが保持された状態を表している。
【０１１９】
信号ＳＡＤＣがタイミングコントローラ１０５に入力されると、タイミングコントローラは発振回路１０６の動作を開始させ、クロック信号ＣＬＫを出力させる。信号ＳＡＤＣがタイミングコントローラ１０５に入力されると、タイミングコントローラ１０５はサンプルホールド回路１０１に制御信号Ｓ１を出力する。タイミングコントローラ１０５は、デジタルアナログ変換回路１０４、逐次比較レジスタ１０３に制御信号Ｓ２を出力する。タイミングコントローラ１０５は、デジタルアナログ変換回路１０４、逐次比較レジスタ１０３に制御信号Ｓ３ｖａｌｕｅ［１：０］を出力する。
【０１２０】
図１６において制御信号Ｓ１は、信号ＳＡＤＣと同じ波形の信号にしているが、半導体装置１００が正常に動作する範囲であれば別の波形の信号でも構わない。制御信号Ｓ１により、サンプルホールド回路１０１が動作を開始する。サンプルホールド回路１０１に入力されたアナログ電位Ｖｉｎはバッファ回路１１１で増幅されてＶｂｏｕｔとしてバッファ回路１１１より出力される。Ｖｂｏｕｔは、トランジスタをオンにすることでノードＮＤに与えられ、トランジスタ１１２をオフにすることでノードＮＤに１．５Ｖのアナログ電位として保持される。
【０１２１】
図１６において制御信号Ｓ２は、クロック信号ＣＬＫと同じ波形の信号にしているが、半導体装置１００が正常に動作する範囲であれば別の波形の信号でも構わない。制御信号Ｓ２により、逐次比較レジスタ１０３をリセットする。また制御信号Ｓ１及び制御信号Ｓ２により、デジタルアナログ変換回路１０４をリセットする。
【０１２２】
図１６において制御信号Ｓ３ｖａｌｕｅ［１：０］は、各ビットのデジタルデータが確定するまでハイレベルとしているが、半導体装置１００が正常に動作する範囲であれば別の波形の信号でも構わない。制御信号Ｓ３ｖａｌｕｅ［１：０］により、各ビットのデジタルデータが確定した後、デジタルデータを保持するようにトランジスタ２１１のオンまたはオフを制御する。
【０１２３】
制御信号Ｓ１によりトランジスタ１１２をオフにすることでノードＮＤに１．５Ｖのアナログ電位として保持した後、制御信号Ｐ１１１によってサンプルホールド回路１０１のバッファ回路１１１への電源の供給が停止される。バッファ回路１１１への電源の供給が停止しても、トランジスタ１１２がオフになっているため、消費電力を低減しつつ、アナログ電位の保持を可能とすることができる。
【０１２４】
制御信号Ｓ２により逐次比較レジスタ１０３をリセットすることで、レジスタ２２１及びレジスタ２２２は「００」に初期化される。レジスタ２２１及びレジスタ２２２は「１１」に初期化されても良い。
【０１２５】
制御信号Ｓ３ｖａｌｕｅ［１：０］によりトランジスタ２１１をオンにすることで、各ビットのデジタルデータがデジタルアナログ変換回路１０４に与えられる。
【０１２６】
続いて、クロック信号ＣＬＫの一周期目の立ち上がりで、タイミングコントローラ１０５は、逐次比較レジスタ１０３のレジスタ２２２にある、最上位ビットである１ビットのデジタルデータを「１」にする。また、制御信号Ｓ２により、デジタルアナログ変換回路１０４は逐次比較レジスタ１０３のデジタルデータ「１０」を１．５Ｖのアナログ電位ＤＡＣｏｕｔに変換し、回路１０２に出力する。そして、回路１０２は、ノードＮＤに保持されたアナログ電位Ｖｂｏｕｔである１．５Ｖと、デジタルアナログ変換されたアナログ電位ＤＡＣｏｕｔである１．５Ｖとを比較し、Ｖｂｏｕｔが、アナログ電位ＤＡＣｏｕｔ以上であれば信号ｃｍｐｏｕｔはハイレベルを、未満であればロウレベルを出力する。ここでは、１．５Ｖのアナログ電位同士を比較しているので、信号ｃｍｐｏｕｔはハイレベルとなる。信号ｃｍｐｏｕｔは、逐次比較レジスタ１０３に入力される。
【０１２７】
続いてタイミングコントローラ１０５は、上位ビットである１ビットのデジタルデータが「１」に確定したため、クロック信号ＣＬＫの一周期目の立ち下がりで制御信号Ｓ３ｖａｌｕｅ［１］をロウレベルにし、トランジスタ２１１をオフにして、デジタルアナログ変換回路１０４内に１ビットのデジタルデータを保持させる。また、制御信号Ｐｖａｌｕｅ［１］をロウレベルとし、逐次比較レジスタ１０３のレジスタ２２２への電源の供給が停止する。レジスタ２２２への電源の供給を停止しても、トランジスタ２１１がオフになっているため、消費電力を低減しつつ、デジタルアナログ変換回路１０４内にデジタルデータの保持を可能とすることができる。
【０１２８】
続いて、クロック信号ＣＬＫの二周期目の立ち上がりで、タイミングコントローラ１０５は、逐次比較レジスタ１０３のレジスタ２２１にある、最下位ビットである０ビットのデジタルデータを「１」にする。また、制御信号Ｓ２により、デジタルアナログ変換回路１０４は逐次比較レジスタ１０３のデジタルデータ「１１」を２．０Ｖのアナログ電位に変換し、回路１０２に出力する。そして、回路１０２は、ノードＮＤに保持されたアナログ電位Ｖｂｏｕｔである１．５Ｖと、デジタルアナログ変換されたアナログ電位ＤＡＣｏｕｔである２．０Ｖとを比較し、アナログ電位Ｖｂｏｕｔが、アナログ電位ＤＡＣｏｕｔ以上であれば信号ｃｍｐｏｕｔはハイレベルを、未満であればロウレベルを出力する。ここでは、１．５Ｖのアナログ電位Ｖｂｏｕｔと、２．０Ｖのアナログ電位ＤＡＣｏｕｔとが比較されているので、信号ｃｍｐｏｕｔはロウレベルとなる。信号ｃｍｐｏｕｔは、逐次比較レジスタ１０３に入力される。
【０１２９】
続いてタイミングコントローラ１０５は、下位ビットである０ビットのデジタルデータが「０」に確定したため、クロック信号ＣＬＫの二周期目の立ち下がりで制御信号Ｓ３ｖａｌｕｅ［０］をロウレベルにし、トランジスタ２１１をオフにして、デジタルアナログ変換回路１０４内に０ビットのデジタルデータを保持させる。また、制御信号Ｐｖａｌｕｅ［０］をロウレベルとし、逐次比較レジスタ１０３のレジスタ２２１への電源の供給が停止する。レジスタ２２１への電源の供給を停止しても、トランジスタ２１１がオフになっているため、消費電力を低減しつつ、デジタルアナログ変換回路１０４内にデジタルデータの保持を可能とすることができる。
【０１３０】
またタイミングコントローラ１０５は、クロック信号ＣＬＫの二周期目の立ち下がりで制御信号ＰＣｏｍｐ、ＰＡＤＣをロウレベルとし、回路１０２及びデジタルアナログ変換回路１０４への電源の供給が停止する。回路１０２及びデジタルアナログ変換回路１０４への電源を停止しても、トランジスタ２１１がオフになっているため、消費電力を低減しつつ、デジタルアナログ変換回路１０４内にデジタルデータの保持を可能とすることができる。
【０１３１】
こうして、１．５Ｖの、アナログ電位Ｖｂｏｕｔが、２ビットのデジタルデータ「１０」に変換される。
【０１３２】
本実施の形態で開示する構成は、ＯＳトランジスタを用いて電源の供給が停止した後でもアナログデータあるいはデジタルデータの電位を保持することができるので、各回路への電源の供給を停止し、消費電力を低減することができる。また、デジタルデータが確定後に、ＡＤコンバータとして機能する半導体装置全体の電源の供給を停止することで、次にアナログ電位Ｖｂｏｕｔが入力されるまでの間、消費電力を低減することができる。
【０１３３】
以上説明した、ＡＤコンバータとして機能する本実施の形態の半導体装置は、上記実施の形態１と同様に、センサ等によって取得したアナログ電位Ｖｂｏｕｔを、オフ電流が極めて低いトランジスタを有するサンプルホールド回路１０１に保持させる。加えて確定したデジタルデータをデジタルアナログ変換回路内に保持させる。そして本発明の一態様は、半導体装置が有する各回路への電源の供給を停止し、消費電力の低減を図ることができる。
【０１３４】
また本実施の形態の半導体装置は、駆動電圧やクロック信号の周波数を抑えることなく、消費電力の低減を図ることができるため、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させないようにすることができる。また本実施の形態の半導体装置は、フラッシュメモリ等を用いることなくアナログデータを保持することができるため、専用の高電圧生成回路や周辺回路を設けずに、消費電力の低減を図ることができる。
【０１３５】
（実施の形態２）
本実施の形態では、半導体装置の断面構造の一例について、図２１を参照して説明する。本実施の形態の例では、シリコンなどを用いたトランジスタ（Ｓｉトランジスタ）で形成された回路に積層して、ＯＳトランジスタで形成する。
【０１３６】
図２１には、半導体装置の一部の断面を示す。図２１に示す半導体装置は、下部に第１の半導体材料（例えば、シリコン）を用いたｎ型のトランジスタ及びｐ型のトランジスタを有し、上部に第２の半導体材料（例えば、酸化物半導体）を用いたトランジスタ、及び容量素子を有する。
【０１３７】
第１の半導体材料を用いたトランジスタは基板２７０に形成されている。基板２７０としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
【０１３８】
また、基板２７０として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【０１３９】
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０１４０】
図２１では一例として、基板２７０に単結晶シリコンウェハを用いた例を示している。
【０１４１】
ＦＥＴ層２６０には第１の半導体材料を用いた半導体素子、例えばＳｉトランジスタ等が設けられる。図２１には代表的に、ＳｉトランジスタとしてトランジスタＭ７１乃至Ｍ７３を示す。ＦＥＴ層２６０上に配線層Ｗ１−Ｗ４が積層されている。配線層Ｗ４にＦＥＴ層２６１が積層されている。
【０１４２】
トランジスタＭ７１は、ウェル２７１に設けられたチャネル形成領域２７２と、チャネル形成領域２７２を挟むように設けられた低濃度不純物領域２７３及び高濃度不純物領域２７４（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域２７５と、チャネル形成領域２７２上に設けられたゲート絶縁膜２７６と、ゲート絶縁膜２７６上に設けられたゲート電極２７７と、を有する。ゲート電極２７７の側面には、サイドウォール絶縁膜２７８、２７９が設けられている。なお、導電性領域２７５には、金属シリサイド等を用いることができる。また、トランジスタＭ７２はトランジスタＭ７１と極性の異なるトランジスタとすればよい。例えば、トランジスタＭ７１をｎ型のトランジスタ、トランジスタＭ７２をｐ型のトランジスタ、トランジスタＭ７３をｎ型のトランジスタとすればよい。
【０１４３】
ＦＥＴ層２６１はＯＳトランジスタが形成される層であり、トランジスタＭ７０が形成されている。ここでは、トランジスタＭ７０の構造は、図３７に示すトランジスタ６００と同様である。トランジスタＭ７０の第２のゲート（バックゲート）として、配線層Ｗ４に導電層２８０が形成されている。また、容量Ｃ７１は、トランジスタＭ７０においてソースとドレインを短絡し、容量として用いる構造である。
【０１４４】
ＦＥＴ層２６１に配線層Ｗ５、Ｗ６が積層され、配線層Ｗ７に容量Ｃ７０が積層され、容量Ｃ７０に配線層Ｗ８、Ｗ９が積層されている。容量Ｃ７０は、導電層２８１、２８２を有する。ここでは、導電層２８１が形成される層を配線層として利用している。容量Ｃ７０をＦＥＴ層２６１に積層して設けることで、容量Ｃ７０の容量を大きくすることが容易である。また、容量Ｃ７０の容量の大きさによるが、容量Ｃ７０をＦＥＴ層２６１に設けることも可能である。この場合、トランジスタＭ７０のソース電極およびドレイン電極と同じ層の導電層と、同ゲート電極と同じ層の導電層とで、２つの電極を形成すればよい。ＦＥＴ層２６１に容量Ｃ７０を設けることで、工程数が削減できるため、製造コストの削減につながる。
【０１４５】
絶縁層２９１乃至２９３は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ７０の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【０１４６】
図２１の符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１４７】
半導体基板として、単結晶半導体基板を用いることにより、トランジスタＭ７１及びトランジスタＭ７２を、高速動作させることができ、また、しきい値を精密に制御できる。よって、先の実施の形態に示す半導体装置におけるサンプルホールド回路、コンパレータ、逐次変換レジスタ、アナログデジタル変換回路、タイミングコントローラ、発振回路の全部または一部等を、単結晶半導体基板に形成することが好ましい。
【０１４８】
ここで例えば、トランジスタＭ７０、トランジスタＭ７１、容量Ｃ７０および容量Ｃ７１をそれぞれ、図１（Ｂ）等に示すトランジスタ１１２、トランジスタ１１７、容量素子１１３および容量素子１１６として用いてもよい。
【０１４９】
図２１において、トランジスタＭ７０のソースまたはドレインの一方は、配線層Ｗ６、Ｗ７等を経て容量Ｃ７０の導電層２８１と電気的に接続される。また、トランジスタＭ７０のドレインまたはソースの一方は、配線層Ｗ２、Ｗ３等を経てトランジスタＭ７１のソースまたはドレインの一方と電気的に接続される。また、容量Ｃ７０の導電層２８１は、導電層配線層Ｗ６、Ｗ７等を経て容量Ｃ７１の一方の電極と電気的に接続される。
【０１５０】
またトランジスタＭ７０は例えば、ＦＥＴ層２６０が有するトランジスタＭ７２やトランジスタＭ７３と電気的に接続してもよい。図２１に示す例では、トランジスタＭ７０のソースまたはドレインの他方は、トランジスタＭ７２のソースまたはドレインの一方と、トランジスタＭ７３のソースまたはドレインの一方に電気的に接続される。
【０１５１】
ここで、図２０に示す例のように、容量Ｃ７０は、配線層Ｗ３と配線層Ｗ４の間に設けてもよい。
【０１５２】
また、図２０に示すように、トランジスタＭ７１乃至Ｍ７３は基板２７０の凸部に設けられてもよい。トランジスタＭ７１において、図２０に示す断面と垂直な断面の一例を図２２に示す。チャネル形成領域２７２における凸部の側部及び上部と、導電膜２７７とがゲート絶縁膜２７６を間に挟んで重なることで、チャネル形成領域２７２の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタＭ７１等の基板上における専有面積を小さく抑えつつ、トランジスタＭ７１等におけるキャリアの移動量を増加させることができる。その結果、トランジスタＭ７１等のオン電流が高められるのと共に、電界効果移動度が高められる。図２０に示す一例においては、トランジスタＭ７１乃至Ｍ７３は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いて素子分離される。
【０１５３】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
【０１５４】
＜ＯＳトランジスタの特性＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１５５】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１５６】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０１５７】
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【０１５８】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【０１５９】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０１６０】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【０１６１】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【０１６２】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【０１６３】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０１６４】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０１６５】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０１６６】
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１６７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１６８】
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１６９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３またはその近傍の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１７０】
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１７１】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０１７２】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１７３】
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
【０１７４】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０１７５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１７６】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１７７】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０１７８】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０１７９】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０１８０】
［ＣＡＡＣ−ＯＳ］
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１８１】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０１８２】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０１８３】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１８４】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４５（Ｅ）に示す。図４５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４５（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０１８５】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８６】
図４６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０１８７】
図４６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０１８８】
また、図４６（Ｂ）および図４６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４６（Ｄ）および図４６（Ｅ）は、それぞれ図４６（Ｂ）および図４６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０１８９】
図４６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０１９０】
図４６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１９１】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）と称することもできる。
【０１９２】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０１９３】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０１９４】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０１９５】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０１９６】
［ｎｃ−ＯＳ］
次に、ｎｃ−ＯＳについて説明する。
【０１９７】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０１９８】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４７（Ｂ）に示す。図４７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０１９９】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０２００】
図４７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｆｉｎｅ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２０１】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２０２】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２０３】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２０４】
［ａ−ｌｉｋｅ  ＯＳ］
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０２０５】
図４８に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４８（Ａ）および図４８（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０２０６】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２０７】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２０８】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０２０９】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２１０】
図４９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４９より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４９より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０２１１】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２１２】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２１３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２１４】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２１５】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２１６】
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
【０２１７】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を具備する電子機器について説明する。電子機器の一例としては、コンピュータ、各種携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子書籍端末、ワイヤレスキーボードなど、無線通信手段を有する機器を挙げることができる。また、冷蔵庫、エアコン、自動車、洗濯機、調理機器（電子レンジ等）においても、上記実施の形態で説明した信号処理装置を有する無線通信手段を設け、コンピュータ、各種携帯情報端末より遠隔操作することも可能である。
【０２１８】
図２３（Ａ）は、携帯型の情報端末であり、筐体７０１、筐体７０２、第１の表示部７０３ａ、第２の表示部７０３ｂなどによって構成されている。筐体７０１と筐体７０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力の携帯型の情報端末が実現される。
【０２１９】
なお、第１の表示部７０３ａはタッチ入力機能を有するパネルとなっており、例えば図２３（Ａ）の左図のように、第１の表示部７０３ａに表示される選択ボタン７０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２３（Ａ）の右図のように第１の表示部７０３ａにはキーボード７０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２２０】
また、図２３（Ａ）に示す携帯型の情報端末は、図２３（Ａ）の右図のように、第１の表示部７０３ａ及び第２の表示部７０３ｂのうち、一方を取り外すことができる。第１の表示部７０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体７０２を持ち、他方の手で操作することができるため便利である。
【０２２１】
図２３（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２２２】
また、図２３（Ａ）に示す携帯型の情報端末は無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。更に、図２３（Ａ）に示す筐体７０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。なお、筐体７０１と筐体７０２が分離された状態においては、相互に無線通信を介して情報をやり取りできる構成でもある。
【０２２３】
図２３（Ｂ）は、電子ペーパーを実装した電子書籍端末であり、筐体７１１と筐体７１２の２つの筐体で構成されている。筐体７１１及び筐体７１２には、それぞれ表示部７１３及び表示部７１４が設けられている。例えば、表示部７１４は電子ペーパーにより構成され、表示部７１３は液晶表示装置や有機発光型表示装置のように応答が速く動画を表示するのに好ましい表示装置で構成されてもよい。
【０２２４】
筐体７１１と筐体７１２は、軸部７１５により接続されており、該軸部７１５を軸として開閉動作を行うことができる。また、筐体７１１は、電源スイッチ７１６、操作キー７１７、スピーカー７１８などを備えている。筐体７１１、筐体７１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力の電子書籍端末が実現される。
【０２２５】
また、筐体７１１と筐体７１２のそれぞれに二次電池を設けることで、例えば、図２３（Ｂ）の右図のように、それぞれの筐体を分離して駆動できるようにしてもよい。例えば、筐体７１２には、携帯電話回線に接続できる通信機器と、近距離無線通信規格（例えば、無線ＬＡＮやブルートゥース）に適合した機器を設け、筐体７１１には近距離の無線通信機器を設ける構成としてもよい。この場合、筐体７１２が携帯電話回線から受信したデータは、近距離無線通信規格で、筐体７１１に転送される。筐体７１１から入力されたデータは、近距離無線通信規格で、筐体７１２に送信され、筐体７１２から携帯電話回線に送信される。すなわち、筐体７１２は無線モデムとして機能する。
【０２２６】
なお、筐体７１１および筐体７１２の距離が離れて、意図せずに通信が途絶する（あるいは途絶することが予想される）場合には、双方が警報音を発する、あるいは表示部７１３にメッセージを表示する構成とすると、これらを紛失するリスクが減る。
【０２２７】
このような使用方法においては、例えば、筐体７１２は通常、かばんに入れておき、一方、筐体７１１を手に持つか、取り出しやすい位置（例えば、衣類のポケット等）に置くことで、簡単な操作は、筐体７１１で実行できる。例えば、データの一部あるいは全部を筐体７１２に保存し、必要に応じて、近距離無線通信規格で、筐体７１２に送信させ、筐体７１２で閲覧あるいは視聴することもできる。
【０２２８】
図２３（Ｃ）は、スマートフォンであり、筐体７２１には、表示部７２２と、スピーカー７２３と、マイク７２４と、操作ボタン７２５等が設けられている。筐体７２１内には、先の実施の形態に示す半導体装置が設けられている。そのため、スマートフォンが実現される。
【０２２９】
図２３（Ｄ）は、腕輪型表示装置であり、筐体７３１、表示部７３２などによって構成されている。筐体７３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力の腕輪型表示装置が実現される。
【０２３０】
（実施の形態５）
【０２３１】
本実施の形態では、上記実施の形態で説明したＡＤコンバータとして機能する半導体装置を適用しうる例として、無線センサを一例としてあげて説明する。なお無線センサは、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）センサ等と呼ばれている。
【０２３２】
なお無線センサは、無線通信装置からの無線信号を受信し、センサ回路で得たデータを無線通信装置へ送信する機能を有する。なお無線通信装置は、無線信号を送受信できる装置あればよく、一例としては、質問器、スマートメーター、携帯電話、パーソナルコンピュータ、あるいはデータを収集する無線端末等を挙げることができる。
【０２３３】
無線センサは、受信した無線信号を電力として駆動するパッシブ型の無線センサであることが好ましい。パッシブ型の無線センサは、二次電池を搭載しないため、小型化が可能であり、設置の自由度を高めることができる。なお受信した無線信号を基に電力を生成して充電可能な二次電池を内蔵していてもよい。本発明の一態様の半導体装置は、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、極めて低い電力で駆動することができる。動作に要する電力が低いことにより、二次電池を搭載せずとも無線センサを駆動することができる。よって、本発明の一態様の無線センサをパッシブ型の無線センサとすることができる。
【０２３４】
また無線信号の周波数帯は、法令等に基づいて適宜選択すればよく、例えば１３５ｋＨｚ帯の長波帯、１３．５６ＭＨｚ帯の短波帯、９００ＭＨｚ帯のＵＨＦ帯、２．４５ＧＨｚ帯のマイクロ波帯等を用いることができる。無線信号の周波数帯に応じて、無線センサが有するアンテナの構造を選択すればよい。
【０２３５】
＜無線センサのブロック図＞
図２４は、無線センサ４００のブロック図である。無線センサは、アンテナ４０１と、集積回路部４０２（ＩＣ部、又は回路部ともいう）と、に大別される。
【０２３６】
アンテナ４０１は、無線信号を電気信号に、または電気信号を無線信号にして、外部の質問器等の端末と信号の送受信を行う機能を有する。アンテナは、信号を搬送する無線信号の周波数帯に応じて複数設けられていてもよい。なお無線信号は、変調された搬送波である。変調方式には、例えばアナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかを用いればよい。
【０２３７】
集積回路部４０２は、無線信号を受信することで生成された電圧、及び電気信号を基に動作する回路を有する。また集積回路部４０２は、回路が動作することで得られた電気信号を、アンテナ４０１を介して送信する回路を有する。
【０２３８】
集積回路部４０２は、一例として、整流回路４０３、復調回路４０４、変調回路４０５、定電圧回路４０６、制御回路４０７、発振回路４０８、メモリ回路４０９、インターフェース４１０、ＡＤコンバータ４１１、及びセンサ回路４１２を有する。
【０２３９】
整流回路４０３は、アンテナ４０１からの電気信号を整流及び平滑化する機能を有する回路である。整流及び平滑化された無線信号は、一定の電位を有する電圧ＶＩＮとなる。電圧ＶＩＮは、定電圧回路４０６に出力される。
【０２４０】
なお整流回路４０３は、保護回路（リミッター回路）を有していてもよい。保護回路は、アンテナ４０１からの電気信号が大電圧の場合に集積回路部４０２の各回路が破壊されることを防止する機能を有する。
【０２４１】
復調回路４０４は、アンテナ４０１からの電気信号を復調する機能を有する回路である。復調された信号は、制御回路４０７に出力される。
【０２４２】
変調回路４０５は、制御回路４０７で生成された電気信号を、変調する機能を有する回路である。変調された電気信号は、搬送波によって、アンテナ４０１を介して無線信号として送信される。
【０２４３】
定電圧回路４０６は、電圧ＶＩＮを基に電圧を生成する機能を有する回路である。定電圧回路４０６で生成される電圧ＶＤＤは、集積回路部４０２が有する各回路に与えられる。なお、定電圧回路４０６が生成する電圧は、一つに限らず複数であってもよい。
【０２４４】
制御回路４０７は、集積回路部４０２が有する各回路へ入力する信号、集積回路部４０２が有する各回路から出力される信号、集積回路部４０２が有する各回路を動作するための信号等を生成して、制御する機能を有する回路である。
【０２４５】
発振回路４０８は、基準となるクロック信号を生成する機能を有する回路である。一例として、クロック信号は、制御回路４０７、メモリ回路４０９、ＡＤコンバータ４１１に与えられる。
【０２４６】
メモリ回路４０９は、センサ回路４１２で取得し、ＡＤコンバータ４１１でアナログデータからデジタルデータに変換されたデータを保持する機能を有する回路である。無線センサ４００への電源の供給は、無線信号を受信したタイミングで行われるため、間欠的となる。この場合、メモリ回路４０９への電源の供給も間欠的に行われる。そのためメモリ回路４０９は、電源の供給が間欠的に行われてもデータの保持が可能な、不揮発性の記憶素子を有することが好適である。不揮発性の記憶素子としては、例えば、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等を用いることができる。あるいはＯＳトランジスタにおいてオフ電流が極めて低いことを利用した、電荷の保持によりデータの保持を行う回路を記憶素子としてもよい。ＯＳトランジスタを用いて記憶素子を形成することで、シリコン層を有するトランジスタと積層して設けることができる。
【０２４７】
なおメモリ回路４０９は、無線センサ４００の固有番号（ＩＤ）を保持していても良い。無線センサ４００に固有番号を持たせることで、複数の無線センサとの通信が可能となる。例えば、データが欲しい固有番号に合致した無線センサのデータのみを読み出すことが可能となる。さらに、メモリ回路４０９は、外部の質問器等から受信した無線信号が有する情報の書き込み、読み出し、及び保持ができる構成としても良い。この場合、無線センサ４００の使用環境に応じた条件などを書き込むことができるので、用途を広げることができる。
【０２４８】
ＡＤコンバータ４１１は、上記実施の形態で説明した半導体装置を用いる。ＡＤコンバータ４１１を有する無線センサ４００は、上記実施の形態で説明した半導体装置をＡＤコンバータ４１１に適用することで消費電力を低減し、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下せず、あるいはアナログデータを保持するための、専用の高電圧生成回路や周辺回路が必要とすることのない、無線センサとすることができる。また、ＡＤコンバータの動作は、上記実施の形態で説明したように、各回路への電源の供給あるいは停止を制御することができる。そのため、無線信号を受信する期間にわたって、ＡＤコンバータに電源を供給し続ける必要がない。したがって、無線センサ４００でＡＤコンバータが消費する電力の割合を抑制し、無線センサ４００から外部に信号を送信するのに消費する電力の割合を増やすことができ、通信距離を延伸する等の無線センサ４００の利便性を向上させることができる。
【０２４９】
なお上記実施の形態では、半導体装置を構成する回路として、タイミングコントローラ又は発振回路等を具備する構成について示したが、ＡＤコンバータ４１１の外部に設けられる構成としてもよい。例えば、ＡＤコンバータ４１１が有する発振回路は、集積回路部４０２が有する発振回路４０８を代わりに用いて駆動させることができる。
【０２５０】
なおＡＤコンバータ４１１は、外部との信号の入出力を行うための入出力インターフェース、制御回路等を備えていてもよい。
【０２５１】
センサ回路４１２は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。センサ回路は、さまざまなセンサを有する。例えば、温度センサ、光センサ、ガスセンサ、炎センサ、煙センサ、湿度センサ、圧力センサ、流量センサ、振動センサ、タッチセンサ、音声センサ、磁気センサ、放射線センサ、匂いセンサ、花粉センサ、加速度センサ、傾斜角センサ、ジャイロセンサ、方位センサ、電力センサなどを用いることができる。
【０２５２】
なおセンサ回路４１２は、図２５に示すように、集積回路部４０２の外部に設ける構成としてもよい。センサ回路４１２を集積回路部４０２から分離して形成することができる。そのため、センサ回路４１２の設計の自由度を高め、センサ回路で取得するデータの選択肢を広げることができる。
【０２５３】
＜メモリ回路の構成例＞
ここで、上述したメモリ回路４０９の構成例について、具体例を複数挙げて説明する。なおメモリ回路４０９は、ＯＳトランジスタを用いて記憶素子（ＯＳメモリともいう）を形成する回路構成である。
【０２５４】
図２６は、メモリ回路４０９の構成の一例を示すブロック図である。メモリ回路４０９は、コントロール・ユニット３６０、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、カラム・ドライバ回路３６３、およびメモリセルアレイ３７０を有する。
【０２５５】
コントロール・ユニット３６０は、メモリ回路４０９の制御回路であり、ロジック部２３０のアクセス要求に従い、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、及びカラム・ドライバ回路３６３を制御する制御信号を生成する機能を有する。ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、及びカラム・ドライバ回路３６３は、コントロール・ユニット３６０の制御信号に従い、メモリセルアレイ３７０を駆動する駆動信号を生成する機能を有する。
【０２５６】
なおメモリセルアレイ３７０に多値のデータを記憶する場合、図２７に示すようにＡＤコンバータ３６４を設けたメモリ回路４０９＿Ａとする構成としてもよい。ＡＤコンバータ３６４は、フラッシュ型、デルタシグマ型、パイプライン型、積分型、逐次比較型の方式を用いればよい。逐次比較型の場合、上記実施の形態で説明した半導体装置を用いることが好適である。ＡＤコンバータ４１１を有する無線センサ４００は、上記実施の形態で説明した半導体装置をＡＤコンバータ４１１に適用することで消費電力を低減し、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下せず、あるいはアナログデータを保持するための、専用の高電圧生成回路や周辺回路が必要とすることのない、無線センサとすることができる。
【０２５７】
メモリセルアレイ３７０は、複数のメモリセルがアレイ状に配列された回路である。図２８は、メモリセルアレイ３７０の構成の一例を示す回路図である。図２８には、［２ｊ−１，２ｋ−１］−［２ｊ，２ｋ］（ｊ、ｋは１以上の整数）の４つのメモリセル３８０を代表的に示す。
【０２５８】
メモリセル３８０は、トランジスタＭ７０−Ｍ７２、および容量Ｃ７０を有する。ここでは、トランジスタＭ７０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。また、トランジスタＭ７１、Ｍ７２は、Ｓｉトランジスタであり、ｐチャネル型トランジスタである。ノードＦＮがデータを電荷として保持するメモリセルアレイ３７０のデータ格納部であり、この例では、トランジスタＭ７２のゲートに対応する。
【０２５９】
なおＭ７１、Ｍ７２は、ｎチャネル型トランジスタでもよい。この場合のメモリセルアレイの回路図の一例を図２９に示す。またＭ７１、Ｍ７２がｎチャネル型トランジスタのとき、容量Ｃ７０に接続する配線ＣＷＬを無くし、配線ＳＬに接続することもできる。この場合の回路図を図３２に示す。図３２に示すメモリ回路３７３は、配線ＣＷＬを省略できるため、回路面積の縮小を図ることができる。
【０２６０】
メモリセルアレイ３７０は、メモリセル３８０の配列に対応して配線（ＷＷＬ、ＲＷＬ、ＣＷＬ、ＳＬ、ＷＢＬ、ＲＢＬ）が設けられている。メモリセル３８０は、対応する列および行のこれら配線に接続されている。また、配線ＢＧＬがメモリセルアレイ３７０の共通の配線として設けられている。配線ＢＧＬには、メモリセル３８０のトランジスタＭ７０のバックゲートが接続されている。
【０２６１】
配線ＷＷＬは書き込み用ワード線として機能し、配線ＲＷＬは読み出し用ワード線として機能し、それぞれ、ロー・ドライバ回路３６２に接続されている。配線ＣＷＬは、容量Ｃ７０に印加する電圧を供給する配線として機能する。
【０２６２】
配線ＳＬはソース線として機能し、２列ごとに設けられている。配線ＷＢＬは書き込み用ビット線として機能し、メモリセル３８０に書き込むメモリデータがカラム・ドライバ回路３６３から供給される配線である。配線ＲＢＬは読み出し用のビット線として機能し、メモリセル３８０から読み出したメモリデータが出力される配線である。配線ＳＬ、配線ＷＢＬおよび配線ＲＢＬは、カラム・ドライバ回路３６３に接続されている。
【０２６３】
配線ＲＢＬの出力にはクロックドインバータＣＩＮＶが接続されている。クロックドインバータＣＩＮＶを設けているのは、配線ＲＢＬから読み出された信号の電圧レベルが、書き込んだデータの電圧レベルに対して、ハイレベルとロウレベルの関係が逆になるからである。図２８の例では、書き込んだデータの電圧がロウレベルであれば、ＲＢＬの電圧はハイレベルとなり、書き込んだデータの電圧がハイレベルであれば、ＲＢＬの電圧はロウレベルとなる。配線ＯＥ、配線ＯＥＢは、クロックドインバータＣＩＮＶの出力信号を制御する信号を供給する配線である。クロックドインバータＣＩＮＶの出力信号（メモリデータ）は配線ＤＯから出力される。
【０２６４】
容量Ｃ７０は、ノードＦＮの電荷保持用の容量として機能する。容量Ｃ７０の一方の端子はノードＦＮに接続され、他方の端子は配線ＣＷＬに接続されている。配線ＣＷＬはロー・ドライバ回路３６２に接続されている。なお、メモリセル３８０の配線間容量によりノードＦＮの電荷を保持できる場合は、容量Ｃ７０と配線ＣＷＬは設けなくてもよい。
【０２６５】
トランジスタＭ７０をオンにすることで、データ値（”０”、”１”）に対応する電圧がノードＦＮに印加される。そして、トランジスタＭ７０をオフ状態にすることで、ノードＦＮが電気的に浮遊状態となり、メモリセル３８０はデータ保持状態となる。トランジスタＭ７０はＯＳトランジスタであるので、トランジスタＭ７０のオフ状態でのソースードレイン間を流れるリーク電流が極めて小さい。このため、メモリセル３８０は、リフレッシュ動作をせず、年単位の期間（例えば１０年間程度）データを保持することが可能であり、メモリセル３８０を不揮発性メモリセルとして用いることができる。また、バックゲートにＶＢＧを印加することでトランジスタＭ７０のＶｔｈをプラスシフトさせているために、データ保持状態でトランジスタＭ７０のゲートにＶｔｈよりも小さい電圧をより確実に印加することができるため、データ保持エラーが抑えられたメモリセル３８０を得ることができる。
【０２６６】
したがって、無線センサ４００で電波を受信していない状態でも、メモリ回路４０９でデータを保持することが可能である。以下、図３０を参照して、メモリセルアレイ３７０（メモリ回路４０９）の動作についてより詳細に説明する。
【０２６７】
なお、ＯＳトランジスタにおいて、オフ電流が極めて低いということを利用するメモリ回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリ回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリ回路に供給されているとしても、実質的には、メモリ回路は不揮発性であると表現することができる。
【０２６８】
図３０は、メモリセルアレイ３７０（メモリ回路４０９）の動作の一例を示すタイミングチャートである。図３０には、具体的には、メモリセルアレイ３７０に入力される信号波形を示しており、メモリセルアレイ３７０に含まれる配線およびノードのハイレベル（”Ｈ”）とロウレベル（”Ｌ”）の電圧も示している。この例では、配線ＣＷＬ、配線ＳＬおよび配線ＢＧＬには一定電圧が印加される。
【０２６９】
期間Ｔｐ１では、メモリ回路４０９はスタンバイ状態である。スタンバイ状態とは、無線センサ４００においてＶＩＮが生成されている状態であり、メモリ回路４０９ではデータ保持状態である。配線ＷＷＬ、配線ＷＢＬおよび配線ＲＢＬはロウレベルであり、配線ＲＷＬはハイレベルである。メモリセル３８０に”１”が書き込まれている場合、ＦＮの電圧は”Ｈ”であり、”０”が書き込まれている場合、ノードＦＮの電圧は”Ｌ”である。
【０２７０】
期間Ｔｐ２は、書き込み動作期間である。データを書き込む行の配線ＷＷＬが”Ｈ”となるので、トランジスタＭ７０がオンとなり、ノードＦＮが期間Ｔｐ２は、書き込み動作期間である。データを書き込む行の配線ＷＷＬが”Ｈ”となるので、トランジスタＭ７０がオンとなり、ノードＦＮが配線ＷＢＬに接続される。”１”を書き込む場合、配線ＷＢＬは”Ｈ”となるので、ノードＦＮも”Ｈ”となる。他方、”０”を書き込む場合、配線ＷＢＬは”Ｌ”であるので、ノードＦＮも”Ｌ”となる。配線ＷＷＬを”Ｌ”にして、トランジスタＭ７０をオフ状態にすることで、データ書き込み動作が終了し、メモリセル３８０はスタンバイ状態になる。
【０２７１】
期間Ｔｐ３（スタンバイ期間）では、トランジスタＭ７０がオンからオフになることで、ノードＦＮの電圧がトランジスタＭ７０のしきい値電圧分低下する。上述したように、負電圧ＶＢＧをバックゲートに印加することにより、トランジスタＭ７０のＶｔｈをプラスシフトさせているため、そのリーク電流は極めて小さくなり、ノードＦＮにおいて、年単位の期間（例えば、１０年程度）、”１”として認識される電圧を保持することが可能である。
【０２７２】
期間Ｔｐ４は、読み出し動作期間である。データを読み出す行の配線ＲＷＬが”Ｌ”となり、その行のトランジスタＭ７１がオンになる。他の行の配線ＲＷＬは”Ｈ”のままである。メモリセル３８０で”１”を記憶している場合、トランジスタＭ７２はオフ状態であるため、配線ＲＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ７２もオン状態となるため、トランジスタＭ７１、Ｍ７２により、配線ＲＢＬが配線ＳＬに接続されるので、その電圧レベルは”Ｈ”となる。配線ＲＢＬに読み出された信号は、インバータＣＩＮＶによりその電圧レベルが反転され、配線ＤＯに出力される。
【０２７３】
期間Ｔｐ５では、メモリ回路４０９はスタンバイ状態であり、ノードＦＮや配線の電圧のレベルは期間Ｔｐ１と同様である。
【０２７４】
また図３１に、メモリセルアレイの他の構成例を示す。図３１に示すメモリセルアレイ３７２は、メモリセルアレイ３７０の変形例である。メモリセルアレイ３７２では、配線ＷＢＬと配線ＲＢＬが共通化され１つの配線ＢＬで構成されている点がメモリセルアレイ３７０と異なる。つまり、図２８の例ではビット線を書き込み用と読み出し用で２本設けており、図３１の例では１本のビット線にしている。
【０２７５】
図３２は、メモリセルアレイ３７２の動作例を示すタイミングチャートである。図３２に示すように、メモリセルアレイ３７２も、メモリセルアレイ３７０と同様に駆動させることができる。配線ＢＬが配線ＷＢＬおよび配線ＲＢＬ双方の機能を果たす。書き込み動作期間（Ｔ２）では、メモリセル３８０に”１”を書き込む場合、配線ＢＬは”Ｈ”となり、”０”を書き込む場合、配線ＢＬは”Ｌ”となる。また、読み出し動作期間（Ｔ４）では、メモリセル３８０で”１”を記憶している場合、トランジスタＭ７２はオフ状態であるため、配線ＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ７２もオン状態となるため、トランジスタＭ７１、Ｍ７２により、配線ＢＬが配線ＳＬに接続されるので、その電圧レベルは”Ｈ”となる。配線ＢＬに読み出された信号は、クロックドインバータＣＩＮＶによりその論理値が反転され、配線ＤＯに出力される。
【０２７６】
＜無線センサの応用例＞
次に、半導体装置を適用した無線センサの応用例について、図３３、図３４を用いて説明する。
【０２７７】
図３３（Ａ）には無線センサの模式図を示す。図３３（Ａ）に示す無線センサ８００は、アンテナ８０１、集積回路部８０２およびセンサ回路８０５を有する。
【０２７８】
アンテナ８０１は、電波法に定められた範囲内で目的に合った大きさ、形状であればよい。例えばダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどを用いることができる。
【０２７９】
集積回路部８０２は、Ｓｉトランジスタ及びＯＳトランジスタで構成される回路８０３、アンテナとの接続をするための端子部８０４を有する。回路８０３は、Ｓｉトランジスタ及びＯＳトランジスタを形成する前工程を経て形成される。端子部８０４は、ダイシング工程やボンディング工程を経てチップ化する後工程を経て形成される。集積回路部８０２は、半導体パッケージ、又はＩＣ用パッケージともいう。なおセンサ回路８０５は、集積回路部８０２に内蔵あるいは外付けして設けられる。
【０２８０】
センサ回路８０５は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。センサ回路８０５の大きさによって、無線センサ８００の外部に設ける場合もありえる。
【０２８１】
図３３（Ｂ）には、図３３（Ａ）の無線センサ８００が無線信号８１１を受信する模式図を示す。無線センサ８００は、外部から発信される無線信号８１１に応答して、電力を生成する。電力を受けて動作可能となったセンサ回路８０５及びＡＤコンバータを有する無線センサ８００内の集積回路部８０２は、必要に応じて各回路に電源の供給及び停止をするよう動作する。ＡＤコンバータの動作は、上記実施の形態で説明したように、各回路への電源の供給あるいは停止を制御することができる。そのため、無線信号８１１を受信する期間にわたって、ＡＤコンバータに電源を供給し続ける必要がない。したがって、無線センサ８００でＡＤコンバータが消費する電力の割合を抑制し、無線センサ８００から外部に無線信号を送信するのに消費する電力の割合を増やすことができ、通信距離を延伸する等の無線センサ８００の利便性を向上させることができる。
【０２８２】
このような無線センサの応用形態としては、図３３（Ｃ）に示す模式図で説明することができる。例えば、無線センサ８００を物品８２１に貼付、あるいは内部に設置し、外部の質問器８２２から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、センサによって物品８２１に触れることなく、温度等の情報を取得し、質問器８２２に送信することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。
【０２８３】
また別の無線センサの応用形態としては、図３４（Ａ）に示す模式図で説明することができる。例えば、トンネル壁面に無線センサ８００を埋め込み、外部から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、センサによってトンネル壁面の情報を取得し、送信することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。したがって、トンネル壁面内の情報を直接接触することなく取得することができる。
【０２８４】
また別の無線センサの応用形態としては、図３４（Ｂ）に示す模式図で説明することができる。例えば、橋梁の支柱の壁面に無線センサ８００を埋め込み、外部から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、センサによって橋梁の支柱内の情報を取得し、送信することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。したがって、橋梁の支柱内の情報を直接接触することなく取得することができる。
【０２８５】
また別の無線センサの応用形態としては、図３５に示す模式図で説明することができる。例えば、接着パッド等を用いて人体に無線センサ８００を取り付け、質問器８２２から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、配線８３２を介して人体に取り付けられた電極８３１等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、質問器８２２の表示部８３３で確認することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。したがって、人体の生体情報を直接接触することなく取得することができる。
【０２８６】
（実施の形態６）
本実施の形態では、上述の実施の形態で示したＯＳトランジスタの構成例について説明する。
【０２８７】
〈トランジスタの構成例１〉
図３７（Ａ）乃至図３７（Ｄ）は、トランジスタ６００の上面図および断面図である。図３７（Ａ）は上面図であり、図３７（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図３７（Ｂ）に相当し、図３７（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図３７（Ｃ）に相当し、図３７（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図３７（Ｄ）に相当する。なお、図３７（Ａ）乃至図３７（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【０２８８】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２８９】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２９０】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０２９１】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０２９２】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０２９３】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０２９４】
トランジスタ６００は、基板６４０と、基板６４０上の絶縁膜６５１と、絶縁膜６５１上に形成された導電膜６７４と、絶縁膜６５１及び導電膜６７４上に形成された絶縁膜６５６と、絶縁膜６５６上に形成された絶縁膜６５２と、絶縁膜６５２上に、第１の半導体６６１、第２の半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６３、半導体６６２、導電膜６７１および導電膜６７２と接する第３の半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、第１の半導体６６１、第２の半導体６６２および第３の半導体６６３をまとめて、半導体６６０と呼称する。
【０２９５】
導電膜６７１は、トランジスタ６００のソース電極としての機能を有する。導電膜６７２は、トランジスタ６００のドレイン電極としての機能を有する。
【０２９６】
導電膜６７３は、トランジスタ６００の第１のゲート電極としての機能を有する。
【０２９７】
絶縁膜６５３は、トランジスタ６００の第１のゲート絶縁膜としての機能を有する。
【０２９８】
導電膜６７４は、トランジスタ６００の第２のゲート電極としての機能を有する。
【０２９９】
絶縁膜６５６及び絶縁膜６５２は、トランジスタ６００の第２のゲート絶縁膜としての機能を有する。
【０３００】
導電膜６７３と導電膜６７４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜６７４は、場合によっては省略することもできる。
【０３０１】
図３７（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
【０３０２】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１ｎｍ以上５００ｎｍ以下、より好ましくは３ｎｍ以上２００ｎｍ以下、さらに好ましくは５ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上６０ｎｍ未満、さらに好ましくは１０ｎｍ以上３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上１０μｍ未満、より好ましくは１０ｎｍ以上１μｍ未満、さらに好ましくは１０ｎｍ以上５００ｎｍ未満、さらに好ましくは１０ｎｍ以上２００ｎｍ未満、さらに好ましくは１０ｎｍ以上１００ｎｍ未満の領域を有する。
【０３０３】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
【０３０４】
絶縁膜６５１は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。
【０３０５】
絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０３０６】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、膜の表面温度が１００℃以上７００℃以下、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０３０７】
絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。
【０３０８】
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
【０３０９】
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。
【０３１０】
トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
【０３１１】
半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０３１２】
ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０３１３】
半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０３１４】
半導体６６２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
【０３１５】
例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。
【０３１６】
なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
【０３１７】
また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０３１８】
また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。
【０３１９】
次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図３８（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図３８（Ａ）は、図３７（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図３８（Ｂ）は、図３８（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図３８（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。
【０３２０】
図３８（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。
【０３２１】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０３２２】
絶縁膜６５２と絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。
【０３２３】
半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０３２４】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０３２５】
このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。
【０３２６】
ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０３２７】
このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０３２８】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０３２９】
トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０３３０】
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０３３１】
例えば、半導体６６２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０３３２】
例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０３３３】
半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０３３４】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。
【０３３５】
また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０３３６】
また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０３３７】
例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０３３８】
また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０３３９】
上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０３４０】
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０３４１】
また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０３４２】
可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。
【０３４３】
絶縁膜６５１ａ及び絶縁膜６５１ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０３４４】
また、絶縁膜６５１ａ及び絶縁膜６５１ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
【０３４５】
絶縁膜６５１ａ及び絶縁膜６５１ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０３４６】
また、基板６４０に半導体基板を用いた場合、熱酸化膜で絶縁膜６５１ａを形成してもよい。
【０３４７】
導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０３４８】
導電膜６７４の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０３４９】
絶縁膜６５１ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化することが好ましい。また、絶縁膜６５１ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
【０３５０】
以降では、絶縁膜６５１ａ及び絶縁膜６５１ｂをまとめて絶縁膜６５１と記載することにする。
【０３５１】
絶縁膜６５６及び絶縁膜６５２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。
【０３５２】
絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０３５３】
絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜６５２として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０３５４】
絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０３５５】
例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０３５６】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０３５７】
また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０３５８】
半導体６６１と半導体６６２とは、大気に触れさせることなく連続して成膜することが好ましい。半導体６６１及び半導体６６２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０３５９】
半導体６６１及び半導体６６２に用いることができる材料は、図３７及び図３８の半導体６６１及び半導体６６２の記載を参照すればよい。
【０３６０】
なお、半導体６６１及び半導体６６２として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０３６１】
ここで、半導体６６１を形成した後に、半導体６６１に酸素を導入してもよい。例えば、成膜後の半導体６６１に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０３６２】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０３６３】
半導体６６１及び半導体６６２を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体６６１及び半導体６６２を形成した後に行ってもよい。加熱処理により、絶縁膜６５２や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。
【０３６４】
半導体６６３、絶縁膜６５３及び導電膜６７３は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０３６５】
半導体６６３及び絶縁膜６５３は、導電膜６７３形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜６７３をマスクとして絶縁膜６５３及び半導体６６３をエッチングしてもよい。
【０３６６】
また半導体６６３を形成した後に、半導体６６３に酸素を導入してもよい。例えば、成膜後の半導体６６３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０３６７】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０３６８】
半導体６６３に用いることができる材料は、図３７及び図３８の半導体６６３の記載を参照すればよい。
【０３６９】
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０３７０】
また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０３７１】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜６５３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
【０３７２】
絶縁膜６５４は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。絶縁膜６５４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０３７３】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体６６０に拡散させることもできる。
【０３７４】
絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することができる。またこのとき、絶縁膜６５２から脱離した酸素は、絶縁膜６５６及び絶縁膜６５４によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体６６０に供給しうる酸素の量を増大させることができ、半導体６６０中の酸素欠損を効果的に低減することができる。
【０３７５】
絶縁膜６５５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜６５５として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜６５５を形成した後にその上面に対して平坦化処理を行うことが好ましい。
【０３７６】
絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。
【０３７７】
〈トランジスタの構成例２〉
図３６で示したトランジスタ６００は、絶縁膜６５２および半導体６６２上に絶縁膜６５５を設けた後、絶縁膜６５５に開口部を設け、該開口部を埋めこむように半導体６６３、絶縁膜６５３および導電膜６７３を形成する例を示す。また図３６において、絶縁膜６５４は、絶縁膜６５５および導電膜６７３の上面に接する。また、絶縁膜６５５に開口部を設ける際に、導電膜６７１および導電膜６７２となる導電膜の一部を除去することにより導電膜６７１および導電膜６７２を形成してもよい。
【０３７８】
〈トランジスタの構成例３〉
図３７で示したトランジスタ６００は、導電膜６７３をエッチングで形成する際に、半導体６６３及び絶縁膜６５３を、同時にエッチングしてもよい。一例を図３９に示す。
【０３７９】
図３９は、図３７（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。
【０３８０】
〈トランジスタの構成例４〉
図３７で示したトランジスタ６００は、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例を図４０に示す。
【０３８１】
図４０は、図３７（Ｂ）において、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接している場合である。
【０３８２】
〈トランジスタの構成例５〉
図３７で示したトランジスタ６００は、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造としてもよい。一例として、図４１に示す。
【０３８３】
図４１は、図３７（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。
【０３８４】
導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０３８５】
導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０３８６】
また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０３８７】
導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０３８８】
なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０３８９】
〈トランジスタの構成例６〉
図４２（Ａ）及び図４２（Ｂ）は、トランジスタ６８０の上面図および断面図である。図４２（Ａ）は上面図であり、図４２（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図４２（Ｂ）に相当する。なお、図４２（Ａ）及び図４２（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
【０３９０】
図４２（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電膜６８９と、第２のゲートとして機能する導電膜６８８と、半導体６８２と、ソース及びドレインとして機能する導電膜６８３及び導電膜６８４と、絶縁膜６８１と、絶縁膜６８５と、絶縁膜６８６と、絶縁膜６８７と、を有する。
【０３９１】
導電膜６８９は、絶縁表面上に設けられる。導電膜６８９と、半導体６８２とは、絶縁膜６８１を間に挟んで、互いに重なる。また、導電膜６８８と、半導体６８２とは、絶縁膜６８５、絶縁膜６８６及び絶縁膜６８７を間に挟んで、互いに重なる。また、導電膜６８３及び導電膜６８４は、半導体６８２に、接続されている。
【０３９２】
導電膜６８９及び導電膜６８８の詳細は、図３７に示す導電膜６７３及び導電膜６７４の記載を参照すればよい。
【０３９３】
導電膜６８９と導電膜６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ６８０は、第２のゲート電極として機能する導電膜６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜６８８は、場合によっては省略してもよい。
【０３９４】
半導体６８２の詳細は、図３７に示す半導体６６２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。
【０３９５】
導電膜６８３及び導電膜６８４の詳細は、図３７に示す導電膜６７１及び導電膜６７２の記載を参照すればよい。
【０３９６】
絶縁膜６８１の詳細は、図３７に示す絶縁膜６５３の記載を参照すればよい。
【０３９７】
なお、図４２（Ｂ）では、半導体６８２、導電膜６８３及び導電膜６８４上に、順に積層された絶縁膜６８５乃至絶縁膜６８７が設けられている場合を例示しているが、半導体６８２、導電膜６８３及び導電膜６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
【０３９８】
半導体６８２に酸化物半導体を用いた場合、絶縁膜６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜６８６を半導体６８２上に直接設けると、絶縁膜６８６の形成時に半導体６８２にダメージが与えられる場合、図４２（Ｂ）に示すように、絶縁膜６８５を半導体６８２と絶縁膜６８６の間に設けると良い。絶縁膜６８５は、その形成時に半導体６８２に与えるダメージが絶縁膜６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁膜６８６を直接形成することができるのであれば、絶縁膜６８５は必ずしも設けなくとも良い。
【０３９９】
例えば、絶縁膜６８６及び絶縁膜６８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０４００】
絶縁膜６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０４０１】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０４０２】
絶縁膜６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体６８２に侵入するのを防ぐことができる。半導体６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜６８７を用いることで、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０４０３】
また、半導体６８２に酸化物半導体を用いる場合、絶縁膜６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０４０４】
（実施の形態７）
本実施の形態では、本発明の一態様である、表示部を有する半導体装置について、図４３及び図４４を用いて説明を行う。
【０４０５】
本実施の形態に示す半導体装置５は、先の実施の形態に示した半導体装置１００と組み合わせることで、センサが取得したデータを表示部に表示する機能を有する。
【０４０６】
図４３（Ａ）には、本発明の一態様を示す半導体装置５の回路ブロック図を示している。
【０４０７】
半導体装置５は、アンテナ５０と、ＲＦデバイス６０と、電力制御回路５５と、表示部６１と、バッテリ５９と、を有している。また、ＲＦデバイス６０は、電源回路５１と、アナログ回路５２と、メモリ５３と、論理回路５４と、を有している。
【０４０８】
アンテナ５０は、無線信号ＲＦを電気信号に、または電気信号を無線信号ＲＦにして、例えばリーダーなどの外部装置と信号の送受信を行う機能を有する。アンテナ５０は、無線信号ＲＦの周波数帯に応じて複数設けられていてもよい。なお無線信号ＲＦは、変調された搬送波である。変調方式には、例えばアナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかを用いればよい。
【０４０９】
無線信号ＲＦの周波数帯は、法令等に基づいて適宜選択すればよく、例えば１３５ｋＨｚ帯の長波帯、１３．５６ＭＨｚ帯の短波帯、９００ＭＨｚ帯のＵＨＦ帯、２．４５ＧＨｚ帯のマイクロ波帯等を用いることができる。無線信号ＲＦの周波数帯に応じて、アンテナ５０の構造を選択すればよい。
【０４１０】
電源回路５１は、無線信号ＲＦを基に電圧を生成する機能を有する回路である。電源回路５１で生成される電圧は、半導体装置５が有する各回路に与えられる。なお、電源回路５１が生成する電圧は、一つに限らず複数であってもよい。
【０４１１】
アナログ回路５２は、無線信号ＲＦを、変調または復調する機能を有する。
【０４１２】
論理回路５４は、無線信号ＲＦが有するコマンドを実行する機能を有する。例えば、コマンドに従って、表示部６１の発光状態を制御する機能を有する。
【０４１３】
表示部６１には、様々な種類の表示デバイスを用いることが可能である。例えば、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、ＭＥＭＳを用いた表示素子、ＤＭＤ、ＤＭＳ、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた発光素子、などが挙げられる。
【０４１４】
メモリ５３は、表示部６１に表示されるデータを記憶する機能を有する。なお、図４３（Ｂ）に示すように、メモリ５３と論理回路５４との間に配線を設け、論理回路５４を介して、メモリ５３に記憶されたデータを表示部６１に供給してもよい。
【０４１５】
メモリ５３は、電源の供給が間欠的に行われた場合でもデータの消失を防ぐために、不揮発性メモリを用いることが好ましい。特に、メモリ５３は、実施の形態２で説明した酸化物半導体を用いた不揮発性メモリを用いることが好ましい。酸化物半導体を用いた不揮発性メモリを用いることで、メモリ５３は、高温でのデータ保持が可能になる。また、酸化物半導体を用いた不揮発性メモリを用いることで、メモリ５３は、低電圧でデータを書き込むことが可能になる。また、酸化物半導体を用いた不揮発性メモリを用いることで、メモリ５３は、デジタルデータだけでなく、アナログデータも記憶することが可能になる。
【０４１６】
なお、メモリ５３がデジタルデータのみを記憶する場合、メモリ５３は、例えば、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等を用いることができる。
【０４１７】
バッテリ５９には、繰り返し充放電が可能な二次電池又は電気二重層キャパシタを用いればよい。特に、バッテリ５９は、無線信号ＲＦの電力で充電されることが好ましい。
【０４１８】
なお、バッテリ５９には、放電のみを行う一次電池を用いても良い。
【０４１９】
電力制御回路５５は、電力の供給を制御する機能を有する。例えば、無線信号ＲＦの強度が強いときは、電力制御回路５５は、バッテリ５９を充電する機能を有する。また、無線信号ＲＦの強度が弱いときは、バッテリ５９がＲＦデバイス６０の電力を補う機能を有する。
【０４２０】
半導体装置５を上記構成にすることで、半導体装置５は、表示部６１など、無線信号ＲＦの電力だけでは駆動できない回路を駆動することが可能になる。
【０４２１】
また、半導体装置５を上記構成にすることで、半導体装置５は、無線信号ＲＦが供給されていない期間でも、動作することが可能になる。また、半導体装置５は、無線信号ＲＦが供給されていない期間でも、表示部６１に情報を表示することが可能になる。また、半導体装置５は、バッテリ５９の充放電を効率よく行うことが可能になり、長期間に渡って動作することが可能になる。
【０４２２】
次に半導体装置５を具備する表示装置の一例について、図４４を用いて説明を行う。
【０４２３】
図４４は表示装置７０の外観図を示している。表示装置７０は、回路基板７１と、バッテリ７２と、太陽電池７３と、表示部７４と、支持体７５と、を有する。
【０４２４】
回路基板７１は、アンテナ５０と、ＲＦデバイス６０と、電力制御回路５５と、を有している。
【０４２５】
太陽電池７３は、バッテリ７２を充電する機能を有する。表示装置７０は、無線信号が供給されていない場合でも、太陽電池７３によって、バッテリ７２を充電する機能を有する。
【０４２６】
支持体７５には、可撓性をもつ薄膜状の材料を用いることが好ましい。支持体７５が可撓性をもつことで、例えば、表示装置７０を壁などに張ることが可能になる。また、表示装置７０を天井などから吊るすことが可能になる。
【０４２７】
支持体７５としては、例えば、プラスチック、ステンレス・スチル・ホイル、タングステン・ホイル、可撓性基板、貼り合わせフィルム、基板フィルム、繊維状の材料を含む紙、又は木材などを用いればよい。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【０４２８】
表示装置７０は、無線信号によって、外部から供給された画像情報を、表示部７４に表示する機能を有する。そのため、表示装置７０は。画像情報の更新を容易に行うことが可能である。
【０４２９】
例えば、表示装置７０を、街頭のポスターとして使用した場合、表示装置７０は、スマートフォンなど、通行人が所持する携帯端末から発せられた無線信号を受信し、その人の嗜好に合わせた広告を、表示部７４に表示する機能を有する。
【０４３０】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
【０４３１】
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０４３２】
なお、ある一つの実施の形態で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０４３３】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０４３４】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０４３５】
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、トランジスタ１１２を利用してサンプルホールド回路１０１内でアナログ電位を保持し、バッファ回路１１１等の電源を停止する例を示したが、本発明の一態様は、これに限定されない。状況に応じて、例えばトランジスタ１１２を利用することなく、サンプルホールド回路１０１内でアナログ電位を保持し、バッファ回路１１１等の電源を停止する構成を本発明の一態様としてもよい。あるいは状況に応じて、バッファ回路１１１等の電源を停止しない構成を本願の一態様としてもよい。
【０４３６】
＜図面を説明する記載に関する付記＞
【０４３７】
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０４３８】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０４３９】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０４４０】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０４４１】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０４４２】
＜言い換え可能な記載に関する付記＞
【０４４３】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０４４４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０４４５】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０４４６】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０４４７】
なお本明細書等において、１つのＯＳトランジスタ及び一つの容量素子を備えた回路構成で電荷を保持する構成を示しているが、本実施の形態はこれに限定されない。２つ以上のトランジスタ及び２つ以上の容量素子を有する回路構成で電荷を保持することもでき、別途の配線がさらに形成されて、多様な回路構成としてもよい。
【０４４８】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及したかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０４４９】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０４５０】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０４５１】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０４５２】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０４５３】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０４５４】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０４５５】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０４５６】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０４５７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０４５８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０４５９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０４６０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０４６１】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０４６２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０４６３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０４６４】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０４６５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【符号の説明】
【０４６６】
Ｃ７０    容量
Ｃ７１    容量
Ｍ７０    トランジスタ
Ｍ７１    トランジスタ
Ｍ７２    トランジスタ
Ｍ７３    トランジスタ
５    半導体装置
１０    回路
２０    回路
５０    アンテナ
５１    電源回路
５２    アナログ回路
５３    メモリ
５４    論理回路
５５    電力制御回路
５９    バッテリ
６０    ＲＦデバイス
６６    光電変換素子
６１    表示部
７０    表示装置
７１    回路基板
７２    バッテリ
７３    太陽電池
７４    表示部
７５    支持体
１００    半導体装置
１０１    サンプルホールド回路
１０１Ａ    サンプルホールド回路
１０１Ｂ    サンプルホールド回路
１０２    回路
１０３    逐次比較レジスタ
１０４    デジタルアナログ変換回路
１０５    タイミングコントローラ
１０６    発振回路
１１１    バッファ回路
１１２    トランジスタ
１１３    容量素子
１１６    容量素子
１１７    トランジスタ
１１９    トランジスタ
１２０    インバータ
１２１    センサ回路
１２１Ａ    センサ回路
１２１Ｂ    センサ回路
１２２    セレクタ
１３１    サンプルホールド回路
１３１Ａ    サンプルホールド回路
１３１Ｂ    サンプルホールド回路
１３１Ｃ    サンプルホールド回路
１３５    トランジスタ
１３６    トランジスタ
１３７    トランジスタ
１４１    トランジスタ
１５３    トランジスタ
１５４    トランジスタ
１６６    トランジスタ
１６７    抵抗素子
１７１    トランジスタ
１７２    インバータ回路
１７３    トランジスタ
１７４    バイアス電圧生成回路
１７６    トランジスタ
１８１    トランジスタ
１８３    トランジスタ
１８８    トランジスタ
１８９    抵抗素子
１９０    容量素子
１９３    容量素子
１９４    セレクタ
１９５    セレクタ
１９６    セレクタ
１９７    トランジスタ
１９８    インバータ回路
２１１    トランジスタ
２１２    容量素子
２１６    容量素子
２１７    トランジスタ
２２１    レジスタ
２２２    レジスタ
２３０    ロジック部
２３１    斜線部
２４１    入力端子
２４２    入力端子
２５１    出力端子
２６０    ＦＥＴ層
２６１    ＦＥＴ層
２７０    基板
２７１    ウェル
２７２    チャネル形成領域
２７３    低濃度不純物領域
２７４    高濃度不純物領域
２７５    導電性領域
２７６    ゲート絶縁膜
２７７    ゲート電極
２７８    サイドウォール絶縁膜
２７９    サイドウォール絶縁膜
２８０    導電層
２８１    導電層
２８２    導電層
２９１    絶縁層
２９３    絶縁層
３６０    コントロール・ユニット
３６１    ロー・デコーダー回路
３６２    ロー・ドライバ回路
３６３    カラム・ドライバ回路
３６４    ＡＤコンバータ
３７０    メモリセルアレイ
３７２    メモリセルアレイ
３７３    メモリ回路
３８０    メモリセル
４００    無線センサ
４０１    アンテナ
４０２    集積回路部
４０３    整流回路
４０４    復調回路
４０５    変調回路
４０６    定電圧回路
４０７    制御回路
４０８    発振回路
４０９    メモリ回路
４０９＿Ａ    メモリ回路
４１０    インターフェース
４１１    ＡＤコンバータ
４１２    センサ回路
６００    トランジスタ
６０１    パルス電圧出力回路
６０２    電流検知回路
６１１    容量
６１２    配線
６１３    配線
６４０    基板
６５１    絶縁膜
６５１ａ    絶縁膜
６５１ｂ    絶縁膜
６５２    絶縁膜
６５３    絶縁膜
６５４    絶縁膜
６５５    絶縁膜
６５６    絶縁膜
６６０    半導体
６６１    半導体
６６２    半導体
６６３    半導体
６７１    導電膜
６７１ａ    導電膜
６７１ｂ    導電膜
６７２    導電膜
６７２ａ    導電膜
６７２ｂ    導電膜
６７３    導電膜
６７４    導電膜
６８０    トランジスタ
６８１    絶縁膜
６８２    半導体
６８３    導電膜
６８４    導電膜
６８５    絶縁膜
６８６    絶縁膜
６８７    絶縁膜
６８８    導電膜
６８９    導電膜
７０１    筐体
７０２    筐体
７０３ａ    表示部
７０３ｂ    表示部
７０４    選択ボタン
７０５    キーボード
７１１    筐体
７１２    筐体
７１３    表示部
７１４    表示部
７１５    軸部
７１６    電源スイッチ
７１７    操作キー
７１８    スピーカー
７２１    筐体
７２２    表示部
７２３    スピーカー
７２４    マイク
７２５    操作ボタン
７３１    筐体
７３２    表示部
８００    無線センサ
８０１    アンテナ
８０２    集積回路部
８０３    回路
８０４    端子部
８０５    センサ回路
８３２    配線
８３３    表示部
１１００    層
１２００    層
１３００    層
１４００    層
１５００    絶縁層
１５１０    遮光層
１５２０    有機樹脂層
１５４０    マイクロレンズアレイ
１５５０    光学変換層
１６００    支持基板
【図１】
2017055338.tif 000003
【図２】
2017055338.tif 000004
【図３】
2017055338.tif 000005
【図４】
2017055338.tif 000006
【図５】
2017055338.tif 000007
【図６】
2017055338.tif 000008
【図７】
2017055338.tif 000009
【図８】
2017055338.tif 000010
【図９】
2017055338.tif 000011
【図１０】
2017055338.tif 000012
【図１１】
2017055338.tif 000013
【図１２】
2017055338.tif 000014
【図１３】
2017055338.tif 000015
【図１４】
2017055338.tif 000016
【図１５】
2017055338.tif 000017
【図１６】
2017055338.tif 000018
【図１７】
2017055338.tif 000019
【図１８】
2017055338.tif 000020
【図１９】
2017055338.tif 000021
【図２０】
2017055338.tif 000022
【図２１】
2017055338.tif 000023
【図２２】
2017055338.tif 000024
【図２３】
2017055338.tif 000025
【図２４】
2017055338.tif 000026
【図２５】
2017055338.tif 000027
【図２６】
2017055338.tif 000028
【図２７】
2017055338.tif 000029
【図２８】
2017055338.tif 000030
【図２９】
2017055338.tif 000031
【図３０】
2017055338.tif 000032
【図３１】
2017055338.tif 000033
【図３２】
2017055338.tif 000034
【図３３】
2017055338.tif 000035
【図３４】
2017055338.tif 000036
【図３５】
2017055338.tif 000037
【図３６】
2017055338.tif 000038
【図３７】
2017055338.tif 000039
【図３８】
2017055338.tif 000040
【図３９】
2017055338.tif 000041
【図４０】
2017055338.tif 000042
【図４１】
2017055338.tif 000043
【図４２】
2017055338.tif 000044
【図４３】
2017055338.tif 000045
【図４４】
2017055338.tif 000046
【図４５】
2017055338.tif 000047
【図４６】
2017055338.tif 000048
【図４７】
2017055338.tif 000049
【図４８】
2017055338.tif 000050
【図４９】
2017055338.tif 000051