(57)【要約】【課題】誤動作を抑え、ＥＳＤサージを十分放電することが出来る静電気保護回路を提供することを目的とする。【解決手段】静電気保護回路は第１の電源ラインと第２の電源ライン間に接続され、第１の時定数を有する第１のＣＲ回路を構成するコンデンサと抵抗を含み、第１のトリガ信号を出力する第１のトリガ回路を有する。前記第１のトリガ信号に応答して信号ラインに駆動信号を出力するバッファ回路を有する。前記第１の電源ラインと前記第２の電源ライン間に主電流路が接続され、前記駆動信号に応答するシャント回路を有する。前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に接続され、前記第１の時定数よりも小さい第２の時定数を有する第２のＣＲ回路を構成するコンデンサと抵抗を含み、第２のトリガ信号を出力する第２のトリガ回路を有する。前記第２のトリガ信号は、前記シャント回路の主電流路を遮断する。【選択図】図１
2017055299.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源ラインと第２の電源ライン間に接続され、第１の時定数を有する第１のＣＲ回路を構成するコンデンサと抵抗を含み、第１のトリガ信号を出力する第１のトリガ回路と、
前記第１のトリガ信号に応答して信号ラインに駆動信号を出力するバッファ回路と、
前記第１の電源ラインと前記第２の電源ライン間に主電流路が接続され、前記駆動信号に応答するシャント回路と、
前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に接続され、前記第１の時定数よりも小さい第２の時定数を有する第２のＣＲ回路を構成するコンデンサと抵抗を含み、第２のトリガ信号を出力する第２のトリガ回路と、を備え、
前記第２のトリガ信号は、前記シャント回路の主電流路を遮断することを特徴とする静電気保護回路。
【請求項２】
前記駆動信号は、前記シャント回路の主電流路を導通させることを特徴とする請求項１に記載の静電気保護回路。
【請求項３】
前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に接続されたスイッチ回路を更に備え、
前記スイッチ回路は、前記第２のトリガ信号に応答することを特徴とする請求項１又は２に記載の静電気保護回路。
【請求項４】
前記スイッチ回路は、前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に主電流路が接続され、ゲートに前記第２のトリガ信号が供給される第１のＭＯＳトランジスタを有することを特徴とする請求項３に記載の静電気保護回路。
【請求項５】
前記シャント回路は、前記第１の電源ラインと前記第２の電源ライン間に主電流路が接続され、ゲートが前記信号ラインに接続される第２のＭＯＳトランジスタを有することを特徴とする請求項１から４のいずれか一項に記載の静電気保護回路。
【請求項６】
前記第１の時定数は、ＥＳＤ試験規格の人体帯電モデルの時定数の６〜７倍の値に設定され、前記第２の時定数は２ｎＳ〜１０ｎＳの値に設定されることを特徴とする請求項１から５のいずれか一項に記載の静電気保護回路。
【請求項７】
第１の時定数を有し、第１の電源ラインと第２の電源ライン間に接続され、コンデンサと抵抗を含む第１のＣＲ回路と、
前記第１の電源ラインと前記第２の電源ライン間に主電流路が配置され、ゲートに前記第１のＣＲ回路の出力信号が入力されるＭＯＳトランジスタを有し、信号ラインに駆動信号を出力するバッファ回路と、
前記第１の電源ラインと前記第２の電源ライン間に主電流路が接続され、ゲートが前記信号ラインに接続されるＭＯＳトランジスタを有するシャント回路と、
前記第１の時定数よりも小さい第２の時定数を有し、前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に接続され、コンデンサと抵抗を含む第２のＣＲ回路と、
前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に接続され、制御端に前記第２のＣＲ回路の出力信号が入力されるスイッチ回路と、
を具備することを特徴とする静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、静電気保護回路に関する。
【背景技術】
【０００２】
従来、ＥＳＤ  (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
【０００３】
静電気保護回路の代表例に、ＲＣＴ（ＲＣ  Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のＭＯＳトランジスタを駆動する構成となっている。放電用のＭＯＳトランジスタのオン時間は、トリガ回路の時定数により定まる為、ＥＳＤサージを十分放電できる時定数とする必要がある。しかしながら、時定数が長くなると、電源投入時の電圧変動や、内部回路の動作に伴う電源電圧の変動にトリガ回路が応答し、ＥＳＤサージではないにも拘わらず放電用のＭＯＳトランジスタが誤動作する可能性が有る。電源投入時に放電用のＭＯＳトランジスタが誤動作すると、電源電圧が十分に立上らないといった不都合が生じ、内部回路の動作不良を引き起こす場合が有る。また、電源電圧の変動にトリガ回路が応答することにより、放電用のＭＯＳトランジスタが長時間に亘ってオンした場合には、放電用のＭＯＳトランジスタ自体が破壊に至ると言った事態が生じる恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２０７４１２号公報
【特許文献２】特開２０１４−２４１５３７号公報
【特許文献３】特許第５４０４３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、誤動作を抑え、ＥＳＤサージを十分放電することが出来る静電気保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、静電気保護回路は第１の電源ラインと第２の電源ライン間に接続され、第１の時定数を有する第１のＣＲ回路を構成するコンデンサと抵抗を含み、第１のトリガ信号を出力する第１のトリガ回路を有する。前記第１のトリガ信号に応答して信号ラインに駆動信号を出力するバッファ回路を有する。前記第１の電源ラインと前記第２の電源ライン間に主電流路が接続され、前記駆動信号に応答するシャント回路を有する。前記信号ラインと前記第１の電源ライン間、または、前記信号ラインと前記第２の電源ライン間に接続され、前記第１の時定数よりも小さい第２の時定数を有する第２のＣＲ回路を構成するコンデンサと抵抗を含み、第２のトリガ信号を出力する第２のトリガ回路を有する。前記第２のトリガ信号は、前記シャント回路の主電流路を遮断する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の静電気保護回路を示す図である。
【図２】図２は、第２の実施形態の静電気保護回路を示す図である。
【図３】図３は、第３の実施形態の静電気保護回路を示す図である。
【図４】図４は、第４の実施形態の静電気保護回路を示す図である。
【図５】図５は、第５の実施形態の静電気保護回路を示す図である。
【図６】図６は、第６の実施形態の静電気保護回路を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、第１の電源端子１と第２の電源端子２を備える。第１の電源端子１には第１の電源ライン３が接続される。第２の電源端子２には第２の電源ライン４が接続される。第１の電源ライン３と第２の電源ライン４の間には内部回路（図示せず）が接続されるが、省略している。
【００１０】
第１の電源ライン３と第２の電源ライン４との間には、第１の時定数τ１を有する第１のトリガ回路１０が接続される。第１のトリガ回路１０は、第１の電源ライン３と第２の電源ライン４との間に印加される電源電圧に応答して第１のトリガ信号を出力する。
【００１１】
第１のトリガ信号は、バッファ回路１１に供給される。バッファ回路１１は、第１のトリガ信号に応答して、駆動信号を信号ライン５に出力する。
【００１２】
第１の電源ライン３と第２の電源ライン４との間にはシャント回路１４が接続される。信号ライン５に出力された駆動信号は、シャント回路１４に供給される。シャント回路１４のオン／オフは駆動信号によって制御される。
【００１３】
信号ライン５と第２の電源ライン４との間には、第２の時定数τ２を有する第２のトリガ回路１２が接続される。第２のトリガ回路１２は、信号ライン５と第２の電源ライン４の間の電圧に応答して第２のトリガ信号を出力する。
【００１４】
信号ライン５と第２の電源ライン４との間には、スイッチ回路１３が接続される。第２のトリガ回路１２の第２のトリガ信号がスイッチ回路１３に供給される。スイッチ回路１３のオン／オフは、第２のトリガ信号によって制御される。第２のトリガ回路１２の時定数τ２は、第１のトリガ回路１０の時定数τ１よりも小さい値に設定される。
【００１５】
第１のトリガ回路１０の時定数τ１は、例えば、ＥＳＤ試験規格を考慮した値に設定される。ＥＳＤ人体帯電モデル（ＨＢＭ：Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）では、１００ｐＦ（ピコファラッド）に充電した電荷を、１．５ｋΩ（キロオーム）の抵抗を介して放電させる試験を行う。この為、第１のトリガ回路１０の時定数τ１は、このＥＳＤ試験規格である１００ｐＦのコンデンサと１．５ｋΩの抵抗による時定数１５０ｎＳ（ナノ秒）を考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳ（マイクロ秒）に設定される。シャント回路１４によりＥＳＤサージを十分に放電させる為である。
【００１６】
第２のトリガ回路１２の時定数τ２は、例えば、ＥＳＤ試験規格の人体モデル（ＨＢＭ）においてサージの立上り時間として規定される２ｎＳ〜１０ｎＳの間の値に設定される。信号ライン５と第２の電源ライン４の間に印加される電圧が、第２のトリガ回路１２の時定数τ２よりも早い立上りを有する場合には、第２のトリガ回路１２が第２のトリガ信号をスイッチ回路１３に供給して、スイッチ回路１３をオンさせる。スイッチ回路１３がオンすることで、信号ライン５と第２の電源ライン４との間が導通し、バッファ回路１１からシャント回路１４への駆動信号の供給が阻止される。これにより、シャント回路１４はオフとなる。すなわち、第２のトリガ信号はスイッチ回路１３をオンさせることにより、シャント回路１４の主電流路を遮断する。
【００１７】
この為、第１のトリガ回路１０の時定数τ１を十分に大きい値に設定したとしても、例えば、第２のトリガ回路１２の時定数τ２をＥＳＤ試験規格で規定するＥＳＤサージの立上り時間の値に設定することにより、ＥＳＤサージよりも早い立上りを有する電源電圧の変動に応答して誤動作する事態を回避することが出来る。
【００１８】
本実施形態の静電気保護回路によれば、第１のトリガ回路１０の時定数τ１を大きい値、例えば、ＥＳＤ試験規格に規定する時定数１５０ｎＳの６〜７倍の値である１μＳ（マイクロ秒）に設定することによりＥＳＤサージを十分に放電することが出来る。一方、第２のトリガ回路１２の時定数τ２を、例えばＥＳＤ試験規格の人体モデルのＥＳＤサージの立上り時間として規定される２ｎＳ〜１０ｎＳに相当する値とすることにより、ＥＳＤサージよりも早い立上りを有する電源電圧の変動に応答して誤動作する事態を回避することが出来る。
【００１９】
（第２の実施形態）
図２は、第２の実施形態の静電気保護回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、第１のトリガ回路１０は、抵抗１００とコンデンサ１０１の直列回路を有するＣＲ回路で構成される。第１のトリガ回路１０は、第１の時定数τ１を有する。第１の時定数τ１は、抵抗１００とコンデンサ１０１の値によって設定される。抵抗１００とコンデンサ１０１は第１の共通接続端１０２で接続される。第１の共通接続端１０２は、バッファ回路１１を構成するＰＭＯＳトランジスタ１１０のゲートに接続される。
【００２０】
ＰＭＯＳトランジスタ１１０のソースは第１の電源ライン３に接続され、ドレインは第２の共通接続端１１２に接続される。第２の共通接続端１１２は抵抗１１１を介して第２の電源ライン４に接続される。これにより、ＰＭＯＳトランジスタ１１０の主電流路であるソース・ドレイン路は、第１の電源ライン３と第２の電源ライン４の間に電気的に接続される。
【００２１】
第２の共通接続端１１２は、信号ライン５に接続される。信号ライン５は、シャント回路１４を構成するＮＭＯＳトランジスタ１４０のゲートに接続される。ＮＭＯＳトランジスタ１４０のドレインは第１の電源ライン３に接続され、ソースは第２の電源ライン４に接続される。これにより、ＮＭＯＳトランジスタ１４０の主電流路であるソース・ドレイン路は第１の電源ライン３と第２の電源ライン４の間に電気的に接続される。
【００２２】
信号ライン５と第２の電源ライン４の間に、第２のトリガ回路１２が接続される。第２のトリガ回路１２は、コンデンサ１２１と抵抗１２０の直列回路を有するＣＲ回路で構成される。第２のトリガ回路１２は、第２の時定数τ２を有する。第２の時定数τ２は、抵抗１２０とコンデンサ１２１の値によって設定される。コンデンサ１２１と抵抗１２０は第３の共通接続端１２２で接続される。第３の共通接続端１２２は、スイッチ回路１３を構成するＮＭＯＳトランジスタ１３０のゲート、すなわち、スイッチ回路１３の制御端に接続され、第２のトリガ回路１２の出力信号がスイッチ回路１３に入力される。
【００２３】
ＮＭＯＳトランジスタ１３０のドレインは信号ライン５に接続され、ソースは第２の電源ライン４に接続される。これにより、ＮＭＯＳトランジスタ１３０の主電流路であるソース・ドレイン路は信号ライン５と第２の電源ライン４の間に電気的に接続される。
【００２４】
本実施形態のＥＳＤ保護動作は、以下の通りである。第１の電源ライン３に第２の電源ライン４に対して正のサージが印加され、このＥＳＤサージの立上り時間が第１の時定数τ１よりも短い場合、第１のトリガ回路１０が応答して第１のトリガ回路１０に過渡的に電流が流れる。第１のトリガ回路１０の抵抗１００における電圧降下により第１の共通接続端１０２の電位がＰＭＯＳトランジスタ１１０の閾値を超えて低下すると、ＰＭＯＳトランジスタ１１０がオンする。ＰＭＯＳトランジスタ１１０がオンすることで、第２の共通接続端１１２の電位は、第１の電源ライン３の電圧からＰＭＯＳトランジスタ１１０による電圧降下分を差し引いた電圧まで上昇する。
【００２５】
バッファ回路１１を構成するＰＭＯＳトランジスタ１１０は、第１のトリガ回路１０のトリガ信号に応答してオン／オフし、第１の共通接続端１０２に生じる電圧の変化を、第２の電源ライン４の電圧から略第１の電源ライン３の電圧までの変化に増幅させて第２の共通接続端１１２、従って、信号ライン５に駆動信号として供給する。
【００２６】
信号ライン５と第２の電源ライン４との間に生じる電圧変動の立上りが第２の時定数τ２よりも早い場合、第２のトリガ回路１２が応答して第２のトリガ回路１２に過渡的に電流が流れる。第２のトリガ回路１２の抵抗１２０における電圧降下がＮＭＯＳトランジスタ１３０の閾値を超えて大きくなるとＮＭＯＳトランジスタ１３０がオンする。ＮＭＯＳトランジスタ１３０がオンすることで信号ライン５の電圧は、第２の電源ライン４の電圧に対してＮＭＯＳトランジスタ１３０のソース・ドレイン間の電圧降下分だけ高い電圧まで引き下げられる。ＮＭＯＳトランジスタ１３０がオンした時のソース・ドレイン間の電圧降下は、ＮＭＯＳトランジスタ１４０をオンさせる閾値電圧より小さい為、ＮＭＯＳトランジスタ１３０がオンすることで、ＮＭＯＳトランジスタ１４０はオフとなる。
【００２７】
本実施形態によれば、ＥＳＤサージに対して第１のトリガ回路１０が応答し、第１のトリガ信号を出力する。バッファ回路１１が、その第１のトリガ信号を増幅して信号ライン５に駆動信号を供給する。駆動信号に応答してシャント回路１４のＮＭＯＳトランジスタ１４０がオンとなり、ＥＳＤサージを放電する。一方、信号ライン５に現われる電圧の立上りが、第２のトリガ回路１２の時定数τ２よりも早い場合には、第２のトリガ回路１２が応答して第２のトリガ信号がＮＭＯＳトランジスタ１３０に供給され、ＮＭＯＳトランジスタ１３０がオンして、シャント回路１４のＮＭＯＳトランジスタ１４０をオフさせる。従って、第２のトリガ回路１２の時定数τ２を、例えば、ＥＳＤ試験規格に規定するＥＳＤサージの立上り時間に設定することにより、ＥＳＤサージよりも早い立上りを有する電源電圧の変動に対してシャント回路１４が誤動作する事態を回避させることが出来る。尚、バッファ回路１１は、第１のトリガ回路１０のトリガ信号を増幅して信号ライン５に供給するＣＭＯＳインバータ（図示せず）で構成することも出来る。
【００２８】
（第３の実施形態）
図３は、第３の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合のみ行う。本実施形態の静電気保護回路は、第１の電源ライン３と第２の電源ライン４との間に、第１の時定数τ１を有する第１のトリガ回路１０が接続される。第１のトリガ信号は、バッファ回路１１に供給される。バッファ回路１１は、第１のトリガ信号に応答して、駆動信号を信号ライン５に出力する。
【００２９】
第１の電源ライン３と第２の電源ライン４との間にはシャント回路１４が接続される。信号ライン５に出力された駆動信号は、シャント回路１４に供給される。シャント回路１４のオン／オフは駆動信号によって制御される。
【００３０】
第１の電源ライン３と信号ライン５との間には、第２の時定数τ２を有する第２のトリガ回路１２が接続される。第２のトリガ回路１２は、第１の電源ライン３と信号ライン５との間の電圧変動に応答して第２のトリガ信号を出力する。
【００３１】
第１の電源ライン３と信号ライン５との間には、スイッチ回路１３が接続される。第２のトリガ回路１２の第２のトリガ信号がスイッチ回路１３に供給される。スイッチ回路１３のオン／オフは、第２のトリガ信号によって制御される。第２のトリガ回路１２の時定数τ２は、第１のトリガ回路１０の時定数τ１よりも小さい値に設定される。
【００３２】
第１のトリガ回路１０の時定数τ１は、例えば、ＥＳＤ試験規格の時定数１５０ｎＳの６〜７倍の値である１μＳに設定される。時定数τ１をＥＳＤ試験規格の時定数１５０ｎＳに対して十分大きな値に設定し、ＥＳＤサージをシャント回路１４により十分に放電させる為である。
【００３３】
第２のトリガ回路１２の時定数τ２は、例えば、ＥＳＤ試験規格の人体モデルにおいてＥＳＤサージの立上り時間として規定される２ｎＳ〜１０ｎＳの間の値に設定される。第１の電源ライン３と信号ライン５との間に印加される電圧が、第２のトリガ回路１２の時定数τ２よりも早い立上りを有する場合には、第２のトリガ回路１２が第２のトリガ信号をスイッチ回路１３に供給して、スイッチ回路１３をオンさせる。スイッチ回路１３がオンすることで、第１の電源ライン３と信号ライン５との間がシャントされ、バッファ回路１１からシャント回路１４への駆動信号の供給が阻止される。これにより、シャント回路１４はオフとなる。
【００３４】
この為、第１のトリガ回路１０の時定数τ１をＥＳＤ試験規格で規定する時定数よりも十分に大きい値に設定したとしても、例えば、時定数τ２をＥＳＤ試験規格で規定するＥＳＤサージの立上りの時定数の値に設定することにより、ＥＳＤサージよりも早い立上りを有する電圧の変動に対して、シャント回路１４が応答する事態を回避させることが出来、ＥＳＤサージよりも早い電源電圧の変動に応答する誤動作を回避することが出来る。
【００３５】
（第４の実施形態）
図４は、第４の実施形態の静電気保護回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、第１のトリガ回路１０は、抵抗１００とコンデンサ１０１の直列回路を有するＣＲ回路で構成される。第１のトリガ回路１０は、第１の時定数τ１を有する。第１の時定数τ１は、抵抗１００とコンデンサ１０１の値によって設定される。抵抗１００とコンデンサ１０１は第１の共通接続端１０２で接続される。第１の共通接続端１０２は、バッファ回路１１を構成するＮＭＯＳトランジスタ１１３のゲートに接続される。
【００３６】
ＮＭＯＳトランジスタ１１３のソースは第２の電源ライン４に接続され、ドレインは第２の共通接続端１１２に接続される。第２の共通接続端１１２は抵抗１１１を介して第１の電源ライン３に接続される。これにより、ＮＭＯＳトランジスタ１１３の主電流路であるソース・ドレイン路は、第１の電源ライン３と第２の電源ライン４の間に電気的に接続される。
【００３７】
第２の共通接続端１１２は、信号ライン５に接続される。信号ライン５は、シャント回路１４を構成するＰＭＯＳトランジスタ１４１のゲートに接続される。ＰＭＯＳトランジスタ１４１のソースは第１の電源ライン３に接続され、ドレインは第２の電源ライン４に接続される。これにより、ＰＭＯＳトランジスタ１４１の主電流路であるソース・ドレイン路は第１の電源ライン３と第２の電源ライン４の間に電気的に接続される。
【００３８】
信号ライン５と第１の電源ライン３の間に、第２のトリガ回路１２が接続される。第２のトリガ回路１２は、コンデンサ１２１と抵抗１２０の直列回路を有するＣＲ回路で構成される。第２のトリガ回路１２は、第２の時定数τ２を有する。第２の時定数τ２は、抵抗１２０とコンデンサ１２１の値によって設定される。コンデンサ１２１と抵抗１２０は第３の共通接続端１２２で接続される。第３の共通接続端１２２は、スイッチ回路１３を構成するＰＭＯＳトランジスタ１３１のゲート、すなわち、スイッチ回路１３の制御端に接続され、第２のトリガ回路１２の出力信号がスイッチ回路１３に入力される。
【００３９】
ＰＭＯＳトランジスタ１３１のドレインは信号ライン５に接続され、ソースは第１の電源ライン３に接続される。これにより、ＰＭＯＳトランジスタ１３１の主電流路であるソース・ドレイン路は信号ライン５と第１の電源ライン３の間に電気的に接続される。
【００４０】
本実施形態のＥＳＤ保護動作は、以下の通りである。第１の電源ライン３に第２の電源ライン４に対して正のサージが印加され、このＥＳＤサージの立上り時間が第１の時定数τ１よりも短い場合、第１のトリガ回路１０が応答して第１のトリガ回路１０に過渡的に電流が流れる。第１のトリガ回路１０の抵抗１００における電圧降下により第１の共通接続端１０２の電圧がＮＭＯＳトランジスタ１１３の閾値を超えて上昇すると、ＮＭＯＳトランジスタ１１３がオンする。ＮＭＯＳトランジスタ１１３がオンすることで、第２の共通接続端１１２の電圧は、第２の電源ライン４に対してＮＭＯＳトランジスタ１１３による電圧降下分だけ高い電圧まで引き下げられる。ＮＭＯＳトランジスタ１１３は、第１のトリガ回路１０のトリガ信号に応答してオン／オフし、第１の共通接続端１０２に生じる電圧の変化を、第１の電源ライン３の電圧から略第２の電源ライン４の電圧までの変化に増幅させて第２の共通接続端１１２、従って、信号ライン５に駆動信号として供給する。
【００４１】
信号ライン５と第１の電源ライン３との間に生じる電圧変動の立上りが第２の時定数τ２よりも早い場合、第２のトリガ回路１２が応答して第２のトリガ回路１２に過渡的に電流が流れる。第２のトリガ回路１２の抵抗１２０における電圧降下がＰＭＯＳトランジスタ１３１の閾値を超えて大きくなるとＰＭＯＳトランジスタ１３１がオンする。ＰＭＯＳトランジスタ１３１がオンすることで信号ライン５の電位は、第１の電源ライン３の電圧に対してＰＭＯＳトランジスタ１３１のソース・ドレイン間の電圧降下分だけ低い電圧まで引き上げられる。ＰＭＯＳトランジスタ１３１がオンした時のソース・ドレイン間の電圧降下は、ＰＭＯＳトランジスタ１４１をオンさせる閾値電圧より小さい為、ＰＭＯＳトランジスタ１３１がオンすることで、ＰＭＯＳトランジスタ１４１はオフとなる。
【００４２】
本実施形態によれば、ＥＳＤサージに対して第１のトリガ回路１０が応答し、第１のトリガ信号を出力する。その第１のトリガ信号をバッファ回路１１が増幅して、駆動信号として信号ライン５に供給する。駆動信号に応答してシャント回路１４のＰＭＯＳトランジスタ１４１がオンとなり、ＥＳＤサージを放電する。一方、信号ライン５に現われる電圧の立上りが、第２のトリガ回路１２の時定数τ２よりも早い場合には、第２のトリガ回路１２が応答して第２のトリガ信号がＰＭＯＳトランジスタ１３１に供給され、ＰＭＯＳトランジスタ１３１がオンして、シャント回路１４のＰＭＯＳトランジスタ１４１をオフさせる。従って、第２のトリガ回路１２の時定数τ２を、例えば、ＥＳＤ試験規格に規定するＥＳＤサージの立上り時間に設定することにより、ＥＳＤサージよりも早い立上りの電源電圧の変動に対してシャント回路１４が誤動作する事態を回避させることが出来る。
【００４３】
（第５の実施形態）
図５は、第５の実施形態の静電気保護回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合のみ行う。本実施形態の静電気保護回路は、第１の電源ライン３と第２の電源ライン４との間に接続される第１のトリガ回路２０を有する。第１のトリガ回路２０は、第１の時定数τ１を有し、第１の電源ライン３と第２の電源ライン４との間に印加される電源電圧に応答して第１のトリガ信号を出力する。第１のトリガ信号は、バッファ回路２１に供給される。
【００４４】
第１のトリガ回路２０の時定数τ１は、例えば、ＥＳＤ試験規格の人体モデル（ＨＢＭ）においてＥＳＤサージの立上り時間として規定される２ｎＳ〜１０ｎＳの間の値に設定される。第１の電源ライン３と第２の電源ライン４との間に印加される電圧が、第１のトリガ回路２０の時定数τ１よりも早い立上りを有する場合には、第１のトリガ回路２０が第１のトリガ信号をバッファ回路２１に供給する。
【００４５】
第１の電源ライン３と第２の電源ライン４との間には、第２の時定数τ２を有する第２のトリガ回路２２が接続される。第２の時定数τ２は、第１の時定数τ１よりも大きい値に設定される。第２の時定数τ２は、例えば、ＥＳＤ試験規格で定める時定数１５０ｎＳを考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳに設定される。第２の時定数τ２よりも早い立上りを有する電源電圧の変動に対して第２のトリガ回路２２が応答し、第２のトリガ信号をバッファ回路２１に供給する。
【００４６】
バッファ回路２１は、第１のトリガ信号と第２のトリガ信号に応答して、駆動信号を信号ライン５に供給する。すなわち、第１のトリガ信号と第２のトリガ信号の両方が供給された時に、バッファ回路２１は、駆動信号を信号ライン５に供給する。第１の時定数τ１を第２の時定数τ２よりも小さい値に設定することにより、第２の時定数τ２よりも早い立上りを有する電源電圧の変動に第１のトリガ回路２０と第２のトリガ回路２２が応答することでバッファ回路２１が駆動信号を信号ライン５に出力する。
【００４７】
第１の電源ライン３と第２の電源ライン４との間にはシャント回路１４が接続される。シャント回路１４のオン／オフはバッファ回路２１が出力する駆動信号によってオン／オフが制御される。すなわち、第１の時定数τ１よりも早い立上りを有する電源電圧の変動に対してバッファ回路２１が駆動信号をシャント回路１４に供給し、シャント回路１４がオンとなって放電動作が行われる。
【００４８】
信号ライン５の駆動信号が供給される帰還回路２３を有する。帰還回路２３は、バッファ回路２１の駆動信号に応答して、信号ライン５の駆動信号のレベルが維持されるように正帰還させる動作を行う。すなわち、信号ライン５の駆動信号がＨレベルの時に、第１のトリガ回路２０、及びバッファ回路２１を介して構成される帰還ループにより信号ライン５がＨレベルを維持する様に第１のトリガ回路２０に作用する。
【００４９】
第２のトリガ回路２２の時定数τ２で設定される時間が経過した後に、第２のトリガ回路２２からバッファ回路２１へのトリガ信号の供給が終了する。これにより、バッファ回路２１から信号ライン５への駆動信号の供給が終了し、シャント回路１４はオフとなる。すなわち、第１の時定数τ１よりも早い立上りの電源電圧の変動に応答したとしても、シャント回路１４の動作は、第２の時定数τ２で設定される時間の経過後に終了する。従って、第１の時定数τ１よりも立上りが早い電源電圧の変動に第１のトリガ回路２０と第２のトリガ回路２２が応答することにより、放電用のシャント回路１４がオン状態になった場合でも、第２の時定数τ２で設定される時間の経過後にシャント回路１４のオン状態が終了する構成である。この為、シャント回路１４が長時間に亘ってオン状態となりシャント回路１４が破壊に至ると言った事態を回避することが出来る。
【００５０】
本実施形態によれば、第１のトリガ回路２０の時定数τ１を、例えば、ＥＳＤ試験規格の人体モデル（ＨＢＭ）においてＥＳＤサージの立上り時間として規定される２ｎＳ〜１０ｎＳの間の値に設定することで、ＥＳＤサージよりも遅い立上りを有する電源電圧の変動に対する誤動作を回避することが出来る。また、時定数τ１を小さい値に設定しても、帰還回路２３の正帰還動作により、シャント回路１４に供給される駆動信号のレベルが時定数τ２で設定される時間の間維持される為、シャント回路１４による放電を確保することが出来る。また、第２のトリガ回路２２の時定数τ２で設定される時間の経過後、シャント回路１４のオン動作は終了する為、長時間に亘ってシャント回路１４がオンして破壊に至るといった事態を回避することが出来る。
【００５１】
（第６の実施形態）
図６は、第６の実施形態の静電気保護回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、第１のトリガ回路２０は、抵抗２００とコンデンサ２０１の直列回路を有するＣＲ回路で構成される。第１のトリガ回路２０は、第１の時定数τ１を有する。第１の時定数τ１は、抵抗２００とコンデンサ２０１の値によって設定される。抵抗２００とコンデンサ２０１は第１の共通接続端２０２で接続される。第１の共通接続端２０２は、バッファ回路２１を構成するＰＭＯＳトランジスタ２１１のゲートに接続される。
【００５２】
ＰＭＯＳトランジスタ２１１のドレインは第２の共通接続端２１３に接続される。第２の共通接続端２１３と第２の電源ライン４の間には、抵抗２１２が接続される。ＰＭＯＳトランジスタ２１１のソースは、ＰＭＯＳトランジスタ２１０のドレインに接続される。ＰＭＯＳトランジスタ２１０のソースは、第１の電源ライン３に接続される。
【００５３】
第２の共通接続端２１３は、信号ライン５に接続される。信号ライン５は、シャント回路１４を構成するＮＭＯＳトランジスタ１４０のゲートに接続される。ＮＭＯＳトランジスタ１４０のソースは第２の電源ライン４に接続され、ドレインは第１の電源ライン３に接続される。すなわち、ＮＭＯＳトランジスタ１４０の主電流路であるソース・ドレイン路は第１の電源ライン３と第２の電源ライン４間に接続される。
【００５４】
第１の電源ライン３と第２の電源ライン４の間に、第２のトリガ回路２２が接続される。第２のトリガ回路２２は、抵抗２２０とコンデンサ２２１の直列回路を有するＣＲ回路で構成される。抵抗２２０とコンデンサ２２１は第３の共通接続端２２２で接続される。
第２のトリガ回路２２は、第２の時定数τ２を有する。第２の時定数は、抵抗２２０とコンデンサ２２１の値によって設定される。第２の時定数τ２は、第１の時定数τ１よりも大きい値に設定される。第２の時定数τ２は、例えば、ＥＳＤ試験規格である時定数１５０ｎＳを考慮して、例えば、１５０ｎＳの６〜７倍の値である１μＳに設定される。第２の時定数τ２は、抵抗２２０とコンデンサ２２１により設定される。第２の時定数τ２よりも早い立上りを有する電源電圧の変動に対して第２のトリガ回路２２が応答し、第２のトリガ信号をバッファ回路２１に供給する。第３の共通接続端２２２は、バッファ回路２１を構成するＰＭＯＳトランジスタ２１０のゲートに接続される。
【００５５】
バッファ回路２１の第２の共通接続端２１３は、帰還回路２３を構成するＮＭＯＳトランジスタ２３０のゲートに接続される。ＮＭＯＳトランジスタ２３０のソースは第２の電源ライン４に接続され、ドレインは第１のトリガ回路２０の第１の共通接続端２０２に接続される。
【００５６】
本実施形態のＥＳＤ保護動作は、以下の通りである。第１の電源ライン３に第２の電源ライン４に対して正のサージが印加され、このＥＳＤサージの立上り時間が第１の時定数τ１よりも短い場合、第１のトリガ回路２０が応答して第１のトリガ回路２０に過渡的に電流が流れる。第１のトリガ回路２０の抵抗２００における電圧降下により第１の共通接続端２０２の電圧が低下する。
【００５７】
第２のトリガ回路２２の時定数τ２は、第１の時定数τ１よりも大きい値に設定されているので、第２のトリガ回路２２も応答して、第２のトリガ回路２２に過渡的に電流が流れる。第２のトリガ回路２２の抵抗２２０における電圧降下により第３の共通接続端２２２の電圧がＰＭＯＳトランジスタ２１０の閾値を超えて低下すると、ＰＭＯＳトランジスタ２１０はオンする。この時、第１のトリガ回路２０の第１の共通接続端２０２の電圧がＰＭＯＳトランジスタ２１１をオンさせる電圧まで低下していると、ＰＭＯＳトランジスタ２１１もオンとなり、ＰＭＯＳトランジスタ２１０とＰＭＯＳトランジスタ２１１を介して抵抗２１２に電流が流れる。
【００５８】
抵抗２１２に流れる電流により抵抗２１２に生じる電圧降下がＮＭＯＳトランジスタ２３０の閾値を超えるとＮＭＯＳトランジスタ２３０がオンする。ＮＭＯＳトランジスタ２３０がオンすることにより第１のトリガ回路２０の第１の共通接続端２０２の電圧は、第２の電源ライン４の電圧にＮＭＯＳトランジスタ２３０のソース・ドレイン間の電圧降下分だけ高い電圧まで引き下げられる。第１の共通接続端２０２の電圧が引き下げられることでＰＭＯＳトランジスタ２１１のゲートには低電圧、すなわち、ＰＭＯＳトランジスタ２１１のオン状態を維持させる電圧が印加される。すなわち、バッファ回路２１から帰還回路２３を介する帰還ループにより、バッファ回路２１のオン状態を維持させる正帰還ループが形成される。これにより、信号ライン５の電圧はＨレベルに維持される為、ＮＭＯＳトランジスタ１４０のオン状態が維持され、ＮＭＯＳトランジスタ１４０によるサージの放電が行われる。すなわち、第１のトリガ回路２０の時定数τ１を小さい値に設定した場合でも、シャント回路１４を構成するＮＭＯＳトランジスタ１４０によるサージの放電動作を確保することが出来る。
【００５９】
第２の時定数τ２で設定される時間が経過すると第２のトリガ回路２２からＰＭＯＳトランジスタ２１０へのトリガ信号の供給が終了する。これにより、バッファ回路２１はオフとなり、帰還回路２３を介しての第１のトリガ回路２０への帰還動作も終了する。バッファ回路２１がオフすることで、信号ライン５の電圧がＬレベルとなりシャント回路１４を構成するＮＭＯＳトランジスタ１４０はオフとなる。すなわち、バッファ回路２１によるシャント回路１４への駆動信号の供給は、帰還回路２３の帰還動作により一定時間維持されるが、第２の時定数τ２により設定した時間の経過後に終了する。この為、シャント回路１４を構成するＮＭＯＳトランジスタ１４０が長時間に亘ってオン状態となり破壊に至る事態を回避することが出来る。また、第２の時定数τ２に対して小さい値に設定される第１の時定数τ１をＥＳＤ試験規格で定めるＥＳＤサージの立上り時間である２ｎＳ〜１０ｎＳに設定することにより、ＥＳＤサージよりも遅い電源電圧の立上りには応答しない構成とすることが出来る。
【００６０】
本実施形態によれば、第１の時定数τ１の設定によりＥＳＤサージよりも遅い立上りの電源電圧の変動に誤動作しない静電気保護回路を提供することが出来る。また、第２の時定数τ２の設定により、時定数τ２の経過後にシャント回路１４をオフさせることが出来る為、シャント回路１４が長時間に亘ってオン状態となり破壊に至るといった事態を回避することが出来る。
【００６１】
シャント回路１４を構成するＮＭＯＳトランジスタ１４０の導電型は、ＰＭＯＳトランジスタに変更することが出来る。導電型の変更に合せ、各トリガ回路（２０、２２）、バッファ回路２１を構成するＰＭＯＳトランジスタの導電型、並びに接続関係を入れ替えることで、同様に静電気保護回路を構成することが出来る。また、ＮＭＯＳトランジスタ１４０をバイポーラトランジスタに変更することも出来る。バイポーラトランジスタを用いた場合、バイアスの関係から、ＮＭＯＳトランジスタに代えてＮＰＮバイポーラトランジスタを用いる構成とすることが出来る。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
３  第１の電源ライン、４  第２の電源ライン、５  信号ライン、１０  第１のトリガ回路、１１  バッファ回路、１２  第２のトリガ回路、１３  スイッチ回路、１４  シャント回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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