(57)【要約】【課題】寄生容量によるスイッチングに伴って生じる損失を低減すること。【解決手段】絶縁性基板１２ａの上面および下面には、配線パターン１４０１ａ〜１４１０ａおよび放熱用導体層１６ａがそれぞれ設けられる。リードＬＤ０１ａ〜ＬＤ０８ａはそれぞれ、配線パターン１４０１ａ〜１４０８ａと電気的に接続される。ＦＥＴ１８１ａおよび１８２ａは、リードＬＤ０２ａおよびＬＤ０４ａにそれぞれ実装される。ＦＥＴ１８１ａおよび１８２ａのドレイン端子はそれぞれ、配線パターン１４０２ａおよび１４０４ａと電気的に接続される。絶縁性基板１２ａを平面視したとき、配線パターン１４０２ａが投影される領域には放熱用導体層１６ａを切り欠く切り欠き部ＣＴ０２ａが設けられ、配線パターン１４０４ａが投影される領域には放熱用導体層１６ａを切り欠く切り欠き部ＣＴ０４ａが設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の配線パターンが設けられた上面と放熱用導体層が設けられた下面とを有する絶縁性基板と、
前記複数の配線パターンの少なくとも一部に電気的に接続されている複数のリードと、
ドレイン端子またはコレクタ端子を有し、前記複数の配線パターンおよび前記複数のリードのいずれか１つに実装されているパワー半導体素子と、
少なくとも前記絶縁性基板の上面と前記パワー半導体素子とを封止するモールド樹脂と、
を備えるパワー半導体モジュールであって、
前記複数の配線パターンは前記ドレイン端子または前記コレクタ端子と電気的に接続されている第１特定配線パターンを含み、
前記絶縁性基板を平面視して前記第１特定配線パターンが投影される領域の少なくとも一部に前記放熱用導体層を切り欠く第１切り欠き部が設けられている、パワー半導体モジュール。
【請求項２】
前記第１切り欠き部は前記第１特定配線パターンに沿って形成されている、請求項１記載のパワー半導体モジュール。
【請求項３】
前記パワー半導体素子のオン／オフ動作を制御する制御素子をさらに備え、
前記複数の配線パターンは前記制御素子を前記パワー半導体素子のゲート端子またはベース端子と電気的に接続する第２特定配線パターンを含み、
前記絶縁性基板を平面視して前記第２特定配線パターンが投影される領域の少なくとも一部に前記放熱用導体層を切り欠く第２切り欠き部が設けられている、請求項１または２記載のパワー半導体モジュール。
【請求項４】
前記第２切り欠き部は前記第２特定配線パターンに沿って形成されている、請求項３記載のパワー半導体モジュール。
【請求項５】
前記パワー半導体素子は前記複数のリードの１つである特定リードに実装され、
前記特定リードは接合材を介して前記第１特定配線パターンと電気的に接続され、
前記絶縁性基板と前記第１特定配線パターンとの接合面の面積は前記接合材と前記特定リードとの接合面の面積よりも小さい、請求項１ないし５のいずれかに記載のパワー半導体モジュール。
【請求項６】
前記絶縁性基板を平面視して前記第１切り欠き部と重なる領域に前記絶縁性基板の厚み方向に凹む凹部が形成され、
前記絶縁性基板の誘電率よりも低い誘電率を有する部材が前記凹部に設けられている、請求項１ないし５のいずれかに記載のパワー半導体モジュール。
【請求項７】
前記パワー半導体素子はＦＥＴまたはＩＧＢＴである、請求項１ないし６のいずれかに記載のパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワー半導体モジュールに関し、特に、配線パターンが設けられた上面と放熱用導体層が設けられた下面とを有する絶縁性基板と、配線パターンに電気的に接続されているリードと、配線パターンまたはリードに実装されているパワー半導体素子と、少なくとも絶縁性基板の上面とパワー半導体素子とを封止するモールド樹脂とを備える、パワー半導体モジュールに関する。
【背景技術】
【０００２】
この種のパワー半導体モジュールの一例が、特許文献１に開示されている。この文献の図１および図２によれば、放熱板１０４上に絶縁層１０５が形成され、絶縁層１０５上に所定の配線パターン１０６が形成されている。また、配線パターン１０６上にはリード１０３ａ，１０３ｂが配置され、リード１０３ａ上には電力用素子１０１が実装されている。
【０００３】
なお、電力用素子１０１は発熱素子であるところ、放熱板１０４は、電力用素子１０１が接続されている配線パターン１０６の下全面にわたって形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１２９８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
放熱板１０４をこのように形成すると、放熱性に優れるものの、電力損失という点では次のような課題が生じる。
【０００６】
たとえば電力用素子１０１として理想的なＦＥＴ(Field Effect Transistor)を採用した場合、ＦＥＴのゲートがオフのときにはドレイン−ソース間に電流が流れることはない。しかし、実際のＦＥＴは、ドレイン−ソース間に寄生容量を有する。このため、ＦＥＴのゲートをオフした後も、ＦＥＴのスイッチングに伴う交流電流が、寄生容量を介してドレイン−ソース間に流れてしまう。
【０００７】
寄生容量は、ＦＥＴのドレイン−ソース間に加えて、以下の箇所にも発生する。上述のように、放熱板１０４は、ＦＥＴが接続されている配線パターン１０６の下全面にわたって形成される。このため、配線パターン１０６のうちＦＥＴのドレイン端子に接続されている一部の配線パターン（第１特定配線パターン）と放熱板１０４とで、絶縁層１０５を挟んで寄生容量が形成されてしまう。こうして形成された寄生容量は、絶縁層１０５を十分に厚くすることで抑制されるが、絶縁層１０５の厚みの増大は低背化を妨げる。
【０００８】
なお、寄生容量については、この発明の実施形態を説明する際に、図６（Ａ）および図６（Ｂ）を参照して詳しく説明する。
【０００９】
寄生容量はＦＥＴとともにループ回路を形成し、寄生容量に蓄えられた電力はループ回路内で消費される。このような電力消費に起因する電力損失つまりスイッチングに伴って生じる損失は、寄生容量が大きいほど大きくなる。したがって、スイッチングに伴って生じる損失の問題は、車載向けのように大電流（例：数十Ａ以上１００Ａ以下）を要するパワー半導体モジュールにおいて、特に顕著となる。
【００１０】
また、上述の課題は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)，バイポーラトランジスタ等を電力用素子１０１として採用した場合でも、同様である。因みに、ＦＥＴのドレイン端子はＩＧＢＴ等ではコレクタ端子に相当し、ＦＥＴのソース端子はＩＧＢＴ等ではエミッタ端子に相当する。
【００１１】
それゆえに、この発明の主たる目的は、絶縁性基板の下面に放熱用導体層が形成されたパワー半導体モジュールにおいて、低背化を図りつつ、寄生容量によるスイッチングに伴って生じる損失を低減することができる、パワー半導体モジュールを提供することである。
【課題を解決するための手段】
【００１２】
この発明に係るパワー半導体モジュールは、複数の配線パターンが設けられた上面と放熱用導体層が設けられた下面とを有する絶縁性基板と、複数の配線パターンの少なくとも一部に電気的に接続されている複数のリードと、ドレイン端子またはコレクタ端子を有し、複数の配線パターンおよび複数のリードのいずれか１つに実装されているパワー半導体素子と、少なくとも絶縁性基板の上面とパワー半導体素子とを封止するモールド樹脂と、を備えるパワー半導体モジュールであって、複数の配線パターンはドレイン端子またはコレクタ端子と電気的に接続されている第１特定配線パターンを含み、絶縁性基板を平面視して第１特定配線パターンが投影される領域の少なくとも一部に放熱用導体層を切り欠く第１切り欠き部が設けられている。
【００１３】
ドレイン端子またはコレクタ端子は、第１特定配線パターンと電気的に接続され、放熱用導体層を切り欠く第１切り欠き部は、絶縁性基板を平面視して第１特定配線パターンが投影される領域の少なくとも一部に設けられる。これによって、絶縁性基板を挟んで第１特定配線パターンと放熱用導体層との間に形成される寄生容量が低減される。
【００１４】
パワー半導体素子のスイッチングに伴って生じる損失は、寄生容量の低減とともに低減される。また、絶縁性基板の厚みを増大させる必要がないため、パワー半導体モジュールの低背化が図られる。
【００１５】
好ましくは、第１切り欠き部は第１特定配線パターンに沿って形成されている。これによって、放熱性の維持とスイッチングに伴って生じる損失の低減とが両立される。
【００１６】
好ましくは、パワー半導体素子のオン／オフ動作を制御する制御素子がさらに備えられ、複数の配線パターンは制御素子をパワー半導体素子のゲート端子またはベース端子と電気的に接続する第２特定配線パターンを含み、絶縁性基板を平面視して第２特定配線パターンが投影される領域の少なくとも一部に放熱用導体層を切り欠く第２切り欠き部が設けられている。
【００１７】
絶縁性基板を挟んで第２特定配線パターンと放熱用導体層との間に形成された寄生容量は、第２切り欠き部によって低減される。これによって、オン／オフ動作のためのパルス波形の鈍りを抑制でき、ひいてはスイッチング周波数の高周波化（スイッチング周期の短縮化）が図られる。
【００１８】
さらに好ましくは、第２切り欠き部は第２特定配線パターンに沿って形成されている。これによって、放熱性の維持と波形の鈍りの抑制等とが両立される。
【００１９】
好ましくは、パワー半導体素子は複数のリードの１つである特定リードに実装され、特定リードは接合材を介して第１特定配線パターンと電気的に接続され、絶縁性基板と第１特定配線パターンとの接合面の面積は接合材と特定リードとの接合面の面積よりも小さい。
【００２０】
絶縁性基板と第１特定配線パターンとの接合面の面積を小さくすることで、第１切り欠き部の領域を小さくすることができ、放熱性の維持とスイッチングに伴って生じる損失の低減との両立がさらに容易になる。
【００２１】
好ましくは、絶縁性基板を平面視して第１切り欠き部と重なる領域に絶縁性基板の厚み方向に凹む凹部が形成され、絶縁性基板の誘電率よりも低い誘電率を有する部材が凹部に設けられている。これによって、パワー半導体モジュールが金属ブロック等の導電体に実装される場合でも、寄生容量の低減ひいてはスイッチングに伴って生じる損失の低減が図られる。
【００２２】
好ましくは、パワー半導体素子はＦＥＴまたはＩＧＢＴである。この場合も、絶縁性基板を挟んでドレイン端子またはコレクタ端子と放熱用導体層との間に形成される寄生容量が低減される。
【発明の効果】
【００２３】
この発明によれば、ドレイン端子またはコレクタ端子は、第１特定配線パターンと電気的に接続され、放熱用導体層を切り欠く第１切り欠き部は、絶縁性基板を平面視して第１特定配線パターンが投影される領域の少なくとも一部に設けられる。これによって、絶縁性基板を挟んで第１特定配線パターンと放熱用導体層との間に形成される寄生容量が低減される。パワー半導体素子のスイッチングに伴って生じる損失は、寄生容量の低減とともに低減される。また、絶縁性基板の厚みを増大させる必要がないため、パワー半導体モジュールの低背化が図られる。
【００２４】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【図面の簡単な説明】
【００２５】
【図１】（Ａ）は実施例１のパワー半導体モジュールのうち樹脂モールド以外の構造を上から眺めた状態を示す上面図であり、（Ｂ）は当該構造を下から眺めた状態を示す下面図である。
【図２】（Ａ）は図１（Ａ）に示す構造のＡ１−Ａ１´断面を示す断面図であり、（Ｂ）は図１（Ａ）に示す構造のＡ２−Ａ２´断面を示す断面図である。
【図３】実施例１のパワー半導体モジュールの断面を示す断面図である。
【図４】実施例１のパワー半導体モジュールをなす絶縁性基板を上から眺めた状態を示す上面図である。
【図５】（Ａ）は実施例１のパワー半導体モジュールを構成するＦＥＴを上から眺めた状態を示す上面図であり、（Ｂ）は当該ＦＥＴを横から眺めた状態を示す側面図であり、（Ｃ）は当該ＦＥＴを下から眺めた状態を示す下面図である。
【図６】（Ａ）はＦＥＴとその周辺の部材とによって構成される等価回路を示す回路図であり、（Ｂ）はＦＥＴのゲート−ソース間の寄生容量に起因して鈍った指令パルスの波形を示す波形図である。
【図７】（Ａ）は図２（Ａ）に示すＡ１−Ａ１´断面の要部を拡大して示す要部断面図であり、（Ｂ）は図２（Ｂ）に示すＡ２−Ａ２´断面の要部を拡大して示す要部断面図である。
【図８】（Ａ）は実施例１のパワー半導体モジュールの製造工程の一部を示す図解図であり、（Ｂ）は実施例１のパワー半導体モジュールの製造工程の他の一部を示す図解図であり、（Ｃ）は実施例１のパワー半導体モジュールの製造工程のその他の一部を示す図解図であり、（Ｄ）は実施例１のパワー半導体モジュールの製造工程のさらにその他の一部を示す図解図であり、（Ｅ）は実施例１のパワー半導体モジュールの製造工程の他の一部を示す図解図である。
【図９】（Ａ）は実施例２のパワー半導体モジュールのうち樹脂モールド以外の構造を上から眺めた状態を示す上面図であり、（Ｂ）は当該構造を下から眺めた状態を示す下面図である。
【図１０】（Ａ）は図９（Ａ）に示す構造のＢ１−Ｂ１´断面を示す断面図であり、（Ｂ）は図９（Ａ）に示す構造のＢ２−Ｂ２´断面を示す断面図である。
【図１１】実施例２のパワー半導体モジュールをなす絶縁性基板を上から眺めた状態を示す上面図である。
【図１２】（Ａ）は実施例３のパワー半導体モジュールのうち樹脂モールド以外の構造を上から眺めた状態を示す上面図であり、（Ｂ）は当該構造を下から眺めた状態を示す下面図である。
【図１３】（Ａ）は図１２（Ａ）に示す構造のＣ１−Ｃ１´断面を示す断面図であり、（Ｂ）は図１２（Ａ）に示す構造のＣ２−Ｃ２´断面を示す断面図である。
【図１４】実施例３のパワー半導体モジュールをなす基板を上から眺めた状態を示す上面図である。
【図１５】（Ａ）は図１３（Ａ）に示すＣ１−Ｃ１´断面の要部を拡大して示す要部断面図であり、（Ｂ）は図１３（Ｂ）に示すＣ２−Ｃ２´断面の要部を拡大して示す要部断面図である。
【図１６】（Ａ）は実施例４のパワー半導体モジュールのうち樹脂モールド以外の構造の或る断面の要部を拡大して示す要部断面図であり、（Ｂ）は当該構造の他の断面の要部を拡大して示す要部断面図である。
【図１７】（Ａ）は実施例４のパワー半導体モジュールの製造工程の一部を示す図解図であり、（Ｂ）は実施例４のパワー半導体モジュールの製造工程の他の一部を示す図解図であり、（Ｃ）は実施例４のパワー半導体モジュールの製造工程のその他の一部を示す図解図であり、（Ｄ）は実施例４のパワー半導体モジュールの製造工程のさらにその他の一部を示す図解図である。
【図１８】実施例５のパワー半導体モジュールのうち樹脂モールド以外の構造を下から眺めた状態を示す下面図である。
【発明を実施するための形態】
【００２６】
［実施例１］
図１（Ａ）〜図１（Ｂ），図２（Ａ）〜図２（Ｂ），図３，図４および図５（Ａ）〜図５（Ｃ）を参照して、この実施例のパワー半導体モジュール１０ａは、上面または下面の外縁が正方形を描く絶縁性基板１２ａを含む。図４から分かるように、絶縁性基板１２ａの上面には配線パターン１４０１ａ〜１４１０ａが設けられる。また、図１（Ｂ）から分かるように、絶縁性基板１２ａの下面には放熱用導体層１６ａが設けられる。
【００２７】
この実施例では、絶縁性基板１２ａの上面または下面の外縁が描く正方形の或る辺に沿ってＸ軸が割り当てられ、当該正方形の他の辺に沿ってＹ軸が割り当てられ、絶縁性基板１２ａの厚み方向にＺ軸が割り当てられる。ここで、絶縁性基板１２ａの上面はＺ軸の正側を向き、絶縁性基板１２ａの下面はＺ軸の下側を向く。
【００２８】
図４を参照して、配線パターン１４０１ａ〜１４０４ａ，１４０６ａ〜１４０７ａの各々は、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッドである。また、配線パターン１４０５ａは、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッド１４０５１ａと、Ｚ軸方向の正側から眺めて略逆Ｌ字状に延在する配線導体１４０５２ａとを互いに結合した形状を有する。
【００２９】
同様に、配線パターン１４０８ａは、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッド１４０８１ａと、Ｚ軸方向の正側から眺めて略Ｌ字状に延在する配線導体１４０８２ａとを互いに結合した形状を有する。また、配線パターン１４０９ａは直線を描く配線導体であり、配線パターン１４１０ａは略逆Ｌ字を描く配線導体である。
【００３０】
配線パターン１４０１ａ〜１４０４ａは、各々がＸ軸方向の負側端部をＹ軸に沿って並ぶように、絶縁性基板１２ａの上面に設けられる。配線パターン１４０５ａ〜１４０８ａは、各々（配線パターン１４０５ａおよび１４０８ａについては電極パッド１４０５１ａおよび１４０８１ａ）がＸ軸方向の正側端部をＹ軸に沿って並ぶように、絶縁性基板１２ａの上面に設けられる。このとき、配線パターン１４０５ａの一部をなす配線導体１４０５２ａは、Ｘ軸方向の負側に延在し、その後にＹ軸方向の負側に屈曲する。また、配線パターン１４０８ａの一部をなす配線導体１４０８２ａは、Ｘ軸方向の負側に延在し、その後にＹ軸方向の正側に屈曲する。
【００３１】
配線パターン１４０９ａは、配線パターン１４０２ａよりもＸ軸方向における正側の位置からＸ軸方向の正側に延在するように、絶縁性基板１２ａの上面に設けられる。また、配線パターン１４１０ａは、その短辺が配線パターン１４０９ａよりもＹ軸方向における負側の位置をＸ軸に沿って延在し、その長辺がＹ軸に沿って延在するように、絶縁性基板１２ａの上面に設けられる。
【００３２】
なお、配線パターン１４０２ａおよび１４０４ａが“第１特定配線パターン”であり、配線パターン１４０９ａおよび１４１０ａが“第２特定配線パターン”である。
【００３３】
図１（Ｂ）を参照して、放熱用導体層１６ａには、絶縁性基板１２ａをＺ軸方向の正側から透視して配線パターン１４０１ａ〜１４０４ａ，１４０６ａ〜１４０７ａ，１４０９ａ〜１４１０ａが投影される領域に、切り欠き部ＣＴ０１ａ〜ＣＴ０４ａ，ＣＴ０６ａ〜ＣＴ０７ａ，ＣＴ０９ａ〜ＣＴ１０ａが形成される。放熱用導体層１６ａにはまた、同じように透視して配線パターン１４０５ａの一部をなす電極パッド１４０５１ａが投影される領域および配線パターン１４０８ａの一部をなす電極パッド１４０８１ａが投影される領域に、切り欠き部ＣＴ０５ａおよびＣＴ０８ａが形成される。
【００３４】
より具体的に説明すると、切り欠き部ＣＴ０１ａ〜ＣＴ０４ａ，ＣＴ０６ａ〜ＣＴ０７ａ，ＣＴ０９ａ〜ＣＴ１０ａのサイズおよび位置は、配線パターン１４０１ａ〜１４０４ａ，１４０６ａ〜１４０７ａ，１４０９ａ〜１４１０ａのサイズおよび位置とそれぞれ一致する。これに対して、切り欠き部ＣＴ０５ａのサイズおよび位置は配線パターン１４０５ａの一部をなす電極パッド１４０５１ａのサイズおよび位置と一致し、切り欠き部ＣＴ０８ａのサイズおよび位置は配線パターン１４０８ａの一部をなす電極パッド１４０８１ａのサイズおよび位置と一致する。
【００３５】
なお、切り欠き部ＣＴ０２ａおよびＣＴ０４ａが“第１切り欠き部”であり、切り欠き部ＣＴ０９ａおよびＣＴ１０ａが“第２切り欠き部”である。
【００３６】
図１（Ａ）および図４を参照して、リードＬＤ０１ａ〜ＬＤ０８ａは、薄板状のリードフレームからフレームを切断することで得られる薄板状の配線導体である。リードＬＤ０１ａ〜ＬＤ０４ａは、導電性接合材（図示せず）によって配線パターン１４０１ａ〜１４０４ａと電気的に接続され、接続部を基端としてＸ軸方向の負側に延在する。また、リードＬＤ０５ａ〜ＬＤ０８ａは、導電性接合材によって配線パターン１４０５ａ〜１４０８ａと電気的に接続され、接続部を基端としてＸ軸方向の正側に延在する。
【００３７】
より詳しくは、導電性接合材は各基端の下面と各配線パターンの上面との間に配され、導電性接合材を溶融させることで各基端が各配線パターンに固着される。なお、リードＬＤ０５ａおよびＬＤ８ａについては、それぞれの基端が電極パッド１４０５１ａおよび１４０８１ａと接続される。
【００３８】
また、図２（Ａ）および図２（Ｂ）から分かるように、リードＬＤ０１ａ〜ＬＤ０８ａは、Ｚ軸方向の正側にオフセットが確保されるように曲げ加工（タブ下げ加工）を施された状態で、Ｘ軸方向の正側または負側に延在する。
【００３９】
図５（Ａ）〜図５（Ｃ）を参照して、パワー半導体素子であるＦＥＴ１８１ａおよび１８２ａの各々は、上面および下面が正方形をなす素子基板１８０４を含む。素子基板１８０４の下面にはドレイン端子１８０１が設けられ、素子基板１８０４の上面にはゲート端子１８０２およびソース端子１８０３が設けられる。
【００４０】
より詳しくは、ドレイン端子１８０１は素子基板１８０４の下面の全域にわたって形成される。これに対して、ゲート端子１８０２およびソース端子１８０３の各々は、Ｚ軸方向の正側から眺めて素子基板１８０４の輪郭の内側に収まるように形成される。ゲート端子１８０２はＹ軸方向の負側に配され、ソース端子１８０３はＹ軸方向の正側に配される。
【００４１】
ＦＥＴ１８１ａはリードＬＤ０２ａの基端の上面に導電性接合材によって実装され、ＦＥＴ１８２ａはリードＬＤ０４ａの基端の上面に導電性接合材によって実装される。実装状態においては、ＦＥＴ１８１ａおよび１８２ａのいずれについても、ゲート端子１８０２およびソース端子１８０３がＺ軸方向の正側を向き、ドレイン端子１８０１がＺ軸方向の負側を向く。
【００４２】
したがって、リードＬＤ０２ａには、ＦＥＴ１８１ａのドレイン端子１８０１が電気的に接続され、リードＬＤ０４ａには、ＦＥＴ１８２ａのドレイン端子１８０１が電気的に接続される。
【００４３】
ＦＥＴ１８１ａのゲート端子１８０２はボンディングワイヤＷ１１ａによって配線パターン１４０９ａと電気的に接続され、ＦＥＴ１８１ａのソース端子１８０３はボンディングワイヤＷ１２ａによってリードＬＤ０１ａと電気的に接続される。ＦＥＴ１８２ａのゲート端子１８０２はボンディングワイヤＷ２１ａによって配線パターン１４１０ａと接続され、ＦＥＴ１８２ａのソース端子１８０３はボンディングワイヤＷ２２ａによってリードＬＤ０３ａと接続される。
【００４４】
絶縁性基板１２ａを平面視して、ＦＥＴ１８１ａは配線パターン１４０２ａの輪郭の内側に収められ、ＦＥＴ１８２ａは配線パターン１４０４ａの輪郭の内側に収められる。絶縁性基板１２ａを平面視してＦＥＴ１８１ａのソース端子１８０３が投影される領域を“特定領域ＳＲ１ａ”と定義し、絶縁性基板１２ａを平面視してＦＥＴ１８２ａのソース端子１８０３が投影される領域を“特定領域ＳＲ２ａ”と定義すると、特定領域ＳＲ１ａおよびＳＲ２ａは図４に示すように割り当てられる。したがって、特定領域ＳＲ１ａおよびＳＲ２ａも、配線パターン１４０２ａの輪郭の内側および配線パターン１４０４ａの輪郭の内側にそれぞれ収められる。
【００４５】
これを踏まえて、“第１切り欠き部”である切り欠き部ＣＴ０２ａおよびＣＴ０４ａの配置を改めて説明すると、切り欠き部ＣＴ０２ａは、絶縁性基板１２ａを平面視して配線パターン１４０２ａが投影される領域の少なくとも一部でかつ特定領域ＳＲ１ａを覆う領域に設けられる。同様に、切り欠き部ＣＴ０４ａは、絶縁性基板１２ａを平面視して配線パターン１４０４ａが投影される領域の少なくとも一部でかつ特定領域ＳＲ２ａを覆う領域に設けられる。また、切り欠き部ＣＴ０２ａおよびＣＴ０４ａは、配線パターン１４０２ａおよび１４０４ａに沿って形成される。なお、本発明において、上述の特定領域を覆う領域にまで、切り欠き部を設けることは必須要件ではなく、“第１特定配線パターン”が投影される領域の少なくとも一部に切り欠き部が設けられていればよい。
【００４６】
図１（Ａ）および図２（Ａ）を参照して、制御素子２０ａは、ＦＥＴ１８１ａおよび１８２ａのオン／オフ動作を制御する素子であり、上面および下面が矩形をなす板状の素子基板２０１ａから当該下面に沿って突出する８つのピンを有する。８つのピンはピンＰ１ａ〜Ｐ４ａを含み、ピンＰ３ａおよびＰ４ａを含む４つのピンが突出する方向は、ピンＰ１ａおよびＰ２ａを含む４つのピンが突出する方向と逆の方向である。
【００４７】
このような構造をなす制御素子２０ａは、ピンＰ１ａおよびＰ２ａを含む４つのピンがＸ軸方向の負側に突出し、ピンＰ３ａおよびＰ４ａを含む４つのピンがＸ軸方向の正側に突出する姿勢で、絶縁性基板１２ａの上面のほぼ中央に実装される。ピンＰ１ａおよびＰ２ａは導電性接合材によって配線パターン１４０９ａおよび１４１０ａと電気的に接続され、ピンＰ３ａおよびＰ４ａは導電性接合材によって配線パターン１４０５ａおよび１４０８ａと電気的に接続される。
【００４８】
制御素子２０ａは、配線パターン１４０９ａおよびボンディングワイヤＷ１１ａを介してＦＥＴ１８１ａのゲート端子にパルス電圧を印加し、配線パターン１４１０ａおよびボンディングワイヤＷ２１ａを介してＦＥＴ１８２ａのゲート端子にパルス電圧を印加する。これによって、ＦＥＴ１８１ａおよび１８２ａがオン／オフ制御される。
【００４９】
これを踏まえて、“第２切り欠き部”である切り欠き部ＣＴ０９ａおよびＣＴ１０ａの配置を改めて説明すると、切り欠き部ＣＴ０９ａは、絶縁性基板１２ａを平面視して配線パターン１４０９ａが投影される領域の少なくとも一部に設けられる。切り欠き部ＣＴ１０ａは、絶縁性基板１２ａを平面視して配線パターン１４１０ａが投影される領域の少なくとも一部に設けられる。また、切り欠き部ＣＴ０９ａおよびＣＴ１０ａはそれぞれ、配線パターン１４０９ａおよび１４１０ａに沿って延在する。
【００５０】
図３に示すように、絶縁性基板１２ａの上面およびＦＥＴ１８１ａ〜１８１ｂは、モールド樹脂２２ａによって封止される。リードＬＤ０１ａ〜ＬＤ０４ａの先端は、モールド樹脂２２ａによって封止されることなくＸ軸方向の負側に突出し、リードＬＤ０５ａ〜ＬＤ０８ａの先端は、モールド樹脂２２ａによって封止されることなくＸ軸方向の正側に突出する。放熱用導体層１６ａも、モールド樹脂２２ａによって封止されることなくＺ軸方向の負側に露出する。
【００５１】
ＦＥＴ１８１ａまたは１８２ａとその周辺の部材とによって構成される等価回路を図６（Ａ）に示す。図６（Ａ）によれば、ＦＥＴ１８１ａおよび１８２ａのいずれについても、ドレイン端子１８０１とソース端子１８０３との間に寄生容量Ｃｄｓが形成され、ゲート端子１８０２とソース端子１８０３との間に寄生容量Ｃｇｓが形成される。
【００５２】
また、切り欠き部ＣＴ０２ａ，ＣＴ０９ａが存在しない場合、ＦＥＴ１８１ａについては、ドレイン端子１８０１と放熱用導体層１６ａとの間に寄生容量Ｃ１１が形成され、ゲート端子１８０２と放熱用導体層１６ａとの間に寄生容量Ｃ１２が形成され、ソース端子１８０３と放熱用導体層１６ａとの間に寄生容量Ｃ１３が形成される（寄生容量Ｃ１１〜Ｃ１３の位置については、図７（Ａ）参照）。
【００５３】
この結果、ＦＥＴ１８１ａに発生した寄生容量Ｃｄｓには、直列接続された寄生容量Ｃ１１およびＣ１３の合成容量（＝（Ｃ１１＊Ｃ１３）／（Ｃ１１＋Ｃ１３））が並列的に合成される。また、ＦＥＴ１８１ａに発生した寄生容量Ｃｇｓには、直列接続された寄生容量Ｃ１２およびＣ１３の合成容量（＝（Ｃ１２＊Ｃ１３）／（Ｃ１２＋Ｃ１３））が並列的に合成される。
【００５４】
ＦＥＴ１８２ａについては、切り欠き部ＣＴ０４ａ，ＣＴ１０ａが存在しない場合、ドレイン端子１８０１と放熱用導体層１６ａとの間に寄生容量Ｃ２１が形成され、ゲート端子１８０２と放熱用導体層１６ａとの間に寄生容量Ｃ２２が形成され、ソース端子１８０３と放熱用導体層１６ａとの間に寄生容量Ｃ２３が形成される（寄生容量Ｃ２１〜Ｃ２３の位置については、図７（Ｂ）参照）。
【００５５】
この結果、ＦＥＴ１８２ａに発生した寄生容量Ｃｄｓには、直列接続された寄生容量Ｃ２１およびＣ２３の合成容量（＝（Ｃ２１＊Ｃ２３）／（Ｃ２１＋Ｃ２３））が並列的に合成される。また、ＦＥＴ１８２ａに発生した寄生容量Ｃｇｓには、直列接続された寄生容量Ｃ２２およびＣ２３の合成容量（＝（Ｃ２２＊Ｃ２３）／（Ｃ２２＋Ｃ２３））が並列的に合成される。
【００５６】
しかし、本実施形態においては、放熱用導体層１６ａには、平面視して配線パターン１４０２ａが投影される位置に切り欠き部ＣＴ０２ａが設けられ、平面視して配線パターン１４０９ａが投影される位置に切り欠き部ＣＴ０９ａが設けられる（図７（Ａ）参照）。放熱用導体層１６ａにはまた、平面視して配線パターン１４０４ａが投影される位置に切り欠き部ＣＴ０４ａが設けられ、平面視して配線パターン１４１０ａが投影される位置に切り欠き部ＣＴ１０ａが設けられる（図７（Ｂ）参照）。したがって、寄生容量Ｃ１１〜Ｃ１３およびＣ２１〜Ｃ２３は、ゼロになるか或いはほぼゼロになる。すなわち、切り欠き部ＣＴ０２ａ，ＣＴ０９ａ，ＣＴ０４ａおよびＣＴ１０ａが存在しない場合よりも寄生容量を小さくすることができる。
【００５７】
図６（Ｂ）を参照して、ＦＥＴ１８１ａまたは１８２ａのゲート端子に印加される制御パルスの電圧は、制御パルスの立ち上がり部分で上昇する。ゲート−ソース間に寄生容量が存在すると、制御パルスは当該寄生容量の充電と並行して立ち上がるため、パルス波形が鈍り、立ち上がりに時間的な遅れが生じる。
【００５８】
この時間的な遅れより速い周期でＦＥＴ１８１ａまたは１８２ａをターンオン／ターンオフさせるべく高周波の制御パルスを印加しても、上述の鈍りが存在するため、現実的にはそのような高速なターンオン／ターンオフ制御は困難である。そこで、この実施例では、ゲート−ソース間の寄生容量を上述の要領で低減するようにしている。これによって、制御パルスの高周波化（スイッチング周波数の高周波化）が可能となる。
【００５９】
このような構造を有するパワー半導体モジュール１０ａの製造方法を図８（Ａ）〜図８（Ｅ）に示す。まず、絶縁性基板１２ａ，配線パターン１４０１ａ〜１４１０ａおよび放熱用導体層１６ａが準備される（図８（Ａ）参照）。実際には、絶縁性基板１２ａは、０．１ｍｍ以上０．３ｍｍ以下の厚みを有する絶縁シートであり、放熱用導体層１６ａは、１．０ｍｍ以上２．０ｍｍ以下の厚みを有する金属板である。絶縁性基板１２ａは放熱用導体層１６ａの上面に貼着され、その後に配線パターン１４０１ａ〜１４１０ａが絶縁性基板１２ａの上面に形成される（図８（Ｂ）参照）。
【００６０】
続いて、リードＬＤ０１ａ〜ＬＤ０８ａが導電性接合材によって配線パターン１４０１ａ〜１４０８ａと接続され（図８（Ｃ）参照）、ＦＥＴ１８１ａおよび１８２ａがリードＬＤ０２ａおよびＬＤ０４ａに実装される（図８（Ｄ）参照）。このとき、ＦＥＴ１８１ａのドレイン端子１８０１がリードＬＤ０２ａと電気的に接続され、ＦＥＴ１８２ａのドレイン端子１８０１がリードＬＤ０４ａと電気的に接続される。
【００６１】
なお、ＦＥＴ１８１ａについては、ゲート端子１８０２がボンディングワイヤＷ１１ａによって配線パターン１４０９ａと電気的に接続され、ソース端子１８０３がボンディングワイヤＷ１２ａによってリードＬＤ０１ａと電気的に接続される。また、ＦＥＴ１８２ａについては、ゲート端子１８０２がボンディングワイヤＷ２１ａによって配線パターン１４１０ａと接続され、ソース端子１８０３がボンディングワイヤＷ２２ａによってリードＬＤ０３ａと接続される。
【００６２】
ＦＥＴ１８１ａおよび１８２ａの実装およびワイヤボンディングが完了すると、絶縁性基板１２ａの上面およびＦＥＴ１８１ａ〜１８２ａがモールド樹脂２２ａによって封止される（図８（Ｅ）参照）。これによって、パワー半導体モジュール１０ａが完成する。
【００６３】
以上の説明から分かるように、絶縁性基板１２ａの上面には複数の配線パターン１４０１ａ〜１４１０ａが設けられ、絶縁性基板１２ａの下面には放熱用導体層１６ａが設けられる。リードＬＤ０１ａ〜ＬＤ０８ａはそれぞれ、配線パターン１４０１ａ〜１４０８ａと電気的に接続される。ドレイン端子１８０１を各々が有するＦＥＴ１８１ａおよび１８２ａは、リードＬＤ０２ａおよびＬＤ０４ａにそれぞれ実装される。
【００６４】
したがって、ＦＥＴ１８１ａのドレイン端子１８０１は配線パターン１４０２ａと電気的に接続され、ＦＥＴ１８２ａのドレイン端子１８０１は配線パターン１４０４ａと電気的に接続される。絶縁性基板１２ａを平面視したとき、配線パターン１４０２ａが投影される領域には放熱用導体層１６ａを切り欠く切り欠き部ＣＴ０２ａが設けられ、配線パターン１４０４ａが投影される領域には放熱用導体層１６ａを切り欠く切り欠き部ＣＴ０４ａが設けられる。
【００６５】
これによって、絶縁性基板１２ａを挟んでドレイン端子１８０１と放熱用導体層１６ａとの間に形成される寄生容量Ｃ１１およびＣ２１が低減される。ＦＥＴ１８１ａ，１８２ａのスイッチングに伴って生じる損失は、寄生容量Ｃ１１，Ｃ２１の低減とともに低減される。また、絶縁性基板１２ａの厚みを増大させる必要がないため、パワー半導体モジュール１０ａの低背化が図られる。
【００６６】
また、第１切り欠き部である切り欠き部ＣＴ０２ａおよびＣＴ０４ａは配線パターン１４０２ａおよび１４０４ａに沿って形成されている。また、第１切り欠き部である切り欠き部ＣＴ０２ａおよびＣＴ０４ａは、平面視で、配線パターン１４０２ａおよび１４０４ａと略同一のサイズ、位置、形状で形成されている。これによって、放熱性の維持とスイッチングに伴って生じる損失の低減との両立が図られる。
【００６７】
さらに、ＦＥＴ１８１ａおよびＦＥＴ１８２ａのオン／オフ動作を制御するための制御素子２０ａは、配線パターン１４０９ａを介してＦＥＴ１８１ａのゲート端子と電気的に接続され、配線パターン１４１０ａを介してＦＥＴ１８２ａのゲート端子と電気的に接続される。絶縁性基板１２ａを平面視したとき、配線パターン１４０９ａが投影される領域には放熱用導体層１６ａを切り欠く切り欠き部ＣＴ０９ａが設けられ、配線パターン１４１０ａが投影される領域には放熱用導体層１６ａを切り欠く切り欠き部ＣＴ１０ａが設けられる（図１（Ａ）、（Ｂ）参照）。
【００６８】
切り欠き部ＣＴ０９ａおよびＣＴ１０ａを設けない場合に絶縁性基板１２ａを挟んで配線パターン１４０９ａおよび１４１０ａと放熱用導体層１６ａとの間に形成される寄生容量Ｃ１２およびＣ２２（図７（Ａ），図７（Ｂ）参照）は、切り欠き部ＣＴ０９ａおよびＣＴ１０ａによって低減される。これによって、オン／オフ動作のためのパルス波形の鈍りを抑制でき、ひいてはスイッチング周波数の高周波化（スイッチング周期の短縮化）が図られる。
［実施例２］
【００６９】
図９（Ａ）〜図９（Ｂ），図１０（Ａ）〜図１０（Ｂ）および図１１を参照して、他の実施例のパワー半導体モジュール１０ｂの構造を説明する。パワー半導体モジュール１０ｂは、上述したパワー半導体モジュール１０ａの構造とほぼ同じであるため、参照番号に付された“ａ”を“ｂ”に変更し、同様の構造に関する重複した説明を極力省略して、異なる構造を重点的に説明する。
【００７０】
相違点は、端的には、ＦＥＴ１８１ｂおよび１８２ｂが配線パターン１４０１ｂおよび１４０３ｂの上面に実装される点である。このような構造であっても、パワー半導体モジュール１０ｂの低背化を図りつつ、ＦＥＴ１８１ｂ〜１８２ｂのスイッチングに伴って生じる損失を低減することができ、さらにはスイッチング周期を短縮することができる。
【００７１】
図１１を参照して、配線パターン１４０２ｂ，１４０４ｂ，１４０６ｂ，１４０７ｂの各々は、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッドである。配線パターン１４０１ｂは、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッド１４０１１ｂと、Ｚ軸方向の正側から眺めて略Ｌ字状に延在する配線導体１４０１２ｂとを互いに結合した形状を有する。配線パターン１４０３ｂは、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッド１４０３１ｂと、Ｚ軸方向の正側から眺めて略Ｌ字状に延在する配線導体１４０３２ｂとを互いに結合した形状を有する。
【００７２】
配線パターン１４０５ｂは、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッド１４０５１ｂと、Ｚ軸方向の正側から眺めて略逆Ｌ字状に延在する配線導体１４０５２ｂとを互いに結合した形状を有する。配線パターン１４０８ｂは、Ｚ軸方向の正側から眺めて矩形をなす小サイズの電極パッド１４０８１ｂと、Ｚ軸方向の正側から眺めて略Ｌ字状に延在する配線導体１４０８２ｂとを互いに結合した形状を有する。
【００７３】
配線パターン１４０１ｂ〜１４０４ｂは、各々（配線パターン１４０１ｂおよび１４０３ｂについては電極パッド１４０１１ｂおよび１４０３１ｂ）がＸ軸方向の負側端部をＹ軸に沿って並ぶように、絶縁性基板１２ｂの上面に設けられる。配線パターン１４０５ｂ〜１４０８ｂは、各々（配線パターン１４０５ｂおよび１４０８ｂについては電極パッド１４０５１ｂおよび１４０８１ｂ）がＸ軸方向の正側端部をＹ軸に沿って並ぶように、絶縁性基板１２ｂの上面に設けられる。
【００７４】
このとき、配線パターン１４０１ｂの一部をなす配線導体１４０１２ｂは、Ｘ軸方向の正側に延在し、その後にＹ軸方向の負側に屈曲する。また、配線パターン１４０３ｂの一部をなす配線導体１４０３２ｂは、Ｘ軸方向の負側に延在し、その後にＹ軸方向の正側に屈曲する。
【００７５】
また、配線パターン１４０５ｂの一部をなす配線導体１４０５２ｂは、Ｘ軸方向の負側に延在し、その後にＹ軸方向の負側に屈曲する。また、配線パターン１４０８ｂの一部をなす配線導体１４０８２ｂは、Ｘ軸方向の負側に延在し、その後にＹ軸方向の正側に屈曲する。
【００７６】
配線パターン１４０９ｂは、配線導体１４０１２ｂの端部よりもＸ軸方向における正側の位置からＸ軸方向の正側に延在するように、絶縁性基板１２ｂの上面に設けられる。また、配線パターン１４１０ｂは、Ｘ軸方向ほぼ中央でかつＹ軸方向の負側の位置を略π字状に延在するように、絶縁性基板１２ｂの上面に設けられる。このとき、一方の短辺はほぼ中央をＸ軸に沿って延在し、他方の短辺はＹ軸方向における負側端部をＸ軸に沿って延在する。長辺は、両短辺のＸ軸方向における正側端部を互いに結合するようにＹ軸に沿って延在する。
【００７７】
なお、配線パターン１４０１ｂおよび１４０３ｂが“第１特定配線パターン”であり、配線パターン１４０９ｂおよび１４１０ｂが“第２特定配線パターン”である。
【００７８】
図９（Ｂ）を参照して、放熱用導体層１６ｂには、絶縁性基板１２ｂをＺ軸方向の正側から透視して配線パターン１４０１ｂ〜１４０４ｂ，１４０６ｂ〜１４０７ｂ，１４０９ｂ〜１４１０ｂが投影される領域に、切り欠き部ＣＴ０１ｂ〜ＣＴ０４ｂ，ＣＴ０６ｂ〜ＣＴ０７ｂ，ＣＴ０９ｂ〜ＣＴ１０ｂが形成される。放熱用導体層１６ｂにはまた、同じように透視して配線パターン１４０５ｂの一部をなす電極パッド１４０５１ｂが投影される領域および配線パターン１４０８ｂの一部をなす電極パッド１４０８１ｂが投影される領域に、切り欠き部ＣＴ０５ｂおよびＣＴ０８ｂが形成される。
【００７９】
より具体的に説明すると、切り欠き部ＣＴ０１ｂ〜ＣＴ０４ｂ，ＣＴ０６ｂ〜ＣＴ０７ｂ，ＣＴ０９ｂ〜ＣＴ１０ｂのサイズおよび位置は、配線パターン１４０１ｂ〜１４０４ｂ，１４０６ｂ〜１４０７ｂ，１４０９ｂ〜１４１０ｂのサイズおよび位置とそれぞれ一致する。これに対して、切り欠き部ＣＴ０５ｂのサイズおよび位置は配線パターン１４０５ｂの一部をなす電極パッド１４０５１ｂのサイズおよび位置と一致し、切り欠き部ＣＴ０８ｂのサイズおよび位置は配線パターン１４０８ｂの一部をなす電極パッド１４０８１ｂのサイズおよび位置と一致する。
【００８０】
なお、切り欠き部ＣＴ０１ｂおよびＣＴ０３ｂが“第１切り欠き部”であり、切り欠き部ＣＴ０９ｂおよびＣＴ１０ｂが“第２切り欠き部”である。
【００８１】
図９（Ａ）および図１０（Ａ）〜図１０（Ｂ）を参照して、ＦＥＴ１８１ｂは配線パターン１４０１ｂに実装され、ＦＥＴ１８２ｂは配線パターン１４０３ｂに実装される。このとき、ＦＥＴ１８１ｂのドレイン端子１８０１が配線パターン１４０１ｂと電気的に接続され、ＦＥＴ１８２ｂのドレイン端子１８０１が配線パターン１４０３ｂと電気的に接続される。
【００８２】
また、ＦＥＴ１８１ｂについては、ゲート端子１８０２がボンディングワイヤＷ１１ｂによって配線パターン１４０９ｂと電気的に接続され、ソース端子１８０３がボンディングワイヤＷ１２ｂによってリードＬＤ０２ｂと電気的に接続される。
【００８３】
さらに、ＦＥＴ１８２ｂについては、ゲート端子１８０２がボンディングワイヤＷ２１ｂによって配線パターン１４１０ｂと接続され、ソース端子１８０３がボンディングワイヤＷ２２ｂによってリードＬＤ０４ｂと接続される。
【００８４】
なお、特定領域ＳＲ１ｂは絶縁性基板１２ｂを平面視してＦＥＴ１８１ｂのソース端子１８０３が投影される領域であり、特定領域ＳＲ２ｂは絶縁性基板１２ｂを平面視してＦＥＴ１８２ｂのソース端子１８０３が投影される領域である。特定領域ＳＲ１ｂおよびＳＲ２ｂは、図１１に示すように配線パターン１４０１ｂおよび１４０３ｂ上に割り当てられる。
［実施例３］
【００８５】
図１２（Ａ）〜図１２（Ｂ），図１３（Ａ）〜図１３（Ｂ），図１４，図１５（Ａ）〜図１５（Ｂ）を参照して、その他の実施例のパワー半導体モジュール１０ｃを説明する。パワー半導体モジュール１０ｃの構造は、上述したパワー半導体モジュール１０ａの構造とほぼ同じであるため、参照番号に付された“ａ”を“ｃ”に変更し、同様の構造に関する重複した説明を極力省略して、異なる構造を重点的に説明する。
【００８６】
説明の前提として、リードＬＤ０２ｃと配線パターン１４０２ｃとの電気的接続ならびにリードＬＤ０４ｃと配線パターン１４０４ｃとの電気的接続に導電性接合材（具体的には、はんだ）２４が用いられる（図１５（Ａ）〜図１５（Ｂ）参照）。
【００８７】
相違点は、はんだフィレットの性質に着目して、絶縁性基板１２ｃと配線パターン１４０２ｃとの接合面の面積が導電性接合材２４とリードＬＤ０２ｃとの接合面の面積よりも小さくされ、絶縁性基板１２ｃと配線パターン１４０４ｃとの接合面の面積が導電性接合材２４とリードＬＤ０４ａとの接合面の面積よりも小さくされる点である。
【００８８】
これによって、切り欠き部ＣＴ０２ｃおよびＣＴ０４ｃのサイズを小さくすることができ、放熱性の維持とスイッチングに伴って生じる損失の低減との両立がさらに容易になる。
［実施例４］
【００８９】
図１６（Ａ）〜図１６（Ｂ）を参照して、さらにその他の実施例のパワー半導体モジュール１０ｄの構造を説明する。パワー半導体モジュール１０ｄは、上述したパワー半導体モジュール１０ａの構造とほぼ同じであるため、参照番号に付された“ａ”を“ｄ”に変更し、同様の構造に関する重複した説明を極力省略して、異なる構造を重点的に説明する。
【００９０】
１つ目の相違点は、絶縁性基板１２ｄを平面視して切り欠き部ＣＴ０２ｄ，ＣＴ０４ｄ，ＣＴ０９ｄおよびＣＴ１０ｄと重なる領域に、絶縁性基板１２ｄの厚み方向（より厳密にはＺ軸の負側から正側に向かう方向）に凹む凹部ＣＶ０２ｄ，ＣＶ０４ｄ，ＣＶ０９ｄおよびＣＶ１０ｄが形成される点である。
【００９１】
２つ目の相違点は、絶縁性基板１２ｄの誘電率よりも低い誘電率を有する部材つまり低誘電率部材２６が、切り欠き部ＣＴ０２ｄ，ＣＴ０４ｄ，ＣＴ０９ｄおよびＣＴ１０ｄおよび凹部ＣＶ０２ｄ，ＣＶ０４ｄ，ＣＶ０９ｄおよびＣＶ１０ｄに設けられる点である。
【００９２】
たとえば車載向けを想定すると、パワー半導体モジュール１０ｄは、車両の金属ブロック等にネジ止めや半田等で実装されることになる。したがって、放熱用導体層１６ｄに切り欠き部ＣＴ０２ｄ，ＣＴ０４ｄ，ＣＴ０９ｄおよびＣＴ１０ｄを設けたとしても、当該金属ブロックとの関係でみれば、やはり寄生容量が形成されるおそれがある。しかも、パワー半導体モジュール１０ｄを金属ブロック等にはんだ実装する場合、切り欠き部ＣＴ０２ｄ，ＣＴ０４ｄ，ＣＴ０９ｄおよびＣＴ１０ｄにはんだが一部入り込み、はんだとの間で寄生容量が形成される可能性がある。
【００９３】
そこで、この実施例では、凹部ＣＶ０２ｄ，ＣＶ０４ｄ，ＣＶ０９ｄおよびＣＶ１０ｄを形成し、そこに低誘電率部材２６を設けるようにしている。これによって、パワー半導体モジュール１０ｄが金属ブロック等の導電体に実装される場合でも、寄生容量の低減ひいてはスイッチングに伴って生じる損失の低減が図られる。
【００９４】
このような構造を有するパワー半導体モジュール１０ｄの製造方法の一部の工程を図１７（Ａ）〜図１７（Ｄ）に示す。まず、絶縁性基板１２ｄ，配線パターン１４０１ｄ〜１４１０ｄおよび切り欠き部が形成されていない放熱用導体層１６ｄが準備される（図１７（Ａ）参照）。ここでも、実際には、絶縁性基板１２ｄは、０．１ｍｍ以上０．３ｍｍ以下の厚みを有する絶縁シートであり、放熱用導体層１６ｄは、１．０ｍｍ以上２．０ｍｍ以下の厚みを有する金属板である。
【００９５】
絶縁性基板１２ｄは放熱用導体層１６ｄの上面に貼着され、その後に配線パターン１４０１ｄ〜１４１０ｄが絶縁性基板１２ｄの上面に形成される（図１７（Ｂ）参照）。続いて、ケミカルエッチングまたはメカニカルエッチングによって、切り欠き部ＣＴ０２ｄ，ＣＴ０４ｄ，ＣＴ０９ｄおよびＣＴ１０ｄと凹部ＣＶ０２ｄ，ＣＶ０４ｄ，ＣＶ０９ｄおよびＣＶ１０ｄとが形成される（図１７（Ｄ参照）。エッチングが完了すると、低誘電率部材が凹部ＣＶ０２ｄ，ＣＶ０４ｄ，ＣＶ０９ｄおよびＣＶ１０ｄに充填される（図１７（Ｄ）参照）。その後、リード接続工程，ＦＥＴ実装工程，樹脂モールド工程を経て、パワー半導体モジュール１０ｄが完成する。
［実施例５］
【００９６】
図１８を参照して、他の実施例のパワー半導体モジュール１０ｅの構造を説明する。パワー半導体モジュール１０ｅは、上述したパワー半導体モジュール１０ａの構造とほぼ同じであるため、参照番号に付された“ａ”を“ｅ”に変更し、異なる構造のみを説明する。相違点は、切り欠き部ＣＴ０２ｅおよびＣＴ０４ｅの２つだけが放熱用導体層１６ｅに形成される点である。なお、切り欠き部ＣＴ０２ｅのサイズおよび位置は切り欠き部ＣＴ０２ａのサイズおよび位置と一致し、切り欠き部ＣＴ０４ｅのサイズおよび位置は切り欠き部ＣＴ０４ａのサイズおよび位置と一致する。これによって、放熱性を確保しつつ、図７（Ａ）〜図７（Ｂ）に示す寄生容量Ｃ１１，Ｃ１３，Ｃ２１，Ｃ２３を低減することができる。
【００９７】
なお、上述の実施例では、パワー半導体素子としてＦＥＴを採用しているが、ＦＥＴの代わりにＩＧＢＴ，バイポーラトランジスタ等を採用してもよい。この場合、ＦＥＴのドレイン端子はＩＧＢＴ等ではコレクタ端子に相当し、ＦＥＴのソース端子はＩＧＢＴ等ではエミッタ端子に相当する。
【００９８】
なお、上述した複数の実施例の構成は、矛盾しない範囲で適宜組み合わせることができることは言うまでもない。
【符号の説明】
【００９９】
１０ａ〜１０ｅ  …パワー半導体モジュール
１２ａ〜１２ｄ  …絶縁性基板
１４０１ａ〜１４１０ａ，１４０１ｂ〜１４１０ｂ，１４０１ｃ〜１４１０ｃ  …配線パターン
１６ａ〜１６ｅ  …放熱用導体層
１８１ａ〜１８１ｄ，１８２ａ〜１８２ｄ  …ＦＥＴ（パワー半導体素子）
２０ａ〜２０ｃ  …制御素子
２２ａ  …モールド樹脂
２４  …導電性接合材
２６  …低誘電率部材
ＬＤ０１ａ〜ＬＤ０８ａ，ＬＤ０１ｂ〜ＬＤ０８ｂ，ＬＤ０１ｃ〜ＬＤ０８ｃ，ＬＤ０１ｅ〜ＬＤ０８ｅ  …リード
ＣＶ０２ｄ，ＣＶ０４ｄ，ＣＶ０９ｄ，ＣＶ１０ｄ  …凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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