(57)【要約】【課題】本発明の実施形態は、集積回路の動作信頼性を向上させる。【解決手段】実施形態に係る電源電圧検知回路は、電源に接続される入力部と、主要回路に接続される出力部と、を備えたスイッチ回路と、前記電源によって供給される電源電圧に応じて、前記スイッチ回路のオンオフを制御する第１信号を出力する第１回路と、前記第１回路に接続され、当該第１回路からの前記第１信号が入力され、第１時間を経てから第２信号を出力する第２回路と、前記第２回路からの前記第２信号に応じて第１電圧を出力する第１トランジスタと、前記電源電圧の供給を受け、基準電圧を出力する第３回路と、前記第１電圧と前記基準電圧とが入力され、前記第１電圧に応じて、前記主要回路を動作させるか否かを制御する第３信号を出力する比較回路と、を備える。【選択図】図１
2017076891.tif 000002
【特許請求の範囲】
【請求項１】
電源に接続される入力部と、主要回路に接続される出力部と、を備えたスイッチ回路と
、
前記電源によって供給される電源電圧に応じて、前記スイッチ回路のオンオフを制御す
る第１信号を出力する第１回路と、
前記第１回路に接続され、当該第１回路からの前記第１信号が入力され、第１時間を経
てから第２信号を出力する第２回路と、
前記第２回路からの前記第２信号に応じて第１電圧を出力する第１トランジスタと、
前記電源電圧の供給を受け、基準電圧を出力する第３回路と、
前記第１電圧と前記基準電圧とが入力され、前記第１電圧に応じて、前記主要回路を動
作させるか否かを制御する第３信号を出力する比較回路と、
を備えた電源電圧検知回路。
【請求項２】
前記第１信号は、前記スイッチ回路をオフする第４信号及び前記スイッチ回路をオンす
る第５信号を含み、
前記第１回路は、前記電源電圧が第１の閾値未満の場合、前記第４信号を出力し、前記
電源電圧が前記第１の閾値以上の場合、前記第５信号を出力する請求項１に記載の電源電
圧検知回路。
【請求項３】
前記第３信号は、前記主要回路を停止させる第６信号及び前記主要回路を動作させる第
７信号を含み、
前記比較回路は、前記第１電圧が前記基準電圧以下の場合、前記第６信号を出力し、前
記第１電圧が前記基準電圧よりも大きい場合、前記第７信号を出力する請求項１又は請求
項２に記載の電源電圧検知回路。
【請求項４】
前記第３回路は、前記スイッチ回路の前記出力部に接続され、前記出力部から出力され
る第２電圧が入力される請求項１乃至請求項３のいずれか一項に記載の電源電圧検知回路
。
【請求項５】
前記第１電圧は、前記電源電圧が分圧された値である請求項１乃至請求項４のいずれか
一項に記載の電源電圧検知回路。
【請求項６】
前記第２回路は、少なくとも１つの抵抗と、少なくとも一つのコンデンサとを含み、前
記第１時間は、前記抵抗の抵抗値及び前記コンデンサの容量値に基づいて決定される請求
項１乃至請求項５に記載の電源電圧検知回路。
【請求項７】
前記第３信号は、前記主要回路を動作させるとともに第２トランジスタに入力され、当
該第２トランジスタは、第２電圧を前記比較回路に対して出力する請求項１乃至請求項６
に記載の電源電圧検知回路。
【請求項８】
前記比較回路は、前記第２電圧と前記基準電圧とが入力され、前記第２電圧及び前記基
準電圧に応じて、前記主要回路を動作させるか否かを制御する第３信号を出力する請求項
７に記載の電源電圧検知回路。
【請求項９】
前記比較回路は、前記第２電圧が前記基準電圧以下の場合、前記第６信号を出力し、前
記第２電圧が前記基準電圧よりも大きい場合、前記第７信号を出力する請求項８に記載の
電源電圧検知回路。
【請求項１０】
電源に接続される入力部と、主要回路に接続される出力部と、を備えたスイッチ回路と
、
前記電源によって供給される電源電圧に応じて、前記スイッチ回路をオンする第１回路
と、
前記スイッチ回路に接続され、前記スイッチ回路からの第１入力電圧と、前記第１入力
電圧が入力されてから第１時間を経てから入力される第２入力電圧と、に基づいて、前記
主要回路を動作させるか否かを決定する信号を出力する第５回路と、
を備えた電源電圧検知回路。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源電圧検知回路に関する。
【背景技術】
【０００２】
外部から供給される電源電圧を検知して、所定回路の動作を開始させる電源電圧検知回
路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１３５１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電源電圧検知回路の動作信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態に係る電源電圧検知回路は、電源に接続される入力部と、主要回路に接続され
る出力部と、を備えたスイッチ回路と、前記電源によって供給される電源電圧に応じて、
前記スイッチ回路のオンオフを制御する第１信号を出力する第１回路と、前記第１回路に
接続され、当該第１回路からの前記第１信号が入力され、第１時間を経てから第２信号を
出力する第２回路と、前記第２回路からの前記第２信号に応じて第１電圧を出力する第１
トランジスタと、前記電源電圧の供給を受け、基準電圧を出力する第３回路と、前記第１
電圧と前記基準電圧とが入力され、前記第１電圧に応じて、前記主要回路を動作させるか
否かを制御する第３信号を出力する比較回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る電源電圧検知回路の回路構成の一例を示した回路図。
【図２】スイッチ回路の回路構成の一例を示した回路図。
【図３】遅延回路の回路構成の一例を示した回路図。
【図４】Ｖｍ、及びＶｎ４の時間変化の概略を示したグラフ。
【図５】第１実施形態に係る電源電圧検知回路の回路構成の他の一例を示した回路図。
【図６】第２実施形態に係る半導体集積回路の回路構成の一例を示した回路図。
【図７】Ｖｎ５、及びＶｎ４の時間変化の概略を示したグラフ。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や配線長の比率などは現実
のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる
部分が含まれることもある。さらに、回路図に示されるトランジスタやインバータ、抵抗
、コンデンサ等の各素子の個数や配置は一例であり、図面に示されたものに限定されない
。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る電源電圧検知回路Ｘの回路構成の一例を示した回路図であ
る。図１に示すように、本実施形態に係る電源電圧検知回路Ｘは、電源（外部電源）１０
、及び主要回路（負荷回路）９０と接続される。また、電源電圧検知回路Ｘは、電圧検知
回路（第１回路）２０、スイッチ回路３０、遅延回路（第２回路）４０、第１トランジス
タ５０、基準電圧回路（第３回路）６０、比較回路（第４回路）７０、フラグ端子（Ｆｌ
ａｇ）８０、第１抵抗Ｒ１、及び第２抵抗Ｒ２を備える。
【００１１】
尚、本明細書中において例えば第１抵抗Ｒ１や第２抵抗Ｒ２を、単にＲ１、Ｒ２と表現
することがある。また、後述される他の要素に関しても同様である。
【００１２】
また、電源電圧検知回路Ｘ、電源（外部電源）１０、及び主要回路（負荷回路）９０を
総称して集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１００と称されても
良い。尚、本実施形態においてＩＣ１００は、必ずしも図１に示すような電源１０及び主
要回路９０を含まなくても良い。例えば、ＩＣ１００の外部の電源１０とＩＣが接続され
ても良いし、主要回路９０及び電源１０とＩＣ１００とは別体でも良い。換言すれば、本
実施形態に係る電源電圧検知回路Ｘは、ＩＣ１００とも称され得る。
【００１３】
また、ここでの「別体」とは、ＩＣ１００において単一の基板上に含まれないことを意
味する。尚、ここで言う基板は例えばＳｉウェハであるが、これに限られない。例えば「
主要回路９０及び電源１０とＩＣ１００とは別体」とは、単一の基板上には、電圧検知回
路２０、スイッチ３０、遅延回路４０、第１トランジスタ５０、基準電圧回路６０、比較
回路７０、フラグ端子８０、及び抵抗Ｒ１、Ｒ２が実装されており、当該基板上には電源
１０（又は同様の機能を有する要素）及び主要回路９０（又は同様の機能を有する要素）
が搭載されていない状態を指す。
【００１４】
電源１０は、主要回路９０に電圧を供給する。尚、本実施形態において電源１０は直流
電源であり、電源１０によって供給される電源電圧をＶｄｄとする。
【００１５】
電源電圧検知回路Ｘは、電源１０が主要回路９０に電圧を供給するか否かを決定する。
より詳細には、電源電圧検知回路Ｘは、電源１０が第１ノードＮ１に供給した電圧（電源
電圧Ｖｄｄ）を主要回路に供給するか否かを決定する。尚、第１ノードの電圧をＶｎ１と
すると、前述のようにＶｎ１＝Ｖｄｄである。
【００１６】
主要回路９０は、電源電圧検知回路Ｘから電源電圧Ｖｄｄが供給されることで動作する
。主要回路９０は、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）回路と、当該Ｒ
ＯＭ回路の読み出し動作を制御する制御回路とを備える。尚、主要回路９０は、前述した
ＲＯＭ回路以外のメモリ回路や論理回路等であっても良い。
【００１７】
図２は、スイッチ回路３０の回路構成の一例を示した回路図である。スイッチ回路３０
は、例えば第１ＰＭＯＳトランジスタＰＭ１、第１ＮＭＯＳトランジスタＮＭ１、第２Ｎ
ＭＯＳトランジスタＮＭ２、第３抵抗Ｒ３、及び第１インバータＩＮＶ１を有する。
【００１８】
スイッチ回路３０は、入力部（端子ａ）が第１ノードＮ１に接続され、出力部（端子ｂ
）が第２ノードＮ２に接続される。すなわちスイッチ回路３０は、電源１０に接続される
入力部と、主要回路９０に接続される出力部と、を有する。
【００１９】
端子ｃがハイレベル（ハイ、Ｈｉｇｈ）の場合、ＮＭ１がオン（Ｏｎ）になるので、Ｐ
Ｍ１のゲート電位が０Ｖになる。ＰＭ１もまたオンになるので端子ａと端子ｂとが導通状
態になる。一方で、ＮＭ２との間にはＩＮＶ１が接続されているためＮＭ２はオフ（ＯＦ
Ｆ）になるので、端子ｂには影響を及ぼさない。
【００２０】
また、端子ｃがローレベル（ロー、Ｌｏｗ）の場合、ＮＭ１はオフになる。よって、Ｐ
Ｍ１のゲート端子は端子ａと同電位となり、端子ａと端子ｂとが非導通状態（絶縁状態）
となる。一方で、ＮＭ２がオンとなるので、端子ｂは０Ｖとなる。
【００２１】
以上の動作により、スイッチ回路３０は電源１０から供給された電源電圧Ｖｄｄを第２
ノードＮ２に供給するか否かを制御する。尚、厳密には、スイッチ３０がオンした場合に
おいて第２ノードＮ２に供給される電圧Ｖｎ２は、電力損失等により電源電圧Ｖｄｄと一
致しない場合があるが、その影響は十分に小さく無視できるとする。
【００２２】
電圧検知回路２０は、第１ノードＮ１の電圧Ｖｎ１（＝電源電圧Ｖｄｄ）を検知する。
さらに、電圧検知回路２０は、検知した電源電圧Ｖｄｄに基づいて制御信号（第１信号）
を出力し、スイッチ３０を制御する。
【００２３】
例えば、電圧検知回路２０は、電源電圧Ｖｄｄが第１の閾値Ｖｄｅｔ１以下の場合（Ｖ
ｄｄ≦Ｖｄｅｔ１）、スイッチ回路３０をオフする信号（第４信号）を出力し、スイッチ
回路３０をオフさせる。尚、ここでの「オフする」とは、スイッチ回路３０が既にオフで
ある場合（例えば初期状態）に、オフの状態を保つことも含む。
【００２４】
また、本実施形態において第４信号は例えばＬｏｗである。すなわち、電圧検知回路２
０の出力がＬｏｗの場合、端子ａと端子ｂとが絶縁状態となる。
【００２５】
一方で、電源電圧Ｖｄｄが第１の閾値Ｖｄｅｔ１よりも大きい場合（Ｖｄｄ＞Ｖｄｅｔ
１）、スイッチ回路３０をオンする信号（第５信号）を出力し、スイッチ回路３０をオン
させる。尚、ここでの「オンする」とは、スイッチ回路３０が既にオンである場合に、オ
ンの状態を保つことも含む。
【００２６】
また、本実施形態において第５信号は例えばＨｉｇｈである。すなわち、電圧検知回路
２０の出力がＨｉｇｈの場合、端子ａと端子ｂとが導通状態となる。
【００２７】
以上の動作により、電圧検知回路２０は、第１信号をスイッチ回路３０に出力すること
で、スイッチ回路３０のスイッチング動作（オンオフ）を制御する。換言すれば、電源１
０から供給された電源電圧Ｖｄｄが第２ノードＮ２に供給されるか否かは、電源電圧Ｖｄ
ｄと第１の閾値Ｖｄｅｔ１との大小関係により決定される。尚、第１信号は第４信号及び
第５信号を含む。
【００２８】
さらに、電圧検知回路２０の出力がＨｉｇｈの場合は、当該出力（第５信号）は遅延回
路４０に入力される。図３は、遅延回路４０の回路構成の一例を示した回路図である。遅
延回路４０は、例えば第２インバータＩＮＶ２、第３インバータＩＮＶ３、第４インバー
タＩＮＶ４、第４抵抗Ｒ４、及び第１コンデンサＣ１を有する。
【００２９】
遅延回路４０への入力がＨｉｇｈである場合、遅延回路４０の出力（第２信号）は、電
圧検知回路２０の出力がＨｉｇｈになってから時間ｔｄ（遅延時間、第１時間）が経過し
た後でＬｏｗに転じて出力される。
【００３０】
尚、遅延時間ｔｄは、Ｒ４の抵抗値及びＣ１の容量値によって決定される定数であり、
Ｒ４及びＣ１の選定により、所望の遅延時間ｔｄとすることが可能である。また、遅延時
間ｔｄは、例えば図３に示した回路から第１コンデンサＣ１を除外し、Ｉｎ端子からＯｕ
ｔ端子までを直列に接続した場合における入出力に要する時間よりも長い。換言すれば、
遅延回路４０は、意図的に第２信号を遅らせて出力する。
【００３１】
第１トランジスタ５０は、遅延回路４０と接続されている。より具体的には、第１トラ
ンジスタ５０のゲート端子が遅延回路４０と接続されており、遅延回路４０の出力がＬｏ
ｗの場合には、当該出力（第２信号）によって、第１トランジスタ５０はオフからオンに
切り替わる。尚、第１トランジスタ５０は、例えばＰ型のＭＯＳトランジスタである。
【００３２】
第１トランジスタ５０がオフの場合、第１トランジスタ５０からの出力は無く（０Ｖが
出力されていると考えても良い）、第４ノードＮ４の電圧をＶｎ４とすると、Ｖｎ４＝０
Ｖである。
【００３３】
一方で、第１トランジスタ５０が遅延回路４０からのＬｏｗ出力を受けてオンになった
場合、第１トランジスタ５０の出力（第１電圧）は、第１トランジスタ５０のオン抵抗（
仮にＲｔｒとする）とＲ１との和と、Ｒ２と、によって、第３ノードＮ３の電圧（Ｖｎ３
）を分圧した値を出力する。したがって、当該出力がＶｎ４と一致するので、Ｖｎ４＝Ｖ
ｄｄ×Ｒ２／（Ｒｔｒ＋Ｒ１＋Ｒ２）となる。ただし、Ｖｎ３≒Ｖｄｄとしている。
【００３４】
尚、第１トランジスタ５０はスイッチング素子として用いられており、第１トランジス
タ５０のオン抵抗Ｒｔｒは小さいほうが望ましい。よって、理想的にはＲｔｒ≪Ｒ１であ
り、これを満たすように第１トランジスタ５０のサイズやＲ２の抵抗値を選定すべきであ
る。
【００３５】
基準電圧回路６０は、第２ノードＮ２の電圧Ｖｎ２（≒Ｖｄｄ）が供給されて起動し、
基準電圧を出力する。すなわち、スイッチ回路３０の出力部から出力された電圧（第２電
圧）によって、基準電圧を出力する。ここでは基準電圧回路６０によって出力された基準
電圧をＶｍとする。
【００３６】
尚、スイッチ回路３０がオンしているとき（すなわち、Ｖｄｄ＞Ｖｄｅｔ１のとき）に
、電源電圧Ｖｄｄと第２ノードＮ２の電圧Ｖｎ２とがほぼ等しくなるように、スイッチ回
路３０のオン抵抗が決定される。
【００３７】
比較回路７０は、第４ノードＮ４の電圧Ｖｎ４（すなわち、第１トランジスタ５０の出
力：第１トランジスタ５０のオン抵抗ＲｔｒとＲ１との和と、Ｒ２と、によって、第３ノ
ードＮ３の電圧（Ｖｎ３）を分圧した値）と、基準電圧回路６０の出力Ｖｍと、を入力と
し、これらを比較する。尚、比較回路７０への２つの入力をそれぞれ、Ｖｉｎ＋、Ｖｉｎ
−、と表し、それぞれ、Ｖｉｎ＋＝Ｖｎ４（第１電圧）、Ｖｉｎ−＝Ｖｍ（基準電圧）で
ある。
【００３８】
また、比較回路７０は、Ｖｉｎ＋とＶｉｎ−との大小関係を比較し、比較結果に応じて
主要回路９０の動作を制御する制御信号（第３信号）を出力する。尚、ここでの「動作を
制御」とは、例えば、動作させるか否かを制御することを指す。
【００３９】
尚、比較回路７０は、Ｈｉｇｈ又はＬｏｗの２値で出力を行う。より具体的には、Ｖｉ
ｎ＋≦Ｖｉｎ−ではＬｏｗを出力し、Ｖｉｎ＋＞Ｖｉｎ−でＨｉｇｈを出力する。尚、主
要回路９０は、比較回路７０からのＨｉｇｈ信号を受けて動作を開始し、比較回路７０か
らのＬｏｗ信号を受けて動作を停止する。
【００４０】
したがって、比較回路７０は、第１トランジスタ５０の出力（Ｖｎ４、第１電圧）が基
準電圧（Ｖｍ）以下の場合（すなわち、Ｖｉｎ＋≦Ｖｉｎ−）、主要回路９０の動作を停
止する信号（第６信号）を出力し、主要回路９０を停止させる。尚、ここでの「動作を停
止する」とは、主要回路９０が既に停止している場合（例えば初期状態）に、停止状態を
保つことも含む。
【００４１】
一方で、第１トランジスタ５０の出力（Ｖｎ４、第１電圧）が基準電圧（Ｖｍ）よりも
大きい場合（すなわち、Ｖｉｎ＋＞Ｖｉｎ−）、主要回路９０の動作を開始する信号（第
７信号）を出力し、主要回路９０を動作させる。尚、ここでの「動作を開始する」とは、
主要回路９０が既に動作中である場合に、動作状態を保つことも含む。
【００４２】
フラグ端子８０は、入力に応じて状態が反転させる。例えば、フラグ端子８０は、入力
がＬｏｗからＨｉｇｈに反転すると、自身の状態を反転させ、フラグを立てる。また、本
実施形態においてフラグ端子８０は、主要回路９０を動作させるか否か、もしくは停止さ
せるか否かを判定可能である。
【００４３】
具体的には、比較回路７０は、Ｖｉｎ＋、Ｖｉｎ−を入力とし、両者の大小関係が逆転
した場合に、フラグ端子８０は反転する。本実施形態においては、フラグ端子８０への入
力（比較回路７０の出力：第３信号）がＨｉｇｈに切り替わることで、主要回路９０は動
作を開始する。
【００４４】
以上のことから、本実施形態において、電圧検知回路２０の出力がＨｉｇｈになってか
ら遅延時間ｔｄが経過するまでの間は、Ｖｎ４＝０Ｖであり、Ｖｍ＞Ｖｎ４（＝０Ｖ）の
状態が保たれる。すなわち、この間はフラグ端子８０も初期状態が保たれ、主要回路９０
には電圧が供給されない。その後、遅延時間ｔｄの経過に伴いＶｎ４が増加し、Ｖｍ＜Ｖ
ｎ４となると、フラグ端子８０が反転し、主要回路９０が動作する。
【００４５】
図４は、本実施形態で示した例におけるＶｍ、及びＶｎ４の時間変化の概略を示したグ
ラフである。図４では、電源１０の起動開始からの経過時間をＴとしている。以降、図１
乃至図４を参照して本実施形態に係るＩＣ１００の動作の一例を説明する。
【００４６】
既述のように、電圧検知回路２０は、電源１０から供給される電源電圧Ｖｄｄが０Ｖか
ら上昇して第１の閾値Ｖｄｅｔ１を超えたら、電圧検知回路２０の出力がＨｉｇｈに切り
替わり、スイッチ回路３０をオフからオンに切り替える。尚、電源１０が起動され電源電
圧Ｖｄｄが第１の閾値Ｖｄｅｔ１に到達するまでの時間をｔｄｅｔとする。よって、Ｔ＝
ｔｄｅｔでスイッチ回路３０はオンに切り替わる。
【００４７】
これにより、スイッチ回路３０の端子ａと端子ｂとが導通し、基準電圧回路６０の電源
ライン（第２ノードＮ２）に電源電圧Ｖｄｄが伝わる。したがって、基準電圧回路６０は
、Ｔ＝ｔｄｅｔから基準電圧Ｖｍを出力する。
【００４８】
一方、Ｔ＝ｔｄｅｔで、電圧検知回路２０の出力（Ｈｉｇｈ）は遅延回路４０に入力さ
れる。遅延回路４０は、当該入力に対する出力を、遅延時間ｔｄ経過後に行う。したがっ
て、遅延回路４０は、Ｈｉｇｈの入力に対して、Ｔ＝ｔｄｅｔ＋ｔｄでＬｏｗを出力する
。
【００４９】
遅延回路４０からの出力（Ｌｏｗ）は、Ｔ＝ｔｄｅｔ＋ｔｄで第１トランジスタ５０の
ゲート端子に入力され、第１トランジスタ５０がオフからオンに切り替わる。第１トラン
ジスタ５０がオンになると、第１トランジスタ５０は、第３ノードＮ３の電圧Ｖｎ３（≒
Ｖｄｄ）を分圧した値を出力し、第４ノードＮ４の電圧Ｖｎ４が上昇する。したがって、
Ｔ＝ｔｄｅｔ＋ｔｄで第４ノードＮ４の電圧Ｖｎ４が上昇を開始する。
【００５０】
基準電圧Ｖｍ及び第４ノードＮ４の電圧Ｖｎ４は、比較回路７０にそれぞれ入力される
。尚、既述のように、Ｖｉｎ＋＝Ｖｎ４、Ｖｉｎ−＝Ｖｍである。また、図４からもわか
るように、Ｖｉｎ＋は、Ｔ＜ｔｄｅｔ＋ｔｄにおいてＶｉｎ＋＝Ｖｎ４＝０Ｖを満たし、
一方でＶｉｎ−は、Ｔ＜ｔｄｅｔにおいてＶｉｎ−＝Ｖｍ＝０Ｖを満たす。
【００５１】
このため、本実施形態において少なくともＴ＜ｔｄｅｔ＋ｔｄでＶｉｎ＋≦Ｖｉｎ−で
ある。この間は比較回路７０の出力はＬｏｗとなり、フラグ端子８０は初期状態を保つ。
その後、Ｔ＝ｔｄｅｔ＋ｔｄで第４ノードＮ４の電圧Ｖｎ４が上昇を開始し、Ｖｉｎ＋と
Ｖｉｎ−との大小関係が逆転する（すなわちＴ＝ｔＦｌａｇでＶｉｎ＋＞Ｖｉｎ−となる
）と、比較回路７０の出力はＬｏｗからＨｉｇｈに切り替わり、フラグ端子８０がフラグ
を立てるとともに、主要回路９０の動作を開始する。
【００５２】
以上の動作によって、本実施形態において電源電圧検知回路Ｘは、電源１０が主要回路
９０に電圧を供給するか否か、すなわち主要回路９０を動作させるか否かを決定する。
【００５３】
本実施形態では、電源電圧検知回路Ｘ（すなわちＩＣ１００）は遅延回路４０を有する
が、ここで、遅延回路４０を有さない場合を考える。遅延回路４０が無い場合、比較回路
７０への２つの入力Ｖｉｎ＋、Ｖｉｎ−は、略同時に比較回路７０へ入力され得る。尚、
基準電圧回路６０から出力される基準電圧Ｖｍは、一般に電源電圧Ｖｄｄが供給されてか
らしばらくの間、所望の値にならない。したがってＶｍが所望の値になるまでの間に比較
回路７０による比較動作が行われると、誤った比較結果が出力される虞がある。
【００５４】
また、基準電圧回路６０が電源１０から直接に電圧の供給を受ける（すなわち第１ノー
ドＮ１から電圧の供給を受ける）構成としても良いが、その場合、基準電圧回路６０は電
源１０の起動後常に動作している状態になるため、消費電力の増加を招き得る。
【００５５】
そこで本実施形態では、電源電圧検知回路Ｘ（すなわちＩＣ１００）は遅延回路４０を
有しており、比較回路７０の一方の入力Ｖｉｎ＋＝Ｖｎ４は、他方の入力Ｖｉｎ−＝Ｖｍ
よりも遅延時間ｔｄ分だけ遅れて入力される（電圧値の上昇が開始される）。よって、基
準電圧回路６０からの出力である基準電圧Ｖｍが所望の値になるまでの十分な時間を経て
、比較回路７０の比較を行うことが可能であり、より精確な比較を行うことが可能である
。
【００５６】
また、電源１０の起動後すぐに比較回路７０による比較動作が行われないので、基準電
圧回路６０による基準電圧Ｖｍが遅れても良い。したがって、基準電圧回路６０の電源を
第２ノードＮ２からとることができ、低消費電力化にも貢献できる。
【００５７】
本実施形態では、電源電圧検知回路Ｘ（すなわちＩＣ１００）は、電圧検知を複数回の
２段階で行う。したがって、例えば電圧検知回路２０のみを備える場合（電圧検知を１段
階で行う場合）と比較して、電圧検知の精度が向上する。
【００５８】
また、本実施形態において前述の通り、電圧検知を２段階で行う。このため、例えば図
５に示すように、電源電圧検知回路Ｘは、電圧検知回路（第１電圧検知回路）２０と、第
２電圧検知回路２１と、によって電圧検知を行う。尚、第２電圧検知回路２１は、基準電
圧回路（第３回路）６０、比較回路７０、フラグ端子（Ｆｌａｇ）８０、第１抵抗Ｒ１、
及び第２抵抗Ｒ２を含む。
【００５９】
さらに、第２電圧検知回路２１には、第２ノードＮ２（すなわちスイッチ３０）から端
子Ｂに入力される第１入力電圧と、第１トランジスタ５０から端子Ａに入力される第２入
力電圧と、が入力され、第１入力電圧と第２入力電圧とに基づいて、主要回路９０を動作
させるか否かを決定する。尚、第２入力電圧は遅延回路４０によって、第１入力電圧より
も時間ｔｄ（遅延時間、第１時間）遅れて入力される。
【００６０】
なお、前述の第２電圧検知回路２１には、遅延回路４０及び第１トランジスタ５０を含
んでも良いし、例えばフラグ端子８０が省略されてよい。
【００６１】
（第２実施形態）
図６は、第２実施形態に係る電源電圧検知回路Ｘの回路構成の一例を示した回路図であ
る。尚、第２実施形態の説明において、第１実施形態と同様の構成については、同様の符
号を付して詳細な説明を省略する。本実施形態では、電源電圧検知回路Ｘは、新たに第２
トランジスタ５５を備える。尚、第２トランジスタ５５は、例えばＮ型のＭＯＳトランジ
スタである。
【００６２】
尚、本実施形態において、第５ノードＮ５の電圧をＶｎ５とすると、比較回路７０に入
力される入力は、それぞれＶｉｎ＋＝Ｖｎ４、Ｖｉｎ−＝Ｖｎ５であり、Ｖｎ４≦Ｖｎ５
からＶｎ４＞Ｖｎ５となると、比較回路７０はＨｉｇｈを出力しフラグ端子８０はフラグ
を立てる（Ｔ＝ｔＦｌａｇ）。
【００６３】
尚、このとき比較回路７０の出力（Ｈｉｇｈ）は第２トランジスタ５５のゲートに入力
され、第２トランジスタ５５はオフからオンに切り替わる。すると、Ｖｎ５はＲ５、Ｒ６
、及びＲ７によって分圧された値となる。したがって、Ｖｎ４＞Ｖｎ５となるとＶｎ５＜
Ｖｍとなり、Ｖｉｎ−は低下する。
【００６４】
図７は、本実施形態で示した例におけるＶｎ５、及びＶｎ４の時間変化の概略を示した
グラフである。尚、図７からもわかるように、本実施形態における電源電圧検知回路Ｘの
動作は、比較回路７０のＶｉｎ＋とＶｉｎ−との大小関係が入れ替わるまで（すなわちＴ
＝ｔＦｌａｇまで）は、第１実施形態と同様である。尚、説明の便宜上、第１実施形態で
示したＶｍのグラフを一点鎖線で示している。
【００６５】
Ｔ＜ｔＦｌａｇにおいて、第５ノードの電圧Ｖｎ５と基準電圧回路６０の出力Ｖｍとの
関係は、Ｖｎ５＝Ｖｍである。一方でＴ＝ｔＦｌａｇとなると、フラグ端子８０がフラグ
を立て、さらに、第２トランジスタ５５がオンになる。すると、第６ノードＮ６や第５ノ
ードＮ５における電圧値は、抵抗Ｒ５乃至Ｒ７によってＶｍが分圧された値となるため、
再度比較回路７０に入力されるＶｉｎ−の値はＶｍより小さくなる。この動作が繰り返さ
れるため、Ｖｎ５（＝Ｖｉｎ−）はある値に収束するまで低下する。
【００６６】
一般に、電源電圧検知回路Ｘを構成する各要素は、外部からのノイズの影響を受ける場
合がある。例えば、Ｖｎ４の値は外部ノイズの影響を受けた場合、図７に示すように必ず
しもリニアに値が変化（上昇）するとは限らず、実際には、値が細かく上下しながら相対
的には上昇しているケースが多い。
【００６７】
前述のようなケースでは、例えば一度Ｖｎ４＞Ｖｎ５となった場合においても、Ｖｎ４
が上下することで再びＶｎ４＜Ｖｎ５となる、すなわち比較回路７０の出力がＨｉｇｈと
Ｌｏｗを繰り返し、安定しないことがある。尚、このような現象をチャタリングと呼ぶ。
【００６８】
一方で、本実施形態では、Ｔ＝ｔＦｌａｇを経過すると、Ｖｎ５の電圧値は低下する。
このときＶｎ４は上昇しているため、Ｖｎ４並びにＶｎ５が外部ノイズの影響を受け、値
が上下している場合においても、比較回路７０の出力に影響を及ぼしにくい。よって、本
実施形態では、チャタリングを防止することができ、主要回路９０の誤動作を抑制可能で
ある。
【００６９】
また、本実施形態においても第１実施形態と同様に、電源電圧検知回路Ｘ（すなわちＩ
Ｃ１００）は遅延回路４０及び第１トランジスタ５０を備えている。第１トランジスタ５
０は、オン状態の時に、実質的ではないがオン抵抗Ｒｔｒが抵抗として働く。当該オン抵
抗Ｒｔｒが外乱の影響を受けて、Ｖｎ４の値が上下してしまうケースもある。
【００７０】
したがって、本実施形態のように比較回路７０において入力の大小関係が入れ替わった
後でＶｎ５を低下させる構成とすることで、遅延回路４０並びに第１トランジスタ５０を
より効果的かつ安定的に用いることが可能になる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明
の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に
含まれる。
【符号の説明】
【００７２】
Ｘ：電源電圧検知回路、１０：電源（外部電源）、２０：電圧検知回路（第１回路、第１
電圧検知回路）、２１：第２電圧検知回路（第５回路）、３０スイッチ回路、４０：遅延
回路（第２回路）、５０：第１トランジスタ、５５：第２トランジスタ、６０：基準電圧
回路（第３回路）、７０：比較回路（第４回路）、８０：フラグ端子（Ｆｌａｇ）、９０
：主要回路（負荷回路）、１００、半導体集積回路（ＩＣ）。 
【図１】
2017076891.tif 000003
【図２】
2017076891.tif 000004
【図３】
2017076891.tif 000005
【図４】
2017076891.tif 000006
【図５】
2017076891.tif 000007
【図６】
2017076891.tif 000008
【図７】
2017076891.tif 000009