(57)【要約】【課題】電極の接合面が基板の接合面に比して低い２つの基板間を接合する場合でも、電極間の接合不良を防止することができる半導体装置を提供する。【解決手段】実施形態によれば、第１基板１０と、第１基板１０に接合される第２基板２０と、第１基板１０および第２基板２０の各接合面における対向する位置に埋設される一対の電極１４，２３とを備える半導体装置１が提供される。一対の電極１４，２３は、接合面に垂直な断面において、接合面近傍で括れを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板に接合される第２基板と、
前記第１基板および前記第２基板の各接合面における対向する位置に埋設される一対の電極と、
を備え、
一対の前記電極は、前記接合面に垂直な断面において、前記接合面近傍で括れを有することを特徴とする半導体装置。
【請求項２】
前記第１基板の主面に平行な方向での前記電極の断面積は、前記接合面付近で最小となることを特徴とする請求項１に記載の半導体装置。
【請求項３】
表面に絶縁膜が配置された２枚の基板の前記表面に設けた凹部に電極を形成し、
前記電極の上面が前記基板の前記表面に比して後退した段差を有するように、それぞれの前記基板の前記表面を研磨し、
一方の前記基板の前記電極が形成された面と、他方の前記基板の前記電極が形成された面と、を接触させ、
熱処理を行って、２枚の前記基板を接合するとともに、それぞれの前記基板の前記電極間を接合し、
前記電極の形成では、前記電極が形成された面同士を接触させたときに、対応する位置に前記電極を形成し、
前記熱処理では、少なくとも一方の前記基板で、前記凹部内に残っている前記電極が前記表面に比して突出する温度で熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項４】
表面に絶縁膜が配置された２枚の基板の前記表面に設けた凹部に電極を形成し、
前記電極の上面が前記基板の前記表面に比して後退した段差を有するように、それぞれの前記基板の前記表面を研磨し、
一方の前記基板の前記電極が形成された面と、他方の前記基板の前記電極が形成された面と、を接触させ、
所定の温度で熱処理を行って、２枚の前記基板を接合するとともに、それぞれの前記基板の前記電極間を接合し、
前記電極の形成では、前記電極が形成された面同士を接触させたときに、対応する位置に前記電極を形成し、
前記基板の研磨では、少なくとも一方の前記基板で、前記所定の温度で前記熱処理を行った時に、前記電極が前記表面に比して突出する体積の電極が前記凹部内に残っていることを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁膜は、前記電極に比して熱膨張係数が小さく、かつ弾性率が大きい材料であることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記電極の形成では、
第１温度で熱処理を行って、前記第１基板と前記第２基板とを接合し、
第２温度で熱処理を行って、前記第１電極と前記第２電極とを接合することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体素子または集積回路が形成された基板を貼合して積層構造とすることによって、半導体装置の占有面積を低減する技術が知られている。貼合される基板の各貼合面には、対応する位置に基板間を電気的に接続する電極が設けられる。貼合される各基板は、貼合面が平坦になるように研磨されてから貼合される。
【０００３】
しかしながら、電極を有する基板の貼合面を平坦化する工程では、電極の貼合面が基板の貼合面に比して低くなり、貼合される２つの基板の電極間に隙間が形成される。その結果、貼合される基板の電極間に接合不良が生じることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１４３３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、電極の接合面が基板の接合面に比して低い２つの基板間を接合する場合でも、電極間の接合不良を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、第１基板と、前記第１基板に接合される第２基板と、前記第１基板および前記第２基板の各接合面における対向する位置に埋設される一対の電極とを備える半導体装置が提供される。一対の前記電極は、前記接合面に垂直な断面において、前記接合面近傍で括れを有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態による半導体装置の構成の一例を模式的に示す斜視図である。
【図２】図２は、実施形態による半導体装置の構成の一例を模式的に示す分解斜視図である。
【図３】図３は、実施形態による半導体装置の構成の一例を示す一部断面図である。
【図４−１】図４−１は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図５】図５は、実施形態によるダマシン法によって埋め込まれた電極の状態の一例を模式的に示す斜視図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図および斜視図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
図１は、実施形態による半導体装置の構成の一例を模式的に示す斜視図であり、図２は、実施形態による半導体装置の構成の一例を模式的に示す分解斜視図である。図１に示されるように、半導体装置１は、互いに貼合（接合）される第１基板１０と、第２基板２０とを備える。
【００１０】
第１基板１０は、たとえば、被写体を撮像するＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサ１１などを備えるセンサ基板である。また、第２基板２０は、たとえば、ＣＭＯＳイメージセンサ１１から撮像画像の画像信号を読み出し、読み出した画像信号に対して種々の信号処理を行うロジック回路などを備えるロジック基板である。
【００１１】
なお、半導体装置１は、第１ロジック基板と第２ロジック基板とが貼合される構成であってもよく、ロジック基板とメモリ基板とが貼合される構成であってもよい。また、半導体装置１は、３以上の基板が貼合される構成であってもよい。
【００１２】
図２に示されるように、第２基板２０は、ロジック回路などが設けられるデバイス層２１と、デバイス層２１の上側表面に設けられる絶縁層２２と、絶縁層２２に埋設される複数の金属電極（以下、電極という）２３と、を備える。電極２３は、一方の端面が絶縁層２２から露出した状態で、絶縁層２２に埋設され、たとえば、デバイス層２１内部の配線を介してロジック回路などに接続される。
【００１３】
一方、第１基板１０は、ＣＭＯＳイメージセンサ１１などが設けられるデバイス層１２と、デバイス層１２の下側表面に設けられる絶縁層１３と、絶縁層１３における第２基板２０の電極２３と対応する位置に埋設される複数の金属電極（以下、電極という）と、を備える。電極は、一方の端面が絶縁層１３から露出した状態で、絶縁層１３に埋設され、たとえば、デバイス層１２内部の配線を介してＣＭＯＳイメージセンサ１１などに接続される。
【００１４】
これら第１基板１０および第２基板２０は、各貼合面（接合面）が鏡面研磨され、貼合面に対して活性化処理が施された後、接着剤を使用せずに直接貼合される。これにより、第１基板１０と第２基板２０とは、絶縁層１３，２２間の分子間力による水素結合によって仮接合される。その後、第１基板１０および第２基板２０には、熱処理が施される。これにより、第１基板１０と第２基板２０とは、絶縁層１３，２２間の共有結合によって本接合される。
【００１５】
このように、半導体装置１では、第１基板１０が備えるＣＭＯＳイメージセンサ１１の下面に設けられる電極と、第２基板２０の上面に設けられる電極２３とを接続することができる。したがって、たとえば、第２基板２０が備えるロジック回路によれば、ＣＭＯＳイメージセンサ１１の直下から信号の読み出しを行うことができるので、基板の占有面積を低減することが可能となる。
【００１６】
図３は、実施形態による半導体装置の構成の一例を示す一部断面図である。なお、図３には、第１基板１０の絶縁層１３と、第２基板２０の絶縁層２２との接合部分の断面を選択的に図示している。
【００１７】
第１基板１０の絶縁層１３は、デバイス層１２（図２参照）側から順に積層される酸化シリコン層１３１、窒化シリコン膜１３２、ＴＥＯＳ（テトラエトキシシラン）層１３３、および炭窒化シリコン膜１３４を備える。酸化シリコン層１３１の内部には、デバイス層１２（図２参照）の内部に設けられるＣＭＯＳイメージセンサ１１などのデバイスに接続される配線１５が設けられる。
【００１８】
また、第１基板１０の絶縁層１３は、内部に、窒化シリコン膜１３２、ＴＥＯＳ層１３３、および炭窒化シリコン膜１３４を貫通する電極１４を備える。電極１４は、Ｃｕ（銅）によって形成されたコンタクトプラグ１４２と、コンタクトプラグ１４２の外側面および底面（図３に示す例では、上面）を被覆するＴｉ（チタン）によって形成されたバリアメタル膜１４１とを有する。なお、コンタクトプラグ１４２は、Ｃｕ以外の金属によって形成されてもよい。また、バリアメタル膜１４１は、Ｔｉ以外の金属によって形成されてもよい。
【００１９】
また、第２基板２０の絶縁層２２は、第１基板１０の絶縁層１３と同様に、デバイス層２１（図２参照）側から順に積層される酸化シリコン層２２１、窒化シリコン膜２２２、ＴＥＯＳ層２２３、および炭窒化シリコン膜２２４を備える。酸化シリコン層２２１の内部には、デバイス層２１（図２参照）の内部に設けられるロジック回路などのデバイスに接続される配線２４が設けられる。
【００２０】
また、第２基板２０の絶縁層２２は、内部に、窒化シリコン膜２２２、ＴＥＯＳ層２２３、および炭窒化シリコン膜２２４を貫通する電極２３を備える。電極２３は、Ｃｕによって形成されたコンタクトプラグ２３２と、コンタクトプラグ２３２の外側面および底面（図３に示す例では、下面）を被覆するＴｉによって形成されたバリアメタル膜２３１とを有する。なお、コンタクトプラグ２３２は、Ｃｕ以外の金属によって形成されてもよい。また、バリアメタル膜２３１は、Ｔｉ以外の金属によって形成されてもよい。
【００２１】
ここで、第１基板１０の絶縁層１３（炭窒化シリコン膜１３４）と、第２基板２０の炭窒化シリコン膜２２４とは、上記したように共有結合で強固に結合されている。また、第１基板１０の電極１４と第２基板２０の電極２３とは、基板面（主面）に平行な方向の中央部付近で接続され、周縁部では接続されない。すなわち、第１基板１０の電極１４と第２基板２０の電極２３とは、第１基板１０と第２基板２０との境界付近で括れた構造を有している。より具体的には、基板面と平行な断面において、第１基板１０と第２基板２０との境界付近で電極１４，２３の断面積が最小となり、境界から離れるにしたがって断面積が増大し、最終的には、電極１４，２３が埋め込まれるトレンチで規定される断面積と同じ大きさとなる。
【００２２】
つぎに、このような構造の半導体装置の製造方法について説明する。図４−１〜図４−３は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。なお、第１基板１０のデバイス層１２、および第２基板２０のデバイス層２１の製造工程は、一般的な半導体装置の製造工程と同様である。また、第１基板１０側の絶縁層１３および電極１４の形成工程と、第２基板２０側の絶縁層２２および電極２３の形成工程は、同一である。そのため、ここでは、第２基板２０側の絶縁層２２および電極２３の形成工程、および第１基板１０と第２基板２０との貼合工程について説明し、デバイス層１２，２１の製造工程と、第１基板１０の絶縁層１３および電極１４の形成工程については、その説明を省略する。
【００２３】
第２基板２０を製造する場合は、図４−１（ａ）に示されるように、まず、デバイス層２１の表面に、たとえば、ＣＶＤ（Chemical  Vapor  Deposition）法によって、酸化シリコン層２２１を形成する。そして、酸化シリコン層２２１の表面に、ダマシン法によって配線２４を形成する。具体的には、酸化シリコン層２２１の表面に、配線パターンの溝を形成し、ついで、溝の内部に、たとえば、メッキ法によって、Ｃｕを埋め込んで配線２４を形成する。
【００２４】
その後、配線２４が埋め込まれた酸化シリコン層２２１上に、たとえば、ＣＶＤ法によって、窒化シリコン膜２２２、ＴＥＯＳ層２２３、および炭窒化シリコン膜２２４を順次積層して形成する。これにより、絶縁層２２が形成される。
【００２５】
続いて、図４−１（ｂ）に示されるように、電極２３（図３参照）の形成位置に、電極形成用の孔５０ａを形成する。この工程では、まず、炭窒化シリコン膜２２４の表面に図示しないレジストを形成し、レジストにおける電極２３の形成位置に、たとえば、配線２４の幅よりも径が小さな開口を形成する。ついで、開口が形成されたレジストをマスクとして使用し、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、炭窒化シリコン膜２２４の表面から配線２４の表面まで達する第１の径の孔５０ａを形成する。
【００２６】
これによって、孔５０ａの位置が所望の位置から僅かにずれた場合であっても、その後、孔５０ａに電極２３となる金属を埋設した際に、金属が配線２４横の酸化シリコン層２２１に接触し、酸化シリコン層２２１内へ拡散して電流がリークすることを抑制することができる。
【００２７】
その後、レジストを除去し、孔５０ａを形成した炭窒化シリコン膜２２４の表面に図示しないレジストを形成し、レジストにおける電極２３の形成位置に、たとえば、配線２４の面積と同程度の第２の径の開口を形成する。ついで、開口が形成されたレジストをマスクとして使用し、ＲＩＥ法などの異方性エッチングによって、炭窒化シリコン膜２２４の表面からＴＥＯＳ層２２３の所定の位置まで、エッチングする。これによって、配線２４の表面からＴＥＯＳ層２２３の所定の位置までは、第２の径を有する孔５０ｂが形成される。なお、ＴＥＯＳ層２２３の所定の位置から炭窒化シリコン膜２２４の表面までは第１の径よりも大きい第２の径を有する孔５０ｂが形成される。つまり、第１の径の孔５０ａと第２の径の孔５０ｂとが接続された孔５０が形成される。
【００２８】
ついで、図４−１（ｃ）に示されるように、孔５０の内周面および炭窒化シリコン膜２２４の表面にバリアメタル膜２３１を形成する。バリアメタル膜２３１として、Ｔｉ膜を用いることができる。
【００２９】
その後、図４−２（ａ）に示されるように、孔５０の内部を含む第２基板２０上にＣｕまたはＣｕＭｎ合金などの導電性を有するＣｕの金属間化合物などの導電膜２３２ａを形成する。具体的には、まず、バリアメタル膜２３１の表面にＣｕを蒸着させてシード膜を形成した後、シード膜の表面に、たとえば、電解メッキ法によってＣｕを析出させる。これによって、導電膜２３２ａが形成される。
【００３０】
続いて、図４−２（ｂ）に示されるように、たとえば、ＣＭＰ（Chemical  Mechanical  Polishing）法によって、炭窒化シリコン膜２２４をストッパとして、第２基板２０の表面上の導電膜２３２ａおよびバリアメタル膜２３１を研磨する。これによって、炭窒化シリコン膜２２４上の不要な導電膜２３２ａおよびバリアメタル膜２３１が除去され、バリアメタル膜２３１で被覆された孔５０には、Ｃｕが埋め込まれたＣｕのコンタクトプラグ２３２が形成される。そして、バリアメタル膜２３１とコンタクトプラグ２３２とで、電極２３が形成される。なお、炭窒化シリコン膜２２４の表面は、鏡面研磨され、ダングリングボンドが形成される。
【００３１】
このとき、電極２３、および炭窒化シリコン膜２２４は、材料が異なるので、ＣＭＰによる研磨の進行速度が異なる。このため、第２基板２０の表面には、図４−２（ｂ）に示されるように、炭窒化シリコン膜２２４の表面に比して、電極２３の表面の方が低くなる。
【００３２】
図４−１（ａ）〜図４−２（ｂ）に示される手順と同様の手順で、炭窒化シリコン膜１３４の表面が鏡面研磨され、図４−２（ｃ）に示される炭窒化シリコン膜１３４に比して電極２３が後退した第１基板１０が形成される。
【００３３】
ここで、孔５０に埋め込まれる金属について説明する。図５は、実施形態によるダマシン法によって埋め込まれた電極の状態の一例を模式的に示す斜視図である。この図では、電極２３のうち、他の電極１４と接続される部分について図示している。電極１４，２３間が接続されるためには、少なくとも一方の基板において、電極２３が後退した段差部２７から電極２３が突出する温度または電極２３の体積が設定される。
【００３４】
電極形成用の孔５０は、Ｘ軸、Ｙ軸およびＺ軸の各方向に平行な辺を有する直方体状の形状を有するものとする。ここで、Ｘ軸、Ｙ軸は基板面に平行な方向の直交する２つの軸であり、Ｚ軸は基板面に垂直な方向、すなわち高さ方向の軸であるとする。なお、電極形成用の孔５０のＸ軸方向とＹ軸方向との長さをそれぞれＸ，Ｙとする。
【００３５】
ＣＭＰ法による鏡面研磨の結果、電極の上面が絶縁層２２の上面に比してＺだけ後退したものとする。電極形成用の孔５０のうち、電極２３が埋め込まれていない段差部２７の隙間体積Ｖｖは、次式（１）で示される。
Ｖｖ＝Ｘ・Ｙ・Ｚ  ・・・（１）
【００３６】
電極形成用の孔５０には、電極２３がａの高さで埋め込まれたものとする。また、電極２３を構成する材料の線膨張係数をαとし、後述する貼合工程での熱処理における温度変化量をΔＴとすると、温度変化量ΔＴのときの電極２３の熱膨張体積（体積変化量）ΔＶは、次式（２）で示される。
ΔＶ＝３α・ΔＴ・Ｘ・Ｙ・ａ  ・・・（２）
【００３７】
実施形態では、熱処理によって電極２３を熱膨張させ、対向する基板の電極１４と接合させるものである。そのため、隙間体積Ｖｖは、電極２３の熱膨張体積ΔＶよりも大きくなければならず、これより次式（３）の関係が求められる。
ａ＞Ｚ／（３α・ΔＴ）  ・・・（３）
【００３８】
（３）式から、電極形成用の孔５０に埋め込む電極２３の高さａが決まっているときには、隙間体積Ｖｖを電極２３の熱膨張体積ΔＶよりも大きくするために必要な温度変化量（熱処理温度）ΔＴを求めることができる。たとえば、図４−２（ｂ）のＣＭＰ工程において、後退量Ｚとなるように、絶縁層２２および電極２３の鏡面研磨が実施される場合には、後退量Ｚから求められる電極２３の高さａを用いて、温度変化量ΔＴが設定される。
【００３９】
また、（３）式から、温度変化量ΔＴ（熱処理温度）が決まっているときには、隙間体積Ｖｖを電極２３の熱膨張体積ΔＶよりも大きくするために必要な電極２３の高さａを求めることができる。たとえば、後の熱処理工程において、温度変化量ΔＴ（熱処理温度）が予め決まっている場合には、この温度変化量ΔＴを用いて電極２３の高さａが設定される。電極２３の高さａからＣＭＰ工程での電極２３の後退量Ｚが求められる。つまり、電極２３の後退量がＺとなるように、ＣＭＰ工程では、研磨処理が行われることになる。
【００４０】
なお、絶縁層２２は、電極２３を構成する金属または金属間化合物に比して熱膨張係数が小さい材料によって構成される。これは、もし、絶縁層２２の熱膨張率が電極２３の熱膨張率よりも大きいと、電極２３の熱膨張よりも絶縁層２２の熱膨張の方が大きくなり、対向する２つの基板間で電極２３同士が接続されなくなってしまうためである。
【００４１】
また、絶縁層２２は、電極２３に比して弾性率が大きい材料であることが望ましい。つまり、絶縁層２２は、電極２３に比して変形しにくい材料であることが望ましい。たとえば、図５に示されるように、電極形成用の孔５０が直方体状の場合には、この孔５０に電極２３が埋め込まれると、６面のうち５面は絶縁層２２と接しており、残りの１面は絶縁層２２と接していない状態となる。そして、絶縁層２２が変形しにくい材料によって構成される場合には、熱処理による熱膨張によって、絶縁層２２と接している面の方向には変形せず、絶縁層２２と接していない面の方向に変形する。つまり、図５の例ではＺ方向に伸びるように変形する。このような変形とするために、絶縁層２２は、電極２３に比して弾性率が大きい材料であることが望ましい。
【００４２】
ついで、図４−３に示されるように、第１基板１０の炭窒化シリコン膜１３４と第２基板２０の炭窒化シリコン膜２２４とが向かい合うように、第１基板１０と、第２基板２０と、を貼合する。このとき、貼合前の第１基板１０上の炭窒化シリコン膜１３４、および第２基板２０上の炭窒化シリコン膜２２４の表面には、ダングリングボンドが形成されている。そのため、炭窒化シリコン膜１３４，２２４同士が水酸基を介して分子結合し、第１基板１０と第２基板２０とが仮接合される。
【００４３】
その後、第１基板１０および第２基板２０を、第１温度で熱処理することによって、仮接合された炭窒化シリコン膜１３４，２２４同士が共有結合する。第１温度は、炭窒化シリコン膜１３４，２２４同士が共有結合する温度で、第１基板１０および第２基板２０を形成する素子が熱変性しない温度であればよい。たとえば、第１温度は、２５０℃以上４３０℃以下であればよい。
【００４４】
続けて、第２温度で熱処理することによって、電極１４，２３同士を接合する。第２温度は、電極１４，２３が段差部の高さ（深さ）以上に熱膨張する温度で、第１基板１０および第２基板２０を形成する素子が熱変性しない温度であればよい。たとえば、電極１４，２３としてＣｕが用いられる場合には、第２温度は、２５０℃以上４３０℃以下であればよい。
【００４５】
この熱処理によって、第１基板１０では、電極１４はＺ方向下側に熱膨張し、上面が第１基板１０（炭窒化シリコン膜１３４）の上面よりも突出する。また、第２基板２０でも、電極２３はＺ方向上側に熱膨張し、上面が第２基板２０（炭窒化シリコン膜２２４）の上面よりも突出する。その結果、電極１４，２３同士が接合する。第２温度で所定時間が経過した後、第１基板１０と第２基板２０とが冷却されると、電極１４，２３の体積は収縮する。その際、接合面は、Ｚ方向の第１基板１０側と第２基板２０側の両方から引っ張られることになる。その結果、基板面に平行な方向での断面積は、接合面付近で最小となり、Ｚ方向の上下に向かって徐々に大きくなる、括れた形状となる。以上によって、図３に示される形状の電極を有する半導体装置１が得られる。
【００４６】
なお、上記した例では、最初に第１温度で絶縁膜である炭窒化シリコン膜１３４，２２４同士を接合する熱処理を行い、つぎに第２温度で電極１４，２３同士を接合する熱処理を行う場合を示した。しかし、第１温度を第２温度と同じとすることで、炭窒化シリコン膜１３４，２２４同士の接合と、電極１４，２３同士の接合と、を１回の熱処理で同時に行うことが可能となる。
【００４７】
上記した実施形態では、少なくとも一方の基板１０，２０の電極１４，２３は、熱処理の際に、段差部２７よりも突出するように、熱処理前の電極１４，２３の高さが設定される。あるいは、少なくとも一方の基板１０，２０の電極１４，２３が、熱処理の際に、段差部２７よりも突出するように熱処理温度が設定される。これによって、基板の貼合面よりも後退した貼合面を有する電極１４，２３を有する第１基板１０および第２基板２０を、貼合面同士を対向させて貼合させると、基板１０，２０同士が共有結合によって接合され、電極１４，２３同士も接合される。その結果、２つの基板１０，２０間に電極１４，２３間の接合不良を解消するための膜を形成することなく、第１基板１０および第２基板２０の間での接合不良の発生を防止することができるという効果を有する。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１  半導体装置、１０  第１基板、１１  ＣＭＯＳイメージセンサ、１２，２１  デバイス層、１３，２２  絶縁層、１４，２３  電極、１５，２４  配線、２０  第２基板、２７  段差部、５０，５０ａ，５０ｂ  孔、１３１，２２１  酸化シリコン層、１３２，２２２  窒化シリコン膜、１３３，２２３  ＴＥＯＳ層、１３４，２２４  炭窒化シリコン膜、１４１，２３１  バリアメタル膜、１４２，２３２  コンタクトプラグ，２３２ａ  導電膜。
【図１】
2017055049.tif 000003
【図２】
2017055049.tif 000004
【図３】
2017055049.tif 000005
【図４−１】
2017055049.tif 000006
【図４−２】
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【図４−３】
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【図５】
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