(57)【要約】【課題】信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることのできる半導体装置を提供すること。【解決手段】マザーボード２に実装されるインターポーザ基板１と、インターポーザ基板１及びマザーボード２に実装される複数の実装部品４０と、を備え、インターポーザ基板１は、複数の実装部品４０のうちの一部を実装すると共にマザーボード２に実装される固定実装部３０と、複数の実装部品４０のうちの一部を実装する可動実装部３５と、固定実装部３０と可動実装部３５とに接続されることにより固定実装部３０と可動実装部３５とを電気的に接続し、かつ変形することにより固定実装部３０と可動実装部３５との相対的な位置を変化させることができるフレキシブル基板１２と、を備える。【選択図】図１
2017108073.tif 000002
【特許請求の範囲】
【請求項１】
マザーボードに実装されるインターポーザ基板と、
前記インターポーザ基板及び前記マザーボードに実装される複数の実装部品と、
を備え、
前記インターポーザ基板は、
複数の前記実装部品のうちの一部を実装すると共に前記マザーボードに実装される固定実装部と、
複数の前記実装部品のうちの一部を実装する可動実装部と、
前記固定実装部と前記可動実装部とに接続されることにより前記固定実装部と前記可動実装部とを電気的に接続し、かつ変形することにより前記固定実装部と前記可動実装部との相対的な位置を変化させることができる可撓性接続部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記可動実装部に実装される前記実装部品は記憶装置であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可動実装部に実装される前記実装部品はＩ／Ｏインターフェイス用部品であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記可動実装部に実装される前記実装部品は自由空間光通信用部品であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記インターポーザ基板は、前記可動実装部を複数有し、
複数の前記可動実装部は、それぞれ独立して前記固定実装部に対する相対的な位置が変化可能に前記可撓性接続部によって前記固定実装部に接続されることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記可動実装部に実装される前記実装部品は記憶装置、Ｉ／Ｏインターフェイス用部品、及び自由空間光通信用部品であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記固定実装部には、ＩＣソケットを介して演算装置が実装されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記固定実装部は、ＩＣソケットを介して前記マザーボードに実装されることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板を備える半導体装置に関する。特に、回路基板に実装する実装部品の実装方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置が搭載される電子機器の高性能、高機能、小型化は著しく、半導体装置には増々高速化、小型化が求められている。これに対応して、主基板（以下マザーボードという）上に個々の半導体部品を実装するのではなく、搭載基板（以下インターポーザ基板という）上に複数の半導体素子を接続して１個のモジュールとして機能させ、インターポーザ基板をマザーボードに実装することで、より高密度なシステム実装を実現することにより、システムの高速化、小型化を図った、マルチチップモジュール（以下ＭＣＭという）と呼ばれる半導体装置の開発が各社で進められている。
【０００３】
ＭＣＭにおいては、インターポーザ基板との熱膨張差による半導体素子のクラックやはんだ割れ等を防止するため、インターポーザ基板の厚さに応じて半導体素子の厚さや面積を変える等の工夫がなされている(例えば、特許文献１)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３０５２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、システムの高速化を図るため、ＭＣＭに実装する部品を増やすと、インターポーザ基板が大きくなりシステムの小型化が困難となる。例えば、演算装置や記憶装置等の実装部品は、大きさが比較的大きいため、これら部品を多数、ＭＣＭに実装する場合は、システムの小型化が困難になる。
【０００６】
さらに、インターポーザ基板やＭＣＭに実装する部品が大きくなると、基板と部品との熱膨張差も大きくなり、クラックやはんだ割れが発生し易くなるため、信頼性が低下する。また、インターポーザ基板やＭＣＭに実装する部品が大きくなると、クラックやはんだ割れに対する対処が必要になるため、高コストとなる。
【０００７】
加えて、演算装置等の高価な部品は、ＭＣＭに適したものが入手し難く、面積や厚さを変えた専用部品を新たに開発するのも困難である。これらのように、システムの高速化を図る場合、小型化が困難になったり、信頼性が低下したり、製造コストが上昇するという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、マザーボードに実装されるインターポーザ基板と、前記インターポーザ基板及び前記マザーボードに実装される複数の実装部品と、を備え、前記インターポーザ基板は、複数の前記実装部品のうちの一部を実装すると共に前記マザーボードに実装される固定実装部と、複数の前記実装部品のうちの一部を実装する可動実装部と、前記固定実装部と前記可動実装部とに接続されることにより前記固定実装部と前記可動実装部とを電気的に接続し、かつ変形することにより前記固定実装部と前記可動実装部との相対的な位置を変化させることができる可撓性接続部と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体装置は、信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の構成を示す断面図
【図２】図１に示すインターポーザ基板の構成を示す模式図
【図３】実施の形態１に係る半導体装置の動作を示すブロック図
【図４】実施の形態２に係る半導体装置の構成を示す断面図
【図５】実施の形態２に係る半導体装置の動作を示すブロック図
【図６】実施の形態３に係る半導体装置の構成を示す断面図
【図７】実施の形態３に係る半導体装置の動作を示すブロック図
【図８】実施の形態４に係る半導体装置の構成を示す平面図
【図９】実施の形態５に係る半導体装置の構成を示す平面図
【図１０】実施の形態５に係る装置の動作を示すブロック図
【図１１】実施の形態６に係る半導体装置の構成を示す断面図
【図１２】実施の形態７に係る半導体装置の構成を示す断面図
【図１３】リジット基板で構成したインターポーザ基板を用いた半導体装置の比較例を示す断面図
【図１４】リジット基板で構成したインターポーザ基板を用いた半導体装置の比較例を示す断面図
【発明を実施するための形態】
【００１２】
以下に、本発明の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。
【００１３】
実施の形態１．
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。なお、図１は、見易さを考慮して断面のハッチングを一部省略してある。他の断面図においても同様である。本実施の形態１に係る半導体装置５０は、マザーボード２に実装されるインターポーザ基板１と、インターポーザ基板１及びマザーボード２に実装される複数の実装部品４０と、を備える。インターポーザ基板１はマザーボード２に実装され、インターポーザ基板１及びマザーボード２に複数の実装部品４０が実装されることにより構成される。半導体装置５０を構成するインターポーザ基板１には、実装部品４０である演算装置３が実装され、インターポーザ基板１がマザーボード２に実装されることにより、演算装置３はインターポーザ基板１を介してマザーボード２に実装される。これにより、演算装置３は、インターポーザ基板１を介してマザーボード２に対して電気的に接続される。
【００１４】
演算装置３は、ＣＰＵ（Central  Processing  Unit）が用いられる。演算装置３には、演算装置３におけるインターポーザ基板１に実装される側の反対に位置する面側に、当該演算装置３の冷却を行う第１冷却板８が取り付けられている。なお、演算装置３は、ＣＰＵ以外のものであってもよく、ＦＰＧＡ（Field  Programmable  Gate  Array）、ＧＰＧＰＵ（General  Purpose  Graphics  Processing  Unit）であってもよい。
【００１５】
マザーボード２における、インターポーザ基板１が実装される側の面には、実装部品４０である高速Ｉ／Ｏインターフェイス用部品５及びその他の電子部品６が実装される。高速Ｉ／Ｏインターフェイス用部品５は、ＵＳＢ（Universal  Serial  Bus）用の部品が用いられる。なお、高速Ｉ／Ｏインターフェイス用部品５は、ＵＳＢ用の部品以外の高速Ｉ／Ｏインターフェイス用の部品であってもよく、ＳＡＴＡ（Serial  Advanced  Technology  Attachment）用の部品、ＰＣＩｅ（Peripheral  Component  Interconnect  express）（登録商標）用の部品、ＨＤＭＩ（High-Definition  Multimedia  Interface）（登録商標）用の部品や、その他の規格等に準拠した部品、または、これらの規格とは異なる構造の部品であってもよい。高速Ｉ／Ｏインターフェイス用部品５は、データ通信を行うことのできる部品であれば、規格や構造は問わない。また、マザーボード２に実装される実装部品４０は、高速Ｉ／Ｏインターフェイス用部品５以外のＩ／Ｏインターフェイス用部品であってもよい。
【００１６】
これらのインターポーザ基板１への演算装置３の実装、マザーボード２へのインターポーザ基板１の実装、マザーボード２への高速Ｉ／Ｏインターフェイス用部品５の実装、マザーボード２への電子部品６の実装は、はんだボール７により行われる。
【００１７】
図２は、図１に示すインターポーザ基板の構成を示す模式図である。インターポーザ基板１は、複数の実装部品４０のうちの一部を実装する固定実装部３０である第１部品実装部１０と、複数の実装部品４０のうちの一部を実装する可動実装部３５である第２部品実装部１１と、可撓性接続部であるフレキシブル基板１２と、を有している。第１部品実装部１０は、板状の形状で形成されており、はんだボール７によって一方の面に演算装置３が実装され、他方の面をはんだボール７によってマザーボード２に実装する部材になっている。即ち、第１部品実装部１０に実装される実装部品４０は演算装置３であると共に、第１部品実装部１０は、マザーボード２に実装される。
【００１８】
第２部品実装部１１は、２つが設けられており、共に板状の形状で形成されている。２つの第２部品実装部１１は、２つともフレキシブル基板１２によって第１部品実装部１０に接続されている。フレキシブル基板１２は、第１部品実装部１０と第２部品実装部１１とに接続されることにより第１部品実装部１０と第２部品実装部１１とを電気的に接続し、かつフレキシブル基板１２自身が変形することにより、第１部品実装部１０と第２部品実装部１１との相対的な位置を変化させることができる。
【００１９】
詳しくは、フレキシブル基板１２は、ポリイミド樹脂等の柔軟性と屈曲性のある基材を用い、弱い力で容易に変形可能な構造を採る。第２部品実装部１１は、フレキシブル基板１２によって第１部品実装部１０に接続されることにより、フレキシブル基板１２が変形することによって移動することができる範囲内で、第１部品実装部１０に対する相対的な位置を変化可能に第１部品実装部１０に接続され、かつ第１部品実装部１０に対して電気的に接続されている。つまり、２つの第２部品実装部１１は、それぞれ独立して第１部品実装部１０に対する相対的な位置が変化可能に、フレキシブル基板１２によって第１部品実装部１０に接続されている。
【００２０】
インターポーザ基板１は、第１部品実装部１０がマザーボード２に実装され、第２部品実装部１１はマザーボード２に実装されない。一方、第２部品実装部１１は、フレキシブル基板１２によって第１部品実装部１０に対して電気的に接続されているため、マザーボード２に対しても第１部品実装部１０を介して電気的に接続されている。これにより、第２部品実装部１１は、フレキシブル基板１２が変形することができる範囲内でマザーボード２に対して移動することが可能に配置されつつ、マザーボード２に対して電気的に接続されている。
【００２１】
第２部品実装部１１に実装される実装部品４０は記憶装置４であり、第２部品実装部１１には、図１に示すように、実装部品４０である記憶装置４が実装される。記憶装置４は、複数が第２部品実装部１１の両面に実装される。記憶装置４は、高速メモリ素子が用いられる。記憶装置４には、演算装置３内で実行されるプログラムが記憶されており、各種データを記憶することが可能になっている。なお、記憶装置４は、ＤＤＲ４  ＳＤＲＡＭ（Double  Data  Rate  4-Synchronous  Dynamic  Random  Access  Memory）であってもよく、その他の規格等に準拠した記憶装置４や、これらの規格とは異なる構造の記憶装置４であってもよい。記憶装置４は、各種データを記憶することができるものであれば、規格や構造は問わない。
【００２２】
記憶装置４には、図１に示すように、記憶装置４におけるインターポーザ基板１の第２部品実装部１１に実装される側の反対側に位置する面側に、当該記憶装置４の冷却を行う第２冷却板９が取り付けられている。第２冷却板９は、１つの第２部品実装部１１に実装される複数の記憶装置４に亘って、１つの第２冷却板９が取り付けられている。つまり、１つの第２部品実装部１１に実装される複数の記憶装置４は、共通の第２冷却板９に接続される。なお、１つの第２部品実装部１１に実装される複数の記憶装置４に取り付けられる第２冷却板９は、第２部品実装部１１の面ごとに異なる第２冷却板９が取り付けられていてもよく、または、記憶装置４ごとに異なる第２冷却板９が取り付けられていてもよい。また、記憶装置４には、第２冷却板９が取り付けられていなくてもよく、また、１つの第２部品実装部１１に実装される記憶装置４は、第２冷却板９が取り付けられる記憶装置４と、第２冷却板９が取り付けられない記憶装置４とが混在していてもよい。
【００２３】
演算装置３と記憶装置４とは、インターポーザ基板１内で接続され、マザーボード２へは接続されない。詳しくは、演算装置３はインターポーザ基板１の第１部品実装部１０に実装され、記憶装置４は、フレキシブル基板１２を介して第１部品実装部１０に対して電気的に接続されている第２部品実装部１１に実装されている。これにより、演算装置３と記憶装置４とは、第１部品実装部１０とフレキシブル基板１２と第２部品実装部１１とを介して通信を行うことが可能になっている。即ち、演算装置３と記憶装置４とは、マザーボード２へは接続されずにインターポーザ基板１内で接続され、インターポーザ基板１を介して通信を行うことが可能になっている。
【００２４】
また、演算装置３は、インターポーザ基板１を介してマザーボード２に対して電気的に接続されているため、マザーボード２に実装される高速Ｉ／Ｏインターフェイス用部品５及び電子部品６と、演算装置３とは、インターポーザ基板１とマザーボード２を介して通信を行うことが可能になっている。
【００２５】
次に、動作について説明する。図３は、実施の形態１に係る半導体装置の動作を示すブロック図である。演算装置３は、記憶装置４に格納されたプログラムを読み込んで演算及び制御をすることで、読み込んだプログラムによる命令内容に従った処理を実行する。記憶装置４は、演算装置３内で実行されるプログラムや、演算装置３でプログラムに従って処理を実行する際に使用するデータの一時記憶にも使用される。演算装置３及び記憶装置４と、高速Ｉ／Ｏインターフェイス用部品５とは、マザーボード２上に設けられるＣＰＵバス１９を介して接続され、データのやり取りを行う。これにより、演算装置３は、半導体装置５０の外部に配設されて、高速Ｉ／Ｏインターフェイス用部品５に接続される外部装置（図示省略）との間でデータのやり取りを行うことができる。
【００２６】
インターポーザ基板１は、第１部品実装部１０でのみ、はんだボール７により電気的かつ物理的にマザーボード２に接続されており、第２部品実装部１１は、弱い力で容易に変形可能なフレキシブル基板１２によって、第１部品実装部１０に接続されている。これにより、記憶装置４は、マザーボード２上に直接実装することなく、弱い力で変形可能なフレキシブル基板１２の性質を利用して、第２部品実装部１１によりマザーボード２から離れた位置に固定し配置することができる。また、第２部品実装部１１は、マザーボード２に実装されないため、記憶装置４は、第２部品実装部１１の両面に実装することが可能であり、実装密度を高めることができる。
【００２７】
半導体装置５０は、これらのように構成されるため、システムの高速化を図るためにインターポーザ基板１に実装する部品を増やし、インターポーザ基板１自体が大きくなっても、立体的にマザーボード２へ部品を実装できる。これにより、システムの小型化が実現可能である。
【００２８】
図１３は、リジット基板で構成したインターポーザ基板を用いた半導体装置の比較例を示す断面図である。実施の形態１に係る半導体装置５０に対する比較例として、インターポーザ基板１ａがリジット基板で構成された半導体装置５０ａについて説明する。図１３に示す比較例の半導体装置５０ａでは、図１に示した実施の形態１におけるインターポーザ基板１とは異なり、インターポーザ基板１ａは、全体がマザーボード２に実装されるリジット基板で構成されている。即ち、比較例のインターポーザ基板１ａは、実施の形態１におけるインターポーザ基板１のように、第１部品実装部１０と第２部品実装部１１とをフレキシブル基板１２によって接続し、第１部品実装部１０のみをマザーボード２に実装するのではなく、１枚の板状の形状で形成されたインターポーザ基板１ａをマザーボード２に実装するリジット基板となっている。比較例の半導体装置５０ａでは、このようにリジット基板で構成されるインターポーザ基板１ａの一部が、はんだボール７によってマザーボード２に接続されることにより、インターポーザ基板１ａはマザーボード２に実装されている。
【００２９】
比較例のインターポーザ基板１ａも、実施の形態１におけるインターポーザ基板１と同様に、複数の実装部品４０を実装することができる大きさで形成されており、インターポーザ基板１ａの大きさは、実施の形態１におけるインターポーザ基板１の第１部品実装部１０よりも大きくなっている。このため、インターポーザ基板１ａには、実装部品４０である記憶装置４、高速Ｉ／Ｏインターフェイス用部品５、電子部品６等の実装部品４０を多数実装することが可能である。しかし、図１３に示す比較例のインターポーザ基板１ａは、複数の実装部品４０を実装できるように大きさが大きくなっており、また、インターポーザ基板１ａとマザーボード２との間には、はんだボール７の１個分の間隙しかないため、インターポーザ基板１ａとマザーボード２との間には、実装部品４０を実装することができない。
【００３０】
図１４は、リジット基板で構成したインターポーザ基板を用いた半導体装置の比較例を示す断面図である。インターポーザ基板１ａがリジット基板で構成された、他の比較例に係る半導体装置５０ａについて説明する。図１４に示す比較例に係る半導体装置５０ａは、記憶装置４や高速Ｉ／Ｏインターフェイス用部品５を実装した拡張カード２０を搭載した構造を採っている。一般的に拡張カード２０は、マザーボード２上にコネクタ２１等で接続されるが、インターポーザ基板１ａが大きくなると、マザーボード２上に拡張カード２０を実装する際に、実装位置等に、より大きな制約が発生し、マザーボード２上に拡張カード２０を実装することができなくなる場合がある。このような場合でも、図１４に示す比較例にように、拡張カード２０をインターポーザ基板１ａ上に積み重ねて接続することで、拡張カード２０を介して立体的にマザーボード２へ記憶装置４や高速Ｉ／Ｏインターフェイス用部品５等の実装部品４０を実装することは可能である。しかし、大きなインターポーザ基板１ａを用いて拡張カード２０をインターポーザ基板１ａ上に配置する場合、マザーボード２へ実装部品４０を直接実装することができる数は制限されてしまう。つまり、インターポーザ基板１ａとマザーボード２との間には、はんだボール７の１個分の間隙しかないため、その間には、記憶装置４や高速Ｉ／Ｏインターフェイス用部品５や電子部品６等の実装部品４０を実装することができない。
【００３１】
これに対し、実施の形態１に係る半導体装置５０では、第１部品実装部１０と第２部品実装部１１とをフレキシブル基板１２で接続することによりインターポーザ基板１を構成し、第２部品実装部１１はマザーボード２に実装せずに第１部品実装部１０をマザーボード２に実装することにより、マザーボード２上の空間的な制約を撤廃することができる。これにより、第１部品実装部１０と第２部品実装部１１とを合わせてインターポーザ基板１全体が大きくなっても、第２部品実装部１１直下のマザーボード２の領域には、高速Ｉ／Ｏインターフェイス用部品５や電子部品６等の実装部品４０を実装することができるため、マザーボード２の部品実装可能な面積を増加させることができる。
【００３２】
また、マザーボード２と第２部品実装部１１とは分離されているため、インターポーザ基板１をマザーボード２に実装する際の熱膨張等の影響を低減することができ、その対処が不要となる。これにより、はんだボール７にかかる熱応力が緩和するため、インターポーザ基板１とマザーボード２との接合部分の破壊を抑えることができ、高信頼性と低コストを実現することができる。
【００３３】
さらに、第２部品実装部１１に実装する実装部品４０には、マザーボード２に実装する場合と同様な一般的な部品を採用することが可能となり、専用の特別な部品は使用せず、従来からの一般的な実装技術をほとんど変更しないで適用することができる。これにより、マザーボード２の部品実装可能な面積を増加させたり、高信頼性にしたりする構造を、低コストで実現することができる。
【００３４】
さらに、演算装置３や記憶装置４等の高速な信号を伝送する信号数が多い部品を、インターポーザ基板１に実装し集約することで、マザーボード２では高速な信号を伝送する配線を不要にできる。従って、インターポーザ基板１よりも大型なマザーボード２では、使用する基材に高周波特性を考慮する必要がなくなるため、より安価なものを適用できる。また、マザーボード２の配線数が減るので、基板層数を削減することができる。これにより、マザーボード２の設計を容易化できると共に低コスト化できる。これらの結果、信頼性を低下させることなく、低コストでシステムの高速化や小型化を図ることができる。
【００３５】
加えて、第２部品実装部１１に第２冷却板９を設けることにより、第２部品実装部１１に実装する実装部品４０が高発熱部品であっても、第２冷却板９によって放熱可能となる。なお、冷却が不要な場合は、第２冷却板９は、第２部品実装部１１を固定するための単なる構造物として用いてもよい。また、第２冷却板９は第１冷却板８と一体となった構造物であってもよく、第１冷却板８の上に積み上げる形で第２部品実装部１１を固定してもよい。
【００３６】
また、実施の形態１に係る半導体装置５０は、ＢＧＡ（Ball  Grid  Array）パッケージとして構成されているが、ＣＧＡ（Column  Grid  Array）パッケージ等のような、他の様々な集積回路パッケージにも適用可能である。また、インターポーザ基板１やマザーボード２に実装する部品や装置同士を入れ替えた構造、全てが１種類の部品や装置で構成されている半導体装置５０の構造に対しても、実施の形態１のインターポーザ基板１を備える構造は成立する。
【００３７】
実施の形態２．
図４は、実施の形態２に係る半導体装置の構成を示す断面図である。実施の形態２に係る半導体装置５０は、実施の形態１に係る半導体装置５０と同様の構成であるが、インターポーザ基板１の第２部品実装部１１に、記憶装置４に加えて高速Ｉ／Ｏインターフェイス用部品５を実装する。即ち、第２部品実装部１１に実装される実装部品４０は、記憶装置４と高速Ｉ／Ｏインターフェイス用部品５である。これにより、演算装置３と記憶装置４と高速Ｉ／Ｏインターフェイス用部品５とは、マザーボード２へは接続されずにインターポーザ基板１内で接続され、インターポーザ基板１を介して通信を行うことが可能になっている。なお、第２部品実装部１１に実装する実装部品４０は、高速Ｉ／Ｏインターフェイス用部品５以外のＩ／Ｏインターフェイス用部品であってもよい。
【００３８】
次に動作について説明する。図５は、実施の形態２に係る半導体装置の動作を示すブロック図である。演算装置３は、記憶装置４に格納されたプログラムを読み込んで演算及び制御をすることで、読み込んだプログラムによる命令内容に従った処理を実行する。記憶装置４は、演算装置３内で実行されるプログラムや、演算装置３でプログラムに従って処理を実行する際に使用するデータの一時記憶にも使用される。演算装置３と記憶装置４と高速Ｉ／Ｏインターフェイス用部品５とは、インターポーザ基板１内でＣＰＵバス１９を介して接続されデータのやり取りを行う。高速Ｉ／Ｏインターフェイス用部品５は、演算装置３、記憶装置４で処理されたデータを、外部装置（図示省略）に対して出力したり、外部装置からデータを受けて演算装置３や記憶装置４に対して入力したりする。
【００３９】
インターポーザ基板１は、第１部品実装部１０でのみ、はんだボール７により電気的かつ物理的にマザーボード２に接続されており、第２部品実装部１１は、フレキシブル基板１２によって、第１部品実装部１０に接続されている。これにより、記憶装置４と高速Ｉ／Ｏインターフェイス用部品５とは、マザーボード２上に直接実装することなく、弱い力で変形可能なフレキシブル基板１２の性質を利用して、第２部品実装部１１によりマザーボード２から離れた位置に固定し配置することができる。また、第２部品実装部１１は、マザーボード２に実装されないため、第２部品実装部１１の両面に記憶装置４と高速Ｉ／Ｏインターフェイス用部品５とを実装することが可能であり、実装密度を高めることができる。
【００４０】
これらのように構成された実施の形態２に係る半導体装置５０は、実施の形態１に係る半導体装置５０と同様の効果を得ることができる。
【００４１】
加えて、高速Ｉ／Ｏインターフェイス用部品５は、第２部品実装部１１に実装されているため、マザーボード２を内設する筐体の外部に直接引き出すことができる。つまり、高速Ｉ／Ｏインターフェイス用部品５が、図１３に示す比較例のインターポーザ基板１ａに実装されている場合は、コネクタとケーブルを使用して高速Ｉ／Ｏインターフェイス用部品５に接続した中継基板を、マザーボード２を内設する筐体にねじ止めすることにより、外部装置との接続部分を筐体の外部に引き出す必要がある。これに対し、実施形態２に係る半導体装置５０では、フレキシブル基板１２を変形させて第１部品実装部１０に対する第２部品実装部１１の相対的な位置を変化させることにより、マザーボード２を内設する筐体の付近に第２部品実装部１１を配置し、高速Ｉ／Ｏインターフェイス用部品５を直接筐体の外部に引き出すことが可能である。これにより、部品点数が減少し、コスト及び質量を大幅に低減させることができる。また、フレキシブル基板１２の特性を利用することで、特殊な構造の筐体であっても適応させることができる。
【００４２】
さらに、高速Ｉ／Ｏインターフェイス用部品５を直接筐体の外部に引き出すことができるため、基板間の信号渡りを減少させることができ、ケーブル等を必要としないため、信号品質が劣化する要因を減少させることができる。これにより、半導体装置５０と外部装置との間のデータのやり取りの高速化を図ることができ、ひいては情報処理の高速化を図ることができる。
【００４３】
実施の形態３．
図６は、実施の形態３に係る半導体装置の構成を示す断面図である。実施の形態３に係る半導体装置５０は、実施の形態２に係る半導体装置５０と同様の構成であり、インターポーザ基板１の第２部品実装部１１に、記憶装置４と高速Ｉ／Ｏインターフェイス用部品５を実装する。実施の形態３に係る半導体装置５０は、これに加えて、第２部品実装部１１に実装部品４０である自由空間光通信用部品１３を実装し、これらの実装部品４０を実装するインターポーザ基板１をマザーボード２上に２つ実装する。即ち、第２部品実装部１１で実装する実装部品４０は、記憶装置４と高速Ｉ／Ｏインターフェイス用部品５と自由空間光通信用部品１３である。これにより、演算装置３と記憶装置４と高速Ｉ／Ｏインターフェイス用部品５と自由空間光通信用部品１３とは、マザーボード２へは接続されずにインターポーザ基板１内で接続され、インターポーザ基板１を介して通信を行うことが可能になっている。
【００４４】
自由空間光通信用部品１３は、ＶＣＳＥＬ（Vertical  Cavity  Surface  Emitting  LASER）等の狭指向性で光を出射する半導体レーザと、受光素子を有するフォトダイオードとを有しており、搬送波に赤外線を用いることによってデータの送受信を行うことが可能になっている。なお、自由空間光通信用部品１３で用いる搬送波は赤外線以外でもよく、半導体レーザとフォトダイオードとを用いて送受信可能な波長の光であってもよい。また、自由空間光通信用部品１３で用いる光を出射する部品の一例として、面で発光することにより自由空間光通信に好適な半導体レーザであるＶＣＳＥＬを用いて説明しているが、光を出射する部品は、ＶＣＳＥＬ以外の半導体レーザでもよく、また、半導体レーザ以外のものを用いてもよい。自由空間光通信用部品１３で用いる光を出射する部品は、狭指向性を有し、遠くまで直進する光を出射するものであれば、その構成は問わない。
【００４５】
次に動作について説明する。図７は、実施の形態３に係る半導体装置の動作を示すブロック図である。演算装置３は、記憶装置４に格納されたプログラムを読み込んで演算及び制御をすることで、読み込んだプログラムによる命令内容に従った処理を実行する。記憶装置４は、演算装置３内で実行されるプログラムや、演算装置３でプログラムに従って処理を実行する際に使用するデータの一時記憶にも使用される。演算装置３と記憶装置４と高速Ｉ／Ｏインターフェイス用部品５と自由空間光通信用部品１３とは、インターポーザ基板１内でＣＰＵバス１９を介して接続されデータのやり取りを行う。高速Ｉ／Ｏインターフェイス用部品５は、演算装置３、記憶装置４で処理されたデータを、外部装置（図示省略）に対して出力したり、外部装置からデータを受けて演算装置３や記憶装置４に対して入力したりする。
【００４６】
自由空間光通信用部品１３は、演算装置３、記憶装置４で処理された電気信号であるデータを、発光ダイオードで光に変換して送信し、自由空間を伝搬した光をフォトダイオードで再び光から電気信号へ変換して受信する。これにより、マザーボード２を内設する筐体内の演算装置３間で、非常に高速な通信を行う。
【００４７】
インターポーザ基板１は、第１部品実装部１０でのみ、はんだボール７により電気的かつ物理的にマザーボード２に接続されており、第２部品実装部１１は、フレキシブル基板１２によって、第１部品実装部１０に接続されている。これにより、記憶装置４と高速Ｉ／Ｏインターフェイス用部品５と自由空間光通信用部品１３とは、マザーボード２上に直接実装することなく、弱い力で変形可能なフレキシブル基板１２の性質を利用して、第２部品実装部１１によりマザーボード２から離れた位置に固定し配置することができる。また、第２部品実装部１１は、マザーボード２に実装されないため、第２部品実装部１１の両面に記憶装置４と高速Ｉ／Ｏインターフェイス用部品５と自由空間光通信用部品１３とを実装することが可能であり、実装密度を高めることができる。
【００４８】
これらのように構成された実施の形態３に係る半導体装置５０は、実施の形態２に係る半導体装置５０と同様の効果を得ることができる。
【００４９】
加えて、マザーボード２を経由せず、マザーボード２を内設する筐体内の演算装置３間で、自由空間光通信用部品１３を介して通信が可能となるため、配線長を短くすることができ、さらに基板間の信号渡りを減少させることができる。また、筐体内の演算装置３間での通信にケーブル等を必要としないため、信号品質が劣化する要因を減少させることができる。これにより、演算装置３間のデータのやり取りの高速化を図ることができ、ひいては半導体装置５０での情報処理の高速化を図ることができる。
【００５０】
なお、実施の形態３では、演算装置３間での通信を、自由空間光通信用部品１３を用いた光通信により行っているが、演算装置３間での通信は、無線通信によって行ってもよく、ケーブル等を有した有線通信によって行ってもよい。演算装置３間の通信手段に関わらず、演算装置３を実装するインターポーザ基板１をマザーボード２に複数実装し、演算装置３間で通信を行うことにより、情報処理の高速化を図ることができる。
【００５１】
実施の形態４．
図８は、実施の形態４に係る半導体装置の構成を示す平面図である。実施の形態４に係る半導体装置５０では、インターポーザ基板１は、４面に部品実装部をフレキシブル基板１２で接続した構成になっている。具体的には、インターポーザ基板１は、固定実装部３０については実施の形態１から３と同様に第１部品実装部１０を有しているが、可動実装部３５については実施の形態１から３とは異なり、可動実装部３５は、第３部品実装部１４、第４部品実装部１５、第５部品実装部１６、第６部品実装部１７の４つが用いられる。
【００５２】
４つの可動実装部３５である第３部品実装部１４、第４部品実装部１５、第５部品実装部１６、第６部品実装部１７は、第１部品実装部１０の四方に配設されている。即ち、第３部品実装部１４、第４部品実装部１５、第５部品実装部１６、第６部品実装部１７は、矩形の板状の形状で形成される第１部品実装部１０の各辺に対応して配設されている。これらの第３部品実装部１４、第４部品実装部１５、第５部品実装部１６、第６部品実装部１７は、全て第１部品実装部１０に対する相対的な位置が変化可能に、フレキシブル基板１２によって第１部品実装部１０に接続されている。
【００５３】
マザーボード２に対しては、第１部品実装部１０が実装され、第３部品実装部１４、第４部品実装部１５、第５部品実装部１６、第６部品実装部１７はマザーボード２には直接実装されず、フレキシブル基板１２によって第１部品実装部１０に接続されることにより、フレキシブル基板１２と第１部品実装部１０とを介してマザーボード２に電気的に接続される。
【００５４】
インターポーザ基板１上の各部品実装部には、演算装置３、記憶装置４、高速Ｉ／Ｏインターフェイス用部品５、自由空間光通信用部品１３等が任意の組み合わせで実装可能であり、フレキシブル基板１２の特性により任意の組み合わせと方向で筐体内での通信が可能な構造である。本実施の形態４では、第１部品実装部１０には、実施の形態１から３と同様に演算装置３が実装される。また、第３部品実装部１４、第４部品実装部１５、第５部品実装部１６、第６部品実装部１７には、実装部品４０である演算装置３、記憶装置４、高速Ｉ／Ｏインターフェイス用部品５、自由空間光通信用部品１３が実装される。具体的には、第３部品実装部１４には演算装置３が実装され、第４部品実装部１５には記憶装置４が実装され、第５部品実装部１６には高速Ｉ／Ｏインターフェイス用部品５が実装され、第６部品実装部１７には自由空間光通信用部品１３が実装される。なお、第５部品実装部１６に実装される実装部品４０は、高速Ｉ／Ｏインターフェイス用部品５以外のＩ／Ｏインターフェイス用部品であってもよい。
【００５５】
本実施の形態４では、可動実装部３５が４つ設けられた構成を示したが、固定実装部３０と可動実装部３５の形状や構造、配置、数量等は、種々の変更を加えることができる。つまり、インターポーザ基板１は、可動実装部３５を複数有し、複数の可動実装部３５は、固定実装部３０の周囲に配設されて、それぞれ独立して固定実装部３０に対する相対的な位置が変化可能にフレキシブル基板１２によって固定実装部３０に接続されていればよい。また、可動実装部３５に実装する実装部品４０も、可動実装部３５に対して上述した組み合わせ以外でもよく、上述した実装部品４０以外を実装してもよい。
【００５６】
実施の形態５．
図９は、実施の形態５に係る半導体装置の構成を示す平面図である。実施の形態５に係る半導体装置５０は、実施の形態４におけるインターポーザ基板１を複数使用し、各インターポーザ基板１に実装される自由空間光通信用部品１３を対向させて配置することにより、自由空間光通信用部品１３を用いてインターポーザ基板１間で光通信を行うことが可能になっている。
【００５７】
次に動作について説明する。図１０は、実施の形態５に係る装置の動作を示すブロック図である。実施の形態３との違いは、実施の形態２における記憶装置４と高速Ｉ／Ｏインターフェイス用部品５に加えて自由空間光通信用部品１３を実装したインターポーザ基板１を、マザーボード２上に３つ以上実装した点である。実施の形態５では、インターポーザ基板１は、隣り合うインターポーザ基板１との間で自由空間光通信用部品１３同士が対向するように配設する、或いは、隣り合うインターポーザ基板１との間で自由空間光通信用部品１３同士が対向する位置に自由空間光通信用部品１３を実装する。
【００５８】
インターポーザ基板１を、これらのように構成することにより、マザーボード２を経由せず筐体内の２つ以上の演算装置３間で、任意の組み合わせと方向で通信が可能である。これにより、マザーボード２に３つ以上の演算装置３を実装する場合でも、演算装置３間で非常に高速な通信を行うことができる。
【００５９】
また、自由空間光通信用部品１３は、第１部品実装部１０に対して相対的な位置関係を変化させることができる可動実装部３５に実装されるため、フレキシブル基板１２を変形させて可動実装部３５を移動させることにより、自由空間光通信用部品１３を、マザーボード２を内設する筐体の外部に引き出すことができる。これにより、自由空間光通信用部品１３を用いて筐体間で光通信を行うことができ、筐体間においても高速な通信をすることができる。また、フレキシブル基板１２は柔軟性と屈曲性を有しているため、筐体間で通信を行う際には、フレキシブル基板１２のこの性質を利用することで、特殊な構造の筐体であっても適応できる。
【００６０】
実施の形態６．
図１１は、実施の形態６に係る半導体装置の構成を示す断面図である。実施の形態６に係る半導体装置５０は、実施の形態１に係る半導体装置５０と同様の構成であるが、演算装置３をＩＣソケット１８で第１部品実装部１０に実装する。即ち、第１部品実装部１０には、ＩＣソケット１８を介して演算装置３が実装され、演算装置３は、ＩＣソケット１８を介して第１部品実装部１０に対して電気的に接続される。
【００６１】
実施の形態６に係る半導体装置５０は、インターポーザ基板１にＩＣソケット１８を実装することで、ＬＧＡ（Land  Grid  Array）パッケージの演算装置３等にも対応可能な構造である。これにより、ＬＧＡパッケージの演算装置３等においても実施の形態１と同様の効果を得ることができる。
【００６２】
実施の形態７．
図１２は、実施の形態７に係る半導体装置の構成を示す断面図である。実施の形態７に係る半導体装置５０は、実施の形態１に係る半導体装置５０と同様の構成であるが、インターポーザ基板１をＩＣソケット１８でマザーボード２に実装する。即ち、第１部品実装部１０は、ＩＣソケット１８を介してマザーボード２に実装され、第１部品実装部１０は、ＩＣソケット１８を介してマザーボード２に対して電気的に接続される。
【００６３】
実施の形態７に係る半導体装置５０は、マザーボード２にＩＣソケット１８を実装することで、ＬＧＡパッケージのインターポーザ基板１にも対応可能な構造である。これにより、ＬＧＡパッケージのインターポーザ基板１においても実施の形態１と同様の効果を得ることができる。
【００６４】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００６５】
１，１ａ  インターポーザ基板、２  マザーボード、３  演算装置、４  記憶装置、５  高速Ｉ／Ｏインターフェイス用部品（Ｉ／Ｏインターフェイス用部品）、６  電子部品、７  はんだボール、８  第１冷却板、９  第２冷却板、１０  第１部品実装部、１１  第２部品実装部、１２  フレキシブル基板（可撓性接続部）、１３  自由空間光通信用部品、１４  第３部品実装部、１５  第４部品実装部、１６  第５部品実装部、１７  第６部品実装部、１８  ＩＣソケット、１９  ＣＰＵバス、２０  拡張カード、２１  コネクタ、３０  固定実装部、３５  可動実装部、４０  実装部品、５０，５０ａ  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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