(57)【要約】【課題】ワイドバンドギャップ半導体素子（以下、半導体素子と省略）の積層欠陥の発生を抑制して導通損失を低減させる。【解決手段】ボディダイオードを有する第１及び第２半導体素子を正極ライン及び負極ライン間に直列に接続し、第１及び前記第２半導体素子の間に負荷に接続される節を備えたスイッチングアーム部と、第２半導体素子の電流を検出し、負荷が第１半導体素子によって作動された結果として第２半導体素子に生じる還流電流を検出する電流検出部と、第１及び前記第２半導体素子を駆動する駆動部と、欠陥成長領域と欠陥抑制領域の境界を表す欠陥抑制特性曲線を保持するメモリを備え、駆動部は欠陥抑制特性曲線を参照して第２半導体素子の検出した電流が欠陥成長領域内であるか欠陥抑制領域内であるかを判別し、検出した電流が欠陥成長領域内である時に第１半導体素子へ流れる電流を抑制する駆動信号を出力する。【選択図】図２
2017055649.tif 000002
【特許請求の範囲】
【請求項１】
ボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を正極ライン及び負極ライン間に直列に接続し、前記第１ワイドバンドギャップ半導体素子及び前記第２ワイドバンドギャップ半導体素子の間に負荷に接続される節を備えたスイッチングアーム部と、
前記第２ワイドバンドギャップ半導体素子の電流を検出し、前記負荷が前記第１ワイドバンドギャップ半導体素子によって作動された結果として前記第２ワイドバンドギャップ半導体素子に生じる還流電流を検出する電流検出部と、
前記第１ワイドバンドギャップ半導体素子及び前記第２ワイドバンドギャップ半導体素子を駆動する駆動部と、
前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体のための欠陥成長領域と欠陥抑制領域の間の境界を表す欠陥抑制特性曲線を保持するメモリを備え、
前記駆動部は、前記欠陥抑制特性曲線を参照して、前記第２ワイドバンドギャップ半導体素子の検出した電流が欠陥成長領域内であるか欠陥抑制領域内であるかを判別し、前記検出した電流が欠陥成長領域内であることを示す判定結果であるときに前記第１ワイドバンドギャップ半導体素子を流れる電流を前記第２ワイドバンドギャップ半導体素子の還流電流が前記欠陥抑制領域内となるように抑制する駆動信号を出力する
ことを特徴とする半導体装置。
【請求項２】
前記欠陥抑制特性曲線を前記還流電流の通電開始時に前記第２ワイドバンドギャップ半導体素子のボディダイオードの還流電流に起こるパルス状電流のパルス幅の関数として前記第２ワイドバンドギャップ半導体素子に流れる電流に代替し、
前記駆動部は、作動状態の電流に基づき、前記パルス状電流の前記パルス幅が生成された時に前記欠陥抑制特性曲線を参照することによって前記第２ワイドバンドギャップ半導体素子の前記検出された電流が、欠陥成長領域内であるか欠陥抑制領域内であるかを判別し、前記検出した電流が欠陥成長領域内であるか又は前記欠陥抑制領域内であるかを判別することを特徴とする請求項１に記載の半導体装置。
【請求項３】
正極ライン及び負極ライン間に直列に接続したボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を有するスイッチングアーム部を含んだ半導体装置の駆動方法であって、
前記第２ワイドバンドギャップ半導体素子の還流電流を検出するステップと、
欠陥成長領域と欠陥抑制領域の間の境界を表す欠陥抑制特性曲線を参照して前記第２ワイドバンドギャップ半導体素子の前記検出した還流電流が、欠陥成長領域内であるか欠陥抑制領域内であるかを判別するステップと、
を備えたことを特徴とする半導体装置の駆動方法。
【請求項４】
前記欠陥抑制特性曲線は、横軸に第２ワイドバンドギャップ半導体素子のボディダイオードの還流電流の開始時に生じるパルス状電流のパルス幅をとり、縦軸に前記還流電流値を取ったマップとして形成されていることを特徴とする請求項３に記載の半導体装置の駆動方法。
【請求項５】
ボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を直列に接続し、前記第１ワイドバンドギャップ半導体素子に逆並列に接続した第１ダイオードと、前記第２ワイドバンドギャップ半導体素子に逆並列に接続した第２ダイオードとを有するスイッチングアーム部を備え、前記第２ワイドバンドギャップ半導体素子のインダクタンスと前記第２ワイドバンドギャップ半導体素子に逆並列に接続した前記ダイオードのインダクタンスの比と、前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥の発生を抑制する関係であって、前記第２ワイドバンドギャップ半導体素子のボディダイオードの還流電流の開始時に生じる前記還流電流において生じるパルス状電流のパルス幅との前記関係を前記第２ワイドバンドギャップ半導体素子のボディダイオードに流れる還流電流をパラメータとして用いてそれぞれ表す複数の特性線を有する特性線図と、
前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥を起こすことを抑制された範囲の前記特性線図の各前記特性線の傾きから前記還流電流の最大電流と傾きの許容範囲の関数として示す傾き特性線図と、
を有するメモリを備えた半導体装置の駆動方法にであって、
前記還流電流の前記最大電流をもとに前記傾き特性線図に示された前記傾きの許容範囲から特性線の傾きを選択し、
前記特性線の前記選択された傾きに従って前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に起こる前記パルス状電流の要求されたパルス幅を決定し、
前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥の発生を抑制することによって、前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に起こる前記パルス状電流のための前記要求されたパルス幅を生成するように前記第１ワイドバンドギャップ半導体素子および前記第２ワイドバンドギャップ半導体素子を駆動することを特徴とする半導体装置の駆動方法。
【請求項６】
ボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を直列に接続し、前記第１ワイドバンドギャップ半導体素子に逆並列に接続した第１ダイオードと、前記第２ワイドバンドギャップ半導体素子に逆並列に接続した第２ダイオードとを有するスイッチングアーム部を備えた半導体装置の駆動方法であって、
前記第２ワイドバンドギャップ半導体素子のインダクタンスと前記第２ワイドバンドギャップ半導体素子に逆並列に接続した前記ダイオードのインダクタンスの比と、前記第２ワイドバンドギャップ半導体素子に流れる検出された還流電流とから前記第２ワイドバンドギャップ半導体素子のボディダイオードの還流電流を算出するステップと、
前記算出した還流電流をもとに欠陥成長領域と欠陥抑制領域の間の境界を定義する欠陥抑制特性曲線を参照して欠陥抑制領域内となる前記還流電流の開始時の前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に生じるパルス状電流の要求されたパルス幅を決定するステップと、
前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥の発生を抑制することによって、前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に起こる前記パルス状電流のための決定された前記要求されたパルス幅を生成するように前記第１ワイドバンドギャップ半導体素子および前記第２ワイドバンドギャップ半導体素子を駆動するステップと、
を備えたことを特徴とする半導体装置の駆動方法。
【請求項７】
前記第２ワイドバンドギャップ半導体素子のインダクタンスは、前記第２ワイドバンドギャップ半導体素子を含むチップのチップインダクタンスと、前記第２ワイドバンドギャップ半導体素子を含むモジュールのインダクタンスと、外部インダクタンスとの和で算出され、前記ダイオードのインダクタンスは、前記ダイオードを含むチップのチップインダクタンスと、前記ダイオードを含むモジュールのインダクタンスと、外部インダクタンスとの和で算出されることを特徴とする請求項６に記載の半導体装置の駆動方法。
【請求項８】
前記第２ワイドバンドギャップ半導体素子の前記外部インダクタンス及び前記ダイオードの前記外部インダクタンスを調整して、前記比を調整することを特徴とする請求項７に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を直列に接続してスイッチングアーム部を構成した半導体装置およびその駆動方法に関する。
【背景技術】
【０００２】
この種の半導体装置として、例えば６個のスイッチング素子によって同期整流を行うように構成されたインバータ回路を有し、各スイッチング素子としてワイドバンドギャップ半導体を用いたユニポーラ素子であるＳｉＣ−ＭＯＳＦＥＴを使用し、このＳｉＣ−ＭＯＳＦＥＴの寄生ダイオードを還流ダイオードとして使用して同期整流を行う電力変換装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８３１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の電力変換装置では、ＳｉＣ−ＭＯＳＦＥＴの寄生ダイオードであるボディダイオードに電流が流れた場合、積層欠陥が成長し、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗が上昇し、導通損失が増加するという課題がある。
そこで、本発明は、従来例の課題に着目してなされたものであり、ワイドバンドギャップ半導体素子に発生する積層欠陥の発生を十分に抑制して導通損失を低減させることができる半導体装置およびその駆動方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る半導体装置の一態様は、ボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を正極ライン及び負極ライン間に直列に接続し、前記第１ワイドバンドギャップ半導体素子及び前記第２ワイドバンドギャップ半導体素子の間に負荷に接続される節を備えたスイッチングアーム部と、前記第２ワイドバンドギャップ半導体素子の電流を検出し、前記負荷が前記第１ワイドバンドギャップ半導体素子によって作動された結果として前記第２ワイドバンドギャップ半導体素子に生じる還流電流を検出する電流検出部と、前記第１ワイドバンドギャップ半導体素子及び前記第２ワイドバンドギャップ半導体素子を駆動する駆動部と、前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体のための欠陥成長領域と欠陥抑制領域の間の境界を表す欠陥抑制特性曲線を保持するメモリを備え、前記駆動部は、前記欠陥抑制特性曲線を参照して、前記第２ワイドバンドギャップ半導体素子の検出した電流が欠陥成長領域内であるか欠陥抑制領域内であるかを判別し、前記検出した電流が欠陥成長領域内であることを示す判定結果であるときに前記第１ワイドバンドギャップ半導体素子を流れる電流を前記第２ワイドバンドギャップ半導体素子の還流電流が前記欠陥抑制領域内となるように抑制する駆動信号を出力することを特徴とする。
【０００６】
また、本発明に係る半導体装置の駆動方法の一態様は、正極ライン及び負極ライン間に直列に接続したボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を有するスイッチングアーム部を含んだ半導体装置の駆動方法であって、前記第２ワイドバンドギャップ半導体素子の還流電流を検出するステップと、欠陥成長領域と欠陥抑制領域の間の境界を表す欠陥抑制特性曲線を参照して前記第２ワイドバンドギャップ半導体素子の前記検出した還流電流が、欠陥成長領域内であるか欠陥抑制領域内であるかを判別するステップと、を備えたことを特徴とする。
【０００７】
また、本発明に係る半導体装置の駆動方法の他の態様は、ボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を直列に接続し、前記第１ワイドバンドギャップ半導体素子に逆並列に接続した第１ダイオードと、前記第２ワイドバンドギャップ半導体素子に逆並列に接続した第２ダイオードとを有するスイッチングアーム部を備え、前記第２ワイドバンドギャップ半導体素子のインダクタンスと前記第２ワイドバンドギャップ半導体素子に逆並列に接続した前記ダイオードのインダクタンスの比と、前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥の発生を抑制する関係であって、前記第２ワイドバンドギャップ半導体素子のボディダイオードの還流電流の開始時に生じる前記還流電流において生じるパルス状電流のパルス幅との前記関係を前記第２ワイドバンドギャップ半導体素子のボディダイオードに流れる還流電流をパラメータとして用いてそれぞれ表す複数の特性線を有する特性線図と、前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥を起こすことを抑制された範囲の前記特性線図の各前記特性線の傾きから前記還流電流の最大電流と傾きの許容範囲の関数として示す傾き特性線図と、を有するメモリを備えた半導体装置の駆動方法であって、前記還流電流の前記最大電流をもとに前記傾き特性線図に示された前記傾きの許容範囲から特性線の傾きを選択し、前記特性線の前記選択された傾きに従って前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に起こる前記パルス状電流の要求されたパルス幅を決定し、前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥の発生を抑制することによって、前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に起こる前記パルス状電流のための前記要求されたパルス幅を生成するように前記第１ワイドバンドギャップ半導体素子および前記第２ワイドバンドギャップ半導体素子を駆動することを特徴とする。
【０００８】
また、本発明に係る半導体装置の駆動方法の他の態様は、ボディダイオードを有する第１ワイドバンドギャップ半導体素子及び第２ワイドバンドギャップ半導体素子を直列に接続し、前記第１ワイドバンドギャップ半導体素子に逆並列に接続した第１ダイオードと、前記第２ワイドバンドギャップ半導体素子に逆並列に接続した第２ダイオードとを有するスイッチングアーム部を備えた半導体装置の駆動方法であって、前記第２ワイドバンドギャップ半導体素子のインダクタンスと前記第２ワイドバンドギャップ半導体素子に逆並列に接続した前記ダイオードのインダクタンスの比と、前記第２ワイドバンドギャップ半導体素子に流れる検出された還流電流とから前記第２ワイドバンドギャップ半導体素子のボディダイオードの還流電流を算出するステップと、前記算出した還流電流をもとに欠陥成長領域と欠陥抑制領域の間の境界を定義する欠陥抑制特性曲線を参照して欠陥抑制領域内となる前記還流電流の開始時の前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に生じるパルス状電流の要求されたパルス幅を決定するステップと、前記第２ワイドバンドギャップ半導体素子を構成する結晶半導体中の積層欠陥の発生を抑制することによって、前記第２ワイドバンドギャップ半導体素子の前記ボディダイオードの前記還流電流に起こる前記パルス状電流のための決定された前記要求されたパルス幅を生成するように前記第１ワイドバンドギャップ半導体素子および前記第２ワイドバンドギャップ半導体素子を駆動するステップと、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明の上記態様のいずれかによれば、ワイドバンドギャップ半導体素子に発生する積層欠陥を十分に抑制して導通損失を低減結果の導通損失を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態による半導体装置を備えた電力変換装置の概略構成を示す回路図である。
【図２】本発明に係る半導体装置の一例を示すブロック図である。
【図３】図２の演算処理装置の具体的構成を示すブロック図である。
【図４】演算処理装置に使用するパルス幅とドレイン電流との関係を示す欠陥抑制特性マップである。
【図５】パルス幅とボディダイオード電流との関係を示す欠陥抑制特性マップである。
【図６】スイッチングアームの等価回路図である。
【図７】スイッチングアームを半導体モジュールで構成した場合の電流経路を示す模式図である。
【図８】図２の演算処理装置が実行するゲート駆動処理手順の一例を示すフローチャートである。
【図９】図２の演算処理装置が実行するデッドタイム検出処理手順の一例を示すフローチャートである。
【図１０】本発明の第１の実施形態による半導体装置の動作波形を示すタイムチャートである。
【図１１】スイッチングアームの各モードにおける電流経路を示す説明図であり、（ａ）はモードＭＤ１を示し、（ｂ）はモードＭＤ２を示し、（ｃ）はモードＭＤ３を示す。
【図１２】本発明の第２の実施形態に使用するパルス幅とインダクタンス比との関係を示す特性線図である。
【図１３】図１２に基づく最大電流としきい値曲線の傾きとの関係を示す欠陥抑制特性線図である。
【図１４】本発明の第３の実施形態に使用するボディダイオード電流とインダクタンス比との関係を示すボディダイオード電流算出特性線図である。
【図１５】第３の実施形態に使用するパルス幅とボディダイオード電流との関係を示す欠陥抑制特性線図である。
【発明を実施するための形態】
【００１１】
本発明の一実施形態による半導体装置およびその駆動方法について図面を伴って説明する。本実施形態では、半導体素子として電圧駆動型半導体素子を例にとり、半導体装置として電力変換装置を例にとって説明する。まず、本実施形態による半導体装置を備えた電力変換装置１０について図１を用いて説明する。
図１に示すように、電力変換装置１０は、三相交流電源１４に接続されている。電力変換装置１０は、三相交流電源１４から入力する三相交流電力を全波整流する整流回路１５と、整流回路１５で整流された電力を平滑化する平滑用コンデンサ１６とを有している。図示は省略するが、整流回路１５は、６つのダイオードをフルブリッジ接続して構成するかまたは６つのスイッチング素子をフルブリッジ接続している。整流回路１５の正極出力端子に正極ラインＬｐが接続され、負極出力端子に負極ラインＬｎが接続されている。これら正極ラインＬｐ及び負極ラインＬｎ間に平滑用コンデンサ１６が接続されている。
【００１２】
また、電力変換装置１０は、正極側ラインＬｐに接続された上アーム部を構成する半導体モジュール２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する半導体モジュール２ｂ，２ｄ，２ｆとを有している。
半導体モジュール２ａ及び半導体モジュール２ｂは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成している。半導体モジュール２ｃ及び半導体モジュール２ｄは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成している。半導体モジュール２ｅ及び半導体モジュール２ｆは、正極ラインＬｐと負極ラインＬｎとの間に直列に接続されてスイッチングアーム部を構成している。
【００１３】
そして、半導体モジュール２ａ及び半導体モジュール２ｂの接続部と、半導体モジュール２ｃ及び半導体モジュール２ｄの接続部と、半導体モジュール２ｅ及び半導体モジュール２ｆの接続部は、誘導性負荷となる三相電動機１７にそれぞれ接続されている。
半導体モジュール２ａは、Ｎ型のＳｉＣ−ＭＯＳＦＥＴ（第１ワイドバンドギャップ半導体素子の一例）３ａと、ＭＯＳＦＥＴ３ａに寄生するボディダイオード４ａと、ＭＯＳＦＥＴ３ａに逆並列接続された還流用のショットキーバリアダイオード５ａとを有してアーム部を構成している。ＭＯＳＦＥＴ３ａのドレイン端子Ｄにボディダイオード４ａおよびショットキーバリアダイオード５ａのカソードが接続され、ＭＯＳＦＥＴ３ａのソース端子Ｓにボディダイオード４ａおよびショットキーバリアダイオード５ａのアノードが接続されている。
【００１４】
半導体モジュール２ｂは、半導体モジュール２ａと同様に、Ｎ型のＳｉＣ−ＭＯＳＦＥＴ３ｂ（第２ワイドバンドギャップ半導体素子の一例）と、ボディダイオード４ｂと、ショットキーバリアダイオード５ｂとを有してアーム部を構成している。
半導体モジュール２ｃも、半導体モジュール２ａ，２ｂと同様に、Ｎ型のＳｉＣ−ＭＯＳＦＥＴ（第１ワイドバンドギャップ半導体素子の一例）３ｃと、ボディダイオード４ｃと、ショットキーバリアダイオード５ｃとを有してアーム部を構成している。
【００１５】
半導体モジュール２ｄも、Ｎ型のＳｉＣ−ＭＯＳＦＥＴ（第２ワイドバンドギャップ半導体素子の一例）３ｄと、ボディダイオード４ｄと、ショットキーバリアダイオード５ｄとを有してアーム部を構成している。
半導体モジュール２ｅも、Ｎ型のＳｉＣ−ＭＯＳＦＥＴ（第１ワイドバンドギャップ半導体素子の一例）３ｅと、ボディダイオード４ｅと、ショットキーバリアダイオード５ｅとを有してアーム部を構成している。
【００１６】
半導体モジュール２ｆも、Ｎ型のＳｉＣ−ＭＯＳＦＥＴ（第２ワイドバンドギャップ半導体素子の一例）３ｆと、ボディダイオード４ｆと、ショットキーバリアダイオード５ｆとを有してアーム部を構成している。
ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆは、ユニポーラ型のパワー半導体素子であり、双方向性を有している。ここで、アーム部を構成するワイドバンドギャップ半導体素子は、ＳｉＣ系の半導体素子だけでなく、他の窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってもよい。また、ショットキーバリアダイオード５ａ〜５ｆもＳｉ系の半導体素子だけでなく、炭化ケイ素、窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってもよい。ワイドバンドギャップ半導体素子はＳｉ素子よりも高温，高電圧動作に優れ、低損失である。
【００１７】
また、電力変換装置１０は、半導体モジュール２ａのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ａと、半導体モジュール２ｂのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｂと、半導体モジュール２ｃのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｃと、半導体モジュール２ｄのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｄと、半導体モジュール２ｅのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｅと、半導体モジュール２ｆのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｆとを有している。
【００１８】
各ゲート駆動装置１ａ〜１ｆの出力端子は、ＳｉＣ−ＭＯＳＦＥＴ３ａ〜３ｆの制御端子となるゲート端子Ｇに接続されている。
半導体モジュール２ａ及び半導体モジュール２ｂは、例えばＵ相スイッチングアーム部を構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、例えばＶ相スイッチングアーム部を構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、例えばＷ相スイッチングアーム部を構成している。したがって、これらのＵ相スイッチングアーム部、Ｖ相スイッチングアーム部及びＷ相スイッチングアーム部が並列接続された三相フルブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置１ａ，１ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置１ｃ，１ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置１ｅ，１ｆとでインバータ回路が構成されている。
【００１９】
次に、本実施形態による半導体装置についてＵ相スイッチングアーム部を例にとり、図１を参照しつつ図２から図５を用いて説明する。なお、Ｖ相スイッチングアーム部およびＷ相スイッチングアーム部もＵ相スイッチングアーム部と同様の構成を有している。
図２に示すように、ゲート駆動装置１ａは、第２ワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ｂに流れるドレイン電流（主電流の一例）Ｉｄ（ｂ）を検出する電流検出部としての電流センサ２１ａと、電流センサ２１ａで検出したドレイン電流Ｉｄ（ｂ）の電流値が入力されて第１ワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ａを駆動する半導体素子駆動部としてのゲート駆動部２２ａとを備えている。
【００２０】
ゲート駆動部２２ａは、外部から上アーム用制御信号ＣＳ（ａ）が入力される例えばマイクロコンピュータ等で構成される第１駆動部を構成する演算処理装置２３ａを備えている。
この演算処理装置２３ａには、電流センサ２１ａで検出された第２ワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）が入力されている。
【００２１】
また、演算処理装置２３ａは、図３に示すように、中央演算処理部（ＣＰＵ）２５ａを有し、この中央演算処理部２５ａにシステムバスを介してＲＡＭ２６ａ、ＲＯＭ２７ａが接続されているとともに、入力側インターフェイス回路２８ａ、Ａ／Ｄ変換回路２４ａおよび出力インターフェイス回路２９ａが接続されている。出力側インターフェイス回路２９ａから出力されるゲート駆動信号Ｓｇｄ（ａ）が直流電源の正極電源Ｐ１および負極電源Ｎ１間に直列に接続されたＮＰＮ型のバイポーラトランジスタで構成される第１スイッチ素子３０ＵのベースとＰＮＰ型のバイポーラトランジスタで構成される第２スイッチ素子３０Ｄのベースとに供給されている。第１スイッチ素子３０Ｕおよび第２スイッチ素子３０Ｄの接続点はゲート抵抗Ｒｇを介してＳｉＣ−ＭＯＳＦＥＴ３ａのゲートに接続されている。
【００２２】
ＲＯＭ２７ａには、欠陥抑制特性マップが予め記憶されている。この欠陥抑制特性マップは、図４に示すように、横軸に第２ワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ｂのボディダイオード４ｂで還流電流が流れ始めたときに発生するパルス状電流のパルス幅をとり、縦軸に還流電流でなるドレイン電流Ｉｄ（ｂ）をとって、ＳｉＣ−ＭＯＳＦＥＴの欠陥成長領域３１と欠陥抑制領域３２との境界を表す双曲線状の欠陥抑制特性曲線Ｌ１が設定されている。
【００２３】
この欠陥抑制特性マップで、パルス幅ＰＷは第１ワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ａの制御信号ＣＳ（ａ）およびＳｉＣ−ＭＯＳＦＥＴ３ｂの制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔの約３０％に設定されており、デッドタイム時間Ｔｄｔを検出することにより、パルス幅ＰＷ（＝０．３×Ｔｄｔ）を算出することができる。
【００２４】
この欠陥抑制特性マップは、パルス幅とボディダイオード４ｂの還流電流との関係を表す図５に示す欠陥抑制特性マップにおけるボディダイオード４ｂの還流電流ＩＢＤをドレイン電流Ｉｄ（ｂ）に換算したものである。この図５に示す欠陥抑制特性マップは、横軸にパルス幅をとり、縦軸にボディダイオード４ｂの還流電流ＩＢＤをとったときに、欠陥成長領域及び欠陥抑制領域の境界を表す双曲線状の欠陥抑制特性曲線Ｌｄが設定されている。
【００２５】
この欠陥抑制特性線Ｌｄの原点（０，０）側の領域が欠陥抑制領域ＡＤｉとなり、欠陥抑制特性線Ｌｄの原点（０，０）とは反対側が欠陥成長領域ＡＤｇとなる。この欠陥抑制特性線Ｌｄは実験やシミュレーションを行った結果で導き出されたものである。
したがって、図５において、例えばパルス幅がＰＷ１＝１０〔μｓｅｃ〕であるときに、ボディダイオード４ｂの還流電流ＩＢＤがＩＢＤ１＝７７〔Ａ／ｃｍ２〕以下であるときには欠陥抑制領域ＡＤｉに属する。このため、ボディダイオード４ｂにＩＢＤ１＝７７〔Ａ／ｃｍ２〕以下の還流電流ＩＢＤが流れる場合には、積層欠陥の成長が抑制されて、ＳｉＣ−ＭＯＳＦＥＴ３ｂのオン抵抗の上昇を抑制し、導通損失の増加を抑制する。
【００２６】
一方、パルス幅がＰＷ１＝１０〔μｓｅｃ〕であるときに、還流電流ＩＢＤがＩＢＤ１＝７７〔Ａ／ｃｍ２〕を超えている場合には、欠陥成長領域ＡＤｇに属する。このため、ボディダイオード４ｂにＩＢＤ１＝７７〔Ａ／ｃｍ２〕を超える還流電流ＩＢＤが流れることにより、積層欠陥が成長し、ＳｉＣ−ＭＯＳＦＥＴ３ｂのオン抵抗が上昇し、導通損失が増加する。
【００２７】
したがって、パルス幅及びボディダイオード４ｂの還流電流ＩＢＤで表される座標が欠陥抑制領域ＡＤｉ内となるように上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａを駆動することにより、このＳｉＣ−ＭＯＳＦＥＴ３ａがターンオンした状態で、三相電動機１７のＵ相コイルＬｕに蓄積されるエネルギーがＳｉＣ−ＭＯＳＦＥＴ３ａがターンオフしたときに、下アーム側のボディダイオード４ｂに流れる還流電流を抑制することができ、積層欠陥の成長を抑制した状態で駆動制御することができる。
【００２８】
そして、ボディダイオード４ｂの還流電流ＩＢＤとドレイン電流Ｉｄ（ｂ）とは、下記（１）式で表されるように、ドレイン電流Ｉｄ（ｂ）は、ＳｉＣ−ＭＯＳＦＥＴ３ａの還流インダクタンスＬＭＯＳとショットキーバリアダイオード５ａの還流インダクタンスＬＳＢＤとのインダクタンス比ＬＭＯＳ／ＬＳＢＤにボディダイオードの還流電流ＩＢＤを乗算した値となる。
【００２９】
Ｉｄ（ｂ）＝（ＬＭＯＳ／ＬＳＢＤ）×ＩＢＤ  ・・・（１）
したがって、この（１）式からドレイン電流Ｉｄ（ｂ）〔Ａ／ｃｍ２〕を算出し、図４に示す欠陥抑制特性マップを形成する。
ここで、ＳｉＣ−ＭＯＳＦＥＴ３ａがターンオフ状態となって、下アームとなるＳｉＣ−ＭＯＳＦＥＴ３ｂに還流電流が流れる場合の等価回路は、図６に示すようになり、三相電動機１７のＵ相コイルＬｕからの還流電流Ｉｄ（ｂ）が、インダクタンスＬＭＯＳを通り、ボディダイオード４ｂを通ってＵ相コイルＬｕに戻る一方、インダクタンスＬＢＤを通り、ショットキーバリアダイオード５ｂを通ってＵ相コイルＬｕに戻る。
【００３０】
また、ＳｉＣ−ＭＯＳＦＥＴ３ａがターンオフ状態となったときのモジュール上の電流通路は、図７に示すようになる。すなわち、半導体モジュール２ａは例えばＤＣＢ（Direct Copper Bond）基板のような絶縁基板に導電性板部を接合した基板４１ａの上面にＳｉＣ−ＭＯＳＦＥＴチップ４２ａを、ドレイン電極を基板側として表面実装して構成されている。半導体モジュール２ｂは、基板４１ａと同様の基板４１ｂの上面にＳｉＣ−ＭＯＳＦＥＴチップ４２ｂのドレインとショットキーバリアダイオードチップ４３ｂのカソードとを所定距離Ｌｃだけ離間させて表面実装する。
【００３１】
各基板４１ａおよび４１ｂの上方には、プリント基板４４が配置され、このプリント基板４４とＳｉＣ−ＭＯＳＦＥＴチップ４２ａおよび４２ｂの上面に形成されたソース電極およびゲート電極、ショットキーバリアダイオード４３ｂの上面に形成されたアノード電極との間が導電性ピン４５によって電気的に接続されている。また、半導体モジュール２ａの基板４１ａとプリント基板４４との間が導電性ピン４６によって電気的に接続されている。さらに、半導体モジュール２ａの基板４１ａの上面に正極ラインＬｐに接続される正極端子ピン４７が接続され、半導体モジュール２ｂの基板４１ｂの上面に３相電動機１７のＵ相コイルＬｕに接続される出力端子ピン４８が接続されている。
【００３２】
そして、半導体モジュール２ａのＳｉＣ−ＭＯＳＦＥＴ３ａのターンオン時には、図７で点線図示のように、正極端子ピン４７から供給される電流が基板４１ａの導電性板部を通ってＳｉＣ−ＭＯＳＦＥＴ３ａのドレイン−ソースを通り、導電ピン４５を通ってプリント基板４４のプリント配線を通って出力端子ピン４８から三相電動機１７のＵ相コイルＬｕに向かうターンオン電流路が形成される。
【００３３】
一方、半導体モジュール２ａのＳｉＣ−ＭＯＳＦＥＴ３ａがターンオフしたときには、三相電動機１７のＵ相コイルＬｕの他端から供給される還流電流は、図７で実線図示のように、ＳｉＣ−ＭＯＳＦＥＴ３ｂのボディダイオード４ｂを通る第１電流経路ＩＬ１と、ショットキーバリアダイオード５ｂを通る第２電流経路ＩＬ２との２系統のターンオフ電流経路すなわち還流電流経路となる。
【００３４】
第１電流経路ＩＬ１は、半導体モジュール２ａの基板４１ａから導電性ピン４６を通じてプリント基板４４に伝達される。プリント基板４４に伝達された電流は、プリント配線を通じ、導電性ピン４５を通じて半導体モジュール２ｂのＳｉＣ−ＭＯＳＦＥＴ３ｂのソースからドレインを通り、さらに基板４１ｂの導電性板部を通って、出力端子ピン４８から三相電動機１７のＵ相コイルＬｕに戻る電流経路となる。
【００３５】
第２電流経路ＩＬ２は、半導体モジュール２ａの基板４１ａから導電性ピン４６を通じてプリント基板４４に伝達され、プリント基板のプリント配線を通じ、導電性ピン４５を通じて半導体モジュール２ｂのショットキーバリアダイオード５ｂのアノードからカソードを通り、さらに基板４１ｂの導電性板部を通り、出力端子ピン４８から三相電動機１７のＵ相コイルＬｕに戻る電流経路となる。
【００３６】
ここで、還流電流経路におけるＳｉＣ−ＭＯＳＦＥＴ３ｂを通る第１電流経路ＩＬ１のインダクタンスがモジュールインダクタンスＭＬＭＯＳとなり、ショットキーバリアダイオード５ｂを通る第２電流経路路のインダクタンスがモジュールインダクタンスＭＬＳＢＤとなる。
そして、ＳｉＣ−ＭＯＳＦＥＴ３ｂ自身のチップインダクタンスをＣＭＯＳＬとし、ショットキーバリアダイオード５ｂ自身のチップインダクタンスをＣＬＳＢＤとし、さらに、外部インダクタンスをそれぞれＢＬＭＳとすると、ＳｉＣ−ＭＯＳＦＥＴ３ａのインダクタンスＬＭＯＳおよびショットキーバリアダイオード５ａのインダクタンスＬＳＢＤは、下記（２）式および（３）式で表すことができる。
ＬＭＯＳ＝ＢＬＭＳ＋ＭＬＭＯＳ＋ＣＬＭＯＳ  ・・・（２）
ＬＳＢＤ＝ＢＬＭＳ＋ＭＬＳＢＤ＋ＣＬＳＢＤ  ・・・（３）
【００３７】
ここで、モジュールインダクタンスＭＬＭＯＳは、半導体モジュール２ｂ内のＳｉＣ−ＭＯＳＦＥＴチップ４２ｂの基板４１ｂの導電性板部上の配置位置と導電性ピン４５の本数や太さで決定され、モジュールインダクタンスＭＬＳＢＤも半導体モジュール２ｂ内のショットキーバリアダイオードチップ４３ｂの基板４１ｂの導電性板部上の配置位置と導電性ピン４５の本数や太さで決定される。
【００３８】
したがって、モジュールインダクタンスＭＬＭＯＳおよびＭＬＳＢＤは、半導体モジュール２ｂを設計する段階で決定される。ここで、モジュールインダクタンスＭＬＭＯＳは１０ｎＨ以下であり、モジュールインダクタンスＭＬＳＢＤも１０ｎＨ以下である。また、外部インダクタンスＢＬＭＳは１０ｎＨ以下であり、チップインダクタンスＣＬＭＯＳは２０ｎＨ以下、チップインダクタンスＣＬＳＢＤは５ｎＨ以下である。
【００３９】
したがって、インダクタンスＬＭＯＳは最大でも１０ｎＨ＋１０ｎＨ＋２０ｎＨ＝４０ｎＨであり、インダクタンスＬＳＢＤは、最大でも１０ｎは＋１０ｎＨ＋５ｎＨ＝２５ｎＨである。
そこで、仮にインダクタンスＬＭＯＳを４０ｎＨとし、インダクタンスＬＳＢＤを１０ｎＨとすると、インダクタンス比は、ＬＭＯＳ／ＬＳＢＤ＝４０ｎＨ／１０ｎＨ＝４となり、ドレイン電流Ｉｄ（ｂ）を５０Ａとした場合、５０ＡＸ（ＬＭＯＳ／（ＬＭＯＳ＋ＬＳＢＤ）＝ＩＳＢＤとなり、ＳＢＤ側に４０Ａ、ＭＯＳボディダイオードに１０Ａの電流が流れる。
【００４０】
この結果、図４に示す縦軸をドレイン電流Ｉｄ（ｂ）とする欠陥抑制特性マップは、図５に示す縦軸をボディダイオード４ｂの還流電流ＩＢＤとする欠陥抑制特性マップに対して縦軸を４倍に引き伸ばしたものとなる。
そして、ＳｉＣ−ＭＯＳＦＥＴ３ａを駆動する制御信号ＣＳ（ａ）およびＳｉＣ−ＭＯＳＦＥＴ３ｂを駆動する制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷとして設定することにより、実際にボディダイオード４ｂのパルス幅を測定することなくパルス幅ＰＷを検出することができ、この検出したパルス幅ＰＷと電流センサ２１ａで検出した第２ワイドバンドギャップ半導体素子であるＳｉＣ−ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）とからドレイン電流Ｉｄ（ｂ）が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを容易に判定することができる。
【００４１】
したがって、演算処理装置２３ａの中央演算処理部２５ａで、図８に示すゲート駆動処理を実行することにより、パルス幅ＰＷとボディダイオード４ｂの還流電流ＩＢＤが欠陥抑制領域ＡＤｉに属するように、ＳｉＣ−ＭＯＳＦＥＴ３ａを駆動制御することができる。
すなわち、ゲート駆動処理は、図８に示すように、先ずステップＳ１で、ＳｉＣ−ＭＯＳＦＥＴ３ａがターンオンした状態を維持する図１０におけるモードＭＤ１からターンオフ状態となる図１０におけるモードＭＤ２に移行したか否かを判定し、モードＭＤ２に移行していないときには移行するまで待機し、モードＭＤ２に移行したときには、ステップＳ２に移行して、電流センサ２１ａで検出される還流電流でなる負極性のドレイン電流Ｉｄ（ｂ）を読込んでからステップＳ３に移行する。
【００４２】
このステップＳ３では、ドレイン電流Ｉｄ（ｂ）がピーク値に達したか否かを判定し、ドレイン電流Ｉｄ（ｂ）がピーク値に達していないときには、ピーク値に達するまで待機し、ピーク値に達したときには、ステップＳ４に移行し、ピーク値を例えばＲＡＭ２６ａに一次記憶してからステップＳ５に移行する。
ステップＳ５では、制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出するデッドタイム時間検出処理で検出したデッドタイム時間Ｔｄｔを読込み、次いでステップＳ６に移行して、デッドタイム時間Ｔｄｔの３０％をパルス幅ＰＷ（＝０．３×Ｔｄｔ）として設定してからステップＳ７に移行する。
【００４３】
このステップＳ７では、ＲＯＭ２７ａから図４に示す欠陥特性マップを読込み、次いでステップＳ８に移行して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとをもとに、欠陥特性マップを参照して、ドレイン電流Ｉｄ（ｂ）のピーク値とパルス幅ＰＷとで表される座標が欠陥抑制領域ＡＤｉに属するか欠陥成長領域ＡＤｇに属するかを判別してからステップＳ９に移行する。
【００４４】
このステップＳ９では、判別結果が、座標が欠陥抑制領域ＡＤｉに属するか否かを判定し、欠陥抑制領域ＡＤｉに属する場合には、制御信号ＣＳ（ａ）の補正デューティ比を算出することなくそのままステップＳ１２に移行し、判別結果が、座標が欠陥成長領域ＡＤｇに属する場合には、ステップＳ１０に移行して、同一パルス幅ＰＷで欠陥抑制領域ＡＤｉ内となるＳｉＣ−ＭＯＳＦＥＴ３ｂの補正ドレイン電流ＩＡｄ（ｂ）を算出してからステップＳ１１に移行する。
【００４５】
このステップＳ１１では、算出した補正ドレイン電流ＩＡｄ（ｂ）に該当する制御信号ＣＳ（ａ）の補正デューティ比ＤＡ（ａ）を算出してからステップＳ１２移行する。
ステップＳ１２では、上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａがターンオフ状態であるモードＭＤ４からターンオンさせるモードＭＤ１に移行したか否かを判定し、モードＭＤ１に移行していないときには、移行するまで待機し、モードＭＤ１に移行したときには、ステップＳ１３に移行する。
【００４６】
このステップＳ１３では、ＲＡＭ２６ａの補正デューティ記憶領域に補正デューティ比ＤＡ（ａ）が記憶されているか否かを判定し、補正デューティ比ＤＡ（ａ）が記憶されているときには、ステップＳ１４に移行して、制御信号ＣＳ（ａ）に代えて補正デューティ比ＤＡ（ａ）に応じたパルス幅のゲート駆動信号を出力してから前記ステップＳ１に戻り、補正デューティ比ＤＡ（ａ）が記憶されていないときには制御信号ＣＳ（ａ）をそのままゲート駆動信号として出力してからステップＳ１に戻る。
【００４７】
また、演算処理装置２３ａの中央演算処理部２５ａでは、デッドタイム時間検出処理を実行する。このデューティ比検出処理は、図９に示すように、所定時間（例えば１００ｎｓｅｃ）毎のタイマ割込処理として実行され、まずステップＳ２１で制御信号ＣＳ（ａ）を読込み、次いでステップＳ２２に移行して、制御信号ＣＳ（ａ）がオン状態であるか否かを判定し、制御信号ＣＳ（ａ）がオフ状態であるときにはそのままタイマ割込処理を終了して所定のメインプログラムに復帰し、制御信号ＣＳ（ａ）がオン状態であるときにはステップＳ２３に移行する。
【００４８】
このステップＳ２３では、制御信号ＣＳ（ａ）の前回値がオフ状態であるか否かを判定し、前回値がオン状態であるときにはオン状態を継続しているものと判断してそのままタイマ割込処理を終了して所定のメインプログラムに復帰する。
ステップＳ２３の判定結果が制御信号ＣＳ（ａ）の前回値がオフ状態であるときにはオフ状態からオン状態に切り換わったものと判断してステップＳ２４に移行する。
【００４９】
このステップＳ２４では、ソフトウェアタイマをリセットして新たな計時を開始してからステップＳ２５に移行する。
このステップＳ２５では、制御信号ＣＳ（ｂ）を読込み、次いでステップＳ２６に移行して、オン状態に変化したか否かを判定し、制御信号ＣＳ（ｂ）がオフ状態を継続している場合には、前記ステップＳ２５に戻り、オン状態に変化したときには、ステップＳ２７に移行してソフトウェアタイマを停止して、計時時間をデッドタイム時間Ｔｄｔとして読込んでからステップＳ２８に移行する。
【００５０】
このステップＳ２８では、読み込んだデッドタイム時間ＴｄｔをＲＡＭ２６ａのデッドタイム時間記憶領域に更新記憶してからタイマ割込処理を終了して所定のメインプログラムに復帰する。
このデッドタイム検出処理では、所定時間毎に制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出し、検出した制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間をＲＡＭ２６ａのデッドタイム時間記憶領域に更新記憶するので、ＲＡＭ２６ａのデッドタイム時間記憶領域には常に最新のデッドタイム時間がＴｄｔが格納される。
【００５１】
したがって、前述した図８のゲート駆動処理で、最新のデッドタイム時間に基づいてパルス幅ＰＷを算出することができ、算出したパルス幅ＰＷと検出したドレイン電流Ｉｄ（ｂ）とをもとに欠陥特性マップを参照することにより、現在のドレイン電流Ｉｄ（ｂ）が欠陥抑制領域ＡＤｉ内となるようなゲート駆動信号を形成することができる。
このゲート駆動信号で第１のワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ａのゲートを制御することにより、３相電動機１７のＵ相コイルＬｕに蓄積される電気エネルギーを適正値に制御して、第２のワイドバンドギャップ半導体素子となるＳｉＣ−ＭＯＳＦＥＴ３ｂのボディダイオード４ｂに流れる還流電流を積層欠陥の成長を抑制する電流値に制御することができる。
【００５２】
このため、ＳｉＣ−ＭＯＳＦＥＴ３ｂの積層欠陥の成長を抑制して、オン抵抗の上昇を抑制し、導通損失の増加を抑制することができる。
次に、電力変換装置１０の一相分（例えばＵ相アーム）について、ゲート駆動装置１ａおよび１ｂを適用したときの動作について図１０を伴って説明する。なお、以下で説明する一相以外の他の２つの相（例えばＶ相及びＷ相）もこの一相と同様に動作する。電力変換装置１０の一相分の動作は、モードＭＤ１、モードＭＤ２、モードＭＤ３およびモードＭＤ４の３つの動作に区分される。
【００５３】
図１０において、時点ｔ１１〜時点ｔ１２間のモードＭＤ１の動作では、図１０（Ａ）に示すように、ＳｉＣ−ＭＯＳＦＥＴ３ａのゲート駆動装置１ａに入力される制御信号ＣＳ（ａ）がハイレベルとなり、図１０（Ｂ）に示すように、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）がローレベルとなっている。
このため、ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）は、図１０（Ｃ）に示すように、第１電源電圧Ｐ１と同電圧となり、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図１０（Ｄ）に示すように、負電圧Ｎ１と同電圧となる。このため、図１１（Ａ）に示すように、ＳｉＣ−ＭＯＳＦＥＴ３ａはオン状態となり、ＳｉＣ−ＭＯＳＦＥＴ３ｂはオフ状態となり、ＳｉＣ−ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が出力電流Ｉｕとして三相電動機１７（図１参照）のＵ相コイルに流れる。このため、ＳｉＣ−ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が図１０（Ｆ）に示すように増加するとともに、出力電流Ｉｕは図１０（Ｅ）に示すように徐々に増加する。また、出力電流Ｉｕは正の値となる。
【００５４】
モードＭＤ１では、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）が図１０（Ｂ）に示すようにローレベルとなるので、第１スイッチ素子３０Ｕはオフ状態となり、第２スイッチ素子３０Ｄはオン状態となる。これにより、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲート端子Ｇには、負電圧Ｎ１が印加される。ＳｉＣ−ＭＯＳＦＥＴ３ｂのソース端子Ｓには基準電位Ｍ（例えば０（Ｖ））が印加されているため、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は図１０（Ｄ）に示すように負電圧Ｎ１となる。このため、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）に順バイアス電圧が出力されず、ＳｉＣ−ＭＯＳＦＥＴ３ｂはオフ状態を維持する。
【００５５】
その後、時点ｔ１２で電力変換装置の一相分の動作がモードＭＤ１からモードＭＤ２に切り替わる。このモードＭＤ２は、ＳｉＣ−ＭＯＳＦＥＴ３ａ及びＳｉＣ−ＭＯＳＦＥＴ３ｂが同時にオン状態になってＳｉＣ−ＭＯＳＦＥＴ３ａ及びＳｉＣ−ＭＯＳＦＥＴ３ｂ間に貫通電流が流れるのを防止するデッドタイムを形成するために、ＳｉＣ−ＭＯＳＦＥＴ３ａをターンオフ状態としてＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードである。このとき、ＳｉＣ−ＭＯＳＦＥＴ３ａのゲート駆動装置１ａに入力される制御信号ＣＳ（ａ）は図１０（Ａ）に示すようにハイレベルからローレベルに切換えられ、ＳｉＣ−ＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）は図１０（Ｂ）に示すようにローレベルを維持する。
【００５６】
このモードＭＤ２では、ＳｉＣ−ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）及びＳｉＣ−ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図１０（Ｃ）及び（Ｄ）に示すように、負電圧Ｎ１と同電圧となる。このため、図１１（Ｂ）に示すように、ＳｉＣ−ＭＯＳＦＥＴ３ａはオン状態からターンオフ状態に切り替わり、ＳｉＣ−ＭＯＳＦＥＴ３ｂはオフ状態を維持する。このため、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂは、両方ともオフ状態になる。
【００５７】
このとき、図１１（Ｂ）において破線矢印で示すように、半導体モジュール２ｂに内蔵されたボディダイオード４ｂおよびショットキーバリアダイオード５ｂを介して三相電動機１７からの還流電流が出力電流Ｉｕとして三相電動機１７に流れる。この還流電流は、三相電動機１７のコイルに充電されていた電荷の放電に基づく電流であるため、図１０（Ｇ）に示すように、モードＭＤ２となった直後に一時的にオーバーシュートを生じた後、還流電流の電流値であるドレイン電流Ｉｄ（ｂ）は緩やかに０（Ａ）に近付く。これに伴い、図１０（Ｅ）に示すように、出力電流Ｉｕの電流値は徐々に低下する。また、モードＭＤ２では、ＳｉＣ−ＭＯＳＦＥＴ３ａはオフ状態となるため、図１０（Ｆ）に示すように、ＳｉＣ−ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）は０（Ａ）となる。
【００５８】
このように、モードＭＤ１からモードＭＤ２へ移行すると、ゲート駆動部１ａにおける演算処理装置２３ａの中央演算処理部２５ａで図８のゲート駆動処理および図９のデッドタイム時間検出処理を実行しているので、前述したように、デッドタイム時間検出処理で、常時、制御信号ＣＳ（ａ）および制御信号ＣＳ（ｂ）間のデッドタイム時間Ｔｄｔを検出してＲＡＭ２６ａのデッドタイム時間記憶領域に更新記憶している。
【００５９】
一方、ゲート駆動処理では、最新のデッドタイム時間に基づいてパルス幅ＰＷを算出することができ、算出したパルス幅ＰＷと検出したドレイン電流Ｉｄ（ｂ）とをもとに欠陥特性マップを参照することにより、現在のドレイン電流Ｉｄ（ｂ）が欠陥抑制領域ＡＤｉ内となるようなＳｉＣ−ＭＯＳＦＥＴ３ａのゲート駆動信号を形成することができる。
そして、ＳｉＣ−ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）が欠陥成長領域ＡＤｇにある場合に、ＳｉＣ−ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）を低下させる補正デューティ比ＤＡ（ａ）が算出され、モードＭＤ４からモードＭＤ１に移行したときに、補正デューティ比ＤＡ（ａ）で上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａのゲートが制御されることにより、ドレイン電流Ｉｄ（ａ）が減少されて、三相電動機１７のＵ相コイルＬｕに蓄積される電気エネルギーが減少される。
【００６０】
このため、次にモードＭＤ１からモードＭＤ２に移行したときに、下アーム側のボディダイオード４ｂに流れる還流電流であるドレイン電流Ｉｄ（ｂ）が減少されて欠陥抑制領域ＡＤｉ内に留まる還流電流値に制御される。
このように、上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａを下アーム側の還流電流に応じて制御することにより、下アーム側のＳｉＣ−ＭＯＳＦＥＴ３ｂのボディダイオード４ｂに流れる還流電流を抑制して、ＳｉＣ−ＭＯＳＦＥＴ３ｂの積層欠陥の増加を抑制し、これに応じてＳｉＣ−ＭＯＳＦＥＴ３ｂのオン抵抗の上昇を抑制し、導通損失の増加を抑制することができる。
【００６１】
なお、モードＭＤ２からＳｉＣ−ＭＯＳＦＥＴ３ｂがターンオン状態となるモードＭＤ３に移行すると、ＳｉＣ−ＭＯＳＦＥＴ３ｂがオン状態となり、このＳｉＣ−ＭＯＳＦＥＴ３ｂを通じても還流電流が流れることになり、ＳｉＣ−ＭＯＳＦＥＴ３ｂ、ボディダイオード４ｂおよびショットキーバリアダイオード５ｂのオン抵抗が並列となるので、オン抵抗を減少させて導通損失を低減させることができる。
【００６２】
このモードＭＤ３では、ＳｉＣ−ＭＯＳＦＥＴ３ｂのチャネルを通して電子が流れるようになる。このとき、ソース側から入る正孔と電子が結合しないため、再結合エネルギーによるボディダイオード４ｂのオン電圧の劣化は生じない。
さらに、モードＭＤ３からモードＭＤ４に移行すると、再度デッドタイム期間となり、上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａおよび下アーム側のＳｉＣ−ＭＯＳＦＥＴ３ｂがともにオフ状態となる。このモードＭＤ４では、モードＭＤ２と同様に、還流電流がボディダイオード４ｂとショットキーバリアダイオード５ｂとに両者のオン電圧比で分流する状態となる。このオン電圧比はモードＭＤ２の過渡オン電圧比より大きくボディダイオード４ｂに流れる還流電流は非常に小さくなる。
【００６３】
このように、本実施形態によると、正極ラインＬｐおよび負極ラインＬｎ間に第１ワイドバンドギャップ半導体素子および第２ワイドバンドギャップ半導体素子を直列に接続してスイッチングアーム部を構成した場合に、制御信号ＣＳ（ａ）がオンからターンオフ状態となり、制御信号ＣＳ（ｂ）がオフ状態を継続するデッドタイム期間で第２ワイドバンドギャップ半導体素子の積層欠陥の成長を確実に抑制して、オン抵抗の上昇を抑制し、導通損失の増加を抑制し、第２ワイドバンドギャップ半導体素子の劣化を防止することができる。
【００６４】
なお、上記第１の実施形態では、欠陥特性マップが図５に示すように特性線Ｌｄより原点側を欠陥抑制領域ＡＤｉとした場合について説明したが、これに限定されるものではなく、図５に示す特性線Ｌｄより原点側となる双曲線状の欠陥抑制特性曲線Ｌｄ１を設定し、この欠陥抑制特性曲線Ｌｄ１より内側を欠陥抑制領域ＡＤｉとすると、積層欠陥の成長をより確実に防止して、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂの劣化をより確実に防止することができる。
【００６５】
また、上記第１の実施形態では、上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａを制御して下アーム側のＳｉＣ−ＭＯＳＦＥＴの積層欠陥の成長を抑制する制御を行う場合について説明したが、これに限定されるものではなく、上アーム側のＳｉＣ−ＭＯＳＦＥＴ３ａのボディダイオード４ａおよびショットキーバリアダイオード５ａに還流電流が流れる場合にもＳｉＣ−ＭＯＳＦＥＴ３ｂのゲート駆動部１ｂで同様の処理を行えばよい。
【００６６】
次に、本発明に係る半導体装置の第２の実施形態について図１２および図１３を伴って説明する。
この第２の実施形態は、ＳｉＣ−ＭＯＳＦＥＴのインダクタンスとショットキーバリアダイオードのインダクタンスとの比であるインダクタンス比によって積層欠陥の成長を抑制するパルス幅を設定するようにしたものである。
【００６７】
すなわち、第２の実施形態では、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂのインダクタンスとして、前述した（２）式から外部インダクタンスＢＬＭＳを除いたモジュールインダクタンスＭＬＭＯＳとチップインダクタンスＣＬＭＯＳのみで構成される正味インダクタンスＬＭＯＳＮが設定されている。同様に、ショットキーバリアダイオード５ａ，５ｂのインダクタンスＬＳＢＤを、前述した（３）式から外部インダクタンスＢＬＭＳを除いたモジュールインダクタンスＭＬＳＢＤとチップインダクタンスＣＬＳＢＤのみで構成される正味インダクタンスＬＳＢＤＮが設定されている。したがって、インダクタンス比はＬＭＯＳＮ／ＬＳＢＤＮで表される。
【００６８】
一方、積層欠陥の成長を抑制するには、本発明者等が種々の実験およびシミュレーションを行った結果、パルス幅ＰＷとインダクタンス比ＬＭＯＳＮ／ＬＳＢＤＮとの関係を図１２に示す特性線図のように設定すればよい。すなわち、図１２の特性線図は、パルス幅ＰＷを横軸とし、インダクタンス比ＬＭＯＳＮ／ＬＳＢＤＮを縦軸としたとき、ドレイン電流Ｉｄ（ａ）およびＩｄ（ｂ）の還流時の最大電流（ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂのボディダイオード４ａ，４ｂを流れる還流電流とショットキーバリアダイオード５ａ，５ｂを流れる還流電流との合計電流、以下同じ）が５Ａである場合を特性線Ｌ３１で表し、ドレイン電流Ｉｄ（ａ）およびＩｄ（ｂ）の還流時の最大電流が１０Ａである場合を特性線Ｌ３２で表し、ドレイン電流Ｉｄ（ａ）およびＩｄ（ｂ）の還流時の最大電流が２０Ａである場合を特性線Ｌ３３で表している。
【００６９】
ここで、特性線Ｌ３３は、点（０．８，０．１）及び点（１．４，１．０）を通る線分で表され、特性線Ｌ３２は点（１．６，０．１）及び点（２．９，１．０）を通る線分で表され、特性線Ｌ３１は、点（３．３，０．１）及び点（６，１．０）を通る線分で表される。また、各特性線Ｌ３１〜Ｌ３３の切片が同じ値となる。
このため、最大電流値Ｉｍａｘを横軸とし、図１２の特性線Ｌ３１〜Ｌ３３の傾きを縦軸とすると、図１３に示すように、最大電流値Ｉｍａｘと特性線Ｌ３１〜Ｌ３３の傾きとの関係が特性線Ｌ３４で表されるように直線的となり、点（０，０）及び点（２４，１．６００）を通る線分で表される。
【００７０】
この特性線Ｌ３４の左側の領域では、図１２の各特性線Ｌ３１〜Ｌ３３の傾きが大きくなってパルス幅ＰＷの選択範囲を狭める方向となり、積層欠陥の成長を抑制する効果を得ることができる。しかしながら、特性線Ｌ３４の右側の領域では、図１２の各特性線Ｌ３１〜Ｌ３３の傾きが小さくなってパルス幅ＰＷの選択範囲を広げる方向となり、積層欠陥の成長を抑制するできるパルス幅ＰＷを超えてしまい積層欠陥が成長する領域となる。
【００７１】
したがって、図１３の特性線Ｌ３４の左側の領域を欠陥抑制領域とすることができ、右側の領域を欠陥成長領域とすることができる。
通常、ショットキーバリアダイオード５ａ，５ｂのチップインダクタンスＣＬＳＢＤはＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂのチップインダクタンスＣＬＭＯＳより小さく、還流電流は、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂのボディダイオード４ａ，４ｂ側に還流電流が流れ易い。このチップインダクタンスＣＬＭＯＳおよびＣＬＳＢＤは半導体チップ固有の値であるため調整することはできない。
【００７２】
一方、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂのモジュールインダクタンスＭＬＭＯＳおよびショットキーバリアダイオード５ａ，５ｂのモジュールインダクタンスＭＬＳＢＤは、半導体モジュール２ａ内の配線インダクタンスを設計段階で変更することより、調整が可能となる。
したがって、半導体モジュール２ａを設計する段階で、インダクタンス比ＬＭＯＳＮ／ＬＳＢＤＮを調整して、積層欠陥の成長を抑制する領域となるインダクタンス比ＬＭＯＳＮ／ＬＳＢＤＮを設定することができる。
【００７３】
しかしながら、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂのインダクタンスＬＭＯＳおよびショットキーバリアダイオード５ａ，５ｂのインダクタンスＬＳＢＤは、第１の実施形態の（２）式および（３）式で表されるように、外部インダクタンスＢＬＭＳを含んで構成される。
したがって、外部インダクタンスＢＬＭＳを接続することにより、半導体モジュール２ａ，２ｂとして積層欠陥を成長させることなく抑制するパルス幅ＰＷを設定しても、外部インダクタンスＢＬＭＳを接続することにより、トータルのインダクタンスＬＭＯＳおよびＬＳＢＤが変化してしまい、目的とする積層欠陥を抑制するパルス幅でＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂを駆動することができなくなる。
【００７４】
このため、外部インダクタンスＢＬＭＳを接続する場合に、図１２に示す特性線Ｌ３１〜Ｌ３３の傾きが大きくなる方向のインダクタンス比ＬＭＯＳ／ＬＳＢＤとなるように調整することにより、積層欠陥の成長を抑制し、オン抵抗の上昇を抑制し、導通損失の増加を抑制することができる。この結果、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂの劣化を防止することができる半導体装置の駆動方法を提供できる。
【００７５】
次に、本発明に係る半導体装置の第３の実施形態について図１４および図１５を伴って説明する。
この第３の実施形態では、電力変換装置１０を構成する半導体モジュール２ａの上アーム部となるＳｉＣ−ＭＯＳＦＥＴ３ａとショットキーバリアダイオード５ａとのインダクタンス比ＬＭＯＳ／ＬＳＢＤ及び下アーム部となるＳｉＣ−ＭＯＳＦＥＴ３ｂとショットキーバリアダイオード５ｂとのインダクタンス比ＬＭＯＳ／ＬＳＢＤに着目して第１の実施形態と同様に積層欠陥が成長しない欠陥抑制領域ＡＤｉ内でＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂを駆動可能としたものである。
【００７６】
この第３の実施形態では、電力変換装置１０又は半導体モジュール２ａ〜２ｃを購入した顧客が劣化を生じることなく電力変換装置１０又は半導体モジュール２ａ〜２ｃを使用することができるようにしたものである。
この第３の実施形態では、先ず、図１４に示すボディダイオード電流算出特性線図４１と図１５に示す欠陥特性線図４２とを用意する。
【００７７】
ボディダイオード電流算出特性線図４１は、図１４に示すように、横軸にボディダイオード電流ＩＢＤをとり、縦軸にインダクタンス比ＬＭＯＳ／ＬＳＢＤをとって、例えば下アーム部を構成するＳｉＣ−ＭＯＳＦＥＴ３ｂのボディダイオード４ｂおよびショットキーバリアダイオード５ｂを流れるドレイン電流Ｉｄ（ｂ）をパラメータとして設定されている。すなわち、ボディダイオード電流算出特性線図４１は、ＳｉＣ−ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）がＩｄ１（例えば３０Ａ）である場合の傾斜特性線Ｌ４１と、ＳｉＣ−ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）がＩｄ１より小さいＩｄ２（＜Ｉｄ１）（例えば１０Ａ）である傾斜特性線Ｌ４２とが記載されている。さらに、半導体モジュール２ａの設計段階で決定される推奨インダクタンス比ＬＭＯＳＤ／ＬＳＢＤＤを表す直線Ｌ４３が設定されている。このボディダイオード電流算出特性線図４１には、設計段階で決定されるＳｉＣ−ＭＯＳＦＥＴ３ｂのモジュールインダクタンスＭＬＭＯＳ、チップインダクタンスＣＬＭＯＳおよび推奨インダクタンスＬＭＯＳＤが記載されているとともに、ショットキーバリアダイオード５ａのモジュールインダクタンスＭＬＳＢＤ、チップインダクタンスＣＬＭＯＳおよび推奨インダクタンスＬＳＢＤＤが記載されている。これらの記載はボディダイオード電流算出特性線図４１に記載する場合に限らず、他の用紙に記載するようにしてもよい。
【００７８】
また、図１５に示す欠陥特性線図４２は、前述した第１の実施形態における図５の欠陥特性マップと同様の構成を有し、横軸にパルス幅をとり、縦軸にボディダイオード４ｂのボディダイオード電流ＩＢＤをとり、欠陥抑制領域ＡＤｉと欠陥成長領域ＡＤｇとの境界となる双曲線状の欠陥抑制特性曲線Ｌ４４が記載されている。
次に、ボディダイオード電流算出特性線図４１および欠陥特性線図４２を使用してＳｉＣ−ＭＯＳＦＥＴ３ａの積層欠陥を抑制して劣化を防止する半導体装置の駆動方法を説明する。
【００７９】
ボディダイオード電流算出特性線図４１および欠陥特性線図４２は、電力変換装置１０又は半導体モジュール２ａを販売する際に製品に添付される。
電力変換装置１０又は半導体モジュール２ａ〜２ｃの使用者は、購買した電力変換装置１０又は半導体モジュール２ａ〜２ｃを使用する際に、先ず、インダクタンス比ＬＭＯＳ／ＬＳＢＤを設定する。ここで、ＳｉＣ−ＭＯＳＦＥＴ３ｂのインダクタンスＬＭＯＳは、第１の実施形態で前述した（２）式で表されるように、外部インダクタンスＢＬＭＳとモジュールインダクタンスＭＬＭＯＳとチップインダクタンスＣＬＭＯとの和で表される。
【００８０】
一方、ショットキーバリアダイオード５ｂのインダクタンスＬＳＢＤは、外部インダクタンスＢＬＭＳと、モジュールインダクタンスＭＬＳＢＤと、チップインダクタンスＣＬＳＢＤとの和で表される。
これらインダクタンスのうち、使用者が設定できるのは外部インダクタンスＢＬＭＳのみである。
【００８１】
したがって、外部インダクタンスＢＬＭＳを調整することにより、インダクタンス比ＬＭＯＳ／ＬＳＢＤ変更することが可能である。ここで、外部インダクタンスＢＬＭＳは、その値を大きくすればするほどインダクタンスＬＭＯＳおよびＬＳＢＤにおける外部インダクタンスＢＬＭＳが支配的となるので、インダクタンス比ＬＭＯＳ／ＬＳＢＤは“１”に近づくことになる。この場合には、前述した（１）式からドレイン電流Ｉｄ（ｂ）とボディダイオード電流ＩＢＤが等しくなり、ショットキーバリアダイオード５ｂには殆ど還流電流が流れないことになる。このように、ボディダイオード電流ＩＢＤが大きくなると、図１５に示す欠陥特性線図４２から欠陥抑制領域ＡＤｉの幅が狭くなり、パルス幅の選択範囲が狭くなる。
【００８２】
このため、製造者側で設定する直線Ｌ４３で表される推奨インダクタンス比ＬＭＯＳＤ／ＬＳＢＤＤは、欠陥抑制領域ＡＤｉでのパルス幅ＰＷの選択範囲がある程度広くなるように設定することが望ましい。一方、ボディダイオード電流ＩＢＤを小さい値にすれば、図１５の欠陥特性線図４２から欠陥抑制領域ＡＤｉの幅が広くなるが、流せる還流電流量を減少させる必要がある。このためには還流電流の基となる上側アーム部のＳｉＣ−ＭＯＳＦＥＴ３ａを通じて三相電動機１７に供給する通電量を制限する必要があり、三相電動機に供給可能な電流範囲が狭くなってしまう。
【００８３】
そこで、推奨インダクタンスＬＭＯＳＤ／ＬＳＢＤＤは、図１５の欠陥特性線図４２で示すように、ボディダイオード電流ＩＢＤを、欠陥抑制領域ＡＤｉでパルス幅の選択範囲を広くすることが可能な比較的大きな値ＩＢＤ１０が得られるように図１４に示すボディダイオード電流算出特性線図４１の特性線Ｌ４３を設定する。
そして、使用者が電力変換装置又は半導体モジュール２ａ〜２ｃを購入して使用する場合に、外部インダクタンスＢＬＭＳを推奨インダクタンス比ＬＭＯＳ／ＬＳＢＤとなる推奨外部インダクタンスを満足するインダクタンスよりずれた外部インダクタンスＢＬＭＳを使用したい場合に、従来は欠陥抑制領域ＡＤｉを満足するか否かを判定する手段がなかった。
【００８４】
本実施形態では、先ず、使用したい外部インダクタンスが推奨外部インダクタンスとはずれている場合に、先ず、図１４に示すボディダイオード電流算出特性線図４１に記載されているＳｉＣ−ＭＯＳＦＥＴ３ｂのモジュールインダクタンスＭＬＭＯＳおよびチップインダクタンスＣＬＭＯＳの合計値に使用したい外部インダクタンスを加えてＳｉＣ−ＭＯＳＦＥＴ３ｂのインダクタンスＬＭＯＳ１を算出する。これと同時にボディダイオード電流算出特性線図４１に記載されているショットキーバリアダイオード５ａのモジュールインダクタンスＭＬＳＢＤおよびチップインダクタンスＣＬＭＯＳの合計値に使用したい外部インダクタンスを加えてショットキーバリアダイオード５ｂのインダクタンスＬＳＢＤ１を算出する。
【００８５】
そして、算出したインダクタンスＬＭＯＳ１およびインダクタンスＬＳＢＤ１のインダクタンス比ＬＭＯＳ１／ＬＳＢＤ１を算出する。
次いで、算出したインダクタンス比ＬＭＯＳ１／ＬＳＢＤ１を図１４のボディダイオード算出特性線図４１の縦軸にとるとともに、使用したいドレイン電流Ｉｄ（ｂ）の特性線Ｌ４１またはＬ４２の何れか１つを選択する。
【００８６】
このとき、特性線Ｌ４１を選択したものとすると、インダクタンス比ＬＭＯＳ１／ＬＳＢＤ１から選択した特性線Ｌ４１に向かう水平線を引き、特性線Ｌ４１の交点から横軸に向かう図１４で点線図示の垂直線を引いてボディダイオード電流ＩＢＤ１１を算出する。
次いで，算出したボディダイオード電流ＩＢＤ１１を図１５の欠陥特性線図４２の縦軸にとることにより、点線図示のように縦軸と特性線Ｌ４４との交点Ｐ（１２．５，７２）までの範囲が欠陥抑制領域ＡＤｉにおけるパルス幅ＰＷの選択範囲となる。
【００８７】
したがって、図１５で選択された範囲のパルス幅ＰＷで使用すれば、ＳｉＣ−ＭＯＳＦＥＴ３ｂのボディダイオード４ｂに還流電流が流れた場合でもＳｉＣ−ＭＯＳＦＥＴ３ｂに積層欠陥の成長を抑制し、オン抵抗の上昇を抑制し、導通損失の増加を抑制することができ、ＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂの劣化を防止することができる。
このように、第３の実施形態によれば、インダクタンス比ＬＭＯＳ／ＬＳＢＤを設定することにより、このインダクタンス比ＬＭＯＳ／ＬＳＢＤから図１４のボディダイオード電流算出特性線図を参照してボディダイオード電流ＩＢＤを算出し、算出したボディダイオード電流ＩＢＤをもとに図１５の欠陥抑制特性線図を参照することにより、欠陥抑制領域ＡＤｉでの使用するためのパルス幅ＰＷの範囲を確認することができ、使用者がインダクタンス比からＳｉＣ−ＭＯＳＦＥＴ３ａ，３ｂの劣化を抑制できる駆動条件を容易に確認することができる。
【００８８】
この第３の実施形態でも、図１５に欠陥抑制特性線図４２に前述した図５の欠陥抑制特性マップと同様に欠陥抑制領域を確実に設定する点線図示の双曲線状の欠陥抑制特性曲線Ｌ４５を設定するようにしてもよい。
なお、第３の実施形態では、ボディダイオード電流算出特性線図４１及び欠陥特性線図４２を用意した場合について説明したが、これ限定されるものではなく、ボディダイオード電流算出特性線図４１および欠陥特性線図４２をマップとしてＲＯＭ等の記憶部に記憶しておき、外部インダクタンスをキーボード等の入力部からマイクロコンピュータ等の演算処理装置に入力することにより、インダクタンスＬＭＯＳおよびＬＳＢＤをそれぞれ算出してインダクタンス比ＬＭＯＳ／ＬＳＢＣを算出し、算出したインダクタンス比ＬＭＯＳ／ＬＳＢＤをもとにボディダイオード電流算出マップを参照してボディダイオード電流ＩＢＤを算出し、算出したボディダイオード電流ＩＢＤをもとに、欠陥特性マップを参照してパルス幅ＰＷの選択範囲を算出し、これをモニタに表示するかプリンタで印刷するようにしてもよい。
【００８９】
なお、上記実施形態においては、ワイドバンドギャップ半導体素子としてＳｉＣ−ＭＯＳＦＥＴを適用した場合について説明したが、これに限定されるものではなく、ＧａＮ−ＭＯＳＦＥＴ、ダイアモンド−ＭＯＳＦＥＴ等の他のワイドバンドギャップ半導体素子を適用するようにしてもよい。
また、上記実施形態においては、ワイドバンドギャップ半導体素子のボディダイオードと並列にショットキーバリアダイオードを接続した場合について説明したが、これに限定されるものではなく、Ｓｉ−フリーホイーリングダイオード、ＳｉＣ−フリーホイーリングダイオード、ＳｉＣ−ショットキーバリアダイオード、ＧａＮ−フリーホイーリングダイオード、ＧａＮショットキーバリアダイオード、ダイアモンド−フリーホイーリングダイオード、ダイアモンド−ショットキーバリアダイオード等の各種還流ダイオードを適用することができる。
【００９０】
また、本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
【符号の説明】
【００９１】
１…電力変換装置
１ａ，１ｃ，１ｄ，１ｅ，１ｆ  ゲート駆動装置
２ａ〜２ｆ  半導体モジュール
３ａ〜３ｆ  ＳｉＣ−ＭＯＳＦＥＴ
４ａ〜４ｆ  ボディダイオード
５ａ〜５ｆ  ショットキーバリアダイオード
１７  三相電動機
２１ａ  電流センサ
２２ａ  ゲート駆動部
２３ａ  演算処理装置
２５ａ  中央演算処理部
２６ａ  ＲＡＭ
２７ａ  ＲＯＭ
２８ａ  入力側インターフェイス回路
２９ａ  出力側インターフェイス回路
４１  ボディダイオード電流算出特性線図
４２  欠陥特性線図
【図１】
2017055649.tif 000003
【図２】
2017055649.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2017055649.tif 000014
【図１３】
2017055649.tif 000015
【図１４】
2017055649.tif 000016
【図１５】
2017055649.tif 000017