(57)【要約】【課題】階段構造部を微細化できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、基板と、第１構造体と、第２構造体と、第３構造体と、第１段差と、第２段差と、絶縁層と、第１支柱と、第２支柱と、第１コンタクト部と、第２コンタクト部と、第３コンタクト部と、を含む。第１構造体は、第１電極層と第１絶縁体とを含む。第１構造体は、第１絶縁体の表面に第１テラスを有する。第２構造体は、第２電極層と第２絶縁体とを含む。第２構造体は、第２絶縁体の表面に第２テラスを有する。第１支柱は、第１テラス、第２テラス、および第１段差を介して基板に達する。第２支柱は、第２テラス、第３テラス、および第２段差を介して基板に達する。【選択図】図１
2017055101.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、第１電極層と第１絶縁体とを含み、前記第１絶縁体の表面に第１テラスを有する第１構造体と、
前記第１構造体上に、前記第１テラス上を除いて設けられ、第２電極層と第２絶縁体とを含み、前記第２絶縁体の表面に第２テラスを有する第２構造体と、
前記第２構造体上に、前記第２テラス上を除いて設けられ、第３電極層と第３絶縁体とを含み、前記第３絶縁体の表面に第３テラスを有する第３構造体と、
前記第１テラスと前記第２テラスとの間に設けられた第１段差と、
前記第２テラスと前記第３テラスとの間に設けられた第２段差と、
前記第１テラス、前記第２テラス、および前記第３テラス上に設けられた絶縁層と、
前記絶縁層、前記第１構造体、および前記第２構造体内に設けられ、前記第１テラス、前記第２テラス、および前記第１段差を介して前記基板に達する第１支柱と、
前記絶縁層、前記第１構造体、前記第２構造体、および前記第３構造体内に設けられ、前記第２テラス、前記第３テラス、および前記第２段差を介して前記基板に達する第２支柱と、
前記絶縁層および前記第１絶縁体内に設けられ、前記第１テラスを介して前記第１電極層と電気的に接続される第１コンタクト部と、
前記絶縁層および前記第２絶縁体内に設けられ、前記第２テラスを介して前記第２電極層と電気的に接続される第２コンタクト部と、
前記絶縁層および前記第３絶縁体内に設けられ、前記第３テラスを介して前記第３電極層と電気的に接続される第３コンタクト部と、
を備えた、半導体装置。
【請求項２】
前記絶縁層、前記第１構造体、および前記第２構造体内に設けられ、前記第１テラス、前記第２テラス、および前記第１段差を介して前記基板に達する第３支柱と、
前記絶縁層、前記第１構造体、前記第２構造体、および前記第３構造体内に設けられ、前記第２テラス、前記第３テラス、および前記第２段差を介して前記基板に達する第４支柱と、
を、さらに備えた、請求項１記載の半導体装置。
【請求項３】
前記第１支柱と前記第２支柱とを含む第１列と、
前記第３支柱と前記４支柱とを含む第２列と、
を、さらに備え、
前記第１列および前記第２列は、前記第１テラス、前記第２テラス、および前記第３テラスが並ぶ方向に沿って延びる、請求項２記載の半導体装置。
【請求項４】
前記第１コンタクト部、前記第２コンタクト部、および前記第３コンタクト部は、前記第１列と前記第２列との間にある、請求項３記載の半導体装置。
【請求項５】
前記第１支柱、前記第２支柱、前記第３支柱、および前記第４支柱は、平面から見て矩形状に配置された、請求項２記載の半導体装置。
【請求項６】
前記第１支柱、前記第２支柱、前記第３支柱、および前記第４支柱は、平面から見て平行四辺形状に配置された、請求項２記載の半導体装置。
【請求項７】
前記第１コンタクト部および前記第２コンタクト部の平面形状は、楕円である、請求項１記載の半導体装置。
【請求項８】
前記第１構造体、前記第２構造体、および前記第３構造体内に設けられ、前記基板に達するホール、と、
前記ホール内に設けられた第１メモリセルと、
前記ホール内に設けられ、前記第１メモリセルと電気的に接続される第２メモリセルと、
前記ホール内に設けられ、前記第２メモリセルと電気的に接続される第３メモリセルと、
を、さらに備えた、請求項１記載の半導体装置。
【請求項９】
前記ホール内に設けられた半導体ボディと、
前記ホール内において、前記半導体ボディと前記第１電極層、前記第２電極層、および前記第３電極層との間に設けられ、電荷蓄積膜を含むメモリ膜と、
を、さらに備えた、請求項８記載の半導体装置。
【請求項１０】
前記第１電極層は、前記第１メモリセルのゲート電極であり、
前記第２電極層は、前記第２メモリセルのゲート電極であり、
前記第３電極層は、前記第３メモリセルのゲート電極である、請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。メモリデバイスは、ドレイン側選択トランジスタとソース側トランジスタとの間に直列に接続された複数のメモリセルを有する。積層体の電極層は、ドレイン側選択トランジスタ、ソース側トランジスタ、およびメモリセルのゲート電極である。メモリセルが配置されたメモリセルアレイの外側には、積層体を階段状に加工した階段構造部がある。メモリ周辺回路は、階段構造部を介して、ドレイン側選択トランジスタ、ソース側トランジスタ、およびメモリセルと電気的に接続される。メモリデバイスの高密度化のため、階段構造部の微細化が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１８７１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、階段構造部を微細化できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、基板と、第１構造体と、第２構造体と、第３構造体と、第１段差と、第２段差と、絶縁層と、第１支柱と、第２支柱と、第１コンタクト部と、第２コンタクト部と、第３コンタクト部と、を含む。第１構造体は、基板上に設けられる。第１構造体は、第１電極層と第１絶縁体とを含む。第１構造体は、第１絶縁体の表面に第１テラスを有する。第２構造体は、第１構造体上に、第１テラス上を除いて設けられる。第２構造体は、第２電極層と第２絶縁体とを含む。第２構造体は、第２絶縁体の表面に第２テラスを有する。第３構造体は、第２構造体上に、第２テラス上を除いて設けられる。第３構造体は、第３電極層と、第３絶縁体とを含む。第３構造体は、第３絶縁体の表面に第３テラスを有する。第１段差は、第１テラスと第２テラスとの間に設けられる。第２段差は、第２テラスと第３テラスとの間に設けられる。絶縁層は、第１テラス、第２テラス、および第３テラス上に設けられる。第１支柱は、絶縁層および第１構造体、および第２構造体内に設けられる。第１支柱は、第１テラス、第２テラス、および第１段差を介して基板に達する。第２支柱は、絶縁層、第１構造体、第２構造体、および第３構造体内に設けられる。第２支柱は、第２テラス、第３テラス、および第２段差を介して基板に達する。第１コンタクト部は、絶縁層および第１絶縁体内に設けられる。第１コンタクト部は、第１テラスを介して第１電極層と電気的に接続される。第２コンタクト部は、絶縁層および第２絶縁体内に設けられる。第２コンタクト部は、第２テラスを介して第２電極層と電気的に接続される。第３コンタクト部は、絶縁層および第３絶縁体内に設けられる。第３コンタクト部は、第３テラスを介して第３電極層と電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体装置の平面レイアウトを示す模式平面図である。
【図２】図２は、第１実施形態の半導体装置のメモリセルアレイの模式斜視図である。
【図３】図３は、第１実施形態の半導体装置のメモリセルアレイおよび階段構造部の模式平面図である。
【図４】図４は、図３中の４−４線に沿う模式断面図である。
【図５】図５は、図３中の５−５線に沿う模式断面図である。
【図６】図６は、第１実施形態の半導体装置の柱状部の模式断面図である。
【図７】図７は、図４中の枠７内を拡大して示す模式断面図である。
【図８】図８は、リプレイス工程を示す模式断面図である。
【図９】図９は、リプレイス工程を示す模式断面図である。
【図１０】図１０は、第１実施形態の半導体装置の支柱の模式断面図である。
【図１１】図１１は、第１実施形態の半導体装置および比較例の半導体装置の階段構造部の模式平面図である。
【図１２】図１２は、第１実施形態の半導体装置および第１実施形態の第１変形例の階段構造部の模式平面図である。
【図１３】図１３は、第１実施形態の第２変形例の階段構造部の模式平面図である。
【図１４】図１４は、第１実施形態の第３変形例の階段構造部の模式平面図である。
【図１５】図１５は、第１実施形態の第４変形例の階段構造部の模式平面図である。
【図１６】図１６は、第２実施形態の半導体装置のメモリセルアレイおよび階段構造部の模式平面図である。
【図１７】図１７は、図１６中の１７−１７線に沿う模式断面図である。
【図１８】図１８は、図１７中の枠１８内を拡大して示す模式断面図である。
【図１９】図１９は、第２実施形態の半導体装置および第２実施形態の第１変形例の階段構造部の模式平面図である。
【図２０】図２０は、第２実施形態の第２変形例の階段構造部の模式平面図である。
【図２１】図２１は、第２実施形態の第３変形例の階段構造部の模式平面図である。
【図２２】図２２は、第２実施形態の第４変形例の階段構造部の模式平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
【０００８】
図１は、第１実施形態の半導体装置の平面レイアウトを示す模式平面図である。
【０００９】
第１実施形態の半導体装置は、メモリセルアレイ１と、階段構造部２とを有する。メモリセルアレイ１および階段構造部２は、基板上に設けられる。階段構造部２は、メモリセルアレイ１の外側に設けられる。図１において、基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。
【００１０】
図２は、第１実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。図３は、第１実施形態の半導体装置のメモリセルアレイ１および階段構造部２の模式平面図である。図４は、図３中の４−４線に沿う模式断面図である。図５は、図３中の５−５線に沿う模式断面図である。
【００１１】
図３〜図５に示すように、メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数の分離部ＳＴとを有する。積層体１００は、ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳを含む。
【００１２】
ソース側選択ゲート（下部ゲート層）ＳＧＳは、基板１０上に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲート（上部ゲート層）ＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳは、電極層である。電極層の積層数は、任意である。
【００１３】
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。
【００１４】
ドレイン側選択トランジスタＳＴＤは、選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。
【００１５】
分離部ＳＴは、積層体１００内に設けられている。分離部ＳＴは、積層体１００内を、積層方向（Ｚ方向）およびＸ方向に延びる。分離部ＳＴは、積層体１００を、Ｙ方向に複数に分離する。分離部ＳＴによって分離された領域は、"ブロック"とよばれる。
【００１６】
分離部ＳＴ内には、ソース層ＳＬが配置されている。ソース層ＳＬは、積層体から絶縁されており、例えば、Ｚ方向およびＸ方向に板状に広がる。ソース層ＳＬの上方には、上層配線８０が配置されている。上層配線８０はＹ方向に延びる。上層配線８０は、上層配線８０は、Ｙ方向に沿って並ぶ複数のソース層ＳＬに電気的に接続される。
【００１７】
柱状部ＣＬは、分離部ＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。
【００１８】
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線は、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。
【００１９】
図６は、第１実施形態の半導体装置の柱状部ＣＬの模式断面図である。図６は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。図６は、柱状部ＣＬの中間の部分を抽出して表す。図６には、メモリセルＭＣが示されている。
【００２０】
柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、積層体１００内に設けられる。柱状部ＣＬは、メモリ膜３０、半導体ボディ２０、およびコア層５０を含む。
【００２１】
メモリ膜３０は、メモリホールＭＨの内壁上に設けられている。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０は、カバー絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３を含む。
【００２２】
カバー絶縁膜３１は、メモリホールＭＨの内壁上に設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物、又はシリコン酸化物とアルミニウム酸化物とを含む。カバー絶縁膜３１は、ワード線ＷＬを形成するとき、例えば、電荷蓄積膜３２を、エッチングから保護する。
【００２３】
電荷蓄積膜３２は、カバー絶縁膜３１上に設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、シリコン窒化物の他、ハフニウム酸化物を含んでいてもよい。電荷蓄積膜３２は、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣのしきい値は、トラップした電荷の有無、およびトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【００２４】
トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられている。トンネル絶縁膜３３は、例えば、シリコン酸化物、又はシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を拡散させるとき（消去動作）、電荷がトンネリングする。
【００２５】
ワード線ＷＬと絶縁体４０との間、およびワード線ＷＬとメモリ膜３０との間には、ブロック絶縁膜３４、およびバリア膜３５が設けられている。
【００２６】
ブロック絶縁膜３４は、絶縁体４０およびカバー絶縁膜３１上に設けられている。ブロック絶縁膜３４は、例えば、シリコン酸化物、又はシリコン酸化物とアルミニウム酸化物とを含む。ブロック絶縁膜３４は、消去動作のとき、ワード線ＷＬから電荷蓄積膜３２への電荷のバックトンネリングを抑制する。
【００２７】
バリア膜３５は、ブロック絶縁膜３４上に設けられている。バリア膜３５は、例えば、チタンと窒化チタンとを含む。
【００２８】
ワード線ＷＬは、バリア膜３５上に設けられている。ワード線ＷＬは、例えば、タングステンを含む。
【００２９】
ブロック絶縁膜３４、バリア膜３５、およびワード線は、柱状部ＣＬの周囲を囲む。
【００３０】
メモリ膜３０上には、半導体ボディ２０が設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０の形状は、例えば、底を有する筒状である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。
【００３１】
半導体ボディ２０上には、コア層５０が設けられている。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。
【００３２】
メモリホールＭＨは、メモリ膜３０、半導体ボディ２０、およびコア層５０によって埋め込まれている。
【００３３】
図４に示されるように、積層体１００は、階段構造部２を含む。積層体１００は、階段構造部２において、複数の構造体１１０を含む。階段構造部２は、構造体１１０を、階段状に積層することで得られる。構造体１１０は、電極層ＳＧＳ、又はＷＬ、又はＳＧＤと、絶縁体４０を含む。階段構造部２において、構造体１１０の上面が露出した部分を"テラス１１１"という。階段構造部２において、構造体１１０の側面の側面が露出した部分を"段差１１２"という。
【００３４】
図７は、図４中の枠７内を拡大して示す模式断面図である。図７には、２つの構造体１１０が示されている。図７においては、便宜的に、第１構造体１１０−１および第２構造体１１０−２という。
【００３５】
図７に示すように、第１構造体１１０−１は、基板１０上に、例えば、最下層絶縁体４０−０を介して設けられている。第１構造体１１０−１は、電極層ＳＧＳと、絶縁体４０−１とを含む。絶縁体４０−１は、電極層ＳＧＳ上に設けられる。第１構造体１１０−１は、絶縁体４０−１の表面に、第１テラス１１１−１を有する。
【００３６】
第２構造体１１０−２は、第１構造体１１０−１上に、第１テラス１１１−１上を除いて設けられている。第２構造体１１０−２は、電極層ＷＬ０と、絶縁体４０−２とを含む。絶縁体４０−２は、電極層ＷＬ０上に設けられる。第２構造体１１０−２は、絶縁体４０−２の表面に、第２テラス１１１−２を有する。第１テラス１１１−１と第２テラス１１１−２との間には、第１段差１１２−１が存在する。
【００３７】
第１テラス１１１−１および第２テラス１１１−２上には、第１絶縁層１１５が設けられている。第１絶縁層１１５は、例えば、シリコン酸化物を含む。
【００３８】
図４に示したように、第１絶縁層１１５は、例えば、階段構造部２に生じた窪みを埋め込む。これにより、半導体装置の表面は、メモリセルアレイ１および階段構造部２にかけて平坦化される。積層体１００の上面および第１絶縁層１１５上には、第２絶縁層１１６が設けられている。第２絶縁層１１６上には、第３絶縁層１１７が設けられている。第２絶縁層１１６は、例えば、シリコン酸化物を含む。第３絶縁層１１７も、例えば、シリコン酸化物を含む。
【００３９】
階段構造部２における第２絶縁層１１６、第１絶縁層１１５、および積層体１００内には、複数のホールＨＲが設けられている。ホールＨＲは、テラス１１１を介して、例えば、基板１０に達する。ホールＨＲは、例えば、構造体１１０の１つ１つに設けられる。第１実施形態では、ホールＨＲは、分離部ＳＴと分離部ＳＴとの間に、分離部ＳＴに沿って２列に配置される。ホールＨＲ内には、支柱１１８が設けられている。支柱１１８は、Ｘ方向に沿って直線状に並ぶ。実施形態では、Ｘ方向に沿って直線状に並ぶ支柱１１８の列を、２つ含む。Ｘ方向は、テラス１１１が階段状に並ぶ方向である。
【００４０】
例えば、図７に示すように、第１ホールＨＲ１は、第１テラス１１１−１および第１構造体１１０−１を介して、基板１０に達する。第１支柱１１８−１は、第１ホールＨＲ１内に設けられている。第２ホールＨＲ２は、第２テラス１１１−２、第２構造体１１０−２、および第１構造体１１０−１を介して、基板１０に達する。第２支柱１１８−２は、第２ホールＨＲ２内に設けられている。第２支柱１１８−２は、第１段差１１２−１を介して第１支柱１１８−１と隣接する。第１段差１１２−１は、第１テラス１１１−１と第２テラス１１１−２との間に存在する段差である。
【００４１】
支柱１１８（１１８−１、１１８−２）は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）を形成する工程において、絶縁体４０を支える支柱である。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、絶縁体４０と絶縁体４０との間に設けられていた置換部材を、導電物にリプレイスすることで形成される。リプレイス工程を、図８および図９に示す。
【００４２】
図８および図９は、リプレイス工程を示す模式断面図である。図８は、図４に示した断面に対応する。図９は、図５に示した断面に対応する。
【００４３】
図８および図９に示すように、リプレイス工程では、分離部ＳＴを、第３絶縁層１１７、第２絶縁層１１６、第１絶縁層１１５、および積層体１００内に形成する。分離部ＳＴを形成した後、絶縁体４０と絶縁体４０との間に設けられた置換部材を、分離部ＳＴを介して取り除く。置換部材が取り除かれることによって、積層された上下の絶縁体４０と絶縁体４０との間には、空間１１９が生じる。空間１１９が生じている間、絶縁体４０は、メモリセルアレイ１においては、柱状部ＣＬによって支えられ、階段構造部２においては、支柱１１８によって支えられる。例えば、図７に示す構造では、第１支柱１１８−１が、第１構造体１１０−１に含まれた絶縁体４０−１を支える。第２支柱１１８−２が、第２構造体１１０−２に含まれた絶縁体４０−２を支える。
【００４４】
図１０は、第１実施形態の半導体装置の支柱１１８の模式断面図である。図１０は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。図１０は、支柱１１８の中間の部分を抽出して表す。
【００４５】
図１０に示すように、支柱１１８は、例えば、絶縁性である。支柱１１８は、例えば、シリコン酸化物膜１２０と、シリコン窒化物膜１２１とを含む。シリコン酸化物膜１２０は、例えば、ホールＨＲの内壁上に設けられている。シリコン酸化物膜１２０の形状は、例えば、底を有する筒状である。シリコン窒化物膜１２１は、シリコン酸化物膜１２０上に設けられている。シリコン窒化物膜１２１の形状は、例えば、柱状である。リプレイス工程の際、例えば、シリコン酸化物膜１２０が、エッチングに対する障壁となる。
【００４６】
図３、図４および図５に示すように、階段構造部２における第３絶縁層１１７、第２絶縁層１１６および第１絶縁層１１５内には、コンタクトホールＣＣが設けられている。コンタクトホールＣＣは、例えば、構造体１１０の１つ１つに設けられる。コンタクトホールＣＣ内には、コンタクト部１２３が設けられている。コンタクト部１２３は、導電層である。コンタクト部１２３は、テラス１１１を介して電極層ＳＧＳ、又はＷＬ、又はＳＧＤと電気的に接続される。
【００４７】
例えば、図７に示すように、第１コンタクトホールＣＣ１は、第１テラス１１１−１を介して第１構造体１１０−１の電極層ＳＧＳに対して設けられる。第１コンタクト部１２３−１は、第１テラス１１１−１を介して電極層ＳＧＳと電気的に接続される。第１コンタクト部１２３−１は、図示せぬ配線を介してメモリ周辺回路に電気的に接続される。メモリ周辺回路は、基板１０上に設けられる。
【００４８】
第２コンタクトホールＣＣ２は、第２テラス１１１−２を介して第２構造体１１０−２の電極層ＷＬ０に対して設けられる。第２コンタクト部１２３−２は、第２テラス１１１−２を介して電極層ＷＬ０と電気的に接続される。第２コンタクト部１２３−２も、図示せぬ配線を介してメモリ周辺回路に電気的に接続される。
【００４９】
第１実施形態において、第１コンタクト部１２３−１は、第１段差１１２−１と、第１支柱１１８−１との間にある。第１段差１１２−１は、第１コンタクト部１２３−１と第２支柱１１８−２との間にある。第１支柱１１８−１と第２支柱１１８−２とは、第１テラス１１１−１および第２テラス１１１−２が並ぶ方向に沿って、第１段差１１２−１および第１コンタクト部１２３−１を介して隣接する。
【００５０】
図１１は、階段構造部２の模式平面図である。図１１には、第１実施形態の半導体装置１５０と、比較例の半導体装置１５１とが示されている。
【００５１】
図１１に示すように、第１実施形態の半導体装置１５０は、テラス１１１に、"段差１１２、支柱１１８、コンタクト部１２３、および段差１１２"の順番で並ぶ構造パターンを含む。構造パターンは、階段構造部２において、テラス１１１が並ぶ方向（Ｘ方向）に沿って繰り返される。
【００５２】
例えば、図１１に示す半導体装置１５１のように、Ｘ方向に沿って隣り合うテラス１１１間で並ぶ支柱１１８と支柱１１８との間に、段差１１２を設けたとする。この場合、支柱１１８と支柱１１８との間の距離ｄＰは、例えば、加工限界値以上とされる。複数の支柱１１８は、同じプロセスで加工されるためである。このため、半導体装置１５１では、テラス１１１の、例えば、Ｘ方向に沿った長さＬｘには、距離ｄＰ（ｄＰ＝（ｄＰ／２）×２）が追加される。
【００５３】
これに対して、第１実施形態の半導体装置１５０は、Ｘ方向に沿って隣り合うテラス１１１間で並ぶ支柱１１８と支柱１１８との間に、段差１１２およびコンタクト部１２３を設ける。このため、テラス１１１の、例えば、Ｘ方向に沿った長さＬｘには、距離ｄＰが追加されない。このため、半導体装置１５１に比較して、テラス１１１の、例えば、Ｘ方向に沿った長さＬｘを縮めることができる。したがって、第１実施形態によれば、階段構造部２を微細化できる。
【００５４】
図１２は、階段構造部２の模式平面図である。図１２には、第１実施形態の半導体装置１５０と、第１実施形態の第１変形例に係る半導体装置１５２とが示されている。
【００５５】
図１２に示すように、第１実施形態の半導体装置１５０は、第１列１３０−１および第２列１３０−２を含む。第１列１３０−１および第２列１３０−２は、複数の支柱１１８を含む。第１列１３０−１および第２列１３０−２は、テラス１１１が並ぶ方向（Ｘ方向）に沿って延びる。隣り合うテラス１１１の複数の支柱１１８（この例では、隣り合う２つのテラス１１１の４つの支柱）は、平面から見て矩形状に配置される。矩形状の配置パターンは、階段構造部２において、Ｘ方向に沿って繰り返される。コンタクト部１２３は、矩形中に設けられる。
【００５６】
これに対して、第１実施形態の第１変形例に係る半導体装置１５２は、複数の支柱１１８の、平面から見た配置が第１実施形態と異なる。
【００５７】
半導体装置１５２は、複数の支柱１１８は、平面から見て平行四辺形状に配置される。平行四辺形状の配置パターンは、階段構造部２において、Ｘ方向に沿って繰り返される。コンタクト部１２３は、平行四辺形中に設けられる。
【００５８】
このように、複数の支柱１１８は、平行四辺形状に配置されてもよい。半導体装置１５２おいて、距離ｄＰは、平行四辺形の対角に位置した支柱１１８どうしを結ぶ線上に生じる。このため、テラス１１１の、例えば、Ｘ方向に沿った長さＬｘには、半導体装置１５０と同様に、距離ｄＰが追加されない。したがって、半導体装置１５２においても、階段構造部２を微細化できる。
【００５９】
図１３は、階段構造部２の模式平面図である。図１３には、第１実施形態の第２変形例に係る半導体装置１５３が示されている。
【００６０】
図１３に示すように、第２変形例に係る半導体装置１５３は、コンタクト部１２３の平面形状が、第１実施形態の半導体装置１５０と異なる。半導体装置１５３は、コンタクト部１２３の平面形状が楕円である。
【００６１】
第２変形例において、楕円の長軸１３１は、Ｙ方向に沿って延びている。コンタクト部１２３の平面形状を楕円とすると、円、例えば、真円に比較して、コンタクト部１２３と電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とのコンタクト面積を大きくできる。このため、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とコンタクト部１２３とのコンタクト抵抗を低下させることができる。テラス１１１が微細化されると、コンタクト部１２３も縮小され、コンタクト面積が小さくなる。しかし、半導体装置１５３によれば、テラス１１１が微細化された場合であっても、コンタクト面積の縮小を抑制できる。したがって、第２変形例によれば、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とコンタクト部１２３とのコンタクト抵抗の増加を抑制できる。
【００６２】
図１４は、階段構造部２の模式平面図である。図１４には、第１実施形態の第３変形例に係る半導体装置１５４が示されている。
【００６３】
図１４に示すように、第３変形例に係る半導体装置１５４は、コンタクト部１２３の平面形状が、第１変形例の半導体装置１５２と異なる。半導体装置１５４は、コンタクト部１２３の平面形状が楕円である。第３変形例において、楕円の長軸１３１は、Ｙ方向に沿って延びる。
【００６４】
第３変形例の半導体装置１５４のように、第１変形例の半導体装置１５２のコンタクト部１２３の平面形状を、楕円としてしてもよい。
【００６５】
図１５は、階段構造部２の模式平面図である。図１５には、第１実施形態の第４変形例に係る半導体装置１５５が示されている。
【００６６】
図１５に示すように、第４変形例に係る半導体装置１５５は、楕円状のコンタクト部１２３の長軸方向が、Ｙ方向から傾いていることが、第３変形例の半導体装置１５４と異なる。第４変形例においては、楕円の短軸１３２が、支柱１１８の対角線１３３に沿っている。これにより、楕円の長軸方向は、Ｙ方向から傾く。テラス１１１において、対角にある支柱１１８どうしの間は、スペースが狭い。したがって、楕円の短軸１３２を、対角線１３３に沿って延ばすと、短軸１３２が対角線１３３に沿わない場合に比較して、より大きな楕円状のコンタクト部１２３を設けることができる。
【００６７】
第４変形例の半導体装置１５５のように、楕円状のコンタクト部１２３の長軸方向は、Ｙ方向から傾いていてもよい。
【００６８】
図１６は、第２実施形態の半導体装置のメモリセルアレイ１および階段構造部２の模式平面図である。図１７は、図１６中の１７−１７線に沿う模式断面図である。
【００６９】
図１６および図１７に示すように、第２実施形態は、支柱１１８が設けられる位置が、
第１実施形態と異なる。第２実施形態では、支柱１１８が、段差１１２にかかって設けられる。支柱１１８は、隣りあう２つのテラス１１１を介して、例えば、基板１０に達する。支柱１１８の平面形状は、例えば、楕円状である。
【００７０】
図１８は、図１７中の枠１８内を拡大して示す模式断面図である。図１８には、３つの構造体１１０が示されている。図１８においては、便宜的に、第１構造体１１０−１、第２構造体１１０−２、および第３構造体１１０−３という。
【００７１】
図１８に示すように、第１構造体１１０−１は、基板１０上に、例えば、最下層絶縁体４０−０を介して設けられている。第１構造体１１０−１は、電極層ＳＧＳと、絶縁体４０−１とを含む。絶縁体４０−１は、電極層ＳＧＳ上に設けられる。第１構造体１１０−１は、絶縁体４０−１の表面に、第１テラス１１１−１を有する。
【００７２】
第２構造体１１０−２は、第１構造体１１０−１上に、第１テラス１１１−１上を除いて設けられている。第２構造体１１０−２は、電極層ＷＬ０と、絶縁体４０−２とを含む。絶縁体４０−２は、電極層ＷＬ０上に設けられる。第２構造体１１０−２は、絶縁体４０−２の表面に、第２テラス１１１−２を有する。第１テラス１１１−１と第２テラス１１１−２との間には、第１段差１１２−１が存在する。
【００７３】
第３構造体１１０−３は、第２構造体１１０−２上に、第２テラス１１１−２上を除いて設けられている。第３構造体１１０−３は、電極層ＷＬ１と、絶縁体４０−３とを含む。絶縁体４０−３は、電極層ＷＬ１上に設けられる。第３構造体１１０−３は、絶縁体４０−３の表面に、第３テラス１１１−３を有する。第２テラス１１１−２と第３テラス１１１−３との間には、第２段差１１２−２が存在する。
【００７４】
第１テラス１１１−１、第２テラス１１１−２、および第３テラス１１１−３上には、第１絶縁層１１５が設けられている。
【００７５】
図１８に示す部分において、第２ホールＨＲ２は、第１絶縁層１１５、第１構造体１１０−１、および第２構造体１１０−２内に設けられている。第２ホールＨＲ２は、第１テラス１１１−１、第１段差１１２−１、および第２テラス１１１−２を介して、基板１０に達する。第２支柱１１８−２は、第２ホールＨＲ２内に設けられている。第３ホールＨＲ３は、第１絶縁層１１５、第１構造体１１０−１、第２構造体１１０−２、および第３構造体１１０−３内に設けられている。第３ホールＨＲ３は、第２テラス１１１−２、第２段差１１２−２、および第３テラス１１１−３を介して、基板１０に達する。第３支柱１１８−３は、第３ホールＨＲ３内に設けられている。
【００７６】
図１８に示す部分において、第１コンタクトホールＣＣ１は、第１絶縁層１１５および絶縁体４０−１内に設けられている。第１コンタクトホールＣＣ１は、第１テラス１１１−１を介して、電極層ＳＧＳに達する。第１コンタクト部１２３−１は、第１コンタクトホールＣＣ１内に設けられている。第１コンタクト部１２３−１は、第１テラス１１１−１を介して、電極層ＳＧＳと電気的に接続される。第２コンタクトホールＣＣ２は、第１絶縁層１１５および絶縁体４０−２内に設けられている。第２コンタクトホールＣＣ２は、第２テラス１１１−２を介して、電極層ＷＬ０に達する。第２コンタクト部１２３−２は、第２コンタクトホールＣＣ２内に設けられている。第２コンタクト部１２３−２は、第２テラス１１１−２を介して、電極層ＷＬ０と電気的に接続される。第３コンタクトホールＣＣ３は、第１絶縁層１１５および絶縁体４０−３内に設けられている。第３コンタクトホールＣＣ３は、第３テラス１１１−３を介して、電極層ＷＬ１に達する。第３コンタクト部１２３−３は、第３コンタクトホールＣＣ３内に設けられている。第３コンタクト部１２３−３は、第３テラス１１１−３を介して、電極層ＷＬ１と電気的に接続される。
【００７７】
第２実施形態のように、支柱１１８を段差１１２にかかって設け、支柱１１８は、隣りあう２つのテラス１１１を介して、例えば、基板１０に達するようにしてもよい。第２実施形態においても、第１実施形態と同様に、階段構造部２を微細化できる。
【００７８】
図１９は、階段構造部２の模式平面図である。図１９には、第２実施形態の半導体装置１５６と、第２実施形態の第１変形例に係る半導体装置１５７とが示されている。
【００７９】
図１９に示すように、第２実施形態の半導体装置１５６は、複数の支柱１１８が、平面から見て矩形状に配置される。矩形状の配置パターンは、階段構造部２において、Ｘ方向に沿って繰り返される。コンタクト部１２３は、矩形中に設けられる。
【００８０】
これに対して、第２実施形態の第１変形例に係る半導体装置１５７は、複数の支柱１１８が、平面から見て平行四辺形状に配置される。平行四辺形状の配置パターンは、階段構造部２において、Ｘ方向に沿って繰り返される。コンタクト部１２３は、平行四辺形中に設けられる。
【００８１】
半導体装置１５７のように、複数の支柱１１８は、平行四辺形状に配置されてもよい。半導体装置１５７においても、階段構造部２を微細化できる。
【００８２】
図２０は、階段構造部２の模式平面図である。図２０には、第２実施形態の第２変形例に係る半導体装置１５８が示されている。
【００８３】
図２０に示すように、第２変形例に係る半導体装置１５８は、コンタクト部１２３の平面形状を楕円とした例である。第２変形例において、楕円の長軸１３１は、Ｙ方向に沿って延びている。
【００８４】
半導体装置１５８のように、第２実施形態においても、コンタクト部１２３の平面形状は、楕円であってもよい。第２実施形態の第２変形例によれば、階段構造部２を微細化できる。さらに、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とコンタクト部１２３とのコンタクト抵抗の増加を抑制できる。
【００８５】
図２１は、階段構造部２の模式平面図である。図２１には、第２実施形態の第３変形例に係る半導体装置１５９が示されている。
【００８６】
図２１に示すように、第３変形例に係る半導体装置１５９は、第１変形例に係る半導体装置１５７のコンタクト部１２３の平面形状を、楕円とした例である。第３変形例において、楕円の長軸１３１は、Ｙ方向に沿って延びている。
【００８７】
半導体装置１５９のように、第２実施形態の第１変形例においても、コンタクト部１２３の平面形状は、楕円としてしてもよい。
【００８８】
図２２は、階段構造部２の模式平面図である。図２２には、第２実施形態の第４変形例に係る半導体装置１６０が示されている。
【００８９】
図２２に示すように、第２実施形態の第４変形例に係る半導体装置１６０は、楕円状のコンタクト部１２３の長軸方向が、Ｙ方向から傾いていることが、第３変形例の半導体装置１５９と異なる。第４変形例においては、複数の支柱１１８が、平面から見て平行四辺形に配置される。例えば、第４変形例においては、楕円の長軸１３１が、第１列１３０−１の支柱１１８と、第２列１３０−２の支柱１１８とを結ぶ辺１３４と、平行に配置される。辺１３４は、例えば、段差１１２を跨ぐ。
【００９０】
このように、半導体装置１６０は、楕円の長軸１３１は、Ｙ方向から傾いていてもよい。
【００９１】
以上、実施形態によれば、階段構造部２を微細化できる。
【００９２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００９３】
上記実施形態は、以下の態様を含む
１．  基板と、
前記基板上に設けられた第１構造体、前記第１構造体は、第１電極層と第１絶縁体とを含む、前記第１構造体は、前記第１絶縁体の表面に第１テラスを有する、と、
前記第１構造体上に、前記第１テラス上を除いて設けられた第２構造体、前記第２構造体は、第２電極層と第２絶縁体とを含む、前記第２構造体は、前記第２絶縁体の表面に第２テラスを有する、と、
前記第１テラスと前記第２テラスとの間に設けられた段差と、
前記第１テラスおよび前記第２テラス上に設けられた絶縁層と、
前記絶縁層および前記第１構造体内に設けられた第１支柱、前記第１支柱は、前記第１テラスを介して前記基板に達する、と、
前記絶縁層、前記第２構造体、および前記第１構造体内に設けられた第２支柱、前記第２支柱は、前記第２テラスを介して前記基板に達する、前記第２支柱は、前記段差を介して前記第１支柱と隣接する、と、
前記絶縁層および前記第１絶縁体内に設けられた第１コンタクト部、前記第１コンタクト部は、前記第１テラスを介して前記第１電極層と電気的に接続される、と、
前記絶縁層および前記第２絶縁体内に設けられた第２コンタクト部、前記第２コンタクト部は、前記第２テラスを介して前記第２電極層と電気的に接続される、と、
を備え、
前記第１コンタクト部は、前記段差と前記第１支柱との間にあり、
前記段差は、前記第１コンタクト部と前記第２支柱との間にある、半導体装置。
２．  前記絶縁層および前記第１構造体内に設けられた第３支柱、前記第３支柱は、前記第１テラスを介して前記基板に達する、と、
前記絶縁層、前記第２構造体、および前記第１構造体内に設けられた第４支柱、前記第４支柱は、前記第２テラスを介して前記基板に達する、と、
を備えた半導体装置。
３．  前記第１支柱と前記第２支柱とを含む第１列と、
前記第３支柱と前記４支柱とを含む第２列と、
を、さらに備え、
前記第１列および前記第２列は、前記第１テラスと前記第２テラスとが並ぶ方向に沿って延びる半導体装置。
４．  前記第１コンタクト部および前記第２コンタクト部は、前記第１列と前記第２列との間にある半導体装置。
５．  前記第１支柱、前記第２支柱、前記第３支柱、および前記第４支柱は、平面から見て矩形状に配置された半導体装置。
６．  前記第１支柱、前記第２支柱、前記第３支柱、および前記第４支柱は、平面から見て平行四辺形状に配置された、半導体装置。
７．  前記第１コンタクト部および前記第２コンタクト部の平面形状は、楕円である半導体装置。
８．  前記第１構造体、および前記第２構造体内に設けられたホール、前記ホールは、前記基板に達する、と、
前記ホール内に設けられた第１メモリセルと、
前記ホール内に設けられた第２メモリセル、前記第２メモリセルは、前記第１メモリセルと電気的に接続される、と、
を、備えた半導体装置。
９．  前記ホール内に設けられた半導体ボディと、
前記ホール内において、前記半導体ボディと第３電極層および第４電極層との間に設けられたメモリ膜、前記メモリ膜は、電荷蓄積膜を含む、と、
を、備えた、半導体装置。
１０．  前記第３電極層は、前記第１メモリセルのゲート電極であり、
前記第４電極層は、前記第２メモリセルのゲート電極であり、
前記第１電極と前記第３電極、前記第２電極と前記第４電極とがそれぞれ同じ層である、半導体装置。
【符号の説明】
【００９４】
１…メモリセルアレイ、  ２…階段構造部、  １０…基板、  ２０…半導体ボディ、  ３０…メモリ膜、  ３１…カバー絶縁膜、  ３２…電荷蓄積膜、  ３３…トンネル絶縁膜、  ３４…ブロック絶縁膜、  ３５…バリア膜、  ４０…絶縁体、  ５０…コア層、  ８０…上層配線、  １００…積層体、  １１０…構造体、  １１１…テラス、  １１２…段差、  １１５〜１１７…第１〜第３絶縁層、  １１８…支柱、  １１９…空間、  １２０…シリコン酸化物膜、  １２１…シリコン窒化物膜、  １２３…コンタクト部、  １３１…長軸、  １３２…短軸、  １３３…対角線、  １３４…辺、  １５０〜１６０…半導体装置、  ＢＬ…ビット線、  ＣＣ…コンタクトホール、  ＣＬ…柱状部、  Ｃｂ…コンタクト部、  ＨＲ…ホール、  ＭＣ…メモリセル、  ＭＨ…メモリホール、  ＳＧＤ…ドレイン側選択ゲート、  ＳＧＳ…ソース側選択ゲート、  ＳＬ…ソース層、  ＳＴ…分離部、  ＳＴＤ…ドレイン側選択トランジスタ、  ＳＴＳ…ソース側選択トランジスタ、  ＷＬ…ワード線
【図１】
2017055101.tif 000003
【図２】
2017055101.tif 000004
【図３】
2017055101.tif 000005
【図４】
2017055101.tif 000006
【図５】
2017055101.tif 000007
【図６】
2017055101.tif 000008
【図７】
2017055101.tif 000009
【図８】
2017055101.tif 000010
【図９】
2017055101.tif 000011
【図１０】
2017055101.tif 000012
【図１１】
2017055101.tif 000013
【図１２】
2017055101.tif 000014
【図１３】
2017055101.tif 000015
【図１４】
2017055101.tif 000016
【図１５】
2017055101.tif 000017
【図１６】
2017055101.tif 000018
【図１７】
2017055101.tif 000019
【図１８】
2017055101.tif 000020
【図１９】
2017055101.tif 000021
【図２０】
2017055101.tif 000022
【図２１】
2017055101.tif 000023
【図２２】
2017055101.tif 000024