(57)【要約】【課題】本発明が解決しようとする課題は、トランジスタの絶縁膜の欠陥分布を半導体チップの認識指紋として用いることで、ＰＵＦのチップ指紋が変化しない情報処理システムおよび半導体素子を提供する。【解決手段】本実施形態の情報処理システムは、ゲート絶縁膜を備えた単位回路に高いゲート電圧を印加した後に、前記単位回路に低いゲート電圧を印加してチャネル電流が流れている時間を複数の時間間隔に分け、前記時間間隔の中での電流値の差に基づいて、前記複数の時間間隔のそれぞれを示す値を二値化する時定数処理部と、前記時定数処理部が二値化した前記複数の時間間隔のそれぞれを示す値を用いて、前記単位回路に固有のパターンを生成するパターン生成部と、を有する。【選択図】図７
2017130759.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を備えた単位回路に高いゲート電圧を印加した後に、前記単位回路に低いゲ
ート電圧を印加してチャネル電流が流れている時間を複数の時間間隔に分け、前記時間間
隔の中での電流値の差に基づいて、前記複数の時間間隔のそれぞれを示す値を二値化する
時定数処理部と、
前記時定数処理部が二値化した前記複数の時間間隔のそれぞれを示す値を用いて、前記単
位回路に固有のパターンを生成するパターン生成部と、
を有する情報処理システム。
【請求項２】
前記単位回路の周囲の温度を検出する温度検出部をさらに備え、
前記温度検出部が検出した温度に応じて、前記パターン生成部は前記単位回路に固有の前
記パターンの認識領域を変える
請求項１に記載の情報処理システム。
【請求項３】
前記単位回路を具備する半導体素子と、
前記半導体素子との通信を可能にされた端末装置と、
を有し、
前記端末装置が前記時定数処理部及び前記パターン生成部の少なくともいずれかを具備す
る請求項１に記載の情報処理システム。
【請求項４】
前記単位回路を具備する半導体素子と、
前記半導体素子との通信を可能にされた端末装置と、
を有し、
前記半導体素子が前記時定数処理部及び前記パターン生成部の少なくともいずれかを具備
する請求項１に記載の情報処理システム。
【請求項５】
前記単位回路を具備する半導体素子と、
前記半導体素子との通信を可能にされ、前記固有のパターンが予め定められたパターンで
あるか否かを判定する判定部を備えた端末装置と、
を有する請求項１に記載の情報処理システム。
【請求項６】
ゲート絶縁膜を備えた単位回路と、
ゲート絶縁膜を備えた単位回路に高いゲート電圧を印加した後に、前記単位回路に低いゲ
ート電圧を印加してチャネル電流が流れている時間を複数の時間間隔に分け、前記時間間
隔の中での電流値の差に基づいて、前記複数の時間間隔のそれぞれを示す値を二値化する
時定数処理部と、
前記時定数処理部が二値化した前記複数の時間間隔のそれぞれを示す値を用いて、前記単
位回路に固有のパターンを生成するパターン生成部と、
を有する半導体素子。
【請求項７】
前記単位回路の周囲の温度を検出する温度検出部をさらに備え、
前記温度検出部が検出した温度に応じて、前記パターン生成部は前記単位回路に固有の前
記パターンの認識領域を変える請求項６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
情報処理システムおよび半導体素子に関する。
【背景技術】
【０００２】
半導体技術の微細化が進むことに伴って、例えば不揮発性メモリが軽く、高速化され、更
に低消費電力化されているため、大容量不揮発性メモリシステムの市場が大幅に広がって
いる。同時に、大容量メモリシステムの情報管理が非常に重要となってきている。
【０００３】
ＰＵＦ（Ｐｈｙｓｉｃａｌ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）は、電子回路を
構成する個々の機器のばらつきをチップ指紋として利用し、暗号・認証機能を実現するセ
キュリティ技術である。ＰＵＦは、複製不可性が高く、低コストで実現できるという特長
がある。
【０００４】
従来のＰＵＦにはメモリ型と遅延型がある。メモリ型および遅延型のＰＵＦは、トランジ
スタのＯＮ／ＯＦＦを決定する閾値電圧のばらつきをチップ指紋として用いる。しかし、
機器に備わるトランジスタの劣化により、トランジスタの閾値電圧は変化してしまう。こ
のため、初期に設定したＰＵＦのチップ指紋が変わってしまうことが懸念される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−５３０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、トランジスタの絶縁膜の欠陥分布を半導体チップの
認識指紋として用いることで、ＰＵＦのチップ指紋が変化しない情報処理システムおよび
半導体素子を提供することにある。
【課題を解決するための手段】
【０００７】
本実施形態の情報処理システムは、ゲート絶縁膜を備えた単位回路に高いゲート電圧を印
加した後に、前記単位回路に低いゲート電圧を印加してチャネル電流が流れている時間を
複数の時間間隔に分け、前記時間間隔の中での電流値の差に基づいて、前記複数の時間間
隔のそれぞれを示す値を二値化する時定数処理部と、前記時定数処理部が二値化した前記
複数の時間間隔のそれぞれを示す値を用いて、前記単位回路に固有のパターンを生成する
パターン生成部と、を有する。
【図面の簡単な説明】
【０００８】
【図１】半導体素子の構造および絶縁膜の欠陥分布を示す図。
【図２】チャネル電流が変化する状態を示すグラフと対応する模式図。
【図３】単層欠陥マップと多層欠陥マップを示す図。
【図４】ゲート電極電圧と時間の関係と、チャネル電流と時間の関係を示す図。
【図５】チャネル電流と時間の関係を示す図。
【図６】欠陥が電荷を放出する際のチャネル電流と時間の関係を示す図。
【図７】温度とサンプリング時間の関係を示す図。
【図８】実施形態にかかる半導体素子の構成例を示す図。
【図９】実施形態にかかる半導体素子の変形例の構成を示す図。
【図１０】実施形態にかかる半導体素子の構成例を示す図。
【図１１】図１０に示した半導体素子の動作例を概念的に示す概念図。
【図１２】半導体素子の変形例及びその周辺の構成例を示す図。
【図１３】図１２に示した半導体素子の動作例を概念的に示す概念図。
【図１４】実施形態にかかる情報処理システムの第１構成例を示す図。
【図１５】ホストシステム及びクラウドシステムの動作例を概念的に示す概念図。
【図１６】実施形態にかかる情報処理システムの第２構成例を示す図。
【図１７】メモリチップシステム、ホストシステム及びクラウドシステムの第１動作例を概念的に示す概念図。
【図１８】メモリチップシステム、ホストシステム及びクラウドシステムの第２動作例を概念的に示す概念図。
【発明を実施するための形態】
【０００９】
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様
のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関
係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同
じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合も
ある。
【００１０】
まず、本発明がなされるに至った背景について説明する。今後、情報管理の必要性がさら
に高まってくると、例えば情報管理用のメモリシステムなどのセキュリティが重要となっ
てくる。従来は、不揮発性メモリシステム又はロジック回路システムに対するセキュリテ
ィが不十分ではないことがあった。例えば、ＰＵＦを用いてセキュリティを高めるために
は、特有性（固有の指紋など）、環境フリー性（例えば、温度依存しないこと）、劣化フ
リー性（素子劣化に依存しないこと）などが必要になってくる。
【００１１】
次に、実施形態にかかる情報処理システム及び半導体素子が実行する処理手順を模式図等
を用いて説明する。図１は、ゲート絶縁膜１４を備えた不揮発性メモリのセル又はＭＯＳ
トランジスタなどの単位回路１００を模式的に示す図である。単位回路１００は、基板チ
ャネル１０、コントロールゲート（ゲート）１２、及びゲート絶縁膜１４を有し、半導体
素子の基本構成となる。
【００１２】
ゲート絶縁膜１４の膜質は、半導体素子の信頼性に非常に大きな影響を与える。例えば、
プロセスＡとプロセスＢのように、異なるプロセスのゲート絶縁膜では、ゲート絶縁膜中
に形成された欠陥の密度、位置、欠陥エネルギーの深さなどが異なる。また、同じプロセ
スのゲート絶縁膜でも、同じ構造である複数の単位回路１００それぞれのゲート絶縁膜１
４中の欠陥の分布を同じにすることは不可能である。その原因は、基板の種類、面方位、
ゲート絶縁膜１４成膜前の洗浄プロセス、コントロールゲート１２の成膜プロセス、及び
後工程にある高温アニールなどであり、いろいろなプロセスが欠陥の分布に影響している
。
【００１３】
図２は、ゲート絶縁膜１４にある欠陥によりチャネル電流が変化（振動）する状態を示す
グラフと対応する模式図である。図３においては、半導体トランジスタ（例えば、Ｍｅｔ
ａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎ
ｓｉｓｔｏｒ）などの単位回路１００のコントロールゲート１２に一定電圧を印加したこ
とによりチャネル電流が発生している。ゲート絶縁膜１４に欠陥が存在する場合、印加さ
れている電圧（電界）によるチャネルフェルミレベルと欠陥エネルギーとがある程度一致
すると、チャネル電流が振動することが可能となる。この現象は、ランダム・テレグラフ
・ノイズ（ＲＴＮ：Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ）と呼ばれる。
【００１４】
ここで、ＲＴＮの物理機構を簡潔に説明する。欠陥は、チャネル電流に流れているキャリ
アをキャプチャする（取込む）ことができる。欠陥が一個のキャリアをキャプチャすると
、ゲート絶縁膜１４に与えられた電界がシフトして、チャネル電流が抑えられる。逆に、
欠陥がキャプチャしたキャリアを放出すると、チャネル電流が元に回復する。
【００１５】
例えば、図２（ａ）に示した矢印Ｄは、図２（ｃ）に示したようにゲート絶縁膜１４の欠
陥がキャリアをキャプチャしたことによって減少するチャネル電流を示している。また、
図２（ａ）に示した矢印Ｕは、図２（ｂ）に示したようにゲート絶縁膜１４の欠陥がキャ
リアを放出したことによって回復するチャネル電流を示している。
【００１６】
以下、欠陥がチャネル電流のキャリアを取込んでから放出するまでの時間を放出時定数τ
ｅ（ｔｉｍｅ  ｔｏ  ｅｍｉｓｓｉｏｎ）と定義し、欠陥がチャネル電流のキャリアを放
出した状態から取込むまでの時間を取込時定数τｃ（ｔｉｍｅ  ｔｏ  ｃａｐｔｕｒｅ）
と定義する。
【００１７】
図３の左にゲート絶縁膜１４中の複数の欠陥の平面方向の分布を示す単層欠陥マップ６と
、図３の右に単層欠陥マップ６を並べた多層欠陥マップ７を示す。
【００１８】
図３の左の二次元の単層欠陥マップ６は、ある時間のゲート絶縁膜１４の欠陥の分布を示
している。単層欠陥マップ６の黒い部分は欠陥を示す部分である。ゲート絶縁膜１４の欠
陥がキャリアを捕獲していくと、単層欠陥マップ６の欠陥を示す黒い部分は観測されなく
なる。ゲート絶縁膜１４の欠陥がキャリアを放出していくと、単層欠陥マップ６の欠陥を
示す黒い部分は多く観測される。
【００１９】
図３の右の多層欠陥マップ７は、単層欠陥マップ６を経時変化の順番に並べたものである
。多層欠陥マップ７を作成することで、欠陥のキャリアの捕獲または欠陥のキャリアの放
出の経時変化に伴うゲート絶縁膜１４の欠陥分布の変化を把握することができる。
【００２０】
図４の上図に単位回路１００のゲート絶縁膜１４中に欠陥があるときのゲート電圧と時間
の関係図と、図４の下図にチャネル電流と時間の関係図を示す。
【００２１】
図４の上図において、横軸は時間（ｓ）、縦軸はゲート電圧（Ｖ）を示す。図４の下図に
おいて、横軸は時間（ｓ）、チャネル電流（Ａ）を示す。時間Ｔ１までゲート電圧Ｖｃｈ
を加えると、ゲート絶縁膜１４の欠陥に電荷が捕獲させる。このときのゲート電圧Ｖｃｈ
をチャージング電圧という。時間Ｔ１から時間Ｔ４まではゲート電圧をＶｓｅｎにする。
このときのゲート電圧Ｖｓｅｎをセンス電圧といい、閾値電圧付近の低い電圧である。こ
のとき時間Ｔ１から時間Ｔ４まで時間が経過すると、ゲート電圧はＶｓｅｎで一定の値で
あるが、チャネル電流は上昇していく。これは時間Ｔ１から時間Ｔ４の間に、ゲート絶縁
膜１４の欠陥に捕獲された電荷が放出されているためである。
【００２２】
ゲート絶縁膜１４の欠陥密度が高い場合やゲート絶縁膜１４の面積が大きい場合は、欠陥
に捕獲される電荷が多くなるため、放出される電荷も多くなる。欠陥から放出される電荷
が多いと、チャネル電流の上昇は連続となる。
【００２３】
ゲート絶縁膜１４の欠陥密度が低い場合やゲート絶縁膜１４の面積が小さい場合は、欠陥
に捕獲される電荷が少なくなるため、欠陥から放出される電荷も少なくなる。欠陥から放
出される電荷が少ないと、チャネル電流の上昇は段階的となる。例えば、微細なトランジ
スタにおいて、ゲート絶縁膜１４の欠陥が一つの場合、チャネル電流の上昇は一段階のみ
観測される。ゲート絶縁膜１４の欠陥が二個の場合、チャネル電流の上昇は二段階で観測
される。
【００２４】
図５にゲート絶縁膜１４の欠陥から電荷が放出されたときにチャネル電流が階段的に上昇
するモデルを示す。
【００２５】
横軸は時間（ｓ）、縦軸はチャネル電流（Ａ）を示す。ゲート絶縁膜１４中に複数の欠陥
があるときを考える。複数の欠陥に電荷が捕獲された後に、一つずつ電荷が欠陥から放出
されることを想定して説明する。
【００２６】
ゲート絶縁膜１４中の各欠陥がキャリアを放出するように電圧をコントロールゲート１２
に印加した後、チャネル電流を観測するためのセンス電圧をコントロールゲート１２に印
加して、基準となるチャネル電流Ｉｒｅｆを一度計測する。その後に、チャージング電圧
を印加して、ゲート絶縁膜１４にある複数の欠陥にキャリアを捕獲させた直後に、センス
電圧Ｉｓｅｎでの瞬時チャネル電流を計測する。チャージング電圧は高い電圧である。
【００２７】
ステージＡは電荷が欠陥に捕獲される前の状態である。
【００２８】
ステージＢは、単位回路１００のコントロールゲート１２にチャージング電圧が印加され
ている状態である。このときチャネル電流の電荷が欠陥に捕獲される。
【００２９】
ステージＣは、単位回路１００のコントロールゲート１２にセンス電圧が印加されている
状態である。このとき欠陥に捕獲された電荷が欠陥から放出される。ステージＣにおいて
、電荷が１つずつ放出されると、チャネル電流の階段的な上昇が観測される。チャネル電
流は上昇していき、最後にステージＡの電流値Ｉｒｅｆと一致する。なお、ステージＢに
おいて、ゲート電圧が印加されるとチャネル電流の値が大きくなるため、電荷が欠陥に捕
獲されることに伴う電流値の抑制は観測されない。
【００３０】
図５に基づいて、単位回路１００に固有のパターンを示す値を作成する例を示す。
【００３１】
図５のステージＣにおいて、ある時間でのチャネル電流を示す点それぞれをＣ０、Ｃ１、
Ｃ２、Ｃ３、Ｃ４、Ｃ５、およびＣ６とする。
【００３２】
電荷が欠陥に捕獲された後のステージＣにおけるチャネル電流をそれぞれの時間間隔で分
析する。ある時間間隔を示す値は１または０で表される。具体的には、ステージＣにおけ
るある時間間隔である点のチャネル電流とある点のチャネル電流の差ΔＩを用いる。たと
えば、ΔＩ／Ｉｒｅｆの値が０．０１以上の場合は１とする。ΔＩ／Ｉｒｅｆの値が０．
０１より小さい場合は０とする。
【００３３】
図５において、点Ｃ０から点Ｃ１の時間間隔を示す値を求める場合を考える。点Ｃ０のチ
ャネル電流と点Ｃ１のチャネル電流はともにＩｄ（Ｃ０）である。点Ｃ０のチャネル電流
と点Ｃ１のチャネル電流の差ΔＩは０となる。したがって、ΔＩ／Ｉｒｅｆは０．０１よ
りも小さいため、点Ｃ０から点Ｃ１の時間間隔を示す値は０となる。点Ｃ１から点Ｃ２の
時間間隔を示す値を求める場合を考える。点Ｃ１のチャネル電流はＩｄ（Ｃ０）で、点Ｃ
２のチャネル電流はＩｄ（Ｃ２）である。点Ｃ１のチャネル電流Ｉｄ（Ｃ０）と点Ｃ２の
チャネル電流Ｉｄ（Ｃ２）の差をΔＩとして、ΔＩ／Ｉｒｅｆを計算する。たとえば、Δ
Ｉ／Ｉｒｅｆの値が０．０１以上であれば、点Ｃ１から点Ｃ２の時間間隔を示す値は１と
なる。
【００３４】
それぞれの時間間隔を示す０または１の値を求めて、それらの値で単位回路１００を示す
固有のパターンを作成することができる。
【００３５】
図６に時間Ｃ０から時間Ｃ４までの実測したチャネル電流の上昇の様子を示す。
【００３６】
横軸に時間（ｓ）、縦軸にチャネル電流（Ａ）を示す。電流Ｉｒｅｆは、ステージＡのと
きのチャネル電流である。チャネル電流の上昇の様子を示すデータは３回観測されている
。時間Ｃ０から時間Ｃ１の時間間隔のチャネル電流について考える。時間Ｃ０から時間Ｃ
１の時間間隔のチャネル電流を３回観測し、時間Ｃ０から時間Ｃ１の時間間隔を示す値が
“１０１”の場合、“１”の回数は２回、“０”の回数は１回である。この場合には、多
数決処理により、時間Ｃ０から時間Ｃ１の時間間隔を示す値は１とする。チャネル電流を
観測する回数は、多くなるほど精度が高くなるが、処理時間が長くなってしまうので、３
〜５回の少数回で処理することが精度と時間の両方の観点から好ましい。
【００３７】
図７の上図に室温と室温より高い温度でのＩＤ認識領域、図７の下図に室温と室温より低
い温度でのＩＤ認識領域を示す。
【００３８】
図７の上図の縦軸を環境温度（Ｋ）、横軸をサンプリング時間（ｓ）とする。
【００３９】
図７の上図において、室温のときのＩＤ認識領域に示された単位回路１００のパターンは
“１１００１０１”となる。このパターンの６つの値のそれぞれはある時間間隔に対応し
ている。ＩＤ認識領域の外側にある“ｘ”のマークは、時間間隔を示す値を認識できなか
ったことを示す。
【００４０】
図７の上図において、室温より高い温度でのＩＤ認識領域に示される単位回路１００のパ
ターン“００１０１１１”は、室温のＩＤ認識領域に示されたパターン“１１００１０１
”を左側にシフトしたものとなる。室温のＩＤ認識領域のパターン“１１００１０１”が
左側にシフトする原因は、環境温度が高くなるほど、欠陥の電荷捕獲率と電荷放出率が高
くなるためである。欠陥による電荷の捕獲と電荷の放出は、室温のときよりも早い時間に
観測されるため、図５に示したチャネル電流の上昇は左側にシフトする。
【００４１】
ＩＤ認識領域は変化しないため、図７の上図の場合、室温で観測した“１１００１０１”
のうち左から２番目までの“１１”は、高い温度でのＩＤ認識領域で観測できなくなる。
高い温度でのＩＤ認識領域の“００１０１１１”のうち右から２番目までの“１１”は、
室温のＩＤ認識領域では観測できなかったものである。単位回路１００を示すパターンを
認識する方法は、高い温度でのＩＤ認識領域の値と、室温のＩＤ認識領域の値を比較して
、一致している値があるかどうかを確認することである。つまり図７の上図においては、
平行四辺形の枠内の値を確認することである。
【００４２】
図７の下図の縦軸を環境温度、横軸をサンプリング時間とする。
【００４３】
図７の下図において、室温より低い温度でのＩＤ認識領域に示された単位回路１００のパ
ターン“１０１１００１”は、室温のＩＤ認識領域に示された“１１００１０１”を右側
にシフトしたものとなる。室温のＩＤ認識領域の“１１００１０１”が右側にシフトする
原因は、環境温度が低くなるほど、欠陥の電荷捕獲率と電荷放出率が低くなるためである
。欠陥による電荷の捕獲と電荷の放出は、室温のときよりも遅い時間に観測されるため、
図５に示したチャネル電流の上昇は右側にシフトする。ＩＤ認識領域は変化しないため、
室温で観測した“１１００１０１”のうち右から２番目までの“０１”は低い温度でのＩ
Ｄ認識領域では観測できなくなる。低い温度でのＩＤ認識領域の“１０１１００１”のう
ち左から２番目までの“１０”は、室温のＩＤ認識領域では観測できなかったものである
。単位回路１００のパターンを認識する方法は、低い温度でのＩＤ認識領域の値と、室温
のＩＤ認識領域の値を比較して、一致している値があるかどうかを確認することである。
つまり図７の下図においては、平行四辺形の枠内の値を確認することである。
【００４４】
次に、上述した処理手順を実行する実施形態にかかる半導体素子及び情報処理システムの
構成について説明する。
【００４５】
図８は、実施形態にかかる半導体素子２の構成例を示す図である。半導体素子２は、上述
した単位回路１００を複数含む素子領域２０と、処理部２２とを有する。素子領域２０は
、半導体素子２に固有のパターンを生成するために、ある単位回路１００のパターンが用
いられる。
【００４６】
処理部２２は、パターン処理部（パターン生成部）２２０、温度センサ（温度検出部）２
２１、サンプリングコントローラ（条件制御部）２２２、データバッファ（読出部）２２
３、及び時定数処理部２２４を有する。
【００４７】
パターン処理部２２０は、例えば外部からのアクセス信号などに応じて、半導体素子２に
固有のパターン（ＰＵＦパターン）を素子領域２０内の単位回路１００を選定する信号（
領域選定信号）をサンプリングコントローラ２２２に対して出力する。例えば、アクセス
信号には、ユーザパスワードや、ＰＵＦパターンを生成するための条件を選択する情報な
どが含まれていてもよい。
【００４８】
温度センサ２２１は、半導体素子２の周囲の温度（環境温度）を検出し、サンプリングコ
ントローラ２２２に対して出力する。
【００４９】
サンプリングコントローラ２２２は、パターン処理部２２０が選択したある単位回路１０
０に対し、温度センサ２２１から入力された環境温度に応じて、サンプリング時間及びサ
ンプリングレートなどを含むＰＵＦパターンを生成するための制御を行う。例えば、サン
プリングコントローラ２２２は、素子領域２０の単位回路１００に印加するチャージング
電圧とセンス電圧と、サンプリング時間とを決定し、単位回路１００のチャネル電流を計
測（サンプリング）するタイミング等を制御する。データバッファ２２３は、サンプリン
グコントローラ２２２の制御によって計測された素子領域２０の単位回路１００のチャネ
ル電流を一時保存する。また、データバッファ２２３は、素子領域２０の単位回路１００
からチャネル電流を読み出す読出部として機能するように構成されてもよい。
【００５０】
時定数処理部２２４は、単位回路１００のすべての時間間隔におけるチャネル電流値の取
得を行い、それぞれの時間間隔を示す値を二値化する。
【００５１】
そして、パターン処理部２２０は、ＥＣＣ２２７経由で時定数処理部２２４が二値化した
データを受入れる。パターン処理部２２０は、時間間隔を示す値を用いて、単位回路１０
０に固有のパターンを生成し、これを半導体素子２に固有のパターン（ＰＵＦパターン）
とする。パターン処理部２２０は、温度センサ２２１が検出した温度に応じて、単位回路
１００に固有のパターンの認識領域を変える。
【００５２】
このように、処理部２２は、単位回路１００を示す固有のパターンを用いて、素子領域２
０のＰＵＦパターンを生成する。処理部２２が生成したＰＵＦパターンは、例えば後述す
るセキュリティサーバ４２などに送信され、セキュリティサーバ４２などによって認証等
に用いられる。
【００５３】
図９は、実施形態にかかる半導体素子２の変形例の構成を示す図である。以下、実質的に
同一の構成には、同一の符号が付してある。半導体素子２は、素子領域２０と、処理部２
２とを有する。また、半導体素子２は、半導体素子２が有する温度センサ２２１及びサン
プリングコントローラ２２２を備えていない。温度センサ２２１は、半導体素子２の外部
に設けられ、半導体素子２の周囲の温度を検出する。サンプリングコントローラ２２２は
、半導体素子２の外部に設けられ、サンプリングコントローラ２２２と同様の機能を備え
る。
【００５４】
処理部２２は、パターン処理部２２０、制御部２２５、データバッファ２２３、及び時定
数処理部２２４を有する。制御部２２５は、例えば外部からのアクセス信号に応じて、サ
ンプリングコントローラ２２２を制御し、サンプリングコントローラ２２２が選択したあ
る単位回路に対し、温度センサ２２１が検出した環境温度に応じて、サンプリング時間及
びサンプリングレートなどを含むＰＵＦパターンを生成するための制御を行う。
【００５５】
時定数処理部２２４は、単位回路１００のすべての時間間隔におけるチャネル電流値の取
得を行い、それぞれの時間間隔を示す値を二値化する。
【００５６】
そして、パターン処理部２２０は、ＥＣＣ２２７経由で時定数処理部２２４が二値化した
データを受入れる。パターン処理部２２０は、単位回路１００に固有のパターンを生成し
、これを半導体素子２に固有のパターン（ＰＵＦパターン）とする。
【００５７】
図１０は、実施形態にかかる半導体素子３の構成例を示す図である。半導体素子３は、例
えばｎ個の不揮発性メモリチップ３０−１〜３０−ｎと、ｍ個のロジックチップ３２−１
〜３２−ｍと、システムコントローラ３４を有する。つまり、半導体素子３は、マルチチ
ップが例えば１つのパッケージに封止された半導体システムとなっている。なお、ＣＰＵ
４０、温度センサ２２１ａ、及びサンプリングコントローラ２２２ａは、半導体素子３の
外部に設けられるが、半導体素子３に含まれるように構成されてもよい。以下、不揮発性
メモリチップ３０−１〜３０−ｎなどの複数ある構成のいずれかを特定しない場合には、
単に不揮発性メモリチップ３０などと略記することがある。
【００５８】
不揮発性メモリチップ３０は、データ記憶部３００、メモリコントローラ３０２及び処理
部２２ａを有する。データ記憶部３００は、複数のメモリセルがアレイ状に配置されてい
る。データ記憶部３００が有する各メモリセルは、それぞれ単位回路１００に相当する。
ＰＵＦ３０６は、データ記憶部３００の一部の領域である。メモリコントローラ３０２は
、データ記憶部３００を制御する。処理部２２ａは、ＰＵＦ３０６のＰＵＦパターンをシ
ステムコントローラ３４に対して出力する。
【００５９】
ロジックチップ３２は、ロジック部３２０と、処理部２２ａとを有する。ロジック部３２
０は、例えば複数のＭＯＳ ＦＥＴを含む複数のＮＡＮＤなどの回路がアレイ状に配置さ
れている。ロジック部３２０が有する各ＭＯＳ ＦＥＴは、それぞれ単位回路１００に相
当する。ＰＵＦ３２４は、ロジック部３２０の一部の領域である。処理部２２ａは、ＰＵ
Ｆ３２４のＰＵＦパターンをシステムコントローラ３４に対して出力する。
【００６０】
システムコントローラ３４は、システムコントローラ３４を構成する各部、サンプリング
コントローラ２２２ａ、及びＣＰＵ４０などを制御し、例えば不揮発性メモリチップ３０
それぞれのＰＵＦパターン、ロジックチップ３２それぞれのＰＵＦパターン、及び半導体
素子３に固有のＰＵＦパターンを生成する。
【００６１】
図１１は、図１０に示した半導体素子３の動作例を概念的に示す概念図である。システム
コントローラ３４は、パスワードなどを含むアクセス信号を受入れると、サンプリングコ
ントローラ２２２ａから受入れたサンプリング信号などに応じて、ＰＵＦパターンの生成
を行う。ここで、システムコントローラ３４は、ＰＵＦパターンの生成の対象となる不揮
発性メモリチップ３０及びロジックチップ３２の処理部２２ａに順次にアクセスを行い、
各不揮発性メモリチップ３０のＰＵＦパターンと、各ロジックチップ３２のＰＵＦパター
ンとを生成する。以下、各ＰＵＦ３０６のＰＵＦパターンをメモリＡ〜ＮのＰＵＦ指紋と
記し、各ＰＵＦ３２４のＰＵＦパターンをロジックＡ〜ＮのＰＵＦ指紋と記すことがある
。
【００６２】
システムコントローラ３４は、例えばメモリＡ〜ＮのＰＵＦ指紋と、ロジックＡ〜ＮのＰ
ＵＦ指紋とを用いて半導体素子３に固有のパターン（システムセキュリティ指紋）を生成
し、セキュリティサーバ４２に対して送信する。セキュリティサーバ４２は、半導体素子
３との通信を可能にされ、システムセキュリティ指紋が予め定められたパターン（事前登
録（記憶）された半導体素子３のシステムセキュリティ指紋）と同一であるか否かを判定
する判定部４２０を備える。つまり、セキュリティサーバ４２は、システムセキュリティ
指紋を用いた認証を行う。セキュリティサーバ４２は、半導体素子３のシステムセキュリ
ティ指紋を正しく認証した場合、システムコントローラ３４に対してＰＵＦ認証信号を送
信する。この結果、半導体素子３の各不揮発性メモリチップ３０及び各ロジックチップ３
２に対するアクセスが許可される。
【００６３】
なお、上述したシステムセキュリティ指紋は、各不揮発性メモリチップ３０のＰＵＦ指紋
と、各ロジックチップ３２のＰＵＦ指紋とを組み合わせた指紋マトリクスとなる。また、
指紋マトリクスは、一次元の指紋マトリクスにされるか、二次元の指紋マトリクスにされ
るかが任意に指定されてもよい。また、セキュリティサーバ４２は、個々の不揮発性メモ
リチップ３０及びロジックチップ３２のＰＵＦパターンの認証を行うようにされてもよい
。
【００６４】
セキュリティサーバ４２は、半導体素子３をいずれの方法によっても認識できない場合、
半導体素子３に対するアクセスの禁止等を行う。例えば、半導体素子３が分解された場合
、半導体素子３が他のシステムで動作することは禁止される。また、セキュリティサーバ
４２は、半導体素子３が分解されたことを認識するように構成され、分解されたと認識さ
れた半導体素子３がアクセスを求めた場合、半導体素子３のデータが消去されるように構
成されてもよい。
【００６５】
図１２は、半導体素子３の変形例（半導体素子３ａ）及びその周辺の構成例を示す図であ
る。半導体素子３ａは、例えばｎ個の不揮発性メモリチップ３０ａ−１〜３０ａ−ｎと、
ｍ個のロジックチップ３２ａ−１〜３２ａ−ｍと、システムコントローラ３４ａを有する
。つまり、半導体素子３ａは、マルチチップが例えば１つのパッケージに封止された半導
体システムとなっている。
【００６６】
不揮発性メモリチップ３０ａは、不揮発性メモリチップ３０から処理部２２ａが除かれた
構成となっている。ロジックチップ３２ａは、ロジックチップ３２から処理部２２ａが除
かれた構成となっている。システムコントローラ３４ａは、半導体素子３ａを構成する各
部を制御する。
【００６７】
端末装置４４は、例えば温度センサ２２１ａ、サンプリングコントローラ２２２ａ、デー
タバッファ２２３、時定数処理部２２４及びパターン処理部２２０ｂを有し、半導体素子
３ａと通信を行うことが可能にされている。パターン処理部２２０ｂは、半導体素子３ａ
のＰＵＦパターンを生成する。なお、端末装置４４は、ネットワークを介して半導体素子
３ａとの通信を可能にされたサーバであってもよい。また、半導体素子３又は半導体素子
３ａとの通信を可能にされた端末装置４４やサーバなどの装置は、いずれも端末装置と記
すことがある。
【００６８】
図１３は、図１２に示した半導体素子３ａの動作例を概念的に示す概念図である。システ
ムコントローラ３４ａは、パスワードなどを含むアクセス信号を受入れると、サンプリン
グコントローラ２２２ａから受入れたサンプリング信号などに応じて、ＰＵＦパターンの
生成を行う。ここで、システムコントローラ３４ａは、ＰＵＦパターンの生成の対象とな
る不揮発性メモリチップ３０ａ及びロジックチップ３２ａに順次にアクセスを行い、各不
揮発性メモリチップ３０ａが備える単位回路１００のチャネル電流（メモリＡ〜Ｎのアク
セス信号）と、各ロジックチップ３２ａが備える単位回路１００のチャネル電流（ロジッ
クＡ〜Ｎのアクセス信号）とを読出し、端末装置４４に対して送信する。
【００６９】
データバッファ２２３は、各チャネル電流を一時保存する。時定数処理部２２４は、上述
した単位回路１００にチャネル電流が流れている際の時間間隔を示す値を二値化する処理
を実行する。
【００７０】
パターン処理部２２０ｂは、メモリＡ〜ＮのＰＵＦ指紋と、ロジックＡ〜ＮのＰＵＦ指紋
とを用いて、半導体素子３ａのシステムセキュリティ指紋を生成する。セキュリティサー
バ４２は、システムセキュリティ指紋を用いた認証を行う。セキュリティサーバ４２は、
半導体素子３ａのシステムセキュリティ指紋を正しく認証した場合、システムコントロー
ラ３４ａに対してＰＵＦ認証信号を送信する。この結果、半導体素子３ａの各不揮発性メ
モリチップ３０ａ及び各ロジックチップ３２ａに対するアクセスが許可される。
【００７１】
図１４は、実施形態にかかる情報処理システムの第１構成例を示す図である。実施形態に
かかる情報処理システムは、例えばホストシステム４６とクラウドシステム４８とがネッ
トワークを介して接続されることにより構成される。
ホストシステム４６は、不揮発性メモリチップ３０ａ−１〜３０ａ−ｎ、ロジックチップ
３２ａ−１〜３２ａ−ｍ、システムコントローラ３４ａ、ＣＰＵ４０、温度センサ２２１ａ、サンプリングコントローラ２２２ａ及びインターフェイス（ＩＦ）部４６０を有す
る。ＩＦ部４６０は、クラウドシステム４８と通信を行う。
【００７２】
クラウドシステム４８は、ＣＰＵ４０、クラウドコントローラ４８０、データバッファ２
２３、時定数処理部２２４、パターン処理部２２０ｂ、パターン判定部４８２、パターン
保存部４８４及びインターフェイス（ＩＦ）部４８６を有する。ＩＦ部４８６は、ホスト
システム４６と通信を行う。
【００７３】
クラウドコントローラ４８０は、クラウドシステム４８を構成する各部を制御する。パタ
ーン判定部４８２は、パターン処理部２２０ｂが出力するＰＵＦパターンと、予め定めら
れたパターン（事前登録されたパターン）とを比較し、同一であるか否かを判定する。パ
ターン保存部４８４は、上述した（事前登録された）パターンを保存する記憶装置である
。
【００７４】
図１５は、図１４に示したホストシステム４６及びクラウドシステム４８の動作例を概念
的に示す概念図である。システムコントローラ３４ａは、パスワードなどを含むアクセス
信号を受入れると、サンプリングコントローラ２２２ａから受入れたサンプリング信号な
どに応じて、ＰＵＦパターンの生成を行う。
【００７５】
ここで、システムコントローラ３４ａは、ＰＵＦパターンの生成の対象となる不揮発性メ
モリチップ３０ａ及びロジックチップ３２ａに順次にアクセスを行い、各不揮発性メモリ
チップ３０ａが備える単位回路１００のチャネル電流（メモリＡ〜Ｎのアクセス信号）と
、各ロジックチップ３２ａが備える単位回路１００のチャネル電流（ロジックＡ〜Ｎのア
クセス信号）とを読出し、ＩＦ部４６０を介してクラウドシステム４８へ送信する。
【００７６】
クラウドシステム４８は、ホストシステム４６が送信した各チャネル電流をデータバッフ
ァ２２３によって一時保存する。時定数処理部２２４は、上述した単位回路１００にチャ
ネル電流が流れている際の時間間隔を示す値を二値化する処理を実行する。パターン処理
部２２０ｂは、メモリＡ〜ＮのＰＵＦ指紋と、ロジックＡ〜ＮのＰＵＦ指紋とを用いて、
ホストシステム４６のホストシステムＰＵＦ指紋を生成する。
【００７７】
パターン判定部４８２は、パターン処理部２２０ｂが出力するホストシステムＰＵＦ指紋
と、予め定められたパターン（事前登録されたパターン）とを比較し、同一であるか否か
を判定する（ＰＵＦ指紋認証）。
【００７８】
クラウドシステム４８は、ホストシステム４６のホストシステムＰＵＦ指紋を正しく認証
した場合、システムコントローラ３４ａに対してＰＵＦ認証信号を送信する。この結果、
ホストシステム４６の各不揮発性メモリチップ３０ａ及び各ロジックチップ３２ａに対す
るアクセスが許可される。
【００７９】
図１６は、実施形態にかかる情報処理システムの第２構成例を示す図である。実施形態に
かかる情報処理システムは、例えばメモリチップシステム５と、ホストシステム４６ａと
、クラウドシステム４８とがネットワークを介して接続されることにより構成される。
ホストシステム４６ａは、システムコントローラ３４ｂ、ＣＰＵ４０、温度センサ２２１
ａ、サンプリングコントローラ２２２ａ、ホストＰＵＦ領域４７０、インターフェイス（
ＩＦ）部４６０及びインターフェイス（ＩＦ）部４６２を有する。ＩＦ部４６２は、メモ
リチップシステム５と通信を行う。システムコントローラ３４ｂは、ホストシステム４６ａを構成する各部を制御する。ホストＰＵＦ領域４７０は、複数の単位回路１００を含
む領域である。
【００８０】
メモリチップシステム５は、例えばＳＤカード（登録商標）などであり、メモリデータ領
域５０、ＰＵＦ領域５２、メモリコントローラ５４、データバッファ２２３、制御部５６
、インターフェイス（ＩＦ）部５７、インターフェイス（ＩＦ）部５８、温度センサ２２
１及びサンプリングコントローラ２２２を有する。
【００８１】
メモリデータ領域５０は、複数のメモリセルがアレイ状に配置されている。メモリデータ
領域５０が有する各メモリセルは、それぞれ単位回路１００に相当する。ＰＵＦ領域５２
は、複数の単位回路１００を含む領域である。メモリコントローラ５４は、メモリデータ
領域５０及びＰＵＦ領域５２を制御する。制御部５６は、サンプリングコントローラ２２
２及びメモリコントローラ５４を制御する。
【００８２】
図１７は、図１６に示したメモリチップシステム５、ホストシステム４６ａ及びクラウド
システム４８の第１動作例を概念的に示す概念図である。メモリチップシステム５とホス
トシステム４６ａとを接続する時に、ホストシステム４６ａからメモリチップシステム５
にアクセスする権限、又はメモリチップシステム５からホストシステム４６ａにアクセス
する権限を、クラウドシステム４８が認証する必要がある。
【００８３】
まず、メモリチップシステム５の制御部５６は、クラウドシステム４８のクラウドコント
ローラ４８０に接続を行い、ＰＵＦ領域５２の各単位回路１００のチャネル電流（メモリ
チップＰＵＦ用データ）をクラウドコントローラ４８０へ送信する。クラウドシステム４
８は、データバッファ２２３及び時定数処理部２２４によってメモリチップＰＵＦ用デー
タを生成させる。
【００８４】
同様に、ホストシステム４６ａのシステムコントローラ３４ｂは、クラウドシステム４８
のクラウドコントローラ４８０に接続を行い、ホストＰＵＦ領域４７０の単位回路１００
のチャネル電流（ホストシステムＰＵＦ用データ）をクラウドコントローラ４８０へ送信
する。クラウドシステム４８は、データバッファ２２３及び時定数処理部２２４によって
ホストシステムＰＵＦ用データを生成させる。
【００８５】
パターン処理部２２０ｂは、メモリチップＰＵＦ指紋とホストシステムＰＵＦ指紋を生成
する。パターン判定部４８２は、メモリチップＰＵＦ指紋とホストシステムＰＵＦ指紋と
のマッチングを行う。そして、パターン判定部４８２は、ＩＦ部４８６を介してＰＵＦ認
証信号を制御部５６に送信する。制御部５６は、ＰＵＦ認証信号を用いて、クラウドシス
テム４８がアクセスすることを許可するか否かを判定する。また、パターン判定部４８２
は、ＩＦ部４８６を介してＰＵＦ認証信号をシステムコントローラ３４ｂに送信する。シ
ステムコントローラ３４ｂは、メモリチップシステム５がアクセスすることを許可するか
否かを判定する。制御部５６及びシステムコントローラ３４ｂのいずれもが許可する判定
を行った場合、接続信号が相互に送信される。
【００８６】
図１８は、メモリチップシステム５、ホストシステム４６ａ及びクラウドシステム４８の
第２動作例を概念的に示す概念図である。メモリチップシステム５とホストシステム４６
ａとを接続する時に、制御部５６は、ＰＵＦ領域５２の単位回路１００のチャネル電流（
メモリチップＰＵＦ用データ）をデータバッファ２２３に一時保存する。そして、パター
ン処理部２２０ｂがＰＵＦ領域５２のＰＵＦ指紋を生成する。
【００８７】
同様に、クラウドシステム４８とホストシステム４６ａとを接続する時に、システムコン
トローラ３４ｂは、ホストＰＵＦ領域４７０の単位回路１００のチャネル電流（ホストシ
ステムＰＵＦ用データ）をデータバッファ２２３に一時保存する。そして、パターン処理
部２２０ｂがホストＰＵＦ領域４７０のＰＵＦ指紋を生成する。
【００８８】
また、メモリチップシステム５及びホストシステム４６ａは、それぞれデータバッファ２
２３、時定数処理部２２４及びパターン処理部２２０ｂを備えていてもよい。この場合、
メモリチップシステム５は、メモリチップのＰＵＦ指紋をクラウドシステム４８へ送信し
、ホストシステム４６ａは、ホストシステムのＰＵＦ指紋をクラウドシステム４８へ送信
する。クラウドシステム４８は、メモリチップＰＵＦ指紋とホストシステムＰＵＦ指紋と
のマッチングを行う。
【００８９】
そして、パターン判定部４８２は、ＩＦ部４８６を介してＰＵＦ認証信号を制御部５６に
送信する。制御部５６は、ＰＵＦ認証信号を用いて、クラウドシステム４８がアクセスす
ることを許可するか否かを判定する。また、パターン判定部４８２は、ＩＦ部４８６を介
してＰＵＦ認証信号をシステムコントローラ３４ｂに送信する。システムコントローラ３
４ｂは、メモリチップシステム５がアクセスすることを許可するか否かを判定する。制御
部５６及びシステムコントローラ３４ｂのいずれもが許可する判定を行った場合、接続信
号が相互に送信される。
【００９０】
このように、実施形態の情報処理システムは、時定数処理部とパターン生成部とを備えて
いるので、半導体素子のＰＵＦを用いてセキュリティを高めることを可能にする。
【００９１】
本実施形態の情報処理システムで実行される情報処理プログラムは、インストール可能な
形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、Ｃ
Ｄ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等のコンピュータで読
み取り可能な記録媒体に記録されて提供される。
【００９２】
また、本実施形態の情報処理装置で実行される情報処理プログラムを、インターネット等
のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロード
させることにより提供するように構成してもよい。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したもの
であり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な
形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き
換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれ
ると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９４】
２、３、３ａ 半導体素子
５  メモリチップシステム
６  単層欠陥マップ
７  多層欠陥マップ
１０  基板チャネル
１２  コントロールゲート
１４  ゲート絶縁膜
２０  素子領域
２２、２２ａ  処理部
３０、３０ａ  不揮発性メモリチップ
３２、３２ａ  ロジックチップ
３４、３４ａ、３４ｂ  システムコントローラ
４０  ＣＰＵ
４２  セキュリティサーバ
４４  端末装置
４６、４６ａ  ホストシステム
４８  クラウドシステム
５０  メモリデータ領域
５２  ＰＵＦ領域
１００  単位回路
２２０、２２０ａ、２２０ｂ  パターン処理部
２２１、２２１ａ  温度センサ
２２２、２２２ａ  サンプリングコントローラ
２２３  データバッファ
２２４  時定数処理部
３００  データ記憶部
３０２  メモリコントローラ
３０６、３２４  ＰＵＦ
３２０  ロジック部
４２０  判定部
４６０、４６２、４８６  ＩＦ部
４７０  ホストＰＵＦ領域
４８０  クラウドコントローラ
４８２  パターン判定部
４８４  パターン保存部
【図１】
2017130759.tif 000003
【図２】
2017130759.tif 000004
【図３】
2017130759.tif 000005
【図４】
2017130759.tif 000006
【図５】
2017130759.tif 000007
【図６】
2017130759.tif 000008
【図７】
2017130759.tif 000009
【図８】
2017130759.tif 000010
【図９】
2017130759.tif 000011
【図１０】
2017130759.tif 000012
【図１１】
2017130759.tif 000013
【図１２】
2017130759.tif 000014
【図１３】
2017130759.tif 000015
【図１４】
2017130759.tif 000016
【図１５】
2017130759.tif 000017
【図１６】
2017130759.tif 000018
【図１７】
2017130759.tif 000019
【図１８】
2017130759.tif 000020