(57)【要約】【課題】ゲート電極とソース／ドレイン電極との寄生容量を低減し、かつ、リーク電流を低減させることができるようにする。【解決手段】半導体装置は、両側の素子分離領域の間に形成された第１の不純物領域と、素子分離領域と第１の不純物領域が形成されている半導体基板の上面に、両側の素子分離領域に両端が重なり、かつ、第１の不純物領域と平面方向に所定の距離だけ離れるように形成されたゲート電極と、平面視でゲート電極と第１の不純物領域との間の半導体基板に、第１の不純物領域と同じ導電型で形成された第２の不純物領域とを備える。ゲート電極と第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の素子分離領域に接する部分の離間距離は、第１の距離より長い第２の距離となっている。本技術は、例えば、固体撮像素子の画素トランジスタ等に適用できる。【選択図】図１
2017130577.tif 000002
【特許請求の範囲】
【請求項１】
両側の素子分離領域の間に形成された第１の不純物領域と、
前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成されたゲート電極と、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で形成された第２の不純物領域と
を備え、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている
半導体装置。
【請求項２】
前記第２の不純物領域の濃度は、前記第１の不純物領域の濃度よりも低い
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
請求項１に記載の半導体装置。
【請求項５】
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記離間距離の最小値と同じか、それより短い
請求項３に記載の半導体装置。
【請求項６】
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記ゲート電極の側面に形成されたサイドウォールの幅と同じか、それより短い
請求項３に記載の半導体装置。
【請求項７】
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
請求項１に記載の半導体装置。
【請求項８】
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
請求項１に記載の半導体装置。
【請求項９】
両側それぞれの前記素子分離領域に接する部分の前記離間距離が前記第２の距離となっている
請求項１に記載の半導体装置。
【請求項１０】
両側の素子分離領域の間に第１の不純物領域を形成し、
前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるようにゲート電極を形成し、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域を形成し、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は前記第１の距離より長い前記第２の距離となるように形成する
半導体装置の製造方法。
【請求項１１】
受光した光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部で生成された前記電荷を読み出しのために保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送する転送トランジスタと、
前記電荷保持部をリセットするリセットトランジスタと
を備え、
前記電荷保持部は、両側の素子分離領域の間に形成された第１の不純物領域で形成され、
前記転送トランジスタ若しくは前記リセットトランジスタの一方または両方のゲート電極は、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成されており、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている
固体撮像素子。
【請求項１２】
前記第２の不純物領域の濃度は、前記第１の不純物領域の濃度よりも低い
請求項１１に記載の固体撮像素子。
【請求項１３】
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
請求項１１に記載の固体撮像素子。
【請求項１４】
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
請求項１１に記載の固体撮像素子。
【請求項１５】
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記離間距離の最小値と同じか、それより短い
請求項１３に記載の固体撮像素子。
【請求項１６】
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記ゲート電極の側面に形成されたサイドウォールの幅と同じか、それより短い
請求項１３に記載の固体撮像素子。
【請求項１７】
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
請求項１１に記載の固体撮像素子。
【請求項１８】
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
請求項１１に記載の固体撮像素子。
【請求項１９】
両側それぞれの前記素子分離領域に接する部分の前記離間距離が前記第２の距離となっている
請求項１１に記載の固体撮像素子。
【請求項２０】
受光した光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部で生成された前記電荷を読み出しのために保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送する転送トランジスタと、
前記電荷保持部をリセットするリセットトランジスタと
を備え、
前記電荷保持部は、両側の素子分離領域の間に形成された第１の不純物領域で形成され、
前記転送トランジスタ若しくは前記リセットトランジスタの一方または両方のゲート電極は、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成されており、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている
固体撮像素子
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置およびその製造方法、固体撮像素子、並びに電子機器に関し、特に、ゲート電極とソース／ドレイン電極との寄生容量を低減し、かつ、リーク電流を低減させることができるようにする半導体装置およびその製造方法、固体撮像素子、並びに電子機器に関する。
【背景技術】
【０００２】
マイクロプロセッサ、メモリなどの集積回路デバイスの動作速度を速くするためには、トランジスタのゲート電極とソース／ドレイン電極との寄生容量を低減することが必要となる。また、消費電力を低減するためにはリーク電流の低減が必要である。ゲート電極とソース／ドレイン電極に異なるバイアスが負荷される場合、ゲート電極端に電界が集中し、リーク電流が発生する。リーク電流低減のためには、ゲート電極端の電界緩和が必要である。
【０００３】
画素トランジスタのソース／ドレイン電極の一方をFD拡散層として、光電変換素子で生成された電荷をFD拡散層に蓄積するFD蓄積型の固体撮像素子では、FD拡散層に低リークが要求される。しかし、転送トランジスタやリセットトランジスタのゲート電極とFD拡散層との電位差からゲート電極端に電界集中が発生し、リーク電流が発生してしまう。また、高光電変換効率を狙う場合には、ゲート電極とFD拡散層の寄生容量低減が求められる。
【０００４】
そこで特許文献１では、ゲート電極間のレイアウトを調整することによってホットキャリア発生の抑制及び寄生容量低減を図る技術が開示されている。即ち、２つのトランジスタを隣接して配置させ、その二つのゲート電極の間隔が狭く設定される。この構造によって、ゲート電極間のサイドウォールの幅が、孤立パターンのゲート電極の側壁に形成されるサイドウォールの幅よりも狭くなるので、ソース電極側のサイドウォールの幅を狭く、ドレイン電極側のサイドウォールの幅を広くすることができる。ゲート電極間の拡散層領域をソース電極とすることで、ゲート電極とソース電極の間の直列抵抗のみを低くして、ゲート電極とドレイン電極のオーバーラップを低減し、ドレイン電極側のホットキャリア発生の抑制及び寄生容量低減が可能となる。
【０００５】
また、特許文献２では、転送トランジスタのゲート電極の高さを、フォトダイオード側よりもFD拡散層側を高くした構造が提案されている。この構造をとることで、ゲート電極の側面に形成されるサイドウォールの幅が、FD拡散層に接する側のみ大きくなる。このサイドウォールに対しセルフアラインで、例えば電子蓄積型の固体撮像素子の場合はN型のイオンがFD拡散層に注入される。その結果、フォトダイオードからの転送特性を維持したまま、FD拡散層との寄生容量低減と転送トランジスタのゲート電極端における電界緩和によるリーク電流低減を可能としている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２５３３７１号公報
【特許文献２】特開２０１０−１６５８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示の技術では、常に２つのトランジスタを隣接して配置しなければならず、また、ゲート電極間の距離も制約されるため、レイアウトが制約される。特許文献２に開示の技術では、ゲート電極の高さが場所によって異なるため、工程が増加する。また、ゲート電極の高さが高くなることによって、低背化に不利となる。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、ゲート電極とソース／ドレイン電極との寄生容量を低減し、かつ、リーク電流を低減させることができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の第１の側面の半導体装置は、両側の素子分離領域の間に形成された第１の不純物領域と、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成されたゲート電極と、平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で形成された第２の不純物領域とを備え、前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている。
【００１０】
本技術の第２の側面の半導体装置の製造方法は、両側の素子分離領域の間に第１の不純物領域を形成し、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるようにゲート電極を形成し、平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域を形成し、前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は前記第１の距離より長い前記第２の距離となるように形成する。
【００１１】
本技術の第１及び第２の側面においては、両側の素子分離領域の間に第１の不純物領域が形成され、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるようにゲート電極が形成され、平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成され、前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている。
【００１２】
本技術の第３の側面の固体撮像素子は、受光した光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部で生成された前記電荷を読み出しのために保持する電荷保持部と、前記光電変換部から前記電荷保持部へ前記電荷を転送する転送トランジスタと、前記電荷保持部をリセットするリセットトランジスタとを備え、前記電荷保持部は、両側の素子分離領域の間に形成された第１の不純物領域で形成され、前記転送トランジスタ若しくは前記リセットトランジスタの一方または両方のゲート電極は、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成されており、前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている。
【００１３】
本技術の第４の側面の電子機器は、受光した光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部で生成された前記電荷を読み出しのために保持する電荷保持部と、前記光電変換部から前記電荷保持部へ前記電荷を転送する転送トランジスタと、前記電荷保持部をリセットするリセットトランジスタとを備え、前記電荷保持部は、両側の素子分離領域の間に形成された第１の不純物領域で形成され、前記転送トランジスタ若しくは前記リセットトランジスタの一方または両方のゲート電極は、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成されており、前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている固体撮像素子を備える。
【００１４】
本技術の第３及び第４の側面においては、電荷保持部として、両側の素子分離領域の間に第１の不純物領域が形成され、転送トランジスタ若しくはリセットトランジスタの一方または両方のゲート電極が、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成され、前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている。
【００１５】
半導体装置、固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１６】
本技術の第１乃至第３の側面によれば、ゲート電極とソース／ドレイン電極との寄生容量を低減し、かつ、リーク電流を低減させることができるようにする。
【００１７】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１８】
【図１】本技術を適用したトランジスタの第１の実施の形態の平面図と断面図である。
【図２】図１の平面図からサイドウォールを省略した平面図である。
【図３】一般的なトランジスタの構造を示す平面図である。
【図４】第１の実施の形態に係るトランジスタの第１の製造方法を説明する図である。
【図５】第１の実施の形態に係るトランジスタの第１の製造方法を説明する図である。
【図６】第１の実施の形態に係るトランジスタの第２の製造方法を説明する図である。
【図７】第１の実施の形態の変形例を示す図である。
【図８】本技術を適用したトランジスタの第２の実施の形態の平面図と断面図である。
【図９】図８の平面図からサイドウォールを省略した平面図である。
【図１０】第２の実施の形態に係るトランジスタの製造方法を説明する図である。
【図１１】第２の実施の形態に係るトランジスタの製造方法を説明する図である。
【図１２】第２の実施の形態の変形例を示す図である。
【図１３】固体撮像素子の画素の回路構成例を示す図である。
【図１４】画素トランジスタに第２の実施の形態のトランジスタ構造を採用した例を示す図である。
【図１５】図１３及び図１４に示した画素構造を有する固体撮像素子の概略構成を示す図である。
【図１６】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【図１７】図１６の固体撮像素子の使用例を説明する図である。
【発明を実施するための形態】
【００１９】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（低濃度N型の不純物領域が凸形状を有するトランジスタの構成例）
２．第２の実施の形態（ゲート電極が凸形状を有するトランジスタの構成例）
３．固体撮像素子への適用例
４．電子機器への適用例
【００２０】
＜１．第１の実施の形態＞
＜トランジスタの平面図と断面図＞
図１は、本技術を適用したトランジスタの第１の実施の形態の平面図と断面図を示している。なお、断面図は、平面図に示されたX-X’線における断面図を示している。
【００２１】
図１に示される第１の実施の形態のトランジスタ１は、P型（第１導電型）の半導体基板２１に、一方がソース電極、他方がドレイン電極となるN型（第２導電型）の不純物領域２２A及び２２Bを有し、半導体基板２１の上面に、ゲート電極２３を有する。以下、N型の不純物領域２２A及び２２Bを、ソース／ドレイン電極２２A及び２２Bと記述することとし、両者を特に区別する必要がない場合には、単にソース／ドレイン電極２２とも記述する。
【００２２】
半導体基板２１の上面に形成されたゲート電極２３の側面（側壁）には、サイドウォール２４が形成されている。
【００２３】
半導体基板２１のゲート電極２３下の領域には、N型の不純物領域２５が形成されており、その不純物領域２５とソース／ドレイン電極２２との間にも、N型の不純物領域２６が形成されている。
【００２４】
ゲート電極２３下のN型の不純物領域２５は、トランジスタ１の閾値調整のために形成された不純物領域である。一方、N型の不純物領域２５とソース／ドレイン電極２２との間に位置するN型の不純物領域２６は、ホットキャリアを抑えるために形成された不純物領域である。不純物領域２５と２６の不純物濃度は、ソース／ドレイン電極２２の不純物濃度よりも低濃度に形成されるため、図１では、ソース／ドレイン電極２２が「N＋」、不純物領域２５と２６が「N-」と記載されている。
【００２５】
本明細書においては、図１において、半導体基板２１に形成されたソース／ドレイン電極２２と不純物領域２５及び２６が配列する方向を縦方向、ソース／ドレイン電極２２と不純物領域２５及び２６の配列方向と直交する方向（平面図において左右の方向）を横方向と称して説明する。
【００２６】
図１の平面図に示されるように、半導体基板２１に形成されたソース／ドレイン電極２２と不純物領域２５及び２６の横方向の両側（右側と左側）には、素子分離領域２７が形成されている。素子分離領域２７は、例えば、LOCOS（local oxidation of silicon）やSTI(shallow trench isolation)、高濃度のP型の拡散層などで構成される。
【００２７】
サイドウォール２４は、平面図から明らかなように、半導体基板２１上に形成されたゲート電極２３の矩形状の４つの側面のうち、ソース／ドレイン電極２２が形成されている方向の２つの側面にのみ形成されている。なお、サイドウォール２４は、後述する第２の実施の形態のようにゲート電極２３の外周全体に形成されてもよい。
【００２８】
平面視において、ソース／ドレイン電極２２Aとサイドウォール２４との間で、両側の素子分離領域２７に接する部分には、低濃度N型の不純物領域２６が形成されている。
【００２９】
図２は、低濃度N型の不純物領域２６の形成領域を見やすくするため、図１の平面図からサイドウォール２４を省略した平面図である。
【００３０】
図２に示されるように、平面視で、ゲート電極２３と高濃度N型のソース／ドレイン電極２２Aとの間には、低濃度N型の不純物領域２６が形成されているが、低濃度N型の不純物領域２６の平面形状が、両側の素子分離領域２７の近傍において、ソース／ドレイン電極２２Aの方向（縦方向）に突き出た凸形状となっている。
【００３１】
換言すれば、低濃度N型の不純物領域２６は、平面視で、両側の素子分離領域２７に接する部分において、ソース／ドレイン電極２２Aの方向に突き出た凸部３１を有する。素子分離領域２７に接しない中央部分のゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離（低濃度N型の不純物領域２６の縦方向の距離）を距離ｄ１とすると、素子分離領域２７に接する部分のゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離（凸部３１を含む低濃度N型の不純物領域２６の縦方向の距離）は、距離ｄ１より長い距離ｄ２（ｄ１＜ｄ２）となっている。
【００３２】
以上より、第１の実施の形態におけるトランジスタ１は、N型トランジスタであって、両側の素子分離領域２７の間に形成されたソース／ドレイン電極２２A及び２２Bと、素子分離領域２７とソース／ドレイン電極２２A及び２２Bが形成されている半導体基板２１の上面に、両側の素子分離領域２７に両端が重なり、かつ、ソース／ドレイン電極２２A及び２２Bと平面方向（縦方向）に所定の距離だけ離れるように形成されたゲート電極２３と、平面視でゲート電極２３とソース／ドレイン電極２２A及び２２Bとの間の半導体基板２１に、ソース／ドレイン電極２２A及び２２Bと同じ導電型（N型）で形成された不純物領域２６とを備える。ここで、ゲート電極２３とソース／ドレイン電極２２A及び２２Bとの平面方向の離間距離には、第１の離間距離ｄ１と第２の離間距離ｄ２の少なくとも２種類があり、両側の素子分離領域２７に接する部分の離間距離は、中央部分の第１の離間距離ｄ１より長い第２の距離ｄ２となっている。
【００３３】
図３は、トランジスタ１の特徴を分かり易く説明するため、一般的なトランジスタの構造を示す平面図である。なお、図３においては、低濃度N型の不純物領域３２６の形成領域を分かり易くするため、サイドウォール３２４が形成されている領域の最外周のみを破線で示している。
【００３４】
トランジスタは、一般的には、図３に示されるように、ゲート電極３２３とソース／ドレイン電極３２２A及び３２２Bとの縦方向の離間距離、換言すれば、低濃度N型の不純物領域３２６の縦方向の距離は、所定の距離（例えば、離間距離ｄ１）で均一に形成されている。
【００３５】
これに対して、第１の実施の形態に係るトランジスタ１では、図２に示したように、両側の素子分離領域２７に接する部分の離間距離が第２の距離ｄ２となり、素子分離領域２７に接しない中央部分の離間距離が第２の距離ｄ２よりも短い第１の離間距離ｄ１となるように形成されている。
【００３６】
トランジスタの動作速度を速くするためには、トランジスタのゲート電極とソース／ドレイン電極との寄生容量を低減することが必要となる。また、消費電力を低減するためにはリーク電流の低減が必要である。
【００３７】
ゲート電極２３とソース／ドレイン電極２２Aとの間の低濃度N型の不純物領域２６のうち、トランジスタ１の素子分離領域２７に接する領域には、素子分離領域２７の加工に起因する結晶欠陥が多く存在する。このため、この素子分離領域２７に接する領域の電界緩和は、リーク電流の低減に効果が大きい。そこで、トランジスタ１では、ゲート電極２３とソース／ドレイン電極２２Aとの間の低濃度N型の不純物領域２６のうち、素子分離領域２７に接する部分の縦方向の離間距離ｄ２が、素子分離領域２７に接しない中央部分の縦方向の離間距離ｄ１よりも長くなるように構成されている。これにより、ゲート電極２３とソース／ドレイン電極２２Aとの寄生容量を低減し、リーク電流を低減させることができる。
【００３８】
なお、トランジスタ１のスイッチ特性は、ゲート電極２３とソース／ドレイン電極２２Aとの間の縦方向の距離のうち最も短い距離で決まる。そのため、トランジスタ１のスイッチ特性は、２種類の離間距離ｄ１及びｄ２のうち、離間距離ｄ１で決定され、均一な離間距離ｄ１を有する図３のトランジスタと同じ特性をもつこととなるので、凸部３１を有することでスイッチ特性を大きく劣化させることはない。
【００３９】
＜第１の実施の形態の第１の製造方法＞
次に、図４及び図５を参照して、第１の実施の形態に係るトランジスタ１の第１の製造方法を説明する。
【００４０】
なお、図４及び図５においては、図１と同様に平面図と断面図を並べて示してあり、図４のA及びBの断面図は、平面図のY-Y’ 線における断面図であり、図４のCの断面図は、平面図のZ-Z’線における断面図である。図５のA及びBの断面図は、平面図のX-X’線における断面図である。
【００４１】
まず、図４のAに示されるように、P型の半導体基板２１に対して、アクティブ領域を規定する素子分離領域２７が形成される。上述したように、素子分離領域２７は、例えば、LOCOSやSTI、高濃度のP型の拡散層などで構成される。
【００４２】
次に、図４のBに示されるように、両側の素子分離領域２７で挟まれた半導体基板２１のアクティブ領域に対してＮ型の不純物をイオン注入することにより、低濃度N型の不純物領域２５が形成される。イオン注入されるN型の不純物としては、例えば、ヒ素、リン、アンチモンなどを採用することができ、ドーズ量は、例えば、1e12cm-2乃至1e14cm-2などに設定される。
【００４３】
次に、図４のCに示されるように、半導体基板２１の上面に、例えばポリシリコン等を用いてゲート電極２３が形成される。ゲート電極２３は、平面視において、横方向を矩形形状の長手方向として、長手方向の両端が両側の素子分離領域２７に重なるように形成される。
【００４４】
そして、形成されたゲート電極２３に対してセルフアラインで、Ｎ型の不純物が、例えば、1e12cm-2乃至1e14cm-2程度のドーズ量でイオン注入され、低濃度N型の不純物領域２６が形成される。ゲート電極２３下は、トランジスタ１の閾値調整のための低濃度N型の不純物領域２５となる。
【００４５】
次に、図５のAに示されるように、サイドウォール２４が、低濃度N型の不純物領域２６が形成されている側のゲート電極２３の側壁に形成された後、レジスト４１が、フォトリソグラフィによりパターニングされる。その後、レジスト４１をマスクとして、Ｎ型の不純物が、例えば、1e14cm-2乃至1e16cm-2程度のドーズ量でイオン注入され、高濃度N型のソース／ドレイン電極２２A及び２２Bが形成される。
【００４６】
レジスト４１は、ソース／ドレイン電極２２A側については、図５のAの平面図及び断面図で示されるように、両側の素子分離領域２７の境界近傍では、サイドウォール２４の幅よりも大きく、その先の低濃度N型の不純物領域２６の一部を覆うようにパターニングされ、素子分離領域２７の境界近傍ではない中央部分では、サイドウォール２４の一部が露出するように、サイドウォール２４の幅よりも小さくパターニングされている。換言すれば、低濃度N型の不純物領域２６の凸部３１となる領域がマスクされるように、レジスト４１が形成される。
【００４７】
一方、ソース／ドレイン電極２２B側については、レジスト４１は、ソース／ドレイン電極２２B側のサイドウォール２４と、その近傍のゲート電極２３が露出するように、パターニングされている。
【００４８】
図４のCで形成された低濃度N型の不純物領域２６のうち、Ｎ型の不純物がさらにイオン注入された領域がソース／ドレイン電極２２A及び２２Bとなり、レジスト４１及びサイドウォール２４によりマスクされた領域が、LDD(lightly doped drain)形成のための低濃度N型の不純物領域２６となる。
【００４９】
最後に、図５のBに示されるように、レジスト４１が剥離された後、不純物を活性化するためのアニール処理が行われることにより、図１のトランジスタ１が完成する。
【００５０】
＜第１の実施の形態の第２の製造方法＞
次に、図６を参照して、第１の実施の形態に係るトランジスタ１の第２の製造方法について説明する。
【００５１】
上述した第１の製造方法において図４のA乃至Cを参照して説明した工程は、第２の製造方法においても同様に行われるので、その説明は省略する。
【００５２】
図４のCに示したように、ゲート電極２３と低濃度N型の不純物領域２６が形成された後、図６のAに示されるように、低濃度N型の不純物領域２６が形成されている側のゲート電極２３の側壁にサイドウォール２４が形成される。その後、サイドウォール２４に対してセルフアラインで、Ｎ型の不純物が、例えば、1e14cm-2乃至1e16cm-2程度のドーズ量でイオン注入される。これにより、高濃度N型のソース／ドレイン電極２２A及び２２Bが形成される。
【００５３】
次に、形成された高濃度N型のソース／ドレイン電極２２Aの一部を、P型の不純物で打ち返すためのマスクとなるレジスト４２がパターニングされる。
【００５４】
レジスト４２は、図６のBに示されるように、高濃度N型のソース／ドレイン電極２２Aについては、サイドウォール２４と素子分離領域２７が接する領域近傍のみが開口するようにパターニングされる。換言すれば、低濃度N型の不純物領域２６の凸部３１となる領域が開口されるように、レジスト４２が形成される。
【００５５】
P型の不純物のドーズ量は、例えば、1e14cm-2乃至1e16cm-2程度とされ、高濃度N型のソース／ドレイン電極２２Aの開口された領域に対して、P型の不純物で打ち返すことで、凸部３１となる低濃度N型の不純物領域２６が形成される。
【００５６】
最後に、図６のCに示されるように、レジスト４２が剥離された後、不純物を活性化するためのアニール処理が行われることにより、図１のトランジスタ１が完成する。
【００５７】
＜第１の実施の形態の変形例＞
次に、図７のA乃至Cを参照して、第１の実施の形態の変形例について説明する。図７のA乃至Cは、サイドウォール２４を省略した図２の平面図に対応する第１の実施の形態の変形例の平面図である。
【００５８】
上述した第１の実施の形態では、低濃度N型の不純物領域２６が２箇所の凸部３１を有していた。すなわち、両側の素子分離領域２７のそれぞれに接する部分に凸部３１が形成されていた。しかしながら、図７のAに示されるように、凸部３１は、両側の素子分離領域２７のうち、少なくとも一方に形成されればよい。図７のAの例では、右側の素子分離領域２７に接する部分のみに凸部３１が形成されている。
【００５９】
また、図７のBに示されるように、両側の素子分離領域２７のそれぞれに接する２箇所だけでなく、素子分離領域２７に接しない中央部分にも１つ以上の凸部３１が形成されてもよい。図７のBの例では、素子分離領域２７に接する両端の２個の凸部３１の他、中央部分にさらに２個の凸部３１が形成されている。
【００６０】
さらに、上述した第１の実施の形態では、ソース／ドレイン電極２２A及び２２Bのうちの一方であるソース／ドレイン電極２２A側の低濃度N型の不純物領域２６だけが、１つ以上の凸部３１を有していた。しかしながら、例えば、図７のCに示されるように、ソース／ドレイン電極２２B側の低濃度N型の不純物領域２６についても１つ以上の凸部３１を有してもよい。図７のCの例は、図７のBに示した４個の凸部３１を有する低濃度N型の不純物領域２６の形状を、ソース／ドレイン電極２２B側の低濃度N型の不純物領域２６にも持たせたものであるが、図７のAまたは図２のソース／ドレイン電極２２A側の低濃度N型の不純物領域２６の形状を、ソース／ドレイン電極２２B側の低濃度N型の不純物領域２６にも持たせた構造も可能である。
【００６１】
＜２．第２の実施の形態＞
＜トランジスタの平面図と断面図＞
図８は、本技術を適用したトランジスタの第２の実施の形態の平面図と断面図を示している。なお、断面図は、平面図に示されたX-X’線における断面図を示している。
【００６２】
第２の実施の形態では、上述した第１の実施の形態と共通する部分については同一の符号を付してあり、その説明は適宜省略して、第１の実施の形態と異なる部分に着目して説明する。
【００６３】
第２の実施の形態では、図８の平面図に示されるように、平面視におけるゲート電極２３の形状が第１の実施の形態のような四角形状ではなく、ソース／ドレイン電極２２Aの方向に突き出た凸部５１を有する形状となっている。サイドウォール２４は、凸部５１を有するゲート電極２３の形状に沿ってゲート電極２３の外周全体に形成されている。
【００６４】
図９は、低濃度N型の不純物領域２６の形成領域を見やすくするため、図８の平面図からサイドウォール２４を省略した平面図である。
【００６５】
図９に示されるように、ゲート電極２３がソース／ドレイン電極２２Aの方向に突き出た凸部５１を有することにより、ゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離（低濃度N型の不純物領域２６の縦方向の距離）は、凸部５１がある部分では距離ｄ１、凸部５１がない部分では距離ｄ１より長い距離ｄ２（ｄ１＜ｄ２）となっている。
【００６６】
また、凸部５１と素子分離領域２７との横方向の離間距離ｄ３は、ゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離の最小値と同じか、またはそれより短い距離となる。図９の例では、凸部５１と素子分離領域２７との横方向の離間距離ｄ３が、ゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離の最小値である距離ｄ１より短い距離（ｄ３＜ｄ１）となるようにゲート電極２３の凸部５１が形成されている。
【００６７】
さらに、ゲート電極２３の周囲に形成されているサイドウォール２４の縦方向及び横方向の幅（サイドウォール幅）との関係では、凸部５１と素子分離領域２７との横方向の離間距離ｄ３は、サイドウォール幅と同じか、それよりも短くなるようにゲート電極２３の凸部５１が形成されている。図９の例では、凸部５１と素子分離領域２７との横方向の離間距離ｄ３はサイドウォール幅より短くなっている。
【００６８】
以上より、第２の実施の形態におけるトランジスタ１は、N型トランジスタであって、両側の素子分離領域２７の間に形成されたソース／ドレイン電極２２A及び２２Bと、素子分離領域２７とソース／ドレイン電極２２A及び２２Bが形成されている半導体基板２１の上面に、両側の素子分離領域２７に両端が重なり、かつ、ソース／ドレイン電極２２A及び２２Bと平面方向に所定の距離だけ離れるように形成されたゲート電極２３と、平面視でゲート電極２３とソース／ドレイン電極２２A及び２２Bとの間の半導体基板２１に、ソース／ドレイン電極２２A及び２２Bと同じ導電型（N型）で形成された不純物領域２６とを備える。ここで、ゲート電極２３とソース／ドレイン電極２２A及び２２Bとの平面方向の離間距離には、第１の離間距離ｄ１と第２の離間距離ｄ２の少なくとも２種類があり、両側の素子分離領域２７に接する部分の離間距離は、第１の離間距離ｄ１より長い第２の距離ｄ２となっている。
【００６９】
第２の実施の形態におけるトランジスタ１においても、ゲート電極２３とソース／ドレイン電極２２Aとの間の不純物領域２６のうち、素子分離領域２７に接する部分の縦方向の離間距離ｄ２が、素子分離領域２７に接しない中央部分の縦方向の離間距離ｄ１よりも長くなるように構成されている。これにより、ゲート電極２３とソース／ドレイン電極１１Aとの寄生容量を低減し、リーク電流を低減させることができる。
【００７０】
また、第２の実施の形態においても、トランジスタ１のスイッチ特性は、ゲート電極２３とソース／ドレイン電極２２Aとの間の距離のうち最も短い距離で決まる。そのため、トランジスタ１のスイッチ特性は、２種類の離間距離ｄ１及びｄ２のうち、離間距離ｄ１で決定され、均一な離間距離ｄ１を有する図３のトランジスタと同じ特性をもつこととなるので、凸部５１を有することでスイッチ特性を大きく劣化させることはない。
【００７１】
＜第２の実施の形態の製造方法＞
次に、図１０及び図１１を参照して、第２の実施の形態に係るトランジスタ１の製造方法について説明する。
【００７２】
図１０及び図１１においては、図８と同様に平面図と断面図を並べて示してあり、図１０のA及びBの断面図は、平面図のY-Y’線における断面図であり、図１０のCと図１１のA及びBの断面図は、平面図のX-X’線における断面図である。
【００７３】
まず、図１０のAに示されるように、P型の半導体基板２１に対して、アクティブ領域を規定する素子分離領域２７が形成される。素子分離領域２７は、例えば、LOCOSやSTI、高濃度のP型の拡散層などで構成される。
【００７４】
次に、図１０のBに示されるように、両側の素子分離領域２７で挟まれた半導体基板２１のアクティブ領域に対してＮ型の不純物をイオン注入することにより、低濃度N型の不純物領域２５が形成される。イオン注入されるN型の不純物としては、例えば、ヒ素、リン、アンチモンなどを採用することができ、ドーズ量は、例えば、1e12cm-2乃至1e14cm-2などに設定される。
【００７５】
次に、図１０のCに示されるように、半導体基板２１の上面に、例えばポリシリコン等を用いてゲート電極２３が形成される。ゲート電極２３は、平面視において、横方向を矩形形状の長手方向として、長手方向の両端が両側の素子分離領域２７に重なるように形成される。また、ゲート電極２３は、この後の工程で形成されるソース／ドレイン電極２２Aの方向に突き出た凸部５１を有し、かつ、凸部５１と素子分離領域２７との横方向の距離ｄ３が、この後に形成されるソース／ドレイン電極２２Aとゲート電極２３との縦方向の離間距離ｄ１より短く（ｄ３＜ｄ１）なるように形成される。
【００７６】
そして、形成されたゲート電極２３に対してセルフアラインで、Ｎ型の不純物が、例えば、1e12cm-2乃至1e14cm-2程度のドーズ量でイオン注入され、低濃度N型の不純物領域２６が形成される。ゲート電極２３下は、トランジスタ１の閾値調整のための低濃度N型の不純物領域２５となる。
【００７７】
次に、図１１のAに示されるように、ゲート電極２３の外周全体の側壁にサイドウォール２４が、ゲート電極２３に対しエッチバックにより形成される。その後、形成されたサイドウォール２４に対してセルフアラインで、Ｎ型の不純物が、例えば、1e14cm-2乃至1e16cm-2程度のドーズ量でイオン注入される。これにより、高濃度N型のソース／ドレイン電極２２A及び２２Bが形成される。
【００７８】
上述したように、ゲート電極２３の凸部５１と素子分離領域２７との横方向の距離ｄ３が、サイドウォール２４の幅よりも短くなるように凸部５１が形成されているため、ゲート電極２３の凸部５１と素子分離領域２７との間の低濃度N型の不純物領域２６の上面はサイドウォール２４で覆われることになる。
【００７９】
また、サイドウォール２４が、ゲート電極２３の外周において縦方向及び横方向のどちらでも所定の距離ｄ１を確保するようにエッチバック量が調整されることにより、図１１のBに示されるように、ゲート電極２３の凸部５１がある辺の両端付近の縦方向及び横方向のサイドウォール２４の幅は、その他の幅ｄ１よりも大きい幅ｄ２（ｄ１＜ｄ２）となる。
【００８０】
最後に、不純物を活性化するためのアニール処理が行われることにより、図８のトランジスタ１が完成する。
【００８１】
＜第２の実施の形態の変形例＞
次に、図１２のA乃至Cを参照して、第２の実施の形態の変形例について説明する。図１２のA乃至Cは、サイドウォール２４を省略した図９の平面図に対応する第２の実施の形態の変形例の平面図である。
【００８２】
上述した第２の実施の形態では、図９に示したように、ゲート電極２３の凸部５１の横方向の幅が、低濃度N型の不純物領域２６内に収まるように形成されることで、両側の素子分離領域２７それぞれの２箇所において、ゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離が、凸部５１がある部分の離間距離ｄ１よりも長い離間距離ｄ２（ｄ１＜ｄ２）となっていた。
【００８３】
これに対して、図１２のAに示される変形例では、ゲート電極２３の凸部５１が、左側については素子分離領域２７上まで形成されることで、凸部５１がある部分の離間距離ｄ１よりも長い離間距離ｄ２を有する部分が、右側の素子分離領域２７に接する部分の１箇所のみとなっている。このように、ゲート電極２３が最小の離間距離ｄ１よりも長い離間距離ｄ２を有する部分は、両側の素子分離領域２７に接する部分のうち、少なくとも一方に形成されればよい。
【００８４】
また、ゲート電極２３の凸部５１の個数は、図９や図１２のAに示したような１個ではなく、図１２のBに示されるように複数個形成されてもよい。この場合には、両側の素子分離領域２７に接する部分のうち、少なくとも一方において、ゲート電極２３とソース／ドレイン電極２２Aとの縦方向の離間距離が、最小の離間距離ｄ１よりも長い離間距離ｄ２となっていればよい。
【００８５】
さらに、上述した第２の実施の形態では、ソース／ドレイン電極２２A及び２２Bのうちの一方であるソース／ドレイン電極２２A側のゲート電極２３の辺が、１つ以上の凸部５１を有する例について説明した。しかしながら、図１２のCに示されるように、ソース／ドレイン電極２２B側のゲート電極２３の辺についても１つ以上の凸部５１を有していてもよい。図１２のCの例は、図１２のBに示した３個の凸部５１を有するゲート電極２３の形状を、ソース／ドレイン電極２２B側の辺にも持たせたものであるが、図１２のAまたは図９のゲート電極２３のソース／ドレイン電極２２A側の辺の形状を、ソース／ドレイン電極２２B側の辺にも持たせた構造も可能である。
【００８６】
＜３．固体撮像素子への適用例＞
＜固体撮像素子の画素回路＞
上述したトランジスタ１は、固体撮像素子の画素トランジスタの構成として採用することができる。
【００８７】
図１３は、固体撮像素子の画素の回路構成を示している。
【００８８】
画素６０は、光電変換部としてのフォトダイオード６１、転送トランジスタ６２、FD(フローティングディフュージョン)６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６を有する。
【００８９】
フォトダイオード６１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。フォトダイオード６１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ６２を介して、FD６３に接続されている。
【００９０】
転送トランジスタ６２は、転送信号TRXによりオンされたとき、フォトダイオード６１で生成された電荷を読み出し、FD６３に転送する。
【００９１】
FD６３は、フォトダイオード６１から転送された電荷を読み出しのために一定期間保持する。リセットトランジスタ６４は、リセット信号RSTによりオンされたとき、FD６３に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、FD６３の電位をリセットする。
【００９２】
増幅トランジスタ６５は、FD６３の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ６５は、垂直信号線６７を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、FD６３に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ６５から選択トランジスタ６６を介して出力される。
【００９３】
選択トランジスタ６６は、選択信号SELにより画素６０が選択されたときオンされ、画素６０の画素信号を、垂直信号線６７を介して画素外へ出力する。転送信号TRX、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、例えば、後述する図１５の画素駆動線１１０に対応する。
【００９４】
画素６０は以上のように構成することができるが、画素６０の回路構成は、この構成に限定されるものではなく、その他の構成を採用することもできる。
【００９５】
画素６０が以上のように構成される場合、例えば、転送トランジスタ６２、FD６３、及び、リセットトランジスタ６４に対して、上述したトランジスタ１の構造を採用することができる。
【００９６】
図１４は、転送トランジスタ６２、FD６３、及び、リセットトランジスタ６４に対して、上述した第２の実施の形態のトランジスタ構造を採用した例を示している。
【００９７】
転送トランジスタ６２とリセットトランジスタ６４で共有されるソース／ドレイン電極２２Cが、FD６３も兼用する。転送トランジスタ６２とリセットトランジスタ６４のゲート電極２３の平面形状は、FD６３としてのソース／ドレイン電極２２C側に１個以上の凸部５１を有する形状となっている。
【００９８】
なお、概略断面図に示されるように、フォトダイオード６１が構成される高濃度N型のソース／ドレイン電極２２Bの最表面には、通常、高濃度P型のピニング層６８が形成されるが、平面図には図示していない。
【００９９】
このように、FD６３として機能し、転送トランジスタ６２とリセットトランジスタ６４で共有されるソース／ドレイン電極２２C側に１個以上の凸部５１を有するゲート電極２３を備えるトランジスタ１の構造を採用することで、ゲート電極２３とソース／ドレイン電極２２Cとの寄生容量を低減し、かつ、FD６３のリーク電流を低減させることができる。
【０１００】
なお、上述した例では、ソース／ドレイン電極２２Cを転送トランジスタ６２とリセットトランジスタ６４で共有する構成を示したが、転送トランジスタ６２とリセットトランジスタ６４は、１つのソース／ドレイン電極を共有せずに別々に構成してもよい。
【０１０１】
また、図１４の例では、転送トランジスタ６２とリセットトランジスタ６４の構造として、上述したトランジスタ１の第２の実施の形態のトランジスタ構造を採用したが、第１の実施の形態のトランジスタ構造を採用してもよいし、第１または第２の実施の形態の変形例のトランジスタ構造を採用してもよい。
【０１０２】
また、転送トランジスタ６２とリセットトランジスタ６４の両方が、上述したトランジスタ１の構造を必ずしも有する必要はなく、転送トランジスタ６２とリセットトランジスタ６４のいずれか一方のみがトランジスタ１の構造を有する構成でもよい。
【０１０３】
＜固体撮像素子の概略構成例＞
図１５は、図１３及び図１４に示した画素構造を有する固体撮像素子の概略構成を示している。
【０１０４】
図１５に示される固体撮像素子１００は、半導体として例えばシリコン（Si）を用いた半導体基板１１２に、画素１０２が２次元アレイ状に配列された画素アレイ部１０３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７、制御回路１０８などが含まれる。
【０１０５】
画素アレイ部１０３内に形成された画素１０２には、例えば、図１３及び図１４を参照して説明した画素構造が採用されている。
【０１０６】
制御回路１０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１００の内部情報などのデータを出力する。すなわち、制御回路１０８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、生成したクロック信号や制御信号を、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６等に出力する。
【０１０７】
垂直駆動回路１０４は、例えばシフトレジスタによって構成され、所定の画素駆動配線１１０を選択し、選択された画素駆動配線１１０に画素１０２を駆動するためのパルスを供給し、行単位で画素１０２を駆動する。すなわち、垂直駆動回路１０４は、画素アレイ部１０３の各画素１０２を行単位で順次垂直方向に選択走査し、各画素１０２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線１０９を通してカラム信号処理回路１０５に供給させる。
【０１０８】
カラム信号処理回路１０５は、画素１０２の列ごとに配置されており、１行分の画素１０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路１０５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
【０１０９】
水平駆動回路１０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から画素信号を水平信号線１１１に出力させる。
【０１１０】
出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路１０７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１１３は、外部と信号のやりとりをする。
【０１１１】
以上のように構成される固体撮像素子１００は、CDS処理とAD変換処理を行うカラム信号処理回路１０５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
【０１１２】
このような固体撮像素子１００の画素１０２の画素トランジスタとして、上述したトランジスタ１の各実施の形態またはその変形例の構成が採用可能である。
【０１１３】
＜４．電子機器への適用例＞
本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１１４】
図１６は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１１５】
図１６の撮像装置２００は、レンズ群などからなる光学部２０１、図１５の固体撮像素子１００の構成が採用される固体撮像素子（撮像デバイス）２０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０３を備える。また、撮像装置２００は、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、および電源部２０８も備える。DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７および電源部２０８は、バスライン２０９を介して相互に接続されている。
【０１１６】
光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像素子２０２の撮像面上に結像する。固体撮像素子２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子２０２として、図１５の固体撮像素子１００、即ち、寄生容量を低減し、かつ、FD６３のリーク電流を低減させた画素トランジスタ構造を備える画素１０２を有する固体撮像素子を用いることができる。
【０１１７】
表示部２０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子２０２で撮像された動画または静止画を表示する。記録部２０６は、固体撮像素子２０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０１１８】
操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６および操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１９】
上述したように、固体撮像素子２０２として、上述したトランジスタ１の構造を有する１つ以上の画素トランジスタを備える固体撮像素子１００を用いることで、リーク電流を低減させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置２００においても、撮像画像の高画質化を図ることができる。
【０１２０】
＜イメージセンサの使用例＞
図１７は、上述の固体撮像素子１００を用いたイメージセンサの使用例を示す図である。
【０１２１】
上述の固体撮像素子１００を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１２２】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１２３】
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした画素構造について説明したが、本技術は正孔を信号電荷とする画素構造にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
【０１２４】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２５】
また、本技術は、固体撮像素子に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
【０１２６】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２７】
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
【０１２８】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０１２９】
なお、本技術は以下のような構成も取ることができる。
（１）
両側の素子分離領域の間に形成された第１の不純物領域と、
前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成されたゲート電極と、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で形成された第２の不純物領域と
を備え、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている
半導体装置。
（２）
前記第２の不純物領域の濃度は、前記第１の不純物領域の濃度よりも低い
前記（１）に記載の半導体装置。
（３）
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
前記（１）または（２）に記載の半導体装置。
（４）
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記離間距離の最小値と同じか、それより短い
前記（３）または（４）に記載の半導体装置。
（６）
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記ゲート電極の側面に形成されたサイドウォールの幅と同じか、それより短い
前記（３）乃至（５）のいずれかに記載の半導体装置。
（７）
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
前記（１）または（２）に記載の半導体装置。
（８）
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
前記（１）または（２）に記載の半導体装置。
（９）
両側それぞれの前記素子分離領域に接する部分の前記離間距離が前記第２の距離となっている
前記（１）乃至（８）のいずれかに記載の半導体装置。
（１０）
両側の素子分離領域の間に第１の不純物領域を形成し、
前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるようにゲート電極を形成し、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域を形成し、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は前記第１の距離より長い前記第２の距離となるように形成する
半導体装置の製造方法。
（１１）
受光した光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部で生成された前記電荷を読み出しのために保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送する転送トランジスタと、
前記電荷保持部をリセットするリセットトランジスタと
を備え、
前記電荷保持部は、両側の素子分離領域の間に形成された第１の不純物領域で形成され、
前記転送トランジスタ若しくは前記リセットトランジスタの一方または両方のゲート電極は、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成されており、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている
固体撮像素子。
（１２）
前記第２の不純物領域の濃度は、前記第１の不純物領域の濃度よりも低い
前記（１１）に記載の固体撮像素子。
（１３）
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
前記（１１）または（１２）に記載の固体撮像素子。
（１４）
前記ゲート電極は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
前記（１１）乃至（１３）のいずれかに記載の固体撮像素子。
（１５）
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記離間距離の最小値と同じか、それより短い
前記（１３）または（１４）のいずれかに記載の固体撮像素子。
（１６）
前記素子分離領域に最も近い前記凸部から前記素子分離領域までの距離は、前記ゲート電極の側面に形成されたサイドウォールの幅と同じか、それより短い
前記（１３）乃至（１５）のいずれかに記載の固体撮像素子。
（１７）
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を１つ以上有する
前記（１１）または（１２）に記載の固体撮像素子。
（１８）
前記第２の不純物領域は、平面視で、前記第１の不純物領域の方向に突き出た凸部を複数有する
前記（１１）または（１２）に記載の固体撮像素子。
（１９）
両側それぞれの前記素子分離領域に接する部分の前記離間距離が前記第２の距離となっている
前記（１１）乃至（１８）のいずれかに記載の固体撮像素子。
（２０）
受光した光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部で生成された前記電荷を読み出しのために保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送する転送トランジスタと、
前記電荷保持部をリセットするリセットトランジスタと
を備え、
前記電荷保持部は、両側の素子分離領域の間に形成された第１の不純物領域で形成され、
前記転送トランジスタ若しくは前記リセットトランジスタの一方または両方のゲート電極は、前記素子分離領域と前記第１の不純物領域が形成されている半導体基板の上面に、両側の前記素子分離領域に両端が重なり、かつ、前記第１の不純物領域と平面方向に所定の距離だけ離れるように形成され、
平面視で前記ゲート電極と前記第１の不純物領域との間の前記半導体基板に、前記第１の不純物領域と同じ導電型で第２の不純物領域が形成されており、
前記ゲート電極と前記第１の不純物領域との平面方向の離間距離には、第１の距離と第２の距離の少なくとも２種類があり、少なくとも一方の前記素子分離領域に接する部分の前記離間距離は、前記第１の距離より長い前記第２の距離となっている
固体撮像素子
を備える電子機器。
【符号の説明】
【０１３０】
１  トランジスタ，  ２１  半導体基板，  ２２A,２２B,２２C  N型の不純物領域（ソース／ドレイン電極），  ２３  ゲート電極，  ２４  サイドウォール，  ２５  N型の不純物領域，  ２７  素子分離領域，  ３１  凸部，  ４１,４２  レジスト，  ５１  凸部，  ６０  画素，  ６１  フォトダイオード，  ７２  参照信号生成部，  １０１  撮像装置，  １０４  固体撮像素子，  ６２  転送トランジスタ，  ６３  FD(フローティングディフュージョン)，  ６４  リセットトランジスタ，  ｄ１  第１の離間距離，  ｄ３  第２の離間距離，  １００  固体撮像素子，  １０２  画素，  ２００  撮像装置，  ２０２  固体撮像素子
【図１】
2017130577.tif 000003
【図２】
2017130577.tif 000004
【図３】
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【図４】
2017130577.tif 000006
【図５】
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【図６】
2017130577.tif 000008
【図７】
2017130577.tif 000009
【図８】
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【図９】
2017130577.tif 000011
【図１０】
2017130577.tif 000012
【図１１】
2017130577.tif 000013
【図１２】
2017130577.tif 000014
【図１３】
2017130577.tif 000015
【図１４】
2017130577.tif 000016
【図１５】
2017130577.tif 000017
【図１６】
2017130577.tif 000018
【図１７】
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