(57)【要約】【課題】回路面積を小さくすることができる半導体装置及び該半導体装置の製造方法を提供する。【解決手段】スタンダードセルは、インバータと、クロック信号を反転させる反転回路と、クロック信号及び反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、クロック信号及び反転クロック信号により制御されるクロックドインバータとを備え、トランスミッションゲートの入力にデータ入力端子を接続し、トランスミッションゲートの出力にデータ出力端子、インバータの入力及びクロックドインバータの出力を接続し、インバータの出力をクロックドインバータの入力に接続したラッチ回路である。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号により制御される複数のスタンダードセルを有する半導体装置において、
前記スタンダードセルは、
インバータと、
前記クロック信号を反転させる反転回路と、
前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、
前記クロック信号及び反転クロック信号により制御されるクロックドインバータと
を備え、
前記トランスミッションゲートの入力にデータ入力端子を接続し、
前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、
前記インバータの出力を前記クロックドインバータの入力に接続してあることを特徴とする半導体装置。
【請求項２】
前記スタンダードセルは、
前記インバータ、前記トランスミッションゲート及び前記クロックドインバータそれぞれを所定数備え、
各トランスミッションゲートの入力それぞれに個別のデータ入力端子を接続し、
各トランスミッションゲートの出力それぞれに個別のデータ出力端子、各インバータの入力及び各クロックドインバータの出力を接続し、
各インバータの出力を各クロックドインバータの入力に接続したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記スタンダードセルで構成されるメモリアレイ回路を備えることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備え、
前記データ出力端子に前記アンド・オア・インバータ複合ゲートの一の入力を接続したことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
前記スタンダードセルは、
複数の配線層を有し、
前記データ入力端子及びデータ出力端子、又は前記クロック信号が供給されるクロック信号端子のいずれか一方に、前記スタンダードセル内の配線に用いられる第１配線より上層の第２配線を接続したことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
【請求項６】
前記データ入力端子及びデータ出力端子、又は前記クロック信号端子の他方に、前記第２配線より上層の第３配線を接続したことを特徴とする請求項５に記載の半導体装置。
【請求項７】
クロック信号により制御される複数のスタンダードセルを有する半導体装置の製造方法において、
前記スタンダードセルに、
インバータと、
前記クロック信号を反転させる反転回路と、
前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、
前記クロック信号及び反転クロック信号により制御されるクロックドインバータと
を配置し、
前記トランスミッションゲートの入力にデータ入力端子を接続し、
前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、
前記インバータの出力を前記クロックドインバータの入力に接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスタンダードセルを有する半導体装置及び該半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の設計には、スタンダードセルによる設計方法が広く使用されている。スタンダードセルは矩形状をなし、高さ（縦方向の寸法）は制約として予め定められているが、幅（横方向の寸法）は自由度があり、様々な論理回路を構成可能としている。スタンダードセルにおいては、基本ゲート回路又は使用頻度が高い論理回路などを構成することができ、多種のスタンダードセルをライブラリとして準備することができる。準備された複数のスタンダードセルを要求仕様等に応じて配置することにより、半導体チップ上で論理演算装置を半自動で設計することができ、半導体チップの設計効率が格段に向上するという利点がある。
【０００３】
また、従来、半導体メモリ装置は、アナログ回路を多用して構成されてきたが、駆動電圧を下げるとノイズ又は半導体素子の特性のばらつきにより誤動作する可能性が高くなる。このような問題を解決するため、最近では、半導体メモリ装置にスタンダードセルが使用されつつある（非特許文献１参照）。
【０００４】
このような、従来の半導体メモリ装置に使用されるスタンダードセルには、例えば、１ビットのデータを記憶するラッチ回路（ラッチセル）、ラッチ回路を２個接続したフリップフロップ回路（フリップフロップセル）、多数のラッチ回路で構成されたメモリアレイ部からデータを読み出す読出回路に使用されるマルチプレクサ回路（マルチプレクサセル）など種々のものがある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P. Meinerzhagen, Y. Sherazi, A. Burg, J. N. Rodrigues, “Benchmarking of Standard-Cell Based Memories on the Sub-VT Domain in 65-nm CMOS Technology”, IEEE Journal on Emerging and Selected Topics in Circuits and Systems, Vol.1, Issue 2, June 2011, pp.1-12
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のスタンダードセルは、メモリ回路だけでなく様々な論理演算回路に用いられるため、セル内の回路構成は複雑かつ多種に亘る。このため、所要の配線ルール（例えば、配線幅、配線間隔など）を適用した場合に、セルの高さは、例えば、配線間隔の９倍程度となり、物理的な回路面積（セルの面積）が大きくなり、また、回路面積が増大すると消費エネルギーも高くなるという問題がある。
【０００７】
本発明は斯かる事情に鑑みてなされたものであり、回路面積を小さくすることができる半導体装置及び該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施の形態に係る半導体装置は、クロック信号により制御される複数のスタンダードセルを有する半導体装置において、前記スタンダードセルは、インバータと、前記クロック信号を反転させる反転回路と、前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、前記クロック信号及び反転クロック信号により制御されるクロックドインバータとを備え、前記トランスミッションゲートの入力にデータ入力端子を接続し、前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、前記インバータの出力を前記クロックドインバータの入力に接続してあることを特徴とする。
【０００９】
本発明の実施の形態に係る半導体装置の製造方法は、クロック信号により制御される複数のスタンダードセルを有する半導体装置の製造方法において、前記スタンダードセルに、インバータと、前記クロック信号を反転させる反転回路と、前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、前記クロック信号及び反転クロック信号により制御されるクロックドインバータとを配置し、前記トランスミッションゲートの入力にデータ入力端子を接続し、前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、前記インバータの出力を前記クロックドインバータの入力に接続することを特徴とする。
【００１０】
本実施の形態に係る半導体装置及び半導体装置の製造方法にあっては、スタンダードセルは、インバータと、クロック信号を反転させる反転回路と、クロック信号及び反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、クロック信号及び反転クロック信号により制御されるクロックドインバータとを備える。
【００１１】
そして、スタンダードセルは、トランスミッションゲートの入力にデータ入力端子を接続し、トランスミッションゲートの出力にデータ出力端子、インバータの入力及びクロックドインバータの出力を接続し、インバータの出力をクロックドインバータの入力に接続してある。これにより、スタンダードセルは、ラッチ回路を構成することができる。
【００１２】
ラッチ回路の論理表は、従来のラッチ回路と同様であり、クロック信号が１（High）のとき、入力Ｄの値が出力Ｑとして表れ、クロック信号が１から０（Low）になると、出力Ｑがそのまま維持される。
【００１３】
インバータ及びトランスミッションゲートは、１個のｐＭＯＳ（Metal Oxide Semiconductor）トランジスタ及び１個のｎＭＯＳトランジスタで構成される。反転回路は、例えば、インバータを用いることができる。クロックドインバータは、２個のｐＭＯＳ（Metal Oxide Semiconductor）トランジスタ及び２個のｎＭＯＳトランジスタで構成される。すなわち、ラッチ回路をなすスタンダードセルは、１０個のトランジスタで構成することができる。従来のラッチ回路をなすスタンダードセルは、１４個のトランジスタで構成されるので、トランジスタの数を４個低減することができる。ラッチ回路は、１ビットのデータを記憶することができる（１ビットラッチ）ので、半導体メモリ１ビット当たり、トランジスタを４個少なくすることができる。これにより、スタンダードセルの回路面積を従来よりも小さくすることができる。また、回路面積を小さくできるので、消費エネルギーを低減することができる。
【００１４】
本発明の実施の形態に係る半導体装置は、前記スタンダードセルは、前記インバータ、前記トランスミッションゲート及び前記クロックドインバータそれぞれを所定数備え、各トランスミッションゲートの入力それぞれに個別のデータ入力端子を接続し、各トランスミッションゲートの出力それぞれに個別のデータ出力端子、各インバータの入力及び各クロックドインバータの出力を接続し、各インバータの出力を各クロックドインバータの入力に接続したことを特徴とする。
【００１５】
本実施の形態に係る半導体装置にあっては、スタンダードセルは、インバータ、トランスミッションゲート及びクロックドインバータそれぞれを所定数備える。所定数は、例えば、４とすることができる。そして、各トランスミッションゲートの入力それぞれに個別のデータ入力端子（例えば、Ｄ１、Ｄ２、Ｄ３、Ｄ４）を接続し、各トランスミッションゲートの出力それぞれに個別のデータ出力端子（例えば、Ｑ１、Ｑ２、Ｑ３、Ｑ４）、各インバータの入力及び各クロックドインバータの出力を接続し、各インバータの出力を各クロックドインバータの入力に接続する。
【００１６】
すなわち、スタンダードセルは、クロック信号を反転する反転回路、及び１ビットのラッチ回路を４個備えた４ビットのラッチセルである。反転回路を、４個の１ビットラッチ回路で共有化することにより、トランジスタの数を３４個にすることができる。従来の４ビットラッチ回路は５６個（＝４×１４個）のトランジスタで構成されるので、１ビット当たりのトランジスタの数をさらに低減（１０個から８．５個になる）することができ、回路面積の低減効率をさらに高めることができる。
【００１７】
本発明の実施の形態に係る半導体装置は、複数の前記スタンダードセルで構成されるメモリアレイ回路を備えることを特徴とする。
【００１８】
本実施の形態に係る半導体装置にあっては、複数のスタンダードセルで構成されるメモリアレイ回路を備える。例えば、１ビットラッチセルを３２個使用し、あるいは４ビットラッチセルを８個使用して、１ワードを構成することができる。これにより、回路面積が小さく、消費エネルギーが小さい半導体メモリを実現することができる。
【００１９】
本発明の実施の形態に係る半導体装置は、複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備え、前記データ出力端子に前記アンド・オア・インバータ複合ゲートの一の入力を接続したことを特徴とする。
【００２０】
本実施の形態に係る半導体装置にあっては、複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備える。アンド・オア・インバータ複合ゲートは、ＡＯＩ２２（and-or-inverter complex gate）とも称する。データ出力端子にアンド・オア・インバータ複合ゲートの一の入力を接続してある。ラッチ回路（ラッチセル）の１個のデータ出力端子には、ＡＯＩ２２の１個の入力だけを接続する構成とする。
【００２１】
従来のラッチ回路では、出力端に様々な回路が接続される可能性があるため、様々な回路が接続された場合でも、十分な電流を駆動できるように出力端の前段には、一般的にインバータを付加している。しかし、本実施の形態では、ラッチ回路のデータ出力端子には、ＡＯＩ２２の１個の入力だけを接続する構成としているので、電流を駆動するためのインバータを設ける必要がなく、トランジスタの数を低減することができる。
【００２２】
本発明の実施の形態に係る半導体装置は、前記スタンダードセルは、複数の配線層を有し、前記データ入力端子及びデータ出力端子、又は前記クロック信号が供給されるクロック信号端子のいずれか一方に、前記スタンダードセル内の配線に用いられる第１配線より上層の第２配線を接続したことを特徴とする。
【００２３】
本実施の形態に係る半導体装置にあっては、スタンダードセルは、複数の配線層を有する。データ入力端子及びデータ出力端子、又はクロック信号が供給されるクロック信号端子のいずれか一方に、スタンダードセル内の配線に用いられる第１配線より上層の第２配線を接続してある。すなわち、データ入力端子及びデータ出力端子に第２配線を接続するか、あるいは、クロック信号端子に第２配線を接続する。なお、第２配線は、第１配線より上層であればよく、第１配線と第２配線との間に他の層の配線を設ける構成を排除しない。
【００２４】
例えば、データ入力端子及びデータ出力端子に第２配線を接続する場合、データ入力端子とトランスミッションゲートの入力との間の配線、データ出力端子とインバータの入力との間の配線、データ出力端子とクロックドインバータの出力との間の配線それぞれに第２配線を用いることができる。これにより、データ入力端子及びデータ出力端子に第１配線を接続する場合に比べて、スタンダードセル内の第１配線に伴う面積増加を抑制することができる。また、データ入力端子及びデータ出力端子に第１配線ではなく上層の第２配線を接続することにより、スタンダードセル同士を接続する配線を第２配線に統一することができ、スタンダードセル内の第１配線と交差又は重なるように第２配線を配線することができるという配線自由度が増すので他のスタンダードセルとの接続性を向上させることができる。
【００２５】
また、例えば、クロック信号端子に第２配線を接続する場合も同様に、クロック信号端子と、インバータの入力、トランスミッションゲート及びクロックドインバータそれぞれのクロック入力との間の配線それぞれに第２配線を用いることができる。これにより、クロック信号端子に第１配線を接続する場合に比べて、スタンダードセル内の第１配線に伴う面積増加を抑制することができる。
【００２６】
本発明の実施の形態に係る半導体装置は、前記データ入力端子及びデータ出力端子、又は前記クロック信号端子の他方に、前記第２配線より上層の第３配線を接続したことを特徴とする。
【００２７】
データ入力端子及びデータ出力端子、又はクロック信号端子の他方に、第２配線より上層の第３配線を接続してある。なお、第３配線は、第２配線より上層であればよく、第２配線と第３配線との間に他の層の配線を設ける構成を排除しない。
【００２８】
例えば、データ入力端子及びデータ出力端子に第２配線を接続する場合、クロック信号端子に第３配線を接続する。また、クロック信号端子に第２配線を接続する場合、データ入力端子及びデータ出力端子に第３配線を接続する。これにより、データ入力端子及びデータ出力端子に接続する配線と、クロック端子に接続する配線とを、スタンダードセル内で交差又は重なって配線することができ、スタンダードセルの面積増加をさらに抑制することができる。
【発明の効果】
【００２９】
本発明によれば、回路面積を小さくすることができる。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態の半導体装置が有するスタンダートセルの構成の一例を示すブロック図である。
【図２】第１実施形態のスタンダードセルの動作の一例を示す論理図である。
【図３】第１実施形態のスタンダートセルの構成の一例を示す回路図である。
【図４】従来のスタンダードセルのラッチ回路の構成を示す回路図である。
【図５】第１実施形態のスタンダードセルの第１実施例の半導体層のレイアウトを示す模式図である。
【図６】第１実施形態のスタンダードセルの第１実施例の配線のレイアウトを示す模式図である。
【図７】第１実施形態のスタンダードセルの第２実施例の半導体層のレイアウトを示す模式図である。
【図８】第１実施形態のスタンダードセルの第２実施例の配線のレイアウトを示す模式図である。
【図９】第２実施形態のスタンダードセルの構成の一例を示すブロック図である。
【図１０】第２実施形態のスタンダードセルの半導体層のレイアウトを示す模式図である。
【図１１】第２実施形態のスタンダードセルの配線のレイアウトを示す模式図である。
【図１２】本実施の形態の半導体装置のメモリアレイ回路の構成の一例を示す模式図である。
【図１３】本実施の形態の半導体メモリ装置の要部構成の一例を示すブロック図である。
【図１４】本実施の形態のデータ読み出し回路の構成の一例を示すブロック図である。
【図１５】ＡＯＩ２２の構成を示す回路図である。
【図１６】ＡＯＩ２２の動作を示す論理図である。
【発明を実施するための形態】
【００３１】
（第１実施形態）
以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は第１実施形態の半導体装置が有するスタンダートセル５０の構成の一例を示すブロック図である。本実施の形態のスタンダードセル５０は、インバータ３０、クロック信号（ｃｋ）を反転させる反転回路１０、クロック信号（ｃｋ）及び反転回路で反転した反転クロック信号により制御されるトランスミッションゲート２０、クロック信号（ｃｋ）及び反転クロック信号により制御されるクロックドインバータ４０を備える。なお、反転回路１０は、インバータで構成することができる。
【００３２】
スタンダードセル５０は、トランスミッションゲート２０の入力にデータ入力端子Ｄを接続し、トランスミッションゲート２０の出力にデータ出力端子Ｑ、インバータ３０の入力及びクロックドインバータ４０の出力を接続し、インバータ３０の出力をクロックドインバータ４０の入力に接続してあり、ラッチ回路を構成してある。なお、各ブロック内の数字は、それぞれのブロックを構成するためのトランジスタの数を示す。すなわち、本実施の形態のスタンダードセル５０は、１０個のトランジスタで構成することができる。なお、本実施の形態のスタンダードセル５０は、ラッチ回路に限定されるものではなく、例えば、インバータ、ＮＡＮＤ２、ＮＯＲ２、ＡＯＩ２２（and-or-inverter complex gate：アンド・オア・インバータ複合ゲート）などを実現することできる。
【００３３】
図２は第１実施形態のスタンダードセル５０の動作の一例を示す論理図である。図２に示すように、スタンダードセル５０は、従来のラッチ回路を同様の動作をさせることができる。すなわち、クロック信号が１（High）のとき、入力Ｄの値が出力Ｑとして表れ、クロック信号が１から０（Low）になると、出力Ｑがそのまま維持される。例えば、図２の左側の図に示すように、入力Ｄが１（High）の場合に、クロック信号が１（High）となると、出力Ｑは、入力と同じ１（High）となる。この状態でクロック信号が１（High）から０（Low）になると、出力Ｑは１（High）を維持する。同様に、図２の右側の図に示すように、入力Ｄが０（Low）の場合に、クロック信号が１（High）となると、出力Ｑは、入力と同じ０（Low）となる。この状態でクロック信号が１（High）から０（Low）になると、出力Ｑは０（Low）を維持する。
【００３４】
図３は第１実施形態のスタンダートセル５０の構成の一例を示す回路図である。図３において、符号ｐはｐＭＯＳ（Metal Oxide Semiconductor）トランジスタを示し、符号ｎはｎＭＯＳトランジスタを示す。なお、ｐＭＯＳトランジスタは、ゲート入力が０（low）の場合、オンとなり、ゲート入力が１（High）の場合、オフとなる。また、ｎＭＯＳトランジスタは、ゲート入力が１（High）の場合、オンとなり、ゲート入力が０（Low）の場合、オフとなる。
【００３５】
図３に示すように、反転回路（インバータ）１０は、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２の直列回路で構成される。インバータ３０は、ｐＭＯＳトランジスタ３１及びｎＭＯＳトランジスタ３２の直列回路で構成される。また、クロックドインバータ４０は、２個のｐＭＯＳトランジスタ４１、４２及び２個のｎＭＯＳトランジスタ４３、４４を直列に接続した回路で構成される。また、トランスミッションゲート２０は、ｐＭＯＳトランジスタ２１及びｎＭＯＳトランジスタ２２を並列に接続した回路で構成される。すなわち、ラッチ回路をなすスタンダードセル５０は、１０個のトランジスタで構成することができる。
【００３６】
トランスミッションゲート２０は、クロック信号ｃｋが１（High）の場合（反転クロック信号が０（Low）の場合）、入力Ｄ（例えば、１又は０）が出力され、クロック信号ｃｋが０（Low）の場合（反転クロック信号が１（High）の場合）、出力はハイインピーダンスとなり、入力と出力とが切り離されたような状態となる。
【００３７】
図４は従来のスタンダードセルのラッチ回路の構成を示す回路図である。図４に示すように、従来のラッチ回路は、３個のインバータ及び２個のクロックドインバータを有し、１４個のトランジスタで構成される。ラッチ回路を構成する従来のスタンダードセルでは、入力側及び出力側に種々の回路構成のスタンダードセルが接続される。このため、図４に示すように、データ入力端子は、クロックドインバータ２０１に接続してあり、データ入力端子に印加される信号に基づいて、十分な電流を供給することができるようにしてある。また、データ出力端子には、インバータ２０２を接続してあり、データ出力端子に接続される種々の回路（複数の回路）に十分な電流を駆動できるようにしてある。
【００３８】
本実施の形態のスタンダードセル５０にあっては、ラッチ回路を構成するとともに、半導体メモリ回路に使用することを前提としているため、ラッチ回路のデータ入力端子には、必ずインバータ、ＮＡＮＤ２又はＮＯＲ２の出力が接続され、データ出力端子には、ＡＯＩ２２（and-or-inverter complex gate：アンド・オア・インバータ複合ゲート）の一つの入力のみが接続されるように構成することができる。これにより、図４に示す、インバータ２０２が不要になるとともに、図４に示す、クロックドインバータ２０１をトランスミッションゲート２０に置き換えることができ、１個のスタンダードセル（ラッチ回路）当たり４個のトランジスタを削減することができる。
【００３９】
ラッチ回路は、１ビットのデータを記憶することができる（１ビットラッチ）ので、半導体メモリ１ビット当たり、トランジスタを４個少なくすることができる。これにより、スタンダードセルの回路面積を従来よりも小さくすることができる。また、回路面積を小さくできるので、消費エネルギーを低減することができる。
【００４０】
次に、本実施の形態のスタンダードセル５０のレイアウトについて説明する。図５は第１実施形態のスタンダードセル５０の第１実施例の半導体層のレイアウトを示す模式図であり、図６は第１実施形態のスタンダードセル５０の第１実施例の配線のレイアウトを示す模式図である。図５及び図６に示すスタンダードセル５０は、図３に示すラッチ回路を構成する。以下の説明において、半導体層は、ｐＭＯＳ拡散層（ｐ拡散層ともいう）、ｎＭＯＳ拡散層（ｎ拡散層ともいう）及びポリシリコン層などを含む。また、配線は、電源の配線、信号線の配線を含む。図５及び図６において、縦方向の寸法はセル（スタンダードセル）の高さを表し、横方向の寸法はセル（スタンダードセル）の幅を表す。
【００４１】
図５において、符号１はｐＭＯＳ拡散層を示し、符号２はｎＭＯＳ拡散層を示し、符号３はポリシリコン層を示す。ポリシリコン層３及び当該ポリシリコン層３を間にして配置されたｐＭＯＳ拡散層１によりｐＭＯＳトランジスタ１１、２１、４２、４１、３１が形成されている。また、ポリシリコン層３及び当該ポリシリコン層３を間にして配置されたｎＭＯＳ拡散層２によりｎＭＯＳトランジスタ１２、２２、４３、４４、３２が形成されている。図５に示す各トランジスタの符号は、図３に示すトランジスタの符号と対応している。なお、図５において、ｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３のレイアウトは、一例であって、図５のレイアウトに限定されるものではない。
【００４２】
図６において、符号４は第１配線を示す。図６に示すように、第１配線４は、電源配線ＶＤＤ、ＶＳＳ、及びスタンダードセル５０内の信号線の配線に用いられる。第１配線４は、配線間接続ビア（図６において、符号Ｘで示す）を介してｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３の所要の位置に接続されている。なお、第１配線４のレイアウトは一例であって、図６に示すレイアウトに限定されるものではない。
【００４３】
上述のように、本実施の形態のスタンダードセル５０は、ラッチ回路を構成するトランジスタの数を低減することができ、セルの高さを従来のスタンダードセルの高さより小さくすることができる（例えば、配線間隔の５倍〜６倍程度にすることができる）。また、従来のラッチ回路よりもトランジスタの数が少ないので、スタンダードセル５０の面積（高さ×幅）も小さくすることができ、電力消費を低減することができる。
【００４４】
また、本実施の形態のスタンダードセル５０は、従来のスタンダードセルよりも高さが小さいが、本実施の形態のスタンダードセル５０を、半導体メモリに使用することを前提にすれば、メモリ回路で使用する他の論理回路（例えば、インバータ、ＮＡＮＤ２、ＮＯＲ２、ＡＯＩ２２など）も同じ高さのスタンダードセル５０で実現することができる。これにより、従来よりも高さが小さく、かつ回路面積が小さいスタンダードセル５０を用いてメモリ回路を設計し、消費電力が少ない半導体メモリ装置を実現することが可能となる。
【００４５】
図７は第１実施形態のスタンダードセル５０の第２実施例の半導体層のレイアウトを示す模式図であり、図８は第１実施形態のスタンダードセル５０の第２実施例の配線のレイアウトを示す模式図である。図７及び図８に示すスタンダードセル５０は、図３に示すラッチ回路を構成する。第１実施例では、第１配線４を用いたが、第２実施例では、第１配線４より上層の第２配線５、及び第２配線５より上層の第３配線６を用いる。
【００４６】
図７において、符号１はｐＭＯＳ拡散層を示し、符号２はｎＭＯＳ拡散層を示し、符号３はポリシリコン層を示す。ポリシリコン層３及び当該ポリシリコン層３を間にして配置されたｐＭＯＳ拡散層１によりｐＭＯＳトランジスタ１１、２１、４２、４１、３１が形成されている。また、ポリシリコン層３及び当該ポリシリコン層３を間にして配置されたｎＭＯＳ拡散層２によりｎＭＯＳトランジスタ１２、２２、４３、４４、３２が形成されている。図７に示す各トランジスタの符号は、図３に示すトランジスタの符号と対応している。
【００４７】
図７に示すように、第２実施例では、後述のように、信号線に第１配線４だけでなく第２配線５及び第３配線６を用いるので、第１実施例では、第１配線４及びポリシリコン層３で占有された領域を小さくすることができ、結果として、ｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３をコンパクトに配置することができ、スタンダードセル５０の幅をさらに小さくすることができる。なお、図７において、ｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３のレイアウトは、一例であって、図７のレイアウトに限定されるものではない。
【００４８】
図８において、上段の図は第１配線４のレイアウトを示し、中段の図は第２配線５のレイアウトを示し、下段の図は第３配線６のレイアウトを示す。図８に示すように、第１配線４は、電源配線ＶＤＤ、ＶＳＳ、及びスタンダードセル５０内の一部の信号線の配線に用いられる。第１配線４は、配線間接続ビア（図８において、符号Ｘで示す）を介してｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３の所要の位置に接続されている。
【００４９】
また、図８に示すように、第２配線５は、データ入力端子Ｄ及びデータ出力端子Ｑに接続してある。第２配線５は、スタンダードセル５０内の第１配線４より上層の配線である。第２配線５は、第１配線４より上層であればよく、第１配線４と第２配線５との間に他の層の配線を設ける構成を排除しない。
【００５０】
また、図８に示すように、第３配線６は、クロック信号端子ｃｋに接続してある。第３配線６は、第２配線５より上層であればよく、第２配線５と第３配線６との間に他の層の配線を設ける構成を排除しない。なお、第１配線４、第２配線５及び第３配線６のレイアウトは一例であって、図８の構成に限定されるものではない。
【００５１】
図８に示すように、データ入力端子Ｄ及びデータ出力端子Ｑに第２配線５を接続する場合、データ入力端子Ｄとトランスミッションゲート２０（２１、２２）の入力との間の配線、データ出力端子Ｑとインバータ３０（３１、３２）の入力との間の配線、データ出力端子Ｑとクロックドインバータ４０（４２、４３）の出力との間の配線それぞれに第２配線５を用いることができる。
【００５２】
これにより、データ入力端子Ｄ及びデータ出力端子Ｑに第１配線４を接続する第１実施例に比べて、スタンダードセル５０内の第１配線４に伴う面積増加を抑制することができる。また、データ入力端子Ｄ及びデータ出力端子Ｑに第１配線４ではなく上層の第２配線５を接続することにより、スタンダードセル５０同士を接続する配線を第２配線５に統一することができ、スタンダードセル５０内の第１配線４と交差又は重なるように第２配線５を配線することができるという配線自由度が増すので他のスタンダードセルとの接続性を向上させることができる。
【００５３】
また、図８に示すように、クロック信号端子ｃｋに第３配線を接続する。これにより、データ入力端子Ｄ及びデータ出力端子Ｑに接続する配線と、クロック端子ｃｋに接続する配線とを、スタンダードセル５０内で交差又は重なって配線することができ、スタンダードセル５０の面積増加をさらに抑制することができる。
【００５４】
上述のように、スタンダードセル５０をメモリ回路に特化したセルとすることにより、スタンダードセル５０上を通過するセル間配線が少なくなるので、セル間配線の妨げとならないようにして、第２配線５、第３配線６の配線を行うことができる。
【００５５】
図８の例では、データ入力端子Ｄ及びデータ出力端子Ｑに第２配線５を接続し、クロック信号端子ｃｋに第３配線６を接続する構成であったが、これに限定されるものではない。例えば、クロック信号端子ｃｋに第２配線５を接続し、データ入力端子Ｄ及びデータ出力端子Ｑに第３配線６を接続するようにしてもよい。この場合、クロック信号端子ｃｋと、インバータ１０（１１、１２）の入力、トランスミッションゲート２０（２２）及びクロックドインバータ４０（４２）それぞれのクロック入力との間の配線それぞれに第２配線５を用いることができる。これにより、クロック信号端子ｃｋに第１配線４を接続する場合に比べて、スタンダードセル５０内の第１配線４に伴う面積増加を抑制することができる。
【００５６】
（第２実施形態）
上述の第１実施形態では、スタンダードセル５０は１個のラッチ回路を有する構成であったが、複数のラッチ回路を有するように構成することもできる。以下、第２実施形態について説明する。
【００５７】
図９は第２実施形態のスタンダードセル６０の構成の一例を示すブロック図である。図９に示すように、第２実施形態のスタンダードセル６０は、インバータ３０、トランスミッションゲート２０及びクロックドインバータ４０それぞれを所定数備える。図９の例では、所定数は４であるが、４に限定されるものではない。
【００５８】
各トランスミッションゲート２０の入力それぞれに個別のデータ入力端子（図９の例では、Ｄ１、Ｄ２、Ｄ３、Ｄ４）を接続し、各トランスミッションゲート２０の出力それぞれに個別のデータ出力端子（図９の例では、Ｑ１、Ｑ２、Ｑ３、Ｑ４）、各インバータ３０の入力及び各クロックドインバータ４０の出力を接続し、各インバータ２０の出力を各クロックドインバータ４０の入力に接続する。
【００５９】
すなわち、スタンダードセル６０は、クロック信号ｃｋを反転する反転回路（インバータ）１０、及び１ビットのラッチ回路を４個（図９の例では、ラッチ回路５１、５２、５３、５４）備えた４ビットのラッチセルである。反転回路１０を、４個の１ビットラッチ回路５１〜５４で共有化することにより、トランジスタの数を３４個にすることができる。従来の４ビットラッチ回路は５６個（＝４×１４個）のトランジスタで構成されるので、１ビット当たりのトランジスタの数をさらに低減（１０個から８．５個になる）することができ、回路面積の低減効率をさらに高めることができる。
【００６０】
次に、第２実施形態のスタンダードセル６０のレイアウトについて説明する。図１０は第２実施形態のスタンダードセル６０の半導体層のレイアウトを示す模式図であり、図１１は第２実施形態のスタンダードセル６０の配線のレイアウトを示す模式図である。図１０及び図１１に示すスタンダードセル６０は、図９に示すラッチ回路を構成する。
【００６１】
図１０において、符号１はｐＭＯＳ拡散層を示し、符号２はｎＭＯＳ拡散層を示し、符号３はポリシリコン層を示す。ポリシリコン層３及び当該ポリシリコン層３を間にして配置されたｐＭＯＳ拡散層１によりｐＭＯＳトランジスタが形成されている。また、ポリシリコン層３及び当該ポリシリコン層３を間にして配置されたｎＭＯＳ拡散層２によりｎＭＯＳトランジスタが形成されている。図１０に示す符号１０、５１、５２、５３、５４は、図９に示すラッチ回路の符号と対応している。なお、図１０において、ｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３のレイアウトは、一例であって、図１０のレイアウトに限定されるものではない。
【００６２】
図１１において、上段の図は第１配線４のレイアウトを示し、中段の図は第２配線５のレイアウトを示し、下段の図は第３配線６のレイアウトを示す。図１１に示すように、第１配線４は、電源配線ＶＤＤ、ＶＳＳ、及びスタンダードセル５０内の一部の信号線の配線に用いられる。第１配線４は、配線間接続ビア（図８において、符号Ｘで示す）を介してｐＭＯＳ拡散層１、ｎＭＯＳ拡散層２及びポリシリコン層３の所要の位置に接続されている。
【００６３】
また、図１１に示すように、第２配線５は、データ入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４及びデータ出力端子Ｑ１、Ｑ２、Ｑ３、Ｑ４に接続してある。第２配線５は、スタンダードセル５０内の第１配線４より上層の配線である。第２配線５は、第１配線４より上層であればよく、第１配線４と第２配線５との間に他の層の配線を設ける構成を排除しない。
【００６４】
また、図１１に示すように、第３配線６は、クロック信号端子ｃｋに接続してある。第３配線６は、第２配線５より上層であればよく、第２配線５と第３配線６との間に他の層の配線を設ける構成を排除しない。なお、第１配線４、第２配線５及び第３配線６のレイアウトは一例であって、図１１の構成に限定されるものではない。
【００６５】
これにより、スタンダードセル６０内の第１配線４に伴う面積増加を抑制することができる。また、スタンダードセル６０同士を接続する配線を第２配線５に統一することができ、スタンダードセル６０内の第１配線４と交差又は重なるように第２配線５を配線することができるという配線自由度が増すので他のスタンダードセルとの接続性を向上させることができる。
【００６６】
また、データ入力端子Ｄ１〜Ｄ４及びデータ出力端子Ｑ１〜Ｑ４に接続する配線と、クロック端子ｃｋに接続する配線とを、スタンダードセル６０内で交差又は重なって配線することができ、スタンダードセル６０の面積増加をさらに抑制することができる。
【００６７】
図１２は本実施の形態の半導体装置のメモリアレイ回路７０の構成の一例を示す模式図である。本実施の形態の半導体装置は、メモリアレイ回路７０を備える。図１２に示すように、メモリアレイ回路７０は、図９に例示した４ビットラッチセル（スタンダードセル６０）を８個使用して、１ワードを構成することができる。これにより、回路面積が小さく、消費エネルギーが小さい半導体メモリを実現することができる。
【００６８】
なお、図９に例示した４ビットラッチセルに代えて、図１に例示した１ビットラッチセル（スタンダードセル５０）を３２個使用して、１ワードを構成することもできる。この場合も、回路面積が小さく、消費エネルギーが小さい半導体メモリを実現することができる。
【００６９】
図１３は本実施の形態の半導体メモリ装置１００の要部構成の一例を示すブロック図である。図１３に示すように、半導体メモリ装置１００は、スタンダードセル５０又は６０で構成されるメモリアレイ回路７０、データ書き込み回路８０、データ読み出し回路９０などを備える。また、データ書き込み回路８０は、選択回路８１、１ワード書き込みラッチ８２、選択的クロック生成回路８３、書き込み選択回路８４などを備える。データ書き込み回路８０は、１ワード単位のデータを書き込む場合、アドレスをデコードして、メモリアレイ回路７０のどのラッチにデータを書き込むかを選択する。
【００７０】
書き込み選択回路８４の出力段には、インバータ、ＮＡＮＤ２又はＮＯＲ２が接続されており、メモリアレイ回路７０内の各ラッチのデータ入力端子に当該素子（インバータ、ＮＡＮＤ２又はＮＯＲ２）の出力を接続してある。
【００７１】
図１４は本実施の形態のデータ読み出し回路９０の構成の一例を示すブロック図である。図１４に示すように、データ読み出し回路９０は、読み出しデコーダ９１、読み出し出力回路９２などを備える。また、読み出し出力回路９２は、複数のＡＯＩ２２（９３）及び複数のＮＡＮＤ２（９４）などを備える。
【００７２】
図１５はＡＯＩ２２（９３）の構成を示す回路図であり、図１６はＡＯＩ２２（９３）の動作を示す論理図である。ＡＯＩ２２（９３）は、４個の入力Ａ０、Ａ１、Ｂ０、Ｂ１及び１個の出力Ｙを有する。図１４に示すように、ＡＯＩ２２（９３）の１組の入力（例えば、Ａ０及びＡ１）のうちの一つの入力には、メモリアレイ回路７０内の１個のラッチのデータ出力端子が接続され、他の入力には、読み出しデコーダ９１の出力が接続される。すなわち、前述のスタンダードセル５０、６０のラッチ回路のデータ出力端子にはＡＯＩ２２（９３）の一つの入力のみが接続された構成となっている。
【００７３】
すなわち、本実施形態の半導体メモリ装置１００は、複数のＡＯＩ２２（９３）を有するデータ読み出し回路（メモリ読出回路）９０を備える。スタンダードセル５０、６０のデータ出力端子にＡＯＩ２２（９３）の一の入力を接続してある。すなわち、ラッチ回路（ラッチセル）の１個のデータ出力端子には、ＡＯＩ２２の１個の入力だけを接続する構成とする。
【００７４】
従来のラッチ回路では、出力端に様々な回路が接続される可能性があるため、様々な回路が接続された場合でも、十分な電流を駆動できるように出力端の前段には、一般的にインバータを付加している。しかし、本実施の形態では、ラッチ回路のデータ出力端子には、ＡＯＩ２２の１個の入力だけを接続する構成としているので、電流を駆動するためのインバータを設ける必要がなく、トランジスタの数を低減することができる。
【００７５】
データ読み出し回路９０は、１ワード単位のデータを読み出す場合、アドレスをデコードして、メモリアレイ回路７０のどのラッチからデータを読み出すかを選択する。
【符号の説明】
【００７６】
１  ｐＭＯＳ拡散層
２  ｎＭＯＳ拡散層
３  ポリシリコン層
４  第１配線
５  第２配線
６  第３配線
１０  反転回路
２０  トランスミッションゲート
３０  インバータ
４０  クロックドインバータ
１１、２１、３１、４１、４２  ｐＭＯＳトランジスタ
１２、２２、３２、４３、４４  ｎＭＯＳトランジスタ
５０、６０  スタンダードセル
５１、５２、５３、５４  ラッチ回路
７０  メモリアレイ回路
８０  書き込み回路
８１  選択回路
８２  １ワード書き込みラッチ
８３  選択的クロック生成回路
８４  書き込み選択回路
９０  読み出し回路
９１  読み出しデコーダ
９２  読み出し出力回路
９３  ＡＯＩ２２
９４  ＮＡＮＤ２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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