(57)【要約】【課題】微細な構造であっても、寄生容量が抑制され、高く安定した電気特性を有するトランジスタを提供する。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化を達成する。【解決手段】基板上に第１の導電体と、第１の導電体上に第１の絶縁体と、第１の絶縁体上に固定電荷を保持する層と、固定電荷を保持する層上に、第２の絶縁体と、第２の絶縁体上にトランジスタを形成し、第１の絶縁体、第２の絶縁体、固定電荷を保持する層の膜厚を適宜調整することで、しきい値電圧Ｖｔｈを調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１の導電体と、
前記第１の導電体上に第１の絶縁体と、
前記第１の絶縁体上に電荷を保持する層と、
前記電荷を保持する層上に、第２の絶縁体と、
前記第２の絶縁体上にトランジスタと、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記電荷を保持する層は酸化ハフニウム、酸化窒化ハフニウム、酸化アルミニウム、酸化窒化アルミニウム、のいずれか一を有することを特徴とする半導体装置。
【請求項３】
基板上に第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、第１の導電体と、第１の絶縁体と、第１の電荷を保持する層と、第２の絶縁体上に設けられており、
前記第２のトランジスタは、第２の導電体と、第３の絶縁体と、第２の電荷を保持する層と、第４の絶縁体上に設けられており、
前記第１の絶縁体と、前記第３の絶縁体と、の膜厚が異なることを特徴とする半導体装置。
【請求項４】
基板上に第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、第１の導電体と、第１の絶縁体と、第１の電荷を保持する層と、第２の絶縁体上に設けられており、
前記第２のトランジスタは、第２の導電体と、第３の絶縁体と、第２の電荷を保持する層と、第４の絶縁体上に設けられており、
前記第２の絶縁体と、前記第４の絶縁体と、の膜厚が異なることを特徴とする半導体装置。
【請求項５】
基板上に第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、第１の導電体と、第１の絶縁体と、第１の電荷を保持する層と、第２の絶縁体上に設けられており、
前記第２のトランジスタは、第２の導電体と、第３の絶縁体と、第２の電荷を保持する層と、第４の絶縁体上に設けられており、
前記第１の電荷を保持する層と、前記第２の電荷を保持する層と、の膜厚が異なることを特徴とする半導体装置。
【請求項６】
請求項３乃至請求項５のいずれか一において、
前記第１の電荷を保持する層、または前記第２の電荷を保持する層は、酸化ハフニウム、酸化窒化ハフニウム、酸化アルミニウム、酸化窒化アルミニウムのいずれか一を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体装置と、バッテリ、アンテナ、筐体、または、操作スイッチの少なくとも一つと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、酸化物、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、酸化物、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、撮像装置、電子機器に関する。または、酸化物、表示装置、液晶表示装置、発光装置、記憶装置、プロセッサ、撮像装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、プロセッサ、撮像装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
【０００５】
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、画素回路と駆動回路と、を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
【０００６】
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。
【０００７】
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
【０００８】
また、非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献３参照。）。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、画素回路と駆動回路と、を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００９】
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。また、酸化物半導体からなる活性層で井戸型電位を構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献５参照。）。
【００１０】
また、回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オン電流は増加するが、一方でオフ電流の増大、しきい値の変動の増大、Ｓ値の増大が起こる。
【００１１】
そこで、微細な集積回路を形成する場合、所望のスイッチング動作を得るためにはしきい値電圧（Ｖｔｈ）を制御する必要がある。しきい値電圧（Ｖｔｈ）は、トランジスタのスイッチング特性を表す重要なパラメータであり、この値が所望の値からずれてしまうと、回路動作に支障が生じることになる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開昭６３−２３９１１７
【特許文献２】特表平１１５０５３７７
【特許文献３】特許５２１５５８９号
【特許文献４】特開２０１２−２５７１８７号公報
【特許文献５】特開２０１２−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本明細書で開示する一態様は、トランジスタのゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型である半導体装置を提供することを目的の一つとする。または、微細なトランジスタを有する半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の特性を向上させた半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。
【００１４】
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産性化を達成することを課題の一とする。または、開示する発明の一態様はトランジスタのチャネル層に、酸素を供給しやすい半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１５】
半導体装置に設けられるトランジスタは、基板上に第１の導電体と、第１の導電体上に第１の絶縁体と、第１の絶縁体上に電荷を保持する層と、電荷を保持する層上に、第２の絶縁体と、第２の絶縁体上にトランジスタと、を有する。
【００１６】
上記構成において、電荷を保持する層は酸化ハフニウム、酸化窒化ハフニウム、酸化アルミニウム、酸化窒化アルミニウム、のいずれか一を有する。
【００１７】
半導体装置に設けられるトランジスタは、基板上に第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタは、第１の導電体と、第１の絶縁体と、第１の電荷を保持する層と、第２の絶縁体上に設けられており、第２のトランジスタは、第２の導電体と、第３の絶縁体と、第２の電荷を保持する層と、第４の絶縁体上に設けられており、第１の絶縁体と、第３の絶縁体と、の膜厚が異なる。
【００１８】
半導体装置に設けられるトランジスタは、基板上に第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタは、第１の導電体と、第１の絶縁体と、第１の電荷を保持する層と、第２の絶縁体上に設けられており、第２のトランジスタは、第２の導電体と、第３の絶縁体と、第２の電荷を保持する層と、第４の絶縁体上に設けられており、第２の絶縁体と、第４の絶縁体と、の膜厚が異なる。
【００１９】
半導体装置に設けられるトランジスタは、基板上に第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタは、第１の導電体と、第１の絶縁体と、第１の電荷を保持する層と、第２の絶縁体上に設けられており、第２のトランジスタは、第２の導電体と、第３の絶縁体と、第２の電荷を保持する層と、第４の絶縁体上に設けられており、第１の電荷を保持する層と、第２の電荷を保持する層と、の膜厚が異なる。
【００２０】
半導体装置に設けられるトランジスタは、第１の電荷を保持する層、または第２の電荷を保持する層は、酸化ハフニウム、酸化窒化ハフニウム、酸化アルミニウム、酸化窒化アルミニウムのいずれか一を有する。
【００２１】
本発明の一は、上記構成の半導体装置と、バッテリ、アンテナ、筐体、または、操作スイッチの少なくとも一つと、を有する電子機器である。
【発明の効果】
【００２２】
半導体装置のしきい値電圧を適正化することができる。または、半導体装置において、微細化に伴う電気特性の低下を抑制することができる。
【００２３】
また、オン電流の高いトランジスタを提供することができる。また、高速動作が可能なトランジスタを提供することができる。また、本発明のトランジスタは、オン電流が高くオフ電流が低いため、トランジスタの駆動特性が良好なものとなる。また、微細な構造であっても、高く安定した電気特性を有するトランジスタを提供することができる。
【００２４】
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産性化を達成することができる。または、新規な半導体装置などを提供することが出来る。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の一形態を示す断面図。
【図２】半導体装置の一形態を示す断面図及び上面図。
【図３】半導体装置の断面図および等価回路を説明する図。
【図４】半導体装置の一様態に係る式（１）を説明する図。
【図５】半導体装置の一形態を示す断面図及び上面図。
【図６】半導体装置の一形態を示す断面図及び上面図。
【図７】半導体装置の一形態を示す断面図及び上面図。
【図８】半導体装置の一形態を示す断面図。
【図９】半導体装置の一形態を示す断面図。
【図１０】半導体装置の一形態を示す断面図。
【図１１】半導体装置の一形態を示す断面図。
【図１２】半導体装置の一態様を示す断面図。
【図１３】半導体装置の一態様を示す断面図。
【図１４】半導体装置の一態様を示す断面図。
【図１５】半導体装置の一態様を示す断面図。
【図１６】半導体装置の一形態を示す断面図。
【図１７】半導体装置の一形態を示す断面図。
【図１８】半導体装置の一形態を示す断面図。
【図１９】半導体装置の一形態を示す断面図及び上面図。
【図２０】本発明の一態様に係る酸化物半導体の原子数比を説明する図。
【図２１】本発明の一態様に係る半導体装置を示す回路図。
【図２２】本発明の一態様に係る半導体装置を示す断面図。
【図２３】本発明の一態様に係る半導体装置を示す断面図。
【図２４】本発明の一態様に係る半導体装置を示す断面図。
【図２５】本発明の一態様に係る半導体装置を示す回路図。
【図２６】本発明の一態様に係る半導体装置を示す断面図。
【図２７】本発明の一態様に係る半導体装置を示す断面図。
【図２８】本発明の一態様に係る半導体装置を示す断面図。
【図２９】本発明の一態様に係る半導体装置を示す回路図。
【図３０】本発明の一態様に係る半導体装置を示す断面図。
【図３１】本発明の一態様に係る半導体装置を示す回路図。
【図３２】本発明の一態様に係る半導体装置を示す上面図。
【図３３】本発明の一態様に係る半導体装置を示すブロック図。
【図３４】本発明の一態様に係る半導体装置を示す断面図。
【図３５】本発明の一態様に係る半導体装置を示す断面図。
【図３６】本発明の一態様に係る半導体装置を示す斜視図および断面図。
【図３７】本発明の一態様に係る半導体装置を示すブロック図。
【図３８】本発明の一態様に係る半導体装置を示す回路図。
【図３９】本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。
【図４０】本発明の一態様に係る半導体装置を示す回路図および断面図。
【図４１】本発明の一態様に係る電子機器を示す斜視図。
【図４２】実施例の試料の構成図およびトランジスタのＶｆｂを説明する図。
【図４３】実施例の半導体装置のＳＴＥＭ断面写真。
【発明を実施するための形態】
【００２６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２８】
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２９】
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３０】
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有する場合がある。
【００３１】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００３２】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３３】
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
【００３４】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３５】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３６】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３７】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３８】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３９】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００４０】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００４１】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００４２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００４３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４４】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４６】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４７】
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１乃至図７を用いて説明する。
【００４８】
＜半導体装置の構成例１＞
本実施の形態では、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。図１は、基板１９０上に、導電体１１５を有する絶縁体１１１、絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１を有する層１００を有する半導体装置である。
【００４９】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、および固定電荷層１２２の内部に存在する電子（以下、固定電荷という）により、固定電荷層１２２は負に帯電している。詳細は後述するが、導電体１１５に負の電圧が印加された時と同様に、導電体１１５、絶縁体１２１、固定電荷層１２２が容量として機能することにより、トランジスタ１０１のしきい値電圧をプラス方向へ変動させることができる。トランジスタ１０１のしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとすることができる。
【００５０】
なお、導電体１１５は、少なくとも、固定電荷層１２２および絶縁体１２１と積層構造を有することで、容量の片側の電極として機能すればよく、他の機能を有していてもよい。
【００５１】
例えば、トランジスタ１０１の第２のゲート電極（バックゲート電極ともいう。）としての機能を有していてもよい。例えば、導電体１１５に、トランジスタ１０１のゲート電極と同じ電圧を印加した場合、酸化物半導体１３０の上下から電界を印加することが可能となるため、トランジスタのオン電流を大きくすることができる。また、トランジスタのオフ電流を小さくすることができる。
【００５２】
また、導電体１１５は、配線としての機能を有していてもよい。例えば、複数のトランジスタや他の構造体を積層して形成する場合、トランジスタ１０１以外のトランジスタ、または他の構造体に電圧を印加するための配線としての機能を兼ねていてもよい。
【００５３】
また、導電体１１５に印加する電圧は、可変であってもよいし、固定であってもよい。導電体１１５に印加する電圧を可変にする場合、電圧を制御する回路を導電体１１５と電気的に接続してもよい。
【００５４】
なお、当該構成において、固定電荷層１２２から固定電荷が流失しないことが求められる。従って、絶縁体１２１および絶縁体１２３の電子親和力を、固定電荷層１２２の電子親和力よりも小さくし、絶縁体１２１および絶縁体１２３のバンドギャップを、固定電荷層１２２のバンドギャップよりも大きくすると、固定電荷層１２２の内部、あるいは、他の絶縁体との界面にある電子を保持する上で効果的である。また、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の膜厚の合計は、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが５ｎｍ以上であることが好ましい。
【００５５】
固定電荷層１２２を有することで、トランジスタ１０１のしきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【００５６】
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図２（Ａ）、図２（Ｂ）、および図２（Ｃ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図２（Ａ）は上面図であり、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００５７】
本発明の一態様は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５と、導電体１１５上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に形成されたトランジスタ１０１および絶縁体１７０と、を有する。
【００５８】
また、トランジスタ１０１は、ゲート電極として機能する導電体１６０と、ゲート絶縁層として機能する絶縁体１５０と、チャネルが形成される領域を有する酸化物半導体１３０と、ソースまたはドレインの一方として機能する導電体１４０ａと、ソースまたはドレインの他方として機能する導電体１４０ｂと、を有する。
【００５９】
また、酸化物半導体１３０は、酸化物半導体１３０ａと、酸化物半導体１３０ａ上の酸化物半導体１３０ｂと、酸化物半導体１３０ｂ上の酸化物半導体１３０ｃと、を有する。なお、トランジスタ１０１をオンさせると、主として酸化物半導体１３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物半導体１３０ａおよび酸化物半導体１３０ｃは、酸化物半導体１３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【００６０】
ここで、図３に、図２に示す半導体装置の断面の簡略図に、積層構造に対応する等価回路を重ねた模式図を示す。なお、図２に示す半導体装置の構成要素と、同じ構成要素には同符号を付記する。
【００６１】
固定電荷層１２２の面積当たりの電荷量をＱｂ（電荷の重心位置は固定電荷層の中央とする）とし、絶縁体１２１と固定電荷層１２２の面積当たりの合成容量をＣｂｇ１、固定電荷層１２２と絶縁体１２３の面積当たりの合成容量をＣｂｇ２とする。また、酸化物半導体１３０ａの面積当たりの容量をＣＳ１、酸化物半導体１３０ｂの面積当たりの容量をＣＳ２、酸化物半導体１３０ｃの面積当たりの容量をＣＳ３、および絶縁体１５０の面積当たりの容量をＣｔｇとする。また、導電体１１５の電位をＶｂｇ、導電体１６０の電位をＶｔｇとする。
【００６２】
従って、図２、及び図３に示す半導体装置において、導電体１６０から導電体１１５までの積層構造は、導電体１６０と導電体１１５との間に、絶縁体１２１、固定電荷層１２２、絶縁体１２３、酸化物半導体１３０ａ、酸化物半導体１３０ｂ、酸化物半導体１３０ｃ、および絶縁体１５０に対応する容量を有する等価回路として示すことができる。
【００６３】
このとき、固定電荷層１２２の面積当たりの電荷量Ｑｂによるしきい値電圧Ｖｔｈの変動量ΔＶｔｈは、式（１）で表すことができる。なお、ＣＢはＣｂｇ２とＣｂｇ１とＣＳ１との面積当たりの合成容量、ＣＭはＣｂｇ２とＣＳ１との面積当たりの合成容量、ＣＴはＣＳ２とＣＳ３とＣｔｇとの面積当たりの合成容量とする。
【００６４】
【数１】
2017143239.tif 000003
【００６５】
ここで、図４（Ａ）および図４（Ｂ）に、図３の等価回路において、式（１）を用いて、変動量ΔＶｔｈを算出した結果を示す。なお、算出するにあたり、絶縁体１２１および絶縁体１２３の比誘電率を４．１とし、膜厚は変数とした。また、固定電荷層１２２の比誘電率を１６．４、膜厚を２０ｎｍとした。また、酸化物半導体１３０ａの比誘電率を１５、膜厚を２０ｎｍ、酸化物半導体１３０ｂの比誘電率を１５、膜厚を１５ｎｍ、酸化物半導体１３０ｃの比誘電率を１５、膜厚を５ｎｍ、とした。さらに、絶縁体１５０の比誘電率を４．１、膜厚を１０ｎｍとした。
【００６６】
また、Ｑｂは、−１×１０１２ｅ／ｃｍ２の負電荷を、固定電荷層１２２の重心位置として、膜の中央（両界面から１０ｎｍ）に仮定した。従って、絶縁体１２１の面積当たりの容量と固定電荷層１２２の面積当たりの容量の半分が合成され、合成容量Ｃｂｇ１となる。また、絶縁体１２３の面積当たりの容量と固定電荷層１２２の面積当たりの容量の半分が合成され、合成容量Ｃｂｇ２となる。
【００６７】
図４（Ａ）には、変動量ΔＶｔｈを、絶縁体１２１の膜厚を０ｎｍから１００ｎｍまで、１ｎｍごとに算出した結果を示す。なお、実線は、絶縁体１２３の膜厚を１０ｎｍとした場合の結果を示す。また、破線は、絶縁体１２３の膜厚を２０ｎｍとした場合の結果を示す。また、一点破線は、絶縁体１２３の膜厚を３０ｎｍとした場合の結果を示す。
【００６８】
図４（Ａ）、および式（１）より、Ｃｂｇ１が小さくなるほど、変動量ΔＶｔｈの絶対値は大きくなる。つまり、Ｑｂが負である場合、固定電荷層１２２と導電体１１５との間に位置する絶縁体１２１の膜厚が厚くなるほど、しきい値電圧Ｖｔｈのプラス方向の変動量ΔＶｔｈが大きくなることがわかる。
【００６９】
また、図４（Ｂ）には、変動量ΔＶｔｈを、絶縁体１２３の膜厚を０ｎｍから１００ｎｍまで、１ｎｍごとに算出した結果を示す。なお、実線は、絶縁体１２１の膜厚を１０ｎｍとした場合の結果を示す。また、破線は、絶縁体１２１の膜厚を２０ｎｍとした場合の結果を示す。また、一点破線は、絶縁体１２１の膜厚を３０ｎｍとした場合の結果を示す。
【００７０】
図４（Ｂ）、および式（１）より、ＣＭが大きくなるほど、変動量ΔＶｔｈは大きくなる。つまり、Ｑｂが負である場合、固定電荷層１２２とトランジスタ１０１との間に位置する絶縁体１２３の膜厚が薄くなるほどしきい値電圧Ｖｔｈのプラス方向の変動量が大きくなることがわかる。
【００７１】
また、Ｑｂが負に大きくなるほど、変動量ΔＶｔｈは大きくなる。つまり、固定電荷層１２２の膜厚が厚くなると、しきい値電圧Ｖｔｈのプラス方向の変動量が大きくなることがわかる。
【００７２】
なお、例えば、固定電荷が固定電荷層１２２と絶縁体１２１との界面に局在している場合、固定電荷層１２２が厚くなっても、しきい値電圧Ｖｔｈの変動量はほとんど変化しない。一方、固定電荷が固定電荷層１２２と絶縁体１２１との界面に局在していない場合、固定電荷層１２２が厚くなることで、しきい値電圧の変動量ΔＶｔｈは大きくなる。
【００７３】
また、ＣＴが小さく、ＣＢが大きくなるような構成とすることでΔＶｔｈの変動量が大きくなり、制御性の向上を図ることができる。つまり、トランジスタ１０１を構成する全ての層の膜厚、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の膜厚を適宜調整することで、しきい値電圧Ｖｔｈを調整することが可能となる。
【００７４】
基板１９０として使用することができる基板に大きな制限はない。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素からなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板として用いてもよい。
【００７５】
また、基板として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを直接作製してもよいし、他の作製基板にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体を含むトランジスタとの間に剥離層を設けるとよい。
【００７６】
絶縁体１１１は、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。また、絶縁体１１１は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、基板からの水素等の不純物の混入を防ぐ層として機能する。また、絶縁体１１１は、積層構造としてもよい。
【００７７】
導電体１１５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００７８】
絶縁体１２１および絶縁体１２３は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。なお、絶縁体１２３として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体１３０に接して設けることにより、酸化物半導体１３０中の酸素欠損を補償することができる。なお、絶縁体１２１と絶縁体１２３とは、必ずしも同じ材料を用いて形成しなくともよい。
【００７９】
また、絶縁体１２１および絶縁体１２３は、積層構造としてもよい。例えば、過剰酸素を含む絶縁膜を酸化物半導体１３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体１３０への水素等の不純物の侵入を防ぐことができる。
【００８０】
固定電荷層１２２は、酸化ハフニウム、酸化窒化ハフニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウム、酸化窒化ジルコニウム、窒化シリコン、酸化タンタル、酸化チタン、ＳＴＯ（Ｓｔｒｏｎｔｉｕｍ  Ｔｉｔａｎ  Ｏｘｉｄｅ）、ＢＳＴ（Ｂａｒｉｕｍ  Ｓｔｒｏｎｔｉｕｍ  Ｔｉｔａｎ  Ｏｘｉｄｅ）などを用いることができる。なお、固定電荷層１２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【００８１】
また、絶縁体１２１、絶縁体１２３、または固定電荷層１２２のいずれかを、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物半導体１３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
【００８２】
なお、絶縁体１２１と絶縁体１２３とを酸化シリコン、固定電荷層１２２を酸化ハフニウムで構成する場合、絶縁体１２１および絶縁体１２３は、化学的気相成長法（ＣＶＤ法、原子層堆積（ＡＬＤ）法を含む）で形成し、固定電荷層１２２は、スパッタリング法で形成してもよい。なお、固定電荷層１２２の形成に、スパッタリング法を用いることで、固定電荷層１２２が低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
【００８３】
酸化物半導体１３０に、適用可能な酸化物としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
【００８４】
なお、酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
【００８５】
ここで、酸化物半導体１３０が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。酸化物半導体１３０が有するインジウム、元素Ｍ及び亜鉛の原子数の比、ｘ：ｙ：ｚの好ましい範囲について、図２０（Ａ）および図２０（Ｂ）を用いて説明する。
【００８６】
図２０（Ａ）および図２０（Ｂ）は、酸化物半導体１３０が有するインジウム、元素Ｍ及び亜鉛の原子数の比の範囲について示している。ここで図２０（Ａ）および図２０（Ｂ）では、元素ＭがＧａの例を示している。なお、酸素の原子数比については図２０（Ａ）および図２０（Ｂ）には記載しない。
【００８７】
例えば、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数）で表されるホモロガス相（ホモロガスシリーズ）が存在することが知られている。ここで、例として元素ＭがＧａである場合を考える。図２０に太い直線で示した領域は、例えばＩｎ２Ｏ３、Ｇａ２Ｏ３、及びＺｎＯの粉末を混合し、１３５０℃で焼成した場合に、単一相の固溶域をとり得ることが知られている組成である。また、図２０に四角のシンボルで示す座標は、スピネル型の結晶構造が混在しやすいことが知られている組成である。
【００８８】
例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ２Ｏ４などのＺｎＭ２Ｏ４で表される化合物が知られている。また、図２０（Ａ）および図２０（Ｂ）に示すようにＺｎＧａ２Ｏ４の近傍の組成、つまりｘ，ｙ及びｚが（ｘ：ｙ：ｚ）＝（０：２：１）に近い値を有する場合には、スピネル型の結晶構造が形成、あるいは混在しやすい。
【００８９】
酸化物半導体１３０はＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。また、キャリア移動度を高めるためにはＩｎの含有率を高めることが好ましい。
【００９０】
インジウム、元素Ｍ及び亜鉛を有する酸化物半導体１３０では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物半導体はインジウムの含有率が少ない酸化物半導体と比較して移動度が高くなる。そのため、酸化物半導体１３０にインジウムの含有量が多い酸化物半導体を用いることで、キャリア移動度を高めることができる。
【００９１】
よって、酸化物半導体１３０の有するインジウム、元素Ｍ及び亜鉛の原子数の比、ｘ：ｙ：ｚは、例えば図２０（Ｂ）に示す領域１１の範囲であることが好ましい。ここで、領域１１は、第１の座標Ｋ（ｘ：ｙ：ｚ＝８：１４：７）と、第２の座標Ｌ（ｘ：ｙ：ｚ＝２：５：７）と、第３の座標Ｍ（ｘ：ｙ：ｚ＝５１：１４９：３００）と、第４の座標Ｎ（ｘ：ｙ：ｚ＝４６：２８８：８３３）と、第５の座標Ｏ（ｘ：ｙ：ｚ＝０：２：１１）と、第６の座標Ｐ（ｘ：ｙ：ｚ＝０：０：１）と、第７の座標Ｑ（ｘ：ｙ：ｚ＝１：０：０）とを、順番に線分で結んだ範囲内の原子数の比を有する領域である。なお、領域１１には、直線上の座標も含む。
【００９２】
ｘ：ｙ：ｚを図２０（Ｂ）に示す領域１１とすることにより、ナノビーム回折においてスピネル型の結晶構造が観測される割合をなくすことができる、または極めて低くすることができる。よって、優れたＣＡＡＣ−ＯＳ膜を得ることができる。また、ＣＡＡＣ構造とスピネル型の結晶構造の境界におけるキャリア散乱等を減少させることができるため、酸化物半導体１３０をトランジスタに用いた場合に、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【００９３】
また、酸化物半導体１３０中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体１３０中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体１３０のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることが好ましい。また、酸化物半導体１３０中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
【００９４】
また、酸化物半導体１３０中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体１３０の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００９５】
また、酸化物半導体１３０中に水素が含まれると、キャリア密度を増大させてしまう場合がある。さらに、酸化物半導体１３０おいて、不純物として含まれる水素は、酸化物表面に移動すると、表面近くの酸素と結合し、水分子となって脱離することがある。その際、水分子として脱離したＯの位置に酸素欠損ＶＯが形成される。そのため、酸化物半導体１３０の水素濃度は十分に低減されていることが望ましい。したがって、酸化物半導体１３０は、ＴＤＳ分析（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｍｅｔｒｙ：昇温脱離ガス分光法）の水分子数換算にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、１．０×１０２１個／ｃｍ３（１．０個／ｎｍ３）以下、好ましくは１．０×１０２０個／ｃｍ３（０．１個／ｎｍ３）以下の水分子として観測できるものとする。
【００９６】
ここで、ＴＤＳ分析を用いた水の放出量の測定方法について、以下に説明する。
【００９７】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【００９８】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の水分子の放出量（ＮＨ２Ｏ）は、下に示す式で求めることができる。ここでは、ＴＤＳ分析で得られる質量電荷比１８で検出されるガスの全てが水分子由来と仮定する。ＣＨ４の質量電荷比は１８であるが、存在する可能性が低いものとしてここでは考慮しない。また、水素の同位体である質量数２および質量数３の水素分子を含む水分子と、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む水分子とについても、自然界における存在比率が極微量であるため考慮しない。
【００９９】
【数２】
2017143239.tif 000004
【０１００】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＨ２Ｏは、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上記式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定した。
【０１０１】
なお、ＮＨ２Ｏは水分子の放出量である。水素原子に換算したときの放出量は、水分子の放出量の２倍となる。
【０１０２】
なお、酸化物半導体中の不純物としての水素は、水素原子、水素イオン、水素分子、ヒドロキシ基、水酸化物イオンなどの状態となっており、水分子として存在することは難しい。
【０１０３】
水素濃度が十分に低減された結晶を有する酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。つまり、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、消費電力が低減された半導体装置を提供することができる。
【０１０４】
また、図２に示す半導体装置において、酸化物半導体１３０と導電体１６０の間に、絶縁体１５０の他にバリア膜を設けてもよい。もしくは、酸化物半導体１３０ｃにバリア性があるものを用いてもよい。
【０１０５】
導電体１６０、導電体１４０ａおよび導電体１４０ｂは、導電体１１５と同様の材料を用いることができる。例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０６】
また、絶縁体１５０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。なお、絶縁体１５０として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体１３０に接して設けることにより、酸化物半導体１３０中の酸素欠損を補償することができる。
【０１０７】
また、絶縁体１５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体１３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０１０８】
また、絶縁体１５０は、積層構造としてもよい。例えば、過剰酸素を含む絶縁膜を酸化物半導体１３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体１３０への水素等の不純物の侵入を防ぐことができる。
【０１０９】
上記構成を有することで、酸化物半導体を用いたトランジスタにおいて、しきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであっても非導通状態（オフ状態）であるノーマリーオフ型のトランジスタを提供することができる。
【０１１０】
また、絶縁体１２１、固定電荷層１２２、絶縁体１２３の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０１１１】
＜トランジスタ構造２＞
図５には、トランジスタ１０１に適応できる構造の一例を示す。図５（Ａ）はトランジスタ１０１の上面を示す。なお、図の明瞭化のため、図５（Ａ）において一部の膜は省略されている。また、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図５（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０１１２】
なお、図５に示すトランジスタ１０１において、図２に示したトランジスタ１０１を構成する構造と同機能を有する構造には、同符号を付記する。従って、基板１９０上に形成されたトランジスタ１０１は、ゲート電極として機能する導電体１６０と、ゲート絶縁層として機能する絶縁体１５０と、酸化物半導体１３０ａ、酸化物半導体１３０ｂおよび酸化物半導体１３０ｃを有する酸化物半導体１３０と、ソース電極またはドレイン電極の一方として機能を有する導電体１４０ａと、ソース電極またはドレイン電極の他方として機能を有する導電体１４０ｂと、を有する。
【０１１３】
図５に示す構造は、導電体１４０ａ、および導電体１４０ｂの三方の端部が、酸化物半導体１３０の端部の一部と一致している。従って、導電体１４０ａ、および導電体１４０ｂと酸化物半導体１３０とを、同時に整形することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０１１４】
また、当該構造は、酸化物半導体１３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体１６０の電界によって、電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、絶縁体１５０を介して、導電体１６０と対向する酸化物半導体１３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
【０１１５】
＜トランジスタ構造３＞
図６には、トランジスタ１０１に適応できる構造の一例を示す。図６（Ａ）はトランジスタ１０１の上面を示す。なお、図の明瞭化のため、図６（Ａ）において一部の膜は省略されている。また、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図６（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０１１６】
なお、図６に示すトランジスタ１０１において、図２に示したトランジスタ１０１を構成する構造と同機能を有する構造には、同符号を付記する。従って、基板１９０上に形成されたトランジスタ１０１は、ゲート電極として機能する導電体１６０と、ゲート絶縁層として機能する絶縁体１５０と、酸化物半導体１３０ａ、酸化物半導体１３０ｂ、および酸化物半導体１３０ｃ、を有する酸化物半導体１３０と、ソース電極またはドレイン電極の一方として機能する導電体１４０ａと、ソース電極またはドレイン電極の他方として機能する導電体１４０ｂと、を有する。
【０１１７】
図６に示す構造は、絶縁体１７０に形成された開口部に、酸化物半導体１３０ｃ、絶縁体１５０、導電体１６０が形成されている。また、導電体１４０ａ、および導電体１４０ｂの一方の端部と、絶縁体１７０に形成された開口部の端部が一致している。さらに、導電体１４０ａ、および導電体１４０ｂの三方の端部が、酸化物半導体１３０の端部の一部と一致している。従って、導電体１４０ａ、および導電体１４０ｂは、酸化物半導体１３０または絶縁体１７０の開口部と、同時に整形することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０１１８】
さらに、図６に示すトランジスタ１０１は、導電体１４０ａおよび導電体１４０ｂと、導電体１６０と、がほとんど重ならない構造を有するため、導電体１６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ１０１を提供することができる。
【０１１９】
また、当該構造は、酸化物半導体１３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体１６０の電界によって、電気的に取り囲むことができる。ｓ−ｃｈａｎｎｅｌ構造を有する為、絶縁体１５０を介して、導電体１６０と対向する酸化物半導体１３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
【０１２０】
＜トランジスタ構造４＞
図７には、トランジスタ１０１に適応できる構造の一例を示す。図７（Ａ）はトランジスタ１０１の上面を示す。なお、図の明瞭化のため、図７（Ａ）において一部の膜は省略されている。また、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図７（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０１２１】
なお、図７に示すトランジスタ１０１において、図２に示したトランジスタ１０１を構成する構造と同機能を有する構造には、同符号を付記する。従って、基板１９０上に形成されたトランジスタ１０１は、ゲート電極として機能する導電体１６０と、ゲート絶縁層として機能する絶縁体１５０と、酸化物半導体１３０ａ、酸化物半導体１３０ｂ、および酸化物半導体１３０ｃ、を有する酸化物半導体１３０と、を有する。また、本構造において、酸化物半導体１３０は、ソース領域またはドレイン領域の一方として機能する領域１４１ａと、ソース領域またはドレイン領域の他方として機能する領域１４１ｂと、を有する。
【０１２２】
図７に示す構造は、酸化物半導体１３０に、ソース領域またはドレイン領域の一方として機能する領域１４１ａ、およびソース領域またはドレイン領域の他方として機能する領域１４１ｂとが設けられている。当該領域は、導電体１６０をマスクとしてホウ素、リン、アルゴンなどの不純物を酸化物半導体１３０に添加することによって形成することができる。また、絶縁体１７０を窒化珪素膜などの水素を含む絶縁体とすることで、水素を酸化物半導体１３０の一部に拡散させることで形成することができる。そのため、マスクまたは工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０１２３】
また、当該構造は、酸化物半導体１３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体１６０の電界によって、電気的に取り囲むことができる。ｓ−ｃｈａｎｎｅｌ構造のため、絶縁体１５０を介して、導電体１６０と対向する酸化物半導体１３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
【０１２４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２５】
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図８および図９を用いて説明する。
【０１２６】
＜半導体装置の構成例２＞
本実施の形態では、図８（Ａ）に示す、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。図８は、基板１９０上に、導電体１１５を有する絶縁体１１１、絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２を有する層１００を有する半導体装置である。
【０１２７】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、および固定電荷層１２２の内部に存在する固定電荷により、固定電荷層１２２は負に帯電している。そのため、導電体１１５に電圧が印加された際に、導電体１１５、絶縁体１２１の導電体１１５と重畳する領域、および固定電荷層１２２の導電体１１５と重畳する領域が、容量として機能することにより、導電体１１５上に位置するトランジスタ１０１のしきい値電圧を変動させることができる。トランジスタ１０１のしきい値電圧Ｖｔｈをプラス方向に変動させることで、ゲート電圧Ｖｇが０Ｖであっても非導通状態であるノーマリーオフ型のトランジスタとすることができる。
【０１２８】
一方、トランジスタ１０２の下層には、導電体１１５を有していないため、導電体１１５に電圧が印加されたとしても、しきい値電圧が変動しない。従って、トランジスタ１０２は、ノーマリーオン型のトランジスタとして機能する。
【０１２９】
つまり、トランジスタ１０１の下層では、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造を形成し、トランジスタ１０２の下層は、導電体１１５を有しない絶縁体１２１、固定電荷層１２２、および絶縁体１２３の積層構造とすることで、同じ構成のトランジスタを用いて、同一の基板内で、ノーマリーオフ型とノーマリーオン型のトランジスタを容易に作り分けることができる。なお、絶縁体１２１、固定電荷層１２２、絶縁体１２３の膜厚を適宜調整することで、トランジスタ１０１のしきい値電圧を調整することができる。
【０１３０】
＜半導体装置の構造１＞
図８（Ｂ）では、本発明の一態様に係る具体的な構成について説明する。図８（Ｂ）は、本発明の一態様に係るトランジスタの断面図である。なお、図８（Ｂ）に示す半導体装置において、図２に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１３１】
基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５と、導電体１１５上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に形成されたトランジスタ１０２と、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２上に形成された絶縁体１７０と、を有する半導体装置である。
【０１３２】
また、トランジスタ１０１は、ゲート電極として機能する導電体１６０と、ゲート絶縁層として機能する絶縁体１５０と、チャネルが形成される領域を有する酸化物半導体１３０と、ソースまたはドレインの一方として機能する導電体１４０ａと、ソースまたはドレインの他方として機能する導電体１４０ｂと、を有する。なお、酸化物半導体１３０は、酸化物半導体１３０ａと、酸化物半導体１３０ａ上の酸化物半導体１３０ｂと、酸化物半導体１３０ｂ上の酸化物半導体１３０ｃと、を有する。
【０１３３】
また、トランジスタ１０２は、ゲート電極として機能する導電体１６２と、ゲート絶縁層として機能する絶縁体１５２と、チャネルが形成される領域を有する酸化物半導体１３２と、ソースまたはドレインの一方として機能する導電体１４２ａと、ソースまたはドレインの他方として機能する導電体１４２ｂと、を有する。なお、酸化物半導体１３２は、酸化物半導体１３２ａと、酸化物半導体１３２ａ上の酸化物半導体１３２ｂと、酸化物半導体１３２ｂ上の酸化物半導体１３２ｃと、を有する。
【０１３４】
本構造において、トランジスタ１０１は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造と重畳する。一方、トランジスタ１０２は、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の積層構造と重畳する。
【０１３５】
なお、当該構造は、絶縁体１１１に導電体１１５をトランジスタ１０１と重畳する位置に形成後、絶縁体１２１を形成すればよい。なお、絶縁体１１１と絶縁体１２１は必ずしも異なる層である必要はない。例えば、基板上に導電体１１５を形成後、基板全面に絶縁膜を形成した後、機械的化学的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などにより、絶縁膜の上面を平坦にすることで、絶縁体１１１と絶縁体１２１の機能を兼ねた絶縁体を形成してもよい。
【０１３６】
従って、絶縁体１２１よりも上方に形成される固定電荷層１２２、トランジスタ１０１、およびトランジスタ１０２は同時に形成することができる。
【０１３７】
上記構造とすることで、同一の基板内で、ノーマリーオフ型のトランジスタとノーマリーオン型のトランジスタを、容易に作り分けることができる。なお、絶縁体１２１、固定電荷層１２２、絶縁体１２３の膜厚を適宜調整することで、しきい値電圧Ｖｔｈを制御することができる。
【０１３８】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０１３９】
＜半導体装置の構成例３＞
本実施の形態では、図９（Ａ）に示す、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。図９は、基板１９０上に、導電体１１５および導電体１１６を有する絶縁体１１１、絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２を有する層１００を有する半導体装置である。
【０１４０】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、および固定電荷層１２２の内部に存在する固定電荷により、固定電荷層１２２は負に帯電している。そのため、導電体１１５に電圧が印加された際に、導電体１１５、絶縁体１２１の導電体１１５と重畳する領域、および固定電荷層１２２の導電体１１５と重畳する領域が、容量として機能することにより、導電体１１５上に位置するトランジスタ１０１のしきい値電圧をプラス方向へ変動させることができる。トランジスタ１０１のしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであっても非導通状態であるノーマリーオフ型のトランジスタとすることができる。
【０１４１】
一方、トランジスタ１０２の下層には、固定電荷層１２２を有していないため、導電体１１６に電圧が印加されたとしても、しきい値電圧は変動しない。
【０１４２】
つまり、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造を形成し、トランジスタ１０２の下層は、導電体１１６、絶縁体１２１、および絶縁体１２３の積層構造とすることで、同じ構成のトランジスタを用いて、同一基板内で、しきい値電圧が異なるトランジスタとして機能させることができる。なお、絶縁体１２１、固定電荷層１２２、絶縁体１２３の膜厚を適宜調整することで、しきい値電圧を調整することができる。
【０１４３】
＜半導体装置の構造２＞
図９（Ｂ）では、本発明の一態様に係る具体的な構成について説明する。図９（Ｂ）は、本発明の一態様に係るトランジスタの断面図である。なお、図９（Ｂ）に示す半導体装置において、図８（Ｂ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１４４】
基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に導電体１１５と重畳するように形成された固定電荷層１２２と、絶縁体１２１および固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に形成されたトランジスタ１０２と、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２上に形成された絶縁体１７０と、を有する半導体装置である。
【０１４５】
本構造において、トランジスタ１０１は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造と重畳する。一方、トランジスタ１０２は、導電体１１６、絶縁体１２１、および絶縁体１２３の積層構造と重畳する。
【０１４６】
なお、当該構造において導電体１１６は、導電体１１５と同様の材料を用いることができる。また、導電体１１５と同様の工程により形成することができる。
【０１４７】
上記構造とすることで、同一の基板内で、しきい値電圧が異なるトランジスタを容易に作り分けることができる。なお、絶縁体１２１、固定電荷層１２２、絶縁体１２３の膜厚を適宜調整することで、しきい値電圧を制御することができる。
【０１４８】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０１４９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５０】
（実施の形態３）
本実施の形態では、半導体装置の一形態を、図１０および図１１を用いて説明する。
【０１５１】
＜半導体装置の構成例４＞
本実施の形態では、図１０に示す、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。なお、図１０に示す半導体装置において、図８（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１５２】
図１０は、基板１９０上に、導電体１１６を有する絶縁体１１１、絶縁体１１２、導電体１１５を有する絶縁体１１３、絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２を有する層１００を有する半導体装置である。
【０１５３】
なお、当該構造において、トランジスタ１０１と導電体１１５との間の絶縁体と、トランジスタ１０２と導電体１１６との間の絶縁体とにおいて、合計の膜厚が異なる構成であればよい。従って、絶縁体１１２は必ずしも必須の構成ではない。
【０１５４】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、および固定電荷層１２２の内部に存在する固定電荷により、固定電荷層１２２は負に帯電している。
【０１５５】
そのため、導電体１１５に電圧が印加された際に、導電体１１５、固定電荷層１２２の導電体１１５と重畳する領域、および固定電荷層１２２と導電体１１５との間に位置する絶縁体が容量として機能する。従って、導電体１１５上に位置するトランジスタ１０１のしきい値電圧をプラス方向へ変動させることができる。
【０１５６】
また、導電体１１６に電圧が印加された際に、導電体１１６、固定電荷層１２２の導電体１１６と重畳する領域、および固定電荷層１２２と導電体１１６との間に位置する絶縁体が容量として機能する。従って、導電体１１６上に位置するトランジスタ１０２のしきい値電圧をプラス方向へ変動することができる。
【０１５７】
ここで、実施の形態１で示した式（１）より、Ｃｂｇ１が小さくなるほど、変動量ΔＶｔｈは大きくなる。つまり、固定電荷層１２２と、導電体１１５または導電体１１６との間に位置する絶縁体の膜厚が厚くなるほどしきい値電圧をプラス方向の変動量が大きくなることがわかる。
【０１５８】
図１０に示す半導体装置は、トランジスタ１０２の下層における、固定電荷層１２２と導電体１１６の間の絶縁体は、トランジスタ１０１の下層における、固定電荷層１２２と導電体１１５の間の絶縁体よりも、絶縁体１１３および絶縁体１１２の膜厚の分厚くなる。従って、トランジスタ１０２のしきい値電圧は、トランジスタ１０１のしきい値電圧よりもプラス方向に変動している。
【０１５９】
つまり、固定電荷層１２２、固定電荷層１２２と導電体１１５の間の絶縁体、固定電荷層１２２と導電体１１６の間の絶縁体、および固定電荷層１２２とトランジスタを有する層１００との間の絶縁体の膜厚を適宜調整することで、同じ構成のトランジスタを用いて、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０１６０】
また、導電体１１５または導電体１１６は、固定電荷層１２２と容量を形成する機能の他に、１つ以上の機能を有していてもよい。なお、導電体１１５と導電体１１６は必ずしも同じ機能とする必要はなく、導電体１１５と導電体１１６とには、それぞれ異なる電圧を、それぞれ異なるタイミングで印加してもよい。
【０１６１】
例えば、導電体１１５は、トランジスタ１０１の第２のゲート電極としての機能を有し、導電体１１６は、配線としての機能を有していてもよい。
【０１６２】
また、導電体１１５または導電体１１６に印加する電圧は、可変であってもよいし、固定であってもよい。導電体１１５または導電体１１６に印加する電圧を可変にする場合、電圧を制御する回路を導電体１１５または導電体１１６と電気的に接続してもよい。
【０１６３】
＜半導体装置の構造３＞
図１１（Ａ）では、本発明の一態様に係る具体的な構成について説明する。図１１（Ａ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１１（Ａ）に示す半導体装置において、図８（Ｂ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１６４】
図１１（Ａ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１６と、絶縁体１１１および導電体１１６上に形成された絶縁体１１２と、絶縁体１１２上に形成された絶縁体１１３と、絶縁体１１３に埋め込まれた導電体１１５と、導電体１１５および絶縁体１１３上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０１６５】
本構造において、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。また、トランジスタ１０２の下層は、導電体１１６、絶縁体１１２、絶縁体１１３、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の積層構造とする。
【０１６６】
なお、当該構造は、絶縁体１１１に導電体１１６をトランジスタ１０２と重畳する位置に形成後、絶縁体１１２を形成する。次に、トランジスタ１０１と重畳する位置に導電体１１５を形成した後、絶縁体１１３を形成する。絶縁体１１３を形成後、機械的化学的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などにより、導電体１１５が露出するまで、絶縁体１１３の上面を平坦にすればよい。ＣＭＰ処理を行うことで、絶縁体１１３および導電体１１５の上方に形成する膜の被膜性を向上することができる。
【０１６７】
また、当該構造において絶縁体１１２および絶縁体１１３は、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１１と同様の工程により形成することができる。
【０１６８】
また、絶縁体１１３よりも上方に形成される絶縁体１２１、固定電荷層１２２、絶縁体１２３、を共通の工程で形成することができる。また、トランジスタ１０１、およびトランジスタ１０２は共通の工程により、形成することができる。
【０１６９】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０１７０】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０１７１】
＜半導体装置の構造４＞
図１１（Ｂ）では、本発明の一態様に係る具体的な構成について説明する。図１１（Ｂ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１１（Ｂ）に示す半導体装置において、図１１（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１７２】
図１１（Ｂ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１および導電体１１６上に形成された絶縁体１１２と、絶縁体１１１、導電体１１５および絶縁体１１２上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０１７３】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１１２、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の積層構造とする。
【０１７４】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０１７５】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０１７６】
＜半導体装置の構造５＞
図１１（Ｃ）では、本発明の一態様に係る具体的な構成について説明する。図１１（Ｃ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１１（Ｃ）に示す半導体装置において、図１１（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１７７】
図１１（Ｃ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に形成された絶縁体１２４と、絶縁体１２１および絶縁体１２４上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０１７８】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、絶縁体１２４、固定電荷層１２２、および絶縁体１２３の積層構造とする。
【０１７９】
なお、当該構造において絶縁体１２４は、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１１と同様の工程により形成することができる。
【０１８０】
上記構造とすることで、同一基板内でのしきい値電圧が異なるトランジスタを、容易に作り分けることができる。
【０１８１】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０１８２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８３】
（実施の形態４）
本実施の形態では、半導体装置の一形態を、図１２および図１３を用いて説明する。
【０１８４】
＜半導体装置の構成例５＞
本実施の形態では、図１２に示す、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。なお、図１２に示す半導体装置において、図１１に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１８５】
図１２は、基板１９０上に、導電体１１６を有する絶縁体１１１、絶縁体１１２、導電体１１５を有する絶縁体１１３、絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２を有する層１００を有する半導体装置である。
【０１８６】
なお、当該構造において、トランジスタ１０１と固定電荷層１２２との間の絶縁体と、トランジスタ１０２と固定電荷層１２２との間の絶縁体とにおいて、合計の膜厚が異なる構成であればよい。従って、固定電荷層は必ずしも同一層である必要はなく、トランジスタ１０１と重畳する固定電荷層と、トランジスタ１０２と重畳する固定電荷層を、異なる工程で形成し、それぞれが異なる層に位置していてもよい。
【０１８７】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、固定電荷層１２２と絶縁体１１３の界面、および固定電荷層１２２の内部に存在する固定電荷により、固定電荷層１２２は負に帯電している。
【０１８８】
そのため、導電体１１５に電圧が印加された際に、導電体１１５、固定電荷層１２２の導電体１１５と重畳する領域、および固定電荷層１２２と導電体１１５との間に位置する絶縁体が容量として機能する。従って、導電体１１５上に位置するトランジスタ１０１のしきい値電圧をプラス方向へ変動することができる。
【０１８９】
また、導電体１１６に電圧が印加された際に、導電体１１６、固定電荷層１２２の導電体１１６と重畳する領域、および固定電荷層１２２と導電体１１６との間に位置する絶縁体が容量として機能する。従って、導電体１１６上に位置するトランジスタ１０２のしきい値電圧をプラス方向へ変動することができる。
【０１９０】
また、実施の形態１で示した式（１）より、ＣＭが大きくなるほど、変動量ΔＶｔｈは大きくなる。つまり、固定電荷層１２２より上に位置する絶縁体の膜厚が薄くなるほどしきい値電圧をプラス方向の変動量が大きくなることがわかる。
【０１９１】
図１２に示す半導体装置において、絶縁体１２３は、トランジスタ１０２の下層において、トランジスタ１０１の下層よりも、膜厚が大きい。従って、トランジスタ１０１のしきい値電圧は、トランジスタ１０２のしきい値電圧よりもプラス方向に変動している。
【０１９２】
つまり、固定電荷層１２２、固定電荷層１２２と導電体１１５の間の絶縁体、および固定電荷層１２２とトランジスタを有する層１００との間の絶縁体の膜厚を適宜調整することで、同じ構成のトランジスタを用いて、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０１９３】
なお、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の膜厚の合計は、トンネル効果が問題とならない程度の厚さであることが好ましい。従って、同一基板内でトランジスタを作り分ける際に、しきい値電圧の変動量ΔＶｔｈが大きいトランジスタを基準とし、しきい値電圧の変動量ΔＶｔｈが小さいトランジスタにおいて、固定電荷層１２２とトランジスタの間との絶縁体の膜厚が、基準となるトランジスタよりも薄くなるように調整するとよい。
【０１９４】
また、導電体１１５または導電体１１６は、固定電荷層１２２と容量を形成する機能の他に、１つ以上の機能を有していてもよい。なお、導電体１１５と導電体１１６は必ずしも同じ機能とする必要はなく、導電体１１５と導電体１１６とには、それぞれ異なる電圧を、それぞれ異なるタイミングで印加してもよい。
【０１９５】
例えば、導電体１１５は、トランジスタ１０１の第２のゲート電極としての機能を有し、導電体１１６は、配線としての機能を有していてもよい。
【０１９６】
また、導電体１１５または導電体１１６に印加する電圧は、可変であってもよいし、固定であってもよい。導電体１１５または導電体１１６に印加する電圧を可変にする場合、電圧を制御する回路を導電体１１５または導電体１１６と電気的に接続してもよい。
【０１９７】
＜半導体装置の構造６＞
図１３（Ａ）では、本発明の一態様に係る具体的な構成について説明する。図１３（Ａ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１３（Ａ）に示す半導体装置において、図１１（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１９８】
図１３（Ａ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１６と、絶縁体１１１および導電体１１６上に形成された絶縁体１１２と、絶縁体１１２上に形成された絶縁体１１３と、絶縁体１１３に埋め込まれた導電体１１５と、導電体１１５および絶縁体１１３上に形成された絶縁体１２１と、絶縁体１２１および絶縁体１１３上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０１９９】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１１２、絶縁体１１３、固定電荷層１２２、および絶縁体１２３の積層構造とする。
【０２００】
なお、当該構造は、絶縁体１１１に導電体１１６をトランジスタ１０２と重畳する位置に形成後、絶縁体１１２を形成する。次に、トランジスタ１０１と重畳する位置に導電体１１５を形成した後、絶縁体１１３を形成する。絶縁体１１３を形成後、絶縁体１２１を形成する。続いて、絶縁体１１３および絶縁体１２１を、導電体１１６と重畳する領域において、所望の厚さとなるように除去すればよい。その後、固定電荷層１２２を形成する。その後、絶縁体１２３となる絶縁膜を形成後、ＣＭＰ処理などにより、絶縁体１２３の上面を平坦にすればよい。ＣＭＰ処理を行うことで、絶縁体１２３の上方に形成する膜の被膜性を向上することができる。
【０２０１】
なお、絶縁体１２３よりも上方に形成されるトランジスタ１０１、およびトランジスタ１０２は同時に形成することができる。
【０２０２】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２０３】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２０４】
＜半導体装置の構造７＞
図１３（Ｂ）では、本発明の一態様に係る具体的な構成について説明する。図１３（Ｂ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１３（Ｂ）に示す半導体装置において、図１３（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２０５】
図１３（Ｂ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５、および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に導電体１１６と重畳するように形成された絶縁体１２５と、固定電荷層１２２、および絶縁体１２５上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０２０６】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、固定電荷層１２２、絶縁体１２５、および絶縁体１２３の積層構造とする。
【０２０７】
また、当該構造において絶縁体１２５は、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１１と同様の工程により形成することができる。
【０２０８】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２０９】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２１０】
＜半導体装置の構造８＞
図１３（Ｃ）では、本発明の一態様に係る具体的な構成について説明する。図１３（Ｃ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１３（Ｃ）に示す半導体装置において、図１３（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２１１】
図１３（Ｃ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１６と重畳するように形成された絶縁体１２６と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２６上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０２１２】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、固定電荷層１２２、絶縁体１２３、および絶縁体１２６の積層構造とする。
【０２１３】
また、当該構造において絶縁体１２６は、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１１と同様の工程により形成することができる。
【０２１４】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２１５】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２１６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１７】
（実施の形態５）
本実施の形態では、半導体装置の一形態を、図１４および図１５を用いて説明する。
【０２１８】
＜半導体装置の構成例６＞
本実施の形態では、図１４に示す、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。なお、図１４に示す半導体装置において、図１２に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２１９】
図１４は、基板１９０上に、導電体１１６を有する絶縁体１１１、導電体１１５を有する絶縁体１１２、絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１およびトランジスタ１０２を有する層１００を有する半導体装置である。
【０２２０】
なお、当該構造において、トランジスタ１０１と重畳する固定電荷層１２２の領域と、トランジスタ１０２と重畳する固定電荷層１２２の領域とにおいて、固定電荷層１２２の膜厚が異なる構成であればよい。
【０２２１】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、固定電荷層１２２と絶縁体１１２の界面、および固定電荷層１２２の内部に存在する固定電荷により、固定電荷層１２２は負に帯電している。
【０２２２】
そのため、導電体１１５に電圧が印加された際に、導電体１１５、固定電荷層１２２の導電体１１５と重畳する領域、および固定電荷層１２２と導電体１１５との間に位置する絶縁体が容量として機能する。従って、導電体１１５上に位置するトランジスタ１０１のしきい値電圧をプラス方向へ変動することができる。
【０２２３】
また、導電体１１６に電圧が印加された際に、導電体１１６、固定電荷層１２２と導電体１１６と重畳する領域、および固定電荷層１２２と導電体１１６との間に位置する絶縁体が容量として機能する。従って、導電体１１６上に位置するトランジスタ１０２のしきい値電圧をプラス方向へ変動することができる。
【０２２４】
ここで、実施の形態１で示した式（１）より、Ｑｂが負に大きくなるほど、変動量ΔＶｔｈは大きくなる。つまり、固定電荷層１２２の膜厚が厚くなると、しきい値電圧をプラス方向の変動量が大きくなることがわかる。
【０２２５】
図１４に示す半導体装置は、トランジスタ１０２の下層における固定電荷層１２２は、トランジスタ１０１の下層における固定電荷層１２２よりも、固定電荷層１２２の膜厚が大きい。従って、トランジスタ１０２のしきい値電圧は、トランジスタ１０１のしきい値電圧よりもプラス方向に変動している。
【０２２６】
つまり、固定電荷層１２２、固定電荷層１２２と導電体１１５の間の絶縁体、および固定電荷層１２２とトランジスタを有する層１００との間の絶縁体の膜厚を適宜調整することで、同じ構成のトランジスタを用いて、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２２７】
また、導電体１１５または導電体１１６は、固定電荷層１２２と容量を形成する機能の他に、１つ以上の機能を有していてもよい。なお、導電体１１５と導電体１１６は必ずしも同じ機能とする必要はなく、導電体１１５と導電体１１６とには、それぞれ異なる電圧を、それぞれ異なるタイミングで印加してもよい。
【０２２８】
例えば、導電体１１５は、トランジスタ１０１の第２のゲート電極としての機能を有し、導電体１１６は、配線としての機能を有していてもよい。
【０２２９】
また、導電体１１５または導電体１１６に印加する電圧は、可変であってもよいし、固定であってもよい。導電体１１５または導電体１１６に印加する電圧を可変にする場合、電圧を制御する回路を導電体１１５または導電体１１６と電気的に接続してもよい。
【０２３０】
＜半導体装置の構造９＞
図１５（Ａ）では、本発明の一態様に係る具体的な構成について説明する。図１５（Ａ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１５（Ａ）に示す半導体装置において、図１３（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２３１】
図１５（Ａ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１６と、絶縁体１１１上に形成された導電体１１５と、絶縁体１１１、導電体１１５および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０２３２】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の積層構造とする。なお、固定電荷層１２２は、トランジスタ１０１と重畳する領域と、トランジスタ１０２と重畳する領域とで、膜厚が異なる。
【０２３３】
なお、当該構造は、固定電荷層１２２を形成した後、ＣＭＰ処理などにより、固定電荷層１２２の上面を平坦にすればよい。ＣＭＰ処理を行うことで、絶縁体１２３の上方に形成する膜の被膜性を向上することができる。
【０２３４】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２３５】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２３６】
＜半導体装置の構造１０＞
図１５（Ｂ）では、本発明の一態様に係る具体的な構成について説明する。図１５（Ｂ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１５（Ｂ）に示す半導体装置において、図１５（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２３７】
図１５（Ｂ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５、および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に導電体１１６と重畳するように形成された固定電荷層１２７と、固定電荷層１２２および固定電荷層１２７上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０２３８】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、固定電荷層１２２および固定電荷層１２７、および絶縁体１２３の積層構造とする。
【０２３９】
また、当該構造において固定電荷層１２７は、固定電荷層１２２と同様の材料を用いることができる。また、固定電荷層１２２と同様の工程により形成することができる。
【０２４０】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２４１】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２４２】
＜半導体装置の構造１１＞
図１５（Ｃ）では、本発明の一態様に係る具体的な構成について説明する。図１５（Ｃ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１５（Ｃ）に示す半導体装置において、図１５（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２４３】
図１５（Ｃ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に導電体１１６と重畳するように形成された固定電荷層１２８と、絶縁体１２１および固定電荷層１２８上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上の導電体１１６と重畳するように形成されたトランジスタ１０２と、を有する。
【０２４４】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、固定電荷層１２８、固定電荷層１２２、および絶縁体１２３の積層構造とする。
【０２４５】
また、当該構造において固定電荷層１２８は、固定電荷層１２２と同様の材料を用いることができる。また、固定電荷層１２２と同様の工程により形成することができる。
【０２４６】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２４７】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２４８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４９】
（実施の形態６）
本実施の形態では、半導体装置の一形態を、図１６および図１７を用いて説明する。
【０２５０】
＜半導体装置の構成例７＞
本実施の形態では、図１６に示す、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。なお、図１６に示す半導体装置において、図１に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２５１】
図１６（Ａ）は、基板１９０上に、導電体１１５を有する絶縁体１１１、導電体１１７を有する絶縁体１２１、固定電荷層１２２、絶縁体１２３、トランジスタ１０１を有する層１００を有する半導体装置である。つまり、当該構造において、導電体１１５と固定電荷層１２２の間とに、導電体１１７を有する構成である。
【０２５２】
固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、および固定電荷層１２２の内部に存在する固定電荷により、固定電荷層１２２は負に帯電している。
【０２５３】
ここで、実施の形態１で示した式（１）より、絶縁体１２１と固定電荷層１２２の合成容量Ｃｂｇ１は、導電体１１５の電位Ｖｂｇ、固定電荷層１２２の電荷Ｑｂ（電荷の重心位置は固定電荷層の中央とする）、導電体１１５と固定電荷層１２２との間の絶縁体または誘電体の膜厚により、容量の大きさが決定する。容量の中に差し込まれた導電体は、物理的な厚みにより電極間の距離は広げる一方で、電極間の容量の大きさには寄与しない。
【０２５４】
従って、導電体１１７がフローティング状態（電気的に孤立した状態）であれば、導電体１１７により、合成容量Ｃｂｇ１の大きさに寄与せず、固定電荷層１２２と導電体１１５の間の距離を調整することができる。
【０２５５】
導電体１１５に電圧が印加された際に、導電体１１５、固定電荷層１２２の導電体１１５と重畳する領域、および固定電荷層１２２と導電体１１５との間に位置する絶縁体が容量として機能する。従って、導電体１１５上に位置するトランジスタ１０１のしきい値電圧を変動することができる。
【０２５６】
つまり、固定電荷層１２２、導電体１１７、固定電荷層１２２と導電体１１５の間の絶縁体、および固定電荷層１２２とトランジスタを有する層１００との間の絶縁体の膜厚を適宜調整することで、同じ構成のトランジスタを用いて、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２５７】
また、図１６（Ｂ）に示すように、トランジスタ１０１と固定電荷層１２２との間に、導電体１１７を有していてもよい。図１６（Ｂ）は、基板１９０上に、導電体１１５を有する絶縁体１１１、絶縁体１２１、固定電荷層１２２、絶縁体１２３、導電体１１７を有する絶縁体１２９、トランジスタ１０１を有する層１００を有する半導体装置である。
【０２５８】
上記構成において、導電体１１７がフローティング状態（電気的に孤立した状態）であれば、導電体１１７により、合成容量Ｃｂｇ２の大きさに寄与せず、固定電荷層１２２とトランジスタ１０１の間の距離を調整することができる。
【０２５９】
なお、図示しないが、導電体１１５と固定電荷層１２２との間、およびトランジスタ１０１と固定電荷層１２２との間にそれぞれ導電体を有していても問題ない。
【０２６０】
＜半導体装置の構造１２＞
図１７（Ａ）では、本発明の一態様に係る具体的な構成について説明する。図１７（Ａ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１７（Ａ）に示す半導体装置において、図１５（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２６１】
図１７（Ａ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１６と、絶縁体１１１と導電体１１６上の絶縁体１１２と、絶縁体１１２上の絶縁体１１３と、絶縁体１１３に埋め込まれた導電体１１５および導電体１１７と、絶縁体１１３、導電体１１５および導電体１１７上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に形成された絶縁体１２３と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２３上に導電体１１６および導電体１１７と重畳するように形成されたトランジスタ１０２と、を有する。
【０２６２】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１１２、導電体１１７、絶縁体１２１、固定電荷層１２２、および絶縁体１２３の積層構造とする。
【０２６３】
なお、当該構造において、導電体１１７は、フローティング状態（電気的に孤立した状態）であるものとする。また、導電体１１５および導電体１１６に印加する電圧は、同じ電圧でもよいし、異なる電圧でもよい。
【０２６４】
また、当該構造において、導電体１１７は、導電体１１５と同様の材料を用いることができる。また、導電体１１５と同様の工程により形成することができる。
【０２６５】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２６６】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２６７】
＜半導体装置の構造１３＞
図１７（Ｂ）では、本発明の一態様に係る具体的な構成について説明する。図１７（Ｂ）は、本発明の一態様に係るトランジスタの断面図である。なお、図１７（Ｂ）に示す半導体装置において、図１７（Ａ）に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０２６８】
図１７（Ｂ）に示される半導体装置は、基板１９０上に形成された絶縁体１１１と、絶縁体１１１に埋め込まれた導電体１１５および導電体１１６と、絶縁体１１１、導電体１１５および導電体１１６上に形成された絶縁体１２１と、絶縁体１２１上に形成された固定電荷層１２２と、固定電荷層１２２上に導電体１１６と重畳するように形成された絶縁体１２５と、固定電荷層１２２および絶縁体１２５上に形成された絶縁体１２３と、導電体１１６と重畳するように絶縁体１２３に埋め込まれた導電体１１７と、絶縁体１２３および導電体１１７上に形成された絶縁体１２９と、絶縁体１２３上に導電体１１５と重畳するように形成されたトランジスタ１０１と、絶縁体１２９上に導電体１１６および導電体１１７と重畳するように形成されたトランジスタ１０２と、を有する。
【０２６９】
ここで、トランジスタ１０１の下層は、導電体１１５、絶縁体１２１、固定電荷層１２２、絶縁体１２３の積層構造とする。またトランジスタ１０２の下層は、導電体１１６、絶縁体１２１、固定電荷層１２２、絶縁体１２５、導電体１１７、および絶縁体１２９の積層構造とする。
【０２７０】
なお、当該構造において、導電体１１７は、フローティング状態（電気的に孤立した状態）であるものとする。また、導電体１１５および導電体１１６に印加する電圧は、同じ電圧でもよいし、異なる電圧でもよい。
【０２７１】
上記構造とすることで、同一基板内でのしきい値電圧Ｖｔｈが異なるトランジスタを、容易に作り分けることができる。
【０２７２】
また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２７３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７４】
（実施の形態７）
本実施の形態では、半導体装置の一形態を、図１８および図１９を用いて説明する。
【０２７５】
＜半導体装置の構成例８＞
本実施の形態では、トランジスタを有する層、第１の絶縁体、固定電荷層、第２の絶縁体、および導電体を有する層を有する半導体装置の構成について説明する。図１８は、基板１９０上に、トランジスタ１０１を有する層１００、絶縁体１２３、固定電荷層１２２、絶縁体１２１、導電体１１５、絶縁体１１１を有する半導体装置である。
【０２７６】
ここで、固定電荷層１２２と絶縁体１２３の界面、固定電荷層１２２と絶縁体１２１の界面、および固定電荷層１２２の内部に存在する電子により、固定電荷層１２２は負に帯電している。導電体１１５に負の電圧が印加された時と同様に、導電体１１５、絶縁体１２１、固定電荷層１２２が容量として機能することにより、トランジスタ１０１のしきい値電圧をプラス方向へ変動することができる。トランジスタ１０１のしきい値電圧をプラス方向に変動させることで、ゲート電圧Ｖｇが０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとすることができる。
【０２７７】
なお、導電体１１５は、少なくとも、固定電荷層１２２および絶縁体１２１と積層構造を有することで、容量の片側の電極として機能すればよく、他の機能を有していてもよい。
【０２７８】
例えば、トランジスタ１０１の第２のゲート電極としての機能を有していてもよい。例えば、導電体１１５に、トランジスタ１０１のゲート電極と同じ電圧を印加した場合、酸化物半導体１３０の上下から電界を印加することが可能となるため、トランジスタのオン電流を大きくすることができる。また、トランジスタのオフ電流を小さくすることができる。
【０２７９】
また、導電体１１５は、配線としての機能を有していてもよい。例えば、複数のトランジスタを積層して形成する場合、トランジスタ１０１以外のトランジスタ、または他の構造体に電圧を印加するための配線としての機能を兼ねていてもよい。
【０２８０】
また、導電体１１５に印加する電圧は、可変であってもよいし、固定であってもよい。導電体１１５に印加する電圧を可変にする場合、電圧を制御する回路を導電体１１５と電気的に接続してもよい。
【０２８１】
なお、当該構成において、固定電荷層１２２から固定電荷が流失しないことが求められる。従って、絶縁体１２１および絶縁体１２３の電子親和力を、固定電荷層１２２の電子親和力よりも小さくし、絶縁体１２１および絶縁体１２３のバンドギャップを、固定電荷層１２２のバンドギャップよりも大きくすると、固定電荷層１２２の内部、あるいは、他の絶縁層との界面にある電子を保持する上で効果的である。
【０２８２】
固定電荷層１２２を有することで、トランジスタ１０１のしきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
【０２８３】
＜トランジスタ構造１４＞
図１９には、トランジスタ１０１に適応できる構造の一例を示す。図１９（Ａ）はトランジスタ１０１の上面を示す。なお、図の明瞭化のため、図１９（Ａ）において一部の膜は省略されている。また、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１９（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２８４】
なお、図１９に示すトランジスタ１０１は、ボトムゲート構造の逆スタガ型トランジスタである。なお、トランジスタ１０１において、図２に示したトランジスタ１０１を構成する構造と同機能を有する構造には、同符号を付記する。従って、基板１９０上に形成されたトランジスタ１０１は、ゲート電極として機能する導電体１６０と、ゲート絶縁層として機能する絶縁体１５０と、酸化物半導体１３０ａ、酸化物半導体１３０ｂ、および酸化物半導体１３０ｃ、を有する酸化物半導体１３０と、ソース電極またはドレイン電極の一方として機能する導電体１４０ａと、ソース電極またはドレイン電極の他方として機能する導電体１４０ｂと、を有する。
【０２８５】
図１９に示す構造は、トランジスタ１０１がボトムゲート構造の逆スタガ型トランジスタであるため、固定電荷層１２２がトランジスタ１０１の上方に形成されている。
【０２８６】
本構造であっても、実施の形態１で示した式（１）が成り立つ。従って、固定電荷層１２２と導電体１１５との間の絶縁体１２１の膜厚が厚くなるほどしきい値電圧Ｖｔｈをプラス方向の変動量が大きくなることがわかる。また、固定電荷層１２２とトランジスタ１０１との間の絶縁体１２３の膜厚が薄くなるほどしきい値電圧Ｖｔｈをプラス方向の変動量が大きくなることがわかる。
【０２８７】
また、Ｑｂが大きくなるほど、変動量ΔＶｔｈは大きくなる。つまり、固定電荷層１２２の膜厚が厚くなると、しきい値電圧Ｖｔｈをプラス方向の変動量が大きくなることがわかる。従って、絶縁体１２１、固定電荷層１２２、絶縁体１２３の膜厚を適宜調整することで、しきい値電圧Ｖｔｈを調整することが可能となる。
【０２８８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２８９】
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０２９０】
＜ＣＭＯＳインバータ＞
図２１（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
【０２９１】
＜半導体装置の構造＞
図２２は、図２１（Ａ）に対応する半導体装置の断面図である。図２２に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００として、上述の実施の形態において記載したトランジスタを用いることができる。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌することができる。
【０２９２】
図２２に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
【０２９３】
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・非導通を制御することができる。
【０２９４】
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
【０２９５】
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
【０２９６】
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
【０２９７】
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
【０２９８】
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
【０２９９】
図２２に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４８９と、絶縁体４９１と、固定電荷層４９２と、絶縁体４９３と、絶縁体４９５と、絶縁体４９９と、を有する。また、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｃと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ｂと、導電体４９８ｃと、導電体４９８ｄと、を有する。
【０３００】
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８９は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８９上に配置する。また、絶縁体４９５は、トランジスタ２１００上に配置する。また、絶縁体４９９は、絶縁体４９５上に配置する。
【０３０１】
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
【０３０２】
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
【０３０３】
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａ、導電体４７６ｃが埋め込まれている。
【０３０４】
また、絶縁体４８９は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電体４７６ｂに達する開口部と、導電体４７６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。なお、絶縁体４８９は上記実施の形態の絶縁体１１１に相当するため、詳細については絶縁体１１１の記載を参酌することができる。
【０３０５】
導電体４７４ｂは、トランジスタ２１００のゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ｂに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ｂとトランジスタ２１００のゲート電極としての機能を有する導電体５０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。なお、導電体４７４ｂは上記実施の形態の導電体１１５に相当するため、詳細については導電体１１５の記載を参酌することができる。
【０３０６】
また、絶縁体４９１、固定電荷層４９２、および絶縁体４９３、は、導電体４７４ｂに達する開口部と、導電体４９６ａに達する開口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１２１に相当するため、詳細については絶縁体１２１の記載を参酌することができる。なお、固定電荷層４９２は上記実施の形態の固定電荷層１２２に相当するため、詳細については固定電荷層１２２の記載を参酌することができる。なお、絶縁体４９３は上記実施の形態の絶縁体１２３に相当するため、詳細については絶縁体１２３の記載を参酌することができる。また、開口部には、それぞれ導電体５０７ａ、または導電体４９６ａが埋め込まれている。
【０３０７】
また、絶縁体４９５は、トランジスタ２１００のソースまたはドレインの一方である導電体５０７ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４９６ａに達する開口部と、を有する。なお、絶縁体４９５は上記実施の形態の絶縁体１７０に相当するため、詳細については絶縁体１７０の記載を参酌することができる。また、開口部には、それぞれ導電体４９６ｂ、導電体４９６ｃ、または導電体４９６ｄ、が埋め込まれている。
【０３０８】
また、絶縁体４９９は、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ｂ、導電体４９８ｃまたは導電体４９８ｄが埋め込まれている。
【０３０９】
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０３１０】
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９９の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気特性を安定にすることができる。
【０３１１】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０３１２】
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｃ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ｂ、導電体４９８ｃおよび導電体４９８ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０３１３】
なお、本実施の形態に示す半導体装置において、トランジスタ２１００を固定電荷層４９２上に形成している。そのため、トランジスタ２１００に高温処理を行うことなく、半導体装置を作成することができる。従って、トランジスタ２１００に、例えば、酸化物半導体を用いる場合、熱処理による不純物の熱拡散などの影響を低減することができる。特に、固定電荷層４９２にＨｉｇｈ−ｋ材料を用いる場合、高温の熱処理をトランジスタ２１００の形成前に行うことができる。
【０３１４】
なお、本実施の形態に示す半導体装置において、Ｈｉｇｈ−ｋ材料を用いる場合、例えば７００℃程度の高温の熱処理が必要になる。このため、固定電荷層４９２より下層の配線、プラグなどの材料としては、Ｗ、窒化チタン、窒化タンタルなどの高融点金属を用いることが好ましい。また、配線抵抗を下げるためにＣｕなどの低融点金属を用いる場合、固定電荷層４９２より上の層で用いることが好ましい。
【０３１５】
また、本実施の形態に示す半導体装置において、銅などの低抵抗材料を用いて配線等を作製する場合は、高温の熱処理で銅など低融点の金属が融解するおそれがあるので、各工程の熱処理温度を４００℃乃至４５０℃程度に抑えておくことが好ましい。このように、配線抵抗を低くすることで信号の伝達速度を向上させることができる。
【０３１６】
なお、図２３に示す半導体装置は、図２２に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２３に示す半導体装置については、図２２に示した半導体装置の記載を参酌する。具体的には、図２３に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。
【０３１７】
また、図２４に示す半導体装置は、図２２に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２４に示す半導体装置については、図２２に示した半導体装置の記載を参酌する。具体的には、図２４に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図２４には、絶縁体４５２によって領域４６０が半導体基板４５０と分離されている構造を示す。半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。
【０３１８】
図２２乃至図２４に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
【０３１９】
＜ＣＭＯＳアナログスイッチ＞
また図２１（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
【０３２０】
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２５に示す。
【０３２１】
図２５（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。
【０３２２】
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０３２３】
図２５（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０３２４】
図２５（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０３２５】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０３２６】
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０３２７】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０３２８】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電位によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電位によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
【０３２９】
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷を保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
【０３３０】
＜記憶装置の構造＞
図２６は、図２５（Ａ）に対応する半導体装置の断面図である。図２６に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図２２に示したトランジスタ２２００についての記載を参照する。なお、図２２では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
【０３３１】
図２６に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
【０３３２】
図２６に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、絶縁体４６９と、絶縁体４８９と、絶縁体４９１と、固定電荷層４９２と、絶縁体４９３と、絶縁体４９５と、絶縁体４９９と、を有する。また、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４８０ｄと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４９６ｂと、導電体４９６ｃと、導電体４９８ｂと、導電体４９８ｃと、を有する。
【０３３３】
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４６９は、絶縁体４６８上に配置する。また、絶縁体４８９は、絶縁体４６９上に配置する。また、トランジスタ３３００は、絶縁体４８９上に配置する。また、絶縁体４９５は、トランジスタ３３００上に配置する。また、絶縁体４９９は、絶縁体４９５上に配置する。
【０３３４】
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂ、または導電体４８０ｃが埋め込まれている。
【０３３５】
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂ、または導電体４７８ｃが埋め込まれている。
【０３３６】
また、絶縁体４６８は、導電体４７８ｃに達する開口部と、を有する。また、開口部には、導電体４８０ｄが埋め込まれている。
【０３３７】
また、図２６に示す容量素子３４００は、導電体５１５と、導電体５１４と、絶縁体５１１、を有する。なお、絶縁体４６９は、容量素子３４００が埋め込まれている。また、導電体５１４または導電体５１５は、トランジスタ３３００のチャネル形成領域と重なっていてもよい。
【０３３８】
導電体５１５、絶縁体４８９、絶縁体４９１、固定電荷層４９２および絶縁体４９３の膜厚を適宜調整することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。
【０３３９】
また、絶縁体４８９は、導電体５１５に達する開口部と、を有する。また、開口部には、導電体５０７ａが埋め込まれている。
【０３４０】
また、絶縁体４９１、固定電荷層４９２、および絶縁体４９３、は、導電体５１５に達する開口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１２１に相当するため、詳細については絶縁体１２１の記載を参酌することができる。なお、固定電荷層４９２は上記実施の形態の固定電荷層１２２に相当するため、詳細については固定電荷層１２２の記載を参酌することができる。なお、絶縁体４９３は上記実施の形態の絶縁体１２３に相当するため、詳細については絶縁体１２３の記載を参酌することができる。また、開口部には、導電体５０７ａが埋め込まれている。
【０３４１】
また、絶縁体４９５は、トランジスタ３３００のソースまたはドレインの一方である導電体５０７ｂに達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、を有する。なお、絶縁体４９５は上記実施の形態の絶縁体１７０に相当するため、詳細については絶縁体１７０の記載を参酌することができる。また、開口部には、それぞれ導電体４９６ｂ、または導電体４９６ｃ、が埋め込まれている。
【０３４２】
また、絶縁体４９９は、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ｂ、または導電体４９８ｃが埋め込まれている。
【０３４３】
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４６９、絶縁体４８９、絶縁体４９５または絶縁体４９９の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
【０３４４】
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３００のソースまたはドレインの一方である導電体５０７ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジスタ３３００のソースまたはドレインの他方である導電体５０７ａと電気的に接続する。
【０３４５】
なお、本実施の形態に示す半導体装置において、トランジスタ３３００を容量素子３４００上に形成している。そのため、トランジスタ３３００に高温処理を行うことなく、半導体装置を作成することができる。従って、トランジスタ３３００に、例えば、酸化物半導体を用いる場合、熱処理による不純物の熱拡散などの影響を低減することができる。特に、固定電荷層４９２、または容量素子３４００にＨｉｇｈ−ｋ材料を用いる場合、高温の熱処理をトランジスタ３３００の形成前に行うことができる。
【０３４６】
なお、本実施の形態に示す半導体装置において、例えば、Ｈｉｇｈ−ｋ材料を用いる場合、７００℃程度の高温の熱処理が必要になる。このため、固定電荷層４９２より下層の配線、プラグなどの材料としては、Ｗ、窒化チタン、窒化タンタルなどの高融点金属を用いることが好ましい。また、配線抵抗を下げるためにＣｕなどの低融点金属を用いる場合、固定電荷層４９２より上の層で用いることが好ましい。また、Ｈｉｇｈ−ｋ材料を用いて容量素子３４００を形成する場合、占有面積を低減し、記憶容量を大きくすることができる。
【０３４７】
また、本実施の形態に示す半導体装置において、銅などの低抵抗材料を用いて配線等を作製する場合は、高温の熱処理で銅など低融点の金属が融解するおそれがあるので、各工程の熱処理温度を４００℃乃至４５０℃程度に抑えておくことが好ましい。このように、配線抵抗を低くすることで信号の伝達速度を向上させることができる。
【０３４８】
そのほかの構造については、適宜図２２などについての記載を参酌することができる。
【０３４９】
なお、図２７に示す半導体装置は、図２６に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２７に示す半導体装置については、図２６に示した半導体装置の記載を参酌する。具体的には、図２７に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図２３に示したトランジスタ２２００の記載を参照する。なお、図２３では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
【０３５０】
また、図２８に示す半導体装置は、図２６に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２８に示す半導体装置については、図２６に示した半導体装置の記載を参酌する。具体的には、図２８に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板である半導体基板４５０に設けられたトランジスタ３２００については、図２４に示したトランジスタ２２００の記載を参照する。なお、図２４では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
【０３５１】
＜記憶装置２＞
図２５（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２５（Ａ）に示した半導体装置と異なる。この場合も図２５（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
【０３５２】
図２５（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０３５３】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３５４】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０３５５】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０３５６】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０３５７】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０３５８】
＜記憶装置３＞
図２５（Ａ）に示す半導体装置（記憶装置）の変形例について、図２９に示す回路図を用いて説明する。
【０３５９】
図２９に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図２９に示す半導体装置は、図２９では図示を省略したが、マトリクス状に複数設けられる。図２９に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。
【０３６０】
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図２９では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
【０３６１】
図２９に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
【０３６２】
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
【０３６３】
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図２９では、トランジスタ４２００乃至４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
【０３６４】
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図２９に示す半導体装置は、図２９に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
【０３６５】
次いで、図２９に示す半導体装置への情報の書き込み動作について説明する。
【０３６６】
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
【０３６７】
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
【０３６８】
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
【０３６９】
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
【０３７０】
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ノードＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
【０３７１】
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
【０３７２】
図２９に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
【０３７３】
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
【０３７４】
次いで、図２９に示す半導体装置からの情報の読み出し動作について説明する。
【０３７５】
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
【０３７６】
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
【０３７７】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
【０３７８】
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
【０３７９】
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
【０３８０】
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
【０３８１】
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
【０３８２】
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
【０３８３】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
【０３８４】
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図２９においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
【０３８５】
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
【０３８６】
また、図３０に図２９に対応する半導体装置の断面図を示す。図３０に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここで、トランジスタ４１００は第１の層４０２１に形成され、トランジスタ４２００、４３００、及び容量素子４５００は第２の層４０２２に形成され、トランジスタ４４００及び容量素子４６００は第３の層４０２３に形成される。
【０３８７】
ここで、トランジスタ４２００乃至４４００としてはトランジスタ３３００の記載を、トランジスタ４１００としてはトランジスタ３２００の記載を参酌することができる。また、その他の配線、絶縁体等についても適宜図２６の記載を参酌することができる。
【０３８８】
なお、図２６に示す半導体装置の容量素子３４００では導電層を基板に対して平行に設けて容量を形成する構成としたが、容量素子４５００、４６００では、トレンチ状に導電層を設けて、容量を形成する構成としている。このような構成とすることで、同じ占有面積であっても大きい容量値を確保することができる。
【０３８９】
＜ＦＰＧＡ＞
また本発明の一態様は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも適用可能である。
【０３９０】
図３１（Ａ）には、ＦＰＧＡのブロック図の一例を示す。ＦＰＧＡは、ルーティングスイッチエレメント５２１と、ロジックエレメント５２２とによって構成される。また、ロジックエレメント５２２は、コンフィギュレーションメモリに記憶したコンフィギュレーションデータに応じて、組み合わせ回路の機能、または順序回路の機能といった論理回路の機能を切り替えることができる。
【０３９１】
図３１（Ｂ）は、ルーティングスイッチエレメント５２１の役割を説明するための模式図である。ルーティングスイッチエレメント５２１は、コンフィギュレーションメモリ５２３に記憶したコンフィギュレーションデータに応じて、ロジックエレメント５２２間の接続を切り替えることができる。なお図３１（Ｂ）では、スイッチを一つ示し、端子ＩＮと端子ＯＵＴの間の接続を切り替える様子を示しているが、実際には複数あるロジックエレメント５２２間にスイッチが設けられる。
【０３９２】
図３１（Ｃ）には、コンフィギュレーションメモリ５２３として機能する回路構成の一例を示す。コンフィギュレーションメモリ５２３は、ＯＳトランジスタで構成されるトランジスタＭ１１と、Ｓｉトランジスタで構成されるトランジスタＭ１２と、によって構成される。ノードＦＮＳＷには、トランジスタＭ１１を介してコンフィギュレーションデータＤＳＷが与えられる。このコンフィギュレーションデータＤＳＷの電位は、トランジスタＭ１１を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＳＷの電位によって、トランジスタＭ１２の導通状態が切り替えられ、端子ＩＮと端子ＯＵＴの間の接続を切り替えることができる。
【０３９３】
図３１（Ｄ）は、ロジックエレメント５２２の役割を説明するための模式図である。ロジックエレメント５２２は、コンフィギュレーションメモリ５２７に記憶したコンフィギュレーションデータに応じて、端子ＯＵＴｍｅｍの電位を切り替えることができる。ルックアップテーブル５２４は、端子ＯＵＴｍｅｍの電位に応じて、端子ＩＮの信号を処理する組み合わせ回路の機能を切り替えることができる。またロジックエレメント５２２は、順序回路であるレジスタ５２５と、端子ＯＵＴの信号を切り替えるためのセレクタ５２６を有する。セレクタ５２６は、コンフィギュレーションメモリ５２７から出力される端子ＯＵＴｍｅｍの電位に応じて、ルックアップテーブル５２４の信号の出力か、レジスタ５２５の信号の出力か、を選択することができる。
【０３９４】
図３１（Ｅ）には、コンフィギュレーションメモリ５２７として機能する回路構成の一例を示す。コンフィギュレーションメモリ５２７は、ＯＳトランジスタで構成されるトランジスタＭ１３、トランジスタＭ１４と、Ｓｉトランジスタで構成されるトランジスタＭ１５、トランジスタＭ１６と、によって構成される。ノードＦＮＬＥには、トランジスタＭ１３を介してコンフィギュレーションデータＤＬＥが与えられる。ノードＦＮＢＬＥには、トランジスタＭ１４を介してコンフィギュレーションデータＤＢＬＥが与えられる。コンフィギュレーションデータＤＢＬＥは、コンフィギュレーションデータＤＬＥの論理が反転した電位に相当する。このコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＤＢＬＥの電位は、トランジスタＭ１３、トランジスタＭ１４を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＤＢＬＥの電位によって、トランジスタＭ１５またはトランジスタＭ１６の一方の導通状態が切り替えられ、端子ＯＵＴｍｅｍには電位ＶＤＤまたは電位ＶＳＳを与えることができる。
【０３９５】
図３１（Ａ）乃至（Ｅ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばトランジスタＭ１２、トランジスタＭ１５、トランジスタＭ１６をＳｉトランジスタで構成し、トランジスタＭ１１、トランジスタＭ１３、トランジスタＭ１４をＯＳトランジスタで構成する。この場合、下層にあるＳｉトランジスタ間を接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。
【０３９６】
本実施の形態に示す構成は、他の実施の形態および他の実施例に示す構成と適宜組み合わせて用いることができる。
【０３９７】
（実施の形態９）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
【０３９８】
＜撮像装置の構成＞
図３２（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
【０３９９】
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
【０４００】
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路は、その一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
【０４０１】
また、図３２（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
【０４０２】
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
【０４０３】
図３３（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図３３（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
【０４０４】
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図３３（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
【０４０５】
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図３３（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図３３（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
【０４０６】
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
【０４０７】
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
【０４０８】
また、例えば、図３３（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑の波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
【０４０９】
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
【０４１０】
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
【０４１１】
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ  Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
【０４１２】
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図３４の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図３４（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
【０４１３】
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図３４（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
【０４１４】
図３４に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
【０４１５】
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
【０４１６】
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
【０４１７】
ここで、撮像装置２００が有する１つの画素２１１は、図３３に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
【０４１８】
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
【０４１９】
図３５（Ａ）、図３５（Ｂ）は、撮像装置を構成する素子の断面図である。図３５（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
【０４２０】
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
【０４２１】
なお図３５（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
【０４２２】
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
【０４２３】
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を省略すればよい。層３３０を省略した断面図の一例を図３５（Ｂ）に示す。
【０４２４】
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
【０４２５】
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。
【０４２６】
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。
【０４２７】
絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を用いる。
【０４２８】
また、図３５（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
【０４２９】
また、図３６（Ａ１）および図３６（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図３６（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３６（Ａ２）は、図３６（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３６（Ａ３）は、図３６（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
【０４３０】
図３６（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３６（Ｂ２）は、図３６（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３６（Ｂ３）は、図３６（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
【０４３１】
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
【０４３２】
本実施の形態に示す構成は、他の実施の形態および他の実施例に示す構成と適宜組み合わせて用いることができる。
【０４３３】
（実施の形態１０）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
【０４３４】
＜ＣＰＵの構成＞
図３７は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０４３５】
図３７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。
【０４３６】
基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。本実施の形態に示すＣＰＵコア領域（Ｃｏｒｅ  ａｒｅａ）と、記憶装置が設けられるメモリ領域（Ｍｅｍｏｒｙ  ａｒｅａ）とを有する半導体装置において、メモリ領域を組み込み型とすることができる。その場合、上記実施の形態に示した構成を用いることで、ＣＰＵコア領域と組み込み型のメモリ領域とで、異なる特性のトランジスタを用いることができる。同一の基板内で、しきい値電圧が異なるトランジスタを、複雑な工程を経ることなく、容易に作り分けることができるため、信頼性が高く、安価な半導体装置を提供することができる。
【０４３７】
なお、ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０４３８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０４３９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０４４０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０４４１】
図３７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０４４２】
図３７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０４４３】
図３８は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０４４４】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０４４５】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０４４６】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。
【０４４７】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０４４８】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０４４９】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３８では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０４５０】
なお、図３８では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０４５１】
また、図３８において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０４５２】
図３８における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０４５３】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０４５４】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０４５５】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０４５６】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じて、トランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０４５７】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０４５８】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦデバイスにも応用可能である。
【０４５９】
本実施の形態に示す構成は、他の実施の形態および他の実施例に示す構成と適宜組み合わせて用いることができる。
【０４６０】
（実施の形態１１）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置について、図３９および図４０を用いて説明する。
【０４６１】
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
【０４６２】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０４６３】
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０４６４】
図３９は、本発明の一態様に係るＥＬ表示装置の一例である。図３９（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３９（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３９（Ｃ）は、図３９（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
【０４６５】
図３９（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
【０４６６】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【０４６７】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【０４６８】
図３９（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
【０４６９】
なお、図３９（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３９（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
【０４７０】
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
【０４７１】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
【０４７２】
図３９（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
【０４７３】
図３９（Ｃ）は、図３９（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
【０４７４】
図３９（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０５と、導電体７０５が埋め込まれた絶縁体７０１、絶縁体７０１上の絶縁体７０２ｃ、固定電荷層７０２ｂ、および絶縁体７０２ａと、絶縁体７０２ａ上の半導体７０３ａ、７０３ｂ、７０３ｃと、半導体７０３ｂ上の導電体７０７ａおよび導電体７０７ｂと、半導体７０３ｃ上の絶縁体７０６と、絶縁体７０６上の導電体７０４を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３９（Ｃ）に示す構造と異なる構造であっても構わない。
【０４７５】
したがって、図３９（Ｃ）に示すトランジスタ７４１において、導電体７０４および導電体７０５はゲート電極としての機能を有し、絶縁体７０２ｃおよび絶縁体７０６はゲート絶縁体としての機能を有し、導電体７０７ａおよび導電体７０７ｂはソース電極またはドレイン電極としての機能を有する。なお、半導体７０３ａ、７０３ｂ、７０３ｃは、光が当たることで電気特性が変動する場合がある。したがって、導電体７０５、導電体７０４のいずれか一以上が遮光性を有すると好ましい。
【０４７６】
図３９（Ｃ）には、容量素子７４２として、絶縁体７１０上の導電体７１４ａと、導電体７１４ａ上の絶縁体７１４ｂと、絶縁体７１４ｂ上の導電体７１４ｃと、を有する構造を示す。
【０４７７】
容量素子７４２において、導電体７１４ａは一方の電極として機能し、導電体７１４ｃは他方の電極として機能する。
【０４７８】
図３９（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３９（Ｃ）は表示品位の高いＥＬ表示装置である。
【０４７９】
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７１６および絶縁体７２０は、トランジスタ７４１のソースとして機能する領域に達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続している。
【０４８０】
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７４３となる。
【０４８１】
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
【０４８２】
図４０（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４０に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
【０４８３】
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
【０４８４】
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０４８５】
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【０４８６】
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３９（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図４０（Ｂ）に示す。図４０（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
【０４８７】
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図４０（Ｂ）には、図３９（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
【０４８８】
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
【０４８９】
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
【０４９０】
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
【０４９１】
なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
【０４９２】
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
【０４９３】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
【０４９４】
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０４９５】
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
【０４９６】
本実施の形態に示す構成は、他の実施の形態および他の実施例に示す構成と適宜組み合わせて用いることができる。
【０４９７】
（実施の形態１２）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
【０４９８】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４１に示す。
【０４９９】
図４１（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図４１（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０５００】
図４１（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０５０１】
図４１（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０５０２】
図４１（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０５０３】
図４１（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
【０５０４】
図４１（Ｆ）は乗用車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０５０５】
本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。
【実施例１】
【０５０６】
本実施例では、酸化窒化シリコン膜、酸化ハフニウム膜、および酸化窒化シリコン膜の積層構造における、酸化ハフニウム膜の固定電荷の生成量を測定するために、酸化ハフニウム膜及び酸化窒化シリコン膜の膜厚が異なる複数のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造素子６００を作製した。また、作製したＭＯＳ構造素子６００のＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）測定を行った。
【０５０７】
図４２（Ａ）に示すように、ＭＯＳ構造素子６００は、導電体６１０上にｎ型シリコン６２０、ｎ型シリコン６２０上に酸化物６３０、酸化物６３０上に固定電荷層６４０、固定電荷層６４０上に酸化物６５０、酸化物６３０上に導電体６６０を有する。
【０５０８】
続いて、実施例試料の作製方法について示す。なお、試料１として、固定電荷層６４０の膜厚を５ｎｍ、試料２として、固定電荷層６４０の膜厚を１０ｎｍ、試料３として、固定電荷層６４０の膜厚を２０ｎｍ、とした。さらに、試料１乃至試料３において、それぞれ、条件ａとして酸化物６５０の膜厚を３０ｎｍ、条件ｂとして酸化物６５０の膜厚を５５ｎｍ、条件ｃとして酸化物６５０の膜厚を８０ｎｍ、条件ｄとして酸化物６５０の膜厚を１２０ｎｍ、および条件ｅとして酸化物６５０の膜厚を１６０ｎｍとした５種類の試料を作製した。
【０５０９】
従って、試料１−ａ、試料１−ｂ、試料１−ｃ、試料１−ｄ、試料１−ｅ、試料２−ａ、試料２−ｂ、試料２−ｃ、試料２−ｄ、試料２−ｅ、試料３−ａ、試料３−ｂ、試料３−ｃ、試料３−ｄ、および試料３−ｅの計１５種類の試料を作製した。
【０５１０】
まず、ｎ型シリコン６２０としてｎ型シリコンウエハを用意した。
【０５１１】
続いて、酸化物６３０として、プラズマＣＶＤ法を用いて、ｎ型シリコンウエハ上に酸化窒化シリコン膜を厚さ１０ｎｍ成膜した。成膜ガスは、シランの流量を１．０ｓｃｃｍ、一酸化二窒素の流量を８００ｓｃｃｍとし、反応室の圧力を４０Ｐａ、基板温度を５００℃とし、１５０Ｗの高周波（ＲＦ）電力を印加することで成膜した。
【０５１２】
次に、固定電荷層６４０として、スパッタリング法を用いて、酸化窒化シリコン膜上に酸化ハフニウム膜を成膜した。スパッタリングガスは、酸素の流量を２５ｓｃｃｍ、アルゴンの流量を２５ｓｃｃｍとし、処理室内の圧力を０．７Ｐａ、基板温度を２００度、２．５ｋＷの高周波（ＲＦ）電力を印加して成膜した。また、スパッタリングターゲットとして、酸化ハフニウム（ＨｆＯｘ）を用いた。
【０５１３】
なお、試料１−ａ、試料１−ｂ、試料１−ｃ、試料１−ｄ、および試料１−ｅは、酸化ハフニウム膜の厚さを５ｎｍとした。また、試料２−ａ、試料２−ｂ、試料２−ｃ、試料２−ｄ、および試料２−ｅは、酸化ハフニウム膜の厚さを１０ｎｍとした。さらに、試料３−ａ、試料３−ｂ、試料３−ｃ、試料３−ｄ、および試料３−ｅは、酸化ハフニウム膜の厚さを２０ｎｍとした。
【０５１４】
続いて、酸化物６５０として、プラズマＣＶＤ法を用いて、酸化ハフニウム膜上に酸化窒化シリコン膜を成膜した。成膜ガスは、シランの流量を１．０ｓｃｃｍ、一酸化二窒素の流量を８００ｓｃｃｍとし、反応室の圧力を４０Ｐａ、基板温度を５００℃とし、１５０Ｗの高周波（ＲＦ）電力を印加することで成膜した。
【０５１５】
なお、試料１−ａ、試料２−ａ、および試料３−ａは、酸化窒化シリコン膜の厚さを３０ｎｍとした。試料１−ｂ、試料２−ｂ、および試料３−ｂは、酸化窒化シリコン膜の厚さを５５ｎｍとした。試料１−ｃ、試料２−ｃ、および試料３−ｃは、酸化窒化シリコン膜の厚さを８０ｎｍとした。試料１−ｄ、試料２−ｄ、および試料３−ｄは、酸化窒化シリコン膜の厚さを１２０ｎｍとした。また、試料１−ｅ、試料２−ｅ、および試料３−ｅは、酸化窒化シリコン膜の厚さを１６０ｎｍとした。
【０５１６】
続いて、加熱処理を行った。加熱処理は酸素雰囲気下において、５５０℃で１時間行った。
【０５１７】
次に、導電体６６０として、窒化チタン膜、タングステン膜、アルミニウム膜の積層構造を成膜した。
【０５１８】
まず、スパッタリング法を用いて、酸化窒化シリコン膜上に、３０ｎｍの窒化チタン膜を成膜した。なお、窒化チタン膜は、スパッタリングガスとして、窒素の流量を５０ｓｃｃｍとし、処理室内の圧力を０．２Ｐａ、基板は加熱せずに、１２ｋＷの直流（ＤＣ）電力を印加して成膜した。また、スパッタリングターゲットとして、チタン（Ｔｉ）を用いた。
【０５１９】
また、スパッタリング法を用いて、窒化チタン膜上に、１３５ｎｍのタングステン膜を成膜した。タングステン膜は、スパッタリングガスとして、アルゴンの流量を１００ｓｃｃｍとし、処理室内の圧力を２．０Ｐａ、基板温度を２３０℃、４ｋＷの直流（ＤＣ）電力を印加して成膜した。また、スパッタリングターゲットとして、タングステン（Ｗ）を用いた。
【０５２０】
次に、加熱処理を行った。加熱処理は窒素雰囲気下において、４００℃で１時間行った。
【０５２１】
続いて、スパッタリング法を用いて、タングステン膜上に、２００ｎｍのアルミニウム膜を成膜した。スパッタリングガスは、アルゴンの流量を５０ｓｃｃｍとし、処理室内の圧力を０．４Ｐａ、基板は加熱せずに、１ｋＷの直流（ＤＣ）電力を印加して成膜した。また、スパッタリングターゲットとして、アルミニウム（Ａｌ）を用いた。
【０５２２】
最後に、導電体６１０として、スパッタリング法を用いて、ｎ型シリコンウエハの裏面にアルミニウム膜を４００ｎｍ成膜した。スパッタリングガスは、アルゴンの流量を５０ｓｃｃｍとし、処理室内の圧力を０．４Ｐａ、基板は加熱せずに、１ｋＷの直流（ＤＣ）電力を印加して成膜した。また、スパッタリングターゲットとして、アルミニウム（Ａｌ）を用いた。
【０５２３】
次に、作製した試料について、Ｃ−Ｖ特性を測定した。Ｃ−Ｖ特性は、室温にてゲート電圧Ｖｇを−１０Ｖから、＋１０Ｖへ一回のみの掃引とし、測定周波数は１０ｋＨｚで行った。なお、−１０Ｖから−２Ｖまで、＋５Ｖから＋１０Ｖまでは、０．５Ｖステップで掃引した。また、−２Ｖから＋５Ｖまでは、０．１Ｖステップで掃引した。
【０５２４】
Ｃ−Ｖ特性から、試料１乃至試料３のフラットバンド電圧Ｖｆｂを求めた結果を、図４２（Ｂ）に示す。なお、本実施例において、フラットバンド電圧Ｖｆｂとは、酸化物６３０、固定電荷層６４０および酸化物６５０中の固定電荷の影響を打ち消すのに必要な電圧である。また、試料１−ａ乃至試料１−ｅは白抜き四角、試料２−ａ乃至試料２−ｅは白抜き三角、試料３−ａ乃至試料３−ｅは白抜き丸を用いた。
【０５２５】
この結果から、酸化物６５０の膜厚が大きいほど、フラットバンド電圧Ｖｆｂはプラス方向へ変動することが確認できた。また、固定電荷層６４０の膜厚が大きいほど、フラットバンド電圧Ｖｆｂはプラス方向へ変動することが確認できた。従って、酸化物６５０、固定電荷層６４０の膜厚を適宜調整することでフラットバンド電圧Ｖｆｂを調整することが可能となることが確認できた。
【実施例２】
【０５２６】
本実施例では、本発明の一態様に係るトランジスタなどを利用した半導体装置を作製し、断面観察をＳＴＥＭ（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）を用いて行った。
【０５２７】
半導体装置の作製は、ＳＯＩ基板を用い、ＳＯＩ基板上に、シリコン単結晶半導体にチャネル形成領域を有する第１のトランジスタ、第１の配線および第２の配線を作製した（第１の層）。
【０５２８】
次に、第１の層上にＩｎ−Ｇａ−Ｚｎ酸化物にチャネル形成領域を有する第２のトランジスタ、第１の容量素子、第３の配線および第４の配線を形成した（第２の層）。尚、第２のトランジスタは、トップゲート電極としての機能を有するタングステン膜、ゲート絶縁膜としての機能を有する酸化窒化シリコン膜、バックゲート電極としての機能を有するタングステン膜、ゲート絶縁膜および固定電荷を蓄積する機能を有する酸化窒化シリコン膜、酸化ハフニウム膜および酸化窒化シリコン膜の多層膜を含む。
【０５２９】
次に、第２の層上にＩｎ−Ｇａ−Ｚｎ酸化物にチャネル形成領域を有する第３のトランジスタ、第２の容量素子、第５の配線、第６の配線および第７の配線を形成した（第３の層）。尚、第３のトランジスタは、トップゲート電極としての機能を有するタングステン膜、ゲート絶縁膜としての機能を有する酸化窒化シリコン膜、バックゲート電極としての機能を有するタングステン膜、ゲート絶縁膜および固定電荷を蓄積する機能を有する酸化窒化シリコン膜、酸化ハフニウム膜および酸化窒化シリコン膜の多層膜を含む。次に、第３の層上に、保護膜としての機能を有するポリイミド膜を形成した。以上により、半導体装置を作製した。
【０５３０】
次に、ＳＴＥＭを用いて半導体装置の断面観察を行った。図４３にＳＴＥＭ断面写真を示す。これにより、第１乃至第３のトランジスタ、第１および第２の容量素子、第１乃至第７の配線を有する半導体装置が良好に作製されていることを確認した。
【符号の説明】
【０５３１】
１００    層
１０１    トランジスタ
１０２    トランジスタ
１１１    絶縁体
１１２    絶縁体
１１３    絶縁体
１１５    導電体
１１６    導電体
１１７    導電体
１２１    絶縁体
１２２    固定電荷層
１２３    絶縁体
１２４    絶縁体
１２５    絶縁体
１２６    絶縁体
１２７    固定電荷層
１２８    固定電荷層
１２９    絶縁体
１３０    酸化物半導体
１３０ａ    酸化物半導体
１３０ｂ    酸化物半導体
１３０ｃ    酸化物半導体
１３２    酸化物半導体
１３２ａ    酸化物半導体
１３２ｂ    酸化物半導体
１３２ｃ    酸化物半導体
１４０ａ    導電体
１４０ｂ    導電体
１４１ａ    領域
１４１ｂ    領域
１４２ａ    導電体
１４２ｂ    導電体
１５０    絶縁体
１５２    絶縁体
１６０    導電体
１６２    導電体
１７０    絶縁体
１９０    基板
２００    撮像装置
２０１    スイッチ
２０２    スイッチ
２０３    スイッチ
２１０    画素部
２１１    画素
２１２    副画素
２１２Ｂ    副画素
２１２Ｇ    副画素
２１２Ｒ    副画素
２２０    光電変換素子
２３０    画素回路
２３１    配線
２４７    配線
２４８    配線
２４９    配線
２５０    配線
２５３    配線
２５４    フィルタ
２５４Ｂ    フィルタ
２５４Ｇ    フィルタ
２５４Ｒ    フィルタ
２５５    レンズ
２５６    光
２５７    配線
２６０    周辺回路
２７０    周辺回路
２８０    周辺回路
２９０    周辺回路
２９１    光源
３００    シリコン基板
３１０    層
３２０    層
３３０    層
３４０    層
３５１    トランジスタ
３５２    トランジスタ
３５３    トランジスタ
３６０    フォトダイオード
３６１    アノード
３６３    低抵抗領域
３７０    プラグ
３７１    配線
３７２    配線
３７３    配線
３８０    絶縁体
４５０    半導体基板
４５２    絶縁体
４５４    導電体
４６０    領域
４６２    絶縁体
４６４    絶縁体
４６６    絶縁体
４６８    絶縁体
４６９    絶縁体
４７２ａ    領域
４７２ｂ    領域
４７４ａ    導電体
４７４ｂ    導電体
４７４ｃ    導電体
４７６ａ    導電体
４７６ｂ    導電体
４７６ｃ    導電体
４７８ａ    導電体
４７８ｂ    導電体
４７８ｃ    導電体
４８０ａ    導電体
４８０ｂ    導電体
４８０ｃ    導電体
４８０ｄ    導電体
４８９    絶縁体
４９１    絶縁体
４９２    固定電荷層
４９３    絶縁体
４９５    絶縁体
４９６ａ    導電体
４９６ｂ    導電体
４９６ｃ    導電体
４９６ｄ    導電体
４９８ｂ    導電体
４９８ｃ    導電体
４９８ｄ    導電体
４９９    絶縁体
５０４    導電体
５０７ａ    導電体
５０７ｂ    導電体
５１１    絶縁体
５１４    導電体
５１５    導電体
５２１    ルーティングスイッチエレメント
５２２    ロジックエレメント
５２３    コンフィギュレーションメモリ
５２４    ルックアップテーブル
５２５    レジスタ
５２６    セレクタ
５２７    コンフィギュレーションメモリ
６００    ＭＯＳ構造素子
６１０    導電体
６２０    ｎ型シリコン
６３０    酸化物
６４０    固定電荷層
６５０    酸化物
６６０    導電体
７００    基板
７０１    絶縁体
７０２    絶縁体
７０２ａ    絶縁体
７０２ｂ    固定電荷層
７０２ｃ    絶縁体
７０３    半導体
７０４    導電体
７０５    導電体
７０５ａ    領域
７０６    絶縁体
７０７ａ    導電体
７０７ｂ    導電体
７１０    絶縁体
７１４ａ    導電体
７１４ｂ    絶縁体
７１４ｃ    導電体
７１６    絶縁体
７１９    発光素子
７２０    絶縁体
７２１    絶縁体
７３１    端子
７３２    ＦＰＣ
７３３ａ    配線
７３４    シール材
７３５    駆動回路
７３６    駆動回路
７３７    画素
７４１    トランジスタ
７４２    容量素子
７４３    スイッチ素子
７４４    信号線
７５０    基板
７５１    トランジスタ
７５２    容量素子
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    導電体
７８２    発光層
７８３    導電体
７８４    隔壁
７９１    導電体
７９２    絶縁体
７９３    液晶層
７９４    絶縁体
７９５    スペーサ
７９６    導電体
７９７    基板
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４００１    配線
４００３    配線
４００５    配線
４００６    配線
４００７    配線
４００８    配線
４００９    配線
４０２１    層
４０２２    層
４０２３    層
４１００    トランジスタ
４２００    トランジスタ
４３００    トランジスタ
４４００    トランジスタ
４５００    容量素子
４６００    容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2017143239.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2017143239.tif 000041
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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