(57)【要約】      （修正有）【課題】複数の画素の画素信号を複数の信号線に互いに位相をずらして出力する際、固体撮像装置に含まれる各回路の動作タイミングを同期化するのに有利な技術を提供する。【解決手段】第１の画素と、第２の画素と、第１のクロック信号ＣＬＫ１と同じ周期を有し、かつ第１のクロック信号とは位相の異なる第２のクロック信号ＣＬＫ２を、第１のクロック信号に基づいて生成するクロック生成回路１７０と、第１の信号線と、第２の信号線と、第１の画素の画素信号を第１の信号線に第１のクロック信号に従って出力し、第２の画素の画素信号を第２の信号線に第１のクロック信号に従って出力する読出回路１２１と、第１の信号線の第１の画素の画素信号と第２の信号線の第２の画素の画素信号とをシリアルに出力する動作を、第２のクロック信号に従って行うマルチプレクサ１４０と、を含む。【選択図】図１
2017055365.tif 000002
【特許請求の範囲】
【請求項１】
第１の画素と、第２の画素と、
第１のクロック信号と同じ周期を有し、かつ前記第１のクロック信号とは位相の異なる第２のクロック信号を、前記第１のクロック信号に基づいて生成するクロック生成回路と、
第１の信号線と、第２の信号線と、
前記第１の画素の画素信号を前記第１の信号線に前記第１のクロック信号に従って出力し、前記第２の画素の画素信号を前記第２の信号線に前記第１のクロック信号に従って出力する読出回路と、
前記第１の信号線の前記第１の画素の画素信号と前記第２の信号線の前記第２の画素の画素信号とをシリアルに出力する動作を、前記第２のクロック信号に従って行うマルチプレクサと、
を含むことを特徴とする固体撮像装置。
【請求項２】
前記クロック生成回路は、遅延回路を含み、
前記第２のクロック信号が、前記第１のクロック信号を遅延させたものであることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記クロック生成回路は、前記第１のクロック信号に対する前記第２のクロック信号のクロック遅延量を変更する回路を含むことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記クロック生成回路は、遅延量が互いに異なる複数の信号経路を含み、
前記複数の信号経路のうち何れか１つを選択することによって、前記クロック遅延量を変更することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記クロック生成回路は、前記複数の信号経路で構成された信号経路群を複数含み、
前記信号経路群のそれぞれが、互いに直列に接続されていることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記クロック生成回路は、直列に接続された複数の遅延回路を含み、
前記複数の遅延回路の出力うち、何れかの出力を選択することによって前記クロック遅延量を変更することを特徴とする請求項３に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、前記第１のクロック信号に対する前記第２のクロック信号の位相の差を決定するためのダミー画素を更に含み、
前記読出回路は、水平走査部と、前記水平走査部から供給される制御信号に応じて画素信号を前記第１の信号線と前記第２の信号線との何れかに出力する出力部と、を含み、
前記水平走査部は、前記第１のクロック信号に従って前記ダミー画素を選択するための前記制御信号としてダミー画素選択信号を前記出力部と前記クロック生成回路とに出力し、
前記出力部は、前記ダミー画素の画素信号を前記クロック生成回路に出力し、
前記クロック生成回路は、前記ダミー画素選択信号に対する前記ダミー画素の画素信号が出力されるまでの応答時間に応じて、前記第２のクロック信号を生成すること特徴とする請求項１乃至６の何れか１項に記載の固体撮像装置。
【請求項８】
前記固体撮像装置は、前記クロック遅延量を決定するためのダミー画素を更に含み、
前記読出回路は、水平走査部と、前記水平走査部から供給される制御信号に応じて画素信号を前記第１の信号線と前記第２の信号線との何れかに出力する出力部と、を含み、
前記水平走査部は、前記第１のクロック信号に従って前記ダミー画素を選択するための前記制御信号としてダミー画素選択信号を前記出力部と前記クロック生成回路とに出力し、
前記出力部は、前記ダミー画素の画素信号を前記クロック生成回路に出力し、
前記クロック生成回路は、前記ダミー画素選択信号に対する前記ダミー画素の画素信号が出力されるまでの応答時間に応じて、前記第１のクロック信号を遅延させた互いに遅延量の異なる複数のクロック信号のうち何れか１つを選択することによって前記クロック遅延量を変更すること特徴とする請求項３乃至６の何れか１項に記載の固体撮像装置。
【請求項９】
前記固体撮像装置は、前記第２のクロック信号に従って選択信号を生成し、前記マルチプレクサに供給する信号生成回路を更に含むことを特徴とする請求項１乃至８の何れか１項に記載の固体撮像装置。
【請求項１０】
前記読出回路は、
第１のトリガ信号を前記第１のクロック信号で同期して第１の信号を生成し、
前記第１の信号に応じて、前記第１の画素及び前記第２の画素から画素信号の読み出しを開始し、
前記信号生成回路は、
前記第１の信号に基づいた第２のトリガ信号を前記第１のクロック信号で同期して第２の信号を生成し、
前記第２の信号を前記第２のクロック信号に同期して前記選択信号の供給を開始することを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記固体撮像装置は、前記マルチプレクサから出力される画素信号をサンプリングするためのサンプリングクロックを生成するサンプリングクロック生成回路を更に含み、
前記サンプリングクロック生成回路は、前記第２のクロック信号に従って前記サンプリングクロックを生成することを特徴とする請求項１乃至１０の何れか１項に記載の固体撮像装置。
【請求項１２】
前記サンプリングクロック生成回路は、前記第２のクロック信号を逓倍したクロック信号の位相を変化させる回路を含み、
前記サンプリングクロックが、前記逓倍したクロック信号の位相を変化させたものであることを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記サンプリングクロック生成回路は、前記第２のクロック信号を逓倍したクロック信号の位相を変化させる回路を含み、
前記サンプリングクロックが、前記逓倍したクロック信号の位相を反転させたものであり、
前記信号生成回路は、遅延回路を更に含み、前記第２のクロック信号を遅延させたクロック信号に従って前記選択信号を前記マルチプレクサに供給することを特徴とする請求項９又は１０に従属する請求項１１に記載の固体撮像装置。
【請求項１４】
前記サンプリングクロックが、前記第２のクロック信号と、前記第２のクロック信号を遅延させたクロック信号との否定排他的論理和であることを特徴とする請求項１１に記載の固体撮像装置。
【請求項１５】
請求項１乃至１４の何れか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される画素信号を処理する処理部と、を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
画素が２次元アレイ状に配された固体撮像装置において、画素信号の出力を高速化することが求められている。特許文献１には、複数の画素から出力される画素信号を複数の信号線に対して互いに位相をずらして出力し、複数の信号線を順次選択することによって、画素信号の読み出しを高速化することが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４２５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
固体撮像装置の製造ばらつきや動作温度などによって、固体撮像装置を構成する回路それぞれの動作がばらつく可能性がある。回路の動作がばらつき各画素から信号線への画素信号の伝達される遅延時間が変化した場合、画素信号を出力するためにそれぞれの信号線を選択したとき、画素信号を正確に出力できない可能性がある。画素信号を複数の信号線の何れかに順次出力するタイミング、複数の信号線を順次選択し画素信号を読み出すタイミングなど各回路の動作タイミングを、各回路の動作がばらついた場合においても同期させることが必要である。特許文献１には、各回路の動作がばらついた際に、これらの動作タイミングを同期させる方法は開示されていない。
【０００５】
本発明は、複数の画素の画素信号を複数の信号線に互いに位相をずらして出力する際、固体撮像装置に含まれる各回路の動作タイミングを同期化するのに有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題に鑑みて、本発明の実施形態に係る固体撮像装置の製造方法は、第１の画素と、第２の画素と、第１のクロック信号と同じ周期を有し、かつ第１のクロック信号とは位相の異なる第２のクロック信号を、第１のクロック信号に基づいて生成するクロック生成回路と、第１の信号線と、第２の信号線と、第１の画素の画素信号を第１の信号線に第１のクロック信号に従って出力し、第２の画素の画素信号を第２の信号線に第１のクロック信号に従って出力する読出回路と、第１の信号線の第１の画素の画素信号と第２の信号線の第２の画素の画素信号とをシリアルに出力する動作を、第２のクロック信号に従って行うマルチプレクサと、を含むことを特徴とする。
【発明の効果】
【０００７】
上記手段により、複数の画素の画素信号を複数の信号線に互いに位相をずらして出力する際、固体撮像装置に含まれる各回路の動作タイミングを同期化するのに有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る固体撮像装置の構成例を示すブロック図。
【図２】図１の固体撮像装置の水平走査部の回路構成例を示す図。
【図３】図１の固体撮像装置の信号生成回路の回路構成例を示す図。
【図４】図１の固体撮像装置のクロック生成回路の回路構成例を示す図。
【図５】図１の固体撮像装置の画素信号を出力する際のタイミングチャートを示す図。
【図６】図１の固体撮像装置のサンプリングクロック生成回路の回路構成例及び画素信号を出力する際のタイミングチャートを示す図。
【図７】図６の回路構成及びタイミングチャート、及び、図３の回路構成の変形例を示す図。
【図８】図６の回路構成及びタイミングチャートの変形例を示す図。
【図９】図１のブロック図及び図４の回路構成の変形例を示す図。
【図１０】図９のクロック生成回路のタイミングチャートを示す図。
【発明を実施するための形態】
【０００９】
以下、本発明に係る固体撮像装置の具体的な実施形態を、添付図面を参照して説明する。なお、以下の説明及び図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１０】
第１の実施形態
図１〜６を参照して、本発明の一部の実施形態による固体撮像装置の構成及び動作を説明する。図１は、本発明の第１の実施形態における固体撮像装置１００の構成例を示すブロック図である。固体撮像装置１００は、画素回路１１０、出力部１２０及び水平走査部１３０を含む読出回路１２１、マルチプレクサ１４０、信号生成回路１５０、サンプリングクロック生成回路１６０、クロック生成回路１７０を含む。読出回路１２１とマルチプレクサ１４０との間は、複数の信号線Ｈによって接続されている。本実施形態において、複数の信号線Ｈは、信号線Ｈ０〜Ｈ３の４本を用いるが、これに限られることはない。信号線Ｈの本数は、例えば３本以下であってもよいし、５本以上であってもよい。
【００１１】
画素回路１１０は、２次元アレイ状に複数の画素が配され、各画素は入射した光に応じて電気信号を生成する。それぞれの画素で生成された電気信号を出力する信号線が、画素回路１１０と読出回路１２１の出力部１２０とを接続する。出力部１２０は、画素回路１１０の各画素で生成された電気信号を画素信号として読み出し、複数の信号線Ｈの何れかに出力する。出力部１２０から出力される画素信号は、各画素で生成された電気信号が例えば出力部１２０においてノイズ除去、増幅、アナログ／デジタル変換などされた、電気信号と相関のある信号であってもよい。画素回路１１０の各画素で生成された電気信号が出力される信号線Ｈは、決まっていてもよい。例えば、複数の画素のうち、第１の画素の画素信号は、複数の信号線Ｈのうち信号線Ｈ０に出力され、また、第２の画素の画素信号は、信号線Ｈ１に出力されてもよい。水平走査部１３０は、出力部１２０がそれぞれの画素から読み出した画素信号を、複数の信号線Ｈの何れかを順次選択して出力するための制御信号ＨＯを生成する。また、水平走査部１３０から出力される制御信号ＨＯには、出力部１２０が画素回路１１０に含まれる複数の画素のうち画素信号を読み出す画素を選択するための信号が含まれうる。複数の信号線Ｈの読出回路１２１と接続する側と反対側は、マルチプレクサ１４０と接続される。マルチプレクサ１４０は、複数の信号線Ｈのうち信号生成回路１５０から供給される選択信号ＭＥＮによって指定される信号線Ｈ０〜３を選択し、選択した信号線Ｈ０〜Ｈ３に読出回路１２１から出力される画素信号を出力端子ＯＵＴからシリアルに出力する。信号生成回路１５０は、複数の信号線Ｈのうちマルチプレクサ１４０が選択する信号線Ｈ０〜Ｈ３を決定するための選択信号ＭＥＮを生成し、マルチプレクサ１４０に供給する。サンプリングクロック生成回路１６０は、マルチプレクサ１４０が出力する画素信号をサンプリングするタイミングを制御するためのサンプリングクロックＳＣＬＫを生成する。マルチプレクサ１４０の出力端子ＯＵＴから出力される画素信号及びサンプリングクロック生成回路１６０から出力されるサンプリングクロックＳＣＬＫは、固体撮像装置１００の後段に配された信号処理部（不図示）に供給される。信号処理部（不図示）は、サンプリングした画素信号に基づいて、例えば、ディスプレイなどの表示部（不図示）に撮像画像を表示させるための画像データを生成しうる。
【００１２】
読出回路１２１の動作開始を制御するためのトリガ信号ＨＳＴが、読出回路１２１の外部から読出回路１２１の水平走査部１３０に供給されることによって、固体撮像装置１００は動作を開始する。次いで、信号生成回路１５０で選択信号ＭＥＮの生成開始を制御するためのトリガ信号ＭＳＴが、読出回路１２１の水平走査部１３０から信号生成回路１５０に供給される。
【００１３】
固体撮像装置１００は、第１のクロック信号であるクロック信号ＣＬＫ１と、クロック信号ＣＬＫ１に基づいてクロック生成回路１７０で生成される第２のクロック信号であるクロック信号ＣＬＫ２とによって動作タイミングが制御される。読出回路１２１には、クロック信号ＣＬＫ１が入力され、クロック信号ＣＬＫ１に従って動作タイミングが制御される。サンプリングクロック生成回路１６０には、クロック信号ＣＬＫ２が入力され、クロック信号ＣＬＫ２に従って動作タイミングが制御される。信号生成回路１５０には、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２が入力される。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との関係、信号生成回路１５０の動作するタイミングの制御については後述する。
【００１４】
図２に、水平走査部１３０の回路構成例を示す。水平走査部１３０は、フリップフロップ１３１、１３２、直列接続されたフリップフロップ群１３５、１３６、インバータ１３３、バッファ１３４を含む。トリガ信号ＨＳＴが、水平走査部１３０のクロック信号ＣＬＫ１の立ち上がりに同期して動作するフリップフロップ１３１に入力される。フリップフロップ１３１は、トリガ信号ＨＳＴの入力に応じて信号ＱＨＳＴを出力する。信号ＱＨＳＴは、フリップフロップ１３１の次段のクロック信号ＣＬＫ１の立ち上がりに同期して動作するフリップフロップ１３２に入力される。フリップフロップ１３２は、信号ＱＨＳＴの入力に応じて信号ＱＨＳＴ２を出力する。信号ＱＨＳＴ２は、前段のフリップフロップからの出力を後段のフリップフロップの入力として用いる直列に接続された、クロック信号ＣＬＫ１の立ち上がりに同期して動作するフリップフロップ群１３５に入力される。また、信号ＱＨＳＴ２は、フリップフロップ群１３５と同様に、前段のフリップフロップからの出力を後段のフリップフロップの入力として用いる直列に接続されたフリップフロップ群１３６に入力される。フリップフロップ群１３６は、クロック信号ＣＬＫ１をインバータ１３３で位相を反転した信号、換言するとクロック信号ＣＬＫ１の立ち下がりに同期して動作する。フリップフロップ群１３５、１３６の各フリップフロップからの出力が、出力部１２０が画素回路１１０の複数の画素のうち画素信号を読み出す画素を選択し、選択された画素信号を複数の信号線Ｈの何れかに出力するための制御信号ＨＯとなる。また、信号ＱＨＳＴは、バッファ１３４に入力される。バッファ１３４は、信号ＱＨＳＴの入力に応じてトリガ信号ＭＳＴを出力し、信号生成回路１５０に供給する。本実施形態において、水平走査部１３０が、トリガ信号ＨＳＴに応じてトリガ信号ＭＳＴを出力するが、これに限られるものではない。例えば、固体撮像装置１００が、トリガ信号ＨＳＴをクロック信号ＣＬＫ１で同期するフリップフロップとバッファとを含む回路を更に有し、この回路がトリガ信号ＭＳＴを出力してもよい。
【００１５】
図３は、信号生成回路１５０の回路構成例である。信号生成回路１５０は、フリップフロップ１５１、１５２及び信号生成部１５３を含む。ここで、信号生成回路１５０の動作するタイミングの制御について説明する。フリップフロップ１５１は、クロック信号ＣＬＫ１に従って動作タイミングが制御される。フリップフロップ１５２と信号生成部１５３とは、クロック信号ＣＬＫ２に従って動作タイミングが制御される。読出回路１２１の水平走査部１３０で生成されたトリガ信号ＭＳＴが、クロック信号ＣＬＫ１の立ち上がりに同期して動作するフリップフロップ１５１に入力される。フリップフロップ１５１は、トリガ信号ＭＳＴの入力に応じて信号ＱＭＳＴを出力する。信号ＱＭＳＴは、フリップフロップ１５１の次段に配されたクロック信号ＣＬＫ２の立ち上がりに同期して動作するフリップフロップ１５２に入力される。フリップフロップ１５２は、信号ＱＭＳＴの入力に応じて信号ＱＭＳＴ２を出力する。信号ＱＭＳＴ２は、フリップフロップ１３１の次段に配された信号生成部１５３に入力される。信号生成部１５３は、信号ＱＭＳＴ２の入力をトリガとして、クロック信号ＣＬＫ２に従って、複数の信号線Ｈのうちマルチプレクサ１４０が選択する信号線を決定するための選択信号ＭＥＮの生成を開始する。図３の回路構成例では、フリップフロップ１５２と信号生成部１５３とは、それぞれ独立して示されているが、これに限られるものではない。例えば信号生成部１５３が、フリップフロップ１５２と一体化され、信号ＱＭＳＴをクロック信号ＣＬＫ２で同期化して選択信号ＭＥＮの生成を開始してもよい。
【００１６】
次に図４を用いて、クロック信号ＣＬＫ１に基づいて生成されるクロック信号ＣＬＫ２について説明する。図４は、クロック信号ＣＬＫ１の入力に対してクロック信号ＣＬＫ２を出力するクロック生成回路１７０の回路構成例を示す。クロック生成回路１７０は、クロック信号ＣＬＫ１と同じ周期を有し、かつクロック信号ＣＬＫ１とは位相の異なるクロック信号ＣＬＫ２を、クロック信号ＣＬＫ１に基づいて生成する。クロック生成回路１７０は、クロック信号ＣＬＫ１が入力し、クロック信号ＣＬＫ２として出力するまでに通過する遅延量が互いに異なる複数の信号経路１７３を含みうる。複数の信号経路１７３のうち何れか１つを選択することによって、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間の位相の差を変更することが可能となる。本実施形態において、図４に示すクロック生成回路１７０では、遅延量が互いに異なる複数の信号経路１７３が並列に接続された信号経路群を複数含む。信号経路群が複数ある場合、それぞれの信号経路群は、互いに直列に接続される。本実施形態において、並列に接続された遅延量が互いに異なる２つの信号経路１７３で構成された信号経路群が、２段、直列に接続されている。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間のクロック遅延量は、信号経路群ごとに複数の信号経路１７３のうち何れか１つを選択することによって変更される。クロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２のクロック遅延量は、例えばクロック生成回路１７０の外部から与えられる信号ＤＡＤＪを用いて設定されうる。
【００１７】
本実施形態において、クロック生成回路１７０は、複数のインバータ１７２と複数の遅延回路１７１とを含み、複数の信号経路１７３のそれぞれを構成する。クロック生成回路１７０に入力したクロック信号ＣＬＫ１は、まずインバータ１７２ａによって反転される。その後、インバータ１７２ｂのみで構成された信号経路１７３ａと、遅延回路１７１ａとインバータ１７２ｃとで構成された信号経路１７３ｂとの何れかの信号経路を通過する。２つの信号経路１７３ａ、１７３ｂの何れを通るかは、信号ＤＡＤＪによって切り替えられうる。次いで、クロック信号は、再度、インバータ１７２ｄによって反転される。その後、インバータ１７２ｅのみで構成された信号経路１７３ｃと、遅延回路１７１ｂ、１７１ｃとインバータ１７２ｆとで構成された信号経路１７３ｄと、の何れかの信号経路を通過する。信号経路１７３ｃ、１７３ｄの何れを通るかは、信号ＤＡＤＪによって切り替えられうる。図４に示す構成では、クロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２のクロック遅延量は、遅延回路１７１なし、１段、２段、３段の何れかに、信号ＤＡＤＪを用いて信号経路群ごとに何れかの信号経路１７３を選択することによって変更できる。各信号経路群に含まれる信号経路１７３の数や直列に接続される信号経路群の数、また、遅延回路１７１の段数はこれに限られることはなく、固体撮像装置１００の構成に応じて適宜設定すればよい。例えば、１つの信号経路群が、３つ以上の並列に接続された信号経路１７３を含んでいてもよいし、信号経路群が１段のみ、または３段以上接続されていてもよい。また例えば、４段以上の遅延回路１７１が含まれる信号経路群の組み合わせがあってもよい。
【００１８】
クロック生成回路１７０によって、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と同じ周期を有し、かつクロック信号ＣＬＫ１から時間ＴＤｃｌｋ遅延する。また、クロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２のクロック遅延量は、適宜変更することが可能である。
【００１９】
次に図５を用いて、本実施形態における固体撮像装置１００の動作について説明する。図５は、固体撮像装置１００から画素信号を出力する際のタイミングチャートである。
【００２０】
クロック信号ＣＬＫ１に従って動作する読出回路１２１の水平走査部１３０に、トリガ信号ＨＳＴが入力される。トリガ信号ＨＳＴの入力に応じて、クロック信号ＣＬＫ１の立ち上がりに同期して動作する水平走査部１３０のフリップフロップ１３１は信号ＱＨＳＴを出力する。
【００２１】
次いで信号ＱＨＳＴは、フリップフロップ１３２を介してフリップフロップ群１３５、１３６に入力される。フリップフロップ群１３５、１３６に含まれる各フリップフロップは、信号ＱＨＳＴの入力に応じて複数の信号線Ｈに出力される画素信号Ｃを選択制御するための制御信号ＨＯを出力する。出力部１２０は、制御信号ＨＯの入力に従い、例えば、複数の信号線Ｈのうち信号線Ｈ０に、画素回路１１０の１列目、５列目、９列目の画素信号Ｃ０、Ｃ４、Ｃ８を順次読み出す。同様に出力部１２０は、信号線Ｈ１に２列目、６列目、１０列目の画素信号Ｃ１、Ｃ５、Ｃ９、信号線Ｈ２に３列目、７列目、１１列目の画素信号Ｃ２、Ｃ６、Ｃ１０、信号線Ｈ３に４列目、８列目、１２列目の画素信号Ｃ３、Ｃ７、Ｃ１１を順次読み出す。ここで、水平走査部１３０から出力される制御信号ＨＯはクロック信号ＣＬＫ１に同期して出力される。しかし、画素回路１１０において画素信号Ｃを出力する画素が選択され、出力部１２０から信号線Ｈ０〜Ｈ３に出力されるまでには、画素回路１１０や出力部１２０などの回路内部で遅延が発生する。このため、各画素信号Ｃがそれぞれの信号線Ｈ０〜Ｈ３に出力されるタイミングは、クロック信号ＣＬＫ１の立ち上がりから遅延した遷移タイミングとなる。
【００２２】
また、信号ＱＨＳＴは、バッファ１３４によってバッファされ、水平走査部１３０からトリガ信号ＭＳＴとして信号生成回路１５０に出力される。ここで、トリガ信号ＭＳＴは、バッファ１３４を通過することによって、信号ＱＨＳＴから時間ＴＤｂｕｆだけ遅延する。
【００２３】
信号生成回路１５０において、トリガ信号ＭＳＴは、クロック信号ＣＬＫ１の立ち上がりに同期して動作するフリップフロップ１５１に入力され、フリップフロップ１５１は信号ＱＭＳＴを出力する。これによって、信号ＱＨＳＴと信号ＱＭＳＴとの時間差は、クロック信号ＣＬＫ１の１周期分となり、ばらつき要因を含むバッファ１３４での時間ＴＤｂｕｆを吸収できたこととなる。ばらつき要因を含む時間ＴＤｂｕｆについては後述する。
【００２４】
次いで、信号ＱＭＳＴは、クロック信号ＣＬＫ２の立ち上がりに同期して動作するフリップフロップ１５２に入力され、フリップフロップ１５２は信号ＱＭＳＴ２を出力する。この信号ＱＭＳＴ２をトリガとして、クロック信号ＣＬＫ２の立ち上がり及び立ち下がりに同期して動作する信号生成部１５３は、選択信号ＭＥＮの生成を開始し、マルチプレクサ１４０に供給する。マルチプレクサ１４０は、クロック信号ＣＬＫ２と同期する選択信号ＭＥＮに従って、複数の信号線Ｈのうち何れかを選択し、選択した信号線Ｈ０〜Ｈ３に読出回路１２１の出力部１２０から出力された画素信号Ｃを出力端子ＯＵＴからシリアルに出力する。本実施形態において、例えばマルチプレクサ１４０は、選択信号ＭＥＮ０が入力した場合、複数の信号線Ｈのうち信号線Ｈ０を選択し、信号線Ｈ０に読み出されている画素信号Ｃを出力端子ＯＵＴから出力する。
【００２５】
本実施形態において、例えば、画素回路１１０の１列目の画素信号Ｃ０が読み出された後に十分静定してから、選択信号ＭＥＮ０が信号生成回路１５０から供給され、マルチプレクサ１４０が信号線Ｈ０を選択し、出力端子ＯＵＴから画素信号Ｃ０を出力する。また、マルチプレクサ１４０が信号線Ｈ０非選択状態にした後、画素回路１１０の５列目の画素信号Ｃ４が読み出される。このような状態になるように、クロック生成回路１７０において、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間のクロック遅延量である時間ＴＤｃｌｋが、信号ＤＡＤＪによって設定されうる。
【００２６】
ここで、本実施形態の効果について説明する。上述した、ばらつき要因を含む時間ＴＤｂｕｆについて考える。時間ＴＤｂｕｆは、水平走査部１３０のバッファ１３４での回路単独の応答遅延だけでなく、例えばバッファ１３４前後の配線などの寄生容量を充放電する時間も成分の一部として含む。また、トリガ信号ＨＳＴの入力位置と、トリガ信号ＭＳＴとの入力位置が、物理的に距離が離れているため、上述の寄生容量の充放電に加えて配線抵抗による遅延も成分の一部として含まれる。このため、バッファ１３４の回路単独の応答遅延以外の、配線の寄生容量や配線抵抗による遅延の成分が、時間ＴＤｂｕｆの成分の中でより支配的になりうる。配線の寄生容量や配線抵抗による遅延の成分は、例えば、固体撮像装置１００を製造する際の配線の層間膜の厚さ、配線層の厚さや線幅などの製造ばらつきによって、ばらつく可能性がある。この製造ばらつきによって、信号ＱＨＳＴとトリガ信号ＭＳＴとの間の遅延する時間ＴＤｂｕｆは、固体撮像装置１００の設計上の遅延する時間ＴＤｂｕｆｉに対してばらつく可能性がある。また、固体撮像装置１００の動作温度が変化した場合においても、信号ＱＨＳＴとトリガ信号ＭＳＴとの間の遅延する時間ＴＤｂｕｆは、固体撮像装置１００の設計上の遅延する時間ＴＤｂｕｆｉに対してばらつく可能性がある。ここで、信号ＱＨＳＴに対するトリガ信号ＭＳＴの遅延量である時間ＴＤｂｕｆが、設計上の時間ＴＤｂｕｆｉに対して時間Δｔ、前後にばらつく（時間ＴＤｂｕｆｉ−時間Δｔ≦時間ＴＤｂｕｆ≦時間ＴＤｂｕｆｉ＋時間Δｔ）とする。
【００２７】
信号生成回路１５０において、トリガ信号ＭＳＴの入力に対して、クロック信号ＣＬＫ１で同期をとらず、直接ＣＬＫ２に同期して動作するフリップフロップ１５２にトリガ信号ＭＳＴが入力する場合を考える。固体撮像装置１００の製造時のばらつきや動作温度によって設計上の時間ＴＤｂｕｆｉに対して時間Δｔばらついた場合、時間ＴＤｂｕｆｉ−時間Δｔ＜時間ＴＤｃｌｋ＜時間ＴＤｂｕｆｉ＋時間Δｔの条件を満たす可能性がある。この場合、信号生成回路１５０の動作を開始する信号ＱＭＳＴを出力するタイミングが、クロック信号ＣＬＫ２で１周期分ずれることになる。信号ＱＭＳＴの出力タイミングがずれることによって、読出回路１２１から複数の信号線Ｈへの画素信号Ｃの出力と、マルチプレクサ１４０での信号線の選択との同期がとれない可能性がある。このため、固体撮像装置１００から出力された撮像画像にずれが生じるなど、画質が劣化してしまう可能性がある。
【００２８】
また、マルチプレクサ１４０に供給される選択信号ＭＥＮは、クロック信号ＣＬＫ２と同期して生成されるため、クロック信号ＣＬＫ１の約半周期が、時間ＴＤｃｌｋの上限となる。時間ＴＤｂｕｆがクロック信号ＣＬＫ１の半周期程度になると、時間ＴＤｂｕｆｉ−時間Δｔ＜クロック信号ＣＬＫ１の半周期＜時間ＴＤｂｕｆｉ＋時間Δｔとなる可能性がある。この場合も、信号生成回路１５０の動作を開始する信号ＱＭＳＴを出力するタイミングがずれてしまい、得られる撮像画像にずれが生じる可能性がある。
【００２９】
時間ＴＤｂｕｆｉ＋時間Δｔ＜時間ＴＤｃｌｋ、及び、時間ＴＤｂｕｆｉ＋時間Δｔ＜クロック信号ＣＬＫ１の半周期、の関係をそれぞれ満たすようにクロック信号ＣＬＫ１の動作周波数を決定する必要がある。このため、ばらつきに起因する時間Δｔによって動作周波数を大きくすることが困難になり、画素信号Ｃの出力の高速化が難しくなる。
【００３０】
一方、本実施形態では、上述したように、信号生成回路１５０において、トリガ信号ＭＳＴの入力に対してクロック信号ＣＬＫ１でまず同期をとり、再度クロック信号ＣＬＫ２で同期をとることによって、時間ＴＤｂｕｆを吸収する。つまり、固体撮像装置１００の製造ばらつきや、動作温度の変化による回路動作のばらつきがあった場合でも、画素信号Ｃを読み出すタイミングを同期化し、得られる撮像画像にずれが生じるなどの画質劣化を抑制することが可能となる。また時間ＴＤｂｕｆ（時間ＴＤｂｕｆｉ−時間Δｔ≦時間ＴＤｂｕｆ≦時間ＴＤｂｕｆｉ＋時間Δｔ）を吸収できることから、時間Δｔを考慮する制約がなくなり、クロック信号ＣＬＫ１の動作周波数を大きくすることが可能となる。これによって、複数の信号線Ｈへの読み出し周波数を大きくすることが可能となる、または、マルチプレクスする信号線の数を増やすことが可能となる。結果として、固体撮像装置１００において画素信号Ｃの出力の高速化が実現されうる。
【００３１】
また、固体撮像装置１００において、水平走査部１３０から出力される、例えば２値化されたロジックレベルの制御信号ＨＯの遷移によって、画素信号Ｃなどの微小な信号に対してクロストークが発生する場合がある。クロストークが発生した場合、画素信号Ｃを正確に読み出せず、画質が劣化してしまう可能性がある。クロストークを抑制するための方法の１つとして、大きな遷移レベルを有する信号をシールドすることが有効でありうる。このため、例えば水平走査部１３０からの制御信号ＨＯを金属層ではなくポリシリコン層で引き出し、その上部を金属層でシールドすることが考えられる。ポリシリコンは、金属よりも抵抗が高いため、信号伝搬の時定数が大きい。このため、水平走査部１３０の制御信号ＨＯの出力タイミングから、信号線Ｈのそれぞれに画素信号Ｃが読み出されるタイミングまでの時間が長くなりうる。この場合でも、クロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２のクロック遅延量である時間ＴＤｃｌｋを設け、クロック信号ＣＬＫ１と同期する水平走査部１３０からのトリガ信号ＭＳＴを、信号生成回路１５０でクロック信号ＣＬＫ１に同期して受け取る。その後、クロック信号ＣＬＫ１に同期させた信号ＱＭＳＴをクロック信号ＣＬＫ２に同期して受け取り直す。これによって、水平走査部１３０からの信号ＨＯの出力タイミングから、複数の信号線Ｈのそれぞれに画素信号Ｃが読み出されるタイミングまでの時間を吸収することが可能となる。
【００３２】
次いで、図６を用いてマルチプレクサ１４０から順次出力される画素信号Ｃをサンプリングするタイミングを制御するためのサンプリングクロックＳＣＬＫを生成するサンプリングクロック生成回路１６０について説明する。図６（ａ）は、サンプリングクロック生成回路１６０の回路構成例、図６（ｂ）は、マルチプレクサ１４０の出力端子ＯＵＴから出力される画素信号ＣとサンプリングクロックＳＣＬＫとのタイミングチャートを示す。本実施形態において、サンプリングクロック生成回路１６０は、ＰＬＬ回路１６１と遅延回路１６２とを含み、クロック信号ＣＬＫ２に従ってサンプリングクロックＳＣＬＫを生成する。
【００３３】
まず、ＰＬＬ回路１６１にクロック信号ＣＬＫ２が入力され、ＰＬＬ回路１６１からクロック信号ＣＬＫ２が２逓倍された信号ＰＬＬＯＵＴが出力される。次いで信号ＰＬＬＯＵＴが遅延回路１６２に入力され、信号ＰＬＬＯＵＴの位相を変化させたサンプリングクロックＳＣＬＫが、遅延回路１６２から出力される。本実施形態において、サンプリングクロックＳＣＬＫは、クロック信号ＣＬＫ２を２逓倍した信号ＰＬＬＯＵＴの位相を遅延させた信号となる。信号ＰＬＬＯＵＴとサンプリングクロックＳＣＬＫとの間の位相の差である遅延量は、サンプリングクロック生成回路１６０の外部から遅延回路１６２に与えられる信号ＣＡＤＪによって設定されうる。また、遅延量は、信号ＣＡＤＪによって可変に制御されうる。これらの構成によって、図６（ｂ）に示すタイミングチャートのように、マルチプレクサ１４０の出力端子ＯＵＴから出力される画素信号Ｃが遷移するタイミングを避けて、サンプリングクロックＳＣＬＫをハイレベルにすることができる。固体撮像装置１００の後段に配された信号処理部（不図示）が、サンプリングクロックＳＣＬＫのハイレベル期間に画素信号Ｃをサンプリングすることによって、マルチプレクサ１４０の出力タイミングと同期して画像信号Ｃを低ノイズで取り込むことができる。
【００３４】
本実施形態において、複数の画素から出力される画素信号Ｃを複数の信号線Ｈの何れかに順次出力するタイミング、複数の信号線Ｈを順次選択し画素信号Ｃを読み出すタイミングなど、各回路の動作タイミングを簡易な回路構成で同期化できる。また、固体撮像装置１００から画素信号Ｃを出力し、後段の信号処理部でサンプリングするタイミングも簡易な回路構成で同期化できる。このため、固体撮像装置と信号処理部との間で従来必要とされた同期タイミング最適化のためのＤＬＬ（Ｄｉｇｉｔａｌ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路など複雑な回路構成が不要となり、固体撮像装置１００の製造コストの低減や信頼性の向上が可能となる。
【００３５】
第２の実施形態
図７を参照して本発明の実施形態による固体撮像装置の構成及び動作を説明する。図７（ａ）は、本発明の第２の実施形態における固体撮像装置１００のサンプリングクロック生成回路１６０ａの回路構成例を示す図である。本実施形態におけるサンプリングクロック生成回路１６０ａは、図６（ａ）に示す第１の実施形態のサンプリングクロック生成回路１６０と比較して、遅延回路１６２の代わりに位相調整回路１６３を用いることが異なる。これ以外の固体撮像装置１００の構成は、上述した第１の実施形態と同じであってよい。また、図７（ｂ）は、マルチプレクサ１４０の出力端子ＯＵＴから出力される画素信号ＣとサンプリングクロックＳＣＬＫとのタイミングチャートを示す。
【００３６】
サンプリングクロック生成回路１６０ａにおいて、まず、ＰＬＬ回路１６１にクロック信号ＣＬＫ２が入力され、ＰＬＬ回路１６１からクロック信号ＣＬＫ２が２逓倍された信号ＰＬＬＯＵＴが出力される。次いで信号ＰＬＬＯＵＴが位相調整回路に入力され、ＰＬＬＯＵＴ信号の位相を変化させサンプリングクロックＳＣＬＫとして出力される。本実施形態において、サンプリングクロック生成回路１６０ａは、サンプリングクロック生成回路１６０ａの外部から入力する制御信号ＣＡＤＪによって、図７（ｂ）に示すように信号ＰＬＬＯＵＴの位相が反転されたサンプリングクロックＳＣＬＫを出力する。信号ＰＬＬＯＵＴの位相を反転させた信号をサンプリングクロックＳＣＬＫとすることによって、画素回路１１０から各信号線Ｈに読み出される画素信号Ｃが十分静定した後、後段の信号処理部（不図示）によって画素信号Ｃをサンプリングすることができる。このとき、図７（ｂ）に示すタイミングチャートに示すように、サンプリングクロックＳＣＬＫの立ち下がりとマルチプレクサ１４０の出力端子ＯＵＴから出力される画素信号Ｃが遷移するタイミングとが近接しうる。このため、例えば画素信号Ｃ０と画素信号Ｃ１との２画素分の画素信号Ｃを、信号処理部（不図示）がサンプリングしてしまう恐れがある。この場合、図７（ｃ）に示す信号生成回路１５０ａのように、例えば、信号生成回路１５０のクロック信号ＣＬＫ２の入力側に遅延回路１５４を挿入してもよい。この遅延回路１５４よって、フリップフロップ１５２及び信号生成部１５３に供給するクロック信号ＣＬＫ２を、サンプリングクロック生成回路１６０ａに供給するクロック信号ＣＬＫ２よりも遅延させる。信号生成回路１５０ａに入力するクロック信号ＣＬＫ２を遅延させることによって、画素信号Ｃの遷移タイミングよりも前にサンプリングクロックＳＣＬＫが立ち下がるようになる。
【００３７】
第３の実施形態
図８を参照して本発明の実施形態による固体撮像装置の構成及び動作を説明する。図８（ａ）は、本発明の第３の実施形態における固体撮像装置１００のサンプリングクロック生成回路１６０ｂの回路構成例を示す図である。本実施形態におけるサンプリングクロック生成回路１６０ｂは、ＰＬＬ回路１６１を含まず、遅延回路１６４とＥＸＮＯＲ回路１６５を含むことが、上述の第１及び第２の実施形態のサンプリングクロック生成回路１６０、１６０ａと異なる。これ以外の固体撮像装置１００の構成は、上述した第１の実施形態と同じであってよい。また、図７（ｂ）は、マルチプレクサ１４０の出力端子ＯＵＴから出力される画素信号ＣとサンプリングクロックＳＣＬＫとのタイミングチャートを示す。
【００３８】
サンプリングクロック生成回路１６０ｂにおいて、まず、遅延回路１６４にクロック信号ＣＬＫ２が入力され、サンプリングクロック生成回路１６０ｂの外部から入力する制御信号ＣＡＤＪに応じて位相を遅延させた信号ＤＥＬＡＹＯＵＴが出力される。この信号ＤＥＬＡＹＯＵＴとクロック信号ＣＬＫ２とがＥＸＮＯＲ回路１６５に入力され、信号ＤＥＬＡＹＯＵＴとクロック信号ＣＬＫ２との否定排他的論理和がサンプリングクロックＳＣＬＫとして出力される。本実施形態において、サンプリングクロック生成回路１６０、１６０ａで用いたＰＬＬ回路１６１が不要となり、更に簡易な回路構成でサンプリングクロック生成回路を実現できる。
【００３９】
第４の実施形態
図９、１０を参照して本発明の実施形態による固体撮像装置の構成及び動作を説明する。図９（ａ）は、本発明の第４の実施形態における固体撮像装置１００ａの構成例を示すブロック図である。また、図９（ｂ）は、固体撮像装置１００ａに含まれるクロック生成回路１７０ａの回路構成例を示す。読出回路１２１からクロック生成回路１７０ａに信号ＨＯＤＵＭと信号ＣＤＵＭとが供給されること、及び、クロック生成回路１７０をクロック生成回路１７０ａに変更する以外は、上述した各実施形態に示した固体撮像装置１００の構成と同じであってよい。
【００４０】
上述の各実施形態に示したクロック生成回路１７０とは異なる構成を備えたクロック生成回路１７０ａについて説明する。本実施形態のクロック生成回路１７０ａには、図９（ａ）、（ｂ）に示すように、クロック信号ＣＬＫ１の他に、信号ＨＯＤＵＭと信号ＣＤＵＭとが入力される。
【００４１】
クロック生成回路１７０ａに入力したクロック信号ＣＬＫ１は、２段のインバータと遅延回路１７１ｄとを含む信号経路１７３ｅに入力され、信号経路１７３ｅからクロック信号ＣＬＫ１を遅延回路１７１ｄの分、遅延させた信号ＤＣＬＫ０が出力される。次いで信号ＤＣＬＫ０が、信号経路１７３ｅの後段に配された信号経路１７３ｅと同様の構成を有する信号経路１７３ｆに入力され、信号経路１７３ｆからクロック信号ＣＬＫ１を遅延回路１７１ｄ、１７１ｅの分、遅延させた信号ＤＣＬＫ１が出力される。遅延回路１７１を含む直列に接続された複数の信号経路１７３の出力うち、何れかの信号経路１７３の出力を選択することによって、クロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２のクロック遅延量を変更することが可能となる。
【００４２】
信号ＨＯＤＵＭは、制御信号ＨＯのうち、画素回路１１０において、撮像画像を取得するための画素とは異なるダミー画素で構成された画素列の画素回路を選択制御するためのダミー画素選択信号である。信号ＨＯＤＵＭは、水平走査部１３０から出力部１２０とクロック生成回路１７０ａとへ出力される。ここで、ダミー画素は、後述するようにクロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２の位相の差、換言するとクロック信号ＣＬＫ１に対するクロック信号ＣＬＫ２のクロック遅延量である時間ＴＤｃｌｋを決定するために配される。ダミー画素は、１つであってもよいし、複数であってもよい。また、ダミー画素は、画素回路１１０の列方向に撮像画像を取得するための画素と同数、配されてもよい。ダミー画素は、例えば画素回路１１０から出力部１２０まで電気信号を転送する時間が最大となるところに１つ配されてもよい。また、ダミー画素は、時間ＴＤｃｌｋを決定するためだけに用いられることに限られるものではない。ダミー画素は、例えば撮像画像を取得するために出力される画素信号Ｃの補正を行うための信号を出力してもよい。この場合、ダミー画素の画素信号が、例えば複数の信号線Ｈの何れかを介して固体撮像装置１００の後段に配された信号処理部（不図示）に出力され、撮像画像を表示させるための画像データを生成する際に使用されてもよい。
【００４３】
信号ＣＤＵＭは、信号ＨＯＤＵＭによって選択されたダミー画素から出力された画素信号であり、出力部１２０からクロック生成回路１７０ａに供給される。この信号ＣＤＵＭは、ダミー画素の画素列が信号ＨＯＤＵＭ信号で選択された状態と選択されていない状態とでは、異なる出力レベルを有しうる。
【００４４】
次に、クロック生成回路１７０ａの動作について説明する。出力部１２０からクロック生成回路１７０ａに供給される信号ＣＤＵＭは、基準電圧ＶＣＭＰを比較対象とするコンパレータ１７６に入力される。このコンパレータ１７６の出力信号ＣＭＰＯと信号ＨＯＤＵＭとがＡＮＤ回路１７５ａに入力され、ＡＮＤ回路１７５ａは信号ＤＩＮ０を出力する。また、信号ＨＯＤＵＭと信号ＤＣＬＫ０とがＡＮＤ回路１７５ｂに入力され、ＡＮＤ回路１７５ｂは信号ＤＦＦＣＬＫ０を出力する。この信号ＤＦＦＣＬＫ０の立ち上がりと同期して動作するフリップフロップ１７４ａに信号ＤＩＮ０が入力され、フリップフロップ１７４ａは信号ＤＡＤＪ＜０＞を出力する。クロック信号ＣＬＫ１を信号経路１７３ｅによって遅延させた信号ＤＣＬＫ０をクロック信号ＣＬＫ２として出力するための選択スイッチが、この信号ＤＡＤＪ＜０＞によって制御される。同様に信号ＨＯＤＵＭと信号ＤＣＬＫ１とがＡＮＤ回路１７５ｃに入力され、ＡＮＤ回路１７５ｃは信号ＤＦＦＣＬＫ１を出力する。また、信号ＤＩＮ０と、フリップフロップ１７４ａの出力である信号ＤＡＤＪ＜０＞の反転された信号とがＡＮＤ回路１７５ｄに入力され、ＡＮＤ回路１７５ｄから信号ＤＩＮ１が出力される。この信号ＤＩＮ１が、信号ＤＦＦＣＬＫ１の立ち上がりと同期して動作するフリップフロップ１７４ｂに入力され、信号ＤＡＤＪ＜１＞を出力する。クロック信号ＣＬＫ１を信号経路１７３ｅと１７３ｆとによって遅延させた信号ＤＣＬＫ１をクロック信号ＣＬＫ２として出力するための選択スイッチが、この信号ＤＡＤＪ＜１＞によって制御される。クロック生成回路１７０ａは、ダミー画素を選択するための信号ＨＯＤＵＭに対するダミー画素の信号ＣＤＵＭが出力されるまでの応答時間に応じて、クロック信号ＣＬＫ１を遅延させた互いに遅延量の異なる複数のクロック信号のうち何れか１つを選択する。上述した構成によって、クロック生成回路１７０ａは、時間ＴＤｃｌｋを可変に制御することができる。
【００４５】
次いで、クロック生成回路１７０ａの動作について図１０のタイミングチャートを用いて説明する。クロック信号ＣＬＫ１に従って動作する水平走査部１３０から、信号ＨＯＤＵＭがクロック信号ＣＬＫ１に同期して出力される。信号ＨＯＤＵＭによって、画素回路１１０のダミー画素を含む画素列が選択状態となり、信号ＣＤＵＭの出カレベルが遷移し、コンパレータ１７６の出力する信号ＣＭＰＯがローレベルからハイレベルに遷移する。信号ＣＭＰＯの遷移に従って信号ＤＩＮ０がローレベルからハイレベルに遷移する。ここで例えば、この信号ＤＩＮ０の遷移タイミングよりも前に信号ＤＣＬＫ０の立ち上がるタイミングがあり、信号ＤＩＮ０の遷移タイミングよりも後に信号ＤＣＬＫ１の立ち上がるタイミングがあるものとする。つまり、信号ＨＯＤＵＭに対する信号ＣＤＵＭが出力されるまでの応答時間が、クロック信号ＣＬＫ１に対する信号ＤＣＬＫ０の遅延時間と、クロック信号ＣＬＫ１に対する信号ＤＣＬＫ１の遅延時間との間であるとする。このとき、フリップフロップ１７４ａの出力である信号ＤＡＤＪ＜０＞はローレベルのままであるのに対し、フリップフロップ１７４ｂから出力される信号ＤＡＤＪ＜１＞は、ローレベルからハイレベルに遷移する。信号ＤＡＤＪ＜１＞がハイレベルになることによって、クロック信号ＣＬＫ２として信号ＤＣＬＫ１が選択されることとなる。
【００４６】
本実施形態において、画素信号Ｃを、水平走査部１３０から出力される制御信号ＨＯに基づいて複数の信号線Ｈのそれぞれに順次読み出す際、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との遅延時間を最適化することが可能となりうる。具体的には、水平走査部１３０から制御信号ＨＯが出力されるタイミングから複数の信号線Ｈに画素信号Ｃが読み出されるタイミングまでの応答時間に応じて、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間のクロック遅延量である時間ＴＤｃｌｋが調整される。これによって、水平走査部１３０から出力される制御信号ＨＯに対して画素信号Ｃが各信号線Ｈに出力されるまでの応答時間が大きくばらつく場合でも、そのばらつきを吸収して動作タイミングの同期化を実現することが可能となる。
【００４７】
また、本実施形態では、クロック信号ＣＬＫ１からクロック信号ＣＬＫ２を生成するための信号経路として２段の信号経路１７３ｅ、１７３ｆを用いたが、これに限られるものではない。例えば、３段以上の信号経路を用いてもよい。信号経路を多段にすることによって、制御信号ＨＯが出力されるタイミングと信号線Ｈに画素信号Ｃが読み出されるタイミングとの間の応答時間のばらつきに対して、それぞれ適した時間ＴＤｃｌｋを生成し、動作タイミングの同期化を実現できる。
【００４８】
上述した各実施形態において、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間に遅延時間を設けた。しかしながら、水平走査部１３０から制御信号を出力するタイミングと、それぞれの信号線Ｈに画素信号Ｃが読み出されるタイミングとの間の遅延時間が無視できる程度であれば、必ずしもクロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間の遅延時間は必要ない。
【００４９】
以上、本発明に係る実施形態を４形態示したが、本発明はそれらの実施形態に限定されるものではないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した各実施形態は適宜変更、組み合わせが可能である。
【００５０】
以下、上述の各実施形態に係る固体撮像装置の応用例として、この固体撮像装置１００が組み込まれた撮像システムについて例示的に説明する。撮像システムの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に有する装置（例えば、パーソナルコンピュータ、携帯端末等）も含まれる。撮像システムは、上記の実施形態として例示された本発明に係る固体撮像装置１００、１００ａと、この固体撮像装置１００、１００ａから出力される画素信号Ｃを処理する処理部とを含む。この処理部は、例えば、固体撮像装置１００で得られた画素信号Ｃに基づくデジタルデータを処理するプロセッサを含みうる。
【符号の説明】
【００５１】
１００：固体撮像装置、１２１：読出回路、１４０：マルチプレクサ、１７０：クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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