(57)【要約】【課題】一つの実施形態は、信号に含まれるｋＴＣノイズ成分を除去することに適した固体撮像装置を提供することを目的とする。【解決手段】一つの実施形態によれば、光電変換膜と第１の電極と第２の電極と絶縁膜とを有する固体撮像装置が提供される。第１の電極は、光電変換膜の下に配されている。第２の電極は、第１の電極に対して光電変換膜の受光面に沿った方向に配され、光電変換膜の下に配されている。絶縁膜は、光電変換膜と第１の電極との間に配され、光電変換膜と第２の電極との間に配されていない。【選択図】図４
2017055084.tif 000002
【特許請求の範囲】
【請求項１】
光電変換膜と、
前記光電変換膜の下に配された第１の電極と、
前記第１の電極に対して前記光電変換膜の受光面に沿った方向に配され、前記光電変換膜の下に配された第２の電極と、
前記光電変換膜と前記第１の電極との間に配され、前記光電変換膜と前記第２の電極との間に配されていない絶縁膜と、
を備えた固体撮像装置。
【請求項２】
前記第２の電極は、前記光電変換膜に電気的に接続されている
請求項１に記載の固体撮像装置。
【請求項３】
前記第１の電極に電気的に接続された電荷電圧変換部をさらに備えた
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第２の電極は、前記光電変換膜と制御線との間に電気的に接続された整流素子の一部として機能する
請求項１から３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第２の電極は、平面視において、前記第１の電極を囲っている
請求項１から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサなどの固体撮像装置において、半導体基板の上方に配された光電変換膜を用いる場合、光電変換膜で光を吸収させ、吸収された光に応じた電荷を光電変換膜内で発生させる。光電変換膜で発生された電荷は電荷電圧変換部に転送され、電荷電圧変換部の電圧に応じた信号が増幅トランジスタにより信号線へ出力される。このとき、信号に含まれるｋＴＣノイズ成分（電荷電圧変換部のリセット時に発生するノイズ成分）を除去することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３３９９６６号公報
【特許文献２】特開２００２−３２９５８２号公報
【特許文献３】特開２０１２−１９２３５号公報
【非特許文献】
【０００４】
【非特許文献１】Ｍ．Ｉｓｈｉｉ，  ｅｔ．ａｌ，  “Ａｎ  Ｕｌｔｒａ−ｌｏｗ  Ｎｏｉｓｅ  Ｐｈｏｔｏｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｉｔｈ  ａ  Ｈｉｇｈ−ｓｐｅｅｄ  Ｃｏｌｕｍｎ  Ｆｅｅｄｂａｃｋ  Ａｍｐｌｉｆｉｅｒ  Ｎｏｉｓｅ  Ｃａｎｃｅｌｌｅｒ”，  ２０１３  Ｓｙｍｐ．  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ
【非特許文献２】Ｍ．Ｍｏｒｉ，  ｅｔ．ａｌ，  “Ｔｈｉｎ  Ｏｒｇａｎｉｃ  Ｐｈｏｔｏｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ  Ｉｍａｇｅ  Ｓｅｎｓｏｒｓ  ｗｉｔｈ  Ｅｘｔｒｅｍｅｌｙ  Ｈｉｇｈ  Ｓａｔｕｒａｔｉｏｎ  ｏｆ  ８５００  ｅｌｅｃｔｒｏｎｓ／ｕｍ２”，  ２０１３  Ｓｙｍｐ．  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ
【非特許文献３】Ａｌｅｘ  Ｋｒｙｍｓｋｉ，  ｅｔ．ａｌ，  “Ｇｌｏｂａｌ  Ｓｈｕｔｔｅｒ  Ｐｉｘｅｌ  ｗｉｔｈ  Ｆｌｏａｔｉｎｇ  Ｓｔｏｒａｇｅ  Ｇａｔｅ”，  ２０１３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｏｒｋｓｈｏｐ
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、信号に含まれるｋＴＣノイズ成分を除去することに適した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、光電変換膜と第１の電極と第２の電極と絶縁膜とを有する固体撮像装置が提供される。第１の電極は、光電変換膜の下に配されている。第２の電極は、第１の電極に対して光電変換膜の受光面に沿った方向に配され、光電変換膜の下に配されている。絶縁膜は、光電変換膜と第１の電極との間に配され、光電変換膜と第２の電極との間に配されていない。
【図面の簡単な説明】
【０００７】
【図１】実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図２】実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。
【図３】実施形態にかかる固体撮像装置の回路構成を示す図。
【図４】実施形態における画素の構成を示す断面図。
【図５】実施形態における画素のレイアウト構成を示す平面図。
【図６】実施形態における画素のレイアウト構成を示す平面図。
【図７】実施形態における画素の構成を示す回路図。
【図８】実施形態における画素の動作を示す波形図。
【図９】実施形態の変形例における画素の構成を示す断面図。
【図１０】実施形態の他の変形例における画素の構成を示す回路図。
【図１１】実施形態の他の変形例における画素の動作を示す波形図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１において、ＯＰは光軸を示している。
【００１０】
撮像システム１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム１は、図２に示すように、撮像部２及び後段処理部３を有する。撮像部２は、例えば、カメラモジュールである。撮像部２は、撮像光学系４及び固体撮像装置５を有する。後段処理部３は、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）６、記憶部７、及び表示部８を有する。
【００１１】
撮像光学系４は、撮影レンズ４７、ハーフミラー４９、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。
【００１２】
固体撮像装置５は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４９及びメカシャッタ４６経由で固体撮像装置５の撮像面へ導き、固体撮像装置５の撮像面に被写体の像を形成する。固体撮像装置５は、被写体像に応じた画像信号を生成する。
【００１３】
固体撮像装置５は、図３に示すように、イメージセンサ９０、及び信号処理回路９１を有する。図３は、固体撮像装置の回路構成を示す図である。イメージセンサ９０は、例えば、ＣＭＯＳイメージセンサであってもよいし、ＣＣＤイメージセンサであっても良い。イメージセンサ９０は、画素配列ＰＡ、垂直シフトレジスタ９３、タイミング制御部９５、相関二重サンプリング部（ＣＤＳ）９６、アナログデジタル変換部（ＡＤＣ）９７及びラインメモリ９８を有する。
【００１４】
画素配列ＰＡでは、複数の画素Ｐが２次元的に配列されている。各画素Ｐは、各画素Ｐへの入射光量に応じた信号を生成する。生成された信号は、タイミング制御部９５及び垂直シフトレジスタ９３によりＣＤＳ９６側へ読み出され、ＣＤＳ９６／ＡＤＣ９７を経て画像信号へ変換され、ラインメモリ９８経由で信号処理回路９１に出力される。信号処理回路９１では、信号処理が行われる。これらの信号処理された画像データは、ＩＳＰ６に出力される。
【００１５】
各画素Ｐにおいて、半導体基板の上方に配された光電変換膜を用いる場合、光電変換膜で光を吸収させ、吸収された光に応じた電荷を光電変換膜内で発生させる。光電変換膜で発生された電荷は電荷電圧変換部に転送される。
【００１６】
例えば、光電変換膜の上方に複数の画素Ｐに共有された共通電極膜が配され、光電変換膜の下方に画素Ｐごとに区画された画素電極膜が配された固体撮像装置５において、外部から供給されたバイアス電圧を共通電極膜に印加する。これにより、各画素Ｐにおいて、光電変換膜で発生された電荷が画素電極膜で集められ電荷電圧変換部に転送される。リセットトランジスタがオンして電荷電圧変換部の電圧をリセット電源レベル（例えば、ＶＤＤ電位）にリセットした後、リセットトランジスタがオフして電荷電圧変換部のリセットが完了する。リセット出力期間において、電荷電圧変換部のリセットが完了した状態で増幅トランジスタが電荷電圧変換部の電圧に応じたリセットレベルを信号線へ出力する。その後、信号出力期間において、画素電極膜から転送された電荷に応じて、電荷電圧変換部の電圧は、リセットレベルから信号レベルへ変化し、その状態で増幅トランジスタが電荷電圧変換部の電圧に応じた信号レベルを信号線へ出力する。
【００１７】
このとき、リセットトランジスタのチャネル抵抗の熱雑音の影響等によりリセットレベルの揺らぎ、すなわちｋＴＣノイズ成分が発生し得る。ｋＴＣノイズ成分を除去するために、ＣＤＳ９６は画素Ｐから出力されたリセットレベルと信号レベルとの差分を取り画素信号を生成する。
【００１８】
しかし、電荷電圧変換部に転送される電荷がリセットトランジスタのリセット動作の影響を受けると、リセットレベルに含まれるｋＴＣノイズ成分と信号レベルに含まれるｋＴＣノイズ成分とが異なり得るため、ＣＤＳ９６でｋＴＣノイズ成分を除去することが困難になる。ｋＴＣノイズ成分は画像信号により得られる画像の画質の劣化を招く可能性があるため、画素信号に含まれるｋＴＣノイズ成分を除去することが望まれる。
【００１９】
そこで、実施形態では、各画素Ｐを、光電変換された電荷が光電変換膜近傍に蓄積されるとともに蓄積された電荷を非破壊の状態に保ったまま信号として出力することができるフローティングキャパシタ型の構造で構成することで、ＣＤＳ９６でｋＴＣノイズ成分を除去することを可能にする。
【００２０】
例えば、図４に示すように、各画素Ｐは、光電変換膜１０６で光電変換により生成されたホールを信号電荷として取り扱う構造を有する。図４は、画素Ｐの構成を示す断面図である。
【００２１】
各画素Ｐは、光電変換膜１０６、蓄積電極膜（第１の電極）１０１、排出電極膜（第２の電極）１０２、共通電極膜１０４（第３の電極）、ホールブロック膜（導電膜）１０５、電子ブロック膜１０７、絶縁膜１０８、電荷電圧変換部ＦＤ、リセットトランジスタＴｒ１（図７参照）、増幅トランジスタＴｒ２、及び選択トランジスタＴｒ３（図７参照）を有する。絶縁膜１０８は、光電変換膜１０６の保護のために設けられている。
【００２２】
光電変換膜１０６は、半導体基板１２０上に設けられている。光電変換膜１０６は、半導体基板１２０の上方に配されている。光電変換膜１０６は、光を受けた際に光電変換により電荷（ホール）を発生する。光電変換膜１０６は、光電変換に適した有機物又は無機物で形成され得る。光電変換膜１０６は、受光面１０６ａが電子ブロック膜１０７で覆われ、下面１０６ｂがホールブロック膜１０５で覆われている。電子ブロック膜１０７は、光電変換膜１０６へのホール注入を防止する平坦化膜である。ホールブロック膜１０５は、光電変換膜１０６への電子注入を防止する平坦化膜である。
【００２３】
共通電極膜１０４は、光電変換膜１０６上に設けられている。共通電極膜１０４は、電子ブロック膜１０７を介して光電変換膜１０６の上に配されている。
【００２４】
蓄積電極膜１０１は、光電変換膜１０６における一部分（例えば、共通電極膜１０４と蓄積電極膜１０１との間の部分）の下に設けられている。蓄積電極膜１０１は、半導体基板１２０の上方において、絶縁膜１０９を介して光電変換膜１０６の下に配されている。蓄積電極膜１０１は、光電変換膜１０６を挟んで共通電極膜１０４に対向している。蓄積電極膜１０１は、排出電極膜１０２に対して光電変換膜１０６の受光面１０６ａに沿った方向に配されている。蓄積電極膜１０１は、絶縁膜１０９を介してホールブロック膜１０５に対向し、等価的にキャパシタＣｏｘ（図７参照）の一端として機能する。蓄積電極膜１０１は、絶縁膜１０９及びホールブロック膜１０５を介して光電変換膜１０６の下面１０６ｂに対向している。ホールブロック膜１０５及び光電変換膜１０６の下面１０６ｂ近傍における蓄積電極膜１０１に対向した領域１１０は、電荷（ホール）が蓄積されるべき電荷蓄積領域を形成する。電荷蓄積領域１１０は、等価的にキャパシタＣｏｘの他端として機能する。キャパシタＣｏｘは、光電変換膜１０６近傍（電荷蓄積領域１１０）に蓄積された電荷に応じた電荷が電荷電圧変換部ＦＤ側の電極に誘起され、誘起された電荷が電荷電圧変換部ＦＤに伝達され得る。これにより、光電変換膜１０６近傍に蓄積された電荷を非破壊の状態に保ったまま、蓄積された電荷に応じた電荷を電荷電圧変換部ＦＤに伝達できる。
【００２５】
排出電極膜１０２は、光電変換膜１０６における他の部分（例えば、共通電極膜１０４と排出電極膜１０２との間の部分）の下に設けられている。排出電極膜１０２は、半導体基板１２０の上方において、絶縁膜１０９を介さずに光電変換膜１０６の下に配されている。排出電極膜１０２は、光電変換膜１０６を挟んで共通電極膜１０４に対向している。排出電極膜１０２は、蓄積電極膜１０１に対して光電変換膜１０６の受光面１０６ａに沿った方向に配されている。排出電極膜１０２は、画素Ｐの境界近傍に配され得る（図５、図６参照）。排出電極膜１０２は、ホールブロック膜１０５を介して光電変換膜１０６に電気的に接続されている。排出電極膜１０２は、ホールブロック膜（導電膜）１０５に接触し、等価的にダイオード（整流素子）Ｄ１（図７参照）の一部として機能する。排出電極膜１０２は、ホールブロック膜１０５を介して光電変換膜１０６の下面１０６ｂに対向している。ホールブロック膜１０５における排出電極膜１０２に接触した領域１１２は、等価的にダイオードＤ１の他の一部として機能する。
【００２６】
例えば、ホールブロック膜１０５は、金属を主成分とする材料で形成され、排出電極膜１０２は、半導体を主成分とする材料で形成され得る。あるいは、例えば、ホールブロック膜１０５は、有機物又は金属酸化物を主成分とする材料で形成され、排出電極膜１０２は、金属を主成分とする材料で形成され得る。これにより、ホールブロック膜１０５と排出電極膜１０２との接触界面は、ショットキー界面を形成し、整流作用を有する。
【００２７】
なお、蓄積電極膜１０１、排出電極膜１０２の上面の半導体基板１２０の表面１２０ａからの高さが略均等である場合、ホールブロック膜１０５を選択的に排出電極膜１０２に接触させるために、断面視において、領域１１２がホールブロック膜１０５内の他の領域より排出電極膜１０２の側へ突出するように構成されていてもよい。
【００２８】
絶縁膜１０９は、光電変換膜１０６と蓄積電極膜１０１との間に配され、光電変換膜１０６と排出電極膜１０２との間に配されていない。絶縁膜１０９は、絶縁膜１０９ａ及び絶縁膜１０９ｂを含む。絶縁膜１０９ｂは、光電変換膜１０６と蓄積電極膜１０１との間に設けられている。絶縁膜１０９ｂは、蓄積電極膜１０１の上面を覆っている。絶縁膜１０９ａは、蓄積電極膜１０１の側壁に設けられている。絶縁膜１０９ａは、蓄積電極膜１０１の側壁を覆っている。蓄積電極膜１０１と排出電極膜１０２とは、絶縁膜１０９ａにより隔てられており、電気的に互いに絶縁されている。
【００２９】
電荷電圧変換部ＦＤは、例えば、半導体基板１２０に形成されたフローティングディフュージョン領域ＳＲ１を含み、半導体基板１２０の下地領域１２１との間に寄生容量Ｃｆｄ（図７参照）を有する。フローティングディフュージョン領域ＳＲ１は、ビアプラグ１３５、導電膜１３４、ビアプラグ１３３、導電膜１３２、ビアプラグ１３１経由で蓄積電極膜１０１に接続されている。半導体基板１２０の表面１２０ａを覆う酸化膜１２２がフローティングディフュージョン領域ＳＲ１近傍で除去されており、ビアプラグ１３５はフローティングディフュージョン領域ＳＲ１の表面に接触している。すなわち、電荷電圧変換部ＦＤは、蓄積電極膜１０１に電気的に接続されている。電荷電圧変換部ＦＤは、その寄生容量Ｃｆｄを用いて、蓄積電極膜１０１から伝達された電荷を電圧に変換する。
【００３０】
図４に示す画素構造では、蓄積電極膜１０１は、光電変換膜１０６内における電荷に応じた電荷を電荷電圧変換部ＦＤに伝達する電極として機能する。排出電極膜１０２は、光電変換膜１０６内に蓄積された電荷を排出する電極として機能し、光電変換膜１０６内における電荷の蓄積を制御する電極（電子シャッター）として機能する。
【００３１】
例えば、光電変換膜１０６における電荷蓄積領域１１０が蓄積電極膜１０１により画素Ｐごとに分離され得るので、光電変換は、蓄積電極膜１０１、絶縁膜１０９、ホールブロック膜１０５、光電変換膜１０６、電子ブロック膜１０７、及び共通電極膜１０４を積層した領域で行われる。
【００３２】
排出電極膜１０２には、制御信号φＲＳＴ２（図７参照）が垂直シフトレジスタ９３（図３参照）から供給される。制御信号φＲＳＴ２がダイオードＤ１をオフさせる電位（例えば、Ｈレベル）に設定されている場合、光電変換により発生したホールは、蓄積電極膜１０１と共通電極膜１０４及び排出電極膜１０２とが形成するポテンシャルの井戸に捕らわれる。共通電極膜１０４には、蓄積電極膜１０１の電位の電位に対し高い電圧ＶＰＤが印加される。光電変換膜１０６内で発生した電荷（ホール）は、蓄積電極膜１０１と共通電極膜１０４との垂直電界により、蓄積電極膜１０１、絶縁膜１０９、及びホールブロック膜１０５で形成されるキャパシタＣｏｘ（図７参照）に蓄積される。
【００３３】
キャパシタＣｏｘに蓄積されたホールは、制御信号φＲＳＴ２がダイオードＤ１をオンさせる電位（例えば、Ｌレベル）に設定されることで、ホールブロック膜１０５及び排出電極膜１０２を介して制御線ＣＬへ排出される。それとともに、蓄積された電荷に応じた電荷がキャパシタＣｏｘから電荷電圧変換部ＦＤに転送される。転送された電荷は、電荷電圧変換部ＦＤの電位を変調させるので、この電位の変化を信号として読み出すことができる。
【００３４】
画素配列ＰＡでは、複数の画素Ｐが行方向及び列方向に配列されている。画素配列ＰＡにおける各画素Ｐの駆動方式は、固体撮像装置５に要求される性能によって異なり得る。
【００３５】
例えば、多画素化しながらフレームレートを維持することが要求されている場合、又は、フレームレートの短縮が要求されている場合、垂直シフトレジスタ９３は、複数の画素Ｐを行単位で駆動させるライン駆動を行う。この場合、図５に示すように、電子シャッターとして機能する排出電極膜１０２を画素配列ＰＡにおける行単位の複数の画素Ｐについて一体化することができる。図５は、画素Ｐのレイアウト構成を示す平面図であり、図４の断面をＡ−Ａ線で切った平面に対応する平面図である。排出電極膜１０２は、平面視において、ラインごと（行ごと）に、略梯子形状を有する。
【００３６】
すなわち、図５に示すように、画素配列ＰＡでは、平面視において、複数の蓄積電極膜１０１が複数行及び複数列を構成するように配列され、複数の排出電極膜１０２が複数行を構成するように配列されている。各行の排出電極膜１０２は、パターンＰＴ１、パターンＰＴ２、及び複数のパターンＰＴ３を有する。パターンＰＴ１は、行に沿った方向に延びている。パターンＰＴ２は、蓄積電極膜１０１を挟んでパターンＰＴに並ぶように配されている。パターンＰＴ２は、行に沿った方向に延びている。各パターンＰＴ３は、パターンＰＴ１とパターンＰＴ２とを接続するように、列に沿った方向に延びている。これにより、ライン駆動に適した各画素Ｐのレイアウト構成を実現できる。
【００３７】
このとき、蓄積電極膜１０１と排出電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と排出電極膜１０２との間の間隔Ｗ１は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と排出電極膜１０２との間の間隔Ｗ２は、列方向における絶縁膜１０９ａの膜厚で規定されている。
【００３８】
あるいは、例えば、各画素Ｐにおける蓄積の同時性が要求されている場合、垂直シフトレジスタ９３は、複数の画素Ｐを一括して駆動させるグローバルシャッター駆動を行う。この場合、図６に示すように、電子シャッターとして機能する排出電極膜１０２を画素配列ＰＡにおける全ての画素Ｐについて一体化することができる。図６は、画素Ｐのレイアウト構成を示す平面図であり、図４の断面をＡ−Ａ線で切った平面に対応する平面図である。排出電極膜１０２は、平面視において、略格子形状を有する。
【００３９】
すなわち、図６に示すように、画素配列ＰＡでは、平面視において、複数の蓄積電極膜１０１が複数行及び複数列を構成するように配列されている。排出電極膜１０２は、平面視において複数の蓄積電極膜１０１の間を格子状に延びている。これにより、グローバルシャッター駆動に適した各画素Ｐのレイアウト構成を実現できる。
【００４０】
このとき、蓄積電極膜１０１と排出電極膜１０２との間の平面方向の間隔は、平面方向における絶縁膜１０９ａの膜厚で規定されている。例えば、行方向における蓄積電極膜１０１と排出電極膜１０２との間の間隔Ｗ３は、行方向における絶縁膜１０９ａの膜厚で規定されている。列方向における蓄積電極膜１０１と排出電極膜１０２との間の間隔Ｗ４は、列方向における絶縁膜１０９ａの膜厚で規定されている。
【００４１】
次に、各画素Ｐの回路構成及び動作について図７及び図８を用いて説明する。図７は、画素Ｐの回路構成を示す回路図であり、図８は、画素Ｐの動作を示す波形図である。
【００４２】
絶縁膜１０９がホールブロック膜１０５と蓄積電極膜１０１とで挟まれた構造（図４参照）は、図７に示すように、等価的にキャパシタＣｏｘとして機能する。光電変換膜１０６における共通電極膜１０４と蓄積電極膜１０１との間の領域は、等価的にキャパシタＣｏｐｄとして機能する。
【００４３】
排出電極膜１０２は、ダイオードＤ１の一部として機能し、ホールブロック膜１０５における領域１１２は、ダイオードＤ１の他の一部として機能する。ダイオードＤ１は、アノードが光電変換膜１０６に電気的に接続され、カソードが制御線ＣＬに電気的に接続されている。
【００４４】
リセットトランジスタＴｒ１は、半導体基板１２０（図４参照）に不純物領域として形成されたソース及びドレイン、半導体基板上に導電膜として配されたゲートを有する。リセットトランジスタＴｒ１は、ソースが電荷電圧変換部ＦＤに電気的に接続され、ドレインがリセット電源電圧ＶＲＤに接続されている。リセットトランジスタＴｒ１は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＲＳＴ１を受けた場合に、オンすることで、電荷電圧変換部ＦＤをリセット電源電圧ＶＲＤに応じた電位にリセットする。リセットトランジスタＴｒ１は、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＲＳＴ１を受けた場合に、オフすることで、電荷電圧変換部ＦＤのリセットを完了させる。
【００４５】
選択トランジスタＴｒ３は、半導体基板１２０（図４参照）に不純物領域として形成されたソース及びドレイン、半導体基板上に導電膜として配されたゲートを有する。選択トランジスタＴｒ３は、画素Ｐを選択状態／非選択状態に制御する。選択トランジスタＴｒ３は、ソースが信号線ＳＬに電気的に接続され、ドレインが増幅トランジスタＴｒ２を介して電源電位ＡＶＤＤに電気的に接続されている。選択トランジスタＴｒ３は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＡＤＲを受けた場合に、オンすることで、画素Ｐを選択状態にし、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＡＤＲを受けた場合に、オフすることで、画素Ｐを非選択状態にする。
【００４６】
増幅トランジスタＴｒ２は、半導体基板１２０（図４参照）に不純物領域として形成されたソース及びドレイン、半導体基板１２０上に導電膜として配されたゲートＧ１（図４参照）を有する。増幅トランジスタＴｒ２は、ゲートＧ１が電荷電圧変換部ＦＤに接続され、ソースが選択トランジスタＴｒ３を介して信号線ＳＬに電気的に接続され、ドレインが電源電位ＡＶＤＤに電気的に接続されている。増幅トランジスタＴｒ２は、信号線ＳＬに接続された電流源ＣＳとともにソースフォロワ動作を行い、電荷電圧変換部ＦＤの電圧に応じたレベルを信号線ＳＬへ出力する。例えば、電荷電圧変換部ＦＤのリセットが完了した状態で、増幅トランジスタＴｒ２は、電荷電圧変換部ＦＤの電圧に応じたリセットレベルを信号線ＳＬへ出力する。電荷電圧変換部ＦＤへの電荷の転送が完了した状態で、増幅トランジスタＴｒ２は、電荷電圧変換部ＦＤの電圧に応じた信号レベルを信号線ＳＬへ出力する。
【００４７】
なお、図７では、選択トランジスタＴｒ３が増幅トランジスタＴｒ２と信号線ＳＬとの間に挿入された構成が例示されているが、選択トランジスタＴｒ３が電源電位ＡＶＤＤと増幅トランジスタＴｒ２との間に挿入されていてもよい。
【００４８】
図７に示す制御信号φＡＤＲ，φＲＳＴ１，φＲＳＴ２は、それぞれ、図８に示すようなパルス状の波形を有する信号である。図７に示す電圧ＶＲＤ、ＶＰＤ、ＡＶＤＤは、図８に示すようなＤＣ的な波形を有する信号である。一例として、制御信号φＡＤＲ，φＲＳＴ１，φＲＳＴ２を−３Ｖ〜３Ｖの間で遷移させ（すなわちＬレベル＝−３Ｖ、Ｈレベル＝５Ｖ）、電圧ＶＲＤ、ＶＰＤ、ＡＶＤＤは０〜５Ｖの間で動かすことができるが、これは本実施形態の内容を限定するものではない。
【００４９】
図８を用いて画素Ｐの動作を説明する。まず期間ＥＳにおいて、電子シャッター（ＥＳ）動作を行うが、この時、φＡＤＲはＬレベルに維持され、φＲＳＴ１、φＲＳＴ２はＨレベルからＬレベルへ変化される。これにより、光電変換膜１０６のポテンシャルは排出電極膜１０２よりも相対的に高く設定されるため、光電変換膜１０６中に残存するホールは排出電極膜１０２に排出される。
【００５０】
その後、φＡＤＲはＬレベルに維持しながら、φＲＳＴ１、φＲＳＴ２をＬレベルからＨレベルへ変化させる。これにより、期間Ｉｎｔｅｇｒａｔｉｏｎ（第１の期間）において、フローティングディフュージョン（電荷電圧変換部ＦＤ）のリセット（ＲＳＴ）動作と光電変換膜１０６近傍におけるホールの蓄積動作とを同時に行う。蓄積電極膜１０１の電位は電荷電圧変換部ＦＤを介してリセット電源電圧ＶＲＤに固定され得るため、光電変換膜１０６近傍の電荷蓄積領域１１０では、リセット電源電圧ＶＲＤとφＲＳＴ２との電位差に対応する量だけホールを蓄積することができる。すなわち、光電変換膜１０６の電荷に応じた電荷が蓄積電極膜１０１に保持されるとともに、電荷電圧変換部ＦＤがリセットされる。
【００５１】
そして、φＲＳＴ２がＨレベルに維持された状態で、φＡＤＲをＬレベルからＨレベルへ変化させるとともにφＲＳＴ１をＨレベルからＬレベルへ変化させ電荷電圧変換部ＦＤのリセット動作を完了させる。そして、期間ＲＳＴＲｅａｄ（第１の期間）において、リセットレベルを信号線ＳＬへ読み出す。すなわち、リセットされた電荷電圧変換部ＦＤの電圧に応じたリセットレベルが増幅トランジスタＴｒ２により信号線ＳＬに出力される。
【００５２】
リセットレベルの読み出し後、期間Ｔｒａｎｓ（第２の期間）において、φＲＳＴ２をＨレベルからＬレベルに変化させ、光電変換膜１０６近傍に蓄積したホールを排出電極膜１０２に排出する。この時、電荷電圧変換部ＦＤは蓄積電極膜１０１を介して光電変換膜１０６近傍の電荷蓄積領域１１０と容量結合しているので、電荷蓄積領域１１０の電位変化により電荷電圧変換部ＦＤの電位も変化する。すなわち、光電変換膜１０６からダイオードＤ１を介して制御線ＣＬへ電荷が排出されるとともに、光電変換膜１０６の電荷に応じた電荷が蓄積電極膜１０１から電荷電圧変換部ＦＤへ伝達される。
【００５３】
電荷電圧変換部ＦＤの電位が安定化するのに十分な時間が経過したのち、φＲＳＴ２をＬレベルからＨレベルに変化させ、期間ＳｉｇｎａｌＲｅａｄ（第２の期間）において、信号レベルの読み出しを行う。すなわち、電荷が転送された電荷電圧変換部ＦＤの電圧に応じた信号レベルが増幅トランジスタＴｒ２により信号線ＳＬに出力される。そして、読み出したリセットレベルと信号レベルとを用いてＣＤＳ動作を行う。
【００５４】
次に固体撮像装置５の製造方法を記載する。蓄積電極膜１０１及び排出電極膜１０２の形成までの構造は標準のＣＭＯＳプロセスによりＭＯＳＦＥＴや受動素子、及び素子配線を形成する。これらの製造方法は公知の標準プロセスにて製造可能であるのでここでは記載を省略する。蓄積電極膜１０１及び排出電極膜１０２は、それぞれ、配線層に接続する形で形成される。これは露出した配線上に各電極膜の材料を堆積し、ＲＩＥにより加工した後、層間絶縁膜をＣＭＰで埋めるプロセスをとっても良いし、各電極膜をダマシンプロセスにより絶縁膜１０９に埋め込み形成してもよい。
【００５５】
また、蓄積電極膜１０１及び排出電極膜１０２は、同じ材料で形成され得る。蓄積電極膜１０１及び排出電極膜１０２には、例えば、Ａｌ系、Ａｇ系、Ｃｕ系、Ｔａ系、Ｗ系、Ｍｏ系、Ｔｉ系等の金属や、ＩＴＯ、ＩＺＯ、ＳｎＯ２、ＡＴＯ、ＺｎＯ、ＡＺＯ、ＧＺＯ、ＴｉＯ２、ＦＴＯ等の透明導電性酸化物等が用いられ得る。
【００５６】
蓄積電極膜１０１及び排出電極膜１０２の上には、絶縁膜１０９が形成される。絶縁膜１０９は、ＣＶＤ法で堆積され、堆積された膜に対して排出電極膜１０２上の領域をドライエッチング（ＲＩＥ）やウェットエッチングにて選択的に加工する。これにより、排出電極膜１０２の上面を露出させる。絶縁膜１０９の形成後、ホールブロック膜１０５を堆積し素子平坦化を行う。ホールブロック膜１０５は塗布プロセスで形成してもよいし、蒸着により形成してもよい。ホールブロック膜１０５には、その電子親和力が隣接する電極の材料の仕事関数以下であり、かつ、そのイオン化ポテンシャルが、隣接する有機光電変換膜に用いられる材料のイオン化ポテンシャル以下である材料が用いられ得る。
【００５７】
材料としては、例えば、低分子材料では、Ｎ，Ｎ’−ビス（３−メチルフェニル）−（１，１’−ビフェニル）−４，４’−ジアミン（ＴＰＤ）や４，４’−ビス［Ｎ−（ナフチル）−Ｎ−フェニル−アミノ］ビフェニル（α−ＮＰＤ）等の芳香族ジアミン化合物、オキサゾール、オキサジアゾール、トリアゾール、イミダゾール、イミダゾロン、スチルベン誘導体、テトラヒドロイミダゾール、ポリアリールアルカン、ブタジエン、４，４’，４”−トリス（Ｎ−（３−メチルフェニル）Ｎ−フェニルアミノ）トリフェニルアミン（ｍ−ＭＴＤＡＴＡ）、ポルフィン、テトラフェニルポルフィン銅、フタロシアニン、銅フタロシアニン、チタニウムフタロシアニンオキサイド等のポリフィリン化合物、トリアゾール誘導体、オキサジザゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アニールアミン誘導体、アミノ置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、シラザン誘導体などを用いることができ、高分子材料では、フェニレンビニレン、フルオレン、カルバゾール、インドール、ピレン、ピロール、ピコリン、チオフェン、アセチレン、ジアセチレン等の重合体や、その誘導体を用いることができる。
【００５８】
ホールブロック膜１０５の上には光電変換膜１０６、及び電子ブロック膜１０７を堆積する。電子ブロック膜１０７には、そのイオン化ポテンシャルが隣接する電極の材料の仕事関数以上であり、かつ、その電子親和力が、隣接する光電変換膜に用いられる材料の電子親和力以上であるものが用いられる。材料としては、例えば、１，３−ビス（４−ｔｅｒｔ−ブチルフェニル−１，３，４−オキサジアゾリル）フェニレン（ＯＸＤ−７）等のオキサジアゾール誘導体、アントラキノジメタン誘導体、ジフェニルキノン誘導体、バソクプロイン、バソフェナントロリン、及びこれらの誘導体、トリアゾール化合物、トリス（８−ヒドロキシキノリナート）アルミニウム錯体、ビス（４−メチル−８−キノリナート）アルミニウム錯体、ジスチリルアリーレン誘導体、シロール化合物、ポルフィリン系化合物や、ＤＣＭ（４−ジシアノメチレン−２−メチル−６−（４−（ジメチルアミノスチリル））−４Ｈピラン）等のスチリル系化合物、４Ｈピラン系化合物を用いることができる。
【００５９】
光電変換膜１０６には、有機物で形成される場合、ペリレン系化合物、フタロシアニン系化合物、キナクリドン系化合物、ポリフィリン系化合物、メロシアニン系化合物等が用いられる。電子ブロック膜１０７の上にはＣＶＤやスパッタを用いて、光学的な透過率が高い導電体を用いた共通電極膜１０４が形成される。例えば、Ａｌ系，Ａｇ系，Ｃｕ系、Ｔａ系、Ｗ系、Ｍｏ系、Ｔｉ系等の金属薄膜や、ＩＴＯ、ＩＺＯ、ＳｎＯ２、ＡＴＯ、ＺｎＯ、ＡＺＯ、ＧＺＯ、ＴｉＯ２、ＦＴＯ等の透明導電性酸化物等が用いられる。光電変換膜１０６は、無機物で形成される場合、材料はａ−Ｓｉ、ａ−Ｓｅ、ｃ−Ｓｅ、ＣｄＳｅ、ＣｄＴｅ、ＣＩＧＳ、ＩｎＰ、ＧａＡｓ等が考えられる。製造方法としてはＣＶＤ等が考えられる。
【００６０】
共通電極膜１０４の上には、素子を保護する絶縁膜１０８がＣＶＤ法等を用いて形成される。絶縁膜１０８の材料には、ＳｉＯｘ、ＳｉＮｘ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ、ＡｌＯｘ等を用いることができる。
【００６１】
以上のように、実施形態では、固体撮像装置５の各画素Ｐにおいて、蓄積電極膜１０１が、絶縁膜１０９を介して光電変換膜１０６の下に配されている。排出電極膜１０２は、蓄積電極膜１０１に対して光電変換膜１０６の受光面１０６ａに沿った方向に配され、絶縁膜１０９を介さずに光電変換膜１０６の下に配されている。排出電極膜１０２は、光電変換膜１０６に電気的に接続されている。蓄積電極膜１０１は、光電変換膜１０６に容量的に結合されているとともに、電荷電圧変換部ＦＤに電気的に接続されている。これにより、各画素Ｐを、光電変換された電荷が光電変換膜１０６近傍に蓄積されるとともに蓄積された電荷を非破壊の状態に保ったまま信号として出力することができるフローティングキャパシタ型の構造で実現できる。すなわち、電荷電圧変換部ＦＤに転送される電荷がリセットトランジスタＴｒ１のリセット動作の影響を受けることを防止できるので、画素Ｐからのリセットレベルに含まれるｋＴＣノイズ成分と信号レベルに含まれるｋＴＣノイズ成分とを略均等にすることができる。この結果、画素Ｐからのリセットレベルと信号レベルとの差分を取るＣＤＳ処理をＣＤＳ９６で行うことにより、画素信号からｋＴＣノイズ成分を除去することができる。
【００６２】
なお、各画素Ｐｉは、図９に示すように、排出電極膜１０２と蓄積電極膜１０１ｉとは異なる層構成であってもよい。蓄積電極膜１０１ｉは、複数の層構造を含んでいてもよい。蓄積電極膜１０１ｉは、電極層１０１ａ及び電極層１０１ｂが順に積層されている。電極層１０１ａは、電極層１０１ｂより小さい平面サイズにすることができる。これに応じて、ホールブロック膜１０５ｉは、ブロック層１０５ａ及びブロック層１０５ｂが順に積層された構造とすることができる。絶縁膜１０９ｉは、絶縁膜１０９ａ及び絶縁膜１０９ｂｉが順に積層された構造とすることができる。
【００６３】
あるいは、各画素Ｐｊにおいて、光電変換膜１０６近傍で蓄積すべき信号電荷は、電子であってもよい。この場合、図４に示す断面図において、ホールブロック膜１０５と電子ブロック膜１０７とを入れかえるとともに、半導体を主成分とする材料で電子ブロック膜１０７を形成し、金属を主成分とする材料で排出電極膜１０２を形成することができる。また、各画素Ｐの回路構成は、図１０に示すように、図７に示す回路構成に対してダイオードＤ１がダイオードＤ２に置き換えられた構成であってもよい。図１０は、各画素Ｐの回路構成を示す図である。ダイオードＤ２は、ダイオードＤ１と逆の極性を有する。すなわち、ダイオードＤ２は、カソードが光電変換膜１０６（キャパシタＣｏｐｄ）に電気的に接続され、アノードが制御線ＣＬに電気的に接続されている。また、各信号は、図１１に示すように、図８に示す各信号のうちφＲＳＴ２の波形を図１１に示すφＲＳＴ２’に置き換えるとともに電圧ＶＰＤが電子に対応したレベル（例えば、０Ｖ）に維持された波形であってもよい。φＲＳＴ２’の波形は、φＲＳＴ２の波形を論理的に反転させた波形になっている。これによっても、上記の実施形態と同様の効果を実現可能である。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
５  固体撮像装置、  １０１  蓄積電極膜、  １０２  排出電極膜、  光電変換膜１０６。
【図１】
2017055084.tif 000003
【図２】
2017055084.tif 000004
【図３】
2017055084.tif 000005
【図４】
2017055084.tif 000006
【図５】
2017055084.tif 000007
【図６】
2017055084.tif 000008
【図７】
2017055084.tif 000009
【図８】
2017055084.tif 000010
【図９】
2017055084.tif 000011
【図１０】
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【図１１】
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