(57)【要約】      （修正有）【課題】製造コストを抑制することができるデータ伝送システムを提供する。【解決手段】データ伝送システム１は、送信するデータとクロックの両者の役割を有するデータ・クロック信号Ｓ１を生成し、ＩＮＯＵＴ端子２００から出力するマスタ側伝送装置２と、ＩＮＯＵＴ端子３００から入力したデータ・クロック信号Ｓ１に基づいてデータとクロックとを取得するスレーブ側伝送装置３と、ＩＮＯＵＴ端子２００とＩＮＯＵＴ端子３００とを電気的に接続する伝送路４と、を備えて概略構成されている。【選択図】図１
2017143372.tif 000002
【特許請求の範囲】
【請求項１】
送信するデータとクロックの両者の役割を有するデータ・クロック信号を生成し、第１の入出力端子から出力するマスタ側伝送装置と、
第２の入出力端子から入力した前記データ・クロック信号に基づいて前記データと前記クロックとを取得するスレーブ側伝送装置と、
前記第１の入出力端子と前記第２の入出力端子とを電気的に接続する伝送路と、
を備えたデータ伝送システム。
【請求項２】
前記スレーブ側伝送装置は、ローレベルの電圧と前記ローレベルより電圧が高いハイレベルの電圧との組み合わせであるスレーブ側信号を出力し、
前記マスタ側伝送装置は、前記ハイレベルの電圧と、前記ローレベルと前記ハイレベルの間のミドルレベルの電圧と、を組み合わせた前記データ・クロック信号を出力する、
請求項１に記載のデータ伝送システム。
【請求項３】
前記データ・クロック信号は、前記ミドルレベルの電圧と前記ハイレベルの電圧の組み合わせで前記データを示し、前記ミドルレベルの電圧と前記ハイレベルの電圧を出力する間隔で前記クロックを示す、
請求項２に記載のデータ伝送システム。
【請求項４】
前記マスタ側伝送装置は、前記データ・クロック信号として前記スレーブ側伝送装置を指定するアドレスを出力した後、１ビットのデータの出力、前記１ビットのデータの正常な受信を示す前記スレーブ側伝送装置からの応答信号の受信を交互に繰り返して前記データ・クロック信号の送信を行う、
請求項１乃至３のいずれか１項に記載のデータ伝送システム。
【請求項５】
前記ミドルレベルの電圧は、前記ハイレベルの電圧の二分の一である、
請求項２乃至４のいずれか１項に記載のデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送システムに関する。
【背景技術】
【０００２】
従来の技術として、少なくとも２個の通信回路の間にデータを転送するデータラインとデータのビット系列に同期したクロックを送出するクロックラインとを接続するシリアル通信方式が知られている（例えば、特許文献１参照。）。
【０００３】
このシリアル通信方式は、データラインとクロックラインによって同期を取りながら通信を行う同期通信を行うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平６−３９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし従来のシリアル通信方式は、同期通信を行うためにはデータラインとクロックラインの２本のラインが必要となるので製造コストが掛かる問題がある。
【０００６】
従って本発明の目的は、製造コストを抑制することができるデータ伝送システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、送信するデータとクロックの両者の役割を有するデータ・クロック信号を生成し、第１の入出力端子から出力するマスタ側伝送装置と、第２の入出力端子から入力したデータ・クロック信号に基づいてデータとクロックとを取得するスレーブ側伝送装置と、第１の入出力端子と第２の入出力端子とを電気的に接続する伝送路と、を備えたデータ伝送システムを提供する。
【発明の効果】
【０００８】
本発明によれば、製造コストを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、実施の形態に係るデータ伝送システムの一例を示すブロック図であり、図１（ｂ）は、複数のスレーブ側伝送装置を接続した一例を示す概略図である。
【図２】図２は、実施の形態に係るデータ伝送システムのタイミングチャートの一例である。
【発明を実施するための形態】
【００１０】
（実施の形態の要約）
実施の形態に係るデータ伝送システムは、送信するデータとクロックの両者の役割を有するデータ・クロック信号を生成し、第１の入出力端子から出力するマスタ側伝送装置と、第２の入出力端子から入力したデータ・クロック信号に基づいてデータとクロックとを取得するスレーブ側伝送装置と、第１の入出力端子と第２の入出力端子とを電気的に接続する伝送路と、を備えて概略構成されている。
【００１１】
このデータ伝送システムは、マスタ側伝送装置がデータとクロックの両方の役割を有するデータ・クロック信号を１本の伝送路を介してスレーブ側伝送装置に送信して同期通信を行うことができるので、データを送信する伝送路とクロックを送信する伝送路を必要とする場合と比べて、伝送路の数が少なくなって製造コストが抑制される。
【００１２】
[実施の形態]
（データ伝送システム１の概要）
図１（ａ）は、実施の形態に係るデータ伝送システムの一例を示すブロック図であり、図１（ｂ）は、複数のスレーブ側伝送装置を接続した一例を示す概略図である。図２は、実施の形態に係るデータ伝送システムのタイミングチャートの一例である。図２は、縦軸が電圧であり、横軸が時間であり、左から右に向かって時間が経過している。
【００１３】
このデータ伝送システム１は、Ｉ２Ｃ（Inter-Integrated Circuit）方式を用いた同期式通信を行うシステムである。このＩ２Ｃ方式の従来の通信では、マスタ側装置とスレーブ側装置とがＳＣＬ（Serial Clock Line）とＳＤＡ（Serial Data Line）の２本の線で電気的に接続される。
【００１４】
一方本実施の形態のデータ伝送システム１は、図１（ａ）に示すように、マスタ側伝送装置２とスレーブ側伝送装置３とが１本の伝送路４によって接続されている。
【００１５】
具体的には、データ伝送システム１は、送信するデータとクロックの両者の役割を有するデータ・クロック信号Ｓ１を生成し、第１の入出力端子としてのＩＮＯＵＴ端子２００から出力するマスタ側伝送装置２と、第２の入出力端子としてのＩＮＯＵＴ端子３００から入力したデータ・クロック信号Ｓ１に基づいてデータとクロックとを取得するスレーブ側伝送装置３と、ＩＮＯＵＴ端子２００とＩＮＯＵＴ端子３００とを電気的に接続する伝送路４と、を備えて概略構成されている。
【００１６】
このスレーブ側伝送装置３は、ローレベルの電圧とローレベルより電圧が高いハイレベルの電圧との組み合わせであるスレーブ側信号としての応答信号Ｓ２を出力する。またマスタ側伝送装置２は、ハイレベルの電圧と、ローレベルとハイレベルの間のミドルレベルの電圧と、を組み合わせたデータ・クロック信号Ｓ１を出力する。
【００１７】
このローレベル（Ｌｏ）の電圧は、図２に示すように、ゼロである。マスタ側伝送装置２は、ローレベルの電圧が入力すると「０」と判定する。またハイレベル（Ｈｉ）の電圧は、電源電圧ＶＣＣである。マスタ側伝送装置２及びスレーブ側伝送装置３は、ハイレベルの電圧が入力すると「１」と判定する。そしてミドルレベルの電圧は、例えば、ハイレベルの電圧の二分の一、つまりＶＣＣ／２である。スレーブ側伝送装置３は、ミドルレベルの電圧が入力すると「０」であると判定する。
【００１８】
（マスタ側伝送装置２の構成）
マスタ側伝送装置２は、例えば、図１（ａ）に示すように、通信部２０と、マスタ側制御部２１と、を備えて概略構成されている。このマスタ側伝送装置２は、一例として、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）などである。
【００１９】
通信部２０は、データ・クロック信号Ｓ１を出力すると共に応答信号Ｓ２が入力するＩＮＯＵＴ端子２００を有している。
【００２０】
マスタ側制御部２１は、例えば、記憶されたプログラムに従って、取得したデータに演算、加工などを行うＣＰＵ（Central Processing Unit）、半導体メモリであるＲＡＭ（Random Access Memory）２１０及びＲＯＭ（Read Only Memory）などから構成されるマイクロコンピュータである。このＲＯＭには、例えば、マスタ側制御部２１が動作するためのプログラムが格納されている。ＲＡＭ２１０は、例えば、一時的に演算結果などを格納する記憶領域として用いられる。
【００２１】
このＲＡＭ２１０は、一例として、バッファ領域２１１とメモリ領域２１２に分かれている。バッファ領域２１１には、ＩＮＯＵＴ端子２００から入力したデータが一時的に格納される。メモリ領域２１２には、バッファ領域２１１に格納されていたデータが移行される。このデータの移行は、バッファ領域２１１に格納されたデータが一つのまとまりとなったデータ（例えば、８ビット）となった時点で行われる。
【００２２】
マスタ側制御部２１が生成するデータ・クロック信号Ｓ１は、図２に示すように、ミドルレベルの電圧（ＶＣＣ／２）とハイレベルの電圧（ＶＣＣ）の組み合わせでデータを示し、ミドルレベルの電圧とハイレベルの電圧を出力する間隔Ｔでクロックを示している。図２に示すデータは、一例として、「００１１１１００」で示された８ビットのデータである。なおミドルレベルの電圧（ＶＣＣ／２）は、一例として、抵抗を切り替えるなどして生成される。
【００２３】
またマスタ側伝送装置２は、データ・クロック信号Ｓ１としてスレーブ側伝送装置３を指定するアドレスを送信した後、１ビットのデータの送信、当該１ビットのデータの正常な受信を示すスレーブ側伝送装置３からの応答信号Ｓ２の受信、を交互に繰り返してデータ・クロック信号Ｓ１の送信を行う。
【００２４】
ここでデータ伝送システム１は、一例として、図１（ｂ）に示すように、マスタ側伝送装置２が複数のスレーブ側伝送装置３と接続されている。この場合、マスタ側伝送装置２は、データ・クロック信号Ｓ１の最初に、スレーブ側伝送装置３を指定するアドレスを送信する。図２に示すアドレス（８ビット）は、一例として、「１１００１１００」である。
【００２５】
そしてマスタ側伝送装置２は、例えば、送信するデータを出力すると、上述のアドレスに対応するスレーブ側伝送装置３が当該データの１ビットを受信する度に応答信号Ｓ２を出力する。図２に示す応答信号Ｓ２は、一例として、「１１００１１００」である。
【００２６】
（スレーブ側伝送装置３の構成）
スレーブ側伝送装置３は、例えば、図１（ａ）に示すように、通信部３０と、スレーブ側制御部３１と、を備えて概略構成されている。
【００２７】
通信部３０は、データ・クロック信号Ｓ１が入力すると共に応答信号Ｓ２を出力するＩＮＯＵＴ端子３００を有している。
【００２８】
スレーブ側伝送装置３は、例えば、記憶されたプログラムに従って、取得したデータに演算、加工などを行うＣＰＵ、半導体メモリであるＲＡＭ３１０及びＲＯＭなどから構成されるマイクロコンピュータである。このＲＯＭには、例えば、スレーブ側伝送装置３が動作するためのプログラムが格納されている。ＲＡＭ３１０は、例えば、一時的に演算結果などを格納する記憶領域として用いられる。
【００２９】
このＲＡＭ３１０は、一例として、バッファ領域３１１とメモリ領域３１２に分かれている。バッファ領域３１１には、ＩＮＯＵＴ端子３００から入力したデータ・クロック信号Ｓ１のデータが一時的に格納される。メモリ領域３１２には、バッファ領域３１１に格納されていた当該データが移行される。このデータの移行は、バッファ領域３１１に格納されたデータが一つのまとまりとなったデータ（例えば、８ビット）となった時点で行われる。
【００３０】
バッファ領域３１１は、入力するデータを格納する。スレーブ側制御部３１は、８ビット分のデータとして「００１１１１００」がバッファ領域３１１に格納されると、このデータをメモリ領域３１２のアドレス「１１００１１００」番地に格納する。
【００３１】
スレーブ側制御部３１は、マスタ側伝送装置２から受信したデータを１ビットごとに検証し、受信したデータが正常である場合、応答信号Ｓ２をマスタ側伝送装置２に出力する。この応答信号Ｓ２は、ＡＣＫ（Acknowledge）信号であり、「０」又は「１」の値を取る。本実施の形態では、例えば、図２に示すように、「００１１１１００」のデータに対してアドレスとして最初に受信した「１１００１１００」を示す応答信号Ｓ２をマスタ側伝送装置２に出力している。
【００３２】
スレーブ側伝送装置３は、例えば、磁気センサや回転センサなどが一体となったＩＣ（Integrated Circuit）である。スレーブ側伝送装置３は、一例として、車両のステアリングの回転を回転センサで検出し、検出した回転角に基づいて取り付けによるずれを補正する。
【００３３】
（伝送路４の構成）
伝送路４は、例えば、電線である。この伝送路４は、マスタ側伝送装置２のＩＮＯＵＴ端子２００とスレーブ側伝送装置３のＩＮＯＵＴ端子３００とを電気的に接続している。
【００３４】
以下に本実施の形態のデータ伝送システム１の動作の一例について図２のタイミングチャートを参照しながら説明する。ここでは、アドレスとして８ビット、データとして８ビット、応答として８ビットの計２４ビットの通信について説明する。またデータ伝送システム１は、図１（ｂ）に示すように、マスタ側伝送装置２と複数のスレーブ側伝送装置３がパーティーライン状に接続されているとする。
【００３５】
（動作）
マスタ側伝送装置２のマスタ側制御部２１は、待機時には、図２に示すように、Ｈｉ（ＶＣＣ）となるデータ・クロック信号Ｓ１をＩＮＯＵＴ端子２００及び伝送路４を介してスレーブ側伝送装置３のＩＮＯＵＴ端子３００に出力する。そしてマスタ側伝送装置２は、通信開始を示すためデータ・クロック信号Ｓ１をＨｉ（ＶＣＣ）からＬｏ（０）に切り替えて、まずデータを送信するスレーブ側伝送装置３を指定するアドレス「１１００１１００」を出力する。マスタ側伝送装置２は、図２に示すように、「０」をＶＣＣ／２、「１」をＶＣＣとしてこのアドレスを指定する。
【００３６】
データ伝送システム１を構成する複数のスレーブ側伝送装置３は、スレーブ側制御部３１がデータ・クロック信号Ｓ１のＨｉからＬｏの切り替わりをトリガとしてＩＮＯＵＴ端子３００を介してマスタ側伝送装置２から出力されたアドレスをバッファ領域３１１に格納し、このアドレスに基づいて自身が指定されているか否かを判定する。
【００３７】
マスタ側伝送装置２のマスタ側制御部２１は、アドレスを送信した後、まず送信対象のデータ「００１１１１００」の「０」（ＶＣＣ／２）を示すデータ・クロック信号Ｓ１をＩＮＯＵＴ端子２００及び伝送路４を介してスレーブ側伝送装置３に出力する。
【００３８】
送信されたアドレスに対応するスレーブ側伝送装置３のスレーブ側制御部３１は、「０」を正常に受信すると、正常に受信したことを示す応答信号Ｓ２として「１」（ＶＣＣ）をＩＮＯＵＴ端子３００及び伝送路４を介してマスタ側伝送装置２に出力する。そしてスレーブ側制御部３１は、受信した「０」をバッファ領域３１１に格納する。
【００３９】
マスタ側制御部２１は、ＩＮＯＵＴ端子２００を介して応答信号Ｓ２を受信すると、続いて「０」（ＶＣＣ／２）を示すデータ・クロック信号Ｓ１をＩＮＯＵＴ端子２００及び伝送路４を介してスレーブ側伝送装置３に出力する。
【００４０】
ここで上述のデータ・クロック信号Ｓ１の「０」と「０」の間隔Ｔは、クロックとなっている。スレーブ側伝送装置３は、データが出力される間隔Ｔに基づくクロックに応じて通信のタイミングを取っている。
【００４１】
スレーブ側制御部３１は、「０」を正常に受信すると、正常に受信したことを示す応答信号Ｓ２として「１」（ＶＣＣ）をＩＮＯＵＴ端子３００及び伝送路４を介してマスタ側伝送装置２に出力する。そしてスレーブ側制御部３１は、受信した「０」をバッファ領域３１１に格納する。
【００４２】
マスタ側制御部２１は、データ「００１１１１００」が出力されるまで、１ビットずつのデータの送信とスレーブ側伝送装置３の応答信号Ｓ２の受信とを繰り返す。
【００４３】
マスタ側制御部２１は、データの最後のビット「０」を出力し、その後、応答信号Ｓ２が受信されると、通信の終了を示すためデータ・クロック信号Ｓ１をＬｏ（０）からＨｉ（ＶＣＣ）に切り替える。スレーブ側制御部３１は、このＬｏからＨｉの切り替わりをトリガに通信の終了を判定し、バッファ領域３１１に格納されたデータ「００１１１１００」を指定されたメモリ領域３１２のアドレス「１１００１１００」に格納して通信を終了する。
【００４４】
（実施の形態の効果）
本実施の形態のデータ伝送システム１は、製造コストを抑制することができる。このデータ伝送システム１は、マスタ側伝送装置２がデータとクロックを１本の伝送路４を介してスレーブ側伝送装置３に送信し、このスレーブ側伝送装置３と同期通信を行うことができるので、データを送信する伝送路とクロックを送信する伝送路を必要とする場合と比べて、伝送路４の数が少なくなって製造コストが抑制される。
【００４５】
データ伝送システム１は、単線であってもデータとクロックを送信することができるので、単線でクロックがない場合と比べて、クロックに基づいて精度良く通信するための同期通信が可能となり、スレーブ側伝送装置３に高精度な発振器などが必要なくコストが低減される。またデータ伝送システム１は、データ・クロック信号Ｓ１を出力する間隔Ｔ、つまり出力の周期が、マスタ側制御部２１が生成するクロックに応じているので、クロックを落とすことなく高速な通信を行うことができる。
【００４６】
データ伝送システム１は、通信において１本の伝送路４しか割り当てることができない製品にも適用することができる。
【００４７】
データ伝送システム１は、１回の通信によって受信と送信の双方向のデータの交換が可能となる。
【００４８】
データ伝送システム１は、上述の効果により、製品としての競争力が向上すると共に製造コストを低下させることができる。
【００４９】
以上、本発明の実施の形態を説明したが、この実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。この新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。また、この実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、この実施の形態は、発明の範囲及び要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１…データ伝送システム
２…マスタ側伝送装置
３…スレーブ側伝送装置
４…伝送路
２０…通信部
２１…マスタ側制御部
３０…通信部
３１…スレーブ側制御部
２００…ＩＮＯＵＴ端子
２１１…バッファ領域
２１２…メモリ領域
３００…ＩＮＯＵＴ端子
３１１…バッファ領域
３１２…メモリ領域
【図１】
2017143372.tif 000003
【図２】
2017143372.tif 000004