(57)【要約】【課題】容量バンクは容量値が不連続になる上、可変レンジが極めて狭い。このため、容量値の可変レンジを広く取る場合には、多くの容量を並列接続してスイッチで切り替えて使用することになっていた。寄生容量を増加させることなく可変容量回路の容量値を電気的制御によって連続的に可変可能とすること、可変容量回路を用いた発振回路の消費電流を従来に比べて小さくすること、の少なくとも一方を実現する。【解決手段】ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、を備えることを特徴とする可変容量回路。【選択図】図１
2017130819.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
当該トランスコンダクタンス回路に並列接続されたインダクタと、
前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、
を備えることを特徴とする可変容量回路。
【請求項２】
前記Ｇｍ制御回路は、前記ＭＯＳトランジスタのドレイン−ソース間に電流を流す電流源ＭＯＳトランジスタと、前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して生成する電圧制御部と、を有する
請求項１に記載の可変容量回路。
【請求項３】
前記トランスコンダクタンス回路は、第１端子にゲートを接続された第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第２端子に接続された第２ＭＯＳトランジスタと、前記第２端子にゲートを接続された第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第１端子に接続された第４ＭＯＳトランジスタと、を有し、
前記インダクタは、前記第１端子と前記第２端子の間に配設され、
前記電流源ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタにそれぞれ設けられる、
請求項２に記載の可変容量回路。
【請求項４】
前記インダクタは、３次元構造を持つインダクタである、請求項１に記載の可変容量回路。
【請求項５】
前記インダクタに対し、前記トランスコンダクタンス回路を複数並列接続した、請求項１に記載の可変容量回路。
【請求項６】
ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
当該トランスコンダクタンス回路に並列接続されたインダクタと、
前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、
前記トランスコンダクタンス回路及び前記インダクタに並列接続された負性抵抗回路と、
を備えることを特徴とする発振回路。
【請求項７】
可変容量回路の制御方法であって、
前記可変容量回路は、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのドレイン−ソース間に電流を流す電流源ＭＯＳトランジスタと、を備えており、
前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して前記可変容量回路の容量値を調整するＧｍ制御工程を含む、可変容量回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、可変容量回路、発振回路、および、可変容量回路の制御方法に関する。
【背景技術】
【０００２】
従来、容量値を変化させることが可能な回路として容量バンクが知られている。
【０００３】
特許文献１には、容量バンクを用いて発振周波数を可変するＬＣ型周波数発振回路としてＬＣ−ＶＣＯが開示されている。このＬＣ−ＶＣＯは、インダクタ、オフセット容量、バラクタ容量、負性抵抗を実現するためのトランジスタ、および回路のバイアス抵抗ＲＴＯＰ、ＲＢＴＭを含んで構成されており、容量バンクで構成されたバラクタ容量の容量値を変化させて発振周波数を変化させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−４４２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、容量バンクを用いた場合、容量値が不連続になる上、可変レンジが極めて狭いというデメリットがある。このため、容量バンクを用いつつ容量値の可変レンジを広く取るためには、容量値が小さい多数の容量を並列接続してスイッチで切り替えて使用することになる。しかしながら、多数の容量を並列接続してスイッチが増加すると、寄生容量が同時に増加してしまい、実効的な容量値が制限される問題が発生する。
【０００６】
他方、容量バンクを発振回路に適用した場合、その発振回路の発振周波数Ｆは、下記（１）式で表すことができる。下記（１）式において、Ｌは発振回路のインダクタンス、Ｃは発振回路に用いた容量バンクの容量値である。
【０００７】
【数１】
2017130819.tif 000003
【０００８】
上記（１）式において、容量値Ｃが寄生容量によって増大した場合、所望の発振周波数Ｆに制御するためにはインダクタンスＬを小さくする必要があることが分かる。しかしながら、インダクタンスＬを小さくするとインダクタンスＬに対する寄生インダクタンスの影響が顕在化し、インダクタンスＬのモデリングが難しくなり、インダクタンスＬの制御が困難になる。
【０００９】
また、容量バンクの消費電流Ｉは、下記（２）〜（４）式により表される。下記（２）〜（４）式において、Ｑは共振回路の共振のピークの鋭さを表す値、ωは角振動数、Ｌｓはインダクタのインダクタンス、ＲＳはインダクタの寄生抵抗成分、ＲＰはＲＳを直列並列変換した抵抗成分（Ｑ値が高い狭帯域においてのみ成立）、をそれぞれ表す。
【００１０】
【数２】
2017130819.tif 000004
【００１１】
【数３】
2017130819.tif 000005
【００１２】
【数４】
2017130819.tif 000006
【００１３】
上記（２）〜（４）式から、Ｌ値が小さくなるとＲｐが小さくなり、消費電流Ｉが増大することが分かる。従って、容量バンクを用いた発振回路では、広い周波数の可変レンジと低消費電流との両立が本質的に不可能であることが分かる。
【００１４】
本技術は、前記課題に鑑みてなされたもので、寄生容量を増加させることなく可変容量回路の容量値を電気的制御によって可変する場合の連続性を従来に比べて向上すること、可変容量回路を用いた発振回路の消費電流を従来に比べて小さくすること、の少なくとも一方を実現することを目的とする。
【課題を解決するための手段】
【００１５】
本技術の態様の１つは、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、を備えることを特徴とする可変容量回路である。
【００１６】
また、本技術の他の態様の１つは、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、前記トランスコンダクタンス回路及び前記インダクタに並列接続された負性抵抗回路と、を備えることを特徴とする発振回路である。
【００１７】
また、本技術の他の態様の１つは、可変容量回路の制御方法であって、前記可変容量回路は、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのドレイン−ソース間に電流を流す電流源ＭＯＳトランジスタと、を備えており、前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して前記可変容量回路の容量値を調整するＧｍ制御工程を含む、可変容量回路の制御方法である。
【００１８】
なお、以上説明した発振回路や可変容量回路は、他の回路に組み込まれた状態で実施されたり他の聞きに組み込まれた状態で実施されたりする等の各種の態様を含む。また、本技術は、前記発振回路や可変容量回路の容量値を制御する制御方法、上述した制御プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【００１９】
本技術によれば、可変容量回路の容量値を可変する場合の連続性を従来に比べて向上すること、可変容量回路を用いた発振回路の消費電流を従来に比べて小さくすること、の少なくとも一方を実現することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係るアクティブ容量回路の構成の一例を示す図である。
【図２】カレントミラー電流を発生する電流ＤＡＣ の一例を示す図である。
【図３】第１の実施形態に係るアクティブ容量回路の等価回路を示す図である。
【図４】アクティブ容量回路の他の構成の一例を示す図である。
【図５】コンスタントＧｍ技術を適用した電流ＤＡＣの一例を示す図である。
【図６】コンスタントＧｍ技術を適用した電流ＤＡＣの他の例を示す図である。
【図７】第２の実施形態に係る発振回路の基本構成を示す図である。
【図８】第２の実施形態に係る発振回路を構成するアクティブ容量回路の容量値と発振周波数との関係を示す図である。
【図９】第３の実施形態に係る発振回路の構成を示す図である。
【図１０】第４の実施形態に係るＰＬＬ回路を示すブロック図である。
【図１１】アクティブ容量回路を利用して好適な各種応用例を示す図である。
【図１２】第２の実施形態に係る発振回路の他の構成例を示す図である。
【発明を実施するための形態】
【００２１】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）第４の実施形態：
（Ｅ）その他応用例：
【００２２】
（Ａ）第１の実施形態： 
図１は、アクティブ容量回路１０の構成の一例を示す図である。
【００２３】
同図において、アクティブ容量回路１０は、複数のＭＯＳトランジスタを組み合わせて構成されたトランスコンダクタンス回路１１、トランスコンダクタンス回路１１を構成するＭＯＳトランジスタのトランスコンダクタンス（Ｇｍ）を可変するＧｍ制御回路１２、及び、トランスコンダクタンス回路１１に並列接続されたインダクタ１３、を備えている。トランスコンダクタンス回路１１を構成する各ＭＯＳトランジスタには、ソース−ドレイン間に所定の定電圧（図１では、ＶｄｄとＶｓｓの差電圧）が印加されている。
【００２４】
図１に示すトランスコンダクタンス回路１１は、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２を有する。ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）で構成してある。
【００２５】
なお、本実施形態においては、ＭＯＳトランジスタＭ１１が第１ＭＯＳトランジスタを構成し、ＭＯＳトランジスタＭ１２が第３ＭＯＳトランジスタを構成し。ＭＯＳトランジスタＭ２１が第４ＭＯＳトランジスタを構成し、ＭＯＳトランジスタＭ２２が第２ＭＯＳトランジスタを構成する
【００２６】
ＭＯＳトランジスタＭ１１は、ゲートを第１端子としての端子Ｔ１に接続され、ドレインをＭＯＳトランジスタＭ２２のゲートに接続されている。
【００２７】
ＭＯＳトランジスタＭ１２は、ゲートを第２端子としての端子Ｔ２に接続され、ドレインをＭＯＳトランジスタＭ２１のゲートに接続されている。
【００２８】
ＭＯＳトランジスタＭ２１は、ドレインを端子Ｔ１に接続され、ゲートをＭＯＳトランジスタＭ１２のドレインに接続されている。
【００２９】
ＭＯＳトランジスタＭ２２は、ドレインを端子Ｔ２に接続され、ゲートをＭＯＳトランジスタＭ１１のドレインに接続されている。
【００３０】
Ｇｍ制御回路１２は、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれに対応させて設けた電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２を有している。電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２は、対応するＭＯＳトランジスタのドレイン−ソース間にそれぞれ電流を流す電流源として機能する。本実施形態において、電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）で構成してある。
【００３１】
各電流源ＭＯＳトランジスタは、対応する各ＭＯＳトランジスタが配設される定電圧源ＶｄｄとグランドＶｓｓの間を接続するライン上に、対応する各ＭＯＳトランジスタと直列となるようにそれぞれ配設されている。
【００３２】
より具体的には、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第１ラインＬ１上に電流源ＭＯＳトランジスタＭ３１とＭＯＳトランジスタＭ１１が直列に配設され、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第２ラインＬ２上に電流源ＭＯＳトランジスタＭ３２とＭＯＳトランジスタＭ１２が直列に配設され、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第３ラインＬ３上に電流源ＭＯＳトランジスタＭ４１とＭＯＳトランジスタＭ２１が直列に配設され、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第４ラインＬ４上に電流源ＭＯＳトランジスタＭ４２とＭＯＳトランジスタＭ２２が直列に配設されている。
【００３３】
電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２には、電流ＤＡＣ ５０が生成する電流がカレントミラーされている。電流ＤＡＣ ５０は、外部から入力される制御信号に応じて、生成する電流を可変することができる。
【００３４】
図２は、制御信号に応じた電流を発生する電流ＤＡＣ ５０の一例を示す図である。電流ＤＡＣ ５０は、電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２と同じ導電型のＭＯＳトランジスタであるＰＭＯＳで構成されたカレントミラー用トランジスタＭ５と、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２と同じ導電型のＭＯＳトランジスタであるＭＯＳトランジスタＭ９１〜Ｍ９ｎと、カレントミラー用トランジスタＭ５に接続するＭＯＳトランジスタＭ９１〜Ｍ９ｎの数を切り替えてカレントミラー用トランジスタＭ５に流す電流値を切り替えるためのスイッチトランジスタＭ６１〜Ｍ６ｎとを有する。なお、バイアス回路Ｃ４を構成する抵抗に流れる電流は、カレントミラー用トランジスタＭ５に流れる電流に対応し、下のＭＯＳトランジスタはスイッチトランジスタＭ６１〜Ｍ６ｎのダミー回路に相当する。カレントミラー用トランジスタＭ５に流れる電流が電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２にカレントミラーされる。ＭＯＳトランジスタＭ９１〜Ｍ９ｎのゲートには、別途に設けるバイアス回路Ｃ４によってゲートにバイアス電圧を印加する構成としてある。これにより、アクティブ容量回路１０のトランスコンダクタンス回路１１を構成するＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２に流れる電流がスイッチトランジスタＭ６１〜Ｍ６ｎのオンされた数に応じた値に制御され、トランスコンダクタンス回路１１のトランスコンダクタンスＧｍが制御される。
【００３５】
スイッチトランジスタＭ６１〜Ｍ６ｎは、ＮＭＯＳで構成されている。カレントミラー用トランジスタＭ５とスイッチトランジスタＭ６１〜Ｍ６ｎは、定電圧源ＶｄｄとグランドＶｓｓとを接続するライン上に配設されている。カレントミラー用トランジスタＭ５のゲート−ソース間は互いに接続されている。スイッチトランジスタＭ６１〜Ｍ６ｎのゲートには、外部の電圧制御部（不図示）から制御信号Ｃｔｌ（ターンオン電圧）が入力される。
【００３６】
すなわち、外部の電圧制御部からいずれのスイッチトランジスタＭ６１〜Ｍ６ｎのゲートに制御信号Ｃｔｌ（ターンオン電圧）を入力されるかにより、カレントミラー用トランジスタＭ５に流れる電流は、スイッチトランジスタＭ６１〜Ｍ６ｎのターンオン数に応じた値に制御される。
【００３７】
電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２は、カレントミラーされた電流Ｉｄｓを、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のドレイン−ソース間に流す。
【００３８】
より具体的には、電流源ＭＯＳトランジスタＭ３１にカレントミラーされた電流がＭＯＳトランジスタＭ１１のドレイン−ソース間に流れる電流Ｉ１１となり、電流源ＭＯＳトランジスタＭ３２にカレントミラーされた電流がＭＯＳトランジスタＭ１２のドレイン−ソース間に流れる電流Ｉ１２となり、電流源ＭＯＳトランジスタＭ４１にカレントミラーされた電流がＭＯＳトランジスタＭ２１のドレイン−ソース間に流れる電流Ｉ２１となり、電流源ＭＯＳトランジスタＭ４２にカレントミラーされた電流がＭＯＳトランジスタＭ２２のドレイン−ソース間に流れる電流Ｉ２２となる。
【００３９】
これらＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２に流れる電流Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２の電流値に応じて、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のトランスコンダクタンスＧｍの値が変化する。
【００４０】
すなわち、電流Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２を制御することにより、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のトランスコンダクタンスＧｍが制御される。ひいては電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２に流すカレントミラー電流を制御することにより、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のトランスコンダクタンスＧｍを制御することができる。
【００４１】
インダクタ１３は、ＭＯＳトランジスタＭ１１のドレインとＭＯＳトランジスタＭ２２のドレインの間に配設されており、一方の端子が、ＭＯＳトランジスタＭ１１のドレイン及びＭＯＳトランジスタＭ２２のゲートが接続されるノードに接続され、他方の端子が、ＭＯＳトランジスタＭ１２のドレイン及びＭＯＳトランジスタＭ２１のゲートが接続されるノードに接続されている。なお、インダクタ１３として３次元構造を持つ３Ｄインダクタを採用すれば、半導体装置内に形成するインダクタ１３を小面積化することができる。
【００４２】
以上説明したアクティブ容量回路１０は、図３の等価回路により表すことができる。すなわち、アクティブ容量回路１０は、端子Ｔ１と端子Ｔ２の間に、互いに逆向きのトランスコンダクタンス回路Ｘ１，Ｘ２を並列接続した回路と互いに逆向きのトランスコンダクタンス回路Ｘ３，Ｘ４を並列接続した回路との間を、直列接続した２つのインダクタで接続した等価回路として表すことができる。
【００４３】
この図３に示す等価回路と図１に示すアクティブ容量回路１０との対応関係は次の通りである。
【００４４】
図３に示す等価回路におけるトランスコンダクタンス回路Ｘ１（＋Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ１１のゲートに対応し、トランスコンダクタンス回路Ｘ１（＋Ｇｍ）の出力はＭＯＳトランジスタＭ１２のドレインとインダクタ１３との間を流れる電流Ｉ１として現れる。
【００４５】
図３に示す等価回路におけるトランスコンダクタンス回路Ｘ２（−Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ２１のゲートに対応し、トランスコンダクタンス回路Ｘ２（−Ｇｍ）の出力は、端子Ｔ１（ＭＯＳトランジスタＭ１１のゲート）とＭＯＳトランジスタＭ２１のドレインとの間を流れる電流Ｉ２として現れる。
【００４６】
図３に示す等価回路におけるトランスコンダクタンス回路Ｘ３（＋Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ１２のゲートに対応し、トランスコンダクタンス回路Ｘ３（＋Ｇｍ）の出力はＭＯＳトランジスタＭ１１のドレインとインダクタ１３との間を流れる電流Ｉ３として現れる。
【００４７】
図３に示す等価回路におけるトランスコンダクタンス回路Ｘ４（−Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ２２のゲートに対応し、トランスコンダクタンス回路Ｘ４（−Ｇｍ）の出力は、端子Ｔ２（ＭＯＳトランジスタＭ１２のゲート）とＭＯＳトランジスタＭ２２のドレインとの間を流れる電流Ｉ４として現れる。
【００４８】
以上のように、図１の回路は、図３に示す等価回路に表現された回路構成を実現しており、しかも、略同一サイズの複数のＮチャネルＭＯＳトランジスタによって構成してあるため、ばらつきが発生しにくい。
【００４９】
もちろん、図３に示す等価回路に表現された範囲内で上述したアクティブ容量回路１０の構成は適宜に変更可能である。例えば、図４に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの組み合わせで、アクティブ容量回路を構成するトランスコンダクタンス回路を構成してもよい。
【００５０】
以上説明したアクティブ容量回路１０の容量値Ｃは、下記（５）式により表すことができる。下記（５）式において、Ｌはインダクタ１３のインダクタンス、Ｇｍはトランスコンダクタンス回路１１のトランスコンダクタンスである。
【００５１】
【数５】
2017130819.tif 000007
【００５２】
上記（５）式によれば、トランスコンダクタンス回路１１のトランスコンダクタンスＧｍを変化させると、アクティブ容量回路１０全体の容量値Ｃが変化することが分かる。しかも、トランスコンダクタンス回路１１を構成するＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２にカレントミラーする電流値を連続的に変化させればトランスコンダクタンス回路１１のトランスコンダクタンスＧｍも連続的に変化し、アクティブ容量回路１０の容量値を連続的に変化させることが可能であることが分かる。
【００５３】
このように構成されたアクティブ容量回路１０は、設計バラつきを極めて小さくできる。一般的なメタル容量では±２０％程度の設計バラつきが発生するところ、アクティブ容量回路１０においてはメタル容量を用いないため、メタル容量に起因する設計バラつきが発生しない。また、アクティブ容量回路１０のトランスコンダクタンス回路１１のトランスコンダクタンスＧｍはコンスタントＧｍ技術を用いることで一定に制御可能であるため、設計パラメータを削減できる（変動要因がインダクタのみ）。さらに、インダクタ成分Ｌのバラつきは±３％程度であるため、アクティブ容量回路１０全体としてバラつきが極めて小さく、信頼性の高い容量設計が可能となる。また、アクティブ容量回路１０をインダクタとトランスコンダクタンス回路１１の組み合わせで構成してコンスタントＧｍ技術を用いてトランスコンダクタンス回路１１のトランスコンダクタンスＧｍを一定に制御することにより、プロセスバラつき、電圧変動、温度変化を極めて小さくできる。
【００５４】
図５は、コンスタントＧｍ技術を適用した電流ＤＡＣ ５０の一例を示す図である。同図に示す電流ＤＡＣ ５０は、上述した図２に示す電流ＤＡＣ ５０の各スイッチトランジスタＭ６１〜Ｍ６ｎについて、ＮＭＯＳのスイッチトランジスタＭ７１〜Ｍ７ｎ及びトランジスタＭ８１〜Ｍ８ｎの２段構成としてある。
【００５５】
そして、スイッチトランジスタＭ７１〜Ｍ７ｎについては、スイッチトランジスタＭ６１〜Ｍ６ｎと同様に用い、トランジスタＭ８１〜Ｍ８ｎについては、別途に設けるコンスタントＧｍバイアス回路Ｃ２によってゲートにバイアス電圧を印加する構成としてある。これにより、アクティブ容量回路１０のトランスコンダクタンスＧｍがスイッチトランジスタＭ７１〜Ｍ７ｎのオンされた数に応じた一定の値に制御される。
【００５６】
また、図６は、コンスタントＧｍ技術を適用した電流ＤＡＣ ５０の他の例を示す図である。同図に示す電流ＤＡＣ ５０は、コンスタントＧｍバイアス回路Ｃ３が生成したバイアス電圧Ｖｂｉａｓを、アクティブ容量回路１０の電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２のゲートに印加する構成である。コンスタントＧｍバイアス回路Ｃ３の可変抵抗の抵抗値を外部の制御部（不図示）からの制御信号（Ｃｔｌ２）によって制御可能であり、この可変抵抗の抵抗値を制御することにより、コンスタントＧｍバイアス回路Ｃ３が制御するアクティブ容量回路１０のＧｍ（コンスタントＧｍ）の値を調整することができる。
【００５７】
また、アクティブ容量回路１０は、１Ｖ以下の低電圧動作が可能である。すなわち、電源−グランド間に配設すべき必須回路要素としては１つのＮＭＯＳと１つのＰＭＯＳを直列接続した構成のみであり、ＮＭＯＳのゲートソース間電位ＶｇｓとＰＭＯＳのドレインソース間電位Ｖｄｓに誤差を加えた程度の電圧で駆動可能である。
【００５８】
また、従来の容量バンクの場合、スイッチで容量値を切り替えることで広い可変範囲を実現することになるため、上述したように、スイッチの寄生容量が同時に増加して実効的な容量値が制限されていた。これに対し、アクティブ容量回路１０は、電気的に容量を可変するため、寄生容量を増やすことなく広い可変範囲を実現することができる。その他、トランジスタと配線層のみで電気的に可変可能な容量を実現できるため、プロセス依存性がなく、デジタル技術との親和性が高い。
【００５９】
（Ｂ）第２の実施形態： 
図７は、本実施形態に係る発振回路１００の基本構成を示す図である。
【００６０】
発振回路１００は、容量値を可変制御可能な第１の実施形態に係るアクティブ容量回路１０とインダクタ２０とによりＬＣ型発振回路を構成しており、アクティブ容量回路１０及びインダクタ２０のそれぞれに対して負性抵抗回路３０を並列接続した構成である。なお、発振回路１００を後述する図１０に示すＰＬＬ回路に用いる場合は、アクティブ容量回路１０に入力されるバイアス電圧Ｖｂｉａｓとして、ループフィルタ３０３の出力するバイアス電圧Ｖｂｉａｓが入力される。
【００６１】
インダクタ２０は、等価なインダクタ２１，２２が直列接続された構成であり、インダクタ２１，２２の接続点が定電圧源Ｖｄｄに接続されている。この接続点と定電圧源Ｖｄｄの間には、定電流源を介挿してもよく、この場合、定電圧源Ｖｄｄの電圧が変動した場合にも発振回路１００に流れる電流が安定する。これにより、トランスコンダクタンスＧｍが更に変動しにくくなり、発振周波数の変動をより抑制することができる。
【００６２】
負性抵抗回路３０は、クロスカップルされた一対のＮＭＯＳ３１，３２により構成されている。すなわち、ＮＭＯＳ３１のゲートとＮＭＯＳ３２のドレインが接続され、ＮＭＯＳ３１のドレインとＮＭＯＳ３２のゲートが接続されている。ＮＭＯＳ３１，３２のソースは低電位側電圧源Ｖｓｓに接続されている。負性抵抗回路３０は、アクティブ容量回路１０とインダクタ２０が形成するＬＣ回路部分の寄生抵抗成分による減衰分を発振回路１００の信号増幅により相殺する負性抵抗として機能する。
【００６３】
このようなアクティブ容量回路１０を用いた発振回路１００は、上述したアクティブ容量回路１０自体が有する利点に加えて、アクティブ容量回路１０の容量値を連続的に可変可能である。このため、従来の発振回路に比べて発振周波数を連続的に可変可能であり、寄生容量が小さくて済むため消費電流が従来に比べて小さくなる利点もある。また、以下に説明する利点もある。
【００６４】
図８は、発振回路１００を構成するアクティブ容量回路１０の発振周波数と「ジッタを発振回路１００のサイクルタイムで除した値」の関係を示す図である。アクティブ容量回路１０の容量値を増加させると発振回路１００における発振周波数Ｆは低くなる方向に変化する。
【００６５】
ここで、従来、発振周波数を可変とする回路構成として、アクティブＬ回路が知られている（例えば、特表２０１４−５０２８２０号公報、等）。アクティブＬ回路は、トランジスタのトランスコンダクタンスと容量とを用いて構成した可変インダクタである。すなわち、アクティブＬ回路を用いた発振回路の容量にはメタル容量を用いられており、メタル容量は上述したように通常±２０％程度の設計バラつきを持っているため、アクティブＬ回路全体としてバラつきが大きくなるデメリットがある。
【００６６】
また、アクティブＬ回路を用いた発振回路は、アクティブＬ回路のトランスコンダクタンスを調整することによりインダクタンスを変化させて発振周波数を調整する。ここで、発振回路では、インダクタンスが一定の固定Ｌ回路に対して並列にアクティブＬ回路を接続して用いる。このため、発振回路にアクティブＬ回路を接続すると、発振回路全体の実効的なインダクタンスが低下する方向に変化する。
【００６７】
従って、インダクタンスが増加するようにアクティブＬ回路を制御しても、発振回路全体の実効的なインダクタンスの値は固定Ｌ回路の値によって制限されてしまい、発振回路にアクティブＬ回路を接続する前よりもインダクタンスを低くする方向、すなわち発振周波数を高周波側へ変化させる制御しか実効性がない。同時に、インダクタンスの増加とともにＭＯＳトランジスタに起因して発生するノイズ（以下、Ｇｍノイズと記載する）も増大していくため、アクティブＬ回路を接続した発振回路においては、周波数が高くなるほどＧｍノイズのジッタの影響が顕著化する。このため、アクティブＬ回路を用いた発振回路は、Ｇｍノイズによるジッタの影響が顕著化する周波数以下の低周波領域でしか利用できないデメリットがある。
【００６８】
むろん、本実施形態に係る発振回路１００においても、Ｇｍノイズが発振周波信号に重畳される。しかしながら、本実施形態に係る発振回路１００においては、容量を並列に接続する構成であるため、発振回路にアクティブ容量回路を接続すると、発振回路全体の実効的な容量が上昇する方向に変化する。そして、アクティブ容量回路１０の容量値を増加させていくと、発振回路１００における発振周波数Ｆは低くなる方向に変化していく。同時に、容量の増加とともにＭＯＳトランジスタに起因して発生するノイズ（以下、Ｇｍノイズと記載する）も増大していくが、アクティブ容量回路１０を接続した発振回路においては、図８に示すように、ジッタを発振回路のサイクルタイムで除した値は周波数が低下するほど増加する傾向であり、サイクルタイムが長くなる低周波領域においてＧｍノイズによるジッタの影響を受けにくくなることが分かる。すなわち、本実施形態に係る発振回路１００においては、Ｇｍノイズがジッタに影響しにくいメリットがある。
【００６９】
更に、発振回路１００を高周波で発振させる場合は、アクティブ容量回路１０をオフして寄生容量とインダクタ１３とで発振させることで、Ｇｍノイズが見えなくなる。
【００７０】
また、本実施形態に係る発振回路１００は、固定値の固定容量回路をアクティブ容量回路１０に並列接続し、スイッチを用いて固定容量回路を発振回路１００に接続するか否かを切り替える構成としてもよい。すなわち、発振回路１００のＬＣ発振回路を構成する容量として、アクティブ容量回路１０と固定容量回路を並列接続した回路を用いるか、アクティブ容量回路１０のみを用いるか、を切り替え可能とする。この構成であっても、固定容量回路とインダクタ１３とで発振している際は、Ｇｍノイズが見えなくなる。
【００７１】
また、本実施形態に係る発振回路１００は、図１２に示すように、アクティブ容量回路１０と並列に２つのバラクタ容量６０を接続してもよい。図１２のように構成された発振回路１００をＰＬＬ回路に用いる場合は、アクティブ容量回路１０に入力されるバイアス電圧Ｖｂｉａｓとしては上述した第１の実施形態のようにコンスタントＧｍ技術を適用した電流ＤＡＣ ５０等からバイアス電圧Ｖｂｉａｓを入力し、２つのバラクタ容量の接続点にはループフィルタ３０３の出力するバイアス電圧Ｖｂｉａｓを入力する。この構成であっても、Ｇｍノイズを極めて小さくすることができる。
【００７２】
（Ｃ）第３の実施形態：  
図９は、本実施形態に係る発振回路２００の構成を示す図である。同図に示す発振回路２００は、第２の実施形態に係る発振回路１００においてアクティブ容量回路１０を複数並列接続した構成である。なお、複数のアクティブ容量回路１０の間でインダクタ１３は共通化することができる。すなわち、容量値の可変範囲がより広いアクティブ容量回路はアクティブ容量回路１０を複数並列接続して実現することができるが、この場合、インダクタ１３に対し、各アクティブ容量回路１０を構成するトランスコンダクタンス回路を複数並列接続して実現することができる。以下、発振回路２００の説明において、発振回路１００と共通する構成については同じ符号を付し、詳細な説明を省略する。
【００７３】
発振回路２００は、使用するアクティブ容量回路１０の数の調整と、各アクティブ容量回路１０にカレントミラーする電流値の調整とを組み合わせることで、非常に広い容量値の可変範囲を実現することができる。すなわち、発振回路２００に接続して使用するアクティブ容量回路１０の数を調整することで粗い容量調整を実現し、電流ＤＡＣ ５０が発生するカレントミラー電流値を調整することで細かい容量調整を実現できる。なお、アクティブ容量回路１０の数の調整とカレントミラー電流値を調整は、不図示の外部の制御回路から入力される制御信号に応じて行われる。
【００７４】
（Ｄ）第４の実施形態： 
図１０は、本実施形態に係るＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を示すブロック図である。なお、ＰＬＬ回路は、上述した発振回路１００又は発振回路２００を利用して好適な回路構成の一例であり、発振回路１００又は発振回路２００を利用する回路構成はこれに限るものではない。
【００７５】
ＰＬＬ回路３００は、位相比較器３０１、チャージポンプによる駆動回路３０２、ループフィルタ３０３、電圧制御発振器３０４、および分周器３０５を有する。電圧制御発振器３０４には、上述した発振回路１００又は発振回路２００を利用する。
【００７６】
発振回路１００又は発振回路２００は、アクティブ容量回路１０を構成するＭＯＳトランジスタのトランスコンダクタンスＧｍの切り替えを、電流ＤＡＣ ５０の発生する電流値により行う。電流ＤＡＣ ５０は、デジタル制御が容易であるため、デジタル制御によって周波数をコントロールするデジタル制御発振器として利用できる。このため、本実施形態に係るＰＬＬ回路３００は、いわゆる、完全デジタル位相同期回路として構成することもできる。
【００７７】
（Ｅ）その他応用例：  
図１１は、上述したアクティブ容量回路１０を利用して好適な各種応用例を示してある。なお、これら応用例はあくまで一例であり、本明細書で紹介したアクティブ容量回路は、容量値の切り替え調整が必要な様々な場面で使用可能であることは言うまでもない。
【００７８】
図１１（ａ）は、ローパスフィルタの容量としてアクティブ容量回路１０を用いた例である。このローパスフィルタによれば、容量値の切替えにより広いカットオフ周波数を実現できる。
【００７９】
図１１（ｂ）は、デカップリング容量としてアクティブ容量回路１０を用いた例である。電源等の回路では、面積とノイズ性能にトレードオフが生じるが、上述したアクティブ容量回路１０を用いることにより、非常に高い容量値を低ノイズで実現できるため、オンチップ容量として利用可能である。
【００８０】
図１１（ｃ）は、可変位相補償容量としてアクティブ容量回路１０を用いた例である。オペアンプを利用する回路では、安定性確保のため、位相補償容量が必要になる場合がある。このとき、負荷条件は状況により変化するので、全条件に渡って性能保証することがアナログ回路を難しくする要因の１つである。可変容量を電気的に実現することで、状況に応じて自動的に最適な安定点を見つける回路を実現することができる。
【００８１】
図１１（ｄ）は、終端抵抗をチップ内に組み込むＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路にアクティブ容量回路１０を用いた例である。高速インターフェース等では、反射波を防ぐためにレシーバ側のチップ内に終端回路を挿入する場合がある。終端回路は、抵抗のみで実現することも可能だが、抵抗のみで構成すると定常電流を消費するため、ＡＣ結合で実現する場合がある。この時、伝送周波数に対して容量値が適切でないとインピーダンスマッチングが取れなくなり、反射波成分を生じさせてしまう。本発明で容量を可変することにより、最適な容量値を設定可能になる。
【００８２】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００８３】
そして、本技術は、以下のような構成を取ることができる。
【００８４】
（１）
ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
当該トランスコンダクタンス回路に並列接続されたインダクタと、
前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、
を備えることを特徴とする可変容量回路。
【００８５】
（２）
前記Ｇｍ制御回路は、前記ＭＯＳトランジスタのドレイン−ソース間に電流を流す電流源ＭＯＳトランジスタと、前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して生成する電圧制御部と、を有する
前記（１）に記載の可変容量回路。
【００８６】
（３）
前記トランスコンダクタンス回路は、第１端子にゲートを接続された第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第２端子に接続された第２ＭＯＳトランジスタと、前記第２端子にゲートを接続された第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第１端子に接続された第４ＭＯＳトランジスタと、を有し、
前記インダクタは、前記第１端子と前記第２端子の間に配設され、
前記電流源ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタにそれぞれ設けられる、
前記（２）に記載の可変容量回路。
【００８７】
（４）
前記インダクタは、３次元構造を持つインダクタである、前記（１）〜前記（３）の何れか１つに記載の可変容量回路。
【００８８】
（５）
前記インダクタに対し、前記トランスコンダクタンス回路を複数並列接続した、前記（１）〜前記（４）の何れか１つに記載の可変容量回路。
【００８９】
（６）
ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
当該トランスコンダクタンス回路に並列接続されたインダクタと、
前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、
前記トランスコンダクタンス回路及び前記インダクタに並列接続された負性抵抗回路と、
を備えることを特徴とする発振回路。
【００９０】
（７）
可変容量回路の制御方法であって、
前記可変容量回路は、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのドレイン−ソース間に電流を流す電流源ＭＯＳトランジスタと、を備えており、
前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して前記可変容量回路の容量値を調整するＧｍ制御工程を含む、可変容量回路の制御方法。
【符号の説明】
【００９１】
１０…アクティブ容量回路、１１…トランスコンダクタンス回路、１２…Ｇｍ制御回路、１３…インダクタ、５０…電流ＤＡＣ 、Ｇｍ…トランスコンダクタンス、Ｉ１１…電流、Ｉ１２…電流、Ｉ２１…電流、Ｉ２２…電流、Ｉｄｓ…電流、Ｌ１…第１ライン、Ｌ２…第２ライン、Ｌ３…第３ライン、Ｌ４…第４ライン、Ｍ１１…ＭＯＳトランジスタ、Ｍ１２…ＭＯＳトランジスタ、Ｍ２１…ＭＯＳトランジスタ、Ｍ２２…ＭＯＳトランジスタ、Ｍ３１…電流源ＭＯＳトランジスタ、Ｍ３２…電流源ＭＯＳトランジスタ、Ｍ４１…電流源ＭＯＳトランジスタ、Ｍ４２…電流源ＭＯＳトランジスタ、Ｍ５…ＰＭＯＳ 、Ｍ６１〜Ｍ６ｎ…ＮＭＯＳ、Ｔ１…端子、Ｔ２…端子、Ｖｄｄ…定電圧源、Ｖｓｓ…グランド、Ｘ１…回路、Ｘ２…回路
【図１】
2017130819.tif 000008
【図２】
2017130819.tif 000009
【図３】
2017130819.tif 000010
【図４】
2017130819.tif 000011
【図５】
2017130819.tif 000012
【図６】
2017130819.tif 000013
【図７】
2017130819.tif 000014
【図８】
2017130819.tif 000015
【図９】
2017130819.tif 000016
【図１０】
2017130819.tif 000017
【図１１】
2017130819.tif 000018
【図１２】
2017130819.tif 000019