(57)【要約】      （修正有）【課題】レチクルを用いて形成されるパターンの重ね合わせ検査の精度を向上させつつ、レチクルに対して半導体ウエハーを相対的に移動させながら複数回の露光を行う場合に、アライメントマークが形成されるダミーチップの数を低減して、有効な半導体チップの数を増やすことができる半導体装置の製造方法を提供する。【解決手段】このレチクルは、複数の矩形の半導体チップパターン部が該半導体チップパターン部の短軸方向に並んで配置された矩形の転写パターン配置領域と、半導体チップパターン部の長軸方向における転写パターン配置領域の第１の辺に隣り合って転写パターン配置領域内に位置する第１のアライメントマークパターン及び第２のアライメントマークパターンと、転写パターン配置領域の第１の辺に対向する第２の辺に隣り合って転写パターン配置領域外に位置する第３のアライメントマークパターン及び第４のアライメントマークパターンとを備える。【選択図】図１
2017021263.tif 000002
【特許請求の範囲】
【請求項１】
複数の矩形の半導体チップパターン部が該半導体チップパターン部の短軸方向に並んで
配置された矩形の転写パターン配置領域と、
前記半導体チップパターン部の長軸方向における前記転写パターン配置領域の第１の辺
に隣り合って前記転写パターン配置領域内に位置する第１のアライメントマークパターン
及び第２のアライメントマークパターンと、
前記転写パターン配置領域の第１の辺に対向する第２の辺に隣り合って前記転写パター
ン配置領域外に位置する第３のアライメントマークパターン及び第４のアライメントマー
クパターンと、
を備えるレチクル。
【請求項２】
前記半導体チップパターン部の長軸方向における前記転写パターン配置領域の外側にア
ライメントマークパターンが設けられていない、請求項１記載のレチクル。
【請求項３】
前記半導体チップパターン部の長軸方向における前記第１のアライメントマークパター
ンの座標が、該方向における前記第３のアライメントマークパターンの座標と異なり、前
記半導体チップパターン部の長軸方向における前記第２のアライメントマークパターンの
座標が、該方向における前記第４のアライメントマークパターンの座標と異なる、請求項
１又は２記載のレチクル。
【請求項４】
前記転写パターン配置領域の第１の辺から前記第１及び第２のアライメントマークパタ
ーンまでの距離が、前記転写パターン配置領域の第２の辺から前記第３及び第４のアライ
メントマークパターンまでの距離と異なる、請求項１又は２記載のレチクル。
【請求項５】
フォトレジストを基板上又は基板に形成された膜上に形成する工程（ａ）と、
前記フォトレジストの第１の領域を露光する工程（ｂ）と、
前記フォトレジストの第２の領域を露光する工程（ｃ）と、
を備え、前記第１の領域と前記第２の領域とが、半導体チップパターンの短軸方向に隣り
合うと共に一部が重なり、前記第１の領域と前記第２の領域とが重なる領域に、前記第１
の領域の露光によって形成される第１のアライメントマーク及び第２のアライメントマー
クと、前記第２の領域の露光によって形成される第３のアライメントマーク及び第４のア
ライメントマークとが位置する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトリソグラフィー技術によってパターンを被転写対象に転写するために
用いられるレチクル（フォトマスク）に関する。さらに、本発明は、半導体装置の製造方
法等に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、半導体ウエハー内にウェルや不純物領域が形成され
、半導体ウエハー上に、酸化絶縁膜、ポリシリコン膜、層間絶縁膜、及び、金属膜等が順
次形成される。例えば、ポリシリコン膜をパターニングしてゲート電極を形成する場合に
は、ポリシリコン膜上にフォトレジストを塗布し、フォトリソグラフィー技術によって、
レチクルに形成されたパターンをフォトレジストに転写することが行われている。
【０００３】
１つの半導体ウエハーの領域に同一パターンを並べて転写する場合には、レチクルに対
して半導体ウエハーを相対的に縦方向及び横方向に移動させながら、複数回の露光が行わ
れる。さらに、パターンが転写されたフォトレジストをマスクとしてポリシリコン膜をエ
ッチングすることにより、所望のパターンを有するゲート電極が形成される。
【０００４】
また、それぞれの膜をパターニングするために用いられるレチクルの位置合わせを行う
ために、レチクルにアライメントマークパターンが設けられている。アライメントマーク
パターンは、フォトレジストに転写され、硬化したフォトレジストにアライメントマーク
が形成される。フォトレジストに形成されたアライメントマークは、半導体ウエハーに対
するそれぞれの膜のパターンの重ね合わせ検査を行うために用いられる。
【０００５】
従来は、回路素子が形成された半導体ウエハーを複数の半導体チップに分離する際の切
り代となるスクライブ領域に、ＴＥＧ（テストエレメンタリーグループ）と呼ばれるウエ
ハー検査用の素子と共にアライメントマークが形成されていた。一方、近年においては、
１つの半導体ウエハーから製造可能な半導体チップの数を増やすために、スクライブ領域
の幅を小さくして、アライメントマークやＴＥＧをダミーチップ内に形成することが行わ
れている。なお、本願において、ダミーチップとは、最終的に製品として利用できない半
導体チップのことをいう。
【０００６】
関連する技術として、特許文献１には、チップサイズの縮小を図ることができるフォト
マスクが開示されている。このフォトマスクは、ウエハー上に半導体チップパターンを転
写するための半導体チップパターン部が１つ以上配置されたチップパターン配置領域を備
え、チップパターン配置領域は、マーク類を上記ウエハー上に転写するためのマークパタ
ーンを含むマークパターン部を半導体チップパターン部に隣接して半導体チップパターン
部とは別個に有することを特徴とする。
【０００７】
例えば、アライメントマークは１００μｍ角以上の大きさのものもあるので、このアラ
イメントマークを半導体チップパターン部内に設ける場合には、チップサイズが相当増大
する。これに対し、特許文献１によれば、アライメントマーク等のマーク類を半導体チッ
プの外（ダミーチップ）に形成するので、チップサイズの増大を回避できる。
【０００８】
ところで、レチクルを用いて形成されるパターンの重ね合わせ検査の精度を向上させる
ためには、レチクルにおいて複数のアライメントマークパターンを離れた位置に配置する
ことが望ましい。例えば、特許文献１の段落００５４−００５５及び図３には、チップパ
ターン配置領域２の四隅にマークパターン部３Ａ、３Ｂ、３Ｃ、３Ｄを配置し、チップパ
ターン配置領域２の中央にマークパターン部３Ｅを配置して、製造工程の管理性をより向
上させることが開示されている。しかしながら、その場合には、１回の露光においてチッ
プパターン配置領域が転写される半導体ウエハーの領域内において、５つのダミーチップ
が生じてしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３１００４８号公報（段落００１４−００１７）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の幾つかの態様は、レチクルを用いて形成されるパターンの重ね合わせ検査の精
度を向上させつつ、レチクルに対して半導体ウエハーを相対的に移動させながら複数回の
露光を行う場合に、アライメントマークが形成される半導体チップ（ダミーチップ）の数
を低減して、有効な半導体チップの数を増やすことができるレチクルを提供することに関
連している。
また、本発明の幾つかの態様は、アライメントマークが形成されるダミーチップの数を
低減して、有効な半導体チップの数を増やすことができる半導体装置の製造方法等を提供
することに関連している。
【課題を解決するための手段】
【００１１】
本発明の第１の態様に係るレチクルは、複数の矩形の半導体チップパターン部が該半導
体チップパターン部の短軸方向に並んで配置された矩形の転写パターン配置領域と、半導
体チップパターン部の長軸方向における転写パターン配置領域の第１の辺に隣り合って転
写パターン配置領域内に位置する第１のアライメントマークパターン及び第２のアライメ
ントマークパターンと、転写パターン配置領域の第１の辺に対向する第２の辺に隣り合っ
て転写パターン配置領域外に位置する第３のアライメントマークパターン及び第４のアラ
イメントマークパターンとを含む。
【００１２】
本発明の第１の態様によれば、レチクルにおいて第１及び第２のアライメントマークパ
ターンと第３及び第４のアライメントマークパターンとを離れた位置に配置することによ
り、レチクルを用いて形成されるパターンの重ね合わせ検査の精度を向上させることがで
きる。また、レチクルに対して半導体ウエハーを相対的に移動させながら複数回の露光を
行う場合に、第１〜第４のアライメントマークを同じ半導体チップに形成することにより
、アライメントマークが形成されるダミーチップの数を低減して、有効な半導体チップの
数を増やすことができる。特に、本発明の第１の態様に係るレチクルは、細長い半導体チ
ップを製造する場合に好適である。
【００１３】
ここで、半導体チップパターン部の長軸方向における転写パターン配置領域の外側にア
ライメントマークパターンが設けられていないことが望ましい。その場合には、半導体チ
ップパターン部の長軸方向における転写パターン配置領域の外側にアライメントマークパ
ターンが設けられる場合と比較して、半導体ウエハーの面積を有効に活用することができ
る。
【００１４】
以上において、半導体チップパターン部の長軸方向における第１のアライメントマーク
パターンの座標が、該方向における第３のアライメントマークパターンの座標と異なり、
半導体チップパターン部の長軸方向における第２のアライメントマークパターンの座標が
、該方向における第４のアライメントマークパターンの座標と異なるようにしても良い。
その場合には、短辺が短い半導体チップの長軸方向に第１〜第４のアライメントマークを
配列することができる。従って、アライメントマークが形成されるダミーチップの数を低
減して、有効な半導体チップの数を増やすことができる。
【００１５】
あるいは、転写パターン配置領域の第１の辺から第１及び第２のアライメントマークパ
ターンまでの距離が、転写パターン配置領域の第２の辺から第３及び第４のアライメント
マークパターンまでの距離と異なるようにしても良い。その場合には、半導体チップの短
軸方向に複数のアライメントマークを配列して、複数層に形成されたパターンの重ね合わ
せ検査の精度をさらに向上させることができる。
【００１６】
本発明の第２の態様に係る半導体装置の製造方法は、フォトレジストを基板上又は基板
に形成された膜上に形成する工程（ａ）と、フォトレジストの第１の領域を露光する工程
（ｂ）と、フォトレジストの第２の領域を露光する工程（ｃ）とを備え、第１の領域と第
２の領域とが、半導体チップパターンの短軸方向に隣り合うと共に一部が重なり、第１の
領域と第２の領域とが重なる領域に、第１の領域の露光によって形成される第１のアライ
メントマーク及び第２のアライメントマークと、第２の領域の露光によって形成される第
３のアライメントマーク及び第４のアライメントマークとが位置する。
【００１７】
本発明の第２の態様によれば、第１の領域と第２の領域とが重なる領域に、第１の領域
の露光によって形成される第１のアライメントマーク及び第２のアライメントマークと、
第２の領域の露光によって形成される第３のアライメントマーク及び第４のアライメント
マークとが位置するので、アライメントマークが形成されるダミーチップの数を低減して
、有効な半導体チップの数を増やすことができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係るレチクルの構成例を示す平面図。
【図２】被転写対象の複数の領域を露光したときのショットイメージの例を示す図。
【図３】重ね合わせ検査において用いられるアライメントマークの例を示す図。
【図４】アライメントマークの具体例を示す図。
【図５】アライメントマークの周辺を拡大して示す平面図。
【図６】アライメントマークの周辺を拡大して示す平面図。
【図７】アライメントマークの周辺を拡大して示す平面図。
【図８】アライメントマークの周辺を拡大して示す平面図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の
構成要素には同一の参照符号を付して、重複する説明を省略する。
＜レチクルの構成＞
レチクルは、電子部品の製造工程で使用されるパターン原版をガラス又は石英等に形成
した透明な板であり、フォトリソグラフィーと呼ばれる転写技術によって電子部品の回路
パターン等を被転写対象に転写する際の原版となるものである。以下においては、半導体
装置の製造に用いられるレチクルについて説明する。
【００２０】
図１は、本発明の一実施形態に係るレチクルの構成例を示す平面図である。図１に示す
ように、レチクル１は、矩形の転写パターン配置領域１０と、転写パターン配置領域１０
の内側及び外側に位置する第１〜第５のアライメントマークパターン２１〜２５と、遮光
帯３０とを含んでいる。転写パターン配置領域１０には、スクライブ領域を表す線で囲ま
れた複数の矩形の半導体チップパターン部１１〜１３が、該半導体チップパターン部の短
軸方向（図中のＹ軸方向）に並んで配置されている。
【００２１】
第１及び第２のアライメントマークパターン２１及び２２は、半導体チップパターン部
の長軸方向（図中のＸ軸方向）における転写パターン配置領域１０の第１の辺１０ａに隣
り合って転写パターン配置領域１０内に位置している。例えば、第１及び第２のアライメ
ントマークパターン２１及び２２は、図１において最も下側に位置する半導体チップパタ
ーン部１１内に位置している。
【００２２】
第３及び第４のアライメントマークパターン２３及び２４は、転写パターン配置領域１
０の第１の辺１０ａに対向する第２の辺１０ｂに隣り合って転写パターン配置領域１０外
に位置している。例えば、第３及び第４のアライメントマークパターン２３及び２４は、
図１において最も上側に位置する半導体チップパターン部１２の上側に隣り合う領域（半
導体チップパターン部と同じ大きさ及び形状の領域）内に位置している。
【００２３】
第５のアライメントマークパターン２５は、転写パターン配置領域１０の略中央の半導
体チップパターン部１３内に位置している。なお、ダミーチップの数を低減するために、
第５のアライメントマークパターン２５を省略しても良い。その場合には、半導体チップ
パターン部１３の替りに通常の半導体チップパターン部１２が配置される。
【００２４】
半導体チップパターン部１２は、半導体ウエハー内に形成される不純物領域や、半導体
ウエハー上に形成される酸化絶縁膜、ポリシリコン膜、層間絶縁膜、又は、金属膜等をパ
ターニングするための半導体チップパターンを含んでいる。従って、半導体チップパター
ン部１２の大きさ及び形状は、製造される半導体チップの大きさ及び形状に対応して定め
られる。
【００２５】
また、半導体チップパターン部１１及び１３の大きさ及び形状は、半導体チップパター
ン部１２の大きさ及び形状と同一でも良い。半導体チップパターン部１１及び１３は、ア
ライメントマークパターンを含んでおり、さらに、ＴＥＧ又はチップ識別用マーク等を被
転写対象に転写するためのパターンを含んでも良い。
【００２６】
遮光帯３０は、レチクル１における転写パターン配置領域１０と第３及び第４のアライ
メントマークパターン２３及び２４以外の領域における光の透過を遮断して、フォトレジ
ストの所定の領域のみが露光されるようにする部材である。
【００２７】
図１に示すように、半導体チップパターン部１１〜１３の長軸方向（図中のＸ軸方向）
における転写パターン配置領域１０の外側には、アライメントマークパターンが設けられ
ていない。従って、Ｘ軸方向における転写パターン配置領域１０の外側にアライメントマ
ークパターンが設けられる場合と比較して、半導体ウエハーの面積を有効に活用すること
ができる。なお、半導体チップパターン部１１〜１３の長軸方向（図中のＸ軸方向）にお
ける転写パターン配置領域１０の外側に、アライメントマークパターンが設けられていて
も良い。
【００２８】
レチクル１のパターンが転写されたフォトレジストをマスクとして半導体ウエハー内に
不純物イオンを注入することにより、半導体ウエハー内に不純物領域が形成される。また
、パターンが転写されたフォトレジストをマスクとして膜をエッチングすることにより、
所望のパターンを有する膜や開口が形成される。
【００２９】
＜ショットイメージ＞
図２は、図１に示すレチクルを用いて被転写対象の複数の領域を露光したときのショッ
トイメージの例を示す図である。図２においては、被転写対象における９つの領域Ａ（１
、１）〜Ａ（３、３）が示されている。領域Ａ（１、１）〜Ａ（３、３）の各々には、図
１に示すレチクル１の半導体チップパターン部１１及び１３が転写されたマークパターン
領域４１及び４３と、図１に示すレチクル１の半導体チップパターン部１２が転写された
半導体チップパターン領域４２とが存在する。
【００３０】
半導体ウエハー上又は半導体ウエハーに形成された膜上に塗布されたフォトレジストの
露光は、図１に示すレチクルに対して半導体ウエハーを相対的に縦方向（図中のＹ軸方向
）及び横方向（図中のＸ軸方向）に移動させながら複数回行われる。
【００３１】
例えば、図２に示す領域Ａ（２、１）内の半導体チップパターン領域４２に半導体チッ
プパターンを転写する際に、領域Ａ（２、１）内のマークパターン領域４１に第１及び第
２のアライメントマークパターン２１及び２２が転写される。それにより、領域Ａ（２、
１）において、フォトレジストに第１及び第２のアライメントマーク５１及び５２が形成
される。
【００３２】
次に、領域Ａ（２、２）内の半導体チップパターン領域４２に半導体チップパターンを
転写する際に、領域Ａ（２、２）内のマークパターン領域４１に第１及び第２のアライメ
ントマークパターン２１及び２２が転写され、領域Ａ（２、２）内のマークパターン領域
４３に第５のアライメントマークパターン２５が転写される。その際に、領域Ａ（２、１
）内のマークパターン領域４１に第３及び第４のアライメントマークパターン２３及び２
４が転写される。それにより、領域Ａ（２、２）において、フォトレジストに第１、第２
、第５のアライメントマーク５１、５２、５５が形成され、領域Ａ（２、１）において、
フォトレジストに第３及び第４のアライメントマーク５３及び５４が形成される。
【００３３】
次に、領域Ａ（２、３）内の半導体チップパターン領域４２に半導体チップパターンを
転写する際に、領域Ａ（２、２）内のマークパターン領域４１に第３及び第４のアライメ
ントマークパターン２３及び２４が転写される。それにより、領域Ａ（２、２）において
、フォトレジストに第３及び第４のアライメントマーク５３及び５４が形成される。
【００３４】
図２に示すように、領域Ａ（２、２）において、第３のアライメントマーク５３の位置
は第１のアライメントマーク５１の位置と隣り合っているが、両者が重なることはない。
また、第４のアライメントマーク５４の位置は第２のアライメントマーク５２の位置と隣
り合っているが、両者が重なることはない。その結果、領域Ａ（２、２）において、アラ
イメントマークが形成される半導体チップ（ダミーチップ）の数は「２」となり、さらに
、第５のアライメントマーク５５を省略する場合には、アライメントマークが形成される
ダミーチップの数は「１」となる。
【００３５】
図３は、重ね合わせ検査において用いられるアライメントマークの例を示す図である。
例えば、半導体ウエハー内に形成された基準マークと、半導体ウエハー上にポリシリコン
膜を介して形成されたフォトレジストのパターンからなるアライメントマークとの重ね合
わせ検査においては、フォトレジストのパターンからなる第１〜第５のアライメントマー
ク５１ａ〜５５ａが用いられる。
【００３６】
このように、本実施形態によれば、図１に示すレチクル１において第１〜第４のアライ
メントマークパターン２１〜２４を離れた位置に配置することにより、レチクル１を用い
て形成されるパターンの重ね合わせ検査の精度を向上させることができる。また、レチク
ル１に対して半導体ウエハーを相対的に移動させながら複数回の露光を行う場合に、第１
〜第４のアライメントマーク５１〜５４（図２）を同じ半導体チップに形成することによ
り、アライメントマークが形成されるダミーチップの数を低減して、有効な半導体チップ
の数を増やすことができる。特に、本実施形態に係るレチクル１は、半導体チップの長辺
の長さが半導体チップの短辺の長さの１０倍以上である細長い半導体チップを製造する場
合に好適である。
【００３７】
＜アライメントマークの具体例＞
図４は、アライメントマークの具体例を示す図である。図４（Ａ）は、フォトレジスト
で構成されたアライメントマークを示す平面図であり、図４（Ｂ）は、半導体ウエハー上
にポリシリコン膜及びフォトレジストが形成された状態を示す断面図である。
【００３８】
図４（Ｂ）に示すように、半導体ウエハー６１内には、ＬＯＣＯＳ（local oxidation 
of silicon）法又はＳＴＩ（shallow trench isolation）法等によって基準マーク６１ａ
が形成されている。この半導体ウエハー６１上にポリシリコン膜６２が形成され、さらに
、液状のフォトレジストが塗布されて、レチクルを用いた露光によって、硬化したフォト
レジスト６３が形成される。
【００３９】
この例においては、図４（Ａ）に示すように、基準マーク６１ａが、平面視で１辺の長
さが１５μｍの正方形の形状を有している。一方、硬化したフォトレジスト６３は、平面
視で１辺の長さが２５μｍの正方形中に１辺の長さが１５μｍの正方形の開口を有する形
状を有し、アライメントマークとなっている。基準マーク６１ａと硬化したフォトレジス
ト６３で構成されたアライメントマークを用いて、重ね合わせ検査が行われる。
【００４０】
図５〜図８は、アライメントマークの周辺を拡大して示す平面図である。図５及び図６
は、１つの層を形成する場合のアライメントマークの配列例を示しており、図７及び図８
は、３つの層を形成する場合のアライメントマークの配列例を示している。
【００４１】
＜アライメントマークの配列例１＞
図５は、アライメントマークの第１の配列例を示す平面図である。半導体チップの短辺
が短い場合、例えば、短辺が約５０μｍ以下の場合には、図５に示すように、マークパタ
ーン領域４１において、第１及び第３のアライメントマーク５１及び５３を半導体チップ
の長軸方向に配列することが望ましい。また、第２及び第４のアライメントマーク５２及
び５４も、半導体チップの長軸方向に配列することが望ましい（図２参照）。
【００４２】
その場合には、図１に示すレチクル１において、半導体チップパターン部の長軸方向に
おける第１のアライメントマークパターン２１の座標（Ｘ座標）が、第３のアライメント
マークパターン２３のＸ座標と所定の値だけ異なるようにする。また、第２のアライメン
トマークパターン２２のＸ座標が、第４のアライメントマークパターン２４のＸ座標と所
定の値だけ異なるようにする。ここで、所定の値は、各々のアライメントマークパターン
のＸ軸方向における長さよりも大きいことが望ましい。
【００４３】
それにより、短辺が短い半導体チップの長軸方向に第１〜第４のアライメントマーク５
１〜５４（図２）を配列することができる。なお、転写パターン配置領域の第１の辺１０
ａから第１及び第２のアライメントマークパターン２１及び２２までの距離は、転写パタ
ーン配置領域の第２の辺１０ｂから第３及び第４のアライメントマークパターン２３及び
２４までの距離と等しいことが望ましい。
【００４４】
＜アライメントマークの配列例２＞
図６は、アライメントマークの第２の配列例を示す平面図である。半導体チップの短辺
が長い場合、例えば、短辺が約１００μｍ以上の場合には、図６に示すように、マークパ
ターン領域４１において、第１及び第３のアライメントマーク５１及び５３を半導体チッ
プの短軸方向に配列することが望ましい。また、図６には示されていないが、第２及び第
４のアライメントマークも、半導体チップの短軸方向に配列することが望ましい。
【００４５】
その場合には、図１に示すレチクル１において、転写パターン配置領域の第１の辺１０
ａから第１及び第２のアライメントマークパターン２１及び２２までの距離が、転写パタ
ーン配置領域の第２の辺１０ｂから第３及び第４のアライメントマークパターン２３及び
２４までの距離と所定の値だけ異なるようにする。ここで、所定の値は、各々のアライメ
ントマークパターンのＹ軸方向における長さよりも大きいことが望ましい。
【００４６】
それにより、半導体チップの短軸方向に複数のアライメントマークを配列して、複数層
に形成されたパターンの重ね合わせ検査の精度をさらに向上させることができる（図８参
照）。なお、第１及び第２のアライメントマークパターン２１及び２２のＸ座標は、第３
及び第４のアライメントマークパターン２３及び２４のＸ座標とそれぞれ等しいことが望
ましい。
【００４７】
＜アライメントマークの配列例３＞
図７は、アライメントマークの第３の配列例を示す平面図である。例えば、半導体ウエ
ハー上に設けられたポリシリコン膜を第１のレチクルを用いてパターニングする際に、ア
ライメントマーク５１ａ〜５５ａが形成される。また、その上に設けられた層間絶縁膜の
コンタクトホールを第２のレチクルを用いてパターニングする際に、アライメントマーク
５１ｂ〜５５ｂが形成される。さらに、その上に設けられた金属膜を第３のレチクルを用
いてパターニングする際に、アライメントマーク５１ｃ〜５５ｃが形成される。
【００４８】
半導体チップの短辺が短い場合、例えば、短辺が約５０μｍ以下の場合には、図７に示
すように、マークパターン領域４１において、例えば、ポリシリコン膜をパターニングす
る際に形成されるアライメントマーク５１ａ及び５３ａと、コンタクトホールをパターニ
ングする際に形成されるアライメントマーク５１ｂ及び５３ｂと、金属膜をパターニング
する際に形成されるアライメントマーク５１ｃ及び５３ｃとを、半導体チップの長軸方向
に配列することが望ましい。また、図７には示されていないが、ポリシリコン膜をパター
ニングする際に形成されるアライメントマーク５２ａ及び５４ａと、コンタクトホールを
パターニングする際に形成されるアライメントマーク５２ｂ及び５４ｂと、金属膜をパタ
ーニングする際に形成されるアライメントマーク５２ｃ及び５４ｃとを、半導体チップの
長軸方向に配列することが望ましい。
【００４９】
その場合には、図１に示す第１〜第４のアライメントマークパターン２１〜２４のＸ座
標が、各レチクルにおいて互いに異なり、さらに、第１〜第３のレチクルにおいて互いに
異なるようにする。それにより、短辺が短い半導体チップの長軸方向に３層のアライメン
トマークを配列することができる。なお、転写パターン配置領域の第１の辺１０ａから第
１及び第２のアライメントマークパターン２１及び２２までの距離、及び、転写パターン
配置領域の第２の辺１０ｂから第３及び第４のアライメントマークパターン２３及び２４
までの距離は、第１〜第３のレチクルにおいて互いに等しいことが望ましい。
【００５０】
＜アライメントマークの配列例４＞
図８は、アライメントマークの第４の配列例を示す平面図である。半導体チップの短辺
が長い場合、例えば、短辺が約１００μｍ以上の場合には、図８に示すように、マークパ
ターン領域４１において、ポリシリコン膜をパターニングする際に形成されて半導体チッ
プの短軸方向に配列されたアライメントマーク５１ａ及び５３ａと、コンタクトホールを
パターニングする際に形成されて半導体チップの短軸方向に配列されたアライメントマー
ク５１ｂ及び５３ｂと、金属膜をパターニングする際に形成されて半導体チップの短軸方
向に配列されたアライメントマーク５１ｃ及び５３ｃとを、半導体チップの長軸方向に並
べて配列することが望ましい。また、図８には示されていないが、ポリシリコン膜をパタ
ーニングする際に形成されて半導体チップの短軸方向に配列されたアライメントマーク５
２ａ及び５４ａと、コンタクトホールをパターニングする際に形成されて半導体チップの
短軸方向に配列されたアライメントマーク５２ｂ及び５４ｂと、金属膜をパターニングす
る際に形成されて半導体チップの短軸方向に配列されたアライメントマーク５２ｃ及び５
４ｃとを、半導体チップの長軸方向に並べて配列することが望ましい。
【００５１】
その場合には、図１に示す転写パターン配置領域の第１の辺１０ａから第１及び第２の
アライメントマークパターン２１及び２２までの距離が、転写パターン配置領域の第２の
辺１０ｂから第３及び第４のアライメントマークパターン２３及び２４までの距離と異な
るようにする。また、図１に示す第１及び第３のアライメントマークパターン２１及び２
３のＸ座標が、第１〜第３のレチクルにおいて互いに異なり、第２及び第４のアライメン
トマークパターン２２及び２４のＸ座標が、第１〜第３のレチクルにおいて互いに異なる
ようにする。それにより、半導体チップの短軸方向及び長軸方向に複数のアライメントマ
ークを配置して、複数層に形成されたパターンの重ね合わせ検査の精度をさらに向上させ
ることができる。なお、各レチクルにおいて、第１及び第２のアライメントマークパター
ン２１及び２２のＸ座標は、第３及び第４のアライメントマークパターン２３及び２４の
Ｘ座標とそれぞれ等しいことが望ましい。
【００５２】
＜半導体装置の製造方法＞
次に、本発明の一実施形態に係る半導体装置の製造方法について説明する。以下におい
ては、一例として、図１に示すレチクルを用いた場合について、図１〜図４を参照しなが
ら説明する。ただし、図１に示すアライメントマーク２５は省略されているものとする。
【００５３】
半導体ウエハー（本実施形態においては、Ｐ型シリコン基板とする）内に、Ｎウェル及
びＰウェルが形成される。図４に示すように、Ｐ型シリコン基板の一部の領域に、ＬＯＣ
ＯＳ（local oxidation of silicon）又はＳＴＩ（shallow trench isolation）等によっ
て基準マーク６１ａが形成される。また、基板上にポリシリコン膜６２が形成される。本
実施形態に係る半導体装置の製造方法は、例えば、ポリシリコン膜６２のパターニングに
適用することができる。
【００５４】
工程（ａ）において、フォトレジストが基板上に形成される。工程（ｂ）において、フ
ォトレジストの第１の領域が露光される。工程（ｃ）において、フォトレジストの第２の
領域が露光される。ここで、第１の領域と第２の領域とは、半導体チップパターンの短軸
方向に隣り合うと共に、それらの一部が重なっている。この第１の領域と第２の領域とが
重なる領域に、第１の領域の露光によって形成される第１のアライメントマーク及び第２
のアライメントマークと、第２の領域の露光によって形成される第３のアライメントマー
ク及び第４のアライメントマークとが位置する。
【００５５】
例えば、図２において、領域Ａ（２、１）内のマークパターン領域４１と領域Ａ（２、
２）の全体とが、第１の領域に相当する。また、領域Ａ（２、２）内のマークパターン領
域４１と領域Ａ（２、３）の全体とが、第２の領域に相当する。従って、領域Ａ（２、２
）内のマークパターン領域４１は、第１の領域と第２の領域とが重なる領域に相当する。
【００５６】
工程（ｂ）において第１の領域を露光することにより、領域Ａ（２、１）内のマークパ
ターン領域４１に第３及び第４のアライメントマークパターン２３及び２４（図１）が転
写される。また、領域Ａ（２、２）内の半導体チップパターン領域４２に半導体チップパ
ターンが転写され、領域Ａ（２、２）内のマークパターン領域４１に第１及び第２のアラ
イメントマークパターン２１及び２２（図１）が転写される。
【００５７】
次に、工程（ｃ）において第２の領域を露光することにより、領域Ａ（２、２）内のマ
ークパターン領域４１に第３及び第４のアライメントマークパターン２３及び２４（図１
）が転写される。また、領域Ａ（２、３）内の半導体チップパターン領域４２に半導体チ
ップパターンが転写され、図２には示されていないが、領域Ａ（２、３）内のマークパタ
ーン領域４１に第１及び第２のアライメントマークパターン２１及び２２（図１）が転写
される。
【００５８】
従って、硬化していないフォトレジストを除去することにより、領域Ａ（２、２）にお
いて、半導体チップパターン領域４２には、半導体チップパターンが形成され、マークパ
ターン領域４１には、第１及び第２のアライメントマーク５１及び５２と、第３及び第４
のアライメントマーク５３及び５４とが形成される。
【００５９】
その結果、領域Ａ（２、２）内のマークパターン領域４１には、工程（ｂ）における第
１の領域の露光によって形成される第１及び第２のアライメントマーク５１及び５２と、
工程（ｃ）における第２の領域の露光によって形成される第３及び第４のアライメントマ
ーク５３及び５４とが位置することになる。
【００６０】
次に、図４に示すポリシリコン膜６２をエッチングすることにより、ゲート電極が形成
される。例えば、第１のゲート電極の両側のＮウェル内にＰ型の不純物を拡散させること
により、ＰチャネルＭＯＳトランジスターのソース・ドレインとなるＰ型不純物領域が形
成される。また、第２のゲート電極の両側のＰウェル内にＮ型の不純物を拡散させること
により、ＮチャネルＭＯＳトランジスターのソース・ドレインとなるＮ型不純物領域が形
成される。本実施形態に係る半導体装置の製造方法は、不純物領域の形成にも適用するこ
とができる。
【００６１】
また、トランジスター等が形成された基板上に、ＢＰＳＧ（Boron Phosphorus Silicon
Glass）等の層間絶縁膜が形成され、層間絶縁膜がパターニングされてコンタクトホール
が形成される。本実施形態に係る半導体装置の製造方法は、層間絶縁膜のパターニングに
も適用することができる。
【００６２】
さらに、層間絶縁膜等が形成された基板上に、アルミニウム等の金属膜が形成され、金
属膜がパターニングされて配線が形成される。本実施形態に係る半導体装置の製造方法は
、金属膜のパターニングにも適用することができる。配線層は、必要に応じて多層構造と
しても良い。
【００６３】
本実施形態に係る半導体装置の製造方法によれば、第１の領域と第２の領域とが重なる
領域に、第１の領域の露光によって形成される第１のアライメントマーク及び第２のアラ
イメントマークと、第２の領域の露光によって形成される第３のアライメントマーク及び
第４のアライメントマークとが位置するので、アライメントマークが形成されるダミーチ
ップの数を低減して、有効な半導体チップの数を増やすことができる。
【００６４】
上記の実施形態においては、アライメントマークとして箱状のマーク（ＢＯＸマーク）
を使用する場合について説明したが、本発明は、以上説明した実施形態に限定されるもの
ではなく、平面視で十字型のマーク等をアライメントマークとして使用することも可能で
ある。このように、当該技術分野において通常の知識を有する者によって、本発明の技術
的思想内で多くの変形が可能である。
【符号の説明】
【００６５】
１…レチクル、１０…転写パターン配置領域、１０ａ、１０ｂ…転写パターン配置領域
の辺、１１〜１３…半導体チップパターン部、２１〜２５…アライメントマークパターン
、３０…遮光帯、４１、４３…マークパターン領域、４２…半導体チップパターン領域、
５１〜５５…アライメントマーク、６１…半導体ウエハー、６１ａ…基準マーク、６２…
ポリシリコン膜、６３…フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017021263.tif 000009
【図８】
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