(57)【要約】      （修正有）【課題】半導体装置の効率的なデータ退避を可能にする。【解決手段】半導体装置１ａは、ホスト装置２と接続可能なインターフェース部が設けられた第一基板と、第一基板に実装された第一メモリ１２ａと、第一基板に実装されるとともに、第一メモリ１２ａを制御する制御部と、ホスト装置からのコマンドに応じて動作モードの切り替えを行う切り替え部と、を備えた第一コントローラ１３ａと、第一基板に設けられ、第一メモリ１２ａ及び第一コントローラ１３ａと電気的に接続された第一接続部２０ａと、を有する。第一コントローラ１３ａは、切り替え部による切り替えに応じて、第一接続部２０ａを介して外部の第二メモリ１２ｂにアクセスし、第二メモリ１２ｂに格納されたデータを読み出す。【選択図】図８
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【特許請求の範囲】
【請求項１】
ホスト装置と接続可能なインターフェース部が設けられた第一基板と、
前記第一基板に実装された第一メモリと、
前記第一基板に実装されるとともに、前記第一メモリを制御する制御部と、前記ホスト装置からのコマンドに応じて動作モードの切り替えを行う切り替え部と、を備えた第一コントローラと、
前記第一基板に設けられ、前記第一メモリ及び前記第一コントローラと電気的に接続された第一接続部と、
を有し、
前記第一コントローラは、
前記切り替え部による前記切り替えに応じて、前記第一接続部を介して外部の第二メモリにアクセスし、該第二メモリに格納されたデータを読み出す半導体装置。
【請求項２】
前記第一コントローラは、
前記第二メモリから読み出した前記データを前記第一メモリに書き込むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一コントローラは、
前記第二メモリからの前記データの読み出しに応じて前記第一メモリに書き込みが可能かを確認し、書き込みが可能な場合、前記第二メモリから読み出した前記データを前記第一メモリに書き込むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第一コントローラは、
前記第二メモリからの前記データの読み出しに応じて前記第一メモリに書き込みが可能かを確認し、書き込みが可能でない場合、記第二メモリから読み出した前記データを前記ホスト装置に送信することを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記第一コントローラは、
前記第二メモリからの前記データの読み出しに応じて前記第一メモリに書き込みが可能かを確認し、書き込みが可能でない場合、前記第一メモリのガベージコレクション処理を行い、前記第二メモリから読み出した前記データを前記第一メモリに書き込むことを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項６】
前記第二メモリは、
第二コントローラが実装された第二基板に実装され、
前記第二基板は、
前記第二メモリ及び前記第二コントローラと電気的に接続された第二接続部を有し、前記第一接続部と前記第二接続部とが電気的に接続されることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
【請求項７】
第一メモリと、
前記第一メモリを制御するコントローラと、
前記第一メモリと前記コントローラとを電気的に接続した配線と、
前記配線と接続された接続部と、
を有し、
前記コントローラは、
前記接続部を介して、第二メモリにアクセス可能である半導体装置。
【請求項８】
第一メモリと、
前記第一メモリにアクセスし、所定の条件で第二メモリへのアクセスに切り替えるコントローラと、
前記第二メモリに接続可能な接続部と、
を有した半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリとコントローラとを備えた半導体装置が提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９―８６８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、半導体装置の効率的なデータ退避を可能にする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、ホスト装置と接続可能なインターフェース部が設けられた第一基板と、前記第一基板に実装された第一メモリと、前記第一基板に実装されるとともに、前記第一メモリを制御する制御部と、前記ホスト装置からのコマンドに応じて動作モードの切り替えを行う切り替え部と、を備えた第一コントローラと、前記第一基板に設けられ、前記第一メモリ及び前記第一コントローラと電気的に接続された第一接続部と、を有し、前記第一コントローラは、前記切り替え部による前記切り替えに応じて、前記第一接続部を介して外部の第二メモリにアクセスし、該第二メモリに格納されたデータを読み出す。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置が組み込まれたシステムを例示した斜視図。
【図２】半導体装置がホスト装置に搭載された場合を示した一部切欠き斜視図。
【図３】ホスト装置を構成するタブレット部の一部切欠き断面図。
【図４】第１実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。
【図５】第１実施形態に係る半導体装置のシステム構成を例示したブロック図。
【図６】ＮＡＮＤメモリおよびコントローラを示した断面図。
【図７】コントローラのシステム構成を例示したブロック図。
【図８】第１実施形態に係る半導体装置の接続関係の一例を示した図。
【図９】第１実施形態に係る半導体装置のデータ退避時におけるコントローラの動作の一例を示したフローチャート図。
【図１０】第１実施形態に係る半導体装置の接続関係の他の一例を示した図。
【図１１】第２実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。
【図１２】第２実施形態に係る半導体装置の接続例を示した図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。さらに、図面においては説明の便宜上、一部の部品や構成を省略して示すことがある。
【００１０】
（第１実施形態）
図１乃至図３は、第１実施形態に係る半導体装置１と該半導体装置１が組み込まれたシステム１００を示す。システム１００は、「電子機器」の一例である。半導体装置１は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導体装置１は、例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られるものではない。
【００１１】
図１に示すように、半導体装置１は、例えばサーバ等のシステム１００内に記憶装置として組み込まれる。システム１００は、半導体装置１と該半導体装置１が装着されたホスト装置２とを含む。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばスロット）を有する。
【００１２】
複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることができる。
【００１３】
なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ（personal computer）のような電子機器のストレージデバイスとして使用されるものでもよい。
【００１４】
以下図２及び図３を用いて、半導体装置１が、ホスト装置２に対応するデタッチャブルノートＰＣに実装された例について説明する。尚、当該デタッチャブルノートＰＣはホスト装置２の一例であるためここでは同様の符号を付して、デタッチャブルノートＰＣ２として説明する。またここでは、半導体装置１が接続されたデタッチャブルノートＰＣ２全体をシステム１００とする。以下では、デタッチャブルノートＰＣ２に半導体装置１が実装される場合を例として説明を行う。
【００１５】
図２は、半導体装置１がデタッチャブルノートＰＣに実装された場合の図である。図３は、図２に示したデタッチャブルノートＰＣの表示部１１０（タブレット型ポータブルコンピュータ２０１）の断面図である。デタッチャブルノートＰＣは、表示部１１０と、第１の入力受付装置であるキーボード部１２０とが其々互いに切り離し可能に接続部１３０で接続される。尚、ポータブルコンピュータ２０１及びデタッチャブルノートＰＣは、其々ホスト装置２の一例である。
【００１６】
図２及び図３に示す通り、半導体装置１はデタッチャブルノートＰＣの表示部側に実装される。このため、表示部１１０を取り外した場合も、タブレット型のポータブルコンピュータ２０１として機能させることが可能であり、第２の入力受付装置として機能する。
【００１７】
ポータブルコンピュータ２０１は、電子機器の一例であり、例えばユーザが手で持って使用できる大きさを有している。
【００１８】
ポータブルコンピュータ２０１は、筐体２０２、表示モジュール２０３、半導体装置１およびマザーボード２０５を主要な要素として備えている。筐体２０２は、保護板２０６、ベース２０７およびフレーム２０８を有している。保護板２０６は、ガラスあるいはプラスチック製の四角い板であり、筐体２０２の表面を構成している。ベース２０７は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、筐体２０２の底を構成している。
【００１９】
フレーム２０８は、保護板２０６とベース２０７との間に設けられている。フレーム２０８は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、実装部２１０とバンパー部２１１とを一体に有している。実装部２１０は、保護板２０６とベース２０７との間に設けられている。本実施形態によると、実装部２１０は、保護板２０６との間に第１の実装スペース２１２を規定するとともに、ベース２０７との間に第２の実装スペース２１３を規定している。
【００２０】
バンパー部２１１は、実装部２１０の外周縁部に一体に形成されて、第１の実装スペース２１２および第２の実装スペース２１３を周方向に連続して取り囲んでいる。さらに、バンパー部２１１は、保護板２０６の外周縁部とベース２０７の外周縁部との間に跨るように筐体２０２の厚み方向に延びて、筐体２０２の外周面を構成している。
【００２１】
表示モジュール２０３は、筐体２０２の第１の実装スペース２１２に収容されている。表示モジュール２０３は、保護板２０６で覆われているとともに、保護板２０６と表示モジュール２０３との間に手書き入力機能を有するタッチパネル２１４が介在されている。タッチパネル２１４は、保護板２０６の裏面に接着されている。
【００２２】
図３に示すように、半導体装置１は、筐体２０２の第２の実装スペース２１３にマザーボード２０５と一緒に収容されている。半導体装置１は、基板１１、ＮＡＮＤメモリ１２、コントローラ１３、及びその他ＤＲＡＭ１４等の電子部品を備えている。
【００２３】
基板１１は、例えばプリント配線板であり、導体パターン（図示せず）が形成された第１面１１ａと該第１面１１ａの反対側に位置した第２面１１ｂとを有している。回路部品は、基板１１の第１面１１ａ及び第２面１１ｂに実装されて、導体パターンに半田付けされている。
【００２４】
マザーボード２０５は、基板２２４および半導体パッケージおよびチップのような複数の回路部品２２５を備えている。基板２２４は、複数の導体パターン（図示していない）が形成されている。回路部品２２５は、基板２２４に実装されて、該基板２２４の導体パターンに半田付けに伴い電気的に接続されている。
【００２５】
図４は、半導体装置１の外観を示す。図４において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また図５は、半導体装置１のシステム構成の一例を示す。
【００２６】
図４に示すように半導体装置１は、基板１１と不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１２、コントローラ１３、ＮＡＮＤメモリ１２よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ(Dynamic Random Access Memory)１４、オシレータ１５(ＯＳＣ)、ＥＥＰＲＯＭ１６(Electrically Erasable and Programmable ROM)、電源回路１７、温度センサ１８、抵抗、コンデンサ等のその他の電子部品１９、及びパススルーコネクタ２０を有する。
【００２７】
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている。コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。
【００２８】
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。なお、本明細書において、基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を基板１１の「側面」と定義する。
【００２９】
半導体装置１において、第１面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９等が実装される部品実装面である。
【００３０】
一方で、本実施形態において基板１１の第２面１１ｂは、部品が実装されない非部品実装面である。このように、基板１１とは独立に設けられた複数の部品を基板１１の一方の面に集中して配置することで、基板１１表面からの部品の突出を片面側のみに集めることが可能である。これにより、部品が基板１１の第１面１１ａと第２面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ることができる。
【００３１】
図４に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置した第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板インターフェース部、端子部、接続部）を有する。
【００３２】
インターフェース部２１は、例えば複数の接続端子２１ａ（金属端子）を有する。インターフェース部２１は、例えばホスト装置２のコネクタ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部２１は、該インターフェース部２１とホスト装置２との間で信号（制御信号及びデータ信号）をやり取りする。尚、ここでのホスト装置２とは、例えば前述したポータブルコンピュータ２０１である。
【００３３】
本実施形態に係るインターフェース部２１は、例えばPCI Express（以下、PCIe）の規格に則したインターフェースである。すなわち、インターフェース部２１とホスト装置２との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフェース部２１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＵＳＢ（Universal Serial Bus）、ＳＡＳ（Serial Attached SCSI）などの他の規格に則したものでもよい。半導体装置１は、インターフェース部２１を介してホスト装置２から電源の供給を受ける。
【００３４】
尚インターフェース部２１には、基板１１の短手方向に沿った中心位置からずれた位置にスリット２１ｂが形成されており、ホスト装置２のコネクタ３側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる。
【００３５】
電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。尚、電源回路１７は、ホスト装置２から供給される電源の損失を抑えるために、インターフェース部２１の近傍に設置されることが望ましい。
【００３６】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する。
【００３７】
ＤＲＡＭ１４は、揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管やデータのキャッシュなどに用いられる。尚、ＤＲＡＭ１４は、例えばＳＲＡＭ等の他の揮発性メモリが用いられても良い。
【００３８】
オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情報として格納している。
【００３９】
温度センサ１８は、半導体装置１の温度をコントローラ１３に通知する。尚、本実施形態では基板１１に１つの温度センサ１８が搭載されており、半導体装置１の温度が温度センサ１８によって監視される。
【００４０】
本実施形態において基板１１には、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４等の複数種類の電子部品が実装され、それぞれの温度は、半導体装置１の動作状態や、それぞれの電子部品にかかる負荷等によって異なる。このため厳密には、半導体装置１の温度は均一ではない。
【００４１】
そこで、本実施形態において「半導体装置１の温度」とは、温度センサ１８が実装された位置で計測された温度であると定義する。換言すれば、本実施形態に「半導体装置１の温度」とは、温度センサ１８の実装位置周辺の温度である。
【００４２】
また、温度センサ１８は必ずしも１つである必要は無く、例えば複数の温度センサ１８が基板１１に設けられ、複数の位置における温度を監視する構成としても良い。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は無く、コントローラ１３の機能として設けられても良い。
【００４３】
また、温度センサ１８はＮＡＮＤメモリ１２、コントローラ１３等のパッケージ内部に実装しても良いし、パッケージ表面に貼り付けられるように設けられても良い。この場合、温度センサ１８はＮＡＮＤメモリ１２単体の温度やコントローラ１３単体の温度を、より正確に測ることが可能となる。
【００４４】
パススルーコネクタ２０は、例えば基板１１の第１面１１ａに設けられ、半導体装置１と他の半導体装置との接続を可能にする。半導体装置１は、パススルーコネクタ２０に接続されたハーネス４（後で図８に示す）を介して他の半導体装置と接続可能である。
【００４５】
本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。例えば、本実施形態ではＮＡＮＤメモリ１２を基板１１の第１面１１ａに２つ（１２ａ及び１２ｂ）実装した例を示すが、例えばＮＡＮＤメモリ１２の個数はこれに限定されない。
【００４６】
図６は、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ、及びコントローラ１３としての半導体パッケージを開示した断面を示す。コントローラ１３は、パッケージ基板４１、コントローラチップ４２、ボンディングワイヤ４３、封止部（モールド材）４４、及び複数の半田ボール４５を有する。ＮＡＮＤメモリ１２は、パッケージ基板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封止部（モールド材）３４、及び複数の半田ボール３５を有する。
【００４７】
基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グランド層、及び内部配線を含み、ボンディングワイヤ３３，４３及び複数の半田ボール３５，４５等を介してコントローラチップ４２と複数の半導体メモリ３２とを電気的に接続する。
【００４８】
図６に示すように、パッケージ基板３１，４１には、複数の半田ボール３５，４５が設けられている。複数の半田ボール３５，４５は、例えばパッケージ基板３１の第２面３１ｂに格子状に配置されている。なお、複数の半田ボール３５は、パッケージ基板３１の第２面３１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。
【００４９】
また、パッケージ基板３１、４１とコントローラチップ４２、及び半導体メモリ３２との固定や、複数の半導体メモリ３２同士の固定は、マウントフィルム３８、４８によって行われる。
【００５０】
尚、マウントフィルム３８、４８は、単体でパッケージ基板３１、４１に貼り付けられた後、メモリチップ３２、及びコントローラチップ４２が実装されても良い。また、例えばマウントフィルム４８は、コントローラチップ４２に用いられるウェハに貼り付けられ、当該ウェハをダイシングすることでチップ個片（コントローラチップ４２）としても良い。メモリチップ３２及びマウントフィルム３８についても同様である。
【００５１】
また、図４に示すように、本実施形態におけるコントローラ１３は略矩形状であり、短手方向の第１縁部１３ａと、該第１縁部１３ａの反対側に位置する第２縁部１３ｂと、長手方向の第３縁部１３ｃと、該第３縁部１３ｃの反対側に位置する第４縁部１３ｄとを有する。なお、前記第２縁部１３ｂは、コントローラ１３と隣り合って基板１１上に搭載されたＮＡＮＤメモリ１２側に位置し、前記第１縁部１３ａは、基板１１が有するインターフェース部２１側に位置する。
【００５２】
尚、前述した半田ボール４５は、コントローラ１３の第１縁部１３ａ側に存在する半田ボール４５ａと、第２縁部１３ｂ側に存在する半田ボール４５ｂを含む。また、半田ボール３５は、コントローラ１３側に位置する半田ボール３５ａと、該半田ボール３５ａの反対側に位置する半田ボール３５ｂを含む。
【００５３】
図７は、コントローラ１３のシステム構成の一例を示す。図７に示すように、コントローラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインターフェース部１３３、及びメモリインターフェース部１３４を有する。
【００５４】
尚、コントローラ１３には前述のように、例えば温度センサ１８の機能が設けられても良いし、電源回路１７の機能が設けられても良く、コントローラ１３のシステム構成はこれに限定されない。
【００５５】
バッファ１３１は、ホスト装置２から送られてくるデータをＮＡＮＤメモリ１２に書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤメモリ１２から読み出されるデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。
【００５６】
ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、制御部１３５と切り替え部１３６とを備える。
【００５７】
制御部１３５は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当領域に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御したりする。
【００５８】
切り替え部１３６は、コントローラ１３の動作モードの切り替えを行う。具体的には、ホスト装置２からのコマンドを受け、ノーマルモードとパススルーモードとの動作切り替えを行う。尚、ノーマルモード及びパススルーモードについては後述する。
【００５９】
ホストインターフェース部１３３は、基板１１のインターフェース部２１と、ＣＰＵ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コントローラ１３とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部１３３とホスト装置２との間には例えばＰＣＩｅ高速信号が流れる。
【００６０】
尚、ホストインターフェース部１３３は、コントローラ１３内において、基板１１のインターフェース部２１の方向、すなわち第１縁部１３ａ側に寄せて配置されている。この場合、ホストインターフェース部１３３と基板１１のインターフェース部２１との配線を、短くすることが可能になる。
【００６１】
例えば前記ホストインターフェース部１３３が、コントローラ１３内において、インターフェース部２１の反対方向、すなわち第２縁部１３ｂ側に寄せて配置されると、図４からも分かるように、コントローラチップの長手方向の長さ分だけ、インターフェース部２１とホストインターフェース部１３３とを接続する配線距離も伸びてしまう。配線が長くなることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性インピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。
【００６２】
以上の観点から、本実施形態において、ホストインターフェース部１３３は、コントローラ１３内において第１縁部３１ａに寄せて配置されることが望ましく、例えばホスト装置２から命令が送られた場合、インターフェース部２１はホスト装置２から信号を受け取り、基板１１の配線パターンから半田ボール４５ａを介してホストインターフェース部１３３と信号のやり取りを行う。これによって半導体装置１の動作安定性の向上が図られる。
【００６３】
また、ホストインターフェース部１３３と、基板１１のインターフェース部２１との間には、電子部品が実装されないことが望ましい。
【００６４】
前述の通り、ホストインターフェース部１３３とインターフェース部２１との間の配線距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因になる、などの問題が生じる。よって、ホストインターフェース部１３３とインターフェース部２１とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインターフェース部１３３とインターフェース部２１との間に電子部品が実装されることは望ましくない。
【００６５】
また、電源回路１７やＤＲＡＭ１４等の電子部品は、動作時にノイズを伴う可能性がある。これらの電子部品がホストインターフェース部１３３とインターフェース部２１との間に実装されないことで、ホストインターフェース部１３３とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図ることができる。
【００６６】
メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッファ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮＡＮＤメモリ１２との間のインターフェース処理を行う。
【００６７】
本実施形態では、メモリインターフェース部１３４はコントローラ１３内において、基板１１のインターフェース部２１とは反対側の方向、すなわち第２縁部１３ｂ側に寄せて配置されている。この場合、メモリインターフェース部１３４とＮＡＮＤメモリ１２との配線距離を短くすることが可能になる。
【００６８】
コントローラ１３から送られる信号は、半田ボール４５ｂを介して基板１１の配線パターンへと伝わり、半田ボール３５ａからメモリチップ３２へと伝えられる。これにより、配線距離が短くなり、半導体装置１の動作安定性の向上が図られる。
【００６９】
さらに、コントローラ１３のメモリインターフェース部１３４と、基板１１上のＮＡＮＤメモリ１２との間にも、電源回路１７やＤＲＡＭ１４等が実装されないことが望ましい。これは、メモリインターフェース部１３４とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図るためである。
【００７０】
図８は、本実施形態に係る半導体装置１の接続関係を示した図である。尚、ここでは半導体装置１ａと半導体装置１ｂとが接続される例を示す。尚、説明の便宜上、図８では半導体装置１ａ及び半導体装置１ｂの一部の構成を省略して示している。
【００７１】
また、半導体装置１ａには、パススルーコネクタ２０ａ、コントローラ１３ａ及びＮＡＮＤメモリ１２ａが設けられ、半導体装置１ｂには、パススルーコネクタ２０ｂ、コントローラ１３ｂ及びＮＡＮＤメモリ１２ｂが設けられるとする。
【００７２】
尚、以降の説明で例えば「パススルーコネクタ２０」と表現した場合、その内容はパススルーコネクタ２０ａとパススルーコネクタ２０ｂとに適用可能である。半導体装置１、コントローラ１３、ＮＡＮＤメモリ１２に関しても同様である。
【００７３】
図８に示すように、本実施形態において半導体装置１ａと半導体装置１ｂは、パススルーコネクタ２０及びハーネス４を介して接続されている。尚、ハーネス４の数やパススルーコネクタ２０の位置は、図８に限定されない。
【００７４】
パススルーコネクタ２０は、コントローラ１３とＮＡＮＤメモリ１２と接続する基板１１の内部配線（図示せず）と接続される。尚、コントローラ１３とＮＡＮＤメモリ１２との接続方法は基板１１の内部配線に限られない。
【００７５】
ここで、半導体装置１ｂの故障により、コントローラ１３ｂが機能しなくなった場合を考える。本実施形態では、半導体装置１ｂはパススルーコネクタ２０ｂを有しており、ハーネス４を介して半導体装置１ａと接続されている。半導体装置１ｂにおいてコントローラ１３ｂが機能しないため、コントローラ１３ｂを用いてＮＡＮＤメモリ１２ｂに格納されたデータを読み出すことができない。
【００７６】
そこで本実施形態におけるコントローラ１３は、ノーマルモードとパススルーモードの２種の動作を行うことが可能である。
【００７７】
ノーマルモードでは、例えばホスト装置２から供給されるコマンド及びデータは、コントローラ１３ａによる入出力処理及び必要な論理・物理アドレス変換処理等を経た上で、ＮＡＮＤメモリ１２ａに格納（書き込み）される。また、ＮＡＮＤメモリ１２ａから読み出されたデータもコントローラ１２ａでの入出力処理を経てホスト装置２側に読み出される。半導体装置１ｂに関しても同様である。尚、コントローラ１３ａは、通常はノーマルモードで動作する。
【００７８】
一方、パススルーモードでは、コントローラ１３ａはパススルーコネクタ２０及びハーネス４を介して半導体装置１ｂのＮＡＮＤメモリ１２ｂにアクセス可能である。尚、コントローラ１３は通常ノーマルモードで動作するが、所定の条件で（所定の入力・コマンド等に応じて）パススルーモードに切り替えられる。ここでの所定の入力・コマンド等は、例えばホスト装置２から与えられる。
【００７９】
パススルーモードでは、コントローラ１３ａは半導体装置１ｂのＮＡＮＤメモリ１２ｂにアクセスし、ＮＡＮＤメモリ１２ｂに格納されたデータを読み出すことができる。よって、故障した半導体装置１ｂからデータを退避させることが可能である。
【００８０】
図９は、本実施形態に係る半導体装置１ｂのデータ退避時におけるコントローラ１３ａの動作の一例を示したフローチャート図である。尚、半導体装置１ｂが故障していると仮定し、ホスト装置２が半導体装置１ｂの故障を認識した状態から説明する。
【００８１】
コントローラ１３ａは、ホスト装置２からコマンドを受け取る（Ｓｔｅｐ１．１）。ここでのコマンドは、コントローラ１３ａにパススルーモードへの切り替えを要求する。
【００８２】
コマンドを受け取ったコントローラ１３ａは、ノーマルモードからパススルーモードへの切り替えが可能かを確認する（Ｓｔｅｐ１．２）。半導体装置１がノーマルモードでデータの処理中（例えば、ＮＡＮＤメモリ１２ａへのデータの書き込み処理中や、ＮＡＮＤメモリ１２ａからのデータの読み出し処理中）の場合、パススルーモードへの移行が可能な状態になるまで待機する。
【００８３】
パススルーモードへ移行可能な場合は、コントローラ１３ａはパススルーモードに移行し、半導体装置１ｂのＮＡＮＤメモリ１２ｂにアクセスする。その後、ＮＡＮＤメモリ１２ｂからデータを読み出し、コントローラ１３ａのバッファ１３１ａにデータを格納する（Ｓｔｅｐ１．３）。
【００８４】
次に、コントローラ１３ａは、ＮＡＮＤメモリ１２ａに書き込みが可能であるかを確認する（Ｓｔｅｐ１．４）。換言すれば、コントローラ１３ａは、ＮＡＮＤメモリ１２ｂから退避させたデータをＮＡＮＤメモリ１２ａに書き込むための空き領域が有るかを確認する。
【００８５】
ＮＡＮＤメモリ１２ａに空き領域がある場合、コントローラ１３ａは、Ｓｔｅｐ１．３でバッファ１３１ａに格納されたデータを読み出し、ＮＡＮＤメモリ１２ａに書き込み、データの退避を終了させる（Ｓｔｅｐ１．５）。
【００８６】
一方で、ＮＡＮＤメモリ１２ａへの書き込みが可能ではない場合、コントローラ１３ａは、Ｓｔｅｐ１．３でバッファ１３１ａに格納されたデータを読み出し、ホスト装置２にデータを送信し、データの退避を終了させる（Ｓｔｅｐ１．６）。Ｓｔｅｐ１．６でデータを受け取ったホスト装置２は、例えばＳＳＤやハードディスクドライブ（ＨＤＤ）、ＵＳＢメモリやＳＤカード等の他の記憶装置にデータを格納しても良い。
【００８７】
また、Ｓｔｅｐ１．４でＮＡＮＤメモリ１２ａに空き領域（フリーブロック）が無い場合、例えばガベージコレクション等の処理によって、ＮＡＮＤメモリ１２ａに空き領域を作り出しても良い。
【００８８】
ガベージコレクションは、フリースペースを作り出すための動作である。このガベージコレクション動作は、ＮＡＮＤメモリ１２ａ内のフリーブロックの個数を増やすため、有効データと無効データの混在する複数の消去ブロックを使用して、有効データの集約を行う。
【００８９】
ガベージコレクション動作では、有効データと無効データとが混在する消去ブロック群から有効データがリードされ、該有効データは、ある消去ブロックにライトされる。この結果、有効データが特定のいくつかの消去ブロックに集められ、無効データのみになった消去ブロック群をフリーブロックとして再利用可能となる。
【００９０】
以上の動作によって、ＮＡＮＤメモリ１２ａにＮＡＮＤメモリ１２ｂのデータ退避用の領域を確保して、データの退避を行っても良い。
【００９１】
ここで、本実施形態において半導体装置１にパススルーコネクタ２０が設けられていない場合を考える。この場合、半導体装置１の故障時にＮＡＮＤメモリ１２ｂにアクセスすることができず、ＮＡＮＤメモリ１２ｂに格納されたデータの読み出しができなくなってしまう。
【００９２】
また、半導体装置１にパススルー用の端子（コントローラ１３を介さずに直接ＮＡＮＤメモリ１２にアクセスするための端子）が備えられていれば、例えば外部の読み出し装置を用いてデータを読み出すことが可能であるが、一般にこのような用途で用いられる読み出し専用装置は高価なものが多い。
【００９３】
そこで本実施形態において半導体装置１ａは、パススルーコネクタ２０を有しており、さらにコントローラ１３ａはパススルーモードに切り替えられることで、半導体装置１ｂに実装されたＮＡＮＤメモリ１２ｂに直接アクセスすることが可能である。
【００９４】
このため、退避させるデータが格納されたＮＡＮＤメモリ１２ｂに直接アクセスし、当該データを半導体装置１ａのＮＡＮＤメモリ１２ａに直接退避させることができる。したがって、ホスト装置２や他の外部機器を介する必要が無いため、データ退避の工程を簡略化することができる。また、半導体装置１同士でデータのやり取りを行うので、外部の読み出し装置等の高価な装置を用いる必要もない。
【００９５】
尚、本実施形態においてパススルーコネクタ２０は、半導体装置１ａと半導体装置１ｂとの接続の手段の一例にすぎず、例えば図１０のように各種制御信号と各種入出力ポート信号を複数の接続手段によって接続する構成としても良い。
【００９６】
（第２実施形態）
図１１は、本実施形態に係る半導体装置１の外観を示す。図１１において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また図１２は、第２実施形態に係る半導体装置１ａ及び半導体装置１ｂの接続時の構成を示した図である。尚、本実施形態の説明において、第１実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
【００９７】
図１１に示すように、本実施形態に係る半導体装置１は、基板１１の第２面１１ｂに電源端子６０及びパススルー端子５０を備える。電源端子６０は、半導体装置１を起動させるための端子で、例えば外部から電源を供給可能である。パススルー端子５０は、外部からＮＡＮＤメモリ１２へ直接のアクセスを可能にする。
【００９８】
パススルー端子５０は、コントローラ１３とＮＡＮＤメモリ１２と接続する基板１１の内部配線（図示せず）の少なくとも一部と接続される。尚、コントローラ１３とＮＡＮＤメモリ１２との接続方法は基板１１の内部配線に限られない。
【００９９】
図１２に示すように、本実施形態において半導体装置１は、パススルー装置３００と接続される。パススルー装置３００は、パススルーコネクタ２０、起動用コネクタ２５、ベースボード３０、起動用ピン７０、及びパススルー用ピン４０を備える。
【０１００】
ベースボード３０は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板である。ベースボード３０は例えば多層の配線基板であり、図示されないグランド層、電源層、及び配線層を備える。
【０１０１】
起動用コネクタ２５は、例えばホスト装置２と接続され、半導体装置１にホスト装置２からの電源を供給する。起動用コネクタ２５はベースボード３０に設けられ、図示されない内部配線によって起動用ピン７０と電気的に接続される。
【０１０２】
起動用ピン７０は、ベースボード３０に設けられたコンタクトプローブピンであり、半導体装置１の第２面１１ｂに設けられた電源端子６０と接続される。
【０１０３】
パススルー用ピン４０は、ベースボード３０に設けられたコンタクトプローブピンであり、半導体装置１の第２面１１ｂに設けられたパススルー端子５０と接続される。
【０１０４】
尚、起動用ピン７０及びパススルー用ピン４０は、必ずしも突出したコンタクトプローブピンである必要は無く、例えばソケット状の構成として半導体装置１と接続されても良い。
【０１０５】
パススルーコネクタ２０はベースボード３０に設けられ、図示されない内部配線によってパススルー用ピン４０と電気的に接続される。
【０１０６】
尚、上述した構成は、半導体装置１ａ及び半導体装置１ｂ、パススルー装置３００ａ及びパススルー装置３００ｂに其々共通である。
【０１０７】
半導体装置１ａと半導体装置１ｂとは、ハーネス４を介して接続される。具体的には、半導体装置１ａが接続されたパススルー装置３００ａに備えられたパススルーコネクタ２０ａと、半導体装置１ｂが接続されたパススルー装置３００ｂに備えられたパススルーコネクタ２０ｂと、にハーネス４が接続される。
【０１０８】
以上の構成により、例えば半導体装置１ｂが故障した場合に、本実施形態の半導体装置１ａは、半導体装置１ｂのＮＡＮＤメモリ１２ｂに直接アクセスし、第１実施形態と同様にＮＡＮＤメモリ１２ｂのデータを読み出すことが可能である。
【０１０９】
また、本実施形態ではパススルーコネクタ２０を半導体装置１に設けず、パススルー装置３００に設ける。これにより、半導体装置１にパススルーコネクタ２０用の実装スペースを確保する必要が無く、半導体装置１のサイズ拡大を抑制可能である。
【０１１０】
また、本実施形態においてパススルー端子５０は、半導体装置１の基板１１の第２面１１ｂに設けられる。このため、部品実装面である第１面１１ａの各部品の実装時に、パススルー端子５０やパススルーコネクタ２０等を実装するためのスペース等を考慮する必要が無くなる。
【０１１１】
尚、本実施形態においては、最低限、半導体装置１ａ及び半導体装置１ｂに設けられたパススルー端子５０ａ及びパススルー端子５０ｂが互いに接続され、半導体装置１ａ及び半導体装置１ｂに電源が供給される構成であれば、必ずしも図１２のようにパススルー装置３００を用いる必要は無い。
【０１１２】
以上、第１実施形態及び第２実施形態について説明したが、説明に用いた用語等はこれらに限定されない。例えば、前述したパススルーコネクタ２０やパススルー端子５０等は、半導体装置１ａと半導体装置１ｂとを接続することから、まとめて接続部と称されても良い。
【０１１３】
上記のことから、「接続部」は、半導体装置１ａのコントローラ１３ａが半導体装置１ｂのＮＡＮＤメモリ１２ｂ（ＮＡＮＤメモリ１２ｂに格納されたデータ）に、直接にアクセス可能な構成であればよい。また、前述の「直接に」とは、例えばホスト装置２やコントローラ１３ｂ等を介さずにアクセスすることを指す。
【０１１４】
したがって、例えば第１実施形態において、半導体装置１ａと半導体装置１ｂとは、例えば無線接続されても良い。換言すれば、「接続する」とは、配線のみでなく、無線接続も含まれる。またこの場合、接続部は必ずしも基板１１に設けられる必要は無く、例えば、コントローラ１３の機能の一部として設けられても良いし、ＮＡＮＤメモリ１２のパッケージ内に設けられても良い。
【０１１５】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１６】
１：半導体装置、２：ホスト装置（デタッチャブルノートＰＣ）、３：コネクタ、４：ハーネス、１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシレータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路、１８：温度センサ、１９：他の電子部品、２０：パススルーコネクタ、２１：インターフェース部、２５：起動用コネクタ、３０：ベースボード、３１：パッケージ基板、３２：メモリチップ、３３：ボンディングワイヤ、３４：封止部、３５：半田ボール、３８：マウントフィルム、４０：パススルー用ピン、４１：パッケージ基板、４２：コントローラチップ、４３：ボンディングワイヤ、４４：封止部、４５：半田ボール、４８：マウントフィルム、５０：パススルー端子、６０：電源端子、７０：起動用ピン、１００：システム、１１０：表示部、１２０：キーボード部、１３０：接続部、１３１：バッファ、１３２：ＣＰＵ、１３３：ホストインターフェース部、１３４：メモリインターフェース部、１３５：制御部、１３６：切り替え部、２０１：ポータブルコンピュータ、２０２：筐体、２０３：表示モジュール、２０５：マザーボード、２０６：保護板、２０７：ベース、２０８：フレーム、２１０：実装部、２１１：バンパー部、２１２：第１の実装スペース、２１３：第２の実装スペース、２１４：タッチパネル、２２４：基板、２２５：回路部品。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017078958.tif 000009
【図８】
2017078958.tif 000010
【図９】
2017078958.tif 000011
【図１０】
2017078958.tif 000012
【図１１】
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【図１２】
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