(57)【要約】【課題】  位相同期処理の所要時間を短縮した位相同期回路及び位相同期方法を提供する。【解決手段】  位相同期回路は、入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成する生成回路と、前記複数のパルス信号のパルス間隔をそれぞれ測定する複数のカウンタ回路と、前記複数のカウンタ回路の各測定値の平均値を算出する平均値算出回路と、前記平均値から前記入力クロック信号の周波数を算出する周波数算出回路と、前記周波数算出回路が算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行うＰＬＬ回路とを有する。【選択図】図１
2017108254.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成する生成回路と、
前記複数のパルス信号のパルス間隔をそれぞれ測定する複数のカウンタ回路と、
前記複数のカウンタ回路の各測定値の平均値を算出する平均値算出回路と、
前記平均値から前記入力クロック信号の周波数を算出する周波数算出回路と、
前記周波数算出回路が算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行うＰＬＬ回路とを有することを特徴とする位相同期回路。
【請求項２】
前記生成回路は、前記入力クロック信号をそれぞれ分周する複数の分周回路を有し、
前記複数の分周回路は、それぞれ、個別の設定値に応じたタイミングで分周を開始することにより、前記入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことを特徴とする請求項１に記載の位相同期回路。
【請求項３】
前記複数のカウンタ回路は、それぞれ、前記パルス間隔を複数回測定することを特徴とする請求項１または２に記載の位相同期回路。
【請求項４】
前記ＰＬＬ回路は、
制御信号に応じた周波数の出力クロック信号を出力する発振器と、
前記出力クロック信号と前記入力クロック信号の位相差を示す差分信号をフィルタリングすることにより前記制御信号を生成するフィルタ回路とを有し、
前記フィルタ回路は、前記周波数算出回路が算出した周波数に基づき前記制御信号を生成することを特徴とする請求項１乃至３の何れかに記載の位相同期回路。
【請求項５】
前記ＰＬＬ回路は、
出力クロック信号を出力する発振器と、
前記出力クロック信号と前記入力クロック信号の位相差を示す差分信号をフィルタリングするフィルタ回路と、
前記周波数算出回路が算出した周波数を示す周波数信号と前記フィルタ回路によりフィルタリングされた前記差分信号の一方を選択し、前記発振器に出力する選択回路を有し、
前記発振器は、前記選択回路から入力された信号に基づき前記出力クロック信号の周波数を制御することを特徴とする請求項１乃至３の何れかに記載の位相同期回路。
【請求項６】
入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成し、
前記複数のパルス信号のパルス間隔をそれぞれ測定し、
該測定値の各々の平均値を算出し、
前記平均値から前記入力クロック信号の周波数を算出し、
該算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行うことを特徴とする位相同期方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、位相同期回路及び位相同期方法に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は、フィードバック制御によりＶＣＯ（Voltage-Controlled Oscillator）などの発振器から、入力信号に位相同期したクロック信号を出力する（例えば特許文献１）。ＰＬＬ回路は、例えば光伝送装置などの通信装置において、受信されたデータ信号からクロック信号を再生する手段として用いられる。
【０００３】
通信装置のＰＬＬ回路には、例えば通信装置の起動時または通信回線の切り替え時に通信の中断時間を低減するため、短時間内の位相同期処理が求められる。このため、ＰＬＬ回路は、内蔵するループフィルタのカットオフ周波数、すなわち応答特性を切り替えて動作する。例えば、ＰＬＬ回路は、最初、高速に応答するためにカットオフ周波数を１００（Hz）として、目標の周波数に概ね同期した後、周波数を安定化させるためにカットオフ周波数を１（Hz）とする。
【０００４】
例えばイーサネット（登録商標、以下同様）のフレーム信号のように、入力される信号間にギャップが存在する場合、ＰＬＬ回路は、ギャップの影響により、カットオフ周波数が高いほど、発振器に設定する周波数が大きく変動する。このため、カットオフ周波数の切り替え後、周波数が大きく変動することにより、位相同期処理の所要時間が、ギャップのない信号の場合より増加する。
【０００５】
これに対し、例えば特許文献２には、ＰＬＬ回路に入力される信号の位相を平均化することで、カットオフ周波数の切り替え後の周波数変動を抑制し、位相同期処理の所要時間を短縮する点が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−１３２８１５号公報
【特許文献２】特開２０１３−１９７８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２に開示された技術によると、位相同期処理の所要時間は、ＰＬＬ回路の応答特性に依存するため、発振器の周波数と入力される信号の周波数の差分が大きいほど、長くなる。これは、位相同期処理において、ループフィルタ内の電圧が目標の周波数に応じた値に達するまでのキャパシタのチャージ時間が必要となるためである。このため、位相同期処理の所要時間を効果的に短縮することができない。
【０００８】
そこで本件は上記の課題に鑑みてなされたものであり、位相同期処理の所要時間を短縮した位相同期回路及び位相同期方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書に記載の位相同期回路は、入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成する生成回路と、前記複数のパルス信号のパルス間隔をそれぞれ測定する複数のカウンタ回路と、前記複数のカウンタ回路の各測定値の平均値を算出する平均値算出回路と、前記平均値から前記入力クロック信号の周波数を算出する周波数算出回路と、前記周波数算出回路が算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行うＰＬＬ回路とを有する。
【００１０】
本明細書に記載の位相同期方法は、入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成し、前記複数のパルス信号のパルス間隔をそれぞれ測定し、該測定値の各々の平均値を算出し、前記平均値から前記入力クロック信号の周波数を算出し、該算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行う方法である。
【発明の効果】
【００１１】
位相同期処理の所要時間を短縮できる。
【図面の簡単な説明】
【００１２】
【図１】位相同期回路の一例を示す構成図である。
【図２】カットオフ周波数に対する信号の変動を示す図である。
【図３】ループフィルタ内の信号の収束の様子を示す図である。
【図４】測定回路の一例を示す構成図である。
【図５】測定回路の動作例を示すタイムチャートである。
【図６】入力クロック信号の周波数測定手法の比較例を示すタイムチャートである。
【図７】比較例及び実施例の周波数精度のシミュレーション結果を示す図である。
【図８】比較例及び実施例の周期ごとの周波数精度のシミュレーション結果を示す図である。
【図９】位相同期回路の動作例を示すフローチャートである。
【図１０】位相同期回路の他例を示す構成図である。
【図１１】測定回路の他例を示す構成図である。
【図１２】メモリの一例を示す構成図である。
【発明を実施するための形態】
【００１３】
図１は、位相同期回路の一例を示す構成図である。位相同期回路は、測定回路１と、制御回路２と、ＰＬＬ回路３と、発振器５とを有する。ＰＬＬ回路３は、分周回路３０，３４と、位相比較回路３１と、ループフィルタ３２と、電圧制御発振器（ＶＣＯ）３３とを有する。
【００１４】
ＰＬＬ回路３は、フィードバック制御によりＶＣＯ３３から、入力クロック信号Ｓｉｎに位相同期した出力クロック信号Ｓｏｕｔを出力する。分周回路３０は、入力クロック信号Ｓｉｎを分周する。分周された入力クロック信号Ｓｉｎは、位相比較回路３１に入力される。
【００１５】
位相比較回路３１は、入力クロック信号Ｓｉｎと、ＶＣＯ３３から出力された出力クロック信号Ｓｏｕｔとの位相差を検出する。より具体的には、位相比較回路３１は、入力クロック信号Ｓｉｎと、分周回路３４により分周された出力クロック信号Ｓｏｕｔの位相差を検出する。位相比較回路３１は、位相差を示す差分信号をループフィルタ３２に出力する。
【００１６】
ループフィルタ３２は、フィルタ回路の一例であり、位相比較回路３１から入力された差分信号をフィルタリングすることにより制御信号Ｖを生成する。生成された制御信号Ｖは、ＶＣＯ３３に入力される。
【００１７】
ＶＣＯ３３は、ループフィルタ３２から入力された制御信号Ｖの電圧に応じた周波数の出力クロック信号Ｓｏｕｔを出力する。すなわち、ＶＣＯ３３は、制御信号Ｖに基づき出力クロック信号Ｓｏｕｔの周波数を制御する。ＶＣＯ３３から出力された出力クロック信号Ｓｏｕｔは、位相同期回路の外部に出力され、例えばデータ処理などに用いられる。
【００１８】
また、出力クロック信号Ｓｏｕｔは、分周回路３４を介して位相比較回路３１にフィードバックされる。分周回路３４は、出力クロック信号Ｓｏｕｔを分周して位相比較回路３１に出力する。なお、分周回路３０，３４は、例えばカウンタ回路により分周を行う。
【００１９】
ループフィルタ３２としては、例えばＩＩＲ（Infinite Impulse Response）フィルタが挙げられるが、これに限定されず、他のデジタルフィルタであってもよい。ループフィルタ３２は、積分器４０と、乗算器４１，４２と、加算器４３，４４とを有する。なお、図１に示されたループフィルタ３２の構成は、ループフィルタ３２の回路構成を簡略化したものである。
【００２０】
乗算器４２は、ＩＩＲフィルタのフィードフォワード系を構成し、タップ係数Ａが設定されている。乗算器４２は、差分信号にタップ係数Ａを乗ずることにより信号Ｅａを生成する。信号Ｅａは加算器４４に入力される。
【００２１】
乗算器４１、加算器４３、及び積分器４０は、ＩＩＲフィルタのフィードバック系を構成する。乗算器４１は、タップ係数Ｂが設定されており、差分信号にタップ係数Ｂを乗じて加算器４３に出力する。加算器４３は、乗算器４１から入力された信号に、積分器４０から入力された信号を加算することにより、信号Ｅｂを生成する。信号Ｅｂは積分器４０及び加算器４４に入力される。
【００２２】
積分器４０は、信号Ｅｂを遅延させて加算器４３に出力する。積分器４０は、キャパシタ成分を有しており、キャパシタ成分をチャージすることにより遅延時間を制御する。
【００２３】
加算器４４は、フィードフォワード系の信号Ｅａとフィードバック系の信号Ｅｂを加算することにより制御信号Ｖを生成する。制御信号ＶはＶＣＯ３３に入力される。
【００２４】
制御回路２は、乗算器４１，４２のタップ係数Ａ，Ｂをそれぞれ設定することにより、ループフィルタ３２のカットオフ周波数ｆｃ、すなわち応答特性を制御する。ＰＬＬ回路３は、カットオフ周波数ｆｃが高いほど、短時間で位相同期を行うことができる。
【００２５】
しかし、入力クロック信号Ｓｉｎが、例えばイーサネットのフレーム信号のように、信号間にギャップＧを有する場合、ＰＬＬ回路は、ギャップＧの影響により、カットオフ周波数ｆｃが高いほど、ループフィルタ３２の信号Ｅｂが大きく変動する。
【００２６】
図２には、カットオフ周波数ｆｃに対する信号Ｅｂの変動が示されている。図２は、一例として、カットオフ周波数ｆｃを１００（Hz）及び２００（Hz）とした場合の信号Ｅｂの出力精度（ppm）の時間変化(ms)のシミュレーション結果を示す。
【００２７】
ｆｃ＝１００（Hz）の場合とｆｃ＝２００（Hz）の場合のシミュレーション結果を比較すると理解されるように、ｆｃ＝２００（Hz）の場合、信号Ｅｂの目標に対する収束の所要時間は、ｆｃ＝１００（Hz）の場合より短い。しかし、ｆｃ＝２００（Hz）の場合、信号Ｅｂの変動が、ｆｃ＝１００（Hz）の場合より大きい。
【００２８】
すなわち、ループフィルタ３２の応答の速さとギャップＧの影響の度合いは背反関係にある。このため、位相同期の所要時間、つまり周波数の引き込みの所要時間は、入力クロック信号ＳｉｎがギャップＧを有する場合、入力クロック信号ＳｉｎがギャップＧを有していない場合より長くなる。
【００２９】
また、位相同期の所要時間は、ループフィルタ３２の信号Ｅｂの電圧が、出力クロック信号Ｓｏｕｔの周波数の目標値に応じた値に達するまでに要する積分器４０のキャパシタ成分のチャージ時間により影響される。
【００３０】
図３には、ループフィルタ３２内の信号Ｅａ，Ｅｂ，Ｖの収束の様子が示されている。図３において、符号Ｇ１は制御信号Ｖの電圧を示し、符号Ｇ２（太線参照）は信号Ｅｂの電圧を示す。また、符号Ｇ３は信号Ｅａの電圧を示す。すなわち、図３は、信号Ｅａ，Ｅｂ及び制御信号Ｖの出力精度（ppm）の時間変化（ms）を示す。
【００３１】
図３から理解されるように、信号Ｅｂの電圧は、積分器４０のキャパシタ成分のチャージ時間のため、信号Ｅｂより収束が遅い。このため、制御信号Ｖの収束も遅れるので、位相同期の所要時間が増加する。なお、図３は、カットオフ周波数ｆｃ＝１００（Hz）の場合、かつ入力クロック信号ＳｉｎにギャップＧが有る場合のシミュレーション結果である。
【００３２】
そこで、測定回路１は、入力クロック信号Ｓｉｎの周波数を測定し、制御回路２は、その測定値Ｆに応じた電圧Ｅｓを積分器４０に設定することにより、信号Ｅｂの収束時間を短縮する。これにより、位相同期の所要時間が短縮される。
【００３３】
測定回路１は、位相同期回路の動作開始時（例えば電源投入時）、発振器５から入力されたシステムクロック信号ＣＬＫｓに基づき入力クロック信号Ｓｉｎの周波数を測定し、その測定値Ｆを制御回路２に出力する。制御回路２は、周波数の測定値Ｆを電圧Ｅｓに変換し、その電圧Ｅｓの信号を生成して積分器４０に出力する。このため、積分器４０はキャパシタ成分のチャージを必要としないので、信号Ｅｂの収束時間が短縮される。
【００３４】
また、制御回路２は、電圧Ｅｓの設定後、ループフィルタ３２のカットオフ周波数ｆｃが、例えば１（Hz）となるように乗算器４１，４２のタップ係数Ａ，Ｂを設定し、ＰＬＬ回路３をリセットするリセット信号ＲＳＴを出力する。これにより、分周回路３０，３４のカウンタ値が初期化されて初期位相の状態から分周が開始されるため、出力クロック信号Ｓｏｕｔの周波数が目標値にセットされた状態から安定な位相同期が開始される。
【００３５】
図４は測定回路１の一例を示す構成図である。測定回路１は、パルス生成回路１００と、複数のカウンタ回路（＃０〜＃１０２３）１１と、加算器１２と、積算回路１３と、タイミング検出回路１４と、平均値算出回路１５と、周波数算出回路１６とを有する。
【００３６】
パルス生成回路１００は、生成回路の一例であり、入力クロック信号Ｓｉｎを、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらすことにより複数のパルス信号ｆ０〜ｆ１０２３を生成する。より具体的には、パルス生成回路１００は、入力クロック信号Ｓｉｎを分周する複数の分周回路（＃０〜＃１０２３）１０を有する。複数の分周回路１０は、それぞれ、個別の設定値ｉに応じたタイミングで分周を開始することにより、入力クロック信号Ｓｉｎを、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらす。これにより、入力クロック信号Ｓｉｎ内の様々な位置に不規則に分布するギャップＧを複数のパルス信号ｆ０〜ｆ１０２３に広く含めることができるため、後述するように、入力クロック信号ＳｉｎのギャップＧの影響が容易に低減される。
【００３７】
分周回路１０は、内蔵するカウンタ回路（以下、「内蔵カウンタ」と表記）により入力クロック信号Ｓｉｎを分周する。設定値ｉは、分周を開始するときの内蔵カウンタのカウンタ値、つまりカウンタ値の初期値を示す。なお、本実施例において、カウンタ回路１１及び分周回路１０の個数は１０２４個であるが、限定はない。
【００３８】
例えば、分周回路（＃０）１０は、カウンタ値を０として分周を開始し、分周回路（＃１）１０は、カウンタ値を１４として分周を開始する。設定値ｉは、パルス信号ｆ０〜ｆ１０２３の間で均等にずれるように決定されている。なお、各パルス信号ｆ０〜ｆ１０２３のパルスの間隔は、入力クロック信号Ｓｉｎ内のギャップＧの分布の不規則性ため、一定ではないが、複数のカウンタ回路１１が、ギャップＧの分布に応じて変動するパルス間隔をそれぞれ計測するため、不規則なギャップＧの影響の低減が可能となる。
【００３９】
ｉ＝ＩＮＴ［｛（１０２４−ｎ）／１０２４｝×１４５３６］ ・・・（１）
【００４０】
例えば、分周回路１０が１４５３６分周を行う場合、各分周回路（＃０〜＃１０２３）１０の設定値ｉは、上記の式（１）から算出される。式（１）において、ＩＮＴは、小数点以下を切り捨てる関数であり、ｎは分周回路１０の識別番号（＃１〜＃１０２３）である。
【００４１】
複数の分周回路（＃０〜＃１０２３）１０は、パルス信号ｆ０〜ｆ１０２３を複数のカウンタ回路（＃０〜＃１０２３）１１にそれぞれ出力する。複数のカウンタ回路１１は、システムクロック信号ＣＬＫｓに基づき、複数のパルス信号ｆ０〜ｆ１０２３のパルス間隔をそれぞれ測定する。
【００４２】
カウンタ回路１１は、後述するように、パルス信号ｆ０〜ｆ１０２３の隣り合うパルス間の長さをシステムクロック信号ＣＬＫｓでカウントすることにより、パルス間隔を測定する。複数のカウンタ回路（＃０〜＃１０２３）１１は、それぞれ、パルス信号ｆ０〜ｆ１０２３のパルス間隔の測定値Ｎ０〜Ｎ１０２３を加算器１２に出力する。
【００４３】
加算器１２は、パルス間隔の測定値Ｎ０〜Ｎ１０２３の各々を加算して合計値Ｎｓｕｍを算出し、積算回路１３に出力する。積算回路１３は、Ｋ周期分の合計値Ｎｓｕｍを積算して平均値算出回路１５に出力する。
【００４４】
タイミング検出回路１４は、積算回路１３に合計値Ｎｓｕｍの積算のタイミングを通知する。タイミング検出回路１４は、積算対象となる周期数Ｋが設定されており、複数のパルス信号ｆ０〜ｆ１０２３のうち、最も遅い位相のパルス信号ｆ１０２３のパルスを計数し、計数したパルス数がＫに達したとき、積算回路１３に積算タイミングを通知する。
【００４５】
積算回路１３は、加算器１２から合計値Ｎｓｕｍが入力されるたび、合計値Ｎｓｕｍを積算し、その積算値ΣＮｓｕｍを、タイミング検出回路１４からの通知に応じ平均値算出回路１５に出力する。これにより、積算回路１３は、Ｋ周期分の合計値Ｎｓｕｍを積算する。
【００４６】
平均値算出回路１５は、複数のカウンタ回路１１のＫ周期分の各測定値Ｎ０〜Ｎ１０２３の平均値Ｎａｖを算出する。より具体的には、平均値算出回路１５は、積算値ΣＮｓｕｍを、カウンタ回路１１の数である１０２４で除算することにより平均値Ｎａｖを算出する。
【００４７】
Ｆ＝Ｋ・Ｆｓ／Ｎａｖ      ・・・（２）
【００４８】
周波数算出回路１６は、平均値Ｎａｖから入力クロック信号Ｓｉｎの周波数Ｆ（周波数の測定値Ｆ）を算出する。周波数算出回路１６は、例えば、上記の式（２）から周波数Ｆを算出する。式（２）において、数値Ｆｓはシステムクロック信号ＣＬＫｓの周波数である。
【００４９】
図５は、測定回路１の動作例を示すタイムチャートである。複数の分周回路１０は、上述したように、それぞれ、個別の設定値ｉに応じたタイミングで入力クロック信号Ｓｉｎの分周を開始する。このため、複数の分周回路１０は、パルス位相が内蔵カウンタの一定のカウンタ値分だけずれた複数のパルス信号ｆ０〜ｆ１０２３を容易に生成することができる。
【００５０】
例えば、図４の分周回路（＃０）１０は、設定値ｉ＝０に基づきカウンタ値が０であるときから入力クロック信号Ｓｉｎの分周を開始し、パルス信号ｆ０を生成する。分周回路（＃１）１０は、設定値ｉ＝１４に基づきカウンタ値が１４であるときから入力クロック信号Ｓｉｎの分周を開始し、パルス信号ｆ１を生成する。分周回路（＃２）１０は、設定値ｉ＝２９に基づきカウンタ値が２９であるときから入力クロック信号Ｓｉｎの分周を開始し、パルス信号ｆ２を生成する。
【００５１】
このように、複数の分周回路１０の間では各々の設定値ｉが均等にずれているため、パルス信号ｆ０〜ｆ１０２３のパルス位相は、内蔵カウンタの一定のカウンタ値分だけずれている。しかし、入力クロック信号Ｓｉｎ内にはギャップＧが様々な位置に不規則に分布するため、パルス信号ｆ０〜ｆ１０２３の各パルス間の時間間隔（例えばΔＴ１，ΔＴ２参照）は一定とはならない。
【００５２】
複数のカウンタ回路１１は、パルス信号ｆ０〜ｆ１０２３のパルス間隔をそれぞれ測定する。より具体的には、カウンタ回路１１は、パルス信号ｆ０〜ｆ１０２３の隣り合うパルス間の時間間隔をシステムクロック信号ＣＬＫｓでカウントすることにより、パルス間隔を測定する。以下に比較例を挙げて、本実施例におけるパルス間隔の測定による周波数の測定の利点を述べる。
【００５３】
図６は、入力クロック信号Ｓｉｎの周波数測定手法の比較例を示すタイムチャートである。入力クロック信号Ｓｉｎの周波数は、入力クロック信号Ｓｉｎの１周期内（符号Ｃ参照）のシステムクロック信号ＣＬＫｓのカウント数（つまりクロック数）に基づき測定される。
【００５４】
Ｆ＝Ｋ’・Ｆｓ／Ｎ’      ・・・（３）
【００５５】
入力クロック信号Ｓｉｎの周波数Ｆは、例えばシステムクロック信号ＣＬＫｓのＫ’周期分のカウント数Ｎ’を計数した場合、上記の式（３）から算出される。ここで、カウント数Ｎ’の１カウント当たりの変化量は、周波数測定の分解能に相当する。
【００５６】
Ｕ＝｛（Ｎ’＋１）−Ｎ’｝・１０６／Ｎ’    ・・・（４）
【００５７】
したがって、周波数精度Ｕは、例えば上記の式（４）から算出される。例えば、カウント数Ｎ’がおよそ１００万である場合、周波数精度は１（ppm）程度となる。
【００５８】
入力クロック信号Ｓｉｎは、ギャップＧを有しているため、点線で示されるように、カウント数Ｎ’の計数を開始及び終了するエッジの位置にばらつきが存在する。このため、カウント数Ｎ’の計数開始及び計数終了のタイミングが、周波数測定ごとに例えば±１０カウントの範囲でばらつく。
【００５９】
このとき、カウント数Ｎ’は最大で±２０ばらつくことになるため、例えば、カウント数Ｎ’がおよそ１００万である場合、周波数精度が±２０（ppm）程度となり分解能が低下する。これに対し、システムクロック信号ＣＬＫｓの周波数を高くしても、ばらつきの量が増えるだけであるため、分解能は向上されない。
【００６０】
しかし、測定時間を延長してカウント数Ｎ’を増加させれば、分解能を向上することができる。例えばカウント数Ｎ’がおよそ２０００万である場合、ばらつきの影響が低減され、周波数精度は１（ppm）程度となる。しかし、この場合、例えば周波数Ｆｓを１６０（MHz）とすると、１（ppm）程度の周波数精度を実現するためにおよそ１２５（ms）の測定時間を要するため、短時間内の位相同期処理は難しい。
【００６１】
これに対し、本実施例では、複数の分周回路１０が、相違するタイミングで入力クロック信号Ｓｉｎの分周を開始することにより、パルス位置をずらしたパルス信号ｆ０〜ｆ１０２３を生成する。すなわち、生成回路１００は、入力クロック信号Ｓｉｎを、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらすことにより複数のパルス信号ｆ０〜ｆ１０２３を生成する。このため、パルス信号ｆ０〜ｆ１０２３により、ギャップＧの影響による入力クロック信号Ｓｉｎのエッジのばらつき（図６参照）が高精度に再現される。
【００６２】
また、複数のカウンタ回路１１は、パルス信号ｆ０〜ｆ１０２３のパルス間隔を並行して測定できるため、測定時間が短縮される。なお、本実施例において、複数のカウンタ回路１１は、１周期ずつパルス間隔を測定したが、一度にＫ周期分のパルス間隔を測定してもよい。この場合、積算回路１３による積算処理は不要となる。
【００６３】
さらに、平均値算出回路１５は、パルス間隔の測定値Ｎ０〜Ｎ１０２３の平均値Ｎａｖを算出し、周波数算出回路１６は、平均値Ｎａｖから入力クロック信号Ｓｉｎの周波数を算出する。このため、測定回路１は、パルス位置のばらつきの影響、つまりギャップＧによる影響を低減することができ、高精度に周波数を測定することができる。
【００６４】
また、複数のカウンタ回路１１は、パルス信号ｆ０〜ｆ１０２３のＫ周期分のパルス間隔を測定する。すなわち、複数のカウンタ回路１１は、それぞれ、パルス間隔を複数回測定する。このため、図６を参照して述べたように、周波数の分解能が向上する。なお、カウンタ回路１１によるパルス間隔の測定回数は１回でもよい。
【００６５】
図７には、比較例及び実施例の周波数精度のシミュレーション結果が示されている。比較例では、図６に示される方法により入力クロック信号Ｓｉｎの周波数を測定し、実施例では、図４に示される構成により入力クロック信号Ｓｉｎの周波数を測定する。なお、本シミュレーションでは、入力クロック信号Ｓｉｎの周波数を一例として１０（KHz）とし、測定回数（「回数」参照）を６０００回とし、また、測定の周期数Ｋを一例として６４周期とする。
【００６６】
比較例と実施例の各シミュレーション結果を対比すると理解されるように、実施例によると、比較例のおよそ１０倍の周波数精度が得られる。
【００６７】
また、図８には、比較例及び実施例の周期ごとの周波数精度のシミュレーション結果が示されている。本シミュレーションでは、入力クロック信号Ｓｉｎの周波数を一例として１０（KHz）とし、測定の周期数Ｋを、１６周期、３２周期、４８周期、及び６４周期とする。なお、１６周期、３２周期、４８周期、及び６４周期の周期数Ｋは、測定時間に換算すると１．５（ms）、２．９９（ms）、４．４９（ms）、及び５．９８（ms）となる。
【００６８】
図８は、比較例及び実施例の周波数精度の最大値、最小値、及びその差分を示す。例えば１６周期について見ると、比較例では差分が４０．７（ppm）であるのに対し、実施例では差分が３．４（ppm）に低減されている。また、他の周期数においても、実施例によると、比較例より精度が向上されている。
【００６９】
このように、測定回路１は、高精度かつ高速に入力クロック信号Ｓｉｎの周波数を測定できる。
【００７０】
制御回路２は、上述したように、測定回路１で測定した周波数の測定値Ｆに応じた電圧Ｅｓを、ループフィルタ３２の積分器４０に設定する。このため、ＰＬＬ回路３は、ループフィルタ３２の応答特性によらず、測定回路１で測定した周波数に基づき入力クロック信号Ｓｉｎに対し位相同期処理を行うため、位相同期処理の所要時間が低減される。
【００７１】
より具体的には、ループフィルタ３２は、測定回路１で測定した周波数に基づき制御信号Ｖを生成する。このため、ＶＣＯ３３の出力クロック信号Ｓｏｕｔは短時間で入力クロック信号Ｓｉｎに位相同期することができる。
【００７２】
図９は、位相同期回路の動作例を示すフローチャートである。図９において、ステップＳｔ１〜Ｓｔ４は、測定回路１における入力クロック信号Ｓｉｎの周波数の測定処理である。制御回路２は、測定回路１が周波数の測定処理を行っている間、例えばリセット信号ＲＳＴによりＰＬＬ回路３の動作を停止制御してもよい。
【００７３】
測定回路１は、例えば図８のシミュレーション結果に基づき１６周期分のパルス間隔を測定する。この場合、周波数精度は、最低でも−２．２（ppm）となるため、十分に高精度な位相同期が可能である。
【００７４】
まず、複数の分周回路１０は、それぞれ、個別の設定値ｉに応じた開始タイミングで入力クロック信号Ｓｉｎを分周する（ステップＳｔ１）。これにより、入力クロック信号Ｓｉｎが、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらされ、複数のパルス信号ｆ０〜ｆ１０２３が生成される。
【００７５】
次に、複数のカウンタ回路１１は、それぞれ、複数のパルス信号ｆ０〜ｆ１０２３のパルス間隔をそれぞれ測定する（ステップＳｔ２）。次に、平均値算出回路１５は、パルス間隔の各測定値Ｎ０〜Ｎ１０２３の平均値Ｎａｖを算出する（ステップＳｔ３）。次に、周波数算出回路１６は、平均値Ｎａｖから入力クロック信号Ｓｉｎの周波数を算出する（ステップＳｔ４）。
【００７６】
測定回路１は、このようにして測定した周波数の測定値Ｆを、制御回路２に出力する。なお、周波数の測定時間は、図８を参照すると、おおよそ１．５（ms）である。
【００７７】
次に、制御回路２は、周波数の測定値Ｆに応じた電圧Ｅｓを、ループフィルタ３２の積分器４０に設定する（ステップＳｔ５）。これにより、ループフィルタ３２から出力される制御信号Ｖの電圧値は、周波数の測定値Ｆに応じた値となるので、ＶＣＯ３３の出力クロック信号Ｓｏｕｔが迅速に入力クロック信号Ｓｉｎに位相同期する。
【００７８】
次に、制御回路２は、ＰＬＬ回路３にリセット信号ＲＳＴを出力することによりＰＬＬ回路３をリセットする（ステップＳｔ６）。これにより、分周回路３０，３４は、位相が初期化される。
【００７９】
次に、制御回路２は、ループフィルタ３２のカットオフ周波数ｆｃが例えば１（Hz）となるように、乗算器４１，４２に対しタップ係数Ａ，Ｂを設定する（ステップＳｔ７）。次に、ＰＬＬ回路３は、周波数の測定値Ｆに基づき入力クロック信号Ｓｉｎに対し位相同期処理を行う（ステップＳｔ８）。
【００８０】
このようにして、ＰＬＬ回路３は、１．５（ms）の周波数測定期間を経て、１（kHz）のカットオフ周波数ｆｃでの位相同期処理を開始する。なお、ＰＬＬ回路３の動作開始後、制御回路２は、積分器４０に対する電圧Ｅｓの設定を行わず、また、測定回路１は、測定の終了後、制御回路２の制御により測定動作を停止する。
【００８１】
本実施例において、測定回路１が測定した周波数は、位相同期回路の起動時の位相同期処理に用いられるが、起動後の周波数のホールドオーバー（Holdover）に用いられてもよい。ホールドオーバーとは、障害により入力クロック信号Ｓｉｎから周波数を引き込むことが不可能となった場合、予め用意した所定の周波数により位相同期を行う機能である。この場合の実施例について以下に説明する。
【００８２】
図１０は、位相同期回路の他例を示す構成図である。図１０において、図１と共通する構成については同一の符号を付し、その説明を省略する。
【００８３】
位相同期回路は、測定回路１ａと、ラッチ回路６と、障害検出回路７と、ＰＬＬ回路３ａと、発振器５とを有する。ＰＬＬ回路３ａは、分周回路３０，３４と、位相比較回路３１と、ループフィルタ３２と、ＶＣＯ３３と、セレクタ回路３５とを有する。
【００８４】
測定回路１ａは、先の実施例とは異なり、位相同期回路の起動後も、入力クロック信号Ｓｉｎの周波数測定を継続する。このため、測定回路１ａは、以下に述べるように、パルス信号ｆ０〜ｆ１０２３の測定値Ｎ０〜Ｎ１０２３を繰り返し保持する手段を備える。
【００８５】
図１１は、測定回路１ａを示す構成図である。図１１において、図４と共通する構成については同一の符号を付し、その説明を省略する。
【００８６】
測定回路１ａは、複数のカウンタ回路１１を有するパルス生成回路１００と、複数のカウンタ回路（＃０〜＃１０２３）１１と、平均値算出回路１５ａと、周波数算出回路１６と、メモリ１７と、メモリ制御回路１８とを有する。複数のカウンタ回路１１は、パルス間隔の測定を完了するたびに、測定値Ｎ０〜Ｎ１０２３をメモリ１７に格納し、カウンタ値をリセットして測定を再開する。メモリ１７は、カウンタ回路１１が測定したＫ周期分のパルス間隔の測定値Ｎ０〜Ｎ１０２３を保持する。
【００８７】
メモリ制御回路１８は、パルス信号ｆ０〜ｆ１０２３の周期に応じてメモリ１７内の測定値Ｎ０〜Ｎ１０２３の書き込み対象アドレスを制御する。メモリ制御回路１８は、パルス信号ｆ１０２３のパルス数を計数することにより、測定したパルス間隔の周期数を計数する。メモリ制御回路１８は、周期数が設定値Ｋに達すると、書き込み対象アドレスを初期値にリセットする。これにより、メモリ１７には、Ｋ周期分のパルス間隔の測定値Ｎ０〜Ｎ１０２３が繰り返して書き込まれる。
【００８８】
メモリ１７は、以下に述べるように、一例として、２次元的に配置された格納領域に測定値Ｎ０〜Ｎ１０２３を格納する。
【００８９】
図１２は、メモリ１７の一例を示す構成図である。メモリ１７の格納領域は、２つのアドレスＸ，Ｙにより特定される。メモリ１７に測定値Ｎ０〜Ｎ１０２３を書き込むとき、アドレスＸは測定の周期１〜Ｋに応じて決定され、アドレスＹはカウンタ回路１１の識別番号に応じて決定される。なお、Ｎ（Ｘ，Ｙ）は、アドレスＸ，Ｙに格納された測定値Ｎ０〜Ｎ１０２３を示す。
【００９０】
例えば、１周期目にカウンタ回路（＃０）１１により測定された測定値Ｎ０は、アドレスＸ＝１，Ｙ＝０にＮ（１，０）として格納され、１周期目にカウンタ回路（＃１）１１により測定された測定値Ｎ１は、アドレスＸ＝１，Ｙ＝１にＮ（１，１）として格納される。また、２周期目にカウンタ回路（＃０）１１により測定された測定値Ｎ０は、アドレスＸ＝２，Ｙ＝０にＮ（２，０）として格納され、２周期目にカウンタ回路（＃１）１１により測定された測定値Ｎ１は、アドレスＸ＝２，Ｙ＝１にＮ（２，１）として格納される。
【００９１】
アドレスＸは、メモリ制御回路１８により制御される。メモリ制御回路１８は、周期数に従って書き込み対象のアドレスＸを決定し、周期数が設定値Ｋに達すると、アドレスＸを０にリセットする。これにより、メモリ１７には、Ｋ周期分のパルス間隔の測定値Ｎ０〜Ｎ１０２３が繰り返し書き込まれる。
【００９２】
再び図１１を参照すると、メモリ制御回路１８は、周期数が設定値Ｋに達したとき、平均値算出回路１５ａに算出指示ＣＴを出力する。平均値算出回路１５ａは、算出指示ＣＴに従い、メモリ１７から全測定値Ｎ（Ｘ，Ｙ）を読み出して、平均値Ｎａｖを算出する。
【００９３】
【数１】
2017108254.tif 000003
【００９４】
平均値算出回路１５ａは、上記の式（５）から平均値Ｎａｖを算出する。つまり、平均値算出回路１５ａは、メモリ１７に格納された全測定値Ｎ（Ｘ，Ｙ）をカウンタ回路１１の個数１０２４で除算することにより平均値Ｎａｖを算出する。平均値算出回路１５ａは、算出した平均値Ｎａｖを周波数算出回路１６に出力する。これにより、周波数の測定値Ｆが得られる。
【００９５】
再び図１０を参照すると、測定回路１ａは、周波数の測定値Ｆをラッチ回路６に出力する。ラッチ回路６は、障害検出回路７からのホールドオーバー信号Ｈｄに応じ周波数の測定値Ｆを保持する。ラッチ回路６は、保持された周波数の測定値Ｆを示す周波数信号Ｆｖをセレクタ回路３５に出力する。
【００９６】
障害検出回路７は、位相同期回路が実装された装置内の障害を検出し、障害を検出した場合、ホールドオーバー信号Ｈｄを出力するとともに、セレクタ回路３５に出力する選択信号ＳＥＬの信号値（例えば０または１）を切り替える。
【００９７】
セレクタ回路３５は、選択回路の一例であり、選択信号ＳＥＬの信号値に応じ、ラッチ回路６から入力された周波数信号Ｆｖとループフィルタ３２から入力された差分信号Ｄの一方を選択する。なお、差分信号Ｄは、出力クロック信号Ｓｏｕｔと入力クロック信号Ｓｉｎの位相差を示すものであり、位相比較回路３１において生成される。
【００９８】
セレクタ回路３５は、例えば、選択信号ＳＥＬの信号値が０である場合、差分信号Ｄを選択して、制御信号ＶとしてＶＣＯ３３に出力し、選択信号ＳＥＬの信号値が１である場合、周波数信号Ｆｖを選択して、制御信号ＶとしてＶＣＯ３３に出力する。ＶＣＯ３３は、セレクタ回路３５から入力された制御信号Ｖに基づき出力クロック信号Ｓｏｕｔの周波数を制御する。
【００９９】
障害検出回路７は、障害が未検出である場合、選択信号ＳＥＬの信号値を０とし、障害を検出した場合、選択信号ＳＥＬの信号値を１とする。このため、障害発生時、セレクタ回路３５は、周波数信号ＦｖをＶＣＯ３３に出力する。ＶＣＯ３３は、周波数信号Ｆｖに応じた周波数の出力クロック信号Ｓｏｕｔを出力する。これにより、測定回路１ａの測定値Ｆがホールドオーバー時に用いられる。
【０１００】
例えば、本実施例とは異なり、ループフィルタ３２から出力される差分信号Ｄを平均化して、ホールドオーバー時にＶＣＯ３３に出力することも可能である。しかし、この場合、ＰＬＬ回路３，３ａは、入力クロック信号Ｓｉｎが安定していても、入力クロック信号Ｓｉｎと出力クロック信号Ｓｏｕｔの位相差を合わせるように動作するため、出力クロック信号Ｓｏｕｔの周波数にずれが生ずるという問題がある。さらに、この場合、ＰＬＬ回路３，３ａのフィードバック制御系が安定するまでは差分信号Ｄの蓄積が不可能であるため、ホールドオーバー機能を実行できないという問題もある。
【０１０１】
これに対し、本実施例の位相同期回路は、ホールドオーバー時、ＰＬＬ回路３のフィードバック制御系を切り離し、測定回路１ａにより短時間内に高精度で測定した周波数を用いるため、上記の問題は生じない。
【０１０２】
なお、これまで述べた実施例において、入力クロック信号ＳｉｎはギャップＧを有しているが、ギャップＧを有していない入力クロック信号Ｓｉｎの場合でも、上述した内容と同様の効果は得られる。さらに、入力クロック信号Ｓｉｎは、光信号から得られたものであっても、電気信号から得られたものであってもよく、限定はない。
【０１０３】
これまで述べたように、実施例に係る位相同期回路は、生成回路１００と、複数のカウンタ回路１１と、平均値算出回路１５，１５ａと、周波数算出回路１６と、ＰＬＬ回路３，３ａとを有する。生成回路１００は、入力クロック信号Ｓｉｎを、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらすことにより複数のパルス信号ｆ０〜ｆ１０２３を生成する。複数のカウンタ回路１１は、複数のパルス信号ｆ０〜ｆ１０２３のパルス間隔をそれぞれ測定する。
【０１０４】
平均値算出回路１５，１５ａは、複数のカウンタ回路１１の各測定値Ｎ０〜Ｎ１０２３の平均値Ｎａｖを算出する。周波数算出回路１６は、平均値Ｎａｖから入力クロック信号Ｓｉｎの周波数を算出する。ＰＬＬ回路３，３ａは、周波数算出回路１６が算出した周波数に基づき入力クロック信号Ｓｉｎに対し位相同期処理を行う。
【０１０５】
上記の構成によると、生成回路１００は、入力クロック信号Ｓｉｎを、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらすことにより複数のパルス信号ｆ０〜ｆ１０２３を生成する。このため、パルス信号ｆ０〜ｆ１０２３により、ギャップＧの影響による入力クロック信号Ｓｉｎのエッジのばらつきが高精度に再現される。
【０１０６】
また、複数のカウンタ回路１１は、パルス信号ｆ０〜ｆ１０２３のパルス間隔を並行して測定できるため、入力クロック信号Ｓｉｎの周波数の測定時間が短縮される。さらに、平均値算出回路１５は、パルス間隔の測定値Ｎ０〜Ｎ１０２３の平均値Ｎａｖを算出し、周波数算出回路１６は、平均値Ｎａｖから入力クロック信号Ｓｉｎの周波数を算出する。このため、ギャップＧによる影響を低減して、高精度に周波数を測定することが可能となる。
【０１０７】
そして、ＰＬＬ回路３，３ａは、ループフィルタ３２の応答特性によらず、周波数算出回路１６が算出した周波数に基づき入力クロック信号Ｓｉｎに対し位相同期処理を行うため、位相同期処理の所要時間が低減される。
【０１０８】
また、実施例に係る位相同期方法は、以下のステップを含む。
ステップ（１）：入力クロック信号Ｓｉｎを、入力クロック信号Ｓｉｎのクロック数が均等となる間隔でずらすことにより複数のパルス信号ｆ０〜ｆ１０２３を生成する。
ステップ（２）：複数のパルス信号ｆ０〜ｆ１０２３のパルス間隔をそれぞれ測定する。
ステップ（３）：その測定値の各々の平均値Ｎａｖを算出する。
ステップ（４）：その算出した周波数に基づき入力クロック信号Ｓｉｎに対し位相同期処理を行う。
【０１０９】
実施例に係る位相同期方法は、上記の位相同期回路と同様の構成を含むので、上述した内容と同様の作用効果を奏する。
【０１１０】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１１１】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成する生成回路と、
前記複数のパルス信号のパルス間隔をそれぞれ測定する複数のカウンタ回路と、
前記複数のカウンタ回路の各測定値の平均値を算出する平均値算出回路と、
前記平均値から前記入力クロック信号の周波数を算出する周波数算出回路と、
前記周波数算出回路が算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行うＰＬＬ回路とを有することを特徴とする位相同期回路。
（付記２）  前記生成回路は、前記入力クロック信号をそれぞれ分周する複数の分周回路を有し、
前記複数の分周回路は、それぞれ、個別の設定値に応じたタイミングで分周を開始することにより、前記入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことを特徴とする付記１に記載の位相同期回路。
（付記３）  前記複数のカウンタ回路は、それぞれ、前記パルス間隔を複数回測定することを特徴とする付記１または２に記載の位相同期回路。
（付記４）  前記ＰＬＬ回路は、
制御信号に応じた周波数の出力クロック信号を出力する発振器と、
前記出力クロック信号と前記入力クロック信号の位相差を示す差分信号をフィルタリングすることにより前記制御信号を生成するフィルタ回路とを有し、
前記フィルタ回路は、前記周波数算出回路が算出した周波数に基づき前記制御信号を生成することを特徴とする付記１乃至３の何れかに記載の位相同期回路。
（付記５）  前記ＰＬＬ回路は、
出力クロック信号を出力する発振器と、
前記出力クロック信号と前記入力クロック信号の位相差を示す差分信号をフィルタリングするフィルタ回路と、
前記周波数算出回路が算出した周波数を示す周波数信号と前記フィルタ回路によりフィルタリングされた前記差分信号の一方を選択し、前記発振器に出力する選択回路を有し、
前記発振器は、前記選択回路から入力された信号に基づき前記出力クロック信号の周波数を制御することを特徴とする付記１乃至３の何れかに記載の位相同期回路。
（付記６）  入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことにより複数のパルス信号を生成し、
前記複数のパルス信号のパルス間隔をそれぞれ測定し、
該測定値の各々の平均値を算出し、
前記平均値から前記入力クロック信号の周波数を算出し、
該算出した周波数に基づき前記入力クロック信号に対し位相同期処理を行うことを特徴とする位相同期方法。
（付記７）  前記入力クロック信号をそれぞれ分周することにより前記複数のパルス信号を生成し、
個別の設定値に応じたタイミングで該分周を開始することにより、前記入力クロック信号を、前記入力クロック信号のクロック数が均等となる間隔でずらすことを特徴とする付記６に記載の位相同期方法。
（付記８）  前記パルス間隔を複数回測定することを特徴とする付記６または７に記載の位相同期方法。
（付記９）  前記算出した周波数に基づき制御信号を生成し、
発振器から、前記制御信号に応じた周波数の出力クロック信号を出力することを特徴とする付記６乃至８の何れかに記載の位相同期方法。
（付記１０）  発振器から出力される出力クロック信号と前記入力クロック信号の位相差を示す差分信号をフィルタリングし、
前記算出した周波数を示す周波数信号と該フィルタリングされた前記差分信号の一方を選択し、
前記発振器から、該選択した信号に応じた周波数の前記出力クロック信号を出力することを特徴とする付記６乃至８の何れかに記載の位相同期方法。
【符号の説明】
【０１１２】
１，１ａ       測定回路
２        制御回路
３，３ａ       ＰＬＬ回路
１０        分周回路
１１        カウンタ回路
１５，１５ａ       平均値算出回路
１６        周波数算出回路
３２        ループフィルタ
３３        ＶＣＯ
３５        セレクタ回路
１００       生成回路
【図１】
2017108254.tif 000004
【図２】
2017108254.tif 000005
【図３】
2017108254.tif 000006
【図４】
2017108254.tif 000007
【図５】
2017108254.tif 000008
【図６】
2017108254.tif 000009
【図７】
2017108254.tif 000010
【図８】
2017108254.tif 000011
【図９】
2017108254.tif 000012
【図１０】
2017108254.tif 000013
【図１１】
2017108254.tif 000014
【図１２】
2017108254.tif 000015