(57)【要約】【課題】半導体パッケージ基板の反りを低減し、さらに高低温環境下においても半導体パッケージ基板の外縁部および側面の欠けや割れの抑制および防止する製造方法、半導体パッケージ基板、半導体パッケージを提供する。【解決手段】コア基材と、記コア基材に積層される少なくとも２層以上の絶縁樹脂と、絶縁樹脂の間、または絶縁樹脂の表面、またはコア基材の表面に形成される配線パターンと、配線パターンの少なくとも一部と接続する電極パッドと、絶縁樹脂の内、コア基材から最も離れている絶縁樹脂に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジストと、コア基材および絶縁樹脂の側面に形成された応力緩和層とを含む半導体パッケージ基板と、応力緩和層に積層された接着層を介して貼付けられたスティフナとを含む、スティフナ付き半導体パッケージ基板。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線パターンおよび絶縁樹脂が積層された半導体パッケージ基板の最表面の少なくとも一部あるいは該半導体パッケージ基板の側面に応力緩和層を形成する応力緩和層形成工程と、
前記応力緩和層形成工程後に、前記応力緩和層を介して前記半導体パッケージ基板にスティフナを貼付けるスティフナ貼付け工程とを含むスティフナ付き半導体パッケージ基板の製造方法。
【請求項２】
前記応力緩和層の厚さは１０μｍ以上１ｍｍ以下の範囲である請求項１に記載のスティフナ付き半導体パッケージ基板の製造方法。
【請求項３】
前記応力緩和層の材質は樹脂である請求項１または２に記載のスティフナ付き半導体パッケージ基板の製造方法。
【請求項４】
前記スティフナの外形寸法は前記半導体パッケージ基板の外形寸法よりも０．１ｍｍ以上５ｍｍ以下の範囲で大きい、請求項１から３のいずれかに記載のスティフナ付き半導体パッケージ基板の製造方法。
【請求項５】
前記スティフナの外縁部が前記半導体パッケージ基板側面を被覆するように基板厚さ方向に屈曲した屈曲部を有する、請求項１から４のいずれかに記載のスティフナ付き半導体パッケージ基板の製造方法。
【請求項６】
前記屈曲部の寸法は前記半導体パッケージ基板の厚さ以上である請求項５に記載のスティフナ付き半導体パッケージ基板の製造方法。
【請求項７】
コア基材と、
前記コア基材に積層される少なくとも２層以上の絶縁樹脂と、
前記絶縁樹脂の間、または該絶縁樹脂の表面、または前記コア基材の表面に形成される配線パターンと、
前記配線パターンの少なくとも一部と接続する電極パッドと、
前記絶縁樹脂の内、前記コア基材から最も離れている該絶縁樹脂に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジストと、
前記コア基材および前記絶縁樹脂の側面に形成された応力緩和層とを含む半導体パッケージ基板と、
前記応力緩和層に積層された接着層を介して貼付けられたスティフナとを含む、スティフナ付き半導体パッケージ基板。
【請求項８】
請求項８に記載のスティフナ付き半導体パッケージ基板と、アンダーフィルを介して前記電極パッドに接続された半導体チップとを含む、半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スティフナ付き半導体パッケージ基板、および半導体パッケージに関する。
【背景技術】
【０００２】
半導体チップとマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。
【０００３】
また、半導体パッケージ基板は、基板内の配線幅、ピッチを各層で変化させることで、半導体チップ、マザーボード相互の線幅、ピッチに変換し電気的接続を得ている。
【０００４】
一方、半導体パッケージ基板と半導体チップの接続・実装方式は使用する状況により様々あるが半導体チップと半導体パッケージ基板をはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は半導体チップの端子面を基板側の端子面に配置することにより多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。
【０００５】
しかし、基板の厚さが薄い半導体パッケージ基板および、コア基材を有しないいわゆるコアレス基板に半導体チップをフリップチップ実装する際に、はんだ接合するために高温炉にて加熱する。この時に半導体パッケージ基板に反りが発生し、半導体チップと半導体パッケージ基板間の隣接するはんだ同士が離れ、接続のオープン不良が生じる。あるいは、逆にはんだが一体化することにより接続がショートの状態となる等の不具合が発生し、適切にはんだ接合ができない問題がある。さらに、はんだ接合後の冷却時には半導体チップと半導体パッケージ基板の線膨張係数（ＣＴＥ）の差の影響で半導体パッケージが反り、はんだバンプに応力が発生し、はんだにクラックが生じる。これらの影響により、製造の歩留まりやはんだ接合部の信頼性を十分に確保できない問題がある。
【０００６】
そこで従来から、半導体パッケージ基板の半導体チップを搭載する面および搭載面と反対面にスティフナと呼ばれる高い剛性を有する金属および樹脂材料の枠状の補強材を形成することが実施されている。そのようにするとはんだ接合の加熱時および冷却時の基板の反りが抑制され、実装後の反りやはんだバンプに生じる応力を低減し、接続信頼性を確保している。
【０００７】
また、近年では高性能なシステムを短期間で開発するために従来のＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）だけでなく、１つのパッケージ上で大規模なシステムを構築するＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）が用いられている。例えば、ＣＰＵ・ＧＰＵと大容量メモリ等の複数の半導体チップを１つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、３次元に配置する形態もある。
【０００８】
また、２、３次元に複数の半導体チップを配置する形態においては、半導体パッケージ基板には数μｍ幅の微細配線や数十μｍピッチのマイクロバンプの形成が求められている。これらの狭いバンプピッチの実装を実現するために、コア部に寸法安定性が高い材料を用いたインターポーザが提案されている。例えば、基板のコア部が半導体チップと材料が同じであるシリコンインターポーザや高い絶縁性を有し、半導体チップと線膨張係数が近いガラスインターポーザなどが提案されている。
【０００９】
図５は従来の半導体パッケージの構成を示す断面図である。フリップチップ実装方式を用いて半導体チップを半導体パッケージ基板に配置した構造の例である。半導体チップ１と半導体パッケージ基板２がはんだバンプ３を介して接合されている。また、半導体チップ搭載面外縁部にスティフナ４を配置している。
【００１０】
図６は半導体パッケージ基板の構造を示す図である。半導体パッケージ基板の中心部にはガラスエポキシ樹脂やガラス、シリコン板を用いたコア基材６を形成している。またコア基材の上下に配線パターン７、絶縁樹脂８の順に積層されている。さらに各配線パターン層の導通のため、コア層およびビルドアップ層にスルーホール電極９またはビア１０を設けている。また、最上部または最下部の絶縁樹脂層上にはソルダーレジスト１１が形成され、ソルダーレジストがない部分は電極パッド１２が形成されている。
【００１１】
ここで、シリコンインターポーザやガラスインターポーザなどはコア部の弾性率が従来のガラスエポキシ系材料と比較して高いため、基板搬送時の基板とケースの接触および実装工程のジグ装着時などのジグと基板の接触により容易にコア部外縁部および側面に欠けや割れが発生する。また、コア基材上に絶縁樹脂や配線パターンなどを複数層積層するため、コア基材とビルドアップ層の界面には積層時に応力が掛かっている。ダイシング時などによりコア基材外縁部および側面に微小の欠陥が生じると応力が作用し、それを起点としてクラックが発生する可能性がある。
【００１２】
図７はコア部の欠けや割れの例として半導体パッケージ基板の端部の構造を示す図である。図７（ａ）はコア中央部の割れ、図７（ｂ）はコア角部の欠け、図７（ｃ）はコア中央部の欠けを示している。
【００１３】
また、高低温環境下においてコア基材とビルドアップ層界面の応力の方向や大きさが変化することで、これらのコア部の欠けや割れは進展および新たに発生する可能性がある。また、半導体パッケージとマザーボードなどのプリント配線板との実装時にも半導体パッケージが反り、コア基材に応力が発生し、欠けや割れが進展する可能性がある。欠けや割れがスルーホールや基材上の配線層に達した場合には配線断線に繋がる。そのため、半導体パッケージのコア部の欠けや割れは半導体パッケージの接続信頼性低下に大きく影響する。よって、コア部の欠けや割れの抑制および防止することが必要になる。
【００１４】
これらの問題の解決案として、スティフナの外形寸法を半導体パッケージ基板外形寸法よりも大きくし、基板の厚さ方向に屈曲した被覆部を設けることにより半導体パッケージ基板（コアレス基板）外縁部および側面を覆う構造が提案されている（特許文献１）。この方法ではスティフナによる基板の剛性の維持と基板の外縁部および側面の破損を防止することができる。しかしながら、この方法では半導体パッケージ基板側面とスティフナは接着剤等を用いて接着されているため、高低温環境下にはスティフナと半導体パッケージ基板の線膨張係数の違いからスティフナ、接着剤、半導体パッケージ基板の各界面に応力が発生し、引っ張り応力ではコア部側面が接着剤と一緒に剥がれが生じたり、圧縮応力では割れが発生したりするおそれがある。
【００１５】
また、スティフナ貼付前に発生した半導体パッケージ基板側面の欠けや割れはスティフナ接着後も残っているため、スティフナが形成された後でも大きな衝撃や高低温環境下による応力方向や量の変化によって進展する可能性があり、配線断線に繋がるおそれがある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１０−２３８８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、以上の事情の下になされ、半導体パッケージにおいて、半導体パッケージ基板の反りを低減し、さらに高低温環境下においても半導体パッケージ基板の外縁部および側面の欠けや割れの抑制および防止する製造方法、半導体パッケージ基板、半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一態様は、パターン配線および絶縁樹脂を積層した半導体パッケージ基板において、半導体パッケージ基板の外縁部および側面に応力緩和層を有することを特徴とする半導体パッケージの製造方法としたものである。
配線パターンおよび絶縁樹脂が積層された半導体パッケージ基板の最表面の少なくとも一部あるいは半導体パッケージ基板の側面に応力緩和層を形成する応力緩和層形成工程と、応力緩和層形成工程後に、応力緩和層を介して半導体パッケージ基板にスティフナを貼付けるスティフナ貼付け工程とを含むスティフナ付き半導体パッケージ基板の製造方法である。
【００１９】
本発明の別の一態様は、コア基材と、コア基材に積層される少なくとも２層以上の絶縁樹脂と、絶縁樹脂の間、または絶縁樹脂の表面、またはコア基材の表面に形成される配線パターンと、配線パターンの少なくとも一部と接続する電極パッドと、絶縁樹脂の内、コア基材から最も離れている絶縁樹脂に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジストと、コア基材および絶縁樹脂の側面に形成された応力緩和層とを含む半導体パッケージ基板と、応力緩和層に積層された接着層を介して貼付けられたスティフナとを含む、スティフナ付き半導体パッケージ基板である。
【００２０】
本発明の別の一態様は、このスティフナ付き半導体パッケージ基板と、アンダーフィルを介して電極パッドに接続された半導体チップとを含む、半導体パッケージである。
【００２１】
また、本発明の別の一態様は、コア基材と、コア基材に積層される少なくとも２層以上の絶縁樹脂と、絶縁樹脂の間または絶縁樹脂の表面に形成される配線パターンと、配線パターンの少なくとも一部と接続する電極パッドと、絶縁樹脂の内、コア基材から最も離れている絶縁樹脂に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジストと、コア基材および絶縁樹脂側面に応力緩和層と半導体パッケージ基板の半導体チップ搭載面および反対面にスティフナを含む、半導体パッケージ基板である。
【発明の効果】
【００２２】
本発明によると、反りが低減され、さらに高低温環境下においても半導体パッケージ基板の外縁部および側面の欠けや割れが抑制された半導体パッケージ基板、および半導体パッケージ、またそれらの製造方法が提供できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例における半導体パッケージの構造を示す断面図である。
【図２】本発明の実施例における半導体パッケージの上面図である。
【図３】本発明の変形例における半導体パッケージの構造を示す断面図である。
【図４】本発明の実施例における半導体パッケージの上面図である。
【図５】従来の半導体パッケージの構造を示す図である。
【図６】従来の半導体パッケージ基板の構造を示す断面図である。
【図７】従来の半導体パッケージ基板のコア部の欠け、割れを示す断面図である。
【発明を実施するための形態】
【００２４】
以下に本発明による半導体パッケージの製造方法を、その実施の形態に基づいて説明するが、本発明はこれに限定されるわけではない。
【００２５】
図２は本発明の実施例における半導体パッケージの上面図である。本発明はスティフナ４の外形寸法が半導体パッケージ基板２の外形寸法よりも大きい。なおスティフナのはみ出し量は０．１ｍｍ〜５ｍｍが好ましい。また、スティフナ外縁部が半導体パッケージ基板のコア基材６の側面を被覆するように基板厚さ方向に屈曲した屈曲部を有している。なお、屈曲部の基板の厚さ方向の寸法は半導体パッケージ基板の厚さ以上とする。そうすることで半導体パッケージ基板側面を確実に被覆することができる。また、スティフナの形成面は規定されず、半導体パッケージ基板のハンプや配線パターン７の設計に応じて半導体チップ１搭載面および反対面に形成する。
本発明では、半導体パッケージ基板とスティフナが一体になったものをスティフナ付き半導体パッケージ基板と呼んでいる。スティフナ付き半導体パッケージ基板にさらに半導体チップを接合したものを半導体パッケージと呼んでいる。
【００２６】
図１は本発明における半導体パッケージの構造を示す断面図である。半導体パッケージ基板２はコア基材６、コア基材の両面に形成されたビア１０、ランド、その両面に配線パターン７を有している。なお、コア基材には各配線パターンを接続するために厚み方向にスルーホール電極９を有している。ビアは、必要に応じて配線パターン同士を接続するために用いられる。ランドは、スルーホール電極と、ビアまたは配線パターンとを接続するために適宜用いられる。コア基材の材料は例えばガラスエポキシ樹脂、シリコン、ガラスを用いることができる。また、配線パターン上には絶縁樹脂８を１層または積層され、コア基材にはビルドアップ層が形成されている。
【００２７】
ビルドアップ層はビルドアップ工法により形成され、絶縁樹脂と配線パターンを有する。絶縁樹脂は例えばエポキシ系、ポリイミド系樹脂が用いられ、樹脂にフィラーを添加した材料も用いることができる。また、配線パターンは例えば銅を用いる。なお、各層の配線パターンはビアにより相互に電気的に接続されている。
【００２８】
さらに、最上層、最下層の配線パターンには電気信号を外部に接続するために電極パッド１２が形成されている。また、最表面には電極パッド上に開口するようにソルダーレジスト１１が形成される。なお、ソルダーレジストの材料は例えば、感光性エポキシ樹脂や樹脂にフィラーを添加した材料も用いることができる。
【００２９】
その後電極パッド上にはんだバンプ３を印刷法やはんだボール振込み法などを用いてはんだバンプを形成する。
【００３０】
［応力緩和層形成工程］
次に半導体パッケージ基板の少なくとも側面に応力緩和層１４を形成する。必要に応じて、半導体パッケージ基板の外縁部の少なくとも一部にも形成する。なお、外縁部とは、半導体パッケージ基板の最表面であり、かつ側面の近傍のことを指す。スティフナが貼付けられるため、外縁部の幅はある程度必要であり、数十μｍ以上、例えば１００μｍあればよい。
コア部ビルドアップ層を含む半導体パッケージ基板側面全体に応力緩和層を形成する。応力緩和層の厚さは高低温環境下において発生する応力を緩和できる厚さ以上にする。厚さは応力緩和層やスティフナ、接着剤、半導体パッケージ基板の弾性率や線膨張係数にもよるが１０μｍ〜１ｍｍが好ましい。
【００３１】
また、応力緩和層形成時にコア基材の欠けや割れ１３が生じている場合には応力緩和層の厚さを適宜調整し、コア基材の欠けや割れ１３が完全に応力緩和層で埋まるようにする。こうすることにより欠けや割れ部に掛かる応力を抑制することができる。
【００３２】
また、応力緩和層の弾性率はコア部やスティフナの弾性率より小さい値が好ましい。こうすることにより、コア部とスティフナ間の応力が応力緩和層の変形により緩和される。材料としては例えばエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、シリコーン樹脂等が好ましいが基板側面と密着し、実装する際に加熱する温度まで耐熱性を有する弾性率が上記の材料が有する物性値であれば良い。
【００３３】
応力緩和層の形成方法としては、特に限定されず例えば各種塗布方法を用いて半導体パッケージ基板側面に形成する。なお、応力緩和層形成工程は半導体パッケージ基板作製後に限定されず、半導体パッケージ基板作製時のソルダーレジスト形成後などに形成しても良いし、スティフナを半導体パッケージ基板に貼付後に形成しても良い。
【００３４】
［スティフナ貼付け工程］
次に、半導体パッケージ基板とスティフナを貼付ける。スティフナは半導体パッケージ基板よりも剛性が高いことが好ましい。そうすることにより半導体パッケージ基板にも高い剛性を付加することができる。なお、スティフナの厚さは特に限定されず、高い剛性が確保できる厚さでよい。スティフナの材料は金属材料では鉄、銅、銅合金、ステンレス鋼、樹脂材料ではエポキシ樹脂、ポリイミド樹脂などがある。
【００３５】
スティフナと半導体パッケージ基板を密着させるために例えば、スティフナに接着層１５を塗布し、半導体パッケージ基板と密着させ、接着する。なお、接着層の材料としてはエポキシ系およびアクリル系接着剤などがある。
【００３６】
次に半導体パッケージ基板上にフラックスを塗布した後半導体チップをフリップチップ実装し、半導体チップと半導体パッケージ基板を電気的に接続する。その後アンダーフィル５を半導体チップと半導体パッケージ基板の間に挿入し、加熱しアンダーフィルを硬化させる。
【００３７】
ここで、高低温環境下にはスティフナと半導体パッケージ基板の線膨張係数の違いから界面に応力が発生し、引っ張り応力ではコア部側面が接着剤と一緒に剥がれが生じたり、圧縮応力では割れが発生したりするおそれがある。
【００３８】
本発明の半導体パッケージの製造方法においては半導体パッケージ基板側面と接着剤層の間に応力緩和層を形成することにより、高低温環境下においても接着剤層と基板側面に掛かる応力を応力緩衝層が低減させることでコア部側面の剥がれや欠けや割れの発生を抑制できる。
【００３９】
また、スティフナ貼付前に発生した半導体パッケージ基板側面の欠けや割れはスティフナ接着後も残っているため、スティフナが形成された後でも大きな衝撃や高低温環境下による応力方向や量の変化によって進展する可能性があり、配線断線に繋がるおそれがある。
【００４０】
本発明の半導体パッケージの製造方法においては応力緩和層を形成することでコア部側面に既に発生している欠けや割れが応力緩和層で充填されることで欠けや割れに掛かる応力を抑制でき、新たに欠けや割れの進展を防止することができる。また、半導体パッケージ基板の半導体チップ搭載面および反対面にスティフナを形成することで、基板の剛性を維持することができる。さらに基板の厚さ方向に屈曲した被覆部を形成することで半導体パッケージ基板外縁部および側面の欠けや割れの抑制および防止することができる。
【００４１】
図４に本発明の変形例における半導体パッケージの上面図および、図３に本発明の変形例における半導体パッケージの構造を示す断面図を示す。半導体パッケージ基板の半導体チップ搭載面の四隅に空隙が形成されるようにスティフナ４を加工し、半導体パッケージ基板と接着させる。こうすることにより半導体パッケージ基板の隅部にアライメントマーク等が形成されていてもスティフナ貼付後も認識できる。また、空隙部は半導体パッケージ基板の半導体チップ搭載面および反対面どちらでも良く、形や寸法は規定されない。ほかの効果としてはスティフナの空隙部直下の半導体パッケージ基板上にコンデンサなどの電子部品を実装することができ、半導体チップ配置面および反対面を有効に活用することができる。
【実施例】
【００４２】
以下に本発明の一実施例を説明するが、本発明はこれに限定されるわけではない。
【００４３】
［実施例１］
半導体パッケージ基板として、コア材料にガラスを用いた基材上に絶縁層にフィラーを添加したエポキシ系樹脂を用い、配線層として銅を用い、配線層が３層形成された多層ビルドアッププリント配線板を用いた。また、半導体素子接合部にはんだボール搭載法により、０．１５０ｍｍピッチのはんだバンプを形成している。また、半導体パッケージ基板の大きさは５０ｍｍ角、厚さは０．３５ｍｍである。また厚さ０．７２５ｍｍ、０．１５０ｍｍピッチのはんだバンプを有する外形２０ｍｍ角の半導体チップを用意した。
【００４４】
次に半導体パッケージ基板側面に応力緩和層としてエポキシ樹脂を、ディスペンサを用いて厚さ約２００μｍ形成した。その後１９０℃、１時間加熱し樹脂を硬化させた。また、側面にはコア部のガラスにクラックが生じていたが、応力緩和層形成後は樹脂で埋められていることを金属顕微鏡で確認した。
【００４５】
次に縦５２．５ｍｍ、横５２．５ｍｍ、厚さ１．０ｍｍの寸法の材質ステンレス鋼の矩形枠状のスティフナを貼り合わせる。なお、スティフナ外縁部には半導体パッケージ基板の側面を覆うために基板方向に３５０μｍ屈曲した被覆部を形成している。接着剤ディスペンサを用いてスティフナに塗布し、半導体パッケージ基板の半導体チップ搭載面および応力緩和層側面に接するように配置する。その後１２０℃で１時間加熱し、接着剤を硬化させた。
【００４６】
次に、スティフナが貼付けられた半導体パッケージ基板にディスペンサを用いてフラックスを半導体チップ接続範囲にスプレー塗布した。その後マウンターを用いて半導体チップの端子面を半導体パッケージ基板の実装領域に配置した。
【００４７】
その後、最高温度が２６０℃となるようなリフロー炉を用いて、半導体パッケージ基板と半導体チップを接合した。
【００４８】
その後、フラックス洗浄機を用いて、フラックスを洗浄した。なお、フラックス洗浄液はアルカリ系溶剤を用いた。
【００４９】
プレベーキングを行った後、プラズマ発生装置を用いてはんだ接合部付近の表面の改質を行った。その後、ディスペンサを用いて接合された半導体チップと半導体パッケージ基板の間にエポキシ樹脂にフィラーを添加したアンダーフィルを挿入し、加熱して硬化させた。なお、挿入方法はアンダーフィル配置位置に一定の時間間隔で複数回挿入し、加熱硬化条件は１６５℃、２時間とした。
【００５０】
その後、半導体パッケージに熱冷衝撃試験機を用いて−５５〜１２５℃の範囲で温度を交互に変動させ、１０００サイクル行った後、半導体パッケージ側面を研磨し、スティフナ層および、応力緩和層を除去し、コア部のガラスのクラックの有無及び、クラックの進展の観察を行った。観察の結果、スティフナ貼付前にクラックが見られなかったコア部には試験後も見られず、応力緩和層でクラックが埋められた部分にもクラックの進展は見られなかった。
【００５１】
［比較例］
また、半導体パッケージ基板に応力緩和層を形成しない半導体パッケージ基板を用いて、半導体パッケージを作製した。
【００５２】
その後、作製した半導体パッケージに熱冷衝撃試験機を用いて−５５〜１２５℃の範囲で温度を交互に変動させ、１０００サイクル行った後、半導体チップ側面を研磨し、スティフナ層および、応力緩和層を除去し、コア部のクラックの有無及び、クラックの進展の観察を行った。観察の結果、スティフナ貼付前にクラックが見られなかったコア部には接着剤とコア部のガラスの界面で一部剥がれが生じ、ガラスが削られた状態が観測された。また、スティフナ貼付前にクラックが見られた箇所では一部でクラックの進展が確認された。
【００５３】
比較例に対して実施例では、本発明の構造を用いることで高低温環境下においても半導体パッケージ基板の外縁部および側面の欠けや割れを抑制および防止できることを確認した。
本実施例によると、半導体パッケージ基板側面と接着剤層の間に応力緩和層を形成することにより、高低温環境下においても接着剤層と基板側面に掛かる応力を低減させることで半導体パッケージ基板外縁部および側面の剥がれや欠けや割れの発生を抑制できる。また、応力緩和層を形成することでコア部側面に既に発生している欠けや割れが応力緩和層で充填されることで欠けや割れに掛かる応力を抑制でき、新たに欠けや割れの進展を防止することができる。また、半導体パッケージ基板の半導体チップ搭載面および反対面にスティフナを形成することで、基板の剛性を維持することができる。さらに基板の厚さ方向に屈曲した被覆部を形成することで半導体パッケージ基板外縁部および側面の欠けや割れの抑制および防止することができる。
【符号の説明】
【００５４】
１…半導体チップ
２…半導体パッケージ基板
３…はんだバンプ
４…スティフナ
５…アンダーフィル
６…コア基材
７…配線パターン
８…絶縁樹脂
９…スルーホール電極
１０…ビア
１１…ソルダーレジスト
１２…電極パッド
１３…コア基材欠け・割れ
１４…応力緩和層
１５…接着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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