(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】位置合わせずれ検査パターンＰＴ１を、半導体基板ＳＵＢの主面上に形成された絶縁膜ＩＳ１と、絶縁膜ＩＳ１上に、互いに平行して配置された２つのゲート電極ＧＥと、２つのゲート電極ＧＥを覆う絶縁膜に形成され、２つのゲート電極ＧＥの間に配置された複数のコンタクトホールＣＮ１と、から構成する。２つのゲート電極ＧＥおよびコンタクトホールＣＮ１は、低電圧動作回路のレイアウトルールを用いて配置され、ゲート電極ＧＥとコンタクトホールＣＮ１内のプラグＰＧ１との間に高電圧動作回路の動作電圧を印加して、電気的破壊試験を実施することにより、ゲート電極ＧＥとコンタクトホールＣＮ１との位置合わせずれを検出する。【選択図】図２
2017143164.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧で動作する第１回路と、
前記第１電圧よりも高い第２電圧で動作する第２回路と、
位置合わせずれ検査パターンと、
を有する半導体装置であって、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第１絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第１パターンと、
前記第１パターンと第２絶縁膜を介して、前記第１パターンと同層または上層に形成された第２パターンと、
を備え、
前記第１パターンおよび前記第２パターンは、前記第１回路のレイアウトルールを用いて配置され、
前記第１パターンと前記第２パターンとの間に前記第２電圧を印加して、電気的破壊試験を実施することにより、前記第１パターンと前記第２パターンとの位置合わせずれを検出する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記基板の主面上に、前記第１回路と前記第２回路とを分離する前記第１絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置。
【請求項３】
第１電圧で動作する第１回路と、
前記第１電圧よりも高い第２電圧で動作する第２回路と、
位置合わせずれ検査パターンと、
を有する半導体装置であって、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第１絶縁膜からなる絶縁部と、
前記絶縁部上に形成され、互いに離間して設けられた第１導電膜からなる第１パターンおよび第２パターンと、
前記第１パターンおよび前記第２パターンを覆う第２絶縁膜と、
前記第２絶縁膜を貫通して形成され、前記第１パターンと前記第２パターンとの間に位置する接続孔と、
前記接続孔の内部を埋める第２導電膜からなる電極と、
前記第２絶縁膜上に形成され、前記電極に接続する第３導電膜からなる第３パターンと、
を備え、
前記第１パターン、前記第２パターンおよび前記接続孔は、前記第１回路のレイアウトルールを用いて配置され、
前記第１パターンおよび前記第２パターンと、前記電極との間に前記第２電圧を印加して、電気的破壊試験を実施することにより、前記第１パターンおよび前記第２パターンと、前記接続孔との位置合わせずれを検出する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記基板の主面上に、前記第１回路と前記第２回路とを分離する前記第１絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第１回路は、論理演算回路またはＳＲＡＭを含む回路であり、
前記第２回路は、不揮発性メモリセルを含む回路である、半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記第１回路は、論理演算回路またはＳＲＡＭを含む回路であり、
前記第２回路は、入出力回路である、半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記位置合わせずれ検査パターンは、平面視において前記基板の四隅にそれぞれ配置される、半導体装置。
【請求項８】
第１電圧で動作する第１回路と、
前記第１電圧よりも高い第２電圧で動作する第２回路と、
位置合わせずれ検査パターンと、
を有する半導体装置であって、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第１絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第１導電膜からなる第１パターンと、
前記第１パターンを覆う第２絶縁膜と、
前記第２絶縁膜を貫通して形成され、前記第１導電膜に達する接続孔と、
前記接続孔の内部を埋める第２導電膜からなる電極と、
前記第２絶縁膜上に形成され、前記電極に接続する第３導電膜からなる第２パターンと、
前記第２絶縁膜上に前記第２パターンと互いに離間して形成され、前記電極に接続しない前記第３導電膜からなる第３パターンと、
を備え、
前記第１パターン、前記第２パターン、前記第３パターンおよび前記接続孔は、前記第１回路のレイアウトルールを用いて配置され、
前記第１パターンと前記第３パターンとの間、または前記第２パターンと前記第３パターンとの間に前記第２電圧を印加して、電気的破壊試験を実施することにより、前記接続孔の位置合わせずれを検出する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記基板の主面上に、前記第１回路と前記第２回路とを分離する前記第１絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記第１回路は、論理演算回路またはＳＲＡＭを含む回路であり、
前記第２回路は、不揮発性メモリセルを含む回路である、半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記第１回路は、論理演算回路またはＳＲＡＭを含む回路であり、
前記第２回路は、入出力回路である、半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記位置合わせずれ検査パターンは、平面視において前記基板の四隅にそれぞれ配置される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば不揮発性メモリセルを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
パターンが形成された複数のブロックが、少なくとも１方向に沿って所定のブロック間隔を設けて配列され、かつ、パターンが所定ピッチで同一のパターンが繰り返し形成されたものからなる露光用マスクが特開２０１０−１１３１９５号公報（特許文献１）に記載されている。この露光用マスクでは、第１合わせ検査マークと、第１合わせ検査マークからブロックの配列方向に沿って、ブロック間隔１つ分の距離に応じた距離ずれた位置に設けられた第２合わせ検査マークと、を具備する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１３１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
位置合わせずれによるパターン間の短絡は、半導体製品の市場不良につながる可能性がある。そこで、全ての半導体装置においてパターン間の位置合わせずれを簡易的に検出して、半導体装置の信頼性を向上させる必要がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置は、低電圧で動作する第１回路と、高電圧で動作する第２回路と、位置合わせずれ検査パターンと、を有する。位置合わせずれ検査パターンは、第１絶縁膜上に形成され、互いに離間して設けられた第１導電膜からなる第１パターンおよび第２パターンと、第１パターンおよび第２パターンを覆う第２絶縁膜と、第２絶縁膜を貫通して形成され、第１パターンと第２パターンとの間に位置する接続孔と、を備える。第１パターン、第２パターンおよび接続孔は、第１回路のレイアウトルールを用いて配置され、第１パターンおよび第２パターンと、接続孔内に埋め込まれた電極との間に高電圧を印加して、電気的破壊試験を実施することにより、第１パターンおよび第２パターンと、接続孔との位置合わせずれを検出する。
【発明の効果】
【０００７】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１による半導体装置を示す平面レイアウト図である。
【図２】実施の形態１による位置合わせずれ検査パターンの平面図である。
【図３】図２のＡ−Ａ´線に沿った位置合わせずれ検査パターンの断面図である。
【図４】実施の形態１による位置合わせずれ検査パターンの接続例を示す概略図である。
【図５】実施の形態１による半導体装置を示す断面図である。
【図６】実施の形態１による半導体装置の製造工程を示す断面図である。
【図７】図６に続く、半導体装置の製造工程を示す断面図である。
【図８】図７に続く、半導体装置の製造工程を示す断面図である。
【図９】図８に続く、半導体装置の製造工程を示す断面図である。
【図１０】図９に続く、半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く、半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く、半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く、半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く、半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く、半導体装置の製造工程を示す断面図である。
【図１６】実施の形態２による半導体装置を示す平面レイアウト図である。
【図１７】実施の形態３による位置合わせずれ検査パターンの平面図である。
【図１８】実施の形態４による位置合わせずれ検査パターンの平面図である。
【図１９】位置合わせずれがない場合における、図１８のＢ−Ｂ´線に沿った位置合わせずれ検査パターンの断面図である。
【図２０】位置合わせずれがある場合における、図１８のＢ−Ｂ´線に沿った位置合わせずれ検査パターンの断面図である。
【図２１】本発明者によって比較検討された位置合わせずれ検査パターンを説明する平面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１２】
なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。
【００１６】
（課題の詳細な説明）
まず、本実施の形態による半導体装置に備わる位置合わせずれ検査パターンの構成がより明確となると思われるため、これまでに本発明者が見出した位置合わせずれ検査パターンにおいて生じる不具合について、以下に説明する。
【００１７】
位置合わせずれによるパターン間の短絡は、半導体製品の市場不良につながる可能性がある。このため、出荷前には、位置合わせずれの大きいパターンを有する半導体装置をスクリーニングすることが必要である。
【００１８】
第１の方法として、図２１に示すように、半導体ウェハＷＡ上の１ショットＳＨの四隅および中央などに位置合わせずれ検査パターンＰＴ０を配置する方法がある。例えば下層パターンＰ１と上層パターンＰ２とを形成した後、両者の位置合わせずれを検査することによって、位置合わせずれの大きいパターンを有する半導体装置を選別することができる。
【００１９】
しかし、１ショットＳＨでは、１回の露光で複数の半導体チップＳＣが同時に露光される。このため、位置合わせずれ検査パターンＰＴ０を全ての半導体チップＳＣに置くことができない。また、全ての１ショットＳＨに対する位置合わせずれの検査は、長時間を要するため、通常は実施することができない。そのため、全ての半導体装置の信頼性を保証することができない。
【００２０】
第２の方法としては、半導体ウェハに形成された半導体チップ毎に加速試験を行う、または半導体製品に対してバーンイン（Burn In）試験を行う方法がある。
【００２１】
しかし、加速試験およびバーンイン試験では、電圧が低すぎると半導体装置のスクリーニングができず、電圧が高すぎると半導体装置が劣化するという問題があり、各試験における条件設定が難しい。さらに、互いに異なる２種類以上の動作電圧を用いる半導体装置においては、低電圧領域には低電圧しかかけられないことから試験時間が長くなる。試験時間が長くなると、半導体製品の各素子が劣化するおそれもある。
【００２２】
そこで、全ての半導体装置においてパターン間の位置合わせずれを簡易的に検出することのできる位置合わせずれ検査パターンが望まれていた。
【００２３】
（実施の形態１）
本実施の形態１による半導体装置に備わる位置合わせずれ検査パターンについて図１、図２および図３を用いて説明する。図１は、本実施の形態１による半導体装置を示す平面レイアウト図である。図２は、本実施の形態１による位置合わせずれ検査パターンの平面図である。図３は、図２のＡ−Ａ´線に沿った位置合わせずれ検査パターンの断面図である。
【００２４】
図１に示すように、本実施の形態１による半導体装置ＳＭ１は、例えば単結晶シリコンからなる半導体基板ＳＵＢを主体に構成されている。半導体基板ＳＵＢは、厚さ方向と交差する平面形状が方形状となっている。
【００２５】
半導体基板ＳＵＢの主面（回路形成面、素子形成面とも言う。）には、不揮発性メモリ・モジュールＦＭ、周辺回路モジュールＣＭ、ＲＡＭ（Random Access Memory）モジュールＲＭ、論理演算回路モジュールＬＭおよび電源回路ＰＣなどが搭載されている。これらの各モジュールなどは、配線チャネル領域で区画されている。
【００２６】
不揮発性メモリ・モジュールＦＭには、複数の不揮発性メモリセルが２次元の格子状（行列状、アレイ状とも言う。）に形成されている。周辺回路モジュールＣＭには、例えば入出力回路（Ｉ／Ｏ回路とも言う。）などが形成されている。ＲＡＭモジュールＲＭには、例えばＤＲＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などのメモリ回路が形成されている。論理演算回路モジュールＬＭには、例えばＣＰＵ（Central Processing Unit）またはＤＳＰ（Digital Signal Processor）などの論理演算回路が形成されている。
【００２７】
また、各モジュールには、それぞれ互いに異なる動作電圧が印加される。不揮発性メモリ・モジュールＦＭには、動作電圧として、例えば１０Ｖ〜１２Ｖ（以下、高電圧と言う場合もある。）が印加される。周辺回路モジュールＣＭには、動作電圧として、例えば３．３Ｖ〜５Ｖ（以下、中電圧と言う場合もある。）が印加される。ＲＡＭモジュールＲＭおよび論理演算回路モジュールＬＭには、動作電圧として、例えば１．１Ｖ〜１．５Ｖ（以下、低電圧と言う場合もある。）が印加される。
【００２８】
各モジュールへは、半導体基板ＳＵＢの主面に形成された幾つかの電源回路からそれぞれ電圧が供給されるが、本実施の形態１に示す電源回路ＰＣは、そのうち、不揮発性メモリ・モジュールＦＭまたは周辺回路モジュールＣＭに電圧を供給する電源回路である。なお、これらの電圧値は、製品世代などによって変わるものであり、一例として示している。
【００２９】
さらに、半導体基板ＳＵＢの主面には、位置合わせずれ検査パターンＰＴ１が搭載されている。位置合わせずれ検査パターンＰＴ１は、下層パターンと上層パターンとの位置合わせ精度を検出する検査パターンである。
【００３０】
本実施の形態１では、下層パターンとして、電界効果トランジスタであるＭＩＳ（Metal Insulator Semiconductor）トランジスタのゲート電極を例示し、上層パターンとして、互いに隣り合う２つのゲート電極の間に設けられたコンタクトホールを例示する。
【００３１】
図２および図３に示すように、位置合わせずれ検査パターンＰＴ１は、半導体基板ＳＵＢの主面上に形成された絶縁膜ＩＳ１と、絶縁膜ＩＳ１上に、互いに平行して配置された２つのゲート電極ＧＥと、２つのゲート電極ＧＥを覆う絶縁膜ＩＳ２と、２つのゲート電極ＧＥの間に配置された複数のコンタクトホール（接続孔とも言う。）ＣＮ１と、を有する。
【００３２】
２つのゲート電極ＧＥはそれぞれ、Ｘ方向（第１方向）に延在する第１部分と、第１部分の一方側の端部に接続し、Ｙ方向（第１方向と直交する第２方向）に延在する第２部分とから構成され、Ｘ方向およびＹ方向にそれぞれ所定の間隔を有して配置されている。言い換えると、２つのゲート電極ＧＥはそれぞれ、Ｌ字形状の平面パターンを有し、所定の間隔を有し、互いに離間して配置されている。特に限定されるものではないが、Ｙ方向に互いに離間して配置される２つのゲート電極ＧＥの第１部分の間隔と、Ｘ方向に互いに離間して配置される２つのゲート電極ＧＥの第２部分の間隔とは同じである。
【００３３】
このように、位置合わせずれ検査パターンＰＴ１をＬ字形状の平面パターンとすることにより、Ｘ方向およびＹ方向の位置合わせ精度を検出することができる。
【００３４】
複数のコンタクトホールＣＮ１の内部には、導電性膜からなるプラグ（電極とも言う。）ＰＧ１がそれぞれ埋め込まれている。複数のプラグＰＧ１は、絶縁膜ＩＳ２上に形成される第１配線ＭＥ１と電気的に接続する。
【００３５】
また、絶縁膜ＩＳ２には、２つのゲート電極ＧＥのそれぞれに接続する２つのコンタクトホール（接続孔とも言う。）ＣＮ２が形成されており、２つのコンタクトホールＣＮ２の内部には、導電性膜からなるプラグ（電極とも言う。）ＰＧ２がそれぞれ埋め込まれている。２つのプラグＰＧ２は、絶縁膜ＩＳ２上に形成される第２配線ＭＥ２と電気的に接続する。
【００３６】
２つのゲート電極ＧＥおよび複数のコンタクトホールＣＮ１の形成には、例えばＲＡＭモジュールＲＭに形成されるＳＲＡＭなどまたは論理演算回路モジュールＬＭに形成されるＣＰＵなどを構成する低電圧ＭＩＳトランジスタのレイアウトが採用される。従って、２つのゲート電極ＧＥの間隔は、相対的に狭く設けられる。そして、その間に複数のコンタクトホールＣＮ１が設けられる。すなわち、半導体装置ＳＭ１に形成される種々のＭＩＳトランジスタにおいて、互いに隣り合う２つのゲート電極ＧＥ間の距離が相対的に短いレイアウト、好ましくは互いに隣り合う２つのゲート電極ＧＥ間の距離が最も短いレイアウトが、位置合わせずれ検査パターンＰＴ１に採用される。
【００３７】
そして、プラグＰＧ２を介して２つのゲート電極ＧＥと電気的に接続する第２配線ＭＥ２と、複数のコンタクトホールＣＮ１内のプラグＰＧ１と電気的に接続する第１配線ＭＥ１との間に電源回路ＰＣから電圧を供給して、２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１との間の電気的破壊試験を行う。２つのゲート電極ＧＥに接続する第２配線ＭＥ２に０Ｖ（接地電位）を印加し、複数のコンタクトホールＣＮ１内のプラグＰＧ１に接続する第１配線ＭＥ１に高電圧または中電圧を印加する。第１配線ＭＥ１に印加する高電圧は、例えば電源回路ＰＣから不揮発性メモリ・モジュールＦＭに供給される電圧（例えば１０Ｖ〜１２Ｖ程度）であり、第１配線ＭＥ１に印加する中電圧は、例えば電源回路ＰＣから周辺回路モジュールＣＭに供給される電圧（例えば３．３Ｖ〜５Ｖ程度）である。
【００３８】
位置合わせずれが許容範囲の場合は、高電圧または中電圧を印加しても２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１内のプラグＰＧ１との間にリーク電流が流れず、２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１との間の絶縁膜ＩＳ２が破壊することはない。しかし、位置合わせずれが許容範囲を超えた場合は、高電圧または中電圧を印加すると２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１内のプラグＰＧ１との間にリーク電流が流れる、または２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１との間の絶縁膜ＩＳ２が破壊する。これにより、２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１との位置合わせずれを検出することが可能となる。
【００３９】
通常、１．１Ｖ〜１．５Ｖ程度の低電圧で動作する低電圧ＭＩＳトランジスタには、３Ｖ以上の電圧を印加することができない。これは、低電圧ＭＩＳトランジスタに、例えば５Ｖ以上の電圧を印加すると、低電圧ＭＩＳトランジスタのゲート絶縁膜が破壊する、または低電圧ＭＩＳトランジスタのソース、ドレイン領域を構成する半導体領域と半導体基板とのｐｎ接合部が破壊するからである。特に、低電圧ＭＩＳトランジスタのゲート絶縁膜の厚さは２ｎｍ〜３ｎｍ程度であることから、低電圧ＭＩＳトランジスタのゲート電極と半導体基板との間に３Ｖ以上の電圧を印加することはできない。
【００４０】
しかし、位置合わせずれ検査パターンＰＴ１は、絶縁膜ＩＳ１上に形成されている。絶縁膜ＩＳ１の厚さは、例えば２００ｎｍ〜４００ｎｍ程度である。従って、位置合わせずれ検査パターンＰＴ１の２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１内のプラグＰＧ１との間に３Ｖ以上の電圧を印加しても、絶縁膜ＩＳ１は破壊せず、むしろ、２つのゲート電極ＧＥと複数のコンタクトホールＣＮ１との間で位置合わせずれがある場合には、それらの間に在る絶縁膜ＩＳ２が破壊する。
【００４１】
このように、低電圧ＭＩＳトランジスタのレイアウトを採用した位置合わせずれ検査パターンＰＴ１に、高電圧または中電圧を印加することができるので、試験時間を短くすることができる。
【００４２】
また、半導体ウェハ上の半導体チップ毎の位置合わせずれ検査（電気的破壊試験）は、半導体ウェハ上の半導体チップ毎の動作試験を実施するときに、同時に実施することができる。すなわち、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、全ての半導体装置の信頼性を保証することができる。
【００４３】
図４は、本実施の形態１による位置合わせずれ検査パターンの接続例を示す概略図である。
【００４４】
図４に示すように、電源回路ＰＣからスイッチＳＴを介して、位置合わせずれ検査パターンＰＴ１のコンタクトホール内のプラグに電圧を供給する。一方、位置合わせずれ検査パターンＰＴ１のゲート電極は接地電位（ＧＮＤ）に接続する。ここで、電源回路ＰＣから供給される電圧とは、例えば不揮発性メモリ・モジュールを構成する不揮発性メモリセルを動作させるための電圧であり、１０Ｖ〜１２Ｖ程度の高電圧である。または、電源回路ＰＣから供給される電圧とは、例えば周辺回路モジュールＣＭに形成される入出力回路を動作させるための電圧であり、３．３Ｖ〜５Ｖ程度の中電圧である。
【００４５】
次に、本実施の形態１による半導体装置について図５を用いて説明する。図５は、本実施の形態１による半導体装置の断面図である。
【００４６】
ここでは、一例として、論理演算回路モジュールＬＭに形成されるＣＰＵを構成するｎチャネル型低電圧ＭＩＳトランジスタＬＴ、不揮発性メモリ・モジュールＦＭに高電圧を供給する電源回路ＰＣを構成するｎチャネル型高耐圧ＭＩＳトランジスタＨＴ、不揮発性メモリ・モジュールＦＭを構成する不揮発性メモリセルＭＣを示す。さらに、ＭＩＳトランジスタを構成するゲート電極と、ＭＩＳトランジスタのソース、ドレイン領域に接続するコンタクトホールとの位置合わせ精度を検査する位置合わせずれ検査パターンＰＴ１を例示する。不揮発性メモリセルＭＣには、種々の構成があるが、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いた、メモリトランジスタと制御トランジスタから構成されるスプリットゲート型セルを例示する。
【００４７】
低電圧ＭＩＳトランジスタＬＴは、高耐圧ＭＩＳトランジスタＨＴよりゲート長が短いＭＩＳトランジスタである。例えば低電圧ＭＩＳトランジスタＬＴのゲート長は、４０ｎｍ程度である。このような、比較的ゲート長の短い低電圧ＭＩＳトランジスタは、例えば論理演算回路モジュールＬＭに形成されるＣＰＵなどに用いられる。また、低電圧ＭＩＳトランジスタＬＴは、一般に高耐圧ＭＩＳトランジスタＨＴより駆動電圧が低く、低電圧ＭＩＳトランジスタＬＴのゲート絶縁膜の厚さは、例えば２ｎｍ〜３ｎｍ程度と薄い。
【００４８】
一方、高耐圧ＭＩＳトランジスタＨＴは、低電圧ＭＩＳトランジスタＬＴよりゲート長が長いＭＩＳトランジスタである。例えば高耐圧ＭＩＳトランジスタＨＴのゲート長は、１,０００ｎｍ程度である。このような、比較的ゲート長の長い高耐圧ＭＩＳトランジスタＨＴは、例えば高電圧を出力する電源回路ＰＣなどに用いられる。また、高耐圧ＭＩＳトランジスタＨＴは、一般に低電圧ＭＩＳトランジスタＬＴより駆動電圧が高く、高耐圧ＭＩＳトランジスタＨＴのゲート絶縁膜の厚さは、例えば１０ｎｍ〜１５ｎｍ程度と厚い。
【００４９】
低電圧ＭＩＳトランジスタＬＴは、半導体基板ＳＵＢ（ｐ型ウェルＰＷ１）上に絶縁膜ＧＩ１を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板ＳＵＢ（ｐ型ウェルＰＷ１）中に配置されたソース、ドレイン領域と、を有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ−型半導体領域ＮＬとｎ＋型半導体領域ＮＨよりなる。ｎ−型半導体領域ＮＬは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＨは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＬよりも接合深さが深くかつ不純物濃度が高い。
【００５０】
ｎ＋型半導体領域ＮＨの上部およびゲート電極ＧＥの上部には、拡散抵抗やコンタクト抵抗などを低抵抗化するため、金属シリサイド層ＳＩＬが形成されている。
【００５１】
さらに、低電圧ＭＩＳトランジスタＬＴを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、ｎ＋型半導体領域ＮＨまたはゲート電極ＧＥなどに達するコンタクトホール（接続孔とも言う。）ＣＮＴが形成され、コンタクトホールＣＮＴに埋め込まれた導電性膜からなるプラグ（電極とも言う。）ＰＧを介して、配線ＭＥがｎ＋型半導体領域ＮＨまたはゲート電極ＧＥなどと電気的に接続する。
【００５２】
論理演算回路モジュールＬＭに形成されるＣＰＵなどでは、高速動作および高集積配置が要求されることから、低電圧ＭＩＳトランジスタＬＴのゲート電極ＧＥとプラグＰＧが埋め込まれたコンタクトホールＣＮＴとの間隔Ｌ１は、高耐圧ＭＩＳトランジスタＨＴの間隔Ｌ２と比較すると狭く設けられる。
【００５３】
一方、高耐圧ＭＩＳトランジスタＨＴは、半導体基板ＳＵＢ（ｐ型ウェルＰＷ２）上に絶縁膜ＧＩ２を介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体基板ＳＵＢ（ｐ型ウェルＰＷ２）中に配置されたソース、ドレイン領域と、を有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ−型半導体領域ＮＬとｎ＋型半導体領域ＮＨよりなる。ｎ−型半導体領域ＮＬは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＨは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＬよりも接合深さが深くかつ不純物濃度が高い。
【００５４】
ｎ＋型半導体領域ＮＨの上部およびゲート電極ＧＥの上部には、拡散抵抗やコンタクト抵抗などを低抵抗化するため、金属シリサイド層ＳＩＬが形成されている。
【００５５】
さらに、高耐圧ＭＩＳトランジスタＨＴを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、ｎ＋型半導体領域ＮＨまたはゲート電極ＧＥなどに達するコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴに埋め込まれた導電性膜からなるプラグＰＧを介して、配線ＭＥがｎ＋型半導体領域ＮＨまたはゲート電極ＧＥなどと電気的に接続する。
【００５６】
電源回路ＰＣなどでは、論理演算回路モジュールＬＭに形成されるＣＰＵほどの高速動作および高集積配置が要求されないことから、高耐圧ＭＩＳトランジスタＨＴのゲート電極ＧＥとプラグＰＧが埋め込まれたコンタクトホールＣＮＴとの間隔Ｌ２は、低電圧ＭＩＳトランジスタＬＴの間隔Ｌ１と比較すると広く設けられる。
【００５７】
不揮発性メモリセルＭＣは、半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）上に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）上に配置され、制御ゲート電極ＣＧと隣り合うメモリゲート電極（ゲート電極）ＭＧと、を有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜（キャップ絶縁膜）ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。不揮発性メモリセルＭＣは、さらに、制御ゲート電極ＣＧと半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）との間に配置された絶縁膜ＧＩ１と、メモリゲート電極ＭＧと半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜ＣＳＬと、を有する。
【００５８】
また、不揮発性メモリセルＭＣは、さらに、半導体基板ＳＵＢのｐ型ウェルＰＷ３中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部には、側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜ＳＷが形成されている。
【００５９】
ソース領域ＭＳは、ｎ−型半導体領域ＮＬａとｎ＋型半導体領域ＮＨａよりなる。ｎ−型半導体領域ＮＬａは、メモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＨａは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＬａよりも接合深さが深くかつ不純物濃度が高い。ドレイン領域ＭＤは、ｎ−型半導体領域ＮＬｂとｎ＋型半導体領域ＮＨｂよりなる。ｎ−型半導体領域ＮＬｂは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＨｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域ＮＬｂよりも接合深さが深くかつ不純物濃度が高い。
【００６０】
位置合わせずれ検査パターンＰＴ１は、例えば低電圧ＭＩＳトランジスタＬＴのゲート長と同じゲート長を有し、ゲート長が短いＭＩＳトランジスタの構成を有する。
【００６１】
位置合わせずれ検査パターンＰＴ１は、半導体基板ＳＵＢ上に絶縁部ＴＩ２を介して配置された互いに隣り合う２つのゲート電極ＧＥを有する。絶縁部ＴＩ２の厚さは、例えば２００ｎｍ〜４００ｎｍ程度である。２つのゲート電極ＧＥのそれぞれの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜ＳＷが形成されている。
【００６２】
２つのゲート電極ＧＥのそれぞれの上部には、金属シリサイド層ＳＩＬが形成されている。
【００６３】
さらに、２つのゲート電極ＧＥを覆うように層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、２つのゲート電極ＧＥの間に、絶縁部ＴＩ２に達するコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴ内には、導電性膜からなるプラグＰＧが埋め込まれている。プラグＰＧには、配線ＭＥが電気的に接続する。さらに、図示は省略するが、２つのゲート電極ＧＥと電気的に接続する配線が形成されており、この配線は、層間絶縁膜ＩＬに形成されたコンタクトホール内のプラグを介して、２つのゲート電極ＧＥと電気的に接続する。
【００６４】
ここで、位置合わせずれ検査パターンＰＴ１におけるゲート電極ＧＥとプラグＰＧが埋め込まれたコンタクトホールＣＮＴとの間隔Ｌ３は、低電圧ＭＩＳトランジスタＬＴにおけるゲート電極ＧＥとプラグＰＧが埋め込まれたコンタクトホールＣＮＴとの間隔Ｌ１とほぼ同じである。
【００６５】
位置合わせずれ検査パターンＰＴ１では、電源回路ＰＣから、不揮発性メモリ・モジュールＦＭに供給される電圧とほぼ同じ電圧が、ゲート電極ＧＥとプラグＰＧとの間に印加される。例えば１０Ｖ〜１２Ｖの電圧がプラグＰＧに印加され、接地電位がゲート電極ＧＥに印加される。
【００６６】
これにより、位置合わせずれ検査パターンＰＴ１において、ゲート電極ＧＥとプラグＰＧが埋め込まれたコンタクトホールＣＮＴとの位置合わせずれを検査する。すなわち、ゲート電極ＧＥとコンタクトホールＣＮＴ内のプラグＰＧとの間の絶縁体（層間絶縁膜ＩＬおよび側壁絶縁膜ＳＷ）の電気的破壊試験を行うことにより、ゲート電極ＧＥとコンタクトホールＣＮＴとの位置合わせずれを検出することが可能となる。
【００６７】
前述したように（前記図２および図３参照）、位置合わせずれ検査では、５Ｖ以上、例えば１０Ｖ〜１２Ｖの高電圧を印加することができ、かつ、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、半導体ウェハ上の全半導体チップに対して、短時間で位置合わせずれを検出することができる。
【００６８】
次に、本実施の形態１による半導体装置の製造方法について図６〜図１５を用いて工程順に説明する。図６〜図１５は、本実施の形態１による半導体装置の製造工程中の断面図である。
【００６９】
ここでは、半導体基板ＳＵＢの主面上に形成される種々の素子のうち、不揮発性メモリセルＭＣ、ｎチャネル型低電圧ＭＩＳトランジスタＬＴ、ｎチャネル型高耐圧ＭＩＳトランジスタＨＴおよび位置合わせずれ検査パターンＰＴ１の形成工程について説明する。不揮発性メモリセルＭＣは、例えばＭＯＮＯＳ膜を用いたスプリットゲート型セルである。低電圧ＭＩＳトランジスタＬＴは、例えば論理演算回路モジュールＬＭに形成されるＣＰＵを構成する低電圧ＭＩＳトランジスタである。高耐圧ＭＩＳトランジスタＨＴは、例えば不揮発性メモリ・モジュールＦＭに高電圧を供給する電源回路ＰＣを構成する高耐圧ＭＩＳトランジスタである。
【００７０】
なお、以下の説明では、不揮発性メモリセルＭＣが形成される領域をメモリセル領域、低電圧ＭＩＳトランジスタＬＴが形成される領域を低電圧ＭＩＳ領域、高耐圧ＭＩＳトランジスタＨＴが形成される領域を高耐圧ＭＩＳ領域、位置合わせずれ検査パターンＰＴ１が形成される領域を検査パターン領域と言う。
【００７１】
まず、図６に示すように、半導体基板ＳＵＢとして、例えば１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板ＳＵＢを用いてもよい。
【００７２】
次に、半導体基板ＳＵＢの主面に素子分離部ＴＩ１を形成する。例えば、半導体基板ＳＵＢ中に分離溝を形成し、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離部ＴＩ１を形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離部ＴＩ１を形成してもよい。
【００７３】
また、半導体基板ＳＵＢの主面に素子分離部ＴＩ１を形成すると同時に、検査パターン領域に絶縁部ＴＩ２を形成する。素子分離部ＴＩ１および絶縁部ＴＩ２の厚さは、例えば２００ｎｍ〜４００ｎｍ程度である。
【００７４】
次に、半導体基板ＳＵＢの低電圧ＭＩＳ領域にｐ型ウェルＰＷ１を、高耐圧ＭＩＳ領域にｐ型ウェルＰＷ２を、メモリセル領域にｐ型ウェルＰＷ３を、それぞれ形成する。ｐ型ウェルＰＷ１，ＰＷ２，ＰＷ３は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
【００７５】
次に、希釈フッ酸洗浄などによって半導体基板ＳＵＢ（ｐ型ウェルＰＷ１，ＰＷ２，ＰＷ３）の表面を清浄化した後、低電圧ＭＩＳ領域およびメモリセル領域の半導体基板ＳＵＢの主面（ｐ型ウェルＰＷ１，ＰＷ３の表面）に、絶縁膜ＧＩ１を形成し、高耐圧ＭＩＳ領域の半導体基板ＳＵＢの主面（ｐ型ウェルＰＷ２の表面）に、絶縁膜ＧＩ２を形成する。絶縁膜ＧＩ１の厚さは、例えば２ｎｍ〜３ｎｍ程度であり、絶縁膜ＧＩ２の厚さは、例えば１０ｎｍ〜１５ｎｍ程度である。絶縁膜ＧＩ１，ＧＩ２は、例えば熱酸化法により形成された酸化シリコン膜からなるが、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成してもよい。また、絶縁膜ＧＩ１と絶縁膜ＧＩ２とを、それぞれ異なる膜種としてもよい。
【００７６】
次に、半導体基板ＳＵＢの全面上に、導電性膜としてシリコン膜ＳＩ１を形成する。シリコン膜ＳＩ１の厚さは、例えば５０ｎｍ〜１５０ｎｍ程度である。このシリコン膜ＳＩ１として、例えばＣＶＤ法などを用いて形成される多結晶シリコン膜を用いてもよい。または、シリコン膜ＳＩ１として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。このシリコン膜ＳＩ１は、低電圧ＭＩＳ領域において低電圧ＭＩＳトランジスタＬＴのゲート電極ＧＥとなり、高耐圧ＭＩＳ領域において高耐圧ＭＩＳトランジスタＨＴのゲート電極ＧＥとなり、メモリセル領域において不揮発性メモリセルＭＣの制御ゲート電極ＣＧとなり、検査パターン領域において位置合わせずれ検査パターンＰＴ１のゲート電極ＧＥとなる。
【００７７】
次に、メモリセル領域のシリコン膜ＳＩ１中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
【００７８】
次に、シリコン膜ＳＩ１の表面を熱酸化することにより、シリコン膜ＳＩ１の上部に酸化シリコン膜（キャップ絶縁膜）ＣＰ１を形成する。酸化シリコン膜ＣＰ１の厚さは、例えば３ｎｍ〜１０ｎｍ程度である。なお、この酸化シリコン膜ＣＰ１を、ＣＶＤ法を用いて形成してもよい。
【００７９】
次に、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。窒化シリコン膜ＣＰ２の厚さは、例えば５０ｎｍ〜１５０ｎｍ程度である。
【００８０】
次に、図７に示すように、メモリセル領域の制御ゲート電極ＣＧの形成予定領域、並びに低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１、シリコン膜ＳＩ１および絶縁膜ＧＩ１をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、シリコン膜ＳＩ１からなる制御ゲート電極ＣＧ（例えばゲート長が８０ｎｍ程度）を形成する。
【００８１】
次に、図８に示すように、低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域の窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を除去する。
【００８２】
このように、制御ゲート電極ＣＧの上部に、キャップ絶縁膜（窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１）を形成したので、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）が、低電圧ＭＩＳトランジスタＬＴのゲート電極ＧＥおよび高耐圧ＭＩＳトランジスタＨＴのゲート電極ＧＥより高く（厚く）なる。このように、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）を高くすることにより、後述するメモリゲート電極ＭＧを制御性良く、良好な形状に形成することができる。
【００８３】
ここで、メモリセル領域において、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩ１が、制御トランジスタのゲート絶縁膜となる。
【００８４】
次に、図９に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の上部を含む半導体基板ＳＵＢ上に、絶縁膜ＣＳＬ（Ｃ１，Ｃ２，Ｃ３）を形成する。
【００８５】
まず、半導体基板ＳＵＢの主面を清浄化処理した後、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の上部を含む半導体基板ＳＵＢ上に、酸化シリコン膜Ｃ１を形成する。この酸化シリコン膜Ｃ１は、例えば熱酸化法（好ましくはＩＳＳＧ（I Situ Steam Generation）酸化）により形成され、その厚さは、例えば４ｎｍ程度である。なお、酸化シリコン膜Ｃ１をＣＶＤ法を用いて形成してもよい。
【００８６】
続いて、酸化シリコン膜Ｃ１上に、窒化シリコン膜Ｃ２を形成する。この窒化シリコン膜Ｃ２は、例えばＣＶＤ法により形成され、その厚さは、例えば１０ｎｍ程度である。この窒化シリコン膜Ｃ２が、不揮発性メモリセルＭＣの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）ＣＳＬを構成する中間層となる。
【００８７】
続いて、窒化シリコン膜Ｃ２上に、酸化シリコン膜Ｃ３を形成する。この酸化シリコン膜Ｃ３は、例えばＣＶＤ法により形成され、その厚さは、例えば５ｎｍ程度である。
【００８８】
以上の工程により、酸化シリコン膜Ｃ１、窒化シリコン膜Ｃ２および酸化シリコン膜Ｃ３からなる絶縁膜（ＯＮＯ膜）ＣＳＬを形成することができる。
【００８９】
また、本実施の形態１においては、絶縁膜ＣＳＬの内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜Ｃ２を形成しているが、例えば酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
【００９０】
また、メモリセル領域に形成された絶縁膜ＣＳＬは、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜Ｃ１，Ｃ３）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜Ｃ２）のポテンシャル障壁高さが低くなるよう構成する。また、各層の厚さはその不揮発性メモリセルＭＣの動作方式毎に最適な値を有する。
【００９１】
次に、絶縁膜ＣＳＬ上に、導電性膜としてシリコン膜ＳＩ２を形成する。シリコン膜ＳＩ２の厚さは、例えば２０ｎｍ〜１００ｎｍ程度である。このシリコン膜ＳＩ２として、例えばＣＶＤ法などを用いて形成される多結晶シリコン膜を用いてもよい。または、シリコン膜ＳＩ２として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい（結晶化処理）。なお、このシリコン膜ＳＩ２に必要に応じて不純物を導入してもよい。また、このシリコン膜ＳＩ２は、後述するように、メモリセル領域において不揮発性メモリセルＭＣのメモリゲート電極ＭＧ（例えばゲート長が５０ｎｍ程度）となる。
【００９２】
次に、図１０に示すように、シリコン膜ＳＩ２をエッチバックする。このエッチバック工程では、シリコン膜ＳＩ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜ＣＳＬを介して、シリコン膜ＳＩ２を、サイドウォール状（側壁膜状）に残存させることができる。この際、低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域においては、シリコン膜ＳＩ２がエッチングされ、絶縁膜ＣＳＬが露出する。なお、低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域のそれぞれの端部においては、シリコン膜ＳＩ１の側壁に、絶縁膜ＣＳＬを介してシリコン膜ＳＩ２がサイドウォール状（側壁膜状）にシリコンスペーサＳＰ２として残存する。
【００９３】
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜ＳＩ２により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜ＳＩ２により、シリコンスペーサＳＰ１が形成される。
【００９４】
ここで、メモリセル領域において、メモリゲート電極ＭＧの下の絶縁膜ＣＳＬが、メモリトランジスタのゲート絶縁膜となる。シリコン膜ＳＩ２の厚さに対応してメモリゲート電極ＭＧのゲート長が決まる。
【００９５】
このように、メモリゲート電極ＭＧは、制御ゲート電極部（制御ゲート電極ＣＧとキャップ絶縁膜との積層膜部）の側壁に絶縁膜ＣＳＬを介してサイドウォール状（側壁膜状）に形成される。このため、制御ゲート電極部を高く形成することにより、メモリゲート電極ＭＧを制御性良く、良好な形状に形成することができる。そして、メモリゲート電極ＭＧの高さを確保することができるため、メモリゲート電極ＭＧの側壁に形成される側壁絶縁膜ＳＷを制御性良く、良好な形状に形成することができる。さらに、メモリゲート電極ＭＧや側壁絶縁膜ＳＷをマスクとしてｎ型不純物を注入することにより形成されるｎ−型半導体領域ＮＬａやｎ＋型半導体領域ＮＨａを制御性良く、良好な形状に形成することができる。
【００９６】
次に、図１１に示すように、制御ゲート電極ＣＧの側壁部でメモリゲート電極ＭＧを形成しない側のシリコンスペーサＳＰ１、並びに低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域のそれぞれの端部のシリコンスペーサＳＰ２を除去する。
【００９７】
次に、絶縁膜ＣＳＬをエッチングによって除去する。これにより、低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域においては、シリコン膜ＳＩ１が露出する。また、メモリセル領域において、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウェルＰＷ３が露出する。
【００９８】
次に、低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域において、シリコン膜ＳＩ１に、例えばリン（Ｐ）などのｎ型不純物を注入する。
【００９９】
次に、図１２に示すように、シリコン膜ＳＩ１の低電圧ＭＩＳトランジスタＬＴ、高耐圧ＭＩＳトランジスタＨＴおよび位置合わせずれ検査パターンＰＴ１の各ゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜ＳＩ１および絶縁膜ＧＩ１，ＧＩ２をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、低電圧ＭＩＳ領域に低電圧ＭＩＳトランジスタＬＴのゲート電極ＧＥを形成し、高耐圧ＭＩＳ領域に高耐圧ＭＩＳトランジスタＨＴのゲート電極ＧＥを形成し、検査パターン領域に位置合わせずれ検査パターンＰＴ１のゲート電極ＧＥを形成する。
【０１００】
低電圧ＭＩＳトランジスタＬＴおよび位置合わせずれ検査パターンＰＴ１の各ゲート電極ＧＥのゲート長は、例えば４０ｎｍ程度であり、高耐圧ＭＩＳトランジスタＨＴのゲート電極ＧＥのゲート長は、例えば１,０００ｎｍ程度である。
【０１０１】
また、低電圧ＭＩＳトランジスタＬＴのゲート電極ＧＥの下に残存する絶縁膜ＧＩ１が、低電圧ＭＩＳトランジスタＬＴのゲート絶縁膜となり、高耐圧ＭＩＳトランジスタＨＴのゲート絶縁膜ＧＥの下に残存する絶縁膜ＧＩ２が高耐圧ＭＩＳトランジスタＨＴのゲート絶縁膜となる。
【０１０２】
次に、図１３に示すように、制御ゲート電極ＣＧの一方の側（メモリゲート電極ＭＧと逆側）に開口を有するフォトレジスト膜（図示せず）をマスクに、ｐ型不純物を斜めに注入する（斜めインプラする）。これにより、制御ゲート電極ＣＧの下部の半導体基板ＳＵＢにｐ型のハロー領域（ｐ型不純物領域）ＨＬを形成する。このハロー領域ＨＬは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域ＭＤからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。
【０１０３】
さらに、上記フォトレジスト膜がある状態で、半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域ＮＬｂを形成する。ｎ−型半導体領域ＮＬｂは、制御ゲート電極ＣＧの側壁（絶縁膜ＣＳＬを介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）に自己整合して形成される。この後、上記フォトレジスト膜を除去する。
【０１０４】
次に、メモリゲート電極ＭＧ側に開口を有するフォトレジスト膜（図示せず）をマスクに、半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域ＮＬａを形成する。この際、ｎ−型半導体領域ＮＬａは、メモリゲート電極ＭＧの側壁（絶縁膜ＣＳＬを介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）に自己整合して形成される。また、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域において、ゲート電極ＧＥの両側の半導体基板ＳＵＢ（ｐ型ウェルＰＷ１、ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域ＮＬを形成する。この際、ｎ−型半導体領域ＮＬは、ゲート電極ＧＥの側壁に自己整合して形成される。
【０１０５】
ｎ−型半導体領域ＮＬａとｎ−型半導体領域ＮＬｂとｎ−型半導体領域ＮＬとは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域ＮＬａ、ｎ−型半導体領域ＮＬｂおよびｎ−型半導体領域ＮＬをそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。また、低電圧ＭＩＳ領域のｎ−型半導体領域ＮＬと高耐圧ＭＩＳ領域のｎ−型半導体領域ＮＬとを、異なる不純物濃度および異なる接合の深さとしてもよい。
【０１０６】
なお、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域において、ｎ−型半導体領域ＮＬを形成する際には、検査パターン領域の絶縁部ＴＩ２にもヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物が注入される。しかし、このｎ型不純物は、絶縁部ＴＩ２に注入されることから、ｎ−型半導体領域として機能することはない。
【０１０７】
次に、メモリセル領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する。また、低電圧ＭＩＳ領域、高耐圧ＭＩＳ領域および検査パターン領域において、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば半導体基板ＳＵＢの主面全面上に酸化シリコン膜を堆積し、さらに、その上に窒化シリコン膜を堆積することにより、酸化シリコン膜および窒化シリコン膜の積層体よりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜と窒化シリコン膜との積層体の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
【０１０８】
次に、図１４に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板ＳＵＢ（ｐ型ウェルＰＷ３）に注入することで、高不純物濃度のｎ＋型半導体領域ＮＨａおよびｎ＋型半導体領域ＮＨｂを形成する。この際、ｎ＋型半導体領域ＮＨａは、メモリセル領域において、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＮＨｂは、メモリセル領域において、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域ＮＨａは、ｎ−型半導体領域ＮＬａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域ＮＨｂは、ｎ−型半導体領域ＮＬｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。
【０１０９】
また、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域において、ゲート電極ＧＥの両側の半導体基板ＳＵＢ（ｐ型ウェルＰＷ１，ＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域ＮＨを形成する。この際、ｎ＋型半導体領域ＮＨは、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域ＮＨは、ｎ−型半導体領域ＮＬよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。
【０１１０】
ｎ＋型半導体領域ＮＨａとｎ＋型半導体領域ＮＨｂとｎ＋型半導体領域ＮＨとは、異なる不純物濃度および異なる接合の深さとしてもよい。また、低電圧ＭＩＳ領域のｎ＋型半導体領域ＮＨと高耐圧ＭＩＳ領域のｎ＋型半導体領域ＮＨとを、異なる不純物濃度および異なる接合の深さとしてもよい。
【０１１１】
なお、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域において、ｎ＋型半導体領域ＮＨを形成する際には、検査パターン領域の絶縁部ＴＩ２にもヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物が注入される。しかし、このｎ型不純物は、絶縁部ＴＩ２に注入されることから、ｎ＋型半導体領域として機能することはない。
【０１１２】
上記工程により、メモリセル領域において、ｎ−型半導体領域ＮＬｂとｎ＋型半導体領域ＮＨｂからなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域ＮＬａとｎ＋型半導体領域ＮＨａからなり、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。また、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域において、ｎ−型半導体領域ＮＬとｎ＋型半導体領域ＮＨとからなるＬＤＤ構造のソース、ドレイン領域が形成される。
【０１１３】
次に、ソース領域ＭＳ（ｎ−型半導体領域ＮＬａおよびｎ＋型半導体領域ＮＨａ）、ドレイン領域ＭＤ（ｎ−型半導体領域ＮＬｂおよびｎ＋型半導体領域ＮＨｂ）およびソース、ドレイン領域（ＮＬ，ＮＨ）に導入された不純物を活性化するための熱処理（活性化処理）を行う。
【０１１４】
次に、サリサイド技術を用いて、メモリセル領域において、メモリゲート電極ＭＧ、ｎ＋型半導体領域ＮＨａおよびｎ＋型半導体領域ＮＨｂの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。また、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域において、ゲート電極ＧＥおよびｎ＋型半導体領域ＮＨの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。また、検査パターン領域において、ゲート電極ＧＥの上部に、金属シリサイド層ＳＩＬを形成する。
【０１１５】
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、次のようにして形成することができる。
【０１１６】
例えば、半導体基板ＳＵＢの主面全面上に、金属膜（図示せず）を形成し、半導体基板ＳＵＢに対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域ＮＨ，ＮＨａ，ＮＨｂの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域ＮＨ，ＮＨａ，ＮＨｂの上部に、それぞれ金属シリサイド層ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
【０１１７】
次に、図１５に示すように、半導体基板ＳＵＢの主面全面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬを、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬの上面を平坦化する。
【０１１８】
次に、層間絶縁膜ＩＬを貫通するプラグＰＧを形成する。まず、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬをエッチングすることにより、層間絶縁膜ＩＬにコンタクトホールＣＮＴを形成する。
【０１１９】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１２０】
プラグＰＧを形成するには、例えばコンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１２１】
メモリセル領域、低電圧ＭＩＳ領域および高耐圧ＭＩＳ領域では、コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＮＨｂ，ＮＨ上、メモリゲート電極ＭＧ上およびゲート電極ＧＥ上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域ＮＨｂ，ＮＨ上の金属シリサイド層ＳＩＬの一部、メモリゲート電極ＭＧ上の金属シリサイド層ＳＩＬの一部およびゲート電極ＧＥ上の金属シリサイド層ＳＩＬの一部などが露出される。
【０１２２】
さらに、検査パターン領域では、コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、絶縁部ＴＩ２に接するように形成されるので、コンタクトホールＣＮＴの底部では、絶縁部ＴＩ２の一部が露出される。
【０１２３】
その後、前記図５に示したように、層間絶縁膜ＩＬ上に導電性膜を堆積し、この導電性膜を加工することにより、プラグＰＧに電気的に接続する配線ＭＥを形成する。なお、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に、例えば銅（Ｃｕ）を主導電膜とする配線ＭＥを、例えばダマシン技術を用いて形成することもできる。
【０１２４】
以上の工程により、本実施の形態１による半導体装置が略完成する。すなわち、低電圧ＭＩＳ領域に低電圧ＭＩＳトランジスタＬＴが形成され、高耐圧ＭＩＳ領域に高耐圧ＭＩＳトランジスタＨＴが形成され、メモリセル領域に不揮発性メモリセルＭＣが形成され、検査パターン領域に位置合わせずれ検査パターンＰＴ１が形成される。
【０１２５】
なお、低電圧ＭＩＳトランジスタＬＴ、高耐圧ＭＩＳトランジスタＨＴ、不揮発性メモリセルＭＣおよび位置合わせずれ検査パターンＰＴ１の形成工程については、上記工程に限定されるものではない。
【０１２６】
このように、本実施の形態１によれば、半導体ウェハ上の全半導体チップに対して、短時間で位置合わせずれを検出することができる。これにより、半導体装置の信頼性を向上させることができる。
【０１２７】
（実施の形態２）
本実施の形態２による半導体装置に備わる位置合わせずれ検査パターンについて図１６を用いて説明する。図１６は、本実施の形態２による半導体装置を示す平面レイアウト図である。
【０１２８】
図１６に示すように、前述の実施の形態１と相違する点は、位置合わせずれ検査パターンＰＴ１の配置である。すなわち、前述の実施の形態１による半導体装置ＳＭ１では、位置合わせずれ検査パターンＰＴ１を半導体基板ＳＵＢ（半導体チップ）のほぼ中央部に１つ設けたが、本実施の形態２による半導体装置ＳＭ２では、位置合わせずれ検査パターンＰＴ１を半導体基板ＳＵＢ（半導体チップ）の四隅にそれぞれ設けている。
【０１２９】
このように、半導体基板ＳＵＢの四隅にそれぞれ位置合わせずれ検査パターンＰＴ１を配置することにより、Ｘ方向の位置合わせずれおよびＹ方向の位置合わせずれだけでなく、回転方向の位置合わせずれも検査することができる。
【０１３０】
なお、本実施の形態２による半導体装置ＳＭ２では、半導体基板ＳＵＢの四隅にそれぞれ位置合わせずれ検査パターンＰＴ１を設けたが、位置合わせずれ検査パターンＰＴ１を設ける位置および数は、これに限定されるものではない。
【０１３１】
このように、本実施の形態２によれば、前述の実施の形態１よりも、位置合わせずれ検査の検出感度が高くなるので、さらに、半導体装置の信頼性を向上させることができる。
【０１３２】
（実施の形態３）
本実施の形態３による半導体装置に備わる位置合わせずれ検査パターンについて図１７を用いて説明する。図１７は、本実施の形態３による位置合わせずれ検査パターンの平面図である。
【０１３３】
本実施の形態３では、位置合わせずれ検査パターンに、ＳＲＡＭの１ビットの情報を記憶する１ビット分のメモリセル（１ビットセル、単位ユニットとも言う。）と同様のレイアウトパターンを用いる。複数のメモリセルを接続した構造、または、Ｘ方向とＹ方向とを互いに入れ換えた構造を同時に搭載しても良い。
【０１３４】
ＳＲＡＭのメモリセルとして、１ビットセルあたりに６素子（ＭＩＳトランジスタ）を要する、例えば完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のメモリセルを例示する。
【０１３５】
位置合わせずれ検査パターンは、前述の実施の形態１において説明したように、絶縁部上に形成される。従って、本実施の形態３においても、検査パターン領域には、主として、互いの位置合わせ精度を検査する下層パターン（ゲート電極）および上層パターン（コンタクトホールおよびシェアードコンタクト）が形成される。しかし、ＳＲＡＭのメモリセルを用いた位置合わせずれ検査パターンの構成を明確にするために、実際には検査パターン領域に形成されない、または形成される必要のないウェル領域および半導体領域なども含めて、位置合わせずれ検査パターンについて、以下に説明する。
【０１３６】
図１７に示すように、検査パターン領域には、１つのメモリセルを構成する一対の駆動用トランジスタＤＴ１，ＤＴ２、一対の転送用トランジスタＡＴ１，ＡＴ２、および一対の負荷用トランジスタＬＴ１，ＬＴ２が形成されている。
【０１３７】
一対の駆動用トランジスタＤＴ１，ＤＴ２と一対の転送用トランジスタＡＴ１，ＡＴ２との各々は、例えばｎチャネル型ＭＩＳトランジスタによりなっており、半導体基板の主面のｐ型ウェルＰＷＳ１，ＰＷＳ２に形成されている。また、一対の負荷用トランジスタＬＴ１，ＬＴ２の各々は、例えばｐチャネル型ＭＩＳトランジスタよりなっており、半導体基板の主面のｎ型ウェルＮＷに形成されている。
【０１３８】
駆動用トランジスタＤＴ１は、一対のソース、ドレイン領域となる一対のｎ型不純物領域と、ゲート電極ＧＥ１と、を有しており、ゲート電極ＧＥ１は、一対のｎ型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極ＧＥ１が、絶縁部ＴＩ２上に形成されている。
【０１３９】
駆動用トランジスタＤＴ２は、一対のソース、ドレイン領域となる一対のｎ型不純物領域と、ゲート電極ＧＥ２と、を有している。ゲート電極ＧＥ２は、一対のｎ型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極ＧＥ２が、絶縁部ＴＩ２上に形成されている。
【０１４０】
転送用トランジスタＡＴ１は、一対のソース、ドレイン領域となる一対のｎ型不純物領域と、ゲート電極ＧＥ３と、を有している。ゲート電極ＧＥ３は、一対のｎ型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極ＧＥ３が、絶縁部ＴＩ２上に形成されている。
【０１４１】
転送用トランジスタＡＴ２は、一対のソース、ドレイン領域となる一対のｎ型不純物領域と、ゲート電極ＧＥ４と、を有している。ゲート電極ＧＥ４は、一対のｎ型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極ＧＥ４が、絶縁部ＴＩ２上に形成されている。
【０１４２】
負荷用トランジスタＬＴ１は、一対のソース、ドレイン領域となる一対のｐ型不純物領域と、ゲート電極ＧＥ１と、を有している。ゲート電極ＧＥ１は、一対のｐ型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。
【０１４３】
負荷用トランジスタＬＴ２は、一対のソース、ドレイン領域となる一対のｐ型不純物領域と、ゲート電極ＧＥ２と、を有している。ゲート電極ＧＥ２は、一対のｐ型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。
【０１４４】
駆動用トランジスタＤＴ１のドレイン領域と転送用トランジスタＡＴ１の一対のソース、ドレイン領域の一方とは、同一のｎ型不純物領域により形成されている。また、駆動用トランジスタＤＴ２のドレイン領域と転送用トランジスタＡＴ２の一対のソース、ドレイン領域の一方とは、互いに同一のｎ型不純物領域により形成されている。
【０１４５】
駆動用トランジスタＤＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ１のゲート電極ＧＥ１とは、互いに同一の導電性膜により形成されている。また、駆動用トランジスタＤＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ２のゲート電極ＧＥ２とは、互いに同一の導電性膜により形成されている。
【０１４６】
これらのトランジスタＤＴ１，ＤＴ２，ＡＴ１，ＡＴ２，ＬＴ１，ＬＴ２の各々のゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４に接するように金属シリサイド層（図示せず）が形成されている。また、これらのトランジスタＤＴ１，ＤＴ２，ＡＴ１，ＡＴ２，ＬＴ１，ＬＴ２の各々のゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４、ソース、ドレイン領域などを覆うように半導体基板上に層間絶縁膜（図示せず）が形成されている。層間絶縁膜には、複数のコンタクトホール（接続孔とも言う。）ＣＨ１〜ＣＨ６および複数のシェアードコンタクトホール（接続孔とも言う。）ＳＣ１，ＳＣ２が形成されている。
【０１４７】
具体的には、層間絶縁膜には、転送用トランジスタＡＴ１，ＡＴ２の各々の一対のソース、ドレイン領域の一方（駆動用トランジスタＤＴ１，ＤＴ２の各々のドレイン領域）に達するコンタクトホールＣＨ１，ＣＨ２が形成されている。
【０１４８】
また、層間絶縁膜には、各ゲート電極ＧＥ１〜ＧＥ４にそれぞれ達するコンタクトホールＣＨ３〜ＣＨ６が形成されている。
【０１４９】
また、層間絶縁膜には、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域との双方に達するシェアードコンタクトホールＳＣ１が形成されている。また、層間絶縁膜には、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域との双方に達するシェアードコンタクトホールＳＣ２が形成されている。
【０１５０】
メモリセル領域では、さらに、駆動用トランジスタＤＴ１，ＤＴ２の各々のソース領域に達するコンタクトホール、転送用トランジスタＡＴ１，ＡＴ２の各々の一対のソース、ドレイン領域の他方に達するコンタクトホールおよび負荷用トランジスタＬＴ１，ＬＴ２の各々のソース領域に達するコンタクトホールが、層間絶縁膜に形成されている。
【０１５１】
検査パターン領域では、より高い位置合わせ精度が要求されるコンタクトホールＣＨ１，ＣＨ２およびシェアードコンタクトホールＳＣ１，ＳＣ２と、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４との位置合わせずれを検査するため、メモリセル領域に形成される上記コンタクトホールは形成していないが、メモリセル領域に形成される上記コンタクトホールの形成を排除するものではない。
【０１５２】
コンタクトホールＣＨ１，ＣＨ２およびシェアードコンタクトホールＳＣ１，ＳＣ２の各々の内部には、導電性膜からなるプラグ（電極とも言う。）ＰＬ１が埋め込まれている。図示は省略するが、層間絶縁膜上に導電性膜からなる第１配線が形成されており、第１配線を介してシェアードコンタクトホールＳＣ１，ＳＣ２内のプラグＰＬ１およびコンタクトホールＣＨ１，ＣＨ２内のプラグＰＬ１が電気的に接続されている。
【０１５３】
また、コンタクトホールＣＨ３〜ＣＨ６の各々の内部には、導電性膜からなるプラグ（電極とも言う。）ＰＬ２が埋め込まれている。図示は省略するが、層間絶縁膜上に導電性膜からなる第２配線が形成されており、第２配線およびコンタクトホールＣＨ３〜ＣＨ６内のプラグＰＬ２を介してゲート電極ＧＥ１〜ＧＥ４が電気的に接続されている。
【０１５４】
シェアードコンタクトホールＳＣ１，ＳＣ２内のプラグＰＬ１およびコンタクトホールＣＨ１，ＣＨ２内のプラグＰＬ１の接続に用いる第１配線と、ゲート電極ＧＥ１〜ＧＥ４の接続に用いる第２配線とは、同層の配線または互いに異なる層の配線を用いてもよい。
【０１５５】
このように構成された位置合わせずれ検査パターンＰＴ２において、第１配線と、第２配線との間に電圧を印加して、コンタクトホールＣＨ１，ＣＨ２およびシェアードコンタクトホールＳＣ１，ＳＣ２と、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４との間の電気的破壊試験を行う。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４に接続する第２配線に０Ｖ（接地電位）を印加し、コンタクトホールＣＨ１，ＣＨ２内およびシェアードコンタクトホールＳＣ１，ＳＣ２内のプラグＰＧ１に接続する第１配線に高電圧を印加する。第１配線に印加する高電圧は、例えば相対的に高い電圧である。
【０１５６】
これにより、前述した実施の形態１と同様に、コンタクトホールＣＨ１，ＣＨ２およびシェアードコンタクトホールＳＣ１，ＳＣ２と、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４との位置合わせずれを検出することが可能となる。
【０１５７】
また、前述した実施の形態１と同様に、本実施の形態３による位置合わせずれ検査（電気的破壊試験）は、半導体ウェハ上の半導体チップ毎の動作試験を実施するときに、同時に実施することができる。すなわち、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、全ての半導体装置の信頼性を保証することができる。
【０１５８】
このように、本実施の形態３によれば、ＳＲＡＭのメモリセルと同じレイアウトからなる位置合わせずれ検査パターンＰＴ２を形成することにより、検出感度の高い位置合わせずれ検査を半導体ウェハ上の全半導体チップに対して、短時間に行うことができる。これにより、半導体装置の信頼性をより向上させることができる。
【０１５９】
（実施の形態４）
本実施の形態４による半導体装置に備わる位置合わせずれ検査パターンについて図１８、図１９および図２０を用いて説明する。図１８は、本実施の形態４による位置合わせずれ検査パターンの平面図である。図１９は、位置合わせずれがない場合における、図１８のＢ−Ｂ´線に沿った位置合わせずれ検査パターンの断面図である。図２０は、位置合わせずれがある場合における、図１８のＢ−Ｂ´線に沿った位置合わせずれ検査パターンの断面図である。
【０１６０】
前述の実施の形態１では、半導体装置ＳＭ１における、ＭＩＳトランジスタのゲート電極と、ＭＩＳトランジスタのソース、ドレイン領域に接続するコンタクトホールとの位置合わせずれ検査に適用する位置合わせずれ検査パターンＰＴ１について説明した。これに対して、本実施の形態４では、半導体装置ＳＭ１における、配線と、この配線に接続するプラグとの位置合わせずれ検査に適用する位置合わせずれ検査パターンＰＴ３について説明する。
【０１６１】
図１８および図１９に示すように、位置合わせずれ検査パターンＰＴ３は、半導体基板ＳＵＢの主面上に形成された絶縁膜ＩＳ１と、絶縁膜ＩＳ１上に形成された下層配線ＭＥＤと、下層配線ＭＥＤを覆う絶縁膜ＩＳ２と、絶縁膜ＩＳ２に形成され、下層配線ＭＥＤと電気的に接続する複数のビア（接続孔とも言う。）ＶＩと、複数のビアＶＩ内にそれぞれ埋め込まれた複数のプラグ（電極とも言う。）ＰＧと、絶縁膜ＩＳ２上に形成され、複数のプラグＰＧと電気的に接続する第１上層配線ＭＥＵ１と、絶縁膜ＩＳ２上に形成され、複数のプラグＰＧと電気的に接続しない第２上層配線ＭＥＵ２と、を有する。
【０１６２】
第１および第２上層配線ＭＥＵ１，ＭＥＵ２は、例えばダマシン技術を用いて形成することもできる。
【０１６３】
第１上層配線ＭＥＵ１および第２上層配線ＭＥＵ２はそれぞれ、Ｘ方向（第１方向）に延在する第１部分と、第１部分の一方側の端部に接続し、Ｙ方向（第１方向と直交する第２方向）に延在する第２部分とから構成され、Ｘ方向およびＹ方向にそれぞれ所定の間隔を有して配置されている。言い換えると、第１上層配線ＭＥＵ１および第２上層配線ＭＥＵ２はそれぞれ、Ｌ字形状の平面パターンを有し、所定の間隔を有し、互いに離間して配置されている。特に限定されるものではないが、Ｙ方向に互いに離間して配置される第１上層配線ＭＥＵ１の第１部分と第２上層配線ＭＥＵ２の第１部分との間隔と、Ｘ方向に互いに離間して配置される第１上層配線ＭＥＵ１の第２部分と第２上層配線ＭＥＵ２の第２部分との間隔は同じである。
【０１６４】
下層配線ＭＤ、ビアＶＩ、第１上層配線ＭＥＵ１および第２上層配線ＭＥＵ２は、例えばＲＡＭモジュールＲＭに形成されるＳＲＡＭなどまたは論理演算回路モジュールＬＭに形成されるＣＰＵなどを構成する多層配線と同じレイアウトルールを用いて形成される。
【０１６５】
従って、第１上層配線ＭＥＵ１と第２上層配線ＭＥＵ２との間隔およびビアＶＩと第２上層配線ＭＥＵ２との間隔は、相対的に狭く設けられ、また、ビアＶＩと第１上層配線ＭＥＵ１との位置合わせ余裕も小さく設けられる。すなわち、多層配線において、互いに隣り合う第１上層配線ＭＥＵ１と第２上層配線ＭＥＵ２との距離が相対的に短いレイアウト、好ましくは互いに隣り合う第１上層配線ＭＥＵ１と第２上層配線ＭＥＵ２との距離が最も短いレイアウトが、位置合わせずれ検査パターンＰＴ３に採用される。
【０１６６】
そして、第２上層配線ＭＥＵ２と第１上層配線ＭＥＵ１との間、または第２上層配線ＭＥＵ２と下層配線ＭＥＤとの間に電圧を印加して、第２上層配線ＭＥＵ２と第１上層配線ＭＥＵ１との間、または第２上層配線ＭＥＵ２と下層配線ＭＥＤとの間の電気的破壊試験を行う。一方の配線に０Ｖ（接地電位）を印加し、他方の配線に高電圧または中電圧を印加する。他方の配線に印加する高電圧は、例えば電源回路ＰＣから不揮発性メモリ・モジュールＦＭに供給される電圧（例えば１０Ｖ〜１２Ｖ程度）であり、他方の配線に印加する中電圧は、例えば電源回路ＰＣから周辺回路モジュールＣＭに供給される電圧（例えば３．３．Ｖ〜５Ｖ程度）である。
【０１６７】
図２０に示すように、例えばビアＶＩの位置が第２上層配線ＭＥＵ２側にずれた場合は、第２上層配線ＭＥＵ２と第１上層配線ＭＥＵ１との間、または第２上層配線ＭＥＵ１と下層配線ＭＥＤとの間にリーク電流が流れる、または第２上層配線ＭＥＵ２と第１上層配線ＭＥＵ１との間、または第２上層配線ＭＥＵ１と下層配線ＭＥＤとの間の絶縁膜ＩＳ２が破壊する。これにより、ビアＶＩの位置合わせずれを検出することが可能となる。
【０１６８】
また、前述した実施の形態１と同様に、本実施の形態４による位置合わせずれ検査（電気的破壊試験）は、半導体ウェハ上の半導体チップ毎の動作試験を実施するときに、同時に実施することができる。すなわち、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、全ての半導体装置の信頼性を保証することができる。
【０１６９】
なお、前述の実施の形態２と同様に、位置合わせずれ検査パターンＰＴ３は、半導体基板の四隅にそれぞれ設けることができる。
【０１７０】
このように、本実施の形態４によれば、配線と、この配線に接続するプラグとの位置合わせずれ検査を半導体ウェハ上の全半導体チップに対して、短時間で行うことができる。これにより、半導体装置の信頼性を向上させることができる。
【０１７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７２】
本発明は少なくとも以下の実施の形態を含む。
【０１７３】
〔付記１〕
以下の工程を含む半導体装置の製造方法：
（ａ）第１電圧で動作する第１回路と、前記第１電圧よりも高い第２電圧で動作する第２回路と、位置合わせずれ検査パターンと、を有する半導体装置を準備する工程；
（ｂ）前記位置合わせずれ検査パターンが備える第１パターンと第２パターンとの間に前記第２電圧を印加して、電気的破壊試験を実施することにより、前記第１パターンと前記第２パターンとの位置合わせずれを検出する工程、
ここで、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第１絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第１パターンと、
前記第１パターンと第２絶縁膜を介して、前記第１パターンと同層または上層に形成された前記第２パターンと、
を備え、
前記第１パターンおよび前記第２パターンは、前記第１回路のレイアウトルールを用いて配置される。
【０１７４】
〔付記２〕
付記１記載の半導体装置の製造方法において、
前記基板の主面上に、前記第１回路と前記第２回路とを分離する前記第１絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置の製造方法。
【符号の説明】
【０１７５】
ＡＴ１，ＡＴ２  転送用トランジスタ
Ｃ１  酸化シリコン膜
Ｃ２  窒化シリコン膜
Ｃ３  酸化シリコン膜
ＣＧ  制御ゲート電極
ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，ＣＨ６  コンタクトホール
ＣＭ  周辺回路モジュール
ＣＮ１，ＣＮ２  コンタクトホール
ＣＮＴ  コンタクトホール
ＣＰ１  酸化シリコン膜
ＣＰ２  窒化シリコン膜
ＣＳＬ  絶縁膜
ＤＴ１，ＤＴ２  駆動用トランジスタ
ＦＭ  不揮発性メモリ・モジュール
ＧＥ，ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４  ゲート電極
ＧＩ１，ＧＩ２  絶縁膜
ＨＬ  ハロー領域
ＨＴ  高耐圧ＭＩＳトランジスタ
ＩＬ  層間絶縁膜
ＩＳ１，ＩＳ２  絶縁膜
ＬＭ  論理演算回路モジュール
ＬＴ  低電圧ＭＩＳトランジスタ
ＬＴ１，ＬＴ２  負荷用トランジスタ
ＭＣ  不揮発性メモリセル
ＭＤ  ドレイン領域
ＭＥ  配線
ＭＥ１  第１配線
ＭＥ２  第２配線
ＭＥＤ  下層配線
ＭＥＵ１  第１上層配線
ＭＥＵ２  第２上層配線
ＭＧ  メモリゲート電極
ＭＳ  ソース領域
ＮＬ，ＮＬａ，ＮＬｂ  ｎ−型半導体領域
ＮＨ，ＮＨａ，ＮＨｂ  ｎ＋型半導体領域
ＮＷ  ｎ型ウェル
Ｐ１  下層パターン
Ｐ２  上層パターン
ＰＣ  電源回路
ＰＬ１，ＰＬ２  プラグ
ＰＧ，ＰＧ１，ＰＧ２  プラグ
ＰＴ０，ＰＴ１，ＰＴ２，ＰＴ３  位置合わせずれ検査パターン
ＰＷ１，ＰＷ２，ＰＷ３，ＰＷＳ１，ＰＷＳ２  ｐ型ウェル
ＲＭ  ＲＡＭモジュール
ＳＣ  半導体チップ
ＳＣ１，ＳＣ２  シェアードコンタクトホール
ＳＨ  １ショット
ＳＩ１，ＳＩ２  シリコン膜
ＳＩＬ  金属シリサイド層
ＳＭ１，ＳＭ２  半導体装置
ＳＰ１，ＳＰ２  シリコンスペーサ
ＳＴ  スイッチ
ＳＵＢ  半導体基板
ＳＷ  側壁絶縁膜
ＴＩ１  素子分離部
ＴＩ２  絶縁部
ＶＩ  ビア
ＷＡ  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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