(57)【要約】      （修正有）【課題】変換効率を改善する。【解決手段】半導体装置は、第１入力ノード２Ｂとスイッチングノード４との間に接続された第１スイッチ素子６と、第２入力ノード２Ａと前記スイッチングノード４との間に接続された第２スイッチ素子５と、前記第１入力ノード２Ｂ又は前記第２入力ノード２Ａに一端が接続された容量と、前記スイッチングノード４と前記容量の他端との間に接続された１次側コイルを有するトランス１０と、を備えるＤＣ−ＤＣコンバータを制御する。前記半導体装置は、駆動回路と、計測回路と、デッドタイム遅延回路と、を備える。前記計測回路は、前記スイッチングノード４の電圧遷移時間を計測する。前記デッドタイム遅延回路は、前記電圧遷移時間に応じたデッドタイムを含んだ第１タイミング信号と、前記デッドタイムを含んだ第２タイミング信号を生成する。前記駆動回路は、第１駆動信号と第２駆動信号を生成する。【選択図】図５
2017055627.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が供給される第１入力ノードとスイッチングノードとの間に接続された第１スイッチ素子と、基準入力電圧が供給される第２入力ノードと前記スイッチングノードとの間に接続された第２スイッチ素子と、前記第１入力ノード又は前記第２入力ノードに一端が接続された容量と、前記スイッチングノードと前記容量の他端との間に接続された１次側コイル及び２次側コイルを有するトランスと、前記２次側コイルの電圧を整流及び平滑して出力電圧を生成する整流平滑回路と、を備えるＤＣ−ＤＣコンバータを制御する半導体装置であって、
前記スイッチングノードの電圧遷移時間を計測する計測回路と、
前記電圧遷移時間に応じたデッドタイムを含んだ第１タイミング信号と、前記デッドタイムを含んだ第２タイミング信号を生成するデッドタイム遅延回路と、
前記第１タイミング信号に基づいて前記第１スイッチ素子を駆動する第１駆動信号と、前記第２タイミング信号に基づいて前記第２スイッチ素子を駆動する第２駆動信号を生成する駆動回路と、
を備える半導体装置。
【請求項２】
前記計測回路は、前記スイッチングノードの電圧を分圧した分圧スイッチングノード電圧が、前記入力電圧を分圧した分圧入力電圧より低い第１電圧と、前記分圧入力電圧より低く前記第１電圧より高い第２電圧との間を遷移する第１時間を計測し、
前記デッドタイム遅延回路は、前記分圧入力電圧を前記第２電圧と前記第１電圧との差で除算した第１の値を、前記第１時間に乗算し、乗算結果を前記電圧遷移時間とする、請求項１に記載の半導体装置。
【請求項３】
前記計測回路は、
前記分圧スイッチングノード電圧が前記第１電圧から前記第２電圧まで増加する前記第１時間に比例した第１デッドタイム設定電圧と、
前記分圧スイッチングノード電圧が前記第２電圧から前記第１電圧まで減少する前記第１時間に比例した第２デッドタイム設定電圧と、を生成し、
前記デッドタイム遅延回路は、前記第１及び第２デッドタイム設定電圧に基づいて前記デッドタイムを設定する、請求項２に記載の半導体装置。
【請求項４】
前記デッドタイム遅延回路は、前記デッドタイムが予め定められた最短デッドタイムより短い場合、前記デッドタイムを予め定められた最長デッドタイムに設定し、前記デッドタイムが前記最長デッドタイムより長い場合、前記デッドタイムを前記最長デッドタイムに設定する、請求項１に記載の半導体装置。
【請求項５】
前記整流平滑回路は、前記２次側コイルの電圧を全波整流し、
前記デッドタイム遅延回路は、
前記スイッチングノードの電圧が低電圧から高電圧に遷移する前記電圧遷移時間を、前記第１駆動信号が活性状態から非活性状態に遷移した時から、前記第２駆動信号が非活性状態から活性状態に遷移するまでの前記デッドタイムとして設定し、
前記スイッチングノードの電圧が前記高電圧から前記低電圧に遷移する前記電圧遷移時間を、前記第２駆動信号が活性状態から非活性状態に遷移した時から、前記第１駆動信号が非活性状態から活性状態に遷移するまでの前記デッドタイムとして設定する、請求項１に記載の半導体装置。
【請求項６】
前記整流平滑回路は、前記２次側コイルの電圧を半波整流し、
前記デッドタイム遅延回路は、
前記スイッチングノードの電圧が低電圧から高電圧に遷移する前記電圧遷移時間を、前記第２駆動信号が活性状態から非活性状態に遷移した時から、前記第１駆動信号が非活性状態から活性状態に遷移するまでの前記デッドタイムとして設定し、
前記スイッチングノードの電圧が前記高電圧から前記低電圧に遷移する前記電圧遷移時間を、前記第１駆動信号が活性状態から非活性状態に遷移した時から、前記第２駆動信号が非活性状態から活性状態に遷移するまでの前記デッドタイムとして設定する、請求項１に記載の半導体装置。
【請求項７】
入力電圧が供給される第１入力ノードとスイッチングノードとの間に接続された第１スイッチ素子と、
基準入力電圧が供給される第２入力ノードと前記スイッチングノードとの間に接続された第２スイッチ素子と、
前記第１入力ノード又は前記第２入力ノードに一端が接続された容量と、
前記スイッチングノードと前記容量の他端との間に接続された１次側コイル及び２次側コイルを有するトランスと、
前記２次側コイルの電圧を整流及び平滑して出力電圧を出力する整流平滑回路と、
前記第１スイッチ素子を第１駆動信号で駆動し、前記第２スイッチ素子を第２駆動信号で駆動する駆動回路と、を備え、
前記駆動回路は、
前記スイッチングノードの電圧遷移時間を計測する計測回路と、
前記電圧遷移時間に応じたデッドタイムを前記第１駆動信号と前記第２駆動信号との間に設定するデッドタイム遅延回路と、
を有するＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、絶縁型交流直流変換電源装置（以下、絶縁型ＡＣ−ＤＣコンバータと称す）及び絶縁型直流直流変換電源装置（以下、絶縁型ＤＣ−ＤＣコンバータと称す）において、スイッチング周波数を高めることにより、装置の小型化が進められている。一方で、装置の小型化のためには、電力変換ロスにより生じる発熱を押えることが必要であり、従来９０％程とされていた電力変換効率を９５％以上に高める必要がある。しかし、一般に、スイッチング電源では、スイッチング周波数を上げるとスイッチングロスが増えるため、装置の小型化は容易ではない。
【０００３】
そこで、電流共振制御方式を導入することにより、ゼロボルトスイッチング（ＺＶＳ）を実現し、スイッチングロスを抑える技術が注目されている。電流共振制御方式では、出力電源電圧のフィードバック信号を受けて、スイッチング周波数を変調することにより、出力電源電圧を一定に保持している。その概要は、絶縁トランスの一次側の洩れインダクタンスと直列に接続された容量により構成された共振回路の共振状態を、スイッチング周波数を変調することにより制御し、電圧変換係数を変更して、絶縁トランスの二次側の出力電圧を制御するというものである。このとき、ハイ側スイッチング素子とロー側スイッチング素子を共に非導通状態に保つ期間（これをデッドタイムという）を設けることにより、共振電流の作用により、デッドタイムにおいてスイッチングノードの電位が自律的にハイ電位からロー電位へ、または、ロー電位からハイ電位へ変化する。この自律的な電位遷移が完了した後にハイ側又はロー側スイッチング素子を導通状態にすることにより、スイッチングロスを抑え、高効率化が可能となる。これをソフトスイッチングと呼ぶ。
【０００４】
しかし、スイッチング素子を導通状態にするタイミングが遅れると、スイッチング素子に並列に接続されたダイオードが動作し、そのオン抵抗によるスイッチングロスが生じる。逆に、スイッチング素子を導通状態にするタイミングが速すぎると、ハードスイッチング動作となり、大きな一次ノイズが発生すると同時に、貫通電流が流れ大きなスイッチングロスが生じる。最悪の場合、スイッチングロスによる発熱によりスイッチング素子が破壊する可能性がある。つまり、デッドタイムを適切な長さに設定することは、電流共振制御方式のＡＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータでは重要な技術課題である。
【０００５】
ところで、ソフトスイッチング動作によるスイッチングノードの自律的な電圧遷移の時間は、共振電流の大小によって変化する。例えば、一次電源（供給電源）の電圧の変化や二次電源（出力電源）の負荷電流の変化に伴い、出力電圧のフィードバック制御の影響により共振電流が変化するため、スイッチングノードの電圧遷移時間は時々刻々と変化する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５２９８６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、変換効率を改善できる半導体装置及びＤＣ−ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００８】
実施形態によれば、半導体装置は、入力電圧が供給される第１入力ノードとスイッチングノードとの間に接続された第１スイッチ素子と、基準入力電圧が供給される第２入力ノードと前記スイッチングノードとの間に接続された第２スイッチ素子と、前記第１入力ノード又は前記第２入力ノードに一端が接続された容量と、前記スイッチングノードと前記容量の他端との間に接続された１次側コイル及び２次側コイルを有するトランスと、前記２次側コイルの電圧を整流及び平滑して出力電圧を生成する整流平滑回路と、を備えるＤＣ−ＤＣコンバータを制御する。前記半導体装置は、駆動回路と、計測回路と、デッドタイム遅延回路と、を備える。前記計測回路は、前記スイッチングノードの電圧遷移時間を計測する。前記デッドタイム遅延回路は、前記電圧遷移時間に応じたデッドタイムを含んだ第１タイミング信号と、前記デッドタイムを含んだ第２タイミング信号を生成する。前記駆動回路は、前記第１タイミング信号に基づいて前記第１スイッチ素子を駆動する第１駆動信号と、前記第２タイミング信号に基づいて前記第２スイッチ素子を駆動する第２駆動信号を生成する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る絶縁型ＡＣ−ＤＣコンバータのブロック図である。
【図２】図１の絶縁型ＡＣ−ＤＣコンバータの各信号の波形図である。
【図３】第２の実施形態に係る絶縁型ＡＣ−ＤＣコンバータのブロック図である。
【図４】図３の絶縁型ＡＣ−ＤＣコンバータの各信号の波形図である。
【図５】第３の実施形態に係る絶縁型ＡＣ−ＤＣコンバータのブロック図である。
【図６】第４の実施形態に係るスイッチングノード遷移時間計測回路の回路図である。
【図７】図６のスイッチングノード遷移時間計測器の各信号の波形図である。
【図８】第５の実施形態に係るデッドタイム遅延回路の回路図である。
【図９】図８のデッドタイム遅延回路の各信号の波形図である。
【図１０】立ち上がり及び立ち下がりデッドタイム設定電圧ＶＤＴＲ,ＶＤＴＦと、立ち上がり及び立ち下がりデッドタイムｔＤＴＲ，ｔＤＴＦとの関係を示すグラフである。
【図１１】デッドタイムの設定方法を示すフローチャートである。
【図１２】クロック信号ＣＬＫと、ハイ側タイミング信号ＨＧｐと、ロー側タイミング信号ＬＧｐと、スイッチングノードの電圧ＳＮとを示す波形図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る絶縁型ＡＣ−ＤＣコンバータのブロック図である。絶縁型ＡＣ−ＤＣコンバータは、整流回路３と、入力容量１７と、絶縁型ＤＣ−ＤＣコンバータ１００と、を備える。絶縁型ＤＣ−ＤＣコンバータ１００は、ロー側スイッチングトランジスタ（第２スイッチ素子）５と、ハイ側スイッチングトランジスタ（第１スイッチ素子）６と、共振容量８と、絶縁トランス１０と、ダイオード（第１整流素子）１２Ａと、ダイオード（第２整流素子）１２Ｂと、出力容量１３と、フィードバック回路１５と、制御回路１６と、を備える。
【００１２】
整流回路３は、ダイオードブリッジで構成され、交流入力電源１から供給された交流電圧ＶＡＣを整流し、入力電圧ＶＩＮを生成する。入力容量１７は、入力電圧ＶＩＮを平滑する。
【００１３】
入力電圧ＶＩＮは、第１入力ノード２Ｂに供給される。基準入力電圧（接地電圧）は、第２入力ノード２Ａに供給される。
【００１４】
ロー側スイッチングトランジスタ５は、第２入力ノード２Ａとスイッチングノード４との間に接続されている。
【００１５】
ハイ側スイッチングトランジスタ６は、第１入力ノード２Ｂとスイッチングノード４との間に接続されている。
【００１６】
共振容量８は、第２入力ノード２Ａに一端が接続され、共振ノード７に他端が接続されている。共振容量８の一端は、第２入力ノード２Ａに代えて、第１入力ノード２Ｂに接続されてもよい。また、共振容量８に加えて、第１入力ノード２Ｂに一端が接続され、共振ノード７に他端が接続された追加の共振容量が設けられていてもよい。
【００１７】
絶縁トランス１０は、１次側コイル１０Ａ及び２次側コイル１０Ｂを有する。１次側コイル１０Ａは、スイッチングノード４と共振ノード７（共振容量８の他端）との間に接続されている。
【００１８】
ダイオード１２Ａは、２次側コイル１０Ｂの一端に接続されたアノードと、第１出力ノード１１Ｂに接続されたカソードと、を有する
ダイオード１２Ｂは、２次側コイル１０Ｂの他端に接続されたアノードと、第１出力ノード１１Ｂに接続されたカソードと、を有する。
【００１９】
第２出力ノード１１Ａは、２次側コイル１０Ｂの中点に接続されている。出力容量１３は、第１出力ノード１１Ｂと第２出力ノード１１Ａとの間に接続されている。出力電圧ＶＯＵＴは、第１出力ノード１１Ｂと第２出力ノード１１Ａとの間の電圧である。
【００２０】
ダイオード１２Ａ，１２Ｂ及び出力容量１３は、２次側コイル１０Ｂの電圧を全波整流及び平滑して出力電圧ＶＯＵＴを生成する整流平滑回路７０として機能する。
【００２１】
フィードバック回路１５は、出力電圧ＶＯＵＴに応じたフィードバック信号ＦＢを生成する。フィードバック回路１５は、出力電圧ＶＯＵＴが供給される端子と、フィードバック信号ＦＢを出力する端子との間が絶縁されている。
【００２２】
制御回路１６は、ハイ側スイッチングトランジスタ６のゲート端子を駆動するハイ側ゲート信号（第１駆動信号）ＨＧと、ロー側スイッチングトランジスタ５のゲート端子を駆動するロー側ゲート信号（第２駆動信号）ＬＧと、を生成する。制御回路１６は、フィードバック信号ＦＢに応じてハイ側ゲート信号ＨＧとロー側ゲート信号ＬＧの周波数を制御することにより、出力電圧ＶＯＵＴを一定の設定電圧に保つ。また、制御回路１６は、スイッチングノード４の電圧遷移時間を計測して、その電圧遷移時間に応じたデッドタイムをハイ側ゲート信号ＨＧとロー側ゲート信号ＬＧとの間に設定する。制御回路１６は、半導体集積回路（半導体装置）として構成されてもよい。
【００２３】
図２は、図１の絶縁型ＡＣ−ＤＣコンバータの各信号の波形図である。
【００２４】
交流電圧ＶＡＣは、例えば、実効電圧１００Ｖ、周波数５０Ｈｚの交流電圧である。交流電圧ＶＡＣが整流された入力電圧ＶＩＮの電荷は、入力容量１７に蓄えられる。これにより、入力電圧ＶＩＮは、周波数１００Ｈｚで脈動するピーク値が約１４０Ｖの平滑された波形となる。
【００２５】
ロー側スイッチングトランジスタ５とハイ側スイッチングトランジスタ６は、例えば、数百ＫＨｚから数ＭＨｚの周波数で導通状態と非導通状態とを交互に繰り返す。これにより、スイッチングノード４の電圧ＳＮは概ね矩形波となる。電圧ＳＮの波形図は、入力電圧ＶＩＮの波形図の時刻Ｔ１からＴ２の間で時間軸を拡大したものである。
【００２６】
スイッチングノード４の矩形波の電圧ＳＮを受けて、絶縁トランス１０の１次側コイル１０Ａには、図２示されるような三角波の電流ＩＬ１が流れる。この三角波の電流ＩＬ１を受けて、共振ノード７の電圧ＬＣは、図２に示されるような連続した２次曲線の波形となる。共振ノード７の電圧ＬＣの周期はスイッチングノード４の電圧ＳＮの周期と等しく、その位相は１８０度回転している。また、電圧ＬＣの振幅は、共振現象によるため、スイッチング周期に強く依存して変動する。絶縁トランス１０の１次側コイル１０Ａに印加されるスイッチング波形の電圧振幅ＶＬＣは、入力電圧ＶＩＮと、共振ノード７の電圧ＬＣの絶対値｜ＬＣ｜との和の半分の電圧となり、それはスイッチング周期を変更することにより制御することが出来る。
【００２７】
ここで、絶縁トランス１０の２次側コイル１０Ｂとダイオード１２Ａ，１２Ｂは、全波整流器を構成している。前述の絶縁トランス１０の１次側コイル１０Ａに印加されるスイッチング波形の電圧振幅ＶＬＣと出力電圧ＶＯＵＴとの比は、絶縁トランス１０の１次側コイル１０Ａの巻き線数と２次側コイル１０Ｂの巻き線数との比と等しくなる。この性質を利用して、フィードバック回路１５により出力電圧ＶＯＵＴを観察してフィードバック信号ＦＢを生成し、フィードバック信号ＦＢを制御回路１６に返して、ロー側ゲート信号ＬＧおよびハイ側ゲート信号ＨＧの周波数（スイッチング周波数）を制御することにより、出力電圧ＶＯＵＴを一定に保つことができる。
【００２８】
さらに詳しくスイッチングノード４の電圧ＳＮの波形を観察すると、図２の時刻ｔ１からｔ６の間で時間軸を拡大した波形図に示されるように、電圧ＳＮは、立ち上がり波形および立ち下がり波形が斜めの台形波となっている。
【００２９】
時刻ｔ２においてロー側ゲート信号ＬＧがハイ状態からロー状態に遷移すると、ロー側スイッチングトランジスタ５は導通状態から非導通状態に遷移する。この時、ハイ側ゲート信号ＨＧはロー状態であるから、ハイ側スイッチングトランジスタ６も非導通状態である。それにも関わらず、時刻ｔ２の後、スイッチングノード４の電圧ＳＮは上昇する。この理由は、図２に示されるように、この時の絶縁トランス１０の１次側コイル１０Ａの電流ＩＬ１が負であるため、この電流ＩＬ１によりスイッチングノード４が充電されるためである。やがて、時刻ｔ２から電圧遷移時間ｓｌｅｗ１後の時刻ｔ３において、スイッチングノード４の電圧ＳＮは、第１入力ノード２Ｂの入力電圧ＶＩＮに達する。このタイミングで、ハイ側ゲート信号ＨＧをロー状態からハイ状態に変化させ、ハイ側スイッチングトランジスタ６を導通状態にする。この動作により、スイッチングロスを最小に抑えることが可能となり、変換効率を高めることが出来る。このような動作を実現するため、スイッチングノード４の電圧遷移時間ｓｌｅｗ１を計測して、次にハイ側ゲート信号ＨＧをロー状態にしてからロー側ゲート信号ＬＧをハイ状態にするまでの時間、つまり、デッドタイムＤＴ２として設定する。
【００３０】
同様に、ハイ側ゲート信号ＨＧがハイ状態からロー状態に遷移する場合（時刻ｔ４）においても、ハイ側スイッチングトランジスタ６とロー側スイッチングトランジスタ５が共に非導通状態に保持される時間（デッドタイムＤＴ２）を設けると、スイッチングノード４の電圧ＳＮは自律的に下降する。これは、この時の絶縁トランス１０の１次側コイル１０Ａの電流ＩＬ１が正であり、この電流ＩＬ１によりスイッチングノード４が放電されるためである。やがて、時刻ｔ４から遷移時間ｓｌｅｗ２後の時刻ｔ５において、スイッチングノード４の電圧ＳＮは第２入力ノード２Ａの基準入力電圧（０Ｖ）に達する。このタイミングで、ロー側ゲート信号ＬＧをロー状態からハイ状態に変化させ、ロー側スイッチングトランジスタ５を導通状態にする。この動作により、スイッチングロスを最小に抑えることが可能となり、変換効率を高めることが出来る。このような動作を実現するため、スイッチングノード４の電圧遷移時間ｓｌｅｗ２を計測して、次にロー側ゲート信号ＬＧをロー状態にしてから、ハイ側ゲート信号ＨＧをハイ状態にするまでの時間、つまり、デッドタイムＤＴ３として設定する。
【００３１】
このような動作が繰り返し行われ、電圧遷移時間ｓｌｅｗ［ｎ］（ｎは正の整数）に応じて次のデッドタイムＤＴ［ｎ＋１］が逐次調整される。従って、スイッチングノード４の電圧遷移時間ｓｌｅｗ［ｎ］の変化にデッドタイムＤＴ［ｎ＋１］を追従させることができる。
【００３２】
即ち、制御回路１６は、スイッチングノード４の電圧ＳＮが高電圧（入力電圧ＶＩＮ）から低電圧（基準入力電圧）に遷移する電圧遷移時間ｓｌｅｗ［ｎ］（ｎは、２，４，６，・・・）を、ロー側ゲート信号ＬＧが活性状態（ハイ状態）から非活性状態（ロー状態）に遷移した時から、ハイ側ゲート信号ＨＧが非活性状態から活性状態に遷移するまでのデッドタイムＤＴ［ｎ＋１］として設定する。
【００３３】
また、制御回路１６は、スイッチングノード４の電圧ＳＮが低電圧から高電圧に遷移する電圧遷移時間ｓｌｅｗ［ｎ］（ｎは、１，３，５，・・・）を、ハイ側ゲート信号ＨＧが活性状態から非活性状態に遷移した時から、ロー側ゲート信号ＬＧが非活性状態から活性状態に遷移するまでのデッドタイムＤＴ［ｎ＋１］として設定する。
【００３４】
以上で説明した第１の実施形態によれば、スイッチングノード４の電圧遷移時間ｓｌｅｗ［ｎ］に応じたデッドタイムＤＴ［ｎ＋１］をハイ側ゲート信号ＨＧとロー側ゲート信号ＬＧとの間に設定するので、動作条件の変化などによって電圧遷移時間ｓｌｅｗ［ｎ］が変化しても、適切なタイミングでハイ側スイッチングトランジスタ６又はロー側スイッチングトランジスタ５を導通状態にすることができる。そのため、動作条件の変化などによらず、ソフトスイッチングを行うことができる。従って、変換効率を改善でき、高効率の絶縁型ＡＣ−ＤＣコンバータ及び絶縁型ＤＣ−ＤＣコンバータ１００を提供することができる。
【００３５】
なお、デッドタイムＤＴ［ｎ＋１］は、電圧遷移時間ｓｌｅｗ［ｎ］に応じた時間であればよく、電圧遷移時間ｓｌｅｗ［ｎ］と等しくなくてもよい。例えば、デッドタイムＤＴ［ｎ＋１］は、電圧遷移時間ｓｌｅｗ［ｎ］に所定時間を加算した時間でもよく、電圧遷移時間ｓｌｅｗ［ｎ］から所定時間を減算した時間でもよい。但し、この所定時間が短い程、より変換効率を改善できる。
【００３６】
（第２の実施形態）
第２の実施形態では、全波整流に代えて半波整流を行う。
【００３７】
図３は、第２の実施形態に係る絶縁型ＡＣ−ＤＣコンバータのブロック図である。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００３８】
第２の実施形態では、ダイオード１２Ｂが設けられておらず、ダイオード１２Ａと２次側コイル１０Ｂが半波整流器を構成している点において、第１の実施形態と異なる。即ち、ダイオード１２Ａは、２次側コイル１０Ｂの一端に接続されたアノードと、第１出力ノード１１Ｂに接続されたカソードと、を有する。第２出力ノード１１Ａは、２次側コイル１０Ｂの他端に接続されている。ダイオード１２Ａ及び出力容量１３は、２次側コイル１０Ｂの電圧を半波整流及び平滑して出力電圧ＶＯＵＴを生成する整流平滑回路７０として機能する。
【００３９】
この構成の利点は、２次側コイル１０Ｂの中点が不要となり、絶縁トランス１０の構成が簡略化されるため、装置を小型化できること、及び、製造コストを削減できることにある。
【００４０】
また、非対称制御を導入することにより、制御性を高めることができるという利点もある。ここで、非対称制御とは、ハイ側スイッチングトランジスタ６のオン時間とロー側スイッチングトランジスタ５のオン時間との比（スイッチングデューティー）を変更することにより、出力電圧ＶＯＵＴを制御する手法である。第１の実施形態で説明したように、通常、共振制御方式では、ハイ側スイッチングトランジスタ６のオン時間とロー側スイッチングトランジスタ５のオン時間とを等しくして、それらのスイッチング周波数を変更することにより、出力電圧ＶＯＵＴを制御する（周波数制御）。これに対し、第２の実施形態では、半波整流器を用いることにより、周波数制御と非対称制御の両方を用いることが可能となり、出力電圧ＶＯＵＴの制御可能範囲を広げることが出来る。
【００４１】
しかし、一方で、半波整流器を用いることにより、図４に示すように、スイッチングノード４の電圧ＳＮの立ち上がり波形と立ち下がり波形とが非対称になる。即ち、電圧ＳＮの立ち上がり電圧遷移時間ｓｌｅｗＲ１，ｓｌｅｗＲ２と立ち下がり電圧遷移時間ｓｌｅｗＦ１，ｓｌｅｗＦ２とが異なる。この時間差は、負荷電流が増大した場合、又は、スイッチングデューティーを大きくした場合に大きくなる。さらに、半波整流器が流す電流の影響により、絶縁トランス１０の１次側コイル１０Ａに流れる電流ＩＬ１の立ち上がり波形と立ち下がり波形とが非対称になる。
【００４２】
そこで、本実施形態では、ロー側ゲート信号ＬＧを非活性状態に遷移させてからハイ側ゲート信号ＨＧを活性状態に遷移させるまでの立ち上がりデッドタイムＤＴＲ［ｎ］と、ハイ側ゲート信号ＨＧを非活性状態に遷移させてからロー側ゲート信号ＬＧを活性状態に遷移させるまでの立ち下がりデッドタイムＤＴＦ［ｎ］とを個別に制御している。
【００４３】
具体的には、制御回路１６は、スイッチングノード４の電圧ＳＮが低電圧から高電圧に遷移する立ち上がり電圧遷移時間ｓｌｅｗＲ［ｎ］（ｎは正の整数）を、次にロー側ゲート信号ＬＧが活性状態から非活性状態に遷移した時から、ハイ側ゲート信号ＨＧが非活性状態から活性状態に遷移するまでの立ち上がりデッドタイムＤＴＲ［ｎ＋１］として設定する。
【００４４】
また、制御回路１６は、スイッチングノード４の電圧ＳＮが高電圧から低電圧に遷移する立ち下がり電圧遷移時間ｓｌｅｗＦ［ｎ］を、ハイ側ゲート信号ＨＧが活性状態から非活性状態に遷移した時から、ロー側ゲート信号ＬＧが非活性状態から活性状態に遷移するまでの立ち下がりデッドタイムＤＴＦ［ｎ＋１］として設定する。
【００４５】
これにより、動作条件の変化などによって立ち上がり電圧遷移時間ｓｌｅｗＲ［ｎ］及び立ち下がり電圧遷移時間ｓｌｅｗＦ［ｎ］が独立に変化しても、適切なタイミングでハイ側スイッチングトランジスタ６又はロー側スイッチングトランジスタ５を導通状態にすることができる。そのため、動作条件の変化などによらず、ソフトスイッチングを行うことができる。
【００４６】
従って、第２の実施形態によれば、安価で使用条件の許容範囲が広く、高効率の絶縁型ＡＣ−ＤＣコンバータ及び絶縁型ＤＣ−ＤＣコンバータ１００を提供することができる。
【００４７】
なお、第１の実施形態と同様に、立ち上がりデッドタイムＤＴＲ［ｎ］は、立ち上がり電圧遷移時間ｓｌｅｗＲ［ｎ］に応じた時間であればよく、立ち上がり電圧遷移時間ｓｌｅｗＲ［ｎ］と等しくなくてもよい。立ち下がりデッドタイムＤＴＦ［ｎ］と立ち下がり電圧遷移時間ｓｌｅｗＦ［ｎ］との関係も同様である。
【００４８】
（第３の実施形態）
第３の実施形態は、第２の実施形態の制御回路１６の具体的な構成に関する。
【００４９】
図５は、第３の実施形態に係る絶縁型ＡＣ−ＤＣコンバータのブロック図である。図５では、図３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００５０】
フィードバック回路１５は、出力電圧ＶＯＵＴを受け、出力電圧ＶＯＵＴが設定電圧より高い場合に低電圧となり、出力電圧ＶＯＵＴが設定電圧より低い場合に高電圧になるフィードバック信号ＦＢ（即ちネガティブフィードバック信号）を出力する。
【００５１】
制御回路１６は、クロック信号制御回路１８と、電圧制御発振器（クロック生成回路）２０と、スイッチングノード遷移時間計測回路（計測回路）２２（STD: Switching Time Detector）と、デッドタイム遅延回路２３（DTD: Dead Time Delay）と、駆動回路２４（OCD: Off-Chip Driver）と、を備える。
【００５２】
フィードバック信号ＦＢは、クロック信号制御回路１８に供給される。クロック信号制御回路１８は、フィードバック信号ＦＢに基づいて、スイッチング周波数指示信号ＶＳＦ及びスイッチングデューティー指示信号ＶＳＤを生成する。
【００５３】
スイッチング周波数指示信号ＶＳＦの電圧は、例えば、フィードバック信号ＦＢが４Ｖより高いときに１Ｖになり、フィードバック信号ＦＢが２．５Ｖより低いときに２．５Ｖになり、フィードバック信号ＦＢが２．５Ｖから４Ｖの間のときに「５Ｖ−ＶＦＢ」で表される電圧となるように変換される。ＶＦＢは、フィードバック信号ＦＢの電圧を表す。
【００５４】
スイッチングデューティー指示信号ＶＳＤの電圧は、例えば、フィードバック信号ＦＢが１Ｖより低いときに４Ｖになり、フィードバック信号ＦＢが２．５Ｖより高いときに２．５Ｖになり、フィードバック信号ＦＢが１Ｖから２．５Ｖの間のときに「５Ｖ−ＶＦＢ」で表される電圧となるように変換される。
【００５５】
電圧制御発振器２０は、スイッチング周波数指示信号ＶＳＦとスイッチングデューティー指示信号ＶＳＤに従って、周波数とデューティ比とが変調された矩形波のクロック信号ＣＬＫを生成する。電圧制御発振器２０の内部では、例えば１Ｖと４Ｖとの間で変化する三角波が生成されている。三角波の傾きはスイッチング周波数指示信号ＶＳＦの電圧により制御され、これにより三角波の周波数が変調される。この三角波の電圧とスイッチングデューティー指示信号ＶＳＤの電圧とを比較して、三角波の電圧が低い時にローレベルとなり、三角波の電圧が高い時にハイレベルとなる矩形のクロック信号ＣＬＫを出力する。クロック信号ＣＬＫの周波数は、例えば、スイッチング周波数指示信号ＶＳＦが１Ｖのときに１ＭＨｚとなり、スイッチング周波数指示信号ＶＳＦが２．５Ｖのときに２．５ＭＨｚとなる。また、クロック信号ＣＬＫのデューティ比は、例えば、スイッチングデューティー指示信号ＶＳＤが２．５Ｖのときに５０％となり、スイッチングデューティー指示信号ＶＳＤが４Ｖのときに１００％となる。
【００５６】
また、第２の実施形態で説明したように、制御回路１６は、スイッチングノード４の電圧ＳＮの遷移を観察して、デッドタイムを最適化する機能を有する。
【００５７】
ところが、スイッチングノード４の電圧ＳＮは、交流電圧ＶＡＣを整流回路３で整流して得られる入力電圧ＶＩＮと同じ電圧、つまり、交流電圧ＶＡＣの振幅に応じた１００Ｖ程度から４００Ｖ程度の高電圧となるため、その電圧遷移をそのまま観察することは困難である。そこで、分圧器２１Ｂにより、スイッチングノード４の電圧ＳＮを１００分の１程度に分圧して、１Ｖ程度から４Ｖ程度に降圧した分圧スイッチングノード電圧ＳＮｘを制御回路１６に入力する。同様に、入力電圧ＶＩＮを同じ分圧比の分圧器２１Ａで分圧して、得られた分圧入力電圧ＶＩＮｘを制御回路１６に入力する。
【００５８】
スイッチングノード遷移時間計測回路２２は、分圧入力電圧ＶＩＮｘをさらに分圧して、分圧入力電圧ＶＩＮｘの１／３の電圧である第１電圧（ＶＩＮｘ／３）と、分圧入力電圧ＶＩＮｘの２／３の電圧である第２電圧（２ＶＩＮｘ／３）とを生成する。
【００５９】
スイッチングノード遷移時間計測回路２２は、これら第１電圧（ＶＩＮｘ／３）及び第２電圧（２ＶＩＮｘ／３）と、分圧スイッチングノード電圧ＳＮｘとを比較することにより、分圧スイッチングノード電圧ＳＮｘが、第１電圧（ＶＩＮｘ／３）と第２電圧（２ＶＩＮｘ／３）との間を遷移する第１時間を計測する。従って、第１時間の３倍が、スイッチングノード４の電圧遷移時間である。このようにして、スイッチングノード遷移時間計測回路２２は、スイッチングノード４の電圧遷移時間を計測する。
【００６０】
具体的には、スイッチングノード遷移時間計測回路２２は、分圧スイッチングノード電圧ＳＮｘが第１電圧（ＶＩＮｘ／３）から第２電圧（２ＶＩＮｘ／３）まで増加する第１時間を計測し、その第１時間に比例した立ち上がりデッドタイム設定電圧（第１デッドタイム設定電圧）ＶＤＴＲを生成する。同様に、スイッチングノード遷移時間計測回路２２は、分圧スイッチングノード電圧ＳＮｘが第２電圧（２ＶＩＮｘ／３）から第１電圧（ＶＩＮｘ／３）まで減少する第１時間に比例した立ち下がりデッドタイム設定電圧（第２デッドタイム設定電圧）ＶＤＴＦを生成する。
【００６１】
デッドタイム遅延回路２３は、電圧制御発振器２０により生成されたクロック信号ＣＬＫに同期して、ハイ側タイミング信号ＨＧｐ及びロー側タイミング信号ＬＧｐを生成する。
【００６２】
このとき、デッドタイム遅延回路２３は、立ち上がりデッドタイム設定電圧ＶＤＴＲ及び立ち下がりデッドタイム設定電圧ＶＤＴＦに基づいて、第１時間の３倍の時間をスイッチングノード４の電圧遷移時間として、この電圧遷移時間に応じたデッドタイムをハイ側タイミング信号ＨＧｐとロー側タイミング信号ＬＧｐとの間（即ち、ハイ側ゲート信号ＨＧとロー側ゲート信号ＬＧとの間）に設定する。
【００６３】
具体的には、デッドタイム遅延回路２３は、立ち上がりデッドタイム設定電圧ＶＤＴＲに比例した遅延時間を、クロック信号ＣＬＫの立ち上がりエッジからハイ側タイミング信号ＨＧｐの立ち上がりエッジまでの間に設ける。この際、ロー側タイミング信号ＬＧｐの立ち下がりエッジはクロック信号ＣＬＫの立ち上がりエッジとほぼ同時であるため、この遅延時間が立ち上がりデッドタイムとなる。
【００６４】
同様に、デッドタイム遅延回路２３は、立ち下がりデッドタイム設定電圧ＶＤＴＦに比例した遅延時間を、クロック信号ＣＬＫの立ち下がりエッジからロー側タイミング信号ＬＧｐの立ち上がりエッジまでの間に設ける。この際、ハイ側タイミング信望ＨＧｐの立ち下がりエッジはクロック信号ＣＬＫの立ち下がりエッジとほぼ同時であるため、この遅延時間が立ち下がりデッドタイムとなる。
【００６５】
駆動回路２４は、ロー側タイミング信号ＬＧｐに同期したロー側ゲート信号ＬＧを生成し、ハイ側タイミング信号ＨＧｐに同期したハイ側ゲート信号ＨＧを生成する。ハイ側ゲート信号ＨＧとロー側ゲート信号ＬＧとの間のデッドタイムは、ハイ側タイミング信号ＨＧｐとロー側タイミング信号ＬＧｐとの間のデッドタイムと等しい。駆動回路２４は、ハイ側スイッチングトランジスタ６をハイ側ゲート信号ＨＧで駆動し、ロー側スイッチングトランジスタ５をロー側ゲート信号ＬＧで駆動する。
【００６６】
クロック信号制御回路１８は、出力電圧ＶＯＵＴが予め定められた設定電圧に近づくように、クロック信号ＣＬＫの周波数とデューティ比を制御する。そして、制御回路１６は、ロー側スイッチングトランジスタ５およびハイ側スイッチングトランジスタ６の導通状態と非導通状態との時間比率（スイッチングデューティー）と、スイッチング周波数とを変調することにより、出力電圧ＶＯＵＴを一定の設定電圧に安定化する。
【００６７】
ところで、駆動回路２４が駆動するロー側スイッチングトランジスタ５とハイ側スイッチングトランジスタ６は、高耐圧で高電流駆動力を持つパワートランジスタである。したがって、駆動回路２４には、相応の高い電流駆動能力が必要とされ、また、必要に応じて電圧シフト機能が必要となる。それに伴い、ロー側タイミング信号ＬＧｐ又はハイ側タイミング信号ＨＧｐを受けてからロー側ゲート信号ＬＧ又はハイ側ゲート信号ＨＧが変化を始めるまでの遅延時間が発生する。
【００６８】
ここで、比較例として、駆動回路の駆動力や遅延時間のバランスを敢えて崩すことによりデッドタイムを設けるという手法が考えられるが、本実施形態ではその必要はない。このような比較例では、入力される交流電圧ＶＡＣ、入力電圧ＶＩＮや環境温度などの使用条件が変化すると、デッドタイムが最適値から外れるという不具合が多く発生し、効率が低下する。
【００６９】
これに対して、本実施形態によれば、安定したデッドタイムを設定することができる。そのため、広い使用条件許容範囲の絶縁型ＡＣ−ＤＣコンバータ及び絶縁型ＤＣ−ＤＣコンバータ１００を提供することができる。
【００７０】
なお、第１電圧及び第２電圧は、上記電圧に限らない。第１電圧は、分圧入力電圧ＶＩＮｘより低ければよく、第２電圧は、分圧入力電圧ＶＩＮｘより低く第１電圧より高ければよい。この場合、デッドタイム遅延回路２３は、分圧入力電圧を第２電圧と第１電圧との差で除算した第１の値を、第１時間に乗算し、乗算結果を電圧遷移時間とすればよい。
【００７１】
また、クロック信号制御回路１８は、クロック信号の周波数とデューティ比の少なくとも何れかを制御してもよい。
【００７２】
また、第１の実施形態の制御回路１６についても、本実施形態と同様に構成できる。
【００７３】
（第４の実施形態）
第４の実施形態は、スイッチングノード遷移時間計測回路２２の構成に関する。
【００７４】
図６は、第４の実施形態に係るスイッチングノード遷移時間計測回路２２の回路図である。スイッチングノード遷移時間計測回路２２は、スイッチングノード遷移時間計測器（比較回路）５０と、スイッチングノード立ち上がり時間・電圧変換器（第１充電回路）５１Ｒと、スイッチングノード立ち下がり時間・電圧変換器（第２充電回路）５１Ｆと、最長デッドタイム設定定電流源回路５２と、第１サンプルホールド回路５３Ｒと、第２サンプルホールド回路５３Ｆと、を備える。
【００７５】
スイッチングノード遷移時間計測器５０は、分圧スイッチングノード電圧ＳＮｘと第１電圧（ＶＩＮｘ／３）とを比較し、分圧スイッチングノード電圧ＳＮｘが第１電圧（ＶＩＮｘ／３）より低いときにハイ状態となり、第１電圧（ＶＩＮｘ／３）以上のときにロー状態となるタイミング信号ＳＮＬｐを生成する。
【００７６】
また、スイッチングノード遷移時間計測器５０は、分圧スイッチングノード電圧ＳＮｘと第２電圧（２ＶＩＮｘ／３）とを比較し、分圧スイッチングノード電圧ＳＮｘが第２電圧（２ＶＩＮｘ／３）以上のときにハイ状態となり、第２電圧（２ＶＩＮｘ／３）より低いときにロー状態となるタイミング信号ＳＮＨｐを生成する。
【００７７】
スイッチングノード遷移時間計測器５０は、ボルテージフォロア３０と、分圧器３１と、比較器３２と、比較器３３と、を備える。
【００７８】
ボルテージフォロア３０には、分圧入力電圧ＶＩＮｘが供給される。ボルテージフォロア３０は、分圧入力電圧ＶＩＮｘと同電位の出力電圧ＶＩＮｘｘを出力する。
【００７９】
分圧器３１は、この出力電圧ＶＩＮｘｘを分圧して、第１電圧（ＶＩＮｘ／３）と第２電圧（２ＶＩＮｘ／３）を生成する。分圧器３１は、それぞれ値が等しい直列接続された３つの抵抗を有する。
【００８０】
比較器３２は、第１電圧（ＶＩＮｘ／３）が供給される非反転入力端子と、分圧スイッチングノード電圧ＳＮｘが供給される反転入力端子と、を有し、タイミング信号ＳＮＬｐを生成する。
【００８１】
同様に、比較器３３は、第２電圧（２ＶＩＮｘ／３）が供給される反転入力端子と、分圧スイッチングノード電圧ＳＮｘが供給される非反転入力端子と、を有し、タイミング信号ＳＮＨｐを生成する。
【００８２】
スイッチングノード立ち上がり時間・電圧変換器５１Ｒは、タイミング信号ＳＮＬｐがハイ状態からロー状態に遷移した瞬間から、タイミング信号ＳＮＨｐがロー状態からハイ状態に遷移した瞬間までの時間に比例した、スイッチングノード立ち上がり遷移時間計測電圧ＶＤＴＲｙｙを出力する。
【００８３】
同様に、スイッチングノード立ち下がり時間・電圧変換器５１Ｆは、タイミング信号ＳＮＨｐがハイ状態からロー状態に遷移した瞬間から、タイミング信号ＳＮＬｐがロー状態からハイ状態に遷移した瞬間までの時間に比例した、スイッチングノード立ち下がり遷移時間計測電圧ＶＤＴＦｙｙを出力する。
【００８４】
スイッチングノード立ち上がり時間・電圧変換器５１Ｒは、ＰＭＯＳトランジスタ（第２スイッチ）３４Ｒと、ＮＭＯＳトランジスタ（第１スイッチ）３５Ｒと、ＮＭＯＳトランジスタ３６Ｒと、容量（第１容量）３７Ｒと、を備える。
【００８５】
ＰＭＯＳトランジスタ３４Ｒは、最長デッドタイム設定定電流源回路５２から第１定電流Ｉ１が供給されるソース（一端）と、容量３７Ｒの一端に接続されるドレイン（他端）と、タイミング信号ＳＮＨｐが供給されるゲートと、を有している。ＰＭＯＳトランジスタ３４Ｒは、タイミング信号ＳＮＨｐがロー状態の場合（分圧スイッチングノード電圧ＳＮｘが第２電圧未満の場合）に導通する。ＰＭＯＳトランジスタ３４Ｒは、タイミング信号ＳＮＨｐがハイ状態の場合（分圧スイッチングノード電圧ＳＮｘが第２電圧以上の場合）に非導通になる。
【００８６】
ＮＭＯＳトランジスタ３５Ｒは、容量３７Ｒの両端子間に接続され、そのゲート端子にタイミング信号ＳＮＬｐが供給されている。ＮＭＯＳトランジスタ３５Ｒは、タイミング信号ＳＮＬｐがハイ状態の場合（分圧スイッチングノード電圧ＳＮｘが第１電圧未満の場合）に導通し、容量３７Ｒを０Ｖにディスチャージする。ＮＭＯＳトランジスタ３５Ｒは、タイミング信号ＳＮＬｐがロー状態の場合（分圧スイッチングノード電圧ＳＮｘが第１電圧以上の場合）に非導通になる。
【００８７】
ＮＭＯＳトランジスタ３６Ｒは、ＰＭＯＳトランジスタ３４Ｒのソースに接続されたドレインと、接地されたソースと、タイミング信号ＳＮＨｐが供給されるゲートと、を有している。
【００８８】
容量３７Ｒの一端の電圧がスイッチングノード立ち上がり遷移時間計測電圧ＶＤＴＲｙｙであり、容量３７Ｒの他端は接地されている。
【００８９】
スイッチングノード立ち上がり時間・電圧変換器５１Ｒは、分圧スイッチングノード電圧ＳＮｘが第１電圧以上、第２電圧未満である期間、第１定電流Ｉ１により容量３７Ｒを充電する。
【００９０】
スイッチングノード立ち下がり時間・電圧変換器５１Ｆは、ＰＭＯＳトランジスタ（第４スイッチ）３４Ｆと、ＮＭＯＳトランジスタ（第３スイッチ）３５Ｆと、ＮＭＯＳトランジスタ３６Ｆと、容量（第２容量）３７Ｆと、を備える。
【００９１】
ＰＭＯＳトランジスタ３４Ｆは、最長デッドタイム設定定電流源回路５２から第２定電流Ｉ２が供給されるソース（一端）と、容量３７Ｆの一端に接続されるドレイン（他端）と、タイミング信号ＳＮＬｐが供給されるゲートと、を有している。ＰＭＯＳトランジスタ３４Ｆは、タイミング信号ＳＮＬｐがロー状態の場合（分圧スイッチングノード電圧ＳＮｘが第１電圧以上の場合）に導通する。ＰＭＯＳトランジスタ３４Ｆは、タイミング信号ＳＮＬｐがハイ状態の場合（分圧スイッチングノード電圧ＳＮｘが第１電圧未満の場合）に非導通になる。
【００９２】
ＮＭＯＳトランジスタ３５Ｆは、容量３７Ｆの両端子間に接続され、そのゲート端子にタイミング信号ＳＮＨｐが供給されている。ＮＭＯＳトランジスタ３５Ｆは、タイミング信号ＳＮＨｐがハイ状態の場合（分圧スイッチングノード電圧ＳＮｘが第２電圧以上の場合）に導通し、容量３７Ｆを０Ｖにディスチャージする。ＮＭＯＳトランジスタ３５Ｆは、タイミング信号ＳＮＨｐがロー状態の場合（分圧スイッチングノード電圧ＳＮｘが第２電圧未満の場合）に非導通になる。
【００９３】
ＮＭＯＳトランジスタ３６Ｆは、ＰＭＯＳトランジスタ３４Ｆのソースに接続されたドレインと、接地されたソースと、タイミング信号ＳＮＬｐが供給されるゲートと、を有している。
【００９４】
容量３７Ｆの一端の電圧がスイッチングノード立ち下がり遷移時間計測電圧ＶＤＴＦｙｙであり、容量３７Ｆの他端は接地されている。
【００９５】
スイッチングノード立ち下がり時間・電圧変換器５１Ｆは、分圧スイッチングノード電圧ＳＮｘが第１電圧以上、第２電圧未満である期間、第２定電流Ｉ２により容量３７Ｆを充電する。
【００９６】
最長デッドタイム設定定電流源回路５２は、最長デッドタイム設定抵抗３９の抵抗値ＲＤＴＬに比例する第１定電流Ｉ１及び第２定電流Ｉ２を出力する。第１定電流Ｉ１の値は、第２定電流Ｉ２の値と等しい。最長デッドタイム設定定電流源回路５２は、定電流源３８と、最長デッドタイム設定抵抗３９と、差動増幅器４０と、抵抗４１と、ＰＭＯＳトランジスタ４２，４３Ｒ，４３Ｆと、を備える。
【００９７】
定電流源３８は、１０μＡの定電流を最長デッドタイム設定抵抗３９に流して最長デッドタイム設定電圧ＶＤＴＬを生成する。最長デッドタイムについては、第５の実施形態で説明する。
【００９８】
差動増幅器４０は、最長デッドタイム設定電圧ＶＤＴＬと同じ大きさの電圧を抵抗４１に印加する。そのときに抵抗４１に流れる電流をＰＭＯＳトランジスタ４２，４３Ｒ，４３Ｆで構成される電流ミラー回路により３倍に増幅して、第１定電流Ｉ１及び第２定電流Ｉ２とする。ＰＭＯＳトランジスタ４３Ｒは、第１定電流Ｉ１を流す第１定電流源として機能する。ＰＭＯＳトランジスタ４３Ｆは、第２定電流Ｉ２を流す第２定電流源として機能する。
【００９９】
例えば、最長デッドタイムを長めの１００ｎｓに設定するには最長デッドタイム設定抵抗３９の抵抗値ＲＤＴＬを４０ｋΩとし（条件１）、短めの１０ｎｓに設定するには抵抗値ＲＤＴＬを４００ｋΩとする（条件２）。最長デッドタイム設定抵抗３９に１０μＡの定電流を流すと、最長デッドタイム設定電圧ＶＤＴＬは、条件１で４００ｍＶとなり、条件２で４Ｖとなる。
【０１００】
この電圧ＶＤＴＬを４０ｋΩの抵抗４１に印加したときに流れる電流は、条件１で１０μＡとなり、条件２で１００μＡとなる。この電流を電流ミラー回路（ＰＭＯＳトランジスタ４２，４３Ｒ，４３Ｆ）で３倍に増幅して、第１及び第２定電流Ｉ１，Ｉ２を条件１で３０μＡに設定し、条件２で３００μＡに設定する。
【０１０１】
各容量３７Ｒ，３７Ｆの大きさを１ｐＦとして、容量３７Ｒ，３７Ｆのそれぞれを、最長デッドタイムを１００ｎｓに設定したときの３０μＡの第１及び第２定電流Ｉ１，Ｉ２で、最長デッドタイム１００ｎｓの３分の１の時間で充電すると、その電圧は１Ｖになる。スイッチングノード４の電圧遷移時間がその半分の５０ｎｓならば０．５Ｖまで充電され、１０％の１０ｎｓならば０．１Ｖまで充電される。
【０１０２】
同様に、１ｐＦの容量３７Ｒ，３７Ｆを、それぞれ、最長デッドタイムを１０ｎｓに設定したときの３００μＡの第１及び第２定電流Ｉ１，Ｉ２で、最長デッドタイム１０ｎｓの３分の１の時間で充電すると、その電圧は１Ｖになる。スイッチングノード４の電圧遷移時間がその半分の５ｎｓならば０．５Ｖまで充電され、１０％の１ｎｓならば０．１Ｖまで充電される。このように、設定された最長デッドタイムに対するスイッチングノード４の電圧遷移時間の比率に応じた電圧が、容量３７Ｒ，３７Ｆに表れる。
【０１０３】
第１サンプルホールド回路５３Ｒは、分圧スイッチングノード電圧ＳＮｘが第２電圧以上である場合、容量３７Ｒに充電された電圧をサンプルし、分圧スイッチングノード電圧ＳＮｘが第２電圧未満である場合、サンプルされた電圧をホールドし、サンプルされた電圧を立ち上がりデッドタイム設定電圧ＶＤＴＲとして出力する。
【０１０４】
第２サンプルホールド回路５３Ｆは、分圧スイッチングノード電圧ＳＮｘが第１電圧未満である場合、容量３７Ｆに充電された電圧をサンプルし、分圧スイッチングノード電圧ＳＮｘが第１電圧以上である場合、サンプルされた電圧をホールドし、サンプルされた電圧を立ち下がりデッドタイム設定電圧ＶＤＴＦとして出力する。
【０１０５】
第１サンプルホールド回路５３Ｒは、トランスファーゲート４４Ｒ，４５Ｒ，４６Ｒと、出力差動増幅４８Ｒと、ホールド容量４７Ｒと、初期化定電流源４９Ｒと、を有する。
【０１０６】
第２サンプルホールド回路５３Ｆは、トランスファーゲート４４Ｆ，４５Ｆ，４６Ｆと、出力差動増幅４８Ｆと、ホールド容量４７Ｆと、初期化定電流源４９Ｆと、を有する。
【０１０７】
スイッチングノード遷移時間計測器２２の内部動作を、図７を参照して説明する。図７は、図６のスイッチングノード遷移時間計測器２２の各信号の波形図である。
【０１０８】
図７に示すように、分圧スイッチングノード電圧ＳＮｘは、０Ｖから、ゆっくりした速度で分圧入力電圧ＶＩＮｘにまで立ち上がる。その後、立ち上がり速度よりもやや速い速度で再び０Ｖに立ち下がる。図７には、このように０Ｖと分圧入力電圧ＶＩＮｘとの間で遷移する３回の台形波形が示されている。台形波形の立ち上がり速度と立ち下がり速度は、絶縁トランス１０の１次側コイル１０Ａに流れる共振電流の大きさの影響を受け、この例では、スイッチング回数が増える毎に速くなっている。
【０１０９】
図７には、更に、タイミング信号ＳＮＬｐと、タイミング信号ＳＮＨｐと、立ち上がりスイッチングノード遷移時間計測電圧ＶＤＴＲｙｙ（破線）と、立ち上がりデッドタイム設定電圧ＶＤＴＲ（実線）と、立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙ（破線）と、立ち下がりデッドタイム設定電圧ＶＤＴＦ（実線）と、が示されている。
【０１１０】
また、第１サンプルホールド回路５３Ｒと第２サンプルホールド回路５３Ｆのサンプリング動作期間Ｓとホールド動作期間Ｈとが示されている。
【０１１１】
初期状態では、分圧スイッチングノード電圧ＳＮｘは０Ｖである。これにより、タイミング信号ＳＮＬｐはハイ状態になり、タイミング信号ＳＮＨｐはロー状態となる。
【０１１２】
立ち上がりスイッチングノード遷移時間計測器５１Ｒでは、ハイ状態のタイミング信号ＳＮＬｐを受けて、ＮＭＯＳトランジスタ３５Ｒは、導通状態となり、容量３７Ｒをディスチャージし、立ち上がりスイッチングノード遷移時間測定電圧ＶＤＴＲｙｙを０Ｖに保持する。ところが、次段の第１サンプルホールド回路５３Ｒは、ロー状態のタイミング信号ＳＮＨｐを受けて、それを構成するトランスファーゲート４４Ｒが遮断状態となり、トランスファーゲート４５Ｒは導通状態となり、トランスファーゲート４６Ｒは遮断状態となる。そのため、第１サンプルホールド回路５３Ｒは、ホールド状態となり、立ち上がりスイッチングノード遷移時間測定電圧ＶＤＴＲｙｙを取り込まず、出力差動増幅器４８Ｒはホールド容量４７Ｒに蓄えられた以前の電圧を立ち上がりデッドタイム設定電圧ＶＤＴＲとして出力し続ける。ここで、この動作以前にスイッチング動作が停止していた場合には、トランスファーゲート４５Ｒを介して、初期化定電流源４９Ｒからの５０ｎＡの微小電流により、ホールド容量４７Ｒは高電位に充電され、結局、立ち上がりデッドタイム設定電圧ＶＤＴＲは高電圧となる。つまり、初期状態の立ち上がりデッドタイムは最長時間となる。
【０１１３】
一方、立ち下がりスイッチングノード遷移時間計測器５１Ｆでは、ハイ状態のタイミング信号ＳＮＬｐを受けて、ＮＭＯＳトランジスタ３６Ｆは導通状態となり定電流源ノードを０Ｖに保持し、ＰＭＯＳトランジスタ３４Ｆは遮断状態となる。また、ロー状態のタイミング信号ＳＮＨｐを受けて、ＮＭＯＳトランジスタ３５Ｆも遮断状態となるため、容量３７Ｆの立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙはフローティング状態となる。
【０１１４】
ここで、次段の第２サンプルホールド回路５３Ｆは、ハイ状態のタイミング信号ＳＮＬｐを受けて、それを構成するトランスファーゲート４４Ｆが導通状態となり、トランスファーゲート４５Ｆは遮断状態となり、トランスファーゲート４６Ｆは導通状態となる。そのため、第２サンプルホールド回路５３Ｆは、サンプリング状態となり、立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙを取り込み、出力差動増幅４８Ｆは立ち下がりデッドタイム設定電圧ＶＤＴＦとして立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙを出力し、同時に、トランスファーゲート４６Ｆを介して、ホールド容量４７Ｆを立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙに充電する。
【０１１５】
ここで、この動作以前にスイッチング動作が停止していた場合には、トランスファーゲート４４Ｆを介して、初期化定電流源４９Ｆからの５０ｎＡの微小電流により、容量４７Ｆは高電圧に充電され、立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙと立ち下がりデッドタイム設定電圧ＶＤＴＦは、ともに高電圧となる。つまり、初期状態の立ち下がりデッドタイムは最長時間となる。
【０１１６】
スイッチング動作により分圧スイッチングノード電圧ＳＮｘが上昇し、分圧入力電圧ＶＩＮｘの３分の１の第１電圧より高くなった瞬間（時刻ｔ２１）から、タイミング信号ＳＮＬｐがロー状態になる。スイッチングノード立ち上がり時間・電圧変換器５１Ｒは、これを受けて、そのＮＭＯＳトランジスタ３５Ｒは遮断状態となり、最長デッドタイム設定定電流源回路５２からの第１定電流Ｉ１により、ＰＭＯＳトランジスタ３４Ｒを介して、容量３７Ｒが充電され、その立ち上がりスイッチングノード遷移時間計測電圧ＶＤＴＲｙｙが上昇しはじめる。しかし、次段の第１サンプルホールド回路５３Ｒはホールド状態を継続するため、その出力である立ち上がりデッドタイム設定電圧ＶＤＴＲは以前の状態を保持する。
【０１１７】
一方、スイッチングノード立ち下がり時間・電圧変換器５１Ｆは、タイミング信号ＳＮＬｐがロー状態になったことを受けて、そのＰＭＯＳトランジスタ３４Ｆが導通状態となり、ＮＭＯＳトランジスタ３６Ｆが遮断状態となるため、容量３７Ｆが充電され、立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙが変動する。ところが、それと同時に次段の第２サンプルホールド回路５３Ｆはホールド状態になり、立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙの電圧を取り込まず、ホールド容量４７Ｆに蓄えられた電圧を立ち下がりデッドタイム設定電圧ＶＤＴＦとして出力し続ける。
【０１１８】
さらに、分圧スイッチングノード電圧ＳＮｘが上昇し、分圧入力電圧ＶＩＮｘの３分の２の第２電圧より高くなった瞬間（時刻ｔ２２）から、タイミング信号ＳＮＨｐがハイ状態になる。スイッチングノード立ち上がり時間・電圧変換器５１Ｒは、これを受けて、ＰＭＯＳトランジスタ３４Ｒが遮断状態となり、容量３７Ｒの充電を終了する。この動作により、立ち上がりスイッチングノード遷移時間計測電圧ＶＤＴＲｙｙは、スイッチングノード４の電圧遷移時間に比例した電圧となる。なお、それと同時にＮＭＯＳトランジスタ３６Ｒが導通状態となり、状態の急変による最長デッドタイム設定定電流源回路５２に発生するノイズを軽減する。それと同時に、次段の第１サンプルホールド回路５３Ｒはサンプル状態となり、立ち上がりスイッチングノード遷移時間計測電圧ＶＤＴＲｙｙを取り込み、その電圧をホールド容量４７Ｒに充電するとともに、立ち上がりデッドタイム設定電圧ＶＤＴＲとして出力する。
【０１１９】
一方、立ち下がりスイッチングノード遷移時間計測器５１Ｆはタイミング信号ＳＮＨｐがハイ状態になったことを受けて、ＮＭＯＳトランジスタ３５Ｆが導通状態となり、容量３７Ｆをディスチャージして、立ち下がりスイッチングノード遷移時間計測電圧ＶＤＴＦｙｙは０Ｖに初期化される。しかし、次段の第２サンプルホールド回路５３Ｆはホールド状態を継続し、立ち下がりデッドタイム設定電圧ＶＤＴＦは以前の電圧を保持しつづける。
【０１２０】
その後、スイッチング動作に伴い、分圧スイッチングノード電圧ＳＮｘが降下する。その後の動作は、上記と対称であるため、説明を省略する。
【０１２１】
このように、本実施形態によれば、スイッチングノード４の電圧遷移時間に比例した立ち上がりデッドタイム設定電圧ＶＤＴＲ及び立ち下がりデッドタイム設定電圧ＶＤＴＦを、電圧ＳＮの立ち上がりと立ち下がりのそれぞれに対して得ることができる。また、回路の対称性が良いため、立ち上がり時間と立ち下がり時間の計測値に誤差が発生し難い。
【０１２２】
また、入力電圧ＶＩＮの３分の１の第１電圧と３分の２の第２電圧との間をスイッチングノード４の電圧ＳＮが遷移する時間を計測しているため、駆動回路２４やロー側及びハイ側スイッチングトランジスタ５，６などで生じる遅延の影響を受けず高精度である。
【０１２３】
また、最長デッドタイムの設定が可能であり、最長デッドタイムに対するスイッチングノード４の電圧遷移時間の比率に応じた立ち上がり及び立ち下がりデッドタイム設定電圧ＶＤＴＲ，ＶＤＴＦを得ることができるので、使用条件に合わせて計測精度を調整することができる。
【０１２４】
つまり、本実施形態によれば、入力電圧範囲や環境温度などの広い使用条件で安定して動作する絶縁型ＡＣ−ＤＣコンバータ及び絶縁型ＤＣ−ＤＣコンバータ１００を提供することができる。
【０１２５】
（第５の実施形態）
第５の実施形態は、デッドタイム遅延回路２３の詳細構成に関する。
【０１２６】
前述のように、デッドタイム遅延回路２３は、フィードバック信号ＦＢの電圧に従って周波数およびデューティ比が変調されたクロック信号ＣＬＫを受けて、それと同相のハイ側タイミング信号ＨＧｐとそれに対して逆相のロー側タイミング信号ＬＧｐを出力するバッファー回路である。その時、ハイ側タイミング信号ＨＧｐの立ち上がりエッジには立ち上がりデッドタイム設定電圧ＶＤＴＲに応じた遅延時間が設けられ、ロー側タイミング信号ＬＧｐの立ち上がりエッジには立ち下がりデッドタイム設定電圧ＶＤＴＦに応じた遅延時間が設けられる。
【０１２７】
図８は、第５の実施形態に係るデッドタイム遅延回路２３の回路図である。デッドタイム遅延回路２３は、最長デッドタイム設定定電流源５４と、立ち上がり最長デッドタイム遅延回路（第１最長デッドタイム遅延回路）５５Ｒと、立ち下がり最長デッドタイム遅延回路（第２最長デッドタイム遅延回路）５５Ｆと、立ち上がり可変デッドタイム遅延回路（第１可変デッドタイム遅延回路）５６Ｒと、立ち下がり可変デッドタイム遅延回路（第２可変デッドタイム遅延回路）５６Ｆと、立ち上がり最短デッドタイム遅延回路（第１最短デッドタイム遅延回路）５７Ｒと、立ち下がり最短デッドタイム遅延回路（第２最短デッドタイム遅延回路）５７Ｆと、インバータ５８と、立ち上がりデッドタイム遅延アービタ（第１アービタ）６２Ｒと、立ち下がりデッドタイム遅延アービタ（第２アービタ）６２Ｆと、を備える。
【０１２８】
最長デッドタイム設定定電流源５４は、例えば１０μＡの定電流源５４ａと、抵抗５４ｂと、差動増幅器５４Ｒｃ，５４Ｆｃと、抵抗５４Ｒｄ，５４Ｆｄと、ＰＭＯＳトランジスタ５４Ｒｅ，５４Ｆｅと、を有する。
【０１２９】
立ち上がり最長デッドタイム遅延回路５５Ｒは、クロック信号ＣＬＫの立ち上がりエッジから予め定められた最長デッドタイム（例えば、１００ｎｓ）遅延して活性状態になり、クロック信号ＣＬＫの立ち下がりエッジに同期して非活性状態になる立ち上がり最長デッドタイム遅延信号（第１最長デッドタイム遅延信号）ＤＴＲＬｐを生成する。
【０１３０】
立ち上がり可変デッドタイム遅延回路５６Ｒは、クロック信号ＣＬＫの立ち上がりエッジから立ち上がりデッドタイム設定電圧ＶＤＴＲに応じた時間であるデッドタイムだけ遅延して活性状態になり、クロック信号ＣＬＫの立ち下がりエッジに同期して非活性状態になる立ち上がり可変デッドタイム遅延信号（第１可変デッドタイム遅延信号）ＤＴＲＶｐを生成する。
【０１３１】
立ち上がり最短デッドタイム遅延回路５７Ｒは、クロック信号ＣＬＫの立ち上がりエッジから予め定められた最短デッドタイム（例えば、１０ｎｓ）遅延して活性状態になり、クロック信号ＣＬＫの立ち下がりエッジに同期して非活性状態になる立ち上がり最短デッドタイム遅延信号（第１最短デッドタイム遅延信号）ＤＴＲＳｐを生成する。
【０１３２】
立ち上がりデッドタイム遅延アービタ６２Ｒは、立ち上がり可変デッドタイム遅延信号ＤＴＲＶｐが活性状態になるタイミングに基づいて、立ち上がり可変デッドタイム遅延信号ＤＴＲＶｐ又は立ち上がり最長デッドタイム遅延信号ＤＴＲＬｐに同期したハイ側タイミング信号ＨＧｐを出力する。
【０１３３】
立ち下がり最長デッドタイム遅延回路５５Ｆは、クロック信号ＣＬＫの立ち下がりエッジから最長デッドタイム（例えば、１００ｎｓ）遅延して活性状態になり、クロック信号ＣＬＫの立ち上がりエッジに同期して非活性状態になる立ち下がり最長デッドタイム遅延信号（第２最長デッドタイム遅延信号）ＤＴＦＬｐを生成する。
【０１３４】
立ち下がり可変デッドタイム遅延回路５６Ｆは、クロック信号ＣＬＫの立ち下がりエッジから立ち下がりデッドタイム設定電圧ＶＤＴＦに応じた時間であるデッドタイムだけ遅延して活性状態になり、クロック信号ＣＬＫの立ち上がりエッジに同期して非活性状態になる立ち下がり可変デッドタイム遅延信号（第２可変デッドタイム遅延信号）ＤＴＦＶｐを生成する。
【０１３５】
立ち下がり最短デッドタイム遅延回路５７Ｆは、クロック信号ＣＬＫの立ち下がりエッジから最短デッドタイム（例えば、１０ｎｓ）遅延して活性状態になり、クロック信号ＣＬＫの立ち上がりエッジに同期して非活性状態になる立ち下がり最短デッドタイム遅延信号（第２最短デッドタイム遅延信号）ＤＴＦＳｐを生成する。
【０１３６】
立ち下がりデッドタイム遅延アービタ６２Ｆは、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐが活性状態になるタイミングに基づいて、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐ又は立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐに同期したロー側タイミング信号ＬＧｐを出力する。
【０１３７】
立ち上がり最長デッドタイム遅延回路５５Ｒは、ＰＭＯＳトランジスタ５５Ｒａと、ＮＭＯＳトランジスタ５５Ｒｂと、容量５５Ｒｃと、コンパレータ５５Ｒｄと、を有する。
【０１３８】
ＰＭＯＳトランジスタ５５Ｒａは、定電流を出力する。容量５５Ｒｃは、ＰＭＯＳトランジスタ５５Ｒａのドレインに接続されて定電流が供給される一端と、接地された他端とを有する。
【０１３９】
ＮＭＯＳトランジスタ５５Ｒｂは、容量５５Ｒｃの両端間に接続され、クロック信号ＣＬＫの反転信号ＣＬＫｎがゲートに供給される。
【０１４０】
コンパレータ５５Ｒｄは、例えば１Ｖの参照電圧Ｖｒｅｆと容量５５Ｒｃの電圧ＤＴＲＬとを比較し、比較結果を立ち上がり最長デッドタイム遅延信号ＤＴＲＬｐとして出力する。
【０１４１】
立ち下がり最長デッドタイム遅延回路５５Ｆは、ＰＭＯＳトランジスタ５５Ｆａと、ＮＭＯＳトランジスタ５５Ｆｂと、容量５５Ｆｃと、コンパレータ５５Ｆｄと、を有する。
【０１４２】
ＰＭＯＳトランジスタ５５Ｆａは、定電流を出力する。容量５５Ｆｃは、ＰＭＯＳトランジスタ５５Ｆａのドレインに接続されて定電流が供給される一端と、接地された他端とを有する。
【０１４３】
ＮＭＯＳトランジスタ５５Ｆｂは、容量５５Ｆｃの両端間に接続され、クロック信号ＣＬＫＣＬＫｎがゲートに供給される。
【０１４４】
コンパレータ５５Ｆｄは、参照電圧Ｖｒｅｆと容量５５Ｆｃの電圧ＤＴＦＬとを比較し、比較結果を立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐとして出力する。
【０１４５】
立ち上がり可変デッドタイム遅延回路５６Ｒは、ＰＭＯＳトランジスタ（第３定電流源）５６Ｒａと、ＮＭＯＳトランジスタ（第３スイッチ）５６Ｒｂと、容量（第３容量）５６Ｒｃと、コンパレータ（第１比較器）５６Ｒｄと、を有する。
【０１４６】
ＰＭＯＳトランジスタ５６Ｒａは、第３定電流を出力する。容量５６Ｒｃは、ＰＭＯＳトランジスタ５６Ｒａのドレインに接続されて第３定電流が供給される一端と、接地された他端とを有する。
【０１４７】
ＮＭＯＳトランジスタ５６Ｒｂは、容量５６Ｒｃの両端間に接続され、クロック信号ＣＬＫの反転信号ＣＬＫｎがゲートに供給され、クロック信号ＣＬＫがロー状態の時に導通状態になり、クロック信号ＣＬＫがハイ状態の時に非導通状態になる。
【０１４８】
コンパレータ５６Ｒｄは、立ち上がりデッドタイム設定電圧ＶＤＴＲと容量５６Ｒｃの電圧ＤＴＲＶとを比較し、比較結果を立ち上がり可変デッドタイム遅延信号ＤＴＲＶｐとして出力する。
【０１４９】
立ち下がり可変デッドタイム遅延回路５６Ｆは、ＰＭＯＳトランジスタ（第４定電流源）５６Ｆａと、ＮＭＯＳトランジスタ（第４スイッチ）５６Ｆｂと、容量（第４容量）５６Ｆｃと、コンパレータ（第２比較器）５６Ｆｄと、を有する。
【０１５０】
ＰＭＯＳトランジスタ５６Ｆａは、第４定電流を出力する。容量５６Ｆｃは、ＰＭＯＳトランジスタ５６Ｆａのドレインに接続されて第４定電流が供給される一端と、接地された他端とを有する。第４定電流の値は、第３定電流の値、及び、ＰＭＯＳトランジスタ５５Ｒａ，５５Ｆａの定電流の値と等しい。
【０１５１】
ＮＭＯＳトランジスタ５６Ｆｂは、容量５６Ｆｃの両端間に接続され、クロック信号ＣＬＫがゲートに供給され、クロック信号ＣＬＫがハイ状態の時に導通状態になり、クロック信号ＣＬＫがロー状態の時に非導通状態になる。
【０１５２】
コンパレータ５６Ｆｄは、立ち下がりデッドタイム設定電圧ＶＤＴＦと容量５６Ｆｃの電圧ＤＴＦＶとを比較し、比較結果を立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐとして出力する。
【０１５３】
第２の実施形態で説明したスイッチングノード遷移時間計測回路２２内の第１定電流Ｉ１の値は、第３定電流の値の３倍（第１の値倍）である。
【０１５４】
立ち上がり最短デッドタイム遅延回路５７Ｒは、定電流源５７Ｒａと、ＮＭＯＳトランジスタ５７Ｒｂと、容量５７Ｒｃと、コンパレータ５７Ｒｄと、を有する。
【０１５５】
容量５７Ｒｃは、定電流源５７Ｒａから定電流が供給される一端と、接地された他端とを有する。
【０１５６】
ＮＭＯＳトランジスタ５７Ｒｂは、容量５７Ｒｃの両端間に接続され、クロック信号ＣＬＫの反転信号ＣＬＫｎがゲートに供給される。
【０１５７】
コンパレータ５７Ｒｄは、参照電圧Ｖｒｅｆと容量５７Ｒｃの電圧ＤＴＲＳとを比較し、比較結果を立ち上がり最短デッドタイム遅延信号ＤＴＲＳｐとして出力する。
【０１５８】
立ち下がり最短デッドタイム遅延回路５７Ｆは、定電流源５７Ｆａと、ＮＭＯＳトランジスタ５７Ｆｂと、容量５７Ｆｃと、コンパレータ５７Ｆｄと、を有する。
【０１５９】
容量５７Ｆｃは、定電流源５７Ｆａから定電流が供給される一端と、接地された他端とを有する。定電流源５７Ｆａの定電流の値は、定電流源５７Ｒａの定電流の値と等しく、前述の第３定電流の値より大きい。
【０１６０】
ＮＭＯＳトランジスタ５７Ｆｂは、容量５７Ｆｃの両端間に接続され、クロック信号ＣＬＫがゲートに供給される。
【０１６１】
コンパレータ５７Ｆｄは、参照電圧Ｖｒｅｆと容量５７Ｆｃの電圧ＤＴＦＳとを比較し、比較結果を立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐとして出力する。
【０１６２】
立ち上がりデッドタイム遅延アービタ６２Ｒは、最短デッドタイムリミッタ５９Ｒと、最長デッドタイムリミッタ６０Ｒと、ダウンエッジトリミングゲート６１Ｒと、を有する。
【０１６３】
立ち上がりデッドタイム遅延アービタ６２Ｒは、立ち上がり可変デッドタイム遅延信号ＤＴＲＶｐが活性状態になるタイミングが、立ち上がり最短デッドタイム遅延信号ＤＴＲＳｐが活性状態になるタイミングより早い場合、及び、立ち上がり可変デッドタイム遅延信号ＤＴＲＶｐが活性状態になるタイミングが、立ち上がり最長デッドタイム遅延信号ＤＴＲＬｐが活性状態になるタイミングより遅い場合、立ち上がり最長デッドタイム遅延信号ＤＴＲＬｐに同期したハイ側タイミング信号ＨＧｐを出力する。
【０１６４】
立ち下がりデッドタイム遅延アービタ６２Ｆは、最短デッドタイムリミッタ５９Ｆと、最長デッドタイムリミッタ６０Ｆと、ダウンエッジトリミングゲート６１Ｆと、を有する。
【０１６５】
立ち下がりデッドタイム遅延アービタ６２Ｆは、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐが活性状態になるタイミングが、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐが活性状態になるタイミングより早い場合、及び、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐが活性状態になるタイミングが、立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐが活性状態になるタイミングより遅い場合、立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐに同期したロー側タイミング信号ＬＧｐを出力する。
【０１６６】
図９は、図８のデッドタイム遅延回路２３の各信号の波形図である。図９の最上段には、デッドタイム遅延回路２３に入力されるクロック信号ＣＬＫが示されている。
【０１６７】
上から２段目には、立ち下がり最短デッドタイム遅延回路５７Ｆの容量５７Ｆｃの電圧ＤＴＦＳ（破線）と、その電圧ＤＴＦＳと比較される参照電圧Ｖｒｅｆの１Ｖと、コンパレータ５７Ｆｄの出力信号である立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐ（実線）と、が示されている。
【０１６８】
３段目には、立ち下がり可変デッドタイム遅延回路５６Ｆの容量５６Ｆｃの電圧ＤＴＦＶ（破線）と、その電圧ＤＴＦＶと比較される立ち下がりデッドタイム設定電圧ＶＤＴＦ（実線）と、コンパレータ５６Ｆｄの出力信号である立ち下がりデッドタイム可変遅延信号ＤＴＦＶｐ（実線）と、が示されている。
【０１６９】
４段目には、立ち下がり最長デッドタイム遅延回路５５Ｆの容量５５Ｆｃの電圧ＤＴＦＬ（破線）と、その電圧ＤＴＦＬと比較される参照電圧Ｖｒｅｆの１Ｖと、コンパレータ５５Ｆｄの出力信号である立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐ（実線）と、が示されている。
【０１７０】
ここで、３つの容量５７Ｆｃ，５６Ｆｃ，５５Ｆｃの電圧ＤＴＦＳ，ＤＴＦＶ，ＤＴＦＬは、クロック信号ＣＬＫがハイ状態のとき、ＮＭＯＳトランジスタ５７Ｆｂ，５６Ｆｂ，５５Ｆｂが導通状態となるため、それぞれ０Ｖに保持される。一方、クロック信号ＣＬＫがロー状態になると、定電流源５７ＦａとＰＭＯＳトランジスタ５６Ｆａ，５５Ｆａからの定電流により充電が開始され、電圧ＤＴＦＳ，ＤＴＦＶ，ＤＴＦＬは、それぞれ上昇する。
【０１７１】
立ち下がり最短デッドタイム遅延回路５７Ｆの電圧ＤＴＦＳの上昇速度は、例えば１ｐＦの容量５７Ｆｃを１００μＡの定電流で充電すると、０．１Ｖ／ｎｓとなる。この電圧ＤＴＦＳが１Ｖの参照電圧Ｖｒｅｆより高くなったとき、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐはハイ状態となる。つまり、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐは、クロック信号ＣＬＫがロー状態になってから１０ｎｓ（最短デッドタイム）後にハイ状態となる遅延信号である。
【０１７２】
一方、立ち下がり可変デッドタイム遅延回路５６Ｆの電圧ＤＴＦＶと、最長デッドタイム遅延回路５５Ｆの電圧ＤＴＦＬの上昇速度は、ともに最長デッドタイム設定定電流源５４により設定される。その設定は、第４の実施形態の最長デッドタイム設定定電流源回路５２と同様である。例えば、最長デッドタイム設定抵抗５４ｂの抵抗値ＲＤＴＬを４０ｋΩとして、その抵抗５４ｂに定電流源５４ａにより１０μＡの定電流を流すと、最長デッドタイム設定電圧ＶＤＴＬは０．４Ｖとなる。最長デッドタイム設定抵抗５４ｂの抵抗値ＲＤＴＬは、スイッチングノード遷移時間計測回路２２の最長デッドタイム設定抵抗３９の抵抗値ＲＤＴＬと等しい。その最長デッドタイム設定電圧ＶＤＴＬ（＝０．４Ｖ）と同じ大きさの電圧を、差動増幅器５４Ｆｃにより抵抗５４Ｆｃ（＝４０ｋΩ）に印加する。そのときに抵抗５４Ｆｃに流れる電流は１０μＡとなる。この電流を、ＰＭＯＳトランジスタ５４Ｆｅ，５５Ｆａ，５６Ｆａでミラーして、１０μＡの定電流でそれぞれ１ｐＦの容量５５Ｆｃと容量５６Ｆｃを充電する。
【０１７３】
したがって、最長デッドタイム設定抵抗５４ｂの抵抗値ＲＤＴＬを４０ｋΩに設定すると、立ち下がり可変デッドタイム遅延回路５６Ｆの電圧ＤＴＦＶと、立ち下がり最長デッドタイム遅延回路５５Ｆの電圧ＤＴＦＬとの上昇速度は０．０１Ｖ／ｎｓとなり、１Ｖの参照電圧Ｖｒｅｆに達するまでの最長デッドタイムは１００ｎｓとなる。同様に、最長デッドタイム設定抵抗５４ｂの抵抗値ＲＤＴＬを倍の８０ｋΩに設定すると、最長デッドタイムは半分の５０ｎｓとなり、最長デッドタイム設定抵抗５４ｂの抵抗値ＲＤＴＬをさらに倍の１６０ｋΩに設定すると、最長デッドタイムはさらに半分の２５ｎｓとなる。
【０１７４】
立ち下がり最長デッドタイム遅延回路５５Ｆは、電圧ＤＴＦＬが１Ｖの参照電圧Ｖｒｅｆより高くなったときに、立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐをハイ状態にする。つまり、立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐは、クロック信号ＣＬＫがロー状態になってから最長デッドタイム設定抵抗５４ｂで指定される最長デッドタイム後にハイ状態になる遅延信号である。
【０１７５】
立ち下がり可変デッドタイム遅延回路５６Ｆは、電圧ＤＴＦＶが立ち下がりデッドタイム設定電圧ＶＤＴＦより高くなったときに、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐをハイ状態にする。つまり、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐは、クロック信号ＣＬＫがロー状態になってから、立ち下がりデッドタイム設定電圧ＶＤＴＦに比例する時間後にハイ状態になる遅延信号である。なお、その遅延時間は、立ち下がりデッドタイム設定電圧ＶＤＴＦの電圧が１Ｖのとき、最長デッドタイム設定抵抗５４ｂで指定される時間となる。
【０１７６】
図９の５段目に、最短デッドタイムリミッタ５９Ｆの出力信号ＤＴＦＥｐが示されている。最短デッドタイムリミッタ５９Ｆは、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐを受けて、それがハイ状態になったときに、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐが既にハイ状態になっている場合には、立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐのパルス波形を出力信号ＤＴＦＥｐとして出力し、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐがハイ状態になる前ならば、出力信号ＤＴＦＥｐをロー状態に保持するラッチ回路である。
【０１７７】
図９中、パルスＰ１〜Ｐ３，Ｐ５，Ｐ６では、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐがハイ状態になった後で立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐがハイ状態になるため、その出力信号ＤＴＦＥｐには立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐと同様なパルス信号が表れている。しかし、パルスＰ４において、立ち下がりデッドタイム設定電圧ＶＤＴＦが１Ｖに対して極端に低い場合、立ち下がり最短デッドタイム遅延信号ＤＴＦＳｐがハイ状態になる前に立ち下がり可変デッドタイム遅延信号ＤＴＦＶｐがハイ状態になっている。この場合、最短デッドタイムリミッタ５９Ｆの出力信号ＤＴＦＥｐはロー状態に保持される。また、逆に、パルスＰ７のように、立ち下がりデッドタイム設定電圧ＶＤＴＦが１Ｖに対して極端に高い場合、出力信号ＤＴＦＥｐのパルス波形が出ないことがある。
【０１７８】
図９の６段目に、最長デッドタイムリミッタ６０Ｆの出力信号ＤＴＦｐが示されている。最長デッドタイムリミッタ６０Ｆは、最短デッドタイムリミッタ５９Ｆの出力信号ＤＴＦＥｐを受け、そのパルスが出ていないとき、立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐのパルスでそれを補う。この例では、パルスＰ４及びＰ７のとき、出力信号ＤＴＦＥｐのパルスが消失しているが、それを立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐのパルスで補うことにより、最長デッドタイムリミッタ６０Ｆの出力信号ＤＴＦｐでは、全てのパルス信号が出ている。即ち、最長デッドタイムリミッタ６０Ｆは、出力信号ＤＴＦＥｐと立ち下がり最長デッドタイム遅延信号ＤＴＦＬｐとの論理和を出力する論理和回路である。
【０１７９】
７段目に、ロー側タイミング信号ＬＧｐが実線で、ハイ側タイミング信号ＨＧｐが点線で示されている。ロー側タイミング信号ＬＧｐは、ダウンエッジトリミングゲート６１Ｆにより、最長デッドタイムリミッタ６０Ｆの出力信号ＤＴＦｐとクロック信号ＣＬＫの反転信号の論理積をとり、生成される。これにより、ロー側タイミング信号ＬＧｐは、クロック信号ＣＬＫの反転信号に対して、アップエッジだけが遅延し、ダウンエッジの遅延がほぼ無い信号となる。ハイ側タイミング信号ＨＧｐも同様な動作により生成されるため、その波形はクロック信号ＣＬＫに対して、アップエッジだけが遅延し、ダウンエッジの遅延はほぼ無い信号となる。
【０１８０】
このように、ハイ側タイミング信号ＨＧｐがロー状態になってからロー側タイミング信号ＬＧｐがハイ状態になるまでに、立ち下がりデッドタイム設定電圧ＶＤＴＦにより制御されるデッドタイムが設けられる。詳細な説明は省略するが、同様に、ロー側タイミング信号ＬＧｐがロー状態になってからハイ側タイミング信号ＨＧｐがハイ状態になるまでに、立ち上がりデッドタイム設定電圧ＶＤＴＲにより制御されるデッドタイムが設けられる。
【０１８１】
従って、駆動回路２４は、デッドタイムが最短デッドタイム以上、最長デッドタイム以下の場合、第１可変デッドタイム遅延信号ＤＴＲＶｐに同期したハイ側ゲート信号ＨＧを生成し、第２可変デッドタイム遅延信号ＤＴＦＶｐに同期したロー側ゲート信号ＬＧを生成する。
【０１８２】
図１０は、立ち上がり及び立ち下がりデッドタイム設定電圧ＶＤＴＲ,ＶＤＴＦと、立ち上がり及び立ち下がりデッドタイムｔＤＴＲ，ｔＤＴＦとの関係を示すグラフである。最長デッドタイム設定抵抗５４ｂの抵抗値ＲＤＴＬは、４０ｋΩとしている。
【０１８３】
立ち上がりデッドタイム設定電圧ＶＤＴＲが１Ｖ以上のとき、立ち上がりデッドタイムｔＤＴＲは最長デッドタイムである最大値１００ｎｓとなる。立ち上がりデッドタイム設定電圧ＶＤＴＲが１Ｖより低いとき、立ち上がりデッドタイムｔＤＴＲは、立ち上がりデッドタイム設定電圧ＶＤＴＲに比例し、立ち上がりデッドタイム設定電圧ＶＤＴＲが低いほど短くなる。しかし、立ち上がりデッドタイムｔＤＴＲが１０ｎｓより短くなるような立ち上がりデッドタイム設定電圧ＶＤＴＲが与えられると、立ち上がりデッドタイムｔＤＴＲは最大値１００ｎｓとなる。立ち下がりデッドタイム設定電圧ＶＤＴＦと立ち下がりデッドタイムｔＤＴＦとの関係も同様である。
【０１８４】
このように、デッドタイム遅延回路２３は、デッドタイムが予め定められた最短デッドタイムより短い場合、デッドタイムを予め定められた最長デッドタイムに設定し、デッドタイムが最長デッドタイムより長い場合、デッドタイムを最長デッドタイムに設定する。
【０１８５】
図１１は、デッドタイムの設定方法を示すフローチャートである。
【０１８６】
まず、スイッチングノード遷移時間計測回路２２により、スイッチングノード４の電圧遷移時間を計測する（ステップＳＴ１）。
【０１８７】
次に、計測された電圧遷移時間に応じたデッドタイムを設定する（ステップＳＴ２）。ステップＳＴ２〜ＳＴ５の処理は、デッドタイム遅延回路２３により行われる。
【０１８８】
次に、デッドタイムが最小値以上か否か判定する（ステップＳＴ３）。デッドタイムが最小値より短い場合（ステップＳＴ３；Ｎｏ）、デッドタイムを最大値に設定し（ステップＳＴ５）、ステップＳＴ１に戻る。
【０１８９】
デッドタイムが最小値以上の場合（ステップＳＴ３；Ｎｏ）、デッドタイムが最大値以下か否か判定する（ステップＳＴ４）。デッドタイムが最大値より長い場合（ステップＳＴ４；Ｎｏ）、デッドタイムを最大値に設定し（ステップＳＴ５）、ステップＳＴ１に戻る。
【０１９０】
デッドタイムが最大値以下の場合（ステップＳＴ４；Ｙｅｓ）、ステップＳＴ１に戻る。
【０１９１】
このような機能を有するデッドタイム遅延回路２３により、以下に説明するように、デッドタイムは自動調整される。
【０１９２】
図１２は、クロック信号ＣＬＫと、ハイ側タイミング信号ＨＧｐと、ロー側タイミング信号ＬＧｐと、スイッチングノード４の電圧ＳＮとを示す波形図である。図１２は、図９に対応する。図１２では、電圧ＳＮの立ち下がり遷移速度が急激に遅くなり、ついには、最長デッドタイムを越えるような遷移時間となった場合を示している。
【０１９３】
クロック信号ＣＬＫのパルスＰ１では、スイッチングノード４の電圧ＳＮの波形はきれいな台形となっており、立ち上がり遷移時間と立ち上がり遷移時間はほぼ等しくなっている。このときのデッドタイムも適正値となっており、スイッチングノード４の電圧ＳＮが０Ｖに達したときに、丁度、ロー側タイミング信号ＬＧｐがハイ状態となっている。
【０１９４】
パルスＰ２のデッドタイムＤＴ２（ハイ側タイミング信号ＨＧｐがロー状態になってからロー側タイミング信号ＬＧｐがハイ状態になるまでの時間）は、パルスＰ１で計測されたスイッチングノード４の電圧遷移時間ｓｌｅｗ１（スイッチングノード４の電圧ＳＮが入力電圧ＶＩＮの２／３より低くなってから入力電圧ＶＩＮの１／３より低くなるまでの時間）の３倍になっており、適正値に調整されている。しかし、負荷変動などの何らかの外乱により、スイッチングノード４の電圧ＳＮの遷移速度が急激に遅くなっている。このようなことが生じると、デッドタイムＤＴ２が適正に調整されていたとしても、スイッチングノード４の電圧ＳＮが０Ｖになる前に、ロー側スイッチングトランジスタ５が導通状態となるハードスイッチングが起こり、その瞬間、スイッチングノード４の電圧ＳＮは０Ｖへ急激に変化する（時刻ｔ４１）。
【０１９５】
パルスＰ３のデッドタイムＤＴ３は本来長く調整しなければならないが、パルスＰ２のようにハードスイッチングが生じると、スイッチングノード４の電圧遷移時間は短くなったと計測されて、デッドタイムＤＴ３は逆に短くなってしまう。すると、スイッチングノード４の電圧ＳＮがさらに高い状態でロー側スイッチングトランジスタ５が導通状態となり（時刻ｔ４２）、スイッチングノード４の電圧遷移時間がより短くなる。
【０１９６】
パルスＰ４では、デッドタイムＤＴ４をさらに短くするように立ち下がりデッドタイム設定電圧ＶＤＴＦ（図示せず）が低くなる。ところが、前述のように、デッドタイムが最短デッドタイム、例えば１０ｎｓを下回ると、逆に最大デッドタイム、例えば１００ｎｓに設定される。すると、スイッチングノード４の電圧ＳＮが自律的に遷移する様子が観察できるようになり（時刻ｔ４３〜ｔ４４）、適正な電圧遷移時間の計測が可能となる。
【０１９７】
パルスＰ５では、遅くなった電圧遷移時間の３倍のデッドタイムＤＴ５が設定される。スイッチングノード４の電圧ＳＮがゆっくりと遷移し、０Ｖに達したところで、丁度、ロー側タイミング信号ＬＧｐがハイ状態になっていることから、新たに設定されたデッドタイムＤＴ５が適正であることが分かる。
【０１９８】
ところが、パルスＰ６では、さらにスイッチングノード４の電圧ＳＮの遷移が遅くなり、再びハードスイッチングが発生している（時刻ｔ４５）。しかし、ハードスイッチングはスイッチングノード４の電圧ＳＮが入力電圧ＶＩＮの１／３以下になってから生じているため、電圧遷移時間は適切に計測されている。
【０１９９】
パルスＰ７では、計測されたスイッチングノード４の電圧遷移時間の３倍の時間が、設定された最長デッドタイム、例えば１００ｎｓより長くなっている。この場合、デッドタイムＤＴ７は最長デッドタイム、例えば１００ｎｓに制限される。スイッチングノード４には若干のハードスイッチングが発生しており（時刻ｔ４６）、その分、効率が劣化し、ノイズが増大するという悪影響が発生する。しかし、スイッチングパルスの消失による誤動作を防ぐことの方がより重要な課題であり、この動作によりスイッチングパルスの消失を防ぎ、消費電力の急激な増加や素子の破壊を回避することができる。
【０２００】
このように、本実施形態では、デッドタイムが最短デッドタイムより短い場合、デッドタイムを最長デッドタイムに設定し、デッドタイムが最長デッドタイムより長い場合、デッドタイムを最長デッドタイムに設定する。これにより、負荷電流の急激な増減などに対して適切に反応し、誤動作が生じるような状況においても、適切な状態を維持することができる。よって、使用条件の急激な変化に対して適切に反応し、また、劣悪な使用条件においても正常に動作する絶縁型ＡＣ−ＤＣコンバータ及び絶縁型ＤＣ−ＤＣコンバータ１００を提供することができる。
【０２０１】
なお、立ち上がりデッドタイム設定電圧ＶＤＴＲが所定の最小電圧より低い場合、立ち上がりデッドタイム設定電圧ＶＴＤＲを所定の最大電圧に設定し、立ち上がりデッドタイム設定電圧ＶＤＴＲが最大電圧より高い場合、立ち上がりデッドタイム設定電圧ＶＤＴＲを最大電圧に設定してもよい。立ち下がりデッドタイム設定電圧ＶＤＴＦも同様に設定すればよい。最小電圧は最短デッドタイムに対応し、最大電圧は最長デッドタイムに対応する。このような構成でも、本実施形態と同様に、デッドタイムが最短デッドタイムより短い場合、デッドタイムを最長デッドタイムに設定し、デッドタイムが最長デッドタイムより長い場合、デッドタイムを最長デッドタイムに設定できる。
【０２０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０３】
２Ａ  第２入力ノード
２Ｂ  第１入力ノード
３  整流回路
４  スイッチングノード
５  ロー側スイッチングトランジスタ（第２スイッチ素子）
６  ハイ側スイッチングトランジスタ（第１スイッチ素子）
７  共振ノード
８  共振容量
１０  絶縁トランス
１０Ａ  １次側コイル
１０Ｂ  ２次側コイル
１２Ａ  ダイオード（第１整流素子）
１２Ｂ  ダイオード（第２整流素子）
１３  出力容量
１５  フィードバック回路
１６  制御回路（半導体装置）
１７  入力容量
１８  クロック信号制御回路
２０  電圧制御発振器（クロック生成回路）
２２  スイッチングノード遷移時間計測回路（計測回路）
２３  デッドタイム遅延回路
２４  駆動回路
７０  整流平滑回路
１００  絶縁型ＤＣ−ＤＣコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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