(57)【要約】【課題】グローバルシャッター動作時において暗電流を抑制しつつ転送不良を抑制することができる固体撮像素子を提供する。【解決手段】一実施形態に係る固体撮像素子は、主表面と裏面とを有する半導体基板と、半導体基板中において主表面に接して配置され第１の導電型を有するウエル領域と、ウエル領域中において主表面に接して配置され第２の導電型を有する光電変換領域と、ウエル領域中において主表面に接して配置されたピンニング領域とｎ型領域とを有する電荷保持領域と、ウエル領域中において主表面に接して配置され第２の導電型を有する浮遊拡散領域と、主表面上において光電変換領域と電荷保持領域との間のウエル領域及び電荷保持領域の各々と絶縁しながら対向するように形成されている第１の転送ゲートと、主表面上において電荷保持領域と浮遊拡散領域との間のウエル領域と絶縁しながら対向するように形成されている第２の転送ゲートとを備えている。【選択図】図２
2017143189.tif 000002
【特許請求の範囲】
【請求項１】
主表面と、前記主表面の反対側の面である裏面とを有する半導体基板と、
前記半導体基板中において前記主表面に接して配置され、第１の導電型を有するウエル領域と、
前記ウエル領域中において前記主表面に接して配置され、第２の導電型を有する光電変換領域と、
前記ウエル領域中において前記主表面に接して配置された電荷保持領域と、
前記ウエル領域中において前記主表面に接して配置され、第２の導電型を有する浮遊拡散領域と、
前記主表面上において、前記光電変換領域と前記電荷保持領域との間の前記ウエル領域及び前記電荷保持領域の各々と絶縁しながら対向するように形成されている第１の転送ゲートと、
前記主表面上において、前記電荷保持領域と前記浮遊拡散領域との間の前記ウエル領域と絶縁しながら対向するように形成されている第２の転送ゲートとを備え、
前記電荷保持領域は、前記主表面に接して形成されたピンニング領域と、前記ピンニング領域の前記裏面側に接して形成されたｎ型領域とを有している、固体撮像素子。
【請求項２】
前記ピンニング領域の導電型及び前記第２の導電型はｐ型であり、
前記ピンニング領域の不純物濃度は、前記ウエル領域の不純物濃度よりも低い、請求項１に記載の固体撮像素子。
【請求項３】
前記ピンニング領域の幅は、前記ｎ型領域の幅以上の寸法を有している、請求項１に記載の固体撮像素子。
【請求項４】
前記ピンニング領域の導電型はｎ型であり、
前記ピンニング領域の不純物濃度は、前記ｎ型領域の不純物濃度よりも低く、
前記第１の転送ゲートには、オフ時に前記ピンニング領域をピンニングさせる負の電位が印加される、請求項１記載の固体撮像素子。
【請求項５】
前記ｎ型領域の不純物濃度は、前記浮遊拡散領域の不純物濃度よりも低い、請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特にＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサに関する。
【背景技術】
【０００２】
固体撮像素子においては、フォトダイオードが二次元状に配列されている。ＣＭＯＳイメージセンサの場合、通常、ライン毎に露光及び読み出しが行われる。そのため、ＣＭＯＳイメージセンサを用いて高速で回転している被写体等を撮像する場合、被写体が歪んだように撮像される。このような現象は、ローリングシャッターとして知られている。
【０００３】
他方、ＣＣＤ（Charge  Coupled  Device）イメージセンサの場合、フレーム毎に露光及び読み出しが行われる。そのため、ＣＣＤイメージセンサを用いる場合、たとえ被写体が高速で回転しているような場合であっても、被写体は歪まない。このような現象は、グローバルシャッターとして知られている。
【０００４】
ＣＭＯＳイメージセンサにおいても、グローバルシャッターが要求される場合がある。ＣＭＯＳイメージセンサにおいてグローバルシャッターを実現する構成として、例えば特許文献１（特開２０１２−１２９７９７号公報）記載の構成がある。
【０００５】
特許文献１記載のＣＭＯＳイメージセンサは、基板を有している。基板は、主表面と裏面とを有している。基板中には、フォトダイオードと、電荷保持部と、浮遊拡散領域とが形成されている。電荷保持部は、主表面側にｐ型領域を有している。主表面上には、ゲート絶縁膜が形成されている。ゲート絶縁膜上には、第１の転送ゲートと、第２の転送ゲートとが形成されている。
【０００６】
特許文献１記載のＣＭＯＳイメージセンサにおいては、入射光がフォトダイオードにおいて電荷に光電変換される。フォトダイオードにおいて光電変換された電荷は、全ての単位画素において同時に、第１の転送ゲートにより、電荷保持部に転送される。その後、第２の転送ゲートにより、ライン毎に順次読み出しが行われる。これにより、特許文献１記載のＣＭＯＳイメージセンサはグローバルシャッターを実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１２９７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１記載のＣＭＯＳイメージセンサにおいては、第１の転送ゲートは、ゲート絶縁膜上であって、フォトダイオードと電荷保持部との間の領域に形成されている。そのため、第１の転送ゲートがオンされた場合であっても、ｐ型領域は空乏化されない。その結果、空乏化されないｐ型領域が障害となり、フォトダイオードから電荷保持部への電荷転送の不良が生じるおそれがある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施形態に係る固体撮像素子は、主表面と、主表面の反対側の面である裏面とを有する半導体基板と、半導体基板中において主表面に接して配置され、第１の導電型を有するウエル領域と、ウエル領域中において主表面に接して配置され、第２の導電型を有する光電変換領域と、ウエル領域中において主表面に接して配置された電荷保持領域と、ウエル領域中において主表面に接して配置され、第２の導電型を有する浮遊拡散領域と、主表面上において、光電変換領域と電荷保持領域との間のウエル領域及び電荷保持領域の各々と絶縁しながら対向するように形成されている第１の転送ゲートと、主表面上において、電荷保持領域と浮遊拡散領域との間のウエル領域と絶縁しながら対向するように形成されている第２の転送ゲートとを備えている。電荷保持領域は、主表面に接して形成されたピンニング領域と、ピンニング領域の裏面側に接して形成されたｎ型領域とを有している。
【発明の効果】
【００１１】
本発明の一実施形態に係る固体撮像素子によると、グローバルシャッター動作時において暗電流を抑制しつつ転送不良を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る固体撮像素子の全体構造を示す模式図である。
【図２】実施形態に係る固体撮像素子の単位画素構造を示す模式図である。
【図３】実施形態に係る固体撮像素子のグローバルシャッター動作時におけるタイミングチャートである。
【図４】実施形態に係る固体撮像素子のグローバルシャッター動作時におけるポテンシャル図である。
【図５】ピンニング領域におけるポテンシャルと第１転送信号の電圧の関係を示す模式図である。
【図６】第１の比較例に係る固体撮像素子の単位画素構造を示す模式図である。
【図７】図２のＶＩＩ−ＶＩＩに沿ったポテンシャルの変化を示す模式図である。
【図８】第２の比較例に係る固体撮像素子の単位画素構造を示す模式図である。
【図９】第２の比較例に係る固体撮像素子のポテンシャル図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１４】
（実施形態に係る固体撮像素子の全体構造）
以下に、実施形態に係る固体撮像素子の全体構造について説明する。
【００１５】
図１に示すように、第１の実施形態に係る固体撮像素子は、画素アレイ部ＰＸＡと、垂直駆動部ＶＤと、カラム処理部ＣＰと、水平駆動部ＨＤと、システム制御部ＳＣと、出力部ＯＵＴとを有している。
【００１６】
画素アレイ部ＰＸＡには、単位画素ＰＸ（図２参照）が、行列状に配置されている。各単位画素ＰＸには、入射光を光電変換し、入射光に応じた電荷を蓄積する光電変換領域ＰＣＲが含まれている。なお、単位画素ＰＸの構造については、後述する。
【００１７】
画素アレイ部ＰＸＡは、画素駆動線ＰＤＬを有している。画素駆動線ＰＤＬは、単位画素ＰＸの行毎に設けられている。なお、図１においては図示されていないが、各単位画素ＰＸに対応する画素駆動線ＰＤＬの各々には、第１転送線ＴＲ１（図２参照）、第２転送線ＴＲ２（図２参照）、リセット線ＲＳＴ（図２参照）及び行選択線ＳＥＬ（図２参照）が含まれている。画素駆動線ＰＤＬの一方端は、垂直駆動部ＶＤに接続されている。
【００１８】
画素アレイ部ＰＸＡは、垂直信号線ＶＳＬを有している。垂直信号線ＶＳＬは、単位画素ＰＸの列毎に設けられている。垂直信号線ＶＳＬには、垂直信号線ＶＳＬの一方端は、カラム処理部ＣＰに接続されている。
【００１９】
垂直駆動部ＶＤは、各単位画素ＰＸを、全画素同時又は行単位で駆動する。すなわち、垂直駆動部ＶＤは、各単位画素ＰＸに対し、全画素同時又は行単位で、リセット又は転送を行う。垂直駆動部ＶＤは、例えばシフトレジスタ、アドレスデコーダ等により構成される。
【００２０】
カラム処理部ＣＰには、画素アレイ部ＰＸＡの列毎に対応した単位回路を有している。この単位回路は、垂直信号線ＶＳＬに接続されている。この単位回路は、各単位画素ＰＸに蓄積された電荷に応じた信号に対して、信号処理を行う。この信号処理には、ノイズ除去処理が含まれる。ノイズ除去処理は、例えばＣＤＳ（Correlated  Double  Sampling）処理である。なお、この単位回路が行う信号処理には、アナログデジタル変換処理が含まれていてもよい。また、この単位回路は、信号処理後の信号を一時的に保持する。
【００２１】
水平駆動部ＨＤは、カラム処理部ＣＰ中の各単位回路を順次選択する。これにより、カラム処理部ＣＰに一時的に保持された信号処理後の信号は、出力部ＯＵＴに順次出力される。水平駆動部ＨＤは、シフトレジスタ、アドレスデコーダ等によって構成される。
【００２２】
システム制御部ＳＣは、例えばタイミングジェネレータを有している。タイミングジェネレータは、各種のタイミング信号を生成する。このタイミングジェネレータで生成された各種のタイミング信号は、垂直駆動部ＶＤ、カラム処理部ＣＰ及び水平駆動部ＨＤに供給される。これにより、垂直駆動部ＶＤ、カラム処理部ＣＰ及び水平駆動部ＨＤの駆動が行われる。
【００２３】
（実施形態に係る固体撮像素子の単位画素の構造）
以下に、実施形態に係る固体撮像素子の単位画素ＰＸの構造について説明する。
【００２４】
図２に示すように、実施形態に係る固体撮像素子は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、主表面ＭＳと、裏面ＢＳとを有している。ここで、裏面ＢＳは、主表面ＭＳの反対側の面である。
【００２５】
半導体基板ＳＵＢ内には、基板領域ＳＵＢＲが形成されている。基板領域ＳＵＢＲは、半導体基板ＳＵＢの裏面ＢＳに接して配置されている。半導体基板ＳＵＢ内には、ｐ型ウエル領域ＰＷが形成されている。ｐ型ウエル領域ＰＷは、半導体基板ＳＵＢの主表面ＭＳに接して設けられている。半導体基板ＳＵＢの主表面ＭＳ上には、ゲート絶縁膜ＧＯが形成されている。ゲート絶縁膜ＧＯには、例えばＳｉＯ2（二酸化珪素）が用いられる。
【００２６】
実施形態に係る固体撮像素子の単位画素ＰＸは、光電変換領域ＰＣＲと、電荷保持領域ＥＨＲと、浮遊拡散領域ＦＤと、第１の転送ゲートＦＴＲと、第２の転送ゲートＳＴＲとを有している。また、第１の実施形態に係る固体撮像素子の単位画素ＰＸは、さらに増幅トランジスタＡＴｒと、リセットトランジスタＲＴｒと、行選択トランジスタＳＴｒとを有している。
【００２７】
光電変換領域ＰＣＲには、入射光により半導体基板ＳＵＢ中で光電変換された電荷が蓄積される。光電変換領域ＰＣＲは、ｐ型ウエル領域ＰＷ中において主表面ＭＳに接して形成されている。光電変換領域ＰＣＲは、例えば埋込フォトダイオードである。すなわち、光電変換領域ＰＣＲは、ｐ型領域ＰＲと第１のｎ型領域ＮＲ１とを有している。
【００２８】
ｐ型領域ＰＲは、ｐ型ウエル領域ＰＷ中において、主表面ＭＳに接して（すなわちゲート絶縁膜ＧＯに接して）形成されている。ｐ型領域ＰＲは、その側部において、ｐ型ウエル領域ＰＷと接している。第１のｎ型領域ＮＲ１は、ｐ型ウエル領域ＰＷ中において、ｐ型領域ＰＲの裏面ＢＳ側に接して形成されている。
【００２９】
ｐ型領域ＰＲは、半導体基板ＳＵＢの主表面ＭＳとゲート絶縁膜ＧＯの界面において発生する暗電流が、第１のｎ型領域ＮＲ１側に流入することを抑止する。
【００３０】
電荷保持領域ＥＨＲは、光電変換領域ＰＣＲから転送された電荷を一時的に保持する。電荷保持領域ＥＨＲは、ｐ型ウエル領域ＰＷ中において主表面ＭＳに接して形成されている。電荷保持領域ＥＨＲは、光電変換領域ＰＣＲとの間に間隔が置いて配置されている。電荷保持領域ＥＨＲは、ピンニング領域ＰＩＮと第２のｎ型領域ＮＲ２とを有している。
【００３１】
ピンニング領域ＰＩＮは、ｐ型ウエル領域ＰＷ中において、主表面ＭＳに接して（すなわちゲート絶縁膜ＧＯに接して）形成されている。ピンニング領域ＰＩＮは、その側部においてｐ型ウエル領域ＰＷに接している。第２のｎ型領域ＮＲ２は、ｐ型ウエル領域ＰＷ中において、ピンニング領域ＰＩＮの裏面ＢＳ側に接して形成されている。
【００３２】
ピンニング領域ＰＩＮは、第１の幅Ｗ１と第２の幅Ｗ２（図示しない）を有している。第２のｎ型領域ＮＲ２は、第３の幅Ｗ３と第４の幅Ｗ４（図示しない）とを有している。第１の幅Ｗ１及び第３の幅は、第１の転送ゲートＦＴＲのゲート長方向の幅である。第２の幅Ｗ２及び第４の幅は、第１の転送ゲートのゲート幅方向の幅である。
【００３３】
第１の幅Ｗ１は、第３の幅Ｗ３以上の寸法を有していることが好ましい。第２の幅Ｗ２は、第４の幅Ｗ４以上の寸法を有していることが好ましい。このことを別の観点からみれば、第２のｎ型領域ＮＲ２には、半導体基板ＳＵＢの主表面ＭＳと接している（ゲート絶縁膜ＧＯと接している）箇所がない。すなわち、ピンニング領域ＰＩＮの側部は、全周にわたってｐ型ウエル領域ＰＷに接している。
【００３４】
ピンニング領域ＰＩＮは、例えばｐ型の導電型を有している。ピンニング領域ＰＩＮがｐ型の導電型を有している場合、ピンニング領域ＰＩＮのｐ型不純物の濃度は、ｐ型ウエル領域ＰＷのｐ型不純物の不純物濃度よりも低いことが好ましい。ピンニング領域ＰＩＮの不純物濃度の１例としては、１×１０16／ｃｍ3である。
【００３５】
なお、ピンニング領域ＰＩＮの導電型は、ｐ型に限られるものではない。ピンニング領域ＰＩＮの導電型は、ｎ型であってもよい。ピンニング領域ＰＩＮの導電型がｎ型である場合、ピンニング領域ＰＩＮのｎ型不純物の濃度は、第２のｎ型領域ＮＲ２のｎ型不純物の濃度よりも低い。
【００３６】
第２のｎ型領域ＮＲ２のｎ型不純物の濃度は、浮遊拡散領域ＦＤのｎ型不純物の濃度よりも低いことが好ましい。第２のｎ型領域ＮＲ２のｎ型不純物の濃度は、浮遊拡散領域ＦＤにリセットトランジスタＲＴｒを介して印加されるリセット電位Ｖｒｓｔにより、完全に空乏化するように設定されることが好ましい。第２のｎ型領域ＮＲ２のｎ型不純物の濃度の１例としては、１×１０17／ｃｍ3である。
【００３７】
浮遊拡散領域ＦＤは、電荷保持領域ＥＨＲから転送された電荷を保持する。浮遊拡散領域ＦＤは、ｎ型の導電型を有している。浮遊拡散領域ＦＤは、ｐ型ウエル領域中において主表面ＭＳに接して形成されている。
【００３８】
浮遊拡散領域ＦＤは、増幅トランジスタＡＴｒのゲートに接続されている。増幅トランジスタＡＴｒのドレインは、固定電位Ｖｄｄに接続されている。増幅トランジスタＡＴｒのソースは、行選択トランジスタＳＴｒのドレインに接続されている。行選択トランジスタのソースは、垂直信号線ＶＳＬに接続されている。図２において図示されていないが、垂直信号線ＶＳＬ上には負荷トランジスタが形成されている。行選択トランジスタＳＴｒのゲートは、行選択線ＳＥＬに接続されている。
【００３９】
そのため、行選択トランジスタＳＴｒがオンされている状態においては、浮遊拡散領域ＦＤに保持されている電荷は、増幅トランジスタＡＴｒのソースフォロア動作により、電圧に変換される。これにより、単位画素ＰＸに蓄積された電荷に対応した信号が、垂直信号線ＶＳＬに出力される。
【００４０】
浮遊拡散領域ＦＤは、リセットトランジスタＲＴｒのソースとなっている。リセットトランジスタＲＴｒのドレインは、リセット電位Ｖｒｓｔが印加されている。リセットトランジスタＲＴｒのゲートは、リセット線ＲＳＴに接続されている。リセットトランジスタＲＴｒがオンすることにより（リセット線ＲＳＴがハイ状態とされることにより）、浮遊拡散領域ＦＤから電荷が排出される。これにより、浮遊拡散領域ＦＤがリセットされる。
【００４１】
第１の転送ゲートＦＴＲは、第１転送線ＴＲ１に接続されている。第１の転送ゲートＦＴＲは、オンされることにより（第１転送線ＴＲ１がオン状態とされることにより）、光電変換領域ＰＣＲに蓄積された電荷を、電荷保持領域ＥＨＲに転送する。なお、第１の転送ゲートＦＴＲのオン状態及びオフ状態において印加される電圧については、後述する。
【００４２】
第１の転送ゲートＦＴＲは、ゲート絶縁膜ＧＯ上に形成されている。より具体的には、第１の転送ゲートＦＴＲは、光電変換領域ＰＣＲと電荷保持領域ＥＨＲとの間のｐ型ウエル領域ＰＷ及び電荷保持領域ＥＨＲの各々と絶縁しながら対向するよう形成されている。なお、第１の転送ゲートＦＴＲは、電荷保持領域ＥＨＲ上の全てにおいて形成されていなくてもよい。第１の転送ゲートＦＴＲは、例えば不純物がドーピングされた多結晶シリコン（Ｓｉ）が用いられる。
【００４３】
第２の転送ゲートＳＴＲは、第２転送線ＴＲ２に接続されている。第２の転送ゲートＳＴＲは、オンされることにより（第２転送線ＴＲ２がオン状態とされることにより）、電荷保持領域ＥＨＲに保持されている電荷を、浮遊拡散領域ＦＤに転送する。
【００４４】
第２の転送ゲートＳＴＲは、ゲート絶縁膜ＧＯ上に形成されている。より具体的には、第２の転送ゲートＳＴＲは、電荷保持領域ＥＨＲと浮遊拡散領域ＦＤとの間のｐ型ウエル領域ＰＷと絶縁しながら対向するよう形成されている。第２の転送ゲートＳＴＲには、例えば不純物がドーピングされた多結晶Ｓｉが用いられる。
【００４５】
図２においては図示されていないが、ゲート絶縁膜ＧＯ、第１の転送ゲートＦＴＲ、第２の転送ゲートＳＴＲは、ＳｉＯ2等の層間絶縁膜により被覆されている。図２においては図示されていないが、層間絶縁膜上には、Ａｌ（アルミニウム）、Ｃｕ（銅）等の配線が形成されている。電荷保持領域ＥＨＲの上方及び浮遊拡散領域ＦＤの上方は、配線により遮光されている。
【００４６】
（実施形態に係る固体撮像素子の動作）
以下に、実施形態に係る固体撮像素子のグローバルシャッター動作について説明する。
【００４７】
図３に示すように、時刻ｔ0に、全ての単位画素ＰＸにおいて、リセット線ＲＳＴ、第１転送線ＴＲ１及び第２転送線ＴＲ２がオン状態とされる。これにより、光電変換領域ＰＣＲ、電荷保持領域ＥＨＲ及び浮遊拡散領域ＦＤに残存している電荷が掃き出される。すなわち、光電変換領域ＰＣＲ、電荷保持領域ＥＨＲ及び浮遊拡散領域ＦＤはリセットされる。
【００４８】
時刻ｔ1に、リセット線ＲＳＴ、第１転送線ＴＲ１及び第２転送線ＴＲ２が再びオフ状態とされる。そのため、時刻ｔ1において、電荷の蓄積が開始される。すなわち、時刻ｔ1において、光電変換領域ＰＣＲにおいて、入射光の光電変換及び光電変換された電荷の蓄積が開始される。この光電変換及び電荷の蓄積は、時刻ｔ2まで継続する。その結果、時刻ｔ1と時刻ｔ2の間の時間が、蓄積時間となる。
【００４９】
時刻ｔ2と時刻ｔ3の間に、全ての単位画素ＰＸにおいて、第１転送線ＴＲ１がオン状態となる。これにより、全ての単位画素ＰＸにおいて、蓄積時間の間に光電変換領域ＰＣＲに蓄積された電荷が、電荷保持領域ＥＨＲに転送される。その後、第１転送線ＴＲ１はオフ状態を維持する。
【００５０】
時刻ｔ3から時刻ｔ4の間に、第１行目から第（ｋ−１）行目（なお、ｋは２以上の整数である。）に属する単位画素ＰＸにおける読出し動作が行われる。時刻ｔ4から時刻ｔ9の間に、第ｋ行目に属する単位画素ＰＸにおける読出しが行われる。
【００５１】
第１行目から第（ｋ−１）行目に属する単位画素ＰＸの読出し動作と、第ｋ行目に属する単位画素ＰＸの読出し動作は同一である。そのため、図３においては、第１行目から第（ｋ−１）行目に属する単位画素ＰＸの読出し動作は省略してある。
【００５２】
時刻ｔ4において、第ｋ行目に属する単位画素ＰＸのリセット線ＲＳＴがオン状態とされる。これにより、第ｋ行目に属する単位画素ＰＸの浮遊拡散領域ＦＤがリセット状態とされる。続いて、時刻ｔ5において、第ｋ行目に属する単位画素ＰＸの行選択線ＳＥＬがオン状態とされる。
【００５３】
これにより、増幅トランジスタＡＴｒ及び行選択トランジスタＳＴｒを介して、第ｋ行目に属する単位画素ＰＸの浮遊拡散領域ＦＤのリセットレベルに対応する信号が垂直信号線ＶＳＬ上に読み出される。読み出された信号は、カラム処理部ＣＰにおいて一時的に保持される。その後、時刻ｔ6に、第ｋ行目に属する単位画素ＰＸのリセット線ＲＳＴ及び行選択線ＳＥＬは、オフ状態とされる。
【００５４】
続いて、時刻ｔ7において、第ｋ行目に属する単位画素ＰＸの第２転送線ＴＲ２がオン状態とされる。これにより、第ｋ行目に属する単位画素ＰＸの電荷保持領域ＥＨＲに保持されていた電荷が、第ｋ行目に属する単位画素ＰＸの浮遊拡散領域ＦＤに転送される。
【００５５】
さらに、時刻ｔ8において、第ｋ行目に属する単位画素ＰＸの行選択線ＳＥＬがオン状態とされる。これにより、増幅トランジスタＡＴｒ及び行選択トランジスタＳＴｒを介して、第ｋ行目に属する単位画素ＰＸの浮遊拡散領域ＦＤに転送された電荷に対応する信号が垂直信号線ＶＳＬ上に読み出される。
【００５６】
この読み出された電荷に対応する信号及びリセットレベルに対応する信号を用いて、カラム処理部ＣＰはＣＤＳ動作を行う。これにより、カラム処理部ＣＰは、ノイズキャンセルされた後の電荷に対応する信号を取得する。時刻ｔ9に、第ｋ行目に属する単位画素ＰＸの行選択線ＳＥＬ及び第２転送線ＴＲ２がオフ状態とされる。以上により、第ｋ行目に属する単位画素ＰＸからの読出し動作が完了する。
【００５７】
以上の動作によると、全ての単位画素ＰＸにおいて、時刻ｔ1から時刻ｔ2までの間が蓄積時間となるため、蓄積時間の同時性が確保される。すなわち、このような実施形態に係る固体撮像素子の動作により、グローバルシャッター動作が実現されている。
【００５８】
以下に、実施形態に係る固体撮像素子の電荷転送動作について説明する。
図４（Ａ）は、蓄積時間が終了した時点におけるポテンシャル図である。図４（Ａ）に示すように、光電変換領域ＰＣＲに形成されているポテンシャル井戸内においては、入射光によって光電変換された電荷が蓄積されている。
【００５９】
図４（Ｂ）は、第１の転送ゲートＦＴＲがオンされた状態におけるポテンシャル図である。図４（Ｂ）に示すように、第１の転送ゲートＦＴＲがオン状態とされることにより、光電変換領域ＰＣＲと電荷保持領域ＥＨＲの間のポテンシャル障壁が押し下げられる。また、上記のとおり、第１の転送ゲートＦＴＲは、電荷保持領域ＥＨＲ上にも形成されている。そのため、電荷保持領域ＥＨＲのポテンシャルは、光電変換領域ＰＣＲのポテンシャルよりも深くなっている。このポテンシャル勾配に従って、光電変換領域ＰＣＲに蓄積された電荷は、電荷保持領域ＥＨＲに転送される。
【００６０】
図４（Ｃ）は、第２の転送ゲートＳＴＲがオンされた状態におけるポテンシャル図である。図４（Ｃ）に示すように、第２の転送ゲートＳＴＲがオン状態とされることにより、電荷保持領域ＥＨＲと浮遊拡散領域ＦＤの間のポテンシャル障壁は押し下げられる。上記のとおり、第２の転送ゲートＳＴＲがオンされている状態においては、第１の転送ゲートＦＴＲはオフ状態となっている。そのため、電荷保持領域ＥＨＲのポテンシャルは、浮遊拡散領域ＦＤのポテンシャルよりも浅くなっている。このポテンシャル勾配に従って、電荷保持領域ＥＨＲに保持されている電荷は、浮遊拡散領域ＦＤに転送される。以上の動作により、光電変換領域ＰＣＲに蓄積された電荷は、電荷保持領域ＥＨＲを経由して、浮遊拡散領域ＦＤに転送される。
【００６１】
以下に、実施形態に係る固体撮像素子の第１転送ゲートに印加される電圧について説明する。
【００６２】
第１の転送ゲートＦＴＲがオン状態となる電圧には、ピンニング領域ＰＩＮが空乏化する電圧が選択される。第１の転送ゲートＦＴＲがオフ状態とされる電圧には、ピンニング領域ＰＩＮがピンニングされた状態となる電圧が選択される。
【００６３】
この点を、以下に具体的に説明する。図５に示すように、ピンニング領域ＰＩＮは、閾値電圧Ｖthよりも低い電圧が印加される場合、第１の転送ゲートＦＴＲに印加される電圧にかかわらず、一定のポテンシャルを示す。すなわち、この状態においては、ピンニング領域ＰＩＮはピンニングされた状態となっている。他方、ピンニング領域ＰＩＮは、閾値電圧Ｖthよりも高い電圧が印加される場合、第１の転送ゲートＦＴＲに印加される電圧が上昇するに従ってポテンシャルが上昇する。
【００６４】
オフ状態において第１の転送ゲートＦＴＲに印加される電圧は、ピンニング領域ＰＩＮが第１の転送ゲートＦＴＲに印加される電圧に関わらず一定のポテンシャルを示す範囲から選択される。換言すれば、オフ状態において第１の転送ゲートＦＴＲに印加される電圧は、ピンニング領域ＰＩＮがピンニングされるような電圧が選択される。他方、オン状態において第１の転送ゲートＦＴＲに印加される電圧は、第１の転送ゲートＦＴＲに印加される電圧が上昇するに従ってピンニング領域ＰＩＮのポテンシャルが上昇する範囲から選択される。
【００６５】
なお、ピンニング領域ＰＩＮがｎ型の導電型を有している場合については、第１の転送ゲートＦＴＲがオフ状態となる電圧が、負の電圧となる。これは、ピンニング領域ＰＩＮがピンニングされた状態とするためには、第１の転送ゲートＦＴＲに負の電圧を印加することにより、周囲からピンニング領域ＰＩＮにホールを注入する必要があるからである。
【００６６】
（実施形態に係る固体撮像素子の効果）
以下に、実施形態に係る固体撮像素子の効果について説明する。
【００６７】
実施形態に係る固体撮像素子によると、グローバルシャッター動作時において、暗電流の発生を抑制しつつ、転送不良も抑制することが可能となる。この効果の詳細について、以下に詳述する。
【００６８】
まず、暗電流発生の抑制に関して第１の比較例と対比しながら説明する。図６に示すように、第１の比較例に係る固体撮像素子は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、主表面ＭＳと裏面ＢＳとを有している。主表面ＭＳ上には、ゲート絶縁膜ＧＯが形成されている。半導体基板ＳＵＢ中には、光電変換領域ＰＣＲと、電荷保持領域ＥＨＲと、浮遊拡散領域ＦＤとが設けられている。これらの点において、第１の比較例に係る固体撮像素子は、実施形態に係る固体撮像素子と同様である。
【００６９】
しかしながら、第１の比較例に係る固体撮像素子は、ピンニング領域ＰＩＮを有していない点において、実施形態に係る固体撮像素子と異なっている。
【００７０】
第１の比較例に係る固体撮像素子の電荷保持領域ＥＨＲは、第１の転送ゲートＦＴＲがオフ状態において、深さ方向（主表面ＭＳから裏面ＢＳに向かう方向）に沿って、図７中の点線で示されるポテンシャルプロファイルを示す。他方、実施形態に係る固体撮像素子の電荷保持領域ＥＨＲは、第１の転送ゲートＦＴＲのオフ状態において、深さ方向に沿って図７中の実線で示されるポテンシャルプロファイルを示す。
【００７１】
上記のとおり、実施形態に係る固体撮像素子においては、第１の転送ゲートＦＴＲがオフ状態においてピンニング領域ＰＩＮがピンニングされている。そのため、半導体基板ＳＵＢの主表面ＭＳとゲート絶縁膜ＧＯの界面での界面準位等に起因した電子の発生、ひいては暗電流の発生が抑制されることになる。
【００７２】
他方、第１の比較例に係る固体撮像素子においては、電荷保持領域ＥＨＲは、ピンニング領域ＰＩＮを有していないため、半導体基板ＳＵＢの主表面ＭＳとゲート絶縁膜ＧＯの界面において電子の発生が抑制されない。そして、発生した電子は、ポテンシャルプロファイルに沿って、暗電流として電荷保持領域ＥＨＲに流入する。
【００７３】
グローバルシャッター動作を行う場合、電荷保持領域ＥＨＲには、光電変換領域ＰＣＲから転送された電荷が、最大約１フレーム時間保持されることになる。実施形態に係る固体撮像素子においては、上記のとおり電荷保持領域ＥＨＲへの流入が抑制される。そのため、実施形態に係る固体撮像素子をグローバルシャッター動作させ、電荷保持領域ＥＨＲに長時間電荷が保持されていたとしても、暗電流の影響は受けにくい。
【００７４】
次に、転送不良の抑制について説明する。第１の転送ゲートＦＴＲがオン状態となり光電変換領域ＰＣＲに蓄積された電荷が電荷保持領域ＥＨＲに転送される際には、ピンニング領域ＰＩＮが空乏化する。その結果、ピンニング領域ＰＩＮを有していても、転送不良が生じにくい。以上のように、実施形態に係る固体撮像素子によると、グローバルシャッター動作時において、暗電流の発生を抑制しつつ、転送不良も抑制することができる。
【００７５】
以下に、実施形態に係る固体撮像素子の付加的な効果について説明する。実施形態に係る固体撮像素子において、ピンニング領域ＰＩＮの不純物濃度をｐ型ウエルの不純物濃度よりも低くした場合、光電変換領域ＰＣＲに蓄積された電荷が電荷保持領域ＥＨＲに転送される際に、ピンニング領域ＰＩＮを容易に空乏化させることができる。そのため、この場合には、転送不良をより抑制することが可能となる。
【００７６】
実施形態に係る固体撮像素子において、第２のｎ型領域ＮＲ２の不純物濃度を浮遊拡散領域ＦＤの不純物濃度よりも小さくした場合、電荷保持領域ＥＨＲと浮遊拡散領域ＦＤの間のポテンシャル勾配が大きくなる。その結果、電荷保持領域ＥＨＲと浮遊拡散領域ＦＤの間の電荷の完全転送がより確実に実現される。
【００７７】
実施形態に係る固体撮像素子において、ピンニング領域ＰＩＮの幅を第２のｎ型領域ＮＲ２の幅と同じか、第２のｎ型領域ＮＲ２の幅よりも広くした場合、転送不良をより抑制することができる。この効果については、第２の比較例と対比することにより、以下に詳述する。
【００７８】
第２の比較例に係る固体撮像素子は、図８に示すように、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、主表面ＭＳと裏面ＢＳとを有している。主表面ＭＳ上には、ゲート絶縁膜ＧＯが形成されている。半導体基板ＳＵＢ中には、光電変換領域ＰＣＲと、電荷保持領域ＥＨＲと、浮遊拡散領域ＦＤとが設けられている。電荷保持領域ＥＨＲは、ピンニング領域ＰＩＮを有している。これらの点において、第２の比較例に係る固体撮像素子は実施形態に係る固体撮像素子と同様である。
【００７９】
しかしながら、第２の比較例に係る固体撮像素子においては、実施形態に係る固体撮像素子と異なり、ピンニング領域ＰＩＮの幅を第２のｎ型領域ＮＲ２の幅よりも狭い。
【００８０】
その結果、第２の比較例に係る固体撮像素子においては、図９に示すように、電荷保持領域ＥＨＲのポテンシャル井戸の端部に、ポテンシャルディップＰＴＤが形成される。ポテンシャルディップＰＴＤは、電荷保持領域ＥＨＲの他の部分よりもポテンシャルが深くなっている。
【００８１】
このようなポテンシャルディップＰＴＤが形成された場合、光電変換領域ＰＣＲから電荷保持領域ＥＨＲに電荷が転送された際に、一部の電荷がポテンシャルディップＰＴＤにトラップされてしまう。ポテンシャルディップＰＴＤにトラップされた電荷は、ポテンシャルディップＰＴＤが電荷保持領域ＥＨＲの他の部分よりもポテンシャルが深いため、電荷保持領域ＥＨＲから浮遊拡散領域ＦＤに電荷を転送する際にも残存しやすい。
【００８２】
しかしながら、実施形態に係る固体撮像素子においてピンニング領域ＰＩＮの幅を第２のｎ型領域ＮＲ２の幅と同じか、第２のｎ型領域ＮＲ２の幅よりも広くした場合、このようなポテンシャルディップは形成されない。そのため、この場合には、転送不良をさらに抑制することが可能となる。
【００８３】
実施形態に係る固体撮像素子において、ピンニング領域ＰＩＮをｐ型の導電型とし、かつピンニング領域ＰＩＮのｐ型不純物の濃度がｐ型ウエル領域ＰＷのｐ型不純物の濃度よりも低い場合、第１の転送ゲートＦＴＲのオン時に、ピンニング領域ＰＩＮが確実に空乏化される。そのため、この場合には、転送不良をさらに抑制することが可能となる。
【００８４】
実施形態に係る固体撮像素子において、ピンニング領域ＰＩＮをｎ型の導電型とした場合、ピンニング領域ＰＩＮを形成するために第２のｎ型領域ＮＲ２とは別にｐ型の不純物のイオン注入を行う必要がない。そのため、この場合には、ピンニング領域ＰＩＮの形成を簡略化することができる。
【００８５】
実施形態に係る固体撮像素子において、第２のｎ型領域ＮＲ２のｎ型不純物の濃度を、浮遊拡散領域ＦＤのｎ型不純物の濃度よりも低くした場合、電荷保持領域ＥＨＲと浮遊拡散領域との間のポテンシャル勾配が大きくなる。そのため、より確実に電荷の完全転送を行うことが可能となる。
【００８６】
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８７】
ＡＴｒ  増幅トランジスタ、ＢＳ  裏面、ＣＰ  カラム処理部、ＥＨＲ  電荷保持領域、ＦＤ  浮遊拡散領域、ＦＴＲ  第１の転送ゲート、ＧＯ  ゲート絶縁膜、ＨＤ  水平駆動部、ＭＳ  主表面、ＮＲ１  第１のｎ型領域、ＮＲ２  第２のｎ型領域、ＯＵＴ  出力部、ＰＣＲ  光電変換領域、ＰＤＬ  画素駆動線、ＰＩＮ  ピンニング領域、ＰＲ  ｐ型領域、ＰＴＤ  ポテンシャルディップ、ＰＷ  ｐ型ウエル領域、ＰＸ  単位画素、ＰＸＡ  画素アレイ部、ＲＳＴ  リセット線、ＲＴｒ  リセットトランジスタ、ＳＣ  システム制御部、ＳＥＬ  行選択線、ＳＴＲ  第２の転送ゲート、ＳＴｒ  行選択トランジスタ、ＳＵＢ  半導体基板、ＳＵＢＲ  基板領域、ＴＲ１  第１転送線、ＴＲ２  第２転送線、ＶＤ  垂直駆動部、Ｖｒｓｔ  リセット電位、ＶＳＬ  垂直信号線、Ｖｄｄ  固定電位、Ｖｔｈ  閾値電圧、Ｗ１  第１の幅、Ｗ２  第２の幅、Ｗ３  第３の幅、Ｗ４  第４の幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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