(57)【要約】      （修正有）【課題】窒化ガリウム系材料に与えるダメージを抑制し、ゲート電極に用いられる窒化ガリウム系材料の特性の劣化を抑制できる半導体装置の製造方法及び半導体装置を提供する。【解決手段】半導体装置１００の第１層４０は、基板１０の第１面の上方に設けられ、第１導電型の窒化物半導体層を含む。第２層５０は、第１層４０上に設けられ、Ａｌを含有する第１導電型の窒化物半導体層を含む。絶縁膜６０は、第２層５０の上面のうち第１領域Ｒ１に設けられる。第３層７０は、第２層５０の上面のうち第２領域Ｒ２に設けられ、第２導電型の窒化膜半導体層を含む。第３層７０は、第２層５０上に設けられ第２領域Ｒ２の幅Ｗ１とほぼ等しい幅を有する第1部分７１と、第１部分７１上に設けられ第２領域Ｒ２の幅及び第１部分の幅Ｗ１よりも広い幅Ｗ２を有する第２の部分７２を含む。ゲート電極８０は第３層７０の第２部分７２上に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１面の上方に設けられ、第１導電型の窒化物半導体層を含む第１層と、
前記第１層上に設けられ、Ａｌを含有する第１導電型の窒化物半導体層を含む第２層と、
前記第２層の上面のうち第１領域に設けられた絶縁膜と、
前記第２層の上面のうち第２領域に設けられ、第２導電型の窒化膜半導体層を含む第３層であって、前記第２層と前記第３層の積層方向の断面において、前記第２層上に設けられ前記第２領域の幅とほぼ等しい幅を有する第１部分と、前記第１部分上に設けられ前記第２領域の幅および前記第１部分の幅よりも広い幅を有する第２部分とを有する第３層と、
前記第３層の前記第２部分上に設けられた電極とを備えた半導体装置。
【請求項２】
前記第１部分は、前記絶縁膜の厚みとほぼ同じ厚みを有し、
前記第２部分は、前記第１部分および該第１部分に隣接する前記絶縁膜の上に設けられている、請求項１に記載の半導体装置。
【請求項３】
前記第２層と前記第３層の積層方向の断面において、前記電極は、前記第２領域の幅および前記第１部分の幅よりも広い幅を有する、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２層と前記第３層の積層方向の断面において、前記第３層は、略Ｔ形状を有する、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１層はｎ型ＧａＮ層であり、
前記第２層はｎ型ＡｌＧａＮ層であり、
前記第３層はｐ型ＧａＮ層である、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
基板の第１面の上方に第１導電型の窒化物半導体層を用いて第１層を形成し、
前記第１層上に、Ａｌを含有する第１導電型の窒化物半導体層を用いて第２層を形成し、
前記第２層の上面のうち第１領域上に絶縁膜を形成し、
前記第２層の上面のうち前記絶縁膜が形成されていない第２領域上に第２導電型の窒化膜半導体層を選択的にエピタキシャル成長させて第３層を形成し、
前記第３層上に電極を形成することを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＮ-ＨＥＭＴ（High Electron Mobility Transistor）等の窒化ガリウム系半導体装置では、ノーマリオフ構造を得るために、ゲート電極下にある２ＤＥＧ（Two-Dimensional Electron Gas）層を除去しあるいは打ち消す場合がある。例えば、ｎ型ＧａＮ層とｎ型ＡｌＧａＮ層との積層上にｐ型ＧａＮ層を設けることによって、ｐ型ＧａＮ層からｎ型ＡｌＧａＮ層へｐ型キャリアを注入し、ｎ型ＧａＮ層とｎ型ＡｌＧａＮ層との界面に生じる２ＤＥＧ層を打ち消すことができる。
【０００３】
このようなＧａＮ-ＨＥＭＴを製造する際に、ｐ型ＧａＮ層は、ウェットエッチングで加工できないため、ドライエッチングで加工される。しかし、ドライエッチングを用いた場合、ｐ型ＧａＮ層のエッチング後、ｎ型ＡｌＧａＮ層の表面にダメージが残る。また、ｐ型ＧａＮ層の加工後、ｐ型ＧａＮ層とその上に形成された金属ゲート電極とのオーミック接触を実現するために熱処理を行う。しかし、この熱処理によって、ｐ型ＧａＮ層を被覆する層間絶縁膜からｐ型ＧａＮ層へ水素が拡散すると、ｐ型ＧａＮ層はｐ型半導体として機能しなくなるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５３３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート抵抗を低くしつつ、オン抵抗を低下させ、安定したノーマリオフが可能な半導体装置の製造方法および半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、基板を備える。第１層は、基板の第１面の上方に設けられ、第１導電型の窒化物半導体層を含む。第２層は、第１層上に設けられ、Ａｌを含有する第１導電型の窒化物半導体層を含む。絶縁膜は、第２層の上面のうち第１領域に設けられている。第３層は、第２層の上面のうち第２領域に設けられ、第２導電型の窒化膜半導体層を含む。第３層は、第１部分と、第２部分とを有する。第１部分は、第２層と第３層の積層方向の断面において、第２層上に設けられ第２領域の幅とほぼ等しい幅を有する。第２部分は、第１部分上に設けられ第２領域の幅および第１部分の幅よりも広い幅を有する。電極は、第３層の第２部分上に設けられている。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に従った半導体装置１００の構成の一例を示す断面図。
【図２】本実施形態による半導体装置１００の製造方法の一例を示す断面図。
【図３】本実施形態による半導体装置１００の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００９】
以下の本実施形態において、ＩＩＩ族窒化物半導体として窒化ガリウム（ＧａＮ）を用いている。しかし、窒化ガリウム（ＧａＮ）に代えて、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）をＩＩＩ族窒化物半導体として用いてもよい。以下、ＩＩＩ族窒化物半導体を窒化ガリウム（ＧａＮ）として説明する。また、本実施形態では、Ａｌを含むＩＩＩ族窒化物半導体として、例えば、ＡｌＧａＮ層を用いている。
【００１０】
図１は、本実施形態に従った半導体装置１００の構成の一例を示す断面図である。半導体装置１００は、基板１０と、バッファ層２０と、アンドープトＧａＮ（ｕｄ−ＧａＮ）層３０と、ｎ型ＧａＮ層４０と、ｎ型ＡｌＧａＮ層５０と、絶縁膜６０と、ｐ型ＧａＮ層７０と、ゲート電極８０と、ドレイン電極９１と、ソース電極９２と、層間絶縁膜９３とを備えている。例えば、半導体装置１００は、ＪＦＥＴ(Junction Field Effect Transistor)型ＧａＮ−ＨＥＭＴである。尚、層間絶縁膜９３内またはその上に設けられた配線やコンタクト等の図示は省略している。
【００１１】
基板１０は、サファイア、ダイアモンド、ＳｉＣ、ＧａＮ、ＢＮ、Ｓｉ、Ｇｅのいずれか１つ以上を含む基板であり、例えば、シリコン基板、ＧａＮ基板またはＳｉＣ基板等である。基板１０の導電型は特に限定しない。
【００１２】
バッファ層２０は、基板１０の表面（第１面）上に設けられている。バッファ層２０は、例えば、ＡｌＮとＧａＮとを交互に積層した超格子構造、あるいは、Ａｌ含有比率を基板１０の表面からｎ型ＧａＮ層３０へ向かって次第に低下させた組成傾斜ＡｌＧａＮ層を用いて形成される。バッファ層２０が基板１０と積層構造体（３０、４０および５０）との間に介在することによって、反りを抑制する。また、バッファ層２０は、その上に設けられるＧａＮ層３０、４０およびＡｌＧａＮ層５０を含む積層構造体の結晶性を向上させる。
【００１３】
ｕｄ−ＧａＮ層３０は、バッファ層２０上に設けられている。ｕｄ−ＧａＮ層３０には、不純物を導入していないＧａＮを用いている。
【００１４】
第１層としてのｎ型ＧａＮ層４０は、ｕｄ−ＧａＮ層３０上に設けられている。ｎ型ＧａＮ層４０は、ｎ型不純物（例えば、カーボン（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、硫黄（Ｓ）等）を含むＧａＮ層である。ｎ型ＧａＮ層４０は、例えば、１μｍ以上の膜厚を有する。
【００１５】
第２層としてのｎ型ＡｌＧａＮ層５０は、ｎ型ＧａＮ層４０上に設けられている。ｎ型ＡｌＧａＮ層５０は、ｎ型不純物（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ））を含むＡｌＧａＮ層である。ｎ型ＡｌＧａＮ層５０は、例えば、１５〜３０ｎｍの膜厚を有する。
【００１６】
絶縁膜６０は、ｎ型ＡｌＧａＮ層５０の上面のうち第１領域Ｒ１上に設けられている。第１領域Ｒ１は、ｎ型ＡｌＧａＮ層５０の上面のうち、ドレイン電極９１とチャネル部ＣＨとの間の領域、および、ソース電極９２とチャネル部ＣＨとの間の領域である。絶縁膜６０は、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３またはＺｒＯ等の絶縁膜である。絶縁膜６０は、例えば、２０〜３０ｎｍの膜厚を有する。
【００１７】
第３層としてのｐ型ＧａＮ層７０は、ｎ型ＡｌＧａＮ層５０の上面のうち第２領域Ｒ２上に設けられている。ｐ型ＧａＮ層７０は、ｐ型不純物（例えば、マグネシウム（Ｍｇ））を含むＧａＮ層である。第２領域Ｒ２は、ｎ型ＡｌＧａＮ層５０の上面のうち、チャネル部ＣＨに対応した領域である。尚、ｐ型ＧａＮ層７０は、ゲート電極の一部として機能する。
【００１８】
ｐ型ＧａＮ層７０は、第１部分７１と、第２部分７２とを有する。第１部分７１は、ｎ型ＡｌＧａＮ層５０の第２領域Ｒ２上に設けられている。第１部分７１は、図１に示すように、ｎ型ＡｌＧａＮ層５０およびｐ型ＧａＮ層７０の積層方向Ｄ２に切断した縦断面（チャネル幅方向に対して垂直方向の断面）において、第２領域Ｒ２の幅とほぼ等しい幅Ｗ１を有する。即ち、第１部分７１のチャネル長方向Ｄ１の幅Ｗ１は、第２領域Ｒ２のチャネル長方向Ｄ１の幅とほぼ等しい。また、第１部分７１は、第２領域Ｒ２に埋め込まれており、絶縁膜６０の厚みとほぼ同じ厚みを有する。一方、第２部分７２は、第１部分７１の上および該第１部分７１に隣接する絶縁膜６０の上に設けられている。従って、第２部分７２は、上記断面において、第２領域Ｒ２の幅および第１部分７１の幅Ｗ１よりも広い幅Ｗ２を有する。即ち、第２部分７２のチャネル長方向Ｄ１の幅Ｗ２は、第２領域Ｒ２および第１部分７１のチャネル長方向Ｄ１の幅Ｗ１よりも広い。従って、ｐ型ＧａＮ層７０は、図１に示す断面において、略Ｔ形状を有する。第２部分７２の厚みは、特に限定しないが、例えば、約４０ｎｍである。
【００１９】
電極としてのゲート電極８０は、ｐ型ＧａＮ層７０の第２部分７２上に設けられている。ゲート電極８０には、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｐ型ポリシリコン等の導電性材料を用いている。第２部分７２の幅Ｗ２は、第２領域Ｒ２および第１部分７１の幅Ｗ１よりも広いので、それに伴い、ゲート電極８０の幅も広くすることができる。従って、ゲート電極８０は、図１に示す断面において、第２領域Ｒ２の幅および第１部分７１の幅Ｗ１よりも広い幅Ｗ３を有する。即ち、ゲート電極８０のチャネル長方向Ｄ１の幅Ｗ３は、第２領域Ｒ２および第１部分７１のチャネル長方向Ｄ１の幅Ｗ１よりも広い。これにより、ゲート電極８０とｐ型ＧａＮ層７０との接触面積を大きくすることができ、ゲート電極全体（７０および８０）のゲート抵抗を低くすることができる。尚、ゲート電極８０は第２部分７２上に設けられているので、ゲート電極８０のチャネル長方向Ｄ１の幅Ｗ３は、第２部分７２のチャネル長方向Ｄ１の幅Ｗ２以下となる。
【００２０】
ここで、ｎ型ＧａＮ層４０とｎ型ＡｌＧａＮ層５０とをヘテロ構造にすることによってｎ型ＧａＮ層４０とｎ型ＡｌＧａＮ層５０との界面には、２次元電子ガス（以下、２ＤＥＧともいう）層９５が発生する。２ＤＥＧ層９５は、ドレイン電極９１とソース電極９２との間の電気抵抗を低下させ、半導体装置１００のオン抵抗を低下させる役目を果たす。
【００２１】
本実施形態では、２ＤＥＧ層９５は、第１領域Ｒ１、ドレイン電極９１およびソース電極９２の下方のｎ型ＧａＮ層４０とｎ型ＡｌＧａＮ層５０との界面に生じるが、第２領域Ｒ２の下方のチャネル部ＣＨには生じていない。これは、ｐ型ＧａＮ層７０とｎ型ＡｌＧａＮ層５０との間のＰＮ接合によってポテンシャルが持ち上げられ、第２領域Ｒ２の下の２ＤＥＧ層９５が空乏化するからである。これにより、第２領域Ｒ２の下には、２ＤＥＧ層９５の無いチャネル部ＣＨが設けられる。第２領域Ｒ２の下にチャネル部ＣＨが設けられることによって、半導体装置１００は、ノーマリオフ構造のＪＦＥＴ型ＧａＮ-ＨＥＭＴとなり得る。一方、ドレイン電極９１とチャネル部ＣＨとの間の電流経路およびソース電極９２とチャネル部ＣＨとの間の電流経路には、２ＤＥＧ層９５が維持される。従って、ゲート電極８０およびｐ型ＧａＮ層７０に所望のゲート電圧が印加されると、半導体装置１００がオン状態となり、電流は、ドレイン電極９１からソース電極９２へ２ＤＥＧ層９５およびチャネル部ＣＨを介して流れ得る。従って、半導体装置１００は、オン状態となったときに低いオン抵抗で電流を流すことができる。
【００２２】
チャネル部ＣＨは、ｐ型ＧａＮ７０の第１部分７１の下に設けられており、第１部分７１の幅Ｗ１に対応したチャネル長を有する。即ち、チャネル部ＣＨのチャネル長方向Ｄ１の幅はほぼＷ１になる。よって、半導体装置１００のチャネル長は、ｐ型ＧａＮ７０の第２部分７２より狭くなる。これにより、半導体装置１００のオン抵抗をさらに低下させることができる。一方、ゲート電極８０は、ｐ型ＧａＮ７０の第２部分７２上に設けられており、第１部分７１の幅Ｗ１よりも広い幅Ｗ３を有する。これにより、ｐ型ＧａＮ７０とゲート電極８０との接触面積を比較的大きくすることができる。即ち、本実施形態によれば、金属ゲート電極８０とｐ型ＧａＮ層７０との接触面積を大きくしてゲート抵抗を低くしつつ、チャネル長を短くしてオン抵抗を低下させることができる。また、半導体装置１００のチャネル長を狭くすることによって、ソース−ドレイン間の間隔を狭くし、素子の微細化にも繋がる。さらに、ｐ型ＧａＮ７０の第２部分７２が第１部分７１よりも幅広いことによって、ゲート電極８０に電圧が印加されたときに、第２部分７２の両側の電界が絶縁膜６０を介して絶縁膜６０とｎ型ＡｌＧａＮ層５０との界面に印加される。これにより、半導体装置１００の動作時に、第１部分７１両端近傍において絶縁膜６０とｎ型ＡｌＧａＮ層５０との界面にトラップされる電荷量が低減される。
【００２３】
以上のように、本実施形態によれば、ゲート電極の一部であるｐ型ＧａＮ層７０が略Ｔ形状を有し、チャネル長方向Ｄ１の幅において比較的狭い第１部分７１と、チャネル長方向Ｄ１の幅において比較的広い第２部分７２とを有する。これにより、ゲート電極８０とｐ型ＧａＮ層７０との接触面積を大きくしつつ、チャネル長を短くすることができる。その結果、ゲート抵抗を低くしつつ、かつ、オン抵抗を低下させることができる。
【００２４】
また、本実施形態による半導体装置１００は、ｐ型ＧａＮ層７０が略Ｔ形状を有することによって、製造工程においてｐ型ＧａＮ層７０のｐ型キャリア濃度の低下を抑制することができる。これについては、後で製造方法とともに説明する。
【００２５】
次に、本実施形態による半導体装置１００の製造方法について説明する。
【００２６】
図２（Ａ）〜図３（Ｄ）は、本実施形態による半導体装置１００の製造方法の一例を示す断面図である。図２（Ａ）〜図３（Ｄ）を参照して、半導体装置１００の製造方法を説明する。
【００２７】
まず、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、基板１０上にバッファ層２０を形成する。バッファ層２０は、上述の通り、ＡｌＮおよびＧａＮの超格子構造、あるいは、組成傾斜ＡｌＧａＮ層を有する。例えば、ＡｌＮおよびＧａＮの超格子構造を基板１０上に形成する場合、基板１０上にＡｌＮ層、ＧａＮ層、ＡｌＮ層、ＧａＮ層、ＡｌＮ層、ＧａＮ層・・・の順番でＡｌＮ層とＧａＮ層とを交互に積層すればよい。例えば、組成傾斜ＡｌＧａＮ層を基板１０上に形成する場合、当初、ＡｌＧａＮにおけるＡｌの含有率を１００％とし、Ａｌの含有率を徐々に低下させながらＡｌＧａＮを堆積する。そして、バッファ層２０の最上部においてＡｌの含有率を０％にすればよい。
【００２８】
次に、ＭＯＣＶＤ法を用いて、バッファ層２０上にｕｄ―ＧａＮ層３０を堆積する。このとき、不純物を添加せずにＧａＮを堆積する。
【００２９】
次に、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ層４０を堆積する。このとき、ｎ型不純物（例えば、Ｓｉ、Ｇｅ）を添加しながら、ＧａＮを堆積する。
【００３０】
次に、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ層４０上にｎ型ＡｌＧａＮ層５０を堆積する。このとき、ｎ型不純物（例えば、Ｓｉ、Ｇｅ）およびＡｌを添加しながら、ＧａＮを堆積する。尚、バッファ層２０、ｕｄ−ＧａＮ層３０、ｎ型ＧａＮ層４０およびｎ型ＡｌＧａＮ層５０は、同一ＭＯＣＶＤ装置において連続的に成長させてもよい。
【００３１】
次に、絶縁膜６０をｎ型ＡｌＧａＮ層５０上に堆積する。絶縁膜６０は、ｐ型ＧａＮ層７０のエピタキシャル成長を抑制する材料であり、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３またはＺｒＯ等の絶縁膜である。これにより、図２（Ａ）に示す積層構造が得られる。
【００３２】
次に、リソグラフィ技術およびエッチング技術を用いて、図２（Ｂ）に示すように、第２領域Ｒ２にある絶縁膜６０を除去する。第１領域Ｒ１の絶縁膜６０は、そのまま残置させる。絶縁膜６０は、次のエピタキシャル工程においてマスク層として機能する。即ち、絶縁膜６０が第１領域Ｒ１においてｎ型ＡｌＧａＮ層５０を被覆することによって、ｐ型ＧａＮ層７０は、第１領域Ｒ１においてエピタキシャル成長しない。一方、絶縁膜６０のない第２領域Ｒ２上には、ｐ型ＧａＮ層７０が選択的にエピタキシャル成長可能である。
【００３３】
次に、絶縁膜６０をマスクとして用いて、ｐ型ＧａＮ層７０をエピタキシャル成長させる。これにより、ｐ型ＧａＮ層７０は、ｎ型ＡｌＧａＮ層５０の表面のうち第１領域Ｒ１の絶縁膜６０上には成長せずに、第２領域Ｒ２上に選択的にエピタキシャル成長する。このとき、ｐ型ＧａＮ層７０は、第２領域Ｒ２上においてｎ型ＡｌＧａＮ層５０の上面に対して略垂直方向へ成長し、絶縁膜６０とほぼ同じ厚みまで形成される。これにより、図２（Ｃ）に示すように、積層方向Ｄ２の断面において、第２領域Ｒ２の幅とほぼ等しい幅Ｗ１を有する第１部分７１が、ｎ型ＡｌＧａＮ層５０上に形成される。その後、ｐ型ＧａＮ層７０は、ｎ型ＡｌＧａＮ層５０の上面に対して略垂直方向だけでなく、略平行方向（横方向）にも成長する。これにより、ｐ型ＧａＮ層７０は、第２領域Ｒ２の近傍にある絶縁膜６０の上面にも横方向にはみ出すように形成され、第１部分７１に隣接する絶縁膜６０の上にも形成される。即ち、図２（Ｃ）に示すように、積層方向Ｄ２の断面において、第２領域Ｒ２の幅および第１部分７１の幅Ｗ１よりも広い幅Ｗ２を有する第２部分が、第１部分７１上に形成される。これにより、ｐ型ＧａＮ層７０は、図２（Ｃ）に示すように、略Ｔ形状に形成される。ｐ型ＧａＮ層７０は、ｐ型不純物（例えば、マグネシウム）を添加しながらエピタキシャル成長する。
【００３４】
次に、リソグラフィ技術およびエッチング技術を用いて、図３（Ａ）に示すように、ソース電極形成領域およびドレイン電極形成領域にある絶縁膜６０を除去する。
【００３５】
次に、ｐ型ＧａＮ層７０、ソース電極形成領域およびドレイン電極形成領域上に導電性材料を堆積する。導電性材料は、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｐ型ポリシリコン等の導電性材料である。
【００３６】
次に、リソグラフィ技術およびエッチング技術を用いて、導電性材料を加工する。これにより、ゲート電極８０がｐ型ＧａＮ層７０上に形成され、ドレイン電極９１がソース電極形成領域に形成され、ソース電極９２がソース電極形成領域に形成される。ここで、ゲート電極８０は、積層方向Ｄ２の断面（チャネル幅方向に対して垂直方向の断面）において、第２領域Ｒ２および第１部分７１の幅Ｗ１よりも広く、かつ、ｐ型ＧａＮ層７０の幅Ｗ２よりも狭い幅Ｗ３に加工される。
【００３７】
次に、ｐ型ＧａＮ層７０とゲート電極８０とをオーミック接続するために熱処理（オーミックアニーリング）を行う。熱処理は、例えば、約８００℃〜９００℃の温度によるＲＡＴ（Rapid Thermal Annealing）法で実行する。これにより、ｐ型ＧａＮ層７０とゲート電極８０とがオーミック接続される。
【００３８】
その後、層間絶縁膜９３、コンタクト、配線（図示せず）を形成することによって、図１に示す半導体装置１００が完成する。尚、絶縁膜６０については、ｐ型ＧａＮ層７０の形成後、ウェットエッチング法で除去し、改めて、層間絶縁膜を堆積してもよい。一方、絶縁膜６０をそのまま層間絶縁膜として残置させてもよい。この場合、絶縁膜６０の下のｎ型ＡｌＧａＮ層５０から窒素が抜けることを抑制できる。
【００３９】
このように、本実施形態によれば、ｐ型ＧａＮ層７０は、ｎ型ＡｌＧａＮ層５０の第２領域Ｒ２上に選択的にエピタキシャル成長され、積層方向Ｄ２の断面（チャネル幅方向に対して垂直方向の断面）において第２部分７２の幅Ｗ２が第１部分７１の幅Ｗ１よりも広く形成される。このように、ｐ型ＧａＮ層７０は、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングを用いることなく、選択エピタキシャル成長によって形成される。従って、ｎ型ＡｌＧａＮ層５０の表面は、ドライエッチングの影響を受けること無く、ダメージの少ない状態を維持することができる。これにより、リーク電流の増大、耐圧の低下、コンタクト抵抗の増大等を抑制することができる。
【００４０】
また、ｐ型ＧａＮ層７０を選択エピタキシャル成長で形成することによって、ｐ型ＧａＮ層７０は、略Ｔ形状に形成され、第２部分７２の幅Ｗ２が第１部分７１の幅Ｗ１よりも広く形成される。これにより、ｐ型ＧａＮ層７０上に形成されるゲート電極８０の幅Ｗ３も比較的広く形成され得る。その結果、第１部分７１の幅Ｗ１を維持したまま、ゲート電極８０とｐ型ＧａＮ層７０との間のオーミック接触の面積を大きくすることができる。これにより、半導体装置１００のオン抵抗を低下させることができる。
【００４１】
さらに、上記オーミックアニーリングにおいて、ｐ型ＧａＮ層７０の第１部分７１の側面は、絶縁膜６０で被覆されているが、ｐ型ＧａＮ層７０の第２部分７２の上面の一部および側面は、絶縁膜で被覆されておらず、露出されている。従って、オーミックアニーリングにおいて、ｐ型ＧａＮ層７０へ進入する水素の量が比較的少ない。
【００４２】
もし、ｎ型ＧａＮ層４０、ｎ型ＡｌＧａＮ層５０およびｐ型ＧａＮ層７０を連続的に成長させた場合、ｐ型ＧａＮ層７０は、リソグラフィ技術およびドライエッチング技術を用いて加工する必要がある。この場合、ｎ型ＡｌＧａＮ層５０の表面にダメージを与えるだけでなく、ｐ型ＧａＮ層７０の加工後、ゲート電極をｐ型ＧａＮ層７０の上面に形成するために、ｐ型ＧａＮ層７０の上面の一部および側面を絶縁膜（図示せず）で被覆する必要がある。絶縁膜は、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＡｌＮ等の絶縁膜で形成されるが、これらの絶縁膜には水素が含まれている。このため、ゲート電極の形成後、オーミックアニーリングにおいて、絶縁膜の水素がｐ型ＧａＮ層７０へ拡散する。水素は、ｐ型ＧａＮ層７０内のキャリア（マグネシウム）と結合してしまうので、ｐ型ＧａＮ層７０のキャリア濃度を低下させる原因となる。ここで、オーミックアニーリングにおいて、上述のようにｐ型ＧａＮ層７０の上面の一部および側面が絶縁膜で被覆されている場合、絶縁膜に含まれている水素は、ｐ型ＧａＮ層７０に拡散し易くなる。尚且つ、ｐ型ＧａＮ層７０の上面がゲート電極でキャップされているので、ｐ型ＧａＮ層７０に進入した水素は、ｐ型ＧａＮ層７０から抜け難い。従って、ｐ型ＧａＮ層７０のキャリア濃度が低下し、ｐ型ＧａＮ層７０のｐ型としての機能が劣化してしまう。ｐ型ＧａＮ層７０が劣化すると、第２領域Ｒ２の下の２ＤＥＧ層９５を充分に打ち消すことができず、半導体装置１００がノーマリオフではなくなるおそれがある。即ち、半導体装置１００が、ＪＦＥＴとして機能しなくなるおそれがある。
【００４３】
これに対し、本実施形態では、ｐ型ＧａＮ層７０は、ｎ型ＧａＮ層４０およびｎ型ＡｌＧａＮ層５０とともに連続的に成長させるのではなく、絶縁膜６０の形成後、選択成長させている。この場合、ｐ型ＧａＮ層７０の第１部分７１の側面は、絶縁膜６０で被覆されており、第２部分７２の上面はゲート電極８０でキャップされているが、ｐ型ＧａＮ層７０の第２部分７２の側面は、絶縁膜で被覆されておらず露出されている。従って、オーミックアニーリングにおいて、ｐ型ＧａＮ層７０へ進入する水素の量が比較的少ない。また、水素がｐ型ＧａＮ層７０へ進入したとしても、その水素はｐ型ＧａＮ層７０の第２部分７２から抜けやすい。これにより、ｐ型ＧａＮ層７０のキャリア濃度の低下を抑制し、ｐ型ＧａＮ層７０のｐ型としての機能の劣化を抑制することができる。即ち、半導体装置１００は、ノーマリオフになることができ、ＪＦＥＴとして機能することができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１００・・・半導体装置、１０・・・基板、２０・・・バッファ層、３０・・・ｕｄ−ＧａＮ層、４０・・・ｎ型ＧａＮ層、５０・・・ｎ型ＡｌＧａＮ層、６０・・・絶縁膜、７０・・・ｐ型ＧａＮ層、８０・・・ゲート電極、９１・・・ドレイン電極、９２・・・ソース電極、９３・・・層間絶縁膜
【図１】
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【図２】
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【図３】
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