(57)【要約】      （修正有）【課題】面積を小型化することができる撮像素子を提供する。【解決手段】撮像素子は、少なくとも第１の半導体基板１００と第２の半導体基板１０１と第３の半導体基板１０２が積層された撮像素子であって、第２の半導体基板１０１は、第１の半導体基板１００と第３の半導体基板１０２との間に設けられ、第１の半導体基板１００は、光電変換により画素信号を出力する複数の画素２００を有し、複数の画素は、第１の画素群の画素と第２の画素群の画素を有し、第２の半導体基板は、第１の画素群の画素の信号を処理する第１の信号処理回路３０３を有し、第３の半導体基板１０２は、第２の画素群の画素の信号を処理する第２の信号処理回路３０６を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
少なくとも第１の半導体基板と第２の半導体基板と第３の半導体基板が積層された撮像素子であって、
前記第２の半導体基板は、前記第１の半導体基板と前記第３の半導体基板との間に設けられ、
前記第１の半導体基板は、光電変換により画素信号を出力する複数の画素を有し、
前記複数の画素は、第１の画素群の画素と第２の画素群の画素を有し、
前記第２の半導体基板は、前記第１の画素群の画素の信号を処理する第１の信号処理回路を有し、
前記第３の半導体基板は、前記第２の画素群の画素の信号を処理する第２の信号処理回路を有することを特徴とする撮像素子。
【請求項２】
前記第１の画素群の画素は、第１の色のカラーフィルタが設けられた画素であり、
前記第２の画素群の画素は、前記第１の色とは異なる第２の色のカラーフィルタが設けられた画素であることを特徴とする請求項１記載の撮像素子。
【請求項３】
前記第１の色は、前記第２の色より、人間の視感度が高い色であることを特徴とする請求項２記載の撮像素子。
【請求項４】
前記第１の色は緑であり、前記第２の色は赤又は青であることを特徴とする請求項２又は３記載の撮像素子。
【請求項５】
前記第２の信号処理回路は、第１の信号処理回路より発熱量が多いことを特徴とする請求項１記載の撮像素子。
【請求項６】
前記第１の画素群の画素は、赤又は青のカラーフィルタが設けられた画素であり、
前記第２の画素群の画素は、緑のカラーフィルタが設けられた画素であることを特徴とする請求項１又は５記載の撮像素子。
【請求項７】
前記撮像素子は、少なくとも前記第１の半導体基板と前記第２の半導体基板と前記第３の半導体基板と第４の半導体基板が積層され、
前記第３の半導体基板は、前記第２の半導体基板と前記第４の半導体基板との間に設けられ、
前記複数の画素は、前記第１の画素群の画素と前記第２の画素群の画素と第３の画素群の画素を有し、
前記第４の半導体基板は、前記第３の画素群の画素の信号を処理する第３の信号処理回路を有することを特徴とする請求項１記載の撮像素子。
【請求項８】
前記第１の画素群の画素は、第１の色のカラーフィルタが設けられた画素であり、
前記第２の画素群の画素は、前記第１の色とは異なる第２の色のカラーフィルタが設けられた画素であり、
前記第３の画素群の画素は、前記第１及び第２の色とは異なる第３の色のカラーフィルタが設けられた画素であることを特徴とする請求項７記載の撮像素子。
【請求項９】
前記第１の色は緑であり、前記第２の色は赤であり、前記第３の色は青であることを特徴とする請求項８記載の撮像素子。
【請求項１０】
前記撮像素子は、少なくとも前記第１の半導体基板と前記第２の半導体基板と前記第３の半導体基板と第４の半導体基板と第５の半導体基板が積層され、
前記第３の半導体基板は、前記第２の半導体基板と前記第４の半導体基板との間に設けられ、
前記第４の半導体基板は、前記第３の半導体基板と前記第５の半導体基板との間に設けられ、
前記複数の画素は、前記第１の画素群の画素と前記第２の画素群の画素と第３の画素群の画素と第４の画素群の画素を有し、
前記第４の半導体基板は、前記第３の画素群の画素の信号を処理する第３の信号処理回路を有し、
前記第５の半導体基板は、前記第４の画素群の画素の信号を処理する第４の信号処理回路を有することを特徴とする請求項１記載の撮像素子。
【請求項１１】
前記複数の画素には、赤、緑、及び青のベイヤ配列のカラーフィルタが設けられ、
前記第１の画素群の画素は、緑のカラーフィルタが設けられた画素であり、
前記第２の画素群の画素は、緑のカラーフィルタが設けられた画素であり、
前記第３の画素群の画素は、赤のカラーフィルタが設けられた画素であり、
前記第４の画素群の画素は、青のカラーフィルタが設けられた画素であることを特徴とする請求項１０記載の撮像素子。
【請求項１２】
前記撮像素子は、少なくとも前記第１の半導体基板と前記第２の半導体基板と前記第３の半導体基板と第４の半導体基板と第５の半導体基板が積層され、
前記第３の半導体基板は、前記第２の半導体基板と前記第４の半導体基板との間に設けられ、
前記第４の半導体基板は、前記第３の半導体基板と前記第５の半導体基板との間に設けられ、
前記複数の画素は、前記第１の画素群の画素と前記第２の画素群の画素と第３の画素群の画素を有し、
前記第１の画素群の画素は、第１の色のカラーフィルタが設けられた画素であり、
前記第２の画素群の画素は、前記第１の色とは異なる第２の色のカラーフィルタが設けられた画素であり、
前記第３の画素群の画素は、前記第１及び第２の色とは異なる第３の色のカラーフィルタが設けられた画素であり、
前記第４の半導体基板は、前記第３の画素群の画素の信号を処理する第３の信号処理回路を有し、
前記第５の半導体基板は、前記第１〜第３の画素群の画素の信号を基に輝度信号を生成する第４の信号処理回路を有することを特徴とする請求項１記載の撮像素子。
【請求項１３】
前記複数の画素には、赤、緑、及び青のベイヤ配列のカラーフィルタが設けられ、
前記撮像素子は、少なくとも前記第１の半導体基板と前記第２の半導体基板と前記第３の半導体基板と第４の半導体基板と第５の半導体基板と第６の半導体基板が積層され、
前記第３の半導体基板は、前記第２の半導体基板と前記第４の半導体基板との間に設けられ、
前記第４の半導体基板は、前記第３の半導体基板と前記第５の半導体基板との間に設けられ、
前記第５の半導体基板は、前記第４の半導体基板と前記第６の半導体基板との間に設けられ、
前記複数の画素は、前記第１の画素群の画素と前記第２の画素群の画素と第３の画素群の画素と第４の画素群の画素を有し、
前記第１の画素群の画素は、緑のカラーフィルタが設けられた画素であり、
前記第２の画素群の画素は、緑のカラーフィルタが設けられた画素であり、
前記第３の画素群の画素は、赤のカラーフィルタが設けられた画素であり、
前記第４の画素群の画素は、青のカラーフィルタが設けられた画素であり、
前記第４の半導体基板は、前記第３の画素群の画素の信号を処理する第３の信号処理回路を有し、
前記第５の半導体基板は、前記第４の画素群の画素の信号を処理する第４の信号処理回路を有し、
前記第６の半導体基板は、前記第１〜第４の画素群の画素の信号を基に輝度信号を生成する第５の信号処理回路を有することを特徴とする請求項１記載の撮像素子。
【請求項１４】
前記複数の画素は、それぞれ、定電流源を有し、
前記第２の画素群の画素内の前記定電流源の電流は、前記第１の画素群の画素内の前記定電流源の電流より大きいことを特徴とする請求項１〜１３のいずれか１項に記載の撮像素子。
【請求項１５】
少なくとも第１の半導体基板と第２の半導体基板と第３の半導体基板が積層された撮像素子であって、
前記第２の半導体基板は、前記第１の半導体基板と前記第３の半導体基板との間に設けられ、
前記第１の半導体基板は、複数のマイクロレンズにそれぞれ対応する複数の単位画素を有し、
前記複数の単位画素は、それぞれ、各々が光電変換により画素信号を出力する第１及び第２の画素を有し、
前記第２の半導体基板は、前記複数の単位画素の信号を処理する第１の信号処理回路を有し、
前記第３の半導体基板は、前記複数の単位画素の信号を処理する第２の信号処理回路を有することを特徴とする撮像素子。
【請求項１６】
前記第１の信号処理回路は、前記複数の単位画素内の前記第１の画素の信号を処理し、
前記第２の信号処理回路は、前記複数の単位画素内の前記第２の画素の信号を処理することを特徴とする請求項１５記載の撮像素子。
【請求項１７】
前記撮像素子は、少なくとも前記第１の半導体基板と前記第２の半導体基板と前記第３の半導体基板と第４の半導体基板が積層され、
前記第３の半導体基板は、前記第２の半導体基板と前記第４の半導体基板との間に設けられ、
前記第４の半導体基板は、前記複数の単位画素の信号を処理する第３の信号処理回路を有することを特徴とする請求項１５記載の撮像素子。
【請求項１８】
前記第１の信号処理回路は、前記複数の単位画素内の前記第１及び第２の画素の信号を処理し、
前記第２の信号処理回路は、前記複数の単位画素内の前記第１の画素の信号を処理し、
前記第３の信号処理回路は、前記複数の単位画素内の前記第２の画素の信号を処理することを特徴とする請求項１７記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサを撮像素子として用いるデジタルカメラ、デジタルビデオカメラ及びカメラ機能付き携帯電話が多く開発されている。一般的に、カメラ機能付き携帯電話は、デジタルカメラ及びデジタルビデオカメラに対して、採用される撮像素子のサイズが小さい。例えば、カメラ機能付き携帯電話などに搭載される撮像素子は１／３型（４．８ｍｍ×３．６ｍｍ）であり、デジタルカメラに搭載されている撮像素子はフルサイズ（３６ｍｍ×２４ｍｍ）である。その場合、撮像素子の面積を比較すると、１／３型はフルサイズに比べて２％程度となる。
【０００３】
近年普及しているカメラ機能付き携帯電話とデジタルカメラの画素数を比較すると、カメラ機能付き携帯電話は１０００万画素程度、デジタルカメラは２５００万画素程度であり、両者の画素数の差は、両者の撮像素子の面積の差に比べて小さい。１画素当たりの面積に換算すると、１／３型の撮像素子の１画素当たりの面積は、フルサイズのものに比べて１／２０程度となっている。
【０００４】
一方、高速化の観点から、画素列に対応した個数の信号処理回路が構成されている撮像素子に対して、画素数に対応した個数の信号処理回路を構成する提案がなされている。また、近年のＣＭＯＳを用いた撮像素子の構成として、アナログ部とロジック部を層毎に分けて積層した積層型撮像素子が実現されている。
【０００５】
例えば、特許文献１では、フォトダイオードなどから成る複数の画素で構成される受光層と画素信号を処理する信号処理回路で構成される信号処理層等が積層された構成の技術が開示されている。従来は１つの層に構成されていた受光部と信号処理回路をそれぞれ別の層に構成することにより、チップ面積の小型化や、ロジック部のレイアウトの制限が大幅に緩和されることによる高機能化などのメリットがある。特に、カメラ機能付き携帯電話などに採用される小型撮像素子に有用である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１７９６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述の特許文献１に開示された積層構造で画素数に対応した信号処理回路を設ける構成の場合、以下の懸念点が挙げられる。上述の特許文献１に開示された積層構造では、受光層から出力される信号は、１つの信号処理層に入力され、信号処理される。すなわち、１つの層に画素数に対応した個数の信号処理回路を構成する必要がある。この構成を小型撮像素子で実現しようとした場合、１画素当たりの面積が小さいために画素面積に対して信号処理回路の面積が大きくなることから、信号処理層の面積が受光層に対して大きくなり、撮像素子全体の面積が大型化する懸念がある。一方で、携帯電話に代表される小型撮像素子が搭載される装置は、小型化が望まれている為、撮像素子面積の大型化は好ましくない。
【０００８】
本発明の目的は、面積を小型化することができる撮像素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明の撮像素子は、少なくとも第１の半導体基板と第２の半導体基板と第３の半導体基板が積層された撮像素子であって、前記第２の半導体基板は、前記第１の半導体基板と前記第３の半導体基板との間に設けられ、前記第１の半導体基板は、光電変換により画素信号を出力する複数の画素を有し、前記複数の画素は、第１の画素群の画素と第２の画素群の画素を有し、前記第２の半導体基板は、前記第１の画素群の画素の信号を処理する第１の信号処理回路を有し、前記第３の半導体基板は、前記第２の画素群の画素の信号を処理する第２の信号処理回路を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、面積を小型化することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態による撮像素子の構成例を示す断面図である。
【図２】第１の実施形態による撮像素子の構成例を示す回路図である。
【図３】第１の実施形態による撮像素子の構成例を示す図である。
【図４】第１の実施形態による撮像素子の構成例を示す図である。
【図５】第１の実施形態による撮像素子の他の構成例を示す図である。
【図６】第２の実施形態による伝達経路長の影響を説明するためのグラフである。
【図７】第２の実施形態による定電流源の電流設定例を示す図である。
【図８】第３の実施形態による瞳分割方式撮像素子の説明図である。
【図９】第３の実施形態による撮像素子の構成例を示す回路図である。
【図１０】第３の実施形態による撮像素子の構成例を示す図である。
【図１１】第４の実施形態による撮像素子の構成例を示す図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態による裏面照射型の撮像素子の断面構造例を示す図である。撮像素子は、受光層１００、第１の信号処理層１０１、第２の信号処理層１０２、第３の信号処理層１０３、第４の信号処理層１０４が上から順に重なるように積層された構造である。受光層１００は第１の半導体基板であり、第１の信号処理層１０１は第２の半導体基板であり、第２の信号処理層１０２は第３の半導体基板であり、第３の信号処理層１０３は第４の半導体基板であり、第４の信号処理層１０４は第５の半導体基板である。受光層１００は、行方向及び列方向に行列状に配置されている複数の画素を有し、図２では２画素を示す。受光層１００は、上から順に、マイクロレンズ１２１、カラーフィルタ１２０、半導体基板１１０、第１導電型の領域１１１、多層配線層１１８間の層間膜１１９を有する。各画素のカラーフィルタ１２０は、図３に示すように、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のベイヤ配列で構成される。ここで、Ｒのカラーフィルタ１２０を有する画素をＲ画素、Ｇのカラーフィルタ１２０を有する画素をＧ画素、Ｂのカラーフィルタ１２０を有する画素をＢ画素と呼ぶ。また、Ｒ画素に水平方向に隣接するＧ画素をＧ１画素、Ｂ画素に水平方向に隣接するＧ画素をＧ２画素と呼ぶ。また、Ｇ１画素群を第１の画素群、Ｇ２画素群を第２の画素群、Ｒ画素群を第３の画素群、Ｂ画素群を第４の画素群とする。
【００１３】
また、受光層１００は、第１導電型の領域１１１の他、フォトダイオード１１２と、フォトダイオード１１２の暗電流を抑制するための第１導電型の領域１１３とを有する。また、受光層１００は、フローティングディフュージョン（ＦＤ）１１４と、転送ＭＯＳトランジスタ１１５、増幅ＭＯＳトランジスタ１１６とを有する。この他にも、受光層１００は、図２に示すリセットＭＯＳトランジスタ２０１と、選択ＭＯＳトランジスタ２０２を有する。この画素の構成及び駆動方法については後述する。さらに、受光層１００は、素子分離領域１１７と、多層に形成された配線層１１８と、多層配線層１１８間の層間膜１１９とを有する。
【００１４】
受光層１００と第１〜第４の信号処理層１０１〜１０４は、信号伝達線１２２及びマイクロバンプ１２３等により電気的に接続される。この接続ポイントは、受光層１００に設けられる画素信号を伝達するポイントで接続される。それ以外にも、電源などを供給する配線同士がマイクロバンプ等により接続される。
【００１５】
受光層１００内のＧ１画素は、第１の信号処理層１０１に直接接続される。これに対して、受光層１００内のＲ画素は、第１の信号処理層１０１及び第２の信号処理層１０２を介して、第３の信号処理層１０３に接続される。この時、Ｒ画素は、第１の信号処理層１０１及び第２の信号処理層１０２を介するが、信号の伝達経路として第１の信号処理層１０１及び第２の信号処理層１０２に接続されるだけである。Ｒ画素の信号処理は、第３の信号処理層１０３で行われる。受光層１００内のＧ２画素は、図３に示すように、第１の信号処理層１０１を介して、第２の信号処理層１０２に接続される。受光層１００内のＢ画素は、第１〜第３の信号処理層１０１〜１０３を介して、第４の信号処理層１０４に接続される。
【００１６】
なお、本実施形態では、裏面照射タイプの受光層１００を図示したが、裏面照射タイプでなく、表面照射タイプでもよい。
【００１７】
図２は、本実施形態による撮像素子の構成例を示す図であり、図１に示す構成要素と同じものについては同一の符号を付している。画素２００は、フォトダイオード１１２、ＦＤ１１４、転送ＭＯＳトランジスタ１１５、増幅ＭＯＳトランジスタ１１６、リセットＭＯＳトランジスタ２０１、選択ＭＯＳトランジスタ２０２及び定電流源２０３を有し、光電変換により画素信号を出力する。転送ＭＯＳトランジスタ１１５、リセットＭＯＳトランジスタ２０１、選択ＭＯＳトランジスタ２０２は、スイッチとして機能し、後述する画素制御回路３０２（図３）から供給される制御パルスＰＴＸ、ＰＲＥＳ及びＰＳＥＬによってそれぞれ駆動される。
【００１８】
フォトダイオード１１２は、入射する光を電荷に変換する光電変換部である。フォトダイオード１１２は、アノードが接地線に接続され、カソードが転送ＭＯＳトランジスタ１１５のソースに接続される。転送ＭＯＳトランジスタ１１５は、そのゲートに入力される制御パルスＰＴＸによって駆動され、フォトダイオード１１２で変換された電荷をＦＤ１１４に転送する。ＦＤ１１４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧に変換する電荷電圧変換部である。
【００１９】
増幅ＭＯＳトランジスタ１１６は、ソースフォロアとして機能し、そのゲートにはＦＤ１１４で電荷電圧変換された電圧が入力される。また、増幅ＭＯＳトランジスタ１１６は、そのドレインが定電位を供給する電源線ＶＤＤに接続され、そのソースが選択ＭＯＳトランジスタ２０２に接続されている。選択ＭＯＳトランジスタ２０２は、そのゲートに入力される選択パルスＰＳＥＬによって駆動され、そのドレインが増幅ＭＯＳトランジスタ１１６に接続され、そのソースが定電流源２０３に接続されている。選択パルスＰＳＥＬがアクティブレベル（ハイレベル）になると、選択ＭＯＳトランジスタ２０２が導通状態になり、増幅ＭＯＳトランジスタ１１６がソースフォロワアンプとして動作し、増幅ＭＯＳトランジスタ１１６の出力がＡＤ変換回路２０５に接続される。増幅ＭＯＳトランジスタ１１６は、ＦＤ１１４の電圧に応じた電圧の画素信号をＡＤ変換回路２０５に出力する。
【００２０】
リセットＭＯＳトランジスタ２０１は、そのドレインが電源線ＶＤＤに接続され、そのソースがＦＤ１１４に接続されている。また、リセットＭＯＳトランジスタ２０１は、そのゲートに入力されるリセットパルスＰＲＥＳによって駆動され、ＦＤ１１４に蓄積されている電荷をリセット（除去）する。
【００２１】
画素２００は、ＦＤ１１４をリセットし、そのリセットを解除した時の信号をＮ信号として出力する。その後、転送ＭＯＳトランジスタ１１５が非導通状態で、フォトダイオード１１２は、電荷蓄積期間に、光を電荷に変換し、その電荷を蓄積する。電荷蓄積期間終了後、転送ＭＯＳトランジスタ１１５が導通状態になり、画素２００は、光電変換に基づく信号をＳ信号として出力する。
【００２２】
複数の回路群２０４は、それぞれ、複数の画素２００に接続され、複数の画素２００が出力するＮ信号及びＳ信号を処理する。複数の回路群２０４の各々は、ＡＤ（アナログデジタル）変換回路２０５、Ｓ−Ｎ回路２０６、メモリ回路２０７、及び出力回路２０８を有する。ＡＤ変換回路２０５は、比較器とカウンタを有し、画素２００の出力信号をアナログからデジタルに変換する。具体的には、ＡＤ変換回路２０５は、画素２００が出力するＮ信号をアナログからデジタルに変換し、その後、画素２００が出力するＳ信号をアナログからデジタルに変換する。Ｓ−Ｎ回路２０６は、ＡＤ変換回路２０５が出力するＳ信号とＮ信号との差を算出し、Ｓ信号からＮ信号を除いた信号を出力する。メモリ回路２０７は、Ｓ−Ｎ回路２０６が出力する信号を保持する。出力回路２０８は、メモリ回路２０７が保持している信号を外部に出力する。ここで、ＡＤ変換回路２０５、Ｓ−Ｎ回路２０６及びメモリ回路２０７は、信号処理回路である。
【００２３】
図３は本実施形態による撮像素子の構成例を示す図であり、図４は本実施形態による撮像素子の積層構造を示す図であり、図１に示す構成要素と同じものについては同一の符号を付している。撮像素子は、受光層１００と、第１の信号処理層１０１と、第２の信号処理層１０２と、第３の信号処理層１０３と、第４の信号処理層１０４とを有する。第１の信号処理層１０１は、第１の画素群（Ｇ１画素群）の信号処理を行う。第２の信号処理層１０２は、第２の画素群（Ｇ２画素群）の信号処理を行う。第３の信号処理層１０３は、第３の画素群（Ｒ画素群）の信号処理を行う。第４の信号処理層１０４は、第４の画素群（Ｂ画素群）の信号処理を行う。図１で説明したように、受光層１００、第１の信号処理層１０１、第２の信号処理層１０２、第３の信号処理層１０３、及び第４の信号処理層１０４は、上から順に重なるように積層されている。
【００２４】
受光層１００は、画素部３０１及び画素制御回路３０２を有する。画素部３０１は、行列状に配置されている複数の画素２００を有する。複数の画素２００は、第１の画素群（Ｇ１画素群）の画素、第２の画素群（Ｇ２画素群）の画素、第３の画素群（Ｒ画素群）の画素及び第４の画素群（Ｂ画素群）の画素を有する。複数の画素２００には、赤、緑、及び青のベイヤ配列のカラーフィルタ１２０が設けられる。第１の画素群（Ｇ１画素群）の画素は、第１の色（緑）のカラーフィルタ１２０が設けられた画素である。第２の画素群（Ｇ２画素群）の画素は、第１の色（緑）のカラーフィルタ１２０が設けられた画素である。第３の画素群（Ｒ画素群）の画素は、第１の色とは異なる第２の色（赤）のカラーフィルタ１２０が設けられた画素である。第４の画素群（Ｂ画素群）の画素は、第１及び第２の色とは異なる第３の色（青）のカラーフィルタ１２０が設けられた画素である。画素部３０１は、画素制御回路３０２から供給される制御パルスＰＴＸ、ＰＲＥＳ、ＰＳＥＬによって制御され、画素２００毎にＮ信号及びＳ号を第１〜第４の信号処理層１０１〜１０４のいずれかに出力する。
【００２５】
第１の信号処理層１０１は、第１の信号処理回路３０３と、第１の信号処理制御回路３０４と、第１の出力回路３０５とを有する。第１の信号処理回路３０３は、図２のＡＤ変換回路２０５、Ｓ−Ｎ回路２０６及びメモリ回路２０７の組みをＧ１画素の数だけ有し、受光層１００の第１の画素群（Ｇ１画素群）に接続され、第１の画素群（Ｇ１画素群）の画素の信号を処理する。第１の出力回路３０５は、図２の出力回路２０８をＧ１画素の数だけ有し、第１の信号処理回路３０３内のメモリ回路２０７に保持されている信号を外部に出力する。第１の信号処理制御回路３０４は、第１の信号処理回路３０３及び第１の出力回路３０５を制御する。
【００２６】
第２の信号処理層１０２は、第２の信号処理回路３０６と、第２の信号処理制御回路３０７と、第２の出力回路３０８とを有する。第２の信号処理回路３０６は、図２のＡＤ変換回路２０５、Ｓ−Ｎ回路２０６及びメモリ回路２０７の組みをＧ２画素の数だけ有し、受光層１００の第２の画素群（Ｇ２画素群）に接続され、第２の画素群（Ｇ２画素群）の画素の信号を処理する。第２の出力回路３０８は、図２の出力回路２０８をＧ２画素の数だけ有し、第２の信号処理回路３０６内のメモリ回路２０７に保持されている信号を外部に出力する。第２の信号処理制御回路３０７は、第２の信号処理回路３０６及び第２の出力回路３０８を制御する。
【００２７】
第３の信号処理層１０３は、第３の信号処理回路３０９と、第３の信号処理制御回路３１０と、第３の出力回路３１１とを有する。第３の信号処理回路３０９は、図２のＡＤ変換回路２０５、Ｓ−Ｎ回路２０６及びメモリ回路２０７の組みをＲ画素の数だけ有し、受光層１００の第３の画素群（Ｒ画素群）に接続され、第３の画素群（Ｒ画素群）の画素の信号を処理する。第３の出力回路３１１は、図２の出力回路２０８をＲ画素の数だけ有し、第３の信号処理回路３０９内のメモリ回路２０７に保持されている信号を外部に出力する。第３の信号処理制御回路３１０は、第３の信号処理回路３０９及び第３の出力回路３１１を制御する。
【００２８】
第４の信号処理層１０４は、第４の信号処理回路３１２と、第４の信号処理制御回路３１３と、第４の出力回路３１４とを有する。第４の信号処理回路３１２は、図２のＡＤ変換回路２０５、Ｓ−Ｎ回路２０６及びメモリ回路２０７の組みをＢ画素の数だけ有し、受光層１００の第４の画素群（Ｂ画素群）に接続され、第４の画素群（Ｂ画素群）の画素の信号を処理する。第４の出力回路３１４は、図２の出力回路２０８をＢ画素の数だけ有し、第４の信号処理回路３１２内のメモリ回路２０７に保持されている信号を外部に出力する。第４の信号処理制御回路３１３は、第４の信号処理回路３１２及び第４の出力回路３１４を制御する。
【００２９】
なお、第１〜第４の出力回路３０５，３０８，３１１，３１４は、それぞれ、第１〜第４の信号処理層１０１〜１０４に構成せず、別途、第５の信号処理層を設けて、第５の信号処理層に第１〜第４の出力回路３０５，３０８，３１１，３１４を構成してもよい。その場合、第１〜第４の信号処理層１０１〜１０４内の第１〜第４の信号処理回路３０３，３０６，３０９，３１２は、それぞれ、信号処理を行った信号を、第５の信号処理層内の第１〜第５の出力回路３０５，３０８，３１１，３１４に出力する。
【００３０】
上述したように、受光層１００と第１〜第４の信号処理層１０１〜１０４は、積層されている。受光層１００内の第１〜第４の画素群の信号は、それぞれ、第１〜第４の信号処理層１０１〜１０４内の第１〜第４の信号処理回路３０３，３０６，３０９，３１２に出力される。ここで、Ｎ信号及びＳ信号が画素２００から第１〜第４の信号処理回路３０３，３０６，３０９，３１２まで伝達される際の伝達経路長に着目すると、撮像素子が積層構造であるため、第１〜第４の信号処理層１０１〜１０４毎に伝達経路長が異なる。一般的に、伝達経路の長さによって、ノイズが異なる。
【００３１】
本実施形態では、信号の伝達経路が短いほどノイズが混入しにくい点と、人間の視感度を鑑みて、伝達経路の短い、すなわち信号劣化の少ない信号処理層に、視感度が高い色の画素群を接続する例を説明する。緑は、赤より、人間の視感度が高い色である。赤は、青より、人間の視感度が高い色である。最も視感度が高い色のＧ１画素群及びＧ２画素群は、それぞれ、最も伝達経路が短い第１及び第２の信号処理層１０１及び１０２に接続される。その次に視感度が高い色のＲ画素は、その次に伝達経路が短い第３の信号処理層１０３に接続される。最も視感度が低い色のＢ画素群は、最も伝達経路が長い第４の信号処理層１０４に接続される。以上のように、第１〜第４の画素群は、視感度が高い色の画素群を伝達経路が短い信号処理層に接続し、視感度が低い色の画素群を伝達経路が長い信号処理層に接続する。これにより、視感度が高いＧ１画素群及びＧ２画素群の信号にのる、伝達経路上で発生するノイズが低減し、高品質な画像を取得することができる。本実施形態によれば、画素２００に配置されたカラーフィルタ１２０の色に応じて、接続される信号処理層１０１〜１０４が異なり、各信号処理層１０１〜１０４には接続された画素２００の数に応じた数の信号処理回路が構成される。
【００３２】
比較例では、すべての画素の個数の信号処理回路を１つの信号処理層に構成するので、１つの信号処理層の面積が受光層に対して大きくなり、撮像素子全体の面積が大型化する。これに対し、本実施形態では、第１〜第４の画素群毎に、異なる信号処理層１０１〜１０４に信号処理回路３０３，３０６，３０９，３１２を構成する。そのため、本実施形態の各信号処理層１０１〜１０４の回路面積は、比較例の信号処理層の回路面積に比べ、約１／４とすることができるため、撮像素子全体の面積を小さくすることができる。
【００３３】
また、第１〜第４の信号処理層１０１〜１０４は、それぞれ、画素２００に対して接続ポイントが異なるが、第１〜第４の信号処理回路３０３，３０６，３０９，３１２自体は同一でよい。そのため、本実施形態の別の利点として、積層する信号処理層１０１〜１０４の数に対して、設計負荷は比例して増大しないメリットがある。
【００３４】
また、本実施形態では、第１〜第４の信号処理層１０１〜１０４にそれぞれ第１〜第４の信号制御回路３０３，３０６，３０９，３１２を構成した例を示したが、これに限定されない。第１〜第４の信号処理層１０１〜１０４の信号処理を並列に行うようにするため、少なくとも信号制御回路３０３，３０６，３０９，３１２の一部を第１〜第４の信号処理層１０１〜１０４で共有する構成としてもよい。この場合は、信号制御回路３０３，３０６，３０９，３１２の一部を共有しない場合と比較して、消費電力を抑えることができる。
【００３５】
また、本実施形態では、画素２００毎に定電流源２０３を設ける例を示したが、これに限定されず、信号を伝達する信号処理層が同じ画素群のうちで、複数の画素が共有する定電流源２０３を複数設ける構成としてもよい。
【００３６】
また、本実施形態では、画素２００毎に対応する信号処理回路を設ける例を示したが、これに限定されない。信号を伝達する信号処理層が同じ画素群のうちで、複数の画素が共有する信号処理回路を複数設けて、信号処理回路を共有する複数の画素についてシーケンシャルに信号処理を行う構成としてもよい。
【００３７】
また、本実施形態では、受光層１００から第１〜第４の信号処理層１０１〜１０４に信号を伝達する経路が短いほど信号劣化が小さいと想定する例を示した。その場合、人間の視感度に合わせて、Ｇ１画素群及びＧ２画素群を伝達経路が短い第１及び第２の信号処理層１０１及び１０２にそれぞれ接続する例を示したが、これに限らない。例えば、撮像素子に設けられるカラーフィルタ１２０の分光特性は、人間の視感度に合わせて、Ｇの感度がＲ及びＢの感度に対して、高く設計されることが多い。すなわち、多くのシーンで、Ｇ画素の信号は、Ｒ画素及びＢ画素の信号に対して大きい。信号値が大きいと、アナログデジタル変換にかかる時間が長くなることから、ＡＤ変換回路２０５で発生する発熱量が多いと予想される。発熱が受光層１００に与える影響を懸念する場合には、発熱量が多い画素群ほど、受光層１００から離れた信号処理層に接続するようにしてもよい。例えば、Ｇ１画素群及びＧ２画素群の画素の信号を処理する信号処理回路は、Ｒ画素群及びＢ画素群の画素の信号を処理する信号処理回路より、発熱量が多い。その場合、第１の信号処理回路３０３がＢ画素群の画素の信号を処理し、第２の信号処理回路３０６がＲ画素群の画素の信号を処理し、第３の信号処理回路３０９がＧ２画素群の画素の信号を処理し、第４の信号処理回路３１２がＧ１画素群の画素の信号を処理する。また、必ずしもベイヤ配列の画素群に応じて、画素２００に接続する信号処理層１０１〜１０４を変える必要はない。
【００３８】
図５は、本実施形態による撮像素子の他の構成例を示す図であり、図３に示す構成要素と同じものについては同一の符号を付している。画素部３０１内において、Ｇ１画素とＧ２画素とＲ画素とＢ画素を含む２行２列の４画素を１ブロックとし、最左上のブロックを第１行第１列のブロックとする。その場合、画素部３０１内の画素２００は、奇数行奇数列のブロックＩと、奇数行偶数列のブロックＪと、偶数行奇数列のブロックＫと、偶数行偶数列のブロックＬに分割される。
【００３９】
奇数行奇数列のブロックＩの第１の画素群は、第１の信号処理層１０１に接続され、第１の信号処理層１０１は、奇数行奇数列のブロックＩの第１の画素群の信号処理を行う。奇数行偶数列のブロックＪの第２の画素群は、第２の信号処理層１０２に接続され、第２の信号処理層１０２は、奇数行偶数列のブロックＪの第２の画素群の信号処理を行う。偶数行奇数列のブロックＫの第３の画素群は、第３の信号処理層１０３に接続され、第３の信号処理層１０３は、偶数行奇数列のブロックＫの第３の画素群の信号処理を行う。偶数行偶数列のブロックＬの第４の画素群は、第４の信号処理層１０４に接続され、第４の信号処理層１０４は、偶数行偶数列のブロックＬの第４の画素群の信号処理を行う。この場合も、撮像素子の面積を小型化することができる。
【００４０】
以上のように、本実施形態の撮像素子は、面積の大型化を抑制しつつ、画素数に対応した個数の回路群２０４を構成することができる。
【００４１】
（第２の実施形態）
第１の実施形態では、受光層１００の第１〜第４の画素群の信号をそれぞれ第１〜第４の信号処理層１０１〜１０４に入力し、第１〜第４の信号処理層１０１〜１０４毎に信号処理を行う例を示した。ここで、伝達経路長に着目すると、図１で示したように、第１の信号処理層１０１、第２の信号処理層１０２、第３の信号処理層１０３、第４の信号処理層１０４の順に受光層１００から信号処理層１０１〜１０４への伝達経路が長くなる。配線の寄生抵抗及び寄生容量は、伝達経路長に比例して大きくなるため、伝達経路長が長い信号処理層１０１〜１０４程、電位静定時間は長くなる。以下、図６を参照しながら、伝達経路長の違いの影響について説明する。以下、本発明の第２の実施形態が第１の実施形態と異なる点を説明する。
【００４２】
図６は、画素２００からＮ信号を読み出した後にＳ信号を読み出す際の第１〜第４の信号処理層１０１〜１０４の入力電位Ｖの時間遷移を表した図である。フォトダイオード１１２は、光を電子（負電荷）に変換するので、Ｓ信号は、出力を開始すると、リセットレベルから徐々に電位が下がる。Ｓ信号は、電位が低いほど、画素値が大きいことを意味する。
【００４３】
電位遷移Ａは、受光層１００から第１の信号処理層１０１にＳ信号を出力する際の第１の信号処理層１０１の入力電位の時間遷移を示し、電位静定時間が最も短い。電位遷移Ｂは、受光層１００から第２の信号処理層１０２にＳ信号を出力する際の第２の信号処理層１０２の入力電位の時間遷移を示し、電位静定時間が２番目に短い。電位遷移Ｃは、受光層１００から第３の信号処理層１０３にＳ信号を出力する際の第３の信号処理層１０３の入力電位の時間遷移を示し、電位静定時間が３番目に短い。電位遷移Ｄは、受光層１００から第４の信号処理層１０４にＳ信号を出力する際の第４の信号処理層１０４の入力電位の時間遷移を示し、電位静定時間が最も長い。伝達経路長が長い信号処理層１０１〜１０４程、電位静定時間は長くなる。
【００４４】
同一条件で画素２００を駆動させた場合、上述した伝達経路長の違いから、Ｓ信号の電位が静定するまでの時間は、第１の信号処理層１０１と比べて第４の信号処理層１０４では、時間Δｔだけ長くなってしまう。第４の信号処理層１０４のＳ信号の電位が静定する時刻まで、第１の信号処理層１０１が処理開始を待ってしまうと、Ｓ信号の読み出し時間が長くなるという不都合が生じてしまう。
【００４５】
一方、配線を流れる電流値を大きくすると、Ｓ信号の電位静定時間が短くなる。すなわち、図２における定電流源２０３の電流値を大きくすると、Ｓ信号の電位静定時間が短くなるが、全画素共通に電流値を大きくしてしまうと、消費電力が増大してしまう。本発明の第２の実施形態では、電位静定時間及び消費電力の観点から、第１の実施形態で説明した図１〜図４の撮像素子を駆動させる際の駆動例について説明する。
【００４６】
図７は、本発明の第２の実施形態による定電流源２０３（図２）の駆動電流の設定例を示す図である。電流Ｉａは、第１の信号処理層１０１に接続される画素２００に設けられる定電流源２０３の電流である。電流Ｉｂは、第２の信号処理層１０２に接続される画素２００に設けられる定電流源２０３の電流である。電流Ｉｃは、第３の信号処理層１０３に接続される画素２００に設けられる定電流源２０３の電流である。電流Ｉｄは、第４の信号処理層１０４に接続される画素２００に設けられる定電流源２０３の電流である。電流Ｉａ〜Ｉｄは、各画素２００の定電流源２０３を構成するＭＯＳトランジスタのサイズを異ならせる等により、変更することができる。
【００４７】
本実施形態では、Ｉａ＜Ｉｂ＜Ｉｃ＜Ｉｄの関係となるように定電流源２０３の電流値を設定する。第４の画素群（Ｂ画素群）の画素２００内の定電流源２０３の電流は、第３の画素群（Ｒ画素群）の画素２００内の定電流源２０３の電流より大きい。第３の画素群（Ｒ画素群）の画素２００内の定電流源２０３の電流は、第２の画素群（Ｇ２画素群）の画素２００内の定電流源２０３の電流より大きい。第２の画素群（Ｇ２画素群）の画素２００内の定電流源２０３の電流は、第１の画素群（Ｇ１画素群）の画素２００内の定電流源２０３の電流より大きい。第１の信号処理層１０１は、電位静定時間が短いので、定電流源２０３の電流Ｉａを小さくし、消費電力を低減する。これに対し、第４の信号処理層１０４は、電位静定時間が長いので、定電流源２０３の電流Ｉｄを大きくし、電位静定時間を短くする。このように、第１〜第４の信号処理層１０１〜１０４毎に、画素２００の定電流源２０３の電流を異ならせることにより、消費電力の増加を低減しつつ、Ｓ信号の読み出しを高速化させることができる。
【００４８】
（第３の実施形態）
図８は、本発明の第３の実施形態による瞳分割方式の撮像素子の一部の構成例を示す図であり、撮影レンズの射出瞳８１２から出た光束が単位画素８００に入射する図である。瞳分割方式の撮像素子は、焦点検出が可能であり、行列状に配置されている複数の単位画素８００を有する。１つの単位画素８００は、２つの画素８０１ａ及び８０１ｂを有する。２つの画素８０１ａ及び８０１ｂは、１つのマイクロレンズ８１１によって、撮影レンズの射出瞳８１２の異なる領域８１４及び８１５を通過した光を受光する。２つの画素８０１ａ及び８０１ｂの出力信号を比較することにより、撮影レンズでの焦点検出が可能となる。また、２つの画素８０１ａ及び８０１ｂの出力信号の加算信号からは撮影画像の信号を得ることができる。
【００４９】
撮影レンズの射出瞳８１２は、異なる領域８１４及び８１５を有する。カラーフィルタ８１０は、マイクロレンズ８１１及び単位画素８００の間に設けられている。単位画素８００は、第１の画素８０１ａ及び第２の画素８０１ｂを有する。光軸８１３は、撮影レンズの射出瞳８１２から単位画素８００に出射した光束の中心の軸である。
【００５０】
撮影レンズの射出瞳８１２を通過した光は、マイクロレンズ８１１及びカラーフィルタ８１０を介して、光軸８１３を中心として単位画素８００に入射する。領域８１４を通過する光束は、マイクロレンズ８１１及びカラーフィルタ８１０を通して、第１の画素８０１ａに受光される。領域８１５を通過する光束は、マイクロレンズ８１１及びカラーフィルタ８１０を通して、第２の画素８０１ｂに受光される。したがって、第１の画素８０１ａと第１の画素８０１ｂは、それぞれ、撮影レンズの射出瞳８１２の別々の領域８１４及び８１５の光を受光している。したがって、第１の画素８０１ａと第２の画素８０１ｂの出力信号を比較することにより、被写体の位相差の検知が可能となり、撮影レンズの焦点を検出することができる。
【００５１】
ここで、複数の単位画素８００において、それぞれ、複数の第１の画素８０１ａから得られる信号をＡ像信号、複数の第２の画素８０１ｂから得られる信号をＢ像信号とする。また、Ａ像信号とＢ像信号を足し合わせた信号をＡ＋Ｂ像信号とする。このＡ＋Ｂ像信号は、撮像用信号であり、撮影画像に用いることができる。
【００５２】
瞳分割方式の撮像素子を積層構造にし、高速に焦点検出と撮影画像生成を行うことを考える。その場合、１つの単位画素８００に対して、Ａ像信号、Ｂ像信号、Ａ＋Ｂ像信号の３つの信号を並列に処理する信号処理回路が必要となる。この信号処理回路を１つの信号処理層に設けると、撮像素子の面積が大型化する懸念がある。
【００５３】
本実施形態では、第１の実施形態の撮像素子に対して瞳分割方式の撮像素子を適用する例を説明する。第１の実施形態では、第１〜第４の画素群毎に異なる信号処理層１０１〜１０４を用いて信号処理を行い、各信号処理層１０１〜１０４から出力する例を説明した。本実施形態では、Ａ像信号、Ｂ像信号、Ａ＋Ｂ像信号をそれぞれ異なる信号処理層に出力し、信号処理を行う例を説明する。
【００５４】
図９は、本実施形態による瞳分割方式の撮像素子の構成例を示す図であり、図２及び図８に示す構成要素と同じものについては同一の符号を付している。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、単位画素８００からＡ像信号、Ｂ像信号、Ａ＋Ｂ像信号を並列に読み出すように制御する。撮像素子は、図１と同様に、受光層９００と、第１の信号処理層９１０と、第２の信号処理層９２０と、第３の信号処理層９３０とが積層されている。受光層９００は第１の半導体基板であり、第１の信号処理層９１０は第２の半導体基板であり、第２の信号処理層９２０は第３の半導体基板であり、第３の信号処理層９３０は第４の半導体基板である。
【００５５】
受光層９００は、図１の受光層１００と同様に、複数のマイクロレンズ８１１と、複数のカラーフィルタ８１０と、複数のマイクロレンズ８１１にそれぞれ対応する複数の単位画素８００を有する。複数の単位画素８００は、行列状に配置されている。複数の単位画素８００は、それぞれ、各々が光電変換により画素信号を出力する第１の画素８０１ａ及び第２の画素８０１ｂを有する。第１の画素８０１ａ及び第２の画素８０１ｂは、それぞれ、図２の画素２００と同じ構成を有する。第１の画素８０１ａ及び第２の画素８０１ｂの転送ＭＯＳトランジスタ１１５のゲートには、同じ制御パルスＰＴＸが供給される。第１の画素８０１ａ及び第２の画素８０１ｂのリセットＭＯＳトランジスタ２０１のゲートには、同じ制御パルスＰＲＥＳが供給される。第１の画素８０１ａ及び第２の画素８０１ｂの選択ＭＯＳトランジスタ２０２のゲートには、同じ制御パルスＰＳＥＬが供給される。
【００５６】
第１の信号処理層９１０は、第１のアナログ信号加算平均回路９１１と、図２の回路群２０４と同一の構成を有する第１の回路群９１２とを有する。第１のアナログ信号加算平均回路９１１及び第１の回路群９１２は、複数の単位画素８００の信号を処理する第１の信号処理回路であり、具体的には、複数の単位画素８００内の第１の画素８０１ａ及び第２の画素８０１ｂの信号を処理する。
【００５７】
第２の信号処理層９２０は、第２のアナログ信号加算平均回路９２１と、図２の回路群２０４と同一の構成を有する第２の回路群９２２とを有する。第２のアナログ信号加算平均回路９２１及び第２の回路群９２２は、複数の単位画素８００の信号を処理する第２の信号処理回路であり、具体的には、複数の単位画素８００内の第１の画素８０１ａの信号を処理する。
【００５８】
第３の信号処理層９３０は、第３のアナログ信号加算平均回路９３１と、図２の回路群２０４と同一の構成を有する第３の回路群９３２とを有する。第３のアナログ信号加算平均回路９３１及び第３の回路群９３２は、複数の単位画素８００の信号を処理する第３の信号処理回路であり、具体的には、複数の単位画素８００内の第２の画素８０１ｂの信号を処理する。
【００５９】
第１〜第３のアナログ信号加算平均回路９１１，９２１，９３１は、それぞれ、２つのアナログ信号を入力し、その入力した２つのアナログ信号を加算平均したアナログ信号を出力する。第１のアナログ信号加算平均回路９１１は、第１の画素８０１ａが出力するＡ像信号と第２の画素８０１ｂが出力するＢ像信号を入力し、Ａ像信号及びＢ像信号を加算平均し、Ａ＋Ｂ像信号を第１の回路群９１２に出力する。第２のアナログ信号加算平均回路９２１は、第１の画素８０１ａが出力するＡ像信号を２個の入力端子に入力し、２個のＡ像信号を加算平均し、Ａ像信号を第２の回路群９２２に出力する。第３のアナログ信号加算平均回路９３１は、第２の画素８０１ｂが出力するＢ像信号を２個の入力端子に入力し、２個のＢ像信号を加算平均し、Ｂ像信号を第３の回路群９３２に出力する。
【００６０】
第１〜第３の信号処理層９１０，９２０，９３０は、構成が同一であり、回路設計負荷を低減させることができる。なお、第２のアナログ信号加算平均回路９２１は、Ａ像信号を入力してＡ像信号を出力し、第３のアナログ信号加算平均回路９３１は、Ｂ像信号を入力してＢ像信号を出力する。したがって、第２及び第３のアナログ信号加算平均回路９２１及び９３１を削除することにより、第２及び第３の信号処理層９２０及び９３０の回路規模を低減するようにしてもよい。
【００６１】
図１０は、本実施形態による撮像素子の構成例を示す図であり、図９に示す構成要素と同じものについては同一の符号を付している。撮像素子は、受光層９００、第１の信号処理層９１０と、第２の信号処理層９２０と、第３の信号処理層９３０とを有する。受光層９００、第１の信号処理層９１０、第２の信号処理層９２０、及び第３の信号処理層９３０は、上から順に重なるように積層されている。第１の信号処理層９１０は、Ａ＋Ｂ像信号の信号処理を行う。第２の信号処理層９２０は、Ａ像信号の信号処理を行う。第３の信号処理層９３０は、Ｂ像信号の信号処理を行う。
【００６２】
受光層９００は、画素部１００１及び画素制御回路１００２を有する。画素部１００１は、行列状に配置されている複数の単位画素８００を有する。複数の単位画素８００の各々は、第１の画素８０１ａ及び第２の画素８０１ｂを有する。画素制御回路１００２は、画素部１００２を制御する。受光層９００は、複数の単位画素８００の第１の画素８０１ａからＡ像信号を出力し、複数の単位画素８００の第２の画素８０１ｂからＢ像信号を出力する。
【００６３】
第１の信号処理層９１０は、第１の信号処理回路１０１１と第１の信号処理制御回路１０１２と第１の出力回路１０１３を有し、受光層９００からＡ像信号及びＢ像信号を入力する。第１の信号処理回路１０１１は、図９の第１のアナログ信号加算平均回路９１１及び出力回路２０８を除く第１の回路群９１２を有する。第１の出力回路１０１３は、図９の第１の回路群９１２内の出力回路２０８に対応する。
【００６４】
第２の信号処理層９２０は、第２の信号処理回路１０２１と第２の信号処理制御回路１０２２と第２の出力回路１０２３を有し、受光層９００からＡ像信号を入力する。第２の信号処理回路１０２１は、図９の第２のアナログ信号加算平均回路９２１及び出力回路２０８を除く第２の回路群９２２を有する。第２の出力回路１０２３は、図９の第２の回路群９２２内の出力回路２０８に対応する。
【００６５】
第３の信号処理層９３０は、第３の信号処理回路１０３１と第３の信号処理制御回路１０３２と第３の出力回路１０３３を有し、受光層９００からＢ像信号を入力する。第３の信号処理回路１０３１は、図９の第３のアナログ信号加算平均回路９３１及び出力回路２０８を除く第３の回路群９３２を有する。第３の出力回路１０３３は、図９の第３の回路群９３２内の出力回路２０８に対応する。
【００６６】
本実施形態によれば、単位画素８００当たりに読み出す信号数が増えても、受光層９００から複数の信号処理層９１０，９２０，９３０に分けて信号を出力し、別の信号処理層９１０，９２０，９３０でそれぞれ信号処理を行う。これにより、撮像素子の面積の大型化を抑制することができる。
【００６７】
なお、本実施形態では、Ａ＋Ｂ像信号を撮像素子内で生成したが、撮像素子外部の信号処理部でＡ＋Ｂ像信号を生成してもよい。また、本実施形態では、受光層９００から第１〜第３の信号処理層９１０，９２０，９３０に信号を伝達する経路が短いほど、信号劣化が小さいと想定して、撮像に使われるＡ＋Ｂ像信号を第１の信号処理層９１０に出力するが、これに限定されない。
【００６８】
（第４の実施形態）
第１の実施形態では、第１〜第４の画素群毎に異なる信号処理層１０１〜１０４を用いて信号処理を行い、各信号処理層１０１〜１０４から出力する例を説明した。本発明の第４の実施形態は、第１の実施形態の撮像素子に対して、Ｒ画素、Ｇ１画素、Ｇ２画素、Ｂ画素の信号を用いて輝度信号Ｙを算出する第５の信号処理層をさらに積層する。Ｒ画素、Ｇ画素、Ｂ画素の信号を基に輝度信号Ｙを算出し、その輝度信号Ｙを用いて、ＡＦ（自動焦点調節）演算やＡＥ（自動露出調節）演算を行うことができる。その場合、撮像素子が輝度信号Ｙを算出して出力することにより、外部では輝度信号Ｙを算出することなく、ＡＦ演算やＡＥ演算を行うことができ、外部の演算処理負荷を低減させることができる。本実施形態は、撮像素子が輝度信号Ｙを算出する第５の信号処理層をさらに設ける例を説明する。
【００６９】
図１１は、本発明の第４の実施形態による撮像素子の構成例を示す図であり、図３に示す構成要素と同じものについては同一の符号を付している。図１１の撮像素子は、図３の撮像素子に対して、第５の信号処理層１１５０を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００７０】
撮像素子は、受光層１００と、第１の信号処理層１０１と、第２の信号処理層１０２と、第３の信号処理層１０３と、第４の信号処理層１０４と、第５の信号処理層１１５０とが上から順に積層されている。受光層１００は第１の半導体基板であり、第１の信号処理層１０１は第２の半導体基板であり、第２の信号処理層１０２は第３の半導体基板であり、第３の信号処理層１０３は第４の半導体基板であり、第４の信号処理層１０４は第５の半導体基板である。そして、第５の信号処理層１１５０は第６の半導体基板である。第５の信号処理層１１５０は、受光層１００の第１の画素群（Ｇ１画素群）と第２の画素群（Ｇ２画素群）と第３の画素群（Ｒ画素群）と第４の画素群（Ｂ画素群）に接続される。
【００７１】
第５の信号処理層１１５０は、輝度変換回路１１５１、輝度変換制御回路１１５２、及び第５の出力回路１１５３を有し、Ｇ１画素群とＧ２画素群とＲ画素群とＢ画素群の信号を入力する。輝度変換制御回路１１５２は、輝度変換回路１１５１を制御する。輝度変換回路１１５１は、第５の信号処理回路であり、Ｒ画素群、Ｇ１画素群、Ｇ２画素群、及びＢ画素群の画素の信号に所定の係数を掛けて加算することにより、複数の画素の輝度信号Ｙを生成する。第５の信号処理層１１５０は、第１〜第４の信号処理層１０１〜１０４を介して、受光層１００からＲ画素、Ｇ１画素、Ｇ２画素、Ｂ画素のアナログ信号を入力する。なお、第５の信号処理層１１５０は、第１〜第４の信号処理層１０１〜１０４が出力するＲ画素、Ｇ１画素、Ｇ２画素、Ｂ画素のデジタル信号を入力してもよい。第５の出力回路１１５３は、輝度変換回路１１５１が生成した輝度信号Ｙを外部に出力する。
【００７２】
本実施形態によれば、輝度変換回路１１５１の輝度変換処理を撮像素子内部で行うことができる。ここで、ＡＦ演算やＡＥ演算に要求される輝度信号Ｙの解像度を考えた場合、一般的に、ＡＦ演算は精度の高い測距を行うために高解像度の輝度信号Ｙが要求されるが、ＡＥ演算は所定のエリアごとに積分された輝度信号Ｙを用いることが多い。すなわち、ＡＥ演算を行う際に、輝度信号Ｙの積分処理を行う必要がある。これに対応して、輝度信号Ｙに対して、水平方向及び垂直方向に画素の信号を加算する処理を行う第６の信号処理層をさらに追加することができる。第６の信号処理層は、第５の信号処理層１１５０の下に積層され、後段の処理に適した解像度の輝度信号Ｙを出力する。
【００７３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００７４】
１００  受光層、１０１  第１の信号処理層、１０２  第２の信号処理層、１０３  第３の信号処理層、１０４  第４の信号処理層、２００  画素、３０３  第１の信号処理回路、３０６  第２の信号処理回路、３０９  第３の信号処理回路、３１２  第４の信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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