(57)【要約】【課題】位相余裕が改善された増幅回路を提供する。【解決手段】一実施形態に係る増幅回路は、第１の増幅段と、第２の増幅段と、電圧バッファ段と、容量と、を備える。第２の増幅段は、第１の増幅段より後段に接続される。電圧バッファ段は、第１の増幅段の出力信号を入力され、第２の増幅段の出力信号と同位相の出力信号を出力する。容量は、第２の増幅段の出力端子と、電圧バッファ段の出力端子と、の間に接続される。【選択図】図１
2017076868.tif 000002
【特許請求の範囲】
【請求項１】
第１の増幅段と、
前記第１の増幅段より後段に接続された第２の増幅段と、
前記第１の増幅段の出力信号が入力され、前記第２の増幅段の出力信号と同位相の出力信号を出力する電圧バッファ段と、
前記第２の増幅段の出力端子と、前記電圧バッファ段の出力端子と、の間に接続された容量と、
を備える増幅回路。
【請求項２】
前記第２の増幅段は、非反転増幅器を備え、
前記電圧バッファ段は、非反転バッファを備える
請求項１に記載の増幅回路。
【請求項３】
ユニティゲイン周波数より低い周波数にゼロ点を有する
請求項１又は請求項２に記載の増幅回路。
【請求項４】
前記第１の増幅段と、前記第２の増幅段と、前記電圧バッファ段と、が差動構成された
請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記第２の増幅段は、第１の反転増幅器と、第２の反転増幅器と、を備え、
前記電圧バッファ段は、前記第１の反転増幅器に接続された第１の非反転バッファと、前記第２の反転増幅器に接続された第２の非反転バッファと、を備え、
前記容量は、前記第１の非反転バッファの出力端子と前記第２の反転増幅器の出力端子との間に接続された第１の容量と、前記第２の非反転バッファの出力端子と前記第１の反転増幅器の出力端子との間に接続された第２の容量と、を含む
請求項４に記載の増幅回路。
【請求項６】
前記第１の反転増幅器の負帰還経路を構成する第１のミラー容量と、
前記第２の反転増幅器の負帰還経路を構成する第２のミラー容量と、
を備える請求項５に記載の増幅回路。
【請求項７】
前記第１の増幅段の後段に接続された第３の増幅段を備え、
前記第２の増幅段は、前記第３の増幅段の後段に接続される
請求項１に記載の増幅回路。
【請求項８】
前記第１の増幅段と、前記第２の増幅段と、前記第３の増幅段と、前記電圧バッファ段と、が差動構成された
請求項７に記載の増幅回路。
【請求項９】
前記第２の増幅段は、第１の反転増幅器と、第２の反転増幅器と、を備え、
前記第３の増幅段は、第３の反転増幅器と、第４の反転増幅器と、を備え、
前記電圧バッファ段は、前記第３の反転増幅器に接続された第１の非反転バッファと、前記第４の反転増幅器に接続された第２の非反転バッファと、を備え、
前記容量は、前記第１の非反転バッファの出力端子と前記第１の反転増幅器の出力端子との間に接続された第１の容量と、前記第２の非反転バッファの出力端子と前記第２の反転増幅器の出力端子との間に接続された第２の容量と、を含む
請求項８に記載の増幅回路。
【請求項１０】
前記バッファ段のバイアス電流は、前記第３の増幅段のバイアス電流として利用される
請求項８又は請求項９に記載の増幅回路。
【請求項１１】
前記バッファ段は、ソースフォロア回路又はエミッタフォロア回路により構成される
請求項１乃至請求項１０のいずれか１項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路に関する。
【背景技術】
【０００２】
従来、増幅回路の利得を大きくするために、トランジスタを縦積みにしたカスコード回路が利用されている。しかしながら、近年、半導体製造プロセスの微細化により、トランジスタの耐圧が低下しており、結果として、電源電圧が低下している。電源電圧が低下すると、カスコード回路では、出力振幅範囲が十分に得られないという問題があった。
【０００３】
そこで、高利得な増幅回路を実現する方法として、増幅段を多段に縦続接続した多段増幅回路が提案されている。多段増幅回路では、出力信号を安定させるために、位相余裕を確保することが重要である。従来、位相余裕を確保するために、ミラー効果による位相補償（ミラー補償）が利用されている。ミラー補償は、増幅段の入出力間に、容量を備えた負帰還経路を接続することにより実現される。
【０００４】
従来のミラー補償では、位相余裕を改善すると、増幅回路の信号帯域が狭くなるため、信号帯域を維持したままでは、位相余裕を十分に改善することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６４−４１０５号公報
【非特許文献】
【０００６】
【非特許文献１】IEEE JSSC Vol.32, No.12, pp.2000-2011, 1997
【発明の概要】
【発明が解決しようとする課題】
【０００７】
位相余裕が改善された増幅回路を提供する。
【課題を解決するための手段】
【０００８】
一実施形態に係る増幅回路は、第１の増幅段と、第２の増幅段と、電圧バッファ段と、容量と、を備える。第２の増幅段は、第１の増幅段より後段に接続される。電圧バッファ段は、第１の増幅段の出力信号を入力され、第２の増幅段の出力信号と同位相の出力信号を出力する。容量は、第２の増幅段の出力端子と、電圧バッファ段の出力端子と、の間に接続される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る増幅回路の一例を示す図。
【図２】図１の増幅回路の等価回路を示す図。
【図３】図１の増幅回路の利得の周波数特性を示すゲイン線図。
【図４】第２実施形態に係る増幅回路の一例を示す図。
【図５】第２実施形態に係る増幅回路の他の例を示す図。
【図６】図５の増幅回路の具体例を示す図。
【図７】第３実施形態に係る増幅回路の一例を示す図。
【図８】図７の増幅回路の利得の周波数特性を示すゲイン線図。
【図９】図７の増幅回路の具体例を示す図。
【図１０】第３実施形態に係る増幅回路の他の例を示す図。
【図１１】図１０の増幅回路の具体例を示す図。
【図１２】第４実施形態に係る増幅回路の具体例を示す図。
【図１３】第４実施形態に係る増幅回路の具体例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。
【００１１】
（第１実施形態）
第１実施形態に係る増幅回路について、図１〜図３を参照して説明する。図１は、本実施形態に係る増幅回路の一例を示す図である。図１の増幅回路は、増幅段を２段備える２段増幅回路であり、入力端子ＴＩＮと、出力端子ＴＯＵＴと、入力増幅段Ａ１と、出力増幅段Ａ２と、電圧バッファ段Ｂ１と、容量ＣＦと、を備える。
【００１２】
入力端子ＴＩＮは、図１の増幅回路の入力端子である。増幅回路は、入力端子ＴＩＮから、入力信号を入力される。以下では、入力信号は、電圧信号ＶＩＮであるものとするが、電流信号であってもよい。
【００１３】
出力端子ＴＯＵＴは、図１の増幅回路の出力端子である。増幅回路は、出力端子ＴＯＵＴから、入力信号ＶＩＮを増幅した出力信号ＶＯＵＴを出力する。負荷容量ＣＬは、図１の増幅回路が駆動する負荷であり、容量値ＣＬを有する。負荷容量ＣＬは、出力端子ＴＯＵＴと接地線（第１の基準電圧線）との間に接続されている。
【００１４】
入力増幅段Ａ１（第１の増幅段）は、１段目の増幅段であり、入力端子が入力端子ＴＩＮに接続され、出力端子がノードＮ１に接続されている。ノードＮ１は、入力増幅段Ａ１の出力端子と、出力増幅段Ａ２の入力端子と、電圧バッファ段Ｂ１の入力端子と、の接続点である。以下では、ノードＮ１の電圧（すなわち、入力増幅段Ａ１の出力電圧）を、Ｖ１という。入力増幅段Ａ１は、入力信号ＶＩＮを増幅して出力する。入力増幅段Ａ１の出力信号は、出力増幅段Ａ２及び電圧バッファ段Ｂ１に入力される。
【００１５】
入力増幅段Ａ１は、シングルエンド出力の任意の増幅器により構成可能である。入力増幅段Ａ１は、反転増幅器により構成されてもよいし、非反転増幅器により構成されてもよいし、差動増幅器により構成されてもよい。
【００１６】
出力増幅段Ａ２（第２の増幅段）は、入力増幅段Ａ１の後段に縦続接続された２段目の増幅段であり、入力端子がノードＮ１に接続され、出力端子がノードＮ２に接続されている。ノードＮ２は、出力端子ＴＯＵＴと、出力増幅段Ａ２の出力端子と、容量ＣＦの一端と、の接続点である。出力増幅段Ａ２は、入力増幅段Ａ１の出力信号を増幅して出力する。出力増幅段Ａ２の出力信号（ノードＮ２の電圧）が、出力信号ＶＯＵＴとなる。
【００１７】
出力増幅段Ａ２は、シングルエンド入力かつシングルエンド出力の任意の増幅器により構成可能である。図１の例では、出力増幅段Ａ２は、非反転増幅器により構成されているが、反転増幅器により構成されてもよい。
【００１８】
電圧バッファ段Ｂ１は、電圧バッファにより構成され、入力端子がノードＮ１に接続され、出力端子が容量ＣＦの他端に接続されている。電圧バッファ段Ｂ１は、入力増幅段Ａ１の出力信号を入力され、１倍に増幅して、出力増幅段Ａ２の出力信号と同位相の出力信号を出力する。
【００１９】
図１の例では、出力増幅段Ａ２が非反転増幅器により構成されているため、電圧バッファ段Ｂ１は非反転バッファにより構成されている。出力増幅段Ａ２が反転増幅器により構成される場合には、電圧バッファ段Ｂ１は反転バッファにより構成すればよい。
【００２０】
容量ＣＦは、容量値ＣＦを有するフィードフォワード容量であり、一端がノードＮ２に接続され、他端が電圧バッファ段Ｂ１の出力端子に接続されている。すなわち、容量ＣＦは、出力増幅段Ａ２の出力端子と、電圧バッファ段Ｂ１の出力端子と、の間に接続されている。容量ＣＦは、電圧バッファ段Ｂ１とともに、フォワード経路を構成している。
【００２１】
次に、図１の増幅回路の動作について、図２及び図３を参照して説明する。図２は、図１の増幅回路の等価回路を示す図である。
【００２２】
図２に示すように、入力増幅段Ａ１は、電圧制御電流源ｇＭ１と、抵抗ｇＯ１と、寄生容量Ｃ１と、により表される。電圧制御電流源ｇＭ１の電圧電流変換係数はｇＭ１、抵抗ｇＯ１のコンダクタンスはｇＯ１、寄生容量Ｃ１の容量値はＣ１である。
【００２３】
出力増幅段Ａ２は、電圧制御電流源ｇＭ２と、抵抗ｇＯ２と、により表される。電圧制御電流源ｇＭ２の電圧電流変換係数はｇＭ２、抵抗ｇＯ２のコンダクタンスはｇＯ２である。出力増幅段Ａ２の寄生容量は、負荷容量ＣＬに含まれる。
【００２４】
電圧バッファＢ１は、電圧制御電圧源により表される。電圧制御電圧源の利得は１である。
【００２５】
この増幅回路に入力信号ＶＩＮが入力されると、電圧制御電流源ｇＭ１がＶＩＮ×ｇＭ１の電流を吸い込む。このとき、抵抗ｇＯ１及び寄生容量Ｃ１には、Ｖ１×（ｇＯ１＋ｓＣ１）の電流が流れる。ｓは、ラプラス演算子である。電圧制御電流源ｇＭ１が吸い込む電流と、抵抗ｇＯ１及び寄生容量Ｃ１に流れる電流と、の和はゼロとなるため、以下の式が成り立つ。
【００２６】
【数１】
2017076868.tif 000003
【００２７】
また、入力増幅段Ａ１の出力信号として、電圧Ｖ１を入力された電圧制御電流源ｇＭ２は、Ｖ１×ｇＭ２の電流を吐き出す。このとき、抵抗ｇＯ２及び負荷容量ＣＬには、ＶＯＵＴ×（ｇＯ２＋ｓＣＬ）の電流が流れる。また、電圧バッファ段Ｂ１には、容量ＣＦを介して、（ＶＯＵＴ−Ｖ１）×ｓＣ１の電流が流れる。電圧制御電流源ｇＭ２が吐き出す電流と、抵抗ｇＯ２、負荷容量ＣＬ、及び電圧バッファ段Ｂ１に流れる電流と、は等しいので、以下の式が成り立つ。
【００２８】
【数２】
2017076868.tif 000004
【００２９】
上記の式（１），（２）より、図１の増幅回路の伝達関数は、以下のように求まる。
【００３０】
【数３】
2017076868.tif 000005
【００３１】
式（３）の伝達関数より、図１の増幅回路が１つのゼロ点Ｚ１と、２つのポールＰ１，Ｐ２と、を有することがわかる。ゼロ点Ｚ１の周波数はｇＭ２／ＣＦ、第１のポールＰ１の周波数はｇＯ１／Ｃ１、第２のポールＰ２の周波数はｇＯ２／（ＣＦ＋ＣＬ）である。負荷容量ＣＬは、寄生容量Ｃ１より大きいため、第２のポールＰ２の周波数は、第１のポールＰ１の周波数より、小さくなる。
【００３２】
図３は、図１の増幅回路の周波数特性を示すゲイン線図である。図３のＸ軸は周波数（Ｆｒｅｑ）、Ｙ軸は利得（Ｇａｉｎ）である。図３において、実線（フォワード経路あり）は図１の増幅回路の周波数特性、破線（フォワード経路なし）は図１の増幅回路がフォワード経路を備えない場合の周波数特性、一点鎖線は図１の増幅回路の出力信号ＶＯＵＴにおける電圧バッファ段Ｂ１の寄与分を示す。
【００３３】
まず、フォワード経路を備えない場合の周波数特性について説明する。フォワード経路を備えない増幅回路の伝達関数は、式（３）のＣＦに０を代入したものであり、以下の式で表される。
【００３４】
【数４】
2017076868.tif 000006
【００３５】
式（４）からわかるように、この増幅回路は、ゼロ点を有さず、２つのポールＰ１′，Ｐ２′を有する。第１のポールＰ１′の周波数は、図１の増幅回路の第１のポールＰ１の周波数と同じである。一方、第２のポールＰ２′の周波数は、容量ＣＦがないため、図１の増幅回路の第２のポールＰ２の周波数より高くなる。
【００３６】
しかしながら、フォワード経路を備えない増幅回路では、２つのポールＰ１′，Ｐ２′の周波数が、いずれもユニティゲイン周波数ＦＵＧ′（利得が１になる周波数）より低くなる。このため、ユニティゲイン周波数ＦＵＧ′において、位相が１８０°程度遅れてしまう。この結果、フォワード経路を備えない増幅回路では、十分な位相余裕が得られない。
【００３７】
これに対して、図１の増幅回路は、第２のポールＰ２の周波数が、第２のポールＰ２′の周波数より低くなるものの、ゼロ点Ｚ１の周波数がユニティゲイン周波数ＦＵＧより低くなる。すなわち、ユニティゲイン周波数ＦＵＧより低い周波数に、ゼロ点が形成される。これは、電圧バッファ段Ｂ１の出力信号が、容量ＣＦを介して出力信号ＶＯＵＴに加算されるためである。
【００３８】
図１の増幅回路では、このゼロ点Ｚ１において位相が進むため、ユニティゲイン周波数ＦＵＧにおける位相の遅れは、９０°程度となる。すなわち、フォワード経路を備えない増幅回路に比べて、位相余裕を改善することができる。
【００３９】
また、図３からわかるように、図１の増幅回路のユニティゲイン周波数ＦＵＧは、フォワード経路を備えない増幅回路のユニティゲイン周波数ＦＵＧ′より高くなる。すなわち、図１の構成により、増幅回路の信号帯域を広くすることができる。
【００４０】
なお、本実施形態では、２段増幅回路を例に説明したが、本実施形態に係る増幅回路は、３段以上の増幅段を備える多段増幅回路であってもよい。この場合、入力増幅段Ａ１と出力増幅段Ａ２との間に、３段目以降の増幅段を縦続接続するとともに、出力増幅段Ａ２の出力信号と電圧バッファ段Ｂ１の出力信号とが同位相となるように、フォワード経路を接続すればよい。このような構成により、上述の通り、増幅回路の位相余裕を改善し、信号帯域を広くすることができる。
【００４１】
（第２実施形態）
第２実施形態に係る増幅回路について、図４〜図６を参照して説明する。本実施形態では、第１実施形態に係る増幅回路を差動構成にした増幅回路について説明する。本実施形態に係る増幅回路では、入力増幅段Ａ１、出力増幅段Ａ２、電圧バッファ段Ｂ１が、それぞれ差動構成される。図４は、本実施形態に係る増幅回路の一例を示す図である。
【００４２】
図４の増幅回路は、入力端子ＴＩＮ１，ＴＩＮ２と、出力端子ＴＯＵＴ１，ＴＯＵＴ２と、入力増幅段Ａ１と、出力増幅段Ａ２と、電圧バッファ段Ｂ１と、容量ＣＦ１，ＣＦ２を備える。
【００４３】
入力端子ＴＩＮ１，ＴＩＮ２は、入力信号ＶＩＮ１，ＶＩＮ２をそれぞれ入力される。入力信号ＶＩＮ１，ＶＩＮ２は差動信号である。また、出力端子ＴＯＵＴ１，ＴＯＵＴ２は、出力信号ＶＯＵＴ１，ＶＯＵＴ２をそれぞれ出力する。出力信号ＶＯＵＴ１，ＶＯＵＴ２は、差動信号である。負荷容量ＣＬ１，ＣＬ２は、図４の増幅回路が駆動する負荷であり、容量値ＣＬ１，ＣＬ２をそれぞれ有する。負荷容量ＣＬ１は、出力端子ＴＯＵＴ１と接地線との間に接続され、負荷容量ＣＬ２は、出力端子ＴＯＵＴ２と接地線との間に接続されている。
【００４４】
入力増幅段Ａ１は、差動出力の増幅器により構成される。図４の例では、入力増幅段Ａ１は、差動入力の増幅器により構成されているが、シングルエンド入力の増幅器により構成されてもよい。
【００４５】
図４の入力増幅段Ａ１は、第１の入力端子が入力端子ＴＩＮ１に接続され、第２の入力端子が入力端子ＴＩＮ２に接続され、第１の出力端子がノードＮ１１に接続され、第２の出力端子がノードＮ１２に接続されている。ノードＮ１１は、入力増幅段Ａ１の第１の出力端子と、出力増幅段Ａ２の非反転入力端子と、の接続点である。ノードＮ１２は、入力増幅段Ａ１の第２の出力端子と、出力増幅段Ａ２の反転入力端子と、の接続点である。図４の例では、ノードＮ１１，Ｎ１２に、非反転バッファＢ１１，Ｂ１２の入力端子がそれぞれ接続されている。なお、入力増幅段Ａ１は、反転増幅器により構成されてもよいし、非反転増幅器により構成されてもよい。
【００４６】
出力増幅段Ａ２は、差動入力かつ差動出力の完全差動増幅器により構成される。出力増幅段Ａ２は、非反転入力端子がノードＮ１１に接続され、反転入力端子がノードＮ１２に接続され、非反転出力端子がノードＮ２１に接続され、反転出力端子がノードＮ２２に接続されている。ノードＮ２１は、出力増幅段Ａ２の非反転出力端子と、出力端子ＴＯＵＴ１と、の接続点である。ノードＮ２２は、出力増幅段Ａ２の反転出力端子と、出力端子ＴＯＵＴ２と、の接続点である。図４の例では、ノードＮ２１，Ｎ２２に、容量ＣＦ１，ＣＦ２の一端がそれぞれ接続されている。
【００４７】
電圧バッファ段Ｂ１は、２つの非反転バッファＢ１１，Ｂ１２により構成されている。非反転バッファＢ１１（第１の非反転バッファ）は、入力端子がノードＮ１１に接続され、出力端子が容量ＣＦ１の他端に接続されている。非反転バッファＢ１１は、出力増幅段Ａ２の非反転出力端子から出力される出力信号と同位相の出力信号を出力する。非反転バッファＢ１２（第２の非反転バッファ）は、入力端子がノードＮ１２に接続され、出力端子が容量ＣＦ２の他端に接続されている。非反転バッファＢ１２は、出力増幅段Ａ２の反転出力端子から出力される出力信号と同位相の出力信号を出力する。
【００４８】
図４の例では、出力増幅段Ａ２の非反転出力端子に電圧バッファＢ１１の出力端子が容量ＣＦ１を介して接続されているため、電圧バッファ段Ｂ１は、非反転バッファＢ１１，Ｂ１２により構成される。出力増幅段Ａ２の反転出力端子に電圧バッファＢ１１の出力端子が容量ＣＦ１を介して接続される場合には、電圧バッファ段Ｂ１は、２つの反転バッファにより構成すればよい。
【００４９】
容量ＣＦ１（第１の容量）は、容量値ＣＦ１を有し、一端がノードＮ２１に接続され、他端が非反転バッファＢ１１の出力端子に接続される。すなわち、容量ＣＦ１は、出力増幅段Ａ２の非反転出力端子と、非反転バッファＢ１１の出力端子と、の間に接続されている。容量ＣＦ２（第２の容量）は、容量値ＣＦ２を有し、一端がノードＮ２２に接続され、他端が非反転バッファＢ１２の出力端子に接続される。すなわち、容量ＣＦ２は、出力増幅段Ａ２の反転出力端子と、非反転バッファＢ１２の出力端子と、の間に接続されている。
【００５０】
以上のような構成により、第１実施形態に係る増幅回路を、差動構成とすることができる。
【００５１】
なお、図４の増幅回路では、出力増幅段Ａ２の非反転出力端子から出力される出力信号に、これと同位相の非反転バッファＢ１１の出力信号が加算される。また、出力増幅段Ａ２の反転出力端子から出力される出力信号に、これと同位相の非反転バッファＢ１２の出力信号が加算される。したがって、入力信号ＶＩＮ１及び出力信号ＶＯＵＴ１と、入力信号ＶＩＮ２及び出力信号ＶＯＵＴ２と、についてそれぞれ式（３）が成り立つ。
【００５２】
図５は、第２実施形態に係る増幅回路の他の例を示す図である。図５の増幅回路は、図４の増幅回路と異なり、容量ＣＦ１の一端がノードＮ２２に接続され、容量ＣＦ２の一端がノードＮ２１に接続されている。また、出力増幅段Ａ２が、シングルエンド入力かつシングルエンド出力の、２つの反転増幅器Ａ２１，Ａ２２により構成されている。反転増幅器Ａ２１（第１の反転増幅器）は、入力端子がノードＮ１１に接続され、出力端子がノードＮ２１に接続されている。反転増幅器Ａ２２（第２の反転増幅器）は、入力端子がノードＮ１２に接続され、出力端子がノードＮ２２に接続されている。他の構成は、図４と同様である。
【００５３】
以上のような構成により、第１実施形態に係る増幅回路を、差動構成とすることができる。
【００５４】
なお、図５の増幅回路では、反転増幅器Ａ２１の出力信号に、これと同位相の非反転バッファＢ１２の出力信号が加算される。また、反転増幅器Ａ２２出力信号に、これと同位相の非反転バッファＢ１１の出力信号が加算される。したがって、入力信号ＶＩＮ１及び出力信号ＶＯＵＴ１と、入力信号ＶＩＮ２及び出力信号ＶＯＵＴ２と、についてそれぞれ式（３）が成り立つ。
【００５５】
図６は、図５の増幅回路の具体例を示す図である。図６の増幅回路は、トランジスタＭ１〜Ｍ４，Ｍ９，Ｍ１０と、電流源Ｉ１〜Ｉ７と、容量ＣＦ１，ＣＦ２と、により構成されている。
【００５６】
入力増幅段Ａ１は、差動対を構成するトランジスタＭ１，Ｍ２と、それぞれがトランジスタＭ１，Ｍ２の負荷となる電流源Ｉ１，Ｉ２と、差動対のテール電流源である電流源Ｉ３と、により構成されている。
【００５７】
トランジスタＭ１は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）であり、ソース端子が電流源Ｉ３に接続され、ドレイン端子が電流源Ｉ１に接続され、ゲート端子が入力端子ＴＩＮ１に接続されている。トランジスタＭ２は、ＮＭＯＳであり、ソース端子が電流源Ｉ３に接続され、ドレイン端子が電流源Ｉ２に接続され、ゲート端子が入力端子ＴＩＮ２に接続されている。
【００５８】
トランジスタＭ１のドレイン端子は、入力増幅段Ａ１の第１の出力端子に相当し、トランジスタＭ２のドレイン端子は、入力増幅段Ａ１の第２の出力端子に相当する。
【００５９】
出力増幅段Ａ２は、反転増幅器Ａ２１を構成するトランジスタＭ９及び電流源Ｉ６と、反転増幅器Ａ２２を構成するトランジスタＭ１０及び電流源Ｉ７と、により構成されている。
【００６０】
トランジスタＭ９は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）であり、ソース端子が電源線（第２の基準電圧線）に接続され、ドレイン端子が電流源Ｉ６及び出力端子ＴＯＵＴ１に接続され、ゲート端子がトランジスタＭ１のドレイン端子に接続されている。トランジスタＭ１０は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子が電流源Ｉ７及び出力端子ＴＯＵＴ２に接続され、ゲート端子がトランジスタＭ２のドレイン端子に接続されている。
【００６１】
トランジスタＭ９のゲート端子は、反転増幅器２１の入力端子に相当し、トランジスタＭ１０のゲート端子は、反転増幅器２２の入力端子に相当する。また、トランジスタＭ９のゲート端子と、トランジスタＭ１のドレイン端子と、の接続点はノードＮ１１に相当し、トランジスタＭ１０のゲート端子と、トランジスタＭ２のドレイン端子と、の接続点はノードＮ１２に相当する。
【００６２】
電圧バッファ段Ｂ１は、非反転バッファＢ１２を構成するトランジスタＭ３及び電流源Ｉ４と、非反転バッファＢ１１を構成するトランジスタＭ４及び電流源Ｉ５と、により構成されている。
【００６３】
トランジスタＭ３は、ＮＭＯＳであり、ソース端子が電流源Ｉ４に接続され、ドレイン端子が電源線に接続され、ゲート端子がトランジスタＭ２のドレイン端子に接続されている。トランジスタＭ３のゲート端子は、非反転バッファＢ１２の入力端子に相当し、トランジスタＭ３のソース端子は、非反転バッファＢ１２の出力端子に相当する。
【００６４】
トランジスタＭ４は、ＮＭＯＳであり、ソース端子が電流源Ｉ５に接続され、ドレイン端子が電源線に接続され、ゲート端子がトランジスタＭ１のドレイン端子に接続されている。トランジスタＭ４のゲート端子は、非反転バッファＢ１１の入力端子に相当し、トランジスタＭ４のソース端子は、非反転バッファＢ１１の出力端子に相当する。また、
【００６５】
上述の通り、電圧バッファ段Ｂ１の各出力端子は、容量ＣＦ１，ＣＦ２を介して出力端子ＴＯＵＴ１，ＴＯＵＴ２にそれぞれ接続されている。したがって、電圧バッファ段Ｂ１の出力信号の動作点電圧は、出力信号ＶＯＵＴ１，ＶＯＵＴ２の動作点電圧と異なってもよい。また、電圧バッファ段Ｂ１の出力信号の振幅は、出力信号ＶＯＵＴ１，ＶＯＵＴ２の振幅を、出力増幅段Ａ２の利得で除算した値となる。したがって、電圧バッファ段Ｂ１の出力信号の振幅は非常に小さい。
【００６６】
この結果、図６に示すように、電圧バッファ段Ｂ１を２つのソースフォロア回路により構成することができる。電圧バッファＢ１をソースフォロア回路で構成することにより、増幅回路の構成を簡易化し、消費電力を低減することができる。
【００６７】
容量ＣＦ１は、一端がトランジスタＭ１０のドレイン端子に接続され、他端がトランジスタＭ４のソース端子に接続されている。容量ＣＦ２は、一端がトランジスタＭ９のドレイン端子に接続され、他端がトランジスタＭ３のソース端子に接続されている。
【００６８】
トランジスタＭ９のドレイン端子と、容量ＣＦ１の一端と、の接続点はノードＮ２２に相当し、トランジスタＭ１０のドレイン端子と、容量ＣＦ２の一端と、の接続点はノードＮ２１に相当する。
【００６９】
以上のような構成により、図５の増幅回路を実現することができる。
【００７０】
なお、以上の説明では、増幅回路をＭＯＳトランジスタにより構成する場合を例に説明したが、バイポーラトランジスタにより構成することも可能である。増幅回路をバイポーラトランジスタにより構成する場合、本明細書におけるＮＭＯＳ、ＰＭＯＳ、ソース端子、ドレイン端子、ゲート端子、ソースフォロア回路、及びドレイン電流を、それぞれＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタ、エミッタ端子、コレクタ端子、ベース端子、エミッタフォロア回路、及びコレクタ電流と読み替えればよい。これは、他の実施形態についても同様である。
【００７１】
（第３実施形態）
第３実施形態に係る増幅回路について、図７〜図９を参照して説明する。本実施形態では、ミラー効果による位相補償（ミラー補償）を併用した増幅回路について説明する。図７は、本実施形態に係る増幅回路の一例を示す図である。
【００７２】
図７の増幅回路は、ミラー容量ＣＭ１，ＣＭ２と、抵抗ＲＭ１，ＲＭ２と、を備える。他の構成は、図５の増幅回路と同様である。
【００７３】
ミラー容量ＣＭ１（第１のミラー容量）は、一端がノードＮ１１に接続され、他端が抵抗ＲＭ１の一端に接続されている。抵抗ＲＭ１は、一端がミラー容量ＣＭ１の他端に接続され、他端がノードＮ２１に接続されている。すなわち、ミラー容量ＣＭ１及び抵抗ＲＭ１は、反転増幅器Ａ２１の入力端子と出力端子との間に直列に接続され、反転増幅器Ａ２１の負帰還経路を構成している。
【００７４】
ミラー容量ＣＭ２（第２のミラー容量）は、一端がノードＮ１２に接続され、他端が抵抗ＲＭ２の一端に接続されている。抵抗ＲＭ２は、一端がミラー容量ＣＭ２の他端に接続され、他端がノードＮ２２に接続されている。すなわち、ミラー容量ＣＭ２及び抵抗ＲＭ２は、反転増幅器Ａ２２の入力端子と出力端子との間に直列に接続され、反転増幅器Ａ２２の負帰還経路を構成している。
【００７５】
本実施形態に係る増幅回路では、フォワード経路による位相補償と、ミラー補償と、が併用される。これにより、増幅回路の位相余裕をさらに改善することができる。
【００７６】
図８は、図７の増幅回路のゲイン線図（右側）と、フォワード経路を備えない図７の増幅回路にミラー補償を適用した場合のゲイン線図（左側）と、である。実線は、ミラー補償を適用後の利得を示し、破線はミラー補償を適用前の利得を示す。
【００７７】
図８からわかるように、ミラー補償を適用した場合であっても、フォワード経路を備える増幅回路のユニティゲイン周波数ＦＵＧの方が、フォワード経路を備えない増幅回路のユニティゲイン周波数ＦＵＧ′より高くなる。したがって、ミラー補償を適用した場合であっても、フォワード経路を設けることにより、増幅回路の信号帯域を広くすることができる。
【００７８】
また、図８からわかるように、ミラー補償を適用すると、ポールＰ１とゼロ点Ｚ１とからなるダブレットが解消される。一般に、ダブレットは、増幅回路の収束時間が長くなる原因となるため、ミラー補償を適用し、ダブレットを解消することにより、増幅回路の収束時間を短くすることができる。
【００７９】
図９は、図７の増幅回路の具体例を示す図である。図９の増幅回路は、ミラー容量ＣＭ１，ＣＭ２と、抵抗ＲＭ１，ＲＭ２と、を備える。他の構成は、図６と同様である。
【００８０】
ミラー容量ＣＭ１は、一端がノードＮ１１（トランジスタＭ１のドレイン端子及びトランジスタＭ９のゲート端子）に接続され、他端が抵抗ＲＭ１の一端に接続されている。抵抗ＲＭ１は、一端がミラー容量ＣＭ１の他端に接続され、他端がノードＮ２２（トランジスタＭ９のドレイン端子及び容量ＣＦ２の一端）に接続されている。
【００８１】
ミラー容量ＣＭ２は、一端がノードＮ１２（トランジスタＭ２のドレイン端子及びトランジスタＭ１０のゲート端子）に接続され、他端が抵抗ＲＭ２の一端に接続されている。抵抗ＲＭ２は、一端がミラー容量ＣＭ２の他端に接続され、他端がノードＮ２１（トランジスタＭ１０のドレイン端子及び容量ＣＦ１の一端）に接続されている。
【００８２】
このような構成により、図７の増幅回路を実現することができる。
【００８３】
図１０は、本実施形態に係る増幅回路の他の例を示す図である。図１０の増幅回路は、増幅段を３段備える３段増幅回路であり、入力増幅段Ａ１と出力増幅段Ａ２との間に縦続接続された２段目の増幅段である中間増幅段Ａ３を更に備える。図１０の増幅回路において、出力増幅段Ａ２は、入力増幅段Ａ１より後段に縦続接続された３段目の増幅段となる。
【００８４】
中間増幅段Ａ３（第３の増幅段）は、入力増幅段Ａ１の後段に接続されている。図１０の増幅回路では、出力増幅段Ａ２は、中間増幅段Ａ３の後段に接続される。中間増幅段Ａ２は、シングルエンド入力かつシングルエンド出力の、２つの反転増幅器Ａ３１，Ａ３２により構成されている。また、出力増幅段Ａ２は、２つの反転増幅器Ａ２１，Ａ２２により構成されている。反転増幅器Ａ３１（第３の反転増幅器）は、入力端子がノードＮ１１に接続され、出力端子が反転増幅器Ａ２１の入力端子に接続されている。また、反転増幅器Ａ３２（第４の反転増幅器）は、入力端子がノードＮ１２に接続され、出力端子が反転増幅器Ａ２２の入力端子に接続されている。このような構成により、入力増幅段Ａ１の出力信号と、出力増幅段Ａ２の出力信号と、は同位相となる。
【００８５】
このため、図１０の増幅回路では、容量ＣＦ１の一端はノードＮ２１に接続され、容量ＣＦ２の一端はノードＮ２２に接続される。これにより、電圧バッファ段Ｂ１の出力信号と、出力増幅段Ａ２の出力信号と、が同位相となる。したがって、増幅回路にフォワード経路による位相補償が適用される。
【００８６】
また、図１０の増幅回路では、抵抗ＲＭ１の他端はノードＮ２２に接続され、抵抗ＲＭ２の他端はノードＮ２１に接続される。これにより、ノードＮ１１とノードＮ２２との間に、ミラー容量ＣＭ１及び抵抗ＲＭ１を備えた負帰還経路が構成され、ノードＮ１２とノードＮ２１との間に、ミラー容量ＣＭ２及び抵抗ＲＭ２を備えた負帰還経路が構成される。したがって、増幅回路にミラー補償が適用される。
【００８７】
図１１は、図１０の増幅回路の具体例を示す図である。図１１の増幅回路は、反転増幅器Ａ３２を構成するトランジスタＭ５，Ｍ７と、反転増幅器Ａ３１を構成するトランジスタＭ６，Ｍ８と、トランジスタＭ７，Ｍ８により構成される差動対のテール電流源である電流源Ｉ８と、を備える。
【００８８】
トランジスタＭ５は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ９のゲート端子に接続され、ゲート端子がノードＮ１２に接続されている。トランジスタＭ５は、ソース接地増幅器を構成している。トランジスタＭ５のゲート端子は、反転増幅器Ａ３２の入力端子に相当し、ドレイン端子は反転増幅器Ａ３２の出力端子に相当する。
【００８９】
トランジスタＭ６は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ１０のゲート端子に接続され、ゲート端子がノードＮ１１に接続されている。トランジスタＭ６は、ソース接地増幅器を構成している。トランジスタＭ６のゲート端子は、反転増幅器Ａ３１の入力端子に相当し、ドレイン端子は反転増幅器Ａ３１の出力端子に相当する。
【００９０】
トランジスタＭ７は、ＮＭＯＳであり、ソース端子が電流源Ｉ８に接続され、ドレイン端子がトランジスタＭ９のゲート端子に接続され、ゲート端子がノードＮ１２に接続されている。トランジスタＭ７はトランジスタＭ８、電流源Ｉ８と共に差動回路を構成し、トランジスタＭ７のゲート端子は、反転増幅器Ａ３２の入力端子に相当し、ドレイン端子は反転増幅器Ａ３２の出力端子に相当する。
【００９１】
トランジスタＭ８は、ＮＭＯＳであり、ソース端子が電流源Ｉ８に接続され、ドレイン端子がトランジスタＭ１０のゲート端子に接続され、ゲート端子がノードＮ１１に接続されている。トランジスタＭ８はトランジスタＭ７、電流源Ｉ８と共に差動回路を構成し、トランジスタＭ８のゲート端子は、反転増幅器Ａ３１の入力端子に相当し、ドレイン端子は反転増幅器Ａ３１の出力端子に相当する。
【００９２】
他の構成は、図９と同様である。このような構成により、図１０の増幅回路を実現することができる。
【００９３】
（第４実施形態）
第４実施形態に係る増幅回路について、図１２及び図１３を参照して説明する。本実施形態では、低消費電力化された増幅回路について説明する。
【００９４】
図１２は、本実施形態に係る増幅回路の具体例を示す図である。図１２の増幅回路は、３段増幅回路であり、電圧バッファ段Ｂ１を構成するソースフォロア回路のバイアス電流が、中間増幅段Ａ３のバイアス電流として利用される。
【００９５】
図１２の増幅回路は、トランジスタＭ１，Ｍ２及び電流源Ｉ１〜Ｉ３により構成された入力増幅段Ａ１と、トランジスタＭ９，Ｍ１０及び電流源Ｉ６，Ｉ７により構成された出力増幅段Ａ２と、容量ＣＦ１，ＣＦ２と、ミラー容量ＣＭ１，ＣＭ２と、抵抗ＲＭ１，ＲＭ２と、を備える。以上の構成は、図１１と同様である。
【００９６】
また、図１２の増幅回路は、トランジスタＭ５〜Ｍ８と、電流源Ｉ８Ａ，Ｉ８Ｂと、抵抗ＲＦと、を備える。図１２の増幅回路において、中間増幅段Ａ３は、トランジスタＭ５，Ｍ６により構成される。トランジスタＭ５，Ｍ６の構成は、図１１と同様である。
【００９７】
すなわち、トランジスタＭ５は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ９のゲート端子に接続され、ゲート端子がノードＮ１２に接続されている。トランジスタＭ５は、ソース接地増幅器（反転増幅器Ａ３２）を構成している。トランジスタＭ５のゲート端子は、反転増幅器Ａ３２の入力端子に相当し、ドレイン端子は反転増幅器Ａ３２の出力端子に相当する。
【００９８】
トランジスタＭ６は、ＰＭＯＳであり、ソース端子が電源線に接続され、ドレイン端子がトランジスタＭ１０のゲート端子に接続され、ゲート端子がノードＮ１１に接続されている。トランジスタＭ６は、ソース接地増幅器（反転増幅器Ａ３１）を構成している。トランジスタＭ６のゲート端子は、反転増幅器Ａ３１の入力端子に相当し、ドレイン端子は反転増幅器Ａ３１の出力端子に相当する。
【００９９】
また、電圧バッファ段Ｂ１は、非反転バッファＢ１２を構成するトランジスタＭ７及び電流源Ｉ８Ａと、非反転バッファＢ１２を構成するトランジスタＭ８及び電流源Ｉ８Ｂと、抵抗ＲＦと、により構成される。
【０１００】
トランジスタＭ７は、ＮＭＯＳであり、ソース端子が電流源Ｉ８Ａに接続され、ドレイン端子がトランジスタＭ９のゲート端子に接続され、ゲート端子がノードＮ１２に接続されている。トランジスタＭ７のドレイン電流が、トランジスタＭ５のバイアス電流となる。トランジスタＭ７のゲート端子は、非反転バッファＢ１２の入力端子に相当し、ソース端子は非反転バッファＢ１２の出力端子に相当する。したがって、容量ＣＦ２の他端は、トランジスタＭ７のソース端子に接続される。
【０１０１】
トランジスタＭ８は、ＮＭＯＳであり、ソース端子が電流源Ｉ８Ｂに接続され、ドレイン端子がトランジスタＭ１０のゲート端子に接続され、ゲート端子がノードＮ１１に接続されている。トランジスタＭ８のドレイン電流が、トランジスタＭ６のバイアス電流となる。トランジスタＭ８のゲート端子は、非反転バッファＢ１１の入力端子に相当し、ソース端子は非反転バッファＢ１１の出力端子に相当する。したがって、容量ＣＦ１の他端は、トランジスタＭ８のソース端子に接続される。
【０１０２】
抵抗ＲＦは、一端がトランジスタＭ７のソース端子に接続され、他端がトランジスタＭ８のソース端子に接続される。このように、トランジスタＭ７，Ｍ８のソース端子間に抵抗ＲＦを接続することにより、容量ＣＦ１，ＣＦ２及びトランジスタＭ７，Ｍ８を介して、出力増幅段Ａ２の出力端子から中間増幅段Ａ３に帰還される電流を削減することができる。なお、抵抗ＲＦを備えない構成も可能である。
【０１０３】
以上のような構成により、電圧バッファ段Ｂ１を構成するソースフォロア回路のバイアス電流を、中間増幅段Ａ３のバイアス電流として利用することができる。したがって、増幅回路の消費電量を低減することができる。
【０１０４】
図１３は、本実施形態に係る増幅回路の他の具体例を示す図である。図１３の増幅回路は、図１１における、トランジスタＭ３のドレイン端子をトランジスタＭ７のソース端子に接続し、トランジスタＭ４のドレイン端子をトランジスタＭ８のソース端子に接続したものである。図１３の増幅回路において、トランジスタＭ７，Ｍ８のソース端子は短絡している。
【０１０５】
また、図１３の増幅回路は、それぞれレベルシフト回路を構成する抵抗ＲＬ１，ＲＬ２を備える。
【０１０６】
抵抗ＲＬ１は、一端がトランジスタＭ１のドレイン端子及びトランジスタＭ４のゲート端子（非反転バッファＢ１１の入力端子）に接続され、他端が電流源Ｉ１（ノードＮ１１）に接続されている。トランジスタＭ１のドレイン電流が抵抗ＲＬ１を流れることにより、ノードＮ１１の電圧と、トランジスタＭ４のゲート端子の電圧と、が異なった電圧となる。抵抗ＲＬ１の抵抗値を適切に設定することにより、図１３の構成であっても、トランジスタＭ４のゲート端子に適切な動作点電圧を印加することができる。
【０１０７】
抵抗ＲＬ２は、一端がトランジスタＭ２のドレイン端子及びトランジスタＭ４のゲート端子（非反転バッファＢ１２の入力端子）に接続され、他端が電流源Ｉ２（ノードＮ１２）に接続されている。トランジスタＭ２のドレイン電流が抵抗ＲＬ２を流れることにより、ノードＮ１２の電圧と、トランジスタＭ３のゲート端子の電圧と、が異なった電圧となる。抵抗ＲＬ２の抵抗値を適切に設定することにより、図１３の構成であっても、トランジスタＭ３のゲート端子に適切な動作点電圧を印加することができる。
【０１０８】
このような構成により、電圧バッファ段Ｂ１を構成するソースフォロア回路のバイアス電流を、中間増幅段Ａ３のバイアス電流として利用することができる。したがって、増幅回路の消費電量を低減することができる。
【０１０９】
なお、図１３の抵抗ＲＬ１，ＲＬ２に、それぞれ並列に容量を接続してもよい。これにより、抵抗ＲＬ１，ＲＬ２をそれぞれ備えるレベルシフト回路の周波数特性を改善することができる。
【０１１０】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１１】
Ａ１：入力増幅段、Ａ２：出力増幅段、Ａ３：中間増幅段、ＴＩＮ：入力端子、ＴＯＵＴ：出力端子、Ｂ１：電圧バッファ段、ＣＦ：容量、ＣＬ：負荷容量、Ｐ：ポール、Ｂ１１，Ｂ１２：非反転バッファ、Ａ２１，Ａ２２，Ａ３１，Ａ３２：反転増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図１０】
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【図６】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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