(57)【要約】【課題】安定に動作する半導体装置を提供する。【解決手段】半導体装置が有する全てのトランジスタをチャネル形成領域に酸化物半導体を有するトランジスタとして構成する。該トランジスタはフロントゲートと、バックゲートと、を有する。該トランジスタは、バックゲートに印加される電位によって、該トランジスタのしきい値電圧をプラスシフト又はマイナスシフトさせることができる。該トランジスタを導通状態にするとき、しきい値電圧をマイナスシフトさせて、該トランジスタに流れる電流量を増加させ、また、該トランジスタを非導通状態にするとき、しきい値電圧をプラスシフトさせて、該トランジスタに流れる電流量を減少させる。この効果を利用して、全てのトランジスタを同一の極性のトランジスタとして、半導体装置の回路を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１機能回路と、第２機能回路と、第１乃至６配線と、を有する信号処理回路であって、
前記第１機能回路は、第１乃至第３端子と、第１トランジスタと、第２トランジスタと、を有し、
前記第２機能回路は、第４乃至第６端子と、第３トランジスタと、第４トランジスタと、を有し、
前記第１乃至第４トランジスタのそれぞれは、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有し、
前記第１トランジスタのソース又はドレインの一方は、前記第１端子と電気的に接続され、
前記第２トランジスタのソース又はドレインの一方は、前記第２端子と電気的に接続され、
前記第１トランジスタのソース又はドレインの他方は、前記第３端子と電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記第３端子と電気的に接続され、
前記第１トランジスタの第１ゲートは、前記第１配線と電気的に接続され、
前記第２トランジスタの第１ゲートは、前記第２配線と電気的に接続され、
前記第１トランジスタの第２ゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタの第２ゲートは、前記第４配線と電気的に接続され、
前記第３トランジスタのソース又はドレインの一方は、前記第４端子と電気的に接続され、
前記第４トランジスタのソース又はドレインの一方は、前記第５端子と電気的に接続され、
前記第３トランジスタのソース又はドレインの他方は、前記第６端子と電気的に接続され、
前記第４トランジスタのソース又はドレインの他方は、前記第６端子と電気的に接続され、
前記第３トランジスタの第１ゲートは、前記第５配線と電気的に接続され、
前記第４トランジスタの第１ゲートは、前記第６配線と電気的に接続され、
前記第３トランジスタの第２ゲートは、前記第５配線と電気的に接続され、
前記第４トランジスタの第２ゲートは、前記第６配線と電気的に接続され、
前記第６端子は、前記第１端子又は前記第２端子の一方と電気的に接続され、
前記第１配線には、前記第２配線に入力される信号の反転信号が入力され、
前記第５配線には、前記第６配線に入力される信号の反転信号が入力され
前記第３配線には、前記第１トランジスタのしきい値電圧を変動するための電位が印加され、
前記第４配線には、前記第２トランジスタのしきい値電圧を変動するための電位が印加されることを特徴とする信号処理回路。
【請求項２】
請求項１において、
前記第１乃至第４トランジスタは、チャネル形成領域において、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする信号処理回路。
【請求項３】
機能回路と、第１乃至４配線と、を有する信号処理回路であって、
前記機能回路は、第１乃至第３端子と、第１トランジスタと、第２トランジスタと、を有し、
前記第１トランジスタ及び第２前記トランジスタのそれぞれは、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有し、
前記第１トランジスタのソース又はドレインの一方は、前記第１端子と電気的に接続され、
前記第２トランジスタのソース又はドレインの一方は、前記第２端子と電気的に接続され、
前記第１トランジスタのソース又はドレインの他方は、前記第３端子と電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記第３端子と電気的に接続され、
前記第１トランジスタの第１ゲートは、前記第１配線と電気的に接続され、
前記第２トランジスタの第１ゲートは、前記第２配線と電気的に接続され、
前記第１トランジスタの第２ゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタの第２ゲートは、前記第４配線と電気的に接続され、
前記第１配線には、前記第２配線に入力される信号の反転信号が入力され、
前記第３配線には、前記第１トランジスタのしきい値電圧を変動するための電位が印加され、
前記第４配線には、前記第２トランジスタのしきい値電圧を変動するための電位が印加されることを特徴とする信号処理回路。
【請求項４】
第１機能回路と、第２機能回路と、を有する信号処理回路であって、
前記第１機能回路と、前記第２機能回路のそれぞれは、第１乃至第３端子と、第１トランジスタと、第２トランジスタと、を有し、
前記第１トランジスタ及び前記第２トランジスタのそれぞれは、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有し、
前記第１トランジスタのソース又はドレインの一方は、前記第１端子と電気的に接続され、
前記第２トランジスタのソース又はドレインの一方は、前記第２端子と電気的に接続され、
前記第１トランジスタのソース又はドレインの他方は、前記第３端子と電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記第３端子と電気的に接続され、
前記第１トランジスタの第１ゲートは、前記第１トランジスタの第２ゲートと電気的に接続され、
前記第２トランジスタの第１ゲートは、前記第２トランジスタの第２ゲートと電気的に接続され、
前記第２機能回路の第３端子は、前記第１機能回路の第１端子又は前記第１機能回路の第２端子と電気的に接続されることを特徴とする信号処理回路。
【請求項５】
請求項３又は請求項４において、
前記第１乃至第２トランジスタは、チャネル形成領域において、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする信号処理回路。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の信号処理回路を有する半導体装置であって、
表示素子と、駆動回路と、を有する半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一に記載の信号処理回路を有する半導体装置であって、
光電変換素子と、駆動回路と、を有する半導体装置。
【請求項８】
請求項１乃至請求項５のいずれか一に記載の信号処理回路を有する半導体装置であって、
メモリセルと、駆動回路と、を有する半導体装置。
【請求項９】
請求項８において、前記駆動回路が有するトランジスタは、チャネル形成領域において、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、信号処理回路、及び該信号処理回路を有する半導体装置に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
近年、携帯電話、パーソナルコンピュータ、車載向けデバイス、デジタルカメラなど様々な電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＣＰＵ））、メモリ、又は表示装置等の半導体装置が用いられている。
【０００４】
特に、該半導体装置に含まれる回路に、チャネル形成領域が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」又は「ＯＳトランジスタ」と呼ぶ。）を適用することが提案されている。例えば、メモリにおいて、特許文献１は書き込みトランジスタをＯＳトランジスタとすることで、電力の供給が無くてもデータ保持が可能なメモリセルが記載されている。つまり、ＯＳトランジスタを用いたメモリは、不揮発性メモリとして使用することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８７９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
チャネル形成領域がシリコンで形成されているトランジスタ（以下、「シリコントランジスタ」又は「Ｓｉトランジスタ」と呼ぶ。）では、高温環境下において、安定的に動作させることが難しい。例えば、自動車内に備え付けられた電子機器、夏場で扱う電子機器などは、特に高温環境の影響を受け続ける可能性があるため、これらの電子機器の動作に不具合が生じる場合がある。
【０００７】
そのため、高温環境下でも安定的に動作する半導体装置が求められている。
【０００８】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置、又はモジュールを利用したシステムを提供することを課題の一とする。
【０００９】
又は、本発明の一態様は、高温環境下でも安定的に動作する半導体装置、該半導体装置を有する記憶装置、又は該半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、該記憶装置、又はモジュールを有する電子機器を提供することを課題の一とする。又は、本発明の一態様は、消費電力の低い記憶装置、又はモジュールを提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【００１１】
（１）
本発明の一態様は、第１乃至第（２ｎ−１）機能回路（ｎは１以上の整数）と、第１乃至第ｎ配線Ａと、第１乃至第ｎ配線Ｂと、を有する信号処理回路であって、第１乃至第（２ｎ−１）機能回路のそれぞれは、第１乃至第５端子を有し、第ｈ機能回路（ｈは１以上（２ｎ−１−１）以下の整数）の第１端子は、第２ｈ機能回路の第３端子と電気的に接続され、第ｈ機能回路の第２端子は、第（２ｈ＋１）機能回路の第３端子と電気的に接続され、第２ｉ−１乃至第（２ｉ−１）機能回路（ｉは１以上ｎ以下の整数）のそれぞれの第４端子は、第ｉ配線Ａと電気的に接続され、第２ｉ−１乃至第（２ｉ−１）機能回路のそれぞれの第５端子は、第ｉ配線Ｂと電気的に接続され、第１乃至第ｎ配線Ａのそれぞれには、高レベル電位又は低レベル電位の一方が入力され、第１乃至第ｎ配線Ｂのそれぞれには、高レベル電位又は低レベル電位の他方が入力され、第１乃至第（２ｎ−１）機能回路は、第４端子に高レベル電位が入力された場合、第３端子と第１端子とを電気的に接続状態に、かつ第３端子と第２端子とを電気的に非接続状態にする機能を有し、第１乃至第（２ｎ−１）機能回路は、第４端子に低レベル電位が入力された場合、第３端子と第２端子とを電気的に接続状態に、かつ第３端子と第１端子とを電気的に非接続状態にする機能を有し、第１乃至第（２ｎ−１）機能回路のそれぞれは、第１端子と第３端子との間、又は第２端子と第３端子との間において、電圧降下を起こさない機能を有することを特徴とする信号処理回路である。
【００１２】
（２）
又は、本発明の一態様は、前記（１）において、第１乃至第（２ｎ−１）機能回路のそれぞれは、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタ及び第２トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、第３端子は、第１トランジスタの第１端子と電気的に接続され、第３端子は、第２トランジスタの第１端子と電気的に接続され、第１端子は、第１トランジスタの第２端子と電気的に接続され、第２端子は、第２トランジスタの第２端子と電気的に接続され、第４端子は、第１トランジスタの第１ゲートと電気的に接続され、第５端子は、第２トランジスタの第１ゲートと電気的に接続され、第１トランジスタの第２ゲートは、第１トランジスタの第１ゲートと電気的に接続され、第２トランジスタの第２ゲートは、第２トランジスタの第１ゲートと電気的に接続されることを特徴とする信号処理回路である。
【００１３】
（３）
又は、本発明の一態様は、前記（２）において、第１トランジスタ及び第２トランジスタの極性は同じであることを特徴とする信号処理回路である。
【００１４】
（４）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一に記載の信号処理回路から、ｒ個（ｒは１以上（２ｎ−２ｎ−１−１）以下の整数）の機能回路を取り除いた信号処理回路であり、ｒ個の機能回路は、第１機能回路の第２端子と、直接的に、及び／又は間接的に接続されていた機能回路であり、ｒ個の機能回路の少なくとも一は、第（２ｎ−２ｎ−２）乃至第（２ｎ−１）機能回路のいずれか一であり、ｒ個の機能回路のいずれかの第３端子に電気的に接続されていたノードは、その回路自体の第１端子に電気的に接続されたノード又は第２端子と電気的に接続されたノードの一方に電気的に接続され、その回路自体の第１端子に電気的に接続されたノード又は第２端子と電気的に接続されたノードの他方と、直接的に、及び／又は間接的に電気的に接続されている機能回路は、ｒ個の機能回路の一部として取り除かれていることを特徴とする信号処理回路である。
【００１５】
（５）
又は、本発明の一態様は、第１乃至第（２ｍ−１）機能回路Ａ（ｍは１以上の整数）と、第１乃至第（２ｎ−２ｍ）機能回路Ｂ（ｎはｍより大きい整数）と、第１乃至第ｎ配線Ａと、第１乃至第ｎ配線Ｂと、を有する信号処理回路であって、第１乃至第（２ｍ−１）機能回路Ａのそれぞれは、第１乃至第５端子を有し、第１乃至第（２ｎ−２ｍ）機能回路Ｂのそれぞれは、第６乃至第１０端子を有し、第ｆ機能回路Ａ（ｆは１以上（２ｍ−１−１）以下の整数）の第１端子は、第２ｆ機能回路Ａの第３端子と電気的に接続され、第ｆ機能回路Ａの第２端子は、第（２ｆ＋１）機能回路Ａの第３端子と電気的に接続され、第ｇ機能回路Ａ（ｇは２ｍ−１以上（２ｍ−１）以下の整数）の第１端子は、第（２ｇ−２ｍ＋１）機能回路Ｂの第８端子と電気的に接続され、第ｇ機能回路Ａの第２端子は、第（２ｇ−２ｍ＋２）機能回路Ｂの第８端子と電気的に接続され、第｛ｈ−（２ｍ−１）｝機能回路Ｂ（ｈは２ｋ−１以上（２ｋ−１）以下の整数であり、ｋはｍより大きく（ｎ−１）以下の整数）の第６端子は、第（２ｈ−２ｍ＋１）機能回路Ｂの第８端子と電気的に接続され、第｛ｈ−（２ｍ−１）｝機能回路Ｂの第７端子は、第（２ｈ−２ｍ＋２）機能回路Ｂの第８端子と電気的に接続され、第２ｉ−１乃至第（２ｉ−１）機能回路Ａ（ｉは１以上ｍ以下の整数）のそれぞれの第４端子は、第ｉ配線Ａと電気的に接続され、第２ｉ−１乃至第（２ｉ−１）機能回路Ａのそれぞれの第５端子は、第ｉ配線Ｂと電気的に接続され、第（２ｊ−１−２ｍ＋１）乃至第（２ｊ−２ｍ）機能回路Ｂ（ｊはｍより大きくｎ以下の整数）のそれぞれの第９端子は、第ｊ配線Ａと電気的に接続され、第（２ｊ−１−２ｍ＋１）乃至第（２ｊ−２ｍ）機能回路Ｂのそれぞれの第１０端子は、第ｊ配線Ｂと電気的に接続され、第１乃至第ｎ配線Ａのそれぞれには、高レベル電位又は低レベル電位の一方が入力され、第１乃至第ｎ配線Ｂのそれぞれには、高レベル電位又は低レベル電位の他方が入力され、第１乃至第（２ｍ−１）機能回路Ａは、第４端子に高レベル電位が入力された場合、第３端子と第１端子とを電気的に接続状態に、かつ第３端子と第２端子とを電気的に非接続状態にする機能を有し、第１乃至第（２ｍ−１）機能回路Ａは、第４端子に低レベル電位が入力された場合、第３端子と第２端子とを電気的に接続状態に、かつ第３端子と第１端子とを電気的に非接続状態にする機能を有し、第１乃至第（２ｎ−２ｍ）機能回路Ｂは、第９端子に高レベル電位が入力された場合、第８端子と第６端子とを電気的に接続状態に、かつ第８端子と第７端子とを電気的に非接続状態にする機能を有し、第１乃至第（２ｎ−２ｍ）機能回路Ｂは、第９端子に低レベル電位が入力された場合、第８端子と第７端子とを電気的に接続状態に、かつ第８端子と第６端子とを電気的に非接続状態にする機能を有し、第１乃至第（２ｍ−１）機能回路Ａのそれぞれは、第１端子と第３端子との間、又は第２端子と第３端子との間において、電圧降下を起こさない機能を有し、第１乃至第（２ｎ−２ｍ）機能回路Ｂのそれぞれは、第６端子と第８端子との間、又は第７端子と前記第８端子との間において、電圧降下を起こさない機能を有することを特徴とする信号処理回路である。
【００１６】
（６）
又は、本発明の一態様は、前記（５）において、第１乃至第（２ｍ−１）機能回路Ａのそれぞれは、第１トランジスタと、第２トランジスタと、を有し、第１乃至第（２ｎ−２ｍ）機能回路Ｂのそれぞれは、第３トランジスタと、第４トランジスタと、を有し、第１乃至第４トランジスタのそれぞれは、第１ゲートと、第２ゲートと、を有し、第３端子は、第１トランジスタの第１端子と電気的に接続され、第３端子は、第２トランジスタの第１端子と電気的に接続され、第１端子は、第１トランジスタの第２端子と電気的に接続され、第２端子は、第２トランジスタの第２端子と電気的に接続され、第４端子は、第１トランジスタの第１ゲートと電気的に接続され、第５端子は、第２トランジスタの第１ゲートと電気的に接続され、第８端子は、第３トランジスタの第１端子と電気的に接続され、第８端子は、第４トランジスタの第１端子と電気的に接続され、第６端子は、第３トランジスタの第２端子と電気的に接続され、第７端子は、第４トランジスタの第２端子と電気的に接続され、第９端子は、第３トランジスタの第１ゲートと電気的に接続され、第１０端子は、第４トランジスタの第１ゲートと電気的に接続され、第３トランジスタの第２ゲートは、第３トランジスタの第１ゲートと電気的に接続され、第４トランジスタの第２ゲートは、第４トランジスタの第１ゲートと電気的に接続されることを特徴とする信号処理回路である。
【００１７】
（７）
又は、本発明の一態様は、前記（６）において、機能回路に有する第１乃至第４トランジスタの極性は同じであることを特徴とする信号処理回路である。
【００１８】
（８）
又は、本発明の一態様は、前記（５）乃至前記（７）のいずれか一に記載の信号処理回路から、ｐ個の機能回路Ａと、ｑ個の機能回路Ｂと（ｐは０以上の整数であり、ｑはｒ＝ｐ＋ｑを満たす整数であり、ｒは１以上（２ｎ−２ｎ−１−１）以下の整数である。）、を取り除いた信号処理回路であり、ｐ個の機能回路Ａとｑ個の機能回路Ｂとは、第１機能回路Ａの第２端子と、直接的に、及び／又は間接的に接続されていた機能回路であり、ｑ個の機能回路Ｂの少なくとも一は、第（２ｎ−２ｎ−２−２ｍ＋１）乃至第（２ｎ−２ｍ）機能回路Ｂのいずれか一であり、ｐ個の機能回路Ａの第３端子に電気的に接続されていたノードは、その回路自体の第１端子に電気的に接続されたノード又は第２端子と電気的に接続されたノードの一方に電気的に接続され、その回路自体の第１端子に電気的に接続されたノード又は第２端子と電気的に接続されたノードの他方と、直接的に、及び／又は間接的に電気的に接続されている機能回路は、ｐ個の機能回路Ａの一部、及び／又はｑ個の機能回路Ｂの一部として取り除かれ、ｑ個の機能回路Ｂと、のいずれかの第８端子に電気的に接続されていたノードは、その回路自体の第６端子に電気的に接続されたノード又は第７端子と電気的に接続されたノードの一方に電気的に接続され、その回路自体の第６端子に電気的に接続されたノード又は第７端子と電気的に接続されたノードの他方と、直接的に、及び／又は間接的に電気的に接続されている機能回路は、ｑ個の機能回路Ｂの一部として取り除かれていることを特徴とする信号処理回路である。
【００１９】
（９）
又は、本発明の一態様は、第１機能回路と、第２機能回路と、第１乃至６配線と、を有する信号処理回路であって、第１機能回路は、第１乃至第３端子と、第１トランジスタと、第２トランジスタと、を有し、第２機能回路は、第４乃至第６端子と、第３トランジスタと、第４トランジスタと、を有し、第１乃至第４トランジスタのそれぞれは、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有し、第１乃至第４トランジスタは、全て同じ極性であり、第１トランジスタのソース又はドレインの一方は、第１端子と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第２端子と電気的に接続され、第１トランジスタのソース又はドレインの他方は、第３端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第３端子と電気的に接続され、第１トランジスタの第１ゲートは、第１配線と電気的に接続され、第２トランジスタの第１ゲートは、第２配線と電気的に接続され、第１トランジスタの第２ゲートは、第３配線と電気的に接続され、第２トランジスタの第２ゲートは、第４配線と電気的に接続され、第３トランジスタのソース又はドレインの一方は、第４端子と電気的に接続され、第４トランジスタのソース又はドレインの一方は、第５端子と電気的に接続され、第３トランジスタのソース又はドレインの他方は、第６端子と電気的に接続され、第４トランジスタのソース又はドレインの他方は、第６端子と電気的に接続され、第３トランジスタの第１ゲートは、第５配線と電気的に接続され、第４トランジスタの第１ゲートは、第６配線と電気的に接続され、第３トランジスタの第２ゲートは、第５配線と電気的に接続され、第４トランジスタの第２ゲートは、第６配線と電気的に接続され、第６端子は、第１端子又は第２端子の一方と電気的に接続され、第１配線には、第２配線に入力される信号の反転信号が入力され、第５配線には、第６配線に入力される信号の反転信号が入力され、第３配線には、第１トランジスタのしきい値電圧を変動するための電位が印加され、第４配線には、第２トランジスタのしきい値電圧を変動するための電位が印加されることを特徴とする信号処理回路である。
【００２０】
（１０）
又は、本発明の一態様は、機能回路と、第１乃至４配線と、を有する信号処理回路であって、機能回路は、第１乃至第３端子と、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタ及び第２トランジスタのそれぞれは、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有し、第１トランジスタと第２トランジスタは、同じ極性であり、第１トランジスタのソース又はドレインの一方は、第１端子と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第２端子と電気的に接続され、第１トランジスタのソース又はドレインの他方は、第３端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第３端子と電気的に接続され、第１トランジスタの第１ゲートは、第１配線と電気的に接続され、第２トランジスタの第１ゲートは、第２配線と電気的に接続され、第１トランジスタの第２ゲートは、第３配線と電気的に接続され、第２トランジスタの第２ゲートは、第４配線と電気的に接続され、第１配線には、第２配線に入力される信号の反転信号が入力され、第３配線には、第１トランジスタのしきい値電圧を変動するための電位が印加され、第４配線には、第２トランジスタのしきい値電圧を変動するための電位が印加されることを特徴とする信号処理回路である。
【００２１】
（１１）
又は、本発明の一態様は、機能回路と、第１配線と、第２配線と、を有する信号処理回路であって、機能回路は、第１乃至第３端子と、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタ及び第２トランジスタのそれぞれは、デュアルゲート構造のトランジスタであり、第１ゲートと、第２ゲートと、を有し、第１トランジスタと第２トランジスタは、同じ極性であり、第１トランジスタのソース又はドレインの一方は、第１端子と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第２端子と電気的に接続され、第１トランジスタのソース又はドレインの他方は、第３端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第３端子と電気的に接続され、第１トランジスタの第１ゲートは、第１配線と電気的に接続され、第２トランジスタの第１ゲートは、第２配線と電気的に接続され、第１トランジスタの第２ゲートは、第１配線と電気的に接続され、第２トランジスタの第２ゲートは、第２配線と電気的に接続され、第１配線には、第２配線に入力される信号の反転信号が入力されることを特徴とする信号処理回路である。
【００２２】
（１２）
又は、本発明の一態様は、前記（１）乃至（１１）のいずれか一に記載の信号処理回路を有する半導体装置であって、表示素子と、駆動回路と、を有する半導体装置である。
【００２３】
（１３）
又は、本発明の一態様は、前記（１）乃至（１１）のいずれか一に記載の信号処理回路を有する半導体装置であって、光電変換素子と、駆動回路と、を有する半導体装置である。
【００２４】
（１４）
又は、本発明の一態様は、前記（１）乃至（１１）のいずれか一に記載する信号処理回路を有する半導体装置であって、メモリセルと、駆動回路と、を有する半導体装置である。
【００２５】
（１５）
又は、本発明の一態様は、前記（１４）において、駆動回路が有するトランジスタの極性は、第１トランジスタと同じであることを特徴とする半導体装置である。
【００２６】
（１６）
又は、本発明の一態様は、前記（１５）において、駆動回路が有するトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
【発明の効果】
【００２７】
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置、又はモジュールを利用したシステムを提供することができる。
【００２８】
又は、本発明の一態様によって、高温環境下でも安定的に動作する半導体装置、該半導体装置を有する記憶装置、又は該半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、該記憶装置、又はモジュールを有する電子機器を提供することができる。又は、本発明の一態様によって、消費電力の低い記憶装置、又はモジュールを提供することができる。
【００２９】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００３０】
【図１】記憶装置の構成例を示すブロック図。
【図２】メモリセルアレイの構成例を示すブロック図。
【図３】トランジスタの電流電圧特性を示す模式図。
【図４】半導体装置の構成例を示す回路図。
【図５】メモリセルアレイの上面図及び断面図。
【図６】半導体装置の構成例を示す回路図。
【図７】（Ａ）；図６（Ａ）に示す回路図の動作例を示すタイミングチャート。（Ｂ）；図６（Ｃ）に示す回路図の動作例を示すタイミングチャート。
【図８】図６（Ｄ）に示す回路図の動作例を示すタイミングチャート。
【図９】半導体装置の構成例を示すブロック図。
【図１０】半導体装置の構成例を示す回路図。
【図１１】半導体装置の構成例を示すブロック図。
【図１２】半導体装置の構成例を示すブロック図。
【図１３】半導体装置の構成例を示す回路図。
【図１４】半導体装置の構成例を示すブロック図。
【図１５】半導体装置の構成例を示す回路図。
【図１６】図１５に示す回路図の動作例を示すタイミングチャート。
【図１７】半導体装置の構成例を示す回路図。
【図１８】図１７に示す回路図の動作例を示すタイミングチャート。
【図１９】半導体装置の構成例を示すブロック図及び回路図。
【図２０】半導体装置の構成例を示すブロック図及び回路図。
【図２１】半導体装置の構成例を示す回路図。
【図２２】半導体装置の構成例を示す回路図。
【図２３】トランジスタの構成例を示す上面図及び断面図。
【図２４】トランジスタの構成例を示す上面図及び断面図。
【図２５】トランジスタの構成例を示す上面図及び断面図。
【図２６】酸化物の原子数比の範囲を説明する図。
【図２７】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２８】酸化物の積層構造におけるバンド図。
【図２９】トランジスタの構成例を示す上面図及び断面図。
【図３０】トランジスタの構成例を示す断面図及びエネルギーバンド図。
【図３１】酸素が拡散する経路を示す断面図。
【図３２】トランジスタの構成例を示す上面図及び断面図。
【図３３】トランジスタの構成例を示す上面図及び断面図。
【図３４】トランジスタの構成例を示す上面図及び断面図。
【図３５】トランジスタの構成例を示す上面図及び断面図。
【図３６】トランジスタの構成例を示す上面図及び断面図。
【図３７】トランジスタの構成例を示す上面図及び断面図。
【図３８】メモリセルの構成例を示す断面図。
【図３９】メモリセルの構成例を示す断面図。
【図４０】メモリセルの構成例を示す断面図。
【図４１】メモリセルの構成例を示す断面図。
【図４２】ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図４３】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。
【図４４】ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。
【図４５】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図４６】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図４７】電子部品の作製工程を説明するためのフローチャート及び電子部品の斜視図。
【図４８】電子機器を示す斜視図。
【図４９】電子機器を示す斜視図。
【図５０】ＲＦタグの使用例を示す斜視図。
【発明を実施するための形態】
【００３１】
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ；Ａｕｄｉｏ  Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ；Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
【００３２】
ただし、上述のカテゴライズは一例であり、本明細書などに記載する「電子機器」、「電子部品」、「モジュール」、「半導体装置」は、上述のカテゴライズに限定されない。「電子機器」、「電子部品」、「モジュール」、「半導体装置」は、それらが有する役割、機能、構成要素、使用状況、定義などによっては区別が曖昧となり、互いに厳密に判別できない場合がある。例えば、表示装置は、上述の定義では「電子部品」又は「モジュール」に該当するが、表示装置がテレビジョン受像機などの電化製品を指す場合は、「電子機器」にも該当し得る。また、例えば、記憶回路は、上述の定義では「半導体装置」に該当するが、記憶回路を記憶装置の一種としてみなす場合、「電子部品」又は「モジュール」にも該当し得る。また、例えば、「半導体装置」を半導体素子が適用された装置という意味で捉えた場合、半導体素子が用いられた「電子機器」、「電子部品」、又は「モジュール」は、全て「半導体装置」とみなすことができる。
【００３３】
したがって、本明細書に記載の「電子機器」は、「電子部品」、「モジュール」、又は「半導体装置」と言い換えることができる場合がある。同様に、本明細書に記載の「電子部品」は、「電子機器」、「モジュール」、又は「半導体装置」と言い換えることができる場合がある。また、同様に、本明細書に記載の「モジュール」は、「電子機器」、「電子部品」、又は「半導体装置」と言い換えることができる場合がある。また、同様に、本明細書に記載の「半導体装置」は、「電子機器」、「電子部品」、又は「モジュール」と言い換えることができる場合がある。
【００３４】
（実施の形態１）
本実施の形態では、開示する発明の一態様の記憶装置について説明する。
【００３５】
＜記憶装置＞
本発明の一態様である記憶装置を図１に示す。記憶装置１００は、メモリセルアレイ１１０と、行ドライバ１２０と、行デコーダ１３０と、行アドレスラッチ回路１４０と、センスアンプ／プリチャージ回路１５０と、データセレクタ／列デコーダ１６０と、列アドレスラッチ回路１７０と、コントロール回路１８０と、バックゲート電圧制御回路１９０と、を有している。
【００３６】
コントロール回路１８０は、行アドレスラッチ回路１４０と、列アドレスラッチ回路１７０と、に電気的に接続されている。行アドレスラッチ回路１４０は、行デコーダ１３０と電気的に接続され、行デコーダ１３０は、行ドライバ１２０を介して、メモリセルアレイ１１０と電気的に接続されている。列アドレスラッチ回路１７０は、データセレクタ／列デコーダ１６０と電気的に接続されている。データセレクタ／列デコーダ１６０は、センスアンプ／プリチャージ回路１５０を介して、メモリセルアレイ１１０と電気的に接続されている。
【００３７】
バックゲート電圧制御回路１９０は、メモリセルアレイ１１０と、行ドライバ１２０と、行デコーダ１３０と、行アドレスラッチ回路１４０と、センスアンプ／プリチャージ回路１５０と、データセレクタ／列デコーダ１６０と、列アドレスラッチ回路１７０と、コントロール回路１８０と、に電気的に接続されている。なお、バックゲート電圧制御回路１９０とメモリセルアレイ１１０とを接続する配線の本数は、メモリセルアレイ１１０の行数、列数、メモリセルの構成に応じて決まる。また、図１では、バックゲート電圧制御回路１９０とメモリセルアレイ１１０とを接続する配線は、行及び列にそれぞれ複数本延線して設けているが、メモリセルアレイ１１０によっては、行又は列のどちらか一のみに複数本延線する構成としてもよい。
【００３８】
バックゲート電圧制御回路１９０は、コントロール回路１８０に入力される入力信号１８１に含まれる命令を読み出し、各回路が有するトランジスタのバックゲートに該命令に応じた電位を印加する機能を有する。また、入力信号１８１に含まれる命令に限定せず、各回路の出力信号を読み出すことで、出力先の回路の有するトランジスタのバックゲートに該出力信号に応じた電位を印加する機能としてもよい。具体的には、行アドレスラッチ回路１４０の出力信号は行デコーダ１３０に伝達されるが、同時に該出力信号をバックゲート電圧制御回路１９０にも入力することによって、該出力信号に応じた電位を行デコーダ１３０に有するトランジスタのバックゲートに印加する、といった例が挙げられる。
【００３９】
なお、メモリセルアレイ１１０には、複数の配線が行方向に延線しており、それぞれの配線が、メモリセルアレイ１１０と行ドライバ１２０と、を電気的に接続している。加えて、メモリセルアレイ１１０には、複数の配線が列方向に延線しており、それぞれの配線が、メモリセルアレイ１１０とセンスアンプ／プリチャージ回路１５０と、を電気的に接続している。
【００４０】
図２にメモリセルアレイ１１０の詳細を記載する。メモリセルアレイ１１０は、一列にｍ（ｍは１以上の整数である。）個、一行にｎ（ｎは１以上の整数である。）個、計ｍ×ｎ個のメモリセル３００を有し、メモリセル３００は行列状に配置されている。図２では、メモリセル３００のアドレスも併せて表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは、１以上ｍ以下の整数であり、ｊは、１以上ｎ以下の整数である。）のアドレスに位置しているメモリセルを図示している。なお、メモリセルアレイ１１０と行ドライバ１２０とを接続している配線（Ｒｏｗ  ｌｉｎｅｓ）の数は、メモリセル３００の構成、一列に有するメモリセル３００の数などによって決まる。また、メモリセルアレイ１１０とセンスアンプ／プリチャージ回路１５０とを接続している配線（Ｃｏｌｕｍｎ  ｌｉｎｅｓ）の数は、メモリセル３００の構成、一行に有するメモリセル３００の数などによって決まる。
【００４１】
記憶装置１００にデータを書き込む、又は読み出すとき、コントロール回路１８０に入力信号１８１が入力される。また、記憶装置１００からデータを読み出すときは、データセレクタ／列デコーダ１６０から出力信号１８６が出力される。
【００４２】
記憶装置１００に保持されているデータにアクセスするとき、アクセス先のメモリセルの行アドレスを指定する際にＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）１８３と呼ばれる信号をコントロール回路１８０から行アドレスラッチ回路１４０に送信して、その後、入力信号１８１を行アドレスラッチ回路１４０に送信する。これによって、行アドレスラッチ回路１４０は、入力信号１８１に含まれる行アドレス１８２を認識することができる。そして、アクセス先のメモリセルの列アドレスを指定する際にＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）１８５と呼ばれる信号をコントロール回路１８０から列アドレスラッチ回路１７０に送信して、その後、入力信号１８１を列アドレスラッチ回路１７０に送信する。これによって、列アドレスラッチ回路１７０は、入力信号１８１に含まれる列アドレス１８４を認識することができる。
【００４３】
＜トランジスタ＞
本発明の一態様の記憶装置を構成する回路を説明する前に、該回路に搭載するトランジスタについて説明する。
【００４４】
本発明の一態様の記憶装置に適用するトランジスタは、全てｎチャネル型トランジスタである。そのため、本発明の一態様の記憶装置は、ＣＭＯＳ回路を用いない構成となっている。
【００４５】
本発明の一態様の記憶装置を駆動する手段として、デュアルゲート構造を有するｎチャネル型トランジスタを用いる。記憶装置の駆動は、駆動回路、又は駆動回路に入力される信号に応じて、駆動回路の有するトランジスタのバックゲートへの印加電位を適宜調整することによって行う。このような原理を利用することによって、ｎチャネル型トランジスタのみで構成される記憶装置を実現することができる。
【００４６】
図３に、本実施の形態で取り扱うトランジスタの電流電圧特性の模式図を示す。図３には、トランジスタＴｒのバックゲートに電位Φ０、Φ１、Φ２を印加した状態での電流電圧特性（縦軸をドレイン−ソース間電流Ｉｄｓ、横軸をゲート−ソース間電圧Ｖｇｓとした）を示している。バックゲートに電位Φ０を印加したトランジスタＴｒを、図３ではＴｒ［Φ０］と表記し、同様に、バックゲートに電位Φ１、Φ２を印加したトランジスタＴｒをそれぞれＴｒ［Φ１］、Ｔｒ［Φ２］と表記する。なお、バックゲートに印加する電位の大きさの関係は、Φ２＞Φ１＞Φ０であるとする。
【００４７】
高いオン電流が必要な回路については、トランジスタＴｒのバックゲートに電位Φ２を印加して、電流電圧特性をマイナス側にシフトさせる（以後、この状態のトランジスタをデプレッション型という場合がある）。また、低いオフ電流が必要な回路については、トランジスタＴｒのバックゲートに電位Φ０を印加して、電流電圧特性をプラス側にシフトさせる（以後、この状態のトランジスタをエンハンスメント型という場合がある）。
【００４８】
＜メモリセル＞
本発明の一態様の記憶装置を構成するメモリセルの一例を、図４を用いて説明する。
【００４９】
＜＜１Ｔ１Ｃ型メモリセル＞＞
図４（Ａ）に１Ｔ１Ｃ型のメモリセルを示す。メモリセル３０１は、トランジスタＴｒ１と、容量素子Ｃ１と、を有する。
【００５０】
トランジスタＴｒ１の第１端子は、容量素子Ｃ１の第１端子と電気的に接続されている。トランジスタＴｒ１の第２端子は、配線ＢＬと電気的に接続されている。トランジスタＴｒ１のゲートは、配線ＷＬと電気的に接続されている。容量素子Ｃ１の第２端子は、低電源電位を与える配線ＶＳＳと接続されている。トランジスタＴｒ１のバックゲートは、配線ＢＧ１と電気的に接続されている。
【００５１】
トランジスタＴｒ１の第１端子と、容量素子Ｃ１の第１端子と、の間にノードＮＤ１があり、これがデータ保持部となる。トランジスタＴｒ１は、ノードＮＤ１と配線ＢＬを接続するスイッチとして機能する。配線ＢＬは、ビット線として機能し、書き込み用信号と読み出し用信号が入出力される。配線ＷＬには、メモリセル選択用の信号が入力される。
【００５２】
メモリセル３０１の書き込み動作、又は読み出し動作を行うとき、トランジスタＴｒ１は、トランジスタＴｒ［Φ２］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ１のバックゲートには、トランジスタＴｒ１がトランジスタＴｒ［Φ２］の電流電圧特性で動作するような電位を配線ＢＧ１から印加すればよい。また、メモリセル３０１が書き込み動作、又は読み出し動作を行わないとき、トランジスタＴｒ１は、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ１のバックゲートには、トランジスタＴｒ１がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ１から印加すればよい。
【００５３】
このように、トランジスタＴｒ１のバックゲートに所定の電位を印加することによって、トランジスタＴｒ１の導通状態又は非導通状態の制御、又はトランジスタＴｒ１に流れる電流量を制御することができる。
【００５４】
ここで、メモリセル３０１を用いてメモリセルアレイを構成した例について説明する。図５（Ａ）（Ｂ）（Ｃ）は、メモリセル３０１を支持基板上に敷き詰めたメモリセルアレイの上面図を示し、図５（Ｄ）は図５（Ａ）（Ｂ）（Ｃ）に記載した一点鎖線Ｂ１−Ｂ２に対応する断面図を示している。また、図５（Ａ）は、図５（Ｄ）に示す一点鎖線Ｄ１−Ｄ２より下方を示す上面図であり、図５（Ｂ）は、図５（Ｄ）に示す一点鎖線Ｄ３−Ｄ４より下方を示す上面図であり、図５（Ｃ）は、図５（Ｄ）に示す一点鎖線Ｄ５−Ｄ６より下方を示す上面図である。
【００５５】
なお、図５（Ａ）（Ｂ）（Ｃ）は、後述する基板３１１、及び半導体３１２を省略して記載されている。なお、図５（Ｄ）において、ハッチングパターンを記載している領域は、基板３１１、半導体３１２、配線などの導電体のいずれかを示しており、ハッチングパターンを記載していない領域は絶縁体を示している。なお、該絶縁体は、複数の絶縁膜の積層によって構成されている。そのため、本明細書の図５（Ａ）（Ｂ）（Ｃ）（Ｄ）の説明において、絶縁膜上という表現は、該絶縁体が有する複数の絶縁膜のいずれか一の膜の上を意味するものとする。
【００５６】
図５（Ａ）及び図５（Ｄ）において、配線ＢＧ１は、基板３１１上に有し、半導体３１２は、絶縁膜を介して、配線ＢＧ１と重畳する領域に有し、導電体３１３ａは、絶縁膜上と半導体３１２と接する領域とに有し、導電体３１３ｂは、絶縁膜上と半導体３１２と接する領域とに有している。なお、配線ＢＧ１は、配線以外にボトムゲート電極としての機能も有し、導電体３１３ａは、トランジスタのソース電極又はドレイン電極のどちらか一方として機能し、導電体３１３ｂは、トランジスタのソース電極又はドレイン電極のどちらか他方として機能するため、導電体３１３ａは、導電体３１３ｂと接する領域を有していない。導電体３１４ａは、導電体３１３ａ上に有し、導電体３１４ｂは、導電体３１３ｂ上に有している。なお、導電体３１４ａ及び導電体３１４ｂは、それぞれ層間のコンタクト配線として機能する。
【００５７】
図５（Ｂ）及び図５（Ｄ）において、配線ＷＬは、絶縁膜を介して、半導体３１２と重畳する領域に有している。配線ＷＬは、配線以外にトップゲート電極としての機能も有する。特に、配線ＷＬ、導電体３１３ａ、導電体３１３ｂ、半導体３１２、配線ＢＧ１によって、トランジスタＴｒ１を形成することができる。なお、図５（Ｂ）では、配線ＷＬは一点鎖線Ｂ１−Ｂ２に対して、０°より大きく９０°未満の角度の方向に延線されている。このように配線ＷＬを延線することで、配線ＷＬを一点鎖線Ｂ１−Ｂ２に対して垂直に延線するよりも、メモリセル３０１を多く配置することができる。
【００５８】
図５（Ｃ）及び図５（Ｄ）において、配線ＢＬは、導電体３１３ｂ上に有している。なお、図５（Ｃ）では、配線ＢＬは、配線ＷＬに対して垂直な方向に延線されている。なお、本発明の一態様は、本構成例に限定せず、配線ＢＬを配線ＷＬに対して、０°より大きく９０°未満の角度の方向に延線する構成としてもよい。
【００５９】
図５（Ｄ）において、導電体３１５は、導電体３１４ａ上に有し、導電体３１６は、絶縁膜を介して、導電体３１５に重畳する領域と、所定の絶縁膜上に有している。特に、導電体３１５と、絶縁膜を介して導電体３１５に重畳する導電体３１６と、によって、トレンチ型の容量素子Ｃ１が形成される。このため、導電体３１５は、容量素子Ｃ１の電極の一方、かつ導電体３１６の、絶縁膜を介して、導電体３１５に重畳する領域は、容量素子Ｃ１の電極の他方として機能する。また、導電体３１６は、容量素子Ｃ１の電極としてではなく、配線として、他の容量素子と接続される構成としてもよい。また、このとき、導電体３１６は、他の容量素子の電極として機能してもよい。
【００６０】
次に、図５のメモリセルアレイに対して、テクノロジーノード（デザインルール）を３０ｎｍとした場合について説明する。
【００６１】
表１は、テクノロジーノードを３０ｎｍとしたときの、メモリセルのサイズと、容量素子Ｃ１の容量及び高さと、トランジスタのサイズと、を示している。トランジスタＴｒ１のサイズは、チャネル長（表１ではＬと表記）を３０ｎｍ、チャネル幅（表１ではＷと表記）を３０ｎｍとしている。メモリセルのサイズ（図５（Ａ）の細点線で囲んだ長方形に該当する。）は、０．０６４μｍ×０．０９６μｍとしている。このため、１つ当たりメモリセルの面積は０．００６１４μｍ２となる。容量素子Ｃ１の容量は、２．０ｆＦとしている。
【００６２】
【表１】
2017108397.tif 000003
【００６３】
なお、上述のテクノロジーノードで図５のメモリセルアレイを実現する場合、配線ＢＬの配線幅ＷｄＢＬを３２ｎｍとし、配線ＷＬの配線幅ＷｄＷＬを３２ｎｍとし、配線ＢＬの配線間幅ＰＢＬを９６ｎｍとし、配線ＷＬの配線間幅ＰＷＬを６４ｎｍとするのが好ましい。また、テクノロジーノードを３０ｎｍより小さくする場合、配線ＢＬの配線幅ＷｄＢＬを３２ｎｍ未満とし、配線ＷＬの配線幅ＷｄＷＬを３２ｎｍ未満とし、配線ＢＬの配線間幅ＰＢＬを９６ｎｍ未満とし、配線ＷＬの配線間幅ＰＷＬを６４ｎｍ未満とするのが好ましい。
【００６４】
＜＜２Ｔ１Ｃ型メモリセル＞＞
図４（Ｂ）に２Ｔ１Ｃ型のメモリセルを示す。メモリセル３０２は、トランジスタＴｒ２と、トランジスタＴｒ３と、容量素子Ｃ２と、を有する。
【００６５】
トランジスタＴｒ２の第１端子は、トランジスタＴｒ３のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＴｒ３の第１端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＳＬと電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＲＷＬと電気的に接続されている。トランジスタＴｒ２のバックゲートは、配線ＢＧ２と電気的に接続されている。トランジスタＴｒ３のバックゲートは、配線ＢＧ３と電気的に接続されている。
【００６６】
トランジスタＴｒ２の第１端子と、トランジスタＴｒ３のゲートと、容量素子Ｃ２の第１端子と、の間にノードＮＤ２があり、これがデータ保持部となる。トランジスタＴｒ２は、ノードＮＤ２と配線ＢＬを接続するスイッチとして機能する。配線ＷＷＬは、書き込みワード線として機能し、メモリセル選択用の信号が入力される。配線ＲＷＬは、読み出しワード線として機能し、書き込み動作、及び読み出し動作時に容量素子Ｃ２の第２端子に一定の電圧を供給するための配線である。
【００６７】
データの書き込みは、配線ＲＷＬ、及び配線ＳＬに一定電圧をプリチャージした状態で、トランジスタＴｒ２をオン状態にし、ノードＮＤ２を配線ＢＬに接続することで行われる。
【００６８】
データの読み出しは、配線ＢＬ、配線ＲＷＬ、配線ＳＬに一定電圧をプリチャージする。ノードＮＤ２の電位に応じて、トランジスタＴｒ３に流れる電流値が変動するので、配線ＢＬは充電又は放電される。配線ＢＬの電圧の昇降を検出することによって、メモリセル３０２に保持されているデータを読み出すことができる。
【００６９】
メモリセル３０２の書き込み動作を行うとき、トランジスタＴｒ２は、トランジスタＴｒ［Φ２］の電流電圧特性で動作を行い、トランジスタＴｒ３は、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ２のバックゲートには、トランジスタＴｒ２がトランジスタＴｒ［Φ２］の電流電圧特性で動作するような電位を配線ＢＧ２から印加し、トランジスタＴｒ３のバックゲートには、トランジスタＴｒ３がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ３から印加すればよい。また、メモリセル３０２の読み出し動作を行うとき、トランジスタＴｒ２は、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行い、トランジスタＴｒ３は、トランジスタＴｒ［Φ１］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ２のバックゲートには、トランジスタＴｒ２がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ２から印加し、トランジスタＴｒ３のバックゲートには、トランジスタＴｒ３がトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ３から印加すればよい。
【００７０】
このように、トランジスタＴｒ２及びトランジスタＴｒ３のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ２及びトランジスタＴｒ３の導通状態又は非導通状態の制御、又はトランジスタＴｒ２及びトランジスタＴｒ３に流れる電流量を制御することができる。
【００７１】
＜＜３Ｔ型メモリセル＞＞
図４（Ｃ）に３Ｔ型のメモリセルを示す。メモリセル３０３は、トランジスタＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ６と、を有する。
【００７２】
トランジスタＴｒ４の第１端子は、トランジスタＴｒ５のゲートと電気的に接続され、トランジスタＴｒ４の第２端子は、配線ＷＢＬと電気的に接続され、トランジスタＴｒ４のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＴｒ５の第１端子は、トランジスタＴｒ６の第１端子と電気的に接続され、トランジスタＴｒ５の第２端子は、配線ＶＳＳと電気的に接続されている。配線ＶＳＳは低電源電位を与える配線である。トランジスタＴｒ６の第２端子は、配線ＲＢＬと電気的に接続され、トランジスタＴｒ６のゲートは、配線ＲＷＬと電気的に接続されている。トランジスタＴｒ４のバックゲートは、配線ＢＧ４と電気的に接続されている。トランジスタＴｒ５のバックゲートは、配線ＢＧ５と電気的に接続されている。トランジスタＴｒ６のバックゲートは、配線ＢＧ６と電気的に接続されている。
【００７３】
トランジスタＴｒ４の第１端子と、トランジスタＴｒ５のゲートと、の間にノードＮＤ３があり、これがデータ保持部となる。トランジスタＴｒ４は、ノードＮＤ３と配線ＷＢＬを接続するスイッチとして機能する。トランジスタＴｒ６は、配線ＲＢＬとトランジスタＴｒ５を接続するスイッチとして機能する。配線ＷＢＬは、書き込みビット線として機能し、データ書き込み信号が入力される。配線ＷＷＬは、書き込みワード線として機能し、メモリセル選択用の信号が入力される。
【００７４】
データ書き込みは、トランジスタＴｒ４をオン状態にし、ノードＮＤ３を配線ＷＢＬに接続することで行われる。
【００７５】
データの読み出しは、事前に配線ＲＢＬに一定の電圧をプリチャージした状態で、トランジスタＴｒ６をオン状態にする。ノードＮＤ３の電位に応じて、トランジスタＴｒ５に流れる電流値が変動するので、これによって、配線ＲＢＬが充電あるいは放電される。配線ＲＢＬの電圧の昇降を検出することによって、メモリセル３０３に保持されているデータを読み出すことができる。
【００７６】
メモリセル３０３の書き込み動作を行うとき、トランジスタＴｒ４は、トランジスタＴｒ［Φ２］の電流電圧特性で動作を行い、トランジスタＴｒ５及びトランジスタＴｒ６は、それぞれトランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ４のバックゲートには、トランジスタＴｒ４がトランジスタＴｒ［Φ２］の電流電圧特性で動作するような電位を配線ＢＧ４から印加し、トランジスタＴｒ５のバックゲート及びトランジスタＴｒ６のバックゲートには、トランジスタＴｒ５及びトランジスタＴｒ６がそれぞれトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ５及び配線ＢＧ６から印加すればよい。また、メモリセル３０３の読み出し動作を行うとき、トランジスタＴｒ４は、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行い、トランジスタＴｒ５及びトランジスタＴｒ６は、それぞれトランジスタＴｒ［Φ１］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ４のバックゲートには、トランジスタＴｒ４がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ４から印加し、トランジスタＴｒ５のバックゲート及びトランジスタＴｒ６のバックゲートには、トランジスタＴｒ５及びトランジスタＴｒ６がそれぞれトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ５及び配線ＢＧ６から印加すればよい。
【００７７】
このように、トランジスタＴｒ４乃至トランジスタＴｒ６のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ４乃至トランジスタＴｒ６の導通状態又は非導通状態の制御、又はトランジスタＴｒ４乃至トランジスタＴｒ６に流れる電流量を制御することができる。
【００７８】
＜＜ＳＲＡＭ＞＞
図４（Ｄ）にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一例のメモリセルを示す。メモリセル３０４は、トランジスタＴｒ７と、トランジスタＴｒ８と、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２と、を有する。
【００７９】
なお、本発明の一態様の記憶装置の有するトランジスタは、全てｎチャネル型トランジスタであるため、インバータ回路ＩＮＶ１、及びインバータ回路ＩＮＶ２に有するトランジスタもｎチャネル型トランジスタとなる。全てｎチャネル型トランジスタで構成されたインバータ回路については後に詳述する。
【００８０】
トランジスタＴｒ７の第１端子は、インバータ回路ＩＮＶ１の入力端子と、インバータ回路ＩＮＶ２の出力端子と、に電気的に接続され、トランジスタＴｒ７の第２端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ７のゲートは、配線ＷＬと電気的に接続されている。トランジスタＴｒ８の第１端子は、インバータ回路ＩＮＶ１の出力端子と、インバータ回路ＩＮＶ２の入力端子と、に電気的に接続され、トランジスタＴｒ８の第２端子は、配線ＢＬＢと電気的に接続され、トランジスタＴｒ８のゲートは、配線ＷＬと電気的に接続されている。トランジスタＴｒ７のバックゲートは、配線ＢＧ７と電気的に接続されている。トランジスタＴｒ８のバックゲートは、配線ＢＧ８と電気的に接続されている。
【００８１】
トランジスタＴｒ７の第１端子と、インバータ回路ＩＮＶ１の入力端子と、インバータ回路ＩＮＶ２の出力端子と、の間にノードＮＥＴ１があり、これがデータ保持部となる。トランジスタＴｒ８の第１端子と、インバータ回路ＩＮＶ１の出力端子と、インバータ回路ＩＮＶ２の入力端子と、の間にノードＮＥＴ２があり、これがデータ保持部となる。配線ＷＬは、書き込み・読み出し用のワード線として機能し、メモリセルの選択用の信号が入力される。配線ＢＬ、配線ＢＬＢには、書き込みの信号又は読み出しの信号が伝達される。
【００８２】
メモリセル３０４の書き込み動作、又は読み出し動作を行うとき、トランジスタＴｒ７及びトランジスタＴｒ８は、それぞれトランジスタＴｒ［Φ１］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ７のバックゲート及びトランジスタＴｒ８のバックゲートには、トランジスタＴｒ７及びトランジスタＴｒ８のそれぞれがトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ７及び配線ＢＧ８から印加すればよい。また、メモリセル３０４の書き込み動作、及び読み出し動作を行わないとき、トランジスタＴｒ７及びトランジスタＴｒ８は、それぞれトランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ７のバックゲート及びトランジスタＴｒ８のバックゲートには、トランジスタＴｒ７及びトランジスタＴｒ８のそれぞれがトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ７及び配線ＢＧ８から印加すればよい。
【００８３】
このように、トランジスタＴｒ７及びトランジスタＴｒ８のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ７及びトランジスタＴｒ８の導通状態又は非導通状態の制御、又はトランジスタＴｒ７及びトランジスタＴｒ８に流れる電流量を制御することができる。
【００８４】
＜周辺回路＞
本発明の一態様の記憶装置を構成する周辺回路について、図６乃至図１８を用いて、説明する。
【００８５】
＜＜論理回路＞＞
はじめに、本発明の一態様に係る論理回路の構成例について、図６を用いて、説明する。
【００８６】
〔ＮＯＴ回路〕
図６（Ａ）にＮＯＴ回路の構成例を示す。なお、本明細書において、ＮＯＴ回路は、場合によって、又は状況に応じて、インバータやインバータ回路などに置き換えて記載する場合がある。
【００８７】
ＮＯＴ回路２０１は、トランジスタＴｒ９と、トランジスタＴｒ１０と、を有している。加えて、トランジスタＴｒ９のチャネル幅は、トランジスタＴｒ１０のチャネル幅よりも小さいものとする。
【００８８】
トランジスタＴｒ１０のゲートは、ＮＯＴ回路２０１の入力端子Ｉｎ１と電気的に接続されている。トランジスタＴｒ１０の第１端子は、トランジスタＴｒ９の第１端子と、トランジスタＴｒ９のゲートと、ＮＯＴ回路２０１の出力端子Ｏｕｔ１と、に電気的に接続されている。トランジスタＴｒ９の第２端子は、高レベル電位を与える配線ＶＨと電気的に接続されている。トランジスタＴｒ１０の第２端子は、低レベル電位を与える配線ＶＬと電気的に接続されている。
【００８９】
次に、ＮＯＴ回路２０１の動作例について説明する。
【００９０】
図７（Ａ）に、ＮＯＴ回路２０１の動作例のタイミングチャートを示す。時刻Ｔ１から時刻Ｔ２までの間では、ＮＯＴ回路２０１がスタンバイとなっている状態を示しており、配線ＢＧ９及び配線ＢＧ１０にはそれぞれ電位Φ０が、印加されている。つまり、トランジスタＴｒ９及びトランジスタＴｒ１０は、それぞれ図３に示すトランジスタＴｒ［Φ０］の電流電圧特性で動作する。このような状態で、入力端子Ｉｎ１に高レベル電位を入力しても、トランジスタＴｒ９及びトランジスタＴｒ１０は非導通状態（以後、ノーマリーオフ状態という場合がある。）となっているので、トランジスタＴｒ９及びトランジスタＴｒ１０のそれぞれのソース−ドレイン間に電流は流れない。このため、出力端子Ｏｕｔ１に出力される電位は、不定となる。図７（Ａ）では、この出力端子Ｏｕｔ１の不定の電位をハッチングで示している。
【００９１】
時刻Ｔ２以降では、ＮＯＴ回路２０１が駆動している状態を示している。時刻Ｔ２において、配線ＢＧ９には電位Φ２が印加され、配線ＢＧ１０には電位Φ１が印加される。このとき、トランジスタＴｒ９の電流電圧特性は、図３に示すトランジスタＴｒ［Φ２］の電流電圧特性となり、トランジスタＴｒ１０の電流電圧特性は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となる。また、入力端子Ｉｎ１には引き続き、高レベル電位が入力されている。そのため、トランジスタＴｒ１０がオン状態となるので、トランジスタＴｒ１０のソース−ドレイン間に電流が流れる。また、トランジスタＴｒ９のゲートと第１端子は等電位となっており、かつトランジスタＴｒ９の電流電圧特性はトランジスタＴｒ［Φ２］の電流電圧特性となっているため、トランジスタＴｒ９は導通状態（以後ノーマリーオン状態という場合がある。）となる。ここで、トランジスタＴｒ９のチャネル幅はトランジスタＴｒ１０のチャネル幅よりも小さいため、トランジスタＴｒ９よりもトランジスタＴｒ１０に流れる電流が大きくなる。そのため、出力端子Ｏｕｔ１の電位は、トランジスタＴｒ１０の第２端子に接続されている配線ＶＬの電位に傾くため、出力端子Ｏｕｔ１に低レベル電位が出力される。
【００９２】
時刻Ｔ３において、入力端子Ｉｎ１に低レベル電位が印加される。トランジスタＴｒ１０は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため非導通状態となる。また、トランジスタＴｒ９のゲートと第１端子は等電位となっており、かつトランジスタＴｒ９の電流電圧特性はトランジスタＴｒ［Φ２］の電流電圧特性となっているため、トランジスタＴｒ９は時刻Ｔ３以前から導通状態となっている。これにより、出力端子Ｏｕｔ１の電位は、トランジスタＴｒ９の第２端子に接続されている配線ＶＨの電位に傾くため、出力端子Ｏｕｔ１に出力される電位は、高レベル電位からトランジスタＴｒ９のしきい値電圧Ｖｔｈ分低下した電位となる。
【００９３】
なお、電位Φ２を、トランジスタＴｒのしきい値電圧を０Ｖにする電位としたとき、時刻Ｔ３から時刻Ｔ４までの間において、出力端子Ｏｕｔ１に出力される電位は、高レベル電位まで昇圧することができる。つまり、電位Φ２を、トランジスタＴｒのしきい値電圧を０Ｖにする電位に設定することによって、出力端子Ｏｕｔ１に出力される電位をしきい値電圧の低下無しで、高レベル電位にすることができる。
【００９４】
ここで、トランジスタＴｒ９の出力電圧が、高レベル電位からトランジスタＴｒ９のしきい値電圧Ｖｔｈ分低下した電位となる理由を説明する。
【００９５】
始めに、トランジスタＴｒ９のバックゲートに配線ＢＧ９から電位Φ０が印加されているとする。このとき、トランジスタＴｒ９の電流電圧特性が、図３に示すトランジスタＴｒ［Φ０］の電流電圧特性となる。
【００９６】
ここで、高レベル電位をＶｈｉｇｈとし、出力端子Ｏｕｔ１の電位をＶｘとする。なお、ＮＯＴ回路２０１の構成上、ＶｘはＶｈｉｇｈよりも低い電位となる。このとき、トランジスタＴｒ９のソースは第１端子となり、トランジスタＴｒ９の第１端子と、トランジスタＴｒ９のゲートと、は等電位であるため、ゲート−ソース電圧Ｖｇｓは０Ｖとなる。したがって、トランジスタＴｒ［Φ０］の電流電圧特性となっているトランジスタＴｒ９は、ゲート−ソース電圧Ｖｇｓが０Ｖとなるので、非導通状態となる。
【００９７】
次に、トランジスタＴｒ９のバックゲートに配線ＢＧ９から電位Φ２が印加されたとき、トランジスタＴｒ９の電流電圧特性が、図３に示すトランジスタＴｒ［Φ２］の電流電圧特性となる。つまり、トランジスタＴｒ９は、ゲート−ソース電圧Ｖｇｓが０Ｖとなっているので、導通状態となる。
【００９８】
したがって、トランジスタＴｒ９の第１端子と第２端子の間に電流が流れる。このとき、トランジスタＴｒ９のドレイン−ソース電圧Ｖｄｓは、下式で表せる。
【００９９】
【数１】
2017108397.tif 000004
【０１００】
ところで、トランジスタＴｒ９のしきい値電圧Ｖｔｈとゲート−ソース電圧Ｖｇｓの関係は、トランジスタＴｒ９が導通状態となっているので、Ｖｇｓ−Ｖｔｈ＞０となる。トランジスタＴｒ９は飽和領域で動作する場合、Ｖｄｓ＞Ｖｇｓ−Ｖｔｈの式を満たすので、Ｖｄｓ＝Ｖｈｉｇｈ−Ｖｘ＞０及びＶｇｓ＝０より、下式が得られる。
【０１０１】
【数２】
2017108397.tif 000005
【０１０２】
出力端子Ｏｕｔ１の出力先に高レベル電位、又は低レベル電位を供給する配線が接続されていないとする場合、出力端子Ｏｕｔ１の電位Ｖｘは、配線ＶＨが与える高レベル電位Ｖｈｉｇｈによって、時間経過で上昇する。電位Ｖｘが高くなる場合、Ｖｄｓ＝Ｖｈｉｇｈ−Ｖｘより、トランジスタＴｒ９のドレイン−ソース電圧Ｖｄｓが低くなることが分かる。そして、時間経過によって最終的に、ドレイン−ソース電圧Ｖｄｓはピンチオフ電圧まで低下する。ピンチオフ電圧では、Ｖｄｓ＝Ｖｇｓ−Ｖｔｈの関係が成り立つので、Ｖｄｓ＝Ｖｈｉｇｈ−Ｖｘ及びＶｇｓ＝０より下式が得られる。
【０１０３】
【数３】
2017108397.tif 000006
【０１０４】
なお、Ｖｔｈ≦０なので、Ｖｈｉｇｈ≧Ｖｈｉｇｈ＋Ｖｔｈとなる。このことから、出力端子Ｏｕｔ１の電位は、高レベル電位からトランジスタＴｒ９のしきい値電圧分低下した電位となることが分かる。また、しきい値電圧が０Ｖであれば、出力端子Ｏｕｔ１の電位は、Ｖｈｉｇｈとなる。
【０１０５】
このように、入力端子Ｉｎ１に入力される電位に応じて、トランジスタＴｒ９のバックゲートの電位を変更することによって、ＣＭＯＳ構成でなくてもＮＯＴ回路を構成することができる。
【０１０６】
なお、ＮＯＴ回路２０１の有するトランジスタＴｒ９及びトランジスタＴｒ１０に流れる電流量の制御方法は、上述に限定されない。例えば、時刻Ｔ２以降において、配線ＢＧ９に印加する電位をΦ２でなく、Φ１よりも大きくΦ２よりも小さい電位としてもよい。この電位の印加は、ＮＯＴ回路２０１を高速に駆動する必要がないときに、行うのが有効である。つまり、ＮＯＴ回路２０１を高速に駆動する必要がない場合に、配線ＢＧ９に印加する電位をΦ１よりも大きくΦ２よりも小さい電位にすることによって、消費電力を低減することができる。
【０１０７】
〔ＮＡＮＤ回路〕
図６（Ｂ）にＮＡＮＤ回路の構成例を示す。
【０１０８】
ＮＡＮＤ回路２０２Ａは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、トランジスタＴｒ１３と、を有している。加えて、トランジスタＴｒ１１のチャネル幅は、トランジスタＴｒ１２及びトランジスタＴｒ１３のチャネル幅よりも小さいものとする。
【０１０９】
トランジスタＴｒ１３のゲートは、入力端子Ｉｎ２Ｂと電気的に接続され、トランジスタＴｒ１３の第１端子は、トランジスタＴｒ１２の第１端子と電気的に接続され、トランジスタＴｒ１３の第２端子は、低レベル電位を与える配線ＶＬと電気的に接続されている。トランジスタＴｒ１２のゲートは、入力端子Ｉｎ２Ａと電気的に接続され、トランジスタＴｒ１２の第２端子は、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１１のゲートと、出力端子Ｏｕｔ２と、に電気的に接続されている。トランジスタＴｒ１１の第２端子は、高レベル電位を与える配線ＶＨと電気的に接続されている。
【０１１０】
次に、ＮＡＮＤ回路２０２Ａの動作例について説明する。
【０１１１】
図７（Ｂ）に、ＮＡＮＤ回路２０２Ａの動作例のタイミングチャートを示す。時刻Ｔ１から時刻Ｔ２までの間では、ＮＡＮＤ回路２０２Ａがスタンバイとなっている状態を示しており、配線ＢＧ１１乃至配線ＢＧ１３にはそれぞれ電位Φ０が印加されている。つまり、トランジスタＴｒ１１乃至トランジスタＴｒ１３は、それぞれ図３に示すトランジスタＴｒ［Φ０］の電流電圧特性で動作する。このような状態で、入力端子Ｉｎ２Ａ及び入力端子Ｉｎ２Ｂに高レベル電位を入力しても、トランジスタＴｒ１１乃至トランジスタＴｒ１３はノーマリーオフ状態となっているので、トランジスタＴｒ１１乃至トランジスタＴｒ１３のそれぞれのソース−ドレイン間に電流は流れない。このため、出力端子Ｏｕｔ２に出力される電位は不定となる。図７（Ｂ）では、この出力端子Ｏｕｔ２の不定の電位をハッチングで示している。
【０１１２】
時刻Ｔ２以降では、ＮＡＮＤ回路２０２Ａが駆動している状態を示している。時刻Ｔ２において、配線ＢＧ１１には電位Φ２が印加され、配線ＢＧ１２及び配線ＢＧ１３にはそれぞれ電位Φ１が印加される。これにより、トランジスタＴｒ１１は、トランジスタＴｒ［Φ２］の電流電圧特性で動作し、トランジスタＴｒ１２及びトランジスタＴｒ１３は、それぞれ図３に示すトランジスタＴｒ［Φ１］の電流電圧特性で動作する。また、入力端子Ｉｎ２Ａ及び入力端子Ｉｎ２Ｂには引き続き、高レベル電位が入力されている。そのため、トランジスタＴｒ１２及びトランジスタＴｒ１３のそれぞれのソース−ドレイン間に電流が流れる。また、トランジスタＴｒ１１のゲートと第１端子は等電位となっており、かつトランジスタＴｒ１１の電流電圧特性は、図３に示すトランジスタＴｒ［Φ２］の電流電圧特性となっているため、トランジスタＴｒ１１は導通状態となる。ここで、トランジスタＴｒ１１のチャネル幅はトランジスタＴｒ１２及びトランジスタＴｒ１３のチャネル幅よりも小さいため、トランジスタＴｒ１１よりもトランジスタＴｒ１２及びトランジスタＴｒ１３に流れる電流が大きくなる。そのため、出力端子Ｏｕｔ２の電位は、トランジスタＴｒ１３の第２端子に接続されている配線ＶＬの電位に傾くため、出力端子Ｏｕｔ２に低レベル電位が出力される。
【０１１３】
時刻Ｔ３において、入力端子Ｉｎ２Ａに低レベル電位が印加され、入力端子Ｉｎ２Ｂには時刻Ｔ３以前から引き続き高レベル電位が印加されている。トランジスタＴｒ１２は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため、非導通状態となる。また、トランジスタＴｒ１１のゲートと第１端子は等電位となっており、かつトランジスタＴｒ１１の電流電圧特性はトランジスタＴｒ［Φ２］の電流電圧特性となっているため、トランジスタＴｒ１１は時刻Ｔ３以前から導通状態となっている。これにより、出力端子Ｏｕｔ２の電位は、トランジスタＴｒ１１の第２端子に接続されている配線ＶＨの電位に傾くため、出力端子Ｏｕｔ２に出力される電位は、高レベル電位からトランジスタＴｒ１１のしきい値電圧Ｖｔｈ分低下した電位となる。
【０１１４】
時刻Ｔ４において、入力端子Ｉｎ２Ａに高レベル電位が印加され、入力端子Ｉｎ２Ｂに低レベル電位が入力される。トランジスタＴｒ１３は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため、非導通状態となっている。そのため、出力端子Ｏｕｔ２には、時刻Ｔ４以前から引き続き、高レベル電位からトランジスタＴｒ１１のしきい値電圧Ｖｔｈ分低下した電位が出力される。
【０１１５】
時刻Ｔ５において、入力端子Ｉｎ２Ａに低レベル電位が印加され、入力端子Ｉｎ２Ｂには時刻Ｔ５以前から引き続き低レベル電位が入力されている。このため、トランジスタＴｒ１２及びトランジスタＴｒ１３は、それぞれ非導通状態となっている。したがって、出力端子Ｏｕｔ２には、時刻Ｔ５以前から引き続き、高レベル電位からトランジスタＴｒ１１のしきい値電圧Ｖｔｈ分低下した電位が出力される。
【０１１６】
時刻Ｔ６において、入力端子Ｉｎ２Ａ及び入力端子Ｉｎ２Ｂに高レベル電位が再度印加される。この入力の内容は、時刻Ｔ２から時刻Ｔ３までの間のと、同じ入力内容となっているため、時刻Ｔ６から時刻Ｔ７までの間の動作は、時刻Ｔ２から時刻Ｔ３までの間と同じ動作が行われる。すなわち、出力端子Ｏｕｔ２から、時刻Ｔ２から時刻Ｔ３までの間の出力と同様に、低レベル電位が出力される。
【０１１７】
なお、電位Φ２を、トランジスタＴｒのしきい値電圧を０Ｖにする電位としたとき、時刻Ｔ３から時刻Ｔ６までの間において、出力端子Ｏｕｔ２に出力される電位は、高レベル電位まで昇圧することができる。つまり、電位Φ２を、トランジスタＴｒのしきい値電圧を０Ｖにする電位に設定することによって、出力端子Ｏｕｔ２に出力される電位をしきい値電圧の低下無しで、高レベル電位にすることができる。
【０１１８】
このように、入力端子Ｉｎ２Ａ、及び入力端子Ｉｎ２Ｂに入力される電位に応じて、トランジスタＴｒ１１のバックゲートの電位を変更することによって、ＣＭＯＳ構成でなくてもＮＡＮＤ回路を構成することができる。
【０１１９】
なお、ＮＡＮＤ回路２０２Ａの有するトランジスタＴｒ１１乃至トランジスタＴｒ１３に流れる電流量の制御方法は、上述に限定されない。例えば、時刻Ｔ２以降において、配線ＢＧ１１に印加する電位をΦ２でなく、Φ１よりも大きくΦ２よりも小さい電位としてもよい。この電位の印加は、ＮＡＮＤ回路２０２Ａを高速に駆動する必要がないときに、行うのが有効である。つまり、ＮＡＮＤ回路２０２Ａを高速に駆動する必要がない場合に、配線ＢＧ１１に印加する電位をΦ１よりも大きくΦ２よりも小さい電位にすることによって、消費電力を低減することができる。
【０１２０】
また、配線ＢＧ１２及び配線ＢＧ１３に与える電位を等しくしたい場合、ＮＡＮＤ回路の構成を図６（Ｃ）に示すＮＡＮＤ回路２０２Ｂとしてもよい。ＮＡＮＤ回路２０２Ｂにおいて、トランジスタＴｒ１２のバックゲートと、トランジスタＴｒ１３のバックゲートと、は配線ＢＧ１２と電気的に接続されている。このため、トランジスタＴｒ１２と、トランジスタＴｒ１３と、のしきい値電圧を、配線ＢＧ１２を介して、電位を与えることによって、同時に調整することができる。
【０１２１】
〔ＮＯＲ回路〕
図６（Ｄ）にＮＯＲ回路の構成例を示す。
【０１２２】
ＮＯＲ回路２０３Ａは、トランジスタＴｒ１４と、トランジスタＴｒ１５と、トランジスタＴｒ１６と、を有している。加えて、トランジスタＴｒ１６のチャネル幅は、トランジスタＴｒ１４及びトランジスタＴｒ１５のチャネル幅よりも小さいものとする。
【０１２３】
トランジスタＴｒ１４のゲートは、入力端子Ｉｎ３Ａと電気的に接続され、トランジスタＴｒ１４の第１端子は、トランジスタＴｒ１５の第１端子と、トランジスタＴｒ１６の第１端子と、トランジスタＴｒ１６のゲートと、出力端子Ｏｕｔ３と、に電気的に接続され、トランジスタＴｒ１４の第２端子は、低レベル電位を与える配線ＶＬと電気的に接続されている。トランジスタＴｒ１５のゲートは、入力端子Ｉｎ３Ｂと電気的に接続され、トランジスタＴｒ１５の第２端子は、低レベル電位を与える配線ＶＬと電気的に接続されている。トランジスタＴｒ１６の第２端子は、高レベル電位を与える配線ＶＨと電気的に接続されている。
【０１２４】
次に、ＮＯＲ回路２０３Ａの動作例について説明する。
【０１２５】
図８に、ＮＯＲ回路２０３Ａの動作例のタイミングチャートを示す。時刻Ｔ１から時刻Ｔ２までの間では、ＮＯＲ回路２０３Ａがスタンバイとなっている状態を示しており、配線ＢＧ１４乃至配線ＢＧ１６にはそれぞれ電位Φ０が印加されている。つまり、トランジスタＴｒ１４乃至トランジスタＴｒ１６は、それぞれ図３に示すトランジスタＴｒ［Φ０］の電流電圧特性で動作する。このような状態で、入力端子Ｉｎ３Ａ及び入力端子Ｉｎ３Ｂの両方に高レベル電位を入力しても、トランジスタＴｒ１４乃至トランジスタＴｒ１６のそれぞれのソース−ドレイン間に電流は流れない。このため、出力端子Ｏｕｔ３に出力される電位は、不定となる。図８では、この出力端子Ｏｕｔ３の不定の電位をハッチングで示している。
【０１２６】
時刻Ｔ２以降では、ＮＯＲ回路２０３Ａが駆動している状態を示している。時刻Ｔ２において、配線ＢＧ１４及び配線ＢＧ１５には電位Φ１が印加され、配線ＢＧ１６には電位Φ２が印加される。これにより、トランジスタＴｒ１４及びトランジスタＴｒ１５は、それぞれ図３に示すトランジスタＴｒ［Φ１］の電流電圧特性で動作する。また、入力端子Ｉｎ３Ａ及び入力端子Ｉｎ３Ｂには引き続き、高レベル電位が入力される。そのため、トランジスタＴｒ１４及びトランジスタＴｒ１５のそれぞれのソース−ドレイン間に電流が流れる。また、トランジスタＴｒ１６のゲートと第１端子は等電位となっており、トランジスタＴｒ１６の電流電圧特性は、図３に示すトランジスタＴｒ［Φ２］の電流電圧特性となっているため、トランジスタＴｒ１６は導通状態となる。ここで、トランジスタＴｒ１６のチャネル幅はトランジスタＴｒ１４及びトランジスタＴｒ１５のチャネル幅よりも小さいため、トランジスタＴｒ１６よりもトランジスタＴｒ１４及びトランジスタＴｒ１５に流れる電流が大きくなる。そのため、出力端子Ｏｕｔ３の電位は、トランジスタＴｒ１４及びトランジスタＴｒ１５に接続されている配線ＶＬの電位に傾くため、出力端子Ｏｕｔ３に低レベル電位が出力される。
【０１２７】
時刻Ｔ３において、入力端子Ｉｎ３Ａに低レベル電位が印加され、入力端子Ｉｎ３Ｂには時刻Ｔ３以前から引き続き高レベル電位が印加されている。トランジスタＴｒ１４は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため非導通状態となり、トランジスタＴｒ１５は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため導通状態となる。また、トランジスタＴｒ１６は、時刻Ｔ３以前から引き続き導通状態となっているため、時刻Ｔ３から時刻Ｔ４までの出力端子Ｏｕｔ３の電位は、時刻Ｔ２から時刻Ｔ３までの出力端子Ｏｕｔ３の電位と変わらず、低レベル電位となる。
【０１２８】
時刻Ｔ４において、入力端子Ｉｎ３Ａに高レベル電位が印加され、入力端子Ｉｎ３Ｂには低レベル電位が印加されている。トランジスタＴｒ１４は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため導通状態となり、トランジスタＴｒ１５は、図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため非導通状態となる。また、トランジスタＴｒ１６は、時刻Ｔ３以前から引き続き導通状態となっているため、時刻Ｔ４から時刻Ｔ５までの出力端子Ｏｕｔ３の電位は、時刻Ｔ２から時刻Ｔ３までの出力端子Ｏｕｔ３の電位、又は時刻Ｔ３から時刻Ｔ４までの出力端子Ｏｕｔ３の電位と変わらず、低レベル電位となる。
【０１２９】
時刻Ｔ５において、入力端子Ｉｎ３Ａに低レベル電位が印加され、入力端子Ｉｎ３Ｂには時刻Ｔ３以前から引き続き低レベル電位が印加されている。トランジスタＴｒ１４及びトランジスタＴｒ１５は、それぞれ図３に示すトランジスタＴｒ［Φ１］の電流電圧特性となっているため非導通状態となる。また、トランジスタＴｒ１６のゲートと第１端子は等電位となっており、かつトランジスタＴｒ１６の電流電圧特性はトランジスタＴｒ［Φ２］の電流電圧特性となっているため、トランジスタＴｒ１６は時刻Ｔ３以前から導通状態となっている。これにより、出力端子Ｏｕｔ３の電位は、トランジスタＴｒ１６の第２端子に接続されている配線ＶＨの電位に傾くため、出力端子Ｏｕｔ３に出力される電位は、高レベル電位からトランジスタＴｒ１６のしきい値電圧Ｖｔｈ分低下した電位となる。
【０１３０】
時刻Ｔ６において、入力端子Ｉｎ３Ａ及び入力端子Ｉｎ３Ｂに高レベル電位が再度印加される。この入力の内容は、時刻Ｔ２から時刻Ｔ３までの間のと、同じ入力内容となっているため、時刻Ｔ６から時刻Ｔ７までの間の動作は、時刻Ｔ２から時刻Ｔ３までの間と同じ動作が行われる。すなわち、出力端子Ｏｕｔ３から、時刻Ｔ２から時刻Ｔ３までの間の出力と同様に、低レベル電位が出力される。
【０１３１】
なお、電位Φ２を、トランジスタＴｒのしきい値電圧を０Ｖにする電位としたとき、時刻Ｔ５から時刻Ｔ６までの間において、出力端子Ｏｕｔ３に出力される電位は、高レベル電位まで昇圧することができる。つまり、電位Φ２を、トランジスタＴｒのしきい値電圧を０Ｖにする電位に設定することによって、出力端子Ｏｕｔ３に出力される電位をしきい値電圧の低下無しで、高レベル電位にすることができる。
【０１３２】
このように、入力端子Ｉｎ３Ａ、及び入力端子Ｉｎ３Ｂに入力される電位に応じて、トランジスタＴｒ１６のバックゲートの電位を変更することによって、ＣＭＯＳ構成でなくてもＮＯＲ回路を構成することができる。
【０１３３】
なお、ＮＯＲ回路２０３Ａの有するトランジスタＴｒ１４乃至トランジスタＴｒ１６に流れる電流量の制御方法は、上述に限定されない。例えば、時刻Ｔ２以降において、配線ＢＧ１６に印加する電位をΦ２でなく、Φ１よりも大きくΦ２よりも小さい電位としてもよい。この電位の印加は、ＮＯＲ回路２０３Ａを高速に駆動する必要がないときに、行うのが有効である。つまり、ＮＯＲ回路２０３Ａを高速に駆動する必要がない場合に、配線ＢＧ１６に印加する電位をΦ１よりも大きくΦ２よりも小さい電位にすることによって、消費電力を低減することができる。
【０１３４】
また、配線ＢＧ１４及び配線ＢＧ１５に与える電位を等しくしたい場合、ＮＯＲ回路の構成を図６（Ｅ）に示すＮＯＲ回路２０３Ｂとしてもよい。ＮＯＲ回路２０３Ｂにおいて、トランジスタＴｒ１４のバックゲートと、トランジスタＴｒ１５のバックゲートと、は配線ＢＧ１４と電気的に接続されている。このため、トランジスタＴｒ１４と、トランジスタＴｒ１５と、のしきい値電圧を、配線ＢＧ１４を介して、電位を与えることによって、同時に調整することができる。
【０１３５】
＜＜デコーダ回路＞＞
図９に、デコーダ回路の構成例を示す。デコーダ回路４０１は、３ビットの制御信号によって、８つの出力端子のいずれか一から、信号を出力する回路である。デコーダ回路４０１は、セレクタ回路３２１［１］乃至セレクタ回路３２１［７］と、外部入力端子Ａ０、Ａ０ｂ、Ａ１、Ａ１ｂ、Ａ２、Ａ２ｂと、外部出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７と、を有している。
【０１３６】
なお、本明細書では、セレクタ回路３２１［１］乃至セレクタ回路３２１［７］及び今後記載するセレクタ回路３２１［ａ］（ａは８以上の整数）を総称として、セレクタ回路３２１と記載する。
【０１３７】
なお、図９において、外部出力端子Ｙ０乃至外部出力端子Ｙ７について、それぞれ２進数表記で０００乃至１１１の番号を括弧書きで付与している。
【０１３８】
外部入力端子Ａ０ｂには、外部入力端子Ａ０に入力される信号に対して、反転された信号が入力される。例えば、外部入力端子Ａ０に高レベル電位が入力されたとき、外部入力端子Ａ０ｂには低レベル電位が入力される。同様に、外部入力端子Ａ１ｂには、外部入力端子Ａ１に入力される信号に対して、反転された信号が入力され、外部入力端子Ａ２ｂには、外部入力端子Ａ２に入力される信号に対して、反転された信号が入力される。このように、デコーダ回路４０１は、ある信号を供給する外部入力端子と、該信号の反転信号を供給する外部入力端子と、を一組として、全部で三組有している。
【０１３９】
セレクタ回路３２１［１］乃至セレクタ回路３２１［７］は、それら全てに入力端子ＩＴ、出力端子ＯＴ１、出力端子ＯＴ２、制御端子ＣＴ１、制御端子ＣＴ２を有する。なお、図９では、セレクタ回路３２１［１］にのみ、これらの端子の符号を付しており、セレクタ回路３２１［２］乃至セレクタ回路３２１［７］については、これらの端子の符号は省略している。
【０１４０】
なお、セレクタ回路３２１［１］乃至セレクタ回路３２１［７］は、制御端子ＣＴ１に高レベル電位が印加されたときに（制御端子ＣＴ２に低レベル電位が印加されたときに）、入力端子ＩＴに入力された信号を出力端子ＯＴ１に出力する機能を有する。また、セレクタ回路３２１［１］乃至セレクタ回路３２１［７］は、制御端子ＣＴ２に高レベル電位が印加されたときに（制御端子ＣＴ１に低レベル電位が印加されたときに）、入力端子ＩＴに入力された信号を出力端子ＯＴ２に出力する機能を有する。
【０１４１】
セレクタ回路３２１［１］の入力端子ＩＴは、高レベル電位を与える配線ＶＨと電気的に接続され、セレクタ回路３２１［１］の制御端子ＣＴ１は、外部入力端子Ａ２ｂと電気的に接続され、セレクタ回路３２１［１］の制御端子ＣＴ２は、外部入力端子Ａ２と電気的に接続されている。セレクタ回路３２１［１］の出力端子ＯＴ１は、セレクタ回路３２１［２］の入力端子ＩＴと電気的に接続されている。セレクタ回路３２１［１］の出力端子ＯＴ２は、セレクタ回路３２１［３］の入力端子ＩＴに電気的に接続されている。なお、状況に応じて、又は、場合によっては、セレクタ回路３２１［１］の入力端子ＩＴは、高レベル電位を与える配線ＶＨではなく、低レベル電位を与える配線と電気的に接続してもよい。
【０１４２】
セレクタ回路３２１［２］及びセレクタ回路３２１［３］のそれぞれの制御端子ＣＴ１は、外部入力端子Ａ１ｂと電気的に接続され、セレクタ回路３２１［２］及びセレクタ回路３２１［３］のそれぞれの制御端子ＣＴ２は、外部入力端子Ａ１と電気的に接続されている。セレクタ回路３２１［２］の出力端子ＯＴ１は、セレクタ回路３２１［４］の入力端子ＩＴと電気的に接続され、セレクタ回路３２１［２］の出力端子ＯＴ２は、セレクタ回路３２１［５］の入力端子ＩＴと電気的に接続されている。セレクタ回路３２１［３］の出力端子ＯＴ１は、セレクタ回路３２１［６］の入力端子ＩＴと電気的に接続され、セレクタ回路３２１［３］の出力端子ＯＴ２は、セレクタ回路３２１［７］の入力端子ＩＴと電気的に接続されている。
【０１４３】
セレクタ回路３２１［４］乃至セレクタ回路３２１［７］のそれぞれの制御端子ＣＴ１は、外部入力端子Ａ０ｂと電気的に接続され、セレクタ回路３２１［４］乃至セレクタ回路３２１［７］のそれぞれの制御端子ＣＴ２は、外部入力端子Ａ０と電気的に接続されている。セレクタ回路３２１［４］の出力端子ＯＴ１は、外部出力端子Ｙ０と電気的に接続され、セレクタ回路３２１［４］の出力端子ＯＴ２は、外部出力端子Ｙ１と電気的に接続されている。セレクタ回路３２１［５］の出力端子ＯＴ１は、外部出力端子Ｙ２と電気的に接続され、セレクタ回路３２１［５］の出力端子ＯＴ２は、外部出力端子Ｙ３と電気的に接続されている。セレクタ回路３２１［６］の出力端子ＯＴ１は、外部出力端子Ｙ４と電気的に接続され、セレクタ回路３２１［６］の出力端子ＯＴ２は、外部出力端子Ｙ５と電気的に接続されている。セレクタ回路３２１［７］の出力端子ＯＴ１は、外部出力端子Ｙ６と電気的に接続され、セレクタ回路３２１［７］の出力端子ＯＴ２は、外部出力端子Ｙ７と電気的に接続されている。
【０１４４】
上記より、デコーダ回路４０１は、外部入力端子２個を１組として、合計３組有しているので、セレクタ回路３２１［１］乃至セレクタ回路３２１［７］を３列に分けた構成となっている。そして、デコーダ回路４０１のｎ列目は、２ｎ−１個のセレクタ回路３２１を有している（ここでのｎは１以上３以下の整数である。）。１列目のセレクタ回路３２１［１］の入力端子ＩＴは、高レベル電位を与える配線ＶＨと電気的に接続され、３列目のセレクタ回路３２１［４］乃至セレクタ回路３２１［７］のそれぞれの出力端子ＯＴ１、又は出力端子ＯＴ２は、外部出力端子Ｙ０乃至外部出力端子Ｙ７と電気的に接続されている。
【０１４５】
デコーダ回路４０１は、外部入力端子Ａ０、Ａ０ｂ、Ａ１、Ａ１ｂ、Ａ２、Ａ２ｂのそれぞれに電位を印加することによって、外部出力端子Ｙ０乃至外部出力端子Ｙ７のいずれか一から、高レベル電位を出力する構成となっている。
【０１４６】
例えば、外部入力端子Ａ０に高レベル電位、外部入力端子Ａ１に低レベル電位、外部入力端子Ａ２に高レベル電位を入力したとき、外部入力端子Ａ０ｂには低レベル電位が入力され、外部入力端子Ａ１ｂには高レベル電位が入力され、外部入力端子Ａ２ｂに低レベル電位が入力される。このとき、セレクタ回路３２１［１］は出力端子ＯＴ２から信号を出力し、セレクタ回路３２１［３］は出力端子ＯＴ１から信号を出力し、セレクタ回路３２１［６］は出力端子ＯＴ２から信号を出力する。つまり、外部入力端子Ａ０に高レベル電位、外部入力端子Ａ１に低レベル電位、外部入力端子Ａ２に高レベル電位を入力することによって、外部出力端子Ｙ５が選択され、配線ＶＨから外部出力端子Ｙ５に高レベル電位が与えられる。
【０１４７】
ここで、外部入力端子Ａ２、Ａ１、Ａ０のそれぞれにおいて、高レベル電位を”１”と、低レベル電位を”０”と表記する。上述の例では、外部入力端子Ａ２、Ａ１、Ａ０には、それぞれ”１”、”０”、”１”の電位が入力されたと換言できる。つまり、外部入力電位である”１”、”０”、”１”は、外部出力端子Ｙ５の括弧書きの番号（１０１）に該当している。このように、外部入力端子Ａ２、Ａ１、Ａ０の順に電位の高低を”１”又は”０”と表記することによって、その２進数の値から高レベル電位を出力する外部出力端子Ｙ０乃至外部出力端子Ｙ７のいずれかを判断できる。
【０１４８】
上述のとおり、外部入力端子Ａ０、Ａ１、Ａ２のそれぞれに高レベル電位、又は低レベル電位を入力することで、その組み合わせによって、高レベル電位を出力する外部出力端子Ｙ０乃至外部出力端子Ｙ７のいずれか一を選択することができる。
【０１４９】
ここで、セレクタ回路３２１［１］乃至セレクタ回路３２１［７］の回路構成について説明する。
【０１５０】
図１０（Ａ）にセレクタ回路３２１の構成例を示す。セレクタ回路３２１は、トランジスタＴｒ１７［１］と、トランジスタＴｒ１７［２］と、を有する。
【０１５１】
トランジスタＴｒ１７［１］の第１端子は、入力端子ＩＴと、トランジスタＴｒ１７［２］の第１端子と、に電気的に接続され、トランジスタＴｒ１７［１］の第２端子は、出力端子ＯＴ１と電気的に接続され、トランジスタＴｒ１７［１］のゲートは、制御端子ＣＴ１と電気的に接続されている。トランジスタＴｒ１７［２］の第２端子は、出力端子ＯＴ２と電気的に接続され、トランジスタＴｒ１７［２］のゲートは、制御端子ＣＴ２と電気的に接続されている。トランジスタＴｒ１７［１］のバックゲートは、配線ＢＧ１７［１］と電気的に接続され、トランジスタＴｒ１７［２］のバックゲートは、配線ＢＧ１７［２］と電気的に接続されている。
【０１５２】
前述したとおり、制御端子ＣＴ１には、制御端子ＣＴ２に入力される信号に対して、反転された信号が入力されるようにする。これにより、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］について、一方を導通状態、かつ他方を非導通状態にすることができる。よって、入力端子ＩＴに入力された信号を、制御端子ＣＴ１及び制御端子ＣＴ２の信号に応じて、出力端子ＯＴ１又は出力端子ＯＴ２のどちらかに出力することができる。
【０１５３】
デコーダ回路４０１が動作を行うとき、セレクタ回路３２１において、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち一方が導通状態となり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち他方が非導通状態となる。導通状態となるトランジスタは、トランジスタＴｒ［Φ１］の電流電圧特性で動作を行い、非導通状態となるトランジスタは、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の一方のバックゲートには、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の一方がトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］及び配線ＢＧ１７［２］の一方から印加し、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の他方のバックゲートには、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の他方がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］及び配線ＢＧ１７［２］の他方から印加すればよい。
【０１５４】
このように、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の導通状態又は非導通状態の制御、又はトランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］に流れる電流量を制御することができる。
【０１５５】
また、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］に流れる電流量を増加させたい場合、セレクタ回路３２１の代わりに、図１０（Ｂ）に示すセレクタ回路３２２を用いてもよい。セレクタ回路３２２は、トランジスタＴｒ１７［１］のバックゲートが制御端子ＣＴ１と電気的に接続され、トランジスタＴｒ１７［２］のバックゲートが制御端子ＣＴ２と電気的に接続されている。セレクタ回路３２２のそれ以外の接続構成は、セレクタ回路３２１と同じであるが、トランジスタＴｒ１７［１］のバックゲート及びトランジスタＴｒ１７［２］のバックゲートは、それぞれ配線ＢＧ１７［１］及び配線ＢＧ１７［２］と接続されていない。このような構成にすることによって、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］が導通状態のとき、導通状態となっているトランジスタのソース−ドレイン間電流を増加させることができる。
【０１５６】
なお、本発明の一態様に係るデコーダ回路は、図９に示したデコーダ回路４０１の構成に限定されない。図９に示したデコーダ回路４０１は、外部出力端子の数を２３個としたが、２ｋ個としてもよい（ｋは１以上で３ではない整数）。この場合、セレクタ回路３２１の数は２ｋ−１個となり、外部入力端子の数は２ｋ個となり、その接続構成は、完全二分木構造となる。
【０１５７】
例えば、ｋ＝２のとき、図１１に示すデコーダ回路４０２の構成となる。デコーダ回路４０２は、セレクタ回路３２１［１］乃至セレクタ回路３２１［３］と、４個の外部入力端子（外部入力端子Ａ０、Ａ０ｂ、Ａ１、Ａ１ｂ）と、４個の外部出力端子（外部出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３）と、を有する。なお、図１１では、セレクタ回路３２１［１］にのみ、入力端子ＩＴ、出力端子ＯＴ１、出力端子ＯＴ２、制御端子ＣＴ１、制御端子ＣＴ２の符号を付しており、セレクタ回路３２１［２］及びセレクタ回路３２１［３］については、それらの端子の符号は省略している。また、デコーダ回路４０２は、外部入力端子２個を１組として、合計２組有しているので、セレクタ回路３２１［１］乃至セレクタ回路３２１［３］を２列に分けた構成となっている。そして、デコーダ回路４０２のｎ列目は、２ｎ−１個のセレクタ回路３２１を有している（ここでのｎは１以上２以下の整数である。）。１列目のセレクタ回路３２１［１］の入力端子ＩＴは、高レベル電位を与える配線ＶＨと電気的に接続され、２列目のセレクタ回路３２１［２］及びセレクタ回路３２１［３］のそれぞれの出力端子ＯＴ１、又は出力端子ＯＴ２は、外部出力端子Ｙ０乃至外部出力端子Ｙ３と電気的に接続されている。また、図１１において、外部出力端子Ｙ０乃至外部出力端子Ｙ３にそれぞれ２進数表記で００乃至１１の番号を括弧書きで付与している。上述と同様に、この２進数表記の左から１桁目が外部入力端子Ａ１の電位の高低を示し、左から２桁目が外部入力端子Ａ０の電位の高低を示している。
【０１５８】
デコーダ回路４０２が動作を行うとき、セレクタ回路３２１において、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうちの一方が導通状態となり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうちの他方が非導通状態となる。導通状態となるトランジスタは、トランジスタＴｒ［Φ１］の電流電圧特性で動作を行い、非導通状態となるトランジスタは、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の一方のバックゲートには、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の一方がトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］又は配線ＢＧ１７［２］の一方から印加し、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の他方のバックゲートには、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の他方がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］又は配線ＢＧ１７［２］の他方から印加すればよい。
【０１５９】
このように、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の導通状態又は非導通状態の制御、又はトランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］に流れる電流量を制御することができる。
【０１６０】
また、例えば、ｋ＝４のとき、図１２に示すデコーダ回路４０３のような構成となる。デコーダ回路４０３は、セレクタ回路３２１［１］乃至セレクタ回路３２１［１５］と、８個の外部入力端子（外部入力端子Ａ０、Ａ０ｂ、Ａ１、Ａ１ｂ、Ａ２、Ａ２ｂ、Ａ３、Ａ３ｂ）と、１６個の外部出力端子（外部出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９、Ｙ１０、Ｙ１１、Ｙ１２、Ｙ１３、Ｙ１４、Ｙ１５）と、を有する。なお、図１２では、セレクタ回路３２１［１］にのみ、入力端子ＩＴ、出力端子ＯＴ１、出力端子ＯＴ２、制御端子ＣＴ１、制御端子ＣＴ２の符号を付しており、セレクタ回路３２１［２］乃至セレクタ回路３２１［１５］については、それらの端子の符号は省略している。また、デコーダ回路４０３は、外部入力端子２個を１組として、合計４組有しているので、セレクタ回路３２１［１］乃至セレクタ回路３２１［１５］を４列に分けた構成となっている。そして、デコーダ回路４０３のｎ列目は、２ｎ−１個のセレクタ回路３２１を有している（ここでのｎは１以上４以下の整数である。）。１列目のセレクタ回路３２１［１］の入力端子ＩＴは、高レベル電位を与える配線ＶＨと電気的に接続され、４列目のセレクタ回路３２１［８］乃至セレクタ回路３２１［１５］のそれぞれの出力端子ＯＴ１、又は出力端子ＯＴ２は、外部出力端子Ｙ０乃至外部出力端子Ｙ１５と電気的に接続されている。また、図１２において、外部出力端子Ｙ０乃至外部出力端子Ｙ１５にそれぞれ２進数表記で００００乃至１１１１の番号を括弧書きで付与している。上述と同様に、この２進数表記の左から１桁目が外部入力端子Ａ３の電位の高低を示し、左から２桁目が外部入力端子Ａ２の電位の高低を示し、左から３桁目が外部入力端子Ａ１の電位の高低を示し、左から４桁目が外部入力端子Ａ０の電位の高低を示している。
【０１６１】
デコーダ回路４０３が動作を行うとき、セレクタ回路３２１において、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうちの一方が導通状態となり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち他方が非導通状態となる。導通状態となるトランジスタは、トランジスタＴｒ［Φ１］の電流電圧特性で動作を行い、非導通状態となるトランジスタは、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の一方のバックゲートには、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の一方がトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］又は配線ＢＧ１７［２］の一方から印加し、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の他方のバックゲートには、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の他方がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］又は配線ＢＧ１７［２］の他方から印加すればよい。
【０１６２】
このように、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の導通状態又は非導通状態の制御、又はトランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］に流れる電流量を制御することができる。
【０１６３】
ここで、上記の原理を利用したデコーダ回路の構成例を、図１３に示す。デコーダ回路４０３ａは、デコーダ回路４０３と同様にｋ＝４のときのデコーダ回路である。ただし、図１２に示したデコーダ回路４０３の外部出力端子Ｙ０乃至外部出力端子Ｙ１５に付してある２進数表記は、図１３のデコーダ回路４０３ａでは、省略している。デコーダ回路４０３と異なる箇所は、外部入力端子Ａ０、Ａ０ｂ、Ａ１、Ａ１ｂに接続されているセレクタ回路が、セレクタ回路３２２になっている点である。デコーダ回路４０３ａは、高電位電源と電気的に接続されている配線ＶＨ側にセレクタ回路３２１を設け、外部出力端子Ｙ０乃至Ｙ１５側にセレクタ回路３２２を設けた構成としている。
【０１６４】
デコーダ回路４０１乃至デコーダ回路４０３のようなデコーダ回路の場合、外部出力端子数が多いほど、外部出力端子を選択するセレクタ回路３２１の数が必然的に多くなる。このとき、高電位電源から外部出力端子のいずれか一までに電流を流すとき、外部出力端子のいずれか一から出力される電圧は、配線ＶＨの電圧よりも低下している場合がある。
【０１６５】
デコーダ回路４０３ａは、外部出力端子側にセレクタ回路３２２を設けることによって、その電圧の低下を防ぐことができる。セレクタ回路３２２に有するトランジスタは、該トランジスタのゲートとバックゲートが電気的に接続されているため、該トランジスタが導通状態であるとき、該トランジスタのオン電流を高くすることができる。また、該トランジスタの電圧降下を小さくすることができるため、高電位電源から流れる信号を減衰せずに外部出力端子Ｙ０乃至Ｙ１５のいずれか一までに供給することができる。
【０１６６】
なお、セレクタ回路３２１及びセレクタ回路３２２の設置する個数については、デコーダ回路４０３ａの構成に限定せず、状況に応じて、又は、場合によって、構成を変更してもよい。例えば、デコーダ回路４０３のセレクタ回路３２１［１］乃至セレクタ回路３２１［１５］を全てセレクタ回路３２２に置き換えてもよい。また、ｋ＝４以外のデコーダ回路において、セレクタ回路３２２を所定の数設けて、残りのセレクタ回路として、セレクタ回路３２１を設けてもよい。
【０１６７】
なお、本発明の一態様に係るデコーダ回路は、図９に示したデコーダ回路４０１、図１１に示したデコーダ回路４０２、及び図１２に示したデコーダ回路４０３に限定されない。上述のデコーダ回路は、外部出力端子の数が２ｋ個となる構成であったが、外部出力端子数が２ｋ個でなくてもよい。この場合、ｐは２ｋより大きく２ｋ＋１未満の整数として、外部出力端子の数をｐ個としたとき、外部出力端子の数が２ｋ＋１個となるデコーダ回路を先に設計し、その後、外部出力端子の数がｐ個になるまで、該デコーダ回路からセレクタ回路３２１を取り除くようにすればよい。
【０１６８】
例えば、外部出力端子の数が１１個となるデコーダ回路を図１４に示す。デコーダ回路４０４は、セレクタ回路３２１［１］と、セレクタ回路３２１［２］と、セレクタ回路３２１［４］乃至セレクタ回路３２１［６］と、セレクタ回路３２１［８］乃至セレクタ回路３２１［１２］と、８個の外部入力端子（外部入力端子Ａ０、Ａ０ｂ、Ａ１、Ａ１ｂ、Ａ２、Ａ２ｂ、Ａ３、Ａ３ｂ）と、１１個の外部出力端子（外部出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９、Ｙ１０）と、を有する。なお、図１４では、セレクタ回路３２１［１］にのみ、入力端子ＩＴ、出力端子ＯＴ１、出力端子ＯＴ２、制御端子ＣＴ１、制御端子ＣＴ２の符号を付しており、残りのセレクタ回路については、それらの端子の符号は省略している。なお、デコーダ回路４０４は、先に説明した外部出力端子数が２４個であるデコーダ回路４０３から、セレクタ回路３２１［２］と、セレクタ回路３２１［７］と、セレクタ回路３２１［１３］乃至セレクタ回路３２１［１５］と、の計５個のセレクタ回路３２１を取り除いた構成となっている。また、デコーダ回路４０４は、デコーダ回路４０３と同様に、外部入力端子２個を１組として、合計４組有しているので、セレクタ回路３２１［１］と、セレクタ回路３２１［２］と、セレクタ回路３２１［４］乃至セレクタ回路３２１［６］と、セレクタ回路３２１［８］乃至セレクタ回路３２１［１２］と、を４列に分けた構成となっている。１列目のセレクタ回路３２１［１］の入力端子ＩＴは、高レベル電位を与える配線ＶＨと電気的に接続され、４列目のセレクタ回路３２１［８］乃至セレクタ回路３２１［１２］のそれぞれの出力端子ＯＴ１、又は出力端子ＯＴ２と、３列目のセレクタ回路３２１［６］の出力端子ＯＴ２は、外部出力端子Ｙ０乃至外部出力端子Ｙ１０と電気的に接続されている。また、図１４において、外部出力端子Ｙ０乃至Ｙ１０にそれぞれ２進数表記で００００乃至１０１０の番号を括弧書きで付与している。上述と同様に、この２進数表記の左から１桁目が外部入力端子Ａ３の電位の高低を示し、左から２桁目が外部入力端子Ａ２の電位の高低を示し、左から３桁目が外部入力端子Ａ１の電位の高低を示し、左から４桁目が外部入力端子Ａ０の電位の高低を示している。
【０１６９】
なお、セレクタ回路３２１が無く、外部入力端子と電気的に接続されていない領域（図１４では、領域ＺＮ１又は領域ＺＮ２）を介して、配線ＶＨから外部出力端子へ信号を伝達する場合、その外部入力端子の電位に関わらず、該当する桁の値は”０”となる。例えば、領域ＺＮ１では、外部入力端子Ａ２及び外部入力端子Ａ２ｂの電位によるトランジスタのスイッチングがないので、信号を出力する外部出力端子の番号の左から２桁目は”０”となる。つまり、外部出力端子Ｙ８、外部出力端子Ｙ９、外部出力端子Ｙ１０のそれぞれの番号の左から２桁目は、いずれも”０”となる。また、例えば、領域ＺＮ２では、外部入力端子Ａ０及び外部入力端子Ａ０ｂの電位によるトランジスタのスイッチングがないので、信号を出力する外部出力端子の番号の左から４桁目は”０”となる。つまり、外部出力端子Ｙ１０の番号の左から４番目は”０”となる。このように、セレクタ回路３２１を設けていない領域を有する列があり、その領域を介して信号を伝達した場合、その領域に該当する桁の値を”０”とすることによって、デコーダ回路４０３と同様に、外部出力端子を２進数表記で示すことができる。
【０１７０】
デコーダ回路４０４が動作を行うとき、セレクタ回路３２１において、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうちの一方が導通状態となり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち他方が非導通状態となる。導通状態となるトランジスタは、トランジスタＴｒ［Φ１］の電流電圧特性で動作を行い、非導通状態となるトランジスタは、トランジスタＴｒ［Φ０］の電流電圧特性で動作を行うのが好ましい。つまり、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の一方のバックゲートには、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の一方がトランジスタＴｒ［Φ１］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］又は配線ＢＧ１７［２］の一方から印加し、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の他方のバックゲートには、トランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］の他方がトランジスタＴｒ［Φ０］の電流電圧特性で動作するような電位を配線ＢＧ１７［１］又は配線ＢＧ１７［２］の他方から印加すればよい。
【０１７１】
このように、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］のそれぞれのバックゲートに所定の電位を印加することによって、トランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］の導通状態又は非導通状態の制御、又はトランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］に流れる電流量を制御することができる。
【０１７２】
なお、デコーダ回路４０１、デコーダ回路４０２、デコーダ回路４０３、デコーダ回路４０４の有するトランジスタＴｒ１７［１］及びトランジスタＴｒ１７［２］に流れる電流量の制御方法は、上述に限定されない。例えば、出力する信号の電位を高くしたい場合、セレクタ回路３２１のトランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち導通状態であるほうのトランジスタのバックゲートの電位をΦ１よりも高い電位にして、該トランジスタに流れる電流量を増やしてもよい。また、例えば、出力する信号の電位を低くしたい場合、セレクタ回路３２１のトランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち導通状態であるほうのトランジスタのバックゲートの電位をΦ１よりも低い電位にして、該トランジスタに流れる電流量を減らしてもよい。
【０１７３】
特に、ｎ列目又はｎ列目に近傍する列が有するセレクタ回路３２１において出力した信号は、１列目のセレクタ回路３２１［１］で出力した信号よりも、電位が低い場合がある。これは、外部出力端子に近い列であるほど、該列が有するトランジスタの面積が小さくなり、特にチャネル幅が小さい場合に該トランジスタに流れる電流量が小さくなるからである。また、配線ＶＨから外部出力端子まで信号を伝達したときに、セレクタ回路の有する内部抵抗、及び配線抵抗によって信号の電位が低下するからである。逆に、１列目又は１列目に近傍する列では、該列が有するトランジスタの面積を大きくすることができるため、特にチャネル幅が大きい場合に該トランジスタに流れる電流量が大きくなる。
【０１７４】
上述したように、１列目及び１列目近傍のセレクタ回路３２１に流れる電流量と、ｎ列目及びｎ列目近傍のセレクタ回路３２１に流れる電流量と、に差が生じる場合がある。この場合、１列目及び１列目近傍のセレクタ回路３２１に有するトランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち導通状態であるほうのトランジスタのバックゲートの電位をΦ１よりも低い電位にして、該トランジスタの電流量を減らし、かつｎ列目及びｎ列目近傍のセレクタ回路３２１に有するトランジスタＴｒ１７［１］又はトランジスタＴｒ１７［２］のうち導通状態であるほうのトランジスタのバックゲートの電位をΦ１よりも高い電位にして、該トランジスタの電流量を増やすことによって、デコーダ回路全体に流れる電流を一定に保つことができる。また、ｎ列目及びｎ列目近傍のセレクタ回路３２１における信号の電位の低下を防ぐことができる。
【０１７５】
＜＜行ドライバ回路＞＞
図１５に、行ドライバ回路の構成例を示す。行ドライバ回路４１１は、トランジスタＴｒ１８と、インバータ回路ＩＮＶ３と、インバータ回路ＩＮＶ４と、を有している。
【０１７６】
なお、本発明の一態様の記憶装置の有するトランジスタは、全てｎチャネル型トランジスタであるため、インバータ回路ＩＮＶ３、インバータ回路ＩＮＶ４に有するトランジスタもｎチャネル型トランジスタとなる。全てｎチャネル型トランジスタで構成されたインバータ回路としては、前述したＮＯＴ回路２０１などを適用することができる。
【０１７７】
トランジスタＴｒ１８の第１端子は、インバータ回路ＩＮＶ３の入力端子と電気的に接続され、インバータ回路ＩＮＶ３の出力端子は、インバータ回路ＩＮＶ４の入力端子と電気的に接続されている。特に、インバータ回路ＩＮＶ３及びインバータ回路ＩＮＶ４を直列に接続することによって、インバータ回路ＩＮＶ３及びインバータ回路ＩＮＶ４は、減衰した信号を復元するバッファ回路として機能する。
【０１７８】
トランジスタＴｒ１８の第２端子は、低レベル電位を与える配線ＶＬと電気的に接続され、トランジスタＴｒ１８のゲートは、高レベル電位を与える配線ＶＨと電気的に接続されている。インバータ回路ＩＮＶ３の入力端子は、配線ＤＥと電気的に接続され、インバータ回路ＩＮＶ４の出力端子は、配線ＷＬと電気的に接続されている。
【０１７９】
行ドライバ回路４１１は、行列状にメモリセルが配置されているメモリセルアレイについて、各行に１個ずつ有する。配線ＤＥは、行アドレス信号を供給する配線であり、ワード線を選択する役割を有する。具体的には、配線ＤＥは、行デコーダの出力端子から行ドライバに信号を伝達する機能を有する。トランジスタＴｒ１８が非導通状態として、配線ＤＥが高レベル電位、又は高レベル電位に近傍の電位であるとき、インバータ回路ＩＮＶ３及びインバータ回路ＩＮＶ４を介して、配線ＷＬに高レベル電位が出力される。
【０１８０】
次に、行ドライバ回路４１１の動作について説明する。
【０１８１】
図１６は、行ドライバ回路４１１の動作例のタイミングチャートを示す。時刻Ｔ１において、配線ＤＥには低レベル電位に近傍の電位が印加されている。配線ＷＬは、インバータ回路ＩＮＶ３及びインバータ回路ＩＮＶ４を介して、配線ＤＥと接続されているので、配線ＷＬの電位は、低レベル電位となる。また、時刻Ｔ１の時点において、行ドライバ回路４１１は非アクティブの状態としているので、配線ＢＧ１８には電位Φ０が印加されている。つまり、トランジスタＴｒ１８は非導通状態となっている。このため、トランジスタＴｒ１８の第２端子に印加されている低レベル電位は、トランジスタＴｒ１８の第１端子に出力されない。
【０１８２】
時刻Ｔ２において、行ドライバ回路４１１はアクティブの状態とするので、配線ＢＧ１８に電位Φ１が印加される。このため、トランジスタＴｒ１８は導通状態となるので、トランジスタＴｒ１８の第２端子に印加されている低レベル電位は、トランジスタＴｒ１８の第１端子に出力される。したがって、配線ＤＥの電位は、低レベル電位となる。
【０１８３】
時刻Ｔ３では、配線ＢＧ１８には時刻Ｔ２から引き続き電位Φ１が入力され、配線ＤＥには高レベル電位が入力される。このとき、トランジスタＴｒ１８は導通状態を維持し、トランジスタＴｒ１８のソース−ドレイン電圧は、高レベル電位と低レベル電位との電位差となる。配線ＷＬには、インバータ回路ＩＮＶ３の入力端子に配線ＤＥの高レベル電位が印加されるため、高レベル電位からインバータ回路ＩＮＶ４が有するトランジスタのしきい値電圧分低下した電位が出力される。
【０１８４】
このように、行ドライバ回路４１１の動作を行うとき、トランジスタＴｒ１８は、配線ＢＧ１８の電位をΦ１にすることで、配線ＷＬに、インバータ回路ＩＮＶ３の入力端子の電位に応じた電位を出力することができる。
【０１８５】
＜＜センスアンプ／プリチャージ回路＞＞
図１７に、センスアンプ／プリチャージ回路の構成例を示す。本発明の一態様は、センスアンプとプリチャージ回路は、図１７に示すとおり、１つの回路としてまとめている。
【０１８６】
センスアンプ／プリチャージ回路５０１は、トランジスタＴｒ１９乃至トランジスタＴｒ２４を有する。
【０１８７】
トランジスタＴｒ１９の第１端子は、トランジスタＴｒ２０の第１端子と、トランジスタＴｒ２２の第１端子と、トランジスタＴｒ２３のゲートと、配線ＢＬ１と、に電気的に接続されている。トランジスタＴｒ１９の第２端子は、トランジスタＴｒ２１の第１端子と、トランジスタＴｒ２３の第１端子と、トランジスタＴｒ２２のゲートと、配線ＢＬ２と、に電気的に接続されている。トランジスタＴｒ１９のゲートは、トランジスタＴｒ２０のゲートと、トランジスタＴｒ２１のゲートと、配線ＥＱと、電気的に接続されている。トランジスタＴｒ２０の第２端子は、トランジスタＴｒ２１の第２端子と、中レベル電位を与える配線ＶＭと、に電気的に接続されている。トランジスタＴｒ２４の第１端子は、トランジスタＴｒ２２の第２端子と、トランジスタＴｒ２３の第２端子と、に電気的に接続され、トランジスタＴｒ２４の第２端子は、低レベル電位を与える配線ＶＬと電気的に接続されている。トランジスタＴｒ２４のゲートは、配線ＳＥと電気的に接続されている。
【０１８８】
センスアンプ／プリチャージ回路５０１は、行列状にメモリセルが配置されているメモリセルアレイについて、各列に１個ずつ有する。配線ＢＬ１及び配線ＢＬ２は、ビット線として機能し、メモリセルアレイに読み出しビット信号を伝達する機能を有する。配線ＳＥは、配線ＢＬ１と配線ＢＬ２の一方に低レベル電位を印加する機能を有し、具体的には、配線ＳＥに高レベル電位を印加することで、トランジスタＴｒ２２の第２端子及びトランジスタＴｒ２３の第２端子に、低レベル電位を印加する。そして、トランジスタＴｒ２２又はトランジスタＴｒ２３が導通状態のとき、配線ＢＬ１又は配線ＢＬ２が低レベル電位となる。配線ＥＱは、配線ＢＬ１と配線ＢＬ２と、をイコライズする役割を有し、配線ＥＱに高レベル電位を印加することで、配線ＢＬ１と配線ＢＬ２の電位をほぼ等しくする。
【０１８９】
次に、センスアンプ／プリチャージ回路５０１の動作例について説明する。なお、本動作例において、センスアンプ／プリチャージ回路５０１に接続されているメモリセルは、図４（Ｄ）に示すメモリセル３０４とする。そのため配線ＢＬは、配線ＢＬ１と電気的に接続され、配線ＢＬＢは、配線ＢＬ２と電気的に接続されているとする。
【０１９０】
図１８に、センスアンプ／プリチャージ回路５０１の動作例のタイミングチャートを示す。時刻Ｔ１において、配線ＢＧ１９乃至配線ＢＧ２４には電位Φ１が印加されている。つまり、トランジスタＴｒ１９乃至トランジスタＴｒ２４は、それぞれ図３に示すトランジスタＴｒ［Φ１］の電流電圧特性で動作する。また、配線ＳＥには低レベル電位が入力され、配線ＥＱには低レベル電位が入力され、配線ＷＬには低レベル電位が入力される。そして、配線ＢＬ１、及び配線ＢＬ２には、初期状態として、それぞれ低レベル電位以上高レベル電位以下の電位が印加されているものとする（図１８では、配線ＢＬ１の電位は低レベル電位と中レベル電位の間の電位であり、配線ＢＬ２の電位は中レベル電位と高レベル電位の間の電位であるとする。）。なお、図１８に示すＷＬは、センスアンプ／プリチャージ回路５０１と電気的に接続されているメモリセル３０４を選択するためのワード線を指している。
【０１９１】
時刻Ｔ２で、配線ＥＱに高レベル電位を印加する。これにより、トランジスタＴｒ１９乃至トランジスタＴｒ２１が導通状態になり配線ＢＬ１及び配線ＢＬ２に中レベル電位が印加される。配線ＢＬ１及び配線ＢＬ２を中レベル電位としたあとは、配線ＥＱに低レベル電位を印加することで、トランジスタＴｒ１９乃至トランジスタＴｒ２１を非導通状態とする。
【０１９２】
時刻Ｔ３では、配線ＢＬ１及び配線ＢＬ２に接続され、かつワード線として機能する配線ＷＬによって選択されたメモリセルのデータの読み出しが行われる。そのため、メモリセルと電気的に接続されている配線ＷＬに高レベル電位が印加される。これによって、メモリセルから配線ＢＬ１及び配線ＢＬ２にメモリセルに保持された電位が供給される。このとき、配線ＢＬ１には中レベル電位と高レベル電位の間の電位が供給され、配線ＢＬ２には低レベル電位と中レベル電位の間の電位が供給されたものとする。なお、配線ＢＬ１及び配線ＢＬ２に電位の供給が終了した場合、配線ＷＬに低レベル電位を与え、メモリセルの読み出しを終了させる。
【０１９３】
時刻Ｔ４では、メモリセルから読み出した電位の増幅を行っている。配線ＳＥに高レベル電位を与えることにより、トランジスタＴｒ２４を導通状態にする。また、配線ＢＬ１の電位は、中レベル電位と高レベル電位の間の電位となっているため、トランジスタＴｒ２３を導通状態にすることができる。したがって、配線ＢＬ２には配線ＶＬが与える低レベル電位が印加され、配線ＢＬ２の電位は低レベル電位まで下がる。
【０１９４】
このように、センスアンプ／プリチャージ回路をセンスアンプ／プリチャージ回路５０１の構成を適用することによって、ＣＭＯＳ構成でなくてもセンスアンプ／プリチャージ回路を構成することができる。
【０１９５】
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【０１９６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９７】
（実施の形態２）
本実施の形態では、開示する発明の一態様の半導体装置について説明する。
【０１９８】
＜半導体装置１＞
図１９（Ａ）に、実施の形態１で説明した各回路を用いた、半導体装置のブロック図を示し、図１９（Ｂ）に該半導体装置が有する画素の回路図を示す。半導体装置８００は、表示装置として機能する。
【０１９９】
図１９（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部８０２という）、画素部８０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部８０４という）と、素子の保護機能を有する回路（以下、保護回路８０６という）と、端子部８０７と、を有する。なお、保護回路８０６は、設けない構成としてもよい。
【０２００】
駆動回路部８０４の一部、又は全部は、画素部８０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことができる。駆動回路部８０４の一部、又は全部が、画素部８０２と同一基板上に形成されていない場合には、駆動回路部８０４の一部、又は全部は、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）によって、実装することができる。
【０２０１】
画素部８０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路８０１という）を有し、駆動回路部８０４は、画素を選択する信号（走査信号）を出力する回路（以下、走査線駆動回路８０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、信号線駆動回路８０４ｂ）などの回路を有する。
【０２０２】
走査線駆動回路８０４ａは、シフトレジスタなどを有する。走査線駆動回路８０４ａは、端子部８０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、走査線駆動回路８０４ａは、スタートパルス信号、クロック信号などが入力され、パルス信号を出力する。走査線駆動回路８０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至走査線ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、走査線駆動回路８０４ａを複数設け、複数の走査線駆動回路８０４ａにより、走査線ＧＬ＿１乃至走査線ＧＬ＿Ｘを分割して制御してもよい。又は、走査線駆動回路８０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、走査線駆動回路８０４ａは、別の信号を供給することも可能である。
【０２０３】
また、走査線駆動回路８０４ａは、実施の形態１で説明したデコーダ回路４０１乃至デコーダ回路４０４のいずれかを有してもよい。デコーダ回路４０１乃至デコーダ回路４０４のいずれかを有することで、走査線ＧＬ＿１乃至走査線ＧＬ＿Ｘのいずれか一にパルス信号を入力することができる。また、デコーダ回路４０１乃至デコーダ回路４０４のいずれかが有する各外部入力端子に入力される電位を段階的に変えていくことで、走査線ＧＬ＿１乃至走査線ＧＬ＿Ｘを１本ずつ走査して選択することができる。
【０２０４】
信号線駆動回路８０４ｂは、シフトレジスタなどを有する。信号線駆動回路８０４ｂは、端子部８０７を介して、シフトレジスタを駆動するための信号のほか、データ信号の基となる信号（画像信号）が入力される。信号線駆動回路８０４ｂは、画像信号を元に画素回路８０１に書き込むデータ信号を生成する機能を有する。また、信号線駆動回路８０４ｂは、スタートパルス信号、クロック信号などが入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、信号線駆動回路８０４ｂは、データ信号が与えられる配線（以下、信号線ＤＬ＿１乃至信号線ＤＬ＿Ｙ）の電位を制御する機能を有する。ただし、これに限定されず、信号線駆動回路８０４ｂは、別の信号を供給することも可能である。
【０２０５】
また、信号線駆動回路８０４ｂは、実施の形態１で説明したデコーダ回路４０１乃至デコーダ回路４０４の少なくともいずれか一を有してもよい。デコーダ回路４０１乃至デコーダ回路４０４のいずれかを有することで、信号線ＤＬ＿１乃至信号線ＤＬ＿Ｙのいずれか一にデータ信号を入力することができる。また、デコーダ回路４０１乃至デコーダ回路４０４のいずれかが有する各外部入力端子に入力される電位を段階的に変えていくことで、信号線ＤＬ＿１乃至信号線ＤＬ＿Ｙを１本ずつ走査して選択することができる。
【０２０６】
信号線駆動回路８０４ｂは、例えば、複数のアナログスイッチなどを用いて構成される。信号線駆動回路８０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。
【０２０７】
複数の画素回路８０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してデータ信号が入力される。また、複数の画素回路８０１のそれぞれは、走査線駆動回路８０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路８０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介して走査線駆動回路８０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じて信号線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介して信号線駆動回路８０４ｂからデータ信号が入力される。
【０２０８】
図１９（Ａ）に示す保護回路８０６は、例えば、走査線駆動回路８０４ａと画素回路８０１の間の配線である走査線ＧＬに接続される。又は、保護回路８０６は、信号線駆動回路８０４ｂと画素回路８０１の間の配線である信号線ＤＬに接続される。又は、保護回路８０６は、走査線駆動回路８０４ａと端子部８０７との間の配線に接続することができる。又は、保護回路８０６は、信号線駆動回路８０４ｂと端子部８０７との間の配線に接続することができる。なお、端子部８０７は、外部の回路から表示装置に電源、制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
【０２０９】
保護回路８０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
【０２１０】
図１９（Ａ）に示すように、画素部８０２と駆動回路部８０４にそれぞれ保護回路８０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路８０６の構成はこれに限定されず、例えば、走査線駆動回路８０４ａに保護回路８０６を接続した構成、又は信号線駆動回路８０４ｂに保護回路８０６を接続した構成とすることもできる。あるいは、端子部８０７に保護回路８０６を接続した構成とすることもできる。
【０２１１】
また、図１９（Ａ）において走査線駆動回路８０４ａと信号線駆動回路８０４ｂによって駆動回路部８０４を形成している例を示しているが、この構成に限定されない。例えば、走査線駆動回路８０４ａのみを形成し、別途用意された信号線駆動回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としてもよい。
【０２１２】
図１９（Ａ）に示す複数の画素回路８０１は、例えば、図１９（Ｂ）に示す構成とすることができる。
【０２１３】
図１９（Ｂ）に示す画素回路８０１は、トランジスタ８５２と、トランジスタ８５４と、容量素子８６２と、発光素子８７２と、を有する。
【０２１４】
トランジスタ８５２のソース又はドレインの一方は、データ信号が与えられる信号線ＤＬ＿ｎに電気的に接続される。さらに、トランジスタ８５２のゲートは、ゲート信号が与えられる走査線ＧＬ＿ｍに電気的に接続される。
【０２１５】
トランジスタ８５２は、データ信号のデータの書き込みを制御する機能を有する。
【０２１６】
容量素子８６２の第１端子は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、第２端子は、トランジスタ８５２のソース又はドレインの他方に電気的に接続されている。
【０２１７】
容量素子８６２は、書き込まれたデータを保持する保持容量としての機能を有する。
【０２１８】
トランジスタ８５４のソース又はドレインの一方は、電位供給線ＶＬ＿ａに電気的に接続されている。さらに、トランジスタ８５４のゲートは、トランジスタ８５２のソース又はドレインの他方に電気的に接続される。
【０２１９】
発光素子８７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方はトランジスタ８５４のソース又はドレインの他方に電気的に接続される。
【０２２０】
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳにより低電源電位が与えられる。
【０２２１】
図１９（Ｂ）の画素回路８０１を有する表示装置では、例えば、図１９（Ａ）に示す走査線駆動回路８０４ａにより各行の画素回路８０１を順次選択し、トランジスタ８５２を導通状態にしてデータ信号のデータを書き込む。
【０２２２】
データが書き込まれた画素回路８０１は、トランジスタ８５２が非導通状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ８５４のソースとドレインとの間に流れる電流量が制御され、発光素子８７２は、流れる電流量に応じた輝度で発光する。これを順次行うことにより、画像を表示できる。
【０２２３】
＜半導体装置２＞
図２０に、実施の形態１で説明したデコーダ回路４０１乃至デコーダ回路４０４の少なくとも一を用いた、半導体装置を示す。半導体装置９００は、イメージセンサとして機能する。
【０２２４】
図２０（Ａ）は、本発明の一態様の撮像装置を説明する図である。当該撮像装置は、マトリクス状に配列された画素ブロック２１を有する画素アレイ２６と、画素ブロック２１を駆動する機能を有する回路２２（ロードライバ）と、画素ブロック２１の出力信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）動作を行うための回路２３（ＣＤＳ回路）と、回路２３から出力されたアナログデータをデジタルデータに変換する機能を有する回路２４（Ａ／Ｄ変換回路等）と、回路２４で変換されたデータを選択して読み出す機能を有する回路２５（カラムドライバ）と、を有する。なお、回路２３を設けない構成とすることもできる。
【０２２５】
画素ブロック２１は、例えば図２０（Ｂ）に示すように複数の画素２０（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）を有する構成とすることができる。詳細は後述するが、画素ブロック２１は当該複数の画素２０で一部のトランジスタを共有した構成を有する。
【０２２６】
図２０（Ｃ）は画素ブロック２１の１つの列に接続される回路２３の回路図及び回路２４のブロック図である。回路２３は、トランジスタ５１、トランジスタ５２、容量素子Ｃ３及び容量素子Ｃ４を有する構成とすることができる。また、回路２４はコンパレータ回路２７及びカウンター回路２９を有する構成とすることができる。
【０２２７】
トランジスタ５３は電流源回路としての機能を有する。トランジスタ５３のソース又はドレインの一方に配線９１（ＯＵＴ１）が電気的に接続され、ソース又はドレインの他方には電源線が接続される。当該電源線は、例えば低電位電源線とすることができる。また、トランジスタ５３のゲートには常時バイアス電圧が印加されている状態とする。
【０２２８】
回路２３において、トランジスタ５１のソース又はドレインの一方はトランジスタ５２のソース又はドレインの一方と電気的に接続される。トランジスタ５１のソース又はドレインの一方は容量素子Ｃ３の一方の電極と電気的に接続される。トランジスタ５２のソース又はドレインの他方は容量素子Ｃ４の一方の電極と電気的に接続される。トランジスタ５２のソース又はドレインの他方は、配線９２（ＯＵＴ２）と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、例えば基準電位が供給される高電位電源線（ＣＤＳＶＤＤ）と電気的に接続される。容量素子Ｃ４の他方の電極は、例えば低電位電源線（ＣＤＳＶＳＳ）と電気的に接続される。
【０２２９】
画素２０と接続された場合の回路２３の動作の一例を説明する。まず、トランジスタ５１及びトランジスタ５２を導通させる。次に、画素２０から配線９１（ＯＵＴ１）に撮像データの電位を出力し、配線９２（ＯＵＴ２）に基準電位（ＣＤＳＶＤＤ）を保持する。その後、トランジスタ５１を非導通として画素２０から配線９１（ＯＵＴ１）にリセット電位（ここでは撮像データの電位よりも高い電位、例えばＶＤＤ電位とする）を出力する。このとき、配線９２（ＯＵＴ２）は、撮像データの電位とリセット電位の差分の絶対値を基準電位（ＣＤＳＶＤＤ）に加算した電位となる。したがって、基準電位（ＣＤＳＶＤＤ）に正味の撮像データの電位を加算した、ノイズの少ない電位信号を回路２４に供給することができる。
【０２３０】
なお、リセット電位が撮像データの電位よりも低い電位（例えばＧＮＤ電位など）である場合、配線９２（ＯＵＴ２）は撮像データの電位とリセット電位の差分の絶対値を基準電位（ＣＤＳＶＤＤ）から減算した電位となる。
【０２３１】
回路２４では、回路２３からコンパレータ回路２７に入力される信号電位と、掃引される基準電位（ＲＡＭＰ）とが比較される。そして、コンパレータ回路２７の出力に応じてカウンター回路２９が動作し、配線９３（ＯＵＴ３）にデジタル信号が出力される。
【０２３２】
図２１に示す画素ブロック２１ａは、画素ブロック２１の具体的な構成の一例である。画素ブロック２１ａは、画素毎に、光電変換素子ＰＤ（フォトダイオード）と、トランジスタ４１乃至トランジスタ４３と、容量素子Ｃ５と、を有する。画素ブロック２１ａは、配線９１（ＯＵＴ１）が延在する方向（以下、Ｙ方向と呼称する。）に並んだ４画素（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）でトランジスタ４４、トランジスタ４５及びトランジスタ４６を共有している。また、図２１では画素ブロック２１ａが４画素を有する構成を例示しているが、２画素、３画素、又は５画素以上を有する構成であってもよい。
【０２３３】
各画素（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）のそれぞれにおいて、光電変換素子ＰＤの出力端子は、トランジスタ４１の第１端子と、トランジスタ４２の第１端子と、に電気的に接続され、トランジスタ４１の第２端子は、トランジスタ４３の第１端子と、容量素子Ｃ５の第１端子と、に電気的に接続され、配線７１は、光電変換素子ＰＤの入力端子と、容量素子Ｃ５の第２端子と、に電気的に接続され、トランジスタ４１のゲートは、配線６５と電気的に接続され、トランジスタ４２のゲートは、配線６２と電気的に接続されている。各画素のトランジスタ４３のゲートは、それぞれ配線６１ａ乃至配線６１ｄと電気的に接続されている。各画素のトランジスタ４３の第２端子は、トランジスタ４４の第１端子と、トランジスタ４５のゲートと、に電気的に接続されている。各画素のトランジスタ４２の第２端子は、配線７２と、トランジスタ４４の第２端子と電気的に接続されている。トランジスタ４４のゲートは、配線６３と電気的に接続されている。トランジスタ４５の第１端子は、配線７４と電気的に接続され、トランジスタ４５の第２端子は、トランジスタ４６の第１端子と電気的に接続され、トランジスタ４６の第２端子は、配線９１と電気的に接続され、トランジスタ４６のゲートは、配線６４と電気的に接続されている。容量素子Ｃ６の第１端子は、画素２０ａと画素２０ｂの有するそれぞれのトランジスタ４３の第２端子と電気的に接続され、容量素子Ｃ６の第２端子は、配線７１と電気的に接続されている。
【０２３４】
画素ブロック２１ａにおいて、配線７２、配線７４、配線６２、配線６３及び配線６５は４画素で共有することができる。また、これらの配線は、Ｙ方向に設けられる他の画素ブロック２１ａと共有することができる。
【０２３５】
また、画素ブロック２１ａにおいて、図２１に示すように、画素２０ａと画素２０ｂとを配線７１で電気的に接続し、加えて画素２０ｃと画素２０ｄとを別の配線７１で電気的に接続することによって、配線の引き回しを最小限に抑えることができる。また、配線７１は配線６４が延在する方向（以下、Ｘ方向）に設けられる他の画素ブロック２１ａと共有することができる。
【０２３６】
また、配線６１ａ、配線６１ｂ、配線６１ｃ及び配線６１ｄは、Ｘ方向に設けられる他の画素ブロック２１ａと共有することができる。
【０２３７】
図２２は、画素ブロック２１ａ［ｍ，ｎ］及び水平方向に隣接する画素ブロック２１ａ［ｍ，ｎ＋１］の構成を示す図である。なお、ｍ、ｎは任意の自然数であり、それぞれ行、列を意味する。画素ブロック２１ａ［ｍ，ｎ］は、画素２０ａ［ｍ，ｎ］と、画素２０ｂ［ｍ，ｎ］と、画素２０ｃ［ｍ，ｎ］と、画素２０ｄ［ｍ，ｎ］と、を有し、画素ブロック２１ａ［ｍ，ｎ＋１］は、画素２０ａ［ｍ，ｎ＋１］と、画素２０ｂ［ｍ，ｎ＋１］と、画素２０ｃ［ｍ，ｎ＋１］と、画素２０ｄ［ｍ，ｎ＋１］と、を有する。画素ブロック２１ａ［ｍ，ｎ］は、配線７４［ｎ−１］と、配線６２［ｎ］と、に電気的に接続され、画素ブロック２１ａ［ｍ，ｎ＋１］は、配線７４［ｎ］と、配線６２［ｎ＋１］と、に電気的に接続されている。トランジスタ４４乃至トランジスタ４６と、容量素子Ｃ６は、画素ブロック２１ａ［ｍ，ｎ］及び画素ブロック２１ａ［ｍ，ｎ＋１］において、共有して機能する。そのため、トランジスタ４４のゲートと電気的に接続されている配線６３［ｎ］及びトランジスタ４６の第２端子と電気的に接続されている配線９１［ｎ］も、画素ブロック２１ａ［ｍ，ｎ］及び画素ブロック２１ａ［ｍ，ｎ＋１］において、共有されている。画素２０の動作条件において、配線７２及び配線７４が同等の電位である場合、図２２に示すように一方の配線を省き、他方の配線を画素ブロック２１ａ［ｍ，ｎ］及び画素ブロック２１ａ［ｍ，ｎ＋１］で共有することができる。
【０２３８】
ここで、回路２２にデコーダ回路４０１乃至デコーダ回路４０４の少なくともいずれか一を有する構成であるとする。半導体装置９００は、行毎に走査することによって、各行に有する画素ブロックが得た撮像データを回路２３及び回路２４に伝達する機能を有する。この走査を、先に説明したデコーダ回路を応用することによって、行うことができる。つまり、半導体装置８００と同様に、デコーダ回路４０１乃至デコーダ回路４０４のいずれかが有する各外部入力端子に入力される電位を段階的に変えていくことで、半導体装置９００の有する走査線を１本ずつ走査して選択することができる。
【０２３９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２４０】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
【０２４１】
なお、本発明の一態様に係るトランジスタは、実施の形態５で説明するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有することが好ましい。
【０２４２】
＜トランジスタの構成例１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図２３（Ａ）、図２３（Ｂ）、及び図２３（Ｃ）は、本発明の一態様に係るトランジスタの上面図及び断面図である。図２３（Ａ）は上面図であり、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２３（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２４３】
トランジスタ１２００ａは、ゲート電極として機能する導電体１２０５、及び導電体１２６０と、ゲート絶縁層として機能する絶縁体１２２０、絶縁体１２２２、絶縁体１２２４、及び絶縁体１２５０と、チャネルが形成される領域を有する金属酸化物１２３０と、ソース又はドレインの一方として機能する導電体１２４０ａ及び導電体１２４１ａと、ソース又はドレインの他方として機能する導電体１２４０ｂ及び導電体１２４１ｂと、絶縁体１２１４と、絶縁体１２１６と、絶縁体１２７０と、過剰酸素を有する絶縁体１２８０と、を有する。
【０２４４】
また、金属酸化物１２３０は、金属酸化物１２３０ａと、金属酸化物１２３０ａ上の金属酸化物１２３０ｂと、金属酸化物１２３０ｂ上の金属酸化物１２３０ｃと、を有する。なお、トランジスタ１２００ａをオンさせると、主として金属酸化物１２３０ｂに電流が流れる（チャネルが形成される）。一方、金属酸化物１２３０ａ及び金属酸化物１２３０ｃは、金属酸化物１２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０２４５】
絶縁体１２１４は、酸素や水素に対してバリア性を有する材料を用いるのが好ましい。例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを絶縁体１２１４に用いることができる。また、例えば、絶縁体１２１４に、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる水素と、水分などの不純物と、に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ１２００ａへの混入を防止することができる。また、トランジスタ１２００ａを構成する金属酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ１２００ａに対する保護膜として用いることに適している。
【０２４６】
絶縁体１２１６は、絶縁体１２１４上に設けられる。絶縁体１２１６には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの材料を用いることができる。
【０２４７】
図２３では、導電体１２０５ａ、及び導電体１２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、導電体１２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体１２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、金属酸化物１２３０への水素の拡散を抑制することができる。
【０２４８】
絶縁体１２２０、及び絶縁体１２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体１２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ１２００ａを構成する金属酸化物に接して設けることにより、金属酸化物中の酸素欠損を補償することができる。なお、絶縁体１２２０と絶縁体１２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０２４９】
絶縁体１２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層又は積層で用いることが好ましい。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０２５０】
なお、絶縁体１２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２５１】
絶縁体１２２０及び絶縁体１２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体１２２２を有することで、特定の条件で絶縁体１２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体１２２２が負に帯電する場合がある。
【０２５２】
例えば、絶縁体１２２０、及び絶縁体１２２４に、酸化シリコンを用い、絶縁体１２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体１２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ１２００ａを構成する金属酸化物から導電体１２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体１２２２の電子捕獲準位に捕獲される。
【０２５３】
絶縁体１２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体１２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ１２００ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０２５４】
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０２５５】
なお、絶縁体１２２０と絶縁体１２２４とを酸化シリコン、絶縁体１２２２を酸化ハフニウムで構成する場合、絶縁体１２２０及び絶縁体１２２４は、化学的気相成長法（ＣＶＤ法、原子層堆積（ＡＬＤ）法を含む）で形成し、絶縁体１２２２は、スパッタリング法で形成してもよい。なお、絶縁体１２２２の形成に、スパッタリング法を用いることで、絶縁体１２２２が低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
【０２５６】
また、絶縁体１２２０、絶縁体１２２２、絶縁体１２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。
【０２５７】
また、絶縁体１２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、トランジスタ１２００ａを構成する金属酸化物からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
【０２５８】
金属酸化物１２３０ａ、金属酸化物１２３０ｂ、及び金属酸化物１２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）等の金属酸化物で形成される。また、金属酸化物１２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２５９】
以下に、本発明に係る金属酸化物１２３０について説明する。
【０２６０】
金属酸化物１２３０に用いる金属酸化物としては、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【０２６１】
ここで、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２６２】
まず、図２６（Ａ）、図２６（Ｂ）、及び図２６（Ｃ）を用いて、本発明に係る金属酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２６には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
【０２６３】
図２６（Ａ）、図２６（Ｂ）、及び図２６（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下の実数）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２６４】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（βは０以上の実数）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０２６５】
また、図２６に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
【０２６６】
図２６（Ａ）及び図２６（Ｂ）では、本発明の一態様の金属酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０２６７】
一例として、図２７に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２７に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０２６８】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２７に示すように、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０２６９】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０２７０】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の金属酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、金属酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０２７１】
ただし、金属酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０２７２】
例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０２７３】
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０２７４】
また、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する金属酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなるためである。
【０２７５】
一方、金属酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図２６（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０２７６】
従って、本発明の一態様に係る金属酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２６（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０２７７】
また、図２６（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する金属酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた金属酸化物である。
【０２７８】
なお、金属酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、金属酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０２７９】
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
【０２８０】
なお、上記金属酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２８１】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。例えば、金属酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０２８２】
なお、高純度真性又は実質的に高純度真性である金属酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２８３】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２８４】
従って、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２８５】
ここで、金属酸化物中における各不純物の影響について説明する。
【０２８６】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２８７】
また、金属酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２８８】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該金属酸化物において、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２８９】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２９０】
不純物が十分に低減された金属酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０２９１】
続いて、該金属酸化物を２層構造、又は３層構造とした場合について述べる。金属酸化物Ｓ１、金属酸化物Ｓ２、及び金属酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、金属酸化物Ｓ１及び金属酸化物Ｓ２の積層構造に接する絶縁体のバンド図と、金属酸化物Ｓ２及び金属酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２８を用いて説明する。
【０２９２】
図２８（Ａ）は、絶縁体Ｉ１、金属酸化物Ｓ１、金属酸化物Ｓ２、金属酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｂ）は、絶縁体Ｉ１、金属酸化物Ｓ２、金属酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｃ）は、絶縁体Ｉ１、金属酸化物Ｓ１、金属酸化物Ｓ２、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、金属酸化物Ｓ１、金属酸化物Ｓ２、金属酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０２９３】
金属酸化物Ｓ１、金属酸化物Ｓ３は、金属酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近い。代表的には、金属酸化物Ｓ２の伝導帯下端のエネルギー準位は、金属酸化物Ｓ１及び金属酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、金属酸化物Ｓ２と金属酸化物Ｓ１とのそれぞれの伝導帯下端のエネルギー準位の差が０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。加えて、金属酸化物Ｓ２と金属酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位の差が、０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。すなわち、金属酸化物Ｓ２の電子親和力は、金属酸化物Ｓ１及び金属酸化物Ｓ３のそれぞれの電子親和力よりも高ければよく、具体的には、金属酸化物Ｓ１と金属酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であり、かつ金属酸化物Ｓ３と金属酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であることが好ましい。
【０２９４】
図２８（Ａ）、図２８（Ｂ）、及び図２８（Ｃ）に示すように、金属酸化物Ｓ１、金属酸化物Ｓ２、金属酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、金属酸化物Ｓ１と金属酸化物Ｓ２との界面、又は金属酸化物Ｓ２と金属酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２９５】
具体的には、金属酸化物Ｓ１と金属酸化物Ｓ２、金属酸化物Ｓ２と金属酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物Ｓ１、金属酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０２９６】
このとき、キャリアの主たる経路は金属酸化物Ｓ２となる。金属酸化物Ｓ１と金属酸化物Ｓ２との界面、及び金属酸化物Ｓ２と金属酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２９７】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。金属酸化物Ｓ１、金属酸化物Ｓ３を設けることにより、トラップ準位を金属酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０２９８】
金属酸化物Ｓ１、金属酸化物Ｓ３は、金属酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、金属酸化物Ｓ２、金属酸化物Ｓ２と金属酸化物Ｓ１との界面、及び金属酸化物Ｓ２と金属酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、金属酸化物Ｓ１、金属酸化物Ｓ３には、図２６（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の金属酸化物を用いればよい。なお、図２６（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
【０２９９】
特に、金属酸化物Ｓ２に領域Ａで示される原子数比の金属酸化物を用いる場合、金属酸化物Ｓ１及び金属酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である金属酸化物を用いることが好ましい。また、金属酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である金属酸化物を用いることが好適である。
【０３００】
絶縁体１２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０３０１】
また、絶縁体１２５０として、絶縁体１２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を金属酸化物１２３０に接して設けることにより、金属酸化物１２３０中の酸素欠損を低減することができる。
【０３０２】
また、絶縁体１２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、金属酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０３０３】
なお、絶縁体１２５０は、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４と同様の積層構造を有していてもよい。絶縁体１２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ１２００ａは、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ１２００ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０３０４】
また、図２３に示す半導体装置において、金属酸化物１２３０と導電体１２６０の間に、絶縁体１２５０の他にバリア膜を設けてもよい。もしくは、金属酸化物１２３０ｃにバリア性があるものを用いてもよい。
【０３０５】
例えば、過剰酸素を含む絶縁膜を金属酸化物１２３０に接して設け、さらにバリア膜で包み込むことで、金属酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成より酸素が多い過飽和の状態とすることができる。また、金属酸化物１２３０への水素等の不純物の侵入を防ぐことができる。
【０３０６】
導電体１２４０ａ、及び導電体１２４１ａと、導電体１２４０ｂ、及び導電体１２４１ｂとは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０３０７】
導電体１２４０ａ、導電体１２４１ａと、導電体１２４０ｂ、及び導電体１２４１ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。また、図では２層構造を示したが、単層構造又は３層以上の積層構造としてもよい。
【０３０８】
例えば、導電体１２４０ａ及び導電体１２４０ｂに、チタン膜を用いて、導電体１２４１ａ、及び導電体１２４１ｂにアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０３０９】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０３１０】
また、ゲート電極としての機能を有する導電体１２６０ａ、及び導電体１２６０ｂは、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０３１１】
例えば、導電体１２６０ａにアルミニウムを用い、導電体１２６０ｂにチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０３１２】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０３１３】
また、導電体１２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０３１４】
導電体１２６０を覆うように、絶縁体１２７０を設けてもよい。絶縁体１２８０に酸素が脱離する酸化物材料を用いる場合、導電体１２６０が、脱離した酸素により酸化することを防止するため、絶縁体１２７０は、酸素に対してバリア性を有する物質を用いる。
【０３１５】
例えば、絶縁体１２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体１２７０は、導電体１２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体１２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
【０３１６】
従って、導電体１２６０の酸化を抑制し、絶縁体１２８０から、脱離した酸素を効率的に金属酸化物１２３０へと供給することができる。
【０３１７】
また、当該構造は、金属酸化物１２３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体１２６０の電界によって、電気的に取り囲むことができる。ｓ−ｃｈａｎｎｅｌ構造を有する為、絶縁体１２５０を介して、導電体１２６０と対向する金属酸化物１２３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
【０３１８】
＜トランジスタの構成例２＞
図２４にトランジスタ１２００ａとは別のトランジスタの構造の一例を示す。図２４（Ａ）はトランジスタ１２００ｂの上面を示す。また、図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２４（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０３１９】
なお、図２４に示すトランジスタ１２００ｂにおいて、図２３に示したトランジスタ１２００ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０３２０】
図２４に示す構造は、絶縁体１２８０に形成された開口部に、金属酸化物１２３０ｃ、絶縁体１２５０、導電体１２６０が形成されている。また、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂの端部と、絶縁体１２８０に形成された開口部の端部が一致している。さらに、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂの端部が、金属酸化物１２３０の端部の一部と一致している。従って、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂは、金属酸化物１２３０又は絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０３２１】
さらに、図２４に示すトランジスタ１２００ｂは、導電体１２４０ａ、導電体１２４０ｂ、導電体１２４１ａ、及び導電体１２４１ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ１２００ｂを提供することができる。
【０３２２】
＜トランジスタの構成例３＞
図２５には、トランジスタ１２００ａ及びトランジスタ１２００ｂとは別のトランジスタの構造の一例を示す。図２５（Ａ）はトランジスタ１２００ｃの上面を示す。なお、図の明瞭化のため、図２５（Ａ）において一部の膜は省略されている。また、図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２５（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０３２３】
なお、図２５に示すトランジスタ１２００ｃにおいて、図２３に示したトランジスタ１２００ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０３２４】
図２５に示す構造は、金属酸化物１２３０に、ソース領域又はドレイン領域の一方として機能する領域１２４５ａ、及びソース領域又はドレイン領域の他方として機能する領域１２４５ｂとが設けられている。当該領域は、導電体１２６０をマスクとしてホウ素、リン、アルゴンなどの不純物を金属酸化物１２３０に添加することによって形成することができる。また、絶縁体１２８０を窒化珪素膜などの水素を含む絶縁体とすることで、水素を金属酸化物１２３０の一部に拡散させることで形成することができる。そのため、マスク枚数を削減、又は工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０３２５】
＜トランジスタの構成例４＞
図２９（Ａ）乃至図２９（Ｃ）は、トランジスタ１４００ａの上面図及び断面図である。図２９（Ａ）は上面図である。図２９（Ｂ）は、図２９（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２９（Ｃ）は、図２９（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ａのチャネル幅方向と呼ぶ場合がある。
【０３２６】
トランジスタ１４００ａは、基板１４５０と、基板１４５０上の絶縁体１４０１と、絶縁体１４０１上の導電体１４１４と、導電体１４１４を覆うように形成された絶縁体１４０２と、絶縁体１４０２上の絶縁体１４０３と、絶縁体１４０３上の絶縁体１４０４と、絶縁体１４０４上に、金属酸化物１４３１、金属酸化物１４３２の順で形成された積層と、金属酸化物１４３２の上面及び側面と接する導電体１４２１と、同じく金属酸化物１４３２の上面及び側面と接する導電体１４２３と、導電体１４２１上の導電体１４２２と、導電体１４２３上の導電体１４２４と、導電体１４２２、導電体１４２４上の絶縁体１４０５と、金属酸化物１４３１、金属酸化物１４３２、導電体１４２１乃至導電体１４２４及び絶縁体１４０５と接する金属酸化物１４３３と、金属酸化物１４３３上の絶縁体１４０６と、絶縁体１４０６上の導電体１４１１と、導電体１４１１上の導電体１４１２と、導電体１４１２上の導電体１４１３と、導電体１４１３を覆うように形成された絶縁体１４０７と、絶縁体１４０７上の絶縁体１４０８を有する。なお、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３をまとめて、金属酸化物１４３０と呼称する。
【０３２７】
金属酸化物１４３２は半導体であり、トランジスタ１４００ａのチャネルとしての機能を有する。
【０３２８】
また、金属酸化物１４３１及び金属酸化物１４３２は、領域１４４１及び領域１４４２を有する。領域１４４１は、導電体１４２１と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成され、領域１４４２は、導電体１４２３と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成される。
【０３２９】
領域１４４１、領域１４４２は低抵抗領域としての機能を有する。金属酸化物１４３１、金属酸化物１４３２は、領域１４４１を有することで、導電体１４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物１４３１、金属酸化物１４３２は、領域１４４２を有することで、導電体１４２３との間のコンタクト抵抗を低減させることが可能になる。
【０３３０】
導電体１４２１、導電体１４２２は、トランジスタ１４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電体１４２３、導電体１４２４は、トランジスタ１４００ａのソース電極又はドレイン電極の他方としての機能を有する。
【０３３１】
導電体１４２２は導電体１４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電体１４２１の導電率の低下を防ぐことが可能になる。
【０３３２】
同様に、導電体１４２４は導電体１４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電体１４２３の導電率の低下を防ぐことが可能になる。
【０３３３】
導電体１４１１乃至導電体１４１３は、トランジスタ１４００ａの第１のゲート電極としての機能を有する。
【０３３４】
導電体１４１１、導電体１４１３は、導電体１４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電体１４１２の導電率の低下を防ぐことが可能になる。
【０３３５】
絶縁体１４０６は、トランジスタ１４００ａの第１のゲート絶縁体としての機能を有する。
【０３３６】
導電体１４１４は、トランジスタ１４００ａの第２のゲート電極としての機能を有する。
【０３３７】
導電体１４１１乃至導電体１４１３と導電体１４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電体１４１４は、場合によっては省略してもよい。
【０３３８】
絶縁体１４０１乃至絶縁体１４０４は、トランジスタ１４００ａの下地絶縁体としての機能を有する。また、絶縁体１４０２乃至絶縁体１４０４は、トランジスタ１４００ａの第２のゲート絶縁体としての機能も有する。
【０３３９】
絶縁体１４０５乃至１４０８は、トランジスタ１４００ａの保護絶縁体又は層間絶縁体としての機能を有する。
【０３４０】
図２９（Ｃ）に示すように、金属酸化物１４３２の側面は、導電体１４１１に囲まれている。上記構成をとることで、導電体１４１１の電界によって、金属酸化物１４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物１４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
【０３４１】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
【０３４２】
トランジスタ１４００ａにおいて、ゲート電極として機能する領域は、絶縁体１４０５などに形成された開口部１４１５を埋めるように自己整合（ｓｅｌｆ  ａｌｉｇｎ）的に形成される。
【０３４３】
図２９（Ｂ）に示すように、導電体１４１１と導電体１４２２は、絶縁体を間に介して、互いに重なる領域を有する。同様に、導電体１４１１と導電体１４２３は、絶縁体を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ１４００ａの動作速度を低下させる原因になり得る。トランジスタ１４００ａは、絶縁体１４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁体１４０５は、比誘電率の低い材料からなることが好ましい。
【０３４４】
図３０（Ａ）は、トランジスタ１４００ａの中央部を拡大したものである。図３０（Ａ）において、導電体１４１１の底面が、絶縁体１４０６及び金属酸化物１４３３を介して、金属酸化物１４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図３０（Ａ）において、導電体１４２１と導電体１４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
【０３４５】
幅ＬＳＤは最小加工寸法で決定されることが多い。図３０（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ１４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上かつ６０ｎｍ以下、好ましくは５ｎｍ以上かつ３０ｎｍ以下とすることが可能になる。
【０３４６】
図３０（Ａ）において、導電体１４２１及び導電体１４２２の厚さの合計、又は、導電体１４２３及び導電体１４２４の厚さの合計を高さＨＳＤと表す。
【０３４７】
絶縁体１４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界をチャネル形成領域全体に印加することが可能になり好ましい。絶縁体１４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
【０３４８】
また、導電体１４２２と導電体１４１１の間に形成される寄生容量、及び、導電体１４２４と導電体１４１１の間に形成される寄生容量の値は、絶縁体１４０５の厚さに反比例する。例えば、絶縁体１４０５の厚さを、絶縁体１４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ１４００ａを高周波数で動作させることが可能になる。
【０３４９】
以下、トランジスタ１４００ａの各構成要素について説明を行う。
【０３５０】
＜＜金属酸化物層＞＞
まず、金属酸化物１４３１乃至金属酸化物１４３３に適用可能な金属酸化物について説明を行う。
【０３５１】
トランジスタ１４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
【０３５２】
金属酸化物１４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物１４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物１４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物１４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
【０３５３】
ただし、金属酸化物１４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物１４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０３５４】
金属酸化物１４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物１４３２のエネルギーギャップは、例えば、２．５ｅＶ以上かつ４．２ｅＶ以下、好ましくは２．８ｅＶ以上かつ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上かつ３．５ｅＶ以下とする。
【０３５５】
金属酸化物１４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
【０３５６】
例えば、金属酸化物１４３１及び金属酸化物１４３３は、金属酸化物１４３２を構成する酸素以外の元素一種以上から構成される金属酸化物である。金属酸化物１４３２を構成する酸素以外の元素一種以上から金属酸化物１４３１及び金属酸化物１４３３が構成されるため、金属酸化物１４３１と金属酸化物１４３２との界面、及び金属酸化物１４３２と金属酸化物１４３３との界面において、界面準位が形成されにくい。
【０３５７】
なお、金属酸化物１４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物１４３１をスパッタリング法で成膜する場合、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などの原子数比を満たすスパッタリングターゲットを用いることができる。
【０３５８】
また、金属酸化物１４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物１４３２をスパッタリング法で成膜する場合、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１などの原子数比を満たすスパッタリングターゲットを用いることができる。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物１４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０３５９】
また、金属酸化物１４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物１４３３は、金属酸化物１４３１と同種の金属酸化物を用いても構わない。
【０３６０】
また、金属酸化物１４３１又は金属酸化物１４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物１４３１又は金属酸化物１４３３が酸化ガリウムであっても構わない。
【０３６１】
次に、金属酸化物１４３１乃至金属酸化物１４３３の積層により構成される金属酸化物１４３０の機能及びその効果について、図３０（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図３０（Ｂ）は、図３０（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図３０（Ｂ）は、トランジスタ１４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
【０３６２】
図３０（Ｂ）中、Ｅｃ１４０４、Ｅｃ１４３１、Ｅｃ１４３２、Ｅｃ１４３３、Ｅｃ１４０６は、それぞれ、絶縁体１４０４、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３、絶縁体１４０６の伝導帯下端のエネルギーを示している。
【０３６３】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０３６４】
絶縁体１４０４と絶縁体１４０６は絶縁体であるため、Ｅｃ１４０６とＥｃ１４０４は、Ｅｃ１４３１、Ｅｃ１４３２、及びＥｃ１４３３よりも真空準位に近い（電子親和力が小さい）。
【０３６５】
金属酸化物１４３２は、金属酸化物１４３１及び金属酸化物１４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物１４３２として、金属酸化物１４３１及び金属酸化物１４３３よりも電子親和力の０．０７ｅＶ以上かつ１．３ｅＶ以下、好ましくは０．１ｅＶ以上かつ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上かつ０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０３６６】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物１４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０３６７】
このとき、ゲート電圧を印加すると、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３のうち、電子親和力の大きい金属酸化物１４３２にチャネルが形成される。
【０３６８】
そのため、電子は、金属酸化物１４３１、金属酸化物１４３３の中ではなく、金属酸化物１４３２の中を主として移動する。そのため、金属酸化物１４３１と絶縁体１４０４との界面、あるいは、金属酸化物１４３３と絶縁体１４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物１４３１、金属酸化物１４３３は、絶縁体のように機能する。
【０３６９】
金属酸化物１４３１と金属酸化物１４３２との間には、金属酸化物１４３１と金属酸化物１４３２との混合領域を有する場合がある。また、金属酸化物１４３２と金属酸化物１４３３との間には、金属酸化物１４３２と金属酸化物１４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０３７０】
金属酸化物１４３１と金属酸化物１４３２の界面、あるいは、金属酸化物１４３２と金属酸化物１４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物１４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
【０３７１】
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物１４３２の上面又は下面（被形成面、ここでは金属酸化物１４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０３７２】
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物１４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物１４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０３７３】
例えば、金属酸化物１４３２のある深さにおいて、又は、金属酸化物１４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０３７４】
金属酸化物１４３２の酸素欠損を低減するために、例えば、絶縁体１４０４に含まれる過剰酸素を、金属酸化物１４３１を介して金属酸化物１４３２まで移動させる方法などがある。この場合、金属酸化物１４３１は、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
【０３７５】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物１４３２の全体にチャネルが形成される。したがって、金属酸化物１４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物１４３２が厚いほど、トランジスタのオン電流を高くすることができる。
【０３７６】
また、トランジスタのオン電流を高くするためには、金属酸化物１４３３は薄いほど好ましい。金属酸化物１４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物１４３３は、チャネルの形成される金属酸化物１４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物１４３３は、ある程度の厚さを有することが好ましい。金属酸化物１４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物１４３３は、絶縁体１４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０３７７】
また、信頼性を高くするためには、金属酸化物１４３１は厚く、金属酸化物１４３３は薄いことが好ましい。金属酸化物１４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物１４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物１４３１との界面からチャネルの形成される金属酸化物１４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物１４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０３７８】
例えば、金属酸化物１４３２と金属酸化物１４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物１４３２と金属酸化物１４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０３７９】
また、金属酸化物１４３２の水素濃度を低減するために、金属酸化物１４３１及び金属酸化物１４３３の水素濃度を低減すると好ましい。金属酸化物１４３１及び金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物１４３２の窒素濃度を低減するために、金属酸化物１４３１及び金属酸化物１４３３の窒素濃度を低減すると好ましい。金属酸化物１４３１及び金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０３８０】
金属酸化物１４３１乃至金属酸化物１４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法又はＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【０３８１】
金属酸化物１４３１、金属酸化物１４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上かつ６５０℃以下、好ましくは４５０℃以上かつ６００℃以下、さらに好ましくは５２０℃以上かつ５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物１４３１、金属酸化物１４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
【０３８２】
上述の３層構造は一例である。例えば、金属酸化物１４３１又は金属酸化物１４３３のない２層構造としても構わない。又は、金属酸化物１４３１の上もしくは下、又は金属酸化物１４３３上もしくは下に、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３として例示した半導体のいずれか一を有する４層構造としても構わない。又は、金属酸化物１４３１の上、金属酸化物１４３１の下、金属酸化物１４３３の上、金属酸化物１４３３の下のいずれか二箇所以上に、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０３８３】
＜＜基板＞＞
基板１４５０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０３８４】
また、基板１４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０３８５】
可とう性基板である基板１４５０としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板１４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１４５０として好適である。
【０３８６】
＜＜下地絶縁体＞＞
絶縁体１４０１は、基板１４５０と導電体１４１４を電気的に分離させる機能を有する。
【０３８７】
絶縁体１４０１又は絶縁体１４０２は、単層構造又は積層構造の絶縁体で形成される。絶縁体を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
【０３８８】
また、絶縁体１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
【０３８９】
また、絶縁体１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０３９０】
絶縁体１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁体１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０３９１】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上かつ７００℃以下、又は１００℃以上かつ５００℃以下の範囲が好ましい。
【０３９２】
絶縁体１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。
【０３９３】
又は、絶縁体１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
【０３９４】
絶縁体１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体１４０４の成膜を行えばよい。又は、成膜後の絶縁体１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０３９５】
例えば、成膜後の絶縁体１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０３９６】
酸素導入方法には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。又は、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０３９７】
また、絶縁体１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０３９８】
絶縁体１４０３は、絶縁体１４０４に含まれる酸素が、導電体１４１４に含まれる金属と結びつき、絶縁体１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
【０３９９】
絶縁体１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁体１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
【０４００】
絶縁体１４０３としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０４０１】
トランジスタ１４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁体１４０２又は絶縁体１４０３に設けることが好ましい。例えば、絶縁体１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
【０４０２】
＜＜ゲート電極＞＞
導電体１４１１乃至導電体１４１４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電体の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０４０３】
また、導電体１４１１乃至導電体１４１４として、上述した金属酸化物１４３１乃至金属酸化物１４３３のいずれか一の材料を用いてもよい。ただし、上述した条件で形成した金属酸化物１４３１乃至金属酸化物１４３３のままでは半導体としての機能を有するため、金属酸化物１４３１乃至金属酸化物１４３３を導電体として機能するように、別途工程を行う必要がある。具体的には、導電体１４１１乃至導電体１４１４として、金属酸化物１４３１乃至金属酸化物１４３３のいずれか一を形成し、絶縁体１４０７として窒化シリコンを、ＣＶＤ法など水素を含むプラズマを用いて成膜することによって、金属酸化物１４３１乃至金属酸化物１４３３の抵抗を下げることができる。これにより、金属酸化物１４３１乃至金属酸化物１４３３を導電体として、導電体１４１１乃至導電体１４１４に用いることができる。
【０４０４】
＜＜ソース電極、ドレイン電極＞＞
導電体１４２１乃至導電体１４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電体の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０４０５】
特に、導電体１４２１乃至導電体１４２４のいずれかにタングステンを用いる場合、導電体１４２２及び導電体１４２４に、タングステンを用いて、かつ導電体１４２１及び導電体１４２３に、タンタルナイトライド（窒化タンタル）を用いた構成にすることが好ましい。タングステンが酸化物半導体に接する場合、タングステンは酸化しやすい材料のため、酸化物半導体から酸素を奪い、酸化物半導体に酸素欠損を生じさせる場合がある。このため、タングステンと酸化物半導体の間にタンタルナイトライドを形成することによって、タングステンと酸化物半導体の間の酸素の授受をタンタルナイトライドで遮ることができる。これにより、耐熱性と導電性を両立するタングステンを導電体として用いることができる。
【０４０６】
また、導電体１４２１乃至導電体１４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０４０７】
＜＜低抵抗領域＞＞
領域１４４１、領域１４４２は、例えば、導電体１４２１、導電体１４２３が、金属酸化物１４３１、金属酸化物１４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１４４１、領域１４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１４４１、領域１４４２に含まれるキャリア濃度が増加する。その結果、領域１４４１、領域１４４２が低抵抗化する。
【０４０８】
＜＜ゲート絶縁膜＞＞
絶縁体１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
【０４０９】
また、絶縁体１４０６は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
【０４１０】
また、例えば、酸化シリコン又は酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０４１１】
＜＜層間絶縁膜、保護絶縁膜＞＞
絶縁体１４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体１４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は樹脂などを有することが好ましい。又は、絶縁体１４０５は、酸化シリコン又は酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。
【０４１２】
絶縁体１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁体１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
【０４１３】
絶縁体１４０７としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０４１４】
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１４０７に適用するのに好ましい。
【０４１５】
絶縁体１４０７は、スパッタリング法、又はＣＶＤ法などにより酸素を含むプラズマを用いて成膜することで、絶縁体１４０５、絶縁体１４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁体１４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁体１４０５、絶縁体１４０６に添加された酸素が、絶縁体中を拡散し、金属酸化物１４３０に到達し、金属酸化物１４３０の酸素欠損を低減することが可能になる。
【０４１６】
図３１（Ａ）、（Ｂ）は、絶縁体１４０７を成膜する際に絶縁体１４０５、絶縁体１４０６に添加された酸素が、第２の加熱処理によって絶縁体中を拡散し、金属酸化物１４３０に到達する様子を描いた模式図である。図３１（Ａ）は、図２９（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図３１（Ｂ）は、図２９（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
【０４１７】
図３１（Ａ）、図３１（Ｂ）に示すように、絶縁体１４０６の側面に添加された酸素が、絶縁体１４０６の内部を拡散し、金属酸化物１４３０に到達する。また、絶縁体１４０７と絶縁体１４０５の界面近傍に、酸素を過剰に含む領域１４６１、領域１４６２及び領域１４６３が形成される場合がある。領域１４６１乃至１４６３に含まれる酸素は、絶縁体１４０５、絶縁体１４０４を経由し、金属酸化物１４３０に到達する。絶縁体１４０５が酸化シリコンを含み、絶縁体１４０７が酸化アルミニウムを含む場合、領域１４６１乃至１４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
【０４１８】
絶縁体１４０７は、酸素をブロックする機能を有し、酸素が絶縁体１４０７より上方に拡散することを防ぐ。同様に、絶縁体１４０３は、酸素をブロックする機能を有し、酸素が絶縁体１４０３より下方に拡散することを防ぐ。
【０４１９】
なお、第２の加熱処理は、絶縁体１４０５、絶縁体１４０６に添加された酸素が金属酸化物１４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。又は、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上かつ１５０℃以下、好ましくは４０℃以上かつ１００℃以下とする。これにより、絶縁体１４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
【０４２０】
このように、金属酸化物１４３０は、絶縁体１４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
【０４２１】
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁体１４０７として成膜することで、絶縁体１４０５、絶縁体１４０６に酸素を添加してもよい。
【０４２２】
絶縁体１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁体１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁体１４０８は上記材料の積層であってもよい。
【０４２３】
＜トランジスタの構成例５＞
図２９に示すトランジスタ１４００ａは、導電体１４１４及び絶縁体１４０２、絶縁体１４０３を省略してもよい。その場合の例を図３２に示す。
【０４２４】
図３２（Ａ）乃至図３２（Ｃ）は、トランジスタ１４００ｂの上面図及び断面図である。図３２（Ａ）は上面図である。図３２（Ｂ）は、図３２（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図３２（Ｃ）は、図３２（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｂのチャネル幅方向と呼ぶ場合がある。
【０４２５】
＜トランジスタの構成例６＞
図２９に示すトランジスタ１４００ａにおいて、導電体１４２１、導電体１４２３は、ゲート電極（導電体１４１１乃至導電体１４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図３３に示す。
【０４２６】
図３３（Ａ）乃至図３３（Ｃ）は、トランジスタ１４００ｃの上面図及び断面図である。図３３（Ａ）は上面図である。図３３（Ｂ）は、図３３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図３３（Ｃ）は、図３３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｃのチャネル幅方向と呼ぶ場合がある。
【０４２７】
図３３（Ｂ）のトランジスタ１４００ｃにおいて、ゲート電極と重なる部分の導電体１４２１が薄膜化され、その上を導電体１４２２が覆っている。同様に、ゲート電極と重なる部分の導電体１４２３が薄膜化され、その上を導電体１４２４が覆っている。
【０４２８】
トランジスタ１４００ｃは、図３３（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
【０４２９】
＜トランジスタの構成例７＞
図３３に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、１４３２の幅を広げてもよい。その場合の例を図３４に示す。
【０４３０】
図３４（Ａ）乃至図３４（Ｃ）は、トランジスタ１４００ｄの上面図及び断面図である。図３４（Ａ）は上面図である。図３４（Ｂ）は、図３４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図３４（Ｃ）は、図３４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｄのチャネル幅方向と呼ぶ場合がある。
【０４３１】
トランジスタ１４００ｄは、図３４に示す構成にすることで、オン電流を増大させることが可能になる。
【０４３２】
＜トランジスタの構成例８＞
図３３に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、金属酸化物１４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図３５に示す。
【０４３３】
図３５（Ａ）乃至図３５（Ｃ）は、トランジスタ１４００ｅの上面図及び断面図である。図３５（Ａ）は上面図である。図３５（Ｂ）は、図３５（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図３５（Ｃ）は、図３５（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｅのチャネル幅方向と呼ぶ場合がある。
【０４３４】
トランジスタ１４００ｅは、金属酸化物１４３１ａ、金属酸化物１４３２ａから成る第１のフィンと、金属酸化物１４３１ｂ、金属酸化物１４３２ｂから成る第２のフィンと、金属酸化物１４３１ｃ、金属酸化物１４３２ｃから成る第３のフィンと、を有している。
【０４３５】
トランジスタ１４００ｅは、チャネルが形成される金属酸化物１４３２ａ乃至金属酸化物１４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
【０４３６】
＜トランジスタの構成例９＞
図３６（Ａ）乃至図３６（Ｄ）は、トランジスタ１４００ｆの上面図及び断面図である。図３６（Ａ）は、トランジスタ１４００ｆの上面図であり、図３６（Ｂ）は図３６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図３６（Ｃ）は一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ１４００ｆもトランジスタ１４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ１４００ｆでは、ゲート電極を構成する導電体１４１２の側面に接して、絶縁体１４０９が設けられている。絶縁体１４０９及び導電体１４１２は、絶縁体１４０７に覆われている。絶縁体１４０７は、絶縁体１４０８に覆われている。絶縁体１４０９はトランジスタ１４００ｆのサイドウォール絶縁体として機能する。トランジスタ１４００ａと同様に、ゲート電極を導電体１４１１乃至導電体１４１３の積層としてもよい。また、トランジスタの構成例４で述べたように、ゲート電極の導電体１４１１乃至導電体１４１３として、金属酸化物１４３１乃至金属酸化物１４３３のいずれか一を用いてもよい。この場合、金属酸化物１４３１乃至金属酸化物１４３３を導電体として機能させるため、トランジスタの構成例４のゲート電極で詳述した処理方法を行う必要がある。
【０４３７】
絶縁体１４０６及び導電体１４１２は、少なくとも一部が導電体１４１４及び金属酸化物１４３２と重なる。導電体１４１２のチャネル長方向の側面端部と絶縁体１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁体１４０６はトランジスタ１４００ｆのゲート絶縁体として機能し、導電体１４１２はトランジスタ１４００ｆのゲート電極として機能する。
【０４３８】
金属酸化物１４３２は、金属酸化物１４３３及び絶縁体１４０６を介して導電体１４１２と重なる領域を有する。金属酸化物１４３１の外周が金属酸化物１４３２の外周と概略一致し、金属酸化物１４３３の外周が金属酸化物１４３１及び金属酸化物１４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周が金属酸化物１４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周が金属酸化物１４３３の外周より外側に位置してもよいし、金属酸化物１４３１の側面端部と、金属酸化物１４３３の側面端部とが概略一致する形状としてもよい。
【０４３９】
図３６（Ｄ）に図３６（Ｂ）の部分拡大図を示す。図３６（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、１４６１ｂ、１４６１ｃ、１４６１ｄ及び１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂ又は領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、又は１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物又は元素と言い換えてもよい。
【０４４０】
図３６（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電体１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁体１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁体１４０９又は絶縁体１４０６と接する。つまり、図３６（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁体１４０７と絶縁体１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電体１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電体１４１２の側面端部より距離ｄだけ導電体１４１２の内側に位置することが好ましい。このとき、絶縁体１４０６の膜厚ｔ４０６及び距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
【０４４１】
このように、金属酸化物１４３０の導電体１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００ｆのチャネル形成領域と低抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄ及び領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００ｆのオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
【０４４２】
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図３６（Ｄ）に示すように、領域１４６１ｄと領域１４６１ａの境界は、金属酸化物１４３３の上面から金属酸化物１４３１の下面まで深くなるにしたがって、一点鎖線Ａ１−Ａ２のＡ１側の方向に向かって形成される場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電体１４１２の最も内側に位置する、領域１４６１ｄと領域１４６１ａの境界と、導電体１４１２の一点鎖線Ａ１−Ａ２方向におけるＡ１側の側面端部との距離とする。同様に、領域１４６１ｅと領域１４６１ａの境界が、金属酸化物１４３３上面から金属酸化物１４３１の下面まで深くなるにしたがって、一点鎖線Ａ１−Ａ２のＡ２側の方向に向かって形成される場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電体１４１２の最も内側に位置する、領域１４６１ｅと領域１４６１ａの境界と、導電体１４１２の一点鎖線Ａ１−Ａ２方向におけるＡ２側の側面端部との距離とする。
【０４４３】
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電体１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電体１４１２と重なる領域に形成されることが好ましい。
【０４４４】
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁体１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁体１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電体１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
【０４４５】
また、金属酸化物１４３３は絶縁体１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電体１４１２と重なる領域）より、絶縁体１４０７に含まれる元素の濃度が高い。
【０４４６】
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ、及び領域１４６１ｅの低抵抗領域１４５１、１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、１４６１ｃを形成するためのドーパント、及び低抵抗領域１４５１、１４５２に絶縁体１４０７から添加される元素が該当する。
【０４４７】
なおトランジスタ１４００ｆでは低抵抗領域１４５１、１４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
【０４４８】
＜トランジスタの構成例１０＞
図３７（Ａ）及び図３７（Ｂ）は、トランジスタ１６８０の上面図及び断面図である。図３７（Ａ）は上面図であり、図３７（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図３７（Ｂ）に相当する。なお、図３７（Ａ）及び図３７（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
【０４４９】
図３７（Ｂ）に示すトランジスタ１６８０は、第１のゲートとして機能する導電体１６８９と、第２のゲートとして機能する導電体１６８８と、半導体１６８２と、ソース及びドレインとして機能する導電体１６８３及び導電体１６８４と、絶縁体１６８１と、絶縁体１６８５と、絶縁体１６８６と、絶縁体１６８７と、を有する。
【０４５０】
導電体１６８９は、絶縁表面上に設けられる。導電体１６８９と、半導体１６８２とは、絶縁体１６８１を間に挟んで、互いに重なる。また、導電体１６８８と、半導体１６８２とは、絶縁体１６８５、絶縁体１６８６及び絶縁体１６８７を間に挟んで、互いに重なる。また、導電体１６８３及び導電体１６８４は、半導体１６８２に、接続されている。
【０４５１】
導電体１６８９及び導電体１６８８の詳細は、図２９に示す導電体１４１１乃至導電体１４１４の記載を参照すればよい。
【０４５２】
導電体１６８９と導電体１６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６８０は、第２のゲート電極として機能する導電体１６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電体１６８８は、場合によっては省略してもよい。
【０４５３】
半導体１６８２の詳細は、図２９に示す金属酸化物１４３２の記載を参照すればよい。また、半導体１６８２は、一層でも良いし、複数の半導体層の積層でも良い。
【０４５４】
導電体１６８３及び導電体１６８４の詳細は、図２９に示す導電体１４２１乃至１４２４の記載を参照すればよい。
【０４５５】
絶縁体１６８１の詳細は、図２９に示す絶縁体１４０６の記載を参照すればよい。
【０４５６】
なお、図３７（Ｂ）では、半導体１６８２、導電体１６８３及び導電体１６８４上に、順に積層された絶縁体１６８５乃至絶縁体１６８７が設けられている場合を例示しているが、半導体１６８２、導電体１６８３及び導電体１６８４上に設けられる絶縁体は、一層でも良いし、複数の絶縁体の積層でも良い。
【０４５７】
半導体１６８２に酸化物半導体を用いた場合、絶縁体１６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６８２に供給する機能を有する絶縁体であることが望ましい。ただし、絶縁体１６８６を半導体１６８２上に直接設けると、絶縁体１６８６の形成時に半導体１６８２にダメージが与えられる場合、図３７（Ｂ）に示すように、絶縁体１６８５を半導体１６８２と絶縁体１６８６の間に設けると良い。絶縁体１６８５は、その形成時に半導体１６８２に与えるダメージが絶縁体１６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁体であることが望ましい。ただし、半導体１６８２に与えられるダメージを小さく抑えつつ、半導体１６８２上に絶縁体１６８６を直接形成することができるのであれば、絶縁体１６８５は必ずしも設けなくとも良い。
【０４５８】
例えば、絶縁体１６８５及び絶縁体１６８６として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０４５９】
絶縁体１６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁体１６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０４６０】
絶縁体は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁体は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁体は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０４６１】
絶縁体１６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体１６８２に侵入するのを防ぐことができる。半導体１６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水又は水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁体１６８７を用いることで、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０４６２】
また、半導体１６８２に酸化物半導体を用いる場合、絶縁体１６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０４６３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４６４】
（実施の形態４）
本実施の形態では、上記実施の形態に示すメモリセル３０１乃至３０４（以下、まとめてメモリセル３００と呼称する）に適用可能なデバイスの構成例について、図３８乃至図４１を用いて説明を行う。
【０４６５】
＜チップ構成例１＞
図３８（Ａ）、（Ｂ）に示す断面図はメモリセル３００が１つのチップに形成された例を示している。図３８（Ａ）は、メモリセル３００を構成するトランジスタのチャネル長方向の断面図を表している。また、図３８（Ｂ）は、メモリセル３００を構成するトランジスタのチャネル幅方向の断面図を表している。
【０４６６】
図３８（Ａ）、（Ｂ）に示すメモリセル３００は、下から順に、層Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９を有している。
【０４６７】
層Ｌ０は、基板１７００を有する。
【０４６８】
層Ｌ１は、基板１７００に形成された絶縁体１７０６と、トランジスタＴｒＡと、絶縁体１７０２と、絶縁体１７０３と、導電体１７１４、導電体１７１５などの複数の導電体を有する。
【０４６９】
層Ｌ２は、配線１７３２、配線１７３３などの複数の配線を有する。
【０４７０】
層Ｌ３は、導電体１７１６などの複数の導電体を有する。
【０４７１】
層Ｌ４は、トランジスタＴｒＢと、絶縁体１７０４、絶縁体１７０５と、導電体１７１７などの複数の導電体を有する。
【０４７２】
層Ｌ５は、配線１７３４、配線１７３５などの複数の配線を有する。
【０４７３】
層Ｌ６は、導電体１７１８などの複数の導電体を有する。
【０４７４】
層Ｌ７は、配線１７３６などの複数の配線を有する。
【０４７５】
層Ｌ８は、容量素子ＣＡと、導電体１７１９などの複数の導電体とを有している。また、容量素子ＣＡは、第１の電極１７５１と、第２の電極１７５２と、絶縁体１７５３と、を有している。
【０４７６】
層Ｌ９は、配線１７３７などの複数の配線を有している。
【０４７７】
トランジスタＴｒＡ、トランジスタＴｒＢは、前述した実施の形態３に示すＯＳトランジスタを適用することが好ましい。図３８（Ａ）、（Ｂ）は、トランジスタＴｒＡ、ＴｒＢに、図３３（Ａ）乃至（Ｃ）に示すトランジスタ１４００ｃを適用した例を示している。
【０４７８】
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
【０４７９】
図３８（Ａ）、（Ｂ）において、絶縁体１７０２乃至絶縁体１７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒＡ、及びトランジスタＴｒＢの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【０４８０】
配線１７３２乃至配線１７３７、及び、導電体１７１４乃至導電体１７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、又はこれらを主成分とする化合物を含む導電体の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０４８１】
図３８において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０４８２】
実施の形態１に示すトランジスタＴｒ１乃至トランジスタＴｒ８にＯＳトランジスタを適用した場合、トランジスタＴｒ１乃至トランジスタＴｒ８は、層Ｌ１又は層Ｌ４に形成されることが好ましい。
【０４８３】
実施の形態１に示す容量素子Ｃ１又は容量素子Ｃ２は、層Ｌ８に形成されることが好ましい。
【０４８４】
メモリセル３００の周辺に形成される駆動回路、例えば、実施の形態１に示すデコーダ回路、ドライバ回路などの駆動回路をＯＳトランジスタで構成する場合、トランジスタＴｒ９乃至トランジスタＴｒ２４は層Ｌ１又は層Ｌ４に形成してもよい。
【０４８５】
メモリセル３００は、図３８に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。
【０４８６】
＜チップ構成例２＞
メモリセル３００は、メモリセル３００が有する全てのＯＳトランジスタを、同一の層に形成した構成としてもよい。その場合の例を、図３９（Ａ）、（Ｂ）に示す。図３８と同様に、図３９（Ａ）はメモリセル３００を構成するトランジスタのチャネル長方向の断面図を表し、図３９（Ｂ）はメモリセル３００を構成するトランジスタのチャネル幅方向の断面図を表している。
【０４８７】
図３９（Ａ）、（Ｂ）は、層Ｌ３乃至層Ｌ５が省かれ、層Ｌ２の上に層Ｌ６が形成されている点で、図３８（Ａ）、（Ｂ）に示す断面図と相違する。図３９（Ａ）、（Ｂ）のその他の詳細は、図３８（Ａ）、（Ｂ）の記載を参酌する。
【０４８８】
実施の形態１に示すトランジスタＴｒ１乃至トランジスタＴｒ８にＯＳトランジスタを適用した場合、トランジスタＴｒ１乃至トランジスタＴｒ８は、層Ｌ１に形成されることが好ましい。
【０４８９】
実施の形態１に示す容量素子Ｃ１、又は容量素子Ｃ２は、層Ｌ８に形成されることが好ましい。
【０４９０】
メモリセル３００の周辺に形成される駆動回路、例えば、実施の形態１に示すデコーダ、ドライバ回路などの駆動回路をＯＳトランジスタで構成する場合、トランジスタＴｒ９乃至トランジスタＴｒ２４は層Ｌ１に形成してもよい。
【０４９１】
メモリセル３００は、図３９（Ａ）、（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。
【０４９２】
＜チップ構成例３＞
図３８（Ａ）、（Ｂ）に記載したメモリセル３００は、全てのＯＳトランジスタを容量素子ＣＡの上方に形成した構成としてもよい。その場合の例を図４０（Ａ）、（Ｂ）に示す。図３８、図３９と同様に、図４０（Ａ）は、メモリセル３００を構成するトランジスタのチャネル長方向の断面図を表し、図４０（Ｂ）は、メモリセル３００を構成するトランジスタのチャネル幅方向の断面図を表している。
【０４９３】
図４０（Ａ）、（Ｂ）は、容量素子ＣＡの上方にトランジスタＴｒＡ、及びトランジスタＴｒＢが形成されている点で、図３８（Ａ）、（Ｂ）に示す断面図と相違する。図４０（Ａ）、（Ｂ）のその他の詳細は、図３８（Ａ）、（Ｂ）の記載を参酌する。
【０４９４】
図４０（Ａ）、（Ｂ）に示すメモリセル３００は、下から順に、層Ｌ０、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５を有している。
【０４９５】
層Ｌ１０は、導電体１７２０、導電体１７２１などの複数の導電体を有する。
【０４９６】
導電体１７２０、導電体１７２１に適用する材料については、配線１７３２乃至配線１７３７、及び、導電体１７１４乃至導電体１７１９の記載について参酌する。
【０４９７】
実施の形態１に示すトランジスタＴｒ１乃至トランジスタＴｒ８にＯＳトランジスタを適用した場合、トランジスタＴｒ１乃至トランジスタＴｒ８は、層Ｌ１又は層Ｌ４に形成されることが好ましい。
【０４９８】
実施の形態１に示す容量素子Ｃ１、又は容量素子Ｃ２は、層Ｌ８に形成されることが好ましい。
【０４９９】
メモリセル３００の周辺に形成される駆動回路、例えば、実施の形態１に示すデコーダ、ドライバ回路などの駆動回路をＯＳトランジスタで構成する場合、トランジスタＴｒ９乃至トランジスタＴｒ２４は層Ｌ１又は層Ｌ４に形成してもよい。
【０５００】
＜チップ構成例４＞
チップ構成例３と同様に、図３９（Ａ）、（Ｂ）に示したメモリセル３００についても、全てのＯＳトランジスタを容量素子ＣＡの上方に形成した構成としてもよい。その場合の例を、図４１（Ａ）、（Ｂ）に示す。図３９と同様に、図４１（Ａ）は、メモリセル３００を構成するトランジスタのチャネル長方向の断面図を表し、図４１（Ｂ）は、メモリセル３００を構成するトランジスタのチャネル幅方向の断面図を表している。
【０５０１】
図４１（Ａ）、（Ｂ）は、容量素子ＣＡの上方にトランジスタＴｒＡが形成されている点で、図３９（Ａ）、（Ｂ）に示す断面図と相違する。図４１（Ａ）、（Ｂ）のその他の詳細は、図４０（Ａ）、（Ｂ）の記載を参酌する。
【０５０２】
図４１（Ａ）、（Ｂ）に示すメモリセル３００は、下から順に、層Ｌ０、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１、Ｌ２を有している。
【０５０３】
実施の形態１に示すトランジスタＴｒ１乃至トランジスタＴｒ８にＯＳトランジスタを適用した場合、トランジスタＴｒ１乃至トランジスタＴｒ８は、層Ｌ１に形成されることが好ましい。
【０５０４】
実施の形態１に示す容量素子Ｃ１、又は容量素子Ｃ２は、層Ｌ８に形成されることが好ましい。
【０５０５】
メモリセル３００の周辺に形成される駆動回路、例えば、実施の形態１に示すデコーダ、ドライバ回路などの駆動回路をＯＳトランジスタで構成する場合、トランジスタＴｒ９乃至トランジスタＴｒ２４は層Ｌ１に形成してもよい。
【０５０６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５０７】
（実施の形態５）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
【０５０８】
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【０５０９】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
【０５１０】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０５１１】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０５１２】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０５１３】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０５１４】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０５１５】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４２（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
【０５１６】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４２（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４２（Ｅ）に示す。図４２（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図４２（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図４２（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０５１７】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０５１８】
図４３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０５１９】
図４３（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
【０５２０】
また、図４３（Ｂ）及び図４３（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４３（Ｄ）及び図４３（Ｅ）は、それぞれ図４３（Ｂ）及び図４３（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０５２１】
図４３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０５２２】
図４３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０５２３】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０５２４】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０５２５】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０５２６】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０５２７】
不純物及び酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０５２８】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０５２９】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０５３０】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４４（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４４（Ｂ）に示す。図４４（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０５３１】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４４（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０５３２】
図４４（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０５３３】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０５３４】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０５３５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０５３６】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０５３７】
図４５に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４５（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４５（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４５（Ａ）及び図４５（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
【０５３８】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０５３９】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０５４０】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０５４１】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０５４２】
図４６は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４６より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４６より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４６より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０５４３】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０５４４】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０５４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０５４６】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０５４７】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０５４８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５４９】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図４７、図４８を用いて説明する。
【０５５０】
＜電子部品＞
図４７（Ａ）では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０５５１】
上記実施の形態１、及び実施の形態２に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０５５２】
後工程については、図４７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ１）した後、基板の裏面を研削する（ステップＳＴ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０５５３】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０５５４】
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
【０５５５】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０５５６】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０５５７】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０５５８】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７）。そして最終的な検査工程（ステップＳＴ８）を経て電子部品が完成する（ステップＳＴ９）。
【０５５９】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
【０５６０】
また、完成した電子部品の斜視模式図を図４７（Ｂ）に示す。図４７（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図４７（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図４７（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
【０５６１】
＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。
【０５６２】
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図４８に示す。
【０５６３】
図４８（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロフォン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図４８（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０５６４】
図４８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０５６５】
図４８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０５６６】
図４８（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様にかかる半導体装置は、スマートウォッチの各種集積回路に用いることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、又は表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図４８（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図４８（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
【０５６７】
図４８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
【０５６８】
図４８（Ｆ）は乗用車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、乗用車の各種集積回路に用いることができる。
【０５６９】
図４８（Ｇ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０５７０】
図４８（Ｈ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図４８（Ｈ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図４８（Ｈ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図４８（Ｈ）に示した携帯電話は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図４８（Ｈ）に示した携帯電話は、筐体５５０１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図４８（Ｈ）に示す携帯電話の向き（鉛直方向に対して携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、携帯電話の向きに応じて自動的に切り替えるようにすることができる。また、特に、指紋、静脈、虹彩、又は声紋など生体情報を取得するセンサを有する検出装置を設けることで、生体認証機能を有する携帯電話を実現することができる。
【０５７１】
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０５７２】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体��などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
【０５７３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５７４】
（実施の形態７）
本発明の一態様の記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ（ＵＳＢ；Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図４９を用いて、説明する。
【０５７５】
図４９（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、先の実施の形態で説明したメモリセルアレイ１１０、行ドライバ１２０、行デコーダ１３０、行アドレスラッチ回路１４０、センスアンプ／プリチャージ回路１５０、データセレクタ／列デコーダ１６０、列アドレスラッチ回路１７０などが組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、行ドライバ１２０、行デコーダ１３０、行アドレスラッチ回路１４０、センスアンプ／プリチャージ回路１５０、データセレクタ／列デコーダ１６０、列アドレスラッチ回路１７０をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
【０５７６】
図４９（Ｂ）はＳＤカードの外観の模式図であり、図４９（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、先の実施の形態で説明したメモリセルアレイ１１０、行ドライバ１２０、行デコーダ１３０、行アドレスラッチ回路１４０、センスアンプ／プリチャージ回路１５０、データセレクタ／列デコーダ１６０、列アドレスラッチ回路１７０などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、行ドライバ１２０、行デコーダ１３０、行アドレスラッチ回路１４０、センスアンプ／プリチャージ回路１５０、データセレクタ／列デコーダ１６０、列アドレスラッチ回路１７０をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
【０５７７】
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
【０５７８】
図４９（Ｄ）はＳＳＤの外観の模式図であり、図４９（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、先の実施の形態で説明したメモリセルアレイ１１０、行ドライバ１２０、行デコーダ１３０、行アドレスラッチ回路１４０、センスアンプ／プリチャージ回路１５０、データセレクタ／列デコーダ１６０、列アドレスラッチ回路１７０などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
【０５７９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５８０】
（実施の形態８）
本実施の形態では、本発明の一態様の記憶装置を備えることができるＲＦタグの使用例について図５０を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図５０（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図５０（Ｂ）参照）、包装用容器類（包装紙やボトル等、図５０（Ｃ）参照）、乗り物類（自転車等、図５０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、又は携帯電話）等の物品、若しくは各物品に取り付ける荷札（図５０（Ｅ）、図５０（Ｆ）参照）等に設けて使用することができる。
【０５８１】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０５８２】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０５８３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５８４】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
【０５８５】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【０５８６】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【０５８７】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０５８８】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【０５８９】
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【０５９０】
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【０５９１】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０５９２】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０５９３】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０５９４】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０５９５】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０５９６】
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０５９７】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、「ボトムゲート」とは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子ことをいう。
【０５９８】
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
【０５９９】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０６００】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０６０１】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【０６０２】
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【０６０３】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０６０４】
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【０６０５】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【０６０６】
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【０６０７】
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【０６０８】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【０６０９】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０６１０】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０６１１】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０６１２】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０６１３】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０６１４】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
【０６１５】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０６１６】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０６１７】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０６１８】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０６１９】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０６２０】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０６２１】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０６２２】
＜＜高レベル電位と低レベル電位について＞＞
本明細書において、ある配線に高レベル電位が印加される、と記載する場合、該高レベル電位は、その配線に接続されているゲートを有するｎ型トランジスタを導通状態にする大きさの電位か、又は、その配線に接続されているゲートを有するｐ型トランジスタを非導通状態にする大きさの電位か、の少なくともどちらか一方を示す場合がある。そのため、異なる２つ以上の配線に高レベル電位が印加されている場合、それぞれの配線に印加されている高レベル電位の大きさは、互いに異なる場合がある。
【０６２３】
本明細書において、ある配線に低レベル電位が印加される、と記載する場合、該低レベル電位は、その配線に接続されているゲートを有するｎ型トランジスタを非導通状態にする大きさの電位か、又は、その配線に接続されているゲートを有するｐ型トランジスタを導通状態にする大きさの電位か、の少なくともどちらか一方を示す場合がある。そのため、異なる２つ以上の配線に低レベル電位が印加されている場合、それぞれの配線に印加されている低レベル電位の大きさは、互いに異なる場合がある。
【０６２４】
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
【０６２５】
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０６２６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【０６２７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【０６２８】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【０６２９】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０６３０】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０６３１】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０６３２】
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。したがって、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。したがって、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
【０６３３】
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
【符号の説明】
【０６３４】
ＢＬ    配線
ＢＬ１    配線
ＢＬ２    配線
ＢＬＢ    配線
ＷＬ    配線
ＳＬ    配線
ＷＷＬ    配線
ＲＷＬ    配線
ＷＢＬ    配線
ＲＢＬ    配線
ＶＳＳ    配線
ＳＥ    配線
ＥＱ    配線
ＢＧ１    配線
ＢＧ２    配線
ＢＧ３    配線
ＢＧ４    配線
ＢＧ５    配線
ＢＧ６    配線
ＢＧ７    配線
ＢＧ８    配線
ＢＧ９    配線
ＢＧ１０    配線
ＢＧ１１    配線
ＢＧ１２    配線
ＢＧ１３    配線
ＢＧ１４    配線
ＢＧ１５    配線
ＢＧ１６    配線
ＢＧ１７    配線
ＢＧ１７［１］    配線
ＢＧ１７［２］    配線
ＢＧ１７［３］    配線
ＢＧ１７［４］    配線
ＢＧ１７［５］    配線
ＢＧ１７［６］    配線
ＢＧ１７［７］    配線
ＢＧ１７［８］    配線
ＢＧ１７［９］    配線
ＢＧ１７［１０］    配線
ＢＧ１７［１１］    配線
ＢＧ１７［１２］    配線
ＢＧ１７［１３］    配線
ＢＧ１７［１４］    配線
ＢＧ１８    配線
ＢＧ１９    配線
ＢＧ２０    配線
ＢＧ２１    配線
ＢＧ２２    配線
ＢＧ２３    配線
ＢＧ２４    配線
ＶＨ    配線
ＶＭ    配線
ＶＬ    配線
ＤＥ    配線
ＷｄＢＬ    配線幅
ＷｄＷＬ    配線幅
ＰＢＬ    配線間幅
ＰＷＬ    配線間幅
Ａ０    外部入力端子
Ａ０ｂ    外部入力端子
Ａ１    外部入力端子
Ａ１ｂ    外部入力端子
Ａ２    外部入力端子
Ａ２ｂ    外部入力端子
Ａ３    外部入力端子
Ａ３ｂ    外部入力端子
Ｙ０    外部出力端子
Ｙ１    外部出力端子
Ｙ２    外部出力端子
Ｙ３    外部出力端子
Ｙ４    外部出力端子
Ｙ５    外部出力端子
Ｙ６    外部出力端子
Ｙ７    外部出力端子
Ｙ８    外部出力端子
Ｙ９    外部出力端子
Ｙ１０    外部出力端子
Ｙ１１    外部出力端子
Ｙ１２    外部出力端子
Ｙ１３    外部出力端子
Ｙ１４    外部出力端子
Ｙ１５    外部出力端子
Ｉｎ１    入力端子
Ｉｎ２Ａ    入力端子
Ｉｎ２Ｂ    入力端子
Ｉｎ３Ａ    入力端子
Ｉｎ３Ｂ    入力端子
Ｏｕｔ１    出力端子
Ｏｕｔ２    出力端子
Ｏｕｔ３    出力端子
ＺＮ１    領域
ＺＮ２    領域
ＣＴ１    制御端子
ＣＴ２    制御端子
ＩＴ    入力端子
ＯＴ１    出力端子
ＯＴ２    出力端子
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
Ｔｒ３    トランジスタ
Ｔｒ４    トランジスタ
Ｔｒ５    トランジスタ
Ｔｒ６    トランジスタ
Ｔｒ７    トランジスタ
Ｔｒ８    トランジスタ
Ｔｒ９    トランジスタ
Ｔｒ１０    トランジスタ
Ｔｒ１１    トランジスタ
Ｔｒ１２    トランジスタ
Ｔｒ１３    トランジスタ
Ｔｒ１４    トランジスタ
Ｔｒ１５    トランジスタ
Ｔｒ１６    トランジスタ
Ｔｒ１７    トランジスタ
Ｔｒ１７［１］    トランジスタ
Ｔｒ１７［２］    トランジスタ
Ｔｒ１７［３］    トランジスタ
Ｔｒ１７［４］    トランジスタ
Ｔｒ１７［５］    トランジスタ
Ｔｒ１７［６］    トランジスタ
Ｔｒ１７［７］    トランジスタ
Ｔｒ１７［８］    トランジスタ
Ｔｒ１７［９］    トランジスタ
Ｔｒ１７［１０］    トランジスタ
Ｔｒ１７［１１］    トランジスタ
Ｔｒ１７［１２］    トランジスタ
Ｔｒ１７［１３］    トランジスタ
Ｔｒ１７［１４］    トランジスタ
Ｔｒ１８    トランジスタ
Ｔｒ１９    トランジスタ
Ｔｒ２０    トランジスタ
Ｔｒ２１    トランジスタ
Ｔｒ２２    トランジスタ
Ｔｒ２３    トランジスタ
Ｔｒ２４    トランジスタ
Ｃ１    容量素子
Ｃ２    容量素子
ＩＮＶ３    インバータ回路
ＩＮＶ４    インバータ回路
ＮＤ１    ノード
ＮＤ２    ノード
ＮＤ３    ノード
ＮＥＴ１    ノード
ＮＥＴ２    ノード
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ａ    領域
Ｂ    領域
Ｃ    領域
Ｉ１    絶縁体
Ｉ２    絶縁体
Ｓ１    金属酸化物
Ｓ２    金属酸化物
Ｓ３    金属酸化物
ＴｒＡ    トランジスタ
ＴｒＢ    トランジスタ
ＣＡ    容量素子
ＳＴ１    ステップ
ＳＴ２    ステップ
ＳＴ３    ステップ
ＳＴ４    ステップ
ＳＴ５    ステップ
ＳＴ６    ステップ
ＳＴ７    ステップ
ＳＴ８    ステップ
ＳＴ９    ステップ
Ｃ３    容量素子
Ｃ４    容量素子
Ｃ５    容量素子
Ｃ６    容量素子
ＧＬ    走査線
ＧＬ＿１    走査線
ＧＬ＿ｍ    走査線
ＧＬ＿Ｘ    走査線
ＤＬ    信号線
ＤＬ＿１    信号線
ＤＬ＿ｎ    信号線
ＤＬ＿Ｙ    信号線
ＶＬ＿ａ    電位供給線
ＶＬ＿ｂ    電位供給線
２０ａ    画素
２０ｂ    画素
２０ｃ    画素
２０ｄ    画素
２１    画素ブロック
２１ａ    画素ブロック
２１ａ［ｍ，ｎ］    画素ブロック
２１ａ［ｍ，ｎ＋１］    画素ブロック
２２    回路
２３    回路
２４    回路
２５    回路
２６    画素アレイ
２７    コンパレータ回路
２９    カウンター回路
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４４    トランジスタ
４５    トランジスタ
４６    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    トランジスタ
６１ａ    配線
６１ｂ    配線
６１ｃ    配線
６１ｄ    配線
６２    配線
６３    配線
６４    配線
６５    配線
７１    配線
７２    配線
７４    配線
９１    配線
９２    配線
９３    配線
１００    記憶装置
１１０    メモリセルアレイ
１２０    行ドライバ
１３０    行デコーダ
１４０    行アドレスラッチ回路
１５０    センスアンプ／プリチャージ回路
１６０    データセレクタ／列デコーダ
１７０    列アドレスラッチ回路
１８０    コントロール回路
１８１    入力信号
１８２    行アドレス
１８３    ＲＡＳ
１８４    列アドレス
１８５    ＣＡＳ
１８６    出力信号
１９０    バックゲート電圧制御回路
２０１    ＮＯＴ回路
２０２Ａ    ＮＡＮＤ回路
２０２Ｂ    ＮＡＮＤ回路
２０３Ａ    ＮＯＲ回路
２０３Ｂ    ＮＯＲ回路
３００    メモリセル
３０１    メモリセル
３０２    メモリセル
３０３    メモリセル
３０４    メモリセル
３１１    基板
３１２    半導体
３１３ａ    導電体
３１３ｂ    導電体
３１４ａ    導電体
３１４ｂ    導電体
３１５    導電体
３１６    導電体
３２１    セレクタ回路
３２１［１］    セレクタ回路
３２１［２］    セレクタ回路
３２１［３］    セレクタ回路
３２１［４］    セレクタ回路
３２１［５］    セレクタ回路
３２１［６］    セレクタ回路
３２１［７］    セレクタ回路
３２１［８］    セレクタ回路
３２１［９］    セレクタ回路
３２１［１０］    セレクタ回路
３２１［１１］    セレクタ回路
３２１［１２］    セレクタ回路
３２１［１３］    セレクタ回路
３２１［１４］    セレクタ回路
３２１［１５］    セレクタ回路
３２２    セレクタ回路
４０１    デコーダ回路
４０２    デコーダ回路
４０３    デコーダ回路
４０３ａ    デコーダ回路
４０４    デコーダ回路
４１１    行ドライバ回路
５０１    センスアンプ／プリチャージ回路
８００    半導体装置
８０１    画素回路
８０２    画素部
８０４    駆動回路部
８０４ａ    走査線駆動回路
８０４ｂ    信号線駆動回路
８０６    保護回路
８０７    端子部
８５１    トランジスタ
８５２    トランジスタ
８５４    トランジスタ
８６２    容量素子
８７２    発光素子
９００    半導体装置
１２００ａ    トランジスタ
１２００ｂ    トランジスタ
１２００ｃ    トランジスタ
１２０５    導電体
１２０５ａ    導電体
１２０５ｂ    導電体
１２１４    絶縁体
１２１６    絶縁体
１２２０    絶縁体
１２２２    絶縁体
１２２４    絶縁体
１２３０    金属酸化物
１２３０ａ    金属酸化物
１２３０ｂ    金属酸化物
１２３０ｃ    金属酸化物
１２４０ａ    導電体
１２４０ｂ    導電体
１２４１ａ    導電体
１２４１ｂ    導電体
１２４５ａ    領域
１２４５ｂ    領域
１２５０    絶縁体
１２６０    導電体
１２６０ａ    導電体
１２６０ｂ    導電体
１２７０    絶縁体
１２８０    絶縁体
１４００ａ    トランジスタ
１４００ｂ    トランジスタ
１４００ｃ    トランジスタ
１４００ｄ    トランジスタ
１４００ｅ    トランジスタ
１４００ｆ    トランジスタ
１４０１    絶縁体
１４０２    絶縁体
１４０３    絶縁体
１４０４    絶縁体
１４０５    絶縁体
１４０６    絶縁体
１４０７    絶縁体
１４０８    絶縁体
１４０９    絶縁体
１４１１    導電体
１４１２    導電体
１４１３    導電体
１４１４    導電体
１４２１    導電体
１４２２    導電体
１４２３    導電体
１４２４    導電体
１４３０    金属酸化物
１４３１    金属酸化物
１４３１ａ    金属酸化物
１４３１ｂ    金属酸化物
１４３１ｃ    金属酸化物
１４３２    金属酸化物
１４３２ａ    金属酸化物
１４３２ｂ    金属酸化物
１４３２ｃ    金属酸化物
１４３３    金属酸化物
１４４１    領域
１４４２    領域
１４５０    基板
１４５１    低抵抗領域
１４５２    低抵抗領域
１４６１    領域
１４６１ａ    領域
１４６１ｂ    領域
１４６１ｃ    領域
１４６１ｄ    領域
１４６１ｅ    領域
１４６２    領域
１４６３    領域
１６８０    トランジスタ
１６８１    絶縁体
１６８２    半導体
１６８３    導電体
１６８４    導電体
１６８５    絶縁体
１６８６    絶縁体
１６８７    絶縁体
１６８８    導電体
１６８９    導電体
１７００    基板
１７０２    絶縁体
１７０３    絶縁体
１７０４    絶縁体
１７０５    絶縁体
１７０６    絶縁体
１７１４    導電体
１７１５    導電体
１７１６    導電体
１７１７    導電体
１７１８    導電体
１７１９    導電体
１７２０    導電体
１７２１    導電体
１７３２    配線
１７３３    配線
１７３４    配線
１７３５    配線
１７３６    配線
１７３７    配線
１７５１    第１の電極
１７５２    第２の電極
１７５３    絶縁体
４０００    ＲＦタグ
４７００    電子部品
４７０１    リード
４７０２    プリント基板
４７０３    回路部
４７０４    回路基板
５１００    ＵＳＢメモリ
５１０１    筐体
５１０２    キャップ
５１０３    ＵＳＢコネクタ
５１０４    基板
５１０５    メモリチップ
５１０６    コントローラチップ
５１１０    ＳＤカード
５１１１    筐体
５１１２    コネクタ
５１１３    基板
５１１４    メモリチップ
５１１５    コントローラチップ
５１５０    ＳＳＤ
５１５１    筐体
５１５２    コネクタ
５１５３    基板
５１５４    メモリチップ
５１５５    メモリチップ
５１５６    コントローラチップ
５２０１    筐体
５２０２    筐体
５２０３    表示部
５２０４    表示部
５２０５    マイクロフォン
５２０６    スピーカ
５２０７    操作キー
５２０８    スタイラス
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５５０１    筐体
５５０２    表示部
５５０３    マイク
５５０４    スピーカ
５５０５    操作ボタン
５６０１    第１筐体
５６０２    第２筐体
５６０３    第１表示部
５６０４    第２表示部
５６０５    接続部
５６０６    操作キー
５７０１    車体
５７０２    車輪
５７０３    ダッシュボード
５７０４    ライト
５８０１    第１筐体
５８０２    第２筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
５９０１    筐体
５９０２    表示部
５９０３    操作ボタン
５９０４    操作子
５９０５    バンド
【図１】
2017108397.tif 000007
【図２】
2017108397.tif 000008
【図３】
2017108397.tif 000009
【図４】
2017108397.tif 000010
【図５】
2017108397.tif 000011
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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