(57)【要約】【課題】ダイシング領域の幅を狭くすることが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面とを有する半導体基板と、半導体基板の第１の面側に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極と電気的に接続された電極パッドと、半導体基板の第２の面と電極パッドとの間に設けられたマークと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面と第２の面とを有する半導体基板と、
前記半導体基板の前記第１の面側に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極と電気的に接続された電極パッドと、
前記半導体基板の前記第２の面と前記電極パッドとの間に設けられたマークと、
を備える半導体装置。
【請求項２】
前記ゲート電極が前記半導体基板の前記第１の面に設けられた第１のトレンチ内に設けられ、
前記マークが前記半導体基板の前記第１の面に設けられた第２のトレンチを含む請求項１記載の半導体装置。
【請求項３】
前記半導体基板と前記電極パッドとの間に設けられた第１の絶縁膜を、更に備え、
前記マークが前記第１の絶縁膜に設けられた段差構造を含む請求項１記載の半導体装置。
【請求項４】
前記半導体基板と前記電極パッドとの間に設けられた第１の絶縁膜と、
前記第１の絶縁膜と前記電極パッドとの間に設けられた多結晶半導体膜と、を更に備え、
前記マークが前記多結晶半導体膜に設けられた段差構造を含む請求項１記載の半導体装置。
【請求項５】
前記半導体基板と前記電極パッドとの間に設けられた第１の絶縁膜と、
前記第１の絶縁膜と前記電極パッドとの間に設けられた多結晶半導体膜と、
前記多結晶半導体膜と前記電極パッドとの間に設けられた第２の絶縁膜と、を更に備え、
前記マークが前記第２の絶縁膜に設けられた段差構造を含む請求項１記載の半導体装置。
【請求項６】
前記マークは、リソグラフィー用のアライメントマークである請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板にアライメントマークを形成し、
前記アライメントマークを用いてリソグラフィーのアライメントを行い、
前記アライメントマーク上に前記ゲート電極と電気的に接続される電極パッドを形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体チップのコストを削減するには、１枚のウェハに形成される半導体チップ数を増加させることが有効である。１枚のウェハに形成される半導体チップ数を増加させようとする場合、半導体チップと半導体チップの間のダイシング領域の幅を狭くする方法が考えられる。例えば、ブレードダイシングに代えて、ドライエッチングによりダイシングを行うことで、ダイシング領域の幅を狭くすることが可能である。
【０００３】
一般に、ダイシング領域には、リソグラフィー工程のアライメントのためのアライメントマークが形成される。アライメントマークは、所定のサイズが必要とされるため、アライメントマークを形成するために、ダイシング領域の幅を狭くできないという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−５９９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の面と第２の面とを有する半導体基板と、前記半導体基板の前記第１の面側に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極と電気的に接続された電極パッドと、前記半導体基板と前記電極パッドとの間に設けられたマークと、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式上面図。
【図２】第１の実施形態の半導体装置のセル領域の模式断面図。
【図３】第１の実施形態の半導体装置のアライメントマークの模式断面図。
【図４】第２の実施形態の半導体装置の模式上面図。
【図５】第２の実施形態の半導体装置のアライメントマークの模式断面図。
【図６】第３の実施形態の半導体装置のアライメントマークの模式断面図。
【図７】第４の実施形態の半導体装置のアライメントマークの模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、第ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１０】
ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有する半導体基板と、半導体基板の第１の面側に形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極と電気的に接続される電極パッドと、半導体基板の第２の面と電極パッドとの間に設けられたアライメントマークと、を備える。そして、ゲート電極が半導体基板に設けられた第１のトレンチ内に設けられ、アライメントマークが半導体基板に設けられた第２のトレンチを含む。
【００１２】
図１は、本実施形態の半導体装置の模式上面図である。図１（ａ）が半導体基板に設けられるトレンチの形状及び配置を主に示す図である。図１（ｂ）が、電極パッドの形状及び配置を主に示す図である。
【００１３】
本実施形態の半導体装置は、半導体基板を挟んでソース領域とドレイン領域が設けられる縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。また、本実施形態の半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。
【００１４】
図１（ａ）に示すように、本実施形態の半導体装置は、セル領域１０と、アライメントマーク１２と、ダイシング領域１４を備える。セル領域１０は、ＭＯＳＦＥＴのセルが規則的に配置される領域である。アライメントマーク１２は、リソグラフィー工程におけるアライメントに用いられるマークである。アライメントマーク１２は、リソグラフィー用のアライメントマークである。ダイシング領域１４は、ウェハ上に半導体装置が形成された後に、個々のチップに切断するための領域である。セル領域１０と、アライメントマーク１２は、ダイシング領域１４に囲まれる。
【００１５】
セル領域１０は、複数の第１のトレンチ１６を備える。第１のトレンチ１６はセル領域１０内で規則的に配置される。
【００１６】
アライメントマーク１２は、複数の第２のトレンチ２０を備える。アライメントマーク１２は、第２のトレンチ２０を配列させることで形成される。アライメントマーク１２内の第２のトレンチ２０の配列は、図示するものに限られず、露光装置の種類等により多種多様な配列があり得る。
【００１７】
図１（ｂ）に示すように、本実施形態の半導体装置は、セル領域１０に設けられた第１のトレンチ１６上にソース電極パッド２２を備える。また、アライメントマーク１２を形成する第２のトレンチ２０上にゲート電極パッド（電極パッド）２４が設けられる。
【００１８】
なお、ソース電極パッド２２及びゲート電極パッド２４は、半導体装置が実装される際に、例えば、ボンディングワイヤやはんだボール等の接続部材が接続される電極である。
【００１９】
本実施形態の半導体装置は、アライメントマーク１２が、ダイシング領域１４ではなく、ダイシング領域１４に囲まれるゲート電極パッド２４の下に設けられる。例えば、ダイシング領域１４には、アライメントマークが設けられない。
【００２０】
図２は、本実施形態の半導体装置のセル領域の模式断面図である。図１（ａ）のＡＡ’方向の断面図である。
【００２１】
本実施形態の半導体装置は、図２に示すように、第１の面（以下、表面とも記載）と第２の面（以下、裏面とも記載）とを有する半導体基板１００を備える。半導体基板１００は、例えば、単結晶シリコンである。
【００２２】
半導体基板１００は、ｎ＋型のソース領域３０、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。
【００２３】
ｎ＋型のソース領域３０は、半導体基板１００の表面に設けられる。ｐ型のチャネル領域３２は、ｎ＋型のソース領域３０の裏面側に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。
【００２４】
半導体基板１００の表面に第１のトレンチ１６が設けられる。第１のトレンチ１６の幅は“Ｗ１”である。第１のトレンチ１６の幅Ｗ１は、例えば、０．１μｍ以上０．５μｍ以下である。
【００２５】
第１のトレンチ１６内に、第１のゲート絶縁膜（ゲート絶縁膜）４０と、第１のゲート電極（ゲート電極）４２が設けられる。第１のゲート絶縁膜４０は、ｐ型のチャネル領域３２と第１のゲート電極４２との間に設けられる。第１のゲート絶縁膜４０は、半導体基板１００の表面側に設けられる。
【００２６】
第１のゲート絶縁膜４０は、例えば、シリコンの熱酸化膜である。また、第１のゲート電極４２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。
【００２７】
半導体基板１００の表面にソース電極パッド２２が設けられる。ソース電極パッド２２は、ｎ＋型のソース領域３０に接して設けられる。ソース電極パッド２２は、ｎ＋型のソース領域３０に電気的に接続される。ソース電極パッド２２は金属である。ソース電極パッド２２とｎ＋型のソース領域１０との間のコンタクトは、オーミックコンタクトである。
【００２８】
ソース電極パッド２２と第１のゲート電極２２の間は、絶縁膜４６により分離される。絶縁膜４６は、例えば、シリコン酸化膜である。
【００２９】
半導体基板１００の裏面にドレイン電極パッド４８が設けられる。ドレイン電極パッド４８は、ｎ＋型のドレイン領域３６に接して設けられる。ドレイン電極パッド４８は、金属である。ドレイン電極パッド４８とｎ＋型のドレイン領域３６との間のコンタクトは、オーミックコンタクトである。ドレイン電極パッド４８は、ｎ＋型のドレイン領域３６を介してｎ−型のドリフト領域３４に接続される。
【００３０】
図３は、本実施形態の半導体装置のアライメントマークの模式断面図である。図１（ａ）のＢＢ’方向の断面図である。
【００３１】
アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。
【００３２】
ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。
【００３３】
半導体基板１００の表面に第２のトレンチ２０が設けられる。第２のトレンチ２０の幅は“Ｗ２”である。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”よりも広いことが望ましい。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”の５倍以上であることが望ましく１０倍以上であることがよりも望ましい。第２のトレンチ２０の幅Ｗ２は、例えば、１μｍ以上１０μｍ以下である。
【００３４】
第２のトレンチ２０内に、第２のゲート絶縁膜４１と、第２のゲート電極４３が設けられる。第２のゲート絶縁膜４１は、ｐ型のチャネル領域３２と第２のゲート電極４３との間に設けられる。
【００３５】
第２のゲート絶縁膜４１は、例えば、シリコンの熱酸化膜である。また、第２のゲート電極４３は、例えば、ｎ型不純物がドープされた多結晶シリコンである。
【００３６】
第２のゲート電極４３は、例えば、特定の電位に接続されず、フローティング状態である。この場合、第２のゲート絶縁膜４１には強い電界が印加されることはなく、第２のトレンチ２０に起因する信頼性不良の発生を抑制できる。
【００３７】
第２のゲート電極４３上には、絶縁膜４６が設けられる。また、絶縁膜４６上には、層間絶縁膜５０が設けられる。絶縁膜４６及び層間絶縁膜５０は、例えば、シリコン酸化膜である。
【００３８】
層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。
【００３９】
ゲート電極パッド２４と第２のトレンチ２０との間の、ゲート電極パッド２４と層間絶縁膜５０との界面が、第２のトレンチ２０側に窪んでいることが望ましい。また、第２のトレンチ２０上の、ゲート電極パッド２４の表面が窪んでいることが望ましい。すなわち、第２のトレンチ２０上の、ゲート電極パッド２４の表面に凹部が設けられることが望ましい。
【００４０】
ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。
【００４１】
半導体基板１００の裏面にドレイン電極パッド４８が設けられる。
【００４２】
ゲート電極パッド２４及びソース電極パッド２２上には、パッシベーション膜として、例えば、図示しないポリイミド膜が形成される。ゲート電極パッド２４及びソース電極パッド２２上の一部にポリイミド膜の開口部が設けられる。
【００４３】
本実施形態のアライメントマーク１２は、半導体基板１００の第２の面とゲート電極パッド２４との間に設けられた第２のトレンチ２０を含む。
【００４４】
次に、本実施形態の半導体装置の製造方法について、図１、図２及び図３を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体基板にアライメントマークを形成し、アライメントマークを用いてリソグラフィーのアライメントを行い、アライメントマーク上にゲート電極と電気的に接続される電極パッドを形成する。更に、第１のトレンチと第２のトレンチを形成し、第１のトレンチ内にゲート電極を形成し、第２のトレンチを用いてリソグラフィーのアライメントを行い、第２のトレンチ上に、ゲート電極と電気的に接続される電極パッドを形成する。
【００４５】
まず、半導体基板１００の第１の面に、第１のトレンチ１６及び第２のトレンチ２０を形成する。第１のトレンチ１６及び第２のトレンチ２０は、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により形成する。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”よりも広いことが望ましい。
【００４６】
次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第２のゲート絶縁膜４２、第１のゲート電極４２、第２のゲート電極４３を形成する。
【００４７】
次に、絶縁膜４６を形成する。次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。
【００４８】
次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【００４９】
次に、第２のトレンチ２０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。
【００５０】
次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。セル領域１０外に設けられたフォトレジストをマスクに、セル領域１０の層間絶縁膜５０を除去する。
【００５１】
次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、第２のトレンチ２０上の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。
【００５２】
ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【００５３】
次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。
【００５４】
以上の製造方法により、図１乃至図３に示す実施形態の半導体装置が形成される。
【００５５】
次に、本実施形態の作用及び効果について説明する。
【００５６】
一般に、リソグラフィー工程のアライメントのためのアライメントマークは、ダイシング領域に形成される。アライメントマークは、所定のサイズが必要とされるため、アライメントマークを形成するために、ダイシング領域の幅を狭くできないという問題がある。
【００５７】
本実施形態の半導体装置は、アライメントマーク１２をダイシング領域１４ではなく、ダイシング領域１４に囲まれる半導体チップ内に設ける。特に、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００の第２の面に挟まれる領域に設ける。ゲート電極パッド２４下には、セル領域１０が形成されない。
【００５８】
例えば、ダイシング領域１４にサイズの大きなアライメントマーク１２を設けないことで、ダイシング領域１４の幅を狭くすることが可能となる。したがって、ダイシング領域１４の幅が狭くなり、１枚のウェハに形成する半導体チップ数を増加することが可能となる。
【００５９】
また、セル領域１０が形成されないゲート電極パッド２４下に、アライメントマーク１２を設けるため、セル領域１０の面積も減らず、ＭＯＳＦＥＴのオン抵抗が増大することもない。
【００６０】
第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”よりも広いことが望ましい。第２のトレンチ２０の幅“Ｗ２”は、第１のトレンチ１６の幅“Ｗ１”の５倍以上であることが望ましく１０倍以上であることがよりも望ましい。第２のトレンチ２０の幅“Ｗ２”を広くすることにより。アライメントマーク１２の信号強度が強くなり、アライメント精度が向上する。
【００６１】
ゲート電極パッド２４と第２のトレンチ２０との間の、ゲート電極パッド２４と層間絶縁膜５０との界面が、第２のトレンチ２０側に窪んでいることが望ましい。また、第２のトレンチ２０上の、ゲート電極パッド２４の表面が窪んでいることが望ましい。すなわち、第２のトレンチ２０上の、ゲート電極パッド２４の表面に凹部が設けられることが望ましい。これにより、アライメントマーク１２上に、ゲート電極パッド２４用の金属膜が存在する場合でも、アライメントマークの１２の信号強度が高くなりアライメントの精度が向上する。
【００６２】
以上、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。
【００６３】
本実施形態では、アライメントマーク１２を形成する第２のトレンチ２０内が、多結晶シリコンの第２のゲート電極４３で埋め込まれる形態を例に説明したが、第２のトレンチ２０内は、例えば、絶縁物で埋め込まれていても、空洞であってもかまわない。また、２個の第２のトレンチ２０の間の距離が、第２のトレンチ２０の幅よりも狭い構造、いわゆるメサ構造でアライメントマーク１２を形成しても構わない。
【００６４】
（第２の実施形態）
本実施形態の半導体装置は、半導体基板と電極パッドとの間に設けられた第１の絶縁膜を、更に備え、アライメントマークが第１の絶縁膜に設けられた段差構造を含む点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
【００６５】
図４は、本実施形態の半導体装置の模式上面図である。図４（ａ）が半導体基板に設けられるトレンチの形状及び段差構造の配置を主に示す図である。図４（ｂ）が、電極パッドの形状及び配置を主に示す図である。
【００６６】
本実施形態の半導体装置は、縦型ＭＯＳＦＥＴである。また、実施形態の本半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。
【００６７】
図４（ａ）に示すように、本実施形態の半導体装置は、セル領域１０と、アライメントマーク１２と、ダイシング領域１４を備える。セル領域１０は、ＭＯＳＦＥＴのセルが規則的に配置される領域である。アライメントマーク１２は、リソグラフィー工程におけるアライメントに用いられるマークである。ダイシング領域１４は、ウェハ上に半導体装置が形成された後に、個々のチップに切断するための領域である。セル領域１０と、アライメントマーク１２は、ダイシング領域１４に囲まれる。
【００６８】
セル領域１０は、複数の第１のトレンチ１６を備える。第１のトレンチ１６はセル領域１０内で規則的に配置される。
【００６９】
アライメントマーク１２は、段差構造１２０を備える。アライメントマーク１２は、段差構造１２０を配列させることで形成される。アライメントマーク１２内の段差構造１２０の配列は、図示するものに限られず、露光装置の種類等により多種多様な配列があり得る。
【００７０】
図４（ｂ）に示すように、本実施形態の半導体装置は、セル領域１０に設けられた第１のトレンチ１６上にソース電極パッド２２を備える。また、アライメントマーク１２を形成する段差構造１２０上にゲート電極パッド２４が設けられる。
【００７１】
本実施形態の半導体装置は、アライメントマーク１２が、ダイシング領域１４ではなく、ダイシング領域１４に囲まれるゲート電極パッド２４の下に設けられる。例えば、ダイシング領域１４には、アライメントマークが設けられない。
【００７２】
図５は、本実施形態の半導体装置のアライメントマークの模式断面図である。図４（ａ）のＢＢ’方向の断面図である。
【００７３】
なお、本実施形態のセル領域の構造は、第１の実施形態と同様である。
【００７４】
アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。
【００７５】
ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。
【００７６】
半導体基板１００の表面にベース酸化膜（第１の絶縁膜）６０が設けられる。ベース酸膜６０は、例えば、シリコンの熱酸化膜である。ベース酸化膜６０の膜厚は、第１のゲート絶縁膜４０の膜厚よりも厚い。
【００７７】
ベース酸化膜６０には、パターニングによる段差構造１２０が設けられている。
【００７８】
ベース酸化膜６０上には、層間絶縁膜５０が設けられる。層間絶縁膜５０は、例えば、シリコン酸化膜である。
【００７９】
ベース酸化膜６０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。
【００８０】
ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。
【００８１】
半導体基板１００の裏面にドレイン電極パッド４８が設けられる。
【００８２】
次に、本実施形態の半導体装置の製造方法について、図１、図２、図４及び図５を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、アライメントマークの形成が、第１の絶縁膜の形成とパターニングにより行われる点で、第１の実施形態と異なっている。
【００８３】
まず、半導体基板１００の第１の面に、ベース酸化膜（第１の絶縁膜）６０を形成する。ベース酸化膜６０は、例えば、半導体基板１００の熱酸化によって形成されるシリコン酸化膜である。
【００８４】
次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。
【００８５】
次に、公知のプロセスを用いて、ベース酸化膜６０にアライメントマーク１２の一部となる段差構造１２０を形成する。この際、例えば、セル領域のベース酸化膜６０も除去する。
【００８６】
次に、リソグラフィー工程及びＲＩＥにより、第１のトレンチ１６を形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【００８７】
次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第１のゲート電極４２を形成する。
【００８８】
次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【００８９】
次に、ベース酸化膜５０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【００９０】
次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。セル領域１０外に設けられたフォトレジストをマスクに、セル領域１０の層間絶縁膜５０を除去する。
【００９１】
次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、ベース酸化膜６０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。
【００９２】
ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【００９３】
次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。
【００９４】
以上の製造方法により、図４及び図５に示す実施形態の半導体装置が形成される。
【００９５】
本実施形態の半導体装置も、第１の実施形態の半導体装置同様、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００に挟まれる領域に設ける。したがって、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。  
【００９６】
（第３の実施形態）
本実施形態の半導体装置は、半導体基板と電極パッドとの間に設けられた第１の絶縁膜と、第１の絶縁膜と電極パッドとの間に設けられる多結晶半導体膜と、を更に備え、アライメントマークが多結晶半導体膜に設けられた段差構造を含む点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については記述を省略する。
【００９７】
図６は、本実施形態の半導体装置のアライメントマークの模式断面図である。図４（ａ）のＢＢ’方向の断面図である。
【００９８】
なお、本実施形態のセル領域の構造は、第１の実施形態と同様である。
【００９９】
アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。
【０１００】
ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。
【０１０１】
半導体基板１００の表面にベース酸化膜（第１の絶縁膜）６０が設けられる。ベース酸膜６０は、例えば、シリコンの熱酸化膜である。ベース酸化膜６０の膜厚は、第１のゲート絶縁膜４０の膜厚よりも厚い。
【０１０２】
ベース酸化膜６０上には、多結晶シリコン膜（多結晶半導体膜）７０が形成されている。多結晶シリコン膜７０には、パターニングによる段差構造１２０が設けられている。多結晶シリコン膜７０は、第１のゲート電極４２と同一の材料で形成される。
【０１０３】
多結晶シリコン膜７０上には、層間絶縁膜５０が設けられる。層間絶縁膜５０は、例えば、シリコン酸化膜である。
【０１０４】
多結晶シリコン膜７０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。
【０１０５】
ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。
【０１０６】
半導体基板１００の裏面にドレイン電極パッド４８が設けられる。
【０１０７】
次に、本実施形態の半導体装置の製造方法について、図１、図２、図４及び図６を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、アライメントマークの形成が、多結晶半導体膜の形成とパターニングにより行われる点で、第２の実施形態と異なっている。
【０１０８】
まず、半導体基板１００の第１の面に、ベース酸化膜（第１の絶縁膜）６０を形成する。ベース酸化膜６０は、例えば、半導体基板１００の熱酸化によって形成されるシリコン酸化膜である。
【０１０９】
次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。
【０１１０】
次に、セル領域のベース酸化膜６０も除去する。
【０１１１】
次に、リソグラフィー工程及びＲＩＥにより、第１のトレンチ１６を形成する。
【０１１２】
次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第１のゲート電極４２を形成する。第１のゲート電極４２の堆積と同時に、多結晶シリコン膜７０がベース酸化膜６０上に形成される。
【０１１３】
次に、公知のプロセスを用いて、多結晶シリコン膜７０にアライメントマーク１２の一部となる段差構造１２０を形成する。
【０１１４】
次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【０１１５】
次に、ベース酸化膜５０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【０１１６】
次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。リソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。セル領域１０外に設けられたフォトレジストをマスクに、セル領域１０の層間絶縁膜５０を除去する。
【０１１７】
次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、多結晶シリコン膜７０の段差構造１２０上の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。
【０１１８】
ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【０１１９】
次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。
【０１２０】
以上の製造方法により、図４及び図６に示す実施形態の半導体装置が形成される。
【０１２１】
本実施形態の半導体装置も、第１の実施形態の半導体装置同様、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００に挟まれる領域に設ける。したがって、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。  
【０１２２】
（第４の実施形態）
本実施形態の半導体装置は、半導体基板と電極パッドとの間に設けられた第１の絶縁膜と、第１の絶縁膜と電極パッドとの間に設けられる多結晶半導体膜と、多結晶半導体膜と電極パッドとの間に設けられる第２の絶縁膜と、を更に備え、アライメントマークが第２の絶縁膜に設けられた段差構造を含む点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については記述を省略する。
【０１２３】
図７は、本実施形態の半導体装置のアライメントマークの模式断面図である。図４（ａ）のＢＢ’方向の断面図である。
【０１２４】
なお、本実施形態のセル領域の構造は、第１の実施形態と同様である。
【０１２５】
アライメントマークが形成される領域において、半導体基板１００は、ｐ型のチャネル領域３２、ｎ−型のドリフト領域３４、ｎ＋型のドレイン領域３６を備える。
【０１２６】
ｐ型のチャネル領域３２は、半導体基板１００の表面に設けられる。ｎ−型のドリフト領域３４は、ｐ型のチャネル領域３２の裏面側に設けられる。ｎ＋型のドレイン領域３６は、半導体基板１００の裏面に設けられる。
【０１２７】
半導体基板１００の表面にベース酸化膜（第１の絶縁膜）６０が設けられる。ベース酸膜６０は、例えば、シリコンの熱酸化膜である。ベース酸化膜６０の膜厚は、第１のゲート絶縁膜４０の膜厚よりも厚い。
【０１２８】
ベース酸化膜６０上には、多結晶シリコン膜（多結晶半導体膜）７０が形成されている。多結晶シリコン膜７０は、第１のゲート電極４２と同一の材料で形成される。
【０１２９】
多結晶シリコン膜７０上には、層間絶縁膜（第２の絶縁膜）５０が設けられる。層間絶縁膜５０は、例えば、シリコン酸化膜である。層間絶縁膜５０には、パターニングによる段差構造１２０が設けられている。
【０１３０】
段差構造１２０が設けられた領域の層間絶縁膜５０上に、ゲート電極パッド２４が設けられる。
【０１３１】
ゲート電極パッド２４は、図示しない配線によって、セル領域１０の第１のゲート電極４２に電気的に接続される。ゲート電極パッド２４は、第１のゲート電極４２にゲート電圧を印加する機能を備える。
【０１３２】
半導体基板１００の裏面にドレイン電極パッド４８が設けられる。
【０１３３】
次に、本実施形態の半導体装置の製造方法について、図１、図２、図４及び図７を参照しつつ、説明する。本実施形態の半導体装置の製造方法は、アライメントマークの形成が、第２の絶縁膜の形成とパターニングにより行われる点で、第２の実施形態と異なっている。
【０１３４】
まず、半導体基板１００の第１の面に、ベース酸化膜（第１の絶縁膜）６０を形成する。ベース酸化膜６０は、例えば、半導体基板１００の熱酸化によって形成されるシリコン酸化膜である。
【０１３５】
次に、例えば、ボロン（Ｂ）のイオン注入により、ｐ型のチャネル領域３２を形成する。
【０１３６】
次に、セル領域のベース酸化膜６０も除去する。
【０１３７】
次に、リソグラフィー工程及びＲＩＥにより、第１のトレンチ１６を形成する。
【０１３８】
次に、公知のプロセスを用いて、第１のゲート絶縁膜４０、第１のゲート電極４２を形成する。第１のゲート電極４２の堆積と同時に、多結晶シリコン膜７０がベース酸化膜６０上に形成される。
【０１３９】
次に、リソグラフィー工程及び砒素（Ａｓ）のイオン注入により、半導体基板１００の第１の面に、ｎ＋型のソース領域３０を選択的に形成する。
【０１４０】
次に、ベース酸化膜５０上に層間絶縁膜５０を形成する。層間絶縁膜５０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【０１４１】
次に、セル領域１０の層間絶縁膜５０を、リソグラフィー工程とエッチングにより、パターニングする。この際、アライメントマーク１２が形成される領域の層間絶縁膜５０にアライメントマーク１２の一部となる段差構造１２０を形成する。
【０１４２】
次に、セル領域１０の第１の面に、ソース電極パッド２２を形成する。次に、段差構造１２０が設けられた領域の層間絶縁膜５０上に、ゲート電極パッド２４を形成する。
【０１４３】
ソース電極パッド２２及びゲート電極パッド２４をパターニングするリソグラフィー工程の際に、アライメントマーク１２を用いてアライメントを行う。
【０１４４】
次に、ソース電極パッド２２及びゲート電極パッド２４をパターニングする。次に、ゲート電極パッド２４及びソース電極パッド２２上にポリイミド膜を形成する。その後、ポリイミド膜をパターニングし、ゲート電極パッド２４及びソース電極パッド２２上の一部に開口部を設ける。
【０１４５】
以上の製造方法により、図４及び図７に示す実施形態の半導体装置が形成される。
【０１４６】
本実施形態の半導体装置も、第１の実施形態の半導体装置同様、アライメントマーク１２を、ゲート電極パッド２４と半導体基板１００に挟まれる領域に設ける。したがって、本実施形態によれば、ダイシング領域の幅を狭くすることが可能な半導体装置およびその製造方法を実現できる。したがって、１枚のウェハに形成される半導体チップ数を増加させることが可能となる。  
【０１４７】
第１乃至第４の実施形態では、マークとしてリソグラフィー用のマークを例に説明したが、マークとしてチップトレーサビリティ用の識別マークや、リソグラフィーの合わせ検査マーク（バーニヤマーク）を適用することも可能である。
【０１４８】
第１乃至第４の実施形態では、半導体基板の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
【０１４９】
また、第１乃至第４の実施形態では、トレンチゲート型ＭＯＳＦＥＴを例に説明したが、ゲート電極を備えるデバイスであれば、例えば、プレーナゲート型ＭＯＳＦＥＴ、トレンチゲート型ＩＧＢＴ、プレーナゲート型ＩＧＢＴ等にも本発明を適用することも可能である。
【０１５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５１】
１２      アライメントマーク（マーク）
１６      第１のトレンチ
２０      第２のトレンチ
２４      ゲート電極パッド（電極パッド）
４０      第１のゲート絶縁膜（ゲート絶縁膜）
４２      第１のゲート電極（ゲート電極）
５０      層間絶縁膜（第２の絶縁膜）
６０      ベース酸化膜（第１の絶縁膜）
７０      多結晶シリコン膜（多結晶半導体膜）
１００    半導体基板
１２０    段差構造
【図１】
2017055007.tif 000003
【図２】
2017055007.tif 000004
【図３】
2017055007.tif 000005
【図４】
2017055007.tif 000006
【図５】
2017055007.tif 000007
【図６】
2017055007.tif 000008
【図７】
2017055007.tif 000009