(57)【要約】【課題】電気的特性を所望の良好さにすることができる半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体装置１の製造方法は、ゲルマニウム系材料からなる半導体基板１１を有し、半導体基板１１の一部にＮ型のＳＤ領域（ソースドレイン領域）１１５が形成された半導体装置１の製造方法である。この半導体装置１の製造方法は、半導体基板１１の一部にＮ型の不純物を注入する工程と共注入元素のイオンを注入する工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲルマニウム系材料からなる半導体層を有し、前記半導体層の少なくとも一部にＮ型の不純物拡散領域が形成された半導体装置の製造方法であって、
前記半導体層の少なくとも一部にＮ型不純物であるＶ族の第１元素のイオンを注入する第１イオン注入工程と、
前記第１イオン注入工程の前または後に、前記第１元素のイオンとはイオン種が異なる、少なくとも１種類の第２元素のイオン、および／または、前記第２元素を含有する少なくとも１種類の分子のイオンを注入する第２イオン注入工程と、
前記第１イオン注入工程および前記第２イオン注入工程の後に、前記半導体層を加熱する熱処理工程と、を含む、
半導体装置の製造方法。
【請求項２】
前記第２元素は、炭素、窒素およびフッ素のうちの少なくとも１つである、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記分子は、炭素原子数が２以上の炭素と水素の化合物、窒素原子数が２以上の窒素と水素、窒素と炭素、もしくは窒素と水素と炭素の化合物、または、フッ素原子数が２以上のフッ素と水素、フッ素と炭素、もしくはフッ素と水素と炭素の化合物、である、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体層の少なくとも一部にＰ型不純物であるIII族の第３元素のイオンを注入する第３イオン注入工程を更に含む、
請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
ゲルマニウム系材料からなる半導体層を有し、前記半導体層の少なくとも一部にＮ型の不純物拡散層が形成された半導体装置の製造方法であって、
Ｎ型不純物であるＶ族の第１元素のイオンと、前記第１元素のイオンとはイオン種が異なる、少なくとも１種類の第２元素のイオン、および／または、前記第２元素を含有する少なくとも１種類の分子のイオンとを、ｉｎ−ｓｉｔｕドーピングしながら、ゲルマニウム系材料からなる前記不純物拡散層をエピタキシャル成長させるエピタキシャル成長工程と、
前記エピタキシャル成長工程の後に、前記半導体層と前記不純物拡散層とを加熱する熱処理工程と、を含む、
半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法により製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ゲルマニウム系材料からなる半導体層にＮ型不純物拡散領域を形成する方法として、半導体層を非晶質状態にしてからＮ型不純物を注入し、その後、熱処理により半導体層を非晶質から結晶に回復させることによりＮ型の不純物拡散領域を形成する方法が提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１１０５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ゲルマニウム系材料からなる半導体層をチャネルとするｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を作製する場合、ＭＯＳＦＥＴの品質を維持する上で不純物拡散領域の深さと濃度を精密に制御する必要がある。しかしながら、ゲルマニウム系材料中では、Ｓｉに比べてＰ（リン）等のＮ型不純物が拡散しやすい。従って、特許文献１に記載された方法では、熱処理の温度や時間をより厳密に設定する必要があり、不純物拡散領域の深さと濃度を制御することが難しい。例えばソースドレインエクステンション等を形成する場合、不純物拡散領域の深さと濃度がうまく制御できず、不純物拡散領域の不純物がゲート電極の下方へ大きく拡散してしまうと、チャネル長が短くなりいわゆるショートチャネル効果が生じてしまう。そうすると、ＭＯＳＦＥＴの電気的特性が低下してしまう虞がある。
【０００５】
本発明は、上記事由に鑑みてなされたものであり、電気的特性を所望の良好さにすることができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の観点に係る半導体装置の製造方法は、
ゲルマニウム系材料からなる半導体層を有し、前記半導体層の少なくとも一部にＮ型の不純物拡散領域が形成された半導体装置の製造方法であって、
前記半導体層の少なくとも一部にＮ型不純物であるＶ族の第１元素のイオンを注入する第１イオン注入工程と、
前記第１イオン注入工程の前または後に、前記第１元素のイオンとはイオン種が異なる、少なくとも１種類の第２元素のイオン、および／または、前記第２元素を含有する少なくとも１種類の分子のイオンを注入する第２イオン注入工程と、
前記第１イオン注入工程および前記第２イオン注入工程の後に、前記半導体層を加熱する熱処理工程と、を含む。
【０００７】
また、本発明の第２の観点に係る半導体装置の製造方法は、
ゲルマニウム系材料からなる半導体層を有し、前記半導体層の少なくとも一部にＮ型の不純物拡散層が形成された半導体装置の製造方法であって、
Ｎ型不純物であるＶ族の第１元素のイオンと、前記第１元素のイオンとはイオン種が異なる、少なくとも１種類の第２元素のイオン、および／または、前記第２元素を含有する少なくとも１種類の分子のイオンとを、ｉｎ−ｓｉｔｕドーピングしながら、ゲルマニウム系材料からなる前記不純物拡散層をエピタキシャル成長させるエピタキシャル成長工程と、
前記エピタキシャル成長工程の後に、前記半導体層と前記不純物拡散層とを加熱する熱処理工程と、を含む。
【０００８】
また、本発明の第３の観点に係る半導体装置は、
上記半導体装置の製造方法により製造されたものである。
【発明の効果】
【０００９】
本発明によれば、第１イオン注入工程の前または後の第２イオン注入工程において、第１元素のイオンとはイオン種が異なる、少なくとも１種類の第２元素のイオン、および／または、第２元素を含有する少なくとも１種類の分子のイオンを注入する。これにより、その後の熱処理時において、不純物拡散領域のＮ型不純物の拡散が抑制されるので、不純物拡散領域の深さと濃度の制御がし易くなる。従って、半導体装置の電気的特性を所望の良好さにすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための各工程における断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明するための各工程における断面図である。
【図３】実施の形態１に係る半導体装置の製造方法におけるイオン注入直後の濃度プロファイルを示す図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するためのＳＩＭＳ分析結果を示す図である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を説明するための各工程における斜視図である。
【図６】実施の形態２に係る半導体装置の製造方法を説明するための各工程の図５のＡ−Ａ線における断面図である。
【図７】実施の形態２に係る半導体装置の製造方法を説明するための各工程の図５のＡ−Ａ線における断面図である。
【図８】本発明の実施の形態３に係る半導体装置の製造方法を説明するための各工程の図５のＡ−Ａ線における断面図である。
【図９】変形例に係る半導体装置の製造方法を説明するためのＳＩＭＳ分析結果を示す図である。
【図１０】変形例に係る半導体装置の製造方法を説明するための各工程における断面図である。
【図１１】変形例に係る半導体装置の製造方法を説明するための一工程における断面図である。
【図１２】変形例に係る半導体装置の製造方法を説明するための各工程における断面図である。
【図１３】変形例に係る半導体装置の製造方法を説明するための各工程における断面図である。
【図１４】変形例に係る半導体装置の製造方法を説明するための一工程における断面図である。
【発明を実施するための形態】
【００１１】
（実施の形態１）
本実施の形態に係る半導体装置の製造方法では、ゲルマニウム（Ｇｅ）系材料を用いた、いわゆるプレーナ構造を有するＮ型のＭＯＳトランジスタを作製する。ここで、「Ｇｅ系材料」とは、Ｇｅ結晶やＧｅＣ、ＳｉＧｅ、ＧｅＳｎ等のＧｅとＩＶ族元素との混晶を意味する。このＭＯＳトランジスタは、Ｇｅ系材料からなるＰ型の半導体基板を有する。なお、半導体基板は、真性な半導体基板であってもよい。その半導体基板の一部には、Ｎ型のソースドレインエクステンション領域およびソースドレイン領域（不純物拡散領域）が形成されている。以下、ソースドレインエクステンション領域を「ＳＤＥ領域」と称し、ソースドレイン領域を「ＳＤ領域」と称する。
【００１２】
以下、本実施の形態に係る半導体装置の製造方法について、図１から図３を参照しながら説明する。この製造方法では、半導体基板１１にＮ型不純物（第１元素）と共にＣ、Ｎ、Ｆのうちのいずれか１種類の元素または複数種類の元素（第２元素、以下、「共注入元素」と称する。）を注入する。具体的には、Ｎ型不純物を半導体基板１１に注入する工程（第１イオン注入工程）の前に、Ｃ、Ｎ、Ｆのうちのいずれか１種類の元素または複数種類の元素（以下、「共注入元素」と称する。）のイオンを半導体基板１１に注入する工程（第２イオン注入工程）を行う。この共注入元素は、半導体基板１１中に含まれるＮ型不純物の拡散を抑制する働きをする元素である。
【００１３】
まず、図１（Ａ）に示すように、周知のＳＴＩ（Shallow Trench Isolation）形成法により、半導体基板１１に、ＳＴＩ構造の素子分離部１２を形成する。半導体基板１１は、Ｓｉ基板、Ｇｅ系材料からなる基板、Ｓｉ基板上にＳｉＯ２層とＳｉ層とが積層されてなるＳＯＩ基板、Ｓｉ基板上にＳｉＯ２層とＧｅ系材料からなる層とが積層されてなるＧＯＩ基板（Germanium On Insulator）からなる。また、ＳＯＩ基板上にＧｅ系材料からなる層が積層された基板であってもよい。素子分離部１２は、ＳｉＯ２等の酸化膜から形成される。
【００１４】
続いて、半導体基板１１にＰ型のウェル領域１１１を形成する。その後、ＳｉＯ２等の絶縁膜、金属膜を形成して、絶縁膜、金属膜をパターニングする。このようにして、図１（Ａ）に示すゲート絶縁膜１４およびゲート電極１５を形成する。
【００１５】
続いて、図１（Ｂ）の矢印１１２に示すように、ゲート電極１５をマスクとして、共注入元素のイオンを注入する。このときの注入角度は、半導体基板１１の上面の法線方向に対して１０度以下であり、注入エネルギは１〜１０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。
【００１６】
そして、上記共注入元素のイオンを注入する工程の後に、図１（Ｂ）の矢印１１２に示すように、ゲート電極１５をマスクとして、Ｎ型不純物であるＶ族元素のイオンを注入する。Ｖ族元素のイオンとしては、Ｐ、Ａｓ、Ｓｂが挙げられる。このときの注入角度は、半導体基板１１の上面の法線方向に対して１０度以下であり、注入エネルギは１〜３０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。このようにして、ＳＤＥ領域１１３を形成する。
【００１７】
共注入元素のイオンを注入する際の注入エネルギは、図３（Ａ）に示すように、半導体基板１１の厚さ方向において、共注入元素の濃度プロファイルのピーク位置ＰＥ１がＳＤＥ領域１１３を形成する工程で注入されるＮ型不純物の濃度プロファイルのピーク位置ＰＥ２と同じ位置となるように設定される。これにより、後述の熱処理時において、Ｎ型不純物の拡散が効率的に抑制される。なお、共注入元素のイオンを注入する際の注入エネルギは、図３（Ｂ）に示すように、半導体基板１１の厚さ方向において、共注入元素の濃度プロファイルのピーク位置ＰＥ３がＳＤＥ領域１１３を形成する工程で注入されるＮ型不純物の濃度プロファイルのピーク位置ＰＥ１よりも半導体基板１１の表面から遠い位置（図３（Ｂ）における右側）となるように設定されていてもよい。また、共注入元素のイオンのドーズ量は、Ｎ型不純物のドーズ量と共注入元素のイオンのドーズ量との総和と、共注入元素のイオンの注入により生じる点欠陥の密度との相関関係と、半導体装置１で生じる漏れ電流との相関関係から決定される。具体的には、共注入元素のイオンのドーズ量は、半導体装置１で生じる漏れ電流が半導体装置１に要求されている漏れ電流の上限電流値を超えない量に決定される。
【００１８】
次に、半導体基板１１上に酸化膜、窒化膜等の絶縁膜、またはこれらの積層膜を堆積した後、異方性エッチングを行うことにより、図２（Ａ）に示すように、ゲート絶縁膜１４およびゲート電極１５の側方にサイドウォール１６を形成する。
【００１９】
続いて、図２（Ｂ）の矢印１１４に示すように、ゲート電極１５およびサイドウォール１６をマスクとして、共注入元素のイオンを半導体基板１１に注入する工程を行う。このときの注入角度は、半導体基板１１の上面の法線方向に対して１０度以下であり、注入エネルギは１〜３０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。
【００２０】
そして、上記共注入元素のイオンを注入する工程の後に、図２（Ｂ）の矢印１１４に示すように、ゲート電極１５およびサイドウォール１６をマスクとして、Ｎ型不純物を半導体基板１１に注入する工程を行う。このときの注入角度は、半導体基板１１の上面の法線方向に対して１０度以下であり、注入エネルギは１〜４５ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。このようにして、ＳＤ領域１１５を形成する。
【００２１】
その後、熱処理を行うことにより、ＳＤＥ領域１１３およびＳＤ領域１１５のＮ型不純物を活性化させる。この熱処理は、例えば急速熱処理（ＲＴＡ：Rapid Thermal Annealing）により行うことができる。なお、熱処理の方法としては、急速熱処理に限定されるものではなく、例えばフラッシュアニール法やレーザアニール法のようなミリセカンドアニール法或いはその他の熱処理方法を採用してもよい。
【００２２】
次に、ＳＤ領域１１５上方に金属を堆積してから熱処理を行って自己整合的に堆積した金属をゲルマナイドすることにより、図２（Ｃ）に示すようなコンタクト領域１１６を形成する。
【００２３】
続いて、図２（Ｃ）に示すように、半導体基板１１上方を覆う絶縁層１８を形成してから絶縁層１８にコンタクトホール１８１、１８３を形成し、最後に、コンタクトホール１８１、１８３に金属を埋め込むことによりコンタクト電極１７１、１７３を形成する。こうして半導体装置１が完成する。なお、ゲート電極１５にもコンタクト電極が接続されているが、図２（Ｃ）では図示していない。
【００２４】
次に、共注入元素のイオンの注入による熱処理でのＮ型不純物の拡散に与える影響を評価した結果について説明する。この評価では、まず、Ｓｉ基板上にＧｅ層とＳｉ層とが積層されてなる試料基板を準備し、この試料基板のＳｉ層側から試料基板にＮ型不純物または共注入元素のイオンを注入し、その後、試料基板を熱処理した。そして、ＳＩＭＳ分析により、熱処理後の試料基板中のＰの濃度プロファイルを求めた。試料基板としては、Ｇｅ層の厚さが１μｍであり、Ｓｉ層の厚さが１８ｎｍのものを使用した。熱処理は、処理温度７００℃、処理時間１０ｓｅｃの条件で行った。Ｎ型不純物としてＰ（リン）を採用し、共注入元素としてＣ（炭素）、Ｎ（窒素）を採用した。
【００２５】
図４は、試料基板のＳＩＭＳ分析の結果である。図４に示す曲線「Ｐ」は、注入エネルギ１０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２でＰイオンのみを試料基板に注入してから熱処理を行った場合の結果を示す。また、図４に示す曲線「Ｐ＋Ｃ」は、注入エネルギ７ｋｅＶ、ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２でＣイオンを試料基板に注入した後に、注入エネルギ１０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２でＰイオンを試料基板に注入し、その後熱処理を行った場合の結果を示す。更に、図４に示す曲線「Ｐ＋Ｎ」は、注入エネルギ１０ｋｅＶ、ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２でＮイオンを試料基板に注入した後に、注入エネルギ１０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２でＰイオンを試料基板に注入し、その後熱処理を行った場合の結果を示す。
【００２６】
Ｇｅ層に含まれるＰは、熱処理中において、Ｇｅ層内で拡散係数がその濃度が高い場所ほど大きくなるような濃度依存性を持つ形で拡散する。従って、Ｐのみを注入してから熱処理を行った場合、Ｐの濃度プロファイルは、図４に示す曲線「Ｐ」のように、台形状となり、Ｓｉ層とＧｅ層との界面近傍にＰが高濃度となる領域が形成されない。なお、ＡｓやＳｂ等の他のＶ族元素のイオンのみを試料基板に注入してから熱処理を行った場合も同様の結果が得られる。
【００２７】
これに対して、図４に示す曲線「Ｐ＋Ｃ」、曲線「Ｐ＋Ｎ」のように、ＣイオンまたはＮイオンを注入した後にＰイオンを注入し、その後、熱処理を行った場合は、試料基板のＳｉ層から遠ざかる方向へのＰの拡散が抑制されている。また、この場合は、Ｐイオンのみを注入してから熱処理を行った場合に比べて、Ｇｅ層におけるＳｉ層とＧｅ層との界面近傍の領域でのＰの濃度が大きく増加している。
【００２８】
図４に示す結果について、発明者らは以下のように考察している。Ｎ型不純物は、Ｇｅ層中の点欠陥（特に、空孔）を介して拡散する。そして、Ｐイオンを注入する際、Ｇｅ層にそのＰイオンの注入に起因した点欠陥が発生する。この点欠陥は、Ｇｅ層内の空孔、格子間不純物原子またはＰとＧｅとのクラスタのような複合体から構成される。そして、熱処理において、この点欠陥の移動に伴いＰが拡散していく。これに対して、Ｇｅ層中のＣまたはＮは、この点欠陥の移動を規制する機能もしくは点欠陥を消滅させる機能を発揮する。従って、ＣイオンまたはＮイオンを注入した後にＰイオンを注入し、その後、熱処理を行った場合には、Ｇｅ層中のＣまたはＮにより点欠陥（空孔）の移動が規制される、もしくは無くなるので、Ｐの拡散が抑制される。
【００２９】
図４に示す評価結果から、Ｎ型不純物を試料基板のＧｅ層に注入する前に、共注入元素をＧｅ層に注入することにより、Ｇｅ層内でのＮ型不純物の拡散が抑制されることが判る。本実施の形態に係る半導体装置１の製造方法では、この評価結果を踏まえて、ＳＤＥ領域１１３、ＳＤ領域１１５を形成する工程において、Ｎ型不純物を半導体基板１１に注入する前に、共注入元素を半導体基板１１に注入している。これにより、その後の熱処理において、Ｎ型不純物の拡散に起因してＳＤＥ領域１１３およびＳＤ領域１１５の深さと濃度が変化することが抑制される。
【００３０】
以上説明したように、本実施の形態に係る半導体装置１の製造方法によれば、ＳＤＥ領域１１３またはＳＤ領域１１５を形成する工程において、Ｎ型不純物を半導体基板１１に注入する工程の前に、共注入元素を半導体基板１１に注入する。これにより、その後の熱処理時において、ＳＤＥ領域１１３およびＳＤ領域１１５のＮ型不純物の拡散が抑制されるので、ＳＤＥ領域１１３およびＳＤ領域１１５の深さと濃度の制御がし易くなり、半導体装置１の電気的特性を所望の良好さにすることができる。
【００３１】
また、前出の発明者らの考察で述べたように、熱処理において、ＳＤＥ領域１１３、ＳＤ領域１１５に存在する点欠陥の移動が抑制され、ＳＤＥ領域１１３、ＳＤ領域１１５とウェル領域１１１との界面への点欠陥の移動も抑制されている、或いは、熱処理において、ＳＤＥ領域１１３、ＳＤ領域１１５に存在する点欠陥が消滅すると考えられる。このことから、ＳＤＥ領域１１３、ＳＤ領域１１５とウェル領域１１１との間のＰＮ接合部分での点欠陥の密度が低減される。従って、半導体装置１のソース−ドレイン間の漏れ電流を低減できる。
【００３２】
また、図４の曲線「Ｐ」に示すように、Ｐイオンのみ注入してから熱処理を行った場合、Ｐの濃度が高い領域が形成されにくい。従って、ＳＤＥ領域１１３またはＳＤ領域１１５を形成する工程において、共注入元素のイオンを注入しない場合、ＳＤＥ領域１１３またはＳＤ領域１１５のＮ型不純物の濃度が低くなってしまう虞がある。この場合、ＳＤ領域１１５およびＳＤＥ領域１１３の寄生抵抗が高くなってしまう虞がある。
【００３３】
これに対して、本実施の形態に係る半導体装置１の製造方法によれば、前述のように、ＳＤＥ領域１１３またはＳＤ領域１１５を形成する工程において共注入元素のイオンを注入する。これにより、図４の曲線「Ｐ＋Ｃ」、曲線「Ｐ＋Ｎ」に示される結果から推測されるように、ＳＤＥ領域１１３またはＳＤ領域１１５のＮ型不純物の濃度を比較的高くすることができる。従って、ＳＤ領域１１５およびＳＤＥ領域１１３の寄生抵抗を低減することができる。
【００３４】
（実施の形態２）
本実施の形態に係る半導体装置の製造方法では、Ｇｅ系材料を用いて、いわゆるフィン構造を有するＮ型のＭＯＳトランジスタを作製する。このＭＯＳトランジスタは、ゲルマニウム（Ｇｅ）系材料からなるフィンを有する。そのフィンの一部には、Ｎ型のＳＤＥ領域およびＳＤ領域（不純物拡散領域）が形成されている。
【００３５】
以下、本実施の形態に係る半導体装置の製造方法について、図５から図７を参照しながら説明する。この製造方法では、Ｎ型不純物（第１元素）を半導体基板上に形成されたフィンに注入する工程（第１イオン注入工程）の前に、実施の形態１で説明した共注入元素（第２元素）のイオンを半導体基板１１に注入する工程（第２イオン注入工程）を行う。
【００３６】
まず、図５（Ａ）に示すように、半導体基板２１上に半導体層を形成してからパターニングすることによりフィン２３を形成し、フィン２３の間に絶縁膜を埋め込むことにより素子分離部２２を形成する。半導体基板２１は、Ｓｉ基板、Ｇｅ系材料からなる基板、Ｓｉ基板上にＳｉＯ２層とＳｉ層とが積層されてなるＳＯＩ基板、Ｓｉ基板上にＳｉＯ２層とＧｅ系材料からなる層とが積層されてなるＧＯＩ基板からなる。また、ＳＯＩ基板上にＧｅ系材料からなる層が積層された基板であってもよい。フィン２３は、Ｇｅ系材料から形成されている。素子分離部２２は、酸化膜（ＳｉＯ２）等から形成される。
【００３７】
次に、フィン２３を覆うように絶縁膜を形成し、絶縁膜上に金属膜を形成する。その後、絶縁膜および金属膜をパターニングすることにより、図５（Ｂ）に示すゲート絶縁膜２４およびゲート電極２５を形成する。
【００３８】
続いて、図６（Ａ）の矢印２１２に示すように、ゲート電極２５をマスクとして、共注入元素のイオンをフィン２３に注入する。共注入元素は、実施の形態１で説明した共注入元素と同様である。このときの注入角度は、フィン２３の上面の法線方向に対して４５度以下であり、注入エネルギは１〜１０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。
【００３９】
そして、上記共注入元素のイオンを注入する工程の後に、図６（Ａ）の矢印２１２に示すように、ゲート電極２５をマスクとして、Ｎ型不純物をフィン２３に注入する。Ｎ型不純物は、実施の形態１で説明したＮ型不純物と同様である。このときの注入角度は、フィン２３の上面の法線方向に対して４５度以下であり、注入エネルギは１〜１０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。このようにして、フィン２３内にＳＤＥ領域を形成する。
【００４０】
続いて、素子分離部２２の上方およびフィン２３の上方に酸化膜、窒化膜、またはこれらの積層膜を堆積した後、異方性エッチングを行うことにより、図６（Ｂ）に示すように、ゲート電極２５の側方にサイドウォール２６を形成する。
【００４１】
その後、図７（Ａ）の矢印２１４に示すように、ゲート電極２５およびサイドウォール２６をマスクとして、共注入元素のイオンをフィン２３注入する。このときの注入角度は、フィン２３の上面の法線方向に対して４５度以下であり、注入エネルギは１〜６０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。
【００４２】
そして、上記共注入元素のイオンを注入する工程の後に、図７（Ａ）の矢印２１４に示すように、ゲート電極２５およびサイドウォール２６をマスクとして、Ｎ型不純物をフィン２３に注入する。このときの注入角度は、半導体基板１１の上面の法線方向に対して４５度以下であり、注入エネルギは１〜６０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６／ｃｍ２である。このようにして、フィン２３内にＳＤ領域を形成する。
【００４３】
次に、熱処理を行うことにより、ＳＤＥ領域およびＳＤ領域のＮ型不純物を活性化させる。熱処理条件は、実施の形態１で説明した熱処理時の条件と同様である。
【００４４】
続いて、図７（Ｂ）に示すように、素子分離部２２の上方、フィン２３およびサイドウォール２６を覆う絶縁層２８を形成し、絶縁層２８におけるフィン２３のＳＤ領域に対応する部分にコンタクトホール２８１を形成してそこに金属を埋め込むことによりコンタクト電極２８２を形成する。これにより、半導体装置２が完成する。
【００４５】
以上説明したように、本実施の形態に係る半導体装置２の製造方法によれば、ＳＤＥ領域またはＳＤ領域を形成するためにＮ型不純物をフィン２３に注入する工程の前に、共注入元素のイオンをフィン２３に注入する。これにより、その後の熱処理時において、ＳＤＥ領域およびＳＤ領域のＮ型不純物の拡散が抑制されるので、ＳＤＥ領域１１３およびＳＤ領域１１５の深さと濃度の精密な制御が可能となり、半導体装置２の電気的特性を所望の良好さにすることができる。
【００４６】
（実施の形態３）
本実施の形態に係る半導体装置の製造方法では、実施の形態２と同様に、Ｇｅ系材料を用いて、いわゆるフィン構造を有するＮ型のＭＯＳトランジスタを作製する。但し、このＭＯＳトランジスタは、フィンにおいてＳＤ領域（不純物拡散領域）の材料が他の領域の材料と異なっていることもある。
【００４７】
以下、本実施の形態に係る半導体装置の製造方法について、図６（Ａ）および図８を参照しながら説明する。まず、実施の形態２で説明した方法と同様の方法により、図５（Ｂ）に示すように、半導体基板２１にフィン２３、素子分離部２２、ゲート絶縁膜２４およびゲート電極２５を形成する。
【００４８】
次に、図６（Ａ）の矢印２１２に示すように、ゲート電極２５をマスクとして、共注入元素のイオンをフィン２３に注入する。共注入元素は、実施の形態１で説明した共注入元素と同様である。このときの注入角度は、フィン２３の上面の法線方向に対して４５度以下であり、注入エネルギは１〜１０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。
【００４９】
そして、上記共注入元素のイオンを注入する工程の後に、図６（Ａ）の矢印２１２に示すように、ゲート電極２５をマスクとして、Ｎ型不純物をフィン２３に注入する。Ｎ型不純物は、実施の形態１で説明したＮ型不純物と同様である。このときの注入角度は、フィン２３の上面の法線方向に対して４５度以下であり、注入エネルギは１〜１０ｋｅＶであり、ドーズ量は１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２である。このようにして、フィン２３内にＳＤＥ領域を形成する。
【００５０】
次に、素子分離部２２の上方およびフィン２３の上方に酸化膜、窒化膜、またはこれらの積層膜を堆積した後、異方性エッチングを行うことにより、図８（Ａ）に示すように、ゲート電極２５の側方にサイドウォール２６を形成する。
【００５１】
続いて、図８（Ｂ）に示すように、フィン２３のうちソース、ドレインを形成する予定の部分をリセスエッチングすることにより凹部３３１を形成する。
【００５２】
その後、図８（Ｃ）に示すように、凹部３３１およびフィン２３の間の領域に、Ｎ型不純物（第１元素）と実施の形態１で説明した共注入元素（第２元素）のイオンとをＩｎ−ｓｉｔｕドーピングしながら、Ｇｅ系材料をエピタキシャル成長させる。このとき、Ｇｅ系材料は、フィン２３の凹部３３１に選択的にエピタキシャル成長する。Ｎ型不純物および共注入元素は、実施の形態１で説明したＮ型不純物および共注入元素と同様である。このようにして、Ｎ型のソースドレイン半導体層（以下、「ＳＤ層」と称する。）３７を形成する。
【００５３】
次に、熱処理を行うことにより、ＳＤ層３７のＮ型不純物を活性化させる。熱処理条件は、実施の形態１で説明した熱処理時の条件と同様である。
【００５４】
その後、半導体基板２１上方を覆う絶縁層（図示せず）を形成する。最後に、絶縁層に、ＳＤ層３７に連通するコンタクトホール（図示せず）とゲート電極２５に連通するコンタクトホール（図示せず）とを形成し、そこに金属を埋め込むことによりコンタクト電極（図示せず）を形成する。これにより、半導体装置３が完成する。この半導体装置３では、ＳＤ層３７がＳＤ領域に相当する。
【００５５】
以上説明したように、本実施の形態に係る半導体装置３の製造方法によれば、Ｎ型不純物と共注入元素のイオンとをＩｎ−ｓｉｔｕドーピングしながらＧｅ系材料をエピタキシャル成長させることによりＳＤ層３７を形成する。これにより、ＳＤ層３７の形成時において、ＳＤ層３７からゲート電極２５下のフィン２３へのＮ型不純物の拡散が抑制されるので、ＳＤ層３７を含むＳＤ領域の深さと濃度の精密な制御が可能となり、半導体装置３の電気的特性を所望の良好さにすることができる。
【００５６】
以上、本発明の各実施の形態について説明したが、本発明は前述の実施の形態の構成に限定されるものではない。例えば、実施の形態１で説明した製造方法において、Ｎ型不純物（第１元素）であるＶ族元素のイオンを注入する工程（第１イオン注入工程）を先に行い、その後に、実施の形態１で説明した共注入元素（第２元素）のイオンを注入する工程（第２イオン注入工程）を行ってもよい。
【００５７】
実施の形態１、２では、図１（Ｂ）、図２（Ｂ）、図６（Ａ）または図７（Ａ）に示すように、Ｎ型不純物を半導体基板１１、フィン２３に注入する前に半導体基板１１、フィン２３に注入するイオンが、Ｃ、Ｎ、Ｆのうちのいずれか１種類の元素または複数種類の共注入元素（第２元素）である例について説明した。但し、これに限定されず、例えば、Ｎ型不純物を半導体基板１１、フィン２３に注入する前に半導体基板１１、フィン２３に注入するイオンが、ＢまたはＡｌ等のIII族元素（第３元素）のイオンであってもよい。
【００５８】
ここで、ＢまたはＡｌのイオンを注入する場合の熱処理でのＮ型不純物の拡散に与える影響を評価した結果について説明する。この評価は、実施の形態１で説明した評価方法と同様の方法により行った。
【００５９】
図９は、Ｎ型不純物がＰ（リン）であり、ＢまたはＡｌのイオンを注入する場合の試料基板のＳＩＭＳ分析のＰ（リン）のプロファイル結果である。図９に示す曲線「Ｐ」は、注入エネルギ１０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２でＰイオンを試料基板に注入してから熱処理を行った場合の結果を示す。また、図９に示す曲線「Ｐ＋Ｂ」は、注入エネルギ１５ｋｅＶ、ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でＢイオンを試料基板に注入した後に、注入エネルギ１０ｋｅＶ、ドーズ量５×１０１５／ｃｍ２でＰイオンを試料基板に注入し、その後熱処理を行った場合の結果を示す。更に、図９に示す曲線「Ｐ＋Ａｌ」は、注入エネルギ５０ｋｅＶ、ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でＡｌイオンを試料基板に注入した後に、注入エネルギ１０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２でＰイオンを試料基板に注入し、その後熱処理を行った場合の結果を示す。
【００６０】
図９に示すように、ＢイオンまたはＡｌイオンを注入した後にＰイオンを注入した場合は、Ｐイオンのみを注入した場合に比べて、試料基板の深さ方向へのＰの拡散が抑制されている。また、ＢイオンまたはＡｌイオンを注入した後にＰイオンを注入した場合は、Ｐイオンのみを注入した場合に比べて、Ｇｅ層におけるＳｉ層とＧｅ層との界面近傍の領域でのＰの濃度が大きく増加している。
【００６１】
図９に示す評価結果から、Ｎ型不純物を注入する前にＢまたはＡｌのイオンを注入することにより、熱処理におけるＮ型不純物の拡散が抑制されることが判る。このことから、ＳＤＥ領域１１３、ＳＤ領域１１５を形成する工程において、Ｎ型不純物を半導体基板１１に注入する前に、ＢイオンまたはＡｌイオンを半導体基板１１に注入してもＮ型不純物の拡散を抑制できることが判る。従って、前述の実施の形態１で説明したＳＤＥ領域１１３、ＳＤ領域１１５を形成する工程において、Ｎ型不純物を半導体基板１１に注入する前に、ＢイオンまたはＡｌイオンを半導体基板１１に注入してもよい。これにより、その後の熱処理において、Ｎ型不純物の拡散に起因してＳＤＥ領域１１３およびＳＤ領域１１５の深さと濃度が変化することが抑制される。
【００６２】
ところで、ＢやＡｌ等のIII族元素は、Ｐ型不純物として機能する。従って、Ｐ（リン）の拡散抑制の目的で、半導体基板１１にＢイオンまたはＡｌイオンを過剰に注入してしまうと、ＳＤＥ領域１１３およびＳＤ領域１１５内のＰＮ接合におけるＰ型のキャリア濃度が過剰となり、半導体装置１の性能劣化を生じる虞がある。従って、ＢイオンまたはＡｌイオンを注入する場合は、実施の形態１で説明したＣ、Ｎ、Ｆ等の他の共注入元素のイオンを同時に注入することにより、ＢイオンまたはＡｌイオンの注入量を低減すればよい。これにより、ＢイオンまたはＡｌイオンの過剰な注入を防止でき、半導体装置１の性能劣化を抑制することができる。
【００６３】
なお、実施の形態１、２で説明した製造方法において、ＢまたはＡｌ等のIII族元素（第３元素）のイオンを注入する工程（第３イオン注入工程）が、Ｎ型不純物（第１元素）であるＶ族元素のイオンを注入する工程（第１イオン注入工程）と共注入元素（第２元素）のイオンを注入する工程（第２イオン注入工程）とともに行われてもよい。
【００６４】
また、図１（Ｂ）、図２（Ｂ）、図６（Ａ）または図７（Ａ）に示すように、Ｎ型不純物を半導体基板１１、フィン２３に注入する前に半導体基板１１、フィン２３に注入するイオンは、例えば、Ｃ、Ｎ、Ｆを含有する少なくとも１種類の分子のイオンであってもよい。この分子としては、炭素原子数が２以上の炭素と水素との化合物、窒素原子数が２以上の窒素と水素、窒素と炭素、もしくは窒素と水素と炭素との化合物、または、フッ素原子数が２以上のフッ素と水素、フッ素と炭素、もしくはフッ素と水素と炭素との化合物、が挙げられる。
【００６５】
炭素原子数が２以上の炭素と水素との化合物としては、例えば、鎖式炭化水素（アルカン（ＣｎＨ２ｎ＋２）、アルケン（ＣｎＨ２ｎ）、アルキン（ＣｎＨ２ｎ−２）等）または環式炭化水素（シクロアルカン（ＣｎＨ２ｎ）、シクロアルケン（ＣｎＨ２ｎ−２）、シクロアルキン（ＣｎＨ２ｎ−４）等）が挙げられる。
【００６６】
窒素原子数が２以上の窒素と水素との化合物としては、例えば、ヒドラジン（Ｎ２Ｈ４）、ジアゼン（Ｎ２Ｈ２）が挙げられる。また、窒素原子数が２以上の窒素と炭素との化合物としては、例えば、ＣＮ系化合物（Ｃ３Ｎ４等）が挙げられる。更に、窒素原子数が２以上の窒素と水素と炭素との化合物としては、例えば、フェニルヒドラジン（Ｃ６Ｈ８Ｎ２）が挙げられる。
【００６７】
フッ素原子数が２以上のフッ素と炭素との化合物としては、例えば、テトラフルオロメタン（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）が挙げられる。また、フッ素原子数が２以上のフッ素と水素と炭素との化合物としては、例えば、ジフルオロメタン（ＣＨ２Ｆ２）が挙げられる。
【００６８】
なお、実施の形態３に係る半導体装置３の製造方法のＳＤ層３７を形成する工程において、前述のＣ、Ｎ、Ｆを含有する少なくとも１種類の分子のイオンをＩｎ−ｓｉｔｕドーピングしてもよい。
【００６９】
本構成によれば、Ｎ型不純物の拡散を抑制するために注入する材料のバリエーションを増やすことができる。
【００７０】
実施の形態１では、ＳＤＥ領域１１３を形成するためにイオンを注入する工程と、ＳＤ領域１１５を形成するためにイオンを注入する工程と、を行った後に、熱処理を行う例について説明した。但し、これに限らず、例えば、ＳＤＥ領域１１３を形成するためにイオンを注入する工程を行った後に熱処理を行い、その後、ＳＤ領域１１５を形成するためにイオンを注入する工程を行った後に、再度熱処理を行ってもよい。
【００７１】
実施の形態３では、Ｎ型不純物と共注入元素のイオンとをＩｎ−ｓｉｔｕドーピングしながらエピタキシャル成長させることによりＳＤ層３７を形成する例について説明した。但し、これに限らず、フィン２３に形成されたＳＤ層３７に更にＮ型不純物を注入してもよい。この場合、ＳＤ層３７を形成した後、ゲート電極２５およびサイドウォール２６をマスクとして、共注入元素のイオンをＳＤ層３７注入する工程（第２イオン注入工程）を行う。そして、上記共注入元素のイオンを注入する工程の後に、ゲート電極２５およびサイドウォール２６をマスクとして、Ｎ型不純物をＳＤ層３７に注入する工程（第１イオン注入工程）を行う。このようにして、ＳＤ層３７にＮ型不純物が追加注入される。その後、熱処理を行うことにより、ＳＤ層３７のＮ型不純物を活性化させる。
【００７２】
本構成によれば、ＳＤ層３７形成後の熱処理時において、ＳＤＥ領域からゲート電極２５下のフィン２３へのＮ型不純物の拡散が抑制されるので、ＳＤＥ領域の深さと濃度の精密な制御が可能となり、半導体装置３の電気的特性を所望の良好さにすることができる。
【００７３】
各実施の形態では、プレーナ構造またはフィン構造を有するＭＯＳＦＥＴを作製できる製造方法の例について説明したが、これに限定されない。例えば、ハロー領域やパンチスルーストッパ領域が設けられたＭＯＳＦＥＴを構成する半導体装置を製造する製造方法であってもよい。
【００７４】
以下、本変形例に係る半導体装置の製造方法について、図１０および図１１を参照しながら説明する。図１０および図１１は、プレーナ型ＰＭＯＳトランジスタの製造方法を示す。まず、半導体基板４１にＳＴＩ（Shallow Trench Isolation）法を利用して素子分離部４２とＮ型のウェル領域４１１とを形成する。半導体基板４１は、Ｐ型のＧｅ系材料からなる基板である。
【００７５】
次に、図１０（Ａ）の矢印４１２ｃに示すように、半導体基板４１の上面に略垂直な方向で、共注入元素のイオンを半導体基板４１に注入する工程を行う。そして、共注入元素のイオンを半導体基板４１に注入する工程の後に、図１０（Ａ）の矢印４１２ｃに示すように、半導体基板４１の上面に略垂直な方向で、Ｎ型不純物であるＶ族元素のイオンを注入する。これにより、ウェル領域４１１にパンチスルーストッパ領域４３３を形成する。続いて、半導体基板４１上にＳｉＯ２等の絶縁膜を形成し、その上に金属膜を形成してからパターニングして、ゲート絶縁膜１４およびゲート電極１５を形成する。これにより、図１０（Ｂ）に示すような構造を得る。
【００７６】
次に、図１０（Ｃ）の矢印４１２ａに示すように、ゲート電極１５の両側からゲート電極１５の中央に向かって斜めに、共注入元素のイオンを半導体基板４１に注入する工程を行う。そして、共注入元素のイオンを注入する工程の後に、図１０（Ｃ）の矢印４１２ａに示すように、ゲート電極１５の両側からゲート電極１５の中央に向かって斜めに、Ｎ型不純物であるＶ族元素のイオンを注入する。これにより、ウェル領域４１１におけるゲート電極１５の下方にハロー領域４３２を形成する。
【００７７】
続いて、図１０（Ｃ）の矢印４１２ｂに示すように、ゲート電極１５の両側に、半導体基板４１の上面に略垂直な方向で、ＢイオンもしくはＢＦ２イオンのようなＰ型不純物を注入する。これにより、ゲート電極１５の両側にＳＤＥ領域４１３を形成する。その後、熱処理を行うことにより、ウェル領域４１１、ハロー領域４３２、パンチスルーストッパ領域４３３およびＳＤＥ領域４１３の不純物を活性化させる。この活性化の熱処理は次に述べるＳＤ領域の形成後の熱処理と同時に行っても良い。
【００７８】
次に、図１１に示すように、ゲート絶縁膜１４およびゲート電極１５の側方にサイドウォール１６を形成してから、図１１の矢印４１４に示すように、ＢイオンもしくはＢＦ２イオンのようなＰ型不純物を注入する。これにより、ゲート電極１５の両側にＳＤ領域４１５を形成する。続いて、熱処理を行うことにより、ＳＤ領域４１５の不純物を活性化させる。
【００７９】
その後、実施の形態１で説明した方法と同様の方法により、ＳＤ領域４１５の上側にコンタクト領域（図示せず）を形成してから半導体基板４１上方を覆う絶縁層（図示せず）を形成する。その後、絶縁層にコンタクトホール（図示せず）を形成してからコンタクトホールに金属を埋め込むことによりコンタクト電極（図示せず）を形成する。これにより、半導体装置４が完成する。
【００８０】
なお、共注入元素のイオンを半導体基板４１に注入する工程は、ハロー領域４３２およびパンチスルーストッパ領域４３３を形成するために、Ｎ型不純物であるＶ族元素のイオンを半導体基板４１に注入する工程の後に行ってもよい。
【００８１】
本構成によれば、ハロー領域４３２およびパンチスルーストッパ領域４３３を形成するためのイオン注入の前または後において、共注入元素のイオンを注入する。これにより、その後の熱処理時において、ハロー領域４３２およびパンチスルーストッパ領域４３３のＮ型不純物の拡散が抑制される。従って、ハロー領域４３２およびパンチスルーストッパ領域４３３の深さと濃度の精密な制御が可能となるので、半導体装置４の電気的特性を所望の良好さにすることができる。
【００８２】
また、半導体装置は、Ｐ型不純物を含む半導体層、真性な半導体層およびＮ型不純物を含む半導体層が積層されてなるＰＩＮ構造を有する受光素子であってもよい。
【００８３】
以下、本変形例に係る半導体装置の製造方法について、図１２から図１４を参照しながら説明する。まず、図１２（Ａ）に示すような、Ｓｉ基板からなる半導体基板５１上に、ＳｉＯ２層からなる絶縁層５２とＳｉ層からなる半導体層５３とが積層されてなるＳＯＩ基板５０を準備する。次に、図１２（Ｂ）の矢印５５１に示すように、ＳＯＩ基板５０にＰ型不純物を注入することにより、Ｐ型不純物を含むＳｉ層からなる半導体層５４を形成する。続いて、活性化の熱処理を行った後に、図１２（Ｃ）に示すように周知のＳＴＩ形成法により、半導体層５４に、ＳＴＩ構造の素子分離部５５を形成する。
【００８４】
その後、半導体層５４および素子分離部５５の上方を覆うように、ＳｉＯ２からなる絶縁膜を形成してから、その絶縁膜をパターニングすることにより、図１３（Ａ）に示すような絶縁層５６を形成する。次に、半導体層５４上における絶縁層５６で覆われていない部分に、Ｇｅ系材料を選択的にエピタキシャル成長させることにより、図１３（Ｂ）に示すような真性な半導体層５７を形成する。
【００８５】
続いて、図１３（Ｃ）の矢印５５２に示すように、共注入元素のイオンを半導体層５７に注入する工程を行う。そして、共注入元素のイオンを注入する工程の後に、図１３（Ｃ）の矢印５５２に示すように、半導体層５７にＮ型不純物であるＶ族元素のイオンを注入する。これにより、半導体層５７の上側にＮ型不純物を含む半導体層５８が形成される。次に、熱処理を行うことにより、半導体層５８に含まれる不純物を活性化させる。
【００８６】
続いて、図１４に示すように、絶縁層５６および半導体層５８の上方を覆う絶縁層５９を形成してから、絶縁層５９にコンタクトホール５１０１ａ、５１０２を形成するとともに、絶縁層５６にコンタクトホール５１０１ａに連通するコンタクトホール５１０１ｂを形成する。そして、コンタクトホール５１０１ａ、５１０１ｂ、５１０２に金属を埋め込むことによりコンタクト電極５１１１、５１１２を形成する。最後に、コンタクト電極５１１１、５１１２の上方に電極５１２１、５１２２を形成する。これにより、半導体装置５が完成する。
【００８７】
なお、共注入元素のイオンを注入する工程は、半導体層５８を形成するために、Ｎ型不純物であるＶ族元素のイオンを半導体層５７に注入する工程の後に行ってもよい。
【００８８】
本構成によれば、半導体層５８を形成するためのイオン注入の前または後において、Ｐイオンとはイオン種が異なるＣイオンまたはＮイオンを注入する。これにより、その後の熱処理時において、半導体層５８のＮ型不純物の拡散が抑制されるので、半導体層５８の深さおよび濃度の精密な制御が可能となり、半導体装置５の電気的特性を所望の良好さにすることができる。また、熱処理において、半導体層５８内に存在する点欠陥の半導体層５７、５８の境界部分への移動が抑制される、もしくは半導体層５８内に存在する点欠陥が無くなるので、半導体層５７、５８の境界部分での点欠陥の密度が低減される。従って、半導体装置５で発生する暗電流を低減できる。
【符号の説明】
【００８９】
１，２，３，４，５：半導体装置、１１，２１，４１，５１：半導体基板、１２，２２，４２，５５：素子分離部、１４，２４：ゲート絶縁膜、１５，２５：ゲート電極、１６，２６：サイドウォール、１８，２８，３８，５２，５６，５９：絶縁層、２３：フィン、３７：ＳＤ層、５３，５４，５７，５８：半導体層、５０：ＳＯＩ基板、１１１，４１１：ウェル領域、１１２，１１４，２１２，２１４：イオン、１１３，４１３：ＳＤＥ領域、１１５，４１５：ＳＤ領域、１１６：コンタクト領域、１２０：犠牲酸化膜、１７１，１７３，２８２，５１１１，５１１２：コンタクト電極、１８１，１８３，２８１，５１０１ａ，５１０１ｂ，５１０２：コンタクトホール、３３１：凹部、４３２：ハロー領域、４３３：パンチスルーストッパ領域、５１２１，５１２２：電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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