(57)【要約】【課題】ハーフブリッジ回路における整流用素子側で発生する損失を低減できる同期整流回路を提供する。【解決手段】コンデンサＣsensの一端を、ハーフブリッジ回路３を構成するＦＥＴ２のドレインに接続し、コンデンサＣsensの他端に電流検出回路１４を接続する。コンパレータ１２は、ＦＥＴ１がオフした際に、コンデンサＣsensに流れる電流が電流検出回路１４により検出され、その電流が基準値を超えると、ＦＥＴ２を強制的にオンさせる信号をドライバ８を介して出力させる。【選択図】図１
2017005974.tif 000002
【特許請求の範囲】
【請求項１】
双方向に導通可能な２つの半導体素子（１，２，６１，６２）を直列に接続してなり、これらの一方が、負荷に通電するための通電用素子として機能する際に、他方が同期整流を行うための整流用素子として機能するハーフブリッジ回路（３，６３）と、
入力信号に応じて、前記２つの半導体素子をそれぞれオンオフ制御する２つの駆動回路（５，８，５１）と、
一端が前記通電用素子の高電位側の導通端子に接続されるコンデンサ（Ｃsens，Ｃls）と、
このコンデンサの他端に接続され、当該コンデンサに流れる電流を検出する電流検出回路（１４）と、
前記整流用素子がオフした際に、前記コンデンサに流れる電流が前記電流検出回路により検出され、その電流が基準値を超えると、前記通電用素子を強制的にオンさせる信号を、当該素子を駆動する駆動回路を介して出力させる信号出力回路（７，１２，７１）とを備えることを特徴とする同期整流回路。
【請求項２】
一端が前記整流用素子の高電位側の導通端子に接続されるコンデンサ（ＣsensＨ，ＣlsＨ）と、
このコンデンサの他端に接続され、当該コンデンサに流れる電流を検出する電流検出回路（１４Ｈ）と、
この電流検出回路の出力端子の電圧を検出する電圧検出回路（７３Ｈ）と、
前記通電用素子がオフした後、前記電圧検出回路により検出される電圧が基準値を超えると、前記整流用素子を強制的にオンさせる信号を、当該素子を駆動する駆動回路を介して出力させる信号出力回路（７１Ｈ）とを備えることを特徴とする請求項１記載の同期整流回路。
【請求項３】
前記電流検出回路は、前記コンデンサに流れる電流を、積分動作により電圧信号に変換して検出する電圧変換回路で構成されることを特徴とする請求項１又は２記載の同期整流回路。
【請求項４】
前記電圧変換回路は、オペアンプ（１１）を備えて構成され、
前記オペアンプの入力端子の一方が前記コンデンサの他端に接続され、前記他端の電位が、前記オペアンプの入力端子の他方に付与した参照電圧（ＶＡ）に制御されていることを特徴とする請求項３記載の同期整流回路。
【請求項５】
前記電流検出回路及び前記信号出力回路は、前記駆動回路と共に集積回路（１６）として構成されることを特徴とする請求項４記載の同期整流回路。
【請求項６】
前記コンデンサの他端とグランドとの間を断続するスイッチ回路（１３）を備え、
前記スイッチ回路は、前記通電用素子のターンオン又はターンオフに係るタイミングでオンされることを特徴とする請求項１から５の何れか一項に記載の同期整流回路。
【請求項７】
前記電流検出回路は、前記コンデンサの他端と入力端子との間に挿入されるハイパスフィルタ（３０）を備えることを特徴とする請求項１から６の何れか一項に記載の同期整流回路。
【請求項８】
前記ハーフブリッジ回路に並列に接続される、レグＣＲスナバ回路（２４）を備えることを特徴とする請求項１から７の何れか一項に記載の同期整流回路。
【請求項９】
前記通電用素子は、当該素子を介して流れる電流を検出するための電流センス用セル（１０）を備え、
前記コンデンサ（Ｃsens）は、前記電流センス用セルの寄生容量であることを特徴とする請求項１から８の何れか一項に記載の同期整流回路。
【請求項１０】
前記通電用素子を駆動する駆動回路（５１）は、当該回路についてレベルシフト動作を行うための半導体素子（５３）を備え、
前記コンデンサ（Ｃls）は、前記半導体素子の寄生容量であることを特徴とする請求項１から８の何れか一項に記載の同期整流回路。
【請求項１１】
前記信号出力回路は、検出した電流が基準値を超えたか否かを判定するコンパレータ（１２）を備えることを特徴とする請求項１から１０の何れか一項に記載の同期整流回路。
【請求項１２】
前記電流検出回路は、検出した電流信号を増幅する増幅回路（４２）を備えることを特徴とする請求項１から１１の何れか一項に記載の同期整流回路。
【請求項１３】
前記半導体素子は、ワイドバンドギャップ半導体素子（６１，６２）であることを特徴とする請求項１から１２の何れか一項に記載の同期整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続された２つの半導体素子の一方が負荷に通電するための通電用素子，他方が同期整流用素子として機能するハーフブリッジ回路について、同期整流を行う回路に関する。
【背景技術】
【０００２】
例えばＭＯＳＦＥＴなどの半導体素子を用いて同期整流を行う際には、ドレイン，ソース間に接続されているフリーホイールダイオード（ボディダイオード）への通電により生じる損失を極力低減することが望ましい。例えば、特許文献１には、センスセル３０に流れる電流をモニタして、メインセル２０のボディダイオード３がオン状態であることを検出すると、メインＭＯＳＦＥＴ１をオンさせる構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１４２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の構成は、メインＭＯＳＦＥＴ１を負荷に通電するための素子として使用する前提で、当該ＦＥＴ１につき同期整流動作を行っている。例えばハーフブリッジ回路を構成する一方の素子を負荷への通電用とし、他方の素子を同期整流用とする構成では、同期整流用の素子がオフしている期間に、当該素子に接続されているフリーホイールダイオードへの通電を抑制する必要がある。しかしながら、特許文献１に開示されている技術は前提構成を異にするため、上記のようなハーフブリッジ回路には適用できない。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、ハーフブリッジ回路における整流用素子側で発生する損失を低減できる同期整流回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の同期整流回路によれば、コンデンサの一端を、ハーフブリッジ回路を構成する通電用素子の高電位側の導通端子に接続し、前記コンデンサの他端に電流検出回路を接続する。そして、信号出力回路は、整流用素子がオフした際に、前記コンデンサに流れる電流が電流検出回路により検出され、その電流が基準値を超えると、通電用素子を強制的にオンさせる信号を、当該素子を駆動する駆動回路を介して出力させる。
【０００７】
このように構成すれば、例えば整流用素子に還流電流を流すためのダイオードが接続されている場合には、整流用素子がターンオフすると、当該素子に流れていた電流はダイオードに流れる。このダイオードのアノードは、通電用素子の高電位側の導通端子に接続されているので前記導通端子の電位が上昇し、コンデンサを介して電流検出回路に電流が流れる。
【０００８】
そして、前記電流が電流検出回路により検出されて基準値を超えると、信号出力回路により通電用素子が強制的にオン状態になる。これにより、電流は通電用素子を介して流れるようになり前記ダイオードへの通電は阻止される。したがって、ダイオードへの通電により発生する損失を低減することが可能になる。また、ダイオードが接続されていなくても逆導通可能な整流用素子についても、逆導通状態で流れている電流に応じて損失が発生するので、その損失を低減できる。
【０００９】
尚、ハーフブリッジ回路を構成する２つの半導体素子の何れか一方が通電用素子として機能する場合に、他方が整流用素子として機能するように制御される構成については、コンデンサ，電流検出回路及び信号出力回路を、各半導体素子に対応してそれぞれ設ければ良い。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態であり、同期整流回路の構成を示す図
【図２】同期整流回路の動作を示す信号波形図
【図３】第２実施形態であり、レグＣＲスナバ回路を有するインバータ回路に、同期整流回路を適用した状態を示す図
【図４】同期整流回路の構成を示す図
【図５】同期整流回路の動作を示す信号波形図
【図６】レグＣＲスナバ回路が無いインバータ回路に、第１実施形態の同期整流回路を適用した状態を示す図
【図７】同期整流回路の動作を示す信号波形図
【図８】レグＣＲスナバ回路の有無に応じた、検出対象信号の周波数特性を示す図
【図９】第３実施形態であり、同期整流回路の構成を示す図
【図１０】同期整流回路の動作を示す信号波形図
【図１１】第４実施形態であり、同期整流回路の構成を示す図
【図１２】第５実施形態であり、同期整流回路の構成を示す図
【図１３】第６実施形態であり、同期整流回路の構成を示す図
【図１４】同期整流回路の動作を示す信号波形図
【図１５】インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その１）
【図１６】インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その２）
【図１７】図１６に対応した同期整流回路の動作を示す信号波形図
【図１８】インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その３）
【図１９】図１８に対応した同期整流回路の動作を示す信号波形図
【図２０】インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その４）
【図２１】インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その５）
【図２２】図２１に対応した同期整流回路の動作を示す信号波形図
【図２３】インバータ回路を構成するハーフブリッジ回路に適用した同期整流回路の作用を説明する図（その６）
【図２４】図２３に対応した同期整流回路の動作を示す信号波形図
【発明を実施するための形態】
【００１１】
（第１実施形態）
図１に示すように、電源ＶＨとグランドとの間には、２つの半導体素子であるＮチャネルＭＯＳＦＥＴ１及び２を直列に接続して構成されるハーフブリッジ回路３が接続されている。これらのＦＥＴ１及び２のドレイン，ソース間には、それぞれボディダイオード１Ｄ及び２Ｄが接続されている。ハーフブリッジ回路３の出力端子には、一端が電源Ｅ１の正側端子に接続されているインダクタ４（負荷）の他端が接続されており、電源Ｅ１には平滑コンデンサＣ１が並列に接続されている。インダクタ４は、負荷に相当する。ハーフブリッジ回路３は、下側のＦＥＴ２をオンしてインダクタ４をローサイド駆動し、上側のＦＥＴ１は、同期整流用に使用される。すなわち、ＦＥＴ２が通電用素子に相当し、ＦＥＴ１が整流用素子に相当する。
【００１２】
ＦＥＴ１のゲートには、ゲート駆動信号ＩｎＨが、ドライバ５及びゲート抵抗６を介して入力される。ドライバ５の低電位側端子は、ＦＥＴ１のソースに接続されている。ＮチャネルＦＥＴ２のゲートには、ゲート駆動信号ＩｎＬが、ＯＲゲート７，ドライバ８及びゲート抵抗９を介して入力される。ドライバ８の低電位側端子は、ＦＥＴ２のソース，すなわちグランドに接続されている。ドライバ５及び８は、駆動回路に相当する。
【００１３】
ＦＥＴ２は、電流検出に使用されるセンスセル１０を備えている。図１では、センスセル１０をダイオードのシンボルで示している。ＦＥＴ２の高電位側導通端子であるドレインには、センスセル１０の一端であるカソードが接続されている。センスセル１０は、電流センス用セルに相当する。また、このセンスセル１０の寄生容量Ｃsensを、センスセル１０に並列接続されているコンデンサのシンボルで示している。また、以下では、寄生容量Ｃsensを「コンデンサＣsens」と称する場合がある。
【００１４】
センスセル１０のアノードである端子Ａは、コンデンサＣintを介してオペアンプ１１の反転入力端子及び出力端子に接続されている。また、上記端子Ａとグランドとの間には、Ｓensスイッチ（ＳＷ）１３が接続されている。Ｓensスイッチ１３は、スイッチ回路に相当する。オペアンプ１１の非反転入力端子には参照電圧ＶＡが与えられており、オペアンプ１１の仮想接地作用により、端子Ａの電位は参照電圧ＶＡに維持される。
【００１５】
オペアンプ１１の出力端子は、コンパレータ１２の反転入力端子に接続されている。コンパレータ１２の非反転入力端子には、基準値に相当する閾値電圧が与えられており、コンパレータ１２の出力端子は、ＯＲゲート７の他方に入力端子に接続されている。ＯＲゲート７及びコンパレータ１２は、信号出力回路に相当する。
【００１６】
以上の構成において、コンデンサＣint及びオペアンプ１１は電流検出回路１４を構成している。この電流検出回路１４は、電圧変換回路に相当する。また、ＯＲゲート７，センスセル１０，寄生容量Ｃsens，コンデンサＣint及びオペアンプ１１，コンパレータ１２並びにＳensスイッチ１３は、同期整流制御回路１５を構成している。また、同期整流制御回路１５より寄生容量Ｃsensを除いた部分とドライバ８及びゲート抵抗９とは集積回路，すなわちＩＣ１６を構成している。
【００１７】
次に、本実施形態の作用について説明する。コンデンサＣint及びオペアンプ１１からなる回路の積分動作により、同期整流側のＦＥＴ１がターンオフした際のドレイン，ソース間電圧Ｖdsの変動を検出する。図２に示すように、ＦＥＴ１がターンオフすると、ＦＥＴ１に流れていた電流はボディダイオード１Ｄを介して流れるため、ＦＥＴ２のドレイン電圧ＶdsＬは、ボディダイオード１Ｄの順方向電圧であるΔＶdsＬだけ上昇する（（１）参照）。
【００１８】
この時、寄生容量Ｃsensを介して、センスセル１０のカソード→アノード方向に電流が流れるので、この電流をオペアンプ１１により電圧に変換する。オペアンプ１１の出力電圧Ｖoutは、ΔＶdsＬ×（Ｃsens／Ｃint）だけ低下する（（２）参照）。この出力電圧Ｖoutの変動をコンパレータ１２により検出し、ＯＲゲート７を介してＦＥＴ２をターンオンさせる。これによりＦＥＴ２に電流を流し、ボディダイオード１Ｄの導通時間を短縮する（（３）参照）。すなわち、図中にハッチングで示した期間だけＦＥＴ２のターンオンタイミングを早めることになる。
【００１９】
ここで、上述した回路動作の遅延時間を短縮するには、端子Ａの電位を常に低くする必要がある。図１に示す構成では、コンデンサＣsens及びＣintによる容量カップリングを用いているのでＤＣ成分がカットされ、端子Ａを常時低電位に固定できる。また、ＦＥＴ２のターンオン／オフ時に寄生容量Ｃsensを介して流れる電流を逃がすため、図２に示すように、上記ターンオン／オフのタイミングに合わせてＳensスイッチ１３をオンさせる（（４）参照）。そして、ＦＥＴ１のオンオフ時における端子Ａの電位変動は、オペアンプ１１の仮想接地動作により抑制される（（５）参照）。
【００２０】
以上のように本実施形態によれば、コンデンサＣsensの一端を、ハーフブリッジ回路３を構成するＦＥＴ２のドレインに接続し、コンデンサＣsensの他端に電流検出回路１４を接続する。そして、コンパレータ１２は、ＦＥＴ１がオフした際に、コンデンサＣsensに流れる電流が電流検出回路１４により検出され、その電流が基準値を超えると、ＦＥＴ２を強制的にオンさせる信号を、ドライバ８を介して出力させる。このように構成すれば、ＦＥＴ１がターンオフした際に、ボディダイオード１Ｄを介して流れようとする電流をＦＥＴ２に流すことができる。したがって、ダイオード１Ｄへの通電により発生する損失を低減することが可能になる。
【００２１】
そして、電流検出回路１４は、コンデンサＣsensに流れる電流をコンデンサＣintによりカップリングして、積分動作により電圧信号に変換してドレイン，ソース間電圧ＶdsＬの変動を検出するので、電流検出精度を向上させることができる。また、電流検出回路１４では、オペアンプ１１の反転入力端子がコンデンサＣsensの他端である端子Ａに接続され、端子Ａの電位が、非反転入力端子に付与した参照電圧ＶＡに制御されている。これにより、端子Ａの電位が上昇することを抑制できる。更に、電流検出回路１４及びコンパレータ１２を、ドライバ８と共にＩＣ１６として構成したので、制御時間の遅延を短縮できる。
【００２２】
更にまた、端子Ａとグランドとの間を断続するＳensスイッチ１３を、ＦＥＴ２のターンオン又はターンオフに係るタイミングでオンするようにした。これにより、ＦＥＴ２のドレイン電圧が上昇することを抑制し、ＦＥＴ２を保護できると共に、動作電圧を低下させて制御遅延を短縮できる。加えて、コンデンサＣsensに、ＦＥＴ２が備えるセンスセル１０の寄生容量を用いているので、別途外付けの容量素子を用いる必要が無く、同期整流制御回路１５を小型に構成でき、コストアップも抑制できる。
【００２３】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分についてのみ説明する。図３に示すように、インバータ回路２１は、３相分のハーフブリッジ回路３Ｕ，３Ｖ，３Ｗにより構成され、これらに対して並列に、コンデンサ２２及び抵抗素子２３の直列回路からなるレグＣＲスナバ回路２４Ｕ，２４Ｖ，２４Ｗが接続されている。インバータ回路２１の正側端子２５（＋）と負側端子２５（−）との間には、駆動電源ＶＨを供給する直流電源２６が接続されており、直流電源２６には平滑コンデンサ２７が並列に接続されている。
【００２４】
各相のＦＥＴ１，２のゲートには、それぞれドライバ５，８を含む駆動装置２８，２９が配置されている。この構成の場合、ＦＥＴ１，２の機能は交互に、通電用素子と整流用素子とに入れ替わる。したがって、駆動装置２８，２９は何れも、第１実施形態の同期整流制御回路１５を備えている。更に第２実施形態では、下側の駆動装置２９について図４に示すように、同期整流制御回路１５における端子Ａとセンスセル１０のアノードとの間にハイパスフィルタ（ＨＰＦ）３０が挿入されている。そして、ＨＰＦ３０を加えたものが第２実施形態の同期整流制御回路３１を構成している。
【００２５】
ここで、第２実施形態の作用について説明する前に、図６に示すように、インバータ回路２１がレグＣＲスナバ回路２４を備えていないものに、第１実施形態の同期整流制御回路１５を適用した場合の動作について説明する。尚、図６では、Ｖ相下アームを「ノイズ源アーム」，Ｕ相上アームを「対象アーム」としている。
【００２６】
図７に示すように、時刻ｔ１においてＶ相下側のＦＥＴ２がターンオフすると、そのスイッチング動作に起因した電圧変動，すなわちリンギングが負側端子２５（−）のｖ点で発生する。前記電圧変動は、対象アームにも伝搬してドレイン，ソース間電圧Ｖds＿ＵＨを変動させる（時点（１）参照）。更に、コンデンサＣsens及びＣintの容量カップリングによりオペアンプ１１の出力電圧Ｖoutにも、同じ周波数の変動が伝搬する。
【００２７】
また、時刻ｔ２においてＵ相下側のＦＥＴ２がターンオフすると、前記ＦＥＴ２のドレイン，ソース間電圧が上昇するのに伴い、対象アームのドレイン，ソース間電圧Ｖds＿ＵＨも上昇する（時点（２）参照）。この場合も同様に、オペアンプ１１の出力電圧Ｖoutが連動して上昇する。
【００２８】
コンパレータ１２により検出したいのは、上記の時刻ｔ２における出力電圧Ｖoutの変化であるが、上述のケースでは、時刻ｔ１におけるスイッチング動作に伴い出力電圧Ｖoutに生じる変動も、時刻ｔ２における変化と同等以上になる。このように、レグＣＲスナバ回路２４が無い構成では、時点（１），（２）共に、相間の寄生インダクタンス（Ｌ）とＦＥＴの寄生容量とで決まる共振周波数により電圧Ｖds＿ＵＨが変動する。そのたため、これらの変動を周波数によって，つまりフィルタによって分離することは困難である。
【００２９】
以上を踏まえて、第２実施形態の作用について説明する。図５に示すように、時刻ｔ１においてＶ相下側のＦＥＴ２がターンオフすると、同様の電圧変動が負側端子２５（−）のｖ点で発生するが、レグＣＲスナバ回路２４の作用により電圧変動の幅，すなわち振幅は抑制される。また、変動の周波数は、レグＣＲスナバ回路２４の寄生インダクタンスとＦＥＴの寄生容量とで決まるので、図７に示すケースよりも高くなる。
【００３０】
そして、前記電圧変動は、対象アームにも伝搬して電圧Ｖds＿ＵＨを変動させる（時点（１）参照）。しかしここでは、相間の寄生インダクタンスと、レグＣＲスナバ回路２４を構成するコンデンサ２２の容量とがフィルタとして機能する。したがって、電圧Ｖds＿ＵＨの変動における主たる周波数帯は、上記フィルタを通過したものとなるからより低い帯域になり、その周波数成分も減衰される。つまり、時刻ｔ１におけるスイッチング動作に伴い電圧Ｖds＿ＵＨに重畳されるノイズ成分は、レグＣＲスナバ回路２４が無い構成に比較して低振幅で且つ低周波数になる。
【００３１】
そして、時刻ｔ２においてＵ相下側のＦＥＴ２がターンオフすると、前記ＦＥＴ２のドレイン，ソース間電圧が上昇するのに伴い、図７に示すケースと同様に、対象アームの電圧Ｖds＿ＵＨも上昇する（時点（２）参照）。ここでの電圧変化に対して、時刻ｔ１におけるスイッチング動作に伴い電圧Ｖds＿ＵＨに重畳されるノイズ成分は低振幅で且つ低周波数であるから、ハイパスフィルタ３０によって容易に除去できる。したがって、オペアンプ１１の出力電圧Ｖoutにノイズ成分の影響が及ぶことなく、時刻ｔ２における出力電圧Ｖoutの変化のみを、コンパレータ１２によって捉えることが可能になる（図９参照）。
【００３２】
以上のように第２実施形態によれば、ハーフブリッジ回路３に並列に接続される、レグＣＲスナバ回路２４を備えたので、ＦＥＴ１及び２のスイッチング動作に基づくノイズを除去し、ロバスト性を向上させることができる。また、レグＣＲスナバ回路２４を備えたことでノイズの周波数が低下するので、端子Ａとセンスセル１０のアノードとの間に挿入したハイパスフィルタ３０により、電流検出回路１４に入力されるノイズを容易に除去できる。したがって、コンパレータ１２は、ＦＥＴ１が整流用素子として機能した場合にターンオフした際の電圧ＶdsＬの変化を、より確実に捉えることができる。
【００３３】
（第３実施形態）
図９に示すように、第３実施形態の同期整流制御回路４１は、オペアンプ１１とコンパレータ１２との間に増幅回路４２を備えたものである。電源とグランドとの間には、抵抗素子４３及びＮＰＮトランジスタ４４の直列回路が接続されており、トランジスタ４４のベースは、オペアンプ１１の出力端子に接続されている。これにより、エミッタ接地回路が構成されている。
【００３４】
抵抗素子４３の電源側端子には、ＰＮＰトランジスタ４５のエミッタが接続され、トランジスタ４４のコレクタには、トランジスタ４５のベースが接続されている。トランジスタ４５のコレクタは、抵抗素子４６及び４７の直列回路を介してグランドに接続されている。そして、抵抗素子４６及び４７の共通接続点が、コンパレータ１２の反転入力端子に接続されている。また、コンパレータ１２の出力端子とＯＲゲート７の入力端子との間には、ワンショットパルス出力回路４８が挿入されている。
【００３５】
次に、第３実施形態の作用について説明する。図１０に示すように、時刻ｔ０においてＦＥＴ１がターンオフすると、ＦＥＴ２のドレイン，ソース間電圧ＶdsＬが上昇し、コンデンサＣsens及びＣintを介して電流Ｉoutが流れる。この電流Ｉoutに応じてトランジスタ４４及び４５により増幅された電流が抵抗素子４６及び４７の直列回路に流れ、電圧Ｖoutを変化させる。この電圧変化は、電圧ＶdsＬの微分信号である。
【００３６】
時刻ｔ１において、上記電圧Ｖoutの変化に応じてコンパレータ１２の出力電圧が変化するとワンショットパルス出力回路４８がトリガされて、ハイレベルのワンショットパルス信号，図１０に示す「1shot-out」が出力される。ワンショットパルス信号の発生により、時刻ｔ２でＦＥＴ２のゲート，ソース間電圧ＶgsＬが上昇し、ＦＥＴ２のターンオンが開始される。ここでＦＥＴ２がスイッチング動作する際に、寄生容量Ｃsensを介して流れようとする大きな電流をグランド側に逃がすため、時刻ｔ１におけるワンショットパルス信号の発生を検出して、時刻ｔ２に至るまでの間にＳensスイッチ１３をオンさせる。
【００３７】
以上のように第３実施形態によれば、電流検出回路１４が検出した電流信号を増幅する増幅回路４２を備えたので、コンパレータ１２により、ドレイン，ソース間電圧ＶdsＬの変動に基づいて流れる電流の変化を、一層確実に捉えることができる。
【００３８】
（第４実施形態）
図１１に示すように、第４実施形態では、ドライバ８に替わるドライバ５１を有している。ドライバ５１は高耐圧仕様であり、内部においてレベルシフト動作を行うための高耐圧ＦＥＴ５３を有している。そして、第４実施形態の同期整流制御回路５４は、センスセル１０の寄生容量Ｃsensに代えて、高耐圧ＦＥＴ５３寄生容量Ｃlsを用いている。このように構成すれば、ドライバ５１と同期整流制御回路５４の構成要素全てを一括して、ＩＣ５５として構成できる。
【００３９】
（第５実施形態）
図１２に示すように、第５実施形態は、ハーフブリッジ回路３に替えて、ワイドバンドギャップ半導体素子であるＧａＮ（窒化ガリウム）ＦＥＴ６１及び６２を直列に接続して構成したハーフブリッジ回路６３を備えている。そして、第１実施形態の同期整流制御回路１５を、ハーフブリッジ回路６３に適用している。ＧａＮＦＥＴには、ＭＯＳＦＥＴのようにボディダイオードが存在しない。また、ＧａＮＦＥＴは、フリーホイールダイオードを外付けせずとも逆方向（ソース→ドレイン）の導通が可能な素子である。
【００４０】
そして、ＦＥＴ６１が整流用素子として機能する際には、第１実施形態のボディダイオード１Ｄと同様に損失が発生することから、各実施形態の同期整流制御回路の構成を適用することで、上記損失を低減する効果が得られる。
【００４１】
（第６実施形態）
図１３に示すように、第６実施形態のＦＥＴ２側に設けられている同期整流回路７１Ｌでは、ＯＲゲート７が３入力ＯＲゲート７２Ｌに置き換えられている。そして、電流検出回路１４Ｌを構成するオペアンプ１１Ｌの出力端子Ｂは、コンパレータ７３Ｌの非反転入力端子に接続されており、コンパレータ７３Ｌの出力端子はＯＲゲート７２Ｌの入力端子に接続されている。コンパレータ７３Ｌは電圧検出回路に相当する。同期整流回路７１Ｌは、ＩＣ７４Ｌとして構成されている。
【００４２】
また、第６実施形態ではＦＥＴ１側にも、対称に構成された同期整流回路７１Ｈが設けられており、対応する構成には符号の添え字「Ｌ」に替えて「Ｈ」を付して示している。ここで、同期整流回路７１Ｌ側の端子Ａ，Ｂに相当する同期整流回路７１Ｈ側の端子はそれぞれＣ，Ｄとする。
【００４３】
次に、第６実施形態の作用について説明する。ＦＥＴ２をオンしてインダクタ４をローサイド駆動した後にＦＥＴ２がターンオフすると、インダクタ４に蓄積された磁気エネルギーによりＦＥＴ１のダイオード１Ｄに遅れ電流，図１４に示す電流ＩｓＨが流れる。これに伴い、電流検出回路１４Ｈを構成するオペアンプ１１Ｈの出力端子から電源ＶＨ側にも電流が流れる。すると、端子Ｄの電位が上昇するので、コンパレータ７３Ｈがその電位上昇を捉えて出力信号をハイレベルにする。この信号により、図１４に示すように、ＯＲゲート７２Ｈを介してＦＥＴ１をターンオンさせてターンオンのタイミングを早めることで、ダイオード１Ｄにおいて発生する損失を低減する。
【００４４】
その後、ＦＥＴ１がターンオフすると、次はＦＥＴ２がターンオンすることになり、この際には第１実施形態で述べたように同期整流回路７１Ｌが作用する。この時、ＦＥＴ１及び２が同時にオンして貫通電流が流れることを回避するため、ＦＥＴ１がターンオフした際の中点電位，ハーフブリッジ回路３の出力端子の電位変動の検出を一定期間マスクしてデッドタイムを設けることが望ましい。例えば、コンパレータ１１Ｌの出力端子に遅延回路を配置して対応する。
【００４５】
また、第６実施形態の構成は、ＦＥＴ１及び２のそれぞれに対して同期整流回路７１Ｈ及び７１Ｌを設けたことで、ハーフブリッジ回路３が第２実施形態のようにインバータ回路の各相アームを構成し、ＦＥＴ１及び２の機能が交互に通電用素子，整流用素子に入れ替わる際に、損失を効率的に低減できる。
【００４６】
例えば図１５に示すように、インバータ回路２１の各相アーム３Ｕ，３Ｖ，３Ｗを構成するＦＥＴを、それぞれＳＷ１及びＳＷ２，ＳＷ３及びＳＷ４，ＳＷ５１及びＳＷ６とする。尚、各ＦＥＴの寄生ダイオードは図示を省略している。また、各駆動装置は、同期整流回路７１を内蔵しているものとする。
【００４７】
（１）ＳＷ２及びＳＷ３がオンすることで電流がＶ（＋）→Ｕ（−）に通電されている。（＋）は上アーム，（−）は下アームを示す。この状態から、（２）図１６に示すようにＳＷ２がターンオフすると、ＳＷ２及びＳＷ１の寄生ダイオードに還流電流が流れる。図１７に示すように、これを同期整流回路７１Ｈが検出してＳＷ１をオンすることで損失を低減する。
【００４８】
（３）次に、図１８，図１９に示すようにＳＷ１をターンオフした後に、同期整流回路７１ＬがＳＷ２の寄生ダイオードに流れている還流電流を検出してＳＷ２をターンオンすることで、損失を低減する。
【００４９】
続いて（４）図２０に示すように、ＳＷ１及びＳＷ４がオンすることで電流がＵ（＋）→Ｖ（−）に通電される。この状態から、（５）図２１に示すようにＳＷ１がターンオフすると、ＳＷ２の寄生ダイオードに還流電流が流れ、Ｕ（−）→Ｖ（−）に通電される。図２２に示すように、これを同期整流回路７１Ｌが検出してＳＷ２をオンすることで損失を低減する。
【００５０】
（６）次に、図２３，図２４に示すようにＳＷ２をターンオフした後に、同期整流回路７１ＨがＳＷ２の寄生ダイオードに流れている還流電流を検出してＳＷ１をターンオンすることで、損失を低減する。
これらのように、ハーフブリッジ回路３のＦＥＴ１，２が交互に通電用素子，整流用素子となる場合でも、各寄生ダイオードに還流電流が流れたことを検出して、ＦＥＴ１，２をより早くターンオンさせて損失を低減できる。
【００５１】
以上のように第６実施形態によれば、ＦＥＴ２側にコンパレータ７３Ｌを備えた同期整流回路７１Ｌを配置し、ＦＥＴ１側にも同期整流回路７１Ｈを配置することで、それぞれの寄生ダイオードに還流電流が流れることで発生する損失を低減できる。
【００５２】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ＩＣ化は、必要に応じて行えば良い。
Ｓensスイッチ１３については、必要に応じて設ければ良い。
寄生容量Ｃsensに替えて、外付け素子のコンデンサを用いても良い。
電流検出回路の構成は、オペアンプ１１及びコンデンサＣintを用いるものに限らない。例えば電流センサを用いても良い。
【００５３】
信号出力回路は、コンパレータ１２を用いるものに限らない。例えばカレントミラー回路を用いて、電流検出回路が検出した電流を基準電流と比較して強制オン信号を出力しても良い。
第２実施形態において、レグＣＲスナバ回路２４を削除しても良い。
ハイサイド駆動方式の場合、同期整流制御回路は上アーム側の半導体素子のみに対応して設ければ良い。
各実施形態を適宜組み合わせて実施しても良い。
【符号の説明】
【００５４】
図面中、１及び２  ＮチャネルＭＯＳＦＥＴ、３  ハーフブリッジ回路、４  インダクタ、５  ドライバ、７  ＯＲゲート、８  ドライバ、１０  センスセル、１１  オペアンプ、１２  コンパレータ、１３  Ｓensスイッチ、１４  電流検出回路、１５  同期整流制御回路、１６  ＩＣ。
【図１】
2017005974.tif 000003
【図２】
2017005974.tif 000004
【図３】
2017005974.tif 000005
【図４】
2017005974.tif 000006
【図５】
2017005974.tif 000007
【図６】
2017005974.tif 000008
【図７】
2017005974.tif 000009
【図８】
2017005974.tif 000010
【図９】
2017005974.tif 000011
【図１０】
2017005974.tif 000012
【図１１】
2017005974.tif 000013
【図１２】
2017005974.tif 000014
【図１３】
2017005974.tif 000015
【図１４】
2017005974.tif 000016
【図１５】
2017005974.tif 000017
【図１６】
2017005974.tif 000018
【図１７】
2017005974.tif 000019
【図１８】
2017005974.tif 000020
【図１９】
2017005974.tif 000021
【図２０】
2017005974.tif 000022
【図２１】
2017005974.tif 000023
【図２２】
2017005974.tif 000024
【図２３】
2017005974.tif 000025
【図２４】
2017005974.tif 000026