(57)【要約】      （修正有）【課題】製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供する。【解決手段】メモリデバイス１は、半導体基板２の上に、第１の方向Ｚにおいて第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットＭＵを備える。ｎ個のメモリセルユニットは、それぞれ、１以上の板状電極ＷＬと、この板状電極ＷＬと各々交差するように設けられた複数の柱状電極ＢＬと、板状電極と複数の柱状電極との各々の交差点に設けられ、板状電極と柱状電極との双方にそれぞれ接続された複数のメモリセルＭＣと、第１電極に接続されて１以上の接続部３を形成する１以上の引き出し線ＬＬとを有する。第（ｍ＋１）番目のメモリセルユニットにおける少なくとも１つの接続部は、第ｍ番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と第１の方向において重なり合う位置にある。【選択図】図１
2017005097.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
前記ｎ個のメモリセルユニットは、それぞれ、
１以上の第１電極と、
前記第１電極と各々交差するように設けられた複数の第２電極と、
前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
を有し、
第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
メモリデバイス。
【請求項２】
前記第（ｍ＋１）番目のメモリセルユニットにおける前記接続部は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルと前記第１の方向において重なり合う位置にある
請求項１記載のメモリデバイス。
【請求項３】
前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭い
請求項１記載のメモリデバイス。
【請求項４】
前記第（ｍ＋１）番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
請求項１記載のメモリデバイス。
【請求項５】
前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
前記抵抗変化素子は、前記第１電極と前記第２電極との間に挟まれている
請求項１記載のメモリデバイス。
【請求項６】
前記引き出し線と接続された駆動回路をさらに有する
請求項１記載のメモリデバイス。
【請求項７】
前記第１電極として、前記第１の方向と直交する第１の面に沿って広がる板状電極を有し、
前記複数の第２電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
前記第（ｍ＋１）番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第ｍ番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
請求項１記載のメモリデバイス。
【請求項８】
前記第１電極として、前記第１の方向と直交する第１の面に沿った第２の方向にそれぞれ延在すると共に前記第１の面に沿った第３の方向において交互に並ぶ第１線状電極と第２線状電極とをそれぞれ複数有し、
前記複数の第２電極として、隣り合う前記第１線状電極と前記第２線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第１線状電極および前記複数の第２線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
前記引き出し線として、前記第１線状電極と接続されて前記接続部としての第１接続部分を形成する第１コンタクトピラーと、前記第２線状電極と接続されて前記接続部としての第２接続部分を形成する第２コンタクトピラーとを有する
請求項１記載のメモリデバイス。
【請求項９】
前記第（ｍ＋１）番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法よりも短く、
前記第（ｍ＋１）番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法よりも短い
請求項８記載のメモリデバイス。
【請求項１０】
前記第ｍ番目のメモリセルユニットにおける複数の前記第１線状電極と接続された複数の前記第１コンタクトピラーは、一の第１ビームに対して共通に接続されており、
前記第ｍ番目のメモリセルユニットにおける複数の前記第２線状電極と接続された複数の前記第２コンタクトピラーは、一の第２ビームに対して共通に接続されている
請求項８記載のメモリデバイス。
【請求項１１】
前記第１の面に沿った第２の方向に並び、かつ、前記第１の面に沿って前記第２の方向と交差する第３の方向に延在する複数の選択線を有し、
前記複数の選択線の各々は、前記第３の方向に並ぶ前記複数の第２電極と接続されている
請求項７記載のメモリデバイス。
【請求項１２】
前記第１の方向において、前記複数の第２電極と前記複数のメモリセルと複数の前記第１電極とが前記基板の側から順に積層され、
前記複数のメモリセルは、それぞれ、前記複数の第２電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
前記抵抗変化素子は、前記複数の第１電極のうちのいずれか１つと実質的に同じ平面形状を有する
請求項１記載のメモリデバイス。
【請求項１３】
前記複数の第１電極は、前記第１の面に沿った第２の方向へそれぞれ延在すると共に前記第２の方向と直交する第３の方向に並ぶように配置され、
前記複数の第２電極は、前記第３の方向へそれぞれ延在すると共に前記第２の方向に並ぶように配置され、
前記選択素子は、前記第２の方向および前記第３の方向の双方において並ぶように複数配置され、
前記第２の方向または前記第３の方向に並ぶ複数の前記選択素子に対し、１つの前記抵抗変化素子が共通に接続されている
請求項１２記載のメモリデバイス。
【請求項１４】
前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭く、
前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板から遠ざかるように伸びる第２コンタクトピラーとを有する
請求項１２記載のメモリデバイス。
【請求項１５】
前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
前記第２コンタクトピラーの上端と前記駆動回路とを接続する第２配線と
をさらに有する
請求項１４記載のメモリデバイス。
【請求項１６】
前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板へ向かうように伸びる第２コンタクトピラーとを有する
請求項１２記載のメモリデバイス。
【請求項１７】
前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
前記第２コンタクトピラーの下端と前記駆動回路とを接続する第２配線と
をさらに有する
請求項１６記載のメモリデバイス。
【請求項１８】
メモリデバイスと、
前記メモリデバイスの制御を行う制御部と
を備え、
前記メモリデバイスは、
基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
前記ｎ個のメモリセルユニットは、それぞれ、
１以上の第１電極と、
前記第１電極と各々交差するように設けられた複数の第２電極と、
前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
を有し、
第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
メモリシステム。
【請求項１９】
前記第ｍ番目のメモリセル領域のうち、前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域と前記第１の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
請求項１８記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性の記憶部を複数備えたメモリデバイスおよびメモリシステムに関する。
【背景技術】
【０００２】
これまでに、不揮発性のメモリセルを複数備えたメモリデバイスにおいて、そのメモリセルの集積度向上の検討が進められている。近年、メモリセルのさらなる高集積化に対応するため、複数のメモリセルを３次元的に配列したメモリデバイスが提案されている（例えば特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２２９９４号公報
【特許文献２】国際公開２０１２／０７０２３６号明細書
【特許文献３】特開２０１１−１１４０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、最近では、メモリセルの高集積化に対するニーズがさらに高まっている。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、製造上の容易性を担保しつつ、より高集積化に適した構造を有するメモリデバイスを提供することにある。さらに、そのようなメモリデバイスを備えたメモリシステムを提供することにある。
【課題を解決するための手段】
【０００６】
本開示の一実施形態としてのメモリデバイスは、基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備える。これらｎ個のメモリセルユニットは、それぞれ、１以上の第１電極と、この第１電極と各々交差するように設けられた複数の第２電極と、１以上の第１電極と複数の第２電極との各々の交差点に設けられ、第１電極と第２電極との双方にそれぞれ接続された複数のメモリセルと、記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線とを有する。ここで、第（ｍ＋１）番目（ｍはｎ以下の自然数）のメモリセルユニットにおける少なくとも１つの接続部は、第ｍ番目のメモリセルユニットにおいて複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と第１の方向において重なり合う位置にある。すなわち、このメモリデバイスでは、第１の方向における第ｍ番目のメモリセル領域の投影像と、第（ｍ＋１）番目のメモリセルユニットにおける接続部の第１の方向における投影像とが重なり合うように構成されている。
【０００７】
本開示の一実施形態としてのメモリシステムは、上記のメモリデバイスと、そのメモリデバイスの制御を行う制御部とを備えたものである。
【０００８】
本開示の一実施形態としてのメモリデバイスおよびメモリシステムでは、第（ｍ＋１）番目のメモリセルユニットにおける少なくとも１つの接続部は、第ｍ番目のメモリセルユニットにおけるメモリセル領域と重なり合う位置に設けられている。このため、メモリデバイス全体として、所定の空間内においてより多くのメモリセルを有することができる。
【発明の効果】
【０００９】
本開示の一実施形態としてのメモリデバイスおよびメモリシステムによれば、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本開示の第１の実施の形態に係るメモリデバイスの全体構成例を表す斜視図である。
【図２】図１に示したメモリデバイスの一部を表す等価回路図である。
【図３】図１に示したメモリデバイスに適用される選択トランジスタの一例を拡大して表す拡大斜視図である。
【図４Ａ】図１に示したメモリデバイスに適用されるメモリセルを拡大して表す拡大斜視図およびその等価回路図である。
【図４Ｂ】図１に示したメモリデバイスに適用される他のメモリセルを拡大して表す拡大斜視図およびその等価回路図である。
【図５Ａ】図１に示したメモリデバイスの製造方法における一工程を表す斜視図である。
【図５Ｂ】図５Ａに続く一工程を表す断面図である。
【図５Ｃ】図５Ｂに続く一工程を表す断面図である。
【図５Ｄ】図５Ｃに続く一工程を表す断面図である。
【図５Ｅ】図５Ｄに続く一工程を表す断面図である。
【図６】本開示の第１の実施の形態に係るメモリデバイスの第１の変形例を表す斜視図である。
【図７】図６に示したメモリデバイスの一部を表す等価回路図である。
【図８】図６に示したメモリデバイスに適用されるメモリセルの一例を拡大して表す拡大斜視図である。
【図９】図６に示したメモリデバイスの一部を表す斜視図である。
【図１０】本開示の第１の実施の形態に係るメモリデバイスの第２の変形例を表す斜視図である。
【図１１】本開示の第２の実施の形態に係るメモリデバイスの全体構成例を表す斜視図である。
【図１２】図１１に示したメモリデバイスに適用されるメモリセルを拡大して表す拡大斜視図およびその等価回路図である。
【図１３】図１１に示したメモリデバイスの要部断面を概略的に表す断面図である。
【図１４Ａ】図１１に示したメモリデバイスの製造方法における一工程を表す斜視図である。
【図１４Ｂ】図１４Ａに続く一工程を表す断面図である。
【図１４Ｃ】図１４Ｂに続く一工程を表す断面図である。
【図１４Ｄ】図１４Ｃに続く一工程を表す断面図である。
【図１４Ｅ】図１４Ｄに続く一工程を表す断面図である。
【図１４Ｆ】図１４Ｅに続く一工程を表す断面図である。
【図１４Ｇ】図１４Ｆに続く一工程を表す断面図である。
【図１４Ｈ】図１４Ｇに続く一工程を表す断面図である。
【図１４Ｊ】図１４Ｈに続く一工程を表す断面図である。
【図１４Ｋ】図１４Ｊに続く一工程を表す断面図である。
【図１４Ｌ】図１４Ｋに続く一工程を表す断面図である。
【図１５】本開示の第３の実施の形態に係るメモリデバイスの全体構成例を表す斜視図である。
【図１６】図１５に示したメモリデバイスに適用されるメモリセルを拡大して表す拡大斜視図およびその等価回路図である。
【図１７Ａ】図１５に示したメモリデバイスの製造方法における一工程を表す斜視図である。
【図１７Ｂ】図１７Ａに続く一工程を表す断面図である。
【図１７Ｃ】図１７Ｂに続く一工程を表す断面図である。
【図１７Ｄ】図１７Ｃに続く一工程を表す断面図である。
【図１７Ｅ】図１７Ｄに続く一工程を表す断面図である。
【図１７Ｆ】図１７Ｅに続く一工程を表す断面図である。
【図１７Ｇ】図１７Ｆに続く一工程を表す断面図である。
【図１８Ａ】図１５に示したメモリデバイスの要部断面を概略的に表す断面図である。
【図１８Ｂ】図１５に示したメモリデバイスの要部断面を概略的に表す他の断面図である。
【図１９】本開示のメモリデバイスを備えたメモリシステムの概略構成を表す説明図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（複数のＷＬが階段状に配置されたメモリデバイス）
２．変形例１（第１の実施の形態の第１の変形例）
３．変形例２（第１の実施の形態の第２の変形例）
４．第２の実施の形態（ＷＬと実質的に同一の平面形状を有する抵抗変化素子を備えたメモリデバイス）
５．第３の実施の形態（ＷＬと実質的に同一の平面形状を有する抵抗変化素子を備えた他のメモリデバイス）
６．適用例（メモリデバイスを備えたメモリシステム）
【００１２】
＜１．第１の実施の形態＞
［メモリデバイス１の構成］
図１は、本開示の第１の実施の形態としてのメモリデバイス１の全体構成例を表す斜視図である。また、図２は、図１のメモリデバイス１の一部を表す等価回路図である。
【００１３】
メモリデバイス１は、３次元構造を有する不揮発性の記憶装置であり、Ｘ軸方向およびＹ軸方向に広がる主面を有する半導体基板２（以下、単に基板２という）の上に、Ｚ軸方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットＭＵを備えている。図１および図２では、ｎ＝４の場合、すなわち４つのメモリセルユニットＭＵ１〜ＭＵ４が順に積層された場合を例示している。また、図２では、４つのメモリセルユニットＭＵ１〜ＭＵ４のうちの一部のみを表している。
【００１４】
ｎ個のメモリセルユニットＭＵは、それぞれ、１つの板状電極ＷＬと、この板状電極ＷＬと各々交差するように設けられた複数の柱状電極ＢＬと、板状電極ＷＬと複数の柱状電極ＢＬとの各々の交差点に設けられ、板状電極ＷＬと柱状電極ＢＬとの双方にそれぞれ接続された複数のメモリセルＭＣと、板状電極ＷＬに接続されて接続部３を形成する引き出し線４とを有している。板状電極ＷＬはＸＹ平面に沿って広がり、各メモリセルユニットＭＵを構成する複数の柱状電極ＢＬに対して共通に設けられている。複数の柱状電極ＢＬは、板状電極ＷＬから基板２へ向けてそれぞれ立設されている。なお、ここでは、メモリセルユニットＭＵ１〜ＭＵ４に設けられた複数の柱状電極ＢＬのうち、Ｚ軸方向において互いに重なり合う位置にある柱状電極ＢＬ同士は板状電極ＷＬを貫通して繋がっている。また、ＸＹ平面内において、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における板状電極ＷＬ（ｍ＋１）の占有面積は、第ｍ番目のメモリセルユニットＭＵｍにおける板状電極ＷＬｍの占有面積よりも小さい。すなわち、メモリセルユニットＭＵ２における板状電極ＷＬ２の占有面積は、メモリセルユニットＭＵ１における板状電極ＷＬ１の占有面積よりも小さい。メモリセルユニットＭＵ３における板状電極ＷＬ３の占有面積は、メモリセルユニットＭＵ２における板状電極ＷＬ２の占有面積よりも小さい。メモリセルユニットＭＵ３における板状電極ＷＬ３の占有面積は、メモリセルユニットＭＵ２における板状電極ＷＬ２の占有面積よりも小さい。メモリセルユニットＭＵ４における板状電極ＷＬ４の占有面積は、メモリセルユニットＭＵ３における板状電極ＷＬ３の占有面積よりも小さい。このように、全体として階段構造を構成するように、基板２から遠ざかるほど板状電極ＷＬの占有面積は徐々に小さくなっている。
【００１５】
第１番目の（すなわち最下層の）メモリセルユニットＭＵ１と基板２との間には、ディプレション（Depletion）型トランジスタとして機能する複数の選択トランジスタＴｒが、各柱状電極ＢＬの延長上に設けられている。図３には、選択トランジスタＴｒの一構成例を拡大して表す拡大斜視図（図中右側）と、それに対応する等価回路図（図中左側）とを示す。図３に示したように、メモリセルユニットＭＵ１の下方には、Ｘ軸方向に延在すると共にＹ軸方向に並ぶ複数のゲート選択線ＧＳＬが設けられている。さらに、複数のゲート選択線ＧＳＬの下方には、Ｙ軸方向に延在すると共にＸ軸方向に並ぶ複数のソース線ＳＬが設けられている。複数のゲート選択線ＧＳＬと複数のソース線ＳＬとの各交差点には、ゲート選択線ＧＳＬとソース線ＳＬとをつなぐコンタクト線ＣＬがそれぞれ設けられている。また、最下層のメモリセルユニットＭＵ１の柱状電極ＢＬ１はゲート選択線ＧＳＬを貫き、コンタクト線ＣＬと接続されている。但し、柱状電極ＢＬ１とゲート選択線ＧＳＬとは、それらの間に設けられた絶縁層Ｚ１により互いに電気的に絶縁されている。
【００１６】
ソース線ＳＬの構成材料としては、例えばＣｕ，ＡｌもしくはＷなどを含む金属が好ましい。または、Ｃ，Ｓｉ，Ｇｅ，ＩｎおよびＧａのうちの１以上の元素を含んで導電性を有する材料（例えば、カーボンナノチューブや活性化ポリシリコンなど）を用いてもよい。また、ゲート選択線ＧＳＬ、板状電極ＷＬ、柱状電極ＢＬなど、他の各種配線および各種電極についても、特に記載のない限り、ソース線ＳＬの構成材料と同様の材料を用いて構成することができる。
【００１７】
図１に示したように、複数のメモリセルユニットＭＵ（ＭＵ１〜ＭＵ４）は、それぞれ、メモリセル領域ＭＲ（ＭＲ１〜ＭＲ４）と周辺領域ＰＲ（ＰＲ１〜ＰＲ４）とを有している。メモリセル領域ＭＲとは、複数のメモリセルＭＣが占める領域である。より具体的には、各メモリセルユニットＭＵに含まれる全てのメモリセルＭＣのうち、ＸＹ平面内において最も外側に位置するいくつかのメモリセルＭＣを順次繋ぐ仮想線によって取り囲まれた領域（図１において破線で取り囲まれた領域）をいう。一方、周辺領域ＰＲは、各メモリセルユニットＭＵを構成する板状電極ＷＬが占める領域のうち、メモリセル領域ＭＲを除いた残りの領域をいう。
【００１８】
図４Ａに、メモリセルＭＣの一構成例を拡大して表す拡大斜視図（図中右側）と、それに対応する等価回路図（図中左側）とを示す。図４Ａでは、第１番目のメモリセルユニットＭＵ１における任意の１つのメモリセルＭＣの近傍を代表して示している。図４Ａに示したように、最下層のメモリセルユニットＭＵ１の柱状電極ＢＬ１は板状電極ＷＬ１をＺ軸方向に貫いている。他のメモリセルユニットＭＵ２〜ＭＵ４についても同様の構成を有する。すなわち、柱状電極ＢＬ２は板状電極ＷＬ２をＺ軸方向に貫き、柱状電極ＢＬ３は板状電極ＷＬ３をＺ軸方向に貫き、柱状電極ＢＬ４は板状電極ＷＬ４をＺ軸方向に貫いている。但し、柱状電極ＢＬ１〜ＢＬ４と板状電極ＷＬ１〜ＢＬとは、それらの間に挟まれるように設けられたメモリセルＭＣとしての抵抗変化素子ＶＲによりそれぞれ互いに分離されている。なお、メモリデバイス１に搭載される各メモリセルＭＣは、図４Ｂに示したように、柱状電極ＢＬ１と抵抗変化素子ＶＲとの間に、選択素子ＳＥＬが挿入されたものであってもよい。図４Ａおよび図４Ｂに示したいずれのメモリセルＭＣにおいても、ソース線ＳＬと板状電極ＷＬとの間にアクセス電圧を印加し、ゲート選択線ＧＳＬの電圧を制御して抵抗変化素子ＶＲにアクセスパルスを与え、その抵抗状態を変化させる、あるいはその抵抗状態を読み取ることができる。但し、図４Ｂにおける選択素子ＳＥＬは、一定の電圧より大きなアクセスパルスが印加されたときにのみ、抵抗変化素子ＶＲへ電流を流すことで、非選択の抵抗変化素子ＶＲが誤ってアクセスされるのを防ぐ役割を有する。
【００１９】
抵抗変化素子ＶＲは、例えばイオン供給層と絶縁層との積層構造からなる。このイオン供給層の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。また、抵抗変化素子ＶＲにおける絶縁層の構成材料としては、例えば、ＳｉＮ，ＳｉＯ2，Ｇｄ2Ｏ3等が挙げられる。
【００２０】
メモリデバイス１では、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における第（ｍ＋１）番目のメモリセル領域ＭＲ（ｍ＋１）の大きさは、第ｍ番目のメモリセル領域ＭＲｍの大きさよりも狭くなっている。また、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における複数のメモリセルＭＣの数（柱状電極ＢＬ（ｍ＋１）の数）は、第ｍ番目のメモリセルユニットＭＵｍにおける複数のメモリセルＭＣの数（柱状電極ＢＬｍの数）よりも少なくなっている。図１の例では、メモリセルユニットＭＵ１におけるメモリセル領域ＭＲ１には、メモリセルＭＣおよび柱状電極ＢＬ１が合計８０個（Ｘ方向に１０個、Ｙ方向に８個）配置されている。これに対し、メモリセルユニットＭＵ２のメモリセル領域ＭＲ２には、合計７０個（Ｘ方向に１０個、Ｙ方向に７個）のメモリセルＭＣおよび柱状電極ＢＬ２が配置されている。また、メモリセルユニットＭＵ３のメモリセル領域ＭＲ３には、合計６０個（Ｘ方向に１０個、Ｙ方向に６個）のメモリセルＭＣおよび柱状電極ＢＬ３が配置されている。さらに、メモリセルユニットＭＵ４のメモリセル領域ＭＲ４には、合計５０個（Ｘ方向に１０個、Ｙ方向に５個）のメモリセルＭＣおよび柱状電極ＢＬ４が配置されている。
【００２１】
引き出し線ＬＬ（ＬＬ１〜ＬＬ４）は、第１電極ＷＬとの接続部３を形成すると共に、その接続部３から上方、すなわち基板２から遠ざかる方向へ伸びるコンタクトピラーＣＰ（ＣＰ１〜ＣＰ４）と、そのコンタクトピラーＣＰ（ＣＰ１〜ＣＰ４）の上端と接続されてＸＹ面内（図１ではＹ軸方向）に伸びるビームＣＢ（ＣＢ１〜ＣＢ４）とを有する。ビームＣＢの他端は駆動回路４と接続されている。駆動回路４は、例えば基板２に埋設されており、所望のメモリセルＭＣへの書き込み動作および所望のメモリセルＭＣからの読み出し動作を実行するものである。駆動回路４は、例えば外部からの制御信号に基づき、その所望のメモリセルＭＣに対応する板状電極ＷＬ、柱状電極ＢＬ、選択トランジスタＴｒのゲート選択線などへの印加電圧を調整する。なお、引き出し線ＬＬ（ＬＬ１〜ＬＬ４）は、１つの板状電極ＷＬ（ＷＬ１〜ＷＬ４）に対して複数設けられていてもよい。
【００２２】
第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における少なくとも１つの接続部３は、周辺領域ＰＲ（ｍ＋１）のうち第ｍ番目のメモリセルユニットＭＵｍにおいて複数のメモリセルＭＣが取り囲む第ｍ番目のメモリセル領域ＭＲｍとＺ軸方向において重なり合う位置にある。すなわち、メモリセルユニットＭＵ２における接続部３は、周辺領域ＰＲ２のうちメモリセル領域ＭＲ１とＺ軸方向において重なり合う位置にある。メモリセルユニットＭＵ３における接続部３は、周辺領域ＰＲ３のうちメモリセル領域ＭＲ２とＺ軸方向において重なり合う位置にある。メモリセルユニットＭＵ４における接続部３は、周辺領域ＰＲ４のうちメモリセル領域ＭＲ３とＺ軸方向において重なり合う位置にある。図１では、特に、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における接続部３が、第ｍ番目のメモリセルユニットＭＵｍにおける複数のメモリセルＭＣのいずれかとＺ軸方向において重なり合う位置にある。
【００２３】
［メモリデバイス１の製造方法］
このメモリデバイス１は、例えば次のようにして製造することができる。
【００２４】
図５Ａ〜図５Ｅは、メモリデバイス１の製造方法の一部を工程順に表したものである。まず、図５Ａに示したように、ＸＹ平面に沿った主面２Ｓを有する基板２を用意し、この主面２Ｓに、駆動回路４（ここでは図示せず）を形成する。そののち、基板２の上に、Ｙ軸方向に延在する複数のソース線ＳＬを、Ｘ軸方向に並べるように形成する。
【００２５】
次に、複数のソース線ＳＬを覆うようにＳｉＯ2などからなる絶縁層（図示せず）を全面的に形成したのち、図５Ｂに示したように、複数のソース線ＳＬと交差するようにＸ軸方向へ延在すると共にＹ軸方向に並ぶ複数のゲート選択線ＧＳＬを形成する。さらに、Ｚ軸方向において重なり合う複数のソース線ＳＬと複数のゲート選択線ＧＳＬとの各交差点において、ゲート選択線ＧＳＬと、その直下の絶縁層（ソース線ＳＬとゲート選択線ＧＳＬとの間に挟まれた絶縁層）とを貫く貫通孔Ｋをそれぞれ形成する。各貫通孔はソース線ＳＬの上面まで到達している。そののち、それらの貫通孔Ｋの内壁面を覆うように絶縁層Ｚ１（図３参照）を形成したのち、その内部を所定の導電性材料により充填することにより、コンタクト線ＣＬを形成する。
【００２６】
続いて、図５Ｃに示したように、すべての柱状電極ＢＬ１を覆うように、板状電極ＷＬ１を形成する。その際、板状電極ＷＬ１を、複数のメモリセルＭＣを形成することとなるメモリセル領域ＭＲ１の周辺に、周辺領域ＰＲ１を含む大きさとする。さらに、板状電極ＷＬ１の、下方に位置する複数のコンタクト線ＣＬと対応する位置にそれぞれ貫通孔（図示せず）を設ける。そののち、それらの貫通孔の内壁面を覆うように抵抗変化素子ＶＲを形成し、その内部を所定の導電性材料により充填することにより、それぞれコンタクト線ＣＬと接続するように柱状電極ＢＬ１を複数形成する（図４Ａ参照）。これにより、メモリセル領域ＭＲ１に複数のメモリセルＭＣが配設されたメモリセルユニットＭＵ１が完成する。
【００２７】
続いて、図５Ｄに示したように、板状電極ＷＬ１の上方に、板状電極ＷＬ２を形成する。その際、周辺領域ＰＲ１と重ならないように、板状電極ＷＬ２のＹ軸方向の寸法を板状電極ＷＬ１のＹ軸方向の寸法よりも小さくする。さらに、板状電極ＷＬ２の、下方に位置する複数の柱状電極ＢＬ１と対応する位置にそれぞれ貫通孔を設ける。そののち、それらの貫通孔の内壁面を覆うように抵抗変化素子ＶＲを形成し、その内部を所定の導電性材料により充填することにより、それぞれの柱状電極ＢＬ１と接続するように柱状電極ＢＬ２を複数形成する。これにより、メモリセル領域ＭＲ２に複数のメモリセルＭＣが配設されたメモリセルユニットＭＵ２が完成する。
【００２８】
こののち、同様の操作を繰り返すことにより、図５Ｅに示したように、メモリセルユニットＭＵ３とメモリセルユニットＭＵ４とを順に形成する。このように、板状電極ＷＬ１〜ＷＬ４を階段状に形成したのち、板状電極ＷＬ１〜ＷＬ４の周辺領域ＰＲ１〜ＰＲ４にそれぞれ立設するように、コンタクトピラーＣＰ１〜ＣＰ４を一括形成する。さらに、それらのコンタクトピラーＣＰ１〜ＣＰ４の上端と接続されるように、ビームＣＢ１〜ＣＢ４を一括形成する。これにより、引き出し線ＬＬ１〜ＬＬ４が得られる。
【００２９】
以上により、メモリデバイス１が完成する。
【００３０】
［メモリデバイス１の作用効果］
メモリデバイス１では、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における接続部３は、第ｍ番目のメモリセルユニットＭｍにおけるメモリセル領域ＭＲｍとＺ軸方向において重なり合う位置に設けられている。すなわち、メモリセルユニットＭＵ（ｍ＋１）において接続部３が設けられた周辺領域ＰＲ（ｍ＋１）の下方にも、メモリセルユニットＭＵｍを構成するメモリセルＭＣを配置するようにしている。このため、メモリデバイス１全体として、空間を効率的に利用し、所定の空間内においてより多くのメモリセルＭＣを有することができる。よって、高集積化を図ることができる。
【００３１】
＜２．変形例１＞
図６は、上記したメモリデバイス１の第２の変形例であるメモリデバイス１Ａの全体構成例を表した斜視図である。また、図７は、図６のメモリデバイス１Ａの一部を表す等価回路図である。さらに、図８は、メモリセルＭＣの一構成例を拡大して表す拡大斜視図（図中右側）と、それに対応する等価回路図（図中左側）とを示したものである。
【００３２】
このメモリデバイス１Ｂは、メモリセルユニットＭＵ１〜ＭＵ４の各々において、板状電極ＷＬの代わりに、Ｙ軸方向にそれぞれ延在すると共にＸ軸方向において交互に並ぶ第１線状電極２１と第２線状電極２２とをそれぞれ複数有している。また、柱状電極ＢＬ（ＢＬ１〜ＢＬ４）は、メモリセルユニットＭＵ１〜ＭＵ４の各々における、Ｘ軸方向に隣り合う第１線状電極２１と第２線状電極２２との間にそれぞれ挟まれている。また、図８に示したように、メモリセルＭＣは、柱状電極ＢＬと第１線状電極２１との間、およびその柱状電極ＢＬと第２線状電極２２との間にそれぞれ挟まれた抵抗変化素子ＶＲにより構成されている。なお、図６では、抵抗変化素子ＶＲの図示を省略している。
【００３３】
また、引き出し線ＬＬの代わりに、図６に示したように、引き出し線２５，２８が設けられている。引き出し線２５は、第１線状電極２１と接続されて第１接続部分３Ａを形成する第１コンタクトピラー２３と、その第１コンタクトピラー２３の上端と接続されて例えばＸ軸方向へ延在する第１ビーム２４とを有している。一方、引き出し線２８は、第２線状電極２２と接続されて第２接続部分３Ｂを形成する第２コンタクトピラー２６と、その第２コンタクトピラー２６の上端と接続されて例えばＸ軸方向へ延在する第２ビーム２７とを有している。なお、メモリセルユニットＭＵ１〜ＭＵ４の各々において、複数の第１線状電極２１とそれぞれ接続された複数の第１コンタクトピラー２３は、一の第１ビーム２４に対して共通に接続されている。同様に、メモリセルユニットＭＵ１〜ＭＵ４の各々において、複数の第２線状電極２２とそれぞれ接続された複数の第２コンタクトピラー２６は、一の第２ビーム２７に対して共通に接続されている。
【００３４】
このメモリデバイス１Ｂは、Ｙ軸方向に並び、かつ、Ｘ軸方向に延在する複数のゲート選択線ＧＳＬを有しており、それら複数のゲート選択線ＧＳＬの各々は、Ｘ軸方向に並ぶ複数の柱状電極ＢＬと接続されている。
【００３５】
図９に、第１ビーム２４および第２ビーム２７を省略したメモリデバイス１Ｂの要部構成を示す。図９に示したように、第１線状電極２１および第２線状電極２２は、階段状に配置されている。すなわち、第（ｍ＋１）番目のメモリセルユニットＭＵ（ｍ＋１）における第１線状電極２１のＹ軸方向の寸法は、第ｍ番目のメモリセルユニットＭＵｍにおける第１線状電極２１のＹ軸方向の寸法よりも短くなっている。同様に、メモリセルユニットＭＵ（ｍ＋１）における第２線状電極２２のＹ軸方向の寸法は、メモリセルユニットＭＵｍにおける第２線状電極２２のＹ軸方向の寸法よりも短い。このような構成により、複数の第１コンタクトピラー２３および複数の第２コンタクトピラー２６が立設する領域は、メモリセルＭＣが設けられたメモリセル領域とＺ軸方向において重なり合うこととなる。よって、このメモリデバイス１Ａにおいても、上記第１の実施の形態のメモリデバイス１と同様、高集積化を図ることができる。
【００３６】
＜３．変形例２＞
図１０は、上記したメモリデバイス１の第２の変形例であるメモリデバイス１Ｂの全体構成例を表した斜視図である。上記第１の実施の形態のメモリデバイス１では、板状電極ＷＬを１層積層するたびに、その板状電極ＷＬに貫通孔を開け、メモリセルＭＣおよび柱状電極ＢＬの形成を行うようにした。これに対し、本変形例のように、より製造工程を簡略化するために、複数の板状電極ＷＬを積層したのち、複数の板状電極ＷＬに対する共通の貫通孔の形成を行うようにしてもよい。その場合、メモリセルＭＣおよび柱状電極ＢＬの形成を、複数のメモリセルユニットＭＵに亘って一括形成することができる。図１０では、２つの板状電極ＷＬを積層したのち、それら２つの板状電極ＷＬに対して一括して貫通孔の形成を行い、さらに、その貫通孔を埋めるようにメモリセルＭＣおよび柱状電極ＢＬの形成を行うようにしたものである。なお、３層以上の板状電極ＷＬに対して共通の貫通孔の形成を行うようにしてもよい。
【００３７】
＜４．第２の実施の形態＞
［メモリデバイス１Ｂの構成］
図１１は、本開示の第２の実施の形態としてのメモリデバイス１Ｂの全体構成例を表す斜視図である。図１２は、図１１に示したメモリデバイス１Ｂに適用されるメモリセルＭＣの近傍を拡大して表す拡大斜視図およびその等価回路図である。また、図１３は、メモリデバイス１Ｂの要部断面を概略的に表す断面図である。
【００３８】
図１１〜図１３に示したように、メモリデバイス１Ｂは、Ｚ軸方向において、複数のビット線ＢＬと複数のメモリセルＭＣと複数のワード線ＷＬとが基板２（図１３のみ示す）の側から順に積層されている。より具体的には、基板２の上に、ビット線ＢＬ０、メモリセルＭＣ、ワード線ＷＬ０、メモリセルＭＣ、ビット線ＢＬ１、メモリセルＭＣ、ワード線ＷＬ１、メモリセルＭＣ、ビット線ＢＬ２・・・が順に積層されている。メモリセルＭＣは、基板２の側から選択素子ＳＥＬと抵抗変化素子ＶＲとが順に積層された積層構造を有する。また、抵抗変化素子ＶＲは、その直上のワード線ＷＬもしくはビット線ＢＬと実質的に同じ平面形状を有する。
【００３９】
複数のワード線ＷＬは、おおよそＸ軸方向へそれぞれ延在すると共にＹ軸方向に並ぶように配置され、複数のビット線ＢＬは、おおよそＹ軸方向へそれぞれ延在すると共にＸ軸方向に並ぶように配置されている。メモリセルＭＣにおける選択素子ＳＥＬは、Ｘ軸方向およびＹ軸方向の双方において並ぶように複数配置されている。１つの抵抗変化素子ＶＲは、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対し共通に設けられ、もしくはＹ軸方向に並ぶ複数の選択素子ＳＥＬに対し共通に設けられている。
【００４０】
本実施の形態においても、第（ｍ＋１）番目のメモリセルユニットにおいて複数のメモリセルＭＣが取り囲む第（ｍ＋１）番目のメモリセル領域ＭＲ（ｍ＋１）は、第ｍ番目のメモリセル領域ＭＲｍよりも狭い。また、引き出し線として、ワード線ＷＬと接続されて接続部としての第１接続部分３０Ａを形成し基板２から遠ざかるように伸びる第１コンタクトピラー３１と、ビット線ＢＬと接続されて接続部としての第２接続部分３０Ｂを形成し基板２から遠ざかるように伸びる第２コンタクトピラー３２とを有する。
【００４１】
第１コンタクトピラー３１の上端は、ビーム４１Ａおよびピラー４１Ｂを含む配線４１により駆動回路４と接続されている。また、第２コンタクトピラー３２の上端は、ビーム４２Ａおよびピラー４２Ｂを含む配線４２により駆動回路４と接続されている。
【００４２】
［メモリデバイス１Ｂの製造方法］
このメモリデバイス１Ｂは、例えば次のようにして製造することができる。
【００４３】
図１４Ａ〜図１４Ｌは、メモリデバイス１Ｂの製造方法の一部を工程順に表したものである。まず、図１４Ａに示したように、ＸＹ平面に沿った主面２Ｓを有する基板２を用意し、この主面２Ｓに、駆動回路４（ここでは図示せず）を形成する。そののち、基板２の上に、コンタクト線ＣＬを複数立設させたのち、そのコンタクト線ＣＬと接続されるように、Ｙ軸方向に延在する複数のビット線ＢＬ０を、Ｘ軸方向に並べるように形成する。
【００４４】
次に、図１４Ｂに示したように、メモリセル領域ＭＲ（ＭＲ１）において全体としてマトリックス状をなすように複数の選択素子ＳＥＬを形成する。ここでは、１つのビット線ＢＬ０に対し複数の選択素子ＳＥＬをＹ軸方向において例えば等間隔で並ぶように立設させる。メモリセル領域ＭＲからＹ軸方向に沿って両隣に延在する領域を周辺領域（もしくはコンタクト領域）ＰＲ（ＰＲ１）と呼ぶ。周辺領域ＰＲにおいて、ビット線ＢＬ０の一部は幅の広い屈曲部分を有している。これは、ビット線ＢＬ０の幅に対してより大きな径を有するコンタクト線ＣＬを配置可能とするためである。なお、ビット線ＢＬ０は、図１４Ａ〜図１４Ｌでは途切れているが、隣接配置された他のメモリセルブロックＭＢ（後出）に接続される。基本的に１つのコンタクト線ＣＬにより、２つのメモリセルユニットにあるビット線ＢＬ０が駆動される。例えば図１４Ａなどでは８本のビット線ＢＬ０が描かれるのに対し、コンタクト線はそのうちの4本のビット線ＢＬ０にしか配置されていないのはこのためである。コンタクト線ＣＬの配置されていない残り４本のビット線ＢＬ０は、隣接するメモリセルブロックＭＢから延びるビット線ＢＬ０に接続され、駆動される。
【００４５】
次に、図１４Ｃに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとワード線ＷＬ０とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数（図１４Ｃでは例として８つ）の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲとワード線ＷＬ０との積層構造である積層パターンＰ０が、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｃでは、８つの積層パターンＰ０のうちの１つのみについて抵抗変化素子ＶＲとワード線ＷＬ０との積層構造を描いているが、他の積層パターンＰ０についての同様の構造である。
【００４６】
次に、図１４Ｄに示したように、各積層パターンＰ０の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。図１４Ｄでは、各積層パターンＰ０の上にそれぞれ４つの選択素子ＳＥＬを配設する例を示している。このときのメモリセル領域ＭＲ２はメモリセル領域ＭＲ１（図１４Ｂ）よりも狭くなっている。
【００４７】
次に、図１４Ｅに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ１とを順に全面に亘って積層したのち、それらがおおよそＹ軸方向に延在する複数（図１４Ｅでは例として４つ）の線状パターンとなるように一括パターニングする。この際、Ｙ軸方向に伸びる抵抗変化素子ＶＲとビット線ＢＬ１との積層構造である積層パターンＰ１が、Ｙ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｅでは、４つの積層パターンＰ１のうちの１つのみについて抵抗変化素子ＶＲとビット線ＢＬ１との積層構造を描いているが、他の積層パターンＰ１についても同様の構造である。
【００４８】
次に、図１４Ｆに示したように、各積層パターンＰ１の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。図１４Ｆでは、各積層パターンＰ１の上にそれぞれ４つの選択素子ＳＥＬを配設する例を示している。このときのメモリセル領域ＭＲ３はメモリセル領域ＭＲ２（図１４Ｄ）よりもさらに狭くなっている。
【００４９】
次に、図１４Ｇに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとワード線ＷＬ１とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数（図１４Ｇでは例として４つ）の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲとワード線ＷＬ１との積層構造である積層パターンＰ２が、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｇでは、４つの積層パターンＰ２のうちの１つのみについて抵抗変化素子ＶＲとワード線ＷＬ１との積層構造を描いているが、他の積層パターンＰ２についても同様の構造である。
【００５０】
次に、図１４Ｈに示したように、各積層パターンＰ２の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。図１４Ｈでは、各積層パターンＰ２の上にそれぞれ４つの選択素子ＳＥＬを配設する例を示している。このときのメモリセル領域ＭＲ４はメモリセル領域ＭＲ３（図１４Ｆ）と同等である。
【００５１】
次に、図１４Ｊに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ２とを順に全面に亘って積層したのち、それらがおおよそＹ軸方向に延在する複数（図１４Ｊでは例として４つ）の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲとビット線ＢＬ２との積層構造である積層パターンＰ３が、Ｙ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。なお、図１４Ｊでは、４つの積層パターンＰ３のうちの１つのみについて抵抗変化素子ＶＲとビット線ＢＬ２との積層構造を描いているが、他の積層パターンＰ３についても同様の構造である。
【００５２】
次に、図１４Ｋに示したように、ワード線ＷＬから上方に伸びる第１コンタクトピラー３１と、ビット線ＢＬから上方に伸びる第２コンタクトピラー３２とをそれぞれ複数形成する。併せて、駆動回路４（図１１参照）と接続されたピラー４１Ｂおよびピラー４２Ｂをそれぞれ複数形成する。なお、図１４Ｋでは、図１１で示した基板２および駆動回路４を省略している。
【００５３】
最後に、図１４Ｌに示したように、第１コンタクトピラー３１とピラー４１Ｂとをそれぞれつなぐようにビーム４１Ａを複数形成すると共に、第２コンタクトピラー３２とピラー４２Ｂとをそれぞれつなぐようにビーム４２Ａを複数形成する。なお、図１４Ｌでは、図１１で示した基板２および駆動回路４を省略している。
【００５４】
以上により、メモリデバイス１Ｂが完成する。
【００５５】
［メモリデバイス１Ｂの作用効果］
メモリデバイス１Ｂにおいても、周辺領域ＰＲと、それと異なる階層のメモリセル領域ＭＲとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルＭＣを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子ＶＲは、その直上のワード線ＷＬもしくはビット線ＢＬと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。
【００５６】
＜５．第３の実施の形態＞
［メモリデバイス１Ｃの構成］
図１５は、本開示の第３の実施の形態としてのメモリデバイス１Ｃの全体構成例を表す斜視図である。図１６は、図１５に示したメモリデバイス１Ｃに適用されるメモリセルＭＣの近傍を拡大して表す拡大斜視図およびその等価回路図である。上記第２の実施の形態のメモリデバイス１Ｂでは、３層のビット線ＢＬと２層のワード線ＷＬとの間に、４層のメモリセルＭＣが形成されるようにした。このような構成の場合、ワード線ＷＬ０、ビット線ＢＬ１およびワード線ＷＬ１の３つの層は、２層のメモリセルＭＣに接続される。クロスポイントメモリにおいては、選択されないメモリセルＭＣにもリーク電流が流れるので、メモリセルＭＣの層数が増加すると、駆動回路４に加わる負荷が大きくなるおそれがある。そこで、本実施の形態のメモリデバイス１Ｃでは、メモリセルＭＣ、ビット線ＢＬおよびワード線ＷＬを同層数有するようにし、各ビット線ＢＬおよびワード線ＷＬは１層のメモリセルＭＣにのみ接続する構造を実現している。
【００５７】
具体的には、図１５〜図１６に示したように、メモリデバイス１Ｃは、Ｚ軸方向において、基板２の上に、ワード線ＷＬ０、メモリセルＭＣ、ビット線ＢＬ０、絶縁層、ワード線ＷＬ１、メモリセルＭＣ、ビット線ＢＬ１が順に積層されている。メモリセルＭＣは、基板２の側から選択素子ＳＥＬと抵抗変化素子ＶＲとが順に積層された積層構造を有する。また、抵抗変化素子ＶＲは、その直上のビット線ＢＬと実質的に同じ平面形状を有する。さらに、メモリデバイス１Ｃは、ワード線ＷＬ１と接続されて下方へ（基板２へ）向かうように伸びるコンタクトピラー５１を有する。これらの点を除き、他は実質的に第２の実施の形態のメモリデバイス１Ｂと同様の構成を有している。
【００５８】
［メモリデバイス１Ｃの製造方法］
このメモリデバイス１Ｃは、例えば次のようにして製造することができる。
【００５９】
図１７Ａ〜図１７Ｇは、メモリデバイス１Ｃの製造方法の一部を工程順に表したものである。まず、図１７Ａに示したように、コンタクト線ＣＬを複数立設させたのち、そのコンタクト線ＣＬと接続されるように、Ｙ軸方向に延在する複数のワード線ＷＬ０を、Ｘ軸方向に並べるように形成する。
【００６０】
次に、図１７Ｂに示したように、メモリセル領域ＭＲ（ＭＲ１）において全体としてマトリックス状をなすように複数の選択素子ＳＥＬを形成する。ここでは、１つのビット線ＢＬ０に対し複数（図１７Ｂの例では４つ）の選択素子ＳＥＬをＹ軸方向において例えば等間隔で並ぶように立設させる。メモリセル領域ＭＲからＹ軸方向に沿って両隣に延在する領域を周辺領域（もしくはコンタクト領域）ＰＲ（ＰＲ１）と呼ぶ。周辺領域ＰＲにおいて、ワード線ＷＬ０の一部は幅の広い屈曲部分を有している。これは、ワード線ＷＬ０の幅に対してより大きな径を有するコンタクト線ＣＬを配置可能とするためである。
【００６１】
次に、図１７Ｃに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ０とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲが、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。さらに、のちに形成されるワード線ＷＬ１と接続するためのコンタクトピラー５１を形成する。
【００６２】
次に、絶縁層（図示せず）を全面的に形成したのち、図１７Ｄに示したように、おおよそＹ軸方向に延在する複数のワード線ＷＬ１を形成する。その際、コンタクトピラー５１の上端と接続されるように、ワード線ＷＬ１を形成する。
【００６３】
次に、図１７Ｅに示したように、各ワード線ＷＬ１の上に、複数の選択素子ＳＥＬをマトリックス状に配設する。
【００６４】
次に、図１７Ｆに示したように、選択素子ＳＥＬの上層として、抵抗変化素子ＶＲとビット線ＢＬ１とを順に全面に亘って積層したのち、それらがおおよそＸ軸方向に延在する複数の線状パターンとなるように一括パターニングする。この際、Ｘ軸方向に伸びる抵抗変化素子ＶＲが、Ｘ軸方向に並ぶ複数の選択素子ＳＥＬに対して共通に接続されるようにする。
【００６５】
次に、図１７Ｇに示したように、ビット線ＢＬ０，ＢＬ１からそれぞれ上方に伸びるコンタクトピラー５２Ａ，５２Ｂをそれぞれ複数形成する。併せて、駆動回路４と接続されたピラー５３Ａ，５３Ｂをそれぞれ複数形成する。
【００６６】
最後に、図１５に示したように、コンタクトピラー５２Ａとピラー５３Ａとをつなぐようにビーム５４Ａを複数形成すると共に、コンタクトピラー５２Ｂとピラー５３Ｂとをつなぐようにビーム５４Ｂを複数形成する。
【００６７】
以上により、メモリデバイス１Ｃが完成する。
【００６８】
［メモリデバイス１Ｃの作用効果］
メモリデバイス１Ｂにおいても、例えば図１８Ａおよび図１８Ｂに示したように、周辺領域ＰＲと、それと異なる階層のメモリセル領域ＭＲとが重複するように構成されているので、空間を効率的に利用し、所定の空間内においてより多くのメモリセルＭＣを有することができる。よって、高集積化を図ることができる。また、抵抗変化素子ＶＲは、その直上のワード線ＷＬもしくはビット線ＢＬと実質的に同じ平面形状を有するので、製造工程の簡略化を図ることができる。なお、図１８Ａは、ワード線ＷＬに沿ったＹＺ断面であり、図１８Ｂは、ビット線ＢＬに沿ったＸＺ断面である。
【００６９】
図１８Ａに示したように、各ワード線ＷＬは、Ｙ軸方向の両端に周辺領域ＰＲを有しており、各々下方へ伸びるコンタクトピラー５１により駆動回路４（図示せず）と接続されている。本実施の形態のメモリデバイス１Ｃでは、ワード線ＷＬに関し、上層へ向かうほどワード線ＷＬのＹ軸方向の寸法が拡大するオーバーハング構造となっている。一方、図１８Ｂに示したように、ビット線ＢＬは上層へ向かうほどＸ軸方向の寸法が縮小する階段構造となっている。このため、各ビット線ＢＬに対するコンタクトピラー５２等は一括して形成可能である。
【００７０】
＜６．適用例＞
次に、図１９を参照して、上記第１から第３の実施の形態で説明したメモリデバイス１，１Ａ，１Ｂ，１Ｃ（以下、ここではまとめてメモリデバイス１と記載する）を備えたメモリシステムについて説明する。図１９に示したメモリシステムは、メモリデバイス１のほか、コントローラ７とホスト８とを備える。コントローラ７は、制御部としてメモリデバイス１の動作の全般を司る機能を有するものである。ホスト８は、コントローラ７に対して指令を出す外部装置である。
【００７１】
メモリデバイス１は、メモリセルブロックＭＢと、駆動回路４と、インターフェイス部５とを有する。インターフェイス部５はコントローラ７とのデータ送受信機能を有する。メモリセルブロックＭＢとは、図１などに示した複数のメモリセルＭＣが集積された１つのまとまりをいう。メモリデバイス１では、１つの駆動回路４に対し、複数のメモリセルブロックＭＢが接続されている。１つの駆動回路４に対し接続される複数のメモリセルブロックＭＢをまとめてメモリセルブロックアレイ６と呼ぶ。
【００７２】
例えば図１に示したメモリデバイス１において、周辺領域（コンタクト領域）ＰＲと重ならない（メモリセル領域ＭＲ４と重なる）領域では、メモリセルユニットＭＵ１〜ＭＵ４をＺ軸方向に貫く１本の柱状電極ＢＬ（ＧＳＬとＳＬにより選択される垂直配線）には必ず４個のメモリセルが配置される。これに対し、周辺領域（コンタクト領域）ＰＲ１〜ＰＲ４のいずれかと重なる領域では、１本の柱状電極ＢＬに対して１〜３個のメモリセルＭＣのみ配置される。したがって、周辺領域（コンタクト領域）ＰＲ１〜ＰＲ４のいずれかと重なる領域では、選択線の組み合わせによってはメモリセルＭＣが存在しない無効なアドレスが生じ、物理アドレス空間において不連続なアドレス領域が生じる。
【００７３】
そこで、本メモリシステムにおいては、通常動作時においては、周辺領域ＰＲ（ＰＲ１〜ＰＲｎ）のいずれかと重なる領域に配置された周辺のメモリセルＭＣを使用せず、その他のメモリセルＭＣに例えばアクセス不良が生じた場合に、その代替として使用するようにしている。そのような代替処理を行うため、コントローラ７はアドレス変換テーブルを有することが望ましい。アドレス変換テーブルは例えば、アクセス対象のアドレスを入力すると、代替処理が行われていれば代替先のアドレスを返し、代替処理が行われていなければ０を返す関数として実装される。このように代替処理に用いるアドレスとして周辺のメモリセルＭＣを割当てることで、ホスト８から見てメモリデバイスを連続したアドレス領域として認識させることができ、容易に扱うことができる。
【００７４】
また、抵抗変化素子ＶＲをメモリセルＭＣとして用いる場合、その特性によっては、製造後、最初に書き込みを行う前に、フォーミングと呼ばれる初期化処理を行う必要がある。より具体的には、フォーミングとしては、通常の書き込み処理においてメモリセルＭＣに印加されるパルスよりも、（１）高電圧を印加する、（２）長期間印加する、（３）複数パルスを連続印加する、のうち１つ以上の処理を行う。上記の代替処理に用いられる周辺のメモリセルＭＣは、代替時にフォーミングを行うことが望ましい。なぜならば、代替処理に用いるメモリセルに直接アクセスが行われなくても、他のメモリセルへのアクセスのために板状電極ＷＬや柱状電極ＢＬが選択されることで、そのメモリセルにもリーク電流が流れメモリセルとしての特性が劣化する可能性があるからである。未フォーミング（製造後一度もフォーミングを行っていない状態）のメモリセルは、この劣化がフォーミング済のメモリセルに比べて小さいので好ましい。
【００７５】
また、通常の薄膜プロセスにおいて形成される複数のメモリセルＭＣは、ある方向における両端のものに比べ、それ以外の中央に近い位置に形成されたもののほうが、安定した特性を示す傾向にある。この点から、本メモリシステムにおいては、通常動作時においては周辺のメモリセルＭＣを使用せず、それ以外のメモリセルＭＣを使用することにより、より安定した動作が期待できる。
【００７６】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【００７７】
例えば、上記実施の形態においてメモリデバイス１およびメモリシステム等の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【００７８】
また、上記実施の形態等では、メモリセルとして抵抗変化素子（抵抗変化メモリ）を用いるようにしたが、本技術はこれに限定されるものではなく、例えば相変化メモリ（ＰＣＭ）、ＭＲＡＭ、またはＳＴＴＲＡＭなど他の種類のメモリを用いることができる。
【００７９】
また、上記実施の形態等で説明した各構成要素の数は、あくまでも例示である。よって、本技術はその数に限定されるものではなく、他の数をも取りうるものである。
【００８０】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
前記ｎ個のメモリセルユニットは、それぞれ、
１以上の第１電極と、
前記第１電極と各々交差するように設けられた複数の第２電極と、
前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
を有し、
第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
メモリデバイス。
（２）
前記第（ｍ＋１）番目のメモリセルユニットにおける前記接続部は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルと前記第１の方向において重なり合う位置にある
上記（１）記載のメモリデバイス。
（３）
前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭い
上記（１）または（２）に記載のメモリデバイス。
（４）
前記第（ｍ＋１）番目のメモリセルユニットにおける前記複数のメモリセルの数は、前記第ｍ番目のメモリセルユニットにおける前記複数のメモリセルの数よりも少ない
上記（１）から（３）のいずれか１つに記載のメモリデバイス。
（５）
前記メモリセルは、イオン供給層と絶縁層との積層構造からなる抵抗変化素子を含み、
前記抵抗変化素子は、前記第１電極と前記第２電極との間に挟まれている
上記（１）から（４）のいずれか１つに記載のメモリデバイス。
（６）
前記引き出し線と接続された駆動回路をさらに有する
上記（１）から（５）のいずれか１つに記載のメモリデバイス。
（７）
前記第１電極として、前記第１の方向と直交する第１の面に沿って広がる板状電極を有し、
前記複数の第２電極として、前記板状電極から前記基板へ向けてそれぞれ立設された複数の柱状電極を有し、
前記第（ｍ＋１）番目のメモリセルユニットにおける前記板状電極の占有面積は、前記第ｍ番目のメモリセルユニットにおける前記板状電極の占有面積よりも小さい
上記（１）から（６）のいずれか１つに記載のメモリデバイス。
（８）
前記第１電極として、前記第１の方向と直交する第１の面に沿った第２の方向にそれぞれ延在すると共に前記第１の面に沿った第３の方向において交互に並ぶ第１線状電極と第２線状電極とをそれぞれ複数有し、
前記複数の第２電極として、隣り合う前記第１線状電極と前記第２線状電極との間にそれぞれ挟まれた複数の柱状電極を有し、
前記複数のメモリセルとして、前記複数の柱状電極と、前記複数の柱状電極をそれぞれ挟んで対向する前記複数の第１線状電極および前記複数の第２線状電極との間にそれぞれ挟まれた複数の記憶層を有し、
前記引き出し線として、前記第１線状電極と接続されて前記接続部としての第１接続部分を形成する第１コンタクトピラーと、前記第２線状電極と接続されて前記接続部としての第２接続部分を形成する第２コンタクトピラーとを有する
上記（１）から（６）のいずれか１つに記載のメモリデバイス。
（９）
前記第（ｍ＋１）番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第１線状電極の前記第２の方向の寸法よりも短く、
前記第（ｍ＋１）番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法は、前記第ｍ番目のメモリセルユニットにおける前記第２線状電極の前記第２の方向の寸法よりも短い
上記（８）記載のメモリデバイス。
（１０）
前記第ｍ番目のメモリセルユニットにおける複数の前記第１線状電極と接続された複数の前記第１コンタクトピラーは、一の第１ビームに対して共通に接続されており、
前記第ｍ番目のメモリセルユニットにおける複数の前記第２線状電極と接続された複数の前記第２コンタクトピラーは、一の第２ビームに対して共通に接続されている
上記（８）または（９）に記載のメモリデバイス。
（１１）
前記第１の面に沿った第２の方向に並び、かつ、前記第１の面に沿って前記第２の方向と交差する第３の方向に延在する複数の選択線を有し、
前記複数の選択線の各々は、前記第３の方向に並ぶ前記複数の第２電極と接続されている
上記（７）記載のメモリデバイス。
（１２）
前記第１の方向において、前記複数の第２電極と前記複数のメモリセルと複数の前記第１電極とが前記基板の側から順に積層され、
前記複数のメモリセルは、それぞれ、前記複数の第２電極の上に抵抗変化素子と選択素子とが順に積層された積層構造を有し、
前記抵抗変化素子は、前記複数の第１電極のうちのいずれか１つと実質的に同じ平面形状を有する
上記（１）から（６）のいずれか１つに記載のメモリデバイス。
（１３）
前記複数の第１電極は、前記第１の面に沿った第２の方向へそれぞれ延在すると共に前記第２の方向と直交する第３の方向に並ぶように配置され、
前記複数の第２電極は、前記第３の方向へそれぞれ延在すると共に前記第２の方向に並ぶように配置され、
前記選択素子は、前記第２の方向および前記第３の方向の双方において並ぶように複数配置され、
前記第２の方向または前記第３の方向に並ぶ複数の前記選択素子に対し、１つの前記抵抗変化素子が共通に接続されている
上記（１２）記載のメモリデバイス。
（１４）
前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域は、前記第ｍ番目のメモリセル領域よりも狭く、
前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板から遠ざかるように伸びる第２コンタクトピラーとを有する
上記（１２）または（１３）に記載のメモリデバイス。
（１５）
前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
前記第２コンタクトピラーの上端と前記駆動回路とを接続する第２配線と
をさらに有する
上記（１４）記載のメモリデバイス。
（１６）
前記引き出し線として、前記第１電極と接続されて前記接続部としての第１接続部分を形成し前記基板から遠ざかるように伸びる第１コンタクトピラーと、前記第２電極と接続されて前記接続部としての第２接続部分を形成し前記基板へ向かうように伸びる第２コンタクトピラーとを有する
上記（１２）または（１３）に記載のメモリデバイス。
（１７）
前記基板と第１番目の前記メモリセルユニットとの間に設けられた駆動回路と、
前記第１コンタクトピラーの上端と前記駆動回路とを接続する第１配線と、
前記第２コンタクトピラーの下端と前記駆動回路とを接続する第２配線と
をさらに有する
上記（１６）記載のメモリデバイス。
（１８）
メモリデバイスと、
前記メモリデバイスの制御を行う制御部と
を備え、
前記メモリデバイスは、
基板の上に、第１の方向において第１番目から第ｎ番目まで順に積層されたｎ個のメモリセルユニットを備え、
前記ｎ個のメモリセルユニットは、それぞれ、
１以上の第１電極と、
前記第１電極と各々交差するように設けられた複数の第２電極と、
前記第１電極と前記複数の第２電極との各々の交差点に設けられ、前記第１電極と前記第２電極との双方にそれぞれ接続された複数のメモリセルと、
前記第１電極に接続されて１以上の接続部を形成する１以上の引き出し線と
を有し、
第（ｍ＋１）番目（ｍはｎ以下の自然数）の前記メモリセルユニットにおける少なくとも１つの前記接続部は、第ｍ番目の前記メモリセルユニットにおいて前記複数のメモリセルが取り囲む第ｍ番目のメモリセル領域と前記第１の方向において重なり合う位置にある
メモリシステム。
（１９）
前記第ｍ番目のメモリセル領域のうち、前記第（ｍ＋１）番目のメモリセルユニットにおいて前記複数のメモリセルが取り囲む第（ｍ＋１）番目のメモリセル領域と前記第１の方向において重なり合う領域以外の周辺領域に設けられた前記メモリセルが、予備メモリセルとして機能する
上記（１８）請求項１８記載のメモリシステム。
【符号の説明】
【００８１】
１…メモリデバイス、２…半導体基板、３…接続部、４…駆動回路、ＬＬ…引き出し線、ＣＰ…コンタクトピラー、ＣＢ…ビーム、ＷＬ…板状電極（ワード線）、ＢＬ…柱状電極（ビット線）、ＭＣ…メモリセル、ＭＵ…メモリセルユニット、ＶＲ…抵抗変化素子。
【図１】
2017005097.tif 000003
【図２】
2017005097.tif 000004
【図３】
2017005097.tif 000005
【図４Ａ】
2017005097.tif 000006
【図４Ｂ】
2017005097.tif 000007
【図５Ａ】
2017005097.tif 000008
【図５Ｂ】
2017005097.tif 000009
【図５Ｃ】
2017005097.tif 000010
【図５Ｄ】
2017005097.tif 000011
【図５Ｅ】
2017005097.tif 000012
【図６】
2017005097.tif 000013
【図７】
2017005097.tif 000014
【図８】
2017005097.tif 000015
【図９】
2017005097.tif 000016
【図１０】
2017005097.tif 000017
【図１１】
2017005097.tif 000018
【図１２】
2017005097.tif 000019
【図１３】
2017005097.tif 000020
【図１４Ａ】
2017005097.tif 000021
【図１４Ｂ】
2017005097.tif 000022
【図１４Ｃ】
2017005097.tif 000023
【図１４Ｄ】
2017005097.tif 000024
【図１４Ｅ】
2017005097.tif 000025
【図１４Ｆ】
2017005097.tif 000026
【図１４Ｇ】
2017005097.tif 000027
【図１４Ｈ】
2017005097.tif 000028
【図１４Ｊ】
2017005097.tif 000029
【図１４Ｋ】
2017005097.tif 000030
【図１４Ｌ】
2017005097.tif 000031
【図１５】
2017005097.tif 000032
【図１６】
2017005097.tif 000033
【図１７Ａ】
2017005097.tif 000034
【図１７Ｂ】
2017005097.tif 000035
【図１７Ｃ】
2017005097.tif 000036
【図１７Ｄ】
2017005097.tif 000037
【図１７Ｅ】
2017005097.tif 000038
【図１７Ｆ】
2017005097.tif 000039
【図１７Ｇ】
2017005097.tif 000040
【図１８Ａ】
2017005097.tif 000041
【図１８Ｂ】
2017005097.tif 000042
【図１９】
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