(57)【要約】【課題】十分な固着強度を有する端子電極を備えたチップインダクタを提供する。【解決手段】本発明のチップインダクタ１００は、コイルと、絶縁体と、端子電極１１０，１１１と、を有する。絶縁体は、上記コイルを覆う。端子電極は、上記絶縁体上に形成される。上記コイルの中心軸は、実装基板に対して略平行であり、端子電極１１０，１１１は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法によって、上記実装基板と対面する上記絶縁体の一面と当該一面に隣接する他面とに形成される。【選択図】図１Ａ
2017005087.tif 000002
【特許請求の範囲】
【請求項１】
コイルと、
前記コイルを覆う絶縁体と、
前記絶縁体上に形成された端子電極と、を有し、
前記コイルの中心軸は、実装基板に対して略平行であり、
前記端子電極は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法によって、前記実装基板と対面する前記絶縁体の一面と当該一面に隣接する他面とに形成される、チップインダクタ。
【請求項２】
前記コイルおよび絶縁体は、
導電パターンが形成されたシート状の絶縁層が複数積層されて構成されることを特徴とする請求項１に記載のチップインダクタ。
【請求項３】
前記絶縁層が複数積層されて形成された積層体は直方体状であり、
前記端子電極は、前記積層体の隣接する２つの面に沿って断面がＬ字型に形成されることを特徴とする請求項２に記載のチップインダクタ。
【請求項４】
前記コイルと前記端子電極とを接続する引き出し線をさらに有し、
当該引き出し線の位置は、前記中心軸と重ならないことを特徴とする請求項１〜３のいずれか１項に記載のチップインダクタ。
【請求項５】
前記引き出し線は、前記絶縁体の前記一面から引き出されることを特徴とする請求項４に記載のチップインダクタ。
【請求項６】
前記絶縁体は、セラミックスを含むことを特徴とする請求項１〜５のいずれか１項に記載のチップインダクタ。
【請求項７】
前記端子電極は、ガラスおよび銀を含むことを特徴とする請求項１〜６のいずれか１項に記載のチップインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品、とくにチップインダクタに関する。
【背景技術】
【０００２】
携帯電話やスマートフォンなど小型のモバイル機器には、多数の積層電子部品が使用されている。とくに、積層チップインダクタは、巻線インダクタと比較して小型化および低背化が容易であるため、近年、急速に需要が拡大している。
【０００３】
積層チップインダクタは、金属ペーストでコイルパターンを印刷したセラミックスのシートを多数積層して内部に立体的なコイルを作成することにより形成され、たとえばＥＭＣフィルタ、ノイズサプレッサ、チップビーズなどに広く使用されている。
【０００４】
このような構造の積層チップインダクタは、積層体表面に端子電極を備え、当該端子電極によって、積層チップインダクタ内部に形成されたコイルと外部の回路とが接続されている。端子電極は、たとえば電解メッキ法などによって形成されうる。下記特許文献１には、電解メッキ法により端子電極（外部電極）が形成された積層コイル部品が記載されている。
【０００５】
ところが、特許文献１の電解メッキ法では、端子電極となる金属薄膜の生成を促すためにダミー電極を予め素子内部に形成する必要がある上、金属薄膜の固着強度は金属薄膜とダミー電極の接合に依存するため、十分な固着強度が得られないという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＷＯ  ２０１２／０８６３９７  Ａ１  パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題に鑑みてなされたものである。したがって、本発明の目的は、十分な固着強度を有する端子電極を備えたチップインダクタを提供することである。
【課題を解決するための手段】
【０００８】
本発明の上記目的は、下記の手段によって達成される。
【０００９】
コイルと、前記コイルを覆う絶縁体と、前記絶縁体上に形成された端子電極と、を有し、前記コイルの中心軸は、実装基板に対して略平行であり、前記端子電極は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法によって、前記実装基板と対面する前記絶縁体の一面と当該一面に隣接する他面とに形成される、チップインダクタ。
【発明の効果】
【００１０】
本発明のチップインダクタの端子電極は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法によって、実装基板と対面する絶縁体の一面と当該一面に隣接する他面とに形成される。したがって、端子電極は、絶縁体に対して十分な固着強度を有する。また、本発明のチップインダクタでは、ダミー電極が不要となるため、コイルパターンを形成する面積を広くとることが可能である。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の一実施形態のチップインダクタの外観を示す斜視図である。
【図１Ｂ】図１Ａに示すチップインダクタをＢ−Ｂ線に沿って切断した断面図である。
【図２】図１Ａおよび図１Ｂに示すチップインダクタの積層体の積層構造を例示する模式図である。
【図３】図１Ａおよび図１Ｂに示すチップインダクタの実装例を示す断面図である。
【図４Ａ】本発明の一実施形態における変形例のチップインダクタの外観を示す斜視図である。
【図４Ｂ】図４Ａに示すチップインダクタをＢ−Ｂ線に沿って切断した断面図である。
【図５】図４Ａおよび図４Ｂに示すチップインダクタの積層体の積層構造を例示する模式図である。
【図６】図４Ａおよび図４Ｂに示すチップインダクタの実装例を示す断面図である。
【図７】チップ（積層体）を整列させるための治具を説明するための図である。
【図８】チップ（積層体）を整列させるための治具を説明するための図である。
【図９】本発明の第１の実施例の印刷用フィルムパターンを例示する模式図である。
【図１０Ａ】本発明の第１の実施例において端子電極が形成されたチップインダクタの上面の写真である。
【図１０Ｂ】図１０Ａに示すチップインダクタのうちの１つを拡大した写真である。
【図１０Ｃ】本発明の第１の実施例において端子電極が形成されたチップインダクタの側面の写真である。
【図１０Ｄ】図１０Ｃに示すチップインダクタのうちの２つを拡大した写真である。
【図１１】本発明の第２の実施例において印刷試験に使用したＰＥＴフィルムの写真である。
【図１２Ａ】本発明の第２の実施例においてナミックス社製端子電極ペースト（１５０Ｐａｓ）の試験結果を示す写真である。
【図１２Ｂ】本発明の第２の実施例においてチャンソン社製端子電極ペースト（１９０Ｐａｓ）の試験結果を示す写真である。
【図１２Ｃ】本発明の第２の実施例においてチャンソン社製端子電極ペースト（１５２Ｐａｓ）の試験結果を示す写真である。
【図１３Ａ】真空圧着によるグラビアオフセット印刷について説明するための模式図である。
【図１３Ｂ】図１３Ａに後続する図である。
【図１３Ｃ】本発明の第３の実施例において電極ペーストが転写された印刷ワークを例示する写真である。
【図１４】本発明の第３の実施例においてグラビアオフセット印刷による端子電極の印刷試験結果を示す写真である。
【発明を実施するための形態】
【００１２】
以下、添付した図面を参照して本発明のチップインダクタの実施形態を説明する。なお、図中、同一の部材には同一の符号を用いた。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。
【００１３】
（実施形態）
図１Ａは、本発明の一実施形態のチップインダクタの外観を示す斜視図である。図１Ａにおいて、紙面の左から右に向かう方向をＸ方向、下から上に向かう方向をＹ方向、当該Ｘ方向およびＹ方向と直交する方向をＺ方向と定義する。また、図１Ｂは、図１Ａに示すチップインダクタをＢ−Ｂ線に沿って切断した断面図である。
【００１４】
本実施形態のチップインダクタ１００は、積層体１０１と第１および第２端子電極１１０，１１１とを有する。積層体１０１は、後述するように、導電パターンが形成されたシート状のセラミックス絶縁層（グリーンシート）が複数積層されて構成されている。
【００１５】
図１Ａに示すように、積層体１０１は、前面１Ａ、背面１Ｂ、上面２Ａ、下面２Ｂ、右側面３Ａおよび左側面３Ｂの６つの面からなる直方体状の形状を有する。前面１Ａは紙面手前側のＸＹ平面上に位置し、背面１Ｂは紙面奥側のＸＹ平面上に位置する。また、上面２Ａは紙面上側のＸＺ平面上に位置し、下面２Ｂは紙面下側のＸＺ平面上に位置する。また、右側面３Ａは紙面右側のＹＺ平面上に位置し、左側面３Ｂは紙面左側のＹＺ平面上に位置する。
【００１６】
図１Ａおよび図１Ｂに示すように、第１および第２端子電極１１０，１１１は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法を使用して積層体１０１上に形成される。第１端子電極１１０は、積層体１０１の下面２Ｂおよび当該下面２Ｂに隣接する左側面３Ｂに形成される。一方、第２端子電極１１１は、積層体１０１の下面２Ｂおよび当該下面２Ｂに隣接する右側面３Ａに形成される。パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法を使用した第１および第２端子電極１１０，１１１の形成方法の詳細については後述する。なお、本明細書において、第１端子電極および第２端子電極のうちの少なくとも１つを表す場合、単に「端子電極」と書くことがある。
【００１７】
下面２Ｂ上において、第１端子電極１１０と第２端子電極１１１とは離隔され、電気的に絶縁されている。したがって、図１Ｂに示すように、第１および第２端子電極１１０，１１１は、積層体１０１をＺ方向から見たときに断面がＬ字型の形状を有する。また、第１端子電極１１０は導電パターン１０２＿１に接続され、第２端子電極１１１は導電パターン１０２＿Ｎ−１に電気的に接続される。
【００１８】
図２は、図１Ａおよび図１Ｂに示すチップインダクタの積層体の積層構造を例示する模式図である。図２において、紙面の下から上に向かう方向をＸ方向、右から左に向かう方向をＹ方向、当該Ｘ方向およびＹ方向と直交する方向をＺ方向と定義する。
【００１９】
図２に示すように、積層体１０１は、セラミックス絶縁層１０１＿０〜１０１＿Ｎを有する。積層体１０１は、Ｘ方向に積層されたセラミックス絶縁層１０１＿０〜１０１＿Ｎを圧着したのち焼成することにより形成される。
【００２０】
セラミックス絶縁層１０１＿１〜１０１＿Ｎ−１には、それぞれ導電パターン１０２＿１〜１０２＿Ｎ−１が形成されている。導電パターン１０２＿１〜１０２＿Ｎ−１は、セラミックス絶縁層１０１＿１〜１０１＿Ｎ−１が積層され、電気的に接続されることによりコイルを構成する。たとえば、一点鎖線の矢印で示されるように、導電パターン１０２＿１は導電パターン１０２＿２とビアＶ１０２＿１を介して接続され、導電パターン１０２＿２は導電パターン１０２＿３とビアＶ１０２＿２を介して接続される。このように、導電パターン１０２＿１〜１０２＿Ｎ−１は、複数のビアによって連続的に接続される。したがって、セラミックス絶縁層１０１＿０〜１０１＿Ｎは、上記コイルを覆う絶縁体としての役割を担う。上記コイルおよび絶縁体は、導電パターン１０２＿１〜１０２＿Ｎ−１が形成されたシート状のセラミックス絶縁層１０１＿１〜１０１＿Ｎ−１が積層されて構成される。
【００２１】
なお、導電パターン１０２＿１，１０２＿Ｎ−１は、下面２Ｂにおいて第１および第２端子電極１１０，１１１とそれぞれ接続され、上記コイルの引き出し線としての役割を担う。
【００２２】
図３は、図１Ａおよび図１Ｂに示すチップインダクタの実装例を示す断面図である。実装基板１２０はチップインダクタ１００を実装するための実装基板であり、実装基板１２０上には第１および第２接続パターン１３０，１３１が形成されている。第１および第２接続パターン１３０，１３１は、実装基板１２０の回路パターンにチップインダクタ１００からの電気信号を伝達するためのパターンである。
【００２３】
チップインダクタ１００は、積層体１０１のコイルの中心軸Ｃが実装基板１２０に対して平行となるように実装基板１２０上に設置される。チップインダクタ１００の第１および第２端子電極１１０，１１１は、実装基板１２０の第１および第２接続パターン１３０，１３１にそれぞれハンダ付けされる。これにより、チップインダクタ１００は、第１および第２接続パターン１３０，１３１と電気的に接続されるとともに実装基板１２０に固定される。なお、図３において、第１および第２端子電極１１０，１１１と第１および第２接続パターン１３０，１３１とのハンダによる接続部をそれぞれ符号１４０および１４１で表す。
【００２４】
このように、本実施形態では、端子電極１１０，１１１は下面２Ｂだけではなく、右側面３Ａまたは左側面３Ｂにも形成されるので、積層体１０１に対して高い固着強度を有することができる。
【００２５】
また、チップインダクタ１００のコイルの中心軸Ｃは、実装基板１２０に対して略平行となる。上記引き出し線は、積層体１０１の下面２Ｂから引き出されているので、上記引き出し線の位置は、上記コイルＣの中心軸と重ならない。したがって、上記コイルの中心軸Ｃの方向に実装基板、端子電極、引き出し線などの非磁性材料が配置されないので、上記コイルの磁束が遮蔽されずに安定化する。その結果、本実施形態のチップインダクタ１００では、インダクタンス値およびＱ（Ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）値を向上できる。
【００２６】
（変形例）
図４Ａは、本発明の一実施形態の変形例のチップインダクタの外観を示す斜視図である。また、図４Ｂは、図４Ａに示すチップインダクタをＢ−Ｂ線に沿って切断した断面図である。図１Ａ〜図３に示すチップインダクタの例では、セラミックス絶縁層をＸ方向に積層して積層体を構成する場合について説明した。本変形例では、セラミックス絶縁層を−Ｚ方向に積層して積層体を構成する場合について説明する。なお、以下では、説明の重複を避けるため、図１Ａ〜図３に示すチップインダクタと共通する一部の構成についての詳細な説明を省略する。
【００２７】
図４Ａおよび図４Ｂに示すように、本実施形態のチップインダクタ２００は、積層体２０１と第１および第２端子電極２１０，２１１とを有する。第１および第２端子電極２１０、２１１は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法によって、積層体２０１上に形成される。第１端子電極２１０は、積層体２０１の下面２Ｂおよび当該下面２Ｂに隣接する左側面３Ｂに形成される。一方、第２端子電極２１１は、積層体２０１の下面２Ｂおよび当該下面２Ｂに隣接する右側面３Ａに形成される。
【００２８】
下面２Ｂ上において、第１端子電極２１０と第２端子電極２１１とは離隔され、電気的に絶縁されている。したがって、図４Ｂに示すように、第１および第２端子電極２１０，２１１は、積層体２０１をＺ方向から見たときに断面がＬ字型の形状を有する。また、第１端子電極２１０は導電パターン２０２＿Ｎ−１に接続され、第２端子電極２１１は導電パターン２０２＿１に接続される。
【００２９】
図５は、図４Ａおよび図４Ｂに示すチップインダクタの積層体の積層構造を例示する模式図である。図５に示すように、積層体２０１は、セラミックス絶縁層２０１＿０〜２０１＿Ｎを有する。積層体２０１は、−Ｚ方向に積層されたセラミックス絶縁層２０１＿０〜２０１＿Ｎを圧着したのち焼成することにより形成される。
【００３０】
セラミックス絶縁層２０１＿１〜２０１＿Ｎ−１には、それぞれ導電パターン２０２＿１〜２０２＿Ｎ−１が形成されている。導電パターン２０２＿１〜２０２＿Ｎ−１は、セラミックス絶縁層２０１＿１〜２０１＿Ｎ−１が積層されることにより、電気的に接続されてコイルを構成する。たとえば、一点鎖線の矢印で示されるように、導電パターン２０２＿１は、導電パターン２０２＿２とビアＶ２０２＿１を介して接続され、導電パターン２０２＿２は、導電パターン２０２＿３とビアＶ２０２＿２を介して接続される。このように、導電パターン２０２＿１〜２０２＿Ｎ−１は、複数のビアによって連続的に接続される。したがって、セラミックス絶縁層２０１＿０〜２０１＿Ｎは、上記コイルを覆う絶縁体としての役割を担う。上記コイルおよび絶縁体は、導電パターン２０２＿１〜２０２＿Ｎ−１が形成されたシート状のセラミックス絶縁層２０１＿１〜２０１＿Ｎ−１が積層されて構成される。
【００３１】
なお、導電パターン２０２＿Ｎ−１および２０２＿１は、下面２Ｂにおいて第１および第２端子電極２１０，２１１とそれぞれ接続され、上記コイルの引き出し線としての役割を担う。
【００３２】
図６は、図４Ａおよび図４Ｂに示すチップインダクタの実装例を示す断面図である。実装基板２２０はチップインダクタ２００を実装するための実装基板であり、実装基板２２０上には第１および第２接続パターン２３０，２３１が形成されている。第１および第２接続パターン２３０，２３１は、実装基板２２０の回路パターンにチップインダクタ２００からの電気信号を伝達するためのパターンである。
【００３３】
チップインダクタ２００は、積層体２０１のコイルの中心軸Ｃ’が実装基板２２０に対して平行となるように実装基板２２０上に設置される。チップインダクタ２００の第１および第２端子電極２１０，２１１は、実装基板２２０の第１および第２接続パターン２３０，２３１にそれぞれハンダ付けされる。これにより、チップインダクタ２００は、第１および第２接続パターン２３０，２３１と電気的に接続されるとともに実装基板２２０に固定される。なお、図６において、第１および第２端子電極２１０，２１１と第１および第２接続パターン２３０，２３１とのハンダによる接続部をそれぞれ符号２４０および２４１で表す。
【００３４】
このように、本実施形態では、第１および第２端子電極２１０，２１１は下面２Ｂだけではなく、右側面３Ａまたは左側面３Ｂにも形成されるので、積層体２０１に対して高い固着強度を有することができる。
【００３５】
また、チップインダクタ２００のコイルの中心軸Ｃ’は、実装基板２２０に対して略平行となる。また、上記引き出し線は、積層体２０１の下面２Ｂから引き出されているので、上記引き出し線の位置は、上記コイルの中心軸Ｃ’と重ならない。したがって、上記コイルの中心軸Ｃ’の方向に実装基板、端子電極、引き出し線などの非磁性材料が配置されないので、上記コイルの磁束が遮蔽されずに安定化する。その結果、本実施形態のチップインダクタ２００では、インダクタンス値およびＱ値を向上できる。
【００３６】
（実施例）
上述のとおり、本実施形態では、端子電極をパッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法を使用して形成する。印刷法を使用して端子電極を形成することにより、軟化温度の低いガラスと銀を混合した電極ペーストを使用することができる。ガラス成分としては、たとえば、低損失のホウケイ酸ガラスＳｉＯ２＋Ｋ２Ｏ＋Ｌｉ２Ｏ＋Ｂ２Ｏ３＋Ａｌ２Ｏ３（質量比  ７０．０：０．５：１．２：２８．０：１．１等）、ホウ酸亜鉛ガラス（Ｂ２Ｏ３＋ＣａＯ＋ＺｎＯ）やホウケイ酸亜鉛ガラス（Ｂ２Ｏ３＋ＳｉＯ２＋ＣａＯ＋ＺｎＯ）などが使用されうる。下記表１にメッキ法と比較した場合の印刷法の主な特徴を示す。
【００３７】
【表１】
2017005087.tif 000003
【００３８】
以下では、上記の印刷法のうちのいずれかを使用して、端子電極の形成を実施した例について説明する。
【００３９】
（第１の実施例）
第１の実施例では、パッド印刷を使用して端子電極の形成を実施した例を説明する。図７および図８は、チップ（積層体）を整列させるための治具を説明するための図である。また、図９は本実施例において印刷用フィルムパターンを例示する模式図である。さらに、図１０Ａは本実施例において端子電極が形成されたチップインダクタの上面の写真であり、図１０Ｂは図１０Ａに示すチップインダクタのうちの１つを拡大した写真である。また、図１０Ｃは本実施例において端子電極が形成されたチップインダクタの側面の写真であり、図１０Ｄは図１０Ｃに示すチップインダクタのうちの２つを拡大した写真である。
【００４０】
図７および図８に示すように、本実施例の治具は、厚みが０．０５ｍｍ程度のＳＵＳ板を有し、当該ＳＵＳ板には積層体を振り込むためのチップ振り込み穴が０．８１×０．４５ｍｍのピッチで配列されている。
【００４１】
また、上記ＳＵＳ板の裏側には両面テープが貼られ、上記チップ振り込み穴から両面テープが露出している。上記穴のサイズは、０．４１×０．２１ｍｍである。上記穴に振り込まれた積層体は、上記穴によって整列され、上記穴から露出した両面テープによって固定される。
【００４２】
本実施例の積層体のＸ方向の長さＬは０．４ｍｍであり、Ｙ方向の長さＷは０．２ｍｍであり、Ｚ方向の長さｔは０．３ｍｍであった。表２に積層体の実寸法と大きさのバラツキを示す。
【００４３】
【表２】
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【００４４】
図９に示すように、治具上に印刷用フィルムパターンを制作した。ピッチが０．８１×０．４５ｍｍ、サイズが０．４１×０．２１ｍｍのチップ振り込み穴に対して、０．６０×０．２１ｍｍの電極パターンを０．８１×０．４５ｍｍのピッチで印刷した。そして、上記印刷用フィルムパターンに基づいて凹版およびスクリーンマスクを作製した。
【００４５】
手動パッド印刷機（日本文化精工社製）、上記治具、凹版およびスクリーンマスクを使用して積層体上に端子電極を形成する試験を実施した。本実施例では、端子電極となる電極ペーストには、ガラス粉末を添加した銀ペーストとしてグラビアオフセット印刷用のナノ銀ペースト（藤倉化成社製）を使用した。また、パッドには、シリコーン製のパッドを使用した。治具上の電極パターンと積層体との位置合わせは、作業者が手作業にて実施した。
【００４６】
作業者は、上記手動パッド印刷機を使用して、上記電極ペーストを上記凹版上の凹部に溜め、上記パッドを凹版に押し付けて上記電極ペーストを上記パッドに転移させたのち、上記パッドを積層体に押し付けて上記パッドの電極ペーストを積層体に転移させた。この一連の工程は、１つの積層体について１回のみ実施された。
【００４７】
図１０Ａ〜図１０Ｄに示すように、積層体上に端子電極を形成する試験を実施した結果、積層体の上面および側面に端子電極が良好に印刷されたことを確認した。図１０Ｃおよび図１０Ｄにおいて、電極ペーストの積層体側面への回り込みによる側面上の端子電極の形成幅は、約８０〜１００μｍであった。
【００４８】
このように、第１の実施例では、１回の転写（１ショット）により、上面および側面への端子電極の印刷が可能であることが確認された。以上では、作業員が手作業にてパッド印刷を実施した例について説明したが、作業員を介さずに自動的にパッド印刷することも可能であると推定される。
【００４９】
（第２の実施例）
第２の実施例では、スクリーン印刷を使用して端子電極の形成を実施した例を説明する。図１１は、第２の実施例において印刷試験に使用したＰＥＴフィルムの写真である。また、図１２Ａは第２の実施例においてナミックス社製端子電極ペースト（１５０Ｐａｓ）の試験結果を示す写真であり、図１２Ｂおよび図１２Ｃは、それぞれチャンソン社製電極ペースト（１９０Ｐａｓ）および（１５２Ｐａｓ）の試験結果を示す写真である。
【００５０】
本実施例では、図１１に示すように、厚さ１１０μｍのＰＥＴフィルムを短冊状に切って整列させ、積層体に見立ててスクリーン印刷を実施し、電極ペーストのＰＥＴフィルム側面への回り込みを評価した。
【００５１】
電極ペーストとして、ナミックス社製端子電極ペースト（１５０Ｐａｓ）、チャンソン社製端子電極ペースト（１）（１９０Ｐａｓ）および（２）（１５２Ｐａｓ）の三種を使用して試験した。スクリーン印刷試験の条件は以下のとおりである。
【００５２】
製版については、枠サイズ：３２０×３２０ｍｍ、メッシュ：ＨＳ２３０−２５、バイアス角度：３０度、乳剤厚：３０μｍとした。
【００５３】
また、印刷については、印刷機：ニューロングＬＳ−１５０、スキージ：ウレタン平、硬度７０度、スキージ角度：７０度、スキージ速度：５０ｍｍ／ｓｅｃ、スキージ押込み：０．５ｍｍ、スキージ圧：０．２０ＭＰａ、クリアランス：１．３ｍｍとした。
【００５４】
図１２Ａ〜図１２Ｃに示すように、ナミックス社製端子電極ペースト（１５０Ｐａｓ）の側面への回り込みが最も良好な結果であった。これは、電極ペーストの粘度によって側面へ電極ペーストが垂れたためであると考えられる。
【００５５】
このように、第２の実施例では、スクリーン印刷によるＰＥＴフィルム側面への電極ペーストの回り込みを確認できた。
【００５６】
（第３の実施例）
第３の実施例では、グラビアオフセット印刷を使用して端子電極の形成を実施した例を説明する。
図１３Ａは真空圧着によるグラビアオフセット印刷について説明するための模式図であり、図１３Ｂは図１３Ａに後続する図である。また、図１３Ｃは、第３の実施例において電極ペーストが転写された印刷ワークを例示する写真である。図１３Ｃに示す写真は、印刷ワークを上方から撮影されたものである。また、図１４は、第３の実施例においてグラビアオフセット印刷による端子電極の印刷試験結果を示す写真である。
【００５７】
図１３Ａに示すように、真空圧着によるグラビアオフセット印刷では、まず、凹版から平板ブランケットへペーストを転写する。そして、図１３Ｂに示すように、真空圧着により、上記平板ブランケットから印刷ワークへペーストを転写する。その結果、図１３Ｃに示すように、印刷ワークにペーストが転写される。
【００５８】
本実施例では、側面への電極ペーストの回り込み量を増加させるため、真空圧着法により電極ペーストを転写させて印刷試験を実施した。本実施例では、１．０×０．５ｍｍの印刷ワークを積層体に見立てて、真空圧着によるグラビアオフセット印刷を実施した。印刷試験の手順は、以下のとおりである。
【００５９】
まず、金属板上に全面塗布した電極ペーストを平板ブランケットへ転写し、整列した積層体上に重ねた。
【００６０】
その後、真空圧着により、上記平板ブランケットから上記印刷ワークへ電極ペーストを転写した。本実施例では、真空圧着したことにより、側面への密着性が増加し、塗布面積が増加した。なお、電極ペーストには、グラビアオフセット印刷用のナノ銀ペースト（藤倉化成社製）を使用した。また、平板ブランケットには、透明で厚さが０．７ｍｍのシリコーン製ブランケット（ミノグループ社製）を使用した。
【００６１】
図１４に示すように、真空圧着によるグラビアオフセット印刷により印刷ワークに端子電極を形成した結果、積層体の左右の側面（１面および２面）に均等に回り込んでいることが確認できた。回り込みは、約０．１ｍｍ程度であった。
【００６２】
このように、第３の実施例では、グラビアオフセット印刷による印刷ワーク側面への電極ペーストの回り込みを確認できた。
【００６３】
以上のように、本実施形態のチップインダクタの端子電極は、パッド印刷、スクリーン印刷およびグラビアオフセット印刷のうちのいずれかの印刷法によって、実装基板と対面する積層体の下面と当該下面に隣接する側面とに形成される。すなわち、端子電極は、実装基板と対面する絶縁体の一面と当該一面に隣接する他面とに形成される。したがって、端子電極は、絶縁体に対して十分な固着強度を有する。また、本発明のチップインダクタでは、ダミー電極が不要となるため、コイルパターンを形成する面積を広くとることが可能である。また、従来のメッキ法によるチップインダクタの製造に比べて、使用する電極量が削減されるため、製造コストを抑制することができる。
【００６４】
以上のとおり、実施の形態において、本発明のチップインダクタについて説明した。しかしながら、本発明は、その技術思想の範囲内において当業者が適宜に追加、変形、および省略することができることはいうまでもない。
【００６５】
たとえば、上述の実施形態では、チップインダクタとして、積層チップインダクタを例示して説明した。しかしながら、本発明は、巻線チップインダクタなど積層チップインダクタ以外の他の工法で形成されたチップインダクタに対しても適用できる。
【符号の説明】
【００６６】
１００  チップインダクタ、
１０１  積層体、
１１０  第１端子電極、
１１１  第２端子電極、
１２０  実装基板、
１３０  第１接続パターン、
１３１  第２接続パターン、
２００  チップインダクタ、
２０１  積層体、
２１０  第１端子電極、
２１１  第２端子電極、
２２０  実装基板、
２３０  第１接続パターン、
２３１  第２接続パターン。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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