(57)【要約】【課題】電子回路が生成する電流の測定精度を向上できる電子回路および電流測定方法を提供すること。【解決手段】電子回路は、定電流生成回路と、定電流生成回路を制御する制御回路と、を備え、定電流生成回路は、第１電源ラインと、第２電源ラインと、第１電源ラインおよび第２電源ラインの間に接続され、基準電流を生成する基準電流生成回路と、基準電流生成回路と並列に接続され、増幅電流を生成する増幅電流生成回路と、増幅電流生成回路と直列に接続され、増幅電流生成回路および第２電源ラインの間を導通状態または非導通状態に切り換える増幅スイッチ素子と、を備え、制御回路は、電流を測定するためのテストモードを設定可能であり、テストモードにおいて、増幅スイッチ素子を制御して、増幅電流生成回路および第２電源ラインの間を導通状態とし、基準電流に増幅電流を加算した加算電流を生成させる。【選択図】図３
2017181313.tif 000002
【特許請求の範囲】
【請求項１】
定電流生成回路と、
前記定電流生成回路を制御する制御回路と、を備え、
前記定電流生成回路は、
第１電源に接続された第１電源ラインと、
前記第１電源とは電位が異なる第２電源に接続された第２電源ラインと、
前記第１電源ラインおよび前記第２電源ラインの間に接続され、基準電流を生成する基準電流生成回路と、
前記基準電流生成回路と並列に接続され、増幅電流を生成する増幅電流生成回路と、
前記増幅電流生成回路と直列に接続され、前記増幅電流生成回路および前記第２電源ラインの間を導通状態または非導通状態に切り換える増幅スイッチ素子と、を備え、
前記制御回路は、電流を測定するためのテストモードを設定可能であり、前記テストモードにおいて、前記増幅スイッチ素子を制御して、前記増幅電流生成回路および前記第２電源ラインの間を前記導通状態とし、前記基準電流に前記増幅電流を加算した加算電流を生成させる
ことを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、
前記定電流生成回路は、前記基準電流に応じた電圧を出力する出力端子を備え、
前記電子回路は、前記出力端子から出力される電圧によって水晶振動子を発振させる発振回路を備え、
前記制御回路は、前記水晶振動子の発振開始モードを設定可能であり、前記発振開始モードにおいて、前記増幅スイッチ素子を制御して、前記増幅電流生成回路および前記第２電源ラインの間を前記導通状態とし、前記加算電流を生成させ、
前記出力端子は、前記発振開始モードにおいて、前記加算電流に応じた電圧を出力する
ことを特徴とする電子回路。
【請求項３】
請求項１または請求項２に記載の電子回路において、
前記定電流生成回路を、動作状態または非動作状態に切り換える動作スイッチ素子を備え、
前記制御回路は、前記テストモードにおいて、前記動作スイッチ素子を制御して前記定電流生成回路を前記動作状態とする第１テストモードと、前記動作スイッチ素子を制御して前記定電流生成回路を前記非動作状態とする第２テストモードとを設定する
ことを特徴とする電子回路。
【請求項４】
請求項１から請求項３のいずれか１項に記載の電子回路において、
前記基準電流生成回路および前記増幅電流生成回路は、形状およびサイズが同じ電界効果トランジスターで構成されている
ことを特徴とする電子回路。
【請求項５】
定電流生成回路と、前記定電流生成回路を制御する制御回路と、を備え、前記定電流生成回路は、第１電源に接続された第１電源ラインと、前記第１電源とは電位が異なる第２電源に接続された第２電源ラインと、前記第１電源ラインおよび前記第２電源ラインの間に接続され、基準電流を生成する基準電流生成回路と、前記基準電流生成回路と並列に接続され、増幅電流を生成する増幅電流生成回路と、前記増幅電流生成回路と直列に接続され、前記増幅電流生成回路および前記第２電源ラインの間を導通状態または非導通状態に切り換える増幅スイッチ素子と、を備え、前記制御回路は、電流を測定するためのテストモードを設定可能であり、前記テストモードにおいて、前記増幅スイッチ素子を制御して、前記増幅電流生成回路および前記第２電源ラインの間を前記導通状態とし、前記基準電流に前記増幅電流を加算した加算電流を生成させる電子回路の電流測定方法であって、
前記電子回路を、前記テストモードに設定するステップと、
前記制御回路による前記増幅スイッチ素子の制御により生成された前記加算電流を測定するステップと、
前記加算電流の測定値を、前記基準電流生成回路および前記増幅電流生成回路の回路構成によって予め設定されている前記基準電流に対する前記加算電流の倍率で割ることで、前記基準電流を求めるステップと、を備える
ことを特徴とする電流測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流生成回路を備えた電子回路および当該電子回路の電流測定方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路などの電子回路には、微小電流が流れる回路を備えたものが存在する（例えば、特許文献１参照）。
特許文献１の半導体集積回路が備える電流伝達回路は、受光素子から入力された微小電流を増幅して出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２６６４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、微小電流が流れる回路には、微小な基準電流を生成し、基準電流に応じた定電流を生成する定電流生成回路がある。
このような定電流生成回路には、例えば、基準電流の大きさを、電子回路のテスト工程の後に調整できる調整回路を備えるものがある。この電子回路のテスト工程では、定電流生成回路が生成する基準電流をテスターによって測定し、設定値に対するずれが求められる。そして、このずれがなくなるように、調整回路の設定を変更して、基準電流を設定値とすることが行われる。
しかしながら、テスターの分解能が低い場合には、定電流生成回路が生成する基準電流の大きさを精度よく測定できないという問題がある。
【０００５】
本発明の目的は、電子回路が生成する電流の測定精度を向上できる電子回路および電流測定方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の電子回路は、定電流生成回路と、前記定電流生成回路を制御する制御回路と、を備え、前記定電流生成回路は、第１電源に接続された第１電源ラインと、前記第１電源とは電位が異なる第２電源に接続された第２電源ラインと、前記第１電源ラインおよび前記第２電源ラインの間に接続され、基準電流を生成する基準電流生成回路と、前記基準電流生成回路と並列に接続され、増幅電流を生成する増幅電流生成回路と、前記増幅電流生成回路と直列に接続され、前記増幅電流生成回路および前記第２電源ラインの間を導通状態または非導通状態に切り換える増幅スイッチ素子と、を備え、前記制御回路は、電流を測定するためのテストモードを設定可能であり、前記テストモードにおいて、前記増幅スイッチ素子を制御して、前記増幅電流生成回路および前記第２電源ラインの間を前記導通状態とし、前記基準電流に前記増幅電流を加算した加算電流を生成させることを特徴とする。
【０００７】
基準電流に対する加算電流の倍率は、基準電流生成回路および増幅電流生成回路の回路構成によって予め設定されている。
本発明によれば、電子回路は、テスト工程においてテストモードに設定される。テストモードが設定されると、制御回路は、増幅スイッチ素子を制御して、増幅電流生成回路および第２電源ラインの間を導通状態とすることで、基準電流に増幅電流を加算した加算電流を生成させる。
これによれば、テスターによって加算電流を測定し、加算電流の測定値を前記倍率で割ることで、基準電流を求めることができる。
このため、テスターの分解能が一定である場合、テスターによって基準電流を測定する場合と比べて、基準電流の大きさを精度よく求めることができる。
なお、通常動作時は、制御回路は、増幅スイッチ素子を制御して、増幅電流生成回路および第２電源ラインの間を非導通状態とすることで、加算電流を生成させない。
【０００８】
本発明の電子回路において、前記定電流生成回路は、前記基準電流に応じた電圧を出力する出力端子を備え、前記電子回路は、前記出力端子から出力される電圧によって水晶振動子を発振させる発振回路を備え、前記制御回路は、前記水晶振動子の発振開始モードを設定可能であり、前記発振開始モードにおいて、前記増幅スイッチ素子を制御して、前記増幅電流生成回路および前記第２電源ラインの間を前記導通状態とし、前記加算電流を生成させ、前記出力端子は、前記発振開始モードにおいて、前記加算電流に応じた電圧を出力することが好ましい。
【０００９】
発振回路は、発振開始モードでは、発振している水晶振動子を継続して発振させる通常動作時と比べて、大きい電圧を必要とする。
本発明によれば、発振開始モードが設定されると、定電流生成回路は、基準電流よりも大きい加算電流を生成でき、これにより、基準電流に応じた電圧よりも大きい、加算電流に応じた電圧が出力端子から出力される。そして、発振回路は、当該電圧によって、水晶振動子を早期にかつ確実に発振させることができる。
これによれば、発振開始モードにおいて水晶振動子を発振させるための電圧を別途生成する必要がないため、電子回路の回路規模を小さくできる。
【００１０】
本発明の電子回路において、前記定電流生成回路を、動作状態または非動作状態に切り換える動作スイッチ素子を備え、前記制御回路は、前記テストモードにおいて、前記動作スイッチ素子を制御して前記定電流生成回路を前記動作状態とする第１テストモードと、前記動作スイッチ素子を制御して前記定電流生成回路を前記非動作状態とする第２テストモードとを設定することが好ましい。
【００１１】
電子回路にリーク電流が流れる場合、テスターによって加算電流を測定した測定値には、リーク電流の値が含まれる場合がある。
本発明によれば、テストモードにおいて、制御回路は、定電流生成回路を動作状態とする第１テストモードを設定する。これによれば、テスターによって加算電流を測定できる。さらに、制御回路は、定電流生成回路を非動作状態とする第２テストモードを設定する。これによれば、テスターによってリーク電流を測定できる。このため、加算電流の測定値からリーク電流の測定値を引き、さらに、前記倍率で割ることで、基準電流をより精度よく求めることができる。
【００１２】
本発明の電子回路において、前記基準電流生成回路および前記増幅電流生成回路は、形状およびサイズが同じ電界効果トランジスターで構成されていることが好ましい。
【００１３】
本発明によれば、基準電流生成回路を構成する電界効果型トランジスターと、増幅電流生成回路を構成する電界効果型トランジスターとは、製造ばらつきに応じてチャネル長やチャネル幅などの寸法が同じ割合でずれる。
このため、基準電流および増幅電流も、同じ割合でずれるため、前記倍率が、製造ばらつきによって、予め設定された値からずれることを抑制できる。
このため、基準電流をより精度よく求めることができる。
【００１４】
本発明は、定電流生成回路と、前記定電流生成回路を制御する制御回路と、を備え、前記定電流生成回路は、第１電源に接続された第１電源ラインと、前記第１電源とは電位が異なる第２電源に接続された第２電源ラインと、前記第１電源ラインおよび前記第２電源ラインの間に接続され、基準電流を生成する基準電流生成回路と、前記基準電流生成回路と並列に接続され、増幅電流を生成する増幅電流生成回路と、前記増幅電流生成回路と直列に接続され、前記増幅電流生成回路および前記第２電源ラインの間を導通状態または非導通状態に切り換える増幅スイッチ素子と、を備え、前記制御回路は、電流を測定するためのテストモードを設定可能であり、前記テストモードにおいて、前記増幅スイッチ素子を制御して、前記増幅電流生成回路および前記第２電源ラインの間を前記導通状態とし、前記基準電流に前記増幅電流を加算した加算電流を生成させる電子回路の電流測定方法であって、前記電子回路を、前記テストモードに設定するステップと、前記制御回路による前記増幅スイッチ素子の制御により生成された前記加算電流を測定するステップと、前記加算電流の測定値を、前記基準電流生成回路および前記増幅電流生成回路の回路構成によって予め設定されている前記基準電流に対する前記加算電流の倍率で割ることで、前記基準電流を求めるステップと、を備えることを特徴とする。
【００１５】
本発明によれば、テスターの分解能が一定である場合、テスターによって基準電流を測定する場合と比べて、基準電流の大きさを精度よく求めることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る実施形態の電子時計を示す正面図。
【図２】実施形態における半導体装置の要部の回路構成を示す図。
【図３】実施形態における定電圧生成回路の回路構成を示す図。
【図４】実施形態における基準電流生成回路の回路構成を示す図。
【図５】実施形態における増幅電流生成回路の回路構成を示す図。
【図６】実施形態におけるＭＯＳトランジスターのレイアウトを示す図。
【図７】実施形態における定電圧調整回路の回路構成を示す図。
【図８】比較例における電流の測定結果を示す図。
【図９】実施形態における電流の測定結果を示す図。
【図１０】比較例と実施形態との測定結果の差分を示す図。
【図１１】比較例における電流の測定結果のばらつきを示す図。
【図１２】実施形態における電流の測定結果のばらつきを示す図。
【図１３】比較例における電流の測定結果の分布を示すグラフ。
【図１４】実施形態における電流の測定結果の分布を示すグラフ。
【図１５】比較例におけるＶｔｈと電流の測定値との関係を示す図。
【図１６】比較例におけるＶｔｈと電流の測定値との関係を示す図。
【図１７】比較例におけるＶｔｈと電流の測定値との関係を示す図。
【図１８】実施形態におけるＶｔｈと電流の測定値との関係を示す図。
【図１９】実施形態におけるＶｔｈと電流の測定値との関係を示す図。
【図２０】実施形態におけるＶｔｈと電流の測定値との関係を示す図。
【図２１】比較例におけるＶｔｈと電流の測定値との相関関係を示すグラフ。
【図２２】比較例におけるＶｔｈと電流の測定値との相関関係を示すグラフ。
【図２３】実施形態におけるＶｔｈと電流の測定値との相関関係を示すグラフ。
【図２４】実施形態におけるＶｔｈと電流の測定値との相関関係を示すグラフ。
【発明を実施するための形態】
【００１７】
以下、本発明の半導体装置１０を備える電子時計１について説明する。
電子時計１は、図１に示すように、ユーザーの手首に装着される腕時計であり、外装ケース２と、円板状の文字板３と、図示略のムーブメントと、ムーブメント内に設けられたモーターで駆動される秒針５、分針６、時針７と、りゅうず８とを備える。なお、秒針５はなくてもよい。
電子時計１は、図２に示すように、電源である二次電池８０と、二次電池８０を充電する発電装置８１および充電制御回路８２とが設けられる。発電装置８１は、時計用に用いられる各種の発電装置が利用できる。例えば、回転錘等で運動エネルギーを発生させ、そのエネルギーでローターを回転させて発電する回転型の発電装置や、ソーラーパネルなどで光エネルギーを捉えて発電するソーラー型の発電装置などが利用できる。なお、電源としては、二次電池８０に限らず、ボタン型等の一次電池を用いることもできる。
【００１８】
ムーブメントは、図示略の回路基板を備え、回路基板には電子回路としての半導体装置（半導体素子、ＩＣ）１０が取り付けられている。
半導体装置１０は、図２に示すように、定電圧生成回路１１、制御ロジック回路１２、発振回路１３、高周波分周回路１４、発振停止検出回路１５を備えている。定電圧生成回路１１、制御ロジック回路１２、発振停止検出回路１５は、二次電池８０の電源ラインである電圧ＶＤＤ（第１電源）の第１電源ライン７１と、電圧ＶＤＤとは電位が異なる電圧ＶＳＳ（第２電源）の第２電源ライン７２に接続されて駆動される。
【００１９】
定電圧生成回路１１は、電圧ＶＤＤよりも低い定電圧VREGを生成し、発振回路１３および高周波分周回路１４に供給する。
定電圧生成回路１１には、後述する制御ロジック回路１２から定電圧値コントロール信号ＶＴ１，ＶＴ２，ＶＴ３，ＶＴ４が入力される制御端子１１１，１１２，１１３，１１４（図７参照）が設けられている。また、定電流値コントロール信号ＩＴ１，ＩＴ２，ＩＴ３，ＩＴ４が入力される制御端子１２１，１２２，１２３，１２４（図４参照）が設けられている。また、電流増幅コントロール信号ＦＳＴＶが入力される制御端子１３１（図３参照）と、動作コントロール信号ＸＴが入力される制御端子１４１（図３参照）とが設けられている。また、生成した定電圧VREGを出力する出力端子１５１（図３参照）が設けられている。
制御ロジック回路１２は、定電圧値コントロール信号ＶＴ１〜ＶＴ４、定電流値コントロール信号ＩＴ１〜ＩＴ４、電流増幅コントロール信号ＦＳＴＶ、動作コントロール信号ＸＴを、それぞれＨｉｇｈレベル（以下、Ｈレベルという）およびＬｏｗレベル（以下Ｌレベルという）の二段階の電圧に切り換えて出力する。
なお、定電圧生成回路１１の動作については後述する。
【００２０】
発振回路１３は、定電圧生成回路１１が生成した定電圧VREGによって、電子時計１が備える水晶振動子を発振させることで、所定周波数のクロック信号を出力する。
高周波分周回路１４は、発振回路１３が出力するクロック信号を分周して分周クロック信号を生成し、制御ロジック回路１２に対して出力する。
【００２１】
発振停止検出回路１５は、高周波分周回路１４が出力する分周クロック信号に基づいて、水晶振動子が発振を停止したことを検出する。発振停止検出回路１５の構成は、水晶振動子の発振停止を検出できる回路であればよく、例えば、スイッチとして機能するトランジスターと、コンデンサー（容量素子）とを組み合わせたものなどで構成できる。この発振停止検出回路１５は、水晶振動子の発振停止を検出すると、発振停止検出信号を制御ロジック回路１２に出力する。
【００２２】
制御ロジック回路１２は、例えばゲートアレイなどで構成され、高周波分周回路１４から供給される分周クロック信号で動作する。また、制御ロジック回路１２には、発振停止検出回路１５から出力される発振停止検出信号が入力される。
制御ロジック回路１２は、定電圧生成回路１１に対しては、前述した定電圧値コントロール信号ＶＴ１〜ＶＴ４と、定電流値コントロール信号ＩＴ１〜ＩＴ４と、電流増幅コントロール信号ＦＳＴＶと、動作コントロール信号ＸＴとを出力する。すなわち、制御ロジック回路１２は、定電圧生成回路１１を制御する制御回路である。
なお、制御ロジック回路１２の動作については後述する。
【００２３】
［定電圧生成回路の構成］
次に、定電圧生成回路１１の回路構成について説明する。
図３に示すように、定電圧生成回路１１は、基準電流生成回路４０、増幅電流生成回路５０、増幅スイッチ素子２１、カレントミラー回路２２，２３、差動回路２４、出力スイッチ素子２５、位相補償用コンデンサー２６、定電圧調整回路６０、出力固定スイッチ素子２８を備える。なお、図３では、定電圧生成回路１１に加えて、動作スイッチ素子３１も図示している。
【００２４】
［基準電流生成回路］
基準電流生成回路４０は、カレントミラー回路２２を介して第１電源ライン７１に接続されたノードＮ１と、動作スイッチ素子３１を介して第２電源ライン７２に接続された内部電源ライン７３との間に接続され、基準電流を生成する。
具体的には、基準電流生成回路４０は、図４に示すように、抵抗素子として機能する９個のＮチャネルＭＯＳ電界効果トランジスター（以下、ＮＭＯＳトランジスターという）４１１〜４１９と、ＮＭＯＳトランジスター４１１〜４１９のうち電流を流すトランジスターを選択する４個のＮＭＯＳトランジスター４２１〜４２４とを備える。
ここで、抵抗素子として機能するとは、考え方として抵抗素子のように機能することを意図する。以下の説明でも同様である。
また、以下の説明では、抵抗素子〜個分などの説明を行っているが、これも、考え方として抵抗素子〜個分であることを意図する。
【００２５】
ＮＭＯＳトランジスター４１１〜４１９は互いに直列に接続され、各ＮＭＯＳトランジスター４１１〜４１９のゲート電極は、内部電源ライン７３に接続されている。また、バックゲート電極は、第２電源ライン７２に接続されている。
ここで、ＮＭＯＳトランジスター４１１〜４１９は、互いに同じ形状およびサイズで形成され、同じ抵抗値を有している。
【００２６】
ＮＭＯＳトランジスター４２１は、ＮＭＯＳトランジスター４１２およびＮＭＯＳトランジスター４１３の接続部と、内部電源ライン７３との間に接続され、ゲート電極は、制御端子１２１に接続されている。
ＮＭＯＳトランジスター４２２は、ＮＭＯＳトランジスター４１３およびＮＭＯＳトランジスター４１４の接続部と、内部電源ライン７３との間に接続され、ゲート電極は、制御端子１２２に接続されている。
ＮＭＯＳトランジスター４２３は、ＮＭＯＳトランジスター４１５およびＮＭＯＳトランジスター４１６の接続部と、内部電源ライン７３との間に接続され、ゲート電極は、制御端子１２３に接続されている。
ＮＭＯＳトランジスター４２４は、ＮＭＯＳトランジスター４１９と内部電源ライン７３との間に接続され、ゲート電極は、制御端子１２４に接続されている。
なお、ＮＭＯＳトランジスター４２１〜４２４のバックゲート電極は、第２電源ライン７２に接続されている。
【００２７】
この基準電流生成回路４０は、制御端子１２１〜１２４に入力される定電流値コントロール信号ＩＴ１〜ＩＴ４に応じた基準電流を生成する。
制御端子１２１にＨレベルの定電流値コントロール信号ＩＴ１が入力され、制御端子１２２〜１２４にＬレベルの定電流値コントロール信号ＩＴ２〜ＩＴ４が入力された場合について説明する。この場合、ＮＭＯＳトランジスター４２１がＯＮ状態、ＮＭＯＳトランジスター４２２〜４２４がＯＦＦ状態となり、ノードＮ１からＮＭＯＳトランジスター４１１，４１２，４２１を介して内部電源ライン７３に電流が流れる。すなわち、おおよそ、ノードＮ１の電圧を、抵抗素子２個分の抵抗値で割った基準電流が流れる。本実施形態の基準電流生成回路４０では、当該基準電流が、５．４ｎＡになるように構成されている。
【００２８】
次に、制御端子１２２にＨレベルの定電流値コントロール信号ＩＴ２が入力され、制御端子１２１，１２３，１２４にＬレベルの定電流値コントロール信号ＩＴ１，ＩＴ３，ＩＴ４が入力された場合について説明する。この場合、ＮＭＯＳトランジスター４２２がＯＮ状態、ＮＭＯＳトランジスター４２１，４２３，４２４がＯＦＦ状態となり、ノードＮ１からＮＭＯＳトランジスター４１１〜４１３，４２２を介して内部電源ライン７３に電流が流れる。すなわち、おおよそ、ノードＮ１の電圧を、抵抗素子３個分の抵抗値で割った基準電流が流れる。本実施形態の基準電流生成回路４０では、当該基準電流が、３．６ｎＡになるように構成されている。
【００２９】
次に、制御端子１２３にＨレベルの定電流値コントロール信号ＩＴ３が入力され、制御端子１２１，１２２，１２４にＬレベルの定電流値コントロール信号ＩＴ１，ＩＴ２，ＩＴ４が入力された場合について説明する。この場合、ＮＭＯＳトランジスター４２３がＯＮ状態、ＮＭＯＳトランジスター４２１，４２２，４２４がＯＦＦ状態となり、ノードＮ１からＮＭＯＳトランジスター４１１〜４１５，４２３を介して内部電源ライン７３に電流が流れる。すなわち、おおよそ、ノードＮ１の電圧を、抵抗素子５個分の抵抗値で割った基準電流が流れる。本実施形態の基準電流生成回路４０では、当該基準電流が、２．２ｎＡになるように構成されている。
【００３０】
次に、制御端子１２４にＨレベルの定電流値コントロール信号ＩＴ４が入力され、制御端子１２１〜１２３にＬレベルの定電流値コントロール信号ＩＴ１〜ＩＴ３が入力された場合について説明する。この場合、ＮＭＯＳトランジスター４２４がＯＮ状態、ＮＭＯＳトランジスター４２１〜４２３がＯＦＦ状態となり、ノードＮ１からＮＭＯＳトランジスター４１１〜４１９，４２４を介して内部電源ライン７３に電流が流れる。すなわち、おおよそ、ノードＮ１の電圧を、抵抗素子９個分の抵抗値で割った基準電流が流れる。本実施形態の基準電流生成回路４０では、当該基準電流が、１．２ｎＡになるように構成されている。
【００３１】
［増幅電流生成回路］
増幅電流生成回路５０は、カレントミラー回路２２と内部電源ライン７３との間に、基準電流生成回路４０と並列に接続されており、増幅電流を生成する。
増幅電流生成回路５０は、図５に示すように、抵抗素子として機能し、ノードＮ１と増幅スイッチ素子２１との間に、互いに並列に接続された４個のＮＭＯＳトランジスター５１〜５４を備える。なお、図５では、説明の都合上、増幅電流生成回路５０に加えて、増幅スイッチ素子２１も図示している。
ＮＭＯＳトランジスター５１〜５４は、同じ形状およびサイズで形成され、同じ抵抗値を有している。
ここで、図６は、ＮＭＯＳトランジスター５１〜５４、および、基準電流生成回路４０の抵抗素子として機能するＮＭＯＳトランジスター４１１〜４１９を示したレイアウト図である。図６に示すように、ＮＭＯＳトランジスター５１〜５４，４１１〜４１９は、同じ形状およびサイズで形成され、同じ抵抗値を有している。
また、各ＮＭＯＳトランジスター５１〜５４のゲート電極は、内部電源ライン７３に接続され、バックゲート電極は、第２電源ライン７２に接続されている。
この増幅電流生成回路５０は、増幅スイッチ素子２１がＯＮ状態の場合に増幅電流を生成する。すなわち、増幅スイッチ素子２１がＯＮ状態の場合、ノードＮ１からＮＭＯＳトランジスター５１〜５４のそれぞれを介して内部電源ライン７３に増幅電流が流れる。本実施形態の増幅電流生成回路５０では、当該増幅電流が、４４．６ｎＡになるように構成されている。
【００３２】
［増幅スイッチ素子］
図３に示すように、増幅スイッチ素子２１は、増幅電流生成回路５０と内部電源ライン７３との間に接続され、増幅電流生成回路５０と内部電源ライン７３との間を、導通状態または非導通状態に切り換える。
増幅スイッチ素子２１は、ＮＭＯＳトランジスターで構成されている。増幅スイッチ素子２１のゲート電極は、電流増幅コントロール信号ＦＳＴＶが入力される制御端子１３１に接続され、バックゲート電極は、第２電源ライン７２に接続されている。
制御端子１３１にＨレベルの電流増幅コントロール信号ＦＳＴＶが入力されると、増幅スイッチ素子２１はＯＮ状態となり、増幅電流生成回路５０と内部電源ライン７３との間は、導通状態となる。
一方、制御端子１３１にＬレベルの電流増幅コントロール信号ＦＳＴＶが入力されると、増幅スイッチ素子２１はＯＦＦ状態となり、増幅電流生成回路５０と内部電源ライン７３との間は、非導通状態となる。
【００３３】
［カレントミラー回路］
カレントミラー回路２２は、第１電源ライン７１とノードＮ１との間に接続され、ノードＮ１に流れる電流に応じた定電流を、ノードＮ１とは異なる電流経路に設けられたノードＮ２に流す。
このように、定電圧生成回路１１は、定電流を生成するため、定電流生成回路でもある。
カレントミラー回路２２は、ＰチャネルＭＯＳ電界効果トランジスター（以下、ＰＭＯＳトランジスターという）２２１，２２２を備える。
ＰＭＯＳトランジスター２２１は、第１電源ライン７１とノードＮ１との間に接続され、ゲート電極は、ノードＮ１およびＰＭＯＳトランジスター２２２のゲート電極に接続され、バックゲート電極は、第１電源ライン７１に接続されている。
ＰＭＯＳトランジスター２２２は、第１電源ライン７１とノードＮ２との間に接続され、ゲート電極は、ＰＭＯＳトランジスター２２１のゲート電極に接続され、バックゲート電極は、第１電源ライン７１に接続されている。
本実施形態では、ＰＭＯＳトランジスター２２１とＰＭＯＳトランジスター２２２とは、同じサイズで形成されている。このため、カレントミラー回路２２は、ノードＮ１に流れる定電流と同じ大きさの定電流を、ノードＮ２に流す。
【００３４】
カレントミラー回路２３は、ノードＮ２と内部電源ライン７３との間に接続され、ノードＮ２に流れる定電流に応じた定電流を、ノードＮ１，Ｎ２とは異なり、かつ、互いに異なる電流経路に設けられたノードＮ３，Ｎ４に流す。
カレントミラー回路２３は、ＮＭＯＳトランジスター２３１〜２３３を備える。
ＮＭＯＳトランジスター２３１は、ノードＮ２と内部電源ライン７３との間に接続され、ゲート電極は、ノードＮ２に接続され、バックゲート電極は、第２電源ライン７２に接続されている。
ＮＭＯＳトランジスター２３２は、ノードＮ３と内部電源ライン７３との間に接続され、ゲート電極は、ノードＮ２に接続され、バックゲート電極は、第２電源ライン７２に接続されている。
ＮＭＯＳトランジスター２３３は、ノードＮ４と内部電源ライン７３との間に接続され、ゲート電極は、ノードＮ２に接続され、バックゲート電極は、第２電源ライン７２に接続されている。
本実施形態では、ＮＭＯＳトランジスター２３２は、ＮＭＯＳトランジスター２３１の３倍のサイズで構成されている。このため、カレントミラー回路２３は、ノードＮ２に流れる定電流の３倍の大きさの定電流を、ノードＮ３に流す。また、ＮＭＯＳトランジスター２３１とＮＭＯＳトランジスター２３３とは、同じサイズで構成されている。このため、カレントミラー回路２３は、ノードＮ２に流れる定電流と同じ大きさの定電流を、ノードＮ４に流す。
【００３５】
［差動回路］
差動回路２４は、ノードＮ２の電圧とノードＮ４の電圧との差分に応じた電圧を、差動出力端子２４５から出力する。
差動回路２４は、第１電源ライン７１と差動出力端子２４５との間に接続されたＰＭＯＳトランジスター２４３と、差動出力端子２４５とノードＮ３との間に接続されたＮＭＯＳトランジスター２４１と、第１電源ライン７１とノードＮ３との間に直列に接続されたＰＭＯＳトランジスター２４４およびＮＭＯＳトランジスター２４２とを備える。
ＮＭＯＳトランジスター２４１のゲート電極は、ノードＮ２に接続されている。ＮＭＯＳトランジスター２４２のゲート電極は、ノードＮ４に接続されている。また、ＮＭＯＳトランジスター２４１，２４２のバックゲート電極は、第２電源ライン７２に接続されている。
ＰＭＯＳトランジスター２４３のゲート電極は、ＰＭＯＳトランジスター２４４のゲート電極と、ＰＭＯＳトランジスター２４４およびＮＭＯＳトランジスター２４２の接続部とに接続されている。ＰＭＯＳトランジスター２４４のゲート電極は、ＰＭＯＳトランジスター２４３のゲート電極と、ＰＭＯＳトランジスター２４４およびＮＭＯＳトランジスター２４２の接続部とに接続されている。また、ＰＭＯＳトランジスター２４３，２４４のバックゲート電極は、第１電源ライン７１に接続されている。
【００３６】
［出力スイッチ素子］
出力スイッチ素子２５は、ＰＭＯＳトランジスターで構成されている。出力スイッチ素子２５は、第１電源ライン７１と、出力端子１５１に接続されたノードＮ５との間に接続され、ゲート電極が、差動出力端子２４５に接続され、バックゲート電極が第１電源ライン７１に接続されている。
出力スイッチ素子２５は、差動出力端子２４５から出力された電圧に応じて、第１電源ライン７１とノードＮ５との間の導通状態を制御する。
なお、差動出力端子２４５とノードＮ５との間には、位相補償用コンデンサー２６が接続されている。
【００３７】
［定電圧調整回路］
定電圧調整回路６０は、ノードＮ５とノードＮ４との間に接続され、出力端子１５１に供給される定電圧VREGの大きさを調整する。
具体的に、定電圧調整回路６０は、図７に示すように、抵抗素子として機能する互いに並列に接続された４個のＰＭＯＳトランジスター６２１〜６２４と、ＰＭＯＳトランジスター６２１〜６２４のうち電流を流すトランジスターを選択するための４個のＰＭＯＳトランジスター６１１〜６１４を備える。ここで、ＰＭＯＳトランジスター６２１〜６２４は、ＯＮ抵抗が互いに異なっている。
【００３８】
ＰＭＯＳトランジスター６１１およびＰＭＯＳトランジスター６２１は、ノードＮ５とノードＮ４との間に直列に接続されている。ＰＭＯＳトランジスター６１１のゲート電極は、定電圧値コントロール信号ＶＴ１が入力される制御端子１１１に接続され、バックゲート電極は、ノードＮ５に接続されている。ＰＭＯＳトランジスター６２１のゲート電極は、ノードＮ４に接続され、バックゲート電極は、ＰＭＯＳトランジスター６１１およびＰＭＯＳトランジスター６２１の接続部に接続されている。
【００３９】
ＰＭＯＳトランジスター６１２およびＰＭＯＳトランジスター６２２は、ノードＮ５とノードＮ４との間に直列に接続されている。ＰＭＯＳトランジスター６１２のゲート電極は、定電圧値コントロール信号ＶＴ２が入力される制御端子１１２に接続され、バックゲート電極は、ノードＮ５に接続されている。ＰＭＯＳトランジスター６２２のゲート電極は、ノードＮ４に接続され、バックゲート電極は、ＰＭＯＳトランジスター６１２およびＰＭＯＳトランジスター６２２の接続部に接続されている。
【００４０】
ＰＭＯＳトランジスター６１３およびＰＭＯＳトランジスター６２３は、ノードＮ５とノードＮ４との間に直列に接続されている。ＰＭＯＳトランジスター６１３のゲート電極は、定電圧値コントロール信号ＶＴ３が入力される制御端子１１３に接続され、バックゲート電極は、ノードＮ５に接続されている。ＰＭＯＳトランジスター６２３のゲート電極は、ノードＮ４に接続され、バックゲート電極は、ＰＭＯＳトランジスター６１３およびＰＭＯＳトランジスター６２３の接続部に接続されている。
【００４１】
ＰＭＯＳトランジスター６１４およびＰＭＯＳトランジスター６２４は、ノードＮ５とノードＮ４との間に直列に接続されている。ＰＭＯＳトランジスター６１４のゲート電極は、定電圧値コントロール信号ＶＴ４が入力される制御端子１１４に接続され、バックゲート電極は、ノードＮ５に接続されている。ＰＭＯＳトランジスター６２４のゲート電極は、ノードＮ４に接続され、バックゲート電極は、ＰＭＯＳトランジスター６１４およびＰＭＯＳトランジスター６２４の接続部に接続されている。
【００４２】
この定電圧調整回路６０は、制御端子１１１〜１１４に供給される定電圧値コントロール信号ＶＴ１〜ＶＴ４に応じて、ノードＮ５の電圧、すなわち、出力端子１５１から出力される定電圧VREGの大きさを調整する。
制御端子１１１にＬレベルの定電圧値コントロール信号ＶＴ１が入力され、制御端子１１２〜１１４にＨレベルの定電圧値コントロール信号ＶＴ２〜ＶＴ４が入力された場合について説明する。この場合、ＰＭＯＳトランジスター６１１がＯＮ状態、ＰＭＯＳトランジスター６１２〜６１４がＯＦＦ状態となり、ノードＮ５からＰＭＯＳトランジスター６１１，６２１を介してノードＮ４に電流が流れる。このため、定電圧VREGは、ＰＭＯＳトランジスター６２１の抵抗値に応じた値に調整される。
【００４３】
次に、制御端子１１２にＬレベルの定電圧値コントロール信号ＶＴ２が入力され、制御端子１１１，１１３，１１４にＨレベルの定電圧値コントロール信号ＶＴ１，ＶＴ３，ＶＴ４が入力された場合について説明する。この場合、ＰＭＯＳトランジスター６１２がＯＮ状態、ＰＭＯＳトランジスター６１１，６１３，６１４がＯＦＦ状態となり、ノードＮ５からＰＭＯＳトランジスター６１２，６２２を介してノードＮ４に電流が流れる。このため、定電圧VREGは、ＰＭＯＳトランジスター６２２の抵抗値に応じた値に調整される。
【００４４】
次に、制御端子１１３にＬレベルの定電圧値コントロール信号ＶＴ３が入力され、制御端子１１１，１１２，１１４にＨレベルの定電圧値コントロール信号ＶＴ１，ＶＴ２，ＶＴ４が入力された場合について説明する。この場合、ＰＭＯＳトランジスター６１３がＯＮ状態、ＰＭＯＳトランジスター６１１，６１２，６１４がＯＦＦ状態となり、ノードＮ５からＰＭＯＳトランジスター６１３，６２３を介してノードＮ４に電流が流れる。このため、定電圧VREGは、ＰＭＯＳトランジスター６２３の抵抗値に応じた値に調整される。
【００４５】
次に、制御端子１１４にＬレベルの定電圧値コントロール信号ＶＴ４が入力され、制御端子１１１〜１１３にＨレベルの定電圧値コントロール信号ＶＴ１〜ＶＴ３が入力された場合について説明する。この場合、ＰＭＯＳトランジスター６１４がＯＮ状態、ＰＭＯＳトランジスター６１１〜６１３がＯＦＦ状態となり、ノードＮ５からＰＭＯＳトランジスター６１４，６２４を介してノードＮ４に電流が流れる。このため、定電圧VREGは、ＰＭＯＳトランジスター６２４の抵抗値に応じた値に調整される。
【００４６】
［出力固定スイッチ素子］
図３に示すように、出力固定スイッチ素子２８は、第１電源ライン７１と出力端子１５１との間に接続され、出力端子１５１から出力される出力電圧を、電圧ＶＤＤに固定する。
出力固定スイッチ素子２８は、ＰＭＯＳトランジスターによって構成される。出力固定スイッチ素子２８のゲート電極は、動作コントロール信号ＸＴが入力される制御端子１４１に接続され、バックゲート電極は、第１電源ライン７１に接続されている。
出力固定スイッチ素子２８は、制御端子１４１にＨレベルの動作コントロール信号ＸＴが入力されると、ＯＦＦ状態となり、第１電源ライン７１と出力端子１５１との間を非導通状態とする。一方、制御端子１４１にＬレベルの動作コントロール信号ＸＴが入力されると、ＯＮ状態となり、第１電源ライン７１と出力端子１５１との間を導通状態とし、出力電圧を電圧ＶＤＤに固定する。
【００４７】
［動作スイッチ素子］
動作スイッチ素子３１は、定電圧生成回路１１とは別に設けられ、第２電源ライン７２と内部電源ライン７３との間に接続され、第２電源ライン７２と内部電源ライン７３との間を、導通状態または非導通状態とすることで、定電圧生成回路１１を動作状態または非動作状態に切り換える。
動作スイッチ素子３１は、ＮＭＯＳトランジスターによって構成されている。動作スイッチ素子３１のゲート電極は、動作コントロール信号ＸＴが入力される制御端子１４１に接続され、バックゲート電極は、第２電源ライン７２に接続されている。
動作スイッチ素子３１は、制御端子１４１にＨレベルの動作コントロール信号ＸＴが入力されると、ＯＮ状態となり、第２電源ライン７２と内部電源ライン７３との間を導通状態とする。一方、制御端子１４１にＬレベルの動作コントロール信号ＸＴが入力されると、ＯＦＦ状態となり、第２電源ライン７２と内部電源ライン７３との間を非導通状態とする。
【００４８】
［電流測定方法］
次に、定電圧生成回路１１が生成する基準電流を測定する方法について説明する。
半導体装置１０のテスト工程では、例えば半導体装置１０のテスト用端子に第１テスト信号を供給することで、制御ロジック回路１２に、第１テストモードを設定させる。
【００４９】
第１テストモードを設定すると、制御ロジック回路１２は、Ｈレベルの動作コントロール信号ＸＴを、定電圧生成回路１１の制御端子１４１に出力する。
これにより、動作スイッチ素子３１がＯＮ状態となり、第２電源ライン７２と内部電源ライン７３との間が導通状態となる。すなわち、定電圧生成回路１１が動作状態となる。また、出力固定スイッチ素子２８がＯＦＦ状態となり、第１電源ライン７１と出力端子１５１との間が非導通状態となる。
【００５０】
また、制御ロジック回路１２は、Ｈレベルの定電流値コントロール信号ＩＴ１、Ｌレベルの定電流値コントロール信号ＩＴ２〜ＩＴ４を、定電圧生成回路１１の制御端子１２１〜１２４に出力する。
これにより、基準電流生成回路４０は、おおよそ、ノードＮ１の電圧をＮＭＯＳトランジスター４１１，４１２の抵抗値で割った基準電流を生成する。
【００５１】
また、制御ロジック回路１２は、Ｈレベルの電流増幅コントロール信号ＦＳＴＶを、定電圧生成回路１１の制御端子１３１に出力する。
これにより、増幅電流生成回路５０に、増幅電流が流れ、ノードＮ１には、基準電流に増幅電流を加算した加算電流が流れる。
ここで、基準電流に対する加算電流の倍率は、基準電流生成回路４０および増幅電流生成回路５０の回路構成によって予め設定されている。具体的には、基準電流生成回路４０のＮＭＯＳトランジスター４１１〜４１９のうち、電流が流れるトランジスターの数と、増幅電流生成回路５０のＮＭＯＳトランジスター５１〜５４の数とによって予め設定されている。本実施形態では、前記倍率は９倍となる。
【００５２】
そして、カレントミラー回路２２，２３によって、ノードＮ２〜Ｎ４のそれぞれに、加算電流に応じた定電流が流される。本実施形態では、ノードＮ２，Ｎ４には、加算電流と同じ大きさの定電流が流れ、ノードＮ３には、加算電流の３倍の大きさの定電流が流れる。すなわち、定電圧生成回路１１には、加算電流の６倍の電流が流れる。
そして、この状態で、テスターによって、第１電源ライン７１および第２電源ライン７２の間に流れる総電流を測定する。すなわち、ノードＮ１に流れる加算電流およびノードＮ２〜Ｎ４に流れる定電流をあわせた電流を測定する。ここで、総電流には、ノードＮ１〜Ｎ４に流れる電流に加えて、リーク電流が含まれている。
【００５３】
基準電流を精度よく求めるには、総電流の測定値からリーク電流の値を引くことが好ましいので、次に、リーク電流を測定するため、例えば半導体装置１０のテスト用端子に第２テスト信号を供給することで、制御ロジック回路１２に第２テストモードを設定させる。
第２テストモードを設定すると、制御ロジック回路１２は、Ｌレベルの動作コントロール信号ＸＴを、定電圧生成回路１１の制御端子１４１に出力する。
これにより、動作スイッチ素子３１がＯＦＦ状態となり、第２電源ライン７２と内部電源ライン７３との間が非導通状態となる。すなわち、定電圧生成回路１１が非動作状態となる。また、出力固定スイッチ素子２８がＯＮ状態となり、第１電源ライン７１と出力端子１５１との間が導通状態となる。これにより、出力端子１５１の出力電圧が電圧ＶＤＤに固定される。なお、その他のコントロール信号は、第１テストモードと同じである。
そして、この状態で、テスターによって、第１電源ライン７１および第２電源ライン７２の間に流れる電流を測定する。これによれば、定電圧生成回路１１のリーク電流を測定できる。
【００５４】
次に、総電流の測定値から、リーク電流の測定値を引く。そして、総電流の測定値からリーク電流の測定値を引いた値を、予め設定された基準電流に対する加算電流の倍率で割る。本実施形態では、加算電流は、基準電流の約９倍の大きさであるため、当該値を９で割る。
これによれば、増幅電流が流れず、基準電流に応じた定電流が流れる場合に、定電圧生成回路１１に流れる電流を求めることができる。さらに、求めた電流を６で割ることで、基準電流を求めることができる。
【００５５】
そして、求めた基準電流の、設定値からのずれを検出し、このずれがなくなるように、制御ロジック回路１２の定電流値コントロール信号ＩＴ１〜ＩＴ４を設定する。
これにより、基準電流を設定値にすることができ、定電圧生成回路１１が生成する定電流、および、定電圧VREGも、設定値にすることができる。
【００５６】
［通常動作時の動作］
次に、半導体装置１０の通常動作時の動作について説明する。
通常動作時、制御ロジック回路１２は、Ｈレベルの動作コントロール信号ＸＴを、定電圧生成回路１１の制御端子１４１に出力する。
これにより、定電圧生成回路１１が動作状態となる。また、第１電源ライン７１と出力端子１５１との間が非導通状態となる。
【００５７】
また、制御ロジック回路１２は、前述したテスト工程で設定された定電流値コントロール信号ＩＴ１〜ＩＴ４を、定電圧生成回路１１の制御端子１２１〜１２４に出力する。
これにより、基準電流生成回路４０は、設定値とされた基準電流を生成する。
また、制御ロジック回路１２は、Ｌレベルの電流増幅コントロール信号ＦＳＴＶを、定電圧生成回路１１の制御端子１３１に出力する。
これにより、増幅電流生成回路５０は、増幅電流を生成しないため、ノードＮ１には、基準電流のみが流れる。そして、カレントミラー回路２２，２３によって、ノードＮ２〜Ｎ４のそれぞれに、基準電流に応じた定電流が流れる。
また、制御ロジック回路１２は、予め設定された定電圧値コントロール信号ＶＴ１〜ＶＴ４を、定電圧生成回路１１の制御端子１１１〜１１４に出力して、定電圧VREGの大きさを調整する。
これらにより、出力端子１５１から、基準電流に応じた所定の定電圧VREGが出力される。
【００５８】
［発振開始モードでの動作］
次に、半導体装置１０の発振開始モードでの動作について説明する。
半導体装置１０が停止状態から動作を開始する際や、発振停止検出回路１５が水晶振動子の発振停止を検出し、制御ロジック回路１２に対して発振停止検出信号を出力した場合、制御ロジック回路１２は、発振開始モードを設定する。
【００５９】
発振開始モードを設定すると、制御ロジック回路１２は、Ｈレベルの電流増幅コントロール信号ＦＳＴＶを、定電圧生成回路１１の制御端子１３１に出力する。
これにより、増幅電流生成回路５０が増幅電流を生成する。このため、ノードＮ１には、基準電流に増幅電流を加算した加算電流が流れ、ノードＮ２〜Ｎ４に、加算電流に応じた定電流が流れる。
なお、その他のコントロール信号は、通常動作時と同じである。
【００６０】
これにより、出力端子１５１から、加算電流に応じた定電圧VREGが出力される。
ここで、加算電流は基準電流よりも大きいため、加算電流に応じた定電圧VREGは、基準電流に応じた定電圧VREGよりも大きくなる。このため、発振開始モードにおいて、通常動作時よりも大きい定電圧VREGを出力できる。
発振回路１３は、発振開始モードでは、発振している水晶振動子を継続して発振させる通常動作時と比べて、大きい電圧を必要とする。
本実施形態によれば、発振開始モードが設定されると、定電圧生成回路１１は、通常動作時よりも大きい定電圧VREGを出力できるため、発振回路１３は、当該電圧によって、水晶振動子を早期にかつ確実に発振させることができる。
【００６１】
［実施形態の作用効果］
本実施形態の電流測定方法によれば、加算電流に応じた総電流をテスターによって測定し、測定結果を予め設定された倍率で割ることで基準電流を求めている。このため、テスターの分解能が一定である場合、基準電流に応じた総電流をテスターによって測定することで基準電流を求める場合と比べて、基準電流の大きさを精度よく求めることができる。また、総電流の測定値からリーク電流の測定値を引いた上で、基準電流を求めているため、基準電流をより精度よく求めることができる。
【００６２】
発振開始モードにおいて水晶振動子を発振させるための電圧を別途生成する必要がないため、半導体装置１０の回路規模を小さくできる。
【００６３】
基準電流生成回路４０のＮＭＯＳトランジスター４１１〜４１９と、増幅電流生成回路５０のＮＭＯＳトランジスター５１〜５４とは、同じ形状およびサイズで形成されているため、製造ばらつきに応じてチャネル長やチャネル幅などの寸法が同じ割合でずれる。このため、基準電流および増幅電流も同じ割合でずれるため、前記倍率が、製造ばらつきによって予め設定された値からずれることを抑制できる。これにより、基準電流をより精度よく求めることができる。
【００６４】
［他の実施形態］
なお、本発明は前記実施形態の構成に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６５】
前記実施形態の電流測定方法では、定電圧生成回路１１に流れる総電流をテスターによって測定しているが、本発明はこれに限定されない。例えば、ノードＮ１に流れる電流をテスターによって測定することで、加算電流のみを測定するようにしてもよい。この場合は、測定値を、予め設定された倍率で割ることで、基準電流を求めることができる。また、ノードＮ２〜Ｎ４のいずれかに流れる電流をテスターによって測定することで、間接的に加算電流を測定して基準電流を求めてもよい。
【００６６】
前記実施形態の電流測定方法では、基準電流生成回路４０において、ＮＭＯＳトランジスター４２１がＯＮ状態、ＮＭＯＳトランジスター４２２〜４２４がＯＦＦ状態とされているが、本発明はこれに限定されない。
例えば、ＮＭＯＳトランジスター４２２がＯＮ状態、ＮＭＯＳトランジスター４２１，４２３，４２４がＯＦＦ状態とされていてもよい。この場合、前記倍率は、１３倍となる。また、ＮＭＯＳトランジスター４２３がＯＮ状態、ＮＭＯＳトランジスター４２１，４２２，４２４がＯＦＦ状態とされていてもよい。この場合、前記倍率は、２１倍となる。また、ＮＭＯＳトランジスター４２４がＯＮ状態、ＮＭＯＳトランジスター４２１〜４２３がＯＦＦ状態とされていてもよい。この場合、前記倍率は、３７倍となる。
【００６７】
前記実施形態では、電圧ＶＤＤが第１電源ライン７１に供給され、電圧ＶＳＳが第２電源ライン７２に供給されているが、本発明はこれに限定されない。例えば、電圧ＶＤＤが第２電源ライン７２に供給され、電圧ＶＳＳが第１電源ライン７１に供給されていてもよい。
本発明は、定電圧を生成せずに定電流のみを生成する定電流生成回路を備える電子回路にも適用できる。例えば、少なくとも、基準電流生成回路４０、増幅電流生成回路５０、増幅スイッチ素子２１を有する定電流生成回路を備える電子回路に適用できる。
【００６８】
［評価結果１］
図８は、増幅電流を生成しない状態で総電流をテスターによって測定した４００個の測定結果（以下、電流増幅なし測定結果という）の平均値である。
IREG0は、基準電流生成回路４０において、ＮＭＯＳトランジスター４２１がＯＮ状態となり、２個の抵抗素子が選択された場合の総電流を示し、IREG1は、ＮＭＯＳトランジスター４２２がＯＮ状態となり、３個の抵抗素子が選択された場合の総電流を示し、IREG2は、ＮＭＯＳトランジスター４２３がＯＮ状態となり、５個の抵抗素子が選択された場合の総電流を示し、IREG3は、ＮＭＯＳトランジスター４２４がＯＮ状態となり、９個の抵抗素子が選択された場合の総電流を示す。
測定では、４つの測定部ＤＵＴ１〜ＤＵＴ４を備えたテスターによって、一度に４つの半導体装置１０の総電流を測定した。図中のＤＵＴ１〜ＤＵＴ４は、測定を行った測定部を示している。
【００６９】
図９は、増幅電流を生成した状態で総電流をテスターによって測定し、測定値を予め設定された倍率で割ることで、総電流IREG0〜IREG3を求めた４００個の測定結果（以下、電流増幅あり測定結果という）の平均値である。
なお、前記倍率は、総電流IREG0を求める場合は９倍となり、総電流IREG1を求める場合は１３倍となり、総電流IREG2を測定する場合は２１倍となり、総電流IREG3を求める場合は３７倍となる。
測定では、総電流IREG0〜IREG3を求める際、オフセット値を使用した。具体的に、オフセット値は、総電流IREG0の場合は０，２２４ＮＡ、総電流IREG1の場合は２．５６０ＮＡ、総電流IREG2の場合は２．８４２ＮＡ、総電流IREG3の場合は１．３７１ＮＡとした。
【００７０】
図１０は、電流増幅なし測定結果と、電流増幅あり測定結果との差分を示す。
図１０に示すように、測定結果の差分はすべて１ＮＡ以下となっている。これにより、上記オフセット値は、適切な値であると考えられる。
【００７１】
図１１は、電流増幅なし測定結果のばらつき（標準偏差）を示し、図１２は、電流増幅あり測定結果のばらつきを示す。
図１１に示すように、電流増幅なしの場合は、ほとんどの数値が１を超えているが、図１２に示すように、電流増幅ありの場合は、すべての数値が０．３以下となっている。
【００７２】
図１３は、電流増幅なし測定結果における総電流IREG2の測定値の分布（測定値毎のデータ数［Ｎ］）を示すグラフである。図１４は、電流増幅あり測定結果における総電流IREG2の測定値の分布を示すグラフである。
図１３に示すように、電流増幅なしの場合は、測定値が約１０ＮＡ〜１９ＮＡの間でばらついている。一方、図１４に示すように、電流増幅ありの場合は、測定値が約１３．５ＮＡ〜１５ＮＡの範囲におさまっている。
このように、電流増幅ありの場合の方が、電流増幅なしの場合と比べて、測定値のばらつきが小さいことが分かる。つまり、測定精度が高いことが分かる。
【００７３】
［評価結果２］
図１５は、電流増幅なし、かつ、以下に示すテスターＡを用いた場合の、定電圧生成回路１１を構成するＭＯＳトランジスターの閾値電圧（Ｖｔｈ）と、総電流IREG0〜IREG3の測定値との関係を示す。図１６は、電流増幅なし、かつ、以下に示すテスターＢを用いた場合の、ＭＯＳトランジスターのＶｔｈと、総電流IREG0〜IREG3の測定値との関係を示す。図１７は、図１５に示す測定値と、図１６に示す測定値との差分を示す。
一方、図１８は、電流増幅あり、かつ、テスターＡを用いた場合の、ＭＯＳトランジスターのＶｔｈと、総電流IREG0〜IREG3の測定値との関係を示す。図１９は、電流増幅あり、かつ、テスターＢを用いた場合の、ＭＯＳトランジスターのＶｔｈと、総電流IREG0〜IREG3の測定値との関係を示す。図２０は、図１８に示す測定値と、図１９に示す測定値との差分を示す。
【００７４】
［テスターＡ］
製品名：Ｔ３２２４、ロジックテスター、アドバンテスト社製
テスト速度：２５ＭＨｚ
電流測定レンジ：０．８μＡ
最小分解能：０．２ｎＡ
【００７５】
［テスターＢ］
製品名：Ｔ６３３１、ＬＣＤドライバーテスター、アドバンテスト社製
テスト速度：３１，２５ＭＨｚ
電流測定レンジ：８μＡ
最小分解能：２ｎＡ
【００７６】
図中のHV Nativeは、ＭＯＳトランジスターのＶｔｈ（Ｖ）を示す。ＩＱは、定電圧生成回路１１を非動作状態とした場合に流れるリーク電流（静止電流）を示す。
また、ＴＹＰは、ＰＭＯＳトランジスターおよびＮＭＯＳトランジスターの両方のＶｔｈが設定値であることを示す。ＰＨＮＨは、ＰＭＯＳトランジスターおよびＮＭＯＳトランジスターの両方のＶｔｈが設定値に対して高いことを示す。ＰＨＮＬは、ＰＭＯＳトランジスターのＶｔｈが設定値に対して高く、ＮＭＯＳトランジスターのＶｔｈが設定値に対して低いことを示す。ＰＬＮＨは、ＰＭＯＳトランジスターのＶｔｈが設定値に対して低く、ＮＭＯＳトランジスターのＶｔｈが設定値に対して高いことを示す。ＰＬＮＬは、ＰＭＯＳトランジスターおよびＮＭＯＳトランジスターの両方のＶｔｈが設定値に対して低いことを示す。「Ｎｐｌｙ高」は、ポリシリコンで形成されるゲート電極の最小寸法が設定値に対して大きいことを示す。「Ｎｐｌｙ低」は、ゲート電極の最小寸法が設定値に対して小さいことを示す。
【００７７】
図１７に示すように、電流増幅なしの場合は、テスターＡとテスターＢとで、測定値の差分の最小値は、０．６９ＮＡであり、最大値は、３．２２ＮＡである。
これに対して、図２０に示すように、電流増幅ありの場合は、テスターＡとテスターＢとで、測定値の差分の最小値は、０．００ＮＡであり、最大値は、０．４３ＮＡである。
このように、電流増幅ありの場合、電流増幅なしの場合と比べて、テスター間での測定値の差が大幅に小さくなっている。つまり、測定精度が高いことが分かる。
【００７８】
図２１は、図１５に示した、電流増幅なし、かつ、テスターＡを用いた場合のＶｔｈと測定値との関係を示したグラフである。
図２１に示すように、測定値は、規格内において、指数曲線上に位置しておらず、Ｖｔｈと測定値との相関関係が崩れていることが分かる。
図２２は、図１６に示した、電流増幅なし、かつ、テスターＢを用いた場合のＶｔｈと測定値との関係を示したグラフである。
図２２に示すように、測定値は、規格内において、指数曲線上に位置しておらず、Ｖｔｈと測定値との相関関係が崩れていることが分かる。
【００７９】
図２３は、図１８に示した、電流増幅あり、かつ、テスターＡを用いた場合のＶｔｈと測定値との関係を示したグラフである。
図２３に示すように、測定値は、規格内において、ほぼ指数曲線上に位置しており、Ｖｔｈと測定値との相関関係がとれていることが分かる。
図２４は、図１９に示した、電流増幅あり、かつ、テスターＢを用いた場合のＶｔｈと測定値との関係を示したグラフである。
図２４に示すように、測定値は、規格内において、ほぼ指数曲線上に位置しており、Ｖｔｈと測定値との相関関係がとれていることが分かる。
【００８０】
このように、電流増幅ありの場合は、テスターＡを用いた場合も、テスターＢを用いた場合も、Ｖｔｈと測定値との相関関係がとれており、測定精度が高いことが分かる。
【符号の説明】
【００８１】
１…電子時計、１０…半導体装置（電子回路）、１１…定電圧生成回路（定電流生成回路）、１２…制御ロジック回路、１３…発振回路、１４…高周波分周回路、１５…発振停止検出回路、２１…増幅スイッチ素子、２２…カレントミラー回路、２３…カレントミラー回路、２４…差動回路、２５…出力スイッチ素子、２６…位相補償用コンデンサー、２８…出力固定スイッチ素子、３１…動作スイッチ素子、４０…基準電流生成回路、５０…増幅電流生成回路、６０…定電圧調整回路、７１…第１電源ライン、７２…第２電源ライン、７３…内部電源ライン、８０…二次電池、８１…発電装置、８２…充電制御回路、１３１…制御端子、１４１…制御端子、１５１…出力端子、２２１…ＰＭＯＳトランジスター、２２２…ＰＭＯＳトランジスター、２３１…ＮＭＯＳトランジスター、２３２…ＮＭＯＳトランジスター、２３３…ＮＭＯＳトランジスター、２４１…ＮＭＯＳトランジスター、２４２…ＮＭＯＳトランジスター、２４３…ＰＭＯＳトランジスター、２４４…ＰＭＯＳトランジスター、２４５…差動出力端子、Ｎ１…ノード、Ｎ２…ノード、Ｎ３…ノード、Ｎ４…ノード、Ｎ５…ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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