(57)【要約】【課題】半導体装置に搭載される抵抗等の回路素子の電気的特性は半導体装置の製造条件のばらつきの影響を受け、オンチップオシレータの発振周波数も変動する。【解決手段】半導体装置の製造方法は、絶縁膜に溝を形成する工程と、絶縁膜の溝に抵抗素子になる材料を成膜する工程と、抵抗素子になる材料をＣＭＰして抵抗素子を形成する工程と、抵抗素子の電気測定を行う工程と、電気測定の結果、抵抗素子の抵抗値が所定値よりも低い場合、抵抗値から追加エッチング量を計算する工程と、追加エッチング量に基づいて抵抗素子をエッチングする工程と、エッチングした抵抗素子の電気測定を行う工程と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法は、
（ａ）半導体基板上に第２絶縁膜を形成する工程と、
（ｂ）前記第２絶縁膜に溝を形成する工程と、
（ｃ）前記第２絶縁膜の溝に抵抗素子になる材料を成膜する工程と、
（ｄ）前記抵抗素子になる材料をＣＭＰして抵抗素子を形成する工程と、
（ｅ）前記抵抗素子の電気測定を行う工程と、
（ｆ）前電気測定の結果、前記抵抗素子の抵抗値が所定値よりも低い場合、前記抵抗値から追加エッチング量を計算する工程と、
（ｇ）前記追加エッチング量に基づいて前記抵抗素子をエッチングする工程と、
（ｈ）前記エッチングした抵抗素子の電気測定を行う工程と、
を有する。
【請求項２】
請求項１の半導体装置の製造方法において、
前記抵抗素子はチップ内に配置される抵抗素子とスクライブエリアに配置される測定用抵抗素子であり、
前記電気測定は前記測定用抵抗素子の抵抗値を測定する。
【請求項３】
請求項２の半導体装置の製造方法において、
前記（ｄ）工程は、さらに、前記スクライブエリアに、前記抵抗素子になる材料でパッドを形成し、
前記電気測定は前記パッドにプローブ針を当てて行う。
【請求項４】
請求項３の半導体装置の製造方法において、
前記測定用抵抗素子と前記パッドは分離され、
前記測定用抵抗素子と前記パッドは、前記測定用抵抗素子より下層に形成されたコンタクトおよび導電層を介して接続される。
【請求項５】
請求項１の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板の上に素子分離を形成する工程と、
（ａ２）前記素子分離の上に第１絶縁膜を形成する工程と、
を有し、
前記第２絶縁膜は前記第１絶縁膜の上に形成される。
【請求項６】
請求項５の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ３）前記半導体基板の上に拡散層を形成する工程と、
（ａ４）前記第１絶縁膜に前記拡散層と接続されるコンタクトを形成する工程と、
を有する。
【請求項７】
請求項１の半導体装置の製造法において、
前記（ｇ）工程のエッチングは、ＣＭＰまたはウエットエッチングまたはドライエッチングである。
【請求項８】
請求項７の半導体装置の製造法において、
前記（ｇ）工程のエッチングは、ＣＭＰの膜厚バラツキと逆の面内均一性を持つようなドライエッチングで行う。
【請求項９】
請求項１の半導体装置の製造法において、
前記抵抗素子になる材料はタングステンである。
【請求項１０】
半導体装置は、
絶縁膜の溝に形成された金属抵抗素子と、
前記絶縁膜の溝に前記金属抵抗素子と同じ材料で形成され、抵抗値を測定する測定用抵抗素子と、
前記絶縁膜の溝に前記金属抵抗素子と同じ材料で形成され、プローブ針が当てられるパッドと、
を備え、
前記抵抗素子と前記測定用抵抗素子と前記パッドとはそれぞれ分離され、
前記測定用抵抗素子と前記パッドは、前記測定用抵抗素子より下層のコンタクトおよび導電層を介して接続される。
【請求項１１】
請求項１０の半導体装置において、
前記抵抗素子はチップ内に配置され、
前記測定用抵抗素子およびパッドはスクライブエリアに配置される。
【請求項１２】
請求項１０の半導体装置において、
前記抵抗素子はオンチップオシレータの発振周波数の調整を行うトリミング用抵抗を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えばダマシン構造の抵抗素子を備える半導体装置に適用可能である。
【背景技術】
【０００２】
マイクロコントローラ等の半導体装置に搭載されるオンチップオシレータは、あらかじめ定められた動作条件（電源電圧、動作温度）において所望の発振周波数精度（例えば、周波数変動が±１．０％）を確保することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１３８８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オンチップオシレータの発振周波数を変動させる要因の一つとして、抵抗素子の変動が挙げられる。半導体装置に搭載される抵抗等の回路素子の電気的特性は半導体装置の製造条件のばらつきの影響を受け、発振周波数も変動する。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置の製造方法は、抵抗素子をダマシン法で形成し、前記抵抗素子の電気測定を行い、前記抵抗素子の抵抗値が所定値よりも低い場合、前記抵抗値から追加エッチング量を計算し、前記追加エッチング量に基づいて前記抵抗素子をさらにエッチングする。
【発明の効果】
【０００６】
上記の半導体装置の製造方法によれば、抵抗素子の抵抗値の変動を低減することができる。
【図面の簡単な説明】
【０００７】
【図１】比較例に係る半導体装置の製造プロセスを説明するためのフローチャート
【図２】抵抗素子に関する抵抗値を決めるパラメータを説明するための図
【図３】実施形態に係る半導体装置の製造プロセスを説明するためのフローチャート
【図４】実施例に係る半導体装置の製造プロセスを説明するための断面図
【図５】実施例に係る半導体装置の製造プロセスを説明するための断面図
【図６】実施例に係る半導体装置の製造プロセスを説明するための断面図
【図７】実施例に係る半導体装置の製造プロセスを説明するための断面図
【図８】実施例に係る半導体装置の製造プロセスを説明するための断面図
【図９】実施例に係る半導体装置の製造プロセスを説明するための断面図
【図１０Ａ】実施例に係る半導体装置のＷＡＴ用回路の断面図
【図１０Ｂ】実施例に係る半導体装置のＷＡＴ用回路の平面図
【図１１Ａ】実施例に係る半導体装置のチップ内抵抗素子の断面図
【図１１Ｂ】実施例に係る半導体装置のチップ内抵抗素子の平面図
【発明を実施するための形態】
【０００８】
以下、比較例、実施形態、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。
【０００９】
オンチップオシレータは、所望の発振周波数を有するクロックを出力するように調整されるトリミング抵抗を備える。例えば、トリミング抵抗は、抵抗値がＲの抵抗、抵抗値が２Ｒの抵抗、・・・、抵抗値が２ｎＲの抵抗を直列接続した構成を有する。各抵抗はその両端でスイッチ（トランジスタ）が並列に接続される。トリミング抵抗を多結晶シリコン抵抗で形成した場合、ウエハ段階で調整した発振周波数がモールドパッケージプロセス後に変動し、要求される発振周波数特性を備えることが困難である。トリミング抵抗を多結晶シリコンで形成する代わりに、窒化チタン（ＴｉＮ）やタングステン（Ｗ）等のヤング率の高い金属抵抗を使用することで高精度な発振周波数を実現することが可能となる。
【００１０】
本願発明者は高精度のオンチップオシレータ中の金属抵抗として、ダマシン（damascene）構造の抵抗素子を使用することを検討した。その抵抗値は通常のウエハプロセスで想定されるばらつき以上の精度が必要である。例えば、抵抗値の通常のウエハプロセスばらつきが±２０％程度であるのに対し、発振周波数の変動率が所望の範囲に収まる抵抗値のばらつきは±５％程度である。
【００１１】
まず、物理的な膜厚の制御性を改善するための手法であるフィードフォワード（以下、比較例という。）に係る半導体装置の製造プロセスについて図１を用いて説明する。図１は比較例に係る半導体装置の製造プロセスを説明するためのフローチャートである。図２はダマシン法で形成された抵抗素子に関する抵抗値を決めるパラメータを示す図である。
【００１２】
抵抗素子の材料を成膜後、その材料をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）で研削して抵抗素子を形成し（ステップＳ１）、その膜厚を測定する（ステップＳ２）。抵抗素子の膜厚が所望の厚さかどうかを判断し（ステップＳ３）、膜厚が所望の厚さよりも厚い場合はステップＳ１に戻り、膜厚が所望の厚さの場合は次工程に進む。比較例に係る製造プロセスでは、電気的な特性については、膜厚などから間接的に制御することになる。
【００１３】
しかし、図２に示すように、抵抗素子の電気的な特性は膜厚（Ｔ）以外にも幅（Ｗ）、長さ（Ｌ））や材料の抵抗率（ρ）といったパラメータで決定される。比較例に係る半導体装置の製造プロセスのように膜厚のみを制御するようなフィードフォワードでは、幅（Ｗ）、長さ（Ｌ）および抵抗率（ρ）のパラメータは加味されず、電気的な特性を高精度で制御することは困難である。
【００１４】
次に、実施形態に係る半導体装置の製造プロセスについて図３を用いて説明する。図３は実施形態に係る半導体装置の製造プロセスを説明するためのフローチャートである。実施形態に係る半導体装置の製造プロセスは下記のとおりである。
ステップＳ１１：抵抗素子の材料を成膜した後、その材料をＣＭＰで研削して、抵抗素子を形成する。
ステップＳ１２:抵抗素子の電気測定を行い、抵抗値を得る。
ステップＳ１３：素子抵抗の抵抗値が所望の値かどうかを判断し、抵抗値が所望の値よりも低い場合はステップＳ１４に移動し、抵抗値が所望の値である場合は次工程に進み、抵抗値が所望の値よりも高い場合は不良品と判定し以降の処理は中止する。ここで、所望の抵抗値は丁度の値ではなく、幅をもった値である。
ステップＳ１４：ステップ１２で測定した抵抗値から追加エッチング量を計算する。
ステップＳ１５：抵抗素子（抵抗素子の材料）の追加エッチングを行う。
ステップＳ１６：追加エッチングを行った抵抗素子の電気測定を行い、抵抗値を得る。
ステップＳ１７：追加エッチングを行った抵抗素子の抵抗値が所望の値かどうかを判断し、抵抗値が所望の値よりも低い場合はステップＳ１４に移動し、抵抗値が所望の値である場合は次工程に進み、抵抗値が所望の値よりも高い場合は不良品と判定し以降の処理は中止する。
抵抗素子の抵抗値が所望の値になるまでステップＳ１４〜Ｓ１７を繰り返す。
【００１５】
実施形態に係る半導体装置の製造プロセスでは、抵抗素子の電気的特性を測定し、その値から所望の抵抗値に合せこめるようなフィードフォワード量を決定し、２回目以降のエッチングで制御することで高精度の抵抗素子を実現することができる。電気的特性からフィードフォワード量を決定することで、膜厚（Ｔ）のみならず寸法や抵抗率（ρ）まで含まれる抵抗値そのもので制御することが可能となる。
【実施例】
【００１６】
実施例に係る半導体装置の製造プロセスについて図４〜１１Ｂを用いて説明する。図４は絶縁膜成膜後におけるチップ内抵抗素子およびＷＡＴ用回路の断面図である。図５は溝エッチ後におけるチップ内抵抗素子およびＷＡＴ用回路の断面図である。図６は抵抗素子材料の埋め込み後におけるチップ内抵抗素子およびＷＡＴ用回路の断面図である。図７はＣＭＰ後におけるチップ内抵抗素子およびＷＡＴ用回路の断面図である。図８は図７の工程後の電気測定時のチップ内抵抗素子およびＷＡＴ用回路の断面図である。図９は追加エッチ後の電気測定時のチップ内抵抗素子およびＷＡＴ用回路の断面図である。図１０Ａは最終ＣＭＰ後のＷＡＴ用回路の断面図である。図１０Ｂは最終ＣＭＰ後のＷＡＴ用回路の平面図である。図１１Ａは最終ＣＭＰ後のチップ内抵抗素子の断面図である。図１１Ｂは最終ＣＭＰ後のチップ内抵抗素子の平面図である。
【００１７】
実施例に係る半導体装置の抵抗素子はダマシン法で製造する。この抵抗素子の抵抗値制御のため、ＷＡＴ（Wafer Acceptance Test）と呼ばれる電気的な抵抗測定を実施し、抵抗値からフィードフォワードを実施する。測定用抵抗素子を含むＷＡＴ用回路はスクライブエリアに配置される。ＷＡＴ用回路はチップに対して１：１に配置してもよいし、複数のチップに対して１つ配置してもよい。ＷＡＴ用回路はチップに対して１：１に配置する場合、ＷＡＴ用回路の抵抗素子をすべて測定してもよいし、一部のみ測定してもよい。図４〜９の左側にチップ内抵抗素子、右側にスクライブエリアのＷＡＴ用回路を示している。
【００１８】
まず、図４に示すように、シリコンウエハ等の半導体基板上にＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜ＥＩを形成し、素子分離絶縁膜ＥＩの間に拡散層ＤＬを形成する。素子分離絶縁膜ＥＩおよび拡散層ＤＬの上に第１絶縁膜ＩＬ１を形成する。ＷＡＴ用回路を配置する領域では、拡散層ＤＬの上の第１絶縁膜ＩＬ１にコンタクトホール（スルーホール）を形成する。コンタクトホールの中に拡散層ＤＬと抵抗素子を接続するための金属膜（例えば、タングステン）を埋め込んでコンタクト（ビア）ＣＮを形成する。第１絶縁膜ＩＬ１およびコンタクトＣＮの上に第２絶縁膜ＩＬ２を形成する。
【００１９】
図５に示すように、第２絶縁膜ＩＬ２の上にフォトレジスト等のエッチングマスクを形成して、第２絶縁膜ＩＬ２を選択的にエッチングして溝ＧＲを形成する。
【００２０】
図６に示すように、第２絶縁膜ＩＬ２および溝ＧＲの上に抵抗素子となる材料（例えば、タングステン）７を成膜してその溝ＧＲを埋め込む。
【００２１】
図７に示すように、ＣＭＰにより抵抗素子となる材料７を研削して、第２絶縁膜ＩＬ２によって分離することにより、抵抗素子７Ａ、測定用抵抗素子ＭＲ（７Ａ）およびパッドＰＤ（７Ａ）を形成する（ステップＳ１１）。抵抗素子７Ａ、測定用抵抗素子ＭＲ（７Ａ）およびパッドＰＤ（７Ａ）は同じ材料で形成される。測定用抵抗素子ＭＲはコンタクトＣＮ、拡散層ＤＬを介してパッドＰＤに接続される。図８に示すように、パッドＰＤにプローブ針ＰＲを当てて測定用抵抗素子ＭＲの抵抗値の測定（電気測定）を行う（ステップＳ１２）。電気測定はＣＭＰ装置外の装置で行うのが好ましい。製造プロセス全体を制御する制御装置は測定用抵抗素子ＭＲ（７Ａ）の抵抗値が所望の抵抗値かどうかを判断する（ステップＳ１３）。
【００２２】
測定用抵抗素子ＭＲ（７Ａ）が所望の抵抗値より低い場合は、制御装置は測定用抵抗素子ＭＲ（７Ａ）の抵抗値に基づいて追加エッチング量を求める（ステップＳ１４）。その後、図９に示すように、追加エッチングを行って、抵抗素子７Ｂ、測定用抵抗素子ＭＲ（７Ｂ）およびパッドＰＤ（７Ｂ）を形成する（ステップＳ１５）。その後、電気測定を再度実施し（ステップＳ１６）、制御装置は測定用抵抗素子ＭＲ（７Ｂ）が所望の抵抗値かどうかを判定する（ステップＳ１７）。測定用抵抗素子ＭＲ（７Ｂ）が所望の抵抗値より低い場合、制御装置は、再度、測定用抵抗素子ＭＲ（７Ｂ）の抵抗値から追加エッチング量の計算を行う。以上のフローを繰り返すことにより所望の抵抗値を精度良く実現することが可能となる。追加エッチングで所望の抵抗値に制御することになるが、追加エッチングはＣＭＰまたはドライエッチングまたはウエットエッチングのいずれであってもよい。
【００２３】
ＷＡＴ用回路については、図７に示すように１回目のＣＭＰで測定用抵抗素子ＭＲ（７Ａ）とパッドＰＤ（７Ａ）が分離される程度までＣＭＰで研削することが必要となる。ＣＭＰ工程は、ディッシングと呼ばれる大面積パターンが窪む現象が知られているが、このディッシングの影響を避けるため、溝深さより厚い膜厚にて成膜することが望ましい。また、ＷＡＴ用回路のレイアウトについても、ＣＭＰ後のメタル残り（第２絶縁膜ＩＬ２上に残る材料７）の影響を排除するために、図１０Ａ、１０Ｂに示すように、測定用抵抗素子ＭＲ（７Ｃ）とパッドＰＤ（７Ｃ）の距離を離し、コンタクト（ビア）ＣＮで下層のレイヤ（拡散層ＤＬ）に引きまわしてパッドＰＤ（７Ｃ）に接続するように形成される。なお、図７〜１０Ａにおいて、パッドＰＤの平面積は測定用抵抗素子ＭＲの平面積よりも大きいので、膜厚が薄くなっている。
【００２４】
図１１Ａに示すように、抵抗素子７Ｃは第１層の金属層で形成しているので、抵抗素子７Ｃを用いてトリミング抵抗を構成する場合、抵抗素子７Ｃと並列接続されるトランジスタとはＷＡＴ用回路のコンタクトＣＮと同様なコンタクトで接続することができる。また、抵抗素子７Ｃ同士や他の素子と接続する場合は、抵抗素子７Ｃの上に形成されるコンタクトおよび配線層等を介して行われる。
【００２５】
抵抗素子７Ｃを用いたオンチップオシレータは、ＣＰＵやフラッシュメモリが搭載されるマイクロコントローラと同じ半導体チップに搭載される。トリミングに必要なデータはフラッシュメモリに書込まれ、レジスタを経由して読み出されたデータに基づき電気的にトリミング抵抗の構成（抵抗値）が変更される。
【００２６】
実施例によれば、以下の効果が期待できる。
（１）抵抗素子、測定用抵抗素子およびパッドを同じ材料で同じ工程で形成するので、工程の増加を抑えることができる。
（２）電気的特性にてフィードフォワードを実施しており、より精度の高い抵抗値の制御が可能となり、ひいては歩留まりの向上につながるものである。
（３）電気的特性を測定するＷＡＴ用回路を、測定用抵抗素子とパッドの距離を離し、コンタクト（ビア）で下層のレイヤでパッドに接続されるように形成することで、メタル残りの影響を排除して抵抗測定を行うことが可能となる。
（４）精度の高い抵抗値が形成できるので、オンチップオシレータの発振周波数の周波数変動を低減することが可能となる。
【００２７】
＜変形例＞
変形例では、実施例での追加のエッチング（ステップＳ１５）において、１回目のエッチング（ステップＳ１１）と逆のウエハ面内均一性を持たせる。１回目のエッチングはＣＭＰが使われており、これは膜厚バラツキが大きいことが知られている。一般に、ウエハの中心で膜厚が薄く、周辺で膜厚が厚くなる傾向にある。追加エッチングを、ＣＭＰの膜厚バラツキと逆の面内均一性を持つようなエッチングにすることで、抵抗値のウエハ内均一性をさらに改善することができる。追加エッチングは、制御性が高いドライエッチングを用いるのが好ましい。
【００２８】
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
【００２９】
例えば、実施例では抵抗素子を素子分離絶縁膜の上に形成したが、トランジスタ形成領域等の活性領域の上に形成してもよい。
【００３０】
また、実施例では抵抗素子を第１層の金属層で形成したが、第２層以上の金属層で抵抗素子を形成してもよい。この場合、ＷＡＴ用回路の測定用抵抗素子とパッドとは拡散層を経由して接続するのではなく、測定用抵抗素子よりも下層の配線層を経由して接続する。
【００３１】
また、実施例では抵抗素子同士や他の素子と接続する場合は、抵抗素子の上に形成されるコンタクトおよび配線層等を介して行ったが、抵抗素子の下に形成されるコンタクトおよび配線層等の導電層を介して行うようにしてもよい。
【００３２】
また、実施例では第１絶縁膜中にコンタクトを形成後、第２絶縁膜に抵抗素子用の溝を形成したが、コンタクトホールと抵抗素子用の溝を同時に形成するデュアルダマシン法を用いてもよい。
【００３３】
また、実施例ではＷＡＴ用回路（測定用抵抗素子）をスクライブエリアに形成したが、チップ内に形成してもよい。
【符号の説明】
【００３４】
ＥＩ…素子分離絶縁膜、ＤＬ…拡散層、ＩＬ１…第１絶縁膜、ＣＮ…コンタクト、ＩＬ２…第２絶縁膜、７…抵抗素子となる材料、７Ａ…ＣＭＰ後の抵抗素子となる材料、７Ｂ…追加エッチング後の抵抗素子となる材料、ＰＲ…プローブ針、７Ｃ…ＣＭＰ後の抵抗素子、ＭＲ…測定用抵抗素子、ＰＤ…パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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