(57)【要約】【課題】回路設計の容易化と良好な電力増幅特性を実現するコンカレント型マルチバンド電力増幅器を提供する。【解決手段】複数(Ｎ)の周波数帯域の信号をそれぞれ独立に増幅する複数個(Ｎ)の増幅回路により、同時にマルチバンドの信号を増幅するコンカレント型マルチバンド増幅器（又はデュアルバンド増幅器）を提供する。第ｎ（ｎ＝１〜Ｎのいずれか）の増幅回路は、第ｎ以外の周波数帯信号を阻止する回路を備えて、第ｎの周波数帯の信号のみを増幅出力する。第ｎの増幅回路は、増幅素子に対する入力と出力のインピーダンス整合回路を設計する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１乃至第Ｎ（Ｎは２以上の自然数）の周波数帯の信号を同時に増幅するマルチバンド増幅器であって、前記第１乃至第Ｎの周波数帯の各信号をそれぞれ増幅するＮ個の増幅回路を備えており、
第ｎ（ｎ＝１〜Ｎのいずれか）の周波数帯の信号を増幅する第ｎの増幅回路の信号入力結合部及び出力結合部に、第ｎの周波数帯の信号以外の周波数帯の信号を阻止する回路を備えた
ことを特徴とするマルチバンド増幅器。
【請求項２】
前記各増幅回路は入力及び出力インピーダンス整合回路を有し、
第ｎの増幅回路の入力及び出力インピーダンス整合回路が第ｎの周波数帯において最適信号入出力特性を実現するトランジスタの信号源インピーダンス及び負荷インピーダンスを備えた
ことを特徴とする請求項１に記載のマルチバンド増幅器。
【請求項３】
第１及び第２の周波数帯の信号を同時に増幅するデュアルバンド増幅器であって、前記第１の周波数帯の信号を増幅する第１の増幅回路及び前記第２の周波数帯の信号を増幅する第２の増幅回路を備えており、
前記第１の増幅回路はその信号入力結合部及び出力結合部に第２の周波数帯の信号を阻止する第２周波数帯阻止回路を備え、
前記第２の増幅回路はその信号入力結合部及び出力結合部に第１の周波数帯の信号を阻止する第１周波数帯阻止回路を備えた
ことを特徴とするデュアルバンド増幅器。
【請求項４】
前記第１の増幅回路はその信号入力結合部及び出力結合部に、並列共振周波数が第２の周波数帯にある回路を直列に備えることにより前記第２周波数帯阻止回路を構成し、
前記第２の増幅回路はその信号入力結合部及び出力結合部に、並列共振周波数が第１の周波数帯にある回路を直列に備えることにより前記第１周波数帯阻止回路を構成した
ことを特徴とする請求項３に記載のデュアルバンド増幅器。
【請求項５】
前記第１の増幅回路はその信号入力結合部及び出力結合部に、並列共振周波数が第２の周波数帯にある回路を直列に備え、かつ、該回路の第１の周波数帯における直列リアクタンス成分を第１の周波数帯において打ち消す直列に挿入された回路素子を備えることにより前記第２周波数帯阻止回路を構成し、
前記第２の増幅回路はその信号入力結合部及び出力結合部に、並列共振周波数が第１の周波数帯にある回路を直列に備え、かつ、該回路の第２の周波数帯における直列リアクタンス成分を第２の周波数帯において打ち消す直列に挿入された回路素子を備えることにより前記第１周波数帯阻止回路を構成した
ことを特徴とする請求項３に記載のデュアルバンド増幅器。
【請求項６】
並列共振周波数が第２の周波数帯にある前記回路及び並列共振周波数が第１の周波数帯にある前記回路を、並列に接続されたインダクタ及びキャパシタにより構成した
ことを特徴とする請求項４又は５に記載のデュアルバンド増幅器。
【請求項７】
前記第１の増幅回路はその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路及び第２の周波数帯の信号を短絡する回路からなる前記第２周波数帯阻止回路を備え、
前記第２の増幅回路はその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路及び第１の周波数帯の信号を短絡する回路からなる前記第１周波数帯阻止回路を備えた
ことを特徴とする請求項３に記載のデュアルバンド増幅器。
【請求項８】
前記第１の増幅回路はその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路及び第２の周波数帯の信号を短絡する回路、該短絡する回路の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路、からなる第２周波数帯阻止回路を備え、
前記第２の増幅回路はその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路及び第１の周波数帯の信号を短絡する回路、該短絡する回路の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路、からなる第１周波数帯阻止回路を備えた
ことを特徴とする請求項３に記載のデュアルバンド増幅器。
【請求項９】
前記第１の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第2の周波数帯の信号を短絡する回路を先端開放の並列スタブにより構成して、
前記第２の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路を先端開放の並列スタブにより構成した
ことを特徴とする請求項７に記載のデュアルバンド増幅器。
【請求項１０】
前記第１の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路により構成し、
前記第２の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路により構成した
ことを特徴とする請求項７に記載のデュアルバンド増幅器。
【請求項１１】
前記第１の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路及び該回路の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路を先端開放あるいは先端短絡の並列スタブにより構成し、
前記第２の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路及び該回路の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路を先端開放あるいは先端短絡の並列スタブにより構成した
ことを特徴とする請求項８に記載のデュアルバンド増幅器。
【請求項１２】
前記第１の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路を先端開放の並列スタブにより構成し、該回路の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路をインダクタにより構成し、
前記第２の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第1の周波数帯の信号を短絡する回路を先端開放の並列スタブにより構成し、該回路の第２の周波数帯におけるサセプタンス成分を第2の周波数帯において打ち消す回路をキャパシタにより構成した
ことを特徴とする請求項８に記載のデュアルバンド増幅器。
【請求項１３】
前記第１の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路により構成して、該回路の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路をインダクタにより構成し、
前記第２の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路により構成して、該回路の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路をキャパシタにより構成した
ことを特徴とする請求項８に記載のデュアルバンド増幅器。
【請求項１４】
前記第１の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路により構成し、該回路の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路を先端開放あるいは先端短絡の並列スタブにより構成し、
前記第２の増幅回路の信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路により構成し、該回路の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路を先端開放あるいは先端短絡の並列スタブにより構成した
ことを特徴とする請求項８に記載のデュアルバンド増幅器。
【請求項１５】
前記第１の増幅回路及び前記第２の増幅回路は入力インピーダンス整合回路及び出力インピーダンス整合回路を有し、
前記第１の増幅回路及び前記第２の増幅回路の前記入力インピーダンス整合回路及び前記出力インピーダンス整合回路がそれぞれの第１の周波数帯及び第２の周波数帯において最適信号入出力特性を実現するトランジスタの信号源インピーダンス及び負荷インピーダンスを備えた
ことを特徴とする請求項３〜１４の何れか１項に記載のデュアルバンド増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、次世代移動体通信システムの送信電力増幅器に関し、特に、コグニティブ無線など周波数の高度利用が進む次世代移動体通信システムに必要となる複数帯域バンドに対応可能な無線通信機用の送信電力増幅器に関する。
【背景技術】
【０００２】
近年、移動体通信・無線ＬＡＮの高度化や既存システムの効率化を目指すコグニティブ無線などの通信システムの高度化に伴って、複数の通信方式や複数の信号周波数帯域に対応する要求が高くなり、無線通信機器に対して、複数の通信方式、複数の信号周波数帯域に対応する多周波帯信号を処理できるマルチバンド(Multi-band)技術への要求が高くなっている。
【０００３】
無線機器のマルチバンド化は、周波数帯の異なる単一信号周波数帯を処理する送信機及び受信機を複数台備えて切り替えを行う従来型タイプに加えて、小型化を目指して、単一の受信機あるいは送信機により複数の周波数帯信号を処理するタイプの研究開発が進められている。後者は、受信機及び送信機を構成するフィルタ、ミキサ、増幅器などを複数の周波数帯に対応できるように構成している。そして、同時に一周波数帯信号のみを処理するタイプから、同時に複数周波数帯信号を処理するタイプへの要求へと進んでいる。
【０００４】
こうした中、特に無線機器の要である送信電力増幅器のマルチバンド化が最も大きな課題となっているが、複数の周波数帯信号の帯域を切り替えて増幅するタイプは、複数の周波数帯を同時に増幅できない。しかし、将来の移動通信体システムにおいて周波数高度利用技術の重要性が増すとともに、複数の周波数帯信号を同時(concurrent)に増幅するコンカレント型マルチバンド電力増幅器はキーテクノロジになると思われる。
【０００５】
まず従来は、非特許文献１に記されているように、コンカレント型増幅器は当初低雑音増幅器の取り組みに始まった。その後、コンカレント型電力増幅器の研究開発への取り組みが始まり、単一のトランジスタに対して複数周波帯での複数のインピーダンス整合条件を実現する複数整合型などの研究開発が盛んになり、これまでに多くの報告がある。例えば、特許文献以外の文献としては、非特許文献２、非特許文献３等がある。また、関連する特許文献としては、特許文献１、２、３、４等が挙げられる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】H. Hashemi et al., Concurrent multiband low-noise amplifiers-theory, design, and applications (Invited paper),” IEEE Trans. Microwave Theory and Techniques, vol.50, no.1, pp.288-301, Jan. 2002.
【非特許文献２】K. Uchida et al., “Dual-band GaAs FET power amplifier with two-frequency matching circuits,” Proc. of Asia-Pacific Microwave Conference, pp.197-200, Dec, 2005.
【非特許文献３】S. Hun Ji et al., “Concurrent dual-band class-E power amplifier using composite right/left-handed transmission linens,” IEEE Trans. Microwave Theory and Techniques, vol.55, no.6, pp.1341-1347, June 2007.
【非特許文献４】P. Colantonio et al., “simultaneous dual-band high efficiency harmonic tuned power amplifier in GaN technology,” Proc. European Microwave Integrated Circuits Conference, pp.127-130, Oct. 2007.
【特許文献】
【０００７】
【特許文献１】特開平１１−２３４１４８号公報
【特許文献２】特開２００８−１５４２３３号公報
【特許文献３】特開２０１０−２００３１０号公報
【特許文献４】特開２０１３−１４３７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のタイプの増幅器は入力及び出力インピーダンス整合回路の設計において、同時に複数の整合条件を満たす必要があり、回路構成が複雑で素子数が多くなるという問題があった。そのために、設計精度を上げることが容易ではなく、回路損失も大きなものであった。
【０００９】
また従来は、１つのトランジスタに複数の周波数信号を入力するため、単一の周波数信号を入力した場合に比べて、信号入力電力に対して信号出力電力の飽和が早くなり、かつ、ひずみ特性の劣化が大きいという大きな問題を生じていた。
【００１０】
本出願に係る発明は、上記のような課題を解決するためになされたものであり、その目的とするところは、単一のトランジスタを同時共通に使用することにより発生する問題を解決して、回路設計の容易化と良好な電力増幅特性を実現するコンカレント型マルチバンド電力増幅器を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため本出願に係る第１の発明は、一例を図１Ａ、図１Ｂに示すと、複数(Ｎ：Ｎは２以上の自然数)の周波数帯域の信号をそれぞれ独立に増幅する複数個(Ｎ)のトランジスタ増幅回路１０、２０、・・・５０、７０により構成して、同時(concurrent)に複数周波数帯（multiband）の信号を増幅するコンカレント型マルチバンド増幅器を提供する。第ｎ（ｎ＝１〜Ｎのいずれか）の増幅回路５０は、第ｎ以外の周波数帯信号を阻止する回路５２、５３を備えて、第ｎの周波数帯の信号を増幅出力する。
第ｎのトランジスタ増幅回路５０は、各該当周波数帯に対して、入力結合部及び出力結合部に備えた第ｎ以外の周波数帯を阻止する回路５２、５３を含めて増幅素子であるトランジスタに対する入力及び出力インピーダンス整合回路を設計する。これにより、各該当周波数帯に対して最適特性を実現することができる。
本発明によれば、複数の周波数帯の信号が単一の増幅回路により同時増幅されることは無いため、単一トランジスタにより増幅される場合の先に述べた問題を生じることは無く、特に、高効率かつ低ひずみのマルチバンド電力増幅器を実現できる。
【００１２】
さらに、本出願に係る第２の発明は、上記第１の発明において、各増幅回路は入力インピーダンス整合回路及び出力インピーダンス整合回路を有し、
第ｎの増幅回路の入力インピーダンス整合回路及び出力インピーダンス整合回路が第ｎの周波数帯において最適信号入出力特性を実現するトランジスタの信号源インピーダンス及び負荷インピーダンスを備えた
ことを特徴とするマルチバンド増幅器である。
【００１３】
また、本出願に係る第３の発明は、一例を図２に示すと、第１及び第２の周波数帯の信号を同時に増幅するデュアルバンド増幅器であって、前記第１の周波数帯の信号を増幅する第１の増幅回路３０及び前記第２の周波数帯の信号を増幅する第２の増幅回路４０を備えており、
前記第１の増幅回路３０はその信号入力結合部及び出力結合部に第２の周波数帯の信号を阻止する第２周波数帯阻止回路３２、３３を備え、
前記第２の増幅回路４０はその信号入力結合部及び出力結合部に第１の周波数帯の信号を阻止する第１周波数帯阻止回路４２、４３を備えた
ことを特徴とするデュアルバンド増幅器である。
【００１４】
さらに、本出願に係る第４の発明は、一例を図４に示すと、上記第２の発明において、
前記第１の増幅回路３０はその信号入力結合部及び出力結合部に、並列共振周波数が第２の周波数帯にある回路３６、３７を直列に備えることにより前記第２周波数帯阻止回路を構成し、
前記第２の増幅回路４０はその信号入力結合部及び出力結合部に、並列共振周波数が第１の周波数帯にある回路４６、４７を直列に備えることにより前記第１周波数帯阻止回路を構成した
ことを特徴とするデュアルバンド増幅器である。
【００１５】
また、本出願に係る第５の発明は、一例を図５に示すと、上記第２の発明において、
第１の増幅回路３０Ａはその信号入力結合部及び出力結合部に、並列共振周波数が第２の周波数帯にある回路３６、３７を直列に備え、かつ、該回路３６、３７の第１の周波数帯における直列リアクタンス成分を第１の周波数帯において打ち消す直列に挿入された回路素子３６１、３７１を備えることにより第２周波数帯阻止回路３６Ａ、３７Ａを構成し、
第２の増幅回路４０Ａはその信号入力結合部及び出力結合部に、並列共振周波数が第1の周波数帯にある回路４６、４７を直列に備え、かつ、該回路４６、４７の第２の周波数帯における直列リアクタンス成分を第２の周波数帯において打ち消す直列に挿入された回路素子４６１、４７１を備えることにより第１周波数帯阻止回路４６Ａ、４７Ａを構成した
ことを特徴とするデュアルバンド増幅器である。
【００１６】
さらに、本出願に係る第６の発明は、上記第３又は第４の発明において、
並列共振周波数が第２の周波数帯にある回路３６、３７及び並列共振周波数が第１の周波数帯にある回路４６、４７を、並列に接続されたインダクタ及びキャパシタにより構成した
ことを特徴とするデュアルバンド増幅器である。
【００１７】
また、本出願に係る第７の発明は、一例を図６に示すと、上記第２の発明において、
前記第１の増幅回路３０はその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２、７４及び第２の周波数帯の信号を短絡する回路７３、７５からなる前記第２周波数帯阻止回路３２、３３を備え、
前記第２の増幅回路４０はその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２、８４及び第１の周波数帯の信号を短絡する回路８３、８５からなる前記第１周波数帯阻止回路４２、４３を備えた
ことを特徴とするデュアルバンド増幅器である。
【００１８】
さらに、本出願に係る第８の発明は、一例を図７に示すと、上記第２の発明において、
前記第１の増幅回路３０Ｂはその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２、７４及び第２の周波数帯の信号を短絡する回路７３、７５、該短絡する回路７３、７５の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路３８、３９からなる第２周波数帯阻止回路３２１、３３１を備え、
前記第２の増幅回路４０Ｂはその信号入力結合部及び出力結合部に、特性インピーダンスが５０Ωで第1の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２、８４及び第１の周波数帯の信号を短絡する回路８３、８５、該短絡する回路８３、８５の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路４８、４９からなる第１周波数帯阻止回路４２１、４３１を備えた
ことを特徴とするデュアルバンド増幅器である。
【００１９】
また、本出願に係る第９の発明は、一例を図８に示すと、上記第６の発明において、
前記第１の増幅回路３０Ｃの信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路を先端開放の並列スタブ７３１、７５１により構成して、
前記第２の増幅回路４０Ｃの信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路を先端開放の並列スタブ８３１、８５１により構成したことを特徴とするデュアルバンド増幅器である。
【００２０】
さらに、本出願に係る第１０の発明は、一例を図９に示すと、上記第６の発明において、
前記第１の増幅回路３０Ｄの信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路７３２、７５２により構成し、
前記第２の増幅回路４０Ｄの信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路８３２、８５２により構成した
ことを特徴とするデュアルバンド増幅器である。
【００２１】
また、本出願に係る第１１の発明は、一例を図１０に示すと、上記第７の発明において、
前記第１の増幅回路３０Ｂの信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路７３１、７５１及び該回路７３１、７５１の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路３８１、３９１を先端開放あるいは先端短絡の並列スタブにより構成し、
前記第２の増幅回路４０Ｂの信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路８３１、８５１及び該回路８３１、８５１の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路４８１、４９１を先端開放あるいは先端短絡の並列スタブにより構成した
ことを特徴とするデュアルバンド増幅器である。
【００２２】
さらに、本出願に係る第１２の発明は、一例を図１１に示すと、上記第７の発明において、
前記第１の増幅回路３０Ｂの信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路７３１、７５１を先端開放の並列スタブにより構成し、該回路７３１、７５１の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路３８２、３９２をインダクタにより構成し、
前記第２の増幅回路４０Ｂの信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路８３１、８５１を先端開放の並列スタブにより構成し、該回路８３１、８５１の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路４８２、４９２をキャパシタにより構成した
ことを特徴とするデュアルバンド増幅器である。
【００２３】
また、本出願に係る第１３の発明は、一例を図１２に示すと、上記第７の発明において、
前記第１の増幅回路３０Ｂの信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路７３２、７５２により構成して、該回路７３２、７５２の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路３８３、３９３をインダクタにより構成し、
前記第２の増幅回路４０Ｂの信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路８３２、８５２により構成して、該回路８３２、８５２の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路４８３、４９３をキャパシタにより構成した
ことを特徴とするデュアルバンド増幅器である。
【００２４】
さらに、本出願に係る第１４の発明は、一例を図１３に示すと、上記第７の発明において、
前記第１の増幅回路３０Ｂの信号入力結合部及び出力結合部に設けられた、前記第２の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路７３２、７５２により構成し、該回路７３２、７５２の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路を先端開放あるいは先端短絡の並列スタブ３８４、３９４により構成し、
前記第２の増幅回路４０Ｂの信号入力結合部及び出力結合部に設けられた、前記第１の周波数帯の信号を短絡する回路をインダクタ及びキャパシタの直列共振回路８３２、８５２により構成し、該回路８３２、８５２の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路を先端開放あるいは先端短絡の並列スタブ４８４、４９４により構成した
ことを特徴とするデュアルバンド増幅器である。
【００２５】
また、本出願に係る第１５の発明は、上記第２〜１３の何れか１つの発明において、第１及び第２の増幅回路は入力インピーダンス整合回路３４、４４及び出力インピーダンス整合回路３５、４５を有し、
第１及び第２の増幅回路の入力インピーダンス整合回路３４、４４及び出力インピーダンス整合回路３５、４５がそれぞれの第１及び第２の周波数帯において最適信号入出力特性を実現するトランジスタの信号源インピーダンス及び負荷インピーダンスを備えた
ことを特徴とするデュアルバンド増幅器である。
【００２６】
本発明によれば、単一のトランジスタを同時共通（concurrent）に使用することにより発生するトランジスタの入出力インピーダンス整合回路の構成及びその設計の複雑化、回路損失の増大、同時共通増幅による非線形性の影響の増大による出力電力飽和特性及びひずみ特性の劣化などを解決して、各増幅回路の独立設計が可能となる。その結果、設計精度の向上、出力電力飽和特性劣化の抑制、及びひずみ特性増大の抑制を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態によるマルチバンド増幅器の構成を示す図である。図１Ａは概略構成図であり、図１Ｂは回路の一例の模式図である。
【図２】本発明の第２実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図３】本発明のデュアルバンド増幅器の２周波数ｆ１およびｆ２信号の同時増幅特性の例を示す図である。図３Ａは、入力電力に対する出力電力Ｐｏｕｔ、入力電力に対する電力付加効率ＰＡＥ、ドレイン効率ηＤを示し、図３Ｂは、各周波数の出力電力スペクトラムを示す。
【図４】本発明の第３実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図５】本発明の第４実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図６】本発明の第６実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図７】本発明の第７実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図８】本発明の第８実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図９】本発明の第９実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図１０】本発明の第１０実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図１１】本発明の第１１実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図１２】本発明の第１２実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【図１３】本発明の第１３実施形態による増幅器の構成を示す概略図であり、２個の増幅回路から成るデュアルバンド増幅器を示す回路模式図である。
【発明を実施するための形態】
【００２８】
以下、図面を用いて本発明の実施の形態について説明する。なお、発明の理解のために実施の形態として、第２実施形態以降では、デュアルバンド増幅器を例に簡潔に説明しているが、各実施の形態を組み合わせて利用することもでき、また、第２実施形態以降の構成は、第１実施形態に示すマルチバンド増幅器に適用することもできる。
【００２９】
［第１実施形態］
図１は、本発明の第１実施形態によるマルチバンド増幅器の構成を示す概略図である。本実施の形態におけるマルチバンド増幅器は、第１から第Ｎ（Ｎは２以上の自然数）の複数の周波数帯の信号を同時に増幅するマルチバンド増幅器である。
【００３０】
本発明の第１実施形態のマルチバンド増幅器は、図１Ａに示すように、信号入力端子１及び信号出力端子２を備える。マルチバンド増幅器は、各周波数帯の信号に対応させて、第１から第Ｎの複数の増幅回路１０、２０、・・・５０、・・・７０を有する。ここでは、Ｎは２以上の自然数である。各増幅回路はＦＥＴ(Field Effect Transistor)からなる「トランジスタ増幅回路」であるが、以下、単に「増幅回路」と略記する。
第１の増幅回路１０は、増幅回路１０の入力側にあたる入力結合部に第１周波数帯以外の周波数帯信号を阻止する入力側阻止回路１２を備える。また、増幅回路１０は、増幅回路１０の出力側にあたる出力結合部に第１周波数帯以外の周波数帯信号を阻止する出力側阻止回路１３を備える。
【００３１】
第２の増幅回路２０はその入力結合部及び出力結合部に、第２周波数帯以外の周波数帯信号を阻止する入力側阻止回路２２及び出力側阻止回路２３をそれぞれ備える。同様に、第ｎ（ｎ＝３〜（Ｎ−１））の増幅回路５０はその入力結合部及び出力結合部に、第ｎ周波数帯以外の周波数帯信号を阻止する入力側阻止回路５２及び出力側阻止回路５３をそれぞれ備える。第Ｎの増幅回路７０はその入力結合部及び出力結合部に、第Ｎ周波数帯以外の周波数帯信号を阻止する入力側阻止回路７２及び出力側阻止回路７３をそれぞれ備える。
【００３２】
図１において、信号入力端子１からマルチバンド増幅器に加えられた第１ないし第Ｎの多周波数帯信号は、入力側阻止回路１２により第１周波数帯以外の周波数帯信号が阻止され、第１の周波数帯信号のみが増幅回路１０に入力される。増幅回路１０で増幅された第１の周波数帯信号は出力側阻止回路１３を通って信号出力端子２から出力される。
【００３３】
また、信号入力端子１からマルチバンド増幅器に加えられた多周波数帯信号は、入力側阻止回路２２により第２周波数帯以外の周波数帯信号が阻止され、第２の周波数帯信号のみが増幅回路２０に入力される。増幅回路２０で増幅された第２の周波数帯信号は出力側阻止回路２３を通って信号出力端子２から出力される。
以下同様に、第ｎ(ｎ＝３〜（Ｎ−１）)の周波数帯信号のみが増幅回路５０に入力され、増幅回路５０で増幅されて、信号出力端子２から出力される。また、第Ｎの周波数帯信号のみが増幅回路７０に入力され、増幅回路７０で増幅されて、信号出力端子２から出力される。なお、増幅回路１０、２０・・・５０、・・・７０で増幅された第１ないし第Ｎ周波数帯の多周波数帯信号は、合成されて信号出力端子２から出力される。
【００３４】
なお、本実施形態の各増幅回路の増幅素子をトランジスタで構成した場合、トランジスタの増幅動作は特定のモード（Ａ級、Ｂ級、Ｃ級、Ｆ級、逆Ｆ級、Ｅ級、高調波リアクタンス終端増幅器、ドハティ増幅器など）に限定しない。また、各増幅回路は、一段構成の増幅回路に限るものではなく、多段構成の増幅回路であっても良い。各増幅回路をトランジスタで多段構成した場合、各周波数帯の増幅回路の段数は、必ずしも同一である必要はない。また、各周波数帯信号用の増幅回路は、他の周波数帯用増幅回路とは独立に構成してもよく、かつそれぞれの特性を独立に設計してよいことは言うまでもない。
【００３５】
各増幅回路は、増幅素子であるＦＥＴと、ＦＥＴの入力側に配置された入力インピーダンス整合回路と、ＦＥＴの出力側に配置された出力インピーダンス整合回路を備えている。例えば第ｎの増幅回路５０に備えられた入力インピーダンス整合回路及び出力インピーダンス整合回路は、第ｎ周波数帯以外の周波数帯信号を阻止する入力側阻止回路５２及び出力側阻止回路５３を含めて、増幅素子であるトランジスタに対する入力インピーダンス整合及び出力インピーダンス整合をする。
【００３６】
具体的には、入力インピーダンス整合回路を、ＦＥＴから信号源側を見たときのインピーダンスが、ＦＥＴの最大付加電力効率を実現するＦＥＴの信号源インピーダンスＺＳＴ１になるように設計する。また、出力インピーダンス整合回路を、ＦＥＴから負荷側を見たときのインピーダンスが、ＦＥＴの最大付加電力効率を実現するＦＥＴの負荷インピーダンスＺＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路及び出力インピーダンス整合回路は、入力側阻止回路５２及び出力側阻止回路５３をそれぞれ増幅回路５０から見た信号源インピーダンスＺＳ１及び負荷インピーダンスＺＬ１を、ＦＥＴの最大付加電力効率を実現するＦＥＴの信号源インピーダンスＺＳＴ１及び負荷インピーダンスＺＬＴ１にそれぞれ変換する機能を果たす。これにより、各該当周波数帯に対して最適特性を実現することができる。
【００３７】
図１Ｂは、ＦＥＴの入力側に入力インピーダンス整合回路を配置し、ＦＥＴの出力側に出力インピーダンス整合回路を配置した例を示す。
第１の増幅回路１０は、増幅素子であるＦＥＴ１１を備え、ＦＥＴ１１の第１周波数帯信号に対する入力インピーダンス整合及びその第２高調波に対するリアクタンス終端を実現する入力インピーダンス整合回路１４が配置される。また、第１の増幅回路１０は、ＦＥＴ１１の第１周波数帯信号に対する出力インピーダンス整合及びその第２及び第３高調波に対するリアクタンス終端を実現する出力インピーダンス整合回路１５が配置される。なお、入力インピーダンス整合回路１４が第２高調波に対するリアクタンス終端を行い、出力インピーダンス整合回路１５が第２及び第３高調波に対するリアクタンス終端を行うのは一例であり、それぞれより高い高調波までリアクタンス終端を行うようにしてもよい。
同様に、その他の増幅回路２０、５０、７０は、増幅素子であるＦＥＴ２１、５１、７１を備え、それぞれのＦＥＴ２１、５１、７１の前段に、入力インピーダンス整合回路１４と同様の構成の入力インピーダンス整合回路２４、５４、７４が配置される。また、それぞれのＦＥＴ２１、５１、７１の後段に、出力インピーダンス整合回路１５と同様の構成の出力インピーダンス整合回路２５、５５、７５が配置されている。
【００３８】
それぞれの入力インピーダンス整合回路１４、２４、５４、７４は、ＦＥＴ１１、２１、５１、７１から信号源側を見たときのインピーダンスが、ＦＥＴ１１、２１、５１、７１の最大付加電力効率を実現するＦＥＴ１１、２１、５１、７１の信号源インピーダンスＺＳＴ１になるように設計される。また、それぞれの出力インピーダンス整合回路１５、２５、５５、７５は、ＦＥＴ１１、２１、５１、７１から負荷側を見たときのインピーダンスが、ＦＥＴ１１、２１、５１、７１の最大付加電力効率を実現するＦＥＴ１１、２１、５１、７１の負荷インピーダンスＺＬＴ１になるように設計される。
なお、入力インピーダンス整合回路１４、２４、５４、７４と出力インピーダンス整合回路１５、２５、５５、７５は、例えばマイクロストリップ線路などの分布定数回路で形成される。
【００３９】
［第２実施形態］
図２は、本発明の第２実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図２に示すように、デュアルバンド増幅器は、信号入力端子３と信号出力端子４を備える。また、デュアルバンド増幅器は、２個の増幅回路３０、４０を有する。第１の増幅回路３０は、第１の増幅回路３０の入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２を備える。また、第１の増幅回路３０は、第１の増幅回路３０の出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３を備える。同様に、第２の増幅回路４０はその入力結合部及び出力結合部に、第１の周波数帯信号を阻止する入力側阻止回路４２及び出力側阻止回路４３をそれぞれ備える。
【００４０】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号は、第２の周波数帯信号を阻止する入力側阻止回路３２を介して第１の増幅回路３０に入力される。第１の増幅回路３０で増幅された第１の周波数帯信号は、第２の周波数帯信号を阻止する出力側阻止回路３３を通って信号出力端子４から出力される。このとき、信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２を見たインピーダンスは開放である。また、出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３を見たインピーダンスも開放になる。
【００４１】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号は、第１の周波数帯信号を阻止する入力側阻止回路４２を介して第２の増幅回路４０に入力され増幅される。そして、第２の周波数帯信号は、第１の周波数帯信号を阻止する出力側阻止回路４３を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２及び出力側阻止回路４３をそれぞれ見たインピーダンスは開放である。
【００４２】
第１の増幅回路３０は、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４と、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５を備える。入力インピーダンス整合回路３４及び出力インピーダンス整合回路３５は、第２の周波数帯信号を阻止する入力側阻止回路３２及び出力側阻止回路３３を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【００４３】
具体的には、入力インピーダンス整合回路３４を、ＦＥＴ３１から信号源側を見たときのインピーダンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源インピーダンスＺＳＴ１になるように設計する。また、出力インピーダンス整合回路３５を、ＦＥＴ３１から負荷側を見たときのインピーダンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷インピーダンスＺＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４及び出力インピーダンス整合回路３５は、入力側阻止回路３２及び出力側阻止回路３３をそれぞれ第１の増幅回路３０から見た信号源インピーダンスＺＳ１及び負荷インピーダンスＺＬ１を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源インピーダンスＺＳＴ１及び負荷インピーダンスＺＬＴ１にそれぞれ変換する機能を果たす。
【００４４】
第２の増幅回路４０は、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４と、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５を備える。入力インピーダンス整合回路４４及び出力インピーダンス整合回路４５は、第１の周波数帯信号を阻止する入力側阻止回路４２及び出力側阻止回路４３をそれぞれ増幅回路４０から見た信号源インピーダンスＺＳ２及び負荷インピーダンスＺＬ２を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源インピーダンスＺＳＴ２及び負荷インピーダンスＺＬＴ２にそれぞれ変換する。
【００４５】
このように周波数阻止回路及び増幅回路のインピーダンス整合回路を設計することにより、各周波数帯信号に対して最大付加電力効率特性を実現する同時デュアルバンド電力増幅器を得ることができる。また、各周波数帯信号を増幅する増幅回路は、前記したように独立に整合回路を設計できるため、ＦＥＴの種類やゲート幅を自由に選択でき、かつ電力効率や出力電力に関して最適設計の精度が高くなり、高効率電力特性の達成が容易となる。さらに、本発明の増幅器は各周波数帯信号が独立した増幅回路により増幅されるため、異なる周波数帯信号間の相互変調や混変調などのひずみを発生しない。
なお、本実施例はトランジスタ1段増幅回路について説明したが、増幅回路を多段構成にした場合も含むことは言うまでもない。また、トランジスタの増幅動作は、特定のモード（Ａ級、Ｂ級、Ｃ級、Ｆ級、逆Ｆ級、Ｅ級、高周波リアクタンス終端増幅器、ドハティ増幅器など）に限定されない。
【００４６】
ここで、第３実施形態による、２つの周波数信号（ｆ１，ｆ２）を同時に増幅したデュアルバンド増幅器の特性として、入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）Ｐｏｕｔと、入力電力（ｄＢｍ）に対する電力付加効率ＰＡＥ（Power Added Efficiency）（％）及びドレイン効率η（％）について、図３を参照して説明する。
第１の増幅回路３０は、第１の周波数帯信号（ｆ１）を増幅し、第２の増幅回路４０は、第２の周波数帯信号（ｆ２）を増幅する。ここで、第１の周波数帯信号（ｆ１）は４．５ＧＨｚとし、第２の周波数帯信号（ｆ２）は８．５ＧＨｚとしている。
図３Ａは、第１の周波数帯信号（ｆ１）の出力電力Ｐｏｕｔ（ｆ１）と第２の周波数帯信号（ｆ２）の出力電力Ｐｏｕｔ（ｆ２）、第１の周波数帯信号（ｆ１）の電力付加効率ＰＡＥ（ｆ１）と第２の周波数帯信号（ｆ２）の電力付加効率ＰＡＥ（ｆ２）、及び第１の周波数帯信号（ｆ１）のドレイン効率ηＤ（ｆ１）と第２の周波数帯信号（ｆ２）のドレイン効率ηＤ（ｆ２）を示す。図３Ａにおいて、実線は、第１の周波数帯信号（ｆ１）の特性であり、破線は、第２の周波数帯信号（ｆ２）の特性である。
【００４７】
電力付加効率ＰＡＥ（ｆ１）、ＰＡＥ（ｆ２）は、［（出力電力Ｐｏｕｔ−入力電力Ｐｉｎ）／増幅器電力ＰＤＣ］から求まる。増幅器電力ＰＤＣは、増幅素子に供給される直流電力である。また、ドレイン効率ηＤ（ｆ１）、ηＤ（ｆ２）は、［出力電力Ｐｏｕｔ／増幅器電力ＰＤＣ］から求まる。
図３Ａから分かるように、入力電力Ｐｉｎに対する出力電力Ｐｏｕｔが、第１及び第２の周波数帯信号（ｆ１、ｆ２）で十分なレベルであり、かつ電力付加効率ＰＡＥ及びドレイン効率ηＤについても、良好な特性となっている。
【００４８】
図３Ｂは、出力電力（ｄＢｍ）に含まれる各周波数成分を示す。なお、図３Ｂでは、第１の周波数帯信号（ｆ１）の入力電力Ｐｉｎを２９ｄＢｍ、第２の周波数帯信号（ｆ２）の入力電力Ｐｉｎを３２ｄＢｍとして、出力電力（ｄＢｍ）スペクトラムを求めている。
図３Ｂから分かるように、第１の周波数ｆ１の高調波２ｆ１、３ｆ１、・・・が十分に抑制されており、第２の周波数ｆ２の高調波２ｆ２、・・・についても十分に抑制されている。また、［ｆ２−ｆ１］などの第１の周波数ｆ１と第２の周波数ｆ２の差の周波数成分についても、周波数ｆ１、ｆ２に比べて十分に小さく、相互変調歪についても十分に抑制されていることが分かる。
【００４９】
［第３実施形態］
図４は、本発明の第３実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図４において、図２と同一の構成からなる部分については、同一符号を付して説明を省略する。
【００５０】
第１の増幅回路３０は、第１の増幅回路３０の入力側にあたる入力結合部に、第２の周波数帯信号を阻止する入力側阻止回路３６を備える。入力側阻止回路３６は並列共振周波数が第２の周波数帯にある回路であり、増幅回路３０と直列に配置される。並列共振回路は、並列共振周波数でインピーダンスが開放に近くなるので、入力側阻止回路３６を第１の増幅回路３０と直列に配置することにより、第１の増幅回路３０への第２の周波数帯信号の入力が阻止される。
【００５１】
そして、第１の増幅回路３０は、第１の増幅回路３０の出力側にあたる出力結合部に、第２の周波数帯信号を阻止する出力側阻止回路３７を備える。出力側阻止回路３７も入力側阻止回路３６と同様に、並列共振周波数が第２の周波数帯にある回路であり、第１の増幅回路３０と直列に配置される。
【００５２】
同様に、第２の増幅回路４０はその入力結合部及び出力結合部に、第１の周波数帯信号を阻止する入力側阻止回路４６、及び出力側阻止回路４７をそれぞれ備える。
【００５３】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号は、入力側阻止回路３６を介して第１の増幅回路３０に入力される。第１の増幅回路３０で増幅された第１の周波数帯信号は、出力側阻止回路３７を通って信号出力端子４から出力される。信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３６を見たインピーダンスは開放である。また、出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３７を見たインピーダンスも開放になる。
【００５４】
デュアルバンド増幅器の信号入力端子３から加えられた２つの周波数帯信号のうち、第２の周波数帯信号は、第１の周波数帯信号を阻止する入力側阻止回路４６を介して第２の増幅回路４０に入力され、増幅される。そして、第２の周波数帯信号は、第１の周波数帯信号を阻止する出力側阻止回路４７を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４６及び出力側阻止回路４７をそれぞれ見たインピーダンスは開放である。
【００５５】
第１の増幅回路３０は、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４と、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５を備える。入力インピーダンス整合回路３４及び出力インピーダンス整合回路３５は、第２の周波数帯信号を阻止する入力側阻止回路３６及び出力側阻止回路３７を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【００５６】
具体的には、入力インピーダンス整合回路３４を、ＦＥＴ３１から信号源側を見たときのインピーダンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源インピーダンスＺＳＴ１になるように設計する。また、出力インピーダンス整合回路３５を、ＦＥＴ３１から負荷側を見たときのインピーダンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷インピーダンスＺＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４及び出力インピーダンス整合回路３５は、入力側阻止回路３６及び出力側阻止回路３７をそれぞれ第１の増幅回路３０から見た信号源インピーダンスＺＳ１及び負荷インピーダンスＺＬ１を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源インピーダンスＺＳＴ１及び負荷インピーダンスＺＬＴ１にそれぞれ変換する機能を果たす。
【００５７】
第２の増幅回路４０は、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４と、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５を備える。入力インピーダンス整合回路４４及び出力インピーダンス整合回路４５は、第１の周波数帯信号を阻止する入力側阻止回路４６及び出力側阻止回路４７をそれぞれ増幅回路４０から見た信号源インピーダンスＺＳ２及び負荷インピーダンスＺＬ２を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源インピーダンスＺＳＴ２及び負荷インピーダンスＺＬＴ２にそれぞれ変換する。
【００５８】
このように周波数阻止回路及び増幅回路のインピーダンス整合回路を設計することにより、各周波数帯信号に対して最大付加電力効率特性を実現する同時デュアルバンド電力増幅器を得ることができる。
【００５９】
［第４実施形態］
図５は、本発明の第４実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図５において、図２と同一の構成からなる部分については、同一符号を付して説明を省略する。
なお、図５以降の各図において、増幅回路３０Ａ、４０Ａなどのように、末尾にＡ、Ｂ、Ｃ、またはＤの符号を付す回路は、元の回路（増幅回路３０、４０など）と同一の構成でない場合があるために区別して示す。
【００６０】
デュアルバンド増幅器は、２個の増幅回路３０Ａ、４０Ａを有する。第１の増幅回路３０Ａは、第１の増幅回路３０Ａの入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路５７を備える。入力側阻止回路５７は、並列共振周波数が第２の周波数帯にある入力側阻止回路３６と、入力側阻止回路３６の第１の周波数帯における直列リアクタンス成分を第１の周波数帯において打ち消す回路素子５６を有する。入力側阻止回路３６と回路素子５６は直列に配置されて、入力側阻止回路５７を構成する。
【００６１】
そして、第１の増幅回路３０Ａは、第１の増幅回路３０Ａの出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路５９を備える。出力側阻止回路５９は、並列共振周波数が第２の周波数帯にある出力側阻止回路３７と、出力側阻止回路３７の第１の周波数帯における直列リアクタンス成分を第１の周波数帯において打ち消す回路素子５８を有する。出力側阻止回路３７と回路素子５８は直列に配置されて、出力側阻止回路５９を構成する。
【００６２】
同様に、第２の増幅回路４０Ａは、第２の増幅回路４０Ａの入力側にあたる入力結合部に第１の周波数帯信号を阻止する入力側阻止回路６７を備える。入力側阻止回路６７は、並列共振周波数が第１の周波数帯にある入力側阻止回路４６と、入力側阻止回路４６の第２の周波数帯における直列リアクタンス成分を第２の周波数帯において打ち消す回路素子６６を有する。入力側阻止回路４６と回路素子６６は直列に配置されて、入力側阻止回路６７を構成する。
【００６３】
また、第２の増幅回路４０Ａは、第２の増幅回路６０の出力側にあたる出力結合部に第１の周波数帯信号を阻止する出力側阻止回路６９を備える。出力側阻止回路６９は、並列共振周波数が第１の周波数帯にある出力側阻止回路４７と、出力側阻止回路４７の第２の周波数帯における直列リアクタンス成分を第２の周波数帯において打ち消す回路素子６８を有する。出力側阻止回路４７と回路素子６８は直列に配置されて、出力側阻止回路６９を構成する。
【００６４】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号は、入力側阻止回路５７を介して第１の増幅回路３０Ａに入力される。第１の増幅回路３０Ａで増幅された第１の周波数帯信号は、出力側阻止回路５９を通って信号出力端子４から出力される。信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路５７を見たインピーダンスは開放である。また、出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路５９を見たインピーダンスも開放になる。
【００６５】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号は、第１の周波数帯信号を阻止する入力側阻止回路６７を介して第２の増幅回路４０Ａに入力され、増幅される。そして、この第２の周波数帯信号は、第１の周波数帯信号を阻止する出力側阻止回路６９を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び信号出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路６７及び出力側阻止回路６９をそれぞれ見たインピーダンスは開放である。
【００６６】
第１の増幅回路３０Ａは、増幅素子であるＦＥＴ５１と、ＦＥＴ５１の入力側に配置された入力インピーダンス整合回路５４と、ＦＥＴ５１の出力側に配置された出力インピーダンス整合回路５５を備える。入力インピーダンス整合回路５４及び出力インピーダンス整合回路５５は、第２の周波数帯信号を阻止する入力側阻止回路５７及び出力側阻止回路５９を含めて、増幅素子であるトランジスタＦＥＴ５１に対する入力及び出力インピーダンス整合をする。
【００６７】
具体的には、入力インピーダンス整合回路５４を、ＦＥＴ５１から信号源側を見たときのインピーダンスが、ＦＥＴ５１の最大付加電力効率を実現するＦＥＴ５１の信号源インピーダンスＺＳＴ１になるように設計する。また、出力インピーダンス整合回路５５を、ＦＥＴ５１から負荷側を見たときのインピーダンスが、ＦＥＴ５１の最大付加電力効率を実現するＦＥＴ５１の負荷インピーダンスＺＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路５４及び出力インピーダンス整合回路５５は、入力側阻止回路５７及び出力側阻止回路５９をそれぞれ第１の増幅回路３０Ａから見た信号源インピーダンスＺＳ１及び負荷インピーダンスＺＬ１を、ＦＥＴ５１の最大付加電力効率を実現するＦＥＴ５１の信号源インピーダンスＺＳＴ１及び負荷インピーダンスＺＬＴ１にそれぞれ変換する機能を果たす。ここで、第２の周波数帯信号を阻止する入力側阻止回路５７及び出力側阻止回路５９のリアクタンス成分は打ち消されているため、第１の増幅回路３０Ａから見た信号源インピーダンスＺＳ１及び負荷インピーダンスＺＬＴ１は５０Ωである。
【００６８】
第２の増幅回路４０Ａは、増幅素子であるＦＥＴ６１と、ＦＥＴ６１の入力側に配置された入力インピーダンス整合回路６４と、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路６５を備える。入力インピーダンス整合回路６４及び出力インピーダンス整合回路６５は、第１の周波数帯信号を阻止する入力側阻止回路６７及び出力側阻止回路６９をそれぞれ第２の増幅回路４０Ａから見た信号源インピーダンスＺＳ２及び負荷インピーダンスＺＬ２を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源インピーダンスＺＳＴ２及び負荷インピーダンスＺＬＴ２にそれぞれ変換する。ここで、第１の周波数帯信号を阻止する入力側阻止回路６７及び出力側阻止回路６９のリアクタンス成分は打ち消されているため、第２の増幅回路４０Ａから見た信号源インピーダンスＺＳ２及び負荷インピーダンスＺＬ２は５０Ωである。
【００６９】
本実施形態では、デュアルバンド増幅器を構成する２台の増幅回路のそれぞれの信号源インピーダンス及び負荷インピーダンスが、基準インピーダンスの５０Ωであるため、インピーダンス整合回路の設計及び評価が容易となり、高性能化に有利となる特徴を備えている。このように周波数阻止回路と、増幅回路のインピーダンス整合回路を設計することにより、各周波数帯信号に対して最大付加電力効率特性を実現する同時デュアルバンド電力増幅器を得ることができる。
【００７０】
［第５実施形態］
本発明の第５実施形態では、第３及び第４実施形態において、並列共振周波数が第２の周波数帯にある入力側阻止回路３６及び出力側阻止回路３７をそれぞれ、並列に接続されたインダクタ及びキャパシタにより構成した。また、並列共振周波数が第１の周波数帯にある入力側阻止回路４６及び出力側阻止回路４７をそれぞれ、並列に接続されたインダクタ及びキャパシタにより構成した。
【００７１】
［第６実施形態］
図６は、本発明の第６実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図６において、図２と同一の構成からなる部分については、同一符号を付して説明を省略する。
【００７２】
第１の増幅回路３０は、第１の増幅回路３０の入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２を備える。入力側阻止回路３２は、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２と、第２の周波数帯の信号を短絡する並列回路７３を有する。直列伝送線路７２は主線路に直列に接続され、並列回路７３は主線路に並列に接続されて、入力側阻止回路３２が構成される。
【００７３】
また、第１の増幅回路３０は、第１の増幅回路３０の出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３を備える。出力側阻止回路３３は、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７４と、第２の周波数帯の信号を短絡する並列回路７５を有する。直列伝送線路７４は主線路に直列に接続され、並列回路７５は主線路に並列に接続されて、出力側阻止回路３３が構成される。
【００７４】
同様に、第２の増幅回路４０は、第２の増幅回路４０の入力側にあたる入力結合部に第１の周波数帯信号を阻止する入力側阻止回路４２を備える。入力側阻止回路４２は、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２と、第１の周波数帯の信号を短絡する並列回路８３を有する。直列伝送線路８２は主線路に直列に接続され、並列回路８３は主線路に並列に接続されて、入力側阻止回路４２が構成される。
【００７５】
また、第２の増幅回路４０は、第２の増幅回路４０の出力側にあたる出力結合部に第１の周波数帯信号を阻止する出力側阻止回路４３を備える。出力側阻止回路４３は、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８４と、第１の周波数帯の信号を短絡する並列回路８５を有する。直列伝送線路８４は主線路に直列に接続され、並列回路８５は主線路に並列に接続されて、出力側阻止回路４３が構成される。
【００７６】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号は、入力側阻止回路３２を介して第１の増幅回路３０に入力される。そして、第１の増幅回路３０で増幅された第１の周波数帯信号は、出力側阻止回路３３を通って信号出力端子４から出力される。信号入力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２を見たインピーダンスは開放である。また、信号出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３を見たインピーダンスも開放になる。
【００７７】
デュアルバンド増幅器の信号入力３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号は、第１の周波数帯信号を阻止する入力側阻止回路４２を介して第２の増幅回路４０に入力され、増幅される。そして、第２の周波数帯信号は、第１の周波数帯信号を阻止する出力側阻止回路４３を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２及び出力側阻止回路４３をそれぞれ見たインピーダンスは開放である。
【００７８】
第１の増幅回路３０は、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４と、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５を備える。入力インピーダンス整合回路３４及び出力インピーダンス整合回路３５は、第２の周波数帯信号を阻止する入力側阻止回路３２及び出力側阻止回路３３を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【００７９】
具体的には、入力インピーダンス整合回路３４を、ＦＥＴ３１から信号源側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１になるように設計する。また、出力インピーダンス整合回路３５を、ＦＥＴ３１から負荷側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷アドミタンスＹＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４及び出力インピーダンス整合回路３５は、入力側阻止回路３２及び出力側阻止回路３３をそれぞれ第１の増幅回路３０から見た信号源アドミタンスＹＳ１及び負荷アドミタンスＹＬ１を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１及び負荷アドミタンスＹＬＴ１にそれぞれ変換する機能を果たす。
【００８０】
第２の増幅回路４０は、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４と、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５を備える。入力インピーダンス整合回路４４及び出力インピーダンス整合回路４５は、第１の周波数帯信号を阻止する入力側阻止回路４２及び出力側阻止回路４３をそれぞれ第２の増幅回路４０から見た信号源アドミタンスＹＳ２及び負荷アドミタンスＹＬ２を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源アドミタンスＹＳＴ２及び負荷アドミタンスＹＬＴ２にそれぞれ変換する。
【００８１】
なお、信号を短絡する並列回路７３、７５、８３、８５は先端開放の伝送線路、ラジアル線路、インダクタと容量素子の直列共振回路等、特定の回路・素子に限定されないことは言うまでもない。
【００８２】
このように周波数阻止回路及び増幅回路のインピーダンス整合回路を設計することにより、各周波数帯信号に対して最大付加電力効率特性を実現する同時デュアルバンド電力増幅器を得ることができる。
【００８３】
［第７実施形態］
図７は、本発明の第７実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図７において、図２と同一の構成からなる部分については、同一符号を付して説明を省略する。
【００８４】
第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２１を備える。入力側阻止回路３２１は、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２と、第２の周波数帯の信号を短絡する並列回路７３と、並列回路７３の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路３８（以下、「打消回路３８」という）を有する。直列伝送線路７２は主線路に直列に接続され、並列回路７３と打消回路３８は主線路に並列に接続されて、入力側阻止回路３２１が構成される。
【００８５】
また、第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３１を備える。出力側阻止回路３３１は、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７４と、第２の周波数帯の信号を短絡する並列回路７５と、並列回路７５の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す回路３９（以下、「打消回路３９」という）を有する。直列伝送線路７４は主線路に直列に接続され、並列回路７５と打消回路３９は主線路に並列に接続されて、出力側阻止回路３３１が構成される。
【００８６】
同様に、第２の増幅回路４０Ｂはその入力結合部に、第１の周波数帯信号を阻止する入力側阻止回路４２１を備える。入力側阻止回路４２１は、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２と、第１の周波数帯の信号を短絡する並列回路８３と、並列回路８３の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路４８（以下、「打消回路４８」という）を備える。
また、第２の増幅回路４０Ｂはその出力結合部に、第１の周波数帯信号を阻止する出力側阻止回路４３１を備える。この出力側阻止回路４３１は、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８４と、第１の周波数帯の信号を短絡する並列回路８５と、並列回路８５の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す回路４９（以下、「打消回路４９」という）を備える。
【００８７】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号は、入力側阻止回路３２１を介して第１の増幅回路３０Ｂに入力される。第１の増幅回路３０Ｂで増幅された第１の周波数帯信号は、出力側阻止回路３３１を通って信号出力端子４から出力される。信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２１を見たインピーダンスは開放である。また、信号出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３１を見たインピーダンスも開放となる。
【００８８】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号は、第１の周波数帯信号を阻止する入力側阻止回路４２１を介して第２の増幅回路４０Ｂに入力され、増幅される。そして、この第２の周波数帯信号は、第１の周波数帯信号を阻止する出力側阻止回路４３１を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び信号出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ見たインピーダンスは開放である。
【００８９】
第１の増幅回路３０Ｂは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｂと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｂを備える。入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、第２の周波数帯信号を阻止する入力側阻止回路３２１及び出力側阻止回路３３１を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【００９０】
具体的には、入力インピーダンス整合回路３４Ｂを、ＦＥＴ３１から信号源側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１になるように設計する。また、出力インピーダンス整合回路３５Ｂを、ＦＥＴ３１から負荷側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷アドミタンスＹＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、第２の周波数帯信号を阻止する入力側阻止回路３２１及び出力側阻止回路３３１をそれぞれ第１の増幅回路３０から見た信号源アドミタンスＹＳ１＝１／（５０Ω）及び負荷アドミタンスＹＬ１＝１／（５０Ω）を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１及び負荷アドミタンスＹＬＴ１にそれぞれ変換する機能を果たす。
【００９１】
第２の増幅回路４０Ｂは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｂと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｂを備える。入力インピーダンス整合回路４４Ｂ及び出力インピーダンス整合回路４５Ｂは、第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ第２の増幅回路４０から見た信号源アドミタンスＹＳ２＝１／(５０Ω)及び負荷アドミタンスＹＬ２＝１／(５０Ω)を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源アドミタンスＹＳＴ２及び負荷アドミタンスＹＬＴ２にそれぞれ変換する。本実施形態では、各増幅回路が見る信号源及び負荷インピーダンスが５０Ωであるため各増幅回路の設計及び評価が容易になるという特徴がある。
【００９２】
なお、信号を短絡する並列回路７３、７５、８３、８５は先端開放の伝送線路、ラジアル線路、インダクタと容量素子の直列共振回路等、特定の回路・素子に限定しないことは言うまでもない。また、サセプタンス成分を打ち消す打消回路３８、３９、４８、４９は伝送線路、ラジアル線路、インダクタ、容量素子等、特定の回路・素子に限定しないことは言うまでもない。
【００９３】
［第８実施形態］
図８は、本発明の第８実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図８において、図６と同一の構成からなる部分については、同一符号を付して説明を省略する。
【００９４】
第８実施形態は、周波数帯信号を阻止する入力側阻止回路３２Ｃ、４２Ｃ及び出力側阻止回路３３Ｃ、４３Ｃにおけるそれぞれの周波数信号を短絡する回路７３、７５、８３、８５を、先端開放の並列スタブ７３１、７５１、８３１、８５１により構成したことを特徴とする。
【００９５】
第２の周波数帯信号を阻止する入力側阻止回路３２Ｃ及び出力側阻止回路３３Ｃは、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２及び７４、及び第２の周波数帯信号において４分の１波長のストリップ線路構成の第２の周波数帯信号を短絡する先端開放の並列スタブ構成の回路７３１及び７５１から成る。
【００９６】
また、第１の周波数帯信号を阻止する入力側阻止回路４２Ｃ及び出力側阻止回路４３Ｃについても、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２及び８４、及び第１の周波数帯信号において４分の１波長のストリップ線路構成の第１の周波数帯信号を短絡する先端開放の並列スタブ構成の回路８３１及び８５１から成る。
【００９７】
入力側阻止回路３２Ｃに接続された第１の増幅回路３０Ｃは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｃと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｃを備える。出力インピーダンス整合回路３５Ｃが、出力側阻止回路３３Ｃに接続される。
入力側阻止回路４２Ｃに接続された第２の増幅回路４０Ｃは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｃと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｃを備える。出力インピーダンス整合回路４５Ｃが、出力側阻止回路４３Ｃに接続される。
なお、並列スタブはマイクロストリップ線路、コープレーナ線路、ラジアル線路等の特定の伝送線路に限定されないことは言うまでもない。
【００９８】
［第９実施形態］
図９は、本発明の第９実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図９において、図６と同一の構成からなる部分については、同一符号を付して説明を省略する。
【００９９】
第９実施形態は、周波数帯信号を阻止する入力側阻止回路３２Ｄ、４２Ｄ及び出力側阻止回路３３Ｄ、４３Ｄにおけるそれぞれの周波数信号を短絡する回路７３、７５、８３、８５を、インダクタ・キャパシタの直列回路７３２、７５２、８３２、８５２により構成したことを特徴とする。
【０１００】
第２の周波数帯信号を阻止する入力側阻止回路３２Ｄ及び出力側阻止回路３３Ｄは、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２及び７４、及び第２の周波数帯信号において直列共振短絡となるインダクタ・キャパシタの直列回路７３２及び７５２から成る。
【０１０１】
また、第１の周波数帯信号を阻止する入力側阻止回路４２Ｄ及び出力側阻止回路４３Ｄについても、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２及び８４、及び第１の周波数帯信号において直列共振短絡となるインダクタ・キャパシタの直列回路８３２及び８５２から成る。
入力側阻止回路３２Ｄに接続された第１の増幅回路３０Ｄは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｄと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｄを備える。出力インピーダンス整合回路３５Ｄが、出力側阻止回路３３Ｄに接続される。
入力側阻止回路４２Ｄに接続された第２の増幅回路４０Ｄは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｄと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｄを備える。出力インピーダンス整合回路４５Ｄが、出力側阻止回路４３Ｄに接続される。
【０１０２】
［第１０実施形態］
図１０は、本発明の第１０実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図１０において、図７と同一の構成からなる部分については、同一符号を付して説明を省略する。
【０１０３】
第１０実施形態は、図７に記載した周波数帯信号を阻止する入力側阻止回路３２１、４２１及び出力側阻止回路３３１、４３１におけるそれぞれの周波数信号を短絡する回路７３、７５、８３、８５を、先端開放の並列スタブ７３１、７５１、８３１、８５１により構成したことを特徴とする。
【０１０４】
第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２１を備える。入力側阻止回路３２１は、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７２と、第２の周波数帯の信号を短絡する並列スタブ７３１と、並列スタブ７３１の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ３８１を有する。直列伝送線路７２は主線路に直列に接続され、並列スタブ７３１と並列スタブ３８１は主線路に並列に接続されて、入力側阻止回路３２１が構成される。
【０１０５】
また、第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３１を備える。出力側阻止回路３３１は、特性インピーダンスが５０Ωで第２の周波数帯の信号に対して長さが４分の１波長の直列伝送線路７４と、第２の周波数帯の信号を短絡する並列スタブ７５１と、並列スタブ７５１の第１の周波数帯におけるサセプタンス成分を第１の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ３９１を有する。直列伝送線路７４は主線路に直列に接続され、並列スタブ７５１と並列スタブ３９１は主線路に並列に接続されて、出力側阻止回路３３１が構成される。
【０１０６】
同様に、第２の増幅回路４０Ｂはその入力結合部に、第１の周波数帯信号を阻止する入力側阻止回路４２１を備える。入力側阻止回路４２１は、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８２と、第１の周波数帯の信号を短絡する並列スタブ８３１と、並列スタブ８３１の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ４８１を備える。また、第２の増幅回路４０Ｂはその出力結合部に、第１の周波数帯信号を阻止する出力側阻止回路４３１を備える。出力側阻止回路４３１は、特性インピーダンスが５０Ωで第１の周波数帯の信号に対して長さが４分の１波長の直列伝送線路８４と、第１の周波数帯の信号を短絡する並列スタブ８５１と、並列スタブ８５１の第２の周波数帯におけるサセプタンス成分を第２の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ４９１を備える。
【０１０７】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号は、入力側阻止回路３２１を介して第１の増幅回路３０Ｂに入力される。第１の増幅回路３０Ｂで増幅された第１の周波数帯信号は、出力側阻止回路３３１を通って信号出力端子４から出力される。なお、信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２１を見たインピーダンスは開放である。また、出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３１を見たインピーダンスも開放になる。
【０１０８】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号は、第１の周波数帯信号を阻止する入力側阻止回路４２１を介して第２の増幅回路４０Ｂに入力され、増幅される。そして、この第２の周波数帯信号は、第１の周波数帯信号を阻止する出力側阻止回路４３１を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び信号出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ見たインピーダンスは開放である。
【０１０９】
第１の増幅回路３０Ｂは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｂと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｂを備える。入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、第２の周波数帯信号を阻止する入力側阻止回路３２１及び出力側阻止回路３３１を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【０１１０】
具体的には、入力インピーダンス整合回路３４Ｂを、ＦＥＴ３１から信号源側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１になるように設計する。また、出力インピーダンス整合回路３５Ｂを、ＦＥＴ３１から負荷側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷アドミタンスＹＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、入力側阻止回路３２１及び出力側阻止回路３３１をそれぞれ第１の増幅回路３０Ｂから見た信号源アドミタンスＹＳ１＝１／（５０Ω）及び負荷アドミタンスＹＬ１＝１／（５０Ω）を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１及び負荷アドミタンスＹＬＴ１にそれぞれ変換する機能を果たす。
【０１１１】
第２の増幅回路４０Ｂは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｂと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｂを備える。入力インピーダンス整合回路４４Ｂ及び出力インピーダンス整合回路４５Ｂは、第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ第２の増幅回路４０Ｂから見た信号源アドミタンスＹＳ２＝１／（５０Ω）及び負荷アドミタンスＹＬ２＝１／（５０Ω）を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源アドミタンスＹＳＴ２及び負荷アドミタンスＹＬＴ２にそれぞれ変換する。本実施形態では、各増幅回路から見る信号源及び負荷インピーダンスが５０Ωであるため各増幅回路の設計及び評価が容易になるという特徴がある。
【０１１２】
なお、信号を短絡する並列スタブ７３１、７５１、８３１、８５１は先端開放の伝送線路、ラジアル線路等、特定の線路構造に限定されないことは言うまでもない。また、サセプタンス成分を打ち消す並列スタブ３８１、３９１、４８１、４９１は先端開放あるいは先端短絡の伝送線路、マイクロストリップ線路、コープレーナ線路、ラジアル線路等の特定の線路構造に限定されないことは言うまでもない。
【０１１３】
［第１１実施形態］
図１１は、本発明の第１１実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図１１において、図７と同一の構成からなる部分については、同一符号を付して説明を省略する。
【０１１４】
第１１実施形態は、図７に記載した周波数帯信号を阻止する入力側阻止回路３２１、４２１及び出力側阻止回路３３１、４３１におけるそれぞれの周波数信号を短絡する回路７３、８３及び７５、８５を、先端開放の並列スタブ７３１、８３１及び７５１、８５１により構成したことを特徴とする。
【０１１５】
第1の増幅回路３０Ｂは、第１の増幅回路３０Ｂの入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２１を備える。入力側阻止回路３２１は、特性インピーダンスが５０Ωで第２の周波数帯信号ｆ２（ｆ２>ｆ１とする)に対して長さが４分の１波長の直列伝送線路７２と、第２の周波数帯の信号を短絡する並列スタブ７３１と、並列スタブ７３１の第1の周波数帯ｆ１におけるサセプタンス成分を第１の周波数帯において打ち消す並列インダクタ３８２を有する。直列伝送線路７２は直列に接続され、並列スタブ７３１と並列インダクタ３８２は並列に接続されて、入力側阻止回路３２１を構成する。
【０１１６】
また、第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３１を備える。出力側阻止回路３３１は、特性インピーダンスが５０Ωで第２の周波数帯信号に対して長さが４分の１波長の直列伝送線路７４と、第２の周波数帯の信号を短絡する並列スタブ７５１と、並列スタブ７５１の第１の周波数帯ｆ１におけるサセプタンス成分を第１の周波数帯において打ち消す並列インダクタ３９２を有する。直列伝送線路７４は直列に接続され、並列スタブ７５１と並列インダクタ３９２は並列に接続されて、出力側阻止回路３３１を構成する。
【０１１７】
第２の増幅回路４０Ｂはその入力結合部に、第1の周波数帯信号を阻止する入力側阻止回路４２１を備える。入力側阻止回路４２１は、特性インピーダンスが５０Ωで第１の周波数帯信号ｆ１（ｆ２>ｆ１とする)に対して長さが４分の１波長の直列伝送線路８２と、第１の周波数帯の信号を短絡する並列スタブ８３１と、並列スタブ８３１の第２の周波数帯ｆ２におけるサセプタンス成分を第２の周波数帯において打ち消す並列キャパシタ４８２を備える。また、第２の増幅回路４０Ｂはその出力結合部に、第１の周波数帯信号を阻止する出力側阻止回路４３１として、特性インピーダンスが５０Ωで第１の周波数帯信号ｆ１に対して長さが４分の１波長の直列伝送線路８４と、第１の周波数帯の信号を短絡する並列スタブ８５１と、並列スタブ８５１の第２の周波数帯ｆ２におけるサセプタンス成分を第２の周波数帯において打ち消す並列キャパシタ４８２を備える。
【０１１８】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号ｆ１は、入力側阻止回路３２１を介して第１の増幅回路３０Ｂに入力される。第１の増幅回路３０Ｂで増幅された第１の周波数帯信号は、出力側阻止回路３３１を通って信号出力端子４から出力される。信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２１を見たインピーダンスは開放である。また、信号出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３１を見たインピーダンスも開放になる。
【０１１９】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号ｆ２は、第１の周波数帯信号を阻止する入力側阻止回路４２１を介して第２の増幅回路４０Ｂに入力され、増幅される。この第２の周波数帯信号ｆ２は、第1の周波数帯信号を阻止する出力側阻止回路４３１を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び信号出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ見たインピーダンスは開放である。
【０１２０】
第１の増幅回路３０Ｂは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｂと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｂを備える。入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、第２の周波数帯信号を阻止する入力側阻止回路３２１及び出力側阻止回路３３１を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【０１２１】
具体的には、入力インピーダンス整合回路３４Ｂを、ＦＥＴ３１から信号源側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１になるように設計する。また、出力インピーダンス整合回路３５Ｂを、ＦＥＴ３１から負荷側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷アドミタンスＹＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、入力側阻止回路３２１及び出力側阻止回路３３１をそれぞれ第１の増幅回路３０Ｂから見た信号源アドミタンスＹＳ１＝１／(５０Ω)及び負荷アドミタンスＹＬ１＝１／(５０Ω)を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１及び負荷アドミタンスＹＬＴ１にそれぞれ変換する機能を果たす。
【０１２２】
第２の増幅回路４０Ｂは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｂと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｂを備える。入力インピーダンス整合回路４４Ｂ及び出力インピーダンス整合回路４５Ｂは、第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ増幅回路４０Ｂから見た信号源アドミタンスＹＳ２＝１／(５０Ω)及び負荷アドミタンスＹＬ２＝１／(５０Ω)を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源アドミタンスＹＳＴ２及び負荷アドミタンスＹＬＴ２にそれぞれ変換する。本実施形態では、各増幅回路が見る信号源及び負荷インピーダンスが５０Ωであるため各増幅回路の設計及び評価が容易になるという特徴がある。
【０１２３】
なお、信号を短絡する並列スタブ７３１、７５１、８３１、８５１は先端開放の伝送線路、マイクロストリップ線路、コープレーナ線路、ラジアル線路等の特定の線路構造に限定されないことは言うまでもない。
【０１２４】
［第１２実施形態］
図１２は、本発明の第１２実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図１２において、図７と同一の構成からなる部分については、同一符号を付して説明を省略する。
【０１２５】
第１２実施形態は、図７に記載した周波数帯信号を阻止する入力側阻止回路３２１、４２１及び出力側素子回路３３１、４３１におけるそれぞれの周波数信号を短絡する回路７３、８３及び７５、８５を、インダクタ・キャパシタの直列回路７３２、８３２及び７５２、８５２により構成したことを特徴とする。
【０１２６】
第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２１を備える。入力側阻止回路３２１は、特性インピーダンスが５０Ωで第２の周波数帯信号ｆ２（ｆ２>ｆ１とする)に対して長さが４分の１波長の直列伝送線路７２と、第２の周波数帯の信号を短絡するインダクタ及びキャパシタの直列回路７３２と、直列回路７３２の第１の周波数帯ｆ１におけるサセプタンス成分を第１の周波数帯において打ち消す並列インダクタ３８３を有する。直列伝送線路７２は直列に接続され、直列回路７３２と並列インダクタ３８３は並列に接続されて、入力側阻止回路３２１を構成する。
【０１２７】
また、第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３１を備える。出力側阻止回路３３１は、特性インピーダンスが５０Ωで第２の周波数帯信号ｆ２に対して長さが４分の１波長の直列伝送線路７４と、第２の周波数帯の信号を短絡するインダクタ及びキャパシタの直列回路７５２と、直列回路７５２の第１の周波数帯ｆ１におけるサセプタンス成分を第１の周波数帯において打ち消す並列インダクタ３９３を有する。直列伝送線路７４は直列に接続され、直列回路７５２と並列インダクタ３９３は並列に接続されて、出力側阻止回路３３１を構成する。
【０１２８】
第２の増幅回路４０Ｂはその入力結合部に、第１の周波数帯信号を阻止する入力側阻止回路４２１を備える。この入力側阻止回路４２１は、特性インピーダンスが５０Ωで第１の周波数帯信号ｆ１（ｆ２＞ｆ１とする)に対して長さが４分の１波長の直列伝送線路８２と、第１の周波数帯の信号を短絡するインダクタ・キャパシタの直列回路８３２と、直列回路８３２の第２の周波数帯ｆ２におけるサセプタンス成分を第２の周波数帯において打ち消す並列キャパシタ４８３を備える。また、第２の増幅回路４０Ｂはその出力結合部に、第1の周波数帯信号を阻止する出力側阻止回路４３１として、特性インピーダンスが５０Ωで第１の周波数帯信号ｆ１に対して長さが４分の１波長の直列伝送線路８４と、第1の周波数帯の信号を短絡するインダクタ・キャパシタの直列回路８５２と、直列回路８５２の第２の周波数帯ｆ２におけるサセプタンス成分を第２の周波数帯において打ち消す並列キャパシタ４８３を備える。
【０１２９】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号ｆ１は、入力側阻止回路３２１を介して第１の増幅回路３０Ｂに入力される。第１の増幅回路３０Ｂで増幅された第１の周波数帯信号は、出力側阻止回路３３１を通って信号出力端子４から出力される。信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２１を見たインピーダンスは開放である。また、信号出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３１を見たインピーダンスも開放になる。
【０１３０】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号ｆ２は、第１の周波数帯信号を阻止する入力側阻止回路４２１を介して第２の増幅回路４０Ｂに入力され、増幅される。この第２の周波数帯信号ｆ２は、第１の周波数帯信号を阻止する出力側阻止回路４３１を介してデュアルバンド増幅器の信号出力端子４から取り出される。信号入力端子３及び信号出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ見たインピーダンスは開放である。
【０１３１】
第１の増幅回路３０Ｂは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｂと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｂを備える。入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、第２の周波数帯信号を阻止する入力側阻止回路３２１及び出力側阻止回路３３１を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【０１３２】
具体的には、入力インピーダンス整合回路３４Ｂを、ＦＥＴ３１から信号源側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１になるように設計する。また、出力インピーダンス整合回路３５Ｂを、ＦＥＴ３１から負荷側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷アドミタンスＹＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、入力側阻止回路３２１及び出力側阻止回路３３１をそれぞれ第１の増幅回路３０Ｂから見た信号源アドミタンスＹＳ１＝１／(５０Ω)及び負荷アドミタンスＹＬ１＝１／(５０Ω)を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１及び負荷アドミタンスＹＬＴ１にそれぞれ変換する機能を果たす。
【０１３３】
第２の増幅回路４０Ｂは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｂと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｂを備える。入力インピーダンス整合回路４４Ｂ及び出力インピーダンス整合回路４５Ｂは、第1の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ第２の増幅回路４０Ｂから見た信号源アドミタンスＹＳ２＝１／(５０Ω)及び負荷アドミタンスＹＬ２＝１／(５０Ω)を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源アドミタンスＹＳＴ２及び負荷アドミタンスＹＬＴ２にそれぞれ変換する。本実施形態では、各増幅回路が見る信号源及び負荷インピーダンスが５０Ωであるため各増幅回路の設計及び評価が容易になるという特徴がある。
【０１３４】
［第１３実施形態］
図１３は、本発明の第１３実施形態による増幅器の構成を示す概略図であり、２個のトランジスタ増幅回路（以下、単に「増幅回路」と略記）から成るデュアルバンド増幅器を示す回路模式図である。図１３において、図７と同一の構成からなる部分については、同一符号を付して説明を省略する。
【０１３５】
第１３実施形態は、図７に記載した周波数帯信号を阻止する入力側阻止回路３２１、４２１及び出力側阻止回路３３１、４３１におけるそれぞれの周波数信号を短絡する回路７３、８３及び７５、８５を、インダクタ・キャパシタの直列回路７３２、８３２、及び７５２、８５２により構成したことを特徴とする。
【０１３６】
第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの入力側にあたる入力結合部に第２の周波数帯信号を阻止する入力側阻止回路３２１を備える。入力側阻止回路３２１は、特性インピーダンスが５０Ωで第２の周波数帯信号ｆ２（ｆ２＞ｆ１とする)に対して長さが４分の１波長の直列伝送線路７２と、第２の周波数帯の信号を短絡するインダクタ・キャパシタの直列回路７３２と、直列回路７３２の第１の周波数帯ｆ１におけるサセプタンス成分を第1の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ３８４を有する。直列伝送線路７２は主線路に直列に接続され、直列回路７３２と並列スタブ３８４は主線路に並列に接続されて、入力側阻止回路３２１を構成する。
【０１３７】
また、第１の増幅回路３０Ｂは、第１の増幅回路３０Ｂの出力側にあたる出力結合部に第２の周波数帯信号を阻止する出力側阻止回路３３１を備える。出力側阻止回路３３１は、特性インピーダンスが５０Ωで第２の周波数帯信号ｆ２に対して長さが４分の１波長の直列伝送線路７４と、第２の周波数帯の信号を短絡するインダクタ・キャパシタの直列回路７５２と、直列回路７５２の第１の周波数帯ｆ１におけるサセプタンス成分を第１の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ３９４を有する。直列伝送線路７４は主線路に直列に接続され、直列回路７５２と並列スタブ３９４は主線路に並列に接続されて、出力側阻止回路３３１を構成する。
【０１３８】
第２の増幅回路４０Ｂはその入力結合部に、第１の周波数帯信号を阻止する入力側阻止回路４２１を備える。入力側阻止回路４２１は、特性インピーダンスが５０Ωで第１の周波数帯信号ｆ１（ｆ２＞ｆ１とする)に対して長さが４分の１波長の直列伝送線路８２と、第１の周波数帯の信号を短絡するインダクタ・キャパシタの直列回路８３２と、直列回路８３２の第２の周波数帯ｆ２におけるサセプタンス成分を第２の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ４８４を備える。
【０１３９】
また、第２の増幅回路４０Ｂはその出力結合部に、第１の周波数帯信号を阻止する出力側阻止回路４３１を備える。出力側阻止回路４３１は、特性インピーダンスが５０Ωで第１の周波数帯信号ｆ１に対して長さが４分の１波長の直列伝送線路８４と、第１の周波数帯の信号を短絡するインダクタ・キャパシタの直列回路８５２と、直列回路８５２の第２の周波数帯ｆ２におけるサセプタンス成分を第２の周波数帯において打ち消す先端開放あるいは先端短絡の並列スタブ４９４を備える。
【０１４０】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第１の周波数帯信号ｆ１は、入力側阻止回路３２１を介して第１の増幅回路３０Ｂに入力される。第１の増幅回路３０Ｂで増幅された第１の周波数帯信号は、出力側阻止回路３３１を通って信号出力端子４から出力される。信号入力端子３から、第２の周波数帯に対して第２の周波数帯信号を阻止する入力側阻止回路３２１を見たインピーダンスは開放である。また、信号出力端子４から、第２の周波数帯に対して第２の周波数帯信号を阻止する出力側阻止回路３３１を見たインピーダンスも開放になる。
【０１４１】
デュアルバンド増幅器の信号入力端子３から加えられる２つの周波数帯信号のうち、第２の周波数帯信号ｆ２は、第１の周波数帯信号を阻止する入力側阻止回路４２１を介して第２の増幅回路４０Ｂに入力され、増幅される。この第２の周波数帯信号ｆ２は、第１の周波数帯信号を阻止する出力側阻止回路４３１を介してデュアルバンド増幅器の信号出力端子４から出力される。信号入力端子３及び信号出力端子４から、第１の周波数帯に対して第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ見たインピーダンスは開放である。
【０１４２】
第１の増幅回路３０Ｂは、増幅素子であるＦＥＴ３１と、ＦＥＴ３１の入力側に配置された入力インピーダンス整合回路３４Ｂと、ＦＥＴ３１の出力側に配置された出力インピーダンス整合回路３５Ｂを備える。入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、第２の周波数帯信号を阻止する入力側阻止回路３２１及び出力側阻止回路３３１を含めて、増幅素子であるトランジスタＦＥＴ３１に対する入力及び出力インピーダンス整合をする。
【０１４３】
具体的には、入力インピーダンス整合回路３４Ｂを、ＦＥＴ３１から信号源側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１になるように設計する。また、出力インピーダンス整合回路３５Ｂを、ＦＥＴ３１から負荷側を見たときのアドミタンスが、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の負荷アドミタンスＹＬＴ１になるように設計する。すなわち、入力インピーダンス整合回路３４Ｂ及び出力インピーダンス整合回路３５Ｂは、入力側阻止回路３２１及び出力側阻止回路３３１をそれぞれ第１の増幅回路３０Ｂから見た信号源アドミタンスＹＳ１＝１／(５０Ω)及び負荷アドミタンスＹＬ１＝１／(５０Ω)を、ＦＥＴ３１の最大付加電力効率を実現するＦＥＴ３１の信号源アドミタンスＹＳＴ１及び負荷アドミタンスＹＬＴ１にそれぞれ変換する機能を果たす。
【０１４４】
第２の増幅回路４０Ｂは、増幅素子であるＦＥＴ４１と、ＦＥＴ４１の入力側に配置された入力インピーダンス整合回路４４Ｂと、ＦＥＴ４１の出力側に配置された出力インピーダンス整合回路４５Ｂを備える。入力インピーダンス整合回路４４Ｂ及び出力インピーダンス整合回路４５Ｂは、第１の周波数帯信号を阻止する入力側阻止回路４２１及び出力側阻止回路４３１をそれぞれ第２の増幅回路４０Ｂから見た信号源アドミタンスＹＳ２＝１／(５０Ω)及び負荷アドミタンスＹＬ２＝１／(５０Ω)を、ＦＥＴ４１の最大付加電力効率を実現するＦＥＴ４１の信号源アドミタンスＹＳＴ２及び負荷アドミタンスＹＬＴ２にそれぞれ変換する。本実施形態では、各増幅回路が見る信号源及び負荷インピーダンスが５０Ωであるため各増幅回路の設計及び評価が容易になるという特徴がある。
【０１４５】
なお、信号を短絡する並列スタブ３８４、３９４、４８４、４９４は先端開放の伝送線路、マイクロストリップ線路、コープレーナ線路、ラジアル線路等の特定の線路構造に限定されないことは言うまでもない。
【符号の説明】
【０１４６】
１、３・・・信号入力端子
２、４・・・信号出力端子
１０、２０、３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、５０、６０、７０・・・増幅回路
１１、２１、３１、４１、５１、６１・・・増幅素子（ＦＥＴ）
１２、２２、３２、４２、３６、３６Ａ、４６、４６Ａ、５２、５７、６７、３２１、３６１、４２１、４６１・・・入力側阻止回路
１３、２３、３３、４３、３７、３７Ａ、４７、４７Ａ、５３、５９、６９、７３、３３１、３７１、４３１、４７１・・・出力側阻止回路
１４、２４、３４、３４Ｂ、３４Ｃ、３４Ｄ、４４、４４Ｂ、４４Ｃ、４４Ｄ、５４、６４・・・入力インピーダンス整合回路
１５、２５、３５、３５Ｂ、３５Ｃ、３５Ｄ、４５、４５Ｂ、４５Ｃ、４５Ｄ、５５、６５・・・出力インピーダンス整合回路
３８、３９、８３、８５・・・打消回路
７２、７４、８２、８４・・・直列伝送線路
７３、７５、８３、８５・・・並列回路
３８１、３８４、３９１、３９４、４８１、４８４、４９１、４９４、７３１、７５１、８３１、８５１・・・並列スタブ
４８３、４９３・・・並列キャパシタ
７３２、７５２、８３２、８５２・・・インダクタ・キャパシタの直列回路
【図１】
2017005710.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2017005710.tif 000012
【図１１】
2017005710.tif 000013
【図１２】
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【図１３】
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