(57)【要約】【課題】チップ形成領域の側面の平滑性を確保しつつ、各チップ形成領域の個片化を確実に行うことが可能な電子部品の製造方法を提供する。【解決手段】基板５１における第二方向Ｄ２で隣り合うチップ形成列５３の間の領域に、チップ形成領域５５の第二方向Ｄ２で対向する一対の側面５５ｃを露出させると共に第二方向Ｄ２で隣り合うチップ非形成領域５７同士を連続させるように、エッチングにより貫通孔６０を形成する。伸張性を有するフィルムを基板５１に装着し、基板５１の内部に集光点を合わせてレーザ光を照射することにより各チップ形成領域５５の第一方向Ｄ１で対向する一対の境界５６ａに位置する切断予定ラインに沿って切断の起点となる改質領域を基板５１の内部に形成し、フィルムを伸張させることにより改質領域を起点として基板５１を切断して、複数のチップ形成領域５５を個片化する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第一方向で隣り合うように位置するそれぞれ複数のチップ形成領域とチップ非形成領域とを有していると共に、前記第一方向に直交する第二方向で互いに離間している複数のチップ形成列を備える基板を準備する工程と、
前記基板における前記第二方向で隣り合う前記チップ形成列の間の領域に、前記チップ形成領域の前記第二方向で対向する一対の側面を露出させると共に前記第二方向で隣り合う前記チップ非形成領域同士を連続させるように、エッチングにより貫通孔を形成する工程と、
伸張性を有するフィルムを前記基板に装着し、前記基板の内部に集光点を合わせてレーザ光を照射することにより各前記チップ形成領域の前記第一方向で対向する一対の境界に位置する切断予定ラインに沿って切断の起点となる改質領域を前記基板の内部に形成し、前記フィルムを伸張させることにより前記改質領域を起点として前記基板を切断して、前記複数のチップ形成領域を個片化する工程と、を含んでいる、電子部品の製造方法。
【請求項２】
各前記チップ形成列では、前記チップ形成領域と前記チップ非形成領域とが前記第一方向に交互に位置している、請求項１に記載の電子部品の製造方法。
【請求項３】
各前記チップ形成領域には、フォトダイオードが形成されている、請求項１又は２に記載の電子部品の製造方法。
【請求項４】
前記基板は、互いに対向する第一及び第二主面を有し、
前記フォトダイオードは、前記第一主面側に形成されており、
前記基板を切断して個片化する前記工程では、前記第二主面側からレーザ光を照射する、請求項３に記載の電子部品の製造方法。
【請求項５】
前記基板に前記貫通孔を形成する前記工程では、前記チップ形成領域の前記側面に連続する側面が前記チップ非形成領域に形成されるように、前記貫通孔を形成する、請求項１〜４のいずれか一項に記載の電子部品の製造方法。
【請求項６】
前記基板に貫通孔を形成する前記工程の後に、前記チップ形成領域の前記側面と前記チップ非形成領域の前記側面とに導電性金属材料層を形成する工程を更に含んでいる、請求項５に記載の電子部品の製造方法。
【請求項７】
前記基板を切断して個片化する前記工程では、前記チップ形成領域の前記側面よりも内側でレーザ光の照射を中止する、請求項１〜６のいずれか一項に記載の電子部品の製造方法。
【請求項８】
前記基板が、半導体ウエハである、請求項１〜７のいずれか一項に記載の電子部品の製造方法。
【請求項９】
第一方向で隣り合うように位置するそれぞれ複数のチップ形成領域とチップ非形成領域とを有していると共に、前記第一方向に直交する第二方向で互いに離間している複数のチップ形成列を備えており、
前記第二方向で隣り合う前記チップ形成列の間の領域に、前記チップ形成領域の前記第二方向で対向する一対の側面を露出させると共に前記第二方向で隣り合う前記チップ非形成領域同士を連続させるように、貫通孔がエッチングにより形成されている、半導体ウエハ。
【請求項１０】
各前記チップ形成列では、前記チップ形成領域と前記チップ非形成領域とが前記第一方向に交互に位置している、請求項９に記載の半導体ウエハ。
【請求項１１】
各前記チップ形成領域には、フォトダイオードが形成されている、請求項９又は１０に記載の半導体ウエハ。
【請求項１２】
前記貫通孔が、前記チップ形成領域の前記側面に連続する側面が前記チップ非形成領域に形成されるように形成されている、請求項９〜１１のいずれか一項に記載の半導体ウエハ。
【請求項１３】
前記チップ形成領域の前記側面と前記チップ非形成領域の前記側面とに、導電性金属材料層が形成されている、請求項１２に記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品の製造方法及び半導体ウエハに関する。
【背景技術】
【０００２】
シリコンウエハを分割しようとする予定分割線のうち、第１の予定分割線と交差してＴ字形状を成す第２の予定分割線に沿って、第１の予定分割線との交差地点から所定の長さ及び深さでエッチング加工を行う工程と、エッチング加工を行なっていない予定分割線の部分に対してシリコンウエハを分割するためのレーザ加工を行う工程と、含んでいるシリコンウエハの加工方法が知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１７３４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のチップ形成領域を有している基板から各チップ形成領域を個片化する際に以下のような問題点を有するおそれがある。
【０００５】
個片化されたチップ形成領域の側面には、平滑性が要求されることがある。たとえば、チップ形成領域の側面が実装面として利用される場合には、当該側面に平滑性が要求される。チップ形成領域の側面がダイシングにより形成された面である場合、当該面は荒れた状態となるため、平滑性を確保することは難しい。
【０００６】
伸張性を有するフィルムを基板に装着し、基板の内部に集光点を合わせてレーザ光を照射することにより各チップ形成領域の境界に位置する切断予定ラインに沿って切断の起点となる改質領域を基板の内部に形成し、フィルムを伸張させることにより改質領域を起点として基板を切断して、各チップ形成領域を個片化するステルスダイシング技術が存在する。フィルムが伸張されることにより、チップ形成領域の間に境界に形成された改質領域に引張り方向での切断応力が作用する。改質領域に切断応力が作用すると、改質領域を起点として基板が切断される。したがって、切断応力が改質領域に適切に作用しない場合には、基板が切断されず、各チップ形成領域を個片化することができない。
【０００７】
本発明は、チップ形成領域の側面の平滑性を確保しつつ、各チップ形成領域の個片化を確実に行うことが可能な電子部品の製造方法及び半導体ウエハを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る電子部品の製造方法は、第一方向で隣り合うように位置するそれぞれ複数のチップ形成領域とチップ非形成領域とを有していると共に、第一方向に直交する第二方向で互いに離間している複数のチップ形成列を備える基板を準備する工程と、基板における第二方向で隣り合うチップ形成列の間の領域に、チップ形成領域の第二方向で対向する一対の側面を露出させると共に第二方向で隣り合うチップ非形成領域同士を連続させるように、エッチングにより貫通孔を形成する工程と、伸張性を有するフィルムを基板に装着し、基板の内部に集光点を合わせてレーザ光を照射することにより各チップ形成領域の第一方向で対向する一対の境界に位置する切断予定ラインに沿って切断の起点となる改質領域を基板の内部に形成し、フィルムを伸張させることにより改質領域を起点として基板を切断して、複数のチップ形成領域を個片化する工程と、を含んでいる。
【０００９】
本発明に係る電子部品の製造方法では、基板における第二方向で隣り合うチップ形成列の間の領域に、エッチングにより貫通孔が形成される。この貫通孔は、チップ形成領域の第二方向で対向する一対の側面を露出させるように形成される。すなわち、チップ形成領域の一対の側面は、エッチングにより形成された面であり、ダイシングにより形成された面に比して、極めて平滑である。
【００１０】
貫通孔は、第二方向で隣り合うチップ非形成領域同士を連続させるようにも形成されるため、フィルムを伸張させることにより改質領域を起点として基板を切断する際に、第二方向で隣り合うチップ非形成領域同士は連続している。すなわち、チップ非形成領域同士は、第二方向に一体化されている。チップ形成領域とチップ非形成領域とは第一方向で隣り合うように位置している。これらによって、各チップ形成領域の一対の境界に形成された改質領域に切断応力が適切に作用するので、各チップ形成領域を確実に個片化することができる。
【００１１】
各チップ形成列では、チップ形成領域とチップ非形成領域とが第一方向に交互に位置していてもよい。この場合、各チップ形成領域の一対の境界に形成された改質領域に切断応力がより一層適切に作用するため、各チップ形成領域をより確実に個片化することができる。
【００１２】
各チップ形成領域には、フォトダイオードが形成されていてもよい。レーザ光を照射することにより基板が切断されるので、ブレードダイシングによって切断する方法と比較して、粉塵の発生が極めて少ない。このため、フォトダイオードの受光感度が、粉塵によって低下するのを防ぐことができる。
【００１３】
基板は、互いに対向する第一及び第二主面を有し、フォトダイオードは、第一主面側に形成されており、基板を切断して個片化する工程では、第二主面側からレーザ光を照射してもよい。この場合、フォトダイオードに影響を与えることなく、レーザ光を照射することができる。
【００１４】
基板に貫通孔を形成する工程では、チップ形成領域の側面に連続する側面がチップ非形成領域に形成されるように、貫通孔を形成してもよい。この場合、各チップ形成領域における第一方向で対向する一対の境界が貫通孔に露出するので、各チップ形成領域の一対の境界での切断を適切に行うことができる。
【００１５】
基板に貫通孔を形成する工程の後に、チップ形成領域の側面とチップ非形成領域の側面とに導電性金属材料層を形成する工程を更に含んでいてもよい。この場合、チップ形成領域の側面が実装面である電子部品であって、当該実装に供される導電性金属材料層を備えている電子部品を得ることができる。
【００１６】
基板を切断して個片化する工程では、チップ形成領域の側面よりも内側でレーザ光の照射を中止してもよい。この場合、チップ形成領域の側面でレーザアブレーションが生じるのを防ぐことができる。
【００１７】
基板が、半導体ウエハであってもよい。
【００１８】
本発明に係る半導体ウエハは、第一方向で隣り合うように位置するそれぞれ複数のチップ形成領域とチップ非形成領域とを有していると共に、第一方向に直交する第二方向で互いに離間している複数のチップ形成列を備えており、第二方向で隣り合うチップ形成列の間の領域に、チップ形成領域の第二方向で対向する一対の側面を露出させると共に第二方向で隣り合うチップ非形成領域同士を連続させるように、貫通孔がエッチングにより形成されている。
【００１９】
本発明に係る半導体ウエハでは、第二方向で隣り合うチップ形成列の間の領域に、エッチングにより貫通孔が形成されている。この貫通孔により、チップ形成領域の第二方向で対向する一対の側面が露出している。チップ形成領域の一対の側面は、エッチングにより形成された面であり、ダイシングにより形成された面に比して、極めて平滑である。
【００２０】
第二方向で隣り合うチップ非形成領域同士が連続している。すなわち、チップ非形成領域同士は、第二方向に一体化されている。チップ形成領域とチップ非形成領域とは第一方向で隣り合うように位置している。これらによって、ステルスダイシング技術を用いて各チップ形成領域の一対の境界で半導体ウエハを切断する際に、上記境界に形成された改質領域に切断応力が適切に作用するので、各チップ形成領域を確実に個片化することができる。
【００２１】
各チップ形成列では、チップ形成領域とチップ非形成領域とが第一方向に交互に位置していてもよい。この場合、ステルスダイシング技術を用いて半導体ウエハが切断される際に、各チップ形成領域の一対の境界に形成された改質領域に切断応力がより一層適切に作用するため、各チップ形成領域をより確実に個片化することができる。
【００２２】
各チップ形成領域には、フォトダイオードが形成されていてもよい。ステルスダイシング技術を用いて半導体ウエハが切断される場合、粉塵の発生が極めて少ない。このため、フォトダイオードの受光感度が、粉塵によって低下するのを防ぐことができる。
【００２３】
貫通孔が、チップ形成領域の側面に連続する側面がチップ非形成領域に形成されるように形成されていてもよい。この場合、各チップ形成領域における第一方向で対向する一対の境界が貫通孔に露出しているので、各チップ形成領域の一対の境界での切断を適切に行うことができる。
【００２４】
チップ形成領域の側面とチップ非形成領域の側面とに、導電性金属材料層が形成されていてもよい。この場合、チップ形成領域の側面が実装面である電子部品であって、当該実装に供される導電性金属材料層を備えている電子部品を得ることができる。
【発明の効果】
【００２５】
本発明によれば、チップ形成領域の側面の平滑性を確保しつつ、各チップ形成領域の個片化を確実に行うことが可能な電子部品の製造方法及び半導体ウエハを提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係る電子部品を示す平面図である。
【図２】図１に示されたII−II線に沿った断面構成を説明するための図である。
【図３】図１に示されたIII−III線に沿った断面構成を説明するための図である。
【図４】本実施形態に係る電子部品の製造過程を説明するための図である。
【図５】本実施形態に係る電子部品の製造過程を説明するための図である。
【図６】本実施形態に係る電子部品の製造過程を説明するための図である。
【図７】本実施形態に係る電子部品の製造過程を説明するための図である。
【図８】本実施形態に係る電子部品の製造過程を説明するための図である。
【図９】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１０】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１１】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１２】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１３】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１４】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１５】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１６】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１７】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１８】本実施形態に係る電子部品の製造過程を説明するための図である。
【図１９】本実施形態の変形例に係る電子部品の製造過程を説明するための図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００２８】
まず、図１〜図３を参照して、本実施形態に係る電子部品１の構成を説明する。図１は、本実施形態に係る電子部品の平面図である。図２は、図１に示されたII−II線に沿った断面構成を説明するための図である。図３は、図１に示されたIII−III線に沿った断面構成を説明するための図である。
【００２９】
電子部品１は、チップ状の部品であって、基材１０、積層体２０、及びハンダ層３０を備えている。電子部品１は、たとえば、他の電子部品３が実装されるサブマウント基板として機能する。他の電子部品３には、たとえば、レーザーダイオードなどが挙げられる。実装には、電気的且つ物理的に接続することだけでなく、物理的にのみ接続することも含まれる。
【００３０】
基材１０は、半導体基板１１を含んでいる。半導体基板１１は、互いに対向する一対の主面１１ａ，１１ｂと、互いに対向する一対の側面１１ｃと、互いに対向する一対の側面１１ｄと、を有している。半導体基板１１は、第一導電型（たとえば、Ｎ型）のシリコン基板である。半導体基板１１は、図１に示されるように、平面視で矩形状を呈している。本実施形態では、半導体基板１１は、一対の側面１１ｄが対向している方向が長辺方向とされた長方形状を呈している。
各側面１１ｃは、一対の主面１１ａ，１１ｂ間を連結するように一対の主面１１ａ，１１ｂの対向方向に延びている。各側面１１ｄも、一対の主面１１ａ，１１ｂ間を連結するように一対の主面１１ａ，１１ｂの対向方向に延びている。
【００３１】
半導体基板１１は、主面１１ａ側に位置する第二導電型（たとえば、Ｐ型）の第一半導体領域１３を有している。第一半導体領域１３は、第二導電型の不純物（ボロンなど）が添加された領域であり、半導体基板１１よりも不純物濃度が高い。第一半導体領域１３は、たとえば、イオン注入法又は拡散法により、第二導電型の不純物を主面１１ａ側から半導体基板１１に添加することにより形成される。第一導電型がＰ型であると共に、第二導電型がＮ型であってもよい。
【００３２】
基材１０では、半導体基板１１と第一半導体領域１３とでＰＮ接合が形成されている。すなわち、基材１０は、主面１１ａが光入射面である表面入射型のフォトダイオードである。第一半導体領域１３は、半導体基板１１とで光感応領域を構成している。他の電子部品３としてレーザーダイオードが電子部品１に実装される場合、上記フォトダイオードは、レーザーダイオードの出力をモニタする。
【００３３】
基材１０は、半導体基板１１の主面１１ａ上に配置されているパッシベーション膜１５を含んでいる。パッシベーション膜１５には、第一半導体領域１３に対応する位置に開口１５ａが形成されている。第一半導体領域１３（光感応領域）には、パッシベーション膜１５に形成された開口１５ａを通って、光が入射する。パッシベーション膜１５は、たとえばＳｉＮからなる。パッシベーション膜１５は、たとえばＣＶＤ（Chemical  Vapor  Deposition）法により形成される。本実施形態では、上記フォトダイオードに接続されるカソード電極（パッド）及びアノード電極（パッド）の図示を省略している。
【００３４】
積層体２０は、基材１０（パッシベーション膜１５上）上に配置されている。詳細には、積層体２０は、パッシベーション膜１５における、開口１５ａが形成されていない領域上に配置されている。積層体２０は、複数の導電性金属材料層（本実施形態では、三層の導電性金属材料層２１，２２，２３）からなる。各導電性金属材料層２１，２２，２３は、導電性金属材料からなる層である。三層の導電性金属材料層２１，２２，２３は、基材１０側から、導電性金属材料層２１、導電性金属材料層２２、導電性金属材料層２３の順に積層されている。各導電性金属材料層２１，２２，２３は、たとえば真空蒸着法又はスパッタリング法により形成される。
【００３５】
導電性金属材料層２１は、基材１０（パッシベーション膜１５）との接触層を構成しており、基材１０（パッシベーション膜１５）との密着性を高める。導電性金属材料層２１は、たとえばＴｉからなる。導電性金属材料層２１の厚みは、たとえば０．１〜０．２μｍである。導電性金属材料層２１は、Ｔｉ以外に、Ｃｒなどからなっていてもよい。
【００３６】
導電性金属材料層２２は、中間のバリア層を構成しており、他の導電性金属材料層２１，２３から金属材料（金属原子）が拡散するのを防ぐ。導電性金属材料層２２は、たとえばＰｔからなる。導電性金属材料層２２の厚みは、たとえば０．２〜０．３μｍである。
【００３７】
導電性金属材料層２３は、積層体２０の最外層を構成する、すなわち表面層を構成している。導電性金属材料層２３は、たとえばＡｕからなる。導電性金属材料層２３の厚みは、たとえば０．１〜０．５μｍである。
【００３８】
導電性金属材料層２３は、ハンダ層３０が配置されるハンダ層配置領域２３ａと、ハンダ層３０が配置されないハンダ層非配置領域２３ｂと、を含んでいる。ハンダ層配置領域２３ａとハンダ層非配置領域２３ｂとは、導電性金属材料層２２上において、空間的に離間している。すなわち、ハンダ層配置領域２３ａとハンダ層非配置領域２３ｂとが空間的に離間している領域では、導電性金属材料層２２が露出している。
【００３９】
本実施形態では、ハンダ層配置領域２３ａは、ハンダ層非配置領域２３ｂに囲まれるように、ハンダ層非配置領域２３ｂの内側に位置すると共に、その全周においてハンダ層非配置領域２３ｂと空間的に離間している。ハンダ層配置領域２３ａとハンダ層非配置領域２３ｂとは、導電性金属材料層２３に形成されたスリット２３ｃにより空間的に離間している。
【００４０】
ハンダ層３０は、Ａｕ−Ｓｎ合金ハンダからなり、積層体２０（導電性金属材料層２３のハンダ層配置領域２３ａ）上に配置されている。ハンダ層３０は、導電性金属材料層２３（ハンダ層配置領域２３ａ）に接している。ハンダ層３０は、たとえばフォトレジスト（ネガ型のフォトレジスト）を用いたリフトオフ法により形成される。ハンダ層３０の厚みは、たとえば２．０〜５．０μｍである。
【００４１】
本実施形態では、各側面１１ｃに、積層体４０が配置されている。積層体２０は、複数の導電性金属材料層（本実施形態では、三層の導電性金属材料層４１，４２，４３）からなる。各導電性金属材料層４１，４２，４３は、導電性金属材料からなる層である。三層の導電性金属材料層４１，４２，４３は、半導体基板１１（側面１１ｃ）側から、導電性金属材料層４１、導電性金属材料層４２、導電性金属材料層４３の順に積層されている。各導電性金属材料層４１，４２，４３は、たとえば真空蒸着法又はスパッタリング法により形成される。一方の側面１１ｃは、電子部品１が実装される機器（部品又は基板など）に対向する実装面として規定される。
【００４２】
導電性金属材料層４１は、半導体基板１１との接触層を構成しており、半導体基板１１との密着性を高める。導電性金属材料層４１は、たとえばＴｉからなる。導電性金属材料層４１の厚みは、たとえば０．１〜０．２μｍである。導電性金属材料層４１は、Ｔｉ以外に、Ｃｒなどからなっていてもよい。
【００４３】
導電性金属材料層４２は、中間のバリア層を構成しており、他の導電性金属材料層４１，４３から金属材料（金属原子）が拡散するのを防ぐ。導電性金属材料層４２は、たとえばＰｔからなる。導電性金属材料層４２の厚みは、たとえば０．２〜０．３μｍである。
【００４４】
導電性金属材料層４３は、積層体４０の最外層を構成する、すなわち表面層を構成している。導電性金属材料層４３は、たとえばＡｕからなる。導電性金属材料層４３の厚みは、たとえば０．１〜０．８μｍである。
【００４５】
次に、図４〜図１８を参照して、電子部品１の製造過程について説明する。図４〜図１８は、本実施形態に係る電子部品の製造過程を説明するための図である。
【００４６】
まず、半導体基板５１を準備する（図４〜図６参照）。図５は、図４に示されたV−V線に沿って半導体基板５１を切断した切断面での断面構成に相当する。図６は、図４に示されたVI−VI線に沿って半導体基板５１を切断した切断面での断面構成に相当する。
【００４７】
本過程で準備される半導体基板５１は、互いに対向する主面５１ａと主面５１ｂとを有している。半導体基板５１は、第一導電型（たとえば、Ｎ型）のシリコン基板である。本実施形態では、図４に示されるように、半導体基板５１として、半導体ウエハが用いられている。主面５１ａと主面５１ｂとが対向している方向は、半導体基板５１（半導体ウエハ）の厚み方向である。図４では、第一半導体領域１３、パッシベーション膜１５、積層体２０、及びハンダ層３０の図示を省略している。
【００４８】
半導体基板５１は、複数のチップ形成列５３を備えている。各チップ形成列５３は、複数のチップ形成領域５５と複数のチップ非形成領域５７とを有している。チップ形成領域５５とチップ非形成領域５７とは、第一方向Ｄ１で隣り合うように位置している。本実施形態では、各チップ形成列５３では、チップ形成領域５５とチップ非形成領域５７とが第一方向Ｄ１に交互に位置している。チップ形成列５３は、第一方向Ｄ１に沿って延びている。
【００４９】
チップ形成領域５５は、上述した半導体基板１１に対応する。チップ形成領域５５は、平面視で矩形状を呈している。すなわち、チップ形成領域５５は、平面視においては、第一方向Ｄ１で対向している一対の境界５６ａと、第二方向Ｄ２で対向している一対の境界５６ｂと、とにより区画されている。本実施形態では、チップ形成領域５５は、第一方向Ｄ１が長辺方向とされた長方形状を呈している。境界５６ａは、チップ形成領域５５とチップ非形成領域５７との間に位置しており、チップ形成領域５５とチップ非形成領域５７との境界でもある。
【００５０】
複数のチップ形成列５３は、第二方向Ｄ２で互いに離間している。すなわち、第二方向Ｄ２で隣り合っているチップ形成列５３の間の領域５８には、チップ形成領域５５が位置していない。チップ形成列５３の間の領域５８は、チップ非形成領域に相当する。
【００５１】
第二方向Ｄ２で隣り合っているチップ形成列５３同士では、第一方向Ｄ１でのチップ形成領域５５の位置が同じである。すなわち、チップ形成領域５５は、第二方向Ｄ２で互いに離間するように位置している。第二方向Ｄ２で隣り合っているチップ形成列５３同士では、第一方向Ｄ１でのチップ非形成領域５７の位置も同じである。すなわち、チップ非形成領域５７は、第二方向Ｄ２で互いに離間するように位置している。
【００５２】
各チップ形成領域５５には、第一半導体領域１３、パッシベーション膜１５、積層体２０、及びハンダ層３０が形成されている。すなわち、第一半導体領域１３、積層体２０、及びハンダ層３０は、主面５１ａに直交する方向から見て、一対の境界５６ａと一対の境界５６ｂとで囲まれる領域内に位置している。
【００５３】
半導体基板５１は、主面５１ｂ側から薄化されてもよい。薄化により、半導体基板５１の厚みが、所望の値に調整される。半導体基板５１の厚みが所望の値である場合には、半導体基板５１（半導体ウエハ）は薄化されなくてもよい。半導体基板５１の薄化は、ドライエッチング又は機械研磨などにより行われる。機械研磨には、切削、研削、又はドライポリッシュなどが含まれる。
【００５４】
次に、半導体基板５１に複数の貫通孔６０を形成する（図７〜図９参照）。図８は、図７に示されたVIII−VIII線に沿って半導体基板５１を切断した切断面での断面構成に相当する。図９は、図７に示されたIX−IX線に沿って半導体基板５１を切断した切断面での断面構成に相当する。図７でも、第一半導体領域１３、パッシベーション膜１５、積層体２０、及びハンダ層３０の図示を省略している。
【００５５】
各貫通孔６０は、エッチングにより、半導体基板５１（半導体ウエハ）の厚み方向に延びるように形成されている。エッチングには、ドライエッチング（たとえば、反応性イオンエッチング（ＲＩＥ）又はプラズマエッチングなど）、特に、ディープドライエッチングを用いることができる。
【００５６】
本過程では、各貫通孔６０は、チップ形成列５３の間の領域５８に形成される。具体的には、貫通孔６０は、チップ形成領域５５の一対の境界５６ｂの位置でチップ形成領域５５の側面５５ｃを露出させるように、領域５８に形成される。すなわち、貫通孔６０の形成により、チップ形成領域５５に一対の側面５５ｃが形成され、各側面５５ｃが露出する。側面５５ｃは、エッチングにより形成されるため、ダイシングにより形成された面に比して、その表面は極めて平滑である。
【００５７】
貫通孔６０は、第二方向Ｄ２で隣り合うチップ非形成領域５７同士を連続させるようにも、領域５８に形成される。領域５８における、第二方向Ｄ２で隣り合うチップ非形成領域５７に挟まれる領域には、貫通孔６０が形成されない領域５８ａが含まれる。すなわち、第二方向Ｄ２で隣り合うチップ非形成領域５７は、領域５８ａを介して一体化されている。
【００５８】
本実施形態では、貫通孔６０は、側面５５ｃに連続する側面５７ｃがチップ非形成領域５７に形成されるように、領域５８に形成される。すなわち、貫通孔６０の第一方向Ｄ１での長さは、チップ形成領域５５の第一方向Ｄ１での長さよりも大きい。貫通孔６０の第二方向Ｄ２での長さは、第二方向Ｄ２でのチップ形成列５３の間隔と同じである。貫通孔６０の開口は、矩形状を呈している。本実施形態では、貫通孔６０の開口は、第一方向Ｄ１が長辺方向である長方形状を呈している。
【００５９】
貫通孔６０は、第二方向Ｄ２に見て、チップ形成列５３を挟むように離間している。すなわち、貫通孔６０は、第二方向Ｄ２で断続的に形成されている。貫通孔６０は、第一方向Ｄ１に見て、領域５８ａを挟むように離間している。すなわち、貫通孔６０は、第一方向Ｄ１でも断続的に形成されている。
【００６０】
各チップ形成列５３では、チップ形成領域５５とチップ非形成領域５７との間には、貫通孔６０は形成されていない。すなわち、各チップ形成列５３では、貫通孔６０が形成された後も、チップ形成領域５５とチップ非形成領域５７とが第一方向Ｄ１で隣り合うように、チップ形成領域５５とチップ非形成領域５７とが連続している。
【００６１】
次に、半導体基板５１に積層体７０を形成する（図１０〜図１２参照）。図１１は、図１０に示されたXI−XI線に沿って半導体基板５１を切断した切断面での断面構成に相当する。図１２は、図１０に示されたXII−XII線に沿って半導体基板５１を切断した切断面での断面構成に相当する。
【００６２】
積層体７０は、各貫通孔６０を画成する内側面を覆うように、半導体基板５１に形成される。これにより、露出したチップ形成領域５５の側面５５ｃ上に積層体７０が形成され、側面５５ｃが積層体７０で覆われる。積層体７０は、側面５５ｃだけでなく、チップ非形成領域５７の側面５７ｃと、領域５８ａの露出面とを覆うようにも形成される。
【００６３】
本過程で形成される積層体７０は、上述した積層体４０に対応する。このため、積層体７０は、複数の導電性金属材料層（本実施形態では、三層の導電性金属材料層）からなる。すなわち、積層体７０は、半導体基板５１との接触層を構成する導電性金属材料層と、バリア層を構成する導電性金属材料層と、最外層を構成する導電性金属材料層と、を含んでいる。各導電性金属材料層は、たとえば、半導体基板５１の主面５１ｂ側から真空蒸着法又はスパッタリング法により形成される。
【００６４】
積層体７０（導電性金属材料層）が半導体基板５１の主面５１ｂ側から真空蒸着法又はスパッタリング法により形成される場合、半導体基板５１の主面５１ｂ上にも積層体７０が形成される。半導体基板５１の主面５１ｂ上に形成された積層体７０は、除去される。半導体基板５１の主面５１ｂ上に形成された積層体７０は、たとえば、化学機械研磨（ＣＭＰ）により除去することができる。
【００６５】
以上の過程を経て得られた半導体基板５１（半導体ウエハ）は、図１０〜図１２に示されるように、第一方向Ｄ１で隣り合うように位置するそれぞれ複数のチップ形成領域５５とチップ非形成領域５７とを有している複数のチップ形成列５３を備えている。複数のチップ形成列５３は、第二方向Ｄ２で互いに離間している。半導体基板５１（半導体ウエハ）には、複数の貫通孔６０が形成されている。各チップ形成領域５５には、半導体基板５１と第一半導体領域１３とでＰＮ接合が形成されている。すなわち、各チップ形成領域５５は、フォトダイオードが形成されている。フォトダイオードは、半導体基板５１の主面５１ａ側に形成されている。チップ形成領域５５の側面５５ｃとチップ非形成領域５７の側面５７ｃとには、積層体７０（導電性金属材料層）が形成されている。
【００６６】
次に、半導体基板５１を複数のチップ形成領域５５毎に個片化する（図１３及び図１４参照）。図１３は、図１０に示されたXI−XI線に相当する線に沿って半導体基板５１を切断した切断面での断面構成に相当する。図１４は、図１０に示されたXII−XII線に相当する線に沿って半導体基板５１を切断した切断面での断面構成に相当する。本過程では、半導体基板５１（半導体ウエハ）は、伸張性を有するフィルムＦに装着される。
【００６７】
本実施形態では、ステルスダイシング技術を用いることにより、半導体基板５１を個片化する。ステルスダイシング技術は、半導体基板（半導体ウエハ）の内部にレーザ光を照射して所望の位置に改質領域を形成し、この改質領域を起点として半導体基板を切断するダイシング技術である（たとえば、特開２００９−１３５３４２号公報を参照）。ステルスダイシング技術に用いられるレーザ加工装置は、いわゆるＳＤＥ（ステルスダイシングエンジン：登録商標）と称される。このＳＤＥは、たとえば、レーザ光をパルス発振するレーザ光源と、レーザ光の光軸（光路）の向きを変えるように配置されたダイクロイックミラーと、レーザ光を集光するための集光用レンズ（集光光学系）と、を備えている。
【００６８】
本過程では、レーザ光Ｌを主面５１ｂ側から照射し、半導体基板５１の内部に集光点Ｐを合わせた状態（図１５参照）で、レーザ光Ｌを、チップ形成領域５５の境界５６ａに位置する切断予定ラインに沿って相対的に移動させる。
【００６９】
レーザ光Ｌの照射により、切断予定ラインに沿って、切断の起点となる改質領域ＭＲが半導体基板５１の内部に形成される（図１６の（ａ）及び（ｂ）参照）。切断予定ラインは、第二方向Ｄ２に延びている。図１５及び図１６では、半導体基板５１（半導体ウエハ）を概略的に図示し、第一半導体領域１３、パッシベーション膜１５、積層体２０，７０、及びハンダ層３０などの図示を省略している。
【００７０】
集光点Ｐとは、レーザ光Ｌが集光する箇所である。改質領域ＭＲは、連続的に形成される場合もあるし、断続的に形成される場合もある。改質領域ＭＲは列状でも点状でもよく、改質領域ＭＲは少なくとも半導体基板５１の内部に形成されていればよい。改質領域ＭＲを起点に亀裂が形成される場合があり、亀裂及び改質領域ＭＲは、半導体基板５１の外表面（表面、裏面、若しくは外周面）に露出していてもよい。
【００７１】
レーザ光Ｌが、半導体基板５１を透過すると共に半導体基板５１の内部の集光点近傍にて特に吸収されることにより、半導体基板５１に改質領域ＭＲが形成される（すなわち、内部吸収型レーザ加工）。したがって、半導体基板５１の主面５１ｂではレーザ光Ｌが殆ど吸収されないので、半導体基板５１の主面５１ｂが溶融することはない。
【００７２】
本実施形態において形成される改質領域は、密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域である。改質領域としては、たとえば、溶融処理領域、クラック領域、絶縁破壊領域、又は屈折率変化領域などがあり、これらが混在した領域もある。改質領域としては、半導体基板５１において改質領域の密度が非改質領域の密度と比較して変化した領域や、格子欠陥が形成された領域がある（これらをまとめて高密転移領域ともいう）。
【００７３】
レーザ光Ｌの照射は、チップ形成領域５５の側面５５ｃ（チップ非形成領域５７の側面５７ｃ）よりも内側で中止される。すなわち、チップ形成領域５５の側面５５ｃ（チップ非形成領域５７の側面５７ｃ）には、レーザ光Ｌは照射されない。これにより、図１７に示されるように、改質領域ＭＲは、貫通孔６０に達することはない。
【００７４】
改質領域ＭＲが切断予定ラインに沿って半導体基板５１の内部に形成された後に、フィルムＦが伸張される。これにより、チップ形成領域５５の境界５６ａに形成された改質領域ＭＲに引張り方向での切断応力が作用する。改質領域ＭＲに切断応力が作用すると、改質領域ＭＲを起点として半導体基板５１が切断予定ライン（境界５６ａ）に沿って切断される。これにより、半導体基板５１が複数のチップ形成領域５５毎に個片化される。
【００７５】
半導体基板５１が複数のチップ形成領域５５毎に個片化されると、個片化された各チップ形成領域５５をフィルムＦから外す。これにより、上述した構成を備える電子部品１が得られる。
【００７６】
チップ形成領域５５の側面５５ｃは、電子部品１が備える半導体基板１１の側面１１ｃを構成する。ステルスダイシング技術により形成されるチップ形成領域５５の側面は、半導体基板１１の側面１１ｄを構成する。半導体基板５１の主面５１ａは、半導体基板１１の主面１１ａを構成し、半導体基板５１の主面５１ｂは、半導体基板１１の主面１１ｂを構成する。
【００７７】
積層体７０は、レーザ光Ｌの照射により切断されることはない。半導体基板５１が切断予定ラインに沿って切断される際に、積層体７０は、積層体７０に対して引張り方向に作用する応力によって切断される。詳細には、積層体７０は、境界５６ａに対応する位置で破断される。これにより、積層体７０から、積層体４０が得られる。
【００７８】
本実施形態では、半導体基板５１における第二方向Ｄ２で隣り合うチップ形成列５３の間の領域５８に、エッチングにより貫通孔６０が形成される。貫通孔６０は、チップ形成領域５５の一対の側面５５ｃを露出させるように形成される。すなわち、チップ形成領域５５の一対の側面５５ｃは、エッチングにより形成された面であり、ダイシングにより形成された面に比して、極めて平滑である。
【００７９】
貫通孔６０は、第二方向Ｄ２で隣り合うチップ非形成領域５７同士を連続させるようにも形成される。このため、フィルムＦを伸張させることにより改質領域ＭＲを起点として半導体基板５１を切断する際に、第二方向Ｄ２で隣り合うチップ非形成領域５７同士は連続している。すなわち、チップ非形成領域５７同士は、第二方向Ｄ２に一体化されている。チップ形成領域５５とチップ非形成領域５７とは第一方向で隣り合うように位置している。これらによって、ステルスダイシング技術を用いて各チップ形成領域５５の一対の境界５６ａで半導体基板５１（半導体ウエハ）が切断される際に、各チップ形成領域５５の一対の境界５６ａに形成された改質領域ＭＲに切断応力が適切に作用する。この結果、各チップ形成領域５５を確実に個片化することができる（図１８参照）。
【００８０】
各チップ形成列５３では、チップ形成領域５５とチップ非形成領域５７とが第一方向Ｄ１に交互に位置している。一対の境界５６ａは、チップ形成領域５５とチップ非形成領域５７との間に位置している。すなわち、チップ形成領域５５の第一方向Ｄ１での両側に、チップ非形成領域５７が位置している。これにより、ステルスダイシング技術を用いて半導体基板５１が切断される際に、各チップ形成領域５５の一対の境界５６ａに形成された改質領域ＭＲに切断応力がより一層適切に作用する。したがって、本実施形態では、各チップ形成領域５５をより確実に個片化することができる。
【００８１】
各チップ形成領域５５には、フォトダイオードが形成されている。本実施形態では、ステルスダイシング技術により半導体基板５１が切断されるので、ブレードダイシングによって切断する方法と比較して、粉塵の発生が極めて少ない。このため、フォトダイオードの受光感度が、粉塵によって低下するのを防ぐことができる。また、ステルスダイシング技術によれば、ブレードダイシングによって切断する方法と比較して、半導体基板５１にチッピングなどの欠陥が生じ難い。したがって、フォトダイオードの受光面積を大きく設定することも可能となり、フォトダイオードの受光感度を十分に確保することができる。
【００８２】
フォトダイオードは、半導体基板５１の主面５１ａ側に形成されており、半導体基板５１を切断して個片化する過程では、レーザ光Ｌが主面５１ｂ側から照射される。これにより、フォトダイオードに影響を与えることなく、レーザ光Ｌを照射することができる。
【００８３】
貫通孔６０は、チップ形成領域５５に側面５５ｃが形成されると共にチップ非形成領域５７に側面５７ｃが形成されるように、半導体基板５１の領域５８に形成される。この場合、各チップ形成領域５５における一対の境界５６ａが貫通孔６０に露出するので、各チップ形成領域５５の一対の境界５６ａでの切断をより適切に行うことができる。
【００８４】
チップ形成領域５５の側面５５ｃとチップ非形成領域５７の側面５７ｃとに、積層体７０（導電性金属材料層）が形成される。この場合、チップ形成領域５５の側面５５ｃが実装面であり、実装に供される積層体４０（導電性金属材料層４１，４２，４３）を備えている電子部品１を得ることができる。
【００８５】
レーザ光Ｌの照射は、チップ形成領域５５の側面５５ｃ（チップ非形成領域５７の側面５７ｃ）よりも内側で中止される。これにより、チップ形成領域５５の側面５５ｃでレーザアブレーションが生じるのを防ぐことができる。
【００８６】
以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【００８７】
上述した実施形態では、チップ非形成領域５７が、チップ形成領域５５の第一方向Ｄ１での両側に位置している。チップ形成領域５５とチップ非形成領域５７との位置関係は、上述した位置関係に限られない。たとえば、図１９に示されるように、チップ非形成領域５７が、チップ形成領域５５の第一方向Ｄ１での一方側のみに位置していてもよい。
【００８８】
図１９に示された変形例では、一対のチップ非形成領域５７の間に、一対のチップ形成領域５５が位置している。一方の境界５６ａが、チップ形成領域５５とチップ非形成領域５７との間に位置し、他方の境界５６ａが、チップ形成領域５５とチップ形成領域５５との間に位置する。この場合でも、チップ形成領域５５とチップ非形成領域５７とは、第一方向Ｄ１で隣り合うように位置している。
【００８９】
一対の境界５６ａのうち少なくとも一方の境界５６ａが、チップ形成領域５５とチップ非形成領域５７との間に位置していることが好ましい。これにより、各チップ形成領域５５の一対の境界５６ａに形成された改質領域ＭＲに切断応力を適切に作用させることができる。上述した実施形態のように、一対の境界５６ａの両方ともがチップ形成領域５５とチップ非形成領域５７との間に位置していることにより、改質領域ＭＲに切断応力をより一層適切に作用させることができる。
【００９０】
チップ形成領域５５にフォトダイオード（第一半導体領域１３）が形成されている必要はない。すなわち、電子部品１がフォトダイオードを備えていない場合、フォトダイオードがチップ形成領域５５に形成されることはない。チップ形成領域５５には、フォトダイオードの代わりに、シリコンサブマウントなどの素子が形成されていてもよい。また、チップ形成領域５５には、フォトダイオードなどの素子が形成される代わりに、他の電子部品などが配置されていてもよい。
【００９１】
チップ形成領域５５に積層体２０及びハンダ層３０が形成されている必要はない。すなわち、電子部品１が積層体２０及びハンダ層３０を備えていない場合、積層体２０及びハンダ層３０がチップ形成領域５５に形成されることはない。チップ形成領域５５には、積層体２０及びハンダ層３０の代わりに、パッド電極などが形成されていてもよい。
【００９２】
半導体基板５１に積層体７０（導電性金属材料層）が形成されている必要はない。すなわち、チップ形成領域５５の側面５５ｃが露出していてもよい。
【００９３】
電子部品１の基材１０は、半導体基板１１を含んでいる必要はない。基材１０は、半導体基板１１の代わりに、たとえばセラミック基板又はガラス基板などを含んでいてもよい。すなわち、半導体基板５１（半導体ウエハ）の代わりに、セラミック基板又はガラス基板などが用いられてもよい。たとえば、ガラス基板が、複数のチップ形成領域５５と複数のチップ非形成領域５７とを有する複数のチップ形成列５３を備えていてもよい。
【符号の説明】
【００９４】
１…電子部品、１３…第一半導体領域、５１…半導体基板、５１ａ，５１ｂ…半導体基板の主面、５３…チップ形成列、５５…チップ形成領域、５５ｃ…チップ形成領域の側面、５６ａ，５６ｂ…チップ形成領域の境界、５７…チップ非形成領域、５７ｃ…チップ非形成領域の側面、６０…貫通孔、７０…積層体、Ｄ１…第一方向、Ｄ２…第二方向、Ｆ…フィルム、Ｌ…レーザ光、ＭＲ…改質領域。
【図１】
2017005103.tif 000003
【図２】
2017005103.tif 000004
【図３】
2017005103.tif 000005
【図４】
2017005103.tif 000006
【図５】
2017005103.tif 000007
【図６】
2017005103.tif 000008
【図７】
2017005103.tif 000009
【図８】
2017005103.tif 000010
【図９】
2017005103.tif 000011
【図１０】
2017005103.tif 000012
【図１１】
2017005103.tif 000013
【図１２】
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【図１３】
2017005103.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2017005103.tif 000019
【図１８】
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【図１９】
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