(57)【要約】      （修正有）【課題】低照度時のＳ／Ｎを向上することができる半導体デバイスを提供する。【解決手段】半導体デバイス１００は、エミッタ、ベース及びコレクタがこの順に並ぶバイポーラ構造（フォトトランジスタ）を備える半導体デバイスであって、エミッタのベースとは反対側に配置されたシリコン酸化膜と、エミッタとシリコン酸化膜との間に配置された暗電流抑制層と、エミッタから電荷を取り出す電荷取り出し手段と、を更に備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
エミッタ、ベース及びコレクタがこの順に並ぶバイポーラ構造を備える半導体デバイスであって、
前記エミッタの前記ベースとは反対側に配置された酸化膜と、
前記エミッタと前記酸化膜との間に配置された暗電流抑制層と、
前記エミッタから電荷を取り出す電荷取り出し手段と、を更に備える半導体デバイス。
【請求項２】
前記暗電流抑制層は、前記エミッタとは導電型が異なる半導体層であることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記バイポーラ構造の少なくとも一部を絶縁体を介して囲む電極を更に備えることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記電極に印加される電圧によって前記バイポーラ構造の電流増幅率が変わることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記エミッタは、前記電極により囲まれていないことを特徴とする請求項３又は４に記載の半導体デバイス。
【請求項６】
前記電荷取り出し手段は、
前記エミッタをソースとし、かつ前記電極の外側に設けられた浮遊容量をドレインとするトランジスタのゲートと、
前記ドレインと、を含むことを特徴とする請求項３〜５のいずれか一項に記載の半導体デバイス。
【請求項７】
前記ゲートは、前記酸化膜内に設けられることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
前記エミッタと前記電極と前記浮遊容量は、前記トランジスタのチャネルの反転時に前記エミッタと前記浮遊容量が電気的に接続される位置関係にあることを特徴とする請求項６又は７に記載の半導体デバイス。
【請求項９】
前記エミッタの一部と前記浮遊容量との間に前記絶縁体の一部が位置することを特徴とする請求項６〜８のいずれか一項に記載の半導体デバイス。
【請求項１０】
前記電荷取り出し手段は、前記酸化膜上に設けられ前記浮遊容量に接続された端子を更に含むことを特徴とする請求項６〜９のいずれか一項に記載の半導体デバイス。
【請求項１１】
前記電極の一部は、残部とは独立に電圧制御が可能であることを特徴とする請求項３〜１０のいずれか一項に記載の半導体デバイス。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体デバイスを少なくとも１つ備える光検出器。
【請求項１３】
請求項１〜１１のいずれか一項に記載の複数の半導体デバイスがアレイ状に配置された撮像素子を備える撮像装置。
【請求項１４】
半導体基板上に該半導体基板から離れる方向にコレクタ、ベース及びエミッタがこの順に並ぶバイポーラ構造を備える半導体デバイスの製造方法であって、
前記半導体基板上に第１導電型のエピタキシャル層を成長させる工程と、
前記エピタキシャル層の所定領域を絶縁体を介して電極で囲む工程と、
前記所定領域に前記ベースを形成するための、前記第１導電型とは異なる第２導電型の不純物を注入する工程と、
前記所定領域に前記エミッタを形成するための、前記第１導電型の不純物を注入する工程と、
前記所定領域に前記第２導電型の不純物を注入する工程と、
前記エミッタから電荷を取り出すためのトランジスタを形成する工程と、
前記エピタキシャル層の表面を酸化して酸化膜を形成する工程と、を含む半導体デバイスの製造方法。
【請求項１５】
前記トランジスタを形成する工程は、
前記所定領域をパターンニングして、前記エミッタをソースとするトランジスタのゲートを形成するサブ工程と、
前記エピタキシャル層の前記電極の外側の領域に前記トランジスタのドレインとなる浮遊容量を形成するサブ工程と、を含むことを特徴とする請求項１４に記載の半導体デバイスの製造方法。
【請求項１６】
前記浮遊容量に接続される端子を前記酸化膜上に形成する工程を更に含むことを特徴とする請求項１５に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、光検出器、撮像装置及び半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
従来、バイポーラ構造を有する半導体デバイス（例えばフォトトランジスタ）が知られている（例えば特許文献１参照）。
【０００３】
この半導体デバイスでは、コレクタ−ベース間で構成されるフォトダイオードで得られる光電流をエミッタから出力するときに、バイポーラ構造が持つ物性により光電流を増幅できる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されている半導体デバイスでは、低照度時のＳ／Ｎを向上することに関して向上の余地があった。
【課題を解決するための手段】
【０００５】
本発明は、エミッタ、ベース及びコレクタがこの順に並ぶバイポーラ構造を備える半導体デバイスであって、前記エミッタの前記ベースとは反対側に配置された酸化膜と、前記エミッタと前記酸化膜との間に配置された暗電流抑制層と、前記エミッタから電荷を取り出す電荷取り出し手段と、を更に備える半導体デバイスである。
【発明の効果】
【０００６】
本発明によれば、低照度時のＳ／Ｎを向上することができる。
【図面の簡単な説明】
【０００７】
【図１】比較例のフォトトランジスタの概略的構成を示す図である。
【図２】一実施形態の実施例１の半導体デバイスの概略的構成を示す図である。
【図３】転送トランジスタの平面図である。
【図４】一実施形態の実施例２の半導体デバイスの概略的構成を示す図である。
【図５】一実施形態の実施例３の半導体デバイスの概略的構成を示す図である。
【図６】照度と光電流と埋め込み電極電圧の関係を示すプロット図である。
【図７】図７（Ａ）〜図７（Ｃ）は、それぞれ一実施形態の半導体デバイスの製造方法を説明するための図（その１〜その３）である。
【図８】図８（Ａ）〜図８（Ｃ）は、それぞれ一実施形態の半導体デバイスの製造方法を説明するための図（その４〜その６）である。
【図９】図９（Ａ）及び図９（Ｂ）は、それぞれ一実施形態の半導体デバイスの製造方法を説明するための図（その７及びその８）である。
【図１０】変形例の半導体デバイスの概略的構成を示す図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の一実施形態について図面を参照して説明するが、その説明に入る前に、導入として比較例のフォトトランジスタ１０００について説明する。
【０００９】
図１は、比較例のフォトトランジスタ１０００の概略構成を示す図である。
【００１０】
比較例のフォトトランジスタ１０００は、一例として撮像装置に内蔵される撮像素子に用いられる。具体的には、撮像素子では、表示画素数に対応した数のフォトトランジスタ１０００が２次元アレイ状に配置される。撮像装置としては、例えばデジタルカメラや、デジタル１眼レフカメラや、デジタルビデオカメラや、ステレオカメラや、パソコン、スマートフォン、タブレット、ガラ携等の内臓カメラが挙げられる。
【００１１】
フォトトランジスタ１０００では、図１に示されるように、保護層（パッシベーション膜）、絶縁層としてのシリコン酸化膜の表面上において分離用の埋め込み電極で囲まれた領域に、シリコン酸化膜から離れる方向にＮ＋エミッタ、Ｐベース、Ｎ−コレクタがこの順に並ぶ縦型バイポーラ構造（ここではＮＰＮ型バイポーラ構造）が形成されている。ベース〜コレクタで構成されるフォトダイオードへの光の入射により光電変換が起こり、発生した電荷（光電流のキャリア）がベースに蓄積された後、バイポーラ動作により増幅されエミッタに送られる。エミッタに送られた電荷は、エミッタに接続された電極を介して光信号として取り出される。なお、ＮＰＮ型バイポーラ構造に代えてＰＮＰ型バイポーラ構造を有していても良い。なお、本明細書中、半導体の導電型をＮやＰと表記し、特に不純物濃度が高い半導体をＮ＋やＰ＋と表記し、特に不純物濃度が低い半導体をＮ−やＰ−と表記する。
【００１２】
すなわち、比較例では、フォトトランジスタ１０００をアレイ配置したときに、コレクタ電位を共通とする構造でエミッタ側から光電流を取り出す構造として、埋め込み電極は、エミッタ拡散とベース拡散を分離する構造となっている。素子の大きさは、埋め込み電極で仕切られた区画の大きさで決まるために、ベース拡散の横方向拡散の距離を考慮しなくてよいので、素子を小さくすることができる。
【００１３】
例えば、フォトトランジスタ１０００をアレイ配置した場合には、シリコン酸化膜の直下につくる拡散型のバイポーラと比較して、ベース拡散深さを例えば１．５μｍとすると、横方向にも１．２μｍ程度広がるので、隣接するベース拡散間にはコレクタ領域を確保しなくてはならず、約４μｍ程度の受光セル間の距離が必要となる。埋め込み電極は、トレンチエッチング技術により深さ約５μｍ×幅１μｍの溝（トレンチ）を形成し、ポリシリコンをＣＶＤ装置で堆積して埋め込むことができるので、セル間の距離は溝の幅できまり、ベースの横方向拡散の幅を考慮しなくてよいので、素子サイズを大幅に縮小できる。
【００１４】
また、埋め込み電極とエミッタ領域及びベース領域とは、電気絶縁性の酸化膜２０（膜厚１５ｎｍ）で絶縁分離されている。埋め込み電極は、１０２０ｃｍ−３以上の不純物濃度をもつＮ型ポリシリコンで低抵抗化されている。酸化膜２０を介して埋め込み電極と接するエミッタ領域、ベース領域、コレクタ領域は縦型バイポーラ構造（バイポーラトランジスタ）となる。バイポーラトランジスタは、一般的にベース領域をエミッタ側からコレクタ側にかけて濃い不純物濃度から薄い不純物濃度となるようにして不純物分布を傾斜させることで、ベース拡散内の内部電界により周波数特性を向上させ、電流増幅率を上げることができる。比角例の構造も埋め込み電極で区画された内部の縦型バイポーラ構造ではシリコン酸化膜表面からベース不純物拡散は行われており、傾斜ベース領域を構成している。
【００１５】
比較例では、例えば、エミッタ領域は１０２０ｃｍ−３の濃度であり、ベース領域はエミッタ拡散直下では５×１０１７ｃｍ−３であり、コレクタ領域側では５×１０１５ｃｍ−３と傾斜している。埋め込み電極に電圧を与えることで、電極付近の縦型バイポーラ構造を構成する領域は、電界の影響をうけ、特に準中性領域であるベース領域の幅が変化する結果、バイポーラトランジスタの電流増幅率を変化させることができる。また、ベース領域内の不純物分布がエミッタ領域側では濃い不純物濃度であり、コレクタ領域側では薄い不純物濃度と傾斜しているので、埋め込み電極への電圧印加により、コレクタ領域側のベース領域で発生する空乏層は埋め込み電極付近から内部まで広がりやすくなるために均一な不純物分布と比較して電流増幅率の変化を大きくすることができる。
【００１６】
以上説明した比較例のフォトトランジスタ１０００によれば、埋め込み電極で区画された部分が受光セルとなり、埋め込み電極でベース領域が絶縁分離できるので、ベース領域の横方向広がりを考慮しないレイアウトが可能となり、セルの面積を縮小できる。また、電極がシリコン基板内に埋め込まれているので、電極がシリコン基板上に露出する場合に比べて光の入射の阻害にならず（光利用効率を改善でき）、縦型バイポーラ構造のフォトトランジスタに埋め込み電極の電圧を与えることで、電流増幅率を変化させることができる。
【００１７】
また、埋め込み電極の電圧を与えることで、ベース領域内部の不純物分布が傾斜しているので、ベース領域内部の電界の影響が電極近傍から内部におよぶため電流増幅率の変化を大きくすることができる。
【００１８】
また、エミッタ拡散と埋め込み電極との距離をとることで、埋め込み電極の電圧印加に対する電流増幅率の変化を緩和することができる。
【００１９】
また、埋め込み電極を持つフォトトランジスタ区画を２次元に多数配置することで、大面積のフォトトランジスタにも電流増幅率の変化をさせることができる。
【００２０】
また、縦型バイポーラ構造自身に光電流の増幅機能があり、さらに電流増幅率を可変できるので撮像装置の光照射に対する撮像感度とダイナミックレンジの改善を図れる。
【００２１】
ところで、比較例のフォトトランジスタ１０００では、電荷の取り出しのためにエミッタに接続する電極を設ける必要があり、Ｎ＋エミッタにシリコン酸化膜を接触させている。
【００２２】
エミッタは、シリコン酸化膜の表面に接触していると、エミッタのシリコン層表面付近に存在する界面準位や欠陥など再結合中心となる準位の影響を受ける結果、表面再結合電流を主としたエミッタ表面での暗電流が増加してしまうという不都合がある。特に低照度領域において光電流自体が小さくなったときには、信号電荷が暗電流由来のノイズに埋もれるため、Ｓ／Ｎが小さくなる。
【００２３】
そこで、発明者らは、この問題に対処すべく、本実施形態の実施例１〜３の半導体デバイス１００〜３００を開発した。
【００２４】
各実施例の半導体デバイスは、発明者らが鋭意検討の末、比較例のフォトトランジスタ１０００を改良したものであり、以下に詳細に説明するように「上述したフォトトランジスタ１０００が奏する効果」と「暗電流の抑制」を両立できる。
【００２５】
図２は、本実施形態の実施例１の半導体デバイス１００の断面図である。図３は、実施例１の半導体デバイス１００が有する転送トランジスタの平面図である。
【００２６】
実施例１の半導体デバイス１００では、図２及び図３に示されるように、比較例のフォトトランジスタ１０００のＮ＋エミッタの表面を該Ｎ＋エミッタとは導電型が異なるＰ＋シールド層（高ドープのＰ型半導体層）で覆い、埋め込み電極を覆う酸化膜の上部（一部）がＰウェル内にある、電荷転送用の転送トランジスタのチャネルに隣接している。また、Ｐ＋シールド層はＰウェルと電気的に接続されており、固定電位となる（多くは接地）。ここでは、シールド層は、ホウ素（Ｂ）が高濃度でドープされたＰ型半導体層である。Ｐ＋シールド層の存在により、Ｎ＋エミッタがシリコン酸化膜から離れることで、前述した再結合中心となる準位の影響を抑制することができる。
【００２７】
Ｎ＋エミッタに蓄積される電荷は、転送トランジスタのチャネルを介して浮遊容量としてのＮ＋ＦＤ（フローティングディフュージョン）に転送され、蓄積される。信号電荷の外部への取り出しはＮ＋ＦＤに接続された端子から行われるため、比較例と比べて、Ｎ＋エミッタ上の電荷取り出し用電極が不要になるため、受光面積も向上する。
【００２８】
詳述すると、半導体デバイス１００は、Ｎ＋エミッタ、Ｐベース及びＮ−コレクタがこの順に並ぶ縦型バイポーラ構造（フォトトランジスタ）と、Ｎ＋エミッタのＰベースとは反対側に配置されたシリコン酸化膜（保護層、絶縁層）と、Ｎ＋エミッタとシリコン酸化膜との間に配置されたＰ＋シールド層と、縦型バイポーラ構造の一部（Ｐベースの略全体とＮ−コレクタの一部）を酸化膜を介して取り囲む埋め込み電極と、Ｎ＋エミッタをソースとし、Ｎ＋ＦＤをドレインとする転送トランジスタ（ＭＯＳＦＥＴ構造）と、シリコン酸化膜上に設けられＮ＋ＦＤに接続された端子とを含む。この場合、転送トランジスタのチャネルがＰウェル内で酸化膜とＮ＋ＦＤとに挟まれる。
【００２９】
転送トランジスタのゲートは、シリコン酸化膜内における、Ｎ＋エミッタとＮ＋ＦＤとの間の領域（酸化膜及びチャネル）に対応する領域に形成されている。また、転送トランジスタのゲートとＰウェルとの間には、ゲート酸化膜が形成されている。
【００３０】
そこで、転送トランジスタのゲートに電圧が印加され該転送トランジスタのチャネルが反転すると、Ｎ＋エミッタとＮ＋ＦＤとが酸化膜及びチャネルを介して導通し、Ｎ＋エミッタからＮ＋ＦＤへ電荷が転送される。すなわち、ゲートのオン／オフにより、Ｎ＋エミッタに蓄積された電荷転送のオン／オフを制御できる。
【００３１】
なお、埋め込み電極や転送トランジスタのゲートへの電圧印加は、複数の半導体デバイス１００を撮像素子に用いる撮像装置の制御部（不図示）によって独立に行うことが可能である。
【００３２】
実施例１によれば、Ｎ＋エミッタにシリコン酸化膜を接触させている比較例に対して、Ｎ＋エミッタにＰ＋シールド層を接触させているので、Ｐ型不純物によってＮ型不純物をピニングできるため、Ｎ＋エミッタ表面における暗電流の発生を抑制することができる。さらに、Ｐ＋シールド層は、不純物濃度が高いため、Ｎ型不純物のピニング効果をより大きくでき、暗電流の発生を十分に抑制できる。
【００３３】
なお、シールド層の導電型は、Ｐ＋に代えて、ＰやＰ−でも良い。シールド層による暗電流低減効果（暗電流抑制効果）は公知となっている（特許１７２８７８３号公報参照）。すなわち、シールド層は、暗電流抑制層もしくは暗電流低減層として機能する。
【００３４】
また、Ｎ＋エミッタ層とシリコン酸化膜との間にＰ＋シールド層を配置しても、埋め込み電極への電圧印加により、フォトトランジスタの電流増幅率を上げることができ、光電流を確実に増幅させることができる。
【００３５】
図４には、本実施形態の実施例２の半導体デバイス２００が断面図にて示されている。実施例２の半導体デバイス２００は、縦型パイポーラ構造のＮ＋エミッタの一部が埋め込み電極を覆う酸化膜とＰ＋シールド層との間に位置する点が実施例１の半導体デバイス１００と異なり、その他の構成は半導体デバイス１００と同様である。
【００３６】
詳述すると、実施例２では、埋め込み電極を覆う酸化膜におけるＮ＋エミッタとＮ＋ＦＤとの間の部分が実施例１に比べて短くなっており、該部分とＰ＋シールド層との間にＮ＋エミッタの一部が入り込んだ状態となっている。この場合、転送トランジスタのチャネルがＮ＋エミッタ（ソース）とＮ＋ＦＤ（ドレイン）とに挟まれる。
【００３７】
そこで、転送トランジスタのゲートに電圧が印加され該転送トランジスタのチャネルが反転すると、Ｎ＋エミッタとＮ＋ＦＤとがチャネルを介して導通し、Ｎ＋エミッタからＮ＋ＦＤへ電荷が転送される。
【００３８】
実施例２によれば、実施例１と同様の効果を奏するとともに、エミッタが埋め込み電極を覆う酸化膜とＰ＋シールド層との間にも存在するため、実施例１に比べて、転送トランジスタのチャネルが埋め込み電極のバイアスの影響を受け難くなるため、比較的容易に電荷転送ができる。
【００３９】
図５には、本実施形態の実施例３の半導体デバイス３００が断面図にて示されている。実施例３の半導体デバイス３００は、埋め込み電極の一部をバックゲート電極としている点が実施例１の半導体デバイス１００と異なり、その他の構成は半導体デバイス１００と同様である。
【００４０】
すなわち、実施例３では、半導体デバイス３００においてフォトトランジスタを構成する縦型バイポーラ構造と転送トランジスタを分離するトレンチゲート（埋め込み電極）の一部をバックゲート電極として独立に電圧制御できるようにしている。これにより、転送トランジスタのゲート下のチャネルをより反転制御しやすくなる。
【００４１】
実施例３によれば、実施例１と同様の効果を奏するとともに、暗電流抑制のためにＰ＋シールド層を比較的濃く設定しても、チャネルを反転する自由度が高くなるので、暗電流抑制が行いやすくなる。
【００４２】
以上説明した実施例１〜３のように、Ｎ＋エミッタをシリコン酸化膜に接触させない構成を採用しても、埋め込み電極に電圧を印加することで、ベース領域内への空乏層を拡げてフォトトランジスタ（縦型バイポーラ構造）の電流増幅率を増加させ、光電流を増大させることができるため、フォトトランジスタとしての信号増幅効果は損なわれない（図６参照）。
【００４３】
図６には、埋め込み電極の電位を変化（０〜４Ｖ）させたときの光電流の照度依存性がプロット図にて示されている。図６から、照度によらず、埋め込み電極の電位を上げることで、光電流を大きくできることが分かる。
【００４４】
以下に、本実施形態の半導体デバイスの製造方法の一例について、図７（Ａ）〜図９（Ｂ）を参照して順を追って説明する。
【００４５】
（１）半導体基板上にエピタキシャル層を成長させる。ここでは、Ｎ＋低抵抗シリコン基板（６ｍΩcm）上にシリコンを含むＮ−エピタキシャル層（１Ωcm）を成長させる（図７（Ａ）参照）。
【００４６】
（２）Ｎ−エピタキシャル層に埋め込み電極を形成する。すなわち、Ｎ−エピタキシャル層の所定領域を埋め込み電極で囲む。具体的には、従来方法（例えば特許文献１（特許２０１３−１８７５２７号公報）参照）と同様にＮ−エピタキシャル層にトレンチを形成し、該トレンチに酸化膜を介してドープドポリシリコンを埋め込んだ後、エミッタ接合深さより深くなる部分までポリシリコン上部をエッチングする（図７（Ｂ）参照）。その後、エピタキシャル成長により、トレンチ上部をシリコンでふさぐ。Ｎ−エピタキシャル層の厚さを実施例１の場合は薄く、実施例２の場合は厚く形成することで、それぞれの構造に対応できる。また、トレンチ上部はシリコンを酸化し酸化膜でふさぐ。
【００４７】
（３）Ｎ−エピタキシャル層の埋め込み電極で囲まれた領域にＰベースを形成するためのボロン注入を行う。（図７（Ｃ）参照）。
【００４８】
（４）Ｎ−エピタキシャル層の埋め込み電極に隣接する領域にＰウェルを形成するためのボロン注入を行う（図８（Ａ）参照）。
【００４９】
（５）１１５０℃、５０分のドライブを行い、ベース領域とＰウェル領域を拡散させる（図８（Ｂ）参照）。
【００５０】
（６）Ｎ−エピタキシャル層の埋め込み電極で囲まれた領域にＮ＋エミッタを形成するためのリン注入を行い、次いでＰ＋シールド層を形成するためのボロン注入を行う（図８（Ｃ）参照）。
【００５１】
（７）ゲート酸化膜形成後、転送トランジスタのゲート用のポリシリコンを形成し、パターニングを行った後、浮遊容量（Ｎ＋ＦＤ）領域を形成するためのヒ素注入を行う（図９（Ａ）参照）。
【００５２】
（８）９２０℃で４０分の熱処理を行い、注入不純物を活性化させ完成させる（図９（Ｂ）参照）。なお、図９（Ｂ）には、実施例１の半導体デバイス１００が示されているが、他の実施例の半導体デバイスもほぼ同様に作成することができる。
【００５３】
（９）Ｎ−エピタキシャル層の表面を酸化してシリコン酸化膜を形成後、該シリコン酸化膜にコンタクトホールを形成し、Ｎ＋ＦＤとシリコン酸化膜上の端子とを金属配線で接続する。
【００５４】
以上説明した本実施形態の半導体デバイス（実施例１〜３の半導体デバイス１００〜３００）は、エミッタ、ベース及びコレクタがこの順に並ぶ縦型バイポーラ構造を備える半導体デバイスであって、エミッタのベースとは反対側に配置されたシリコン酸化膜と、エミッタとシリコン酸化膜との間に配置された暗電流抑制層と、エミッタから電荷を取り出す電荷取り出し手段と、を更に備える。
【００５５】
この場合、暗電流の発生を抑制しつつエミッタから信号電荷を取り出すことができる。
【００５６】
この結果、低照度時のＳ／Ｎを向上することができる。
【００５７】
また、暗電流抑制層はエミッタとは導電型が異なる半導体層であるため、エミッタとシリコン酸化膜を接触させる場合に比べて、暗電流の発生を効果的に抑制できる。
【００５８】
また、本実施形態の半導体デバイスは、縦型バイポーラ構造の一部を酸化膜（絶縁体）を介して囲む埋め込み電極を更に備えるため、埋め込み電極に電圧を印加することで、縦型バイポーラ構造の電流増幅率を所望の大きさに制御することが可能である。
【００５９】
また、埋め込み電極に印加される電圧によって縦型バイポーラ構造の電流増幅率が変わるため、例えば低照度時等の必要なときにのみ電圧を印加できるため、もしくは例えば中照度時や高照度時に電圧を下げることができるため、省エネが可能となる。
【００６０】
また、エミッタは、埋め込み電極により一切囲まれていないため、エミッタから浮遊容量への電荷転送が、埋め込み電極のバイアスの影響を受け難い。
【００６１】
また、電荷取り出し手段は、エミッタをソースとし、かつ埋め込み電極の外側に設けられた浮遊容量をドレインとする転送トランジスタのゲートと、ドレインと、を含むため、半導体製造方法を用いて容易に作成することができる。
【００６２】
また、転送トランジスタのゲートは、シリコン酸化膜内に設けられるため、作成が容易である。
【００６３】
また、エミッタと電極と浮遊容量は、転送トランジスタのチャネルの反転時にエミッタと浮遊容量が電気的に接続される位置関係にあるため、転送トランジスタの転送機能を担保できる。
【００６４】
また、実施例２では、エミッタの一部と浮遊容量との間に絶縁体（酸化膜）の一部が位置するため、すなわちエミッタの残部と浮遊容量との間に絶縁体（酸化膜）の残部が位置しないため、エミッタ拡散の範囲を制限しつつ電荷転送をより容易にすることができる。
【００６５】
また、電荷取り出し手段は、シリコン酸化膜上に設けられ浮遊容量に接続された端子を含むため、浮遊容量に転送された電荷を外部に取り出すことができる。
【００６６】
また、実施例３では、電極の一部は、残部とは独立に電圧制御が可能であるため、転送トランジスタのゲート下のチャネルをより反転制御しやすくなる。この場合、暗電流抑制のためにＰ＋シールド層を比較的濃く設定しても、チャネルを反転する自由度が高くなるので、暗電流抑制が行いやすくなる。
【００６７】
要するに、本実施形態では、エミッタがシリコン酸化膜表面に接していないので、エミッタのシリコン層表面の界面準位や欠陥を起因とする暗電流の発生を効果的に抑制できる。また、エミッタに蓄積された電荷は、転送トランジスタのチャネルを介して浮遊容量に転送されるため、信号の低下を抑制できる。
【００６８】
すなわち、エミッタ表面を発生源とする暗電流を抑える効果がある一方で、フォトトランジスタによる信号増幅効果を維持できるので、低照度時におけるＳ／Ｎを従来構造（例えば特許文献１参照）よりも大きくできる。 
【００６９】
また、本実施形態の複数の半導体デバイスがアレイ状に配置された撮像素子を備える撮像装置によれば、低照度時でも高品質の画像を得ることができる。
【００７０】
また、本実施形態の半導体デバイスの製造方法は、半導体基板上に該半導体基板から離れる方向にコレクタ、ベース及びエミッタがこの順に並ぶバイポーラ構造を備える半導体デバイスの製造方法であって、半導体基板上に第１導電型（例えばＮ型）のエピタキシャル層を成長させる工程と、エピタキシャル層の所定領域を酸化膜（絶縁体）を介して埋め込み電極で囲む工程と、所定領域にベースを形成するための、第１導電型とは異なる第２導電型（例えばＰ型）の不純物を注入する工程と、所定領域にエミッタを形成するための、第１導電型（例えばＮ型）の不純物を注入する工程と、所定領域に第２導電型（例えばＰ型）の不純物を注入する工程と、エミッタから電荷を取り出すためのトランジスタを形成する工程と、エピタキシャル層の表面を酸化して酸化膜を形成する工程と、を含む。
【００７１】
この場合、暗電流の発生を抑制しつつエミッタから信号電荷を取り出すことができる。
【００７２】
この結果、低照度時のＳ／Ｎを向上することができる。
【００７３】
また、トランジスタを形成する工程は、所定領域をパターンニングして、エミッタをソースとするトランジスタのゲートを形成する工程と、エピタキシャル層の電極の外側の領域にトランジスタのドレインとなる浮遊容量を形成する工程と、を含む。
【００７４】
この場合、トランジスタを、半導体製造方法を用いて容易に作成することができる。
【００７５】
また、本実施形態の半導体デバイスの製造方法は、浮遊容量に接続される端子を酸化膜上に形成する工程を更に含むため、半導体製造方法を用いて、浮遊容量に転送された電荷を外部に取り出すための端子を浮遊容量に接続することができる。
【００７６】
なお、図１０に示される変形例の半導体デバイスのように、埋め込み電極をベースの略全体とコレクタの略全体を囲むように形成しても良い。この場合、ベース及びコレクタを埋め込み電極で分離できるので、コレクタ電圧の印加が可能となり、回路設計の自由度が増える。
【００７７】
また、埋め込み電極をエミッタの少なくとも一部、ベースの全体を囲むように形成しても良いし、さらにコレクタの少なくとも一部を囲むように形成しても良い。埋め込み電極がエミッタの全体、ベースの全体及びコレクタの全体を囲む場合は、縦型バイポーラ構造全体を囲むことになる。
【００７８】
埋め込み電極をエミッタの少なくとも一部を囲むように形成する場合には、シリコン酸化膜及び暗電流抑制層を貫通する、電荷取り出し用のコンタクトホールを形成し、エミッタとシリコン酸化膜上の端子を該コンタクトホールに設けた配線で接続しても良い。
【００７９】
また、埋め込み電極を、コレクタを一切囲まないように設けても良い。
【００８０】
また、上記実施形態及び変形例では、エミッタをＮ型とし、暗電流抑制層をＰ型としているが、これに限られない。すなわち、本発明の半導体デバイスにおいて、導電型の組み合わせは、適宜変更可能である。例えば導電型を入れ替えても良い。なお、エミッタがＮ型であることは、縦型バイポーラ構造がＮＰＮ型であることを意味する。
【００８１】
例えば、エミッタをＰ型とし、暗電流抑制層をＮ型としても良い。この場合も、上記実施形態と同様の暗電流抑制効果が得られる。この場合、ＦＤをＰ型とし、ウェルをＮ型とすることが好ましい。また、半導体基板や該半導体基板上に成長されるエピタキシャル層もＰ型とすることが好ましい。なお、エミッタがＰ型であることは、縦型バイポーラ構造がＰＮＰ型であることを意味する。
【００８２】
また、上記実施形態及び変形例では、半導体基板にシリコン基板を用いているが、これに限らず、例えばゲルマニウム基板等を用いても良い。この場合、保護膜、絶縁膜として、シリコン酸化膜に代えて、例えばゲルマニウム酸化膜を用いても良い。また、半導体基板の導電型は、Ｎ型に限らず、Ｐ型であっても良い。
【００８３】
また、本発明の半導体デバイスは、撮像素子の光検出用途のみならず、光検出器全般に適用できる。例えば、上記実施形態又は変形例の単一の半導体デバイスを光検出器として用いる場合には、デバイスを分離する必要がないため、埋め込み電極は、必須ではない。なお、複数の半導体デバイスをアレイ化する場合に、埋め込み電極に代えて、埋め込み絶縁膜を設けても良い。但し、埋め込み電極があれば、上述の如く、電流増幅率を制御可能である。なお、本発明の半導体デバイスが光検出器としての用途には、例えば複写機、プリンタ等の画像形成装置や、例えばプロジェクタ、ＨＵＤ、ＨＭＤ等の画像表示装置や、例えばＴＯＦカメラ、レーザレーダ等の物体検出装置等が挙げられる。本発明の半導体デバイスを備える光検出器は、上記画像形成装置や画像表示装置では、例えば光走査の同期検知用として用いることができ、物体検出装置では、例えば光測距用の受光器や光走査の同期検知用として用いることができる。
【００８４】
また、上記実施形態及び変形例において、適用可能なＮ型の不純物として、例えばリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられ、適用可能なＰ型の不純物として、例えばボロン（Ｂ）、アルミニウム（Ａｌ）等が挙げられる。
【００８５】
また、本明細書及び図面で表現された材料、数値、形状は、一例であって、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００８６】
また、以上の説明では、主として縦型バイポーラ構造について述べたが、本発明は、横型バイポーラ構造にも応用可能である。
【００８７】
以下に発明者らが上記実施形態及び変形例を発案するに至った思考プロセスを説明する。
【００８８】
従来、光検出器として、フォトダイオードが、製造方法が簡単でかつ安定した光電流を検出できるためによく利用されている。
【００８９】
しかし、光照射時に得られる光電流が微弱であるために、低照度での受光感度を高くするためには受光面積の大きなものが必要となる。
【００９０】
バイポーラ構造を有するフォトトランジスタは、コレクタ−ベース間で構成されるフォトダイオードで得られる光電流をエミッタから出力するときに、バイポーラ構造が持っている物性により電流を増幅できる特徴を有する。この特徴を生かし、フォトトランジスタの電流増幅率を可変することで光強度に対する光電流が可変できるものが特許文献１（特開２０１３−１８７５２７号公報）に開示されている。
【００９１】
詳述すると、特許文献１では、電流増幅率を可変する目的で、シリコン酸化膜表面側からエミッタ、ベース、コレクタがこの順に並ぶ縦型バイポーラ構造を囲むように埋め込み電極を設けた構成が開示されている。この構成では、酸化膜により分離された埋め込み電極へ電圧印加することで、縦型バイポーラトランジスタのベース幅を変えることで電流増幅率が可変となっている。
【００９２】
しかし、特許文献１の構成では、エミッタが、シリコン酸化膜表面に接しており、暗電流が増加する。フォトンが光電変換されて電荷として蓄積されるフォトトランジスタのベース部分から電荷（信号）を取り出すためには、ｈＦＥ倍された後エミッタから電荷を引き抜く必要がある。このためエミッタは必然的にシリコン酸化膜表面に接していなければならず、界面準位や欠陥などの再結合中心となる準位の影響を受ける結果、表面再結合電流を主とした暗電流が増加してしまう。
【００９３】
そこで、発明者らは、この問題を解決するために、上記実施形態及び変形例を発案するに至った。
【符号の説明】
【００９４】
１００、２００、３００…半導体デバイス。
【先行技術文献】
【特許文献】
【００９５】
【特許文献１】特開２０１３−１８７５２７号公報
【図１】
2017076727.tif 000003
【図２】
2017076727.tif 000004
【図３】
2017076727.tif 000005
【図４】
2017076727.tif 000006
【図５】
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【図６】
2017076727.tif 000008
【図７】
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【図８】
2017076727.tif 000010
【図９】
2017076727.tif 000011
【図１０】
2017076727.tif 000012