(57)【要約】【課題】素子数や面積が増大するのを抑制し且つ高精度に電位を出力できる低リーク電位選択回路を提供する。【解決手段】端子Ｖｏｕｔと端子Ｈとの間にトランジスタＰ１、Ｐ２の直列回路、ノードＡと端子ＶＳＳとの間にトランジスタＮ１、Ｎ２の直列回路、ノードＢと端子ＶＤＤとの間にトランジスタＰ３が接続される。端子Ｖｏｕｔと端子Ｌとの間に、トランジスタＮ３、Ｎ４の直列回路、ノードＣと端子ＶＤＤとの間にトランジスタＰ４、Ｐ５の直列回路、ノードＤと端子ＶＳＳとの間にトランジスタＮ５が接続される。高電位ＶＲＥＦ＋は、トランジスタＰ１〜Ｐ５のオン、トランジスタＮ１〜Ｎ５のオフで出力される。トランジスタＮ３は、ソース・ドレイン間がほぼ同電位となるので低リーク電流となる。低電位ＶＲＥＦ−は、Ｐ型とＮ型のトランジスタの動作を逆にして出力できる。中間電位の回路が不要で省スペース化が図れる。【選択図】図１
2017005658.tif 000002
【特許請求の範囲】
【請求項１】
正電源端子（ＶＤＤ）および負電源端子（ＶＳＳ）と、
電位出力用の高電位端子（Ｈ）、低電位端子（Ｌ）および出力端子（Ｖｏｕｔ）と、
制御信号に基づいて前記高電位端子および前記低電位端子のいずれか一方の端子の電位を選択して出力端子に出力する高電位用スイッチ（ＳＷＨ）および低電位用スイッチ（ＳＷＬ）とを備え、
前記高電位用スイッチは、
前記出力端子と前記高電位端子との間に直列接続される第１のｐ型ＭＯＳトランジスタ（Ｐ１）および第２のｐ型ＭＯＳトランジスタ（Ｐ２）と、
前記第１のｐ型ＭＯＳトランジスタおよび前記第２のｐ型ＭＯＳトランジスタの中間ノードと前記負電源端子との間に直列接続される第１のｎ型ＭＯＳトランジスタ（Ｎ１）および第２のｎ型ＭＯＳトランジスタ（Ｎ２）と、
前記第１のｎ型ＭＯＳトランジスタおよび前記第２のｎ型ＭＯＳトランジスタの中間ノードと前記正電源端子との間に接続される第３のｐ型ＭＯＳトランジスタ（Ｐ３）とを備え、
前記低電位スイッチは、
前記出力端子と前記低電位端子との間に直列接続される第３のｎ型ＭＯＳトランジスタ（Ｎ３）および第４のｎ型ＭＯＳトランジスタ（Ｎ４）と、
前記第３のｎ型ＭＯＳトランジスタおよび前記第４のｎ型ＭＯＳトランジスタの中間ノードと前記正電源端子との間に直列接続される第４のｐ型ＭＯＳトランジスタ（Ｐ４）および第５のｐ型ＭＯＳトランジスタ（Ｐ５）と、
前記第４のｐ型ＭＯＳトランジスタおよび前記第５のｐ型ＭＯＳトランジスタの中間ノードと前記負電源端子との間に接続される第５のｎ型ＭＯＳトランジスタ（Ｎ５）とを備えたことを特徴とする低リーク電位選択回路。
【請求項２】
正電源端子（ＶＤＤ）および負電源端子（ＶＳＳ）と、
電位出力用の高電位端子（Ｈ）、低電位端子（Ｌ）および出力端子（Ｖｏｕｔ）と、
制御信号に基づいて前記高電位端子および前記低電位端子のいずれか一方の端子の電位を選択して出力端子に出力する高電位用スイッチ（ＳＷＨ）および低電位用スイッチ（ＳＷＬ）とを備え、
前記高電位用スイッチは、
前記出力端子と前記高電位端子との間に直列接続される第１のｐ型ＭＯＳトランジスタ（Ｐ１）および第２のｐ型ＭＯＳトランジスタ（Ｐ２）と、
前記第１のｐ型ＭＯＳトランジスタおよび前記第２のｐ型ＭＯＳトランジスタの中間ノードと前記負電源端子との間に直列接続される第１のｎ型ＭＯＳトランジスタ（Ｎ１）および第６のｐ型ＭＯＳトランジスタ（Ｐ６）とを備え、
前記低電位スイッチは、
前記出力端子と前記低電位端子との間に直列接続される第３のｎ型ＭＯＳトランジスタ（Ｎ３）および第４のｎ型ＭＯＳトランジスタ（Ｎ４）と、
前記第３のｎ型ＭＯＳトランジスタおよび前記第４のｎ型ＭＯＳトランジスタの中間ノードと前記正電源端子との間に直列接続される第４のｐ型ＭＯＳトランジスタ（Ｐ４）および第６のｎ型ＭＯＳトランジスタ（Ｎ６）とを備えたことを特徴とする低リーク電位選択回路。
【請求項３】
請求項１または２に記載の低リーク電位選択回路において、
前記高電位用スイッチは、
前記第２のｐ型ＭＯＳトランジスタと前記高電位端子との間に第７のｐ型ＭＯＳトランジスタ（Ｐ７）が接続され、
前記第２のｐ型ＭＯＳトランジスタおよび前記第７のｐ型ＭＯＳトランジスタの中間ノードと前記正電源端子との間に第８のｐ型ＭＯＳトランジスタ（Ｐ８）が接続され、
前記低電位スイッチは、
前記第４のｎ型ＭＯＳトランジスタと前記低電位端子との間に第７のｎ型ＭＯＳトランジスタ（Ｎ７）が接続され、
前記第４のｎ型ＭＯＳトランジスタおよび前記第７のｎ型ＭＯＳトランジスタの中間ノードと前記負電源端子との間に第８のｎ型ＭＯＳトランジスタ（Ｎ８）が接続されていることを特徴とする低リーク電位選択回路。
【請求項４】
正電源端子（ＶＤＤ）および負電源端子（ＶＳＳ）と、
電位出力用の高電位端子（Ｈ）、低電位端子（Ｌ）および出力端子（Ｖｏｕｔ）と、
制御信号に基づいて前記高電位端子および前記低電位端子のいずれか一方の端子の電位を選択して出力端子に出力する高電位用スイッチ（ＳＷＨ）および低電位用スイッチ（ＳＷＬ）とを備え、
前記高電位用スイッチは、請求項１から３のいずれかに記載の高電位用スイッチにより構成され、
前記低電位用スイッチは、前記出力端子と前記低電位端子との間に接続される第９のｎ型ＭＯＳトランジスタ（Ｎ９）であることを特徴とする低リーク電位選択回路。
【請求項５】
正電源端子（ＶＤＤ）および負電源端子（ＶＳＳ）と、
電位出力用の高電位端子（Ｈ）、低電位端子（Ｌ）および出力端子（Ｖｏｕｔ）と、
制御信号に基づいて前記高電位端子および前記低電位端子のいずれか一方の端子の電位を選択して出力端子に出力する高電位用スイッチ（ＳＷＨ）および低電位用スイッチ（ＳＷＬ）とを備え、
前記高電位用スイッチは、前記出力端子と前記高電位端子との間に接続される第９のｐ型ＭＯＳトランジスタ（Ｐ９）であり、
前記低電位用スイッチは、請求項１から３のいずれかに記載の低電位用スイッチにより構成されていることを特徴とする低リーク電位選択回路。
【請求項６】
請求項１から５のいずれか一項に記載の低リーク電位選択回路において、
前記高電位端子の高電位および前記低電位端子の低電位の中間の電位を出力する中間電位端子と、
制御信号に基づいて前記中間電位端子を選択して出力端子に出力する中間電位用スイッチとを備え、
前記中間電位用スイッチは、前記中間電位端子と前記出力端子に接続され、前記高電位用スイッチあるいは低電位用スイッチを構成するｐ型ＭＯＳトランジスタよりも低閾値電圧のｐ型ＭＯＳトランジスタ（Ｐ１０）および前記高電位用スイッチあるいは低電位用スイッチを構成するｎ型ＭＯＳトランジスタよりも低閾値電圧のｎ型ＭＯＳトランジスタ（Ｎ１０）の直列回路を備えたことを特徴とする低リーク電位選択回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低リーク電位選択回路に関する。
【背景技術】
【０００２】
半導体集積回路として例えばΔΣ型のＡ／Ｄ変換回路などのオーバーサンプリング型のＡ／Ｄ変換回路では、出力をフィードバックするためのＤ／Ａ変換回路として電位選択回路を用いることがある。ここで用いられる２レベルの電位選択回路では、電位出力端子として例えば高電位端子および低電位端子が設けられ、例えば高電位端子ＶＲＥＦ＋が３．０Ｖ、低電位端子ＶＲＥＦ−が０Ｖとされる。各端子から電位出力端子の出口部分にはＭＯＳトランジスタが設けられ、対応する制御信号を受けるとＭＯＳトランジスタを介して出力端子へ電位を出力する。
【０００３】
しかしながら、近年では、このような電位出力を行う回路においては、Ａ／Ｄ変換回路においてビット数を多くした精度の高い出力を必要とする場合には、スイッチ素子として用いるＭＯＳＦＥＴの特性に大きく依存することがある。この場合、ＭＯＳＦＥＴのオン抵抗／オフ抵抗比が悪いものでは、オフ状態でＭＯＳＦＥＴのリーク電流が出力電位に誤差を生じさせることがある。
【０００４】
例えば、高電位端子および低電位端子と電位出力端子との間にそれぞれスイッチ素子としてＭＯＳＦＥＴを接続した構成では、一方のＭＯＳＦＥＴをオン、他方をオフ状態にしていずれかの電位を出力させるが、オフ状態のＭＯＳＦＥＴにリークが生じていると出力電位に誤差が発生する。
【０００５】
このような不具合を回避するものとして、スイッチ素子としてそれそれ２個のＭＯＳＦＥＴを直列にして接続し、それらの中間ノードを他の中間電位に固定するように別のＭＯＳＦＥＴを接続する構成が考えられている。しかし、この構成では、上記した不具合が回避できても、中間電位を生成するための電位生成回路が必要となるため、回路面積が大きくなる制約がある。
【０００６】
また、中間電位ではなく、高電位側の中間ノードをグランドレベルに、低電位側の中間ノードを電源電圧レベルにＭＯＳＦＥＴを介して固定する構成が考えられるが、この場合には、中間ノードを固定するＭＯＳＦＥＴがリーク電流を発生してしまうため、やはり出力誤差が発生してしまうものであった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，３３２，９４１号明細書
【特許文献２】特開２００５−２６８８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的は、面積が増大するのを抑制し且つ高精度に電位を出力できる低リーク電位選択回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載の低リーク電位選択回路は、正電源端子（ＶＤＤ）および負電源端子（ＶＳＳ）と、電位出力用の高電位端子（Ｈ）、低電位端子（Ｌ）および出力端子（Ｖｏｕｔ）と、制御信号に基づいて前記高電位端子および前記低電位端子のいずれか一方の端子の電位を選択して出力端子に出力する高電位用スイッチ（ＳＷＨ）および低電位用スイッチ（ＳＷＬ）とを備え、前記高電位用スイッチは、前記出力端子と前記高電位端子との間に直列接続される第１のｐ型ＭＯＳトランジスタ（Ｐ１）および第２のｐ型ＭＯＳトランジスタ（Ｐ２）と、前記第１のｐ型ＭＯＳトランジスタおよび前記第２のｐ型ＭＯＳトランジスタの中間ノードと前記負電源端子との間に直列接続される第１のｎ型ＭＯＳトランジスタ（Ｎ１）および第２のｎ型ＭＯＳトランジスタ（Ｎ２）と、前記第１のｎ型ＭＯＳトランジスタおよび前記第２のｎ型ＭＯＳトランジスタの中間ノードと前記正電源端子との間に接続される第３のｐ型ＭＯＳトランジスタ（Ｐ３）とを備え、前記低電位スイッチは、前記出力端子と前記低電位端子との間に直列接続される第３のｎ型ＭＯＳトランジスタ（Ｎ３）および第４のｎ型ＭＯＳトランジスタ（Ｎ４）と、前記第３のｎ型ＭＯＳトランジスタおよび前記第４のｎ型ＭＯＳトランジスタの中間ノードと前記正電源端子との間に直列接続される第４のｐ型ＭＯＳトランジスタ（Ｐ４）および第５のｐ型ＭＯＳトランジスタ（Ｐ５）と、前記第４のｐ型ＭＯＳトランジスタおよび前記第５のｐ型ＭＯＳトランジスタの中間ノードと前記負電源端子との間に接続される第５のｎ型ＭＯＳトランジスタ（Ｎ５）とを備えている。
【００１０】
上記構成において、高電位を出力する場合には、第１〜第５のｐ型ＭＯＳトランジスタをオン、第１〜第５のｎ型ＭＯＳトランジスタをオフ状態とする。これにより、高電位端子から第２のｐ型ＭＯＳトランジスタおよび第１のｐ型ＭＯＳトランジスタを介して出力端子に高電位が出力される。このとき、第１のｐ型ＭＯＳトランジスタと第２のｐ型ＭＯＳトランジスタとの中間ノードは高電位となる。また、この中間ノードに接続される第１のｎ型ＭＯＳトランジスタおよび第２のｎ型ＭＯＳトランジスタはオフ状態であり、第１のｎ型ＭＯＳトランジスタと第２のｎ型ＭＯＳトランジスタの中間ノードに接続される第３のｐ型ＭＯＳトランジスタはオン状態である。したがって、オフ状態の第１のｎ型ＭＯＳトランジスタのソース、ドレインの両端子は一方が高電位状態、他方が正電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、第１のｐ型ＭＯＳトランジスタと第２のｐ型ＭＯＳトランジスタの中間ノードから第１のｎ型ＭＯＳトランジスタ側に電流がリークするのを抑制でき、高電位端子から出力端子にリーク電流を抑制して精度の高い出力をすることができる。
【００１１】
一方、第３のｎ型ＭＯＳトランジスタおよび第４のｎ型ＭＯＳトランジスタはオフ状態であるから、低電位端子は出力端子と遮断されている。このとき、第４のｐ型ＭＯＳトランジスタおよび第５のｐ型ＭＯＳトランジスタはオン状態であるから、第３のｎ型ＭＯＳトランジスタおよび第４のｎ型ＭＯＳトランジスタの中間ノードは正電源端子の電位となる。したがって、オフ状態の第３のｎ型ＭＯＳトランジスタのソース、ドレインの両端子は一方が高電位状態、他方が正電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、出力端子から第３のｎ型ＭＯＳトランジスタを介して低電位端子側に電流がリークするのを抑制でき、出力端子の電位を精度良く保持することができる。
【００１２】
また、低電位を出力する場合には、第１〜第５のｎ型ＭＯＳトランジスタをオン、第１〜第５のｐ型ＭＯＳトランジスタをオフ状態とする。これにより、低電位端子から第４のｎ型ＭＯＳトランジスタおよび第３のｎ型ＭＯＳトランジスタを介して出力端子に低電位が出力される。このとき、第３のｎ型ＭＯＳトランジスタと第４のｎ型ＭＯＳトランジスタとの中間ノードは低電位となる。また、この中間ノードに接続される第４および第５のｐ型ＭＯＳトランジスタはオフ状態であり、第４のｐ型ＭＯＳトランジスタと第５のｐ型ＭＯＳトランジスタの中間ノードに接続される第５のｎ型ＭＯＳトランジスタはオン状態である。したがって、オフ状態の第４のｐ型ＭＯＳトランジスタのソース、ドレインの両端子は一方が低電位状態、他方が負電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、第３のｎ型ＭＯＳトランジスタと第４のｎ型ＭＯＳトランジスタの中間ノードに第４のｐ型ＭＯＳトランジスタ側から電流がリークするのを抑制でき、低電位端子から出力端子にリーク電流を抑制して精度の高い出力をすることができる。
【００１３】
一方、第１および第２のｐ型ＭＯＳトランジスタはオフ状態であるから、高電位端子は出力端子と遮断されている。このとき、第１および第２のｎ型ＭＯＳトランジスタはオン状態であるから、第１のｐ型ＭＯＳトランジスタおよび第２のｐ型ＭＯＳトランジスタの中間ノードは負電源端子の電位となる。したがって、オフ状態の第１のｐ型ＭＯＳトランジスタのソース、ドレインの両端子は一方が低電位状態、他方が負電源端子の電位となり、両者の電位がほぼ同電位であれば電位差が小さい状態となり、オフ抵抗の値によらずリークの発生を抑制できる。この結果、出力端子に第１のｐ型ＭＯＳトランジスタを介して高電位端子側から電流がリークするのを抑制でき、出力端子の電位を精度良く保持することができる。
【００１４】
以上により、高電位端子および低電位端子のいずれの出力状態においても、リーク電流を低減した状態で高電位あるいは低電位の出力を確実に保持することができる。また、この場合に、中間電圧などを生成するための回路を不要とするので、素子数や面積が増大するのを抑制した構成で実現できる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態を示す電気的構成図
【図２】Ａ／Ｄ変換回路の電気的構成図
【図３】第１実施形態の動作説明図、（ａ）ＶＲＥＦ＋出力時、（ｂ）ＶＲＥＦ−出力時
【図４】第２実施形態を示す電気的構成図
【図５】第２実施形態の動作説明図、（ａ）ＶＲＥＦ＋出力時、（ｂ）ＶＲＥＦ−出力時
【図６】第３実施形態を示す電気的構成図
【図７】第３実施形態のＶＲＥＦ＋出力時の動作説明図
【図８】ＶＲＥＦ−出力時の動作説明図
【図９】第４実施形態を示す電気的構成図
【図１０】第５実施形態を示す電気的構成図（その１）
【図１１】電気的構成図（その２）
【図１２】第６実施形態を示す電気的構成図
【図１３】第７実施形態を示す電気的構成図
【発明を実施するための形態】
【００１６】
（第１実施形態）
以下、本発明の低リーク電位選択回路をＡ／Ｄ変換回路の構成中のＤ／Ａ変換回路に適用した場合の第１実施形態について、図１〜図３を参照して説明する。
【００１７】
図２は、この実施形態で用いる低リーク電位選択回路としてのＤ／Ａ変換回路１を適用した１次ΔΣ（デルタシグマ）型のＡ／Ｄ変換回路２の概略構成を示している。この構成において、アナログの入力信号ＶＩは、減算器３の加算信号として入力され、減算結果の出力信号は積分器４に入力される。積分器４は量子化器５に接続され、その出力をデジタルの出力信号ＶＯとしている。また量子化器５の出力信号ＶＯはＤ／Ａ変換回路１を介して減算器３の減算入力とされている。
【００１８】
以上の構成により、ΔΣ変調を行ってアナログ入力である入力信号ＶＩをデジタルの出力信号ＶＯに変換して出力する。ここで、Ｄ／Ａ変換回路１は、出力信号ＶＯに応じて２つの電位として高電位ＶＲＥＦ＋、低電位ＶＲＥＦ−のいずれかの電位を選択してアナログ出力として出力する構成である。それぞれの電位は例えば、高電位ＶＲＥＦ＋は３．０Ｖ、低電位ＶＲＥＦ−は０Ｖである。
【００１９】
図１は上記したＤ／Ａ変換回路１の構成を示している。２レベルのＤ／Ａ変換回路であり、２つの端子として高電位端子Ｈ、低電位端子Ｌを備え、出力端子Ｖｏｕｔを備えている。高電位端子Ｈには高電位電源が接続されて高電位ＶＲＥＦ＋（３．０Ｖ）が与えられ、低電位端子Ｌには低電位電源が接続されて低電位ＶＲＥＦ−（０Ｖ）が与えられる。
【００２０】
高電位ＶＲＥＦ＋および低電位ＶＲＥＦ−は、図示しない電位生成回路により正電源端子ＶＤＤの電位３．０Ｖと負電源端子ＶＳＳの電位０Ｖを基準として生成される。
出力端子Ｖｏｕｔと高電位端子Ｈとの間には高電位用スイッチＳＷＨが接続され、出力端子Ｖｏｕｔと低電位端子Ｌとの間には低電位用スイッチＳＷＬが接続されている。
【００２１】
高電位用スイッチＳＷＨは、次のように構成される。出力端子Ｖｏｕｔと高電位端子Ｈとの間に第１のｐ型ＭＯＳトランジスタＰ１および第２のｐ型ＭＯＳトランジスタＰ２が直列に接続されている。第１のｐ型ＭＯＳトランジスタＰ１および第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡと負電源端子ＶＳＳとの間に第１のｎ型ＭＯＳトランジスタＮ１および第２のｎ型ＭＯＳトランジスタＮ２が直列に接続されている。第１のｎ型ＭＯＳトランジスタＮ１および第２のｎ型ＭＯＳトランジスタＮ２の中間ノードＢと正電源端子ＶＤＤとの間に第３のｐ型ＭＯＳトランジスタＰ３が接続されている。
【００２２】
また、低電位用スイッチＳＷＬは、次のように構成される。出力端子Ｖｏｕｔと低電位端子との間に第３のｎ型ＭＯＳトランジスタＮ３および第４のｎ型ＭＯＳトランジスタＮ４が直列に接続されている。第３のｎ型ＭＯＳトランジスタＮ３および第４のｎ型ＭＯＳトランジスタＮ４の中間ノードＣと正電源端子ＶＤＤとの間に第４のｐ型ＭＯＳトランジスタＰ４および第５のｐ型ＭＯＳトランジスタＰ５が直列に接続されている。第４のｐ型ＭＯＳトランジスタＰ４および第５のｐ型ＭＯＳトランジスタＰ５の中間ノードＤと負電源端子ＶＳＳとの間に第５のｎ型ＭＯＳトランジスタＮ５が接続されている。
【００２３】
また、図示はしていないが、Ｄ／Ａ変換回路１は、制御回路を備えていて、量子化器５から出力される出力信号ＶＯに基づいて、上記構成の第１〜第５のｐ型ＭＯＳトランジスタＰ１〜Ｐ５、第１〜第５のｎ型ＭＯＳトランジスタＮ１〜Ｎ５のオンオフの制御信号を与え、出力する電位を選択するように構成されている。
【００２４】
なお、上記構成において、高電位ＶＲＥＦ＋、低電位ＶＲＥＦ−、正電源端子ＶＤＤ、負電源端子ＶＳＳの各電位は、次式（Ａ）に示す大小関係を満たす任意の電位となるように設定されている。なお、この実施形態では、正電源端子ＶＤＤの電圧と高電位ＶＲＥＦ＋は３．０Ｖで等しく設定され、低電位ＶＲＥＦ−と負電源端子ＶＳＳの電圧は０Ｖで等しく設定されている。
【００２５】
（ＶＤＤ）≧（ＶＲＥＦ＋）＞（ＶＲＥＦ−）≧（ＶＳＳ）      …（Ａ）
次に、上記構成の作用について図３（ａ）、（ｂ）を用いて説明する。量子化器５の出力信号ＶＯあるいは状態に応じて、Ｄ／Ａ変換回路１の出力電圧が選択的に出力される。図３（ａ）は、高電位出力時つまり高電位スイッチＳＷＨをオン、低電位スイッチＳＷＬをオフ状態に保持させた場合の状態を示している。また、図３（ｂ）は低電位出力時つまり低電位スイッチＳＷＬをオン、高電位スイッチＳＷＨをオフ状態に保持させた場合の状態を示している。なお、図３（ａ）、（ｂ）では太実線により導通状態であることを示しており、導通経路の電位はほぼ同電位となっている。
【００２６】
まず、図３（ａ）を参照して、高電位スイッチＳＷＨをオン、低電位スイッチＳＷＬをオフとして、高電位端子Ｈから高電位ＶＲＥＦ＋を出力端子Ｖｏｕｔに出力する場合について説明する。高電位ＶＲＥＦ＋を出力する場合には、具体的には、第１〜第５のｐ型ＭＯＳトランジスタＰ１〜Ｐ５を全てオンさせ、第１〜第５のｎ型ＭＯＳトランジスタＮ１〜Ｎ５を全てオフ状態に保持する。
【００２７】
これにより、高電位端子Ｈから第２のｐ型ＭＯＳトランジスタＰ２および第１のｐ型ＭＯＳトランジスタＰ１を介して出力端子Ｖｏｕｔに高電位ＶＲＥＦ＋が出力される。このとき、第１のｐ型ＭＯＳトランジスタＰ１と第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡの電位は、ほぼ高電位ＶＲＥＦ＋となる。また、この中間ノードＡに接続される第１のｎ型ＭＯＳトランジスタＮ１および第２のｎ型ＭＯＳトランジスタＮ２はオフ状態であり、第１のｎ型ＭＯＳトランジスタＮ１と第２のｎ型ＭＯＳトランジスタＮ２の中間ノードＢに接続される第３のｐ型ＭＯＳトランジスタＰ３はオン状態である。
【００２８】
したがって、オフ状態の第１のｎ型ＭＯＳトランジスタＮ１のソース、ドレインの両端子はノードＡ側が高電位ＶＲＥＦ＋の電位、ノードＢ側が正電源端子ＶＤＤの電位となり、両者の電位がほぼ同電位であるから、電位差が小さい状態となる。これにより、第１のｎ型ＭＯＳトランジスタＮ１は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、第１のｐ型ＭＯＳトランジスタＰ１と第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡから第１のｎ型ＭＯＳトランジスタＮ１側に電流がリークするのを抑制でき、高電位端子Ｈから出力端子Ｖｏｕｔにリーク電流を抑制して高電位ＶＲＥＦ＋を精度良く出力することができる。
【００２９】
一方、第３のｎ型ＭＯＳトランジスタＮ３および第４のｎ型ＭＯＳトランジスタＮ４はオフ状態であるから、低電位端子Ｌと出力端子Ｖｏｕｔとの間は遮断されている。このとき、第４のｐ型ＭＯＳトランジスタＰ４および第５のｐ型ＭＯＳトランジスタＰ５はオン状態であるから、第３のｎ型ＭＯＳトランジスタＮ３および第４のｎ型ＭＯＳトランジスタＮ４の中間ノードＣは正電源端子ＶＤＤの電位となる。したがって、オフ状態の第３のｎ型ＭＯＳトランジスタＮ３のソース、ドレインの両端子は、出力端子Ｖｏｕｔ側が高電位ＶＲＥＦ＋の電位、ノードＣ側が正電源端子ＶＤＤの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、出力端子Ｖｏｕｔから第３のｎ型ＭＯＳトランジスタＮ３を介して低電位端子Ｌ側に電流がリークするのを抑制でき、出力端子Ｖｏｕｔの高電位ＶＲＥＦ＋を精度良く出力することができる。
【００３０】
次に、図３（ｂ）を参照して、低電位スイッチＳＷＬをオン、高電位スイッチＳＷＨをオフとして、低電位端子Ｌから低電位ＶＲＥＦ−を出力端子Ｖｏｕｔに出力する場合について説明する。低電位ＶＲＥＦ−を出力する場合には、具体的には、第１〜第５のｎ型ＭＯＳトランジスタＮ１〜Ｎ５を全てオンさせ、第１〜第５のｐ型ＭＯＳトランジスタＰ１〜Ｐ５を全てオフ状態に保持する。
【００３１】
これにより、低電位端子Ｌから第４のｎ型ＭＯＳトランジスタＮ４および第３のｎ型ＭＯＳトランジスタＮ３を介して出力端子Ｖｏｕｔに低電位ＶＲＥＦ−が出力される。このとき、第３のｎ型ＭＯＳトランジスタＮ３と第４のｎ型ＭＯＳトランジスタＮ４の中間ノードＣの電位は、ほぼ低電位ＶＲＥＦ−となる。また、この中間ノードＣに接続される第４のｐ型ＭＯＳトランジスタＰ４および第５のｐ型ＭＯＳトランジスタＰ５はオフ状態であり、第４のｐ型ＭＯＳトランジスタＰ４と第５のｐ型ＭＯＳトランジスタＰ５の中間ノードＤに接続される第５のｎ型ＭＯＳトランジスタＮ５はオン状態である。
【００３２】
したがって、オフ状態の第４のｐ型ＭＯＳトランジスタＰ４のソース、ドレインの両端子は、ノードＣ側が低電位端子Ｌの低電位ＶＲＥＦ−の電位、ノードＤ側が負電源端子ＶＳＳの電位となり、両者の電位がほぼ同電位であるから、電位差が小さい状態となる。これにより、第４のｐ型ＭＯＳトランジスタＰ４は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、ノードＤ側から第４のｐ型ＭＯＳトランジスタＰ４を介して電流がリークして流入するのを抑制でき、出力端子Ｖｏｕｔに低電位端子Ｌ側の低電位ＶＲＥＦ−を精度良く維持することができる。
【００３３】
一方、第１のｐ型ＭＯＳトランジスタＰ１および第２のｐ型ＭＯＳトランジスタＰ２はオフ状態であるから、高電位端子Ｈと出力端子Ｖｏｕｔとの間は遮断されている。このとき、第１のｎ型ＭＯＳトランジスタＮ１および第２のｎ型ＭＯＳトランジスタＮ２はオン状態であるから、第１のｐ型ＭＯＳトランジスタＰ１および第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡは負電源端子ＶＳＳの電位となる。したがって、オフ状態の第１のｐ型ＭＯＳトランジスタＰ１のソース、ドレインの両端子は、出力端子Ｖｏｕｔ側が低電位ＶＲＥＦ−の電位、ノードＡ側が負電源端子ＶＳＳの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。この結果、出力端子Ｖｏｕｔに第１のｐ型ＭＯＳトランジスタＰ１を介して高電位端子Ｈ側から電流がリークして流入するのを抑制でき、出力端子Ｖｏｕｔの低電位ＶＲＥＦ−を精度良く出力することができる。
【００３４】
上記実施形態によれば、高電位端子Ｈおよび低電位端子Ｌのいずれの出力状態においても、出力端子Ｖｏｕｔの電位として、高電位ＶＲＥＦ＋あるいは低電位ＶＲＥＦ−を確実に保持することができる。また、このように高電位スイッチＳＷＨおよび低電位スイッチＳＷＬをｐ型のおよびｎ型のＭＯＳトランジスタを組み合わせた構成とすることで、中間電位を生成する回路などを設ける必要がないので、素子数や面積が増大するのを抑制することができる。
【００３５】
（第２実施形態）
図４および図５は第２実施形態を示している。以下、第１実施形態と異なる部分について説明する。図４において、高電位スイッチＳＷＨの構成のうち、第２のｎ型ＭＯＳトランジスタＮ２および第３のｐ型ＭＯＳトランジスタＰ３に代えて、第１のｎ型ＭＯＳトランジスタＮ１と負電源端子ＶＳＳとの間に第６のｐ型ＭＯＳトランジスタＰ６を設けている。また、低電位スイッチＳＷＬの構成のうち、第５のｐ型ＭＯＳトランジスタＰ５および第５のｎ型ＭＯＳトランジスタＮ５に代えて、第４のｐ型ＭＯＳトランジスタＰ４と正電源端子ＶＤＤとの間に第６のｎ型ＭＯＳトランジスタＮ６を設けている。
【００３６】
次に、上記構成の作用について図５（ａ）、（ｂ）を用いて説明する。図５（ａ）は、高電位出力時の状態を示し、図５（ｂ）は低電位出力時の状態を示している。図５（ａ）、（ｂ）中、太実線により導通状態であることを示しており、導通経路の電位はほぼ同電位となっている。
【００３７】
まず、図５（ａ）を参照して、高電位スイッチＳＷＨをオン、低電位スイッチＳＷＬをオフとして、高電位端子Ｈから高電位ＶＲＥＦ＋を出力端子Ｖｏｕｔに出力する場合について説明する。高電位ＶＲＥＦ＋を出力する場合には、具体的には、第１のｐ型ＭＯＳトランジスタＰ１、第２のｐ型ＭＯＳトランジスタＰ２、第４のｐ型ＭＯＳトランジスタＰ４および第６のｎ型ＭＯＳトランジスタＮ６をオンさせ、第６のｐ型ＭＯＳトランジスタＰ６および第１のｎ型ＭＯＳトランジスタＮ１、第３のｎ型ＭＯＳトランジスタＮ３、第４のｎ方ＭＯＳトランジスタＮ４をオフ状態に保持する。
【００３８】
これにより、高電位端子Ｈから第２のｐ型ＭＯＳトランジスタＰ２および第１のｐ型ＭＯＳトランジスタＰ１を介して出力端子Ｖｏｕｔに高電位ＶＲＥＦ＋が出力される。第１のｐ型ＭＯＳトランジスタＰ１と第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡの電位は、ほぼ高電位ＶＲＥＦ＋となる。一方、この中間ノードＡに接続される第１のｎ型ＭＯＳトランジスタＮ１および第６のｐ型ＭＯＳトランジスタＰ６はオフ状態である。第１のｎ型ＭＯＳトランジスタＮ１と第６のｐ型ＭＯＳトランジスタＰ６の中間ノードは、オフ抵抗によって高電位ＶＲＥＦ＋と負電源端子ＶＳＳの電位の中間電位となり、第１のｎ型ＭＯＳトランジスタＮ１および第６のｐ型ＭＯＳトランジスタＰ６のそれぞれはオフ状態が保持されている。
【００３９】
また、第３のｎ型ＭＯＳトランジスタＮ３および第４のｎ型ＭＯＳトランジスタＮ４はオフ状態であるから、低電位端子Ｌと出力端子Ｖｏｕｔとの間は遮断されている。このとき、第４のｐ型ＭＯＳトランジスタＰ４および第６のｎ型ＭＯＳトランジスタＮ６はオン状態であるから、第３のｎ型ＭＯＳトランジスタＮ３と第４のｎ型ＭＯＳトランジスタＮ４の中間ノードＣは第４のｎ型ＭＯＳトランジスタＮ４の閾値電圧Ｖｔ分だけ下がるものの正電源端子ＶＤＤの電圧に近い電圧になり、第３のｎ型ＭＯＳトランジスタＮ３のオフ状態が保持される。この結果、出力端子Ｖｏｕｔから第３のｎ型ＭＯＳトランジスタＮ３を介して低電位端子Ｌ側に電流がリークするのを抑制でき、出力端子Ｖｏｕｔの高電位ＶＲＥＦ＋を精度良く出力することができる。
【００４０】
次に、図５（ｂ）を参照して、低電位スイッチＳＷＬをオン、高電位スイッチＳＷＨをオフとして、低電位端子Ｌから低電位ＶＲＥＦ−を出力端子Ｖｏｕｔに出力する場合について説明する。低電位ＶＲＥＦ−を出力する場合には、具体的には、第６のｐ型ＭＯＳトランジスタＰ６および第１のｎ型ＭＯＳトランジスタＮ１、第３のｎ型ＭＯＳトランジスタＮ３、第４のｎ型ＭＯＳトランジスタＮ４をオンさせ、第１のｐ型ＭＯＳトランジスタＰ１、第２のｐ型ＭＯＳトランジスタＰ２、第４のｐ型ＭＯＳトランジスタＰ４および第６のｎ型ＭＯＳトランジスタＮ６をオフ状態に保持する。
【００４１】
これにより、低電位端子Ｌから第４のｎ型ＭＯＳトランジスタＮ４および第３のｎ型ＭＯＳトランジスタＮ３を介して出力端子Ｖｏｕｔに低電位ＶＲＥＦ−が出力される。第３のｎ型ＭＯＳトランジスタＮ３と第４のｎ型ＭＯＳトランジスタＮ４の中間ノードＣの電位は、ほぼ低電位ＶＲＥＦ−となる。一方、この中間ノードＣに接続される第６のｎ型ＭＯＳトランジスタＮ６および第４のｐ型ＭＯＳトランジスタＰ４はオフ状態である。第６のｎ型ＭＯＳトランジスタＮ６と第４のｐ型ＭＯＳトランジスタＰ４の中間ノードは、オフ抵抗によって正電源端子ＶＤＤの電位と低電位ＶＲＥＦ−の中間電位となり、第６のｎ型ＭＯＳトランジスタＮ６および第４のｐ型ＭＯＳトランジスタＰ４のそれぞれはオフ状態が保持されている。
【００４２】
また、第１のｐ型ＭＯＳトランジスタＰ１および第２のｐ型ＭＯＳトランジスタＰ２はオフ状態であるから、高電位端子Ｈと出力端子Ｖｏｕｔとの間は遮断されている。このとき、第６のｐ型ＭＯＳトランジスタＰ６および第１のｎ型ＭＯＳトランジスタＮ１はオン状態であるから、第１のｐ型ＭＯＳトランジスタＰ１と第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡは負電源端子ＶＳＳに近い電圧になり、第１のｐ型ＭＯＳトランジスタＰ１のオフ状態が保持される。この結果、出力端子Ｖｏｕｔに第１のｐ型ＭＯＳトランジスタＰ１を介して高電位端子Ｈ側から電流がリークして流入するのを抑制でき、出力端子Ｖｏｕｔの低電位ＶＲＥＦ−を精度良く出力することができる。
【００４３】
したがって、第２実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができ、また、素子数を減らした構成とすることができる。
【００４４】
（第３実施形態）
図６〜図８は第３実施形態を示している。以下、第１実施形態と異なる部分について説明する。図６に示すように、この実施形態においては、第１実施形態の構成に、第７のｐ型ＭＯＳトランジスタＰ７および第８のｐ型ＭＯＳトランジスタＰ８および第７のｎ型ＭＯＳトランジスタＮ７および第８のｎ型ＭＯＳトランジスタＮ８を付加している。第７のｐ型ＭＯＳトランジスタＰ７は高電位端子ＦＲＥＦ＋と第２のｐ型ＭＯＳトランジスタＰ２との間に接続される。第８のｐ型ＭＯＳトランジスタＰ８は、正電源端子ＶＤＤと第２のｐ型ＭＯＳトランジスタＰ２および第７のｐ型ＭＯＳトランジスタＰ７の中間ノードＥとの間に接続される。第７のｎ型ＭＯＳトランジスタＮ７は、低電位端子ＦＲＥＦ−と第４のｎ型ＭＯＳトランジスタＮ４との間に接続される。第８のｎ型ＭＯＳトランジスタＮ８は、負電源端子ＶＳＳと第４のｎ型ＭＯＳトランジスタＮ４および第７のｎ型ＭＯＳトランジスタＮ７の中間ノードＦとの間に接続される。
【００４５】
次に、上記構成の作用について図７、図８を用いて説明する。まず、図７を参照して、高電位スイッチＳＷＨをオン、低電位スイッチＳＷＬをオフとして、高電位端子Ｈから高電位ＶＲＥＦ＋を出力端子Ｖｏｕｔに出力する場合について説明する。高電位ＶＲＥＦ＋を出力する場合には、具体的には、第１〜第５のｐ型ＭＯＳトランジスタＰ１〜Ｐ５、第７のｐ型ＭＯＳトランジスタＰ７、および第８のｎ型ＭＯＳトランジスタＮ８をオンさせ、第１〜第５のｎ型ＭＯＳトランジスタＮ１〜Ｎ５、第７のｎ型ＭＯＳトランジスタＮ７、および第８のｐ型ＭＯＳトランジスタＰ８をオフ状態に保持する。
【００４６】
これにより、高電位端子Ｈから第７のｐ型ＭＯＳトランジスタＰ７、第２のｐ型ＭＯＳトランジスタＰ２、第１のｐ型ＭＯＳトランジスタＰ１を介して出力端子Ｖｏｕｔに高電位ＶＲＥＦ＋が出力される。中間ノードＡおよびＥの電位は、ほぼ高電位ＶＲＥＦ＋となる。中間ノードＡについては、第１実施形態と同様に、第１のｎ型ＭＯＳトランジスタＮ１は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。また、中間ノードＥについては、第８のｐ型ＭＯＳトランジスタＰ８は、ソース・ドレイン間が高電位ＶＲＥＦ＋と正電源端子ＶＤＤの電圧が印加された状態となることで、オフ抵抗の値によらずリーク電流の発生も抑制される。
【００４７】
この結果、中間ノードＡ、Ｅはいずれもリーク電流が発生することがなくなり、高電位端子Ｈから出力端子Ｖｏｕｔにリーク電流を抑制して高電位ＶＲＥＦ＋を精度良く出力することができる。
【００４８】
一方、第３のｎ型ＭＯＳトランジスタＮ３、第４のｎ型ＭＯＳトランジスタＮ４、第７のｎ型ＭＯＳトランジスタＮ７はオフ状態であるから、低電位端子Ｌと出力端子Ｖｏｕｔとの間は遮断されている。第４のｐ型ＭＯＳトランジスタＰ４および第５のｐ型ＭＯＳトランジスタＰ５はオン状態であるから、第３のｎ型ＭＯＳトランジスタＮ３および第４のｎ型ＭＯＳトランジスタＮ４の中間ノードＣは正電源端子ＶＤＤの電位となる。したがって、オフ状態の第３のｎ型ＭＯＳトランジスタＮ３のソース、ドレインの両端子は、出力端子Ｖｏｕｔ側が高電位ＶＲＥＦ＋の電位、ノードＣ側が正電源端子ＶＤＤの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。
【００４９】
また、ＮＭＯＳ８はオン状態であるから、第４のｎ型ＭＯＳトランジスタＮ４および第７のｎ型ＭＯＳトランジスタＮ７の中間ノードＦは負電源端子ＶＳＳに近い電位となる。したがって、オフ状態の第７のｎ型ＭＯＳトランジスタＮ７のソース、ドレインの両端子は、低電位端子Ｌ側が低電位ＶＲＥＦ−の電位、ノードＦ側が負電源端子ＶＳＳの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。
【００５０】
さらに、オフ状態の第４のｎ型ＭＯＳトランジスタＮ４は中間ノードＣ側が正電源端子ＶＤＤの電位に近い電位となり、中間ノードＦ側が負電源端子ＶＳＳに近い電位となるので、オフリークが流れる可能性がある。しかし、この場合のリーク電流は、正電源端子ＶＤＤから第５のｐ型ＭＯＳトランジスタＰ５、第４のｐ型ＭＯＳトランジスタＰ４から中間ノードＣに流れ込み、第４のｎ型ＭＯＳトランジスタＮ４を流れ、中間ノードＦから第８のｎ型ＭＯＳトランジスタＮ８を介して負電源端子ＶＳＳ側に流れる。このため、第４のｎ型ＭＯＳトランジスタＮ４のリーク電流は、出力端子Ｖｏｕｔおよび低電位端子Ｌのいずれにも関与しない状態で流れることになる。
【００５１】
この結果、高電位端子Ｈ側から高電位ＶＲＥＦ＋を出力端子Ｖｏｕｔに精度良く出力することができ、低電位端子Ｌ側ではリーク電流が発生することがないので、低電位ＶＲＥＦ−の電位を変動させることがなくなる。
【００５２】
次に、図８を参照して、低電位スイッチＳＷＬをオン、高電位スイッチＳＷＨをオフとして、低電位端子Ｌから低電位ＶＲＥＦ−を出力端子Ｖｏｕｔに出力する場合について説明する。低電位ＶＲＥＦ−を出力する場合には、具体的には、第１〜第５のｎ型ＭＯＳトランジスタＮ１〜Ｎ５、第７のｎ型ＭＯＳトランジスタＮ７および第８のｐ型ＭＯＳトランジスタＰ８をオンさせ、第１〜第５のｐ型ＭＯＳトランジスタＰ１〜Ｐ５、第７のｐ型ＭＯＳトランジスタＰ７および第８のｎ型ＭＯＳトランジスタＮ８をオフ状態に保持する。
【００５３】
これにより、低電位端子Ｌから第７のｎ型ＭＯＳトランジスタＮ７、第４のｎ型ＭＯＳＮ４、第３のｎ型ＭＯＳトランジスタＮ３を介して出力端子Ｖｏｕｔに低電位ＶＲＥＦ−が出力される。中間ノードＣおよびＦの電位は、ほぼ低電位ＶＲＥＦ−となる。中間ノードＣについては、第１実施形態と同様に、第４のｐ型ＭＯＳトランジスタＰ４は、オフ抵抗の値によらずソース・ドレイン間の電位差がほとんど無いのでリーク電流もほとんど発生しない。また、中間ノードＦについては、第８のｎ型ＭＯＳトランジスタＮ８は、ソース・ドレイン間が高電位ＶＲＥＦ＋と正電源端子ＶＤＤの電圧が印加された状態となることで、オフ抵抗の値によらずリーク電流の発生も抑制される。
【００５４】
この結果、中間ノードＣ、Ｆはいずれもリーク電流が発生することがなくなり、低電位端子Ｌから出力端子Ｖｏｕｔにリーク電流を抑制して低電位ＶＲＥＦ−を精度良く出力することができる。
【００５５】
一方、第１のｐ型ＭＯＳトランジスタＰ１、第２のｐ型ＭＯＳトランジスタＰ２、第７のｐ型ＭＯＳトランジスタＰ７はオフ状態であるから、高電位端子Ｈと出力端子Ｖｏｕｔとの間は遮断されている。第１のｎ型ＭＯＳトランジスタＮ１および第２のｎ型ＭＯＳトランジスタＮ２はオン状態であるから、第１のｐ型ＭＯＳトランジスタＰ１および第２のｐ型ＭＯＳトランジスタＰ２の中間ノードＡは負電源端子ＶＳＳの電位となる。したがって、オフ状態の第１のｐ型ＭＯＳトランジスタＰ１のソース、ドレインの両端子は、出力端子Ｖｏｕｔ側が低電位ＶＲＥＦ−の電位、ノードＡ側が負電源端子ＶＳＳの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。
【００５６】
また、第８のｐ型ＭＯＳトランジスタＰ８はオン状態であるから、第２のｐ型ＭＯＳトランジスタＰ２および第７のｐ型ＭＯＳトランジスタＰ７の中間ノードＥは正電源端子ＶＤＤの電圧に近い電位となる。したがって、オフ状態の第７のｐ型ＭＯＳトランジスタＰ７のソース、ドレインの両端子は、高電位端子Ｈ側が高電位ＶＲＥＦ＋の電位、ノードＥ側が正電源端子ＶＤＤの電位となり、両者の電位がほぼ同電位であるから電位差がほとんど無いのでリーク電流もほとんど発生しない。
【００５７】
さらに、オフ状態の第２のｐ型ＭＯＳトランジスタＰ２は中間ノードＥ側が正電源端子ＶＤＤの電位に近い電位となり、中間ノードＡ側が負電源端子ＶＳＳに近い電位となるので、オフリークが流れる可能性がある。しかし、この場合のリーク電流は、正電源端子ＶＤＤから第８のｐ型ＭＯＳトランジスタＰ８から中間ノードＥに流れ込み、第２のｐ型ＭＯＳトランジスタＰ２を流れ、中間ノードＡから第１のｎ型ＭＯＳトランジスタＮ１、第２のｎ型ＭＯＳトランジスタＮ２を介して負電源端子ＶＳＳ側に流れる。このため、第２のｐ型ＭＯＳトランジスタＰ２のリーク電流は、出力端子Ｖｏｕｔおよび高電位端子Ｈのいずれにも関与しない状態で流れることになる。
【００５８】
この結果、低電位端子Ｌ側から低電位ＶＲＥＦ−を出力端子Ｖｏｕｔに精度良く出力することができ、高電位端子Ｈ側ではリーク電流が発生することがないので、高電位ＶＲＥＦ＋の電位を変動させることがなくなる。
【００５９】
このような第３実施形態によれば、第１実施形態の効果に加えて、高電位端子Ｈの高電位ＶＲＥＦ＋および低電位端子Ｌの低電位ＶＲＥＦ−のいずれの電位も出力状態によってリークを発生させることがないので、他の回路に対する出力状態を精度良く保持させることができる。
【００６０】
（第４実施形態）
図９は第４実施形態を示している。この実施形態は、図４に示した第２実施形態の構成に加えて、第３実施形態で示した付加構成である第７のｐ型ＭＯＳトランジスタＰ７、第８のｐ型ＭＯＳトランジスタＰ８および第７のｎ型ＭＯＳトランジスタＮ７、第８のｎ型ＭＯＳトランジスタＮ８を付加したものである。したがって、このような第４実施形態によっても、第２実施形態と同様の作用効果に第３実施形態の効果を付加した効果を得ることができる。
【００６１】
（第５実施形態）
図１０、図１１は第５実施形態を示している。以下、第１実施形態と異なる部分について説明する。まず、図１０に示すものは、高電位スイッチＳＷＨとして第１実施形態の高電位スイッチＳＷＨを用い、低電位スイッチＳＷＬとして第９のｎ型ＭＯＳトランジスタＮ９を単独で用いた構成である。これは、低電位用スイッチＳＷＬがリーク電流が小さく、第３のｎ型ＭＯＳトランジスタＮ３のオン抵抗、オフ抵抗が出力端子Ｖｏｕｔに影響を与えないような場合に適したものである。
【００６２】
また、図１１に示すものは、低電位スイッチＳＷＬとして第１実施形態の低電位スイッチＳＷＬを用い、高電位スイッチＳＷＬとして第９のｐ型ＭＯＳトランジスタＰ９を単独で用いた構成である。これは、高電位用スイッチＳＷＨがリーク電流が小さく、第１のｐ型ＭＯＳトランジスタＰ１のオン抵抗、オフ抵抗が出力端子Ｖｏｕｔに影響を与えないような場合に適したものである。
【００６３】
したがって、このような第５実施形態によっても、第１実施形態の高電位スイッチＳＷＨあるいは低電位スイッチＳＷＬを用いた構成と同様の作用効果を得ることができる。
【００６４】
（第６実施形態）
図１２は第６実施形態を示している。第１実施形態と異なるところは、出力する電位として、１つの高電位ＶＲＥＦ＋に対して、低電位ＶＲＥＦ−ａ、ＶＲＥＦ−ｂ、…、ＶＲＥＦ−ｎ（ｎはｂ以降のアルファベット）として複数の低電位が設けられているところである。最も低い低電位ＶＲＥＦ−ｎは、第１実施形態における低電位ＶＲＥＦ−と同様に０Ｖで設定される。また、低電位ＶＲＥＦ−ａ、低電位ＶＲＥＦ−ｂは、低電位ＶＲＥＦ−ｎよりは高いが、１．５Ｖよりも小さい電位に設定されている。つまり、高電位ＶＲＥＦ＋と低電位ＶＲＥＦ−ｎとの中間レベルである１．５Ｖよりも小さく、低電位ＶＲＥＦ−ｎ寄りの異なる電位に設定されている。
【００６５】
この場合には、低電位端子Ｌａに低電位ＶＲＥＦ−ａが接続され、低電位端子Ｌｂに低電位ＶＲＥＦ−ｂが接続される。また、各低電位端子Ｌａ、Ｌｂと出力端子Ｖｏｕｔとの間には、第１実施形態で示したものと同様の構成で低電位スイッチＳＷＬａ、ＳＷＬｂ、…、ＳＷＬｎ（図示せず）が接続されている。
【００６６】
したがって、複数の低電位ＶＲＥＦ−ａ〜ＶＲＥＦ−ｎを持つ第６実施形態によっても第１実施形態と同様の作用効果を得ることができる。
【００６７】
（第７実施形態）
図１３は第７実施形態を示している。第１実施形態と異なるところは、高電位端子Ｈ，低電位端子Ｌに加えて、中間電位端子Ｍを設け、中間電位ＶＣＭ（１．５Ｖ）を出力可能な構成としたところである。
【００６８】
この実施形態では、中間電位ＶＣＭを出力するための中間電位スイッチＳＷＭが、中間電位端子Ｍと出力端子Ｖｏｕｔとの間に付加されている。中間電位スイッチＳＷＭは、中間電位端子Ｍ側に低閾値電圧のｐ型ＭＯＳトランジスタＰ１０、出力端子Ｖｏｕｔ側に低閾値電圧のｎ型ＭＯＳトランジスタＮ１０を直列に接続した構成である。これら低閾値電圧のｐ型ＭＯＳトランジスタＰ１０および低閾値電圧のｎ型ＭＯＳトランジスタＮ１０は、前述した第１〜第９のｐ型ＭＯＳトランジスタＰ１〜Ｐ９あるいは第１〜第９のｎ型ＭＯＳトランジスタＮ１〜Ｎ９に比べて、いずれも閾値電圧が低く設定されたものである。
【００６９】
上記構成において、高電位ＶＲＥＦ＋を出力する場合は、高電位スイッチＳＷＨをオンさせ、中間電位スイッチＳＷＭおよび低電位スイッチＳＷＬをオフさせる。このとき、高電位スイッチＳＷＨのオン動作および低電位スイッチＳＷＬのオフ動作については、第１実施形態と同様にしてオンオフの制御を実施する。また、中間電位スイッチＳＷＭについては、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０をオン、低閾値電圧のｎ型ＭＯＳトランジスタＮ１０をオフ状態とする。
【００７０】
これにより、第１実施形態と同様にして、高電位端子Ｈから高電位ＶＲＥＦ＋が出力端子Ｖｏｕｔに出力される。このとき、中間電位スイッチＳＷＭの状態について説明する。この場合、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０をオンさせているので、低閾値電圧のｎ型ＭＯＳトランジスタＮ１０は、中間電位端子Ｍから低閾値電圧のｐ型ＭＯＳトランジスタＰ１０を介してソースに中間電位ＶＣＭ（１．５Ｖ）が印加され、ドレインに出力端子ＶｏｕｔからＶＦＲＥＦ＋（３．０Ｖ）が印加された状態である。そして、低閾値電圧のｎ型ＭＯＳトランジスタＮ１０のゲートはオフ状態を保持するため、０Ｖに保持されている。これにより、低閾値電圧のｎ型ＭＯＳトランジスタＮ１０は、ゲート−ソース間電圧が−１．５Ｖとなり、加えて基板バイアス効果が現れるため、閾値電圧が低くてもオフ状態が確実に保持され、これによって出力端子Ｖｏｕｔ側から中間電位端子Ｍ側へリーク電流が流れるのが抑制されている。
【００７１】
同様に、低電位ＶＲＥＦ−を出力する場合は、低電位スイッチＳＷＬをオンさせ、中間電位スイッチＳＷＭおよび高電位スイッチＳＷＨをオフさせる。このとき、低電位スイッチＳＷＬのオン動作および高電位スイッチＳＷＨのオフ動作については、第１実施形態と同様にしてオンオフの制御を実施する。また、中間電位スイッチＳＷＭについては、低閾値電圧のｎ型ＭＯＳトランジスタＮ１０をオン、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０をオフ状態とする。
【００７２】
これにより、第１実施形態と同様にして、低電位端子Ｌから低電位ＶＲＥＦ−が出力端子Ｖｏｕｔに出力される。このとき、中間電位スイッチＳＷＭの状態について説明する。この場合、低閾値電圧のｎ型ＭＯＳトランジスタＮ１０をオンさせているので、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０は、中間電位端子Ｍからソースに中間電位ＶＣＭ（１．５Ｖ）が印加され、出力端子ＶｏｕｔからドレインにＶＦＲＥＦ−（０Ｖ）が印加された状態である。そして、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０のゲートはオフ状態を保持するため、高電位に保持されている。これにより、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０は、ゲート−ソース間電圧が１．５Ｖとなり、加えて基板バイアス効果が現れるため、閾値電圧が低くてもオフ状態が確実に保持され、これによって出力端子Ｖｏｕｔ側に中間電位端子Ｍ側からリーク電流が流れるのが抑制されている。
【００７３】
次に、中間電位ＶＣＭを出力する場合は、高電位スイッチＳＷＨおよび低電位スイッチＳＷＬをともにオフさせ、中間電位スイッチＳＷＭをオンさせる。このとき、高電位スイッチＳＷＨおよび低電位スイッチＳＷＬのオフ動作については、第１実施形態と同様にしてオンオフの制御を実施する。また、中間電位スイッチＳＷＭについては、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０および低閾値電圧のｎ型ＭＯＳトランジスタＮ１０をともにオンさせる。
【００７４】
この状態では、低閾値電圧のｐ型ＭＯＳトランジスタＰ１０および低閾値電圧のｎ型ＭＯＳトランジスタＮ１０のオンにより、中間電位端子ＭからＶＣＭが出力端子Ｖｏｕｔに出力される。高電位スイッチＳＷＨおよび低電位スイッチＳＷＬはいずれもオフ状態に保持されるので、高電位ＶＲＥＦ＋および低電位ＶＲＥＦ−はいずれも出力されない。
【００７５】
このような第７実施形態によれば、中間電位ＶＣＭを出力可能に設ける構成においても、出力端子Ｖｏｕｔに出力する電位を高電位ＶＲＥＦ＋、低電位ＶＲＥＦ−および中間電位ＶＣＭのいずれにおてもリーク電流を極力低減して高精度で出力することができるようになる。
【００７６】
（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００７７】
上記第１〜４実施形態で示した高電位スイッチＳＷＨおよび低電位スイッチＳＷＬは、高電位側と低電位側とで異なるものを接続することもできる。
第５実施形態では、高電位スイッチＳＷＨあるいは低電位スイッチＳＷＬを第１実施形態で用いたものを使用した例を示したが、第２〜４実施形態で示した高電位スイッチＳＷＨあるいは低電位スイッチＳＷＬを用いることもできる。
【００７８】
第６実施形態では、低電位スイッチＳＷＬについて複数個設ける場合を示したが、高電位スイッチＳＷＨを複数個設けることもできるし、高電位スイッチＳＷＨおよび低電位スイッチＳＷＬを共に複数個設けることもできる。また、第１実施形態で示した高電位スイッチＳＷＨ、低電位スイッチＳＷＬ以外に、第２〜４実施形態で示したものを単独あるいは組み合わせて用いることもできる。
【００７９】
第７実施形態では、第１実施形態で示したものに中間電位スイッチＳＷＭを設けた例を示したが、第２〜第６実施形態のものにも適用することができる。
上記実施形態では、１次のΔΣ型Ａ／Ｄ変換回路１のフィードバック用Ｄ／Ａ変換回路への適用例として示しているが、２次以上のものにも適用可能である。また、オーバーサンプリング型のＡ／Ｄ変換回路のものにも適用できるし、巡回型Ａ／Ｄ変換回路やパイプライン型Ａ／Ｄ変換回路などのＤ／Ａ変換回路にも適用できる。さらには、Ａ／Ｄ変換回路以外の回路にもＤ／Ａ変換回路として用いることができるし、Ｄ／Ａ変換回路以外の低リーク電位選択回路に用いることができる。
【符号の説明】
【００８０】
図面中、１はＤ／Ａ変換回路、２はΔΣ型のＡ／Ｄ変換回路、３は減算器、４は積分器、５は量子化器、ＳＷＨは高電位スイッチ、ＳＷＬは低電位スイッチ、Ｐ１〜Ｐ９は第１〜第９のｐ型ＭＯＳトランジスタ、Ｐ４ａ、Ｐ４ｂは第４のｐ型ＭＯＳトランジスタ、Ｐ５ａ、Ｐ５ｂは第５のｐ型ＭＯＳトランジスタ、Ｎ１〜Ｎ９は第１〜第９のｎ型ＭＯＳトランジスタ、Ｎ３ａ〜Ｎ５ａ、Ｎ３ｂ〜Ｎ５ｂは第３〜第５のｎ型ＭＯＳトランジスタ、Ｐ１０は低閾値電圧のｐ型ＭＯＳトランジスタ、Ｎ１０は低閾値電圧のｎ型ＭＯＳトランジスタ、Ｈは高電位端子、Ｌ、Ｌａ、Ｌｂは低電位端子、ＶＲＥＦ＋は高電位、ＶＲＥＦ−、ＶＲＥＦ−ａ、ＶＲＥＦ−ｂは低電位、ＶＤＤは正電源端子、ＶＳＳは負電源端子である。
【図１】
2017005658.tif 000003
【図２】
2017005658.tif 000004
【図３】
2017005658.tif 000005
【図４】
2017005658.tif 000006
【図５】
2017005658.tif 000007
【図６】
2017005658.tif 000008
【図７】
2017005658.tif 000009
【図８】
2017005658.tif 000010
【図９】
2017005658.tif 000011
【図１０】
2017005658.tif 000012
【図１１】
2017005658.tif 000013
【図１２】
2017005658.tif 000014
【図１３】
2017005658.tif 000015