(57)【要約】【課題】シリコン集積回路と光導波路とを同一シリコン基板に形成する半導体装置の製造工程を短縮する。【解決手段】ＳＯＩ基板１０の半導体層ＳＬには、光信号用の光導波路ＯＬが形成されており、光導波路ＯＬを覆う酸化シリコン膜１１の上部には、光導波路ＯＬを加熱するためのヒータＨＴが形成され、ヒータＨＴの両端には、ヒータＨＴに電源を供給するための配線Ｍ１Ａ、Ｍ１Ｂが接続されている。配線Ｍ１Ａ、Ｍ１Ｂのそれぞれは、ボトムバリアメタル膜１２と、主導電膜であるアルミニウム−銅合金膜１３と、トップバリアメタル膜１４との積層膜で構成されており、ヒータＨＴは、配線Ｍ１Ａ、Ｍ１Ｂのそれぞれの一部を構成するボトムバリアメタル膜１２と一体に構成されている。【選択図】図１
2017181849.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された半導体層とを有するＳＯＩ基板の前記半導体層に形成された光導波路と、
前記光導波路を覆う第１絶縁膜上に形成されたヒータと、
前記第１絶縁膜上に形成され、前記ヒータに電気的に接続された第１配線および第２配線と、
を有し、
前記第１配線および前記第２配線のそれぞれは、バリアメタル膜と主導電膜とを含む積層膜で構成され、
前記ヒータは、前記第１配線および前記第２配線のそれぞれの一部を構成する前記バリアメタル膜を含んで構成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体層の一部には、半導体集積回路を構成する複数の半導体素子が形成されており、
前記第１絶縁膜上には、前記半導体素子と電気的に接続される第３配線が形成されており、
前記第３配線は、前記バリアメタル膜と前記主導電膜とを含む積層膜で構成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記主導電膜は、アルミニウムを主成分とする導電膜からなり、
前記バリアメタル膜は、窒化チタン膜、または窒化チタン膜とチタン膜との積層膜からなる、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１配線および前記第２配線のそれぞれは、第１バリアメタル膜と主導電膜と第２バリアメタル膜の積層膜で構成され、
前記ヒータは、前記第１配線および前記第２配線のそれぞれの一部を構成する前記第１バリアメタル膜と一体に構成されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１配線および前記第２配線のそれぞれは、第１バリアメタル膜と主導電膜と第２バリアメタル膜と第３バリアメタル膜の積層膜で構成され、
前記ヒータは、前記第１バリアメタル膜と前記第３バリアメタル膜の積層膜で構成されている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１配線および前記第２配線のそれぞれは、第１バリアメタル膜と主導電膜と第２バリアメタル膜と第３バリアメタル膜の積層膜で構成され、
前記ヒータは、前記第３バリアメタル膜で構成されている、半導体装置。
【請求項７】
（ａ）支持基板と、前記支持基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
（ｂ）前記半導体層をパターニングすることによって、前記酸化シリコン層上に前記半導体層からなる光導波路を形成する工程、
（ｃ）前記酸化シリコン層上に前記光導波路を覆う第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、前記光導波路を加熱するヒータと、前記ヒータに電気的に接続される第１配線および第２配線とを形成する工程、
を有し、
前記（ｄ）工程は、
（ｄ−１）前記第１絶縁膜上に第１バリアメタル膜、主導電膜、第２バリアメタル膜、および第２絶縁膜を順次形成する工程、
（ｄ−２）第１フォトレジスト膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１配線が形成される領域および前記第２配線が形成される領域に前記第２絶縁膜を残す工程、
（ｄ−３）前記（ｄ−２）工程の後、前記第２絶縁膜をマスクにして前記第２バリアメタル膜および前記主導電膜をエッチングすることにより、前記第１配線が形成される領域および前記第２配線が形成される領域に、前記第２バリアメタル膜および前記主導電膜を残す工程、
（ｄ−４）前記（ｄ−３）工程の後、前記ヒータが形成される領域に露出する前記第１バリアメタル膜を第２フォトレジスト膜で覆う工程、
（ｄ−５）前記第２フォトレジスト膜と、前記第１配線が形成される領域に残った前記第２絶縁膜と、前記第２配線が形成される領域に残った前記第２絶縁膜とをマスクにして前記第１バリアメタル膜をエッチングすることにより、前記第１絶縁膜上に、前記第１バリアメタル膜、前記主導電膜、および前記第２バリアメタル膜の積層膜で構成される前記第１配線と、前記第１バリアメタル膜、前記主導電膜、および前記第２バリアメタル膜の積層膜で構成される前記第２配線と、前記第１配線と前記第２配線との間に延在する部分が前記第１配線の一部を構成する前記第１バリアメタル膜および前記第２配線の一部を構成する前記第１バリアメタル膜と一体に構成される前記ヒータを形成する工程、
を含む、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記主導電膜は、アルミニウムを主成分とする導電膜からなり、
前記第１バリアメタル膜および前記第２バリアメタル膜のそれぞれは、窒化チタン膜、または窒化チタン膜とチタン膜との積層膜からなる、半導体装置の製造方法。
【請求項９】
（ａ）支持基板と、前記支持基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
（ｂ）前記半導体層をパターニングすることによって、前記酸化シリコン層上に前記半導体層からなる光導波路を形成する工程、
（ｃ）前記酸化シリコン層上に前記光導波路を覆う第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、前記光導波路を加熱するヒータと、前記ヒータに電気的に接続される第１配線および第２配線とを形成する工程、
を有し、
前記（ｄ）工程は、
（ｄ−１）前記第１絶縁膜上に第１バリアメタル膜、主導電膜、および第２バリアメタル膜を順次形成する工程、
（ｄ−２）前記第２バリアメタル膜上に、前記ヒータが形成される領域の前記第２バリアメタル膜を露出する第１フォトレジスト膜を形成する工程、
（ｄ−３）前記第１フォトレジスト膜をマスクにしたエッチングで前記ヒータが形成される領域の前記第２バリアメタル膜および前記主導電膜を除去することにより、前記ヒータが形成される領域に前記第１バリアメタル膜を露出させる工程、
（ｄ−４）前記工程（ｄ−３）の後、前記第１絶縁膜上に残った前記第２バリアメタル膜および前記ヒータが形成される領域に露出した前記第１バリアメタル膜のそれぞれの上部に第３バリアメタル膜を形成する工程、
（ｄ−５）前記第３バリアメタル膜上に、前記第１配線が形成される領域、前記第２配線が形成される領域、および前記ヒータが形成される領域を覆う第２フォトレジスト膜を形成する工程、
（ｄ−６）前記第２フォトレジスト膜をマスクにして前記第３バリアメタル膜、前記第２バリアメタル膜、前記主導電膜、および前記第１バリアメタル膜をエッチングすることにより、前記第１絶縁膜上に、前記第１バリアメタル膜、前記主導電膜、前記第２バリアメタル膜、および前記第３バリアメタル膜の積層膜で構成される前記第１配線と、前記第１バリアメタル膜、前記主導電膜、前記第２バリアメタル膜、および前記第３バリアメタル膜の積層膜で構成される前記第２配線と、前記第１バリアメタル膜と前記第３バリアメタル膜との積層膜で構成され、かつ、前記第１配線および前記第２配線に電気的に接続される前記ヒータを形成する工程、
を含む、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ−３）では、前記第１フォトレジスト膜をマスクにしたエッチングで前記ヒータが形成される領域の前記第２バリアメタル膜、前記主導電膜、および前記第１バリアメタル膜を除去することにより、前記ヒータが形成される領域に前記第１絶縁膜を露出させ、
前記（ｄ−４）では、前記第１絶縁膜上に残った前記第２バリアメタル膜および前記ヒータが形成される領域に露出した前記第１絶縁膜のそれぞれの上部に第３バリアメタル膜を形成し、
前記（ｄ−６）では、前記第２フォトレジスト膜をマスクにして前記第３バリアメタル膜、前記第２バリアメタル膜、前記主導電膜、および前記第１バリアメタル膜をエッチングすることにより、前記第１絶縁膜上に、前記第１バリアメタル膜、前記主導電膜、前記第２バリアメタル膜、および前記第３バリアメタル膜の積層膜で構成される前記第１配線と、前記第１バリアメタル膜、前記主導電膜、前記第２バリアメタル膜、および前記第３バリアメタル膜の積層膜で構成される前記第２配線と、前記第３バリアメタル膜で構成され、かつ、前記第１配線および前記第２配線に電気的に接続される前記ヒータを形成する、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記主導電膜は、アルミニウムを主成分とする導電膜からなり、
前記第１バリアメタル膜、前記第２バリアメタル膜、および前記第３バリアメタル膜のそれぞれは、窒化チタン膜、または窒化チタン膜とチタン膜との積層膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えばシリコン（Ｓｉ）を材料とする光導波路が形成されたＳＯＩ(Silicon On Insulator)基板を備える半導体装置およびその製造に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコン（Ｓｉ）基板の一部にシリコンを材料とする光導波路（光信号用伝送線路）を形成し、この光導波路で構成した光回路と電子デバイスとを集積して光通信用モジュールを実現する、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。
【０００３】
シリコン基板の一部にシリコンを材料とする光導波路を形成した半導体装置は、消費電力が極めて小さく、また、シリコン集積回路と光導波路とを同一シリコン基板に形成することで小型の光通信用モジュールを実現できるなどの優れた利点を有する。
【０００４】
非特許文献１は、ＳＯＩ基板の一部に形成したシリコン光導波路の上方の絶縁膜上に窒化チタン（ＴｉＮ）膜からなるヒータを形成した光半導体装置を開示している。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Andy Eu-Jin Lim et al., "Review of Silicon Photonics Foundry Efforts" IEEE Journal of selected Topics in Quantum Electronics  Vol. 20. No.4 July/August 2014
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＯＩ基板の一部に形成した光導波路の上方の絶縁膜上にヒータを形成するには、まず、光導波路を覆う絶縁膜上に窒化チタン膜のような導電膜を堆積し、続いてこの導電膜をパターニングしてヒータを形成した後、ヒータの上部に層間絶縁膜を堆積し、続いてこの層間絶縁膜をエッチングしてヒータに達するコンタクトホールを形成した後、層間絶縁膜上に堆積したアルミニウム（Ａｌ）系導電膜をパターニングすることによって、コンタクトホーを通じてヒータに電源を供給する配線を形成する。
【０００７】
このように、ＳＯＩ基板の一部に形成した光導波路の上方にヒータを形成する半導体装置は、ヒータと、このヒータに電源を供給する配線とを形成するために多くの工程を必要とすることから、半導体装置の製造コストが上昇するという課題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置は、ＳＯＩ基板の半導体層に形成された光導波路と、光導波路を覆う第１絶縁膜上に形成されたヒータと、第１絶縁膜上に形成され、ヒータに電気的に接続された第１配線および第２配線を有し、第１配線および第２配線のそれぞれは、バリアメタル膜と主導電膜とを含む積層膜で構成され、ヒータは、第１配線および第２配線のそれぞれの一部を構成するバリアメタル膜を含んで構成されている。
【００１０】
一実施の形態による半導体装置の製造方法は、ＳＯＩ基板の半導体層に形成した光導波路を覆う第１絶縁膜上にヒータと、このヒータに電気的に接続される第１配線および第２配線を形成する際に、第１配線および第２配線のそれぞれは、バリアメタル膜と主導電膜とを含む積層膜で形成し、ヒータは、第１配線および第２配線のそれぞれの一部を構成するバリアメタル膜を含んだ導電膜で形成する。
【発明の効果】
【００１１】
一実施の形態によれば、ＳＯＩ基板の一部に形成した光導波路の上方にヒータを形成する工程を短縮することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１による半導体装置の要部断面図である。
【図２】実施の形態１による半導体装置の製造工程を示す要部断面図である。
【図３】図２に続く半導体装置の製造工程を示す要部斜視図である。
【図４】図２に続く半導体装置の製造工程を示す要部断面図である。
【図５】図３および図４に続く半導体装置の製造工程を示す要部斜視図である。
【図６】図３および図４に続く半導体装置の製造工程を示す要部断面図である。
【図７】図５および図６に続く半導体装置の製造工程を示す要部斜視図である。
【図８】図５および図６に続く半導体装置の製造工程を示す要部断面図である。
【図９】図７および図８に続く半導体装置の製造工程を示す要部斜視図である。
【図１０】図７および図８に続く半導体装置の製造工程を示す要部断面図である。
【図１１】図９および図１０に続く半導体装置の製造工程を示す要部斜視図である。
【図１２】図９および図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１３】図１１および図１２に続く半導体装置の製造工程を示す要部斜視図である。
【図１４】図１１および図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態２による半導体装置の製造工程を示す要部斜視図である。
【図１６】実施の形態２による半導体装置の製造工程を示す要部断面図である。
【図１７】図１５および図１６に続く半導体装置の製造工程を示す要部斜視図である。
【図１８】図１５および図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１９】図１７および図１８に続く半導体装置の製造工程を示す要部断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す要部斜視図である。
【図２２】図２０に続く半導体装置の製造工程を示す要部断面図である。
【図２３】図２１および図２２に続く半導体装置の製造工程を示す要部斜視図である。
【図２４】図２１および図２２に続く半導体装置の製造工程を示す要部断面図である。
【図２５】図２３および図２４に続く半導体装置の製造工程を示す要部斜視図である。
【図２６】図２３および図２４に続く半導体装置の製造工程を示す要部断面図である。
【図２７】実施の形態３による半導体装置の製造工程を示す要部斜視図である。
【図２８】実施の形態３による半導体装置の製造工程を示す要部断面図である。
【図２９】図２７および図２８に続く半導体装置の製造工程を示す要部断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す要部断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す要部断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す要部斜視図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
＜半導体装置＞
本実施の形態１による半導体装置の構成を図１を用いて説明する。図１は、本実施の形態１による半導体装置の要部断面図である。
【００１５】
半導体装置は、単結晶シリコンからなる支持基板ＳＵＢと、支持基板ＳＵＢの上部に形成された酸化シリコン層（ＢＯＸ層、クラッド層とも言う）ＣＬと、酸化シリコン層ＣＬの上部に形成された単結晶シリコンからなる半導体層（ＳＯＩ層とも言う）ＳＬとにより構成されたＳＯＩ基板１０を備える。ＳＯＩ基板１０は、例えばＳＩＭＯＸ（Silicon Implanted Oxide）法、貼り合わせ法またはスマートカット（Smart-Cut）法などにより形成することができる。一例として、支持基板ＳＵＢの厚さは７５０ｎｍ程度であり、酸化シリコン層ＣＬの厚さは２μｍ程度であり、半導体層ＳＬの厚さは２００ｎｍ程度である。
【００１６】
酸化シリコン層ＣＬの上部には、半導体層ＳＬの一部をパターニングして形成した光信号伝送用の光導波路ＯＬが形成されている。図示の光導波路ＯＬは、光信号の進行方向（ここでは紙面に垂直な方向）と直交する方向の断面が四角形状の矩形導波路であるが、これに限定されず、例えば光信号の進行方向と直交する方向の断面を凸形状にして横方向の光を閉じ込める効果を持たせたリブ（rib）型導波路などであってもよい。また、図１には酸化シリコン層ＣＬの上部に１本の光導波路ＯＬが示されているが、光導波路ＯＬの数は複数本であり得る。
【００１７】
半導体層ＳＬの図示しない領域には、シリコン集積回路を構成する複数のＭＯＳＦＥＴ（半導体素子）が形成されている。一例として、ＭＯＳＦＥＴは、半導体層ＳＬからなる空乏層を挟んでその両側の半導体層ＳＬに高不純物濃度のソース、ドレインを形成し、空乏層の上部にゲート絶縁膜を介してゲート電極を形成した完全空乏型ＭＯＳＦＥＴである。
【００１８】
光導波路ＯＬおよび半導体層ＳＬの上部には、酸化シリコン膜（第１絶縁膜）１１が形成されており、光導波路ＯＬは、その両側面および上面が酸化シリコン膜１１によって覆われている。
【００１９】
酸化シリコン膜１１の上部には、ヒータＨＴと、ヒータＨＴに電気的に接続された一対の配線Ｍ１Ａ、Ｍ１Ｂとが形成されている。ヒータＨＴは、光導波路ＯＬの温度を変えることによって光導波路ＯＬを流れる光信号の位相を調整する加熱源である。すなわち、ヒータＨＴに接続された一対の配線Ｍ１Ａ、Ｍ１Ｂを通じてヒータＨＴに通電するとヒータＨＴが加熱され、その熱が酸化シリコン膜１１を介して光導波路ＯＬに伝わる構成になっている。
【００２０】
また、酸化シリコン膜１１の上部には、ヒータＨＴおよび一対の配線Ｍ１Ａ、Ｍ１Ｂと共に、配線Ｍ１Ｃが形成されている。配線Ｍ１Ｃは、半導体層ＳＬの図示しない領域に形成されたシリコン集積回路を構成する複数のＭＯＳＦＥＴ同士を電気的に接続するための配線である。
【００２１】
配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃのそれぞれは、ボトムバリアメタル膜（第１バリアメタル膜）１２と、主導電膜１３と、トップバリアメタル膜（第２バリアメタル膜）１４との積層膜で構成されている。主導電膜１３は、アルミニウムを主成分とする低抵抗の導電膜、例えばアルミニウム−銅合金膜からなる。ボトムバリアメタル膜１２は、主導電膜１３を構成するアルミニウムの拡散を防止するための導電膜であり、例えば窒化チタン膜、あるいは窒化チタン膜とチタン膜との積層膜からなる。トップバリアメタル膜１４は、主導電膜１３をドライエッチングでパターニングする際のエッチングストッパとして機能する導電膜であり、例えば窒化チタン膜、あるいは窒化チタン膜とチタン膜との積層膜からなる。
【００２２】
本実施の形態１のヒータＨＴは、配線Ｍ１ＡおよびＭ１Ｂのそれぞれの一部を構成する上記のボトムバリアメタル膜１２と一体に構成されていることを特徴とする。
【００２３】
配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１ＣおよびヒータＨＴは、保護膜２０によって覆われている。保護膜２０は、例えばＣＶＤ法で堆積した酸窒化シリコン（ＳｉＯＮ）、ＰＳＧ（Phospho Silicate Glass）膜または窒化シリコン（Ｓｉ３Ｎ４）膜などからなる。
【００２４】
保護膜２０の上部には、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃと電気的に接続される一層または複数層の上部配線が形成されていてもよい。その場合、一対の配線Ｍ１Ａ、Ｍ１Ｂのそれぞれのボトムバリアメタル膜１２とヒータＨＴとを一体に構成する代わりに、一対の上部配線のそれぞれのボトムバリアメタル膜とヒータとを一体に構成してもよい。
【００２５】
＜半導体装置の製造方法＞
上記のように構成された半導体装置の製造方法について、図２〜図１４を用いて工程順に説明する。
【００２６】
まず、図２に示すように、支持基板ＳＵＢと酸化シリコン層ＣＬと半導体層ＳＬとにより構成されたＳＯＩ基板１０を用意する。ＳＯＩ基板１０は、この段階ではＳＯＩウェハと称する平面形状が略円形の基板である。
【００２７】
次に、図３および図４に示すように、半導体層ＳＬ上に形成したフォトレジスト膜ＰＲ１をマスクにしたドライエッチングで半導体層ＳＬをパターニングすることにより、ＳＯＩ基板１０の一部に半導体層ＳＬからなる光導波路ＯＬを形成する。
【００２８】
次に、フォトレジスト膜ＰＲ１を除去した後、図示しないフォトレジスト膜をマスクにしたイオン注入法を用いて光導波路ＯＬに１×１０１５ｃｍ−３程度のｐ型不純物を導入する。次に、このフォトレジスト膜を除去した後、ｐ型不純物を活性化するためにＳＯＩ基板１０をアニールする。また、半導体層ＳＬの図示しない領域には、常法によりシリコン集積回路を構成する複数のＭＯＳＦＥＴを形成する。
【００２９】
次に、図５および図６に示すように、光導波路ＯＬおよび半導体層ＳＬの上部にＣＶＤ法で酸化シリコン膜１１を堆積した後、酸化シリコン膜１１の上部にスパッタリング法でボトムバリアメタル膜１２、アルミニウム−銅合金膜１３およびトップバリアメタル膜１４からなる配線材料をこの順に堆積し、続いて、トップバリアメタル膜１４の上部にＣＶＤ法で酸化シリコン膜１６を堆積する。
【００３０】
ボトムバリアメタル膜１２は、配線材料の一部を構成する導電膜であると共に、光導波路ＯＬを加熱するヒータＨＴを構成する導電膜でもあり、その膜厚は、例えば５０μｍ〜１００μｍである。
【００３１】
次に、図７および図８に示すように、酸化シリコン膜１６の上部にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクにしたドライエッチングで酸化シリコン膜１６をパターニングすることにより、酸化シリコン膜１６の平面形状を配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃの平面形状と同一にする。
【００３２】
次に、フォトレジスト膜ＰＲ２を除去した後、図９および図１０に示すように、酸化シリコン膜１６をマスク（ハードマスク）にしたドライエッチングでトップバリアメタル膜１４とアルミニウム−銅合金膜１３とを順次パターニングし、ボトムバリアメタル膜１２の表面を露出させる。すなわち、配線材料を構成するトップバリアメタル膜１４、アルミニウム−銅合金膜１３およびボトムバリアメタル膜１２のうち、トップバリアメタル膜１４およびアルミニウム−銅合金膜１３の平面形状を配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃの平面形状と同一にする。
【００３３】
次に、図１１および図１２に示すように、ヒータ形成領域のボトムバリアメタル膜１２上にヒータ形成領域を覆うフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクにしたドライエッチングでボトムバリアメタル膜１２をパターニングする。
【００３４】
このドライエッチング工程では、トップバリアメタル膜１４の上部が酸化シリコン膜（ハードマスク）１６で覆われているので、フォトレジスト膜ＰＲ３で覆われていない領域のトップバリアメタル膜１４がエッチングされることはない。
【００３５】
これにより、ヒータ形成領域および配線形成領域以外のボトムバリアメタル膜１２が除去され、ヒータ形成領域および配線形成領域のみにボトムバリアメタル膜１２が残る。
【００３６】
次に、フォトレジスト膜ＰＲ３を除去することより、図１３および図１４に示すように、酸化シリコン膜１１上に配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃが形成される。また、光導波路ＯＬの上方の酸化シリコン膜１１上には、配線Ｍ１Ａと配線Ｍ１Ｂとの間に延在し、配線Ｍ１Ａのボトムバリアメタル膜１２および配線Ｍ１Ｂのボトムバリアメタル膜１２と一体に構成されたヒータＨＴが形成される。
【００３７】
その後、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１ＣおよびヒータＨＴを保護膜２０で覆った後、ＳＯＩ基板（ＳＯＩウェハ）１０をダイシングして複数のチップに分割することにより、図１に示す本実施の形態１の半導体装置が完成する。
【００３８】
このように、本実施の形態１によれば、ヒータＨＴに電気的に接続される一対の配線Ｍ１Ａ、Ｍ１Ｂのそれぞれのボトムバリアメタル膜１２とヒータＨＴとを一体に形成するので、ヒータＨＴと配線Ｍ１Ａ、Ｍ１Ｂとを別々の工程で形成する必要がない。
【００３９】
また、一対の配線Ｍ１Ａ、Ｍ１ＢとヒータＨＴとを同一の配線層（酸化シリコン膜１１の上部）に形成するので、ヒータＨＴの上部に層間絶縁膜を介して一対の配線Ｍ１Ａ、Ｍ１Ｂを形成し、層間絶縁膜に開口したコンタクトホールを通じて一対の配線Ｍ１Ａ、Ｍ１ＢとヒータＨＴとを電気的に接続する工程も不要である。
【００４０】
これにより、ヒータＨＴの上部に層間絶縁膜を介して一対の配線Ｍ１Ａ、Ｍ１Ｂを形成する場合に比べて、ヒータＨＴおよび一対の配線Ｍ１Ａ、Ｍ１Ｂを形成する工程を大幅に短縮することができ、シリコン集積回路と光導波路ＯＬとを同一のＳＯＩ基板１０に形成する半導体装置の製造コストを低減することができる。
【００４１】
（実施の形態２）
前記実施の形態１では、配線材料の一部を構成するボトムバリアメタル膜１２でヒータＨＴを形成したが、本実施の形態２では、配線材料の一部を構成するボトムバリアメタル膜およびトップバリアメタル膜でヒータＨＴを形成する。
【００４２】
以下、本実施の形態２による半導体装置の製造方法を、図１５〜図２６を用いて工程順に説明する。
【００４３】
まず、図１５および図１６に示すように、ＳＯＩ基板１０の一部に半導体層ＳＬからなる光導波路ＯＬを形成し、続いて、光導波路ＯＬおよび半導体層ＳＬの上部に酸化シリコン膜１１を堆積した後、酸化シリコン膜１１の上部に配線材料（ボトムバリアメタル膜１２、アルミニウム−銅合金膜１３、および第１のトップバリアメタル膜１４Ａ）を堆積する。
【００４４】
光導波路ＯＬおよび半導体層ＳＬの上部に酸化シリコン膜１１を堆積するまでの工程は、前記実施の形態１の工程と同一であるが、本工程では、第１のトップバリアメタル膜１４Ａの上部に酸化シリコン膜（ハードマスク）１６を形成しない。
【００４５】
次に、図１７および図１８に示すように、第１のトップバリアメタル膜１４Ａの上部にフォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４は、ヒータ形成領域のうち、配線Ｍ１Ａ、Ｍ１Ｂの形成領域と重ならない領域、すなわちヒータ形成領域の両端部を除いた領域のトップバリアメタル膜１４Ａの表面が露出する開口１７を有する。
【００４６】
続いて、図１９に示すように、フォトレジスト膜ＰＲ４をマスクにして開口１７の底部に露出した第１のトップバリアメタル膜１４Ａとその下層のアルミニウム−銅合金膜１３とを順次ドライエッチングすることにより、フォトレジスト膜ＰＲ４の開口１７の底部にボトムバリアメタル膜１２の表面を露出させる。
【００４７】
次に、フォトレジスト膜ＰＲ４を除去した後、図２０に示すように、第１のトップバリアメタル膜１４Ａの上部に第２のトップバリアメタル膜１４Ｂを堆積する。この時、第２のトップバリアメタル膜１４Ｂは、上記フォトレジスト膜ＰＲ４をマスクにしたドライエッチング工程で露出したボトムバリアメタル膜１２の上部にも堆積される。
【００４８】
第２のトップバリアメタル膜１４Ｂは、第１のトップバリアメタル膜１４Ａと同一の導電材料（例えば窒化チタン膜、または窒化チタン膜とチタン膜との積層膜）で形成する。また、アルミニウムを主導電膜とする配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃの電気抵抗の増大を抑制する観点から、第１のトップバリアメタル膜１４Ａの膜厚と第２のトップバリアメタル膜１４Ｂの膜厚とを合計した膜厚は、前記実施の形態１のトップバリアメタル膜１４の膜厚と略同一にすることが好ましい。
【００４９】
次に、図２１および図２２に示すように、第２のトップバリアメタル膜１４Ｂの上部に配線形成領域とヒータ形成領域とを覆うフォトレジスト膜ＰＲ５を形成する。すなわち、第２のトップバリアメタル膜１４Ｂの上部に、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１ＣのパターンとヒータＨＴのパターンとを重ね合わせたパターンを有するフォトレジスト膜ＰＲ５を形成する。
【００５０】
次に、図２３および図２４に示すように、フォトレジスト膜ＰＲ５をマスクにしたドライエッチングで配線材料（第２のトップバリアメタル膜１４Ｂ、第１のトップバリアメタル膜１４Ａ、アルミニウム−銅合金膜１３およびボトムバリアメタル膜１２）をパターニングし、続いて、図２５および図２６に示すように、フォトレジスト膜ＰＲ５を除去することより、酸化シリコン膜１１上に、ボトムバリアメタル膜１２、アルミニウム−銅合金膜１３、第１のトップバリアメタル膜１４Ａ、および第２のトップバリアメタル膜１４Ｂの積層膜からなる配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃと、ボトムバリアメタル膜１２と第２のトップバリアメタル膜１４Ｂとの積層膜からなるヒータＨＴが形成される。
【００５１】
図示は省略するが、その後、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１ＣおよびヒータＨＴを保護膜２０（図１参照）で覆い、続いて、ＳＯＩ基板（ＳＯＩウェハ）１０をダイシングして複数のチップに分割することにより、本実施の形態２の半導体装置が完成する。
【００５２】
このように、本実施の形態２によれば、前記実施の形態１と同様、ヒータＨＴの上部に層間絶縁膜を介して一対の配線Ｍ１Ａ、Ｍ１Ｂを形成する場合に比べて、ヒータＨＴおよび一対の配線Ｍ１Ａ、Ｍ１Ｂを形成する工程を大幅に短縮することができ、シリコン集積回路と光導波路ＯＬとを同一のＳＯＩ基板１０に形成する半導体装置の製造コストを低減することができる。
【００５３】
また、本実施の形態２によれば、ヒータＨＴは、ボトムバリアメタル膜１２と第２のトップバリアメタル膜１４Ｂとの積層膜で形成される。
【００５４】
このため、フォトレジスト膜ＰＲ４をマスクにしたドライエッチング工程（図１９に示す工程）でヒータ形成領域のボトムバリアメタル膜１２がエッチングされて膜厚が薄くなっても、ヒータＨＴの膜厚を充分に確保することができる。すなわち、ヒータＨＴを１層のボトムバリアメタル膜１２で形成する前記実施の形態１の製造方法に比べてヒータＨＴの膜厚制御が容易になり、設計の自由度を確保することができる。
【００５５】
（実施の形態３）
前記実施の形態１では、配線材料の一部を構成するボトムバリアメタル膜１２でヒータＨＴを形成し、前記実施の形態２では、配線材料の一部を構成するボトムバリアメタル膜１２と第２のトップバリアメタル膜１４Ｂとの積層膜でヒータＨＴを形成したが、本実施の形態３では、トップバリアメタル膜でヒータＨＴを形成する。
【００５６】
以下、本実施の形態３による半導体装置の製造方法を、図２７〜図３２を用いて工程順に説明する。
【００５７】
まず、図２７および図２８に示すように、前記実施の形態２の図１５〜図１８に示す工程と同一の工程に従い、酸化シリコン膜１１の上部に配線材料（ボトムバリアメタル膜１２、アルミニウム−銅合金膜１３および第１のトップバリアメタル膜１４Ａ）を堆積し、続いて、第１のトップバリアメタル膜１４Ａの上部にフォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４は、前記実施の形態２で用いたフォトレジスト膜ＰＲ４と同一のものであり、ヒータ形成領域のうち、配線Ｍ１Ａ、Ｍ１Ｂの形成領域と重ならない領域、すなわちヒータ形成領域の両端部を除いた領域のトップバリアメタル膜１４Ａの上部に開口１７を有している。
【００５８】
続いて、図２９に示すように、フォトレジスト膜ＰＲ４をマスクにして開口１７の底部に露出した第１のトップバリアメタル膜１４Ａ、アルミニウム−銅合金膜１３およびボトムバリアメタル膜１２を順次ドライエッチングし、開口１７の底部に酸化シリコン膜１１の表面を露出させる。このように、前記実施の形態２では、フォトレジスト膜ＰＲ４の開口１７の底部にボトムバリアメタル膜１２を残したのに対し、本実施の形態３では、フォトレジスト膜ＰＲ４の開口１７の底部のボトムバリアメタル膜１２も除去し、酸化シリコン膜１１の表面を露出させる。
【００５９】
次に、フォトレジスト膜ＰＲ４を除去した後、図３０に示すように、第１のトップバリアメタル膜１４Ａの上部に第２のトップバリアメタル膜１４Ｂを堆積する。第２のトップバリアメタル膜１４Ｂは、上記フォトレジスト膜ＰＲ４をマスクにしたドライエッチングで露出したヒータ形成領域の酸化シリコン膜１１の上部にも堆積される。
【００６０】
その後の工程は、前記実施の形態２と同じである。すなわち、図３１に示すように、第２のトップバリアメタル膜１４Ｂの上部に、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃの形成領域とヒータＨＴの形成領域とを覆うフォトレジスト膜ＰＲ５を形成し、このフォトレジスト膜ＰＲ５をマスクにしたドライエッチングで配線材料（第２のトップバリアメタル膜１４Ｂ、第１のトップバリアメタル膜１４Ａ、アルミニウム−銅合金膜１３およびボトムバリアメタル膜１２）をパターニングする。続いて、フォトレジスト膜ＰＲ５を除去することにより、図３２に示すように、酸化シリコン膜１１上に、ボトムバリアメタル膜１２、アルミニウム−銅合金膜１３、第１のトップバリアメタル膜１４Ａ、および第２のトップバリアメタル１４Ｂの積層膜からなる配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃと、第２のトップバリアメタル膜１４ＢからなるヒータＨＴが形成される。
【００６１】
図示は省略するが、その後、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１ＣおよびヒータＨＴを保護膜２０（図１参照）で覆い、続いて、ＳＯＩ基板（ＳＯＩウェハ）１０をダイシングして複数のチップに分割することにより、本実施の形態３の半導体装置が完成する。
【００６２】
このように、本実施の形態３によれば、前記実施の形態１及び前記実施の形態２と同様、ヒータＨＴの上部に層間絶縁膜を介して一対の配線Ｍ１Ａ、Ｍ１Ｂを形成する場合に比べて、ヒータＨＴおよび一対の配線Ｍ１Ａ、Ｍ１Ｂを形成する工程を大幅に短縮することができ、シリコン集積回路と光導波路ＯＬとを同一のＳＯＩ基板１０に形成する半導体装置の製造コストを低減することができる。
【００６３】
また、本実施の形態３によれば、ヒータＨＴを構成する材料（第２のトップバリアメタル膜１４Ｂ）の上面が配線材料の一部をパターニングする工程でエッチング雰囲気に曝されることがないので、ヒータＨＴの膜厚を充分に確保することができると共に、エッチング雰囲気に曝されることに起因するヒータＨＴの膜質の劣化（腐食など）を抑制することができる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
前記実施の形態１〜３では、ヒータを構成するバリアメタル膜として、窒化チタン膜や、窒化チタン膜とチタン膜との積層膜を例示したが、これらに限定されるものではなく、例えば窒化タンタル（ＴａＮ）膜や、窒化タンタル膜とタンタル膜との積層膜など、配線の主導電膜であるアルミニウムに対するバリアメタル膜としての機能と、ヒータ材料および配線材料として特性（電気抵抗値など）を合わせ持つ他の導電膜を使用することができる。
【００６６】
前記実施の形態１〜３では、シリコン集積回路と光導波路とを同一のＳＯＩ基板に形成する半導体装置を例示したが、これに限定されず、シリコン集積回路と光導波路とを互いに異なる半導体基板（半導体チップ）に形成する場合にも適用することができる。
【符号の説明】
【００６７】
１０  ＳＯＩ基板
１１  酸化シリコン膜（第１絶縁膜）
１２  ボトムバリアメタル膜
１３  アルミニウム−銅合金膜（主導電膜）
１４、１４Ａ、１４Ｂ  トップバリアメタル膜
１６  酸化シリコン膜
１７  開口
２０  保護膜
ＣＬ  酸化シリコン層
ＨＴ  ヒータ
Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ  配線
ＯＬ  光導波路
ＰＲ１〜ＰＲ５  フォトレジスト膜
ＳＬ  半導体層
ＳＵＢ  支持基板
【図１】
2017181849.tif 000003
【図２】
2017181849.tif 000004
【図３】
2017181849.tif 000005
【図４】
2017181849.tif 000006
【図５】
2017181849.tif 000007
【図６】
2017181849.tif 000008
【図７】
2017181849.tif 000009
【図８】
2017181849.tif 000010
【図９】
2017181849.tif 000011
【図１０】
2017181849.tif 000012
【図１１】
2017181849.tif 000013
【図１２】
2017181849.tif 000014
【図１３】
2017181849.tif 000015
【図１４】
2017181849.tif 000016
【図１５】
2017181849.tif 000017
【図１６】
2017181849.tif 000018
【図１７】
2017181849.tif 000019
【図１８】
2017181849.tif 000020
【図１９】
2017181849.tif 000021
【図２０】
2017181849.tif 000022
【図２１】
2017181849.tif 000023
【図２２】
2017181849.tif 000024
【図２３】
2017181849.tif 000025
【図２４】
2017181849.tif 000026
【図２５】
2017181849.tif 000027
【図２６】
2017181849.tif 000028
【図２７】
2017181849.tif 000029
【図２８】
2017181849.tif 000030
【図２９】
2017181849.tif 000031
【図３０】
2017181849.tif 000032
【図３１】
2017181849.tif 000033
【図３２】
2017181849.tif 000034