(57)【要約】【課題】ピン費用又はピン数の増加無しで高容量ＳＤＲＡＭライクメモリのアドレッシング方法を提供する。【解決手段】第１数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、第１数が第３数より大きい時、第１サブセットを行アドレス命令語によって特定し、第２サブセットを後続アドレス命令語によって特定する段階と、メモリ装置の行に対する行アクセスの一部又は全部として行アドレス命令語を発行する段階と、第２数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、第２数が第４数より大きい時、第４サブセットは、列アドレス命令語によって特定し、第３サブセットを以前アドレス命令語によって特定する段階と、行に対する列アクセスの一部又は全部として列アドレス命令語を発行する段階とを有する。【選択図】  図１１
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【特許請求の範囲】
【請求項１】
メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きい前記メモリ装置の前記データのアドレッシング方法において、
前記第１の数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語によって特定し、前記第２サブセットを後続（ｎｅｘｔ）アドレス命令語によって特定する段階と、
前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行する段階と、
前記第２の数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットは、前記列アドレス命令語によって特定し、前記第３サブセットを以前（ｐｒｅｖｉｏｕｓ）アドレス命令語によって特定する段階と、
前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する段階と、を有することを特徴とするメモリ装置のデータアドレッシング方法。
【請求項２】
前記後続アドレス命令語は前記列アドレス命令語であるか、又は前記以前アドレス命令語は前記行アドレス命令語であることを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項３】
前記列アドレス命令語を発行する段階は、前記行アドレス命令語を発行する段階の直後に行われることを特徴とする請求項２に記載のメモリ装置のデータアドレッシング方法。
【請求項４】
前記第１の数は前記第３の数より大きく、
前記アーキテクチャは、前記列アドレス命令語とデータバスへのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、
前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル（ｉｎｉｔｉａｌ）列アクセスを実行する段階と、
前記第１アクセス時間内に前記行への後続（ｓｕｂｓｅｑｕｅｎｔ）列アクセスを実行する段階と、をさらに有することを特徴とする請求項３に記載のメモリ装置のデータアドレッシング方法。
【請求項５】
前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語又は前記以前アドレス命令語を発行する段階をさらに有することを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項６】
前記後続アドレス命令語の発行は前記行アドレス命令語の発行の直後に実行されるか、又は前記以前アドレス命令語の発行は前記列アドレス命令語の発行の直前に実行されることを特徴とする請求項５に記載のメモリ装置のデータアドレッシング方法。
【請求項７】
前記第１の数が前記第３の数より大きい場合、前記第２の数の列アドレスビットを前記第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第４サブセットを前記列アドレス命令語によって特定し、前記３サブセットを以前アドレス命令語によって特定する段階をさらに有することを特徴とする請求項５に記載のメモリ装置のデータアドレッシング方法。
【請求項８】
前記第１の数は、前記第３の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットとによってインデックスされ、前記行アドレスビットの第１サブセットは、前記行アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイを格納する行バッファを含み、
前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロード（ｌｏａｄ）する段階をさらに有することを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項９】
前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することを特徴とする請求項８に記載のメモリ装置のデータアドレッシング方法。
【請求項１０】
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイを格納する行バッファを含み、
前記サブアレイ各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードする段階をさらに有することを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項１１】
前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することを特徴とする請求項１０に記載のメモリ装置のデータアドレッシング方法。
【請求項１２】
メモリ装置であって、
各々、第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、
前記メモリ装置のデータは、第３の数の行アドレスビットで指定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで指定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きく、
前記メモリ装置は、前記データのアドレッシングとして、
前記第１の数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語によって特定し、前記第２サブセットを後続アドレス命令語によって特定し、
前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語として発行し、
前記第２の数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語によって特定し、前記第３サブセットを以前アドレス命令語によって特定し、
前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とするメモリ装置。
【請求項１３】
前記後続アドレス命令語は、前記列アドレス命令語であるか、又は前記以前アドレス命令語は、前記行アドレス命令語であることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記列アドレス命令語の発行は、前記行アドレス命令語の発行の直後に行われることを特徴とする請求項１３に記載のメモリ装置。
【請求項１５】
前記第１の数は、前記第３の数より大きく、
前記アーキテクチャは、前記列アドレス命令語とデータバスのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、
前記データのアドレッシングとして、
前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル列アクセスを実行することと、
前記第１アクセス時間内に前記行への後続列アクセスを実行することとをさらに含むことを特徴とする請求項１０に記載のメモリ装置。
【請求項１６】
前記データのアドレッシングとして、前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語の発行、又は以前アドレス命令語の発行を行うことをさらに含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項１７】
前記行アドレス命令語の発行後、直ちに前記後続アドレス命令語を発行するか、或いは前記以前アドレス命令語は、前記列アドレス命令語の発行直前に発行されることを特徴とする請求項１６に記載のメモリ装置。
【請求項１８】
前記第１の数は、前記第３の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイを格納する行バッファを含み、
前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項１９】
前記データのアドレッシングにおいて、前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことを特徴とする請求項１８に記載のメモリ装置。
【請求項２０】
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイを格納する行バッファを含み、
前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項２１】
前記データのアドレッシングにおいて、前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことを特徴とする請求項２０に記載のメモリ装置。
【請求項２２】
複数のメモリ装置を有し、
前記複数のメモリ装置の各々は、各々の第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、
前記メモリ装置のデータは、第３の数の行アドレスビットで特定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで特定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は、前記第３の数より大きいか、又は前記第２の数は、前記第４の数より大きく、
前記メモリ装置は、前記データのアドレッシングとして、
前記第１の数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語によって特定され、前記第２サブセットを後続アドレス命令語によって特定し、
前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行し、
前記第２の数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語によって特定し、前記第３サブセットを以前アドレス命令語によって特定し、
前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とするメモリモジュール。
【請求項２３】
前記後続アドレス命令語は、前記列アドレス命令語であるか、又は前記以前アドレス命令語は、前記行アドレス命令語であることを特徴とする請求項２２に記載のメモリモジュール。
【請求項２４】
前記列アドレス命令語の発行は、前記行アドレス命令語の発行の直後に行われることを特徴とする請求項２３に記載のメモリモジュール。
【請求項２５】
前記第１の数は、前記第３の数より大きく、
前記アーキテクチャは、前記列アドレス命令語とデータバスのデータアクセス可能時点の遅延を示す第１アクセス時間によって定義され、
前記データのアドレッシングとして、
前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル列アクセスを実行することと、
前記第１アクセス時間内に前記行への後続列アクセスを実行することとをさらに含むことを特徴とする請求項２４に記載のメモリモジュール。
【請求項２６】
前記データのアドレッシングとして、前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語の発行、又は以前アドレス命令語の発行を行うことをさらに含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項２７】
前記行アドレス命令語の発行後、直ちに前記後続アドレス命令語を発行するか、或いは前記以前アドレス命令語は、前記列アドレス命令語の発行直前に発行されることを特徴とする請求項２６に記載のメモリモジュール。
【請求項２８】
前記メモリ装置の各々において、
前記第１の数は、前記第３の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイを格納する行バッファを含み、
前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項２９】
前記メモリ装置の各々において、
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイを格納する行バッファを含み、
前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項３０】
前記メモリ装置の各々は、相変化ランダムアクセスメモリ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＰＲＡＭ）装置を含むことを特徴とする請求項２２に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置のデータアドレッシング方法に関し、特に追加的なピンの増加又はピン形成費用の増加無しで高容量ＳＤＲＡＭライクメモリのアドレッシング方法を提供するメモリ装置とのそのデータアドレッシング方法及びメモリモジュールに関する。
【背景技術】
【０００２】
ＪＥＤＥＣ  ＤＤＲ４  ＳＤＲＡＭ標準で、ＣＩＤ（チップＩＤ、又はランク）のために３つのピンが、バンクのために４つのピンが、行と列（命令語に依存的な）のためには１８個の共有されるピンが存在する（命令語に依存）。
現在のピン使用方式とアドレッシング方式とは、ＤＲＡＭチップデータサイズ、幅、及び構成の正確な組み合わせが選択されて組み立てられたことを仮定すれば（そうでない場合、ＤＩＭＭの容量が低くなり、アドレッシング可能な領域が減少する結果をもたらす）、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ、１つのパッケージに複数のＤＲＡＭチップの集合）当たり２５６ＧＢまでの容量を支援することができる。
【０００３】
しかしながら、これよりさらに大きいモジュール容量又はアドレッシング可能性は支援されないという問題がある（例えば、メモリがモジュールに物理的に追加されたとしてもメモリはアドレッシングが不可である）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９，２５１，８７４号明細書
【特許文献２】米国特許第９，１８３，９２０号明細書
【特許文献３】米国特許第９，１０４，６４６号明細書
【特許文献４】米国特許第９，０３０，８９９号明細書
【特許文献５】米国特許第８，１３０，５７６号明細書
【特許文献６】米国特許第７，０９３，０５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来のメモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、ピン費用又はピン数の増加無しで高容量ＳＤＲＡＭライクメモリのアドレッシング方法を提供できるメモリ装置とのそのデータアドレッシング方法及びメモリモジュールを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態は、ＳＤＲＡＭ命令語、タイミング、及び構造を提供する。
一例として、本発明はピン費用又はピン数の増加無しで高容量ＳＤＲＡＭライクメモリのアドレッシング方法及びシステムを提供するためのものである。
本発明のその他の特徴によれば、本発明はＳＤＲＡＭ−ｌｉｋｅ（例えば、ＤＤＲ４）のアドレスピン標準を維持しながら、高容量メモリモジュールを支援するためのものである。
本発明の他の特徴は、アクティブ命令語（ＡＣＴ＋）又は読出し／書込み命令語（ＲＤ／ＷＲ＋）の拡張をためのことである。
本発明のその他の特徴は、バックツーバック（ｂａｃｋ  ｔｏ  ｂａｃｋ）ＲＡＳ／ＣＡＳ（行アドレスストロボ／列アドレスストロボ）命令語、バックツーバックＣＡＳ／ＣＡＳ、及びタイミング調整のためのことである。
その他の本発明の特徴は、命令語調整及び装置再構成を含むマルチ行又はマルチ列バッファ構造を提供するためのことである。
【０００７】
上記目的を達成するためになされた本発明によるメモリ装置のデータアドレッシング方法は、メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きい前記メモリ装置の前記データのアドレッシング方法において、前記第１の数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語によって特定し、前記第２サブセットを後続（ｎｅｘｔ）アドレス命令語によって特定する段階と、前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行する段階と、前記第２の数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットは、前記列アドレス命令語によって特定し、前記第３サブセットを以前（ｐｒｅｖｉｏｕｓ）アドレス命令語によって特定する段階と、前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する段階と、を有することを特徴とする。
【０００８】
前記後続アドレス命令語は前記列アドレス命令語であるか、又は前記以前アドレス命令語は前記行アドレス命令語であることが好ましい。
前記列アドレス命令語を発行する段階は、前記行アドレス命令語を発行する段階の直後に行われることが好ましい。
前記第１の数は前記第３の数より大きく、前記アーキテクチャは、前記列アドレス命令語とデータバスへのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル（ｉｎｉｔｉａｌ）列アクセスを実行する段階と、前記第１アクセス時間内に前記行への後続（ｓｕｂｓｅｑｕｅｎｔ）列アクセスを実行する段階と、をさらに有することが好ましい。
前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語又は前記以前アドレス命令語を発行する段階をさらに有することが好ましい。
前記後続アドレス命令語の発行は前記行アドレス命令語の発行の直後に実行されるか、又は前記以前アドレス命令語の発行は前記列アドレス命令語の発行の直前に実行されることが好ましい。
前記第１の数が前記第３の数より大きい場合、前記第２の数の列アドレスビットを前記第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第４サブセットを前記列アドレス命令語によって特定し、前記３サブセットを以前アドレス命令語によって特定する段階をさらに有することが好ましい。
【０００９】
前記第１の数は、前記第３の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットとによってインデックスされ、前記行アドレスビットの第１サブセットは、前記行アドレスビットの第３の数になり、前記メモリ装置は、前記サブアレイを格納する行バッファを含み、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロード（ｌｏａｄ）する段階をさらに有することが好ましい。
前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することが好ましい。
【００１０】
前記第２の数は、前記第４の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、前記メモリ装置は、前記サブアレイを格納する行バッファを含み、前記サブアレイ各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードする段階をさらに有することが好ましい。
前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することが好ましい。
【００１１】
上記目的を達成するためになされた本発明によるメモリ装置は、メモリ装置であって、
各々、第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、前記メモリ装置のデータは、第３の数の行アドレスビットで指定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで指定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きく、前記メモリ装置は、前記データのアドレッシングとして、前記第１の数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語によって特定し、前記第２サブセットを後続アドレス命令語によって特定し、前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語として発行し、前記第２の数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語によって特定し、前記第３サブセットを以前アドレス命令語によって特定し、前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とする。
【００１２】
前記後続アドレス命令語は、前記列アドレス命令語であるか、又は前記以前アドレス命令語は、前記行アドレス命令語であることが好ましい。
前記列アドレス命令語の発行は、前記行アドレス命令語の発行の直後に行われることが好ましい。
前記第１の数は、前記第３の数より大きく、前記アーキテクチャは、前記列アドレス命令語とデータバスのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、前記データのアドレッシングとして、前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル列アクセスを実行することと、前記第１アクセス時間内に前記行への後続列アクセスを実行することとをさらに含むことが好ましい。
前記データのアドレッシングとして、前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語の発行、又は以前アドレス命令語の発行を行うことをさらに含むことが好ましい。
前記行アドレス命令語の発行後、直ちに前記後続アドレス命令語を発行するか、或いは前記以前アドレス命令語は、前記列アドレス命令語の発行直前に発行されることが好ましい。
【００１３】
前記第１の数は、前記第３の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、前記メモリ装置は、前記サブアレイを格納する行バッファを含み、前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことが好ましい。
前記データのアドレッシングにおいて、前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことが好ましい。
【００１４】
前記第２の数は、前記第４の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、前記メモリ装置は、前記サブアレイを格納する行バッファを含み、前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことが好ましい。
前記データのアドレッシングにおいて、前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことが好ましい。
【００１５】
上記目的を達成するためになされた本発明によるメモリモジュールは、複数のメモリ装置を有し、前記複数のメモリ装置の各々は、各々の第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、前記メモリ装置のデータは、第３の数の行アドレスビットで特定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで特定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は、前記第３の数より大きいか、又は前記第２の数は、前記第４の数より大きく、前記メモリ装置は、前記データのアドレッシングとして、前記第１の数の行アドレスビットを第１サブセットの行アドレスビットと第２サブセットの行アドレスビットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語によって特定され、前記第２サブセットを後続アドレス命令語によって特定し、前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行し、前記第２の数の列アドレスビットを第３サブセットの列アドレスビットと第４サブセットの列アドレスビットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語によって特定し、前記第３サブセットを以前アドレス命令語によって特定し、前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とする。
【００１６】
前記後続アドレス命令語は、前記列アドレス命令語であるか、又は前記以前アドレス命令語は、前記行アドレス命令語であることが好ましい。
前記列アドレス命令語の発行は、前記行アドレス命令語の発行の直後に行われることが好ましい。
前記第１の数は、前記第３の数より大きく、前記アーキテクチャは、前記列アドレス命令語とデータバスのデータアクセス可能時点の遅延を示す第１アクセス時間によって定義され、前記データのアドレッシングとして、前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル列アクセスを実行することと、前記第１アクセス時間内に前記行への後続列アクセスを実行することとをさらに含むことが好ましい。
前記データのアドレッシングとして、前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語の発行、又は以前アドレス命令語の発行を行うことをさらに含むことが好ましい。
前記行アドレス命令語の発行後、直ちに前記後続アドレス命令語を発行するか、或いは前記以前アドレス命令語は、前記列アドレス命令語の発行直前に発行されることが好ましい。
【００１７】
前記メモリ装置の各々において、前記第１の数は、前記第３の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、前記メモリ装置は、前記サブアレイを格納する行バッファを含み、前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことが好ましい。
前記メモリ装置の各々において、前記第２の数は、前記第４の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、前記メモリ装置は、前記サブアレイを格納する行バッファを含み、前記データのアドレッシングにおいて、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことが好ましい。
前記メモリ装置の各々は、相変化ランダムアクセスメモリ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＰＲＡＭ）装置を含むことが好ましい。
【発明の効果】
【００１８】
容量問題とアドレッシングの問題との解決のためにアドレスピンの追加が１つの方法であるが、ピンは費用が掛かり、そしてＳＤＲＡＭ（例えば、ＤＤＲ４）ピンの規定を維持することが一般的に望ましく、本発明に係るメモリ装置のデータアドレッシング方法及びメモリ装置並びにメモリモジュールによれば、ピン費用又はピン数の増加無しで高容量ＳＤＲＡＭライクメモリのアドレッシング方法を提供することができる。
また、本発明の方法によれば、モジュールからの支援と情報に基づいて初期化動作で設定されることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るメモリモジュールとメモリ装置とを示す概略図である。
【図２Ａ】本発明の実施形態に係る拡張されたアクティブ（ＡＣＴ＋）命令語を使用するデータ接続動作の例を示す図である。
【図２Ｂ】本発明の実施形態に係る拡張されたアクティブ（ＡＣＴ＋）命令語を使用するデータ接続動作の例を示す図である。
【図３】本発明の実施形態に係る拡張読出し命令語（ＲＤ＋）を使用したデータアクセス動作の例を示す図である。
【図４Ａ】本発明の実施形態に係るバックツーバックＲＡＳ／ＣＡＳ命令語シークェンスを使用するデータアクセス動作の例を示す図である。
【図４Ｂ】本発明の実施形態に係るバックツーバックＲＡＳ／ＣＡＳ命令語シークェンスを使用するデータアクセス動作の例を示す図である。
【図５】本発明の実施形態に係るバックツーバックＣＡＳ／ＣＡＳ（二重ＣＡＳ）命令語シークェンスを使用するデータアクセス動作の例を示す図である。
【図６】本発明の実施形態に係るバックツーバックＲＡＳ／ＣＡＳ又はＣＡＳ／ＣＡＳ命令語シークェンスを使用するデータアクセス動作の例を示す図である。
【図７】本発明の実施形態に係る例示的な拡張された読出し（ＲＤ＋）命令語のためのＤＤＲ４  ＳＤＲＡＭの真理表である。
【図８】本発明の実施形態に係るメモリチップの行構造を例示的に示す図である。
【図９】本発明の実施形態に係る例示的な拡張された書込み（ＷＲ＋）命令語のためのＤＤＲ４  ＳＤＲＡＭの真理表である。
【図１０】本発明の実施形態に係るメモリチップの列構造を例示的に示す図である。
【図１１】本発明の実施形態に係るメモリ装置のアドレッシング方法の例を説明するためのフローチャートである。
【発明を実施するための形態】
【００２０】
次に、本発明に係るメモリ装置のデータアドレッシング方法及びメモリ装置並びにメモリモジュールを実施するための形態の具体例を図面を参照しながら説明する。
【００２１】
ここで、本発明の実施形態を説明するのに使用される用語“〜できる”の使用は“本発明の１つ又はそれ以上の実施形態”を示す。その上で、本発明の実施形態を説明するのに使用される代案を意味する用語“又は”は各々リストされた項目に対応する“本発明の１つ又はそれ以上の実施形態”を示す。
【００２２】
本発明の実施形態に係る、ここで説明する電子又は電気装置及び／又は他の関連する装置又は構成は、適切なハードウェア、ファームウェア（例えば、ＡＳＩＣ）、ソフトウェア、又はソフトウェア、ファームウェア、及びハードウェアの組み合わせを使用して具現することができる。
例えば、これら装置の多様な構成は１つの集積回路（ＩＣ）チップ上に又は分離された集積回路チップに形成されることができる。
また、これら装置の多様な構成はフレキシブル印刷回路フィルム上に、テープキャリヤーパッケージ（ＴＣＰ）、印刷回路基板（ＰＣＢ）、又は１つの基板上に形成することができる。
【００２３】
加えて、これらの装置の多様な構成は１つ又はそれ以上のコンピュータ装置内に装着された１つ又はそれ以上のコンピュータプロセッサ（マイクロプロセッサのような）で駆動され、コンピュータプログラム命令語を実行し、ここに開示される多様な機能を遂行するための他のシステム構成と相互作用するプロセスやスレッドである。
コンピュータプログラム命令語は、ランダムアクセスメモリ（ＲＡＭ）のような標準メモリ装置を使用するコンピューティング装置内に装着されたメモリに格納することができる。
コンピュータプログラム命令語は、また他の非一時的（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）であるコンピュータ読出し可能記録媒体（例えば、ＣＤ−ＲＯＭ、フラッシュドライブ等のような）に格納することができる。
加えて、この分野の技術に熟練された人は本発明の思想及び範囲を逸脱しなくて多様なコンピューティング装置の機能が１つのコンピュータ装置に組み合わせ又は集積されるか、或いは特定コンピューティング装置の機能が１つ又はそれ以上のコンピューティング装置に分散されることをよく理解できる。
【００２４】
ＤＤＲ４  ＳＤＲＡＭで、メモリ装置（例えば、チップ）は行と列とのアレイで構成される。
行はＳＤＲＡＭ装置でのアクセスの大きさの単位（Ｇｒａｎｕｌａｒｉｔｙ、即ち５１２、１０２４、又は２０４８バイトのような）、例えば装置の行内のメモリ位置が読み出されるか、或は書き込まれる時、アクセスされるデータ量を示す。
列は読み出されるか、或は書き込まれる行内で特定部分（例えば、４、８、１６ビット、データワードであると称される）を示す。
ＳＤＲＡＭ装置の行を行バッファに持ってくるために行アドレスが優先的（ＡＣＴ命令語と共に）に提供され、行データが行バッファに存在する間に行の特定部分を読み出すか、或いは書み込むために列アドレス（例えば、読出し（ＲＤ）又は書込み（ＷＲ）命令語と共に）が後続される。
各行ＤＭＳ装置の全体容量に比べて相対的に小さいバイト数であるので、列に比べてはるかに多い行が存在する。したがって、行内での列をアドレッシングするためのビット数より行をアドレッシングするためにさらに多いビット数（又はハードウェアでのピン数）が使用される。
【００２５】
その上に、列アドレスより大きいアドレスである行アドレスが先ず提供されるので、ＤＤＲ４  ＳＤＲＡＭの行アドレスピンの一部は列アドレスを提供するために再使用されることもある。
基本的なメモリチップの行と列の数がこのような関係に対して均衡をなす時、アドレスピンは列アドレス命令語が提供される間に効率的に再使用され、このアーキテクチャ（行と列アドレスピンの共有）の効率的な使用が可能である。
しかし、行と列の数の均衡がとれていない場合、アドレスピンは効率的に再使用されることができなく、アドレッシングを通じて提供されるメモリ容量は制限される。
例えば、ＤＤＲ４で行の数は１８ビットでアドレッシング可能であり、列の数は１０ビットでアドレッシング可能である。
これは対応するメモリチップのサイズのみならず、アドレッシングを通じて最大に活用可能なデータシステム（行と列の数）を制限する。
例えば、多い数の行（例えば、１８ビット値以上）を支援するが、相対的に少ない数の列を支援するメモリチップはこのようなアドレッシング方式の充分な長所を活用することを難しくする。
【００２６】
本発明の１つ又はそれ以上の実施形態で、高容量メモリモジュール（例えば、ＤＤＲ４  ＳＤＲＡＭメモリモジュール）を支援するための方法と構造を提供する。
例えば、所定の実施形態は不揮発性ストレージ（ＰＲＡＭのような）アクセスのためにＳＤＲＡＭライク（例えば、ＤＤＲ４）アドレスピン定義を提供する。
本発明の１つ又はそれ以上の実施形態で、アクティブ命令語（ＡＣＴ）が拡張された命令語（例えば、（ＡＣＴ＋））が提供される。
この新しいアクティブ命令語（ＡＣＴ＋）は、拡張されたアドレッシング能力（拡張された行アドレス）のために既存のアクティブ命令語（ＡＣＴ）に１つの追加的なサイクルが付加することができる。
他の実施形態で、この拡張アクティブ命令語（ＡＣＴ＋）は、拡張されたアドレッシング機能のための全く新しい（分離された）命令語である。
【００２７】
本発明の１つ又はそれ以上の実施形態によれば、拡張された読出し／書込み命令語（ＲＤ／（ＷＲ＋））又は他の列アドレス命令語が提供される。
これらの新しい命令語は既存に存在する読出し／書込み命令語（ＲＤ／ＷＲ）に拡張されたアドレッシング機能（拡張された列アドレス）のために１つのサイクルをさらに含むことができる。
他の実施形態で、この拡張読出し／書込み命令語（ＲＤ／（ＷＲ＋））は拡張されたアドレッシング機能のための新しい（分離された）命令語である。
【００２８】
本発明の他の実施形態によれば、変形されたバックツーバック行アクセス／列アクセス（ＲＡＳ／ＣＡＳ、以下、‘行アクセスストロボ’、及び‘列アクセスストロボ’と称する）命令語（変形された読出し又は書込み命令語）が対応するタイミング調整と共に提供される。
例示的に、新しいＲＤ／ＷＲＣＡＳ（読出し／書込み命令語とそれに対応する列選択ビット）定義が提供されて、非使用ビット（例えば、列アドレス命令語区間で使用されない行又は列アドレスビット）が拡張された行アドレスを伝達するために用途変更され、異なって設定されるか、或いは予め決定された（即ち、アーキテクチャに付加された）制限を超えてアドレッシングビットの数を効果的に増加させる。
例えば、１つ又はそれ以上の実施形態で、これのような新しい（又は用途変更された）読出し／書込み命令語を支援するために変形されたアクティブ（ＡＣＴ）及び読出し／書込みタイミングに依存する新しいタイミングパラメーターが使用される。
【００２９】
他の実施形態によれば、変形されたバックツーバック列アクセス（ＣＡＳ／ＣＡＳ）命令語が提供される。
例えば、新しい読出し／書込み命令語（ＲＤ／ＷＲ）が２つのＣＡＳ命令語の中でいずれか１つに拡張された列又は行アドレスビットの提供を通じて拡張された列（又は行）機能の支援が提供される。
本発明の他の実施形態によれば、マルチ行バッファ構造（例えば、命令語調整及び装置再構成と共に）が提供される。
例えば、基本アーキテクチャがあまりにも多い数の行アドレスを単なる支援する反面、新しい装置構造によって追加的な行アドレスのインデックスが提供される。
一例として、１つ又はそれ以上の実施形態で、新しい読出し／書込みＣＡＳ命令語が提供され、拡張された行アドレス又は拡張された列アドレスのような拡張されたアドレスを伝達するために非使用ビット（例えば、列アドレス命令語区間で非使用行又は列アドレスビット）の用途が変更される。
【００３０】
他の実施形態によれば、マルチ列バッファ構造（例えば、命令語調整及び装置再構成と共に）が提供される。
例えば、基本アーキテクチャがあまりにも多い数の列アドレスを単なる支援する反面、新しい装置構造によって追加的な列アドレスのインデックスが提供される。
一例として、１つ又はそれ以上の実施形態で、新しいアクティブ命令語ＲＡＳが提供され、拡張された列アドレスのような拡張されたアドレスを伝達するために非使用ビット（例えば、行アドレス命令語区間で非使用行アドレスビット）の用途が変更される。
本発明の実施形態に係る先に説明されるか、或いは他の方法はモジュールから情報又は支援に基づいてメモリモジュールのメモリ装置の各々の初期化の時に設定することができる。
【００３１】
説明の簡易化のために、以下で記述される内容は、主に４−ビット、８−ビット、又は１６−ビット幅のＤＲＡＭチップに適用されるＪＥＤＥＣ  ＤＤＲ４  ＳＤＲＡＭ標準（簡単に、ＤＤＲ４）に基づくが、本発明はここに制限されない。
他の実施形態で、例えば、他のＳＤＲＡＭ標準（他のＤＤＲ標準を含む）のような他の標準で本発明の思想と範囲が適用されることはこの分野で一般的な技術を習得した者には明確である。
異なって説明されない限り、ＤＤＲ４の言及は“ＪＥＤＥＣＳｔａｎｄａｒｄ  ｆｏｒ  ＤＤＲ４  ＳＤＲＡＭ、ｖｏｌｕｍｅ  ＪＥＳＤ７９−４Ａ（Ｎｏｖｅｍｂｅｒ  ２０１３）  ｏｆ  ｔｈｅ  ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ  ｇｏｖｅｒｎｓ”を指称し、本発明のレファレンスとして含まれる。
【００３２】
加えて、詳細な説明の全般にわたって、用語“ＫＢ”、“ＭＢ”、“ＧＢ”、及び“ＴＢ”は２の累乗に対応するバイト（Ｂ、又はコンピュータアーキテクチャ標準で８−ビット）を示す。即ち、１ＫＢ＝１０２４ｂｙｔｅｓ、１ＭＢ＝１０２４ＫＢ、１ＧＢ＝１０２４ＭＢ、及び１ＴＢ＝１０２４ＧＢを意味する。
説明を簡単にするために、たとえば、実際には他の数のチップ（例えば、８データチップ当たり１つの追加チップ）がエラー検出や訂正のような機能のために使用されるが、ＤＲＡＭチップはデータチップであり、２の累乗（例えば、４チップ、８チップ、１６チップ）に対応する数ぐらいで提供されることと仮定する。
説明を簡単にするために、用語“ページ”がここでは“行”と同意語として使用するが、これらの用語の全ては特定行に対応するメモリチップのメモリ部分に関連されたものである。
このように、“チップ”と“装置”との全てがメモリハードウェアを指す時、同意語として使用するが、この２つは全てのメモリモジュールに脱／付着することができる（或いは積層されたメモリチップでのように、場合によってはアドレッシング可能な）最小メモリ要素を示す。
【００３３】
図１は、本発明の実施形態に係るメモリモジュール１００とメモリ装置１２０とを示す概略図である。
例えば、メモリモジュール１００は、ＤＤＲ４  ＳＤＲＡＭ  ＤＩＭＭのようなデュアルインラインメモリモジュール（ＤＩＭＭ）である。
メモリモジュール１００は、ピン相互接続構造を有する印刷回路基板１１０（以下、ＰＣＢと記す）、ＰＣＢ１１０に実装されるメモリ装置１２０（例えば、ＲＡＭチップのようなメモリチップ）、及びメモリ装置１２０と、ワークステーションや個人用コンピュータのマイクロプロセッサのようなメモリモジュール１００を使用する電子装置とを接続するためのピン１３０とを含む。
ＰＣＢ１１０は、両面に形成されるピン１３０とメモリ装置１２０と、貫通するピン配線構造を含み、メモリ装置１２０は積層（貫通シリコンビア又はＴＳＶを使用して）され得る。
【００３４】
図２Ａ及び図２Ｂは、各々本発明の実施形態に係る拡張されたアクティブ（又はＡＣＴ＋）命令語を使用するデータ接続動作の例を示す図である。
図２Ａ及び図２Ｂで、多様なタイミングパラメーター（例えば、ｔＲＣ、ｔＲＡＳ）を示す。
これらのパラメーターは、関連された部分でより詳細に説明されるが、これらの定義と使用は、ＪＥＤＥＣ  ＤＤＲ４  ＳＤＲＡＭ標準によって提供され、当業者に広く公知された事項である。
【００３５】
ＤＤＲ４標準で、ＣＩＤ（チップＩＤ、又はランク）のために３つのピンが、バンク（メモリチップ内の行と列の分離されたアレイ）アドレッシングのために４つのピンが、行（そして、列）アドレッシングのためには１８個のピンが使用される。
ＤＤＲ４  ＳＤＲＡＭのアドレスピンは、行と列のアドレッシングのために再使用される。
ＤＤＲ４標準で、メモリコントローラは互いに異なるサイクルの間に同一のピンに伝達される２つの命令語（ＡＣＴ（ａｃｔｉｖａｔｅ）とＲＤ／ＷＲ（ｒｅａｄ／ｗｒｉｔｅ））を使用してＳＤＲＡＭアドレスにアクセスする。
【００３６】
アクティブ命令語（ＡＣＴ）は、行アドレス（１８ピン）を使用して行を活性化させ、活性化された行を行バッファにロードさせる一方、読出し／書込み命令語（ＲＤ／ＷＲ）は行バッファから対応する列を選択するために列アドレス（１０ピン）を使用する。
ここで、“ＲＤ／ＷＲ”は読出し命令語（Ｒｅａｄ  ｃｏｍｍａｎｄ）と書込み命令語（Ｗｒｉｔｅ  ｃｏｍｍａｎｄ（又は他の列アドレス命令語）の縮約された表現であり、これらの２つの命令語の形態又は分類は特定的に言及（例えば、“ＲＤ／ＷＲ”、“ＲＤ”、及び“ＷＲ”は読出し又は書込み命令語を示すための同意語として使用される）しない以上区分されなく、使用される。
【００３７】
ＤＤＲ４標準で、現在のピン使用及びアドレッシング方式は高容量メモリを支援しない。
例えば、現在のＤＤＲ４標準は、ＤＲＡＭチップ当たり２ＧＢ容量であり、ランク当たり（同時にアドレッシング可能な）１６ＤＲＡＭチップ（例えば、各々のＤＲＡＭチップはランク内で１回に総１６×４＝６４ビットのデータアクセスのために４ビットデータを提供する）、及び８個ランク（又は積層可能であるＤＲＡＭチップのセット）のようなチップ構成を仮定すれば、ＤＩＭＭ当たり２５６ＧＢのみを支援することができる。
【００３８】
しかし、この容量はこのような厳格な設定条件のみで得られる。多くの場合、アーキテクチャによって規定された（意図された）行と列の数と基底のハードウェアで支援される実際の行と列の数の間には不均衡が存在し（例えば、アーキテクチャの効率的な具現のために設計されたことより過度に多い数の行と過度に少ない数の列がハードウェアに存在するか、又は逆に、過度に少ない行と過度に多い数の列が存在する場合）、これは必然的にピンの消耗を引き起こす。
全体の容量の増加や不均一な行／列の数を許容するために１つの解決策はさらに多いピンを追加することである。
しかし、このような解決策は費用を過度に必要とし、現在のＤＤＲ４標準の変更を必要とする。
【００３９】
本発明の実施形態によれば、図２Ｂに示すように、１つの可能な解決策は２サイクルのアクティブ（ＡＣＴ）命令語（通常の１サイクルアクティブ命令語の代わりに）である、拡張アクティブ命令語（ＡＣＴ＋）を使用することである。
比較として、図２ＡはＤＤＲ４での標準アクティブ命令語（ＡＣＴ）を示す。
図２Ａと図２Ｂ（そして、他のタイミング図）で、上方から下方に［（ｉ）メモリ命令語及びアドレスバス、（ｉｉ）メモリバンク、（ｉｉｉ）メモリ装置（例えば、ＤＲＡＭチップ）、及び（ｉｖ）メモリデータバス］であるアクセスされる４つの別の水平リソースと共にタイミング（時間）は左側から右側に進行する。
要約すれば、メモリモジュール（ＤＩＭＭのような）上にランクを構成するメモリ（ＤＲＡＭ）チップのセットはバンク単位（メモリチップ内での論理的区分）にアクセスされ、各々のバンクは行で構成され、そして各々の行は複数の列で構成される。
【００４０】
各々のＤＩＭＭはランクやＤＲＡＭチップのセットを複数に含む。
説明を簡単にするために、ＤＩＭＭにアクセスする時、１つのランク内に１つのシングルバンクのみを含む単一ランク構成のみを考慮する。
アクティブ命令語（ＡＣＴ）は、バンク（例えば、３又は４ビット）とバンク内の行（例えば、１８ビットまで）を指定することができる。
図２Ａと図２Ｂで左側から右側の時間軸に沿って行が先にアクセスされ（ＡＣＴ命令語によって指定される）、列（ＲＤのような読出し／書込み（ＲＤ／ＷＲ）命令語によって指定される）が続いてアクセスされる。
【００４１】
これは装置当たり４又は８データワード又はＤＩＭＭ当たり３２又は６４バイトのデータバースト（Ｂｕｒｓｔ）が読み出されるか、或は書き込まれるようにする。
各々の装置の同一の行で４又は８データワード（ＤＩＭＭで３２又は６４バイトの連続バイト）の追加的なアクセスは迅速に遂行される。
しかし、他の行へのアクセスのために、プリチャージ命令語（ＰＲＥ）を使用することができ、後続するアクティブ命令語（ＡＣＴ）によってアクセスされる次の行の準備のために現在の行が再びメモリアレイ内に書き込まれる。
【００４２】
図２Ｂの実施形態で、拡張されたアクティブ命令語（ＡＣＴ＋）が使用される。
ここで、アクティブ命令語（ＡＣＴ）は１つのクロックサイクルから２つのクロックサイクルに拡張される。
即ち、アクティブ命令語（ＡＣＴ）は第２クロックサイクル（ＡＣＴ＋）で追加的なアドレスビットを提供することができるので、提供される行アドレスビットの数を増加させることができる。
例えば、ＤＤＲ４標準で、追加されるクロックサイクル（ＡＣＴ＋）は同一の行アドレスピンを通じて行アドレス（総３６ビット）の他の１８ビット（拡張ビット）を伝送するのに使用され、これは相変わらず同一（又はそれ以上の）である量のデータをアドレッシングできながらも、はるかに狭い行（即ち、さらに少ない数の列）を許容する。
他の実施形態で、拡張されたアクティブ命令語（ＡＣＴ＋）が適切な演算コード（ｏｐ  ｃｏｄｅ）を有するように１０又は１２行アドレスビットが拡張されたアクティブ命令語（ＡＣＴ＋）によって提供することができる。
【００４３】
例えば、所定の実施形態で、拡張されたアクティブ命令語（ＡＣＴ＋）を支援するメモリ装置は、標準ＡＣＴ（単一サイクル）ＲＡＣ命令語と、又は新しい（２個サイクル）ＡＣＴ／（ＡＣＴ＋）プロトコルを認識するために初期化時点に設定することができる。
このような方式には、単なる１つのＡＣＴ命令語のみが存在し、メモリ装置は標準ＤＤＲ４アーキテクチャによって、発行される単一アクティブ命令語（ＡＣＴ）を受信するか、又は拡張されたＡＣＴ（ＡＣＴ＋）プロトコルが使用される場合、連続されるサイクルの間に発行される２回のアクティブ命令語を受信することを予測することができる。
【００４４】
各行が単なる１つの４ビットの列を有する極端の場合でも、先に説明した２サイクルの間に３６行アドレスビットを有する拡張されたアクティブ命令語（ＡＣＴ＋）を使用すれば、この拡張された行アドレス機能を使用する単一ＤＲＡＭチップはピン数やピン費用の変更や増加無しでこのような４−ビット列（ニブル又はハーフバイト）の２４０又はＤＤＲ４アーキテクチャ規格の５１２ＧＢデータ（即ち、４ビットのバンクアドレス及び３６ビットの拡張された行アドレスを使用して）にアクセスすることができる。
これはＤＤＲ４標準が全体ＤＩＭＭ（１２８個のＤＲＡＭチップまで含む）のために提供することより単一メモリチップで既にさらに大きい容量値である。
【００４５】
所定の実施形態で、さらに狭い行はＤＤＲ４ＤＩＭＭでこのようなアクティブ命令語（ＡＣＴ＋）の拡張のために従来のＳＤＲＡＭチップを相変化ＲＡＭ（以下、ＰＲＡＭ）に代替するのに適用することができる。
例えば、ＰＲＡＭは、４−ビット幅（１０２４列）に対して５１２バイトサイズの行を有するＤＲＡＭチップを含む比較できるＳＤＲＡＭチップに比べて狭い行（例えば、少ない数の列）の数を増加させるのに容易である。
拡張されたアクティブ（ＡＣＴ）命令語の他の実施形態で、アクティブ（ＡＣＴ）命令語は変更されなく、追加的なアドレッシングビット（１０又は１２ビット）を伝達するために“ＡＣＴ＋”と称される新しい１サイクルの命令語が単純に後続され得る。
【００４６】
例えば、図２Ｂに示したように、（ＡＣＴ＋）命令語は拡張された行情報を伝達するために第１ＡＣＴ命令語に直ちに続く（即ち、先に説明した２サイクルの（ＡＣＴ＋）命令語のような方式に動作）。
新しい（ＡＣＴ＋）命令語それ自体は、ＡＣＴ命令語（ＤＤＲ４で専用命令語ビットを有する）に比べて著しく多いビット数が要求されるので、標準ＡＣＴ命令語が１サイクルで２サイクルに長くなる時、使用可能なアドレスビットの長さより残っている可用アドレスビットの数は若干減少（１８ビットの代わりに１０又は１２ビット）することができる。
【００４７】
図３は本発明の実施形態に係る拡張された読出し（ＲＤ＋）命令語を使用したデータアクセス動作の例を示す図である。
図３に示すような他の実施形態で、読出し／書込み（ＲＤ／ＷＲ）命令語（又は他の列アドレス命令語）は先に説明した追加された列情報を伝達するためのＡＣＴ命令語に対する変更方式と同一の方式に変更することができる。
例えば、ＤＲＡＭサイズは、ピン費用やピン数の増加無しで追加的なアドレッシングビット（１０又は１２のさらに多い列アドレスビット）を指定するためのＲＤ／（ＷＲ＋）命令語を使用することによって列サイズが１０列アドレスビットで２０又は２２列アドレスビットに増加する方式に増加することができる。
【００４８】
上述した技術の中でいずれか１つ（又は２つの技術の組み合わせ）はピン費用やピン数の変更無しでメモリチップのアドレス機能（即ち、ＴＢサイズやそれ以上に）を画期的に増加させることができる。
（ＡＣＴ＋）又はＲＤ／（ＷＲ＋）の特別な具現は、ＤＩＭＭの固定された機能である必要はない。
例えば、所定の実施形態では、拡張されたＡＣＴ命令語又は拡張されたＲＤ／ＷＲ命令語を使用するためのシステムの選択は初期化動作（そして、後続される初期化動作で変更可能な）で実行することができる。
【００４９】
図４Ａ及び図４Ｂは、各々本発明の実施形態に係るバックツーバック（ｂａｃｋ  ｔｏ  ｂａｃｋ）ＲＡＳ／ＣＡＳ命令語シークェンスを使用するデータアクセス動作の例を示す図である。
ここで使用するように、ＲＡＳは“行アドレスストロボ”、ＣＡＳは“列アドレスストロボ”の本来の意味を有するが、これらの用語の各々はメモリチップの読出し又は書込み動作で行アドレスと列アドレスを提供する意味として大部分使用される。
追加的なアドレスビットを提供するための二重ＣＡＳ（即ち、バックツーバックＣＡＳ）シークェンスの例としては、後述する説明及び図６を参照すればよい。
【００５０】
図４Ａ、４Ｂは、本発明の実施形態に係る追加的な行／列情報を提供するための追加的な技術、即ち新しいバックツーバックＲＡＳ／ＣＡＳシステムを使用する例を示す。
このメカニズムで、非使用アドレスビット（列又は行）が拡張されたアドレス情報を伝達し、標準読出し／書込み（ＲＤ／ＷＲ）命令語より先に命令語が提供される新しいＲＤ／ＷＲＣＡＳが定義される。
一例として、ＤＤＲ４で、行アドレスビットの中の３個上位−ビットが読出し（ＲＤ）及び書込み（ＷＲ）命令のためにＣＡＳビットと共に使用可能である。
他の実施形態で、基底のメモリ装置は１０個列アドレスビットが提供することより少ない列を支援し、したがってこれら余分の列アドレスビットは拡張された行アドレスビットを伝達するのに再割り当てすることができる。
【００５１】
他の実施形態で、列アドレス命令語で動的に選択可能な特徴（オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）データバースト長さのような）を制御するために提供される上位行アドレスビットが追加的な拡張されたアドレスビット及び静的設定にデフォルトされた（ｄｅｆａｕｌｔｅｄ  ｔｏ）特定な動的特徴として用途変更することができる。
これらの列アドレスの変更と共に、読出し／書込み（ＲＤ／ＷＲ）命令語の用途変更を支援するために新しいタイミングパラメーターと変更されたアクティブ（ＡＣＴ）及び読出し／書込み（ＲＤ／ＷＲ）タイミングが提供される。
このような特徴は、標準読出し／書込み（ＲＤ／ＷＲ）プロトコル（ＲＤ／ＷＲインストラクションはＲＤで表現される）を示した図４Ａ、及び変更されたＲＡＳ／ＣＡＳ命令語シークェンスを示した図４Ｂに説明される。
【００５２】
さらに詳細には、図４Ａに示した標準ＤＤＲ４で、後続される読出し／書込み（ＲＤ／ＷＲ）命令語は列アドレス（ＣＡＳ、１０ビット）を提供する一方、アクティブ（ＡＣＴ）命令語は行アドレス（ＲＡＳ、１８ビット）を提供する。
４個までのバンクビットと共に提供されるこれら２８（１８＋１０）ビットはランクへの特定（６４ビット）読出し又は書込みアクセスのためにランクを構成する各々のＤＲＡＭチップ（例えば、４、８、或いは１６メモリチップデータ幅（例えば、４、８、或いは１６ビット）をアドレッシングする。
【００５３】
しかし、ＲＡＳとＣＡＳをバックツーバック方式に伝達することによって、任意の非使用アドレスビット（例えば、ＲＤ又はＷＲのようなＣＡＳ命令語の３つの非使用行アドレスビット共に提供されるＲＡＳとＣＡＳのためのビット）は、ＤＤＲ４で定義されたことと異なる行及び列配列を有するメモリチップを最大に活用する場合のような異なるフォーマット又は分類にアドレッシングする拡張された行や列を提供するために再設定することができる。
加えて、拡張された行アドレスのために、メモリ装置はアクティブ（ＡＣＴ）命令語（例えば、データアクセスの遅延を避けるために利用可能である１８行アドレスビットと共に）によって指定されたすべての行に初期にアクセスするように設定され、（できる限り直ちに）後続する読出し命令語（ＲＤ）に残余（拡張された）行アドレスビットを使用して選択を減少させる。
【００５４】
例えば、メモリ装置は、最初提供される１８行アドレスビットによってアドレッシングできるすべての行のための行バッファを含む。
他の実施形態で、メモリ装置は、すべてのこのような行を１つの行バッファにロードすることを開始するが、行アドレスの余りが一旦提供されれば、実際の行が行バッファにロードされるようにただ許諾することができる。
例えば、バックツーバックＲＡＳ／ＣＡＳ命令語シークェンスでアドレッシングのために利用可能である３１ビット（１８ＲＡＳ＋１０ＣＡＳ＋３非使用）を使用して、１８ビットの拡張された行アドレスがＡＣＴ命令語に提供され、３ビット（８個列）の列アドレスと共に直ちに後続されるＲＤ／ＷＲ命令語に残る１０ビットの拡張された行アドレスの提供が続く。
【００５５】
したがって、何らかのピン数の増加無しでも総アドレス性能は８倍増加し、基本的な行と列のサイズが基本メモリチップ技術（ＰＲＡＭのような）に最適化されるように調整され得る。
他の実施形態で、ＣＡＳ（可能には非使用アドレスビットの一部によって拡張された）が列アドレスと共に拡張された行アドレスの余りを伝達する一方、ＲＡＳは単なる行アドレスの一部を伝達することができる（又は逆に拡張された列アドレスに対して他の実施形態で具現することができる）。
この命令語シークェンスの変更は、メモリモジュールにアクセスするためにメモリコントローラによって使用されるタイミングパラメーターの調整を要求することができる。
【００５６】
例えば、ＤＤＲ４で、ｔＲＣＤとｔＣＬが影響を受ける。
ここで、ｔＲＣＤ（ＲＡＳとＣＡＳとの間の遅延）はアクティブ（ＡＣＴ）命令語と後続する最初読出し（ＲＤ）又は書込み（ＷＲ）命令語が提供される時間の最小時間（即ち、クロックサイクル）を意味する（即ち、ＡＣＴ命令語の開始（又は終了）から対応するＲＤ／ＷＲ命令語の開始（又は終了）まで測定される時間）。
その上に、ｔＣＬ（又はｔＣＡＳ、ＣＡＳレイテンシと公知される）は、ＣＡＳの供給時点とデータバス上で最初列に対応するデータアクセスが可能な時点との間の時間を意味する。
図４ＢでｔＲＣＤ＋ｔＣＬに対応する全体時間が図４Ａの対応する時間と同一である（即ち、ｔＲＣＤの減少量がｔＣＬの増加量と同一）。
【００５７】
図４Ｂで、さらに長いｔＣＬ時間にしたがう性能イッシューを避けることを助けるために、幾つかの実施形態ではオープンページ（オープン行）方策と共に新しいタイミングパラメーターｔＣＬ＿Ｌ（ｌｏｎｇ）とｔＣＬ＿Ｓ（Ｓｈｏｒｔ）とが定義される。
ここで、ｔＣＬ＿Ｌ（例えば、図４ＢのｔＣＬと示した）がページ内で列に最初アクセスするためにｔＲＣＤと共に使用され、ｔＣＬ＿Ｓはオープンページで後続の行バッファ（同一行の他の列）アクセスのために使用することができる。
これは長短の相違点（例えば、ｔＲＲＤ＿ＬとｔＲＲＤ＿Ｓ）を有するＤＤＲ４に既に存在する一部のタイミングパラメーターと似ているか、又は同様であり、メモリコントローラはいつｔＣＬ＿ＬとｔＣＬ＿Ｓを使用するかを追跡することができる。
このような技術の具現には追加的な命令語が必要としなく、メモリ構成は他のｔＣＬを認知する必要がない。
【００５８】
図５は、本発明の実施形態に係るバックツーバックＣＡＳ／ＣＡＳ（二重ＣＡＳ）命令語シークェンスを使用するデータアクセス動作の例を示す図である。
図５で、２つのＣＡＳ命令語（例えば、バックツーバックＣＡＳ又は二重ＣＡＳ命令語、２つのＲＤ命令語（ＲＤとＲＤ＋）に示した）がアドレスの拡張のために使用することができる。
【００５９】
例えば、１つ又は２つのＣＡＳ命令語は、追加（拡張）アドレスビットを提供することができる。
アドレスビットの割り当ては、基本メモリ装置に基づいて設定することができ、メモリ装置の特性を活用するときのためにアドレスビットを２つのＣＡＳ命令語の中でさらに適切なところに移動するように割り当てることができる。
例えば、メモリ装置が単一ＣＡＳ命令語によってアドレッシングされることよりさらに多い列を有する大きい行を支援する場合、追加的な列アドレスビットは“論理行”アドレス拡張として機能するように第１ＣＡＳ命令語に提供されるが、“論理行”アドレス拡張は大きい行の各々を多いさらに小さい行に効率的に分割し、さらに小さい行の各々は標準アーキテクチャで最も大きい可能な行サイズである。
第２ＣＡＳ命令語は、以後、標準ＣＡＳ命令語と同様に機能することができる。
【００６０】
その他の例をあげれば、メモリ装置が大きい数の小さい行を支援する場合（即ち、アドレス可能なことよりさらに多い行）、第１ＣＡＳ命令語は、最初のＲＡＳ命令語にマッチングする各々の可能な対応行アドレスのための分離された行バッファと共に、行内で特定列を選択するための標準ＣＡＳ命令語である。
第２ＣＡＳ命令語は、以後のどの行バッファが実際にデータを供給（又は受信）するかを選択するための行バッファ選択に使用される。
他の実施形態で、増加されたアドレッシング機能を使用するために拡張されたアドレスビットは、他の論理方式（例えば、二重ＣＡＳ命令語内で再分配）で整列させることができる。
【００６１】
図６は、本発明の実施形態に係るバックツーバックＲＡＳ／ＣＡＳ又はＣＡＳ／ＣＡＳ命令語シークェンスを使用するデータアクセス動作の例を示す図である。
ここで、２つのＣＡＳ命令語（例えば、バックツーバックＣＡＳ又は二重ＣＡＳ命令語、例として、２つのＲＤ命令語として示したように）が図４Ｂの実施形態でさらにアドレスを拡張するために使用することができる。
図６で第２ＲＤ命令語は、（ＲＤ＋）命令語として示している。
先に説明した図２Ｂの（ＡＣＴ＋）命令語と同様に、余分の命令語が余分のアドレスビットを提供するために使用され、したがって１０又は１２ビットのアドレスビットの追加が可能である。また、これは以前の技術と組み合わせることができる。
【００６２】
限定されない例として、拡張された行アドレスの残余行アドレスビットを提供するための第１ＲＤ命令語と共に、（ＲＤ＋）命令語が列アドレスを提供するために使用することができる。
他の実施形態で、最初列アドレスビットが第１ＲＤ命令語と共に提供され、（ＲＤ＋）命令語は拡張された列アドレスの残余アドレスビットを提供するために使用することができる。
他の実施形態で、（ＲＤ＋）命令語（又は、第２ＲＤ命令語）が列アドレスの全て或いは一部を提供するための一般列アクセス時間まで遅延されるのに反して、第１ＲＤ命令語はＡＣＴ命令語に直ちに続く（例えば、余分の行アドレスビットと可能には一部の列アドレスビットをバックツーバックＲＡＳ／ＣＡＳシークェンスの一部に提供）。
【００６３】
他の実施形態で、アドレスビット（列アドレスビットのような）は基本的なハードウェアを適切に収容するために２つのＣＡＳ（ＲＤ又はＷＲのような）命令語の間で再分配することができる。
例えば、（拡張された）列アドレスが単一命令語に収容されない同一の（広い）行への連続的なアクセスは、それらの拡張された列アドレスが連続されるＲＤ又はＷＲＣＡＳ命令語の対にわたって分離されるようにすることができる。
図６では隣接するＡＣＴ、ＲＤ、及び（ＲＤ＋）命令語を示しているが、実施形態に係って隣接する命令語の間には（例えば、ＡＣＴ命令語とＲＤ命令語との間又はＲＤ命令語と（ＲＤ＋）命令語との間）遅延又はギャップが存在することができる。
【００６４】
図７は、本発明の実施形態に係る例示的な拡張された読出し（ＲＤ＋）命令語のためのＤＤＲ４  ＳＤＲＡＭの真理表である。
図７を参照すれば、（ＲＤ＋）命令語は２つの命令語サイクルに掛けて伝達されるように計画される。
この実施形態で、（ＲＤ＋）命令語は初期化時間で設定することができ、第３チップＩＤビットＣ２を使用する（例えば、（ＲＤ＋）はＣ２＝Ｈで、ＲＤはＣ２＝Ｌ）ことによってＲＤ命令語と区分することができる。
【００６５】
これはメモリチップの積層を単なる４つに制限する一方、他の実施形態で、他のビットが２つの命令語を区分するために使用することができる。
加えて、図７で、オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）バーストモードビット（ＢＣ＿ｎ）が拡張アドレスビット（Ａ１２）の定義に用途変更することができる。
このような実施形態は、オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）バーストモード選択を不可能にするが、バーストモードは必要な時にモードレジスター設定を通じて相変わらず変更することができ、他の実施形態では他のビットがアドレスを拡張するために使用することができる。
【００６６】
したがって、図７の（ＲＤ＋）命令語は、一般的な１０ビットの列アドレス（ＣＡ）、２ビットのバンクグループ（ＢＧ）、及び２ビットのバンクアドレス（ＢＡ）に加えて４ビットの追加的な拡張されたアドレス（ＥＡ）を伝達することができる。
拡張されたアドレス（ＥＡ）ビットは、例えばアクティブ命令語ＡＣＴによって指定される１８ビットの行アドレス（ＲＡ）や１０ビットの列アドレス（ＣＡ）以外の行アドレスや列アドレス情報をさらに指定するのに使用することができる。
【００６７】
加えて、図７の（ＲＤ＋）命令語は、第１命令語サイクルに直ちに続く第２命令語サイクルを有し、この時間は２ビットの優先順位フィールドと１０ビットの読出しＩＤフィールド（ＲＩＤ）と共に非使用命令語コード（ＤＤＲ４アーキテクチャでは予備未来フィールド又はＲＦＵ）を利用する。
したがって、図７に示した残余３ビットはＲＦＵになる。
優先順位フィールドと読出しＩＤフィールド（ＲＩＤ）とは、例えば、メモリ装置がＤＤＲ４アーキテクチャで定義されたことに追加的な機能又はストレージ（即ち、追加的な行やバッファ）を有する場合、追加的な情報（例えば、追加的なアドレスビットやバッファ選択ビット）を提供することができる。
【００６８】
図８は本発明の実施形態に係るメモリチップの行構造を例示的に示す図である。
所定の実施形態で、ピン数やピン費用の増加無しで追加的な行／列情報を提供するための追加技術はマルチ行バッファ構造を採択することができる。
ここで、メモリ装置は追加アドレスインデックスを支援するために新しい内部組織を有し、追加的な情報を伝達するために新しいＲＤ／ＷＲＣＡＳ命令語システムを使用することができる（拡張された行アドレスの一部に指定するために使用されないＣＡＳビットを用途変更するように）。
【００６９】
さらに詳細に説明すれば、図８で示すように、単なる１つのバッファ８１５（行バッファ）と共に提供される比較的“狭いが、高い（即ち、行の数は多いが、相対的に列の数が少ない）”メモリアレイ８１０は各々が自分のバッファ８３５（行バッファ）を有する複数のさらに小さいアレイ８３０を有する同様のアレイ構造８２０に分割することができる。
ここで、複数の小さいアレイ８３０の各々は、メモリアレイ８１０より行の数は少ないが、列の数は同一の“狭くて短い”構造を有する。
例えば、アレイ構造８２０は、すべての行のアドレッシングが可能（即ち、１７又は１８ビットのアドレス空間より小さいか、或いは同一）であるアレイ８３０を含む一方、メモリアレイ８１０は通常のアドレッシング可能行より多い行（即ち、１７又は１８ビットのアドレス空間より多い）を有する。
【００７０】
所定の実施形態では、行バッファ８３５のアドレッシング及びアクセスのためにターゲットデータアレイの行アドレスと共にＡＣＴ命令語が小さいアレイ８３０の各々に伝達することができる。
アレイ８３０の各々は、その行からの情報を対応する自身のバッファ８３５に提供することによって応答する。
次に、列アドレス、アレイＩＤと共にＲＤ／ＷＲ命令語が伝達され、これは図８の最も下方のアレイ８３０に図に示したようにターゲットアレイ８３０のバッファにデータを書き込むか、或いは読み出すようにする。
【００７１】
言い換えれば、拡張された行アドレスは、ＡＣＴ命令語に下位行アドレスビット（行ＩＤ）を提供し、そしてＲＤ／ＷＲ命令語と共に上位行アドレスビット（アレイＩＤ）を（ＣＡＳフィールドの非使用部分に、或いは図７に示した（ＲＤ＋）命令語のＥＡ、又はＲＩＤビットのような他の非使用アドレスビットに）提供するように支援することができる。
このような方式によれば、ピン数やピン費用の増加無しで又はＡＣＴ命令語の発行から対応する行への最初データアクセスまでの遅延の増加無しで他の技術のメモリチップ（ＰＲＡＭのような）に画期的に増加された容量を提供することができる。
【００７２】
その上に、同一のグループの行（例えば、同一の行ＩＤを共有する）の追加的なＲＤ／ＷＲ命令語は、追加的なその他のＡＣＴ命令語無しで、他のアレイＩＤ（最初ＡＣＴ命令語によって対応するバッファに既にロードされた）を特定するための同一の非使用ビット（例えば、ＥＡ、ＲＩＤ、非使用ＣＡ）を使用することによって達成することができる。
【００７３】
図９は、本発明の実施形態に係る例示的な拡張された書込み（ＷＲ＋）命令語のためのＤＤＲ４  ＳＤＲＡＭの真理表である。
図９を参照すれば、（ＷＲ＋）命令語は単一サイクル命令語である。
この実施形態で、（ＷＲ＋）命令語は初期化時間で設定することができ、第３チップＩＤビットＣ２を使用すること（例えば、（ＷＲ＋）はＣ２＝Ｈで、ＷＲはＣ２＝Ｌ）としてＷＲ命令語と区分することができる。
このような特徴は、メモリチップの積層を４個に制限する一方、他の実施形態では、他のビットが２つの命令語を区分するために使用することができる。
【００７４】
加えて、図９で、オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）バーストモードビット（ＢＣ＿ｎ）が拡張されたアドレスビット（Ａ１２）の定義のために用途変更することができる。
このような実施形態は、オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）バーストモード選択を不可能にするが、バーストモードは必要の時にモードレジスター設定を通じて相変わらず変更することができ、他の実施形態では他のビットが拡張されたアドレスビットのために使用することができる。
【００７５】
したがって、図９の（ＷＲ＋）命令語は、一般的な１０ビットの列アドレス（ＣＡ）、２ビットのバンクグループ（ＢＧ）、及び２ビットのバンクアドレス（ＢＡ）に加えて４ビットの追加的な拡張されたアドレス（ＥＡ）を伝達することができる。
ＥＡビットは、例えばＡＣＴ命令語によって指定される１８ビットの行アドレス（ＲＡ）や１０ビットの列アドレス（ＣＡ）以外の行アドレスや列アドレス情報を追加的に指定するのに使用することができる。
【００７６】
図１０は、本発明の実施形態に係るメモリチップの列構造を例示的に示す図である。
図８のマルチ行バッファ構造のように、図１０に示すように、ピン数やピン費用の増加無しで追加的な行／列情報を提供するための追加技術はマルチ列バッファ構造を採択することができる。
ここで、メモリ装置は追加アドレスインデックスを支援するために新しい内部構造を有することができ、余分の情報を伝達するために新しいＡＣＴ（ＲＡＳ）命令語システムを使用することができる（拡張された列アドレスの一部を指定するために使用されないＲＡＳビットを用途変更するように）。
【００７７】
さらに詳細に説明すれば、図１０で示すように、単なる１つのバッファ１０１５（行バッファ）と共に提供される比較的“広いが、短い（即ち、行の数は少ないが、相対的に列の数が多い）”メモリアレイ１０１０は各々が自分のバッファ１０３５（行バッファ）を有する複数のさらに小さいアレイ１０３０を有する同様な構造１０２０に分割することができる。
ここで、複数の小さいアレイ１０３０の各々は、メモリアレイ１０１０と行の数は同一であり、列の数はさらに少ない“狭くて短い”構造を有する。
例えば、アレイ構造１０１０は、一般的にアドレッシング可能（即ち、１０ビットより多いアドレス空間を有する）であることより多い列を有するが、アレイ構造１０２０は各々すべての列のアドレッシングが可能なアレイ１０３０を含む（即ち、１０ビット以下のアドレス空間を有する）。
【００７８】
所定の実施形態では、行バッファ１０３５のアドレッシング及びアクセスのためにターゲットデータアレイの（相対的に小さい）行アドレスと共にＡＣＴ命令語が小さいアレイ１０３０の各々に伝達することができる。
小さいアレイ１０３０の各々は、対応する行バッファ１０３５にターゲット行を順にロードする。
加えて、アレイ１０３０内のターゲット列とターゲットアレイ１０３０（図１０の左側から３番目のアレイ１０３０の同一）を識別するために列アドレス、アレイＩＤが提供（例えば、１つ又は２つの後続されるＣＡＳ命令語や、また場合によっては、アクティブ命令語（ＡＣＴ）の部分に含まれ、１つ又は２つの後続されるＣＡＳ命令語を使用）される。
【００７９】
言い換えれば、拡張された列アドレスは、ＡＣＴ命令語に行アドレスビット（行ＩＤ）を提供し、後続されるＲＤ／ＷＲ命令語（下位列アドレスビット（列ＩＤ）及び上位列アドレスビット（アレイＩＤ）を提供することによって、また場合によっては、ＡＣＴ命令語内の任意の非使用アドレスビットを使用（ＡＣＴ命令語にアレイＩＤを提供することの同一）することによって支援することができる。
これは、ピン数やピン費用の増加無しで、又はＡＣＴ命令語の発行から対応する列への最初データアクセスまでの遅延の増加無しで幾つのメモリチップ（多い数の列を収容する）を使用して容量を画期的に増加させることができる。
これらの技術及び他の技術が適用可能な分野、即ち、オープンページと広い列が組み合わされることによって同一の広い行に（即ち、同一又は異なるアレイＩＤに）連続的にアクセスすることが追加的なＲＡＳディレイの誘発無しでこの通常のＣＡＳレイテンシ（ｔＣＬ）時間内に達成されるよう組み合わせることができる。
【００８０】
図１１は、本発明の実施形態に係るメモリ装置のアドレッシング方法の例を説明するためのフローチャートである。
ここで、メモリ装置は、特定アーキテクチャ（ＤＤＲ４  ＳＤＲＡＭのような）を使用してアクセスされ、使用されるアーキテクチャが一般設定で支援（即ち、アドレス可能な）することより多い行や列を有するものとみなされる。
しかし、本発明の実施形態によれば、メモリ装置の行は、拡張された行アドレスやメモリ装置の列は拡張された列アドレスを使用してアクセスされ、これらの拡張された行アドレスや列アドレスは基本アーキテクチャの組み合わされた行アドレスと列アドレス部分（即ち、２以上の連続されるＲＡＳ／ＣＡＳ命令語）に適合する。
【００８１】
図１１を参照すると、まず、Ｓ１１１０段階で、もし行アドレスが過度に多いビット数を有する場合（即ち、メモリ装置が支援するアーキテクチャより多い行を有する場合）、行アドレスビットは第１サブセットと第２サブセットとに分離され、第１サブセットは行アドレス命令語（例えば、ＡＣＴ）によって特定され、第２サブセットは後続されるアドレス命令語（例えば、（ＡＣＴ＋）又はＲＤ／ＷＲ）によって特定される。
【００８２】
次に、Ｓ１１２０段階で、行アドレス命令語がメモリ装置の行に対する行アクセスの一部又は全部として発行される。
例えば、メモリ装置がアーキテクチャによって支援される行より少ない数の行を有する場合、すべての行アドレスは行アドレス命令語によって特定することができるが、メモリ装置がアーキテクチャによって支援される行より多い数の行を有する場合には行アドレスの一部のみが（即ち、第１サブセット）行アドレス命令語によって特定され、残る行アドレス（即ち、第２サブセット）は後続アドレス命令語によって特定される。
【００８３】
同様に、Ｓ１１３０段階で、もし列アドレスが過度に多いビット数を有する場合（即ち、メモリ装置が支援するアーキテクチャより多い列を有する場合）、列アドレスビットは第３サブセットと第４サブセットとに分離され、第４サブセットは列アドレス命令語（例えば、ＲＤ／ＷＲやＲＤ／（ＷＲ＋））によって特定され、第３サブセットは以前アドレス命令語（例えば、ＡＣＴ、（ＡＣＴ＋）又はＲＤ／ＷＲ）によって特定される。
【００８４】
次に、Ｓ１１４０段階で、列アドレス命令語が行に対する列アクセスの一部又は全部として発行する。
例えば、メモリ装置がアーキテクチャによって支援される列より少ない数の列を有する場合、すべての列アドレスは列アドレス命令語によって特定することができるが、メモリ装置がアーキテクチャによって支援される列より多い数の列を有する場合には列アドレスの一部（第４サブセット）のみが列アドレス命令語によって特定され、残る列アドレス（第３サブセット）は以前アドレス命令語によって特定される。
【００８５】
もし、メモリ装置で必要である全体アドレスビット（行及び列数が行アドレス命令語（例えば、ＡＣＴ）と列アドレス命令語（例えば、ＲＤ／ＷＲ）によって特定される数より大きくない場合、後続アドレス命令語は列アドレス命令語になるか、或いは以前アドレス命令語は行アドレス命令語になる（バックツーバックＲＡＳ／ＣＡＳのように）。
このようにすれば、２つのアドレス命令語（可能には、バックツーバック方式の）としてもメモリ装置のアドレッシングのために十分である。
【００８６】
一方、メモリ装置で必要である全体アドレスビット（行及び列数が行アドレス命令語と列アドレス命令語によって特定される数より大きい場合、後続アドレス命令語や以前アドレス命令語（例えば、（ＡＣＴ＋）又はＲＤ／ＷＲ）は行アドレス命令語と列アドレス命令語との間で発行される。
例えば、後続アドレス命令語と以前アドレス命令語とは同一の命令語であり、そして拡張された行アドレスビットや拡張された列アドレスビット、また場合によっては、これらの全てを特定することができる。
この後続アドレス命令語は、また行アドレス命令語を直ちに続くか（例えば、（ＡＣＴ＋）又はバックツーバックＲＡＳ／ＣＡＳでのように）、列アドレス命令語の直前に直ちに発行することができる（例えば、バックツーバックＣＡＳ／ＣＡＳでのように）。
【００８７】
整理すれば、本発明は、ＳＤＲＡＭライクアーキテクチャの新しい命令語及びタイミング定義を提供するためのものであり、現在のＳＤＲＡＭアーキテクチャに比べてさらに良いアドレス性能を可能にする。
例えば、幾つかの実施形態では、現在のＳＤＲＡＭアーキテクチャに比べてさらに良いアドレス性能を可能にするための新しいメモリ構造とアドレス定義を提供することができる。
加えて、他の実施形態では、設定可能なアドレス拡張方法（例えば、メモリチップの初期化やパワーオンの時に活性化される）を提供することができる。
これらの実施形態はピン数やピン費用の増加無しで高容量メモリを支援することができる。これらの実施形態はまたアドレスピンの再利用率を高くすることができる。
【００８８】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００８９】
１００    メモリモジュール
１１０    印刷回路基板（ＰＣＢ）
１２０    メモリ装置
１３０    ピン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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