(57)【要約】      （修正有）【課題】リカバリ特性の改善度を高めることができるトランジスタを提供する。【解決手段】ゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように絶縁膜層１１上に形成されているＦＰ１２（金属板）を備える。また、ＦＰ１２とソース電極６の間に抵抗値Ｒ１の抵抗１４を接続するとともに、ＦＰ１２とドレイン電極７の間に抵抗値Ｒ２の抵抗１５を接続するように構成する。【選択図】図２
2017005139.tif 000002
【特許請求の範囲】
【請求項１】
電子が流れるチャネル層と、
２次元電子ガスを前記チャネル層に形成するために前記チャネル層の上部に形成されているバリア層と、
前記バリア層の上部に形成され、グランドに接地されているソース電極と、
前記バリア層の上部に形成され、第１の電圧が印加されるドレイン電極と、
前記バリア層の上部に形成され、第２の電圧が印加されるゲート電極と、
前記ソース電極及び前記ドレイン電極が形成されている領域を除く前記バリア層の上部と前記ゲート電極を覆っている絶縁膜層と、
前記ゲート電極の上部及び前記ゲート電極における前記ドレイン電極側の側面を覆うように前記絶縁膜層上に形成されている金属板と、
一端が前記金属板と接続され、他端が前記ソース電極と接続されている第１の抵抗と、
一端が前記金属板と接続され、他端が前記ドレイン電極と接続されている第２の抵抗と
を備えたトランジスタ。
【請求項２】
前記バリア層は、イリジウム、アルミニウム及びガリウムの中のいずれか１つ以上と窒素を含んでいることを特徴とする請求項１記載のトランジスタ。
【請求項３】
前記第１の抵抗に対する前記第２の抵抗の比が、前記第１の電圧の２分の１から１を減算した値以上であることを特徴とする請求項１または請求項２記載のトランジスタ。
【請求項４】
前記第１及び第２の抵抗が、前記チャネル層が形成されている基板上にイオン注入抵抗として形成されていることを特徴とする請求項１から請求項３のうちのいずれか１項記載のトランジスタ。
【請求項５】
前記第１の電圧が印加されている端子と前記ドレイン電極との間に第３の抵抗が接続されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載のトランジスタ。
【請求項６】
電子が流れるチャネル層と、
２次元電子ガスを前記チャネル層に形成するために前記チャネル層の上部に形成されているバリア層と、
前記バリア層の上部に形成され、グランドに接地されているソース電極と、
前記バリア層の上部に形成され、第１の電圧が印加されるドレイン電極と、
前記バリア層の上部に形成され、第２の電圧が印加されるゲート電極と、
前記ソース電極及び前記ドレイン電極が形成されている領域を除く前記バリア層の上部と前記ゲート電極を覆っている絶縁膜層と、
前記ゲート電極の上部及び前記ゲート電極における前記ドレイン電極側の側面を覆うように前記絶縁膜層上に形成されている金属板と、
入力信号の電力が増加するタイミングでプラスの電圧を前記金属板に印加するスイッチング回路と
を備えたトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、過電力の信号が入力された直後のドレイン電流の落ち込みを低減することが可能なトランジスタに関し、特に、窒化ガリウム（ＧａＮ）に代表される窒化物半導体の高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）は、ヒ化ガリウム（ＧａＡｓ）やケイ素（Ｓｉ）などの半導体材料よりも、耐圧や飽和速度の観点で優れている特徴を有している。
そのため、窒化ガリウム（ＧａＮ）は、高出力高周波増幅器やパワースイッチ回路に用いられることが多いが、近年、窒化ガリウム（ＧａＮ）を低雑音増幅器（ＬＮＡ）に用いる研究開発が行われている。
【０００３】
例えば、送受信モジュールにおいては、過電力の信号である妨害波から低雑音増幅器を守るため、一般的に、低雑音増幅器の前段に保護スイッチ回路が挿入されるが、低雑音増幅器として、高耐圧な窒化物半導体の低雑音増幅器（ＧａＮＬＮＡ）を用いれば、保護スイッチ回路を取り除くことができる。
保護スイッチ回路を取り除くことができれば、保護スイッチ回路での電力損失を低減することができるため、送受信モジュールとしての雑音指数（ＮＦ）を改善することができる。
【０００４】
ただし、スイッチレスでＧａＮＬＮＡを用いる場合、過電力の信号がＧａＮＬＮＡに直接入力されることがあるため、過電力の信号が入力された直後においても、ＧａＮＬＮＡが正常に動作することが求められる。
一般的に、過電力の信号がＧａＮＬＮＡに入力された直後は、窒化ガリウム（ＧａＮ）のトラップ（半導体の格子欠損）の影響でドレイン電流が減少し、その後、過渡的に或る時定数を持って、減少したドレイン電流が回復するという現象が生じる。この現象はリカバリ特性と呼ばれる。
過電力の信号が入力された直後のドレイン電流が減少している状態は、雑音指数（ＮＦ）や利得が低下するため、ＧａＮＬＮＡが正常に動作していないことを意味する。
【０００５】
窒化物半導体の高電子移動度トランジスタであるＧａＮＨＥＭＴのリカバリ特性（トラップ）を改善する一般的な技術として、ソースフィールドプレート構造（ＳＦＰ構造）がある。
例えば、以下の非特許文献１には、ＳＦＰ構造を有するＧａＮＨＥＭＴが開示されている。
このＧａＮＨＥＭＴでは、チャネル層（ＧａＮ  ｂｕｆｆｅｒ）の上にスペーサ層（ＡｌＮ）及びバリア層（ＡｌＧａＮ）が結晶成長され、バリア層上に窒化膜（Ｓｉ３Ｎ４）、電極（ソース電極、ゲート電極、ドレイン電極）が形成され、ゲート電極の上に窒化膜（Ｓｉ３Ｎ４）が形成されている。
また、ソース電極に接続されている金属板が、ゲート電極の上部に形成されている窒化膜（Ｓｉ３Ｎ４）上に形成されている。この構造がＳＦＰ構造と呼ばれ、ゲート電極の上部の金属板はソースフィールドプレート（ＳＦＰ）と呼ばれる。
【０００６】
このソースフィールドプレートは、グランドに接地されているソース電極と接続されているため、チャネル層に形成される２次元電子ガスからゲート電極に向かう電界の一部がソースフィールドプレートに分散される。
その結果、ゲート電極における電界集中が緩和されてトラップの影響が低減するため、リカバリ特性が改善される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Compound Semiconductor Integrated Circuit Symposium 2005，pp.170-172「Field-plated GaN HEMTs and Amplifiers」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のトランジスタは以上のように構成されているので、ＳＦＰ構造がトラップの影響を低減して、リカバリ特性を改善している。しかし、ＳＦＰ構造を有するだけでは、トラップの影響を十分に低減することができず、リカバリ特性の改善度が小さいという課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、リカバリ特性の改善度を高めることができるトランジスタを得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係るトランジスタは、電子が流れるチャネル層と、２次元電子ガスをチャネル層に形成するためにチャネル層の上部に形成されているバリア層と、バリア層の上部に形成され、グランドに接地されているソース電極と、バリア層の上部に形成され、第１の電圧が印加されるドレイン電極と、バリア層の上部に形成され、第２の電圧が印加されるゲート電極と、ソース電極及びドレイン電極が形成されている領域を除くバリア層の上部とゲート電極を覆っている絶縁膜層と、ゲート電極の上部及びゲート電極におけるドレイン電極側の側面を覆うように絶縁膜層上に形成されている金属板と、一端が金属板と接続され、他端がソース電極と接続されている第１の抵抗と、一端が金属板と接続され、他端がドレイン電極と接続されている第２の抵抗とを備えるようにしたものである。
【発明の効果】
【００１１】
この発明によれば、ゲート電極の上部及びゲート電極におけるドレイン電極側の側面を覆うように絶縁膜層上に形成されている金属板を備え、金属板とソース電極の間に第１の抵抗を接続するとともに、金属板とドレイン電極の間に第２の抵抗を接続するように構成したので、リカバリ特性の改善度を高めることができる効果がある。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１によるトランジスタを示す回路図である。
【図２】この発明の実施の形態１によるトランジスタを示す断面図である。
【図３】この発明の実施の形態１によるトランジスタを示す上面図である。
【図４】この発明の実施の形態１によるトランジスタのリカバリ特性を示す説明図である。
【図５】実施の形態１の構造と従来構造において、図２の絶縁膜層５とバリア層４の界面から０．５ｎｍ下の電界分布のシミュレーション結果を示す説明図である。
【図６】ドレイン電流Ｉｄのリカバリ特性のシミュレーション結果を示す説明図である。
【図７】ドレイン電流Ｉｄのリカバリ特性のシミュレーション結果を示す説明図である。
【図８】この発明の実施の形態２によるトランジスタを示す上面図である。
【図９】この発明の実施の形態２によるトランジスタを示す回路図である。
【図１０】この発明の実施の形態２によるトランジスタを示す断面図である。
【図１１】この発明の実施の形態３によるトランジスタのリカバリ特性を示す説明図である。
【図１２】この発明の実施の形態４によるトランジスタを示す上面図である。
【発明を実施するための形態】
【００１３】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。
【００１４】
実施の形態１．
図１はこの発明の実施の形態１によるトランジスタを示す回路図であり、図２はこの発明の実施の形態１によるトランジスタを示す断面図である。
図１及び図２は、トランジスタが、窒化物半導体の高電子移動度トランジスタ（ＧａＮＨＥＭＴ）である例を示している。実際には、素子分離領域や配線などがあるが、本発明の動作と関連がないため、図１及び図２では省略している。
【００１５】
図１及び図２において、基板１はサファイア、炭化ケイ素（ＳｉＣ）、ケイ素（Ｓｉ）、窒化ガリウム（ＧａＮ）などを用いて形成されている。一般的には、熱伝導率が良好な半絶縁性ＳｉＣ基板が利用されるが、半導体基板として非常に一般的なＳｉ基板も価格が安いため、良く用いられる。
バッファ層２はチャネル層３の結晶性の向上や、電子をチャネル層３に閉じ込める目的で、基板１とチャネル層３との間に挿入される層であり、例えば、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）とインジウム窒化ガリウム（ＩｎＧａＮ）の混晶組成、窒化アルミニウム（ＡｌＮ）と窒化アルミニウムガリウム（ＡｌＧａＮ）の混晶組成などの材料が用いられる。また、それらの材料の超格子などが用いられる。
【００１６】
チャネル層３はバッファ層２の上部に形成され、トランジスタの動作に必要な電子（電流）が流れる層である。
チャネル層３としては、例えば、窒化ガリウム（ＧａＮ）が用いられるが、インジウム窒化ガリウム（ＩｎＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）のほか、インジウム窒化ガリウム（ＩｎＧａＮ）と窒化アルミニウムガリウム（ＡｌＧａＮ）の多層構造も使うことができる。
また、チャネル層３には、不純物をドープすることでゲート電極８の制御性を向上させることができ、この不純物としては、半導体を半絶縁性にする遷移金属である鉄（Ｆｅ）や銅（Ｃｕ）などが用いられる。不純物ドープのプロファイルはいかなるものでもよい。
【００１７】
バリア層４は２次元電子ガスをチャネル層３に形成するために、チャネル層３の上部に形成されている。
バリア層４としては、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）の単層が用いられるが、イリジウム（Ｉｎ）、アルミニウム（Ａｌ）及びガリウム（Ｇａ）の中のいずれか１つ以上と窒素（Ｎ）を含んでいるものであればよい。
また、組成、層厚や不純物濃度が異なる複数の窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）又は窒化アルミニウム（ＡｌＮ）の組み合わせであってもよい。
なお、チャネル層３とバリア層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。
【００１８】
絶縁膜層５はバリア層４の表面のトラップを抑制するために、バリア層４の上部に形成されている。
絶縁膜層５としては、例えば、窒化ケイ素（ＳｉＮ）や一酸化ケイ素（ＳｉＯ）などのドナーの役割を果たすケイ素（Ｓｉ）を含んでいる絶縁膜が用いられる。絶縁膜層５がケイ素（Ｓｉ）を含んでいれば、ドナーとしてバリア層４に電子を供給してバリア層４の表面上のトラップ数を減らすことができる。図２の例では、絶縁膜層５がゲート電極８の下部の一部（図中、ゲート電極８の左下及び右下の部分）に設けられている構造であるが、絶縁膜層５がゲート電極８の下部の一部に設けられていなくても、同様の効果が得られる。
【００１９】
ソース電極６及びドレイン電極７はチャネル層３中の電子（電流）をＨＥＭＴの外に取出すための電極である。
ソース電極６はバリア層４の上部に形成され、グランドに接地されている。
ドレイン電極７はバリア層４の上部に形成され、第１の電圧である電圧Ｖｄが印加されている端子９と接続されている。
なお、ソース電極６及びドレイン電極７は、チャネル層３に形成される２次元電子ガスとの間の抵抗ができるだけ小さくなるように形成される。図２の例では、バリア層４と接するように形成されているが、２次元電子ガスと直接的に接するように形成されていてもよい。また、ソース電極６及びドレイン電極７の下側には、ｎ＋領域が形成されていてもよい。
【００２０】
ゲート電極８はバリア層４の上部に形成され、バリア層４とショットキー接触する金属を含んでいる。ゲート電極８は第２の電圧である電圧Ｖｇが印加されている端子１０と接続されている。
なお、ゲート電極８の下側の２ＤＥＧ濃度（２次元電子ガスの濃度）を制御することで、トランジスタ動作を実現することができる。
【００２１】
絶縁膜層１１はソース電極６及びドレイン電極７が形成されている領域を除くバリア層４の上部とゲート電極８を覆うように形成されている。
絶縁膜層１１は、カバレッジのための材料として、例えば、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）が用いられる。
【００２２】
ＦＰ１２はゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように絶縁膜層１１上に形成されている金属板である。
ゲート電極８の上部だけでなく、ドレイン電極７側の側面にもＦＰ１２が取り付けられていなければ、トラップの影響を低減して、リカバリ特性を改善する効果が得られないため、図２の例では、ＦＰ１２の形状がＬ字型になっている。図２の例では、ゲート電極８におけるソース電極６の側面にはＦＰ１２が取り付けられていないが、ＦＰ１２をソース電極６の側面に取り付けても、ドレイン電極７側の側面に取り付けていれば、リカバリ特性を改善する効果が得られる。
【００２３】
抵抗１４は一端がＦＰ１２と接続され、他端がソース電極６と接続されている抵抗値Ｒ１の第１の抵抗である。
抵抗１５は一端がＦＰ１２と接続され、他端がドレイン電極７と接続されている抵抗値Ｒ２の第２の抵抗である。
【００２４】
図３はこの発明の実施の形態１によるトランジスタを示す上面図である。図２の断面図は、図３における点線部の断面図である。
図３の例では、抵抗１４，１５がチップ抵抗で構成されており、抵抗１４はワイヤ１６を介してソース電極６と接続され、ワイヤ１７を介してＦＰ１２と接続されている。
抵抗１５はワイヤ１８を介してＦＰ１２と接続され、ワイヤ１９を介してドレイン電極７と接続されている。
なお、図３では、ソース電極６を設置するためのビアが、ソース電極６の直下に直接形成されるビアホール構造（ＩＳＶ：Ｉｎｄｉｖｉｄｕａｌ  Ｓｏｕｒｃｅ  Ｖｉａｈｏｌｅ）であるが、ビアの構造はＩＳＶに限るものではない。
【００２５】
非特許文献１に開示されているＧａＮＨＥＭＴと、この実施の形態１のＧａＮＨＥＭＴとの構造を比較すると、非特許文献１に開示されているＧａＮＨＥＭＴでは、図２のＦＰ１２に相当するソースフィールドプレート（ＳＦＰ）が、グランドに接地されているソース電極と直接接続されている構造であるが、この実施の形態１のＧａＮＨＥＭＴでは、ＦＰ１２が、グランドに接地されているソース電極６と抵抗１４を介して接続され、また、ドレイン電極７と抵抗１５を介して接続されている構造である点で相違している。
なお、この実施の形態１のＧａＮＨＥＭＴは、低雑音増幅器（ＧａＮＬＮＡ）に限らず、例えば、高出力増幅器など、トラップによるリカバリ特性の劣化が問題となる増幅器に対して有効である。
【００２６】
次に動作について説明する。
ゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように、ＦＰ１２を絶縁膜層１１上に形成することで、チャネル層３に形成される２次元電子ガスからゲート電極８に向かう電界の一部がＦＰ１２に分散されるため、ゲート電極８における電界集中が緩和されてトラップの影響が低減される。その結果、リカバリ特性が改善される。
このとき、ＦＰ１２が抵抗１４を介さずに、グランドに接地されているソース電極６と直接接続されている構造（以下、「従来構造」と称する）の場合、ＦＰ１２の電位が０Ｖに固定されるため、リカバリ特性の改善効果が小さいものとなる。
しかし、この実施の形態では、ＦＰ１２が抵抗１４を介してソース電極６と接続されており、また、ドレイン電極７と抵抗１５を介して接続されている。このため、ＦＰ１２には、プラスの電圧Ｖｆｐが印加される構造になっている。
【００２７】
プラスの電圧ＶｆｐがＦＰ１２に印加されると、バリア層４の表面の電界が低減されて、バリア層４の表面のトラップに電子が捕まり難くなる。そのため、従来構造と比べて、トラップの影響が低減されて、リカバリ特性が改善される。
図４はこの発明の実施の形態１によるトランジスタのリカバリ特性を示す説明図である。
過電力の信号（Ｐｉｎ）がＧａＮＨＥＭＴに入力された直後は、図４に示すように、窒化ガリウム（ＧａＮ）のトラップの影響でドレイン電流Ｉｄが減少し、その後、ドレイン電流Ｉｄが徐々に回復するという現象が生じる。
従来構造では、ドレイン電流Ｉｄの減少が大きいのに対して、この実施の形態１の構造では、バリア層４の表面のトラップに電子が捕まり難くなっているため、ドレイン電流Ｉｄの減少が小さくなっており、リカバリ特性が改善されている。
【００２８】
この実施の形態１でのリカバリ特性の改善をデバイスシミュレーションで検証しており、以下、この検証内容について説明する。
図５は実施の形態１の構造と従来構造において、図２の絶縁膜層５とバリア層４の界面から０．５ｎｍ下の電界分布（以下、「バリア層表面の電界分布」と称する）のシミュレーション結果を示す説明図である。
このときのバイアス条件は、ドレイン電圧Ｖｄ＝３０Ｖ、ゲート電圧Ｖｇ＝−５Ｖである。ただし、従来構造では、ＦＰ１２が抵抗１４を介さずに、グランドに接地されているソース電極６と直接接続されているため、Ｖｆｐ＝０Ｖであるが、実施の形態１の構造では、Ｖｆｐ＝２Ｖである。
図５から明らかなように、バリア層表面の電界分布が、従来構造より実施の形態１の構造の方が低くなっており、トラップの影響を低減できていることが分かる。
【００２９】
図６及び図７はドレイン電流Ｉｄのリカバリ特性のシミュレーション結果を示す説明図である。
図７は図６の縦軸に示すドレイン電流ＩｄをＬｏｇ表示したものである。
図６及び図７から明らかなように、従来構造より実施の形態１の構造の方が、ドレイン電流Ｉｄの低減が小さいため、リカバリ特性が改善されていることが分かる。
【００３０】
次に、抵抗１４，１５の抵抗値Ｒ１，Ｒ２について説明する。
抵抗１４，１５の抵抗値Ｒ１，Ｒ２は、１０ｋΩ以上の高抵抗である必要がある。抵抗１４，１５の抵抗値Ｒ１，Ｒ２が低いと、ドレイン電流Ｉｄが抵抗１４，１５側に流れてしまうためである。
また、ＦＰ１２に印加される電圧Ｖｆｐは、ドレイン電圧Ｖｄが抵抗１４と抵抗１５によって分圧された電圧であるため、下記の式（１）のように表される。
2017005139.tif 000003
ＦＰ１２に印加される電圧Ｖｆｐは、トラップの影響が低減される効果を得るにはプラスの電圧である必要があるが、２Ｖを超えると、ＤＣ特性に影響がでる可能性があるため、下記の式（２）の条件を満足していることが望ましい。
2017005139.tif 000004
式（１）（２）より、抵抗値Ｒ１に対する抵抗値Ｒ２の比が、下記の式（３）の条件を満足している必要がある。
2017005139.tif 000005
【００３１】
以上で明らかなように、この実施の形態１によれば、ゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように絶縁膜層１１上に形成されているＦＰ１２を備え、ＦＰ１２とソース電極６の間に抵抗１４を接続するとともに、ＦＰ１２とドレイン電極７の間に抵抗１５を接続するように構成したので、リカバリ特性の改善度を高めることができる効果を奏する。
【００３２】
実施の形態２．
上記実施の形態１では、抵抗１４，１５がチップ抵抗で構成されており、抵抗１４がワイヤ１６，１７によってソース電極６とＦＰ１２との間に接続され、また、抵抗１５がワイヤ１８，１９によってＦＰ１２とドレイン電極７との間に接続されているものを示したが、抵抗１４，１５が基板１上にイオン注入抵抗として形成されているものであってもよい。
【００３３】
図８はこの発明の実施の形態２によるトランジスタを示す上面図であり、図８において、図３と同一符号は同一または相当部分を示すので説明を省略する。
図８では、抵抗１４，１５をモノシリックマイクロ波集積回路（ＭＭＩＣ）として、トランジスタと同じ基板１上に形成している構造になっている。
また、抵抗１４，１５は、不純物イオンが注入されることで、ｎ＋層が半導体層で形成されて作られるイオン注入抵抗である。
この実施の形態２では、トランジスタと同じ基板１上に抵抗１４，１５が形成されるため、上記実施の形態１よりも小型化を図ることができる。
【００３４】
実施の形態３．
図９はこの発明の実施の形態３によるトランジスタを示す回路図であり、図１０はこの発明の実施の形態３によるトランジスタを示す断面図である。
図９及び図１０において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
抵抗２０は電圧Ｖｄが印加されている端子９とドレイン電極７の端子２１との間に接続されている抵抗値Ｒ３の第３の抵抗である。
なお、抵抗１４，１５，２０は、上記実施の形態１のようにチップ抵抗で形成してもよいし、上記実施の形態２のように、ＭＭＩＣとしてイオン注入抵抗で形成してもよい。
抵抗２０を実装している点以外は、上記実施の形態１，２と同様である。
【００３５】
次に動作について説明する。
図１１はこの発明の実施の形態３によるトランジスタのリカバリ特性を示す説明図である。
図１１では、実施の形態１，３の構造のリカバリ特性と、従来構造のリカバリ特性とを示している。
従来構造では、ＦＰ１２が抵抗１４を介さずに、グランドに接地されているソース電極６と直接接続されているため、Ｖｆｐ＝０Ｖである。
上記実施の形態１の構造では、常にプラスの電圧ＶｆｐがＦＰ１２に印加されている。
【００３６】
この実施の形態３では、電圧Ｖｄが印加されている端子９とドレイン電極７の端子２１との間に抵抗２０が接続されているため、過電力の信号（Ｐｉｎ）がＧａＮＨＥＭＴに入力されているときは、ドレイン電流Ｉｄが大きくなるため、端子２１の電圧Ｖｏｕｔが低下して、ＦＰ１２に印加される電圧Ｖｆｐも低下する。
ただし、過電力の信号（Ｐｉｎ）がＧａＮＨＥＭＴに入力された直後は、ドレイン電流Ｉｄが急激に低下するため、端子２１の電圧Ｖｏｕｔが上昇して、ＦＰ１２に印加される電圧Ｖｆｐも上昇する。
ＦＰ１２に印加される電圧Ｖｆｐが高くなると、ＦＰ１２による電界低減効果が大きくなり、トラップ効果が低減される。
このため、図１１に示すように、従来構造や上記実施の形態１の構造よりも、この実施の形態３の方が、リカバリ特性が改善される。
【００３７】
実施の形態４．
上記実施の形態１〜３では、抵抗１４，１５を接続することで、プラスの電圧ＶｆｐがＦＰ１２に印加されるものを示したが、過電力の信号（Ｐｉｎ）が入力されるタイミングでプラスの電圧ＶｆｐがＦＰ１２に印加されるようにしてもよい。
【００３８】
図１２はこの発明の実施の形態４によるトランジスタを示す上面図であり、図１２において、図３と同一符号は同一または相当部分を示すので説明を省略する。
スイッチング回路２２は過電力の信号（Ｐｉｎ）が入力されるタイミング（入力信号の電力が増加するタイミング）で、プラスの電圧ＶｆｐをＦＰ１２に印加する回路である。
即ち、スイッチング回路２２は、過電力の信号（Ｐｉｎ）が入力されるタイミングで、プラスの電圧ＶｆｐをＦＰ１２に印加するために、電圧Ｖｆｐをパルス制御する回路である。
【００３９】
この実施の形態４では、スイッチング回路２２が、過電力の信号（Ｐｉｎ）が入力されるタイミングで、プラスの電圧ＶｆｐをＦＰ１２に印加するため、上記実施の形態１〜３と同様に、過電力の信号（Ｐｉｎ）が入力された直後のトラップ効果の低減が図られ、リカバリ特性が改善される。
したがって、上記実施の形態１〜３と同様に、リカバリ特性の改善度を高めることができる効果が得られる。また、端子９に印加される電圧Ｖｄに依存せずに、電圧ＶｆｐをＦＰ１２に印加することができる。
【００４０】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４１】
１  基板、２  バッファ層、３  チャネル層、４  バリア層、５  絶縁膜層、６  ソース電極、７  ドレイン電極、８  ゲート電極、９，１０  端子、１１  絶縁膜層、１２  ＦＰ（金属板）、１４  抵抗（第１の抵抗）、１５  抵抗（第２の抵抗）、１６，１７，１８，１９  ワイヤ、２０  抵抗（第３の抵抗）、２１  端子、２２  スイッチング回路。
【図１】
2017005139.tif 000006
【図２】
2017005139.tif 000007
【図３】
2017005139.tif 000008
【図４】
2017005139.tif 000009
【図５】
2017005139.tif 000010
【図６】
2017005139.tif 000011
【図７】
2017005139.tif 000012
【図８】
2017005139.tif 000013
【図９】
2017005139.tif 000014
【図１０】
2017005139.tif 000015
【図１１】
2017005139.tif 000016
【図１２】
2017005139.tif 000017