(57)【要約】【課題】オフ時のリーク電流を低減する薄膜トランジスタ及び表示装置を提供する。【解決手段】薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、絶縁膜を介してゲート電極上に配置された真性半導体層と、低抵抗半導体層の材料に不純物がドープされた低抵抗半導体層と、ソース電極及びドレイン電極と、を備える。真性半導体層の上面から側面に渡って低抵抗半導体層に覆われており、真性半導体層の側面において、ソース電極及びドレイン電極が低抵抗半導体層に接するようにそれぞれ形成されている。【選択図】図７
2017005155.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に形成されたゲート電極と、
絶縁膜を介して前記ゲート電極上に配置された真性半導体層と、
前記真性半導体層の材料に不純物がドープされた低抵抗半導体層と、
ソース電極及びドレイン電極と、を備え、
前記真性半導体層の上面から側面に渡って前記低抵抗半導体層に覆われており、
前記真性半導体層の側面において、前記ソース電極及び前記ドレイン電極が前記低抵抗半導体層に接するようにそれぞれ形成されている、薄膜トランジスタ。
【請求項２】
前記真性半導体層の材料は、アモルファスシリコンである、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極の面積は、平面視で前記真性半導体層及び前記低抵抗半導体層が占める面積よりも大きい、請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
絶縁性基板上に形成されたゲート電極を形成するゲート電極形成の工程と、
前記ゲート電極を絶縁する絶縁膜形成の工程と、
前記絶縁膜上に真性半導体層を形成する半導体成膜の工程と、
前記真性半導体層の材料に不純物加えた前記低抵抗半導体層形成の工程と、
前記低抵抗半導体層上に、導電体を成膜する導電体形成の工程と、
前記導電体をエッチングにより、ソース電極及びドレイン電極にパターニングする工程と、
を有し、
前記真性半導体層の側面において、前記ソース電極及び前記ドレイン電極が前記低抵抗半導体層に接するように形成されている、薄膜トランジスタの製造方法。
【請求項５】
前記低抵抗半導体層の形成工程において、前記真性半導体層の上面に形成する第１低抵抗半導体層と、前記真性半導体層の側面に形成する第２低抵抗半導体層が形成される、請求項４に記載の薄膜トランジスタの製造方法。
【請求項６】
前記第２低抵抗半導体層が形成される前に、前記真性半導体層の側面の界面処理を行う、請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記ソース電極及びドレイン電極にパターニングする工程において、前記ソース電極及び前記ドレイン電極をマスクとして前記低抵抗半導体層の外形がパターニングされる、請求項４乃至６のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項８】
前記低抵抗半導体層の形成工程において、前記真性半導体層の側面に不純物を直接拡散させる、請求項４に記載の薄膜トランジスタの製造方法。
【請求項９】
複数の画素がマトリクス状に配置される表示エリア部と、
前記表示エリア部の画素毎に印加する電圧をスイッチングできる薄膜トランジスタとを備え、
前記薄膜トランジスタは、
絶縁性基板上に形成されたゲート電極と、
絶縁膜を介して前記ゲート電極上に配置された真性半導体層と、
前記真性半導体層の材料に不純物がドープされた低抵抗半導体層と、
ソース電極及びドレイン電極と、を備え、
前記真性半導体層の上面から側面に渡って前記低抵抗半導体層に覆われており、
前記真性半導体層の側面において、前記ソース電極及び前記ドレイン電極が前記低抵抗半導体層に接するようにそれぞれ形成されている、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法及び表示装置に関する。
【背景技術】
【０００２】
特許文献１には、リークを防止するプレーナ型の薄膜トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−６４８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、表示エリア部の画素毎に印加する電圧をスイッチングできるアクティブマトリクス方式の表示装置において、半導体層にアモルファスシリコンを用いた、ボトムゲート構造又は逆スタガ構造の薄膜トランジスタが用いられる。
【０００５】
ボトムゲート構造又は逆スタガ構造の薄膜トランジスタにおいては、外光又はバックライト等の照明装置の光の照射により、薄膜トランジスタに光リーク電流が生じることが知られている。このため、平面視において、薄膜トランジスタがアモルファスシリコンの半導体層が占める面積よりも大きくなるようなゲート電極を有する構造とすると、光リーク電流の発生が抑制される。しかしながら、このような構造は、平面視で半導体層の周りにはみだしたゲート電極があるため、半導体層の側面にもホールによるリーク電流が生じてしまう可能性がある。このように薄膜トランジスタがオフ時のリーク電流の低減が望まれている。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、オフ時のリーク電流を低減する薄膜トランジスタ、薄膜トランジスタの製造方法及び表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第一態様に係る薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、絶縁膜を介して前記ゲート電極上に配置された真性半導体層と、前記真性半導体層の材料に不純物がドープされた低抵抗半導体層と、ソース電極及びドレイン電極と、を備え、前記真性半導体層の上面から側面に渡って前記低抵抗半導体層に覆われており、前記真性半導体層の側面において、前記ソース電極及び前記ドレイン電極が前記低抵抗半導体層に接するようにそれぞれ形成されている。
【０００８】
本発明の第二態様に係る薄膜トランジスタの製造方法は、絶縁性基板上に形成されたゲート電極を形成するゲート電極形成の工程と、前記ゲート電極を絶縁する絶縁膜形成の工程と、前記絶縁膜上に真性半導体層を形成する半導体成膜の工程と、前記真性半導体層の材料に不純物加えた前記低抵抗半導体層形成の工程と、前記低抵抗半導体層上に、導電体を成膜する導電体形成の工程と、前記導電体をエッチングにより、ソース電極及びドレイン電極にパターニングする工程と、を有し、前記真性半導体層の側面において、前記ソース電極及び前記ドレイン電極が前記低抵抗半導体層に接するように形成されている。
【０００９】
本発明の第三態様に係る表示装置は、複数の画素がマトリクス状に配置され表示エリア部と、前記表示エリア部の画素毎に印加する電圧をスイッチングできる薄膜トランジスタとを備え、前記薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、絶縁膜を介して前記ゲート電極上に配置された真性半導体層と、前記真性半導体層の材料に不純物がドープされた低抵抗半導体層と、ソース電極及びドレイン電極と、を備え、前記真性半導体層の上面から側面に渡って前記低抵抗半導体層に覆われており、前記真性半導体層の側面において、前記ソース電極及び前記ドレイン電極が前記低抵抗半導体層に接するようにそれぞれ形成されている。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態の表示装置の一例を表す説明図である。
【図２】図２は、図１の表示装置のシステム例を表すブロック図である。
【図３】図３は、画素を駆動する駆動回路の一例を示す回路図である。
【図４】図４は、表示部の一例を示す断面図である。
【図５】図５は、本実施形態に係る表示装置の画素を模式的に示す平面図である。
【図６】図６は、本実施形態に係る表示装置の画素基板の一例を模式的に示す断面図である。
【図７】図７は、本実施形態に係る表示装置の薄膜トランジスタの一例を模式的に示す断面図である。
【図８】図８は、薄膜トランジスタの特性を説明するための説明図である。
【図９】図９は、本実施形態に係る薄膜トランジスタの製造方法を模式的に示す断面図である。
【図１０】図１０は、本実施形態に係る薄膜トランジスタの製造方法を模式的に示す断面図である。
【図１１】図１１は、本実施形態に係る薄膜トランジスタの製造方法を模式的に示す断面図である。
【発明を実施するための形態】
【００１１】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１２】
（本実施形態）
図１は、本実施形態に係る表示装置の一例を表す説明図である。図２は、図１の表示装置のシステム例を表すブロック図である。図３は、画素を駆動する駆動回路の一例を示す回路図である。図４は、表示部の一例を示す断面図である。
【００１３】
図１に示すように、表示装置１は、表示部２と、バックライト６と、を備えている。表示装置１は、透過型、又は半透過型の表示装置であってもよく、バックライト６を備えない、反射型の表示装置であってもよい。
【００１４】
表示部２には、平面視において、画像を表示する表示エリア部２１と、画像を表示できない非表示領域として表示エリア部２１の周囲にある額縁領域１１ｇｌ、１１ｇｒとがある。
【００１５】
バックライト６は、表示部２の裏面側（Ｚ方向にみて画像を表示する面とは反対側の面）に配置されている。バックライト６は、表示部２に向けて光を照射し、表示エリア部２１の全面に光を入射させる。バックライト６は、例えば光源と、光源から出力された光を導いて、表示部２の裏面に向けて出射させる導光板と、を含む。バックライト６は、Ｘ方向又はＹ方向に並ぶ複数の光源を備え、それぞれの光源の光量が独立制御されていてもよい。これにより、バックライト６は、一部の光源のみが発光する光によって、表示部２の一部に、光を入射させることができる。なお、本実施形態の表示装置１は、光源として、表示部２の裏面側に配置されるバックライト６で説明するが、表示部２の表面側に配置されたフロントライトであってもよい。
【００１６】
図４に示すように、表示部２は、第１基板（上側基板）５０と、この第１基板５０の表面に垂直な方向に対向して配置された第２基板（下側基板）５２と、第１基板５０と第２基板５２との間に挿設された液晶層５４とを備えている。なお、第１基板５０は、液晶層５４とは反対側の面に、バックライト６が配置されている。なお、本明細書において第２基板５２から第１基板５０に向かう方向を上方向とする。
【００１７】
液晶層５４には、液晶が多数分散されている。液晶層５４の液晶は、電界の状態に応じてそこを通過する光を変調するものであり、ＦＦＳ（フリンジフィールドスイッチング）又はＩＰＳ（インプレーンスイッチング）等の横電界モードの液晶で駆動される。
【００１８】
図４に示すように、第１基板５０は、ガラス等の透光性基板である画素基板６０と、画素基板６０の液晶層５４側に積層された第１配向膜６２と、画素基板６０の液晶層５４とは反対側に積層された第１偏光板６３と、を有する。画素基板６０については後述する。第１配向膜６２は、液晶層５４内の液晶分子を所定の方向に配向させるものであり、液晶層５４と直接に接している。第１配向膜６２は、例えば、ポリイミド等の高分子材料からなり、例えば、塗布したポリイミド等に対してラビング処理を施すことにより形成されたものである。第１偏光板６３は、バックライト６側から入射してきた光を直線偏光に変換する機能を有している。
【００１９】
図４に示すように、第２基板５２は、ガラス等の透光性の絶縁性基板である対向基板６４と、この対向基板６４の液晶層５４側に形成されたカラーフィルタ６６と、カラーフィルタ６６の液晶層５４側に形成された第２配向膜６７と、対向基板６４の液晶層５４側とは反対側に形成された位相差板６８と、位相差板６８の対向基板６４側とは反対側に形成された第２偏光板６９と、を含む。
【００２０】
図２に示すように、表示エリア部２１には、画素Ｖｐｉｘがマトリクス状（行列状）に多数配置されている。図１に示すように、垂直ドライバ２２Ａ、２２Ｂは、額縁領域１１ｇｒ、１１ｇｌに配置されている。
【００２１】
図２に示すように、表示エリア部２１は、液晶層を含む画素Ｖｐｉｘが、表示上の１画素を構成するユニットがｍ行×ｎ列に配置されたマトリクス（行列状）構造を有している。なお、本実施形態において、行とは、一方向に配列されるｎ個の画素Ｖｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｍ個の画素Ｖｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。
【００２２】
図２に示すドライバＩＣ３への外部信号又はドライバＩＣ３を駆動する駆動電力が図示しないフレキシブルプリント基板（ＦＰＣ；Flexible  Printed  Circuits）から伝送されている。垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂは、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂとして、表示エリア部２１を挟むように配置されている。
【００２３】
ドライバＩＣ３は、インターフェース（Ｉ／Ｆ）及びタイミングジェネレータの機能を備える。ドライバＩＣ３は、画素Ｖｐｉｘ毎の画素電極に対して各画素共通に与えるコモン電位（対向電極電位）Ｖｃｏｍを生成して表示エリア部２１に与える。なお、ドライバＩＣ３は、水平ドライバ２３と一体の集積回路であってもよい。
【００２４】
表示エリア部２１には、画素Ｖｐｉｘのｍ行ｎ列の配列に対して行毎に走査線２４が配線され、列毎に信号線２５が配線されている。
【００２５】
図５は、本実施形態に係る表示装置の画素を模式的に示す平面図である。図５は、本実施形態に係る表示装置の画素を模式的に示す平面図である。表示エリア部２１は、正面に直交する方向からみた場合、走査線２４と信号線２５がカラーフィルタ６６（図４参照）と同層のブラックマトリクス７６ａと重なる領域に配置されている。また、図３に示すように、ブラックマトリクス７６ａが配置されていない領域が開口部７６ｂとなる。
【００２６】
ドライバＩＣ３は、垂直スタートパルス、垂直クロックパルスを第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂに与えるとともに、水平スタートパルス及び水平クロックパルスを水平ドライバ２３に与える。
【００２７】
第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、１ライン分のデジタルデータを垂直走査パルスとして順に出力し、表示エリア部２１の走査線２４に与えることによって画素Ｖｐｉｘを行単位で順次選択する。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４の延在方向に表示エリア部２１を挟むように配置されている。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、例えば、走査線２４の表示エリア部２１の上寄り、垂直走査上方向から、表示エリア部２１の下寄り、垂直走査下方向へ順にデジタルデータを出力する。
【００２８】
水平ドライバ２３には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データが与えられる。水平ドライバ２３は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂによる垂直走査によって選択された行の各画素Ｖｐｉｘに対して、画素毎に、もしくは複数画素毎に、あるいは全画素一斉に、信号線２５を介して表示データを書き込む。
【００２９】
図３は、画素を駆動する駆動回路の一例を示す回路図である。表示エリア部２１には、図３に示す各画素Ｖｐｉｘの薄膜トランジスタ（ＴＦＴ；Thin  Film  Transistor）Ｔｒに表示データとして画素信号を供給する信号線２５、各薄膜トランジスタＴｒを駆動する走査線２４等の配線が形成されている。各画素Ｖｐｉｘは、薄膜トランジスタＴｒ及び液晶の容量ＬＣを備えている。薄膜トランジスタＴｒは、この例では、ｎチャネルのＭＯＳ（Metal  Oxide  Semiconductor）型のＴＦＴで構成されている。薄膜トランジスタＴｒのソース電極及びドレイン電極のうち一方は信号線２５に接続され、ゲートは走査線２４に接続され、ソース電極及びドレイン電極のうち他方は液晶の容量ＬＣの一端に接続されている。液晶の容量ＬＣは、一端が薄膜トランジスタＴｒに接続され、他端が共通電極ｃｏｍのコモン電位Ｖｃｏｍに接続されている。
【００３０】
共通電極ｃｏｍのコモン電位Ｖｃｏｍは、不図示の駆動電極ドライバと接続され、駆動電極ドライバより電圧が供給される。さらに、画素Ｖｐｉｘは、共通電極ｃｏｍのコモン電位Ｖｃｏｍにより、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。
【００３１】
図２に示す第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、垂直走査パルスを、図３に示す走査線２４を介して、画素Ｖｐｉｘの薄膜トランジスタＴｒのゲート電極２４Ｇ（図５参照）に印加することにより、表示エリア部２１にマトリクス状に形成されている画素Ｖｐｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。図２に示す水平ドライバ２３は、画素信号を、図３に示す信号線２５を介して、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂにより順次選択される１水平ラインを含む各画素Ｖｐｉｘにそれぞれ供給する。そして、これらの画素Ｖｐｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。
【００３２】
上述したように、表示装置１は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂが走査線２４を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置１は、１水平ラインに属する画素Ｖｐｉｘに対して、水平ドライバ２３が画素信号を供給することにより、１水平ラインずつ表示が行われる。この表示動作を行う際、不図示の駆動電極ドライバは、その１水平ラインに対応する共通電極ｃｏｍのコモン電位Ｖｃｏｍを印加するようになっている。そして、薄膜トランジスタＴｒは、表示エリア部２１の画素Ｖｐｉｘ毎に印加する電圧をスイッチングできる。
【００３３】
図４に示すカラーフィルタ６６は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を含む。カラーフィルタ６６は、図３に示す開口部７６ｂに例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を周期的に配列して、図３に示す各画素ＶｐｉｘにＲ、Ｇ、Ｂの３色の色領域が１組として画素Ｐｉｘとして対応付けられている。このため、画素Ｖｐｉｘは、副画素とも呼ばれる。
【００３４】
図４に示すように、カラーフィルタ６６は、画素基板６０と垂直な方向において、液晶層５４と対向する。なお、カラーフィルタ６６は、異なる色に着色されていれば、他の色の組み合わせであってもよい。なお、カラーフィルタ６６は、ブラックマトリクス７６ａが図３に示す画素Ｖｐｉｘの外周を覆うように形成されていてもよい。このブラックマトリクス７６ａは、二次元配置された画素Ｖｐｉｘと画素Ｖｐｉｘとの境界に配置されることで、格子形状となる。そして、ブラックマトリクス７６ａは、カラーフィルタ６６よりも光の吸収率が高い材料で形成される。
【００３５】
図４に示す第２配向膜６７は、第１配向膜６２と同様に、液晶層５４内の液晶分子を所定の方向に配向させるものであり、液晶層５４と直接に接している。第２配向膜６７は、例えば、ポリイミド等の高分子材料からなり、例えば、塗布したポリイミド等に対してラビング処理を施すことにより形成されたものである。位相差板６８は、第１偏光板６３及び第２偏光板６９に生じる偏光板起因の視野角を補償する機能を有する。第２偏光板６９は、偏光板吸収軸と平行な直線偏光成分を吸収し、直交する偏光成分を透過する機能を有している。第２偏光板６９は、液晶のＯＮ／ＯＦＦ状態に依存して光を透過／遮断する機能を有している。
【００３６】
次に、図４、図５、図６及び図７を用いて、画素基板６０について説明する。図５に示すように、信号線２５は、図４に示す透光性の絶縁性基板７１の表面と平行な平面に延在し、画素Ｖｐｉｘ毎に画像を表示するための画素信号を供給する。半導体層９０は、一部が信号線２５と接続されたソース電極２５ａと接し、他の一部が信号線２５と同一の層に形成されたドレイン電極２５ｂと電気的に接続している。本実施形態のドレイン電極２５ｂは、スルーホールＳＨ１において、画素電極７２と電気的に接続している。本実施形態において、走査線２４は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属の配線であり、信号線２５は、アルミニウム等の金属の配線である。
【００３７】
図５に示すように、ゲート電極２４Ｇが走査線２４の画素Ｖｐｉｘの内側に張り出して形成される。ゲート電極２４Ｇは、半導体層９０の一部と立体交差して、薄膜トランジスタＴｒのゲートとして作用する。ゲート電極２４Ｇと半導体層９０の一部とが立体交差した箇所は１カ所であり、薄膜トランジスタＴｒは、ｎチャネルであるチャネル領域ｃｈを備えるシングルゲートトランジスタである。ゲート電極２４Ｇが半導体層９０よりも下方になるので、このような薄膜トランジスタＴｒの構造は、ボトムゲート構造又は逆スタガ構造と呼ばれる。
【００３８】
図５に示すように、平面視において、薄膜トランジスタＴｒのゲート電極２４Ｇが半導体層９０が占める面積よりも大きくなるような構造とすると、バックライト６等からの光に対して、光リーク電流の発生が抑制される。
【００３９】
図６は、本実施形態に係る表示装置の画素基板の一例を模式的に示す断面図である。図６に示す断面は、図５に示すＶＩ−ＶＩ’断面である。図６に示すように、画素電極７２と共通電極ｃｏｍとは、絶縁層７４で絶縁され、画素基板６０の表面に垂直な方向において、対向している。画素電極７２及び共通電極ｃｏｍは、ＩＴＯ（Indium  Tin  Oxide）等の透光性導電材料（透光性導電酸化物）で形成される透光性電極である。
【００４０】
絶縁層７４は、走査線２４と半導体層９０との間の絶縁膜７４ａと、画素電極７２と共通電極ｃｏｍとの間の絶縁膜７４ｂと、が積層されている。より具体的には、絶縁膜７４ａの各部が透光性の絶縁性基板７１又は走査線２４と接する位置（層）に積層されている。絶縁膜７４ｂは、各部が信号線２５、半導体層９０又は絶縁膜７４ａの表面に接する位置（層）に積層されている。本実施形態の絶縁膜７４ａ及び絶縁膜７４ｂは、ＳｉＮｘ（窒化シリコン）又は酸化シリコンの無機絶縁膜である。なお、絶縁膜７４ａ、７４ｂの各層を形成する材料はこれに限定されない。また、絶縁膜７４ａ、７４ｂは、同じ絶縁材料であってもよく、いずれかが異なる絶縁材料であってもよい。
【００４１】
画素基板６０は、各画素Ｖｐｉｘに対応して画素電極７２に開口ＳＬが形成されており、共通電極ｃｏｍと画素電極７２との間に形成される電界のうち、画素電極７２の開口ＳＬからもれた電界（フリンジ電界）で液晶を駆動させる。
【００４２】
図７は、本実施形態に係る表示装置の薄膜トランジスタの一例を模式的に示す断面図である。図７に示す断面は、図５に示すＶＩＩ−ＶＩＩ’断面である。図７に示すように、透光性の絶縁性基板７１上には、ゲート電極２４Ｇが形成されている。ゲート電極２４Ｇが絶縁膜７４ａで覆われており、絶縁膜７４ａを介してゲート電極２４Ｇ上に配置された真性半導体層９１が形成されている。真性半導体層９１の材料は、アモルファスシリコン（ａ−Ｓｉ）である。真性半導体層９１の上面９１Ｕから真性半導体層９１の側面９１Ｓに渡って低抵抗半導体層９２に覆われている。本実施形態において、半導体層９０は、真性半導体層９１と、真性半導体層９１の上に形成された低抵抗半導体層９２とで構成される。
【００４３】
低抵抗半導体層９２は、真性半導体層９１の材料であるアモルファスシリコン（ａ−Ｓｉ）にリン等の不純物をドープした、いわゆるｎ＋型のシリコン（ｎ＋−Ｓｉ）である。逆に、真性半導体層９１は、ノンドープのアモルファスシリコン（ａ−Ｓｉ）である。
【００４４】
低抵抗半導体層９２は、真性半導体層９１の上方で２つに分離されている。低抵抗半導体層９２の一方の上にはソース電極２５ａが形成されており、低抵抗半導体層９２の他方の上にはドレイン電極２５ｂが形成されている。このように、ソース電極２５ａと、ドレイン電極２５ｂとがそれぞれ低抵抗半導体層９２の側面９１Ｓに接するようにそれぞれ形成されている。
【００４５】
図８は、薄膜トランジスタの特性を説明するための説明図である。図８に示すように、真性半導体層９１の側面９１Ｓに、低抵抗半導体層９２のない比較例の薄膜トランジスタＴｒは、所定の電流−電圧特性（Ｉｄｓ−Ｖｇｓ特性）Ｇ１を有しており、図８の領域Ｑで示した電流−電圧特性における、薄膜トランジスタＴｒがオフ時のリーク電流を低減する必要がある。
【００４６】
図５に示すように、平面視で半導体層の周りにはみだしたゲート電極２４Ｇがあるため、真性半導体層９１の側面９１Ｓにもホールによるリーク電流が生じてしまう可能性がある。このリーク電流は、真性半導体層９１の側面９１Ｓとドレイン電極２５ｂとが直接接触していると、真性半導体層９１の側面９１Ｓにおいてショットキー接合となり、薄膜トランジスタＴｒがオフ時でもホールの移動が生じることにより、リーク電流が発生する。
【００４７】
これに対して、本実施形態の薄膜トランジスタＴｒは、図７に示すように、真性半導体層９１の側面９１Ｓにも低抵抗半導体層９２を形成している。これにより、真性半導体層９１の側面９１Ｓにおいて、真性半導体層９１が低抵抗半導体層９２とＰＮ接合されている。これにより、真性半導体層９１と低抵抗半導体層９２とがオーミックコンタクトするとともに、薄膜トランジスタＴｒがオフ時にホールの移動が阻害される。その結果、図８の領域Ｑで示した実線の電流−電圧特性Ｇ２が破線の電流−電圧特性Ｇ１まで変化し、オフ時のリーク電流を低減することができる。その結果、焼き付き、フリッカー、クロストークなどの表示品位の低下が抑制できる。
【００４８】
なお、他の解決方法としては、真性半導体層９１の側面９１Ｓの表面に絶縁膜を形成し、ソース電極２５ａと真性半導体層９１の１つの側面９１Ｓとの電流を遮断するとともに、ドレイン電極２５ｂと真性半導体層９１の１つの側面９１Ｓとの電流を遮断することも考えられる。絶縁膜がなければ、ソース電極２５ａ又はドレイン電極２５ｂのうち高電位側の電極と真性半導体層９１の１つの側面９１Ｓとが導通（ショットキー接合の順バイアス）し、ソース電極２５ａ又はドレイン電極２５ｂのうち低電位側の電極と、真性半導体層９１の１つの側面９１Ｓとが非導通（ショットキー接合の逆バイアス）となる。これに対して、真性半導体層９１の側面９１Ｓの表面に絶縁膜を形成した場合、ソース電極２５ａ及びドレイン電極２５ｂの両方が真性半導体層９１の側面９１Ｓに導通しなくなる。また、成膜又はパターニングによって真性半導体層９１の側面９１Ｓの表面に絶縁膜を形成する場合、成膜又はパターニングの位置精度の問題から真性半導体層９１の上面９１Ｕに成膜された低抵抗半導体層９２とソース電極２５ａ又はドレイン電極２５ｂとの接触面積が減少する可能性が有る。このように、真性半導体層９１の側面９１Ｓの表面に絶縁膜を形成する場合、薄膜トランジスタＴｒのオン時の電流が図８に示す電流−電圧特性Ｇ２の電流よりも若干低下する可能性がある。
【００４９】
本実施形態の薄膜トランジスタＴｒにおいて、ソース電極２５ａ又はドレイン電極２５ｂの高電位側の電極と真性半導体層９１の１つの側面９１Ｓ（第１の側面）の全面とが低抵抗半導体層９２を介して導通し、かつソース電極２５ａ又はドレイン電極２５ｂの低電位側の電極と真性半導体層９１の１つの側面９１Ｓ（第２の側面）の全面とが低抵抗半導体層９２を介して導通する。この場合、本実施形態の薄膜トランジスタＴｒのオン時の電流が、図８に示す電流−電圧特性Ｇ２よりも電流−電圧特性Ｇ１まで、電流を増加することができる。これは、本実施形態の薄膜トランジスタＴｒでは、キャリア密度が高いチャネル領域ｃｈと低抵抗半導体層９２のｎ＋型のシリコン（ｎ＋−Ｓｉ）が接するため低抵抗な電流パスが形成できるためである。
【００５０】
本実施形態の薄膜トランジスタＴｒでは、ゲート電極２４Ｇの面積が、平面視で真性半導体層９１及び低抵抗半導体層９２が占める面積よりも大きくしているので、バックライト６又は外光に起因する光リーク電流の発生も抑制される。
【００５１】
（製造方法）
次に、本実施形態の薄膜トランジスタＴｒの製造方法について、説明する。図９は、本実施形態に係る薄膜トランジスタの製造方法を模式的に示す断面図である。
【００５２】
図９に示す工程（ａ）において、透光性の絶縁性基板７１上にゲート電極２４Ｇが形成される。例えば、走査線２４を形成する低抵抗の金属がスパッタリングにより絶縁性基板７１上に堆積され、走査線２４とともに、ゲート電極２４Ｇの形状がエッチングによりパターニングされる。
【００５３】
次に、図９に示す工程（ｂ）において、工程（ａ）で形成されたゲート電極２４Ｇの上に絶縁膜７４ａが形成される。例えば、プラズマＣＶＤ装置により、ＳｉＮｘが所定の厚みに成膜される。
【００５４】
次に、図９に示す工程（ｃ）において、工程（ｂ）で形成された絶縁膜７４ａの上に真性半導体層９１が形成される。例えば、プラズマＣＶＤ装置により、アモルファスシリコン（ａ−Ｓｉ）を所定の厚みに成膜し、アモルファスシリコン（ａ−Ｓｉ）膜が真性半導体層９１の形状にパターニングされる。
【００５５】
次に、図９に示す工程（ｄ）において、工程（ｃ）で形成された真性半導体層９１の上面９１Ｕに第１低抵抗半導体層９２ａが形成される。例えば、プラズマＣＶＤ装置により、リンがドープされたｎ＋型のシリコン（ｎ＋−Ｓｉ）が所定の厚みに成膜され、ｎ＋型のシリコン（ｎ＋−Ｓｉ）膜が真性半導体層９１の上面９１Ｕに残る形状にパターニングされる。真性半導体層９１の上面９１Ｕに第１低抵抗半導体層９２ａが予め形成される。これにより、不安定な真性半導体層９１の側面９１Ｓでの、後述する第２低抵抗半導体層９２ｂの成膜状況によらず、真性半導体層９１の上面９１Ｕでの低抵抗半導体層９２の厚みを確保することができる。
【００５６】
次に、図９に示す工程（ｅ）において、工程（ｄ）で形成された真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上に第２低抵抗半導体層９２ｂが形成される。第１低抵抗半導体層９２ａと第２低抵抗半導体層９２ｂは、一体化して、低抵抗半導体層９２となる。図９に示す工程（ｅ）において具体的には、工程（ｄ）で形成された真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面の不純物を低減する界面処理を行う。例えば、エッチング装置により、真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面がバッファードフッ酸によりウエットエッチングされる。あるいは、エッチング装置により、真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面が高密度プラズマ源に露出するようにして、ＳＦ６又はＮＦ３の雰囲気中でドライエッチングされる。このような界面処理の後で、プラズマＣＶＤ装置により、リンがドープされたｎ＋型のシリコン（ｎ＋−Ｓｉ）を所定の厚みに成膜し、ｎ＋型のシリコン（ｎ＋−Ｓｉ）膜が真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面に残る形状の第２低抵抗半導体層９２ｂにパターニングされる。
【００５７】
図９に示す工程（ｆ）において、絶縁膜７４ａ上及び工程（ｅ）で形成された低抵抗半導体層９２上にベタ膜の導電体２９が形成される。例えば、信号線２５を形成する低抵抗の金属がスパッタリングにより低抵抗半導体層９２上及び絶縁膜７４ａ上に堆積される。
【００５８】
図９に示す工程（ｇ）において、工程（ｆ）で形成されたベタ膜の導電体２９がエッチングされる。例えば、ベタ膜の導電体２９が、信号線２５（不図示）とともに、ソース電極２５ａ及びドレイン電極２５ｂの形状にエッチングによりパターニングされる。そして、低抵抗半導体層９２も２つに分割される。
【００５９】
次に、図９に示す工程（ｈ）において、工程（ｇ）で形成されたソース電極２５ａ及びドレイン電極２５ｂの上に絶縁膜７４ｂが形成される。例えば、プラズマＣＶＤ装置により、絶縁膜７４ｂとなるＳｉＮｘが所定の厚みに成膜される。以上により、薄膜トランジスタＴｒが製造される。
【００６０】
（製造方法の変形例１）
図１０は、本実施形態に係る薄膜トランジスタの製造方法を模式的に示す断面図である。図１０に示す工程（ａ）は、図９に示す工程（ａ）と同じ工程であるので、説明を省略する。図１０に示す工程（ｂ）は、図９に示す工程（ｂ）と同じ工程であるので、説明を省略する。図１０に示す工程（ｃ）は、図９に示す工程（ｃ）と同じ工程であるので、説明を省略する。図１０に示す工程（ｄ）は、図９に示す工程（ｄ）と同じ工程であるので、説明を省略する。
【００６１】
次に、図１０に示す工程（ｅ）において、工程（ｄ）で形成された真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上に第２低抵抗半導体層９２ｂが形成される。第１低抵抗半導体層９２ａと第２低抵抗半導体層９２ｂは、一体化して、低抵抗半導体層９２となる。図１０に示す工程（ｅ）において具体的には、工程（ｄ）で形成された真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面の不純物を低減する前処理を行う。例えば、エッチング装置により、真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面がバッファードフッ酸によりウエットエッチングされる。あるいは、エッチング装置により、真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面が高密度プラズマ源に露出するようにして、ドライエッチングされる。このような前処理の後で、プラズマＣＶＤ装置により、リンがドープされたｎ＋型のシリコン（ｎ＋−Ｓｉ）が所定の厚みに成膜され、ｎ＋型のシリコン（ｎ＋−Ｓｉ）膜が真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上の表面に加え、絶縁膜７４ａ上にも成膜される。
【００６２】
図１０に示す工程（ｆ）において、工程（ｅ）で形成された低抵抗半導体層９２上にベタ膜の導電体２９が形成される。例えば、信号線２５を形成する低抵抗の金属がスパッタリングにより低抵抗半導体層９２上に堆積される。
【００６３】
図１０に示す工程（ｇ）において、工程（ｆ）で形成されたベタ膜の導電体２９がエッチングされる。例えば、ベタ膜の導電体２９が、信号線２５（不図示）とともに、ソース電極２５ａ及びドレイン電極２５ｂの形状にエッチングによりパターニングされる。このとき、ソース電極２５ａ及びドレイン電極２５ｂがマスクとなり、低抵抗半導体層９２の外形形状もパターニングされる。そして、低抵抗半導体層９２も２つに分割される。これにより、ソース電極２５ａ及びドレイン電極２５ｂがマスクとなることで、ソース電極２５ａ及びドレイン電極２５ｂとの位置ずれが小さくなり、低抵抗半導体層９２のパターニング精度が向上する。これにより、ソース電極２５ａ又はドレイン電極２５ｂと、低抵抗半導体層９２との間のオーミックコンタクトが安定する。
【００６４】
次に、図１０に示す工程（ｈ）において、工程（ｇ）で形成されたソース電極２５ａ及びドレイン電極２５ｂの上にそれぞれと同じ低抵抗の金属がスパッタリングで形成され、延長電極２５ａａ、２５ｂｂが形成される。ソース電極２５ａ及びドレイン電極２５ｂの上には、さらに絶縁膜７４ｂが形成される。プラズマＣＶＤ装置により、絶縁膜７４ｂとなるＳｉＮｘが所定の厚みで成膜される。以上により、薄膜トランジスタＴｒが製造される。
【００６５】
（製造方法の変形例２）
図１１は、本実施形態に係る薄膜トランジスタの製造方法を模式的に示す断面図である。図１１に示す工程（ａ）は、図１０に示す工程（ａ）と同じ工程であるので、説明を省略する。図１１に示す工程（ｂ）は、図１０に示す工程（ｂ）と同じ工程であるので、説明を省略する。図１１に示す工程（ｃ）は、図１０に示す工程（ｃ）と同じ工程であるので、説明を省略する。図１１に示す工程（ｄ）は、図１０に示す工程（ｄ）と同じ工程であるので、説明を省略する。
【００６６】
次に、図１１に示す工程（ｅ）において、工程（ｄ）で形成された真性半導体層９１の側面９１Ｓ上及び第１低抵抗半導体層９２ａ上に、気化したリンなどの不純物ｎｐイオン化又はプラズマ放電を利用して衝突させ、表面に拡散させることで、真性半導体層９１の側面９１Ｓの表面が第３低抵抗半導体層９２ｃ及び第３低抵抗半導体層９２ｄとなる。すなわち、真性半導体層９１の側面９１Ｓの表面のアモルファスシリコン（ａ−Ｓｉ）が第３低抵抗半導体層９２ｃ及び第３低抵抗半導体層９２ｄとしてｎ＋型のシリコン（ｎ＋−Ｓｉ）となる。そして、第１低抵抗半導体層９２ａ、第３低抵抗半導体層９２ｃ及び第３低抵抗半導体層９２ｄは、一体化して、低抵抗半導体層９２となる。このように、低抵抗半導体層形成の工程においては、真性半導体層９１の側面９１Ｓに不純物ｎｐを直接拡散させ、第３低抵抗半導体層９２ｃ及び第３低抵抗半導体層９２ｄとすることができる。これにより、工程を減らすことができる。
【００６７】
図１１に示す工程（ｆ）において、工程（ｅ）で形成された低抵抗半導体層９２上にベタ膜の導電体２９が形成される。例えば、信号線２５を形成する低抵抗の金属がスパッタリングにより低抵抗半導体層９２上に堆積される。
【００６８】
図１１に示す工程（ｇ）において、工程（ｆ）で形成されたベタ膜の導電体２９がエッチングされる。例えば、ベタ膜の導電体２９が、信号線２５（不図示）とともに、ソース電極２５ａ及びドレイン電極２５ｂの形状にエッチングによりパターニングされる。そして、低抵抗半導体層９２も２つに分割される。
【００６９】
次に、図１１に示す工程（ｈ）において、工程（ｇ）で形成されたソース電極２５ａ及びドレイン電極２５ｂの上に絶縁膜７４ｂが形成される。例えば、プラズマＣＶＤ装置により、絶縁膜７４ｂとなるＳｉＮｘが所定の厚みで成膜される。以上により、薄膜トランジスタＴｒが製造される。
【００７０】
また、上述した内容により実施形態が限定されるものではない。また、上述した実施形態の構成要素には、当業者が容易に想到できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、上述の実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換及び変更を行うことができる。
【００７１】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
【００７２】
例えば、上述した各実施形態の表示装置１は、液晶表示装置を説明したが、有機発光ダイオード（ＯＬＥＤ；Organic  Light  Emitting  Diode）のような自発光体を点灯する表示装置にも適用することが可能である。
【００７３】
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００７４】
１  表示装置
２  表示部
６  バックライト
１１ｇｒ、１１ｇｌ  額縁領域
２１  表示エリア部
２２Ａ  第１垂直ドライバ
２２Ｂ  第２垂直ドライバ
２４  走査線
２５  信号線
２５ａ  ソース電極
２５ｂ  ドレイン電極
６４  対向基板
６６  カラーフィルタ
７１  透光性基板
７２  画素電極
６０  画素基板
７１  絶縁性基板
７２  画素電極
７４ａ  絶縁膜
９０  半導体層
９１  真性半導体層
９１Ｓ  側面
９２  低抵抗半導体層
９２ａ  第１低抵抗半導体層
９２ｂ  第２低抵抗半導体層
９２ｃ、９２ｄ  第３低抵抗半導体層
ｃｈ  チャネル領域
ｎｐ  不純物
Ｐｉｘ、Ｖｐｉｘ  画素
Ｔｒ  薄膜トランジスタ
【図１】
2017005155.tif 000003
【図２】
2017005155.tif 000004
【図３】
2017005155.tif 000005
【図４】
2017005155.tif 000006
【図５】
2017005155.tif 000007
【図６】
2017005155.tif 000008
【図７】
2017005155.tif 000009
【図８】
2017005155.tif 000010
【図９】
2017005155.tif 000011
【図１０】
2017005155.tif 000012
【図１１】
2017005155.tif 000013