(57)【要約】【課題】選択ゲート線への転送トランジスタ数を低減する。【解決手段】一実施形態の半導体記憶装置は、第１選択トランジスタ、第２選択トランジスタ、及び第１選択トランジスタと第２選択トランジスタとの間のメモリセルトランジスタを含む第１乃至第３メモリストリングと、第１メモリストリングのメモリセルトランジスタのゲートが一端に接続される第１転送トランジスタと、第２及び第３メモリストリングのメモリセルトランジスタのゲートが一端に共通接続される第２転送トランジスタと、第１及び第２メモリストリングの第１選択トランジスタのゲートが一端に共通接続される第３転送トランジスタと、第１及び第３メモリストリングの第２選択トランジスタのゲートが一端に共通接続される第４転送トランジスタと、を備え、第１乃至第３選択トランジスタの各々の第１選択トランジスタの一端は、同一のビット線に共通接続される。【選択図】図４
2017157255.tif 000002
【特許請求の範囲】
【請求項１】
第１選択トランジスタ、第２選択トランジスタ、及び前記第１選択トランジスタと前記第２選択トランジスタとの間のメモリセルトランジスタ、を含む第１メモリストリング、第２メモリストリング及び第３メモリストリングと、
前記第１メモリストリングの前記メモリセルトランジスタのゲートが一端に接続される第１転送トランジスタと、
前記第２メモリストリング及び前記第３メモリストリングの各々の前記メモリセルトランジスタのゲートが一端に接続される第２転送トランジスタと、
前記第１メモリストリング及び前記第２メモリストリングの各々の前記第１選択トランジスタのゲートが一端に共通接続される第３転送トランジスタと、
前記第１メモリストリング及び前記第３メモリストリングの各々の前記第２選択トランジスタのゲートが一端に共通接続される第４転送トランジスタと、を備え、
前記第１乃至第３メモリストリングの各々の前記第１選択トランジスタの一端は、同一のビット線に共通接続される、半導体記憶装置。
【請求項２】
前記第１乃至第４転送トランジスタの各々のゲートは、同一の配線に共通接続される、請求項１記載の半導体記憶装置。
【請求項３】
前記第１乃至第３メモリストリングと、前記第１乃至第４転送トランジスタと、を含む第１グループ及び第２グループを更に備え、
Ｘ（１≦Ｘ≦４）が１乃至４の各場合において、前記第１グループの前記第Ｘ転送トランジスタの他端と、前記第２グループの前記第Ｘ転送トランジスタの他端とは、同一の配線に共通接続される、
請求項１記載の半導体記憶装置。
【請求項４】
書込み動作の際、前記第１メモリストリングのチャネル領域には第１電圧が印加され、前記第３メモリストリングのチャネル領域には、前記第１電圧より大きい第２電圧が印加され、前記第２転送トランジスタの他端には、前記第２電圧が印加される、請求項１記載の半導体記憶装置。
【請求項５】
前記第１選択トランジスタ、前記メモリセルトランジスタ、及び前記第２選択トランジスタを含む第４メモリストリング及び第５メモリストリングと、
前記第４メモリストリング及び前記第５メモリストリングの各々の前記第１選択トランジスタのゲートが一端に共通接続される第５転送トランジスタと、を更に備え、
前記第４メモリストリングの前記メモリセルトランジスタのゲートは、前記第１転送トランジスタの一端に更に共通接続され、
前記第４メモリストリングの前記第２選択トランジスタのゲートは、前記第４転送トランジスタの一端に更に共通接続され、
前記第５メモリストリングの前記メモリセルトランジスタのゲートは、前記第２転送トランジスタの一端に更に共通接続され、
前記第４メモリストリング及び前記第５メモリストリングの各々の前記第１選択トランジスタの一端は、前記ビット線に更に共通接続される、請求項１記載の半導体記憶装置。
【請求項６】
前記第１乃至第５転送トランジスタの各々のゲートは、同一の配線に共通接続される、請求項５記載の半導体記憶装置。
【請求項７】
前記第１乃至第５メモリストリングと、前記第１乃至第５転送トランジスタと、を含む第１グループ及び第２グループを更に備え、
Ｙ（１≦Ｙ≦５）が１乃至５の各場合において、前記第１グループの前記第Ｙ転送トランジスタの他端と、前記第２グループの前記第Ｙ転送トランジスタの他端とは、同一の配線に共通接続される、
請求項５記載の半導体記憶装置。
【請求項８】
書込み動作の際、前記第１メモリストリング及び前記第４メモリストリングのチャネル領域には第１電圧が印加され、前記第３メモリストリングのチャネル領域には、前記第１電圧より大きい第２電圧が印加され、前記第２転送トランジスタの他端には、前記第２電圧が印加される、請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４４２２２号公報
【特許文献２】特開２０１３−５２７５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップサイズを縮小し得る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリストリングと、第２メモリストリングと、第３メモリストリングと、第１転送トランジスタと、第２転送トランジスタと、第３転送トランジスタと、第４転送トランジスタと、を備える。上記第１乃至第３メモリストリングは、第１選択トランジスタ、第２選択トランジスタ、及び上記第１選択トランジスタと上記第２選択トランジスタとの間のメモリセルトランジスタを含む。上記第１乃至第３メモリストリングの各々の上記第１選択トランジスタの一端は、同一のビット線に共通接続される。上記第１転送トランジスタは、上記第１メモリストリングの上記メモリセルトランジスタのゲートが一端に接続される。上記第２転送トランジスタは、上記第２メモリストリング及び上記第３メモリストリングの各々の上記メモリセルトランジスタのゲートが一端に接続される。上記第３転送トランジスタは、上記第１メモリストリング及び上記第２メモリストリングの各々の上記第１選択トランジスタのゲートが一端に共通接続される。条第４転送トランジスタは、上記第１メモリストリング及び上記第３メモリストリングの各々の上記第２選択トランジスタのゲートが一端に共通接続される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】第１実施形態に係る半導体記憶装置のロウデコーダ及びその周辺回路の構成を示すブロック図である。
【図４】第１実施形態に係る半導体記憶装置のロウデコーダ及びその周辺回路の構成を示す回路図である。
【図５】第１実施形態に係る半導体記憶装置のロウデコーダによるブロック選択の一例を示すテーブルである。
【図６】第１実施形態に係る半導体記憶装置のアドレスデコーダの構成を示す回路図である。
【図７】第１実施形態に係る半導体記憶装置のワード線ドライバ及び選択ゲート線ドライバの構成を示すブロック図である。
【図８】第１実施形態に係る半導体記憶装置のデータのプログラム動作の際の各種配線の電位変化を示すタイミングチャートである。
【図９】第１実施形態に係る半導体記憶装置のデータの読み出し動作の際の各種配線の電位変化を示すタイミングチャートである。
【図１０】第１実施形態に係る半導体記憶装置のデータ消去動作の際の各種配線の電位変化を示すタイミングチャートである。
【図１１】第２実施形態に係る半導体記憶装置のロウデコーダ及びその周辺回路の構成を示すブロック図である。
【図１２】第２実施形態に係る半導体記憶装置のロウデコーダ及びその周辺回路の構成を示す回路図である。
【図１３】第２実施形態に係る半導体記憶装置のロウデコーダによるブロック選択の一例を示すテーブルである。
【図１４】第２実施形態に係る半導体記憶装置のアドレスデコーダの構成を示す回路図である。
【図１５】第２実施形態に係る半導体記憶装置のワード線ドライバ及び選択ゲート線ドライバの構成を示すブロック図である。
【図１６】第１実施形態の変形例に係る半導体記憶装置のデータプログラム動作の際の」各種配線の電位変化を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  構成について
１．１．１  半導体記憶装置の構成について
第１実施形態に係る半導体記憶装置の構成例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１０】
半導体記憶装置１は、メモリセルアレイ１０、ワード線ドライバ１１、選択ゲート線ドライバ１２、ソース線ドライバ１３、ウェルドライバ１４、ロウデコーダ１５、センスアンプ１６、データラッチ１７、データ入出力バッファ１８、コマンド／アドレスバッファ１９、電圧生成回路２０、シーケンサ２１、及び入出力回路２２を備えている。
【００１１】
メモリセルアレイ１０は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）の集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、メモリストリングＭＳの集合である。メモリストリングＭＳは、複数のメモリセルトランジスタを含む。
【００１２】
メモリセルアレイ１０内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のメモリストリング数は、任意の数に設定出来る。なお、本実施形態では、ブロックＢＬＫ０は、４つのストリングユニットＳＵ０〜ＳＵ３を備えているものとする。また、他のブロックＢＬＫも、ブロックＢＬＫ０と同様の構成を有しているものとする。
【００１３】
電圧生成回路２０は、例えばシーケンサ２１からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２０は、生成した電圧をワード線ドライバ１１、選択ゲート線ドライバ１２、ソース線ドライバ１３、ウェルドライバ１４、及びセンスアンプ１６に供給する。
【００１４】
ワード線ドライバ１１は、ロウデコーダ１５を介して、選択されたワード線及び非選択のワード線に、必要とされる電圧を印加する。選択ゲート線ドライバ１２は、ロウデコーダ１５を介して、選択された選択ゲート線及び非選択の選択ゲート線ＳＧＤＬ及びＳＧＳＬに、必要とされる電圧を印加する。
【００１５】
ソース線ドライバ１３は、ソース線に、必要とされる電圧を印加する。ウェルドライバ１４は、ウェル領域に電圧を印加する。ウェル領域は、各メモリストリングＭＳの半導体領域と接続されている領域であり、半導体領域内のトランジスタがオンした場合、半導体領域においてチャネルが形成される。
【００１６】
ロウデコーダ１５は、ワード線ドライバ１１及び選択ゲート線ドライバ１２から動作に必要な電圧を受け取る。また、ロウデコーダ１５は、コマンド／アドレスバッファ１９から受信するブロックアドレス信号に基づき、ブロックアドレスやページアドレスをデコードする。ロウデコーダ１５は、デコードの結果に基づき、いずれかのブロックにワード線ドライバ１１及び選択ゲート線ドライバ１２からの電圧をメモリセルアレイ１０に転送する。ロウデコーダ１５の詳細については、後述する。
【００１７】
センスアンプ１６は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスする。センスアンプ１６は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。データラッチ１７は、センスアンプ１６でセンスされた読出しデータ及びメモリセルトランジスタへの書込みデータを保持する。
【００１８】
データ入出力バッファ１８は、入出力回路２２から入力された書込みデータを保持し、当該書込みデータをデータラッチ１７に転送する。また、データ入出力バッファ１８は、データラッチ１７から入出力回路２２に読出しデータを出力する。コマンド／アドレスバッファ１９は、入出力回路２２から受信したコマンド及びアドレスを保持する。コマンド／アドレスバッファ１９は、保持するアドレスをロウデコーダ１５及びセンスアンプ１６に転送し、保持するコマンドをシーケンサ２１に転送する。
【００１９】
入出力回路２２は、半導体記憶装置１の外部と信号Ｉ／Ｏを送受信する。信号Ｉ／Ｏは、例えば８ビットの幅を有し、データの実体であり、コマンド、書込みデータ又は読出しデータ、及びアドレス等を含む。入出力回路２２は、データ入出力バッファ１８に書込みデータを出力し、コマンド／アドレスバッファ１９にコマンド及びアドレスを出力する。
【００２０】
シーケンサ２１は、コマンド／アドレスバッファ１９から読出し、書込み、消去等を指示するコマンドを受信し、図示しない論理回路を介して半導体記憶装置１の外部から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。シーケンサ２１は、当該受信したコマンドの指示と、各信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰに基づき、半導体記憶装置１全体の動作を制御する。また、シーケンサ２１は、信号／ＲＢを生成し、半導体記憶装置１の状態を外部に通知する。
【００２１】
なお、信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥおよびＡＬＥは、信号ＣＬＥおよびＡＬＥと並行して半導体記憶装置１に流れる信号Ｉ／Ｏがそれぞれコマンドおよびアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、信号／ＷＥと並行して半導体記憶装置１に流れる信号Ｉ／Ｏを半導体記憶装置１に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１に信号Ｉ／Ｏを出力することを指示する。信号／ＲＢは、半導体記憶装置１がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
【００２２】
１．１．２  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０の構成について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図である。図２は、ブロックＢＬＫ０を示す。
【００２３】
図２に示すように、メモリストリングＭＳの各々は、例えばｍ個（ｍは自然数）のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ（ｍ−１））と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、本明細書および特許請求の範囲において、『接続』とは間に別の導電可能な要素が介在することも含む。
【００２４】
ブロックＢＬＫ０内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３に接続される。また、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳＬ０〜ＳＧＳＬ３に接続される。同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ（ｍ−１）の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ（ｍ−１）に接続される。すなわち、ワード線ＷＬ０〜ＷＬ（ｍ−１）の各々は、同一ブロックＢＬＫ０内の全てのストリングユニットＳＵ０〜ＳＵ３に接続されているのに対して、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３及びＳＧＳＬ０〜ＳＧＳＬ３の各々は、同一ブロックＢＬＫ０内のストリングユニットＳＵ０〜ＳＵ３の１つのみに接続される。
【００２５】
また、メモリセルアレイ１０内でマトリクス状に配置されたメモリストリングＭＳのうち、同一行にあるメモリストリングＭＳの選択トランジスタＳＴ１の他端は、ｎ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１）（ｎは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のメモリストリングＭＳに共通接続される。
【００２６】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のメモリストリングＭＳに共通接続される。
【００２７】
前述のとおり、データの消去は、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このように一括して書込まれる単位を「ページ」と言う。
【００２８】
メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２９】
１．１．３  ロウデコーダ及びその周辺回路の構成について
次に、第１実施形態に係る半導体記憶装置のロウデコーダ及びその周辺回路の構成について図３乃至図７を用いて説明する。図３は、第１実施形態に係る半導体記憶装置１のロウデコーダ１５及びその周辺回路の構成を説明するためのブロック図である。図４は、第１実施形態に係る半導体記憶装置１のロウデコーダ１５及びその周辺回路の構成を説明するための回路図である。図５は、第１実施形態に係る半導体記憶装置１のロウデコーダ１５によるブロック選択の一例を示すテーブルである。図６は、第１実施形態に係る半導体記憶装置１のブロックデコーダ１５ａの構成を説明するための回路図である。図７は、第１実施形態に係る半導体記憶装置１のワード線ドライバ１１及び選択ゲート線ドライバ１２の構成を説明するためのブロック図である。
【００３０】
図３に示すように、ロウデコーダ１５は、複数のブロックデコーダ１５ａ（１５ａ０、…、１５ａｄ、…）及び複数の転送スイッチ群１５ｂ（１５ｂ０、…、１５ｂｄ、…）を備えている（ｄは自然数）。ブロックデコーダ１５ａ及び各転送スイッチ群１５ｂは、それぞれメモリセルアレイ１０内の複数のブロックＢＬＫを含むブロックグループＢＧ（ＢＧ０、…、ＢＧｄ、…）に割当てられる。
【００３１】
図３の例では、各ブロックグループＢＧは、４つのブロックＢＬＫを含む。すなわち、ブロックデコーダ１５ａｄ及び転送スイッチ群１５ｂｄは、ブロックグループＢＧｄ内の複数のブロックＢＬＫ４ｄ〜（４ｄ＋３）で共有される。なお、ブロックグループＢＧ内のブロック数は、４つに限らず、任意の数のブロックＢＬＫを含んでもよい。ただし、第１実施形態においては、各ブロックグループＢＧ内のブロック数は、各ブロックＢＬＫに含まれるストリングユニット数以下であることを要する。
【００３２】
各ブロックデコーダ１５ａは、コマンド／アドレスバッファ１９から、ブロックアドレス信号ＢＬＫＡＤＤを受信する。ブロックアドレス信号ＢＬＫＡＤＤは、１つのブロックＢＬＫを特定する。ブロックアドレス信号ＢＬＫＡＤＤにより、特定されたブロックＢＬＫが属するブロックグループＢＧが特定され、特定されたブロックグループＢＧに対応するブロックデコーダ１５ａが特定される。すなわち、ブロックアドレス信号ＢＬＫＡＤＤにより、１つのブロックデコーダ１５ａが選択される。ブロックアドレス信号ＢＬＫＡＤＤに基づいて選択されたブロックデコーダ１５ａは、ブロックグループ選択信号ＢＬＫＳＥＬを転送スイッチ群１５ｂに出力する。一方、非選択のブロックデコーダ１５ａは、ブロックグループ非選択信号ＢＬＫＳＥＬｎを転送スイッチ群１５ｂに出力する。
【００３３】
各転送スイッチ群１５ｂは、複数の配線によってワード線ドライバ１１及び選択ゲート線ドライバ１２に接続される。より具体的には、転送スイッチ群１５ｂの各々の一端は、同一の配線ＣＧ（０〜ｍ−１、０〜３）を介してワード線ドライバ１１に共通接続される。また、転送スイッチ群１５ｂの各々の一端は、同一の配線ＵＳＧＤ、ＵＳＧＳ、ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）、及びＳＧＳ（ＳＧＳ０〜ＳＧＳ３）を介して選択ゲート線ドライバ１２に共通接続される。また、転送スイッチ群１５ｂの他端は、選択ゲート線ＳＧＤＬ（０〜３、０〜３）、ＳＧＳＬ（０〜３、０〜３）、及びワード線ＷＬ（０〜ｍ−１、０〜３）を介して、それぞれ対応するブロックグループＢＧに接続される。このように接続されることにより、各転送スイッチ群１５ｂは、ブロックグループ選択信号ＢＬＫＳＥＬ又はブロックグループ非選択信号ＢＬＫＳＥＬｎに応じて、ワード線ドライバ１１及び選択ゲート線ドライバ１２にて当該転送トランジスタ群１５ｂに印加された全ての電圧を対応する各ブロックグループＢＧに転送する。
【００３４】
ここで、選択ゲート線ＳＧＤＬ及びＳＧＳＬに付される添え字の（ｉ、ｋ）（０≦ｉ≦３）、（０≦ｋ≦３）は、配線ＳＧＤＬ及びＳＧＳＬがあるブロックグループＢＧ内のｋ番目のブロックＢＬＫｋにおけるｉ番目のストリングユニットＳＵｉに対応していることを意味する。配線ＣＧ、ワード線ＷＬ、及び転送トランジスタ（図示せず）に付される添え字の（ｊ、ｋ）（０≦ｊ≦ｍ−１）は、当該配線ＣＧ及びワード線ＷＬがあるブロックグループＢＧ内のｋ番目のブロックＢＬＫｋにおけるメモリストリングＭＳ内のｊ番目のメモリセルトランジスタＭＴｊに対応していることを意味する。また、例えば配線ＣＧ（０〜３、０〜３）とは、配線ＣＧ（０、０）、ＣＧ（０、１）、ＣＧ（０、２）、ＣＧ（０、３）、ＣＧ（１、０）、ＣＧ（１、１）、ＣＧ（１、２）、ＣＧ（１、３）、ＣＧ（２、０）、ＣＧ（２、１）、ＣＧ（２、２）、ＣＧ（２、３）、ＣＧ（３、０）、ＣＧ（３、１）、ＣＧ（３、２）、及びＣＧ（３、３）を意味する。以下の説明においてその他の各構成要素に付される添え字についても、同様とする。
【００３５】
より具体的な例として、ブロックデコーダ１５ａ０及び転送スイッチ群１５ｂ０及びその周辺回路の接続例を図４に示す。図４に示すように、転送スイッチ群１５ｂ０は、ブロックグループＢＧ０の選択用の転送トランジスタとして、４個の転送トランジスタＴＴ１（ＴＴ１０〜ＴＴ１３）、４ｍ個の転送トランジスタＷＴ（０〜ｍ−１、０〜３）、及び４個の転送トランジスタＴＴ２（ＴＴ２０〜ＴＴ２３）を備えている。また、転送スイッチ群１５ｂ０は、ブロックグループＢＧ０の非選択用の転送トランジスタとして、４個の転送トランジスタＵＴＴ１（ＵＴＴ１０〜ＵＴＴ１３）及び４個の転送トランジスタＵＴＴ２（ＵＴＴ２０〜ＵＴＴ２３）を備えている。すなわち、第１実施形態に係る、あるブロックグループＢＧに対応する転送スイッチ群１５ｂは、４ｍ＋１６個の転送トランジスタを含む。
【００３６】
転送トランジスタＴＴ１、ＷＴ、及びＴＴ２の各ゲートには、ブロックデコーダ１５ａ０からブロックグループ選択信号ＢＬＫＳＥＬが共通して入力される。すなわち、転送トランジスタＴＴ１、ＷＴ、及びＴＴ２は、ブロックグループ選択信号ＢＬＫＳＥＬが“Ｈ（High）”レベルの場合はオンし、“Ｌ（Low）”レベルの場合はオフする。
【００３７】
また、転送トランジスタＵＴＴ１及びＵＴＴ２の各ゲートには、ブロックデコーダ１５ａ０からブロックグループ非選択信号ＢＬＫＳＥＬｎが共通して入力される。すなわち、転送トランジスタＵＴＴ１及びＵＴＴ２は、ブロックグループ非選択信号ＢＬＫＳＥＬｎが“Ｈ”レベルの場合はオンし、“Ｌ”レベルの場合はオフする。
【００３８】
ワード線ＷＬ（０〜ｍ−１、０〜３）は、それぞれ転送トランジスタＷＴ（０〜ｍ−１、０〜３）を介して、それぞれ配線ＣＧ（０〜ｍ−１、０〜３）と接続される。
【００３９】
選択ゲート線ＳＧＤＬ（ｉ、ｋ）の一端は、ブロックＢＬＫｋのストリングユニットＳＵｉの選択トランジスタＳＴ１に接続される。また、選択ゲート線ＳＧＤＬの他端は、転送トランジスタＴＴ１を介して、配線ＳＧＤに接続される。具体的には、例えば、４つの選択ゲート線ＳＧＤＬ（ｉ、０〜３）の各々の他端は、転送トランジスタＴＴ１ｉを介して配線ＳＧＤｉに共通接続される。
【００４０】
なお、選択ゲート線ＳＧＤＬ（ｉ、０〜３）の他端は、それぞれ転送トランジスタＵＴＴ１０〜ＵＴＴ１３を介して、配線ＵＳＧＤに共通接続される。
【００４１】
選択ゲート線ＳＧＳＬ（ｉ、ｋ）の一端は、ブロックＢＬＫｋのストリングユニットＳＵｉの選択トランジスタＳＴ２に接続される。また、選択ゲート線ＳＧＳＬの他端は、転送トランジスタＴＴ２を介して、配線ＳＧＳに接続される。具体的には、例えば、４つの選択ゲート線ＳＧＳＬ（０、０）、ＳＧＳＬ（１、１）、ＳＧＳＬ（２、２）、及びＳＧＳＬ（３、３）（以下、「選択ゲート線ＳＧＳＬの第０組）と言う。）の各々の他端は、転送トランジスタＴＴ２０を介して配線ＳＧＳ０に共通接続される。４つの選択ゲート線ＳＧＳＬ（１、０）、ＳＧＳＬ（２、１）、ＳＧＳＬ（３、２）、及びＳＧＳＬ（０、３）（以下、「選択ゲート線ＳＧＳＬの第１組）と言う。）の各々の他端は、転送トランジスタＴＴ２１を介して配線ＳＧＳ１に共通接続される。４つの選択ゲート線ＳＧＳＬ（２、０）、ＳＧＳＬ（３、１）、ＳＧＳＬ（０、２）、及びＳＧＳＬ（１、３）（以下、「選択ゲート線ＳＧＳＬの第２組）と言う。）の各々の他端は、転送トランジスタＴＴ２２を介して配線ＳＧＳ２に共通接続される。４つの選択ゲート線ＳＧＳＬ（３、０）、ＳＧＳＬ（０、１）、ＳＧＳＬ（１、２）、及びＳＧＳＬ（２、３）（以下、「選択ゲート線ＳＧＳＬの第３組）と言う。）の各々の他端は、転送トランジスタＴＴ２３を介して配線ＳＧＳ３に共通接続される。
【００４２】
なお、選択ゲート線ＳＧＳＬの第０〜３組は、それぞれ転送トランジスタＵＴＴ２０〜ＵＴＴ２３を介して、配線ＵＳＧＳに共通接続される。
【００４３】
すなわち、配線ＣＧ、ＳＧＤ、ＳＧＳ、ＵＳＧＤ、及びＵＳＧＳは、４ｍ＋１０本の配線を含む。
【００４４】
以上をまとめると、図５に示すように、１つの配線ＳＧＤ及び１つの配線ＳＧＳの組は、ブロックグループＢＧ内の１つのストリングユニットＳＵを一意に選択する。なお、１つの配線ＳＧＤ及び１つの配線ＳＧＳの組は、１つの転送トランジスタＴＴ１及び１つのＴＴ２の組と対応する。
【００４５】
また、別の見方として、ブロックグループＢＧ０において、ブロックＢＬＫの各ＳＵと、配線ＳＧＤ及び配線ＳＧＳと、の接続関係をまとめると次のようになる。
【００４６】
ブロックＢＬＫ０内のストリングユニットＳＵ０〜ＳＵ３は、それぞれ配線ＳＧＤ０及びＳＧＳ０の組、配線ＳＧＤ１及びＳＧＳ１の組、配線ＳＧＤ２及びＳＧＳ２の組、及び配線ＳＧＤ３及びＳＧＳ３の組により選択される。
【００４７】
ブロックＢＬＫ１内のストリングユニットＳＵ０〜ＳＵ３は、それぞれ配線ＳＧＤ０及びＳＧＳ３の組、配線ＳＧＤ１及びＳＧＳ０の組、配線ＳＧＤ２及びＳＧＳ１の組、及び配線ＳＧＤ３及びＳＧＳ２の組により選択される。
【００４８】
ブロックＢＬＫ２内のストリングユニットＳＵ０〜ＳＵ３は、それぞれ配線ＳＧＤ０及びＳＧＳ２の組、配線ＳＧＤ１及びＳＧＳ３の組、配線ＳＧＤ２及びＳＧＳ０の組、及び配線ＳＧＤ３及びＳＧＳ１の組により選択される。
【００４９】
ブロックＢＬＫ３内のストリングユニットＳＵ０〜ＳＵ３は、それぞれ配線ＳＧＤ０及びＳＧＳ１の組、配線ＳＧＤ１及びＳＧＳ２の組、配線ＳＧＤ２及びＳＧＳ３の組、及び配線ＳＧＤ３及びＳＧＳ０の組により選択される。
【００５０】
以上の構成により、選択ブロックグループＢＧ内の１つの選択ストリングユニットＳＵの選択トランジスタＳＴ１及びＳＴ２の各々のゲートには、一意に決定された１つの配線ＳＧＤ及び１つの配線ＳＧＳの組に印加された電圧が、それぞれ転送される。また、選択ブロックグループＢＧ内のワード線ＷＬには、配線ＣＧに印加された電圧がそれぞれメモリセルトランジスタＭＴの制御ゲートに転送される。
【００５１】
次に、第１実施形態に係る半導体記憶装置のブロックデコーダの構成について、図６を用いて説明する。図６に示すように、ブロックデコーダ１５ａは、論理積回路ＡＮＤ１及びＡＮＤ２と、不良ブロックラッチＬ（Ｌ０〜Ｌ３）と、インバータＮＶと、レベルシフタＬＳと、ラッチ選択トランジスタＬＴ（ＬＴ０〜ＬＴ３）と、を備えている。
【００５２】
論理積回路ＡＮＤ１は、コマンド／アドレスバッファ１９からブロックアドレス信号ＢＬＫＡＤＤが入力され、ノードｎ０にその論理積結果を出力する。ブロックアドレス信号ＢＬＫＡＤＤがヒットするアドレスデコーダ１５ａにおいては、論理積回路ＡＮＤ１は、ノードｎ０に“Ｈ”レベルを出力する。論理積回路ＡＮＤ２は、ノードｎ０及びｎ１の電圧値が入力され、ノードｎ２にその論理積結果を出力する。すなわち、論理積回路ＡＮＤ２は、ノードｎ０及びｎ１の電圧値がいずれも“Ｈ”レベルの場合、ノードｎ２に“Ｈ”レベルを出力する。レベルシフタＬＳには、ノードｎ２の電圧値が入力される。レベルシフタＬＳは、当該入力された電圧値を適切な電圧値にレベル変更し、ブロックグループ選択信号ＢＬＫＳＥＬとして転送スイッチ群１５ａに出力する。インバータＮＶには、ノードｎ２の電圧値が入力される。インバータＮＶは、当該入力された電圧値を反転させ、ブロックグループ非選択信号ＢＬＫＳＥＬｎとして転送スイッチ群１５ｂに出力する。
【００５３】
不良ブロックラッチＬは、ブロックＢＬＫに対応して設けられる。不良ブロックラッチＬは、対応するブロックＢＬＫが不良であるか否かの判定信号が入力可能であり、また保持可能である。不良ブロックラッチＬは、例えば、ブロックＢＬＫが不良である場合は“Ｌ”レベルを保持し、正常である場合は“Ｈ”レベルを保持する。なお、判定信号は、例えば、半導体記憶装置１の電源オン時に不良ブロックラッチＬの各々に入力される。また、出力信号は、例えば、異なる結果の判定信号が新たに入力されるまで、継続して出力される。
【００５４】
ラッチ選択トランジスタＬＴ０〜ＬＴ３は、それぞれ一端が不良ブロックラッチＬ０〜Ｌ３の出力端の各々に接続される。ラッチ選択トランジスタＬＴは、他端がノードｎ１に共通接続される。ラッチ選択トランジスタＬＴ０〜ＬＴ３は、それぞれゲートにラッチ選択信号ＬＡＴＳＥＬ（ＬＡＴＳＥＬ０〜ＬＡＴＳＥＬ３）が入力されることにより、オン又はオフが制御される。
【００５５】
ラッチ選択信号ＬＡＴＳＥＬは、例えばシーケンサ２１から入力される。ラッチ選択信号ＬＡＴＳＥＬは、選択されたブロックＢＬＫに対応する不良ブロックラッチＬに接続されたラッチ選択トランジスタＬＴをオン状態にする。また、ラッチ選択信号ＬＡＴＳＥＬは、非選択のブロックＢＬＫに対応する不良ブロックラッチＬに接続されたラッチ選択トランジスタＬＴをオフ状態にする。すなわち、ノードｎ１の電圧値は、選択されるブロックが正常である場合には“Ｈ”レベルとなり、異常である場合には“Ｌ”レベルとなる。
【００５６】
なお、シーケンサ２１は、各ブロックＢＬＫが不良である場合、当該不良が個別のブロックＢＬＫのみに影響する（ローカルな）不良か、ブロックグループＢＧ内の全てのブロックＢＬＫに影響する（グローバルな）不良か、に応じて異なる制御動作をしてもよい。
【００５７】
ローカルな不良としては、例えばブロックＢＬＫ内のメモリセルトランジスタＭＴ等の個別の構成要素の不良等が想定される。グローバルな不良としては、例えば、同一のブロックグループＢＧ内の各ブロックＢＬＫ間で共有される転送トランジスタＴＴ１及びＴＴ２のいずれかの不良等が想定される。このようなグローバルな不良が発生した場合、選択されたブロックＢＬＫ自体が正常であっても、当該選択ブロックＢＬＫに適切な電圧が供給されない可能性がある。
【００５８】
このため、シーケンサ２１は、グローバルな不良の場合、選択されたＢＬＫが不良でない場合でも、当該ブロックＢＬＫが属するブロックグループＢＧを不良として扱うことができる。具体的には、例えば、シーケンサ２１は、グローバルな不良の場合、不良ブロックラッチＬの少なくとも１つに、対応するブロックＢＬＫの状態にかかわらず“Ｌ”レベルを保持させる。また、シーケンサ２１は、“Ｌ”レベルが保持された不良ブロックラッチＬに接続されたラッチ選択トランジスタＬＴを必ずオンさせる。このような制御動作により、ノードｎ１は常に“Ｌ”レベルが保たれ、グローバルな不良が発生したブロックグループＢＧにブロックグループ選択信号ＢＬＫＳＥＬが出力されることを防止する。
【００５９】
次に、第１実施形態に係る半導体記憶装置のワード線ドライバ及び選択ゲート線ドライバの構成について、図７を用いて説明する。図７に示すように、ワード線ドライバ１１は、ドライバＣＧｄｒｖ（０〜ｍ−１、０〜３）を備えている。選択ゲート線ドライバ１２は、ドライバＳＧＤｄｒｖ（ＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３）、ＳＧＳｄｒｖ（ＳＧＳｄｒｖ０〜ＳＧＳｄｒｖ３）、ＵＳＧＤｄｒｖ、及びＵＳＧＳｄｒｖを備えている。ドライバＣＧｄｒｖ、ＳＧＤｄｒｖ、ＳＧＳｄｒｖ、ＵＳＧＤｄｒｖ、及びＵＳＧＳｄｒｖの各々は、それぞれ独立に電圧を出力することができる。
【００６０】
ドライバＣＧｄｒｖ（０〜ｍ−１、０〜３）は、それぞれ配線ＣＧ（０〜ｍ−１、０〜３）に接続される。ドライバＳＧＤｄｒｖ０〜３は、それぞれ配線ＳＧＤ０〜ＳＧＤ３に接続される。ドライバＳＧＳｄｒｖ０〜ＳＧＳｄｒｖ３は、それぞれ配線ＳＧＳ０〜ＳＧＳ３に接続される。ドライバＵＳＧＤｄｒｖは、配線ＵＳＧＤに接続される。ドライバＵＳＧＳｄｒｖは、配線ＵＳＧＳに接続される。このように接続されることにより、合計４ｍ＋１０本の配線ＣＧ、ＳＧＤ、ＳＧＳ、ＵＳＧＤ、及びＵＳＧＤの各々に、独立した電圧を印加することができる。
【００６１】
１．２  動作について
次に、第１実施形態に係る半導体記憶装置におけるデータの書込み動作及び消去動作について、以下に説明する。なお、下記に示す処理は、主にシーケンサ２１の制御によって実行される。
【００６２】
１．２．１  書込み動作
まず、第１実施形態に係る半導体記憶装置におけるデータの書込み動作について図８を用いて説明する。図８は、第１実施形態に係る半導体記憶装置１のプログラム動作の際における各種配線の電位変化を示すタイミングチャートである。なお、以下の説明では、ブロックグループＢＧ０におけるブロックＢＬＫ０内のストリングユニットＳＵ０が選択され、選択されたストリングユニットＳＵ０のあるページにデータが書込まれる場合について説明する。つまり、図５に示される通り、選択されたストリングユニットＳＵには、配線ＳＧＤ０及び配線ＳＧＳ０の組、並びに転送トランジスタＴＴ１０及び転送トランジスタＴＴ２０の組が一意に対応している。なお、データ書込み動作は、プログラム動作及びプログラムベリファイ動作を含む。まず、図８を参照してプログラム動作を説明する。
【００６３】
時刻Ｔ１１に至るまでに、選択ブロックグループＢＧ０に対応するブロックデコーダ１５ａ０は、ブロックグループ選択信号ＢＬＫＳＥＬを出力する。すなわち、選択ブロックグループＢＧ０に対応する転送スイッチ群１５ｂ０内の転送トランジスタＴＴ１、ＷＴ、及びＴＴ２は、オン状態となる。
【００６４】
また、非選択ブロックグループＢＧに対応するブロックデコーダ１５ａは、ブロックグループ非選択信号ＢＬＫＳＥＬｎを出力する。すなわち、非選択ブロックグループＢＧに対応する転送スイッチ群１５ｂ内の転送トランジスタＵＴＴ１及びＵＴＴ２は、オン状態となる。選択ゲート線ドライバ１２は、配線ＵＳＧＤ及びＵＳＧＳに電位Vss（例えば０Ｖ）を印加する。したがって、以後の動作において、非選択ブロックグループＢＧ内の全ての選択トランジスタＳＴ１及びＳＴ２は、オフ状態となる。
【００６５】
時刻Ｔ１１において、選択ゲート線ドライバ１２は、配線ＳＧＤ０に電位Vsgd_progを印加し、引き続きVsgd（例えば３．５Ｖ）に低下させる。すなわち、選択ゲート線ＳＧＤＬ（０、０〜３）には、転送トランジスタＴＴ１０を介して電位Vsgd_prog及び電位Vsgdが印加される。このため、ブロックＢＬＫ０〜ＢＬＫ３の各々におけるストリングユニットＳＵ０の選択トランジスタＳＴ１は、オン状態となる。また、選択ゲート線ドライバ１２は、配線ＳＧＤ１〜ＳＧＤ３に電位Vssを印加する。すなわち、選択ゲート線ＳＧＤＬ（１、０〜３）の組、ＳＧＤＬ（２、０〜３）の組、及びＳＧＤＬ（３、０〜２）の組には、それぞれ転送トランジスタＴＴ１１〜ＴＴ１３を介して電位Vssが印加される。つまり、ブロックＢＬＫ０〜３の各々におけるストリングユニットＳＵ１〜３の選択トランジスタＳＴ１は、オフ状態となる。
【００６６】
また、選択ゲート線ドライバ１２は、時刻Ｔ１１を含め、プログラム動作の間（〜時刻Ｔ１４）、配線ＳＧＳ０〜ＳＧＳ３に電位Vssを印加し続ける。すなわち、全ての選択ゲート線ＳＧＳＬ（０〜３、０〜３）には、転送トランジスタＴＴ２０〜ＴＴ２３を介して電位Vssが印加される。このため、ブロックグループＢＧ０内の全ての選択トランジスタＳＴ２は、オフ状態を保つ。
【００６７】
時刻Ｔ１１において、ワード線ドライバ１１は、全ての配線ＣＧに電位Vssを印加する。
【００６８】
時刻Ｔ１２において、ワード線ドライバ１１は、配線ＣＧ（０〜ｍ−１、０）に電位Vpassを印加する。すなわち、ワード線ＷＬ（０〜ｍ−１、０）には、電位Vpassが印加される。ワード線ドライバ１１は、時刻Ｔ１３において、配線ＣＧ（０〜ｍ−１、０）のうちプログラム対象のページと接続された選択ワード線ＷＬ（ｐ、０）に対応する配線ＣＧ（ｐ、０）の電位をプログラム電位Vpgmに上昇させる。一方、ワード線ドライバ１１は、配線ＣＧ（０〜ｍ−１（≠ｐ）、０）の電位を電位Vpassに保つ。すなわち、選択ワード線ＷＬには電位Vpgmが印加され、非選択ワード線ＷＬには電位Vpassが印加される。
【００６９】
プログラム電位Vpgmは、電荷を電荷蓄積層に注入するための電位であり、電位Vpassより大きい。電位Vpassは、電位Vssより大きく、プログラム対象のメモリストリングＭＳでは、非選択メモリセルトランジスタＭＴへの誤書込みを抑制する大きさを有する。また、電位Vpassは、プログラム対象でないメモリストリングＭＳでは、選択メモリセルトランジスタＭＴでの閾値上昇を抑制できる程度にカップリングによりチャネルの電位を上昇させることのできる大きさを有する。プログラム対象のメモリストリングＭＳは、低電位（例えば電位Vss）を印加されているビット線ＢＬと接続されているメモリストリングＭＳである。プログラム対象でないメモリストリングＭＳは、高電位（例えば電位Vpre＞Vss）を印加されているビット線ＢＬと接続されているメモリストリングＭＳである。ワード線ドライバ１１は、非選択ブロックＢＬＫに対応する配線ＣＧ（０〜ｍ−１、１〜３）には電位Vssを印加する。
【００７０】
配線ＣＧ（ｐ、０）に電位Vpgmが印加されることで、ブロックＢＬＫ０に接続されるワード線ＷＬ（ｐ、０）に電位Vpgmが印加される。したがって、ブロックＢＬＫ０内で選択トランジスタＳＴ１がオン状態となっているストリングユニットＳＵ０のメモリセルトランジスタＭＴｐにのみ、データがプログラムされ得る。すなわち、メモリセルトランジスタＭＴは、プログラム対象のメモリストリングＭＳではプログラムされ、プログラム対象でないメモリストリングＭＳではプログラムされない。一方、非選択ブロックＢＬＫ１〜ＢＬＫ３でもストリングユニットＳＵ０は、選択ブロックＢＬＫ０のストリングユニットＳＵ０と同様にビット線ＢＬに接続されているが、プログラムされない。上記のように、非選択ブロックＢＬＫ１〜ＢＬＫ３にそれぞれ対応するＣＧ線（０〜ｍ−１、１〜３）には、電位Vssが印加されるからである。
【００７１】
その後、ワード線ドライバ１１は、全配線ＣＧの電位を電位Vssとして、プログラム動作を終了する。
【００７２】
このように、選択ストリングユニットＳＵに対応する配線ＳＧＤが選択され、選択ブロックＢＬＫに対応する配線ＣＧのみが、電位Vpgm又は電位Vpassを印加される。
【００７３】
次に、シーケンサ２１は、プログラムベリファイ動作を実行する。プログラムベリファイ動作は、以下に説明する読出し動作と同様の方法で実行可能である。
【００７４】
１．２．２  読出し動作
次に、第１実施形態に係る半導体記憶装置におけるデータの読出し動作について、図９を用いて説明する。図９は、第１実施形態に係る半導体記憶装置１のデータ読出し動作の際における各種配線の電位変化を示すタイミングチャートである。なお、以下の説明では、ブロックグループＢＧ０におけるブロックＢＬＫ０内のストリングユニットＳＵ０の或るページからデータが読出される場合について説明する。
【００７５】
時刻Ｔ２１に至るまでに、ブロックデコーダ１５ａは、ブロックグループ選択信号ＢＬＫＳＥＬを出力する。すなわち、転送スイッチ群１５ｂ０内の転送トランジスタＴＴ１０〜ＴＴ１３、ＷＴ（０〜ｍ−１、０〜３）、及びＴＴ２０〜ＴＴ２３は、オン状態となる。
【００７６】
時刻Ｔ２１において、選択ゲート線ドライバ１２は、選択ストリングユニットＳＵ０に対応する配線ＳＧＤ０及びＳＧＳ０に電位Vsgを印加する。電位Vsgは、選択トランジスタＳＴ１及びＳＴ２をオン状態とさせる大きさを有する。また、選択ゲート線ドライバ１２は、非選択ストリングユニットＳＵ１〜ＳＵ３に対応する配線ＳＧＤ１〜ＳＧＤ３、及びＳＧＳ１〜ＳＧＳ３にも電位Vsgを一時的に印加する。配線ＳＧＤ、及びＳＧＳへの電位の印加により、ブロックグループＢＧ０の全ての選択ゲート線ＳＧＤＬ、及びＳＧＳＬに電位Vsgが印加される。
【００７７】
また、ワード線ドライバ１１は、配線ＣＧ（０〜ｍ−１、０）に電位Vreadを印加する。すなわち、ワード線ＷＬ（０〜ｍ−１、０）に電位Vreadが印加される。ワード線ドライバ１１は、配線ＣＧ（０〜ｍ−１、１〜３）を電位Vssに維持して、ワード線ＷＬ（０〜ｍ−１、１〜３）を電位Vssに保つ。
【００７８】
時刻Ｔ２２において、選択ゲート線ドライバ１２は、配線ＳＧＤ１〜３、及びＳＧＳ１〜３を電位Vssに戻す。選択ゲート線ドライバ１２は、配線ＳＧＤ０及びＳＧＳ０には電位Vsgを印加し続ける。すなわち、選択ブロックグループＢＧ０において、選択ゲート線ＳＧＤＬ（０、０）及びＳＧＳＬ（０、０）にのみ電位Vsgが印加され、残りの選択ゲート線ＳＧＤＬ及びＳＧＳＬには、電位Vssが印加される。
【００７９】
電位Vsgの選択ゲート線ＳＧＤＬ（０、０）により、ブロックＢＬＫ０〜ＢＬＫ３の全てのストリングユニットＳＵ０の選択トランジスタＳＴ１がオン状態となる。一方、電位Vsgの選択ゲート線ＳＧＳＬ（０、０）により、ブロックＢＬＫ０のストリングユニットＳＵ０、ブロックＢＬＫ１のストリングユニットＳＵ１、ブロックＢＬＫ２のストリングユニットＳＵ２、及びブロックＢＬＫ３のストリングユニットＳＵ３の選択トランジスタＳＴ２がオン状態となる。すなわち、選択ブロックグループＢＧ０の選択ストリングユニットＳＵ０のみが、選択トランジスタＳＴ１及びＳＴ２の双方ともオン状態となる。この結果、選択ブロックグループＢＧ０のうち選択ストリングユニットＳＵ０のみが、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間に接続され、読出し動作のための選択された状態となる。
【００８０】
引き続きワード線ドライバ１１は、時刻Ｔ２３において、配線ＣＧ（０〜ｍ−１、０）のうち選択ワード線ＷＬに対応する配線ＣＧ（ｐ、０）に印加される電位を電位Vssに戻した後で、読出し電位Vcgrvを印加する。また、ワード線ドライバ１１は、非選択ワード線ＷＬに対応する配線ＣＧに電位Vreadを印加し続ける。すなわち、ワード線ＷＬ（０〜ｍ−１、０）のうちワード線ＷＬ（ｐ、０）に読出し電位Vcgrvが印加され、非選択ワード線ＷＬ（０〜ｍ−１（≠ｐ）、０）に電位Vreadが印加される。読出し電位Vcgrvは、読出されるデータに応じた大きさを有し、電位Vreadは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる大きさを有する。
【００８１】
ワード線ドライバ１１は、非選択ブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応する配線ＣＧ（０〜ｍ−１、１〜３）に電位Vssを印加し続け、ワード線ＷＬ（０〜ｍ−１、１〜３）を電位Vssに保つ。
【００８２】
そしてセンスアンプ１６は、ビット線ＢＬを介して読出されたデータをセンス及び増幅する。その後、ワード線ドライバ１１は、全配線ＣＧ（０〜ｍ−１、０〜３）の電位を電位Vssとして、読出し動作を終了する。
【００８３】
１．２．３  消去動作
次に、第１実施形態に係る半導体記憶装置の消去動作について図１０を用いて説明する。図１０は、第１実施形態に係る半導体記憶装置１の消去動作の際の各種配線の電位変化を示すタイミングチャートである。なお、以下の説明では、ブロックグループＢＧ０におけるブロックＢＬＫ０のデータが消去される場合について説明する。
【００８４】
時刻Ｔ３１に至るまでに、選択ブロックグループＢＧ０に対応するブロックデコーダ１５ａ０は、ブロックグループ選択信号ＢＬＫＳＥＬを出力する。すなわち、選択ブロックグループＢＧ０に対応する転送スイッチ群１５ｂ０内の転送トランジスタＴＴ１０〜ＴＴ１３，ＷＴ（０〜ｍ−１、０〜３）、及びＴＴ２０〜ＴＴ２３は、オン状態となる。
【００８５】
まず、時刻Ｔ３１において、ソース線ドライバ１３、ウェルドライバ１４、及びセンスアンプ１６は、ソース線ＣＥＬＳＲＣ、ウェルＣＰＷＥＬＬ、及びビット線ＢＬの電位を電位Vera（例えば２０Ｖ）までそれぞれ上昇させる。
【００８６】
ワード線ドライバ１１は、選択ブロックＢＬＫ０に対応する配線ＣＧ（０〜ｍ−１、０）に電圧を印加し、電位Vera_wl（例えば０．５Ｖ）まで上昇させる。電位Vera_wlは、ゲートにおいてブロックグループ選択信号ＢＬＫＳＥＬを受け取っている転送トランジスタＷＴ（０〜ｍ−１、０）をオン状態に保つ大きさを有する。これにより、選択ブロックＢＬＫ０内のワード線ＷＬ（０〜ｍ−１、０）は、電位Vera_wlまで上昇する。また、電位Vera_wlは、ゲートにおいて電位Vera_wlを受け取り、かつチャネルにおいて電位Veraを受け取るセルトランジスタＭＴにおいて、消去動作を起こす程度の大きさを有する。このため、選択ブロックＢＬＫ０内のワード線ＷＬ（０〜ｍ−１、０）の電位は、データが消去される低い電位Vera_wlが保たれる。
【００８７】
また、ワード線ドライバ１１は、非選択ブロックＢＬＫ１〜３に対応する配線ＣＧ（０〜ｍ−１、１〜３）に電圧を印加し、電位Vbiasまで上昇させる。電位Vbiasは、ゲートにおいてブロックグループ選択信号ＢＬＫＳＥＬを受け取っている転送トランジスタＷＴ（０〜ｍ−１、１〜３）をオフ状態にする大きさを有する。これにより、配線ＣＧ（０〜ｍ−１、１〜３）は、電位Vbiasに到達するまでは、それぞれワード線ＷＬ（０〜ｍ−１、１〜３）の電位に転送される。このため、ワード線ＷＬ（０〜ｍ−１、１〜３）の電位は、それぞれ電位Vbiasに到達するまで配線ＣＧ（０〜ｍ−１，１〜３）の電位に追従する。配線ＣＧ（０〜ｍ−１、１〜３）の電位が電位Vbiasに到達すると、転送トランジスタＷＴ（０〜ｍ−１、１〜３）は、それぞれオフ状態となり、非選択ブロックＢＬＫ１〜ＢＬＫ３のワード線ＷＬ（０〜ｍ−１、１〜３）は、それぞれフローティング状態となる。なお、電位Vbiasは、ゲートにおいて電位Vbiasを受け取り、かつチャネルにおいて電位Veraに向けて電位が上昇しているセルトランジスタＭＴにおいて、消去動作を起こさない程度の大きさを有する。
【００８８】
選択ゲート線ドライバ１２は、時刻Ｔ３２まで、全ての配線ＳＧＤ及びＳＧＳの電位を電位Vssに保つ。すなわち、全ての選択ゲート線ＳＧＤＬ及びＳＧＳＬの電位は、時刻Ｔ３２まで電位Vssに保たれる。
【００８９】
続いて、時刻Ｔ３２において、選択ゲート線ドライバ１２は、配線ＳＧＤ及びＳＧＳに電圧を印加し、電位Vbiasまで上昇させる。すなわち、配線ＳＧＤ及びＳＧＳが電位Vbiasに到達するまで、選択ゲート線ＳＧＤＬ及びＳＧＳＬの電位は、配線ＳＧＤ及びＳＧＳの電位に追従する。配線ＳＧＤ及びＳＧＳの電位が電位Vbiasに到達すると、転送トランジスタＴＴ１及びＴＴ２はそれぞれオフ状態になり、全ての選択ゲート線ＳＧＤＬ及びＳＧＳＬはフローティング状態になる。
【００９０】
非選択ブロックＢＬＫ１〜ＢＬＫ３のワード線ＷＬ（０〜ｍ−１、１〜３）及び全ての選択ゲート線ＳＧＤＬ及びＳＧＳＬは、フローティング状態になった後、チャネルが形成される領域であるチャネル領域との電位差による容量性カップリングによって電位が上昇する。これにより、非選択ブロックＢＬＫ１〜ＢＬＫ３においては電荷蓄積層とチャネル領域との間に電位差が発生せず、データは消去されない。なお、当該電位の上昇は、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及びウェルＣＰＷＥＬＬの電位上昇が完了する時刻Ｔ３３まで継続する。ここで、ワード線ＷＬ（０〜ｍ−１、１〜３）の電位は、時刻Ｔ３１から上昇するため、電位Veraまで上昇する。一方、選択ゲート線ＳＧＤＬ及びＳＧＳＬの電位は、時刻Ｔ３２から上昇するため、電位Vera より低いVera_sg（例えば１７Ｖ）まで上昇する。
【００９１】
その後、シーケンサ２１は、全配線の電位を電位Vssとして、消去動作を終了する。
【００９２】
１．３  本実施形態に係る効果
第１実施形態によれば、選択ゲート線への転送スイッチ数を低減出来る。本効果につき、以下説明する。
【００９３】
三次元積層型の不揮発半導体記憶装置は、複数のメモリストリングを含む複数のストリングユニットをブロック中に備えている。同一のブロックにおける複数のストリングユニットは、ワード線が共有され、当該共有されたワード線に電圧を供給するための同一の転送トランジスタによって電圧が転送される。これにより、チップサイズに対する転送トランジスタ数の影響の低減が図られている。
【００９４】
一方、書込み及び読出しの動作においては、ある特定のブロック内の特定のストリングユニットを選択するため、ドレイン側及びソース側の選択ゲート線の電圧の組を、ストリングユニット毎に独立に制御する必要がある。このため、選択ゲート線に電圧を供給するための転送トランジスタは、ストリングユニットの数の２倍の数を要することとなり、チップサイズに対する転送トランジスタ数の影響が比較的大きい。すなわち、選択ゲート線への転送トランジスタ数を低減することについて、検討の余地がある。
【００９５】
第１実施形態に係る構成によれば、半導体記憶装置１は、４つの転送トランジスタＴＴ１及び４つの転送トランジスタＴＴ２を備える。転送トランジスタＴＴ１及び転送トランジスタＴＴ２の各々は、４つのブロックＢＬＫからそれぞれ１つずつ抽出された、合計４つのストリングユニットＳＵと共通接続されている。各転送トランジスタＴＴ１は、互いに同一のストリングユニットＳＵには接続されない。各転送トランジスタＴＴ２は、互いに同一のストリングユニットＳＵには接続されない。転送トランジスタＴＴ１によって抽出される４つのストリングユニットＳＵの組は、いずれも転送トランジスタＴＴ２によって抽出される４つのストリングユニットＳＵの組と異なる。これにより、１つの転送トランジスタＴＴ１、及び１つの転送トランジスタＴＴ２の任意の組み合わせは、１つのストリングユニットＳＵを一意に選択できるようにしている。また、転送トランジスタＵＴＴ１０〜ＵＴＴ１３は、それぞれ転送トランジスタＴＴ１０〜ＴＴ１３に接続されるストリングユニットＳＵの組と接続される。転送トランジスタＵＴＴ２０〜ＵＴＴ２３は、それぞれ転送トランジスタＴＴ２０〜ＴＴ２３に接続されるストリングユニットＳＵの組と接続される。これにより、１つの転送トランジスタＵＴＴ１、及び１つの転送トランジスタＵＴＴ２の任意の組み合わせは、１つのストリングユニットＳＵを一意に選択できるようにしている。このため、４個のストリングユニットＳＵを含む４個のブロックＢＬＫを独立に選択するために必要な転送トランジスタＴＴ１、ＴＴ２、ＵＴＴ１、及びＵＴＴ２の数は、最小で１６個まで低減することができる。また、各転送トランジスタＴＴ１、ＴＴ２、ＵＴＴ１、及びＵＴＴ２と、選択ゲート線ドライバ１２との間をそれぞれ接続する配線ＳＧＤ、ＳＧＳ、ＵＳＧＤ、及びＵＳＧＳの本数は、最小で１０本まで低減することができる。したがって、選択ゲート線への転送トランジスタ数を低減することができる。
【００９６】
また、第１実施形態の第１の態様によれば、転送トランジスタＴＴ１、ＴＴ２、及びＷＴの各々のゲートは、同一の配線に共通接続されるようにしている。これにより、同一のブロックグループＢＧ内の複数のブロックＢＬＫ間で、ブロックグループ選択信号ＢＬＫＳＥＬを共有することができる。したがって、重複する構成を低減することができる。
【００９７】
また、第１実施形態の第２の態様によれば、複数のブロックグループＢＧを更に備える。あるブロックグループＢＧ内の転送トランジスタＴＴ１、ＴＴ２、及びＷＴの他端と、その他のブロックグループＢＧ内の転送トランジスタＴＴ１、ＴＴ２、及びＷＴの他端とは、それぞれ配線ＳＧＤ、ＳＧＳ、及びＣＧに共通接続されるようにしている。これにより、ワード線ドライバ１１又は選択ゲート線ドライバ１２と、転送スイッチ群１５ｂとの間の各種配線を、複数のブロックグループＢＧ間で共有することができる。したがって、重複する構成を低減することができる。
【００９８】
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置１におけるメモリセルアレイ１０とロウデコーダ１５との間の配線を更に共有化するものである。以下の説明では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【００９９】
２．１  ロウデコーダ及びその周辺回路の構成について
第２実施形態に係る半導体記憶装置のロウデコーダ及びその周辺回路の構成について図１１乃至図１５を用いて説明する。図１１は、第２実施形態に係る半導体記憶装置１のロウデコーダ１５及びその周辺回路の構成を説明するためのブロック図である。図１２は、第２実施形態に係る半導体記憶装置１のロウデコーダ１５及びその周辺回路の構成を説明するための回路図である。図１３は、第２実施形態に係る半導体記憶装置１のロウデコーダ１５によるブロック選択の一例を示すテーブルである。図１４は、第２実施形態に係る半導体記憶装置１のブロックデコーダ１５ａの構成を説明するための回路図である。図１５は、第２実施形態に係る半導体記憶装置１のワード線ドライバ１１及び選択ゲート線ドライバ１２の構成を説明するためのブロック図である。
【０１００】
図１１に示すように、第２実施形態に係る各ブロックグループＢＧは、２つのブロックＢＬＫを含む。すなわち、ブロックデコーダ１５ａｄ及び転送スイッチ群１５ｂｄは、ブロックグループＢＧｄ内の２つのブロックＢＬＫ４ｄ及びＢＬＫ４ｄ＋１で共有される。なお、ブロックグループＢＧ内のブロック数は、２つに限らず、任意の数のブロックＢＬＫを含んでもよい。ただし、第２実施形態においては、各ブロックグループＢＧ内のブロック数は、各ブロックＢＬＫに含まれるストリングユニット数のうち、異なる選択ゲート線ＳＧＳＬＡに共通接続されているものの数以下であることを要する。
【０１０１】
転送スイッチ群１５ｂの各々の一端は、同一の配線ＵＳＧＤ、ＵＳＧＳ、ＳＧＤ０〜ＳＧＤ３、及びＳＧＳＡ（ＳＧＳ０Ａ〜ＳＧＳ１Ａ）を介して選択ゲート線ドライバ１２に共通接続される。また、各転送スイッチ群１５ｂの他端は、選択ゲート線ＳＧＤＬ（０〜３、０〜１）、ＳＧＳＬＡ（０〜１、０〜１）、及びワード線ＷＬ（０〜ｍ−１、０〜１）を介して、それぞれ対応する各ブロックグループＢＧにそれぞれ接続される。
【０１０２】
より具体的な例として、ブロックデコーダ１５ａ０及び転送スイッチ群１５ｂ０及びその周辺回路の接続例を図１２に示す。図１２に示すように、転送スイッチ群１５ｂ０は、ブロックグループＢＧ０の選択用の転送トランジスタとして、４個の転送トランジスタＴＴ１、２ｍ個の転送トランジスタＷＴ（０〜ｍ−１、０〜１）、及び２個の転送トランジスタＴＴ２Ａ（ＴＴ２０Ａ〜ＴＴ２１Ａ）を備えている。また、転送スイッチ群１５ｂ０は、ブロックグループＢＧ０の非選択用の転送トランジスタとして、４個の転送トランジスタＵＴＴ１及び２個の転送トランジスタＵＴＴ２Ａ（ＵＴＴ２０Ａ〜ＵＴＴ２１Ａ）を備えている。すなわち、第２実施形態に係る、あるブロックグループＢＧに対応する転送スイッチ群１５ｂは、２ｍ＋１２個の転送トランジスタを含む。なお、転送トランジスタＴＴ１、ＵＴＴ１、ＷＴ、及びこれらに接続される配線ＳＧＤ、ＵＳＧＤ、並びにＣＧは、第１実施形態と同様の構成であるため、特に必要が無い限りその説明を省略する。
【０１０３】
転送トランジスタＴＴ１、ＷＴ、及びＴＴ２Ａの各ゲートには、ブロックデコーダ１５ａ０からブロックグループ選択信号ＢＬＫＳＥＬが共通して入力される。すなわち、転送トランジスタＴＴ１、ＷＴ、及びＴＴ２Ａは、ブロックグループ選択信号ＢＬＫＳＥＬが“Ｈ”レベルの場合はオンし、“Ｌ”レベルの場合はオフする。
【０１０４】
また、転送トランジスタＵＴＴ１及びＵＴＴ２Ａの各ゲートには、ブロックデコーダ１５ａ０からブロックグループ非選択信号ＢＬＫＳＥＬｎが共通して入力される。すなわち、転送トランジスタＵＴＴ１及びＵＴＴ２Ａは、ブロックグループ非選択信号ＢＬＫＳＥＬｎが“Ｈ”レベルの場合はオンし、“Ｌ”レベルの場合はオフする。
【０１０５】
選択ゲート線ＳＧＳＬＡは、ブロックＢＬＫ内のいずれか２つのストリングユニットＳＵの選択トランジスタＳＴ２のゲートに共通接続される。また、選択ゲート線ＳＧＳＬＡは、転送トランジスタＴＴ２Ａを介して配線ＳＧＳＡに接続される。具体的には、選択ゲート線ＳＧＳＬＡ（０〜１、０）は、転送トランジスタＴＴ２０Ａを介して配線ＳＧＳ０Ａに共通接続される。選択ゲート線ＳＧＳＬＡ（０〜１、１）は、転送トランジスタＴＴ２１Ａを介して配線ＳＧＳ１Ａに共通接続される。
【０１０６】
なお、選択ゲート線ＳＧＳＬＡ（０〜１、０）及びＳＧＳＬＡ（０〜１、１）は、それぞれ転送トランジスタＵＴＴ２１Ａ及びＵＴＴ２１Ａを介して、配線ＵＳＧＳに共通接続される。
【０１０７】
すなわち、第２実施形態に係る配線ＣＧ、ＳＧＤ、ＳＧＳＡ、ＵＳＧＤ、及びＵＳＧＳは、２ｍ＋８本の配線を含む。
【０１０８】
以上をまとめると、図１３に示すように、１つの配線ＳＧＤ及び１つの配線ＳＧＳＡの組は、ブロックグループＢＧ内のストリングユニットＳＵを一意に選択する。なお、１つの配線ＳＧＤ及び１つの配線ＳＧＳＡの組は、１つの転送トランジスタＴＴ１及び１つのＴＴ２Ａの組と対応する。
【０１０９】
また、別の見方として、ブロックグループＢＧ０において、ブロックＢＬＫの各ＳＵと、配線ＳＧＤ及び配線ＳＧＳＡと、の接続関係をまとめると次のようになる。
【０１１０】
ブロックグループＢＧ０において、ブロックＢＬＫ０内のストリングユニットＳＵ０〜ＳＵ３は、それぞれ配線ＳＧＤ０及びＳＧＳ０Ａの組、配線ＳＧＤ１及びＳＧＳ０Ａの組、配線ＳＧＤ２及びＳＧＳ１Ａの組、並びに配線ＳＧＤ３及びＳＧＳ１Ａの組により選択される。
【０１１１】
ブロックＢＬＫ１内のストリングユニットＳＵ０〜ＳＵ３は、それぞれ配線ＳＧＤ０及びＳＧＳ１Ａの組、配線ＳＧＤ１及びＳＧＳ１Ａの組、配線ＳＧＤ２及びＳＧＳ０Ａの組、並びに配線ＳＧＤ３及びＳＧＳ０Ａの組により選択される。
【０１１２】
以上の構成により、選択ブロックグループＢＧ内の１つの選択ストリングユニットＳＵの選択トランジスタＳＴ１及びＳＴ２の各々のゲートには、一意に決定された１つの配線ＳＧＤ及び１つの配線ＳＧＳＡの組に印加された電圧が、それぞれ転送される。また、選択ブロックグループＢＧ内のワード線には、配線ＣＧに印加された電圧がそれぞれメモリセルトランジスタＭＴの制御ゲートに転送される。
【０１１３】
次に、第２実施形態に係る半導体記憶装置のブロックデコーダ１５ａの構成について、図１４を用いて説明する。図１４に示すように、ブロックデコーダ１５ａは、論理積回路ＡＮＤ１及びＡＮＤ２と、不良ブロックラッチＬ０〜Ｌ１と、インバータＮＶと、レベルシフタＬＳと、ラッチ選択トランジスタＬＴ０〜ＬＴ１と、を備えている。
【０１１４】
なお、第２実施形態に係るブロックデコーダ１５ａと第１実施形態に係るブロックデコーダ１５ａとは、不良ブロックラッチＬ及びラッチ選択トランジスタＬＴの個数が、ブロックグループＢＧ内のブロック数に応じて異なっている点において相違する。
【０１１５】
次に、第２実施形態に係る半導体記憶装置のワード線ドライバ及び選択ゲート線ドライバの構成について、図１５を用いて説明する。図１５に示すように、ワード線ドライバ１１は、ドライバＣＧｄｒｖ（０〜ｍ−１、０〜１）を備えている。選択ゲート線ドライバ１２は、ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ＳＧＳＡｄｒｖ（ＳＧＳＡｄｒｖ０〜ＳＧＳＡｄｒｖ１）、ＵＳＧＤｄｒｖ、及びＵＳＧＳｄｒｖを備えている。ドライバＣＧｄｒｖ、ＳＧＤｄｒｖ、ＳＧＳＡｄｒｖ、ＵＳＧＤｄｒｖ、及びＵＳＧＳｄｒｖの各々は、それぞれ独立に電圧を出力することができる。
【０１１６】
ドライバＳＧＳＡｄｒｖ０〜ＳＧＳＡｄｒｖ１は、それぞれ配線ＳＧＳＡ０〜ＳＧＳＡ１に接続される。このように接続されることにより、合計２ｍ＋８本の配線ＣＧ、ＳＧＤ、ＳＧＳＡ、ＵＳＧＤ、及びＵＳＧＤの各々に、独立した電圧を印加することができる。
【０１１７】
２．２  本実施形態に係る効果
第２実施形態に係る構成によれば、半導体記憶装置１は、転送トランジスタＴＴ１及びＴＴ２Ａを備える。転送トランジスタＴＴ１の各々は、２つのブロックＢＬＫからそれぞれ１つずつ抽出された、合計２つのストリングユニットＳＵと共通接続されている。転送トランジスタＴＴ２Ａの各々は、２つのブロックＢＬＫからそれぞれ１つずつ抽出された、合計４つのストリングユニットＳＵと共通接続されている。転送トランジスタＴＴ１は、同一のストリングユニットＳＵには接続されない。転送トランジスタＴＴ２Ａは、同一のストリングユニットＳＵには接続されない。転送トランジスタＴＴ１によって抽出される２つのストリングユニットＳＵの組は、いずれも転送トランジスタＴＴ２Ａによって抽出される４つのストリングユニットＳＵの組に含まれない。これにより、１つの転送トランジスタＴＴ１、及び１つの転送トランジスタＴＴ２Ａ任意の組み合わせは、１つのストリングユニットＳＵを一意に選択できるようにしている。また、転送トランジスタＵＴＴ１０〜ＵＴＴ１３は、それぞれ転送トランジスタＴＴ１０〜ＴＴ１３に接続されるストリングユニットＳＵの組と接続される。転送トランジスタＵＴＴ２０Ａ〜ＵＴＴ２１Ａは、それぞれ転送トランジスタＴＴ２０Ａ〜ＴＴ２１Ａに接続されるストリングユニットＳＵの組と接続される。これにより、１つの転送トランジスタＵＴＴ１の１つ、及び１つの転送トランジスタＵＴＴ２Ａの任意の組み合わせは、１つのストリングユニットＳＵを一意に選択できるようにしている。このため、４個のストリングユニットＳＵを含む２個のブロックＢＬＫを独立に選択するために必要な転送トランジスタＴＴ１、ＴＴ２Ａ、ＵＴＴ１、及びＵＴＴ２Ａの数は、最小で１２個まで低減することができる。また、各転送トランジスタＴＴ１、ＴＴ２Ａ、ＵＴＴ１、及びＵＴＴ２Ａと、選択ゲート線ドライバ１２との間をそれぞれ接続する配線ＳＧＤ、ＳＧＳＡ、ＵＳＧＤ、及びＵＳＧＳの本数は、最小で８本まで低減することができる。したがって、転送トランジスタの数を低減することができる。
【０１１８】
３．変形例等
実施形態は、上述の第１実施形態及び第２実施形態で述べた形態に限らず、種々の変形が可能である。例えば、上記第１実施形態では、書込み動作の際、非選択ブロックＢＬＫ１〜ＢＬＫ３の各々に接続されるワード線ＷＬ（０〜ｍ−１、１〜３）には、電位Vss（例えば０Ｖ）が印加される例を説明した。しかしながら、ワード線ＷＬ（０〜ｍ−１、１〜３）には、電位Vssよりも大きい電位（例えばソース線ＣＥＬＳＲＣの電位と同等の電位Vcelsrc）が印加されてもよい。このような場合の例としては、例えば、書込み動作の開始までに、選択ブロックＢＬＫ０内の非選択ストリングユニットＳＵ１〜ＳＵ３のチャネル領域に、電位Vcelsrcがプリチャージされている場合が想定される。
【０１１９】
上述の変形例について、第１実施形態に係る半導体記憶装置１の機能構成に基づき、図１６を用いて説明する。図１６は、第１実施形態の変形例に係る半導体記憶装置１のデータプログラムの際における各種配線の電位変化を示すタイミングチャートである。
【０１２０】
図１６に示すように、時刻Ｔ１０において、選択ブロックＢＬＫ０内の非選択ストリングユニットＳＵ１〜ＳＵ３にそれぞれ対応する配線ＳＧＳ１〜ＳＧＳ３には、電位Vsgdが印加される。すなわち、配線ＳＧＳ０に対応する選択ゲート線ＳＧＳＬ（０、０）、ＳＧＳＬ（１、１）、ＳＧＳＬ（２、２）、及びＳＧＳＬ（３、３）を除く全ての選択ゲート線ＳＧＳＬには、電位Vsgdが印加される。このため、配線ＳＧＳ１〜ＳＧＳ３に共通接続される各ストリングユニットＳＵの各々の選択トランジスタＳＴ２は、オン状態となる。また、ソース線ＣＥＬＳＲＣには、電位Vcelsrcが印加される。これによって、配線ＳＧＳ１〜ＳＧＳ３に共通接続される各ストリングユニットＳＵの各々のチャネル領域は、電位Vcelsrcまで昇圧される。
【０１２１】
続いて、配線ＳＧＳ０に対応する選択ゲート線ＳＧＳＬ（０、０）、（１、１）、（２、２、及び（３、３）を除く全ての選択ゲート線ＳＧＳＬには、電位Vcelsrcが印加される。これにより、配線ＳＧＳ１〜ＳＧＳ３に共通接続される各ストリングユニットＳＵの各々は、チャネル領域の電位が電位Vcelsrcに昇圧された状態でフローティング状態となる。
【０１２２】
また、非選択ブロックＢＬＫ１〜３に対応する配線ＣＧ（０〜ｍ−１、１〜３）には、電位Vcelsrcが印加される。すなわち、配線ＣＧ（０〜ｍ−１、１〜３）にそれぞれ対応するワード線ＷＬ（０〜ｍ−１、１〜３）には、電位Vcelsrcが印加される。これにより、プログラム動作の際、非選択ブロックＢＬＫ１〜ＢＬＫ３において、ストリングユニットＳＵ内のメモリセルトランジスタＭＴの制御ゲートの電位は、チャネル領域の電位と同等の大きさが保たれる。
【０１２３】
その後、時刻Ｔ１１以降において、シーケンサ２１は、通常のプログラム動作を実行する。時刻Ｔ１１以降のプログラム動作は、第１実施形態と同様であるため、説明を省略する。
【０１２４】
第１実施形態の変形例によれば、非選択ブロックＢＬＫ１〜ＢＬＫ３にそれぞれ接続されるワード線ＷＬ（０〜ｍ−１、１〜３）には、選択ブロックＢＬＫ０内の非選択ストリングユニットＳＵ１〜ＳＵ３のチャネル領域の電位と同じ大きさ電位が印加されるようにしている。これにより、プログラム動作の際に、非選択ブロックＢＬＫ１〜ＢＬＫ３において、意図しないデータの消去が発生することを防止できる。補足すると、選択ブロックＢＬＫ０内の非選択ストリングユニットＳＵ１〜ＳＵ３のチャネル領域の電位は、プログラム動作の際にワード線ＷＬ（０〜ｍ−１、０）の電位に確実にカップリングさせるために、ソース線ＣＥＬＳＲＣを介して昇圧されうる。例えば、非選択ストリングユニットＳＵ１〜ＳＵ３のチャネル領域の電位は、電位Vssよりも高い電位Vcelsrcが印加される。すなわち、非選択ブロックＢＬＫ１〜ＢＬＫ３内のストリングユニットＳＵのチャネル領域の電位は、電位Vcelsrcに昇圧された状態となり、プログラム動作の際、意図しないデータの消去が発生し得る。このため、非選択ブロックＢＬＫ１〜ＢＬＫ３のワード線ＷＬ（０〜ｍ−１、１〜３）に電位Vcelsrcを印加することによってワード線ＷＬ（０〜ｍ−１、１〜３）とチャネル領域との電位差を小さくし、意図しないデータの消去を防止することができる。したがって、より確実なデータの書込み動作が実行できる。
【０１２５】
なお、本変形例は、第１実施形態に限らず、第２実施形態においても同様に適用可能である。
【０１２６】
その他、各実施形態において、以下の事項が適用されることが可能である。
【０１２７】
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
【０１２８】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
【０１２９】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
【０１３０】
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。
【０１３１】
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
【０１３２】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
【０１３３】
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０１３４】
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
【０１３５】
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
【０１３６】
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
【０１３７】
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
【０１３８】
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
【０１３９】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【０１４０】
また、メモリセル間にはエアギャップを形成することができる。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４２】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ワード線ドライバ、１２…選択ゲート線ドライバ、１３…ソース線ドライバ、１４…ウェルドライバ、１５…ロウデコーダ、１５ａ…ブロックデコーダ、１５ｂ…転送スイッチ群、１６…センスアンプ、１７…データラッチ、１８…データ入出力バッファ、１９…コマンド／アドレスバッファ、２０…電圧生成回路、２１…シーケンサ、２２…入出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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