(57)【要約】【課題】ビア導体群を備える配線基板において、クラックの発生を抑制しつつ、ビア導体群を適切に高密度化する。電流の計測に伴うサージ電圧の増加を抑制しつつ、より正確にパワー半導体素子に対する電流経路の電流値を測定する。【解決手段】配線基板は、セラミック基板部と、表面に配置された第１の配線部と、裏面に配置された第２の配線部と、第１のビア導体を複数本備える第１のビア導体群と、セラミック基板内部に少なくとも一部が埋設され、第１のビア導体群を取囲むロゴスキーコイルとを備え、第１のビア導体は、断面形状が直径Ｄの略円形であって、０．２ｍｍ≦Ｄ＜０．５ｍｍであり、隣接する第１のビア導体の外周間の距離であって、最も短い距離である最近接距離Ｌｎは、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍであり、第１のビア導体群の電気抵抗Ｒは、Ｒ＜１ｍΩである。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面と裏面とを備える板状のセラミック基板部と、
前記表面に配置された第１の配線部と、
前記裏面に配置された第２の配線部と、
前記表面と前記裏面とを連通する複数の第１の貫通孔内に配置され、前記第１の配線部と前記第２の配線部とを電気的に接続する複数の第１のビア導体を含む第１のビア導体群と、
前記セラミック基板部の内部に少なくとも一部が埋設され、前記第１のビア導体群を取囲むロゴスキーコイルと、
を備え、
前記複数の第１のビア導体は、それぞれ、前記表面に平行な切断面における断面形状が直径Ｄの略円形であって、０．２ｍｍ≦Ｄ＜０．５ｍｍであり、
隣接する前記複数の第１のビア導体の外周間の距離であって、最も短い距離である最近接距離Ｌｎは、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍであり、
前記第１のビア導体群の電気抵抗Ｒは、Ｒ＜１ｍΩである、配線基板。
【請求項２】
請求項１に記載の配線基板において、
前記第１のビア導体群の最外周に配置された前記第１のビア導体の外周の最も外側の点を繋ぐとこによって得られる仮想図形の面積は、３０ｍｍ２以下である、配線基板。
【請求項３】
請求項１または請求項２に記載の配線基板において、
前記セラミック基板部の前記裏面に配置された第３の配線部と、
前記表面と前記裏面とを連通する複数の第２の貫通孔内に配置され、前記第１の配線部と前記第３の配線部とを電気的に接続する複数の第２のビア導体を含む第２のビア導体群と、
を備える、配線基板。
【請求項４】
請求項１から請求項３のいずれか一項に記載の配線基板において、
前記第１のビア導体群および前記ロゴスキーコイルは、タングステンおよびモリブデンのうち、少なくとも一方を含む金属により形成されている、配線基板。
【請求項５】
請求項３に記載の配線基板において、
前記第１のビア導体群、前記第２のビア導体群、および前記ロゴスキーコイルは、タングステンおよびモリブデンのうち、少なくとも一方を含む金属により形成されている、配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板、および配線基板を用いた半導体モジュールに関する。
【背景技術】
【０００２】
半導体素子を種々の装置に実装するために、配線基板に半導体素子が接合された半導体モジュールが用いられている。配線基板として、セラミックの両面に配線層が形成され、これら２つの配線層間が、複数のビア導体を備えるビア導体群によって電気的に接続された構成を有する配線基板が提案されている（特許文献１）。ビア導体は、セラミックに形成されたビアホール内に充填された銅、タングステン、モリブデン等の導電性材料により構成される。
【０００３】
また、電力変換機器（インバータやＤＣ−ＤＣコンバータ）などの大電流を流す機器には、パワー半導体素子が用いられている。パワー半導体素子を備えるパワー半導体モジュールにおいて、パワー半導体素子に対する電流経路の電流値を計測する技術が提案されている（例えば、特許文献２，３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−７６５６５号公報
【特許文献２】特許第５１７２２８７号公報
【特許文献３】特許第５７０９１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ビア導体群を備える配線基板において、主電流経路を構成するビア導体群の低抵抗を実現するために、ビア導体の高密度化が検討されている。
【０００６】
ビア導体群を備える配線基板において、ビア導体と未焼成のセラミック層とを同時焼成すると、焼結過程におけるビア導体とセラミック層との収縮率や焼結開始時期等の違いに起因する応力歪み等により、ビア導体間のセラミック層にクラックが発生するおそれがある。特に、ビア導体群を高密度化した場合には、クラックの発生がより懸念される。そのため、クラックの発生を抑制しつつ、ビア導体群を適切な位置に配置することが望まれている。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題を解決するためになされたものであり、以下の形態として実現することができる。
【０００８】
（１）本発明の一形態によれば、配線基板が提供される。この配線基板は、表面と裏面とを備える板状のセラミック基板部と、前記表面に配置された第１の配線部と、前記裏面に配置された第２の配線部と、前記表面と前記裏面とを連通する複数の第１の貫通孔内に配置され、前記第１の配線部と前記第２の配線部とを電気的に接続する複数の第１のビア導体を含む第１のビア導体群と、前記セラミック基板部の内部に少なくとも一部が埋設され、前記第１のビア導体群を取囲むロゴスキーコイルと、を備え、前記複数の第１のビア導体は、それぞれ、前記表面に平行な切断面における断面形状が直径Ｄの略円形であって、０．２ｍｍ≦Ｄ＜０．５ｍｍであり、隣接する前記複数の第１のビア導体の外周間の距離であって、最も短い距離である最近接距離Ｌｎは、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍであり、前記第１のビア導体群の電気抵抗Ｒは、Ｒ＜１ｍΩである。
【０００９】
ここで、取囲むとは、全周を囲む場合に限定されず、半周以上を囲む場合を含む概念である。また、略円形とは、真円、楕円、卵形、オーバル形状や、それらの歪みを含んだ形状を含む概念である。断面形状が歪みを含む場合、円の中心を通り、両端点が円周上にある線分の長さを複数測定し、その長さが最長のものを、直径とする。また、断面形状が、楕円、卵形、オーバル形状の場合には、直径とは長径を意味する。
【００１０】
第１のビア導体が適切な直径で、適切な間隔で配置されているため、複数の第１のビア導体間のセラミック基板部のクラックの発生を抑制することができ、配線基板の信頼性が向上される。また、第１のビア導体群の電気抵抗Ｒが１ｍΩより小さいため、低抵抗の配線基板を実現することができる。
【００１１】
（２）上記形態の配線基板において、前記第１のビア導体群の最外周に配置された前記第１のビア導体の外周の最も外側の点を繋ぐことによって得られる仮想図形の面積は、３０ｍｍ２以下でもよい。このようにすると、第１のビア導体群を取囲むロゴスキーコイルの大きさを小さくすることができ、配線基板を小型化することができる。
【００１２】
（３）上記形態の配線基板において、前記セラミック基板部の前記裏面に配置された第３の配線部と、前記表面と前記裏面とを連通する複数の第２の貫通孔内に配置され、前記第１の配線部と前記第３の配線部とを電気的に接続する複数の第２のビア導体を含む第２のビア導体群と、を備えてもよい。このようにすると、配線基板をより小型化することができる。
【００１３】
（４）上記形態の配線基板において、前記第１のビア導体群、前記第２のビア導体群、および前記ロゴスキーコイルは、タングステンおよびモリブデンのうち、少なくとも一方を含む金属により形成されてもよい。タングステンおよびモリブデンは、高融点金属であるため、セラミック基板部と同時焼成で形成することができ、容易に配線基板を製造することができる。
【００１４】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１５】
本発明は、種々の形態で実現することが可能であり、例えば、半導体モジュール、配線基板を備えた装置、配線基板の製造方法、半導体モジュールの製造方法等の形態で実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態としての半導体モジュールの構造を模式的に示す平面図である。
【図２】半導体モジュールの断面構造を模式的に示す端面図である。
【図３】配線基板を分解して示す分解平面図である（第１基板層）。
【図４】配線基板を分解して示す分解平面図である（第２基板層）。
【図５】配線基板を分解して示す分解平面図である（第３基板層）。
【図６】配線基板を分解して示す分解平面図である（第４基板層）。
【図７】本実施形態の半導体モジュールにおける電流の流れを示す説明図である。
【図８】複数の第１のビア導体の配置を説明するための説明図である。
【図９】テストピースの一例を示す平面図である。
【図１０】電気抵抗の測定方法を説明するための説明図である。
【図１１】他の例（１）の第１のビア導体群を示す説明図である。
【図１２】他の例（２）の第１のビア導体群を示す説明図である。
【発明を実施するための形態】
【００１７】
Ａ．第１実施形態：
図１は、本発明の一実施形態としての半導体モジュール１０００の構造を模式的に示す平面図であり、図２は、半導体モジュール１０００の断面構造を模式的に示す端面図である。図２では、図１におけるＡ−Ａ切断面を図示している。半導体モジュール１０００は、本発明の一実施形態としての配線基板１００と、パワー半導体素子２００と、放熱基板３００と、を備える。本実施形態において、半導体モジュール１０００は、いわゆるパワーモジュールであり、電気自動車や電車や工作機械等における電力制御等に用いられる。
【００１８】
図１、２に示すように、配線基板１００は、セラミック基板部１０と、主電流経路形成部２０と、ロゴスキーコイル７０と、を備える。セラミック基板部１０は、表面１１と裏面１９とを備える、平面視略矩形状（図１）の板状に形成されている。また、セラミック基板部１０は、４枚の薄板状の基板層から成る積層構造である（図２）。本実施形態において、セラミック基板部１０は、アルミナ（酸化アルミニウム：Ａｌ2Ｏ3）によって形成されている。セラミック基板部１０は、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ3Ｎ4）、低温同時焼成セラミックスなどによって形成されてもよい。
【００１９】
主電流経路形成部２０は、第１の配線部４０と、複数の第１のビア導体３１と、複数の第２のビア導体３２と、第２の配線部５０と、第３の配線部６０と、を備え、パワー半導体素子２００に対する主電流経路を形成する。以下、複数の第１のビア導体３１を第１のビア導体群３０Ｆと称し、複数の第２のビア導体３２を第２のビア導体群３０Ｓと称する。
【００２０】
第１の配線部４０は、銅の電解メッキによって、セラミック基板部１０の表面１１に平面視略矩形状の層状に形成されており（図１）、第１のビア導体群３０Ｆおよび第２のビア導体群３０Ｓと、電気的に接続されている。第１の配線部４０は、銀、ニッケル、アルミニウム等の任意の導電性材料を用いて形成されてもよい。また、第１の配線部４０は、無電解メッキ、印刷等、他の任意の方法によって形成されてもよい。
【００２１】
第１のビア導体３１は、セラミック基板部１０の表面１１と裏面１９とを連通する第１の貫通孔２１の内部に充填されている。同様に、第２のビア導体３２は、セラミック基板部１０の表面１１と裏面１９とを連通する第２の貫通孔２２の内部に充填されている。本実施形態では、第１のビア導体３１および第２のビア導体３２は、タングステンおよびモリブデンを主成分とする材料により形成されている。なお、セラミック基板部１０がＬＴＣＣ（低温同時焼成セラミックス）により形成される場合は、第１のビア導体３１と第２のビア導体３２とが、銀、銅を主成分とする材料により形成されていてもよい。また、第１のビア導体３１および第２のビア導体３２のいずれか一方が、タングステンおよびモリブデンのうち、少なくとも一方を含む金属により形成されてもよい。
【００２２】
第２の配線部５０は、出力端子と接続されるパッドであって、銅の電解メッキによって、セラミック基板部１０の裏面１９に、層状に形成されており、第１のビア導体群３０Ｆと、電気的に接続されている。本実施形態において、第２の配線部５０は、金属製の導通ブロック３０６および導通パッド３０４を介して、出力端子に接続されている。第３の配線部６０は、パワー半導体素子２００を、配線基板１００に搭載するためのパッドであり、銅の電解メッキによって、セラミック基板部１０の裏面１９に、層状に形成されており、第２のビア導体群３０Ｓと、電気的に接続されている。なお、本明細書中において、「搭載」とは、配線基板１００の裏面（図２におけるセラミック基板部１０の裏面１９側）に実装される形態を含む概念である。第２の配線部５０および第３の配線部６０は、銀、ニッケル、アルミニウム等の任意の導電性材料を用いて形成されてもよい。また、第２の配線部５０および第３の配線部６０は、無電解メッキ、印刷等、他の任意の方法によって形成されてもよい。第２の配線部５０と第３の配線部６０とは、異なる領域に形成されている。
【００２３】
図１に示すように、ロゴスキーコイル７０は、セラミック基板部１０内に埋設され、第１のビア導体群３０Ｆを取囲む、環状の戻り線７８と、戻り線７８の周りに螺旋状に巻いたコイル部７１とを備えている。コイル部７１は、複数の第１コイル要素７２と、複数の第２コイル要素７６と、第１コイル要素７２と第２コイル要素７６とを繋ぐ複数の第３ビア導体７４とから構成され、それぞれが第１コイル要素７２、第３ビア導体７４、第２コイル要素７６、第３ビア導体７４の順で配置されている。さらに、コイル部７１の一端が端子接続部８６を構成するビア導体を介してセラミック基板部の表面１１の上の計測端子８２と接続され、戻り線７８の一端が端子接続部８８を構成するビア導体を介してセラミック基板部の表面１１の上の計測端子８４と接続されている。コイル部７１の他端と戻り線７８の他端とは、ビア導体を介して接続されている。ここで、略環状とは、一部が切り欠かれた環状を意味する。
【００２４】
本実施形態において、第１のビア導体群３０Ｆが、ロゴスキーコイル７０のコイル部７１がなす環の内側に配置されている。言い換えれば、第１のビア導体群３０Ｆの中心とロゴスキーコイル７０の環の中心とが略一致していなくても、ロゴスキーコイル７０のコイル部７１がなす環を第１のビア導体群３０Ｆが貫通するように配置されていればよい。ここで、第１のビア導体群３０Ｆの中心とは、第１のビア導体群３０Ｆの最外周に位置する複数の第１ビア導体を結んだ仮想線により形成された仮想図形Ｖ（後述する図８において破線で示す）の中心である。また、略一致とは、完全に一致する場合に加え、製造公差の範囲内のずれを含む概念である。
【００２５】
パワー半導体素子２００は、電力の変換を目的とする半導体素子である。本実施形態において、パワー半導体素子２００は、ＳｉＣ（Silicon carbide、炭化ケイ素）製のダイオードを用いている。パワー半導体素子２００の材料として、Ｓｉ（Silicon、シリコン），ＧａＮ（Gallium Nitride、窒化ガリウム）等を用いてもよい。また、パワー半導体素子２００として、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、サイリスタなどを用いてもよい。パワー半導体素子２００は、一方の面にカソード電極２０１が形成されており、第３の配線部６０と接合材２１０にて電気的に接続されている（図２）。ここで、接合材２１０は、例えば、はんだバンプ等である。また、パワー半導体素子２００は、銅製の導通パッド３０２を介して放熱基板３００に熱的に接続されている。
【００２６】
図３は、配線基板１００を分解して示す分解平面図である。図３は第１基板層１２、図４は第２基板層１４、図５は第３基板層１６、図６は第４基板層１８、それぞれを、ビアパターン、表面に形成された配線パターンと共に平面視して示す。以下、第１〜４基板層を区別しないときは、単に基板層とも称する。図３〜６では、各基板層を図２における上側から見た平面図を示している。以下、図２におけるセラミック基板部の表面１１側の面を上面、図２におけるセラミック基板部の裏面１９側の面を下面と称する。なお、図２において、第１コイル要素７２，第２コイル要素７６，および戻り線７８は、図示の都合上、各基板層の表面より内側（層内）に図示されているが、各基板層の表面に層状に形成されている。
【００２７】
図３〜６に示すように、第１基板層１２〜第４基板層１８には、それぞれ、複数の貫通孔（ビアホール）が設けられると共に、全ての貫通孔にはビア導体が充填されている。そして、上面および下面の少なくともいずれか一方に、金属材料で構成される導体パターンが形成されている。詳細を以下に説明する。本実施形態において、配線基板１００は、２０個の第１のビア導体３１と、２０個の第２のビア導体３２とを備える。
【００２８】
図３の上段に示すように、第１基板層１２の上面１２１には、第１の配線部４０と、計測端子８２、８４と、が配置されている。計測端子８２、８４は、第１の配線部４０と同様に、銅の無電解メッキによって層状に形成されている。図３の下段に示すように、第１基板層１２の下面１２２には、コイル部７１を構成する複数の第１コイル要素７２が略周回状に形成されている。なお、第１コイル要素７２は、第１基板層１２の下面１２２に形成されているため、点線で図示し、１つの第１コイル要素７２に符号を付して、他の符号の図示を省略している。以下、同様に、基板層の下面に形成されているパターンは、点線で図示する。
【００２９】
図３の下段に示すように、第１基板層１２には、端子接続部８６（図１）を構成するビア導体８６２、端子接続部８８（図１）を構成するビア導体８８２、複数の第１のビア導体３１（図２）を構成する複数のビア導体３１２、複数の第２のビア導体３２（図２）を構成する複数のビア導体３２２が形成されている。図３の下段において、複数のビア導体３１２、および複数のビア導体３２２については、破線で囲んで、符号を付して示している。以下に説明する図４〜６についても、同様に符号を付して示している。複数のビア導体３１２は、第１基板層１２の上面１２１側において第１の配線部４０と接続されており、第１基板層１２の下面１２２側において、複数の第１コイル要素７２で形成される環の内側に配置されている。複数のビア導体３２２は、第１基板層１２の上面１２１側において第１の配線部４０と接続されている。ビア導体８６２およびビア導体８８２は、第１基板層１２の上面１２１側において、それぞれ、計測端子８２および計測端子８４と接続されている。
【００３０】
図４の上段に示すように、第２基板層１４には、端子接続部８６を構成するビア導体８６４、端子接続部８８を構成するビア導体８８４、複数の第１のビア導体３１を構成する複数のビア導体３１４、複数の第２のビア導体３２を構成する複数のビア導体３２４、複数の第３のビア導体７４を構成する複数のビア導体７４４が形成されている。複数のビア導体７４４は、大きさの異なる２つの環が同一中心に配置されたように配置されている。ビア導体７４４は、第２基板層１４の上面１４１側で第１コイル要素７２と接続されている。図４の下段に示すように、第２基板層１４の下面１４２には、戻り線７８が層状に形成されている。戻り線７８は、複数のビア導体７４４で形成される２つの環の間に配置されている。戻り線７８は、複数のビア導体７４４のうち、ビア導体８８４の隣のビア導体７４４Ｐと接続されている。これにより、戻り線７８とコイル部７１とが接続されている。
【００３１】
図５の上段に示すように、第３基板層１６には、端子接続部８６を構成するビア導体８６６、複数の第１のビア導体３１を構成する複数のビア導体３１６、複数の第２のビア導体３２を構成する複数のビア導体３２６、複数の第３のビア導体７４を構成する複数のビア導体７４６が形成されている。図５の下段に示すように、第３基板層１６の下面１６２には、コイル部７１を構成する複数の第２コイル要素７６が、略周回状に形成されている。複数の第２コイル要素７６は、それぞれ、層状に形成されている。第２コイル要素７６は、ビア導体７４６と接続されている。複数の第２コイル要素７６のうちの１つの第２コイル要素７６Ｐは、ビア導体８６６と接続されている。これにより、計測端子８２がコイル部７１と接続されている。
【００３２】
図６の上段に示すように、第４基板層１８には、複数の第１のビア導体３１を構成する複数のビア導体３１８、複数の第２のビア導体３２を構成する複数のビア導体３２８が形成されている。図６の下段に示すように、第４基板層１８の下面１８２には、第２の配線部５０および第３の配線部６０が配置されている。第２の配線部５０は、複数のビア導体３１８と接続され、第３の配線部６０は複数のビア導体３２８と接続されている。第２の配線部５０および第３の配線部６０は、第１の配線部４０と同様に、銅の無電解メッキによって層状に形成されている。
【００３３】
このように、配線基板１００は、４枚の基板層が積層された構成を有しており、ビア導体３１２（図３下段）、ビア導体３１４（図４上段）、ビア導体３１６（図５上段）、およびビア導体３１８（図６上段）から第１のビア導体３１が構成され、ビア導体３２２（図３下段）、ビア導体３２４（図４上段）、ビア導体３２６（図５上段）、およびビア導体３２８（図６上段）から第２のビア導体３２が構成されている。また、第１コイル要素７２（図３中段）、ビア導体７４４（図４上段）、ビア導体７４６（図５上段）、および第２コイル要素７６（図５下段）から、ロゴスキーコイル７０のコイル部７１が構成されている。
【００３４】
本実施形態におけるロゴスキーコイル７０の環の中心とは、表面１１と垂直方向から平面視でロゴスキーコイル７０の最内周に位置する複数の第３のビア導体７４を結ぶ仮想線で囲んだ図形の中心である。
【００３５】
また、計測端子８２（図３上段）は、ビア導体８６２（図３下段）、ビア導体８６４（図４上段）、およびビア導体８６６（図５上段）を介して、コイル部７１の一端となる第２コイル要素７６と接続され、計測端子８４（図３上段）は、ビア導体８８２（図３下段）、ビア導体８８４（図４上段）、を介して、戻り線７８の一端と接続されている。計測端子８２、８４には、積分器（不図示）を含む信号処理回路が接続されており、後述するようにロゴスキーコイル７０を用いて、主電流経路形成部２０を流れる電流の電流値を計測することができる。
【００３６】
図７は、本実施形態の半導体モジュール１０００における電流の流れを示す説明図である。図７では、電流の流れを明確に示すために、ハッチングを省略している。パワー半導体素子２００がオン状態のとき、導通パッド３０２を介してパワー半導体素子２００に供給された電流は、第３の配線部６０、複数の第２のビア導体３２、第１の配線部４０、複数の第１のビア導体３１，第２の配線部５０の順に、主電流経路形成部２０を流れ、導通ブロック３０６および導通パッド３０４を介して、出力端子に流れ込む。パワー半導体素子２００をオンオフすると、第１のビア導体群３０Ｆを流れる電流が変化する。本実施形態において、第１のビア導体群３０Ｆは、ロゴスキーコイル７０の環を貫通しているため（換言すると、ロゴスキーコイル７０は第１のビア導体群３０Ｆを取囲んでいるため）、第１のビア導体群３０Ｆを流れる電流の変化量に相当する電圧信号が計測端子８２、８４を介して出力される。したがって、上述の通り、計測端子８２、８４に、積分器（不図示）を含む信号処理回路を接続して、パワー半導体素子２００に対する主電流経路形成部２０を流れる電流の電流値を計測することができる。
【００３７】
本実施形態において、配線基板１００は、以下のように製造されている。まず、焼成前の以下の４種類の基板層を用意する。図３上段に示す第１の配線部４０、計測端子８２，８４が形成されていない状態の第１基板層１２（以下、この状態の第１基板層１２を、第１基板層１２Ａと称する。）と、第２基板層１４（図４）と、第３基板層１６（図５）と、図６下段に示す第２の配線部５０および第３の配線部６０が形成されていない状態の第４基板層１８（以下、この状態の第４基板層１８を、第４基板層１８Ａと称する。）。
【００３８】
具体的には、以下の工程により、各基板層を作製する。アルミナ粉末を主成分とするセラミック材料を用いてグリーンシートを複数枚形成する。グリーンシートは、予め形成されていてもよい。グリーンシートに対し、レーザ加工を行って、所定の位置に複数の貫通孔を形成する。本実施形態では、以下の４種類の貫通孔形成パターンでレーザ加工が行われる。
［１］ビア導体８６２、ビア導体８８２、複数のビア導体３１２、複数のビア導体３２２（図３下段）が形成される複数の貫通孔
［２］ビア導体８６４、ビア導体８８４、複数のビア導体３１４、複数のビア導体３２４、複数のビア導体７４４（図４上段）が形成される複数の貫通孔
［３］ビア導体８６６、複数のビア導体３１６、複数のビア導体３２６、複数のビア導体７４６（図５上段）が形成される複数の貫通孔
［４］複数のビア導体３１８、複数のビア導体３２８（図６上段）が形成される複数の貫通孔
なお、貫通孔の形成は、パンチング加工、ドリル加工等によって行ってもよい。
【００３９】
その後、周知のペースト印刷装置を用い、各グリーンシートの貫通孔に導電性ペースト（本実施形態では、例えばタングステンペースト、モリブデンペースト）を充填し、上述の複数のビア導体となる未焼成のビア導体部を形成する。次に、各層の導体パターン７２（図３中段）、７８（図４下段）、７６（図５下段）を形成し、焼成前の第１基板層１２Ａ、第２基板層１４、第３基板層１６、第４基板層１８Ａが作製される。
【００４０】
焼成前の第１基板層１２Ａ、第２基板層１４、第３基板層１６、第４基板層１８Ａを積層し、積層方向に押圧力を付与することにより、各基板層を圧着し、一体化された積層体を形成する。その後、積層体を脱脂し、さらに所定温度（例えば、約１４００〜１６００℃）で所定時間焼成を行う。その結果、グリーンシートのアルミナ及びペースト中のタングステンおよびモリブデンが同時焼成し、第１のビア導体群３０Ｆ、第２のビア導体群３０Ｓ、およびセラミック基板部１０（図１，２）が形成される。その後、第１基板層１２Ａの上面１２１に図３上段に示す第１の配線部４０、計測端子８２、８４を、電解メッキによって形成し、第４基板層１８Ａの下面１８２に図６下段に示す第２の配線部５０および第３の配線部６０を、電解メッキによって形成する。これにより、配線基板１００が完成する。なお、電解メッキに換えて、銅ペーストの印刷をし加熱することによって形成する手法を採用してもよい。また、タングステン、モリブデン等の高融点の導電性ペーストの印刷後、グリーンシートと同時焼成させてもよい。本実施形態の配線基板１００の製造方法として、配線基板１００が複数繋がった多数個取り基板を作製し、最後に各配線基板１００に分割する方法を採用してもよい。本実施形態では、４枚の基板層を積層して配線基板１００を構成しているため、パワー半導体素子２００に対する主電流経路形成部２０と、ロゴスキーコイル７０とを一体的に備える配線基板を容易に製造することができる。
【００４１】
図８は、複数の第１のビア導体３１の配置を説明するための説明図である。第１のビア導体群３０Ｆを構成する複数の第１のビア導体３１は、５行×４列の格子状となるように配置されている。換言すると、複数の第１のビア導体３１は、４行×３列の２次元正方格子の格子点に配置されている。本実施形態において。Ｙ軸方向の格子点間隔Ｌａ１、Ｘ軸方向の格子点間隔Ｌａ２は、例えば、Ｌａ１＝Ｌａ２＝０．５ｍｍである。
【００４２】
第１のビア導体３１は、配線基板１００の表面１１に平行な断面形状が、直径Ｄの略真円形状を成す。上述の通り、第１のビア導体３１は、第１の貫通孔２１に充填されて形成されており、第１の貫通孔２１は、レーザ加工により形成されているため、真円に対して少し歪みを有する場合がある。そのため、第１のビア導体３１の断面形状を「略」真円形状と表現する。そして、円の中心を通り、両端点が円周上にある線分の長さを複数測定し、その長さが最長のものを、直径Ｄとする。図８では、第１のビア導体３１の断面形状が真円の例を図示している。
【００４３】
本実施形態において、第１のビア導体３１の直径Ｄは０．２ｍｍである。第１のビア導体群３０Ｆに含まれる２０本の第１のビア導体３１のうち、図面左上に配置されている第１のビア導体３１１に注目して、隣接する第１のビア導体３１との距離について説明する。第１のビア導体３１ａの外周と、第１のビア導体３１ａとＹ軸マイナス方向に隣接する第１のビア導体３１ｂの外周との距離Ｌ１は、格子点間隔Ｌａ１−直径Ｄであり、０．３ｍｍである。同様に、第１のビア導体３１ａの外周と、第１のビア導体３１ａとＸ軸プラス方向に隣接する第１のビア導体３１ｃの外周との距離Ｌ２は、格子点間隔Ｌａ２−直径Ｄであり、０．３ｍｍである。また、第１のビア導体３１ａの外周と、第１のビア導体３１ａと単位格子の対角上にあり隣接する第１のビア導体３１ｄの外周との距離Ｌ３は、格子点間隔Ｌａ１／ｃｏｓ（４５°）−直径Ｄであり、約０．５ｍｍである。したがって、隣接する第１のビア導体３１の外周間の距離であって、最も短い距離である最近接距離Ｌｎは、Ｌｎ＝Ｌ１＝Ｌ２＝０．３ｍｍである。
【００４４】
第１のビア導体群３０Ｆを構成する２０本の第１のビア導体３１の最外周に配置された第１のビア導体３１の外周の最も外側の点を繋ぐことによって得られる仮想図形Ｖ（図８において破線で図示する）の面積は、約３．７３ｍｍ２である。
【００４５】
半導体モジュールを構成する配線基板では、半導体素子に対する主電流経路を構成するビア導体群の電気抵抗を小さくすることが要求される。ビア導体群の電気抵抗を小さくするためには、ビア導体群の断面積を大きくすることが考えられる。ロゴスキーコイルの環の中にビア導体群を配置する場合、ビア導体群が配置される面積も概ね定められるため、ビア導体群の低抵抗化のためにビア導体群の高密度化が望まれている。しかしながら、ビア導体群を高密度化すると、セラミック基板部とビア導体群とを同時焼成する場合には、セラミックとビア導体との収縮率や焼結開始時期等の違いから生じる応力歪み等によって、クラックが生じるおそれがある。これに対し、本実施形態の配線基板１００では、第１のビア導体群３０Ｆにおいて、適切な直径のビア導体が、適切な間隔を空けて配置されているため、セラミック基板部１０と第１のビア導体３１との同時焼成時の第１のビア導体３１間のクラックの発生を抑制することができる。また、第２のビア導体群３０Ｓを構成する複数の第２のビア導体３２も、同様の直径Ｄおよび最近接距離Ｌｎであり、同様に、同時焼成時の第２のビア導体３２間のクラックの発生を抑制することができる。また、本実施形態における第１のビア導体群３０Ｆの電気抵抗は、０．８ｍΩであり、低抵抗が実現されたといえる。なお、ビア導体の直径、および最近接距離と、クラックの発生の有無の関係を調べる評価試験について、後述する。
【００４６】
また、第１のビア導体３１、第２のビア導体３２、およびロゴスキーコイル７０が、全て、タングステンおよびモリブデンを主成分とする高融点金属により形成されているため、アルミナ製のセラミック基板部１０と同時焼成で形成することができ、容易かつ低コストで製造することができる。
【００４７】
上述の通り、第１のビア導体３１および第２のビア導体３２と、セラミック基板部１０は同時焼成されており、焼成温度は、約１４００〜１６００℃である。上記実施形態において、セラミック基板部１０と第１のビア導体３１および第２のビア導体３２の焼成収縮率の差は、１〜３％程度であり、さらに焼成開始温度の差は、２００℃程度であるので、第１のビア導体３１および第２のビア導体３２と、セラミック基板部１０とを同時焼成すると、その収縮率や焼結開始時期等の違いにより、クラックが生じる可能性がある。そのため、ビア導体の直径、および最近接距離と、クラックの発生の有無の関係を調べる評価試験を行った。ここで、焼成開始温度は、それぞれが収縮を開始した温度をいう。
【００４８】
［１］テストピース
図９は、テストピースＴＰの一例を示す平面図である。テストピースＴＰは、平面形状（ＸＹ平面）が略矩形状のセラミック基板部１０Ｔと、複数（図９の例では、４１本）のビア導体３１Ｔで構成されるビア導体群３０Ｔと、セラミック基板部１０Ｔの表面に配置されている第１の配線部４０Ｔと、セラミック基板部１０Ｔの裏面に配置されている第２の配線部５０Ｔ（不図示）と、を備える。ビア導体３１Ｔの平面形状（ＸＹ平面）は、略真円計である。
【００４９】
図９において、破線で示す配置領域ＡＴ内に、ビア導体の直径Ｄと中心間距離Ｌｃを変えて、複数のビアを配置して、１４種類のテストピースを作製した（表１）。配置領域ＡＴは、Ｘ軸方向の長さＡＷが４ｍｍ、Ｙ軸方向の長さＡＨが７ｍｍである。図９に示す例では、ビア導体３１Ｔは、２次元正三角格子の格子点に配置されている。ビア導体３１Ｔの中心間距離Ｌｃは、格子点間距離Ｌａ１と一致する。なお、格子点間距離Ｌａ１＝Ｌａ２＝Ｌａ３である。テストピースＴＰでは、ビア導体３１Ｔが格子点に配置されているため、格子の方向に隣接するビア導体３１Ｔ間の距離は、等しい（Ｌ２＝Ｌ３＝Ｌ４）。Ｙ軸方向に隣接するビア導体３１Ｔ間の距離Ｌ１は、２×Ｌａ１×ｃｏｓ（３０°）−直径Ｄであり、Ｌ３より大きい。そのため、テストピースＴＰにおける最近接距離Ｌｎは、格子の方向に隣接するビア導体３１Ｔ間の距離となる。
【００５０】
表１は、ビア導体の直径Ｄ（ｍｍ）と中心間距離Ｌｃ（ｍｍ）の値を変えた際の最近接距離Ｌｎ（ｍｍ）との関係を示している。
【表１】
2017157693.tif 000003
【００５１】
セラミック基板部１０Ｔとビア導体３１Ｔは、実施形態と同様の材料により形成されている。すなわち、セラミック基板部１０と第１のビア導体３１および第２のビア導体３２の焼成収縮率の差は、１〜３％程度であり、さらに焼成開始温度の差は、２００℃程度である。
【００５２】
テストピースＴＰは、配線基板１００の製造方法と同様の方法で作製されている。すなわち、セラミック層とビア導体３１Ｔは、焼成温度約１４００〜１６００℃で同時焼成されている。また、セラミック基板部１０Ｔは、４枚の基板層が積層されて成る積層基板である。
【００５３】
［２．１］評価方法（クラック有無）
焼成後（第１の配線部４０Ｔ，第２の配線部５０Ｔの形成前）に、蛍光探傷法によりクラックの有無を確認した（表２）。ここで、蛍光探傷法とは以下の方法である。テストピースＴＰを、蛍光探傷液の入った容器に浸漬し、容器ごと真空脱泡装置中で１０Ｐａ以下に減圧し、数分間放置する。放置の後、テストピースＴＰを蛍光探傷液より取り出し、その表面のみをエタノールのついた布にて拭取る。得られたテストピースＴＰをＵＶライトの元で光学顕微鏡を用いて２０倍にて観察し、クラックに進入した蛍光探傷液の発光の有無を確認する。蛍光探傷液の発光がある場合は、クラック有とした。
【００５４】
【表２】
2017157693.tif 000004
【００５５】
中心間距離Ｌｃが同じでも、直径Ｄによって最近接距離Ｌｎは異なる。クラックの発生の有無は、最近接距離Ｌｎと関係があると考え、表１と表２に示した結果を、直径Ｄと最近接距離Ｌｎとの関係に整理した（表３）。
【００５６】
【表３】
2017157693.tif 000005
【００５７】
表３に示すように、０．２ｍｍ≦直径Ｄ＜０．５ｍｍ、かつ０．２ｍｍ＜最近接距離Ｌｎ≦０．５ｍｍの範囲では、クラックの発生が認められなかった。その範囲を、表３において、二重線枠で囲んで示す。
【００５８】
この評価結果から、ビア導体３１Ｔの直径Ｄが、０．２ｍｍ≦直径Ｄ＜０．５ｍｍであり、かつ最近接距離Ｌｎが、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍの場合に、同時焼成後のクラックの発生を抑制することができると考えられる。
【００５９】
［２．２］評価方法（電気抵抗）
次に、上述のテストピースＴＰを用いて、電気抵抗［ｍΩ］を測定した。
図１０は、電気抵抗の測定方法を説明するための説明図である。図１０では、テストピースＴＰとして、図９に表示したテストピースＴＰのＡ−Ａ切断面を図示している。テストピースＴＰにおいて、セラミック基板部１０Ｔの厚さ（Ｚ軸方向）は、１ｍｍ，第１の配線部４０Ｔおよび第２の配線部５０Ｔの厚さ（Ｚ軸方向）は、それぞれ、０．１ｍｍである。また、ビア導体３１Ｔは、配置領域ＡＴの中に、表２に示した直径Ｄおよび中心間距離Ｌｃで形成されており、その本数は、表４に示す通りである。
ミリオームテスターＭＴ（日置電気製  ミリオームハイテスタ３２２７）を用いて、電流印加プローブＰ１およびプローブＰ２を介して、第１の配線部４０Ｔ，第２の配線部５０Ｔ間に０．１Ａ（アンペア）の電流を印加して、抵抗値（ｍΩ）を測定した（表５）。
【００６０】
【表４】
2017157693.tif 000006
【００６１】
【表５】
2017157693.tif 000007
【００６２】
表４，５に示すように、ビア導体３１Ｔの本数が同じでも、直径Ｄが大きいほど、電気抵抗が小さい。また、ビア導体３１Ｔの直径が同じでも、最近接距離Ｌｎが大きいほど抵抗が大きくなる。これは、最近接距離Ｌｎを大きくすると、配置領域ＡＴ内に配置されるビア導体３１Ｔの本数が減るため、ビア導体群３０Ｔの断面積が小さくなるからである。表５に示すように、配置領域ＡＴ内に、ビア導体３１Ｔの直径Ｄが、０．２ｍｍ≦直径Ｄ＜０．５ｍｍであり、かつ最近接距離Ｌｎが、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍでビア導体３１Ｔを配置した場合のビア導体群３０Ｔの電気抵抗は１ｍΩより小さい。半導体が実装される配線基板は、配線の電気抵抗が小さい方が好ましい。電気抵抗の要求値は、製品によって異なるものの、１つのビア導体群の電気抵抗は、１ｍΩ未満が好ましい。
【００６３】
ロゴスキーコイルを備える配線基板の場合、ロゴスキーコイルの環の大きさによって、ビアを配置できる面積が決まる。そのため、その面積内に、ビア導体の直径Ｄを０．２ｍｍ≦Ｄ＜０．５ｍｍとし、かつ最近接距離Ｌｎを、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍとし、ビア導体群の電気抵抗Ｒは、Ｒ＜１ｍΩとなるように、ビア導体の本数を決定すると、セラミック基板部のクラックの発生を抑制すると共に、低抵抗化を実現することができる。すなわち、第１のビア導体３１の本数は、上記実施形態に限定されない。但し、第１のビア導体３１の本数は、２０本以上が好ましい。
【００６４】
以下、図１１、１２を参照して、第１のビア導体群３０Ｆの他の例について説明する。
図１１は、他の例（１）の第１のビア導体群３０ＦＡを示す説明図である。
第１のビア導体群３０ＦＡを構成する複数の第１のビア導体３１は、５行×４列の格子状となるように配置されている。換言すると、複数の第１のビア導体３１は、４行×３列の２次元矩形格子の格子点に配置されている。図１１の例では、例えば、Ｙ軸方向の格子点間隔Ｌａ１は、０．４５ｍｍ、Ｘ軸方向の格子点間隔Ｌａ２は、０．５ｍｍである。
【００６５】
図１１では、第１のビア導体３１の断面形状が真円の例を図示している。図１１の例において、第１のビア導体３１の直径Ｄ＝０．２ｍｍである。第１のビア導体群３０ＦＡに含まれる２０本の第１のビア導体３１のうち、図面左上に配置されている第１のビア導体３１ａに注目して、隣接する第１のビア導体３１との距離について説明する。第１のビア導体３１ａの外周と、第１のビア導体３１ａとＹ軸マイナス方向に隣接するビア導体３１ｂの外周との距離Ｌ１は、格子点間隔Ｌａ１−直径Ｄであり、０．２５ｍｍである。同様に、第１のビア導体３１ａの外周と、第１のビア導体３１ａとＸ軸プラス方向に隣接する第１のビア導体３１ｃの外周との距離Ｌ２は、格子点間隔Ｌａ２−直径Ｄであり、０．３ｍｍである。また、第１のビア導体３１ａの外周と、第１のビア導体３１ａと単位格子の対角上にあり隣接する第１のビア導体３１ｄの外周との距離Ｌ３は、距離Ｌ１および距離Ｌ２より長い。したがって、隣接する第１のビア導体３１の外周間の距離であって、最も短い距離である最近接距離Ｌｎは、Ｌ１であり、０．２５ｍｍである。このようにしても、セラミック基板部とビア導体との同時焼成時のセラミック基板部のクラックの発生を抑制することができる。
【００６６】
図１２は、他の例（２）の第１のビア導体群３０ＦＢを示す説明図である。
第１のビア導体群３０ＦＢを構成する複数の第１のビア導体３１Ｂは、第１のビア導体群３０Ｆと同様に、５行×４列の格子状となるように配置されている。換言すると、複数の第１のビア導体３１Ｂは、４行×３列の２次元正方格子の格子点に配置されている。格子点間隔は、第１のビア導体群３０Ｆと同一である。
【００６７】
図１２の例では、第１のビア導体３１Ｂの断面形状が、楕円の例を図示している。第１のビア導体群３０ＦＢに含まれる２０本の第１のビア導体３１Ｂのうち、図面左上に配置されている第１のビア導体３１ａＢに注目して、隣接する第１のビア導体３１Ｂとの距離について説明する。第１のビア導体３１ａＢの外周と、第１のビア導体３１ａＢとＹ軸マイナス方向に隣接するビア導体３１ｂＢの外周との距離Ｌ１は、格子点間隔Ｌａ１−長径Ｄ１である。同様に、第１のビア導体３１ａＢの外周と、第１のビア導体３１ａＢとＸ軸プラス方向に隣接する第１のビア導体３１ｃＢの外周との距離Ｌ２は、格子点間隔Ｌａ２−短径Ｄ２である。また、第１のビア導体３１ａＢの外周と、第１のビア導体３１ａＢと単位格子の対角上にあり隣接する第１のビア導体３１ｄＢの外周との距離Ｌ３は、Ｌ１，Ｌ２より長い。すなわち、異なる方向に隣接する第１のビア導体３１Ｂの外周間の距離は、Ｌ１＜Ｌ２＜Ｌ３である。したがって、隣接する第１のビア導体３１Ｂの外周間の距離であって、最も短い距離である最近接距離Ｌｎは、Ｌ１である。この例の場合にも、０．２ｍｍ≦長径＜０．５ｍｍであり、０．２５ｍｍ≦最近接距離Ｌｎ≦０．５０ｍｍにすると、セラミック基板部とビア導体との同時焼成時のセラミック基板部のクラックの発生を抑制することができる。なお、図１２の例では、第１のビア導体３１Ｂの本数が２０本の例を図示しているが、第１のビア導体３１Ｂの本数は、第１のビア導体群３０ＦＢの電気抵抗ＲがＲ＜１ｍΩになるように適宜変更可能である。なお、この例において、第１のビア導体３１Ｂの断面形状の楕円の長径Ｄ１が、請求項における直径に相当する。
【００６８】
Ｂ．変形例：
本発明は、例えば、次のような変形も可能である。
【００６９】
（１）  上記実施形態において、パワー半導体素子２００と、出力端子間に配置される主電流経路形成部２０を備える配線基板１００を例示したが、主電流経路形成部２０は、パワー半導体素子２００に対する主電流経路を形成すればよい。例えば、２つのパワー半導体素子間の主電流経路を形成する主電流経路形成部を備える配線基板として構成してもよい。
【００７０】
（２）  上記実施形態において、１つのパワー半導体素子２００に対する１つの主電流経路形成部２０と、主電流経路形成部２０を流れる電流の電流値を計測するためのロゴスキーコイル７０を１つ備える配線基板を例示したが、複数のパワー半導体素子に対する複数の主電流経路形成部を備える構成にしてもよい。主電流経路形成部を複数備える場合に、主電流経路形成部を流れる電流の電流値を計測するためのロゴスキーコイルを複数備える構成にしてもよい。
【００７１】
（３）  上記実施形態では、配線基板１００が第１のビア導体群３０Ｆと第２のビア導体群３０Ｓとを備える例を示したが、第２のビア導体群３０Ｓを備えない構成にしてもよい。その場合、例えば、第２の配線部５０にパワー半導体素子２００が接合され、第１の配線部４０が外部端子と接続されてもよい。
【００７２】
（４）  上記実施形態では、配線基板１００として、４層から成る積層基板（多層基板）を例示したが、５層以上の層を有する積層基板であってもよい。
【００７３】
（５）  ロゴスキーコイル７０は、少なくとも一部がセラミック基板部１０に埋設されていればよい。例えば、第１コイル要素７２がセラミック基板部１０の表面１１に形成されてもよいし、第２コイル要素７６がセラミック基板部１０の裏面１９に形成されてもよい。
【００７４】
（６）  セラミック基板部１０、第１のビア導体３１、および第２のビア導体３２を形成する材料は、上記実施形態に限定されない。セラミック基板部１０を形成する材料の熱膨張係数がビア導体３１，３２を形成する材料の焼成収縮率や焼結開始温度が異なる（例えば、焼成収縮率の差が、１〜３％、焼結開始温度の差が２００℃）場合に、ビア導体の直径（または長径）Ｄを、０．２ｍｍ≦Ｄ＜０．５ｍｍとし、複数のビア導体間の最近接距離Ｌｎを、０．２５ｍｍ≦Ｌｎ≦０．５０ｍｍとすると、同時焼成時のクラックを抑制することができる。
【００７５】
（７）第１のビア導体群３０Ｆの最外周に位置する複数の第１ビア導体を結んだ仮想線により形成された仮想図形Ｖの形状は、長方形に限定されず、正方形、平行四辺形等他の矩形（角丸を含む）、円形（楕円，オーバル形状を含む）等、種々の形状に変更可能である。また、仮想図形Ｖの面積は、上記実施形態に限定されない。但し、３０ｍｍ２以下にすると、第１のビア導体群を取囲むロゴスキーコイルの大きさを小さくすることができ、配線基板を小型化することができる。
【００７６】
（８）第１のビア導体群３０Ｆを構成する第１のビア導体３１の配置は上記実施形態に限定されない。例えば、斜方格子、平行体格子の格子点、等間隔の同心円状等に配置されてもよい。
【００７７】
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００７８】
１０，１０Ｔ…セラミック基板部
１１…表面
１２…第１基板層
１４…第２基板層
１６…第３基板層
１８…第４基板層
１９…裏面
２０…主電流経路形成部
２１…第１の貫通孔
２２…第２の貫通孔
３０Ｆ，３０ＦＡ，３０ＦＢ…第１のビア導体群
３０Ｓ…第２のビア導体群
３０Ｔ…ビア導体群
３１，３１Ｂ…第１のビア導体
３１Ｔ…ビア導体
３２…第２のビア導体
４０…第１の配線部，４０Ｔ…第１の配線部
５０…第２の配線部，５０Ｔ…第２の配線部
６０…第３の配線部
７０…ロゴスキーコイル
７１…コイル部
７２…第１コイル要素
７４…第３のビア導体
７６…第２コイル要素
７６Ｐ…第２コイル要素
７８…戻り線
８２…計測端子
８４…計測端子
８６…端子接続部
８８…端子接続部
１００…配線基板
２００…パワー半導体素子
２０１…カソード電極
２１０…接合材
３００…放熱基板
３０２…導通パッド
３０４…導通パッド
３０６…導通ブロック
３１１，３１１Ｂ…第１のビア導体
３１２，３１４，３１６，３１８，３２２，３２４，３２６，３２８，７４４，７４４Ｐ，７４６，８６２，８６４，８６６，８８２，８８４…ビア導体
１０００…半導体モジュール
ＭＴ…ミリオームテスター
Ｐ１，Ｐ２…電流印加プローブ
Ｒ…電気抵抗
ＴＰ…テストピース
Ｖ…仮想図形
【図１】
2017157693.tif 000008
【図２】
2017157693.tif 000009
【図３】
2017157693.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
2017157693.tif 000014
【図８】
2017157693.tif 000015
【図９】
2017157693.tif 000016
【図１０】
2017157693.tif 000017
【図１１】
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【図１２】
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