(57)【要約】      （修正有）【課題】差動対と電圧の対応関係によるセトリングタイムのばらつきを低減することができるデジタルアナログ変換回路を提供する。【解決手段】デジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し電圧を出力するセレクタ部１０２Ｄ及びセレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部１０２Ｆを備え、デジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御され、デジタル信号に応じた電圧が出力されるデジタルアナログ変換回路１０２０である。デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力のデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される。【選択図】図４
2017005408.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
デジタルアナログ変換回路であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
デジタルアナログ変換回路。
【請求項２】
複数の差動対は、同じ相互コンダクタンス特性の差動対から成る、
請求項１に記載のデジタルアナログ変換回路。
【請求項３】
複数の差動対は、相互コンダクタンス特性に重み付けがされている差動対から成る、
請求項１に記載のデジタルアナログ変換回路。
【請求項４】
差動増幅部は、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対、第２差動対、第３差動対、及び、第４差動対を備えており、
セレクタ部の出力電圧と差動増幅部の各差動対の入力とのセトリングタイムが短い対応関係は、セレクタ部が選択した２つのノードのうち一方の電圧を第４差動対の入力とし、他方の電圧を第１差動対、第２差動対、及び、第３差動対の入力とする対応関係である、
請求項３に記載のデジタルアナログ変換回路。
【請求項５】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間は、所定の一定の長さに設定されている、
請求項１に記載のデジタルアナログ変換回路。
【請求項６】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間の長さは、入力されるデジタル信号の下位側のビット情報に応じて制御される、
請求項１に記載のデジタルアナログ変換回路。
【請求項７】
表示パネルを駆動するために用いられるデータドライバであって、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
データドライバ。
【請求項８】
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
表示装置。
【請求項９】
表示装置を備えた電子機器であって、
表示装置は、
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
電子機器。
【請求項１０】
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
デジタルアナログ変換回路の駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
デジタルアナログ変換回路の駆動方法。
【請求項１１】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、所定の一定の長さに設定されている、
請求項１０に記載のデジタルアナログ変換回路の駆動方法。
【請求項１２】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間の長さを、入力されるデジタル信号の下位側のビット情報に応じて制御する、
請求項１０に記載のデジタルアナログ変換回路の駆動方法。
【請求項１３】
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
表示パネル用のデータドライバの駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
データドライバの駆動方法。
【請求項１４】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、表示パネルにおける走査期間に対して一定の割合を占めるように設定されている、
請求項１３に記載のデータドライバの駆動方法。
【請求項１５】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間が表示パネルにおける走査期間に対して占める割合を、入力されるデジタル信号の下位側のビット情報に応じて制御する、
請求項１３に記載のデータドライバの駆動方法。
【請求項１６】
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
表示装置の駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
表示装置の駆動方法。
【請求項１７】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、表示パネルにおける走査期間に対して一定の割合を占めるように設定されている、
請求項１６に記載の表示装置の駆動方法。
【請求項１８】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間が表示パネルにおける走査期間に対して占める割合を、入力されるデジタル信号の下位側のビット情報に応じて制御する、
請求項１６に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デジタルアナログ変換回路、データドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法、データドライバの駆動方法、及び、表示装置の駆動方法に関する。
【背景技術】
【０００２】
エレクトロルミネッセンス表示パネルや液晶表示パネルといった表示パネルを備えた表示装置にあっては、画像を表示するために、画像の階調に応じた電圧を発生するデジタルアナログ変換回路が用いられる。例えば、ラダー抵抗（ガンマ抵抗）などから成る分圧回路によって分圧した電圧の中から、階調信号の値に応じた電圧を適宜選択して出力するといった構成のデジタルアナログ変換回路が知られている。
【０００３】
しかしながら、このような構成のデジタルアナログ変換回路にあっては、階調数に応じて分圧回路の規模が大きくなり、また、分圧回路から電圧を引き出す配線の数も増加する。従って、階調数が大きく成るほど、回路規模が大きくなる。
【０００４】
そこで、例えば、米国特許第６２４６３５１号明細書（特許文献１）等に開示されているように、階調値の上位側のビット情報に基づいて分圧回路から複数の電圧を選択し、選択した電圧と階調値の下位側のビット情報とに基づいて、差動増幅部を構成する複数の差動対を駆動することで、階調値に応じた電圧を出力するといったデジタルアナログ変換回路が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６２４６３５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
階調値の上位側のビット情報に基づいて選択した複数の電圧と階調値の下位側のビット情報とに基づいて複数の差動対を駆動する構成の回路にあっては、階調値の下位側のビット情報に基づいて、各差動対に入力する電圧の対応関係を変えるといった動作を行う。このため、差動対と入力電圧の対応関係によってセトリングタイム（整定時間）が影響を受け、結果として、セトリングタイムがばらつく。よって、このような変換回路を表示装置の駆動に用いると、セトリングタイムのばらつきによって表示装置の画像に影響を及ぼすといったことが考えられる。
【０００７】
従って、本開示の目的は、差動対と電圧の対応関係によるセトリングタイムのばらつきを低減することができる、デジタルアナログ変換回路、係るデジタルアナログ変換回路を用いたデータドライバ、係るデータドライバを備えた表示装置、及び、係る表示装置を備えた電子機器、並びに、デジタルアナログ変換回路の駆動方法、データドライバの駆動方法、及び、表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本開示の第１の態様に係るデジタルアナログ変換回路は、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
デジタルアナログ変換回路であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
デジタルアナログ変換回路である。
【０００９】
上記の目的を達成するための本開示の第１の態様に係るデータドライバは、
表示パネルを駆動するために用いられるデータドライバであって、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
データドライバである。
【００１０】
上記の目的を達成するための本開示の第１の態様に係る表示装置は、
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
表示装置である。
【００１１】
上記の目的を達成するための本開示の第１の態様に係る電子機器は、
表示装置を備えた電子機器であって、
表示装置は、
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
電子機器である。
【００１２】
上記の目的を達成するための本開示の第１の態様に係るデジタルアナログ変換回路の駆動方法は、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
デジタルアナログ変換回路の駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
デジタルアナログ変換回路の駆動方法である。
【００１３】
上記の目的を達成するための本開示の第１の態様に係るデータドライバの駆動方法は、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
表示パネル用のデータドライバの駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
データドライバの駆動方法である。
【００１４】
上記の目的を達成するための本開示の第１の態様に係る表示装置の駆動方法は、
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
表示装置の駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
表示装置の駆動方法である。
【発明の効果】
【００１５】
本開示の第１の態様に係るデジタルアナログ変換回路、データドライバ、表示装置、及び、電子機器によれば、デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される。これによって、セトリングタイムのばらつきが低減される。また、本開示に記載された効果は例示であって限定されるものではなく、また、付加的な効果があってもよい。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係る表示装置の概念図である。
【図２】図２は、図１に示す表示素子とは異なる構成の表示素子を備えた表示装置の概念図である。
【図３】図３は、図２に示す表示素子の模式的な一部断面図である。
【図４】図４は、第１の実施形態に係るデータドライバにおいて、第ｎ番目のデータ線の駆動に関与する部分を構成するデジタルアナログ変換回路の構成を説明するための模式的な回路図である。
【図５】図５は、第ｎ番目のデータ線の駆動に関与する部分を構成する参考例のデジタルアナログ変換回路の構成を説明するための模式的な回路図である。
【図６】図６Ａは、参考例のデジタルアナログ変換回路において、入力信号の下位３ビットと各差動対に入力される電圧との関係を説明するための表である。図６Ｂは、図６Ａに示す関係において、セトリングタイムが最も長くなる関係を示す。図６Ｃは、図６Ａに示す関係において、セトリングタイムが最も短くなる関係を示す。
【図７】図７は、参考例のデジタルアナログ変換回路を用いたデータドライバにおける、階調値とセトリングタイムとの関係を示す模式的なグラフである。
【図８】図８は、第１の実施形態に係る下位階調制御回路の動作を説明するための図である。
【図９】図９は、第ｍ行の走査期間と、第（ｍ＋１）行の走査期間におけるデータドライバの動作などを説明するための模式的なグラフである。
【図１０】図１０は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図１０Ａにその正面図を示し、図１０Ｂにその背面図を示す。
【図１１】図１１は、ヘッドマウントディスプレイの外観図である。
【図１２】図１２は、シースルーヘッドマウントディスプレイの外観図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係るデジタルアナログ変換回路、データドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法、データドライバの駆動方法、及び、表示装置の駆動方法、全般に関する説明
２．第１の実施形態
３．電子機器の説明、その他
【００１８】
［本開示に係るデジタルアナログ変換回路、データドライバ、表示装置、及び、電子機器、並びに、デジタルアナログ変換回路の駆動方法、データドライバの駆動方法、及び、表示装置の駆動方法、全般に関する説明］
本開示の第１の態様に係るデジタルアナログ変換回路、データドライバ、表示装置、及び、電子機器において、差動増幅部の複数の差動対は、同じ相互コンダクタンス特性の差動対から成る構成とすることができるし、あるいは又、相互コンダクタンス特性に重み付けがされている差動対から成る構成とすることができる。本開示の第１の態様に係るデジタルアナログ変換回路の駆動方法、データドライバの駆動方法、表示装置の駆動方法において用いられる差動増幅部の複数の差動対についても同様である。
【００１９】
この場合において、
差動増幅部は、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対、第２差動対、第３差動対、及び、第４差動対を備えており、
セレクタ部の出力電圧と差動増幅部の各差動対の入力とのセトリングタイムが短い対応関係は、セレクタ部が選択した２つのノードのうち一方の電圧を第４差動対の入力とし、他方の電圧を第１差動対、第２差動対、及び、第３差動対の入力とする対応関係である、
構成とすることができる。
【００２０】
上述した各種の好ましい構成を含む本開示の第１の態様に係るデジタルアナログ変換回路において、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間は、所定の一定の長さに設定されている構成とすることができるし、あるいは又、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間の長さは、入力されるデジタル信号の下位側のビット情報に応じて制御される構成とすることができる。同様に、本開示の第１の態様に係るデジタルアナログ変換回路の駆動方法にあっては、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、所定の一定の長さに設定されている構成とすることができるし、あるいは又、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間の長さを、入力されるデジタル信号の下位側のビット情報に応じて制御する構成とすることができる。
【００２１】
本開示の第１の態様に係るデータドライバの駆動方法にあっては、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、表示パネルにおける走査期間に対して一定の割合を占めるように設定されている構成とすることができるし、あるいは又、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間が表示パネルにおける走査期間に対して占める割合を、入力されるデジタル信号の下位側のビット情報に応じて制御する構成とすることができる。本開示の第１の態様に係る表示装置の駆動方法においても同様である。
【００２２】
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムが短いものであるかどうかは、基本的には、各差動対を駆動する際の負担が相対的に小さいものであるか否かで決定される。従って、基本的には、差動増幅部の回路構成に基づいて定まるが、実機などを用いた評価で妥当性を適宜確認すればよい。
【００２３】
以下、本開示の第１の態様に係るデジタルアナログ変換回路、データドライバ、表示装置、及び、電子機器、ならびに、第１の態様に係るデジタルアナログ変換回路の駆動方法、データドライバの駆動方法、及び、表示装置の駆動方法を、単に、本開示と呼ぶ場合がある。
【００２４】
デジタルアナログ変換回路やデータドライバは、各構成部分が集積され一体となった構成であってもよいし、適宜別体として構成されていてもよい。これらは、周知の回路素子を用いて構成することができる。例えば、分圧回路は、抵抗などを用いて構成することができるし、セレクタ部は、論理回路などから構成することができる。後述する図１に示す分配部についても同様である。また、作動増幅回路は、トランジスタやオペアンプなどを用いて構成することができる。尚、図１に示す走査部や電源部、図４に示す入力信号処理部や下位階調制御部についても、周知の回路素子を用いて構成することができる。
【００２５】
本開示の表示装置に用いられる表示パネルとして、液晶表示パネルやエレクトロルミネッセンス表示パネルなどといった、周知の表示パネルを例示することができる。表示パネルの構成は、表示装置としての動作に支障がない限り、特に限定するものではない。
【００２６】
表示パネルは、所謂モノクロ表示の構成であってもよいし、カラー表示の構成であってもよい。カラー表示の構成とする場合には、１つの画素は複数の副画素から成る構成、具体的には、１つの画素は、赤色発光副画素、緑色発光副画素、及び、青色発光副画素の３つの副画素から成る構成とすることができる。更には、これらの３種の副画素に更に１種類あるいは複数種類の副画素を加えた１組（例えば、輝度向上のために白色光を発光する副画素を加えた１組、色再現範囲を拡大するために補色を発光する副画素を加えた１組、色再現範囲を拡大するためにイエローを発光する副画素を加えた１組、色再現範囲を拡大するためにイエロー及びシアンを発光する副画素を加えた１組）から構成することもできる。
【００２７】
表示パネルの画素（ピクセル）の値として、Ｕ−ＸＧＡ（１６００，１２００）、ＨＤ−ＴＶ（１９２０，１０８０）、Ｑ−ＸＧＡ（２０４８，１５３６）の他、（３８４０，２１６０）、（７６８０，４３２０）等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。
【００２８】
本明細書における各種の条件は、数学的に厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００２９】
以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。縦軸においても同様である。また、タイミングチャートにおける波形の形状も模式的なものである。
【００３０】
［第１の実施形態］
第１の実施形態は、本開示の第１の態様に係る、デジタルアナログ変換回路、データドライバ、及び、表示装置、並びに、デジタルアナログ変換回路の駆動方法、データドライバの駆動方法、及び、表示装置の駆動方法に関する。
【００３１】
図１は、第１の実施形態に係る表示装置の概念図である。表示装置１は、電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子３が、行方向（図１においてＸ方向）に延びる走査線ＳＣＬと列方向（図１においてＹ方向）に延びるデータ線ＤＴＬとに接続された状態で２次元マトリクス状に配列された表示パネル２、及び、データ線ＤＴＬに電圧を印加するデータドライバ１０２を備えている。走査線ＳＣＬには、走査部１０１から走査信号が供給される。表示素子３を構成する発光部は、例えば有機エレクトロルミネッセンス発光部から成る。尚、図示の都合上、図１においては、１つの表示素子３、より具体的には、後述する第（ｎ，ｍ）番目の表示素子３についての結線関係を示した。後述する図２においても同様である。
【００３２】
表示パネル２は、更に、行方向に並ぶ表示素子３に接続される給電線ＰＳ１と、全ての表示素子３に共通に接続される共通給電線ＰＳ２を備えている。給電線ＰＳ１には、電源部１００から所定の駆動電圧が供給される。共通給電線ＰＳ２には、共通の電圧（例えば接地電位）が供給される。
【００３３】
図１では図示されていないが、表示パネル２が画像を表示する領域（表示領域）は、行方向にＮ個、列方向にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列された表示素子３から構成されている。表示領域における表示素子３の行数はＭであり、各行を構成する表示素子３の数はＮである。
【００３４】
また、走査線ＳＣＬ及び給電線ＰＳ１の本数はそれぞれＭ本である。第ｍ行目（但し、ｍ＝１，２・・・，Ｍ）の表示素子３は、第ｍ番目の走査線ＳＣＬm及び第ｍ番目の給電線ＰＳ１mに接続されており、１つの表示素子行を構成する。尚、図１では、給電線ＰＳ１mのみが示されている。
【００３５】
また、データ線ＤＴＬの本数はＮ本である。第ｎ列目（但し、ｎ＝１，２・・・，Ｎ）の表示素子３は、第ｎ番目のデータ線ＤＴＬnに接続されている。尚、図１では、データ線ＤＴＬnのみが示されている。
【００３６】
表示装置１は、例えばモノクロ表示の表示装置であり、１つの表示素子３が１つの画素を構成する。走査部１０１からの走査信号によって、表示装置１は行単位で線順次走査される。第ｍ行、第ｎ列目に位置する表示素子３を、以下、第（ｎ，ｍ）番目の表示素子３あるいは第（ｎ，ｍ）番目の画素と呼ぶ。
【００３７】
表示装置１にあっては、第ｍ行目に配列されたＮ個の画素のそれぞれを構成する表示素子３が同時に駆動される。換言すれば、行方向に沿って配されたＮ個の表示素子３にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。表示装置１の表示フレームレートをＦＲ（回／秒）と表せば、表示装置１を行単位で線順次走査するときの１行当たりの走査期間（いわゆる水平走査期間）は、（１／ＦＲ）×（１／Ｍ）秒未満である。
【００３８】
表示装置１のデータドライバ１０２には、例えば図示せぬ装置から、表示すべき画像に応じた階調を表すデジタル信号ＤSigが入力される。入力されるデジタル信号ＤSigのうち、第（ｎ，ｍ）番目の表示素子３に対応するデジタル信号をＤSig(n,m)と表す場合がある。
【００３９】
説明の都合上、デジタル信号ＤSig(n,m)の階調ビット数は１２ビットであるとする。階調値は、表示すべき画像の輝度に応じて、０ないし４０９５のいずれかの値となる。ここでは、階調値が大きいほど表示すべき画像の輝度が高いものとする。尚、上述の階調ビット数は例示に過ぎない。８ビット、１６ビットおよび２４ビットなどといった階調ビット数とした構成であってもよい。
【００４０】
表示素子３は、電流駆動型の発光部ＥＬＰ、書込みトランジスタＴＲW、駆動トランジスタＴＲD、及び、容量部Ｃ1を少なくとも備えており、駆動トランジスタＴＲDのソース／ドレイン領域を介して発光部ＥＬＰに電流が流れると発光する。これらのトランジスタは、例えば、ガラスなどの基板上に形成された半導体薄膜から構成されていてもよいし、シリコン半導体基板上に設けられていてもよい。各トランジスタは、ｎチャネル型の電界効果トランジスタから構成されている。
【００４１】
容量部Ｃ1は、駆動トランジスタＴＲDのソース領域に対するゲート電極の電圧（所謂ゲート−ソース間電圧）を保持するために用いられる。表示素子３の発光状態においては、駆動トランジスタＴＲDの一方のソース／ドレイン領域（図１において給電線ＰＳ１に接続されている側）はドレイン領域として働き、他方のソース／ドレイン領域（発光部ＥＬＰの一端、具体的には、アノード電極に接続されている側）はソース領域として働く。容量部Ｃ1を構成する一方の電極と他方の電極は、それぞれ、駆動トランジスタＴＲDの他方のソース／ドレイン領域とゲート電極に接続されている。
【００４２】
書込みトランジスタＴＲWは、走査線ＳＣＬに接続されたゲート電極と、データ線ＤＴＬに接続された一方のソース／ドレイン領域と、駆動トランジスタＴＲDのゲート電極に接続された他方のソース／ドレイン領域とを有する。
【００４３】
駆動トランジスタＴＲDのゲート電極は、書込みトランジスタＴＲWの他方のソース／ドレイン領域と容量部Ｃ1の他方の電極とに接続されており、駆動トランジスタＴＲDの他方のソース／ドレイン領域は、容量部Ｃ1の一方の電極と発光部ＥＬＰのアノード電極とに接続されている。
【００４４】
発光部ＥＬＰの他端（具体的には、カソード電極）は、共通給電線ＰＳ２に接続されている。共通給電線ＰＳ２には所定のカソード電圧ＶCatが供給される。尚、発光部ＥＬＰの容量を符号ＣELで表す。
【００４５】
データドライバ１０２からデータ線ＤＴＬに、表示すべき画像の輝度に応じた電圧が供給された状態で、走査部１０１からの走査信号により書込みトランジスタＴＲWが導通状態とされると、容量部Ｃ1に表示すべき画像の輝度に応じた電圧が書き込まれる。書込みトランジスタＴＲWが非導通状態とされた後、容量部Ｃ1に保持された電圧に応じて駆動トランジスタＴＲDに電流が流れ、発光部ＥＬＰが発光する。
【００４６】
表示装置を構成する表示素子は、図１に示す構成に限るものではない。別の構成の表示素子を備えた例について説明する。
【００４７】
図２は、図１に示す表示素子とは異なる構成の表示素子を備えた表示装置の概念図である。図３は、図２に示す表示素子の模式的な一部断面図である。
【００４８】
図２に示す表示装置１’を構成する表示素子３’は、電流駆動型の発光部ＥＬＰ、書込みトランジスタＴＲW、駆動トランジスタＴＲD、及び、容量部Ｃ1に加えて、第１発光制御トランジスタＴＲEL1、第２発光制御トランジスタＴＲEL2、及び、補助容量部Ｃ2を備えている。これらのトランジスタは、例えば、シリコン半導体基板上に設けられている。各トランジスタは、ｐチャネル型の電界効果トランジスタから構成されている。
【００４９】
表示装置１’にあっては、走査線ＳＣＬ、データ線ＤＴＬに加えて、第１発光制御線ＣＬ１、第２発光制御線ＣＬ２を備えている。これらは、発光制御部１０３に接続されている。
【００５０】
また、表示装置１’にあっては、図１に示す給電線ＰＳ１に代えて、第１給電線ＰＳ１Ａ、第２給電線ＰＳ１Ｂを備えている。第１給電線ＰＳ１Ａは第１電源部１００Ａに接続され、第２給電線ＰＳ１Ｂは第２電源部１００Ｂに接続されている。
【００５１】
表示素子３’にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域２３は、第１発光制御トランジスタＴＲEL1の他方のソース／ドレイン領域３７に接続されており、他方のソース／ドレイン領域２４は、発光部ＥＬＰに接続されており、ゲート電極２１は、書込みトランジスタＴＲWの他方のソース／ドレイン領域３４に接続され、且つ、容量部Ｃ1の他端４２に接続されている。
【００５２】
また、書込みトランジスタＴＲWにあっては、一方のソース／ドレイン領域３３は、データ線ＤＴＬに接続されており、ゲート電極３１は、走査線ＳＣＬに接続されている。
【００５３】
第１発光制御トランジスタＴＲEL1にあっては、一方のソース／ドレイン領域３６は、第１給電線ＰＳ１Ａに接続されており、ゲート電極３５は、第１発光制御線ＣＬ１に接続されている。
【００５４】
容量部Ｃ1の一端４１は、補助容量部Ｃ2を介して第２給電線ＰＳ１Ｂに接続されており、且つ、駆動トランジスタＴＲDの一方のソース／ドレイン領域２３及び第１発光制御トランジスタＴＲEL1の他方のソース／ドレイン領域３７に接続されている。
【００５５】
第２発光制御トランジスタＴＲEL2のゲート電極は、第２発光制御線ＣＬ２に接続されており、一方のソース／ドレイン領域は、駆動トランジスタＴＲDの他方のソース／ドレイン領域（ドレイン領域２４）に接続されており、他方のソース／ドレイン領域は電位ＶSSとされている。
【００５６】
図３に示すように、駆動トランジスタＴＲD、書込みトランジスタＴＲW、及び、第１発光制御トランジスタＴＲEL1は、それぞれ、ｐ型シリコン半導体基板１０に形成されたｎ型ウエル内に設けられている。即ち、これらのトランジスタは、ｐチャネル型ＭＯＳＦＥＴから成る。駆動トランジスタＴＲDは第１ウエル１１内に設けられており、書込みトランジスタＴＲWは第２ウエル１２内に設けられており、第１発光制御トランジスタＴＲEL1は第３ウエル（図示せず）、第２発光制御トランジスタＴＲEL2は第４ウエル（図示せず）に設けられている。
【００５７】
そして、駆動トランジスタＴＲDの一方のソース／ドレイン領域２３と、駆動トランジスタＴＲDが形成されたｎ型ウエル（第１ウエル１１）とは、電気的に接続されている。具体的には、図３に示すように、第１ウエル１１の表面領域に、ｎ+を有する接続領域２５が設けられている。そして、接続領域２５と駆動トランジスタＴＲDの一方のソース／ドレイン領域２３とは、コンタクトホール７０及び配線等（具体的には、容量部Ｃ1の一方の電極４１）を介して電気的に接続されている。
【００５８】
容量部Ｃ1（図３には、円で囲んだ部分で示す）は、一方の電極（一端）４１、他方の電極（他端）４２、及び、これらの電極４１，４２に挟まれた誘電体層（絶縁層）４３から構成されている。
【００５９】
第２ウエル１２は、全ての表示素子３’において同じ電位とされている。具体的には、第２ウエル１２は、シリコン半導体基板１０を介して所定の電位（基板電位であり、例えば、駆動回路で使用される最も高い電位）とされている。第３ウエルも、シリコン半導体基板１０を介して所定の電位（基板電位であり、例えば、駆動回路で使用される最も高い電位）とされている。各表示素子３’を構成する駆動トランジスタＴＲD、書込みトランジスタＴＲW、第１発光制御トランジスタＴＲEL1は、素子分離領域１４によって囲まれている。
【００６０】
駆動トランジスタＴＲDにおいて、一方のソース／ドレイン領域２３は、コンタクトホール７０を介して容量部Ｃ1の一方の電極４１に接続されており、更には、発光制御トランジスタＴＲEL_Cの他方のソース／ドレイン領域３７（図３には図示せず）に接続されている。また、他方のソース／ドレイン領域２４は、別のコンタクトホール及びコンタクトパッド７１を介して発光部（有機ＥＬ発光部）ＥＬＰの第１電極５１に接続されている。ゲート電極２１は、更に別のコンタクトホール及びコンタクトパッド７２を介して容量部Ｃ1の他方の電極４２に接続されており、更に、書込みトランジスタＴＲWの他方のソース／ドレイン領域３４（実施例にあっては、具体的には、画像信号の書き込み時、ドレイン領域３４として機能するソース／ドレイン領域。以下においても同様）に接続されている。
【００６１】
更には、書込みトランジスタＴＲWにおいて、一方のソース／ドレイン領域３３は、コンタクトホール及びコンタクトパッド７３、データ線ＤＴＬを介してデータドライバ１０２に接続されている。ゲート電極３１は、別のコンタクトホール及びコンタクトパッド７４、走査線ＳＣＬを介して走査部１０１に接続されている。
【００６２】
図３において、尚、参照番号１４は素子分離領域を示し、参照番号２２，３２はゲート絶縁層を示す。コンタクトホール及びコンタクトパッド７１，７２，７３，７４は、第１の方向に延びる走査線ＳＣＬや第１給電線ＰＳ１Ａ等と短絡しないように設けられており、図３には、この状態が図示されている。
【００６３】
シリコン半導体基板１０に設けられた駆動トランジスタＴＲD、書込みトランジスタＴＲW、及び、第１発光制御トランジスタＴＲEL1（図３には図示せず）は、層間絶縁層６１によって覆われている。そして、層間絶縁層６１上に、容量部Ｃ1の一方の電極４１及び誘電体層（絶縁層）４３が形成されており、誘電体層（絶縁層）４３の上に容量部Ｃ1の他方の電極４２が形成されている。また、誘電体層（絶縁層）４３及び容量部Ｃ1の他方の電極４２の上に層間絶縁層６２が形成され、層間絶縁層６２の上に走査線ＳＣＬが形成されている。更には、層間絶縁層６２及び走査線ＳＣＬの上に層間絶縁層６３が形成され、層間絶縁層６３の上にデータ線ＤＴＬが形成されている。また、層間絶縁層６３及びデータ線ＤＴＬの上に層間絶縁層６４が形成され、層間絶縁層６４の上に第１給電線ＰＳ１Ａ、第２給電線ＰＳ１Ｂ（図３には図示せず）及び第１発光制御線ＣＬ１（図３には図示せず）が形成されている。更には、層間絶縁層６４、第１給電線ＰＳ１Ａ、第２給電線ＰＳ１Ｂ及び第１発光制御線ＣＬ１の上に層間絶縁層６５が形成され、層間絶縁層６５の上に、発光部ＥＬＰを構成する第１電極５１が形成されている。また、層間絶縁層６５及び第１電極５１の上に、第１電極５１が底部に露出した開口部を有する層間絶縁層６６が形成され、層間絶縁層６６及び第１電極５１の上に、発光部ＥＬＰを構成する正孔輸送層、発光層、電子輸送層（これらの積層構造体である有機材料層５２）、第２電極５３が形成され、第２電極５３上に絶縁層６７が形成されている。絶縁層６７の上には、図示しない接着層を介してガラス板（図示せず）が接着されている。場合によっては、有機材料層５２及び第２電極５３のパターニングは不要である。走査線ＳＣＬ、データ線ＤＴＬ、第１給電線ＰＳ１Ａ、第２給電線ＰＳ１Ｂ、第１発光制御線ＣＬ１の積層順は、上記の積層順に限定されるものではなく、本質的に任意である。第２電極５３にはカソード電圧ＶCatが供給される。
【００６４】
以上に説明した表示素子３’の製造は、周知の方法に基づき行うことができるし、表示素子３’の製造に用いる各種の材料も周知の材料とすることができる。
【００６５】
図２に示す表示素子３’の動作の概要について説明する。発光時には、書込みトランジスタＴＲW、第２発光制御トランジスタＴＲEL2は非導通状態、第１発光制御トランジスタＴＲEL1は導通状態である。容量部Ｃ1に保持された電圧に応じて駆動トランジスタＴＲDに電流が流れ、発光部ＥＬＰが発光する。
【００６６】
この状態から、第１発光制御トランジスタＴＲEL1を非導通状態とする。駆動トランジスタＴＲDが第１電源部１００Ａから切り離されるので、発光部ＥＬＰは非発光状態となる。次いで、第２発光制御トランジスタＴＲEL2を導通状態とし、発光部ＥＬＰのアノード電極５１の電位をＶSSとする。電位ＶSSは、発光部ＥＬＰの閾値電圧を超えない値に設定されている。その後、第１発光制御トランジスタＴＲEL1を導通状態とし、駆動トランジスタＴＲDを介して電流を流す。このとき、発光部ＥＬＰのアノード電位は電位ＶSSなので発光部ＥＬＰは非発光状態を保つ。従って、駆動トランジスタＴＲDを流れる電流は、第２発光制御トランジスタＴＲEL2に流れる。
【００６７】
その後、駆動トランジスタＴＲDのゲートに基準電位Ｖofsを印加する。基準電位Ｖofsは、例えば、データ線ＤＴＬから書込みトランジスタＴＲWを介して印される。駆動トランジスタＴＲDのソース領域には駆動電圧が印加され、ドレイン領域の電位は電位ＶSSである。駆動トランジスタＴＲDにおけるゲート／ソース間電圧が駆動トランジスタＴＲDの閾値電圧Ｖthよりも充分に大きくなるように基準電位Ｖofsは設定されている。
【００６８】
その後、第１発光制御トランジスタＴＲEL1を非導通状態とする。このとき、容量部Ｃ1から、駆動トランジスタＴＲDを経由して第２発光制御トランジスタＴＲEL2へと電流が流れる。駆動トランジスタＴＲDのゲートに基準電圧Ｖofsが印加されているので、駆動トランジスタＴＲDのソース電位が低下し、やがて、駆動トランジスタＴＲDがカットオフした時点で電流が流れなくなる。駆動トランジスタＴＲDがカットオフしたとき、ソース領域とゲート電極との間には、駆動トランジスタＴＲDの閾値電圧Ｖth相当の電位差が生じる。この電位差は、容量部Ｃ1に保持される。
【００６９】
次いで、データドライバ１０２からデータ線ＤＴＬに、表示すべき画像の輝度に応じた電圧が供給された状態で、導通状態の書込みトランジスタＴＲWを介して容量部Ｃ1に表示すべき画像の輝度に応じた電圧が書き込まれる。書込みトランジスタＴＲWや第２発光制御トランジスタＴＲEL2が非導通状態とされ、第１発光制御トランジスタＴＲEL1が導通状態とされると、容量部Ｃ1に保持された電圧に応じて駆動トランジスタＴＲDに電流が流れ、発光部ＥＬＰが発光する。
【００７０】
以上、第１の実施形態に係る表示装置の概要について説明した。
【００７１】
図４は、第１の実施形態に係るデータドライバにおいて、第ｎ番目のデータ線の駆動に関与する部分を構成するデジタルアナログ変換回路の構成を説明するための模式的な回路図である。
【００７２】
デジタルアナログ変換回路１０２０の構成について詳しく説明する。データドライバ１０２を構成するデジタルアナログ変換回路１０２０は、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路１０２Ｃから複数のノードを選択し、選択したノードの電圧を出力するセレクタ部１０２Ｄ、及び、
セレクタ部１０２Ｄの出力電圧が入力される複数の差動対を備えた差動増幅部１０２Ｆ、
を備えている。
【００７３】
デジタルアナログ変換回路１０２０は、更に、タイミングコントローラやバッファなどを備えた入力信号処理部１０２Ａ、テーブルなどを備えた下位階調制御部１０２Ｂ、及び、分配部１０２Ｅを備えている。
【００７４】
入力信号処理部には、表示パネルの走査に併せて、第ｍ列目の表示素子３に対応するデジタル信号ＤSig(n,1)ないしＤ(n,M)が順次入力される。
【００７５】
分圧回路１０２Ｃは、符号Ｒｏで示す抵抗素子がＰ個直列に接続されて構成されている。分圧回路の一端には高階調側の基準電圧ＶＧＡＭHが印加され、他端には低階調側の基準電圧ＶＧＡＭLが印加される。ここでは、基準電圧ＶＧＡＭH＞基準電圧ＶＧＡＭLといった高低関係であるとする。図４において、符号ＮＤ0ないしＮＤPは、分圧回路１０２Ｃのノードを示す。記載の都合上、ノードＮＤp（但し、ｐ＝０，１・・・，Ｐ）の電圧を、電圧ＮＤpと表す。尚、分圧回路１０２Ｃは、データドライバ１０２において共通の回路として設けられている。
【００７６】
図４に示す例では、電圧ＮＤ0＝基準電圧ＶＧＡＭL、電圧ＮＤp＜電圧ＮＤp+1、電圧ＮＤP＝基準電圧ＶＧＡＭHといった関係にある。
【００７７】
説明の都合上、デジタル信号ＤSig(n,m)が入力信号処理部１０２Ａに入力されているとして説明する。
【００７８】
入力信号処理部１０２Ａは、デジタル信号ＤSig(n,m)の上位側のビット情報をセレクタ部１０２Ｄに送り、下位側のビット情報を下位階調制御部１０２Ｂに送る。具体的には、１２ビットの情報のうち上位９ビットの情報をセレクタ部１０２Ｄに送り、下位３ビットの情報を下位階調制御部１０２Ｂに送る。
【００７９】
セレクタ部１０２Ｄは、入力されるデジタル信号の上位側のビット情報に応じて分圧回路１０２Ｃから複数のノードを選択し、選択したノードの電圧を出力する。
【００８０】
第１の実施形態にあっては、上位９ビットが示す値が「０」である場合、ノードＮＤ0とノードＮＤ1とが選択される。そして、出力電圧ＤＣ１としてノードＮＤ0の電圧が出力され、出力電圧ＤＣ２としてノードＮＤ1の電圧が出力される。同様に、上位９ビットが示す値が「１」である場合、ノードＮＤ1とノードＮＤ2とが選択される。そして、出力電圧ＤＣ１としてノードＮＤ1の電圧が出力され、出力電圧ＤＣ２としてノードＮＤ2の電圧が出力される。同様にして、上位９ビットが示す値が「５１１」である場合、ノードＮＤ511とノードＮＤ512とが選択され、そして、出力電圧ＤＣ１としてノードＮＤ511の電圧が出力され、出力電圧ＤＣ２としてノードＮＤ512の電圧が出力される。
【００８１】
デジタルアナログ変換回路１０２０にあっては、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部１０２Ｄの出力電圧と差動増幅部１０２Ｆの各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部１０２Ｆから出力される。
【００８２】
差動増幅部１０２Ｆは、共通のカレントミラー１０２ＦＡに、複数の同極性の差動対が接続され、各差動対を個別の電流源で駆動するといった構成である。符号ＶDDは電源電圧を示す。
【００８３】
複数の差動対は、同じ相互コンダクタンス特性の差動対から成る構成であってもよいし、相互コンダクタンス特性に重み付けがされている差動対から成る構成であってもよい。後者の構成は、階調表示のための差動対の数を前者よりも少なくすることができるといった利点を備えている。
【００８４】
図４において、差動対群１０２ＦＢは、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対ＤＰ1、第２差動対ＤＰ2、第３差動対ＤＰ3、及び、第４差動対ＤＰ4を備えている。各差動対は、電界効果トランジスタから構成されている。
【００８５】
第１差動対ＤＰ1は、トランジスタＱ1A，Ｑ1Bの対に加えてトランジスタＱ1Cから構成され、第２差動対ＤＰ2はトランジスタＱ2A，Ｑ2Bの対に加えてトランジスタＱ2Cから構成されている。同様に、第３差動対ＤＰ3はトランジスタＱ3A，Ｑ3Bの対に加えてトランジスタＱ3Cから構成され、第４差動対ＤＰ4はトランジスタＱ4A，Ｑ4Bの対に加えてトランジスタＱ4Cから構成されている。
【００８６】
符号１０２ＦＣは差動増幅部１０２Ｆの最終段を構成する増幅器である。増幅器１０２ＦＣの出力端Ｙｎは、差動対を構成するトランジスタＱ1B，Ｑ2B，Ｑ3B，Ｑ4Bのゲートと、表示パネルのデータ線ＤＴＬnに接続される。また、差動対を構成するトランジスタＱ1C，Ｑ2C，Ｑ3C，Ｑ4Cのゲートには、所定の共通の電圧Ｖbiasが印加される。
【００８７】
各差動対の入力は、差動対を構成するトランジスタＱ1A，Ｑ2A，Ｑ3A，Ｑ4Aのゲートとから構成される。各差動対における相互コンダクタンス特性の重み付けは、例えば、差動対を構成するトランジスタのサイズの重み付けをすることによって行うことができる。
【００８８】
デジタルアナログ変換回路１０２０にあっては、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部１０２Ｄの出力電圧と差動増幅部１０２Ｆの各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部１０２Ｆから出力される。
【００８９】
分配部１０２Ｅは、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部１０２Ｄの出力電圧（ＤＣ１，ＤＣ２）と差動増幅部１０２Ｆの各差動対の入力（ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４）との対応関係を制御する。
【００９０】
ここで、本開示の理解を助けるため、図４から下位階調制御部１０２Ｂを除いた参考例のデジタルアナログ変換回路について、動作と問題点とを説明する。
【００９１】
図５は、第ｎ番目のデータ線の駆動に関与する部分を構成する参考例のデジタルアナログ変換回路の構成を説明するための模式的な回路図である。
【００９２】
図５に示す構成において、セレクタ部１０２Ｄの出力電圧ＤＣ１，ＤＣ２と差動増幅部１０２Ｆの各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４との対応関係は、入力信号処理部１０２Ａから分配部１０２Ｅに送られるデジタル信号ＤSig(n,m)の下位３ビットの情報に基づいて制御される。
【００９３】
図６Ａは、参考例のデジタルアナログ変換回路において、入力信号の下位３ビットと各差動対に入力される電圧との関係を説明するための表である。
【００９４】
下位３ビットが［０００］の場合、差動増幅部１０２Ｆからの出力が最も低くなるように、セレクタ部１０２Ｄの出力電圧ＤＣ１，ＤＣ２と差動増幅部１０２Ｆの各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４を対応させればよい。具体的には、各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４の全てに出力電圧ＤＣ１を対応させる。
【００９５】
そして、下位３ビットが［００１］ないし［１１１］の場合には、順次差動増幅部１０２Ｆからの出力が順次増加するように、出力電圧ＤＣ１，ＤＣ２と差動増幅部１０２Ｆの各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４を対応させればよい。
【００９６】
以上の結果から、図５に示す例では、入力信号の下位３ビットと各差動対に入力される電圧との関係は図６Ａのように表される。
【００９７】
ここで、差動対群１０２ＦＢを駆動する際の負荷を考える。差動対群１０２ＦＢの駆動に最も負荷がかかるのは、同じ電圧で４つの差動対を駆動する場合、特に、出力電圧ＤＣ１で４つの差動対を駆動する場合である。従って、図６Ｂに示すように、下位３ビットが［０００］のときにセトリングタイムが最も長くなる。
【００９８】
一方、差動対群１０２ＦＢの駆動に負荷が最も軽くなるのは、電圧が高い出力電圧ＤＣ２を用いて相互コンダクタンス特性の重み付けが大きい第４差動対ＤＰ4を駆動し、他の駆動対を出力電圧ＤＣ１で駆動するといった場合である。従って、下位３ビットが［１００］のときにセトリングタイムが最も短くなる。
【００９９】
従って、入力信号の下位３ビット単位で、セトリングタイムには周期的な変動が生ずる。具体的には、図７に示すように、８階調周期でセトリングタイムがばらつくといった問題が生ずる。
【０１００】
そこで、図４に示す第１の実施形態にあっては、デジタル信号に応じた電圧を出力する際に、セレクタ部１０２Ｄの出力電圧と差動増幅部１０２Ｆの各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部１０２Ｄの出力電圧と差動増幅部１０２Ｆの各差動対の入力との対応関係が制御される。下位階調制御部１０２Ｂは、上述した制御を行うために用いられる。
【０１０１】
第１の実施形態において、デジタル信号ＤSig(n,m)の下位３ビットの情報は、入力信号処理部１０２Ａから下位階調制御部１０２Ｂに送られる。そして、分配部１０２Ｅの動作は、下位階調制御部１０２Ｂによって制御される。
【０１０２】
図８は、第１の実施形態に係る下位階調制御回路の動作を説明するための図である。
【０１０３】
下位階調制御部１０２Ｂは、最速の書込みを行う期間、より具体的には、セトリングタイムが最も短くなる、下位３ビット［１００］の書込みを行う期間Ｔpcgを決定し、併せて、デジタル信号ＤSig(n,m)の下位３ビットの情報に応じた、出力電圧ＤＣ１，ＤＣ２と差動増幅部１０２Ｆの各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４を対応する。後者の対応関係は、図６Ａにおいて示したものと同様である。
【０１０４】
そして、期間Ｔpcgの間、出力電圧ＤＣ１，ＤＣ２と差動増幅部１０２Ｆの各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４の対応関係が最速、より具体的には、図６Ｃとなるようにし、その後、デジタル信号ＤSig(n,m)の下位３ビットの情報に応じた、出力電圧ＤＣ１，ＤＣ２と差動増幅部１０２Ｆの各差動対の入力ＰＩＮ１，ＰＩＮ２，ＰＩＮ３，ＰＩＮ４の対応関係となるように、分配部１０２Ｅを制御する。
【０１０５】
ここで、セレクタ部１０２Ｄの出力電圧と差動増幅部１０２Ｆの各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間Ｔpcgは、所定の一定の長さに設定されている構成であってもよいし、あるいは又、その長さは入力されるデジタル信号の下位側のビット情報に応じて制御されるといった構成であってもよい。例えば、下位階調制御部１０２Ｂは、下位３ビットに対応した期間Ｔpcgの長さを納めたテーブルを参照して制御するといった構成とすることができる。
【０１０６】
あるいは又、表示装置を走査するといった観点から、期間Ｔpcgは表示パネルにおける走査期間に対して一定の割合を占めるように設定されている構成であってもよいし、あるいはまた、走査期間に対して占める割合が、入力されるデジタル信号の下位側のビット情報に応じて制御されるといった構成であってもよい。表示装置の構成にもよるが、期間Ｔpcgが走査期間に占める割合は１０％ないし５０％程度とすることが好ましい。
【０１０７】
図９は、第ｍ行の走査期間と、第（ｍ＋１）行の走査期間におけるデータドライバの動作などを説明するための模式的なグラフである。
【０１０８】
このグラフは、出力電圧ＤＣ１が電圧ＮＤp、出力電圧ＤＣ２が電圧ＮＤp+1である場合に、第ｍ行の走査期間において下位階調［１１１］の書き込みを行い、第（ｍ＋１）行の走査期間において下位階調［００１］の書き込みを行う際の動作を示す。
【０１０９】
第ｍ行の走査期間にあっては、その始期から期間Ｔpcgに亘って階調［１００］の書き込みを行い、次いで、下位階調［１１１］の書き込みを行う。破線は、期間Ｔpcgの書き込みを行わずに、走査期間全般において下位階調［１１１］の書き込みを行った場合のグラフを示す。同様に、第（ｍ＋１）行の走査期間にあっては、その始期から期間Ｔpcgに亘って階調［１００］の書き込みを行い、次いで、下位階調［００１］の書き込みを行う。破線は、期間Ｔpcgの書き込みを行わずに、走査期間全般において下位階調［００１］の書き込みを行った場合のグラフを示す。
【０１１０】
図９に示すように、デジタル信号ＤSig(n,m)に応じた電圧ＶSig(n,m)に達するまでの時間、あるいは又、デジタル信号ＤSig(n,m+1)に応じた電圧ＶSig(n,m+1)に達するまでの時間は、期間Ｔpcgに亘る書き込みを行うことにより短縮される。これによって、セトリングタイムを短縮することができるので、結果として、セトリングタイムの周期的な変動が軽減される。
【０１１１】
回路シミュレーションでの検証では、従来構成の回路においてセトリングタイムが４００〜８００［ｎＳ］の範囲でばらついていた。これに対し、本開示の構成ではセトリングタイムは４００〜４８０［ｎＳ］の範囲のばらつきに留まるといった結果が得られた。
【０１１２】
以上、第１の実施形態について説明した。
【０１１３】
上述の説明では、セレクタ部１０２Ｄは分圧回路１０２Ｃの２つのノード、より具体的には、隣接するノードＮＤpとノードＮＤp+1とを選択するとして説明したが、これは例示に過ぎない。例えば、離隔したノードを選択するといった構成も考えられる。あるいは又、分配部１０２Ｅの構成にもよるが、セレクタ部１０２Ｄが３つ以上のノードを選択するといった構成も考えられる。
【０１１４】
また、図９に示す例では、期間Ｔpcgにおいて一律に階調［１００］を書き込むとして説明したが、デジタル信号ＤSig(n,m)の下位３ビットの値に応じて、期間Ｔpcgにおいて書き込む階調を変えるといった構成であってもよい。
【０１１５】
［電子機器］
以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることができる。一例として、例えば、テレビジョンセット、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯電話機等の携帯端末装置、ビデオカメラ、ヘッドマウントディスプレイ（頭部装着型ディスプレイ）等の表示部として用いることができる。
【０１１６】
本開示の表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やフレキシブルプリントサーキット（ＦＰＣ）などが設けられていてもよい。以下に、本開示の表示装置を用いる電子機器の具体例として、デジタルスチルカメラ及びヘッドマウントディスプレイを例示する。但し、ここで例示する具体例は一例に過ぎず、これに限られるものではない。
【０１１７】
（具体例１）
図１０は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図１０Ａにその正面図を示し、図１０Ｂにその背面図を示す。レンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、例えば、カメラ本体部（カメラボディ）３１１の正面右側に交換式の撮影レンズユニット（交換レンズ）３１２を有し、正面左側に撮影者が把持するためのグリップ部３１３を有している。
【０１１８】
そして、カメラ本体部３１１の背面略中央にはモニタ３１４が設けられている。モニタ３１４の上部には、ビューファインダ（接眼窓）３１５が設けられている。撮影者は、ビューファインダ３１５を覗くことによって、撮影レンズユニット３１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。
【０１１９】
上記の構成のレンズ交換式一眼レフレックスタイプのデジタルスチルカメラにおいて、そのビューファインダ３１５として本開示の表示装置を用いることができる。すなわち、本例に係るレンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、そのビューファインダ３１５として本開示の表示装置を用いることによって作製される。
【０１２０】
（具体例２）
図１１は、ヘッドマウントディスプレイの外観図である。ヘッドマウントディスプレイは、例えば、眼鏡形の表示部４１１の両側に、使用者の頭部に装着するための耳掛け部４１２を有している。このヘッドマウントディスプレイにおいて、その表示部４１１として本開示の表示装置を用いることができる。すなわち、本例に係るヘッドマウントディスプレイは、その表示部４１１として本開示の表示装置を用いることによって作製される。
【０１２１】
（具体例３）
図１２は、シースルーヘッドマウントディスプレイの外観図である。シースルーヘッドマウントディスプレイ５１１は、本体部５１２、アーム５１３および鏡筒５１４で構成される。
【０１２２】
本体部５１２は、アーム５１３および眼鏡５００と接続される。具体的には、本体部５１２の長辺方向の端部はアーム５１３と結合され、本体部５１２の側面の一側は接続部材を介して眼鏡５００と連結される。なお、本体部５１２は、直接的に人体の頭部に装着されてもよい。
【０１２３】
本体部５１２は、シースルーヘッドマウントディスプレイ５１１の動作を制御するための制御基板や、表示部を内蔵する。アーム５１３は、本体部５１２と鏡筒５１４とを接続させ、鏡筒５１４を支える。具体的には、アーム５１３は、本体部５１２の端部および鏡筒５１４の端部とそれぞれ結合され、鏡筒５１４を固定する。また、アーム５１３は、本体部５１２から鏡筒５１４に提供される画像に係るデータを通信するための信号線を内蔵する。
【０１２４】
鏡筒５１４は、本体部５１２からアーム５１３を経由して提供される画像光を、接眼レンズを通じて、シースルーヘッドマウントディスプレイ５１１を装着するユーザの目に向かって投射する。このシースルーヘッドマウントディスプレイ５１１において、本体部５１２の表示部に、本開示の表示装置を用いることができる。
【０１２５】
［その他］
なお、本開示の技術は以下のような構成も取ることができる。
［１］
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
デジタルアナログ変換回路であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
デジタルアナログ変換回路。
［２］
複数の差動対は、同じ相互コンダクタンス特性の差動対から成る、
上記［１］に記載のデジタルアナログ変換回路。
［３］
複数の差動対は、相互コンダクタンス特性に重み付けがされている差動対から成る、
上記［１］に記載のデジタルアナログ変換回路。
［４］
差動増幅部は、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対、第２差動対、第３差動対、及び、第４差動対を備えており、
セレクタ部の出力電圧と差動増幅部の各差動対の入力とのセトリングタイムが短い対応関係は、セレクタ部が選択した２つのノードのうち一方の電圧を第４差動対の入力とし、他方の電圧を第１差動対、第２差動対、及び、第３差動対の入力とする対応関係である、
上記［３］に記載のデジタルアナログ変換回路。
［５］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間は、所定の一定の長さに設定されている、
上記［１］ないし［４］のいずれかに記載のデジタルアナログ変換回路。
［６］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間の長さは、入力されるデジタル信号の下位側のビット情報に応じて制御される、
上記［１］ないし［４］のいずれかに記載のデジタルアナログ変換回路。
［７］
表示パネルを駆動するために用いられるデータドライバであって、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
データドライバ。
［８］
複数の差動対は、同じ相互コンダクタンス特性の差動対から成る、
上記［７］に記載のデータドライバ。
［９］
複数の差動対は、相互コンダクタンス特性に重み付けがされている差動対から成る、
上記［７］に記載のデータドライバ。
［１０］
差動増幅部は、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対、第２差動対、第３差動対、及び、第４差動対を備えており、
セレクタ部の出力電圧と差動増幅部の各差動対の入力とのセトリングタイムが短い対応関係は、セレクタ部が選択した２つのノードのうち一方の電圧を第４差動対の入力とし、他方の電圧を第１差動対、第２差動対、及び、第３差動対の入力とする対応関係である、
上記［９］に記載のデータドライバ。
［１１］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間は、所定の一定の長さに設定されている、
上記［７］ないし［１０］のいずれかに記載のデータドライバ。
［１２］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間の長さは、入力されるデジタル信号の下位側のビット情報に応じて制御される、
上記［７］ないし［１０］のいずれかに記載のデータドライバ。
［１３］
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
表示装置。
［１４］
複数の差動対は、同じ相互コンダクタンス特性の差動対から成る、
上記［１３］に記載の表示装置。
［１５］
複数の差動対は、相互コンダクタンス特性に重み付けがされている差動対から成る、
上記［１３］に記載の表示装置。
［１６］
差動増幅部は、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対、第２差動対、第３差動対、及び、第４差動対を備えており、
セレクタ部の出力電圧と差動増幅部の各差動対の入力とのセトリングタイムが短い対応関係は、セレクタ部が選択した２つのノードのうち一方の電圧を第４差動対の入力とし、他方の電圧を第１差動対、第２差動対、及び、第３差動対の入力とする対応関係である、
上記［１５］に記載の表示装置。
［１７］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間は、所定の一定の長さに設定されている、
上記［１３］ないし［１６］のいずれかに記載の表示装置。
［１８］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間の長さは、入力されるデジタル信号の下位側のビット情報に応じて制御される、
上記［１３］ないし［１６］のいずれかに記載の表示装置。
［１９］
表示装置を備えた電子機器であって、
表示装置は、
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力され、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされた後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御される、
電子機器。
［２０］
複数の差動対は、同じ相互コンダクタンス特性の差動対から成る、
上記［１９］に記載の電子機器。
［２１］
複数の差動対は、相互コンダクタンス特性に重み付けがされている差動対から成る、
上記［１９］に記載の電子機器。
［２２］
差動増幅部は、相互コンダクタンス特性の重み付けが１：１：２：４の比となる、第１差動対、第２差動対、第３差動対、及び、第４差動対を備えており、
セレクタ部の出力電圧と差動増幅部の各差動対の入力とのセトリングタイムが短い対応関係は、セレクタ部が選択した２つのノードのうち一方の電圧を第４差動対の入力とし、他方の電圧を第１差動対、第２差動対、及び、第３差動対の入力とする対応関係である、
上記［２１］に記載の電子機器。
［２３］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間は、所定の一定の長さに設定されている、
上記［１９］ないし［２２］のいずれかに記載の電子機器。
［２４］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係がセトリングタイムの短い対応関係とされる期間の長さは、入力されるデジタル信号の下位側のビット情報に応じて制御される、
上記［１９］ないし［２２］のいずれかに記載の電子機器。
［２５］
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
デジタルアナログ変換回路の駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
デジタルアナログ変換回路の駆動方法。
［２６］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、所定の一定の長さに設定されている、
上記［２５］に記載のデジタルアナログ変換回路の駆動方法。
［２７］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間の長さを、入力されるデジタル信号の下位側のビット情報に応じて制御する、
上記［２５］に記載のデジタルアナログ変換回路の駆動方法。
［２８］
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
表示パネル用のデータドライバの駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
データドライバの駆動方法。
［２９］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、表示パネルにおける走査期間に対して一定の割合を占めるように設定されている、
上記［２８］に記載のデータドライバの駆動方法。
［３０］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間が表示パネルにおける走査期間に対して占める割合を、入力されるデジタル信号の下位側のビット情報に応じて制御する、
上記［２８］に記載のデータドライバの駆動方法。
［３１］
表示パネル、及び、
表示パネルを駆動するために用いられるデータドライバ、
を含んでおり、
データドライバは、
入力されるデジタル信号の上位側のビット情報に応じて分圧回路から複数のノードを選択し、選択したノードの電圧を出力するセレクタ部、及び、
セレクタ部の出力電圧が入力される複数の差動対を備えた差動増幅部、
を備えており、
入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係が制御されることによって、デジタル信号に応じた電圧が差動増幅部から出力される、
表示装置の駆動方法であって、
デジタル信号に応じた電圧を出力する際に、セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とした後、入力されるデジタル信号の下位側のビット情報に応じてセレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係を制御する、
表示装置の駆動方法。
［３２］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間は、表示パネルにおける走査期間に対して一定の割合を占めるように設定されている、
上記［３１］に記載の表示装置の駆動方法。
［３３］
セレクタ部の出力電圧と差動増幅部の各差動対の入力との対応関係をセトリングタイムが短い対応関係とする期間が表示パネルにおける走査期間に対して占める割合を、入力されるデジタル信号の下位側のビット情報に応じて制御する、
上記［３１］に記載の表示装置の駆動方法。
【符号の説明】
【０１２６】
１，１’・・・表示装置、２・・・表示パネル、３，３’・・・表示素子、１０・・・半導体基板、１１・・・第１ウエル、１２・・・第２ウエル、１３・・・素子分離領域、２１・・・駆動トランジスタのゲート電極、２２・・・駆動トランジスタのゲート絶縁層、２３・・・駆動トランジスタの一方のソース／ドレイン領域、２４・・・駆動トランジスタの他方のソース／ドレイン領域、２５・・・接続領域、２６・・・導電材料層、２８，３８・・・ゲートサイドウオール、３１・・・書込みトランジスタのゲート電極、３２・・・書込みトランジスタのゲート絶縁層、３３・・・書込みトランジスタの一方のソース／ドレイン領域、３４・・・書込みトランジスタの他方のソース／ドレイン領域、３５・・・発光制御トランジスタのゲート電極、３６・・・発光制御トランジスタの一方のソース／ドレイン領域、３７・・・発光制御トランジスタの他方のソース／ドレイン領域、４１・・・容量部を構成する一方の電極、４２・・・容量部を構成する他方の電極、４３・・・容量部を構成する誘電体層（絶縁層）、５１・・・発光部の第１電極、５２・・・有機材料層、５３・・・発光部の第２電極、６１，６２，６３，６４，６５，６６，６７・・・絶縁層あるいは層間絶縁層、７０・・・コンタクトホール、７１，７２，７３，７４・・・コンタクトホール及びコンタクトパッド、１００・・・電源部、１００Ａ・・・第１電源部、１００Ｂ・・・第２電源部、１０１・・・走査部、１０２・・・データドライバ、１０３・・・発光制御部、ＴＲW・・・書込みトランジスタ、ＴＲD・・・駆動トランジスタ、ＴＲEL1・・・第１発光制御トランジスタ、ＴＲEL2・・・第２発光制御トランジスタ、Ｃ1・・・容量部、Ｃ2・・・補助容量部、ＥＬＰ・・・有機エレクトロルミネッセンス発光部、ＣEL・・・発光部ＥＬＰの容量、ＳＣＬ・・・走査線、ＤＴＬ・・・データ線、ＰＳ１・・・給電線、ＰＳ１Ａ・・・第１給電線、ＰＳ１Ｂ・・・第２給電線、ＰＳ２・・・共通給電線、ＣＬ１・・・第１発光制御線、ＣＬ２・・・第２発光制御線、１０２０・・・デジタルアナログ変換回路、１０２Ａ・・・入力信号処理部、１０２Ｂ・・・下位階調制御部、１０２Ｃ・・・分圧回路、１０２Ｄ・・・セレクタ部、１０２Ｅ・・・分配部、１０２Ｆ・・・差動増幅部、１０２ＦＡ・・・カレントミラー回路、１０２ＦＢ・・・４個の差動対から成る差動入力部、１０２ＦＣ・・・出力アンプ、ＶDD・・・電源電圧、ＶSS・・・電位、ＶＧＡＭL・・・低階調側の基準電圧、ＶＧＡＭH・・・高階調側の基準電圧、Ｒｏ・・・抵抗素子、ＤＣ0ないしＤＣP・・・ノード電圧、ＤＣ１，ＤＣ２・・・セレクタ部の出力電圧、ＤＰ1・・・第１差動対、ＤＰ2・・・第２差動対、ＤＰ3・・・第３差動対、ＤＰ4・・・第４差動対、Ｑ1A，Ｑ1B，Ｑ1C・・・第１差動対を構成するトランジスタ、Ｑ2A，Ｑ2B，Ｑ2C・・・第２差動対を構成するトランジスタ、Ｑ3A，Ｑ3B，Ｑ3C・・・第３差動対を構成するトランジスタ、Ｑ4A，Ｑ4B，Ｑ4C・・・第４差動対を構成するトランジスタ、３１１・・・カメラ本体部、３１２・・・撮影レンズユニット、３１３・・・グリップ部、３１４・・・モニタ、３１５・・・ビューファインダ、５００・・・眼鏡、５１１・・・シースルーヘッドマウントディスプレイ、５１２・・・本体部、５１３・・・アーム、５１４・・・鏡筒
【図１】
2017005408.tif 000003
【図２】
2017005408.tif 000004
【図３】
2017005408.tif 000005
【図４】
2017005408.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2017005408.tif 000010
【図９】
2017005408.tif 000011
【図１０】
2017005408.tif 000012
【図１１】
2017005408.tif 000013
【図１２】
2017005408.tif 000014