(57)【要約】【課題】半導体デバイスの特性の向上を図る。【解決手段】本実施形態の半導体デバイスは、絶縁層８１上に配置され、第１の部分１００を有するポリシリコン層８０と、第１の部分１００の第１の面上に配置されたゲート絶縁層２１と、ゲート絶縁層２１上に配置されたゲート電極２０と、を含む。第１の部分１００は、錫及び鉛からなる第１のグループから選択される少なくとも１つの第１の元素を含む。第１の部分１００の第１の面側の第１の領域１１０内の第１の元素の濃度は、第１の部分１００の絶縁層８１側の第２の領域１２０内の第１の元素の濃度より高い、【選択図】図２
2017157720.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に配置され、第１の部分を有するポリシリコン層と、
前記第１の部分の第１の面上に配置されたゲート絶縁層と、
前記ゲート絶縁層上に配置されたゲート電極と、
を具備し、
前記第１の部分は、錫及び鉛からなる第１のグループから選択される少なくとも１つの第１の元素を含み、
前記第１の部分の前記第１の面側の第１の領域内の前記第１の元素の濃度は、前記第１の部分の前記絶縁層側の第２の領域内の前記第１の元素の濃度より高い、
半導体デバイス。
【請求項２】
前記ポリシリコン層は、前記第１の面に沿った方向において前記第１の部分を挟む第２及び第３の部分を含み、
前記第２の部分は、前記第１の面側の第３の領域、及び、前記絶縁層側の第４の領域を、含み、
前記第３の領域は、前記ポリシリコン層に第１導電型を付与するための第２の元素を含み、
前記第４の領域は、前記ポリシリコン層に前記第１導電型を付与するための第３の元素を含む、
請求項１に記載の半導体デバイス。
【請求項３】
前記第３の領域は、前記第１のグループから選択される少なくとも１つの第１の元素をさらに含み、
前記第２の元素は、ヒ素、アンチモン及びビスマスからなる第２のグループから選択される少なくとも１つの元素であり、
前記第３の元素は、リンである、
請求項２に記載の半導体デバイス。
【請求項４】
前記第３の領域は、前記第１のグループから選択される少なくとも１つの第１の元素をさらに含み、
前記第２及び第３の元素は、ホウ素である、
請求項２に記載の半導体デバイス。
【請求項５】
前記第１の領域内の前記第１の元素の濃度は、１０１６ｃｍ−３以上、１０１８ｃｍ−３以下である、請求項１乃至４のうちいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスの特性の向上のために、半導体デバイスの構造及び材料が、研究されている。例えば、電界効果トランジスタにおいて、半導体層の結晶性の改善のために、様々な技術が、提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−５０４１７号公報
【非特許文献】
【０００４】
【非特許文献１】A. Chroneos, E. N. Sgourou, C. A. Londos, and U. Schwingenschlogl, “Oxygen defect processes in silicon and silicon germanium”, Applied Physics Reviews, 2 021306 (2015)
【非特許文献２】V. R. Chavva, K.-H. Shim, and T. Henry “Dark Current Reduction in Image Sensors Through Metals Gettering : A Critical Review of Disruptive Techniques”, International Image Sensor Workshop (2013)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体デバイスの特性を向上する。
【課題を解決するための手段】
【０００６】
実施形態の半導体デバイスは、絶縁層上に配置され、第１の部分を有するポリシリコン層と、前記第１の部分の第１の面上に配置されたゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、を含む。前記第１の部分は、錫及び鉛からなる第１のグループから選択される少なくとも１つの第１の元素を含む。前記第１の部分の前記第１の面側の第１の領域内の前記第１の元素の濃度は、前記第１の部分の前記絶縁層側の第２の領域内の前記第１の元素の濃度より高い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体デバイスの構造例を示す鳥瞰図。
【図２】第１の実施形態の半導体デバイスの第１の構造例を示す断面図。
【図３】第１の実施形態の半導体デバイスの第１の構造例を示す断面図。
【図４】第１の実施形態の半導体デバイスを説明するための図。
【図５】第１の実施形態の半導体デバイスの第２の構造例を示す断面図。
【図６】第１の実施形態の半導体デバイスの説明するための図。
【図７】第１の実施形態の半導体デバイスの変形例を示す断面図。
【図８】第１の実施形態の半導体デバイスの変形例を示す断面図。
【図９】第１の実施形態の半導体デバイスの変形例を示す断面図。
【図１０】第１の実施形態の半導体デバイスの変形例を示す断面図。
【図１１】実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。
【図１２】実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。
【図１３】実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。
【図１４】第１の実施形態の半導体デバイスの電気的特性を示す図。
【図１５】第１の実施形態の半導体デバイスの電気的特性を示す図。
【図１６】第２の実施形態の半導体デバイスの構造例を示す断面図。
【図１７】第３の実施形態の半導体デバイスの構造例を示す鳥瞰図。
【図１８】第３の実施形態の半導体デバイスの構造例を示す断面図。
【図１９】第３の実施形態の半導体デバイスの構造例を示す断面図。
【図２０】第３の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。
【図２１】実施形態の半導体デバイスの適用例を説明するための断面図。
【発明を実施するための形態】
【０００８】
［実施形態］  
図１乃至図２１を参照して、本実施形態の半導体デバイスについて、説明する。  
なお、以下の実施形態を通して共通の構成には同一の符号が付され、重複する説明は省略される。また、各図は、発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。
【０００９】
（１）  第１の実施形態  
図１乃至図１５を参照して、第１の実施形態の半導体デバイス及びその製造方法について説明する。
【００１０】
（ａ）  構造  
図１乃至図１０を参照して、本実施形態に係る半導体デバイスの構造が、説明される。
【００１１】
＜第１の構造例＞  
図１乃至図４を用いて、第１の実施形態の半導体デバイスの第１の構造例について、説明する。
【００１２】
図１は、実施形態の半導体デバイスの構造を示す鳥瞰図である。  
図２は、図１のｘ方向に沿う断面を示す実施形態の半導体デバイスの断面構造図である。図３は、図１のｙ方向に沿う断面を示す実施形態の半導体デバイスの断面構造図である。
【００１３】
本実施形態の半導体デバイスは、電界効果トランジスタ１Ｎである。  
図１乃至図３に示されるように、本実施形態の電界効果トランジスタ１Ｎは、絶縁層８１を介して、半導体基板８０上方に設けられている。
【００１４】
例えば、半導体基板８０は、シリコン（Ｓｉ）基板である。例えば、絶縁層８１は、シリコン酸化物を含む層（膜）である。以下では、半導体基板８０と半導体基板８０上の絶縁層８１からなる構成のことを、基板ともよぶ。シリコン酸化物の絶縁層８１は、ＳｉＯ２層に限らず、ＢＳＧ層、ＰＳＧ層、ＢＰＳＧ層、及び、ＴＥＯＳ層等でもよい。また、シリコン酸化物の絶縁層８１内に、窒素、炭素、又はフッ素などが含まれてもよい。絶縁層８１は、複数の層を含む積層構造でもよい。なお、本実施形態の電界効果トランジスタ１Ｎは、絶縁性基板上に設けられてもよい。
【００１５】
本実施形態の電界効果トランジスタ１Ｎは、プレーナー構造の薄膜トランジスタ（ＴＦＴ）である。
【００１６】
本実施形態の電界効果トランジスタ１Ｎにおいて、絶縁層８１上の半導体層（半導体領域）１０が、電界効果トランジスタのアクティブ領域に用いられている。  
半導体層１０は、絶縁層８１上に、配置されている。半導体層１０は、絶縁層８３によって区画されている。実施形態のトランジスタ１Ｎが薄膜トランジスタである場合、半導体層１０の膜厚は、例えば、４０ｎｍから６０ｎｍ程度である。例えば、半導体層１０は、ｘ方向に延在している。
【００１７】
半導体層１０は、第１及び第２の面を有する。第１の面は、半導体基板８０の表面に対して垂直方向において、第２の面に対向している。半導体層１０の第２の面は、絶縁層８１側に位置している。例えば、半導体層１０の第２の面は、絶縁層８１に接している。
【００１８】
半導体層１０の第１の面側において、ゲート電極２０が、ゲート絶縁膜２１を介して、半導体層１０上に配置されている。
【００１９】
ゲート電極２０は、ｙ方向（ゲート幅方向、チャネル幅方向）に延在する。ｙ方向におけるゲート電極２０の端部は、絶縁層８３上に設けられている。
【００２０】
ゲート電極２０は、多結晶シリコン、多結晶ゲルマニウム、導電性シリコン化合物（例えば、シリサイド）、導電性ゲルマニウム化合物（例えば、ジャーマナイド）、導電性化合物（例えば、窒化チタン又は窒化タンタル）、単体金属（例えば、タングステン又は銅）等の材料のうち少なくとも１つを含む。  
ゲート絶縁膜２１は、例えば、ＳｉＯ２のようなシリコンを主成分とする酸化物、及び、高誘電体材料（例えば、ハフニウムアルミニウム酸化物）のうち、少なくとも１つを含む。
【００２１】
半導体層１０は、２つの不純物半導体領域（拡散層）１０５，１０６を含む。不純物半導体領域１０５，１０６は、トランジスタ１のソース／ドレイン領域（ソース／ドレイン部）として機能する。本実施形態において、説明の明確化のために、ソース／ドレイン領域としての２つの不純物半導体領域１０５，１０６のうち一方の領域１０５を、ソース領域１０５とよび、他方の領域１０６を、ドレイン領域１０６とよぶ。尚、トランジスタ１Ｎにおけるソース領域及びドレイン領域の設定は、トランジスタ１のオン電流の流れる方向に応じて、変わる。
【００２２】
コンタクトプラグＣＰ（ＣＰ１Ａ，ＣＰ１Ｂ，ＣＰ１Ｃ）が、ゲート電極２０上、ソース領域１０５上及びドレイン領域１０６上に、それぞれ配置されている。配線Ｍ１（Ｍ１Ａ，Ｍ１Ｂ，Ｍ１Ｃ）が、コンタクトプラグＣＰ上に、それぞれ配置されている。
【００２３】
配線Ｍ１及びコンタクトプラグＣＰを介して、ゲート電極２０及びソース／ドレイン領域１０５，１０６に、トランジスタ１の動作のための電圧が、印加される。
【００２４】
尚、ソース／ドレイン領域１０５，１０６内において、コンタクトプラグとソース／ドレイン領域との接合部分に、導電層（例えば、金属化合物層）が設けられてもよい。この導電層によって、ソース／ドレイン領域１０５，１０６とコンタクトプラグＣＰとの間の接触抵抗が低減される。
【００２５】
半導体層１０は、ソース領域１０５とドレイン領域１０６との間に、第１の部分１００を含んでいる。以下では、第１の部分１００のことを、ボディ部１００（又はウェル領域１００）とよぶ。  
ボディ部１００は、ゲート絶縁膜２１を介して、ゲート電極２０に対向している。
【００２６】
ボディ部１００は、第１の領域１１０と第２の領域１２０とを含んでいる。  
第１及び第２の領域１１０，１２０は、ゲート電極２０の下方において、半導体層１０の第１の面に対して垂直方向に並んでいる。第１の領域１１０は、ゲート電極２０側に位置し、第２の領域１２０は、絶縁層８１側に位置している。第１の領域１１０は、第２の領域１２０とゲート絶縁膜２１との間に、配置されている。例えば、第１の領域１１０は、ゲート絶縁膜２１に接している。
【００２７】
トランジスタ１Ｎがオン状態である場合において、トランジスタ１Ｎの反転層（チャネル）が、第１の領域１１０内に形成される。反転層は、第２の領域１２０内に形成されない。
【００２８】
本実施形態において、トランジスタ１Ｎは、ｎチャネル−エンハンスメント型電界効果トランジスタである。この場合、ソース／ドレイン領域１０５，１０６は、ｎ型半導体領域であり、ボディ部１００は、ｐ型半導体領域（低濃度のｐ型半導体領域）である。尚、トランジスタ１がエンハンスメント型トランジスタである場合、ボディ部１００は、真性半導体領域でもよい。真性半導体領域は、ｐ型及びｎ型ドーパントをほとんど含まない半導体領域である。真性半導体領域は、ｐ型又はｎ型の極性をほとんど示さない。
【００２９】
本実施形態のトランジスタにおいて、半導体層１０は、例えば、ポリシリコン層（多結晶シリコン層）１０である。  
この場合において、ｎ型シリコン領域のソース／ドレイン領域１０５，１０６は、ｎ型ドーパントとして、例えば、ヒ素（Ａｓ）又はリン（Ｐ）を含む。ｐ−型シリコン領域のボディ部１１０は、ｐ型ドーパントとして、例えば、ホウ素（Ｂ）を含んでいる。
【００３０】
本実施形態のトランジスタ１Ｎにおいて、ボディ部１００のうち第１の領域１１０は、ホウ素に加えて、原子周期表においてシリコンと同族（１４族）の元素を、不純物として含んでいる。  
第１の領域１１０は、シリコンより原子番号が大きい１４族元素、例えば、錫（Ｓｎ）及び鉛（Ｐｂ）のうち少なくとも一方を含む。錫及び鉛のように、シリコンより原子番号の大きい１４族元素の共有結合半径は、シリコンの共有結合半径より大きい。
【００３１】
本実施形態において、ボディ部１００のうち第２の領域１２０は、第１の領域１１０に比較して、シリコンより原子番号が大きい１４族元素（ここでは、錫及び鉛）の濃度が低い領域である。例えば、第２の領域１２０は、第１の領域１１０と異なり、錫及び鉛をほとんど含まない。
【００３２】
以下では、シリコンに対する錫及び鉛のように、ある元素に対してアイソバレントな元素（等電子価の元素）のことを、アイソバレント元素とよぶ。  
アイソバレント元素が添加された半導体領域のことを、アイソバレントドープ領域とよぶ。これに対して、構成要素の区別化のために、アイソバレントドープ領域よりもアイソバレント元素の濃度が低い半導体領域のことを、非アイソバレントドープ領域とよぶ。尚、反転層が、アイソバレントドープ領域内に形成されるため、以下では、アイソバレントドープ領域のことを、チャネル領域とよぶ場合もある。
【００３３】
例えば、非アイソバレントドープ領域１２０の厚さ（基板表面に対して垂直方向の寸法）は、アイソバレントドープ領域１１０の厚さより大きい。
【００３４】
例えば、ソース／ドレイン領域１０５，１０６の表層（第１の面側の層）は、シリコンのアイソバレント元素を含んでいる。
【００３５】
図４は、本実施形態のトランジスタにおける半導体層の不純物の濃度プロファイルを示す図である。
【００３６】
図４は、ポリシリコン層１０のボディ部１００の深さ方向における不純物の濃度プロファイルを、示している。図４のグラフにおいて、縦軸は、ポリシリコン層の深さに対応し、横軸は、ポリシリコン層に添加された不純物の濃度に対応している。図４において、ポリシリコン層のボディ部内に、アイソバレント元素としての錫、及び、ｐ型ドーパントとしてのホウ素が、不純物としてそれぞれ添加されている。
【００３７】
図４に示される錫の濃度プロファイルＺ１のように、錫は、第１の領域（アイソバレントドープ領域）１１０内に分布している。
【００３８】
第１の領域１１０は、錫の濃度が１０１６ｃｍ−３（１０１６ｃｍ−３オーダー）以上の領域（部分）を含む。  
一方、第２の領域１２０内における錫の濃度は、１０１６ｃｍ−３より小さい。本例において、第２の領域１２０は、錫をほとんど含んでいない。
【００３９】
ボディ部１００内の錫の濃度のピーク値は、第１の領域１１０内に存在する。ボディ部１００内の錫の濃度のピーク値は、例えば、１０１７ｃｍ−３から１０１８ｃｍ−３の範囲内の値である。尚、領域１１０における錫とシリコンの合金化（混晶化）を避けるために、領域１１０内における錫の濃度は、１０１８ｃｍ−３オーダー以下であることが好ましい。
【００４０】
図４のホウ素の濃度プロファイルＺ２のように、ホウ素は、第１及び第２の１１０，１２０の両方内に、分布している。  
第２の領域１２０は、ホウ素の濃度が１０１６ｃｍ−３以上の領域（部分）を含む。ボディ部１００内におけるホウ素の濃度のピーク値（例えば、１０１８ｃｍ−３程度）は、第２の領域１２０内に存在する。
【００４１】
本実施形態において、第１の領域１１０は、錫及び鉛の両方を含んでいてもよい。この場合、第１の領域１１０における錫及び鉛の合計の濃度が、１０１６ｃｍ−３以上に設定される。  
ボディ部１１０内において、ポリシリコン層の欠陥量に応じて、錫（又は鉛）の濃度のピーク値が、ホウ素の濃度のピーク値より高く設定されてもよい。
【００４２】
ポリシリコン層は、複数の欠陥を含む。  
ポリシリコン層１０内における欠陥種の１つとしての空孔（Ｖ）は、空孔二量体（Ｖ２）及び空孔−格子間酸素複合体（ＶＯ）を、ポリシリコン層１０内に、形成する。シリコン結晶内の空孔は、錫及び鉛のようなシリコンより大きい共有結合半径を有する元素に、近接する傾向がある。
【００４３】
本実施形態のように、錫及び鉛のようなシリコンよりも共有結合半径が大きいシリコンのアイソバレント元素が、シリコン結晶内に添加されることによって、空孔は、アイソバレント元素の近傍でクラスター化される。この結果として、クラスター化された空孔は、空孔が単独でシリコン結晶中に存在する場合に比較して、電気的に及び化学的に安定化される。
【００４４】
それゆえ、本実施形態において、反転層が形成される領域（アイソバレントドープ領域）１１０において、空孔は低減される。
【００４５】
これに伴って、空孔がシリコン結晶中のアイソバレント元素の近傍に局在化するため、シリコン結晶全体としての結晶性は、改善される。
【００４６】
それゆえ、本実施形態のトランジスタにおいて、反転層が形成される領域１１０のキャリアの移動度は向上する。
【００４７】
ドレイン領域に高い電圧が印加された場合、非常に強い電界が、ボディ部（ウェル領域）とドレイン領域との境界領域近傍に形成される空乏領域において、印加される。これによって、シリコンのインパクトイオン化による電子−正孔対が、ボディ部とドレイン領域との境界領域近傍において、発生する。
【００４８】
絶縁層上のポリシリコン層内に発生した正孔は、ポリシリコン層内に蓄積される。このような現象は、基板浮遊効果とよばれる。
【００４９】
基板浮遊効果によって、トランジスタの雪崩降伏現象が引き起こされる可能性がある。この結果として、トランジスタが、破壊される。
【００５０】
本実施形態において、アイソバレントドープ領域１１０と絶縁層８１との間の領域（非アイソバレントドープ領域）１２０は、シリコンのアイソバレント元素をほとんど含まない。それゆえ、非アイソバレントドープ領域１２０は、アイソバレントドープ領域１１０に比較して、多くの空孔を含む。
【００５１】
ポリシリコン層１０中の空孔は、シリコンのインパクトイオン化によって発生した正孔と再結合する因子（キャリアトラップ）として、作用する。  
それゆえ、非アイソバレントドープ領域１２０において、空孔における電子と正孔との再結合が、比較的高い確率で生じる。このため、非アイソバレントドープ領域１２０内における正孔の寿命は、数ｎｓ程度になる。
【００５２】
この結果として、シリコンのインパクトイオン化に起因する正孔は、非アイソバレントドープ領域１２０内において消失し、ボディ部１００内における正孔の蓄積は、抑制される。
【００５３】
このように、本実施形態のトランジスタ１Ｎにおいて、空孔が低減されない領域である非アイソバレントドープ領域１２０は、シリコンのインパクトイオン化によって発生する正孔の寿命を短くする領域（以下では、短ライフタイム領域ともよぶ）として、機能する。
【００５４】
このように、本実施形態において、ボディ部１００内の非アイソバレントドープ領域１２０は、基板浮遊効果の抑制に、寄与する。
【００５５】
例えば、アイソバレントドープ領域１１０の厚さは、トランジスタ１Ｎのオン状態時においてシリコン層１０中に形成される反転層の厚さ（例えば、４ｎｍ）以上であればよい。それゆえ、数十ｎｍの厚さのボディ部１００のうち、アイソバレントドープ領域１１０以外の領域を、非アイソバレントドープ領域に設定することが、可能である。
【００５６】
以上のように、本実施形態のトランジスタは、反転層が形成される領域内の欠陥を低減でき、及び、基板浮遊効果を抑制できる。その結果として、本実施形態のトランジスタは、トランジスタのオン電流の大きさを向上でき、雪崩降伏現象によるトランジスタの破壊を抑制できる。
【００５７】
＜第２の構造例＞  
図５及び図６を参照して、実施形態の半導体デバイスの第２の構造例について、説明する。
【００５８】
図５は、実施形態の半導体デバイスの第２の構造例を説明するための断面図である。図５において、トランジスタのｘ方向の断面が示されている。
【００５９】
図５に示されるように、第２の構造例のトランジスタ（例えば、ｎチャネル型薄膜トランジスタ）１Ｌは、ＬＤＤ（Lightly Doped Drain）構造を有するトランジスタである。
【００６０】
ＬＤＤ構造を有するトランジスタ１Ｌは、高濃度の不純物半導体領域（ｎ＋型不純物半導体領域）１０５，１０６とボディ部１００との間に、低濃度の不純物半導体領域（以下では、ＬＤＤ領域とよぶ）１５０，１６０を含んでいる。
【００６１】
ｎチャネル型トランジスタにおいて、ＬＤＤ領域１５０，１６０のｎ型ドーパントの濃度は、ソース／ドレイン領域１０５，１０６のｎ型ドーパントの濃度より低い。
【００６２】
トランジスタ１Ｌのソース側において、ＬＤＤ領域（ｎ−型不純物半導体領域）１５０が、ｎ＋型不純物半導体領域（ソース領域）１０５とボディ部１００との間に、配置される。
【００６３】
トランジスタ１Ｌのドレイン側において、ＬＤＤ領域１６０が、ｎ＋型不純物半導体領域（ドレイン領域）１０６とボディ部１００との間に、配置される。
【００６４】
これによって、トランジスタ１Ｌの動作中において、ボディ部１００とＬＤＤ領域１５０，１６０（ソース／ドレイン領域１０５，１０６）との境界領域に生じる空乏層の幅が、大きくなる。したがって、ボディ部−不純物半導体領域間の電界集中が、緩和される。
【００６５】
この結果として、第２の構造例のトランジスタ１Ｌは、第１の構造例のトランジスタ１Ｎに比較して、高い電圧耐性（高耐圧特性）を有する。
【００６６】
トランジスタ１Ｌのオン状態時において、ＬＤＤ領域１５０，１６０は、アイソバレントドープ領域１１０内に形成される反転層と同様に、トランジスタ１Ｌの電流経路として機能する。そのため、ＬＤＤ領域１５０，１６０のキャリア移動度の向上が、望まれる。  
それゆえ、図５に示されるように、ＬＤＤ領域１５０，１６０内のある部分１５１，１６１が、空孔の削減のために、シリコンより共有結合半径が大きい元素を含むことが好ましい。
【００６７】
ＬＤＤ領域１５０，１６０におけるポリシリコン層１０の第１の面側の部分１５１，１６１は、アイソバレントドープ領域である。例えば、ＬＤＤ領域１５０，１６０内のアイソバレントドープ領域１５１，１６１は、シリコンのアイソバレント元素（例えば、錫）とｎ型ドーパントを含んでいる。
【００６８】
以下では、説明の区別化のため、ＬＤＤ領域１５０，１６０内の第１の面側の領域１５１，１６１のことを、ｎ型アイソバレントドープ領域１５１，１６１とよぶ。
【００６９】
ｎ型アイソバレントドープ領域１５１（１６１）の欠陥（空孔）の低減のために、シリコンに対するアイソバレント元素（１４族元素）に加えて、１５族元素であるヒ素（Ａｓ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）少なくとも１種類の元素が、ｎ型アイソバレントドープ領域１５１内に、添加されることが好ましい。
【００７０】
ヒ素、アンチモン及びビスマスは、リンより共有結合半径が大きいリンに対してのアイソバレント元素である。ヒ素、アンチモン及びビスマスは、リンに対してアイソバレント元素であるとともに、シリコンに対してｎ型ドーパントとして作用する。
【００７１】
以下では、ヒ素、アンチモン、ビスマスのように、リンよりも共有結合半径が大きいリンの同族元素であって、シリコンに対してｎ型ドーパントとなる元素のことを、ｎ型アイソバレント元素とよぶ。
【００７２】
尚、製造工程の簡略化のため、領域１５１，１６１の欠陥は、錫又は鉛によって低減されているので、領域１５１，１６１に用いられるｎ型ドーパントは、リンでもよい。
【００７３】
ＬＤＤ領域１５０，１６０は、電界が印加される領域であるため、インパクトイオン化率が比較的高くなる傾向を有する。それゆえ、ＬＤＤ領域１５０，１６０は、正孔の蓄積（基板浮遊効果）を防ぐために、空孔を含む領域（短ライフタイム領域）１６１，１６２を含むことが好ましい。
【００７４】
以下では、説明の区別化のため、ＬＤＤ領域１５０，１６０内の絶縁層側の領域１５２，１６２のことを、ｎ型非アイソバレントドープ領域１５２，１６２とよぶ。
【００７５】
ＬＤＤ領域１５０，１６０におけるポリシリコン層１０の第２の面側の部分１５２，１６２は、ｎ型非アイソバレントドープ領域である。ｎ型非アイソバレントドープ領域１５２，１６２は、ｎ型アイソバレントドープ領域１５１，１６１と絶縁層８１との間に、配置されている。
【００７６】
例えば、ｎ型非アイソバレントドープ領域１５２，１６２は、リン（Ｐ）をｎ型ドーパントとして含んでいる。ｎ型非アイソバレントドープ領域１５２，１６２は、１４族のアイソバレント元素を含まない。
【００７７】
尚、ＬＤＤ領域１５０，１６０は、ゲート電極２０下方の反転層（チャネル領域）よりも広い範囲（幅及び深さ）を有する電流経路となる。それゆえ、ｎ型アイソバレントドープ領域１５１，１６１の厚さは、ボディ部１００のアイソバレントドープ領域１１０の厚さより大きくされることが好ましい。
【００７８】
図６は、本実施形態のトランジスタにおける半導体層の不純物の濃度プロファイルを示す図である。  
図６において、ポリシリコン層１０のＬＤＤ領域１５０（１６０）の深さ方向における不純物の濃度プロファイルを、示している。図６のグラフにおいて、縦軸は、シリコン層の深さに対応し、横軸は、シリコン層に添加された不純物の濃度に対応している。
【００７９】
図６に示されるように、例えば、ｎ型アイソバレントドープ領域１５１（１６１）は、錫及びヒ素を不純物として含むポリシリコン領域である。
【００８０】
錫の濃度プロファイルＺ３及びヒ素の濃度プロファイルＺ４に示されるように、ｎ型アイソバレントドープ領域１５１（１６１）は、錫の濃度が１０１６ｃｍ−３以上、且つ、ヒ素の濃度が１０１６ｃｍ−３以上の領域（部分）を含む。
【００８１】
錫の濃度のピーク値及びヒ素の濃度のピーク値は、領域１５１内に存在する。  
ヒ素は、シリコン結晶中の欠陥（空孔）を低減する作用を有する。
【００８２】
ｎ型ドーパントとしてのリンは、１５族に属する。リンは、シリコン結晶中の欠陥（空孔）の低減にほとんど作用しない。それゆえ、リンは、アイソバレントドープ領域１５１，１６１に用いずに、非アイソバレントドープ領域１５２，１６２内に、添加されることが好ましい。
【００８３】
図６に示されるように、ｎ型非アイソバレントドープ領域１５２（１６２）は、リンを不純物として含むポリシリコン領域である。これによって、ＬＤＤ領域１５０，１６０の下部側（絶縁層８１側）において、空孔が残存する領域１５２，１６２が、設けられる。
【００８４】
リンの濃度プロファイルＺ５に示されるように、例えば、領域１５２内のおけるリンの濃度のピーク値は、領域１５１内におけるヒ素の濃度のピーク値（例えば、１０１８ｃｍ−３から１０２０ｃｍ−３程度）と実質的に同じである。
【００８５】
例えば、領域１５２は、錫の濃度が１０１６ｃｍ−３以下の領域であって、錫をほとんど含まない領域である。また、例えば、領域１５２におけるヒ素の濃度は、１０１６ｃｍ−３以下であって、領域１５２は、ヒ素をほとんど含まない。
【００８６】
尚、ｎ型アイソバレントドープ領域１５１は、ヒ素、アンチモン及びビスマスのうち２種類以上の元素を含んでもよい。この場合、領域１５１内に添加される２種類上のｎ型アイソバレント元素の合計の濃度が、１０１６ｃｍ−３以上であればよい。また、ｎ型アイソバレントドープ領域１５１は、ｎ型アイソバレント元素に加えて、リンを含んでもよい。
【００８７】
以上のように、本実施形態のトランジスタのＬＤＤ領域１５０，１６０内において、１４族元素をドーパントに用いずに、１５族元素をドーパントに用いたｎ型アイソバレントドープ領域を、形成できる。  
この結果として、本実施形態のトランジスタ１Ｌにおいて、ＬＤＤ領域１５０，１６０の移動度を向上できる。
【００８８】
本実施形態のトランジスタ１Ｌにおいて、半導体層内のボディ部１００の不純物プロファイルは、図４に示されるプロファイルと実質的に同じである。
【００８９】
＜変形例＞  
図７乃至図１０を参照して、第１の実施形態の半導体デバイスの変形例について説明する。尚、図７乃至図１０において、図示の明瞭化のため、実施形態の半導体デバイスの変形例の主要部のみを、図示している。
【００９０】
図７は、第１の構成例のトランジスタの変形例を示す断面図である。  
図７に示されるように、トランジスタ１Ａにおいて、非アイソバレントドープ領域１２０Ａが、ソース／ドレイン領域１０５，１０６と絶縁層８１との間に、配置されていてもよい。
【００９１】
図８は、第２の構成例のトランジスタの変形例を示す断面図である。  
図８に示されるように、トランジスタ１Ｂにおいて、非アイソバレントドープ領域１２０Ｂが、ｎ型非アイソバレントドープ領域１５２，１６２と絶縁層８１との間に、配置されていてもよい。尚、図８のトランジスタ１Ｂにおいて、非アイソバレントドープ領域１２０Ｂが、ソース／ドレイン領域１０５，１０６と絶縁層８１との間に、配置されていてもよい。
【００９２】
上述のように、ＬＤＤ領域１５０，１６０は、トランジスタ１Ｂの電流経路となる。  
それゆえ、ＬＤＤ領域１５０，１６０の近傍に、シリコンのインパクトイオン化に起因する正孔が発生する可能性がある。
【００９３】
図８の構造によって、ＬＤＤ領域１５０，１６０の近傍で発生した正孔は、ｎ型非アイソバレントドープ領域１５２，１６２内の空孔だけでなく、非アイソバレントドープ領域１２０内の空孔が正孔に対する再結合サイトとして作用することによって、低減され、基板浮遊効果がさらに抑制される。
【００９４】
図９は、第２の構成例のトランジスタの変形例を示す断面図である。
【００９５】
図９に示されるトランジスタ１Ｃのように、基板表面に対して垂直方向において、ｎ型ドーパントのアイソバレント元素（ヒ素、アンチモン及びビスマスのうち少なくとも１つ）のみを含む領域１５９，１６９が、ｎ型アイソバレントドープ領域１５１，１６２とｎ型非アイソバレントドープ領域１５２，１６２との間に設けられてもよい。
【００９６】
図９のトランジスタ１Ｃは、ＬＤＤ領域１５０，１６０内におけるキャリア移動度を向上できる。
【００９７】
図１０は、第２の構成例のトランジスタの変形例を示す断面図である。  
ｎチャネル型トランジスタにおいて、ボディ部と不純物半導体領域との間の境界領域の破壊が生じるのは、高い電圧が印加されるドレイン側である。
【００９８】
それゆえ、図１０示されるように、トランジスタ１Ｄのドレイン側においてのみ、ＬＤＤ領域１６０が、ドレイン領域１０６とボディ部１００との間に設けられていればよい。トランジスタ１Ｄのソース側において、ＬＤＤ領域は、設けられていない。
【００９９】
この結果として、トランジスタのソース側及びドレイン側の両方にＬＤＤ領域が配置される場合に比較して、図１０のトランジスタ１Ｄは、トランジスタの面積を縮小できる。
【０１００】
尚、図７乃至図１０に示される変形例のトランジスタは、第１及び第２の構造例のトランジスタと実質的に同じ効果を得ることができる。
【０１０１】
（ｂ）  製造方法  
図１１乃至図１３を参照して、実施形態の半導体デバイスの製造方法について、説明する。
【０１０２】
図１１乃至図１３は、実施形態の半導体デバイスの製造方法の各工程を示す断面工程図である。  
ここでは、実施形態の半導体デバイスの製造方法の一例として、第２の構造例のトランジスタの製造工程を例示する。
【０１０３】
図１１に示されるように、半導体基板８０上の絶縁層８１上に、所望の形状の半導体層１０が、形成される。半導体層１０は、ポリシリコン層である。
【０１０４】
ポリシリコン層１０に対して、ホウ素をドープするためのイオン注入が実行される。これによって、ｐ型ウェル領域１２０が、ポリシリコン層１０内に形成される。
【０１０５】
この時、ｐ型ウェル領域１２０と共に、アイソバレントドープ領域１１０を、ポリシリコン層１０内に形成するために、ホウ素と共に、シリコンより原子番号が大きい１４族元素（例えば、錫）のイオン注入が、実行される。
【０１０６】
アイソバレントドープ領域１１０は、ウェル領域１２０よりもポリシリコン層１０の第１の面Ｓ１側の領域内に形成される。ウェル領域１２０は、錫が添加されない領域である。それゆえ、ウェル領域１２０は、非アイソバレントドープ領域１２０となる。
【０１０７】
このように、ポリシリコン層１０に対するホウ素及び錫の共ドーピング（co-doping）によって、ポリシリコン層１０内に、アイソバレントドープ領域１１０及び非アイソバレントドープ領域１２０が同時に形成される。
【０１０８】
共ドーピングによるイオン注入時において、錫イオン（イオンビーム）９０１の打ち込み深さが、ホウ素イオン９００の打ち込み深さより浅くなるように、イオン注入の各種の条件が設定される。これによって、ポリシリコン層１０内において、アイソバレントドープ領域１１０は、ポリシリコン層１０の上部の領域内に形成される。尚、ここでは、イオン打ち込み深さは、半導体層の第１の面から半導体層の第２の面に向かう方向の寸法である。
【０１０９】
錫イオン９０１のエネルギーの大きさは、形成されるべきアイソバレントドープ領域１１０の厚さ（半導体層の上面からの深さ）に応じて、適宜設定される。錫イオン９０１の注入エネルギーが制御されることによって、ｎ型アイソバレントドープ領域１５１，１６１厚さ及びｎ型非アイソバレントドープ領域１５２，１６２の厚さが、それぞれ制御される。
【０１１０】
尚、アイソバレントドープ領域１１０を形成するためのイオン注入は、非アイソバレントドープ領域（ウェル領域）１２０を形成するためのイオン注入と異なるタイミングで実行されてもよい。
【０１１１】
図１２に示されるように、ポリシリコン層１０上に、ゲート絶縁膜２１及びゲート電極２０が、各種の膜堆積技術、リソグラフィ技術及びエッチング技術を用いて、形成される。
【０１１２】
所望の形状を有するゲート電極２０をマスクに用いて、ＬＤＤ領域を形成するためのイオン注入が、半導体層１０に対して、実行される。これによって、ｎ型ドーパントが、半導体層１０内に注入される。
【０１１３】
例えば、リンとヒ素との共ドーピングが、半導体層１０のＬＤＤ領域が形成されるべき領域に対して実行される。ヒ素は、リンよりも共有結合半径が大きいリンの同族元素である。
【０１１４】
この時、ヒ素イオン９１１の打ち込み深さが、リンイオン９１０の打ち込み深さより浅くなるように、イオン注入の各種の条件が、設定される。これによって、ポリシリコン層１０の上層側に、ヒ素と錫とを含むｎ型アイソバレントドープ領域１５１，１６１が形成され、ポリシリコン層１０の下層側に、リンを含むｎ型非アイソバレントドープ領域１５２，１６２が形成される。
【０１１５】
リンは、シリコン層中の空孔の削減に、ほとんど作用しない。それゆえ、リンが、シリコンからなる半導体層１０の下層側にドープされることが、好ましい。
【０１１６】
反転層近傍の電流経路内における結晶の空孔の削減のために、リンよりも共有結合半径が大きい１５族元素（ヒ素、アンチモン及びビスマスのうち少なくとも１種類の元素）が、ＬＤＤ領域１５０，１６０の上層側のアイソバレントドープ領域１５１，１６１に対するドーパントとして、ポリシリコン層１０内にイオン注入されることが望ましい。
【０１１７】
ｎ型アイソバレントドープ領域の形成によって、ＬＤＤ領域１５０，１６０において、キャリア移動度が向上する。
【０１１８】
ＬＤＤ領域１５０，１６０の形成に伴って、ボディ部１００が、ゲート電極２０と絶縁層８１との間において、形成される。
【０１１９】
尚、ヒ素イオンの注入エネルギーが制御されることによって、ｎ型アイソバレントドープ領域１５１，１６１厚さ及びｎ型非アイソバレントドープ領域１５２，１６２の厚さが、それぞれ制御される。
【０１２０】
図１３に示されるように、マスク層（例えば、レジストマスク）９９が、ＬＤＤ領域１５０，１６０上に形成される。マスク層９９は、ソース／ドレイン領域の形成領域が露出するように、パターニングされている。
【０１２１】
イオン注入が、ソース／ドレイン領域を形成するために、マスク層９９が形成された半導体層１０に対して、実行される。これによって、ソース領域１０５及びドレイン領域１０６が、ポリシリコン層１０内に形成される。
【０１２２】
ソース／ドレイン領域１０５，１０６は、高濃度の不純物（導電性ドーパント）を含む半導体領域である。ソース／ドレイン領域１０５，１０６は、キャリアに対して抵抗因子にならない。
【０１２３】
それゆえ、ソース／ドレイン領域１０５，１０６を形成するためのイオン注入は、シリコン層１０に対する非アイソバレント元素のイオンのドーピングでよい。すなわち、ｎチャネル型トランジスタが形成される場合、リン（又はヒ素）イオン９２０のみのイオン注入によって、ソース／ドレイン領域１０５，１０６が、形成される。  
尚、上述の製造工程において、ソース／ドレイン領域１０５，１０６は、ヒ素、リン及び錫を含む。
【０１２４】
ソース／ドレイン領域１０５，１０６が形成された後、マスク層９９が除去され、ソース／ドレイン領域１０５，１０６上の酸化膜が除去される。  
この後、ソース／ドレイン領域１０５，１０６の表層部に、導電層（図示せず）が形成される。
【０１２５】
図５に示されるように、層間絶縁膜（図示せず）が、ゲート電極２０を覆うように半導体層１０上に形成された後、コンタクトプラグＣＰ１及び配線Ｍ１が、順次形成される。
【０１２６】
以上の製造工程によって、本実施形態のトランジスタが、形成される。
【０１２７】
本実施形態のトランジスタの製造方法によれば、比較的高い加熱温度を用いたプロセス（例えば、レーザアニール）を用いること無しに、欠陥が比較的少ない領域１１０を、トランジスタに用いられる半導体層（ポリシリコン層）１０内に形成できる。
【０１２８】
また、本実施形態のトランジスタの製造方法によれば、複雑なプロセスを用いること無しに、半導体層１０内に、欠陥が比較的少ない領域１１０と欠陥が比較的多い領域１２０とを形成できる。
【０１２９】
したがって、本実施形態の半導体デバイスの製造方法によれば、半導体デバイスの製造コストの増大を抑制して、半導体デバイスの特性を向上できる。
【０１３０】
（ｃ）  電気的特性  
図１４及び図１５を参照して、第１の実施形態の半導体デバイスの電気的特性について、説明する。
【０１３１】
以下の説明において、図５（又は図２）のトランジスタにおける半導体層１０の厚さの比率が“１”と表記され、半導体層１０内における非アイソバレントドープ領域１２０の厚さ（基板表面に対して垂直方向の寸法）の比率が、“ｔ”と表記される。この場合、半導体層１０内におけるアイソバレントドープ領域１１０の厚さの比率は、“１−ｔ”と表記される。
【０１３２】
図１４及び図１５は、トランジスタの半導体層１０内における非アイソバレントドープ領域の比率とトランジスタの電気的特性の関係のシミュレーション結果を示すグラフである。図１４及び図１５において、ｎチャネル型薄膜トランジスタの電気的特性が、示されている。
【０１３３】
図１４及び図１５において、ポリシリコン層１０に対する非アイソバレントドープ領域１２０の厚さの比率ｔは、０、０．２５、０．５、０．７５及び１に、それぞれ設定されている。
【０１３４】
図１４及び図１５は、アイソバレントドープ領域及び非アイソバレントドープ領域内におけるキャリアの条件が、以下のように設定された場合の理論値を示している。  
アイソバレントドープ領域１１０内におけるキャリアの寿命は、１×１０−６秒に設定され、非アイソバレントドープ領域１２０内におけるキャリアの寿命は、１×１０−９秒に設定されている。また、図１３及び図１４において、アイソバレントドープ領域１１０内におけるキャリアの移動度は、非アイソバレントドープ領域１２０内におけるキャリアの移動度の１０倍に設定されている。
【０１３５】
図１４は、図５のトランジスタがオフ状態である場合における、ドレイン電流Ｉｄｓとドレイン電圧Ｖｄｓとの関係を示している。  
図１４のグラフにおいて、グラフの横軸は、ドレイン電圧Ｖｄｓ（単位：Ｖ）に対応し、グラフの縦軸は、ドレイン電流Ｉｄｓ（単位：Ａ）に対応している。ここで、ドレイン電圧は、ドレイン領域に印加される電位とソース領域に印加される電位との差である。
【０１３６】
トランジスタが非アイソバレントドープ領域を有さない場合（ｔ＝０である場合）、トランジスタにおいて、比較的低いドレイン電圧（例えば、４Ｖ程度）で、雪崩降伏現象による電流Ｉｄｓが、生じる。
【０１３７】
このような雪崩降伏現象は、ポリシリコン層内に非アイソバレントドープ領域を有さないトランジスタにおいて、ボディ部中の空孔とインパクトイオン化によって生じる正孔とがほとんど再結合せずに、正孔がポリシリコン層内に蓄積されるために発生する。
【０１３８】
本実施形態のように、トランジスタ１（１Ｎ，１Ｌ，１Ａ，１Ｂ，１Ｃ）がポリシリコン層１０内に非アイソバレントドープ領域１２０を有する場合（ｔ≧０．２５である場合）、非アイソバレントドープ領域１２０内の空孔が、ポリシリコン層１０内に発生した正孔に対して再結合サイトとして作用し、正孔が消失する。
【０１３９】
このように、本実施形態のトランジスタ１（１Ｎ，１Ｌ，１Ａ，１Ｂ１Ｃ）内に含まれる非アイソバレントドープ領域１２０が、シリコンのインパクトイオン化に起因する正孔に対して短ライフタイム領域として機能する。  
この結果として、本実施形態のトランジスタ１は、ポリシリコン層１０内に生じる基板浮遊効果を抑制できる。
【０１４０】
図１４に示される例において、本実施形態のトランジスタ１に印加されるドレイン電圧Ｖｄｓが、１６Ｖ以上になるまで、ボディ部１００とドレイン領域１０５との境界領域の破壊は、生じない。
【０１４１】
図１５は、本実施形態のトランジスタ１がオン状態の場合における、ドレイン電流Ｉｄｓとゲート電圧Ｖｇｓとの関係を示している。  
図１５のグラフにおいて、グラフの横軸は、ゲート電圧Ｖｇｓ（単位：Ｖ）に対応し、グラフの縦軸は、ドレイン電流Ｉｄｓ（単位：Ａ）に対応している。ここで、ゲート電圧Ｖｇｓは、ゲート電極に印加される電位とソース領域に印加される電位との差である。
【０１４２】
図１５に示されるように、非アイソバレントドープ領域１２０の厚さが減少する（比率ｔが減少する）に従って、トランジスタのドレイン電流Ｉｄｓは、増加する。
【０１４３】
このように、ポリシリコン層１０内おけるアイソバレントドープ領域１２０及び非アイソバレントドープ領域１２０の比率を制御することによって、本実施形態のトランジスタ１は、出力電流の大きさを制御できる。
【０１４４】
尚、ポリシリコン層１０内おけるアイソバレントドープ領域及び非アイソバレントドープ領域の比率（厚さ）は、アクティブ領域としてのポリシリコン層１０内の欠陥量及びアイソバレント元素のドープ量に応じて、設定されることが望ましい。
【０１４５】
また、半導体層１０内おけるアイソバレントドープ領域及び非アイソバレントドープ領域の比率は、トランジスタの耐圧特性及び出力電流（オン電流）に応じて、設定されることが望ましい。
【０１４６】
（ｄ）まとめ  
本実施形態において、トランジスタ１（１Ｎ，１Ｌ，１Ａ，１Ｂ，１Ｃ）は、絶縁層８１上の半導体層（ポリシリコン層）１０上に、設けられている。
【０１４７】
ポリシリコン層１０は、２つのソース／ドレイン領域と、２つのソース／ドレイン領域間のボディ部１００とを、少なくとも含んでいる。ボディ部１００は、ゲート電極側の第１の領域１１０と、絶縁層側の第２の領域１２０とを含む。
【０１４８】
第１の領域１１０は、シリコンと同じ族に属しで、且つ、シリコンより原子番号の大きい元素（アイソバレント元素）を含んでいる。
【０１４９】
同じ族に属する元素の種類に関して、原子番号が大きくなるにしたがって、元素の共有結合半径は、大きくなる傾向を有している。元素の共有結合半径が大きくなるにしたがって、元素（原子）は、結晶中の欠陥（空孔）をより強く引きつけ、欠陥はその元素の近傍に局在化する。
【０１５０】
それゆえ、本実施形態のトランジスタは、添加されたアイソバレント元素によって、シリコン層１０内の空孔を、削減できる。  
これによって、本実施形態のトランジスタは、第１の領域１１０中の空孔に起因する悪影響を、緩和できる。
【０１５１】
本実施形態において、空孔の局在によって、シリコン結晶粒全体としての結晶性は、改善される。また、本実施形態のように、シリコンと同族の元素が添加されることによって、シリコン結晶格子の歪みは、比較的小さい。
【０１５２】
それゆえ、本実施形態のトランジスタ１は、反転層が形成される領域１１０において、高いキャリア移動度を得られる。
【０１５３】
これらの結果として、本実施形態のトランジスタ１は、オン電流を大きくできる。
【０１５４】
本実施形態のトランジスタ１において、第１の領域１１０と異なって、ボディ部１００の第２の領域１２０内にアイソバレント元素は、添加されない。このため、空孔が、第２の領域１２０内に残存する。
【０１５５】
領域１２０内の空孔は、シリコンのインパクトイオン化によって発生した正孔に対して、再結合サイトとして作用する。
【０１５６】
それゆえ、本実施形態において、第２の領域１２０中の空孔は、ボディ部１００とドレイン領域１０５との境界領域において発生した正孔の消滅に、寄与する。
【０１５７】
したがって、本実施形態のトランジスタ１は、基板浮遊効果を抑制でき、トランジスタの耐圧特性を向上できる。
【０１５８】
また、本実施形態のトランジスタは、製造コストを過剰に増大させること無しに、トランジスタの特性を向上できる。
【０１５９】
以上のように、本実施形態のトランジスタは、動作特性を向上できる。
【０１６０】
（２）  第２の実施形態  
図１６を参照して、第２の実施形態の半導体デバイス（例えば、電界効果トランジスタ）について、説明する。
【０１６１】
図１６は、第２の実施形態の半導体デバイスのｘ方向（トランジスタのチャネル長方向）に沿う断面図である。
【０１６２】
図１６に示されるように、実施形態の半導体デバイス１Ｐは、ｐチャネル型の薄膜トランジスタでもよい。
【０１６３】
ｐチャネル型トランジスタ１Ｐにおいて、ソース領域１７５及びドレイン領域１７６は、ｐ＋型不純物半導体領域（ホウ素を含む領域）である。
【０１６４】
ボディ部１００ｚは、アイソバレントドープ領域１１０ｚと非アイソバレントドープ領域１２０ｚとを含む。
【０１６５】
本実施形態のｐチャネル型トランジスタにおいて、アイソバレントドープ領域１１０ｚは、錫及び鉛のうち少なくとも１つをアイソバレント元素として含む。  
本実施形態において、アイソバレントドープ領域１１０ｚは、例えば、シリコンと同族のアイソバレント元素に加えて、ｎ型ドーパントしてのリンのアイソバレント元素（ヒ素、アンチモン及びビスマスのうちの少なくとも１つの元素）を含む。これによって、ｎ型アイソバレントドープ領域１１０ｚが、反転層の形成領域（チャネル領域）として、半導体層１０内に設けられる。
【０１６６】
例えば、アイソバレントドープ領域１１０ｚにおける錫の濃度は、１０１６ｃｍ−３以上である。
【０１６７】
本実施形態のｐチャネル型トランジスタ１Ｐにおいて、非アイソバレントドープ領域１２０ｚは、上述のｎチャネル型トランジスタと同様に、錫及び鉛をほとんど含まない。非アイソバレントドープ領域１２０ｚが、ｎ−型のシリコン領域である場合、非アイソバレントドープ領域１２０ｚは、例えば、リンを含む領域である。
【０１６８】
尚、アイソバレントドープ領域１１０ｚは、真性シリコン領域に、アイソバレント元素がドープされた領域でもよい。また、非アイソバレントドープ領域１２０ｚは、真性シリコン領域でもよい。
【０１６９】
ＬＤＤ領域１８０，１９０は、ｐ−型不純物領域である。  
例えば、ＬＤＤ領域１８０，１９０のうち、ゲート電極２０が設けられた面側の領域１８１，１９１は、ｐ型ドーパントとしてのホウ素を含んでいる。また、領域１８１，１９１は、錫及び鉛のうち少なくとも一方の元素を含んでいる。このように、領域１８１，１９１は、ｐ型アイソバレントドープ領域である。
【０１７０】
例えば、ｐ型アイソバレントドープ領域１８１，１９１は、ボロン及び錫を含むポリシリコン領域である。例えば、ｐ型アイソバレントドープ領域１８１，１９１におけるボロンの濃度は、１０１６ｃｍ−３以上である。また、ｐ型アイソバレントドープ領域１８１，１９１における錫の濃度は、１０１６ｃｍ−３以上である。
【０１７１】
絶縁層８１が設けられた面側の領域１８１，１９１は、ホウ素を含み、アイソバレント元素を含まない。すなわち、領域１８２，１９２は、ｐ型非アイソバレントドープ領域である。
【０１７２】
本実施形態のｐチャネル型トランジスタ１Ｐにおいても、トランジスタの電流経路上に、アイソバレントドープ領域１１０，１８１，１９１が設けられることによって、キャリアの移動度を向上できる。
【０１７３】
また、本実施形態のように、非アイソバレントドープ領域１２０，１８２，１９２が、アイソバレントドープ領域１１０，１８１，１９１と絶縁層８１との間に、設けられることによって、基板浮遊効果を抑制できる。
【０１７４】
尚、図２に示される構造と同じように、ｐチャネル型トランジスタ１Ｐは、ＬＤＤ領域を有さないトランジスタでもよい。  
本実施形態のｐチャネル型トランジスタ１Ｐは、図７乃至図１０に示される構造を適用できる。
【０１７５】
本実施形態のｐチャネル型トランジスタ１Ｐは、半導体層１０の各領域内に添加すべきドーパントが異なるのみで、図１１乃至図１３を用いて説明したトランジスタの製造方法と実質的に同じ製造方法で、形成される。
【０１７６】
以上のように、本実施形態のように、半導体デバイスがｐチャネル型トランジスタである場合であっても、実施形態の半導体デバイスは、第１の実施形態の半導体デバイスと実質的に同じ効果を得ることができる。
【０１７７】
（３）  第３の実施形態  
図１７乃至図２０を参照して、第３の実施形態の半導体デバイス及びその製造方法について、説明する。
【０１７８】
（ａ）  構造例  
図１７乃至図１９を用いて、第３の実施形態の半導体デバイスの構造例について、説明する。
【０１７９】
図１７は、本実施形態の半導体デバイスの構造例を示す鳥瞰図である。  
図１７に示されるように、本実施形態のトランジスタ１Ｆは、例えば、マルチゲート構造の電界効果トランジスタである。
【０１８０】
図１７に示される例において、実施形態のトランジスタ１Ｆは、ＦｉｎＦＥＴである。
【０１８１】
本実施形態のように、マルチゲート構造のトランジスタ１ＦがＦｉｎＦＥＴである場合、半導体層１０Ｆは、所望の線幅の短冊状の構造（フィン構造）を有する。以下では、短冊状の半導体層１０Ｆのことを、フィン層１０Ｆとよぶ。
【０１８２】
ゲート電極２０Ｆは、ゲート絶縁膜２１Ｆを介して、フィン層１０Ｆの部分１００Ｆを覆っている。トランジスタ１Ｆのゲート電極２０Ｆが、ゲート絶縁膜２１Ｆを介して、フィン層１０Ｆにまたがることによって、マルチゲート構造の電界効果トランジスタが形成される。
【０１８３】
フィン層１０Ｆにおけるゲート絶縁膜２１Ｆを介してゲート電極２０Ｆと対向する部分１００Ｆが、トランジスタ１Ｆのボディ部（チャネル領域）１００Ｆとなる。
【０１８４】
本実施形態において、部分１００Ｆの上面及び両側面の３つの面（方向）において、ゲート電極２０Ｆとボディ部１００Ｆとが、ゲート絶縁膜２１を挟んで対向している。
【０１８５】
但し、ボディ部１００Ｆの上面とゲート絶縁膜２１Ｆとの間に、ゲート絶縁膜２１Ｆよりも厚い絶縁膜が介在していてもよい。
【０１８６】
ここで、本実施形態におけるＦｉｎＦＥＴとは、フィン層１０Ｆの上部上のゲート電極２０Ｆ下の半導体領域内に反転層が形成されない狭義のＦｉｎＦＥＴだけでなく、フィン層１０Ｆの側部の半導体領域内及びゲート電極２０Ｆ下方の半導体領域（フィン層の上部）内に、反転層が形成されるマルチゲート構造のトランジスタを含む。
【０１８７】
ソース／ドレイン領域としての半導体領域１０５Ｆ，１０６Ｆは、フィン層１０Ｆの延在方向（ｘ方向）において半導体層１０内のボディ部１００Ｆを挟むように、フィン層１０Ｆ内に設けられている。
【０１８８】
ソース／ドレイン領域１０５Ｆ，１０６Ｆは、半導体層１０Ｆの幅方向（ｙ方向）においてボディ部１００Ｆの幅より大きい寸法を有する部分を含んでいる。例えば、フィン幅より大きい寸法を有する部分に、コンタクトプラグが接続される。以下では、このフィン幅より大きい寸法を有する部分は、コンタクトエリアとよばれる。コンタクトエリアによって、フィン構造を有する半導体層１０Ｆとコンタクトプラグとの接触面積が増加し、半導体層１０とコンタクトプラグＣＰとの接触抵抗が低減される。
【０１８９】
例えば、ＬＤＤ領域１５０Ｆ，１６０Ｆが、ソース／ドレイン領域１０５Ｆ，１０６Ｆの少なくとも一方とボディ部１００Ｆとの間において、フィン層１０Ｆ内に設けられている。
【０１９０】
本実施形態において、フィン層１０Ｆは、ポリシリコン層１０Ｆである。  
図１８は、本実施形態のＦｉｎＦＥＴのボディ部におけるｙ方向（フィン幅方向、ゲート電極の延在方向）の断面図である。図１９は、本実施形態のＦｉｎＦＥＴのＬＤＤ領域におけるｙ方向の断面図である。  
尚、本実施形態のＦｉｎＦＥＴのフィン層のｘ方向（フィン層の延在方向、ソース−ドレイン方向）の断面構造は、図５（又は図２）に示される構造に類似するため、ここでの図示及び説明は省略する。
【０１９１】
図１８に示されるように、ボディ部１００Ｆは、アイソバレントドープ領域１１０Ｆと非アイソバレントドープ領域１２０Ｆとを含む。
【０１９２】
アイソバレントドープ領域１１０Ｆは、ゲート絶縁膜２１Ｆと非アイソバレントドープ領域１２０Ｆとの間に配置されている。アイソバレントドープ領域１１０Ｆは、ボディ部１００Ｆの外周面に沿って、設けられている。アイソバレントドープ領域１１０Ｆは、ゲート絶縁膜２１Ｆに接する。  
非アイソバレントドープ領域１２０Ｆの上部及び側部は、アイソバレントドープ領域１１０Ｆに囲まれている。非アイソバレントドープ領域１２０Ｆの底部は、絶縁層８１に接する。
【０１９３】
アイソバレントドープ領域１１０Ｆは、錫及び鉛のうち少なくとも１種類の元素を、不純物（アイソバレント元素）として含むポリシリコン領域である。
【０１９４】
本実施形態のトランジスタ１Ｆが、ｎチャネル型ＦｉｎＦＥＴである場合、アイソバレントドープ領域１１０Ｆは、錫及び鉛の少なくとも一方に加えて、ホウ素をｐ型ドーパントとして含んでいる。一方、本実施形態のトランジスタが、ｐチャネル型ＦｉｎＦＥＴである場合、アイソバレントドープ領域１１０Ｆは、錫及び鉛の少なくとも一方に加えて、ヒ素、アンチモン及びビスマスのうち少なくとも１つをｎ型ドーパントとして含んでいる。
【０１９５】
例えば、ＦｉｎＦＥＴ１Ｆがｎチャネル型ＦｉｎＦＥＴである場合、非アイソバレントドープ領域１２０Ｆは、ホウ素を含む。ＦｉｎＦＥＴ１Ｆがｐチャネル型ＦｉｎＦＥＴである場合、非アイソバレントドープ領域１２０Ｆは、リンを含む。尚、第１及び第２の実施形態と同様に、本実施形態のＦｉｎＦＥＴにおいて、アイソバレントドープ領域１１０Ｆは、ｎ型又はｐ型のドーパントをほとんど含まない領域でもよい。
【０１９６】
図１９に示されるように、ＬＤＤ領域１５０Ｆ，１６０Ｆは、ｎ−型（又はｐ−型）のアイソバレントドープ領域１５１Ｆ，１６１Ｆと、ｎ−型（又はｐ−型）の非アイソバレントドープ領域１５２Ｆ，１６２Ｆとを含んでいる。
【０１９７】
ＦｉｎＦＥＴ１ＦのＬＤＤ領域１５０Ｆ，１６０Ｆにおいて、アイソバレントドープ領域１５１Ｆ，１６１Ｆは、フィン層１０Ｆの外周に沿って設けられている。  
非アイソバレントドープ領域１５２Ｆ，１６２Ｆの上部及び側部は、ｎ型アイソバレントドープ領域１５１Ｆ，１６１Ｆに囲まれている。非アイソバレントドープ領域１６２Ｆの底部は、絶縁層８１に接する。
【０１９８】
本実施形態のトランジスタ１Ｆが、ｎチャネル型ＦｉｎＦＥＴである場合、ＬＤＤ領域１５０，１６０のアイソバレントドープ領域１５１Ｆ，１６１Ｆは、錫及び鉛のうち少なくとも一方に加えて、ヒ素、アンチモン及びビスマスのうち１つをｎ型ドーパントとして含んでいる。一方、本実施形態のトランジスタが、ｐチャネル型ＦｉｎＦＥＴである場合、アイソバレントドープ領域１５１Ｆ，１６１Ｆは、錫及び鉛のうち少なくとも一方に加えて、ホウ素をｐ型ドーパントとして含んでいる。
【０１９９】
例えば、ＦｉｎＦＥＴ１Ｆがｎチャネル型ＦｉｎＦＥＴである場合、ＬＤＤ領域１５０，１６０の非アイソバレントドープ領域１５２Ｆ，１６２Ｆは、リンを含む。ＦｉｎＦＥＴ１Ｆがｐチャネル型ＦｉｎＦＥＴである場合、非アイソバレントドープ領域１５２Ｆ，１６２Ｆは、ホウ素を含む。
【０２００】
尚、各アイソバレントドープ領域１１０Ｆ，１５１Ｆ，１６１Ｆ内において、図４及び図６のように、シリコンのアイソバレント元素の濃度、及び、ｎ型／ｐ型ドーパントのアイソバレント元素の濃度は、それぞれ、１０１６ｃｍ−３以上である。
【０２０１】
本実施形態のマルチゲート構造のトランジスタ１Ｆのように、ポリシリコンのフィン層１０Ｆ内に、アイソバレントドープ領域１１０Ｆ，１５１Ｆ，１６１Ｆ及び非アイソバレントドープ領域１２０Ｆ，１５２Ｆ，１６２Ｆが設けられている。
【０２０２】
それゆえ、本実施形態のトランジスタは、第１及び第２の実施形態のトランジスタと実質的に同じ効果を得ることができる。
【０２０３】
（ｂ）  製造方法  
図２０を参照して、第３の実施形態の半導体デバイスの製造方法について、説明する。
【０２０４】
図２０は、本実施形態のＦｉｎＦＥＴの製造方法を説明するための断面工程図である。  
図２０に示されるように、ポリシリコンを含むフィン層１０Ｆが、周知の膜堆積技術、リソグラフィ技術及びエッチング技術を用いて、絶縁層８１上に形成される。
【０２０５】
フィン層１０Ｆに対して、ボディ部のアイソバレントドープ領域を形成するためのイオン注入が、実行される。
【０２０６】
本実施形態において、イオン注入のイオンビームは、半導体基板８０表面に対して斜め方向からフィン層１０Ｆに照射される。これによって、不純物イオン（ドーパント）が、フィン層１０Ｆの上部（上面）の領域に加え、フィン層１０Ｆの側部（側面）の領域内に、注入される。
【０２０７】
上述の図１１のように、錫（又は鉛）イオンがフィン層１０Ｆの中心部に注入されないように、フィン層１０Ｆの露出面を基準にして錫イオン９５０打ち込み深さが、ｎ型又はｐ型の導電性ドーパントイオン９５１の打ち込み深さより浅くなるように、イオン注入の各種の条件が、設定される  
これによって、アイソバレントドープ領域１２０Ｆが、フィン層１０Ｆの外周領域内に形成される。
【０２０８】
一方、導電性ドーパントイオンは、フィン層１０Ｆの内部に、打ち込まれる。これによって、非アイソバレントドープ領域１２０Ｆが、アイソバレントドープ領域１１０Ｆよりもフィン層１０Ｆの内部の領域内に、形成される。
【０２０９】
ゲート絶縁膜２１Ｆ及びゲート電極２０Ｆが、フィン層１０Ｆ上に、形成される。
【０２１０】
ＬＤＤ領域１５０Ｆ，１６０Ｆが、イオン注入によって、フィン層１０Ｆ内に形成される。ＬＤＤ領域１５０Ｆ，１６０Ｆの形成工程において、アイソバレントドープ領域１５１，１６１Ｆ及び非アイソバレントドープ領域１５２Ｆ，１６２Ｆは、イオン注入のためのドーパントが異なるのみで、図２０に示されるボディ部１００Ｆにおけるアイソバレントドープ領域１１０Ｆ及び非アイソバレントドープ領域１２０Ｆの形成工程と実質的に同じように、基板表面に対して斜め方向からのイオン注入によって、形成される。
【０２１１】
尚、ＬＤＤ領域１５０Ｆ，１６０Ｆを形成するためのイオン注入において、ｎ型／ｐ型ドーパントがボディ部内に添加されないように、イオンビームの照射方向が設定されることが好ましい。
【０２１２】
ＬＤＤ領域１５０Ｆ，１６０Ｆが形成された後、ソース領域１０５Ｆ及びドレイン領域１０６Ｆが、イオン注入によって、フィン層１０Ｆ内に形成される。
【０２１３】
以上の製造工程によって、本実施形態のＦｉｎＦＥＴが形成される。
【０２１４】
本実施形態のように、ＦｉｎＦＥＴに対して、アイソバレントドープ領域及び非アイソバレントドープ領域が、ポリシリコン層からなる半導体層内に設けられる。
【０２１５】
これによって、本実施形態のマルチゲート構造のトランジスタは、第１及び第２の実施形態と同様の効果が得られる。
【０２１６】
（４）  適用例  
図２１を参照して、実施形態の半導体デバイスの適用例について説明する。
【０２１７】
本実施形態のトランジスタは、半導体回路（ＩＣ）に適用される。例えば、本実施形態のトランジスタを含む半導体回路は、ロジック回路、イメージセンサ、メモリ回路（例えば、フラッシュメモリ、ＭＲＡＭ）、リコンフィギュラブル回路などである。
【０２１８】
図２１は、本実施形態の半導体デバイス（例えば、薄膜トランジスタ）を含む半導体回路の構成を模式的に示す断面図である。
【０２１９】
図２１に示される半導体回路５００において、例えば、シリコン単結晶基板（バルク基板）などの半導体基板８０上に、複数の電界効果トランジスタ７が設けられている。トランジスタ７は、例えば、プレーナー構造のトランジスタである。トランジスタ７は、トランジスタ７の導電型に応じて、半導体基板８０内のｐ型又はｎ型ウェル領域８００上に設けられている。
【０２２０】
トランジスタ７のゲート電極７５が、ゲート絶縁膜７１を介して、ウェル領域８００内のチャネル領域（ボディ部）上方に設けられている。例えば、トランジスタ７は、エンハンスメント型のトランジスタである。トランジスタ７は、ウェル領域８００内に、チャネル領域の導電型と異なる導電型のソース／ドレイン領域（拡散層）７３を有している。トランジスタ７は、ＬＤＤ構造を有していてもよい。
【０２２１】
ゲート電極７５の側面上に、側壁絶縁膜７９が設けられている。  
層間絶縁膜８１が、トランジスタ７を覆うように、半導体基板８０上に設けられている。尚、半導体回路５００が、メモリ回路（メモリデバイス）である場合、メモリセル（メモリ素子）が、半導体基板８０上又は層間絶縁膜８１内に設けられてもよい。
【０２２２】
１以上の半導体層（半導体領域）１０が、トランジスタ１Ｌ，１Ｐのアクティブ領域として、層間絶縁膜８１上に設けられている。
【０２２３】
図２１においては、２つの半導体層（例えば、ポリシリコン層）１０が層間絶縁膜８１上に設けられた例が示されているが、半導体層１０の個数は、２個に限定されない。
【０２２４】
層間絶縁膜８１上のポリシリコン層１０を用いて、本実施形態のトランジスタ１Ｌ，１Ｐが形成される。
【０２２５】
層間絶縁膜８１，８２内に、コンタクトプラグＣＰ０，ＣＰ１、ビアプラグＶＰ及び配線Ｍ０，Ｍ１が、多層配線技術によって、形成される。
【０２２６】
各プラグＣＰ０，ＣＰ１及び各配線Ｍ０，Ｍ１によって、半導体基板８０上のトランジスタ７が、本実施形態のトランジスタ１Ｌ，１Ｐに接続される。これによって、積層チャネル構造の３次元積層型半導体回路（３Ｄ−ＩＣ）が、形成される。
【０２２７】
図２１に示される半導体回路において、半導体層１０を用いて、ｐチャネル型のトランジスタ１Ｐ、及び、ｎチャネル型のトランジスタ１Ｌ（１Ｎ）が、層間絶縁膜８１上に形成される。
【０２２８】
図２１のトランジスタ１Ｌ，１Ｐは、ポリシリコン層１０内のボディ部１００，１００ｚ内に、アイソバレントドープ領域１１０，１１０ｚと非アイソバレントドープ領域１２０，１２０ｚとを、少なくとも含んでいる。ポリシリコン層１０のボディ部１００内において、アイソバレントドープ領域１１０，１１０ｚは、非アイソバレントドープ領域１２０，１２０ｚ上に積層されている。
【０２２９】
例えば、ｎ型及びｐ型チャネル型薄膜トランジスタ１Ｌ，１Ｐにおいて、アイソバレントドープ領域１１０，１１０ｚは、錫及び鉛のうち少なくとも１つをアイソバレント元素として含んでいる。  
非アイソバレントドープ領域１２０，１２０ｚは、錫及び鉛を含んでいない。
【０２３０】
本実施形態のトランジスタ１において、比較的高い温度の加熱処理を実行すること無しに、高いキャリア移動度を有する領域１１０，１１０ｚを、形成できる。
【０２３１】
本実施形態のトランジスタ１（１Ｌ，１Ｐ）において、シリコンのインパクトイオン化によって発生する正孔は、非アイソバレントドープ領域１２０，１２０ｚ内の空孔において電子と再結合し、ポリシリコン層１０内における正孔の蓄積を、防止できる。
【０２３２】
このように、本実施形態のトランジスタ１は、キャリア移動度を向上でき、基板浮遊効果を抑制できる。
【０２３３】
また、本実施形態のトランジスタ１を含む半導体回路５００は、層間絶縁膜８１，８２内の配線Ｍ０，Ｍ１に高温処理によるダメージを与えること無しに、３次元積層型半導体回路を提供できる。
【０２３４】
以上のように、本実施形態の半導体デバイスを含む半導体回路は、比較的低い製造コストで、高い特性を有する半導体回路を、提供できる。
【０２３５】
（５）  その他  
本実施形態の半導体デバイスは、薄膜トランジスタに限定されない。
【０２３６】
本実施形態の半導体デバイスは、絶縁層上の半導体層をアクティブ領域に用いる電界効果トランジスタであれば、ＳＯＩ基板上の電界効果トランジスタでもよいし、絶縁性基板上の電界効果トランジスタでもよい。
【０２３７】
本実施形態の半導体デバイスは、エンハンスメント型のトランジスタに限定されない。例えば、本実施形態の半導体デバイスは、ボディ部（ウェル領域）の導電型がソース／ドレイン領域の導電型と同じトランジスタ（例えば、デプレッション型トランジスタ、又は、ジャンクションレストランジスタ）でもよい。
【０２３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３９】
１Ｎ，１Ｌ，１Ｐ，１Ｆ：トランジスタ、１０，１０Ｆ：半導体層、１００：ボディ部、１１０，１１０ｚ：第１の領域、１２０，１２０ｚ：第２の領域、１０５，１０６：ソース／ドレイン領域、１５０，１６０：ＬＤＤ領域、２０：ゲート電極、２１：ゲート絶縁膜。
【図１】
2017157720.tif 000003
【図２】
2017157720.tif 000004
【図３】
2017157720.tif 000005
【図４】
2017157720.tif 000006
【図５】
2017157720.tif 000007
【図６】
2017157720.tif 000008
【図７】
2017157720.tif 000009
【図８】
2017157720.tif 000010
【図９】
2017157720.tif 000011
【図１０】
2017157720.tif 000012
【図１１】
2017157720.tif 000013
【図１２】
2017157720.tif 000014
【図１３】
2017157720.tif 000015
【図１４】
2017157720.tif 000016
【図１５】
2017157720.tif 000017
【図１６】
2017157720.tif 000018
【図１７】
2017157720.tif 000019
【図１８】
2017157720.tif 000020
【図１９】
2017157720.tif 000021
【図２０】
2017157720.tif 000022
【図２１】
2017157720.tif 000023