(57)【要約】【課題】マスタークロック信号に異常が発生した場合であっても、その異常を通知するエラー情報を外部に送信可能な回路装置、物理量検出装置、発振器、電子機器、移動体及びマスタークロック信号の異常検出方法等を提供すること。【解決手段】回路装置２０は、マスタークロック信号ＭＣＫに基づいて動作する制御回路１１０と、レジスター部１３４を有し、外部から入力される外部クロック信号ＥＸＣＫに基づいて外部にデータを送信するインターフェース回路１３０と、を含む。そしてレジスター部１３４は、マスタークロック信号ＭＣＫのエラー情報ＥＭＫを外部クロック信号ＥＸＣＫに基づいて取り込み、取り込んだエラー情報ＥＭＫを記憶する。インターフェース回路１３０は、レジスター部１３４に記憶されたエラー情報ＥＭＫを含むデータを外部に送信する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
マスタークロック信号に基づいて動作する制御回路と、
レジスター部を有し、外部から入力される外部クロック信号に基づいて外部にデータを送信するインターフェース回路と、
を含み、
前記レジスター部は、前記マスタークロック信号のエラー情報を前記外部クロック信号に基づいて取り込み、取り込んだ前記エラー情報を記憶し、
前記インターフェース回路は、前記レジスター部に記憶された前記エラー情報を含む前記データを外部に前記送信することを特徴とする回路装置。
【請求項２】
請求項１に記載された回路装置において、
前記マスタークロック信号の異常を検出し、前記異常を検出した場合に、前記マスタークロック信号が異常となったこと示す前記エラー情報を前記レジスター部に出力するマスタークロック信号異常検出回路を含むことを特徴とする回路装置。
【請求項３】
請求項２に記載された回路装置において、
前記レジスター部は、前記マスタークロック信号異常検出回路からの前記エラー情報を、前記外部クロック信号に基づいて取り込むことを特徴とする回路装置。
【請求項４】
請求項２又は３に記載された回路装置において、
前記マスタークロック信号異常検出回路は、前記マスタークロック信号とは異なるクロック信号であるエラー検出用クロック信号に基づいて、前記マスタークロック信号の異常の前記検出と、前記エラー情報の前記レジスター部への前記出力とを行うことを特徴とする回路装置。
【請求項５】
請求項４に記載された回路装置において、
振動子を発振させる駆動回路を含み、
前記エラー検出用クロック信号は、前記振動子を前記発振させることで生成されたクロック信号であることを特徴とする回路装置。
【請求項６】
請求項２乃至５のいずれか一項に記載された回路装置において、
前記マスタークロック信号異常検出回路は、
前記マスタークロック信号に基づく入力クロック信号を、前記マスタークロック信号とは異なるクロック信号であるエラー検出用クロック信号に基づいてラッチする第１のフリップフロップ回路と、
前記第１のフリップフロップ回路からの第１の出力信号を前記エラー検出用クロック信号に基づいてラッチする第２のフリップフロップ回路と、
前記第１の出力信号と、前記第２のフリップフロップ回路からの第２の出力信号との排他的論理和を求める排他的論理和回路と、
前記排他的論理和回路の出力信号が第１の論理レベルとなっている期間を前記エラー検出用クロック信号に基づいてカウントし、カウント値が所定値となった場合に、前記マスタークロック信号が異常となったこと示す前記エラー情報を出力するカウンターと、
を有することを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載された回路装置において、
前記マスタークロック信号で動作する故障診断回路を含み、
前記レジスター部は、前記故障診断回路からのエラー情報を取り込む故障診断用レジスターを有することを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載された回路装置において、
前記インターフェース回路は、ＳＰＩ（Serial Peripheral Interface）方式又はＩ２Ｃ（Inter-Integrated Circuit）方式のインターフェース回路であることを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載された回路装置において、
前記マスタークロック信号を生成するマスタークロック信号生成回路を含むことを特徴とする回路装置。
【請求項１０】
マスタークロック信号の異常を検出するマスタークロック信号異常検出回路と、
前記マスタークロック信号のエラー情報を、外部から入力される外部クロック信号に基づいて取り込むレジスター部と、
を含むことを特徴とする回路装置。
【請求項１１】
請求項１０に記載された回路装置において、
前記レジスター部に記憶された前記エラー情報を含むデータを、前記外部クロック信号に基づいて外部に送信するインターフェース回路を含むことを特徴とする回路装置。
【請求項１２】
第１のクロック信号の異常を、前記第１のクロック信号とは異なる第２のクロック信号に基づいて検出する異常検出回路と、
前記第１のクロック信号のエラー情報を、外部から入力される外部クロック信号である第３のクロック信号に基づいて取り込むレジスター部と、
を含むことを特徴とする回路装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載された回路装置と、
物理量トランスデューサーと、
を含むことを特徴とする物理量検出装置。
【請求項１４】
請求項１３に記載された物理量検出装置において、
前記物理量トランスデューサーは、加速度検出素子及び角速度検出素子の少なくとも一方であることを特徴とする物理量検出装置。
【請求項１５】
請求項１乃至１２のいずれか一項に記載された回路装置と、
振動子と、
を含むことを特徴とする発振器。
【請求項１６】
請求項１乃至１２のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
【請求項１７】
請求項１乃至１２のいずれか一項に記載された回路装置を含むことを特徴とする移動体。
【請求項１８】
マスタークロック信号の異常を前記マスタークロック信号以外のクロック信号で検出し、
前記マスタークロック信号のエラー情報を、外部から入力される外部クロック信号に基づいてレジスター部に取り込み、
前記レジスター部に記憶された前記エラー情報を含むデータを、前記外部クロック信号に基づいて外部に送信することを特徴とするマスタークロック信号の異常検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、物理量検出装置、発振器、電子機器、移動体及びマスタークロック信号の異常検出方法等に関する。
【背景技術】
【０００２】
回路装置における種々の故障を診断するために、回路装置に故障診断回路を設ける場合がある。例えばＣＰＵ等の外部装置が、このような故障診断回路が出力するエラー情報を回路装置のインターフェース回路を介して読み出し、そのエラー情報に応じた動作を行う。故障診断回路の従来技術として例えば特許文献１に開示される技術がある。特許文献１では、故障診断回路が、物理量検出装置の物理量トランスデューサーを駆動する駆動回路と、物理量トランスデューサーからの検出信号に基づいて物理量を検出する検出回路との故障診断を行い、インターフェース回路がそのエラー情報を出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１８１６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような故障診断回路が、回路装置（例えばロジック回路等）を動作させるマスタークロック信号に基づいて動作する場合、そのマスタークロック信号に異常が発生するとエラー情報を出力できない可能性がある。そうすると、外部装置は回路装置のエラーの有無を正確に知ることができず、エラーに応じた動作を行うことができない可能性がある。
【０００５】
本発明の幾つかの態様によれば、マスタークロック信号に異常が発生した場合であっても、その異常を通知するエラー情報を外部に送信可能な回路装置、物理量検出装置、発振器、電子機器、移動体及びマスタークロック信号の異常検出方法等を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【０００７】
本発明の一態様は、マスタークロック信号に基づいて動作する制御回路と、レジスター部を有し、外部から入力される外部クロック信号に基づいて外部にデータを送信するインターフェース回路と、を含み、前記レジスター部は、前記マスタークロック信号のエラー情報を前記外部クロック信号に基づいて取り込み、取り込んだ前記エラー情報を記憶し、前記インターフェース回路は、前記レジスター部に記憶された前記エラー情報を含む前記データを外部に前記送信する回路装置に関係する。
【０００８】
本発明の一態様によれば、マスタークロック信号のエラー情報を記憶するレジスター部が、外部から入力された外部クロック信号に基づいてエラー情報を取り込む。そして、レジスター部に取り込まれた情報が、外部に送信される。これにより、マスタークロック信号に異常が発生した場合であっても、その異常を通知するエラー情報を外部に送信することが可能となる。
【０００９】
また本発明の一態様では、回路装置は、前記マスタークロック信号の異常を検出し、前記異常を検出した場合に、前記マスタークロック信号が異常となったこと示す前記エラー情報を前記レジスター部に出力するマスタークロック信号異常検出回路を含んでもよい。
【００１０】
このようにすれば、マスタークロック信号異常検出回路がマスタークロック信号の異常を検出した場合に、エラー情報が、マスタークロック信号が異常となったこと示す情報となる。例えば、エラー情報に対応するエラー信号がアクティブになる。そして、そのエラー情報が外部クロック信号に基づいてレジスター部に取り込まれる。これにより、マスタークロック信号が異常となったことを示すエラー情報を外部に送信できる。
【００１１】
また本発明の一態様では、前記レジスター部は、前記マスタークロック信号異常検出回路からの前記エラー情報を、前記外部クロック信号に基づいて取り込んでもよい。
【００１２】
このようにすれば、マスタークロック信号とは独立に供給される外部クロック信号に基づいて、マスタークロック信号のエラー情報がレジスター部に取り込まれる。これにより、マスタークロック信号が異常となった場合であっても、そのエラー情報を外部に送信することが可能となる。
【００１３】
また本発明の一態様では、前記マスタークロック信号異常検出回路は、前記マスタークロック信号とは異なるクロック信号であるエラー検出用クロック信号に基づいて、前記マスタークロック信号の異常の前記検出と、前記エラー情報の前記レジスター部への前記出力とを行ってもよい。
【００１４】
このようにすれば、マスタークロック信号が異常となった場合であってもエラー検出用クロック信号に基づいてマスタークロック信号の異常の検出と、エラー情報のレジスター部への出力とを行うことができる。これにより、マスタークロック信号に異常がある場合に、それを表すエラー情報を外部に送信できる。
【００１５】
また本発明の一態様では、回路装置は、振動子を発振させる駆動回路を含み、前記エラー検出用クロック信号は、前記振動子を前記発振させることで生成されたクロック信号であってもよい。
【００１６】
このように振動子を発振させることで生成されたクロック信号をエラー検出用クロック信号として用いることで、マスタークロック信号とは独立なクロック信号によってマスタークロック信号を監視することが可能となる。また、回路装置内に存在しているクロック信号を用いるので、冗長にクロック信号生成回路を設ける必要がない。
【００１７】
また本発明の一態様では、前記マスタークロック信号異常検出回路は、前記マスタークロック信号に基づく入力クロック信号を、前記マスタークロック信号とは異なるクロック信号であるエラー検出用クロック信号に基づいてラッチする第１のフリップフロップ回路と、前記第１のフリップフロップ回路からの第１の出力信号を前記エラー検出用クロック信号に基づいてラッチする第２のフリップフロップ回路と、前記第１の出力信号と、前記第２のフリップフロップ回路からの第２の出力信号との排他的論理和を求める排他的論理和回路と、前記排他的論理和回路の出力信号が第１の論理レベルとなっている期間を前記エラー検出用クロック信号に基づいてカウントし、カウント値が所定値となった場合に、前記マスタークロック信号が異常となったこと示す前記エラー情報を出力するカウンターと、を有してもよい。
【００１８】
マスタークロック信号の論理レベルが変化しなくなると排他的論理和回路の出力信号の論理レベルが第１の論理レベルから変化しなくなる。カウンターは、それが所定期間続いたことを検出した場合に、エラー情報を、マスタークロック信号が異常となったこと示す情報にする。例えば、エラー情報に対応するエラー信号をアクティブにする。このようにして、マスタークロック信号が異常となったことを検出できる。
【００１９】
また本発明の一態様では、回路装置は、前記マスタークロック信号で動作する故障診断回路を含み、前記レジスター部は、前記故障診断回路からのエラー情報を取り込む故障診断用レジスターを有してもよい。
【００２０】
このように故障診断回路がマスタークロック信号に基づいて動作する場合、マスタークロック信号が異常となった場合に故障診断回路の動作が停止する。そうすると、回路装置にエラーが発生してもそのエラーを検出できず、インターフェース回路のレジスター部に正しいエラー情報が取り込まれないので、外部にエラーが通知されない。この点、本発明の一態様によれば、少なくともマスタークロック信号が異常となったことを外部に通知することが可能である。
【００２１】
また本発明の一態様では、前記インターフェース回路は、ＳＰＩ（Serial Peripheral Interface）方式又はＩ２Ｃ（Inter-Integrated Circuit）方式のインターフェース回路であってもよい。
【００２２】
このようなシリアルインターフェースでは、シリアルクロック線を用いて通信が行われる。本発明の一態様では、このシリアルクロック線から入力されるシリアルクロック信号を外部クロック信号としてマスタークロック信号のエラー情報をインターフェース回路のレジスター部に取り込む。これにより、マスタークロック信号のエラー情報をシリアルインターフェースを介して外部に送信できるようになる。
【００２３】
また本発明の一態様では、回路装置は、前記マスタークロック信号を生成するマスタークロック信号生成回路を含んでもよい。
【００２４】
本発明の一態様によれば、マスタークロック信号生成回路が生成したマスタークロック信号により制御回路を動作させることができる。そして、そのマスタークロック信号のエラー情報を外部クロック信号に基づいてレジスター部に取り込み、そのエラー情報を含むデータを外部に送信することができる。
【００２５】
また本発明の他の態様は、マスタークロック信号の異常を検出するマスタークロック信号異常検出回路と、前記マスタークロック信号のエラー情報を、外部から入力される外部クロック信号に基づいて取り込むレジスター部と、を含む回路装置に関係する。
【００２６】
このようにすれば、マスタークロック信号異常検出回路がマスタークロック信号の異常を検出した場合に、エラー情報が、マスタークロック信号が異常となったこと示す情報となる。例えば、エラー情報に対応するエラー信号がアクティブになる。そして、そのエラー情報を外部クロック信号に基づいてレジスター部に取り込むことができる。
【００２７】
また本発明の他の態様では、回路装置は、前記レジスター部に記憶された前記エラー情報を含むデータを、前記外部クロック信号に基づいて外部に送信するインターフェース回路を含んでもよい。
【００２８】
このようにすれば、レジスター部に取り込まれたエラー情報を含むデータを、外部クロック信号に基づいて外部に送信できる。これにより、マスタークロック信号に異常が発生した場合であっても、その異常を通知するエラー情報を外部に送信することが可能となる。
【００２９】
また本発明の更に他の態様は、第１のクロック信号の異常を、前記第１のクロック信号とは異なる第２のクロック信号に基づいて検出する異常検出回路と、前記第１のクロック信号のエラー情報を、外部から入力される外部クロック信号である第３のクロック信号に基づいて取り込むレジスター部と、を含む回路装置に関係する。
【００３０】
このようにすれば、異常検出回路が第１のクロック信号の異常を、第１のクロック信号とは異なる第２のクロック信号に基づいて検出できる。そして、第１のクロック信号の異常が検出された場合に、エラー情報が、第１のクロック信号が異常となったこと示す情報となる。例えば、エラー情報に対応するエラー信号がアクティブになる。そして、そのエラー情報を、外部クロック信号である第３のクロック信号に基づいてレジスター部に取り込むことができる。
【００３１】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置と、物理量トランスデューサーと、を含む物理量検出装置に関係する。
【００３２】
また本発明の他の態様では、前記物理量トランスデューサーは、加速度検出素子及び角速度検出素子の少なくとも一方であってもよい。
【００３３】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置と、振動子と、を含む発振器に関係する。
【００３４】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。
【００３５】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。
【００３６】
また本発明の更に他の態様は、マスタークロック信号の異常を前記マスタークロック信号以外のクロック信号で検出し、前記マスタークロック信号のエラー情報を、外部から入力される外部クロック信号に基づいてレジスター部に取り込み、前記レジスター部に記憶された前記エラー情報を含むデータを、前記外部クロック信号に基づいて外部に送信するマスタークロック信号の異常検出方法に関係する。
【図面の簡単な説明】
【００３７】
【図１】本実施形態の回路装置の第１の構成例。
【図２】故障診断回路、インターフェース回路の動作を説明するタイミングチャート。
【図３】マスタークロック信号異常検出回路、故障診断回路、インターフェース回路の動作を説明するタイミングチャート。
【図４】本実施形態の回路装置の第２の構成例。
【図５】本実施形態の回路装置の第３の構成例。
【図６】本実施形態の回路装置の第４の構成例。
【図７】マスタークロック信号異常検出回路の詳細な構成例。
【図８】マスタークロック信号が停止していない場合のマスタークロック信号異常検出回路の動作を説明するタイミングチャート。
【図９】マスタークロック信号が停止した場合のマスタークロック信号異常検出回路の動作を説明するタイミングチャート。
【図１０】マスタークロック信号生成回路の詳細な構成例。
【図１１】インターフェース回路の詳細な構成例。
【図１２】インターフェース回路の動作を説明するタイミングチャート。
【図１３】物理量検出装置、物理量検出装置に適用した場合の回路装置の詳細な構成例。
【図１４】角速度検出素子を駆動する駆動回路、角速度検出素子からの検出信号を検出する検出回路の詳細な構成例。
【図１５】加速度検出素子からの検出信号を検出する検出回路の詳細な構成例。
【図１６】発振器、発振器に適用した場合の回路装置の詳細な構成例。
【図１７】本実施形態の回路装置を含む移動体、電子機器の例。
【図１８】本実施形態の回路装置を含む移動体、電子機器の例。
【図１９】本実施形態の回路装置を含む移動体、電子機器の例。
【図２０】本実施形態の回路装置を含む移動体、電子機器の例。
【発明を実施するための形態】
【００３８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３９】
１．構成
図１は、本実施形態の回路装置２０の第１の構成例である。回路装置２０は、マスタークロック信号異常検出回路１５０、故障診断回路１６０、インターフェース回路１３０、制御回路１１０（処理回路）を含む。回路装置２０は、例えば集積回路装置として構成される。
【００４０】
マスタークロック信号ＭＣＫは、回路装置２０の動作用の（例えばロジック回路を同期動作させる）クロック信号である。例えば図４で後述するように、マスタークロック信号ＭＣＫは、回路装置２０に設けられたマスタークロック信号生成回路１２０から回路装置２０の各部に供給される。或いは、マスタークロック信号ＭＣＫは、回路装置２０のクロック入力端子を介して回路装置２０の外部（例えば発振器、発振回路、クロック生成回路等、或いはそれらのいずれかを含む回路装置等）から入力され、その入力されたマスタークロック信号ＭＣＫが回路装置２０の各部に供給される。
【００４１】
制御回路１１０は、回路装置２０の各部の制御や種々のデジタル信号処理を行う。制御回路１１０は、マスタークロック信号ＭＣＫに基づいて動作するロジック回路である。例えば制御回路１１０は、複数のフリップフロップ回路とそのフリップフロップ回路の間に設けられた組み合わせ回路を含む。そしてフリップフロップ回路がマスタークロック信号ＭＣＫで組み合わせ回路の出力を取り込む。このような同期動作が、マスタークロック信号ＭＣＫに基づく動作に対応する。例えば図１３等で後述するように、角速度や加速度を検出する物理量検出装置３００に回路装置２０（２０ａ）を適用した場合、制御回路１１０（１１０ａ）は、駆動回路３０や検出回路６０の動作の制御や、インターフェース回路１３０（１３０ａ）を介した通信の制御を行う。また制御回路１１０（１１０ａ）は、検出された角速度データや加速度データに対するフィルター処理や温度補償処理等をデジタル信号処理として行う。制御回路１１０は、ゲートアレイ等のＡＳＩＣにより実現してもよいし、プロセッサー（ＤＳＰ、ＣＰＵ）とプロセッサー上で動作するプログラム（プログラムモジュール）により実現してもよい。
【００４２】
故障診断回路１６０は、回路装置２０の各部のエラー情報ＥＦ（エラー信号）を出力する回路である。具体的には、故障診断回路１６０は、エラー情報ＥＦを記憶するレジスター部１６２（レジスター回路）を含む。このレジスター部１６２は、マスタークロック信号ＭＣＫに基づいてエラー情報ＥＦを取り込み（ラッチし）、その取り込んだエラー情報ＥＦをインターフェース回路１３０に出力する。故障診断回路１６０は例えばロジック回路等で構成され、その一部又は全部が制御回路１１０と一体に構成されてもよい。
【００４３】
エラー情報ＥＦは、そのエラー情報ＥＦに対応する回路や信号等に異常があるか否かを表す情報、或いは異常の種類を表す情報である。即ち故障診断回路１６０には回路装置２０の各部から異常検出信号が入力され、その異常検出信号に基づいてエラー情報ＥＦを生成する。故障診断回路１６０には例えば制御回路１１０の異常検出回路から異常検出信号ＦＥＲが入力される。或いは図１３等で後述するように、角速度や加速度を検出する物理量検出装置３００に回路装置２０（２０ａ）を適用した場合、駆動回路３０や検出回路６０の異常検出回路から異常検出信号が故障診断回路１６０（１６０ａ）に入力される。故障診断回路１６０（１６０ａ）は、各部からの異常検出信号をそのままエラー情報ＥＦとしてもよいし、異常検出信号を加工（例えば１又は複数の異常検出信号を論理演算）してエラー情報ＥＦを生成してもよい。エラー情報ＥＦは、例えばエラー信号（例えばエラーフラグ）であり、そのエラー信号に対応した回路に異常が検出された場合、或いは、そのエラー信号に対応した種類の異常が回路に検出された場合に、エラー信号がアクティブとなる。
【００４４】
マスタークロック信号異常検出回路１５０は、マスタークロック信号ＭＣＫとは異なるクロック信号であるエラー検出用クロック信号ＣＫＩに基づいて、マスタークロック信号ＭＣＫの異常を検出し、エラー情報ＥＭＫ（エラー信号）をインターフェース回路１３０に出力する。エラー情報ＥＭＫは、マスタークロック信号ＭＣＫに異常があるか否かを表す情報であり、例えばエラー信号（例えばエラーフラグ）である。そのエラー信号はマスタークロック信号ＭＣＫの異常が検出された場合にアクティブになる。マスタークロック信号ＭＣＫの異常は、例えばマスタークロック信号ＭＣＫの停止であり、例えばマスタークロック信号ＭＣＫの論理レベルがハイレベル又はローレベルに固定されることである。このような異常の原因は、例えばマスタークロック信号ＭＣＫを生成する回路（例えば図４のマスタークロック信号生成回路１２０、或いは回路装置２０の外部に設けられたマスタークロック信号生成回路）の異常（故障）、或いはマスタークロック信号ＭＣＫの伝送経路における断線やショート等である。
【００４５】
エラー検出用クロック信号ＣＫＩは、マスタークロック信号ＭＣＫとは独立したクロック信号である。即ち、マスタークロック信号ＭＣＫを生成する回路（例えば図４のマスタークロック信号生成回路１２０、或いは回路装置２０の外部に設けられたマスタークロック信号生成回路）とは異なる回路から供給されるクロック信号である。エラー検出用クロック信号ＣＫＩは、回路装置２０の内部回路から供給されてもよいし、回路装置２０の外部回路から供給されてもよい。エラー検出用クロック信号ＣＫＩは、マスタークロック信号ＭＣＫがアクティブである間はアクティブとなっているクロック信号であることが望ましい。例えば、図１４等で後述するように、角速度センサー（ジャイロセンサー）に回路装置２０（２０ａ）を適用した場合、振動子１０を駆動する駆動回路３０からの信号ＳＹＣ（同期検波用の信号）がエラー検出用クロック信号ＣＫＩとして用いられる。或いは、図１６等で後述するように、発振器５００に回路装置２０（２０ｂ）を適用した場合、振動子ＸＴＡＬを用いて発振信号ＯＳＣＫを生成する発振信号生成回路５３０からの発振信号ＯＳＣＫがエラー検出用クロック信号ＣＫＩとして用いられる。
【００４６】
インターフェース回路１３０は、回路装置２０と外部装置２００との間の通信（コマンドやデータの送受信）を行う回路である。外部装置２００は、例えば回路装置２０を制御するＣＰＵ（Central Processing Unit）やマイクロコンピューター等のプロセッサー、或いはＡＳＩＣ（Application Specific Integrated Circuit）、自動車のＥＣＵ（Electronic Control Unit、又はEngine Control Unit）等である。インターフェース回路１３０には、外部装置２００からのクロック信号である外部クロック信号ＥＸＣＫがクロック線ＬＣＫを介して入力される。より詳細には、コマンドやデータの送受信を行う通信期間中においては、クロック線ＬＣＫを介して外部クロック信号ＥＸＣＫのパルスが入力され、通信期間外においては、外部クロック信号が一定の電位に固定される。またインターフェース回路１３０と外部装置２００はデータ線ＬＤＴを介してデータＳＤＴ（コマンドを含む）をやり取り（入出力）する。
【００４７】
インターフェース回路１３０は、外部クロック信号ＥＸＣＫに基づいて動作するレジスター部１３４（レジスター回路）を含む。インターフェース回路１３０は、外部装置２００からデータ線ＬＤＴを介して送信されたデータＳＤＴをレジスター部１３４に格納する。またインターフェース回路１３０は、回路装置２０の各部からの情報（データ）をレジスター部１３４に格納し、外部装置２００からの読み出し要求コマンドに応じて、レジスター部１３４に格納した情報（データ）を含むデータＳＤＴをデータ線ＬＤＴに出力する。例えば、レジスター部１３４は、マスタークロック信号異常検出回路１５０からのエラー情報ＥＭＫを外部クロック信号ＥＸＣＫに基づいて取り込むマスタークロックエラー情報用レジスター１３６と、故障診断回路１６０からのエラー情報ＥＦを外部クロック信号ＥＸＣＫに基づいて取り込む故障診断用レジスター１３８とを含む。
【００４８】
以下、本実施形態の回路装置２０の動作を説明する。図２は、故障診断回路１６０、インターフェース回路１３０の動作を説明するタイミングチャートである。なお、エラー情報ＥＦのタイミングチャートは、エラー情報ＥＦに対応するエラー信号のタイミングチャートである。
【００４９】
図２のＡ１に示すように、異常検出信号ＦＥＲが非アクティブ（ローレベル、広義には第１の論理レベル）からアクティブ（ハイレベル、広義には第２の論理レベル）になったとする。なお、異常検出信号ＦＥＲは例えばマスタークロック信号ＭＣＫに同期して（例えば立ち上がりエッジに同期して）変化するが、これに限定されない。例えばアナログ回路からの異常検出信号等ではマスタークロック信号ＭＣＫに非同期に変化してもよい。
【００５０】
Ａ２に示すように、故障診断回路１６０のレジスター部１６２は、異常検出信号ＦＥＲをマスタークロック信号ＭＣＫで取り込み、エラー情報ＥＦとして出力する。例えば、異常検出信号ＦＥＲがアクティブとなってから２回目のマスタークロック信号ＭＣＫの立ち上がりエッジで異常検出信号ＦＥＲを取り込む。
【００５１】
Ａ３に示すように、インターフェース回路１３０の故障診断用レジスター１３８は、エラー情報ＥＦを外部クロック信号ＥＸＣＫで取り込む。例えば、エラー情報ＥＦに対応するエラー信号がアクティブとなってから２回目の外部クロック信号ＥＸＣＫの立ち上がりエッジでエラー情報ＥＦを取り込む。外部装置２００からエラー情報ＥＦの読み出し要求があった場合、この故障診断用レジスター１３８に格納されたエラー情報ＥＦが外部装置２００へ出力される。
【００５２】
図３は、マスタークロック信号ＭＣＫに異常が発生した場合のマスタークロック信号異常検出回路１５０、故障診断回路１６０、インターフェース回路１３０の動作を説明するタイミングチャートである。なお、エラー情報ＥＦ、ＥＭＫのタイミングチャートは、エラー情報ＥＦ、ＥＭＫに対応するエラー信号のタイミングチャートである。
【００５３】
図３のＢ１に示すように、マスタークロック信号ＭＣＫに異常が発生し、停止した（非アクティブになった）とする。Ｂ２に示すように、マスタークロック信号ＭＣＫが停止した後に異常検出信号ＦＥＲがアクティブになった場合を考える。この場合、Ｂ３に示すように、マスタークロック信号ＭＣＫが停止しているので故障診断回路１６０のレジスター部１６２は異常検出信号ＦＥＲを取り込めず、エラー情報ＥＦに対応するエラー信号はアクティブにならない。従って、Ｂ４に示すように、外部クロック信号ＥＸＣＫの立ち上がりエッジが来ても故障診断用レジスター１３８にはアクティブのエラー信号（エラー情報ＥＦ）が取り込まれず、外部装置２００にはエラーが通知されないことになる。
【００５４】
このように、マスタークロック信号ＭＣＫに基づいてエラー情報ＥＦを出力する場合、そのマスタークロック信号ＭＣＫが停止してしまうと外部装置２００にエラー情報を送信できない可能性がある。また、マスタークロック信号ＭＣＫが停止すると回路装置２０の多くの機能が停止する等の異常な状態となるが、外部装置２００がエラー情報からその状態を知ることができなくなってしまう。
【００５５】
そこで本実施形態では、Ｂ５に示すように、マスタークロック信号ＭＣＫとは独立なエラー検出用クロック信号ＣＫＩでマスタークロック信号異常検出回路１５０が動作し、エラー情報ＥＭＫを出力する。具体的には、マスタークロック信号ＭＣＫが停止した後、エラー検出用クロック信号ＣＫＩのパルスが所定数だけ入力された場合にエラー情報ＥＭＫに対応するエラー信号がアクティブになる。図３では、マスタークロック信号ＭＣＫが停止した後、２つ目のエラー検出用クロック信号ＣＫＩの立ち上がりエッジでエラー情報ＥＭＫに対応するエラー信号がアクティブとなる場合を図示しているが、これに限定されず、所定数は２以外でもよい。Ｂ６に示すように、マスタークロックエラー情報用レジスター１３６は、外部クロック信号ＥＸＣＫでエラー情報ＥＭＫを取り込む。例えば、エラー情報ＥＭＫに対応するエラー信号がアクティブとなってから２回目の外部クロック信号ＥＸＣＫの立ち上がりエッジでエラー情報ＥＭＫを取り込む。外部装置２００からエラー情報ＥＭＫの読み出し要求があった場合、このマスタークロックエラー情報用レジスター１３６に格納されたエラー情報ＥＭＫが外部装置２００へ出力される。外部装置２００は、そのエラー情報ＥＭＫに基づいて回路装置２０をリセットする（再起動する）等の処置を行うことが可能である。なお、マスタークロックと異なるクロック信号に基づいてマスタークロックエラー情報用レジスター１３６に格納された値を定期的に監視する処理を回路装置２０において行い、マスタークロックエラー情報用レジスター１３６に異常があったことを示すエラー情報ＥＭＫになった場合は、回路装置２０が自己をリセットする（再起動する）等の処置を行ってもよい。
【００５６】
以上の本実施形態によれば、回路装置２０は、マスタークロック信号ＭＣＫに基づいて動作する制御回路１１０と、レジスター部１３４を有し、外部から入力される外部クロック信号ＥＸＣＫに基づいて外部にデータＳＤＴを送信するインターフェース回路１３０と、を含む。レジスター部１３４は、マスタークロック信号ＭＣＫのエラー情報ＥＭＫを外部クロック信号ＥＸＣＫに基づいて取り込み、取り込んだエラー情報ＥＭＫを記憶する。インターフェース回路１３０は、レジスター部１３４に記憶されたエラー情報ＥＭＫを含むデータＳＤＴを外部に送信する。
【００５７】
このようにすれば、マスタークロック信号ＭＣＫに異常が発生した場合であっても、その異常を通知するエラー情報ＥＭＫを外部装置２００に送信することが可能となる。即ち上述したように、マスタークロック信号ＭＣＫが異常となった場合には回路装置２０のエラーを外部装置２００に送信することが困難となる。この点、本実施形態では、インターフェース回路１３０が、マスタークロック信号ＭＣＫのエラー情報ＥＭＫを記憶するレジスター部１３４を有するので、そのエラー情報ＥＭＫを外部装置２００に送信できる。これにより、外部装置２００が少なくともマスタークロック信号ＭＣＫの異常を知ることが可能となり、そのエラーに対応した動作を行うことが可能となる。
【００５８】
また本実施形態では、回路装置２０は、マスタークロック信号ＭＣＫの異常を検出するマスタークロック信号異常検出回路１５０を含む。マスタークロック信号異常検出回路１５０は、マスタークロック信号ＭＣＫの異常を検出した場合に、マスタークロック信号ＭＣＫが異常となったこと示すエラー情報ＥＭＫをレジスター部１３４に出力する。
【００５９】
エラー情報ＥＭＫは、エラー信号に対応している。そして、そのエラー情報ＥＭＫに対応するエラー信号をアクティブにすることが、マスタークロック信号ＭＣＫが異常となったことを示すエラー情報ＥＭＫを出力することに対応する。
【００６０】
このようにすれば、マスタークロック信号異常検出回路１５０がマスタークロック信号ＭＣＫの異常を検出した場合に、エラー情報ＥＭＫが、マスタークロック信号ＭＣＫが異常となったことを示す情報となり、そのエラー情報ＥＭＫが外部クロック信号ＥＸＣＫに基づいてレジスター部１３４に取り込まれる。これにより、マスタークロック信号ＭＣＫが異常となったことを示すエラー情報ＥＭＫを外部装置２００に送信できる。
【００６１】
また本実施形態では、レジスター部１３４は、マスタークロック信号異常検出回路１５０からのエラー情報ＥＭＫを、外部クロック信号ＥＸＣＫに基づいて取り込む。
【００６２】
このようにすれば、マスタークロック信号ＭＣＫとは独立に供給される外部クロック信号ＥＸＣＫに基づいて、エラー情報ＥＭＫがレジスター部１３４に取り込まれる。これにより、マスタークロック信号ＭＣＫが異常となった場合であっても、そのエラー情報ＥＭＫを外部装置２００に送信することが可能となる。
【００６３】
また本実施形態では、マスタークロック信号異常検出回路１５０は、マスタークロック信号ＭＣＫとは異なるクロック信号であるエラー検出用クロック信号ＣＫＩに基づいて、マスタークロック信号ＭＣＫの異常の検出と、エラー情報ＥＭＫのレジスター部１３４への出力とを行う。
【００６４】
図３で説明したように、マスタークロック信号ＭＣＫで動作する故障診断回路１６０ではマスタークロック信号ＭＣＫが異常となった場合には動作が停止し、回路に異常が発生した場合であってもエラー情報ＥＦに対応するエラー信号をアクティブにできない。この点、本実施形態ではマスタークロック信号ＭＣＫとは異なる（即ち独立な）エラー検出用クロック信号ＣＫＩに基づいてマスタークロック信号ＭＣＫの異常を検出できる。また、エラー検出用クロック信号ＣＫＩに基づいてエラー情報ＥＭＫをレジスター部１３４へ出力できる。これにより、マスタークロック信号ＭＣＫに異常がある場合に、それを表すエラー情報ＥＭＫに対応するエラー信号をアクティブにして、レジスター部１３４へ出力できる。
【００６５】
また本実施形態では、回路装置２０は、振動子を発振させる（駆動する）駆動回路を含んでもよい。そして、エラー検出用クロック信号ＣＫＩは、振動子を発振させることで生成されたクロック信号であってもよい。
【００６６】
振動子は、物理量トランスデューサーとして用いられる場合の振動子である。駆動回路は、振動子に駆動信号を供給して発振させることにより振動子が物理量に対応した検出信号を出力する状態にするための回路である。振動子を発振させることで生成されたクロック信号は、例えば振動子の端子から出力される発振信号、或いは駆動回路が振動子を発振させている場合の駆動回路の内部信号等である。例えば図１３で後述する物理量検出装置３００では、コリオリ力を検出する角速度検出素子１３が振動子に対応する。そして、駆動回路３０が出力する同期信号ＳＹＣＡ（検出回路６０が同期検波を行うための信号）が、振動子を発振させることで生成されたクロック信号に対応する。
【００６７】
このように回路装置２０が、振動子を駆動する駆動回路を含む場合、その振動子を発振させることで生成されたクロック信号が回路装置２０内に存在している。このクロック信号をエラー検出用クロック信号ＣＫＩとして用いることで、マスタークロック信号ＭＣＫとは独立なクロック信号によってマスタークロック信号ＭＣＫを監視することが可能となる。また、元々存在しているクロック信号を用いるので、冗長にクロック信号生成回路を設ける必要がない。
【００６８】
なお本実施形態のエラー検出用クロック信号ＣＫＩはマスタークロック信号ＭＣＫとは異なるクロック信号であればよく、物理量トランスデューサーを駆動して生成されたものに限定されない。例えば、回路装置２０が、マスタークロック信号ＭＣＫを生成する回路（例えば図４のマスタークロック信号生成回路１２０、或いは回路装置２０の外部に設けられたマスタークロック信号生成回路）とは別のクロック信号生成回路を含み、そのクロック信号生成回路が生成したクロック信号をエラー検出用クロック信号ＣＫＩとして用いてもよい。或いは、エラー検出用クロック信号ＣＫＩは、発振信号（基準周波数信号）を生成する発振器の振動子を発振させることで生成されたクロック信号であってもよい。例えば図１６で後述する発振器５００では、回路装置２０（２０ｂ）は、振動子ＸＴＡＬを発振させる発振回路５５０を含み、その発振回路５５０からの発振信号ＯＳＣＫがエラー検出用クロック信号ＣＫＩに対応する。
【００６９】
また図７等で後述するように、マスタークロック信号異常検出回路１５０は、第１のフリップフロップ回路１５１と第２のフリップフロップ回路１５２と排他的論理和回路１５４とカウンター１５５とを含んでもよい。そして第１のフリップフロップ回路１５１は、マスタークロック信号ＭＣＫに基づく入力クロック信号をエラー検出用クロック信号ＣＫＩに基づいてラッチする。第２のフリップフロップ回路１５２は、第１のフリップフロップ回路１５１からの第１の出力信号ＱＦ１をエラー検出用クロック信号ＣＫＩに基づいてラッチする。排他的論理和回路１５４は、第１の出力信号ＱＦ１と、第２のフリップフロップ回路１５２からの第２の出力信号ＱＦ２との排他的論理和を求める。カウンター１５５は、排他的論理和回路１５４の出力信号ＱＸＲが第１の論理レベル（ローレベル）となっている期間（図９のＣＫＩパルスＮ個の期間）をエラー検出用クロック信号ＣＫＩに基づいてカウントし、カウント値が所定値（Ｎ）となった場合に、マスタークロック信号ＭＣＫが異常となったことを示すエラー情報ＥＭＫを出力する。
【００７０】
ここで、マスタークロック信号ＭＣＫに基づく入力クロック信号は、マスタークロック信号ＭＣＫそのものであってもよいし、マスタークロック信号ＭＣＫに基づいて生成されたクロック信号であってもよい。例えば、図７の例ではマスタークロック信号ＭＣＫが分周された分周クロック信号ＤＭＫである。
【００７１】
このようにしてマスタークロック信号異常検出回路１５０を構成することで、マスタークロック信号ＭＣＫが停止した場合に、それを検出することが可能となる。即ち、マスタークロック信号ＭＣＫの論理レベルが変化しなくなると排他的論理和回路１５４の出力信号ＱＸＲの論理レベルが変化しなくなる。カウンター１５５は、それが所定期間続いたことを検出した場合に、エラー情報ＥＭＫを、マスタークロック信号ＭＣＫが異常となったことを示す情報にする（エラー信号をアクティブにする）。
【００７２】
また本実施形態では、回路装置２０は、マスタークロック信号ＭＣＫで動作する故障診断回路１６０を含む。レジスター部１３４は、故障診断回路１６０からのエラー情報ＥＦを取り込む故障診断用レジスター１３８を有する。
【００７３】
このように故障診断回路１６０がマスタークロック信号ＭＣＫに基づいて動作する場合、マスタークロック信号ＭＣＫが異常となった場合に故障診断回路１６０の動作が停止する。そうすると、回路装置２０にエラーが発生してもエラー情報ＥＦに対応するエラー信号がアクティブにならず、故障診断用レジスター１３８に正しいエラー情報ＥＦが取り込まれないので、外部装置２００にエラーが通知されない。この点、本実施形態では少なくともマスタークロック信号ＭＣＫが異常となったことを外部装置２００に通知することが可能である。
【００７４】
また本実施形態では、インターフェース回路１３０は、ＳＰＩ（Serial Peripheral Interface）方式又はＩ２Ｃ（Inter-Integrated Circuit）方式のインターフェース回路である。
【００７５】
ＳＰＩ方式は、シリアルクロック線と、単方向の２本のシリアルデータ線で通信する同期式のシリアル通信方式である。ＳＰＩのバスには複数のスレーブを接続できるが、それらを特定するためには、マスターは、スレーブセレクト線を用いてスレーブを選択する必要がある。図１１で後述する例では、シリアルクロック信号ＳＣＫが外部クロック信号ＥＸＣＫに対応し、受信シリアルデータＭＯＳＩ、送信シリアルデータＭＩＳＯがデータＳＤＴに対応する。Ｉ２Ｃ方式は、シリアルクロック線と、双方向のシリアルデータ線の２本の信号線で通信を行う同期式のシリアル通信方式である。Ｉ２Ｃのバスには複数のスレーブを接続でき、マスターは、個別に決められたスレーブのアドレスを指定して、スレーブを選択した後に、当該スレーブと通信を行う。この場合、シリアルクロック線で伝送されるシリアルクロック信号が外部クロック信号ＥＸＣＫに対応し、双方向のシリアルデータ線で伝送されるシリアルデータがデータＳＤＴに対応する。
【００７６】
このような２線、３線、４線のシリアルインターフェースでは、シリアルクロック線を用いて通信が行われる。本実施形態では、このシリアルクロック線から入力されるシリアルクロック信号でマスタークロック信号ＭＣＫのエラー情報ＥＭＫをレジスター部１３４に取り込む。これにより、マスタークロック信号ＭＣＫのエラー情報ＥＭＫをシリアルインターフェースを介して外部装置２００に送信できるようになる。
【００７７】
また本実施形態では、図１３等で後述するように、回路装置２０（２０ａ）を物理量検出装置３００に適用してもよい。物理量検出装置３００は、回路装置２０（２０ａ）と物理量トランスデューサーを含む。図１３の例では、物理量トランスデューサーは角速度検出素子１３及び加速度検出素子１６の少なくとも一方である。また物理量トランスデューサーが角速度検出素子１３の場合、例えば物理量トランスデューサーは振動子（コリオリ力を検出する角速度検出素子）である。
【００７８】
物理量を検出する物理量検出装置では、物理量の検出処理においてデジタル信号処理を行う場合がある。このような場合、そのデジタル信号処理を行うロジック回路はマスタークロック信号で動作する。マスタークロック信号としては、例えば物理量検出装置に含まれる角速度検出素子である振動子を駆動して（発振させて）得られるクロック信号を用いる場合がある。しかしながら、物理量検出装置に含まれる回路装置内のロジック回路の動作周波数が駆動周波数で制限されてしまう。また、振動子を駆動して得られたクロック信号のみで物理量検出装置の回路装置を動作させることになるので、そのクロック信号に異常があった場合に回路装置の機能が停止してしまう。
【００７９】
この点、本実施形態では、振動子を駆動して（発振させて）得られるクロック信号とは異なるクロック信号であるマスタークロック信号ＭＣＫでロジック回路（制御回路１１０）が動作する。例えば、図４で後述するように回路装置２０がマスタークロック信号生成回路１２０を含み、マスタークロック信号生成回路１２０が生成したマスタークロック信号ＭＣＫでロジック回路が動作する。これにより、振動子の駆動周波数等に依存せず、高速にロジック回路を動作させることが可能となる。また、マスタークロック信号ＭＣＫと振動子を駆動して得られたクロック信号という２つの独立したクロック信号が存在するので、いずれか一方が異常となった場合であっても、回路装置２０の少なくとも一部の機能を維持できる可能性がある。そして、マスタークロック信号ＭＣＫを、振動子を駆動して得られたクロック信号で監視することで、マスタークロック信号ＭＣＫの異常を検出し、外部装置２００に通知することが可能となる。
【００８０】
なお、物理量検出装置３００が角速度検出素子１３及び加速度検出素子１６のうち加速度検出素子１６のみを含む場合、エラー検出用クロック信号ＣＫＩは、例えばマスタークロック信号ＭＣＫを生成する回路（例えば図４のマスタークロック信号生成回路１２０、或いは回路装置２０の外部に設けられたマスタークロック信号生成回路）とは別に設けられたクロック信号生成回路からのクロック信号である。或いは、回路装置２０が、加速度検出素子１６を搬送波の周波数で振動させる（駆動する）駆動回路を含み、その駆動回路が出力するクロック信号をエラー検出用クロック信号ＣＫＩとして用いてもよい。
【００８１】
本実施形態の回路装置２０の構成は、図１に限定されるものでない。例えば以下の第２〜第４の構成例のように回路装置２０を構成してもよい。
【００８２】
図４は、本実施形態の回路装置２０の第２の構成例である。図４では、図１に対して回路装置２０が、マスタークロック信号ＭＣＫを生成するマスタークロック信号生成回路１２０を更に含む。
【００８３】
マスタークロック信号生成回路１２０は、例えば振動子を用いずにマスタークロック信号ＭＣＫを生成する発振回路、或いは振動子を用いてマスタークロック信号ＭＣＫを生成する発振回路である。振動子を用いない発振回路は、例えば２状態が相互に切り替わることで発振するマルチバイブレーター、或いは奇数個の反転回路（ゲインが負の回路）をリング状に接続したリングオシレーター、反転回路の出力をＣＲ回路（キャパシターと抵抗で構成される回路）で帰還させるＣＲ発振回路等である。振動子を用いる発振回路は、例えば水晶振動子やセラミック振動子等を駆動して発振させる発振回路等である。なお、発振回路のうち回路装置２０に内蔵される部分がマスタークロック信号生成回路１２０であり、発振回路を構成する要素の一部（例えばキャパシター等）や振動子が回路装置２０の外部に設けられてもよい。
【００８４】
図５は、本実施形態の回路装置２０の第３の構成例である。図５の回路装置２０は、マスタークロック信号異常検出回路１５０、レジスター部１８０を含む。
【００８５】
マスタークロック信号異常検出回路１５０は、マスタークロック信号ＭＣＫの異常を検出する。具体的には、マスタークロック信号異常検出回路１５０は、マスタークロック信号ＭＣＫの異常を検出した場合に、マスタークロック信号ＭＣＫが異常となったことを示すエラー情報ＥＭＫをレジスター部１８０に出力する。マスタークロック信号異常検出回路１５０は、マスタークロック信号ＭＣＫとは異なるクロック信号であるエラー検出用クロック信号ＣＫＩに基づいて、マスタークロック信号ＭＣＫの異常の検出と、エラー情報ＥＭＫのレジスター部１８０への出力とを行う。
【００８６】
レジスター部１８０は、マスタークロック信号ＭＣＫのエラー情報ＥＭＫを、回路装置２０の外部から入力される外部クロック信号ＣＫＰに基づいて取り込む。例えばレジスター部１８０は、外部クロック信号ＣＫＰがクロック端子に入力されるフリップフロップ回路（マスタークロックエラー情報用レジスター）を含み、そのフリップフロップ回路がエラー情報ＥＭＫを取り込む。例えば外部クロック信号ＣＫＰは、図１の外部装置２００から供給される外部クロック信号ＥＸＣＫであるが、これに限定されない。即ち、外部クロック信号ＣＫＰは、マスタークロック信号ＭＣＫやエラー検出用クロック信号ＣＫＩとは異なる（独立した）クロック信号であればよい。
【００８７】
図５の回路装置２０は、レジスター部１８０に記憶されたエラー情報ＥＭＫを含むデータを、外部クロック信号ＣＫＰに基づいて外部に送信するインターフェース回路を更に含んでもよい。この場合、レジスター部１８０は図１と同様にインターフェース回路に含まれてもよいし、或いはレジスター部１８０はインターフェース回路とは別に設けられてもよい。
【００８８】
以上の第２、第３の構成例によれば、マスタークロック信号ＭＣＫに異常が発生した場合であっても、その異常を通知するエラー情報ＥＭＫを外部クロック信号（ＥＸＣＫ、ＣＫＰ）に基づいてレジスター部（１３４、１８０）に取り込むことができる。これにより、そのマスタークロック信号ＭＣＫのエラー情報ＥＭＫを外部（例えば外部装置２００）に送信することが可能となる。
【００８９】
図６は、本実施形態の回路装置２０の第４の構成例である。図６の回路装置２０は、異常検出回路１５６、レジスター部１８５を含む。
【００９０】
異常検出回路１５６は、第１のクロック信号ＣＬＫ１の異常を、第１のクロック信号ＣＬＫ１とは異なる第２のクロック信号ＣＬＫ２に基づいて検出する。例えば第１のクロック信号ＣＬＫ１が図１のマスタークロック信号ＭＣＫに対応し、第２のクロック信号ＣＬＫ２が図１のエラー検出用クロック信号ＣＫＩに対応するが、これに限定されない。即ち、第１のクロック信号ＣＬＫ１は、回路装置２０の動作に用いられるクロック信号であればよく、ロジック回路の動作に用いられるクロック信号に限定されない。そして第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２は互いに異なる（独立した）クロック信号であればよい。例えば、図１４のように角速度センサーに回路装置２０を適用した場合において、振動子１０を駆動する駆動回路３０からの信号ＳＹＣが第１のクロック信号ＣＬＫ１に対応し、第２のクロック信号ＣＬＫ２が、制御回路１１０の動作に用いられるマスタークロック信号ＭＣＫであってもよい。
【００９１】
レジスター部１８５は、第１のクロック信号ＣＬＫ１のエラー情報ＥＫ１を、回路装置２０の外部から入力される外部クロック信号である第３のクロック信号ＣＬＫ３に基づいて取り込む。例えばレジスター部１８５は、第３のクロック信号ＣＬＫ３がクロック端子に入力されるフリップフロップ回路（クロックエラー情報用レジスター）を含み、そのフリップフロップ回路がエラー情報ＥＫ１を取り込む。例えば第３のクロック信号ＣＬＫ３は、図１の外部装置２００から供給される外部クロック信号ＥＸＣＫであるが、これに限定されない。即ち、第３のクロック信号ＣＬＫ３は、第１のクロック信号ＣＬＫ１や第２のクロック信号ＣＬＫ２とは異なる（独立した）クロック信号であればよい。
【００９２】
図６の回路装置２０は、レジスター部１８５に記憶されたエラー情報ＥＫ１を含むデータを、第３のクロック信号ＣＬＫ３に基づいて外部に送信するインターフェース回路を更に含んでもよい。この場合、レジスター部１８５は図１と同様にインターフェース回路に含まれてもよいし、或いはレジスター部１８５はインターフェース回路とは別に設けられてもよい。
【００９３】
以上の第４の構成例によれば、互いに独立した第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２が回路装置２０に存在する場合に、その第１のクロック信号ＣＬＫ１の異常を第２のクロック信号ＣＬＫ２で検出できる。そして、更に独立した第３のクロック信号ＣＬＫ３を用いることで、第１のクロック信号ＣＬＫ１のエラー情報ＥＫ１をレジスター部１８５に取り込むことができる。これにより、その第１のクロック信号ＣＬＫ１のエラー情報ＥＫ１を外部（例えば外部装置２００）に送信することが可能となる。
【００９４】
なお、以上の回路装置２０の動作は、マスタークロック信号の異常検出方法（回路装置の作動方法）として実行することが可能である。即ち、マスタークロック信号ＭＣＫの異常をマスタークロック信号ＭＣＫ以外のクロック信号（例えばＣＫＩ）で検出し、マスタークロック信号ＭＣＫのエラー情報ＥＭＫを、外部から入力される外部クロック信号（例えばＥＸＣＫ、ＣＫＰ）に基づいてレジスター部（１３４、１８０）に取り込み、レジスター部に記憶されたエラー情報ＥＭＫを含むデータを、外部クロック信号に基づいて外部に送信する。
【００９５】
このような異常検出方法を回路装置２０が実行することで、マスタークロック信号ＭＣＫに異常が発生した場合であっても、その異常を通知するエラー情報ＥＭＫを外部クロック信号（ＥＸＣＫ、ＣＫＰ）に基づいてレジスター部（１３４、１８０）に取り込むことができる。これにより、そのマスタークロック信号ＭＣＫのエラー情報ＥＭＫを外部（例えば外部装置２００）に送信することが可能となる。
【００９６】
２．マスタークロック信号異常検出回路
図７は、マスタークロック信号異常検出回路１５０の詳細な構成例である。マスタークロック信号異常検出回路１５０は、分周回路１５３、第１のフリップフロップ回路１５１、第２のフリップフロップ回路１５２、排他的論理和回路１５４（ＸＯＲ回路）、カウンター１５５を含む。
【００９７】
図８は、マスタークロック信号ＭＣＫが停止していない場合のマスタークロック信号異常検出回路１５０の動作を説明するタイミングチャートである。なお、エラー情報ＥＭＫのタイミングチャートは、エラー情報ＥＭＫに対応するエラー信号のタイミングチャートである。
【００９８】
分周回路１５３は、マスタークロック信号ＭＣＫを分周し、その分周されたマスタークロック信号ＭＣＫを分周クロック信号ＤＭＫとして出力する。第１のフリップフロップ回路１５１は、エラー検出用クロック信号ＣＫＩに基づいて（立ち上がりエッジで）分周クロック信号ＤＭＫを取り込む。第２のフリップフロップ回路１５２は、エラー検出用クロック信号ＣＫＩに基づいて（立ち上がりエッジで）第１のフリップフロップ回路１５１の出力信号ＱＦ１を取り込む。排他的論理和回路１５４は、第１のフリップフロップ回路１５１の出力信号ＱＦ１と第２のフリップフロップ回路１５２の出力信号ＱＦ２との排他的論理和を求め、その結果を信号ＱＸＲとして出力する。
【００９９】
カウンター１５５は、エラー検出用クロック信号ＣＫＩに基づいてカウント動作を行う。具体的には、信号ＱＸＲがハイレベル（広義には第２論理レベル）となった場合にカウント値をリセット（ゼロに設定）する。そして、信号ＱＸＲがローレベル（広義には第１論理レベル）である場合に、エラー検出用クロック信号ＣＫＩのパルス（例えば立ち上がりエッジ）が入力されるとカウント値をインクリメントする。カウンター１５５は、カウント値が所定値となった場合にエラー情報ＥＭＫに対応するエラー信号をアクティブにする。図８のようにマスタークロック信号ＭＣＫに異常がない場合には、信号ＱＸＲがローレベルに固定されないので、エラー情報ＥＭＫに対応するエラー信号はアクティブにならない。
【０１００】
図９は、マスタークロック信号ＭＣＫが停止した場合のマスタークロック信号異常検出回路１５０の動作を説明するタイミングチャートである。なお、エラー情報ＥＭＫのタイミングチャートは、エラー情報ＥＭＫに対応するエラー信号のタイミングチャートである。
【０１０１】
図９のＤ１に示すように、マスタークロック信号ＭＣＫが停止した場合には分周クロック信号ＤＭＫも停止する（例えばローレベルに固定される）。そうするとＤ２に示すように、排他的論理和回路１５４の出力信号ＱＸＲがローレベルのまま変化しなくなる。カウンター１５５にハイレベルの信号ＱＸＲが入力されないのでカウント値がリセットされない。そのためＤ３に示すように、カウント値が所定値Ｎ＝８になったときにエラー情報ＥＭＫに対応するエラー信号がアクティブになる。なお、ここではＮ＝８としたが、これに限定されず、Ｎは任意の１以上の整数（例えばＮ≧４）であってよい。
【０１０２】
Ｄ４に示すように、マスタークロック信号ＭＣＫが停止状態から復帰した場合には、分周クロック信号ＤＭＫも復帰する。Ｄ５に示すように、排他的論理和回路１５４の出力信号ＱＸＲが変化するので、その信号ＱＸＲがハイレベルになったときにカウンター１５５のカウント値がリセットされる。そうするとＤ６に示すように、エラー情報ＥＭＫに対応するエラー信号がアクティブから非アクティブになる。
【０１０３】
３．マスタークロック信号生成回路
図１０は、マスタークロック信号生成回路１２０の詳細な構成例である。なお以下ではマルチバイブレーターを例に説明するが、マスタークロック信号生成回路１２０はマルチバイブレーターに限定されず、上述したような種々の発振回路を採用できる。
【０１０４】
図１０のマスタークロック信号生成回路１２０は、スイッチ素子ＳＷＡ１、ＳＷＡ２、電流源ＩＧＡ１、ＩＧＡ２（バイアス電流出力回路）、キャパシターＣＡ１、ＣＡ２、コンパレーターＣＰＡ１、ＣＰＡ２、論理反転回路ＩＶＡ１、ＩＶＡ２（インバーター）、否定論理積回路ＮＡＡ１、ＮＡＡ２（ＮＡＮＤ回路）、バッファーＢＦＡ１を含む。スイッチ素子ＳＷＡ１、ＳＷＡ２は例えばトランジスターである。バッファーＢＦＡ１は、入力と同じ論理レベルを出力する回路である。なお、コンパレーターＣＰＡ１、ＣＰＡ２に入力される基準電圧ＶＲＡはグランド電圧（低電位側電源電圧）よりも高い電圧である。
【０１０５】
マスタークロック信号生成回路１２０は、以下の第１状態と第２状態が相互に切り替わることで発振する。
【０１０６】
第１状態では、マスタークロック信号ＭＣＫはローレベルである。この場合、否定論理積回路ＮＡＡ１の出力信号ＱＡ１はローレベルであり、否定論理積回路ＮＡＡ２の出力信号ＱＡ２はハイレベルである。
【０１０７】
出力信号ＱＡ２がハイレベルなのでスイッチ素子ＳＷＡ２はオンになる。スイッチ素子ＳＷＡ２がオンなのでキャパシターＣＡ２の一端のノードＮＡ２はグランド（低電位側電源）にショートされ、ノードＮＡ２の電圧ＶＡ２はグランド電圧になる。コンパレーターＣＰＡ２は電圧ＶＡ２と基準電圧ＶＲＡを比較しており、電圧ＶＡ２が基準電圧ＶＲＡよりも小さい場合、コンパレーターＣＰＡ２の出力信号ＣＱ２はローレベルである。論理反転回路ＩＶＡ２の出力信号ＩＶＱ２はハイレベルである。
【０１０８】
また、出力信号ＱＡ１がローレベルなのでスイッチ素子ＳＷＡ１はオフになる。スイッチ素子ＳＷＡ１がオフなのでキャパシターＣＡ１には電流源ＩＧＡ１からの電流（電荷）が蓄積されていき、ノードＮＡ１の電圧ＶＡ１が上昇していく。コンパレーターＣＰＡ１は、電圧ＶＡ１と基準電圧ＶＲＡを比較し、電圧ＶＡ１が基準電圧ＶＲＡよりも大きくなったときに出力信号ＣＱ１をローレベルからハイレベルにする。そうすると、論理反転回路ＩＶＡ１の出力信号ＩＶＱ１がハイレベルからローレベルになり、否定論理積回路ＮＡＡ１の出力信号ＱＡ１がローレベルからハイレベルになり、第２状態へ移行する。
【０１０９】
第２状態では、マスタークロック信号ＭＣＫはハイレベルである。この場合、否定論理積回路ＮＡＡ１の出力信号ＱＡ１はハイレベルであり、否定論理積回路ＮＡＡ２の出力信号ＱＡ２はローレベルである。
【０１１０】
出力信号ＱＡ１がハイレベルなのでスイッチ素子ＳＷＡ１はオンになる。スイッチ素子ＳＷＡ１がオンなのでキャパシターＣＡ１の一端のノードＮＡ１はグランド（低電位側電源）にショートされ、ノードＮＡ１の電圧ＶＡ１はグランド電圧になる。電圧ＶＡ１が基準電圧ＶＲＡよりも小さい場合、コンパレーターＣＰＡ１の出力信号ＣＱ１はローレベルである。論理反転回路ＩＶＡ１の出力信号ＩＶＱ１はハイレベルである。
【０１１１】
また、出力信号ＱＡ２がローレベルなのでスイッチ素子ＳＷＡ２はオフになる。スイッチ素子ＳＷＡ２がオフなのでキャパシターＣＡ２には電流源ＩＧＡ２からの電流（電荷）が蓄積されていき、ノードＮＡ２の電圧ＶＡ２が上昇していく。電圧ＶＡ２が基準電圧ＶＲＡよりも大きくなったときにコンパレーターＣＰＡ２は出力信号ＣＱ２をローレベルからハイレベルにする。そうすると、論理反転回路ＩＶＡ２の出力信号ＩＶＱ２がハイレベルからローレベルになり、否定論理積回路ＮＡＡ２の出力信号ＱＡ２がローレベルからハイレベルになり、第１状態へ移行する。
【０１１２】
４．インターフェース回路
図１１は、インターフェース回路１３０の詳細な構成例である。なお以下では４線のＳＰＩ方式の通信を行う場合を例に説明するが、インターフェース回路１３０が行う通信は４線のＳＰＩ方式に限定されない。即ち、回路装置２０の外部からクロック信号が入力され、そのクロック信号に基づいてシリアルデータ通信を行う方式であればよい。
【０１１３】
図１１のインターフェース回路１３０は、ＳＰＩ制御部１３２（ＳＰＩ制御回路）、レジスター部１３４を含む。
【０１１４】
ＳＰＩ制御部１３２には、外部装置２００からシリアルクロック線を介してシリアルクロック信号ＳＣＫが入力され、第１シリアルデータ線を介して受信シリアルデータＭＯＳＩが入力され、スレーブセレクト線を介してスレーブセレクト信号ＳＳが入力される。またＳＰＩ制御部１３２は、外部装置２００へ第２シリアルデータ線を介して送信シリアルデータＭＩＳＯを出力する。具体的には、ＳＰＩ制御部１３２は、物理層回路、通信処理回路を含む。例えば物理層回路は、シリアルクロック信号ＳＣＫ、受信シリアルデータＭＯＳＩ、送信シリアルデータＭＩＳＯ、スレーブセレクト信号ＳＳの送受信を行うＩ／Ｏバッファー回路である。通信処理回路は、ＳＰＩ通信の通信処理を行うロジック回路である。例えば通信処理回路は、受信シリアルデータＭＯＳＩのシリアルパラレル変換や、コマンドの解釈処理、送信シリアルデータＭＩＳＯの生成処理、送信シリアルデータＭＩＳＯのパラレルシリアル変換、レジスター部１３４の読み書き制御等を行う。
【０１１５】
図１２は、インターフェース回路１３０の動作を説明するタイミングチャートである。以下では、スレーブセレクト信号ＳＳがアクティブ（ローレベル）になっている期間を通信期間と呼ぶ。
【０１１６】
ＳＰＩ制御部１３２は、１つの通信期間においてコマンドデータＣ１〜Ｃ４を受信シリアルデータＭＯＳＩとして受信し、その次の１つの通信期間において、コマンドデータＣ１〜Ｃ４に対応したレスポンスデータＲ１〜Ｒ４を送信シリアルデータＭＩＳＯとして送信する。なお、図１２のＭＯＳＩ、ＭＩＳＯの「ｘｘ」はドントケアを表している。図１２のハッチング部分に示すように、シリアルクロック信号ＳＣＫは通信期間においてアクティブとなり、ＳＰＩ制御部１３２は、そのシリアルクロック信号ＳＣＫに基づいて、その通信期間における通信処理を行う。
【０１１７】
第１の通信期間ＴＴ１では、外部装置２００はコマンドデータＣ１としてデータ要求コマンドＳＱＲを出力する。次の第２の通信期間ＴＴ２では、ＳＰＩ制御部１３２は、レスポンスデータＲ１としてエラーデータＥＲＲを出力し、レスポンスデータＲ２、Ｒ３として出力データＤＡＴを出力する。エラーデータＥＲＲは、回路装置２０に何らかのエラーが発生しているか否かを表すエラー情報である。出力データＤＡＴは、例えば図１３で後述する物理量検出装置３００では、検出された物理量データ（角速度データ、加速度データ等）である。即ち、物理量データの読み出し要求への応答の一部としてエラーデータＥＲＲが出力される。
【０１１８】
エラーデータＥＲＲがエラーの発生を示すものであった場合、次の第３の通信期間ＴＴ３において、外部装置２００はコマンドデータＣ１としてエラー詳細要求コマンドＤＥＲを出力する。次の第４の通信期間ＴＴ４では、ＳＰＩ制御部１３２は、レスポンスデータＲ１としてエラーデータＥＲＲを出力し、レスポンスデータＲ２、Ｒ３としてエラー詳細データＥＲＤＴを出力する。エラー詳細データＥＲＤＴは、エラーの詳細な内容を表すデータであり、上述したマスタークロック信号ＭＣＫのエラー情報ＥＭＫや回路装置２０の各部のエラー情報ＥＦが含まれている。外部装置２００は、このエラー詳細データＥＲＤＴから、回路装置２０にどのような種類のエラーが発生したかを知ることが可能である。
【０１１９】
５．物理量検出装置
図１３は、物理量検出装置３００、物理量検出装置３００に適用した場合の回路装置２０ａの詳細な構成例である。なお以下では物理量検出装置３００が角速度と加速度を検出する複合センサーである場合を例に説明するが、これに限定されず、物理量検出装置３００としては種々の物理量を検出するセンサーを想定できる。
【０１２０】
物理量検出装置３００は、角速度検出素子１３、加速度検出素子１６、回路装置２０ａを含む。回路装置２０ａは、マスタークロック信号異常検出回路１５０ａ、マスタークロック信号生成回路１２０ａ、インターフェース回路１３０ａ、故障診断回路１６０ａ、駆動回路３０、検出回路６０を含む。なお既に説明した構成要素と同一の構成要素には同一の符号（又は同一の符号にａを付した符号）を付し、その構成要素については適宜、説明を省略する。
【０１２１】
角速度検出素子１３は、所定軸を中心とする回転の角速度を電気信号に変換する素子（トランスデューサー）である。角速度検出素子１３としては、例えば駆動振動させた状態でコリオリ力が印加されると検出振動が生じ、当該検出振動により圧電体に生じる電界を検出する方式の振動ジャイロセンサー素子、前記検出振動を静電容量の変化として検出する静電容量方式の振動ジャイロセンサー素子等を採用できる。
【０１２２】
加速度検出素子１６は、所定軸の方向の加速度を電気信号に変換する素子（トランスデューサー）である。加速度検出素子１６としては、例えば静電容量方式のシリコンＭＥＭＳ加速度検出素子や圧電方式、熱検知方式等の加速度検出素子を採用できる。
【０１２３】
駆動回路３０は、駆動信号ＤＧＡを出力して角速度検出素子１３を駆動する。例えば駆動回路３０は、角速度検出素子１３からフィードバック信号ＤＳＡを受け、これに対応する駆動信号ＤＧＡを出力することで、角速度検出素子１３を励振させる。
【０１２４】
検出回路６０は、角速度検出素子１３からの検出信号ＳＡに基づいて角速度を検出（抽出）する。また検出回路６０は、加速度検出素子１６からの検出信号ＳＢに基づいて加速度を検出（抽出）する。具体的には検出回路６０は、第１のＡＦＥ（Analog Front-End）回路６１、第２のＡＦＥ回路６２、第１のローパスフィルター８７、第２のローパスフィルター８８、マルチプレクサー９０、Ａ／Ｄ変換回路１００、制御回路１１０ａを含む。
【０１２５】
第１のＡＦＥ回路６１は、角速度検出素子１３からの検出信号ＳＡをアナログ信号処理する回路である。第１のＡＦＥ回路６１は、検出信号ＳＡの増幅や、角速度に対応した信号を検出信号ＳＡから抽出する検波等を行う。
【０１２６】
第１のローパスフィルター８７は、例えばパッシブフィルター（抵抗、キャパシターで構成されるフィルター）であり、第１のＡＦＥ回路６１の出力信号ＡＶＡをローパスフィルター処理する。第１のローパスフィルター８７は、例えば同期検波で除去できなかった不要信号（例えば、角速度検出素子１３の共振周波数と駆動周波数との差である離調周波数の信号）を減衰させるフィルター、或いは、Ａ／Ｄ変換回路１００のアンチエイリアスフィルターとして機能する。
【０１２７】
第２のＡＦＥ回路６２は、加速度検出素子１６からの検出信号ＳＢをアナログ信号処理する回路である。第２のＡＦＥ回路６２は、検出信号ＳＢの増幅等を行う。
【０１２８】
第２のローパスフィルター８８は、例えばパッシブフィルター（抵抗、キャパシターで構成されるフィルター）であり、第２のＡＦＥ回路６２の出力信号ＡＶＢをローパスフィルター処理する。第２のローパスフィルター８８は、例えばＡ／Ｄ変換回路１００のアンチエイリアスフィルターとして機能する。
【０１２９】
マルチプレクサー９０は、第１のローパスフィルター８７の出力信号ＡＶＡ’と第２のローパスフィルター８８の出力信号ＡＶＢ’とを時分割に選択し、その選択された信号ＭＱを出力する。
【０１３０】
Ａ／Ｄ変換回路１００は、マルチプレクサー９０の出力信号ＭＱを時分割にＡ／Ｄ変換する。即ち、第１のローパスフィルター８７の出力信号ＡＶＡ’をＡ／Ｄ変換して角速度に対応するデータＤＴを出力し、次に第２のローパスフィルター８８の出力信号ＡＶＢ’をＡ／Ｄ変換して加速度に対応するデータＤＴを出力する。Ａ／Ｄ変換方式としては、例えば逐次比較型、二重積分型、フラッシュ型、パイプライン型等を想定できる。制御回路１１０ａは、マスタークロック信号ＭＣＫを分周してＡ／Ｄ変換回路１００に供給し、Ａ／Ｄ変換回路１００は、その分周されたマスタークロック信号ＭＣＫでＡ／Ｄ変換動作を行う。
【０１３１】
制御回路１１０ａは、Ａ／Ｄ変換回路１００からのデータＤＴ（デジタル信号）に対してデジタル信号処理（デジタルフィルター処理、補正処理等）を行い、検出された角速度に対応する角速度データ（角速度情報）と、検出された加速度に対応する加速度データ（加速度データ）を出力する。角速度データ、加速度データはインターフェース回路１３０ａを介して外部装置２００に送信される。また制御回路１１０ａは、回路装置２０ａの制御処理を行う。例えば回路装置２０ａでの各種のスイッチ制御やモード設定等はこの制御回路１１０ａにより行われる。
【０１３２】
故障診断回路１６０ａには、回路装置２０ａの各部から異常検出信号が入力される。例えば、制御回路１１０ａは、デジタルフィルターの係数レジスター等の所定値を記憶するレジスターのレジスター値を監視する監視回路を含む。また、駆動回路３０や検出回路６０は、その内部信号を監視する監視回路を含む。故障診断回路１６０ａは、これらの監視回路からの異常検出信号に基づくエラー情報を制御回路１１０ａへ出力する。
【０１３３】
マスタークロック信号異常検出回路１５０ａは、第１のＡＦＥ回路６１が同期検波を行うための同期信号ＳＹＣＡに基づいてマスタークロック信号ＭＣＫの異常を検出する。同期信号ＳＹＣＡは図１のエラー検出用クロック信号ＣＫＩに対応する。
【０１３４】
なお、上記では物理量検出装置３００が各１軸の角速度と加速度を検出する場合を例に説明したが、物理量検出装置３００は角速度及び加速度の一方を検出してもよいし、多軸の角速度を検出してもよいし、多軸の加速度を検出してもよい。例えば１軸の角速度のみを検出する場合、加速度検出素子１６、第２のＡＦＥ回路６２、第２のローパスフィルター８８、マルチプレクサー９０が省略されてもよい。或いは多軸の角速度を検出する場合、複数の角速度検出素子１３が設けられ、それに対応する複数の第１のＡＦＥ回路６１、複数の第１のローパスフィルター８７が設けられ、マルチプレクサー９０が複数の第１のローパスフィルター８７の出力信号を時分割に選択してもよい。
【０１３５】
６．駆動回路、検出回路
図１４は、角速度検出素子１３を駆動する駆動回路３０、角速度検出素子１３からの検出信号を検出する検出回路６０の詳細な構成例である。なお以下では角速度検出素子１３が振動子１０である場合を例に説明する。
【０１３６】
駆動回路３０は、振動子１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動子１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。
【０１３７】
増幅回路３２（Ｉ／Ｖ変換回路）は、振動子１０からのフィードバック信号ＤＩを増幅する。例えば振動子１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。
【０１３８】
駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。
【０１３９】
ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動子１０の駆動用振動部に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動子１０からのフィードバック信号ＤＩの振幅（振動子１０の駆動用振動部の振動速度）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３２の出力信号ＤＶを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。
【０１４０】
同期信号出力回路５２は、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。
【０１４１】
検出回路６０は、増幅回路６４、同期検波回路８１、Ａ／Ｄ変換回路１００、制御回路１１０ａ（ＤＳＰ部）を含む。増幅回路６４は、振動子１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。制御回路１１０ａはＡ／Ｄ変換回路１００からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理（例えばゼロ点補正処理や感度補正処理など）を行う。
【０１４２】
なお、図１４の構成を図１３に適用する場合、増幅回路６４、同期検波回路８１は図１３の第１のＡＦＥ回路６１に対応し、同期検波回路８１とＡ／Ｄ変換回路１００の間に第１のローパスフィルター８７、マルチプレクサー９０が設けられる。また、フィードバック信号ＤＩ、駆動信号ＤＱ、同期信号ＳＹＣは、図１３のフィードバック信号ＤＳＡ、駆動信号ＤＧＡ、同期信号ＳＹＣＡに対応する。また第１、第２の検出信号ＩＱ１、ＩＱ２は、図１３の検出信号ＳＡに対応する。
【０１４３】
図１５は、加速度検出素子１６からの検出信号を検出する検出回路６０の詳細な構成例である。なお以下では加速度検出素子１６が静電容量方式の加速度検出素子である場合を例に説明する。
【０１４４】
加速度検出素子１６は、加速度によって動く可動部と、固定電極を有する。可動部には、固定電極と向き合う電極が設けられており、加速度により可動部が動いて固定電極と可動部の電極との間の距離が変化し、それによって電極間の容量が変化する。加速度検出素子１６は、電極間の容量変化によって生じる電荷（電極に蓄えられる電荷）の変化を検出信号ＣＱとして出力する。
【０１４５】
検出回路６０は、加速度検出素子１６からの検出信号ＣＱに基づいて加速度を検出する。検出回路６０は、Ｃ／Ｖ変換回路６６（チャージアンプ）、サンプルホールド回路６７、Ａ／Ｄ変換回路１００、制御回路１１０ａ（ＤＳＰ部）を含む。
【０１４６】
Ｃ／Ｖ変換回路６６は、加速度検出素子１６からの検出信号ＣＱ（電荷）を電圧に変換する。サンプルホールド回路６７は、Ｃ／Ｖ変換回路６６の出力信号をサンプルホールドする。具体的には、加速度検出素子１６の可動部は、搬送波信号の周波数の駆動信号が印加されることにより振動している。加速度検出素子１６からの検出信号は、可動部の振動による搬送波信号と、その搬送波信号によって搬送される加速度に対応した信号とが含まれている。サンプルホールド回路６７は、Ｃ／Ｖ変換回路６６の出力信号をサンプルホールドにより同期検波し、加速度に対応した信号を抽出する。Ａ／Ｄ変換回路１００は、サンプルホールド回路６７の出力信号のＡ／Ｄ変換を行う。制御回路１１０ａはＡ／Ｄ変換回路１００からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理を行う。
【０１４７】
なお、図１５の構成を図１３に適用する場合、Ｃ／Ｖ変換回路６６、サンプルホールド回路６７は図１３の第２のＡＦＥ回路６２に対応し、サンプルホールド回路６７とＡ／Ｄ変換回路１００の間に第２のローパスフィルター８８、マルチプレクサー９０が設けられる。また、検出信号ＣＱは、図１３の検出信号ＳＢに対応する。
【０１４８】
７．発振器
図１６は、発振器５００、発振器５００に適用した場合の回路装置２０ｂの詳細な構成例である。発振器５００としては、例えば振動子の発振周波数の温度依存性を補償して一定周波数の発振信号を生成するＴＣＸＯ（Temperature Compensated crystal Oscillator）や、振動子を恒温槽により一定温度に保つことで一定周波数の発振信号を生成するＯＣＸＯ（Oven Controlled crystal Oscillator）等を想定できる。
【０１４９】
発振器５００は、振動子ＸＴＡＬ、回路装置２０ｂを含む。回路装置２０ｂは、温度センサー５１０、Ａ／Ｄ変換回路５２０、制御回路１１０ｂ（処理部）、発振信号生成回路５３０、インターフェース回路１３０ｂ、マスタークロック信号生成回路１２０ｂ、マスタークロック信号異常検出回路１５０ｂを含む。なお既に説明した構成要素と同一の構成要素には同一の符号（又は同一の符号にｂを付した符号）を付し、その構成要素については適宜、説明を省略する。
【０１５０】
温度センサー５１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置２０ｂ）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。温度センサー５１０は、例えばＰＮ接合（ダイオード）の順方向電圧を温度依存電圧として出力する回路である。
【０１５１】
Ａ／Ｄ変換回路５２０は、温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換回路５２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式はこのような方式には限定されず、種々の方式（計数型、並列比較型又は直並列型等）を採用できる。
【０１５２】
制御回路１１０ｂは種々の信号処理（デジタル信号処理）を行う。例えば制御回路１１０ｂは、温度検出データＤＴＤに基づいて発振周波数（発振信号の周波数）の温度補償処理を行う。具体的には制御回路１１０ｂは、温度に応じて変化する温度検出データＤＴＤと、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合に発振周波数の変動を小さくするための温度補償処理を行う。そして制御回路１１０ｂは、信号処理後の周波数制御データＤＦＣＱ（周波数制御コード）を出力する。
【０１５３】
振動子ＸＴＡＬは、例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。なお振動子ＸＴＡＬとしては、圧電振動子としてのＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【０１５４】
発振信号生成回路５３０は発振信号ＯＳＣＫを生成する。例えば発振信号生成回路５３０は、制御回路１１０ｂからの周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。一例としては、発振信号生成回路５３０は、周波数制御データＤＦＣＱにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＯＳＣＫを生成する。
【０１５５】
発振信号生成回路５３０は、Ｄ／Ａ変換回路５４０（Ｄ／Ａ変換部）と発振回路５５０を含む。
【０１５６】
Ｄ／Ａ変換回路５４０は、制御回路１１０ｂからの周波数制御データＤＦＣＱのＤ／Ａ変換を行う。Ｄ／Ａ変換回路５４０のＤ／Ａ変換方式としては例えば抵抗ストリング型（抵抗分割型）を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換回路５４０は、Ｄ／Ａ変換器以外にも、その制御回路や変調回路（ディザー変調又はＰＷＭ変調等）やフィルター回路などを含むことができる。
【０１５７】
発振回路５５０は、Ｄ／Ａ変換回路５４０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成する。発振回路５５０は、第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路５５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＯＳＣＫを生成する。具体的には発振回路５５０は、Ｄ／Ａ変換回路５４０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路５５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路５５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。
【０１５８】
マスタークロック信号異常検出回路１５０ｂは、発振信号ＯＳＣＫに基づいてマスタークロック信号ＭＣＫの異常を検出する。発振信号ＯＳＣＫは図１のエラー検出用クロック信号ＣＫＩに対応する。
【０１５９】
なお発振信号生成回路５３０は、上記の構成に限定されない。例えば、発振回路５５０の可変容量キャパシターがキャパシターアレイとスイッチ回路とを含み、スイッチ回路が周波数制御データＤＦＣＱに基づいて制御されることでキャパシターアレイの容量が可変に制御され、その可変容量キャパシターの容量によって発振回路５５０の発振周波数が制御されてもよい。或いは、発振信号生成回路５３０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＯＳＣＫを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＦＣＱで設定される発振周波数の発振信号ＯＳＣＫをデジタル的に生成してもよい。
【０１６０】
８．移動体、電子機器
図１７〜図２０は、本実施形態の回路装置２０を含む移動体、電子機器の例である。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。
【０１６１】
図１７は、移動体の具体例としての自動車２０６を概略的に示したものである。自動車２０６には、振動子１０と回路装置２０を有するジャイロセンサー２０４が組み込まれている。ジャイロセンサー２０４は車体２０７の姿勢を検出することができる。ジャイロセンサー２０４の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー２０４は組み込まれることができる。
【０１６２】
図１８、図１９は、電子機器の具体例としてのデジタルスチルカメラ６１０、生体情報検出装置６２０概略的に示したものである。このように、本実施形態の回路装置２０はデジタルスチルカメラ６１０や生体情報検出装置６２０（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルスチルカメラ６１０においてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置６２０において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出したりできる。
【０１６３】
図２０は、移動体又は電子機器の具体例としてのロボット６３０を概略的に示したものである。このように、本実施形態の回路装置２０はロボット６３０の可動部（アーム、関節）や本体部にも適用できる。ロボット６３０は、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置２０を利用できる。
【０１６４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、外部装置、物理量検出装置、発振器、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１６５】
１０…振動子、１３…角速度検出素子、１６…加速度検出素子、
２０，２０ａ，２０ｂ…回路装置、３０…駆動回路、３２…増幅回路、
４０…ゲイン制御回路、５０…駆動信号出力回路、５２…同期信号出力回路、
６０…検出回路、６１…第１のＡＦＥ回路、６２…第２のＡＦＥ回路、
６４…増幅回路、６６…Ｃ／Ｖ変換回路、６７…サンプルホールド回路、
８１…同期検波回路、８７…第１のローパスフィルター、
８８…第２のローパスフィルター、９０…マルチプレクサー、
１００…Ａ／Ｄ変換回路、１１０，１１０ａ，１１０ｂ…制御回路、
１２０，１２０ａ，１２０ｂ…マスタークロック信号生成回路、
１３０，１３０ａ，１３０ｂ…インターフェース回路、１３２…ＳＰＩ制御部、
１３４…レジスター部、１３６…マスタークロックエラー情報用レジスター、
１３８…故障診断用レジスター、
１５０，１５０ａ，１５０ｂ…マスタークロック信号異常検出回路、
１５１…第１のフリップフロップ回路、１５２…第２のフリップフロップ回路、
１５３…分周回路、１５４…排他的論理和回路、１５５…カウンター、
１５６…異常検出回路、１６０，１６０ａ…故障診断回路、１６２…レジスター部、
１８０…レジスター部、１８５…レジスター部、２００…外部装置、
２０４…ジャイロセンサー、２０６…自動車（移動体）、２０７…車体、
２０８…車体姿勢制御装置、２０９…車輪、３００…物理量検出装置、
５００…発振器、５１０…温度センサー、５２０…Ａ／Ｄ変換回路、
５３０…発振信号生成回路、５４０…Ｄ／Ａ変換回路、５５０…発振回路、
６１０…デジタルスチルカメラ（電子機器）、
６２０…生体情報検出装置（電子機器）、６３０…ロボット（移動体又は電子機器）、
ＣＫＩ…エラー検出用クロック信号、ＣＫＰ…外部クロック信号、
ＣＬＫ１…第１のクロック信号、ＣＬＫ２…第２のクロック信号、
ＣＬＫ３…第３のクロック信号、ＤＴ…データ、ＥＦ…エラー情報、
ＥＫ１…エラー情報、ＥＭＫ…エラー情報、ＥＸＣＫ…外部クロック信号、
ＬＣＫ…クロック線、ＬＤＴ…データ線、ＭＣＫ…マスタークロック信号、
ＳＤＴ…データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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