(57)【要約】【課題】浮遊ゲートの下部の絶縁膜の横方向の切れ込みが生じる。【解決手段】半導体装置の製造方法は、絶縁膜上浮遊ゲート用導電膜上に、消去ゲート形成予定領域および選択ゲート形成予定領域において浮遊ゲート用導電膜が露出するように、被覆層を形成する工程と、被覆層の側部および浮遊ゲート用導電膜の側部を覆うように、第１側壁膜を形成する工程と、第１側壁膜の側部を覆うように、第２側壁膜を形成する工程と、を備える。半導体装置の製造方法は、さらに、第２側壁膜の側部および浮遊ゲート用導電膜の側部を覆うように、第３側壁膜を形成する工程と、第２側壁膜、第３側壁膜および消去ゲート形成予定領域および選択ゲート形成予定領域の絶縁膜をエッチングする工程と、を備える。【選択図】図１２
2017157772.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲートと消去ゲートと制御ゲートと選択ゲートとを含む不揮発性メモリセルを有している半導体装置の製造方法は、
（ａ）半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、浮遊ゲート用導電膜を形成する工程と、
（ｃ）前記浮遊ゲートが形成されるように、前記浮遊ゲート用導電膜を加工する工程と、
を備え、
前記（ｃ）工程は、
（ｃａ）前記浮遊ゲート用導電膜上に、消去ゲート形成予定領域および選択ゲート形成予定領域において前記浮遊ゲート用導電膜が露出するように、被覆層を形成する工程と、
（ｃｂ）前記選択ゲート形成予定領域側の前記浮遊ゲート用導電膜を除去する工程と、
（ｃｃ）前記被覆層の側部および前記浮遊ゲート用導電膜の側部を覆うように、第１側壁膜を形成する工程と、
（ｃｄ）前記第１側壁膜の側部を覆うように、第２側壁膜を形成する工程と、
（ｃｅ）前記被覆層、前記第１側壁膜、及び前記第２側壁膜をマスクとして、前記浮遊ゲート用導電膜を、前記第１絶縁膜が露出するようにエッチングを行なう工程と、
（ｃｆ）前記第２側壁膜の側部および前記浮遊ゲート用導電膜の側部を覆うように、第３側壁膜を形成する工程と、
（ｃｇ）前記第２側壁膜、前記第３側壁膜および前記消去ゲート形成予定領域および選択ゲート形成予定領域の前記第１絶縁膜をエッチングして除去する工程と、
を備える。
【請求項２】
請求項１の半導体装置の製造方法において、さらに
（ｄ）前記消去ゲート形成予定領域において前記半導体基板、前記浮遊ゲート、第１側壁膜及び前記被覆層が覆われるように、前記第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に前記消去ゲートを形成する工程と、
を備える。
【請求項３】
請求項２の半導体装置の製造方法において、更に、
（ｆ）前記（ｃ）工程の後に、前記半導体基板にソース領域を形成する工程を備え、
前記（ｄ）工程は、前記ソース領域を形成する工程の後に実行される。
【請求項４】
請求項１の半導体装置の製造方法において、
前記（ｃａ）工程は、
（ｃａａ）前記浮遊ゲート用導電膜上に、第３絶縁膜を形成する工程と、
（ｃａａ）前記第３絶縁膜層上に、制御ゲート用導電膜を形成する工程と、
（ｃａａ）前記消去ゲート形成予定領域および選択ゲート形成予定領域において前記浮遊ゲート用導電膜が露出するように、前記第３絶縁膜及び前記制御ゲート用導電膜を加工する工程と、
を備える。
【請求項５】
請求項２の半導体装置の製造方法において、さらに
（ｇ）前記（ｄ）工程の後に、前記選択ゲート形成予定領域において前記半導体基板に、第４絶縁膜を形成する工程と、
（ｈ）前記第４絶縁膜上に前記選択ゲートを形成する工程と、
（ｉ）前記半導体基板にドレイン領域を形成する工程と、
を備える。
【請求項６】
請求項１の半導体装置の製造方法において、
前記（ｃｇ）工程は、前記第３側壁膜のエッチングレートが前記第１絶縁膜のエッチングレートよりも大きく、選択比が２．２５以上のＨＦ系の薬液を用いてエッチングする。
【請求項７】
請求項６の半導体装置の製造方法において、
前記（ｃｇ）工程は、前記選択比が３以上のＨＦ系の薬液を用いてエッチングする。
【請求項８】
請求項７の半導体装置の製造方法において、
前記第３側壁膜はＨＴＯ膜で形成され、前記第１絶縁膜は熱酸化膜で形成される。
【請求項９】
請求項７の半導体装置の製造方法において、
前記第３側壁膜はＢＰＳＧ膜で形成され、前記第１絶縁膜は熱酸化膜で形成される。
【請求項１０】
請求項７の半導体装置の製造方法において、
前記第３側壁膜はＮＳＧ膜で形成され、前記第１絶縁膜は熱酸化膜で形成される。
【請求項１１】
半導体装置の製造方法は、
（ａ）半導体基板上に、第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、浮遊ゲート用導電膜を形成する工程と、
（ｃ）前記浮遊ゲートが形成されるように、前記浮遊ゲート用導電膜を加工する工程と、
（ｄ）前記浮遊ゲート用導電膜上に、消去ゲート形成予定領域および選択ゲート形成予定領域において前記浮遊ゲート用導電膜が露出するように、被覆層を形成する工程と、
（ｅ）前記選択ゲート形成予定領域側の前記浮遊ゲート用導電膜を除去する工程と、
（ｆ）前記被覆層の側部および前記浮遊ゲート用導電膜の側部を覆うように、第１側壁膜を形成する工程と、
（ｇ）前記第１側壁膜の側部を覆うように、第２側壁膜を形成する工程と、
（ｈ）前記被覆層、前記第１側壁膜、及び前記第２側壁膜をマスクとして、前記浮遊ゲート用導電膜を、前記第１絶縁膜が露出するようにエッチングを行なう工程と、
（ｉ）前記第２側壁膜の側部および前記浮遊ゲート用導電膜の側部を覆うように、第３側壁膜を形成する工程と、
（ｊ）前記第２側壁膜、前記第３側壁膜および前記消去ゲート形成予定領域および選択ゲート形成予定領域の前記第１絶縁膜をＨＦ系の薬液を用いて除去する工程と、
を備え、
前記ＨＦ系の薬液の前記第１絶縁膜に対する前記第３側壁膜の選択比が３以上である。
【請求項１２】
請求項１１の半導体装置の製造方法において、さらに、
（ｋ）前記（ｊ）工程の後に、メガソニックを用いて酸洗浄を行う工程と、
（ｌ）前記（ｊ）工程の後に、メガソニックを用いた酸剥離によりフォトレジストを除去する工程と、
を備える。
【請求項１３】
請求項１１の半導体装置の製造方法において、
前記第３側壁膜はＨＴＯ膜で形成され、前記第１絶縁膜は熱酸化膜で形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えばスプリットゲート型不揮発性メモリセルを備える半導体装置に適用可能である。
【背景技術】
【０００２】
スプリットゲート型不揮発性メモリセルは、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の別の部分の上にある浮遊ゲートと、浮遊ゲートの上方にある制御ゲートと、浮遊ゲートに隣接する消去ゲートとを有する（例えば、米国特許出願公開第２０１４／０１２６２９９号明細書（特許文献１））。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１４／０１２６２９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示される製造方法では、浮遊ゲートがパターニングされた時点で浮遊ゲート下の消去ゲート形成予定領域の第１絶縁膜が露出する。このため、浮遊ゲートのパターニング後に第１側壁層および第２側壁層を除去すると、露出していた第１絶縁膜も同時に除去される。これにより、浮遊ゲート真下の第１絶縁膜は横方向に浸食されて、第１絶縁膜には横方向の切れ込みが生じる。この切れ込みにより、浮遊ゲートおよび制御ゲートの積層構造は第１絶縁膜によって半導体基板に不安定に支持された状態となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置の製造方法は、絶縁膜上の浮遊ゲート用導電膜上に、消去ゲート形成予定領域および選択ゲート形成予定領域において前記浮遊ゲート用導電膜が露出するように、被覆層を形成する工程と、前記被覆層の側部および前記浮遊ゲート用導電膜の側部を覆うように、第１側壁膜を形成する工程と、前記第１側壁膜の側部を覆うように、第２側壁膜を形成する工程と、を備える。半導体装置の製造方法は、さらに、前記第２側壁膜の側部および前記浮遊ゲート用導電膜の側部を覆うように、第３側壁膜を形成する工程と、前記第２側壁膜、前記第３側壁膜および消去ゲート形成予定領域および選択ゲート形成予定領域の前記絶縁膜をエッチングして除去する工程と、を備える。
【発明の効果】
【０００６】
上記半導体装置の製造方法によれば、浮遊ゲート下の絶縁膜の横方向の切れ込みを低減することができる。
【図面の簡単な説明】
【０００７】
【図１】実施例に係る半導体装置の構成を概略的に示す平面図
【図２】図１のフラッシュメモリ領域のメモリセルアレイ内の構成の一部を拡大した平面図
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図
【図４】実施例に係る半導体装置の製造方法の第1工程を概略的に示す断面図
【図５】実施例に係る半導体装置の製造方法の第２工程を概略的に示す断面図
【図６】実施例に係る半導体装置の製造方法の第３工程を概略的に示す断面図
【図７】実施例に係る半導体装置の製造方法の第４工程を概略的に示す断面図
【図８】実施例に係る半導体装置の製造方法の第５工程を概略的に示す断面図
【図９】実施例に係る半導体装置の製造方法の第６工程を概略的に示す断面図
【図１０】実施例に係る半導体装置の製造方法の第７工程を概略的に示す断面図
【図１１】実施例に係る半導体装置の製造方法の第８工程を概略的に示す断面図
【図１２】実施例に係る半導体装置の製造方法の第９工程を概略的に示す断面図
【図１３】実施例に係る半導体装置の製造方法の第1０工程を概略的に示す断面図
【図１４】実施例に係る半導体装置の製造方法の第１１工程を概略的に示す断面図
【図１５】実施例に係る半導体装置の製造方法の第１２工程を概略的に示す断面図
【図１６】実施例に係る半導体装置の製造方法の第１３工程を概略的に示す断面図
【図１７】実施例に係る半導体装置の製造方法の第１４工程を概略的に示す断面図
【図１８】実施例に係る半導体装置の製造方法の第１５工程を概略的に示す断面図
【図１９】実施例に係る半導体装置の製造方法の第１６工程を概略的に示す断面図
【図２０】実施例に係る半導体装置の製造方法の第１７工程を概略的に示す断面図
【図２１】実施例に係る半導体装置の製造方法の第１８工程を概略的に示す断面図
【図２２】実施例に係る半導体装置の製造方法の第１９工程を概略的に示す断面図
【図２３】比較例に係る半導体装置の製造方法の工程を示す断面図
【図２４】比較例に係る半導体装置の製造方法の工程を示す断面図
【図２５】比較例に係る半導体装置の製造方法の工程を示す断面図
【図２６】浮遊ゲートの側方突出部付近を示す拡大断面図
【発明を実施するための形態】
【０００８】
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。
【実施例】
【０００９】
まず、実施例に係る半導体装置の半導体基板の主表面に配置された各領域について図１を用いて説明する。
【００１０】
図１に示されるように、実施例に係る半導体装置ＳＤは、例えばチップの状態である。ただし、半導体装置ＳＤはウエハの状態であってもよく、樹脂封止されたパッケージの状態であってもよい。半導体装置ＳＤは、半導体基板ＳＢの表面に、Ｉ／Ｏ（Input/Output）領域と、ＡＮＡＬＯＧ領域と、ＲＡＭ（Random Access Memory）領域と、ＣＰＵ（Central Processing Unit）領域と、チャージポンプ（ＣＨＡＲＧＥ  ＰＵＭＰ）領域と、フラッシュメモリ（ＦＬＡＳＨ）領域とを主に有している。フラッシュメモリ領域においては、複数のフラッシュメモリセルが行列状に配置されている。
【００１１】
次に、実施例に係るフラッシュメモリセルの構成について図２および図３を用いて説明する。
【００１２】
主に図２に示されるように、実施例に係るフラッシュメモリセルは、浮遊ゲートＦＧ、制御ゲートＣＧおよび選択ゲートＳＧを有するスプリットゲート型の不揮発性メモリセルである。平面視において、制御ゲートＣＧ、消去ゲートＥＧおよび選択ゲートＳＧは互いに並走して延びている。ここで平面視とは、半導体基板ＳＢの主表面に対して直交する方向から見た視点を意味する。
【００１３】
選択ゲートＳＧと制御ゲートＣＧとの間には、絶縁膜ＣＩが配置されている。絶縁膜ＣＩによって選択ゲートＳＧと制御ゲートＣＧとは電気的に絶縁されている。また、制御ゲートＣＧと消去ゲートＥＧとの間には、絶縁膜ＣＩおよびトンネル絶縁膜ＴＩが配置されている。絶縁膜ＣＩおよびトンネル絶縁膜ＴＩによって制御ゲートＣＧと消去ゲートＥＧとは電気的に絶縁されている。
【００１４】
選択ゲートＳＧの制御ゲートＣＧとは反対側の側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは選択ゲートＳＧ接しながら並走している。
【００１５】
１つの制御ゲートＣＧの下には複数の浮遊ゲートＦＧが配置されている。１つの制御ゲートＣＧの下に位置する複数の浮遊ゲートＦＧの各々は互いに分離されており、互いに電気的に分離されている。
【００１６】
また、半導体基板ＳＢの主表面には素子分離絶縁膜ＥＳＲが形成されている。素子分離絶縁膜ＥＳＲは、例えばＳＴＩ（Shallow Trench Isolation）である。ＳＴＩは半導体基板ＳＢの主表面に形成された溝と、その溝を埋め込む埋め込み絶縁膜とを有している。
【００１７】
主に図３に示されるように、半導体基板ＳＢは主表面を有している。この主表面にフラッシュメモリセルが形成されている。このフラッシュメモリセル、上記のとおり、浮遊ゲートＦＧと、制御ゲートＣＧと、消去ゲートＥＧと、選択ゲートＳＧとを有している。このフラッシュメモリセルは、上記ゲート以外に、ドレイン領域ＤＲと、ソース領域ＳＲと、ゲート絶縁膜ＧＩ１〜ＧＩ４と、トンネル絶縁膜ＴＩとをさらに有している。
【００１８】
ドレイン領域ＤＲは半導体基板主表面に形成されている。ドレイン領域ＤＲは、低濃度不純物領域ＬＤと、高濃度不純物領域ＨＤとを有している。低濃度不純物領域ＬＤおよび高濃度不純物領域ＨＤは互いに接している。これにより、ドレイン領域ＤＲはＬＤＤ（Lightly Doped Drain）構造を有している。
【００１９】
ソース領域ＳＲは、ドレイン領域ＤＲと間隔を開けて半導体基板ＳＢの主表面に形成されている。ドレイン領域ＤＲとソース領域ＳＲとに挟まれる半導体基板ＳＢの主表面上には浮遊ゲートＦＧと、選択ゲートＳＧとが配置されている。
【００２０】
浮遊ゲートＦＧと半導体基板ＳＢの主表面との間には、ゲート絶縁膜ＧＩ１（第１絶縁膜）が形成されている。つまり、ゲート絶縁膜ＧＩ１は半導体基板ＳＢの主表面上に形成されており、浮遊ゲートＦＧはゲート絶縁膜ＧＩ１上に形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコンよりなっている。
【００２１】
選択ゲートＳＧと半導体基板ＳＢの主表面との間には、ゲート絶縁膜ＧＩ２（ＩＬ４）（第４絶縁膜）が形成されている。つまり、ゲート絶縁膜ＧＩ２は半導体基板ＳＢの主表面に形成されており、選択ゲートＳＧはゲート絶縁膜ＧＩ２上に形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコンよりなっている。
【００２２】
浮遊ゲートＦＧ上には、ゲート絶縁膜ＧＩ４（第３絶縁膜）を介在して制御ゲートＣＧが形成されている。ゲート絶縁膜ＧＩ４は、例えばシリコン酸化膜ＯＸ１と、シリコン窒化膜ＮＩと、シリコン酸化膜ＯＸ２との積層構造よりなっている。制御ゲートＣＧの上にはハードマスク層ＨＭが形成されている。
【００２３】
浮遊ゲートＦＧは、制御ゲートＣＧの真下領域からソース領域ＳＲ側の側方に突き出した側方突出部ＦＧＰを有している。側方突出部ＦＧＰは、ソース領域ＳＲ側の上端に凸状角部ＣＮ１を有している。また、側方突出部ＦＧＰは、制御ゲートＣＧの真下に位置する付け根部上端に凹状角部ＣＮ２を有している。
【００２４】
浮遊ゲートＦＧ、ゲート絶縁膜ＧＩ４、制御ゲートＣＧおよびハードマスク層ＨＭからゲート積層構造が構成されている。ゲート積層構造と選択ゲートＳＧとの間には絶縁膜ＣＩ（第１側壁膜）が配置されている。ゲート積層構造の浮遊ゲートＦＧおよび制御ゲートＣＧと選択ゲートＳＧとは、絶縁膜ＣＩによって電気的に絶縁されている。
【００２５】
上記ゲート積層構造と消去ゲートＥＧとの間には絶縁膜ＣＩとトンネル絶縁膜ＴＩとが配置されている。ゲート積層構造の浮遊ゲートＦＧおよび制御ゲートＣＧと消去ゲートＥＧとは、絶縁膜ＣＩおよびトンネル絶縁膜ＴＩによって電気的に絶縁されている。
【００２６】
上記ゲート積層構造の両側に位置する絶縁膜ＣＩの各々は、例えばシリコン酸化膜とシリコン窒化膜との２層構造よりなっている。絶縁膜ＣＩを構成するシリコン酸化膜はゲート積層構造の近い側に配置されており、シリコン窒化膜はゲート積層構造の遠い側に配置されている。
【００２７】
トンネル絶縁膜ＴＩを介在して浮遊ゲートＦＧの側方突出部ＦＧＰと対応するように消去ゲートＥＧが形成されている。具体的には、消去ゲートＥＧは、凸状角部ＣＮ１を構成する側方突出部ＦＧＰの上面および側面にトンネル絶縁膜ＴＩを介在して形成されている。消去ゲートＥＧは、凸状角部ＣＮ１を構成する側方突出部ＦＧＰの上面および側面と対向している。消去ゲートＥＧは、半導体基板ＳＢの主表面上に形成されている。半導体基板ＳＢと消去ゲートＥＧとの間には、ゲート絶縁膜ＧＩ３（第２絶縁膜）が形成されている。
【００２８】
ゲート絶縁膜ＧＩ３は、絶縁膜ＩＬ２と、絶縁膜ＩＬ３とを有している。絶縁膜ＩＬ３と半導体基板ＳＢ（ソース領域ＳＲ）との間には絶縁膜ＩＬ２が形成されている。絶縁膜ＩＬ２は、半導体基板ＳＢ側に凸状に膨らむ形状を有している。絶縁膜ＩＬ２は、例えば酸化シリコンよりなっている。絶縁膜ＩＬ２と消去ゲートＥＧとの間には絶縁膜ＩＬ３が形成されている。絶縁膜ＩＬ３は、トンネル絶縁膜ＴＩの一部である。絶縁膜ＩＬ３（ＴＩ）は例えば酸化シリコンよりなっている。
【００２９】
積層ゲート構造を基準として選択ゲートＳＧとは反対側には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、例えば酸化シリコンよりなっている。側壁絶縁膜ＳＷの真下領域のドレイン領域ＤＲの低濃度不純物領域ＬＤが位置している。
【００３０】
浮遊ゲートＦＧ、選択ゲートＳＧ、制御ゲートＣＧおよび消去ゲートＥＧの各々は、例えば不純物導入された多結晶シリコン（以下、ドープドポリシリコンという。）よりなっている。
【００３１】
２つのゲート積層構造が、１つの消去ゲートＥＧを挟み込むように配置されている。２つの選択ゲートＳＧは、ゲート積層構造と消去ゲートＥＧとゲート積層構造と並んだ構成を挟み込むように配置されている。具体的には、２つの選択ゲートＳＧの一方は、２つのゲート積層構造の一方を基準にして消去ゲートＥＧの反対側に配置されている。
【００３２】
上記のメモリセル上を覆うようにライナー絶縁膜ＬＩが形成されている。ライナー絶縁膜ＬＩを覆うように層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩおよびライナー絶縁膜ＬＩには、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＩおよびライナー絶縁膜ＬＩを貫通してドレイン領域ＤＲの高濃度不純物領域ＨＤに達している。コンタクトホールＣＨには、導電膜ＣＬが埋め込まれている。層間絶縁膜ＩＩ上には配線層（不図示）が形成されており、この配線層は導電膜ＣＬを通じてドレイン領域ＤＲと電気的に接続されている。
【００３３】
次に、実施例に係る半導体装置の製造方法について、図４〜２２を用いて説明する。
【００３４】
図４に示されるように、主表面を有する半導体基板ＳＢが準備される。半導体基板ＳＢの主表面に、例えば熱酸化法により酸化シリコンよりなるゲート絶縁膜ＧＩ１が形成される。ゲート絶縁膜ＧＩ１上に、例えばドープドポリシリコンよりなる浮遊ゲート用導電膜ＦＧが形成される。
【００３５】
この後、浮遊ゲート用導電膜ＦＧ上に例えばシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ２の３層構造よりなるゲート絶縁膜ＧＩ４が形成される。浮遊ゲート用導電膜ＦＧ上に、ゲート絶縁膜ＧＩ４を介在して、例えばドープドポリシリコンよりなる制御ゲート用導電膜ＣＧが形成される。制御ゲート用導電膜ＣＧ上に、例えば窒化シリコンよりなるハードマスク層ＨＭが形成される。
【００３６】
図５に示されるように、ハードマスク層ＨＭ上に、フォトレジストＰＲ１が塗布される。フォトレジストＰＲ１は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ１をマスクとして、ハードマスク層ＨＭがパターニングされる。この後、フォトレジストＰＲ１は、例えば酸剥離、アッシングなどにより除去される。
【００３７】
図６に示されるように、パターニングされたハードマスク層ＨＭをマスクとして制御ゲート用導電膜ＣＧおよびゲート絶縁膜ＧＩ４がパターニングされる。さらに、浮遊ゲート用導電膜ＦＧの上面が所定量除去される。これにより、浮遊ゲート用導電膜ＦＧの上面に溝部ＴＲが形成される。溝部ＴＲの端部には、凹状角部ＣＮ２が形成される。ハードマスク層ＨＭ、制御ゲートＣＧおよびゲート絶縁膜ＧＩ４で構成される積層体を被覆層という。
【００３８】
図７に示されるように、半導体基板ＳＢ上に、フォトレジストＰＲ２が塗布される。フォトレジストＰＲ２は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ２およびハードマスク層ＨＭをマスクとして、選択ゲート形成予定領域の露出した浮遊ゲート用導電膜ＦＧが除去される。この後、フォトレジストＰＲ２は、例えば酸剥離、アッシングなどにより除去される。
【００３９】
図８に示されるように、ゲート絶縁膜ＧＩ１上およびハードマスク層ＨＭ上を覆うように絶縁膜ＣＩが形成される。絶縁膜ＣＩは、例えばシリコン酸化膜と、そのシリコン酸化膜上のシリコン窒化膜とにより形成される。
【００４０】
絶縁膜ＣＩの全面に、ハードマスク層ＨＭおよびゲート絶縁膜ＧＩ１の各々の上面が露出するまで異方性エッチングが施される。このエッチングにより、ハードマスク層ＨＭ、制御ゲートＣＧなどの側壁のみに絶縁膜ＣＩが残存する。
【００４１】
図９に示されるように、ゲート絶縁膜ＧＩ１上、ハードマスク層ＨＭ上および絶縁膜ＣＩ上を覆うように絶縁膜ＳＬ１が形成される。絶縁膜ＳＬ１は、ゲート絶縁膜ＧＩ１と同じ材質になるように形成され、例えば酸化シリコンにより形成される。絶縁膜ＳＬ１の前面に、ハードマスク層ＨＭおよびゲート絶縁膜ＧＩ１の各々の上面が露出するまで異方性エッチングが施される。このエッチングにより、絶縁膜ＣＩの側壁のみに絶縁膜ＳＬ１（第２側壁膜）が残存する。残存した絶縁膜ＳＬ１は、浮遊ゲートＦＧ上において制御ゲートＣＧの一方側壁を絶縁膜ＣＩを介在して覆う。
【００４２】
半導体基板ＳＢ上に、フォトレジストＰＲ３が塗布される。フォトレジストＰＲ３は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ３、ハードマスク層ＨＭおよび絶縁膜ＣＩ、ＳＬ１をマスクとして、消去ゲート形成予定領域の露出した浮遊ゲート用導電膜ＦＧが選択的に除去される。
【００４３】
図１０に示されるように、浮遊ゲート用導電膜ＦＧの選択的除去により、浮遊ゲートＦＧが浮遊ゲート用導電膜ＦＧから形成される。これにより、浮遊ゲートＦＧ、ゲート絶縁膜ＧＩ４、制御ゲートＣＧおよびハードマスク層ＨＭからなるゲート積層構造が形成される。また、浮遊ゲート用導電膜ＦＧの除去により、ゲート絶縁膜ＧＩ１の一部が浮遊ゲートＦＧから露出する。
【００４４】
浮遊ゲートＦＧは、上記により制御ゲートＣＧの真下領域から側方に突き出した側方突出部ＦＧＰを有するように形成される。側方突出部ＦＧＰの上端は、凸状角部ＣＮ１を有する。
【００４５】
図１１に示されるように、ゲート絶縁膜ＧＩ１上、ハードマスク層ＨＭ上、絶縁膜ＣＩ上および絶縁膜ＳＬ１上を覆うように絶縁膜ＳＷ２が形成される。絶縁膜ＳＷ２は、絶縁膜ＳＬ１と同じ材質になるように形成され、例えば酸化シリコンにより形成される。
【００４６】
図１２に示されるように、絶縁膜ＳＷ２の全面に、ハードマスク層ＨＭおよびゲート絶縁膜ＧＩ１の各々の上面が露出するまで異方性エッチングが施される。このエッチングにより、絶縁膜ＳＬ１および浮遊ゲートの側方突出部ＦＧＰの側壁のみに絶縁膜ＳＷ２（第３側壁膜）が残存する。
【００４７】
この後、等方性エッチング（例えばフッ酸の薬液を用いたウェットエッチング）により、絶縁膜ＳＬ１と、絶縁膜ＳＷ２と、ゲート積層構造から露出したゲート絶縁膜ＧＩ１とが除去される。このとき、浮遊ゲートＦＧの下部のゲート絶縁膜ＧＩ１に切れ込みが入る。フッ酸の薬液のウェットエッチング条件は、この切れ込みを抑制するために、絶縁膜ＳＷ２／ゲート絶縁膜ＧＩ１で高選択比（絶縁膜ＳＷ２の方が高レート）であるのが好ましい。フッ酸の薬液としてＨＦ系（フッ化水素酸、または、フッ化水素酸およびフッ化アンモニウムの混合水溶液であるバッファードフッ酸）の洗浄液を用いるのが好ましい。なお、洗浄液はエッチング液よりもエッチングレートが小さいものをいう。
【００４８】
図１３に示されるように、上記のウェットエッチングにより、浮遊ゲートＦＧの側方突出部ＦＧＰの上面および凸状角部ＣＮ１が露出する。この状態で、酸洗浄が行われる。この酸洗浄においては、メガソニックを適用することができる。
【００４９】
図１４に示されるように、ゲート積層構造（浮遊ゲートＦＧおよび制御ゲートＣＧを含む）を覆うように半導体基板ＳＢの主表面上に、絶縁膜ＳＬ２が形成される。この後、絶縁膜ＳＬ２上に、フォトレジストＰＲ４が塗布される。フォトレジストＰＲ４は露光、現像などによりパターニングされる。
【００５０】
フォトレジストＰＲ４をマスクとして、半導体基板ＳＢの主表面に不純物（例えばヒ素）がイオン注入される。これにより、消去ゲート形成予定領域の半導体基板ＳＢの主表面にソース領域ＳＲが形成される。
【００５１】
この後、フォトレジストＰＲ４は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ４を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００５２】
図１５に示されるように、絶縁膜ＳＬ２上に、フォトレジストＰＲ５が塗布される。フォトレジストＰＲ５は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ５をマスクとして、絶縁膜ＳＬ２がエッチングにより除去される。これにより、フォトレジストＰＲ５から露出した絶縁膜ＳＬ２の部分が除去されて、ハードマスク層ＨＭ、絶縁膜ＣＩ、浮遊ゲートの側方突出部ＦＧＰ、半導体基板ＳＢの主表面が露出する。
【００５３】
この後、フォトレジストＰＲ５は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ５を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００５４】
図１６に示されるように、フォトレジストＰＲ５が除去された後、酸洗浄が行われる。この酸洗浄においては、メガソニックを適用することができる。この後、ソース領域ＳＲに導入された不純物を活性化させるためのアニールが施される。
【００５５】
上記アニールの後、酸洗浄が行われる。この酸洗浄においては、メガソニックを適用することができる。この後、ゲート積層構造上を覆うようにトンネル絶縁膜ＴＩが形成される。トンネル絶縁膜ＴＩは、浮遊ゲートの側方突出部ＦＧＰの凸状角部ＣＮ１を覆うように形成される。この後、アニールが施される。
【００５６】
図１７に示されるように、上記アニールにより、トンネル絶縁膜ＴＩの下側において半導体基板ＳＢが酸化される。これにより、トンネル絶縁膜ＴＩと半導体基板ＳＢとの間に、例えば酸化シリコンよりなる絶縁膜ＩＬ２が形成される。また、上記アニールにより、絶縁膜ＩＬ２の真上に位置するトンネル絶縁膜ＴＩの厚も厚くなる。
【００５７】
この後、トンネル絶縁膜ＴＩ上に、フォトレジストＰＲ６が塗布される。フォトレジストＰＲ６は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ６をマスクとして、トンネル絶縁膜ＴＩおよび絶縁膜ＳＬ２がエッチングにより除去される。これにより、消去ゲート形成予定領域側にトンネル絶縁膜ＴＩが残り、選択ゲート形成予定領域側のハードマスク層ＨＭ、絶縁膜ＣＩ、半導体基板ＳＢの主表面が露出する。
【００５８】
この後、フォトレジストＰＲ６は、例えば酸剥離、アッシングなどにより除去される。フォトレジストＰＲ６を例えば酸剥離により除去する場合、メガソニックを適用することができる。
【００５９】
図１８に示されるように、フォトレジストＰＲ６が除去された後、酸洗浄が行われる。この酸洗浄においては、メガソニックを適用することができる。この後、半導体基板ＳＢの主表面に、例えば酸化シリコンよりなるゲート絶縁膜ＧＩ２が形成される。この後、表面全面を覆うように、例えばドープドポリシリコンよりなる導電膜ＣＯＬが形成される。導電膜ＣＯＬにエッチバックが施される。
【００６０】
図１９に示されるように、上記エッチバックにより、導電膜ＣＯＬの上面は、ゲート積層構造の上面（ハードマスク層ＨＭの上面）よりも低い位置とされる。これにより、導電膜ＣＯＬから、消去ゲートＥＧと、選択ゲートＳＧとが形成される。消去ゲートＥＧは、トンネル絶縁膜ＴＩを介在して、浮遊ゲートＦＧの側方突出部ＦＧＰの上面および側面に対向するように形成される。選択ゲートＳＧは、浮遊ゲートＦＧに対して消去ゲートＥＧの反対側に形成される。
【００６１】
図２０に示されるように、フォトレジストＰＲ７が塗布される。フォトレジストＰＲ７は露光、現像などによりパターニングされる。パターニングされたフォトレジストＰＲ７をマスクとして、選択ゲートＳＧの一部がエッチングにより除去される。この後、フォトレジストＰＲ７は、例えば酸剥離、アッシングなどにより除去される。
【００６２】
図２１に示されるように、半導体基板ＳＢの主表面に不純物がイオン注入される。これにより、半導体基板ＳＢの主表面に低濃度不純物領域ＬＤが形成される。
【００６３】
図２２に示されるように、選択ゲートＳＧの側壁を覆うように側壁絶縁膜ＳＷが形成される。この後、半導体基板ＳＢの主表面に不純物がイオン注入される。これにより、半導体基板ＳＢの主表面に高濃度不純物領域ＨＤが形成される。高濃度不純物領域ＨＤと低濃度不純物領域ＬＤとからドレイン領域ＤＲが形成される。
【００６４】
この後、ライナー絶縁膜ＬＩ、層間絶縁膜ＩＩ、導電膜ＣＬなどが形成されて、図３に示す実施例に係る半導体装置が製造される。
【００６５】
次に、実施例に係る半導体装置の動作について説明する。
図３に示されるように、書き込み時には例えばドレイン領域ＤＲには０．５Ｖ、選択ゲートＳＧには１Ｖ、制御ゲートＣＧには１０Ｖ、消去ゲートＥＧには５Ｖ、ソース領域ＳＲには５Ｖが印加される。これにより、ドレイン領域ＤＲから放出された電子は、ドレイン領域ＤＲとソース領域ＳＲとの間のチャネル領域における強い電界によって加速されて、高エネルギー状態の電子であるホットエレクトロンとなる。このホットエレクトロンが、制御ゲートＣＧに印加された高電位に引かれて浮遊ゲートＦＧに注入される。これにより、メモリセルにデータが書き込まれる。浮遊ゲートＦＧに電子が保持されている状態が、メモリセルの書き込み状態である。浮遊ゲートＦＧに電子が保持されることにより、メモリセルの閾値電圧が上昇する。
【００６６】
消去時には、例えばドレイン領域ＤＲには０Ｖ、選択ゲートＳＧには０Ｖ、制御ゲートＣＧには０Ｖ、消去ゲートＥＧには１１Ｖ、ソース領域ＳＲには０Ｖが印加される。これにより、浮遊ゲートＦＧに蓄えられた電子が、消去ゲートＥＧに印加された高電位に引かれて、トンネル現象により消去ゲートＥＧに引き抜かれる。この際、浮遊ゲートＦＧ側方突出部ＦＧＰの上端には凸状角部ＣＮ１が形成されており、この凸状角部ＣＮ１に電界が集中する。このため、図３の中抜き矢印で示すように、凸状角部ＣＮ１から優先的に引き抜き効率が向上する。これにより、浮遊ゲートＦＧに保持されていた電子が引き抜かれて、メモリセルに保持されていたデータが消去される。浮遊ゲートＦＧから電子が引き抜かれることにより、メモリセルの閾値電圧が減少する。
【００６７】
読み出し時には、例えばドレイン領域ＤＲには１．０Ｖ、選択ゲートＳＧには１．８Ｖ、制御ゲートＣＧには１．８Ｖ、消去ゲートＥＧには０Ｖ、ソース領域ＳＲには０Ｖが印加される。これにより、メモリセルが消去状態にあるとき、メモリセルの閾値電圧は低いため、読み出し電流が流れる。これに対し、メモリセルが書き込み状態にあるとき、メモリセルの閾値電圧は高いため、読み出し電流はほとんど流れない。読み出し電流の大きさを検出することによって、メモリセルが書き込み状態にあるか否かを読み出すことができる。
【００６８】
次に、実施例に係る半導体装置の作用効果について、図２３〜２５に示す比較例と対比して説明する。
図２３に示されるように、仮に図１０の工程の後に、絶縁膜ＳＷ２が形成されずに絶縁膜ＳＬ１を除去するためのウェットエッチングが行われると仮定する。
【００６９】
この場合、図２４に示されるように、上記のウェットエッチングにより、ゲート絶縁膜ＧＩ１は浮遊ゲートＦＧの真下まで横方向に浸食される。これにより、ゲート絶縁膜ＧＩ１には、横方向の切れ込みが生じる。この切れ込みにより、浮遊ゲートＦＧおよび制御ゲートＣＧを有するゲート積層構造はゲート絶縁膜ＧＩ１によって半導体基板ＳＢに不安定に支持された状態となる。
【００７０】
このため、酸剥離、酸洗浄工程でごみを効果的に除去するためにメガソニック（超音波振動）を加えると、図２５に示されるように浮遊ゲートＦＧおよび制御ゲートＣＧを有するゲート積層構造が半導体基板ＳＢに対して倒れるおそれがある。
【００７１】
これに対して、実施例においては、図１２に示されるように、絶縁膜ＳＷ２が形成される。これにより、図１３に示す工程において、絶縁膜ＳＬ１および絶縁膜ＳＷ２がウェットエッチングにより除去されても絶縁膜ＳＬ１および絶縁膜ＳＷ２の真下領域のおけるゲート絶縁膜ＧＩ１が除去されにくくなる。このため、浮遊ゲートＦＧの真下領域におけるゲート絶縁膜ＧＩ１の横方向への切り込みを抑制することができる。これにより、メガソニックに対してゲート積層構造が倒れにくくなり、ごみを効果的に除去することができる。
【００７２】
例えば、ゲート絶縁膜ＧＩ１は熱酸化法により形成される熱酸化膜であり、膜厚は１０ｎｍ程度である。絶縁膜ＳＬ１および絶縁膜ＳＷ２は減圧ＣＶＤ（化学気相成長）法により形成されるＨＴＯ（High Temperature Oxidation）膜である。その成膜条件は、例えばＳｉＨ４（シラン）系またはＤＣＳ（ＳｉＨ２Ｃｌ２（ジクロロシラン）系ガスを使用し、成膜温度は７５０〜８５０℃である。また、後述する洗浄液が浮遊ゲートＦＧの端部（例えば、側方突出部ＦＧＰの消去ゲートＥＧ形成予定領域側の端部）に到達するのを十分に遅らせられるように、絶縁膜ＳＬ１の膜厚および絶縁膜ＳＷ２の膜厚はそれぞれ１７〜２５ｎｍ程度が好ましい。
【００７３】
図１２の工程のウェットエッチングには絶縁膜ＳＷ２／ゲート絶縁膜ＧＩ１の選択比が３のＨＦ系の洗浄液（以下、Ａ洗浄液という。）を用いる。Ａ洗浄液としては例えば商品名ＬＡＬ３０（ステラケミファ株式会社製）が挙げられる。
【００７４】
ゲート積層構造が倒れるのを抑制するためには、ゲート絶縁膜ＧＩ１の切れ込み量をゲート絶縁膜ＧＩ１の膜厚（例えば１０ｎｍ）以下にする必要がある。なお、ゲート積層構造体は幅１２０〜１４０ｎｍで高さ３５０ｎｍ程度である。
【００７５】
仮に、絶縁膜ＳＷ２の膜厚が０ｎｍ（比較例の構造）の場合に、Ａ洗浄液での処理を、５０％のオーバエッチング時間を含めて時間設定（４７０秒）すると、消去ゲートＥＧ形成予定領域の下部のゲート絶縁膜ＧＩ１は完全に除去され、横方向へ切り込みが１５ｎｍも入ってしまう。一方、絶縁膜ＳＷ２の膜厚が２４ｎｍの場合は、横方向へ切り込みが７ｎｍ程度とかなり抑制される。
【００７６】
仮に、絶縁膜ＳＷ２の厚膜が２１ｎｍおよび絶縁膜ＳＬ１の膜厚が２１ｎｍの場合に、選択比１．３８のＨＦ系の洗浄液（Ｂ洗浄液）での処理（比較例の処理）を、５０％のオーバエッチング時間を含めて時間設定(４７０秒)すると、消去ゲートＥＧ形成予定領域の下部のゲート絶縁膜ＧＩ１は完全に除去され、横方向へ切り込みが０ｎｍになり、絶縁膜ＳＷ２はほぼ除去されるが、絶縁膜ＳＬ１がそのまま２１ｎｍも残ってしまう。ここで、Ｂ洗浄液は例えば商品名ＬＬ１３０（ステラケミファ株式会社製）である。他方、絶縁膜ＳＷ２の膜厚が２４および絶縁膜ＳＬ１の膜厚が２１ｎｍの場合に、Ａ洗浄液での処理を、５０％のオーバエッチング時間を含めて時間設定(４７０秒)すると、横方向へ切り込みが７ｎｍ程度に抑制され、また、絶縁膜ＳＬ１がほとんど残らない。
【００７７】
以下に、絶縁膜ＳＷ２の膜厚と切れ込み量の定量的関係について図２６を用いて説明する。
【００７８】
ｔ０：ゲート絶縁膜ＧＩ１（熱酸化膜）の丁度のエッチング時間
ｔ１：ゲート絶縁膜ＧＩ１（熱酸化膜）のオーバエッチング時間
ｔ２：絶縁膜ＳＷ２（ＨＴＯ膜）の丁度のエッチング時間
ｔ３：絶縁膜ＳＬ１（ＨＴＯ膜）の丁度のエッチング時間
ａ：絶縁膜ＳＷ２（熱酸化膜）のウェットエッチングレート
ｂ：絶縁膜ＳＬ１（ＨＴＯ膜）のウェットエッチングレート
ｘ：絶縁膜ＳＷ２の横方向膜厚
ｙ：絶縁膜ＳＬ１の横方向膜厚
Ｈ：ゲート絶縁膜ＧＩ１（熱酸化膜）の膜厚
ｄ１：ゲート絶縁膜ＧＩ１（熱酸化膜）の縦方向のエッチング量
ｄ２：ゲート絶縁膜ＧＩ１（熱酸化膜）の浮遊ゲートの側方突出部ＦＧＰの下部の横方向のエッチング量
ｚ：ゲート絶縁膜ＧＩ１（熱酸化膜）のオーバエッチング比率
とすると、
ｔ１＝ｚ＊ｔ０
ｔ２＝ｘ／ｂ
ｔ３＝ｙ／ｂ
Ｈ＝ａ＊ｔ０
ｄ１＝ａ＊ｔ１＝ａ＊ｚ＊ｔ０＝ｚ＊Ｈ
ｄ２＝ａ＊ｔ３＝ａ＊ｙ／ｂ
である。
【００７９】
ｔ１＝ｔ２＋ｔ３となるようにｘを選ぶと、
ｄ１＝ｚ＊Ｈ＝ａ＊（ｘ＋ｙ）／ｂ
ｘ（ａ，ｂ）＝（ｂ＊ｚ＊Ｈ／ａ）−ｙ
ｄ２＝ａ＊ｙ／ｂ＝ｚ＊Ｈ−（ａ＊ｘ／ｂ）
である。ただし、ａ，ｂ，ｘは変数、ｙ、Ｈ，ｚは定数である。
【００８０】
(計算例１)
Ａ洗浄液を用いた場合の絶縁膜ＳＷ２の膜厚と切れ込み量の定量的関係の計算例を示す。
【００８１】
Ａ洗浄液のエッチングレートを
ａ＝０．０３ｎｍ／ｓｅｃ、ｂ＝０．０９ｎｍ／ｓｅｃ
とすると、
ｙ＝２１ｎｍ、Ｈ＝１０ｎｍ、ｚ＝１．５のとき、
ｘ＝２４ｎｍ、ｄ２＝７ｎｍ
となる。
【００８２】
(計算例２)
以下に、ＨＴＯ膜／熱酸化膜の選択比（ｂ／ａ）を振った場合の絶縁膜ＳＷ２の膜厚と切れ込み量の定量的関係の計算例を示す。選択比が高いほど切れ込み量が小さくなり、下記の選択比の場合、切れ込み量を１〜７ｎｍに抑えることができる。この切れ込み量は、ターゲットの１０ｎｍに対して、十分にマージンがある。
【００８３】
ｙ＝２１ｎｍ、Ｈ＝１０ｎｍ、Ｚ＝１．５、（ａ，ｂ）＝（１，３）、（１，５）、（１，１０）、（１，２０）のとき、
（ａ，ｂ）＝（１，３）：  ｘ＝  ２４ｎｍ、ｄ２＝７．０ｎｍ
（ａ，ｂ）＝（１，５）：  ｘ＝  ５４ｎｍ、ｄ２＝４．２ｎｍ
（ａ，ｂ）＝（１，１０）：ｘ＝１２９ｎｍ、ｄ２＝２．１ｎｍ
（ａ，ｂ）＝（１，２０）：ｘ＝２７９ｎｍ、ｄ２＝１．１ｎｍ
となる。
【００８４】
洗浄液により、ＨＴＯ膜／熱酸化膜のウェットエッチングレートの選択比（ｂ／ａ）を大きくし、かつ絶縁膜ＳＷ２の膜厚を厚くすることにより、浮遊ゲートの側方突出部ＦＧＰ下部の酸化膜の切れ込み（ｄ２）を抑制し、パターン倒れをより発生しにくくすることができる。Ｃ洗浄液（選択比２．２５／１）およびＡ洗浄液（選択比３／１）の場合の計算例を以下に示す。Ｃ洗浄液としては例えば商品名ＬＡＬ２００（ステラケミファ株式会社製）が挙げられる。
【００８５】
ｙ＝２１ｎｍ、Ｈ＝１０ｎｍ、ｚ＝１．５のとき、
Ｃ洗浄液：ｘ＝１２．７５ｎｍ、ｄ２＝９．３３ｎｍ
Ａ洗浄液：ｘ＝２４ｎｍ、      ｄ２＝７ｎｍ
となる。
【００８６】
（計算例３）
以下に、絶縁膜ＳＷ２／ゲート絶縁膜ＧＩ１の膜種を変えた場合の絶縁膜ＳＷ２の膜厚と切れ込み量の定量的関係を示す。
【００８７】
膜種により、絶縁膜ＳＷ２／ゲート絶縁膜ＧＩ１のウェットエッチングレートの選択比（ｂ／ａ）を大きくし、かつ絶縁膜ＳＷ２の膜厚を厚くすることにより、浮遊ゲートの側方突出部ＦＧＰ下部のゲート絶縁膜ＧＩ１の切れ込み（ｄ２）を抑え、パターン倒れをより発生しにくくすることができる。Ａ洗浄液で選択比（ｂ／ａ）が大きい膜種の例として、(ＮＳＧ（None-doped Silicate Glass）膜／熱酸化膜)、(ＢＰＳＧ（Boro-Phospho Silicate Glass）膜／熱酸化膜)、(ＨＴＯ膜／熱酸化膜)等が挙げられる。以下に、絶縁膜ＳＷ２／ゲート絶縁膜ＧＩ１の選択比（ｂ／ａ）を振った場合の計算例を示す。下記の膜種の場合、切れ込み量を３〜７ｎｍに抑えることができる。この切れ込み量は、ターゲットの１０ｎｍに対して、十分にマージンがある。
【００８８】
各膜種のＡ洗浄液のエッチングレートは、
ＮＳＧ膜：  １３．１７ｎｍ／ｍｉｎ
ＢＰＳＧ膜：  ７．８３ｎｍ／ｍｉｎ
ＨＴＯ膜：    ５．５２ｎｍ／ｍｉｎ
熱酸化膜：    １．９８ｎｍ／ｍｉｎ
である。
【００８９】
ｙ＝２１ｎｍ、Ｈ＝１０ｎｍ、Ｚ＝１．５、ゲート絶縁膜ＧＩ１：熱酸化膜のとき、
絶縁膜ＳＷ２がＮＳＧ膜の場合：  ｘ＝７８．７７ｎｍ、ｄ２＝３．１６ｎｍ
絶縁膜ＳＷ２がＢＰＳＧ膜の場合：ｘ＝３８．３２ｎｍ、ｄ２＝５．３１ｎｍ
絶縁膜ＳＷ２がＨＴＯ膜の場合：  ｘ＝２４ｎｍ、      ｄ２＝７ｎｍ
となる。
【００９０】
実施例によれば、絶縁膜ＳＷ２（絶縁膜ＳＬ１）の膜種、ゲート絶縁膜ＧＩ１の膜種、および洗浄液を適切に選択することにより、ゲート絶縁膜ＧＩ１の横方向の切り込みを膜厚よりも小さくすることができる。例えば、絶縁膜ＳＷ２（絶縁膜ＳＬ１）にＨＴＯ膜、ゲート絶縁膜ＧＩ１に熱酸化膜を使用する場合、これらの選択比が高いほど切れ込み量が小さくなり、選択比が２．２５／１以上の洗浄液を使用すればよい。選択比は３／１以上であるのがより好ましい。絶縁膜ＳＷ２（絶縁膜ＳＬ１）にはＨＴＯ膜以外にＢＰＳＧ膜やＮＳＧ膜を使用することができる。
【００９１】
本実施例では、ゲート絶縁膜ＧＩ１の横方向への切り込みを少ない工程の追加で抑制することが可能となる。具体的には、比較例の工程に、絶縁膜ＳＷ２の成膜工程と、絶縁膜ＳＷ２のエッチングバック工程と、のわずか２工程が追加されればよい。このように、本実施例の工程は、比較例の製造工程との親和性がある。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００９３】
ＣＧ：制御ゲート
ＣＨ：コンタクトホール
ＣＩ：絶縁膜（第１側壁膜）
ＣＬ、ＣＯＬ：導電膜
ＣＮ１：凸状角部
ＣＮ２：凹状角部
ＤＲ：ドレイン領域
ＥＧ：消去ゲート
ＥＳＲ：素子分離絶縁膜
ＦＧＰ：側方突出部
ＧＩ１〜ＧＩ４：ゲート絶縁膜
ＨＤ：高濃度不純物領域
ＨＭ：ハードマスク層
ＩＩ：層間絶縁膜
ＩＬ２、ＩＬ４：絶縁膜
ＬＤ：低濃度不純物領域
ＬＩ：ライナー絶縁膜
ＮＩ：シリコン窒化膜
ＯＸ１、ＯＸ２：シリコン酸化膜
ＰＲ１〜ＰＲ７：フォトレジスト
ＳＢ：半導体基板
ＳＤ：半導体装置
ＳＧ：選択ゲート
ＳＬ１：絶縁膜（第２側壁膜）
ＳＬ２：絶縁膜
ＳＲ：ソース領域
ＳＷ：側壁絶縁膜
ＳＷ２：絶縁膜（第３側壁膜）
ＴＩ：トンネル絶縁膜
【図１】
2017157772.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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