(57)【要約】【課題】互いに異なる書き込みコミット方策を有する不揮発性メモリ装置を有するメモリモジュールが正常に動作するようにするコンピューティングシステム及びそれの制御方法を提供する。【解決手段】本発明に係るメモリシステムは、複数のメモリ装置を含み、前記複数のメモリ装置の各々は対応する書き込みコミット（ｗｒｉｔｅ  ｃｏｍｍｉｔ）方策を有する１つ以上のメモリモジュール、及び前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器を含み、前記１つ以上のメモリ制御器は前記対応する書き込みコミット方策にしたがって前記複数のメモリ装置を動作するための構成可能な書き込み動作プロトコル（ｃｏｎｆｉｇｕｒａｂｌｅ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ  ｐｒｏｔｏｃｏｌ）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリ装置を含み、
前記複数のメモリ装置の各々は、対応する書き込みコミット（ｗｒｉｔｅ  ｃｏｍｍｉｔ）方策を有する１つ以上のメモリモジュールと、
前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器と、を含み、
前記１つ以上のメモリ制御器は、前記対応する書き込みコミット方策にしたがって前記複数のメモリ装置を動作するための構成可能な書き込み動作プロトコル（ｃｏｎｆｉｇｕｒａｂｌｅ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ  ｐｒｏｔｏｃｏｌ）を有することを特徴とするメモリシステム。
【請求項２】
前記複数のメモリ装置の中の第３メモリ装置は、前記メモリシステムのパワーアップにおいて前記複数のメモリ装置のためのＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｓｅ  ｄｅｔｅｃｔ）情報を受信するように具現されることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記１つ以上のメモリ制御器は、書き込み動作コマンドとして不揮発性メモリ装置のために利用されないＤＤＲ４（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｇｅｎｅｒａｔｉｏｎ  ４）コマンドを再使用するように具現されることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記１つ以上のメモリ制御器は、書き込み動作コマンドとしてＲＦＵ（ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｆｕｔｕｒｅ）コマンドの中のいずれか１つを利用するように具現されることを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記メモリシステムは、複数のメモリモジュールを含み、
同一のメモリモジュール内の前記複数のメモリ装置の各々は、同一の書き込みコミット方策を有し、
前記同一の書き込みコミット方策は、他のメモリモジュール内部の前記複数のメモリ装置の書き込みコミット方策と異なることを特徴とする請求項１に記載のメモリシステム。
【請求項６】
前記１つ以上のメモリ制御器は、オープンページ（ｏｐｅｎ  ｐａｇｅ）及びクローズページ（ｃｌｏｓｅ  ｐａｇｅ）方策の全てを支援するように具現されることを特徴とする請求項１に記載のメモリシステム。
【請求項７】
書き込みコミット方策を有する複数のメモリ装置を含む１つ以上のメモリモジュールにより構成されるメモリシステムを制御する方法であって、
前記複数のメモリ装置の各々によって利用される書き込みコミット方策を識別する段階と、
プロセッサから書き込みコマンドを受信する段階と、
前記書き込みコマンドに対応する前記複数のメモリ装置の中の第１メモリ装置を識別する段階と、
前記第１メモリ装置の書き込みコミット方策にしたがって前記書き込みコマンドを実行する段階と、を含むことを特徴とするメモリシステムを制御する方法。
【請求項８】
前記複数のメモリ装置の中の前記第１メモリ装置は、第１メモリ装置のメモリセルに直接的に書き込んだ後に書き込みが確認される書き込みコミット方策を有することを特徴とする請求項７に記載のメモリシステムを制御する方法。
【請求項９】
前記複数のメモリ装置の中の第２メモリ装置は、揮発性データバッファに書き込んだ後に、書き込みが確認される書き込みコミット方策を有することを特徴とする請求項８に記載のメモリシステムを制御する方法。
【請求項１０】
前記複数のメモリ装置の中の第３メモリ装置は、ページオープン（ｐａｇｅ  ｏｐｅｎ）の後に書き込み確認（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）を利用しないことを特徴とする請求項９に記載のメモリシステムを制御する方法。
【請求項１１】
前記複数のメモリ装置の各々のＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｓｅ  ｄｅｔｅｃｔ）領域からＳＰＤ情報の読出し（ｒｅａｄｏｕｔ）に基づいて前記複数のメモリ装置の各々に利用される書き込みコミット方策を識別する段階をさらに含むことを特徴とする請求項７に記載のメモリシステムを制御する方法。
【請求項１２】
前記メモリシステムは、前記複数のメモリ装置に連結されたメモリ制御器をさらに含み、
前記メモリ制御器は、各々の書き込みコミット方策にしたがって前記複数のメモリ装置を駆動する構成可能な書き込み動作プロトコルを有することを特徴とする請求項７に記載のメモリシステムを制御する方法。
【請求項１３】
前記メモリシステムは、複数のメモリモジュールを含み、
同一のメモリモジュール内の前記複数のメモリ装置の各々は、同一の書き込みコミット方策を有し、
前記同一の書き込みコミット方策は、他のメモリモジュール内部の前記複数のメモリ装置の書き込みコミット方策と異なることを特徴とする請求項１１に記載のメモリシステムを制御する方法。
【請求項１４】
対応する書き込みコミット方策を有する複数のメモリ装置を含む１つ以上のメモリモジュールと、
前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器と、を含み、
前記１つ以上のメモリ制御器は、
前記複数のメモリ装置の各々によって利用される書き込みコミット方策を識別し、
プロセッサから書き込みコマンドを受信し、
前記書き込みコマンドに対応する前記複数のメモリ装置の中の第１メモリ装置を識別し、
前記第１メモリ装置の前記書き込みコミット方策にしたがって前記書き込みコマンドを実行することを特徴とするメモリシステム。
【請求項１５】
前記複数のメモリ装置の中の第１メモリ装置は、前記第１メモリ装置のメモリセルに直接的に書き込んだ後に書き込みが確認される前記書き込みコミット方策を有することを特徴とする請求項１又は１４に記載のメモリシステム。
【請求項１６】
前記複数のメモリ装置の中の第２メモリ装置は、揮発性データバッファに書き込んだ後に書き込みが確認される書き込みコミット方策を有することを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
前記複数のメモリ装置の中の第３メモリ装置は、ページオープン後に書き込み確認を利用しないことを特徴とする請求項１６に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステム及びそれを制御する方法に関する。
【背景技術】
【０００２】
最近、次世代メインメモリインターフェイスは、可変する読出し及び書き込みタイミングを有するトランザクション（ｔｒａｎｓａｔｉｏｎ）に基づく趨勢であり、揮発性或いは不揮発性メモリ（ＮＶＭ）技術を利用する。しかし、このようなトランスナショナルメモリチャンネルに利用される多様な不揮発性メモリは、ＤＩＭＭ（ｄｕａｌ−ｉｎ−ｌｉｎｅ  ｍｏｄｕｌｅ）による互いに異なるフィードバック情報要求事項を有し、互いに異なる書き込みコミット（ｗｒｉｔｅ  ｃｏｍｍｉｔ）メカニズム（或いはプロトコル、或いは方策）を有する。このような書き込みコミットメカニズムは、メモリセルに直接書き込んだ後に書き込み動作を確認すること、データがバッファに書き込まれる時（他のハードウェアデータをメモリセルに書き込む前に）書き込み動作を確認すること、及びいずれの場合にもページがオープンされた後に書き込み確認を使用しないことを含む。ＮＶＭ技術の互いに異なる種類にしたがって互いに異なる書き込みコミットメカニズムを制御する方法無しの状態において、同一のメモリモジュール内に統合された互いに異なるＮＶＭ技術を有するメモリモジュールは動作しない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，３２１，５２４号公報
【特許文献２】米国特許第７，４２１，５５８号公報
【特許文献３】米国特許第９，２０２，５８５号公報
【特許文献４】米国特許公開第２００１／０００３１９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は互いに異なる書き込みコミット方策を有する不揮発性メモリ装置を有するメモリモジュールが正常に動作するようにするコンピューティングシステム及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施形態に係るメモリシステムは、複数のメモリ装置を含み、前記複数のメモリ装置の各々は対応する書き込みコミット（ｗｒｉｔｅ  ｃｏｍｍｉｔ）方策を有する１つ以上のメモリモジュール、及び前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器を含み、前記１つ以上のメモリ制御器は前記対応する書き込みコミット方策にしたがって前記複数のメモリ装置を動作するための構成可能な書き込み動作プロトコル（ｃｏｎｆｉｇｕｒａｂｌｅ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ  ｐｒｏｔｏｃｏｌ）を有する。
【０００６】
実施形態において、前記複数のメモリ装置の中の第１メモリ装置は前記第１メモリ装置のメモリセルに直接的に書き込んだ後に書き込みが確認される書き込みコミット方策を有する。
【０００７】
実施形態において、前記複数のメモリ装置の中の第２メモリ装置は、揮発性データバッファに書き込んだ後に書き込みが確認される書き込みコミット方策を有する。
【０００８】
実施形態において、前記複数のメモリ装置の中の第３メモリ装置は、ページオープン（ｐａｇｅ  ｏｐｅｎ）の後に書き込み確認（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）を利用しない。
【０００９】
実施形態において、前記複数のメモリ装置の中の第３メモリ装置は、前記メモリシステムのパワーアップにおいて前記複数のメモリ装置のためのＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｓｅ  ｄｅｔｅｃｔ）情報を受信するように具現される。
【００１０】
実施形態において、前記１つ以上のメモリ制御器はＤＤＲ４（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｇｅｎｅｒａｔｉｏｎ  ４）コマンドを再使用するように具現され、前記ＤＤＲ４コマンドは書き込み動作コマンドとして不揮発性メモリ装置のために利用されない。
【００１１】
実施形態において、前記１つ以上のメモリ制御器は書き込み動作コマンドとしてＲＦＵ（ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｆｕｔｕｒｅ）コマンドの中のいずれか１つを利用するように具現される。
【００１２】
実施形態において、前記メモリシステムは複数のメモリモジュールを含み、同一のメモリモジュール内の前記複数のメモリ装置の各々は同一の書き込みコミット方策を有し、前記同一の書き込みコミット方策は他のメモリモジュール内部の前記複数のメモリ装置の書き込みコミット方策と異なる。
【００１３】
実施形態において、前記１つ以上のメモリ制御器はオープンページ（ｏｐｅｎ  ｐａｇｅ）及びクローズページ（ｃｌｏｓｅ  ｐａｇｅ）方策の全てを支援するように具現される。
【００１４】
本発明の実施形態に係る書き込みコミット方策を有する複数のメモリ装置を含む１つ以上のメモリモジュールにより構成されるメモリシステムを制御する方法は、前記複数のメモリ装置の各々によって利用される書き込みコミット方策を識別する段階、プロセッサから書き込みコマンドを受信する段階、前記書き込みコマンドに対応する前記複数のメモリ装置の中の第１メモリ装置を識別する段階、及び前記第１メモリ装置の書き込みコミット方策にしたがって前記書き込みコマンドを実行する段階を含む。
【００１５】
実施形態において、前記複数のメモリ装置の中の前記第１メモリ装置は、第１メモリ装置のメモリセルに直接的に書き込んだ後に書き込みが確認される書き込みコミット方策を有する。
【００１６】
実施形態において、前記複数のメモリ装置の中の第２メモリ装置は、揮発性データバッファに書き込んだ後に、書き込みが確認される書き込みコミット方策を有する。
【００１７】
実施形態において、前記複数のメモリ装置の中の第３メモリ装置は、ページオープン（ｐａｇｅ  ｏｐｅｎ）後に書き込み確認（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）を利用しない。
【００１８】
実施形態において、前記複数のメモリ装置の各々のＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｓｅ  ｄｅｔｅｃｔ）領域からＳＰＤ情報の読出し（ｒｅａｄｏｕｔ）に基づいて前記複数のメモリ装置の各々に利用される書き込みコミット方策を識別する段階をさらに含む。
【００１９】
実施形態において、前記メモリシステムは前記複数のメモリ装置に連結されたメモリ制御器をさらに含み、前記メモリ制御器は各々の書き込みコミット方策にしたがって前記複数のメモリ装置を駆動する構成可能な書き込み動作プロトコルを有する。
【００２０】
実施形態において、前記メモリシステムは複数のメモリモジュールを含み、同一のメモリモジュール内の前記複数のメモリ装置の各々は同一の書き込みコミット方策を有し、前記同一の書き込みコミット方策は他のメモリモジュール内部の前記複数のメモリ装置の書き込みコミット方策と異なる。
【００２１】
本発明の実施形態に係るメモリシステムは、対応する書き込みコミット方策を有する複数のメモリ装置を含む１つ以上のメモリモジュール、及び前記１つ以上のメモリモジュールに連結される１つ以上のメモリ制御器を含み、前記１つ以上のメモリ制御器は、前記複数のメモリ装置の各々によって利用される書き込みコミット方策を識別し、プロセッサから書き込みコマンドを受信し、前記書き込みコマンドに対応する前記複数のメモリ装置の中の第１メモリ装置を識別し、及び前記第１メモリ装置の前記書き込みコミット方策にしたがって前記書き込みコマンドを実行する。
【００２２】
実施形態において、前記複数のメモリ装置の中の前記第１メモリ装置は前記第１メモリ装置のメモリセルに直接的に書き込んだ後に書き込みが確認される前記書き込みコミット方策を有する。
【００２３】
実施形態において、前記複数のメモリ装置の中の第２メモリ装置は揮発性データバッファに書き込んだ後に書き込みが確認される書き込みコミット方策を有する。
【００２４】
実施形態において、前記複数のメモリ装置の中の第３メモリ装置はページオープン後に書き込み確認を利用しない。
【００２５】
この手段は幾つかの特徴及び前記の詳細な説明において説明する本発明の例示的な実施形態の概念の選択を紹介するのに提供する。この手段は請求された主題の核心又は必須的な特徴を職別するか、或いは本発明の範囲を制限するのに使用されると意図されない。１つ以上の例示的な実施形態に係る前述した機能が１つ以上の作動可能な装置を提供するために１つ以上の実施形態に係る１つ又はそれ以上の他の記述された特性と結合される。
【発明の効果】
【００２６】
本発明の実施形態に係るコンピューティングシステム及びその制御方法は、互いに異なる書き込み方策を有する複数のメモリ装置（例、ＮＶＭ装置）を含み、各メモリ装置（例、ＮＶＭ装置）の書き込みコミット方策にしたがって読出し或いは書き込み動作を遂行する。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係るコンピューティングシステムのブロックダイヤグラムを例示的に示す図である。
【図２】本発明の実施形態に係るメモリシステムのブロックダイヤグラムを例示的に示す図である。
【図３】本発明の実施形態に係るメモリシステムのブロックダイヤグラムを例示的に示す図である。
【図４】本発明の実施形態に係る書き込み確認無し書き込み動作を示すタイミングダイヤグラムである。
【図５】本発明の実施形態に係る書き込み確認を有する書き込み動作を示すタイミングダイヤグラムである。
【図６】本発明の実施形態に係る書き込み確認無しコンパウンド（ｃｏｍｐｏｕｎｄ）書き込み動作を示すタイミングダイヤグラムである。
【図７】本発明の実施形態に係る書き込み確認を有するコンパウンド書き込み動作を示すタイミングダイヤグラムである。
【図８】本発明の実施形態に係る書き込み確認を利用せずに、オープンページ方策を有するＮＶＭ装置にデータの書き込み、読出しための連続的な動作を示す例示的なタイミングダイヤグラムである
【図９】本発明の実施形態に係る書き込み確認を有するオープンページ方策を有するＮＶＭ装置にデータを書き込み、読み出すための連続的な動作を示すタイミングダイヤグラムである。
【図１０】本発明の実施形態に係るクローズページ方策を有する書き込み確認コマンド無しの書き込み動作を示すタイミングダイヤグラムである。
【図１１】本発明の実施形態に係るクローズページ方策を有する即時書き込み確認コマンドを有する書き込み動作を示すタイミングダイヤグラムである。
【図１２】本発明の実施形態に係る書き込み確認コマンド無しのシングル書き込み動作を示すタイミングダイヤグラムである。
【図１３】本発明の実施形態に係る書き込み確認コマンドを有するコンパウンド書き込み動作を示すタイミングダイヤグラムである。
【図１４】本発明の実施形態に係る書き込みクレジットカウンター（ｗｒｉｔｅ  ｃｒｅｄｉｔ  ｃｏｕｎｔｅｒ）を利用する連続的な書き込み動作を示すタイミングダイヤグラムである。
【図１５】本発明の実施形態に係るホストがメモリモジュールの状態を読み出す時、フィードバック制御のためのメカニズムを示すタイミングダイヤグラムである。
【図１６】本発明の実施形態に係る不揮発性メモリ（ＮＶＭ）に使用されない現在のコマンドセットを再使用する新しいコマンドセットの実施形態である。
【図１７】本発明の実施形態に係る現在のＤＤＲプロトコルに使用されない新しいコマンドセットの他の例である。
【図１８】本発明の実施形態に係る互いに異なる書き込みコミット方策を有する複数の不揮発性メモリ装置を有するメモリシステムを制御する処理過程を示すフローチャートである。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態は類似な構成要素を指称する類似な参照番号及び添付図面を参照して詳細に説明する。しかし、本発明は様々な多様な形態に具現でき、本明細書において例示した実施形態に限定されない。この開示が徹底であり、完全にされるように、これらの実施形態は例として提供され、完全に当業者に本発明の特徴及び機能を伝達する。したがって、態様及び本発明の特徴の完全な理解のために、本技術分野において通常の知識を有する者に必要としないプロセス要素及び技術は説明しない。特別に言及しない限り、同様の符号は添付された図面及び明細書を通じて同様の素子を指し、それらの説明は反複しない。
【００２９】
本発明の実施形態はメモリ装置及びそれを制御する方法に係る。
次世代メモリインターフェイスの傾向にしたがって、ＮＶＭ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）のためのトランザクション（ｔｒａｎｓａｃｔｉｏｎ）基盤のインターフェイスはメインメモリモジュールにより利用される。しかし、互いに異なるＮＶＭ技術は互いに異なる書き込みコミットメカニズムを利用する。例えば、一部のＮＶＭ装置において、メモリセルに直接的に書き込んだ後に書き込みが確認される。言い換えれば、入出力（Ｉ／Ｏ）書き込みインストラクションは、ＮＶＭ制御器或いはＲＣＤ（ｒｅｇｉｓｔｅｒ  ｃｌｏｃｋ  ｄｒｉｖｅｒ）チップによってＮＶＭに提供され、ＮＶＭ装置は了解応答（ａｃｋｎｏｗｌｅｄｇｍｅｎｔ）を伝送する。
【００３０】
他のＮＶＭ装置においては、揮発性データバッファに書き込んだ後に書き込みが確認される。そして、追加的なハードウェアはフラッシュメモリと類似な方法によりバッファライトバック（ｂｕｆｆｅｒ  ｗｒｉｔｅ  ｂａｃｋ）を制御する。言い換えれば、Ｉ／Ｏ書き込みインストラクションがＮＶＭ制御器或いはＲＣＤチップによってＮＶＭに提供されれば、揮発性データバッファ（例、揮発性メモリ）はＩ／Ｏ書き込みインストラクションをＮＶＭ装置にフォワードし、答申を伝送する。その他のＮＶＭ装置においては、ページオープン後に書き込み確認を必要としない。しかし、ハードウェアはＤＲＡＭと類似な方式のようにページライトバック（ｐａｇｅ  ｗｒｉｔｅ  ｂａｃｋ）を制御する。
【００３１】
したがって、シングル書き込み動作プロトコルは、互いに異なる書き込みコミットメカニズムを利用する多様なＮＶＭ技術の全てと共に効率的に利用できない。例えば、即時（ｉｍｍｅｄｉａｔｅ）書き込み確認を要求する通信プロトコルと共にＤＲＡＭのような装置（ＤＲＡＭ−ｌｉｋｅ  ｄｅｖｉｃｅ）を使うとメモリ帯域を浪費する。一方、フラッシュメモリのような装置（ｆｌａｓｈ  ｍｅｍｏｒｙ−ｌｉｋｅ  ｄｅｖｉｃｅ）は、フィードバック（例、確認或いは答申）を欠くため、標準ＤＤＲ４（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｇｅｎｅｒａｔｉｏｎ  ４）プロトコルと共には直接的に利用できない。
【００３２】
したがって、本発明の実施形態において、非同期書き込み動作プロトコル（ａｓｙｎｃｈｒｏｎｉｚｅｄ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ）は、即時書き込み確認（ｉｍｍｅｄｉａｔｅ  ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）及び非書き込み確認動作（ｎｏ  ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ  ｏｐｅｒａｔｉｏｎｓ）の全てを利用する。
【００３３】
本発明の実施形態において、プロトコルは、制限されないが、１つ以上の次の特徴を含む。
１）構成可能な書き込み確認（ｃｏｎｆｉｇｕｒａｂｌｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）方策。
２）ＤＤＲプロトコルとの互換性。
３）互いに異なるＮＶＭ装置によって利用される書き込み確認方策（例、確認を有する書き込み、確認無し書き込み）はメモリモジュールのブートアップの間にＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）を通じてメモリ制御器によって読み出される。
４）メモリ制御器方策は通信プロトコルからデカップルされ（ｄｅｃｏｕｐｌｅｄ）、オープン及びクローズ方策を支援する。
５）デバイスライトバック（ｄｅｖｉｃｅ  ｗｒｉｔｅ  ｂａｃｋ）メカニズム方策は通信プロトコルからデカップルされ、ライトバックバッファ（ｗｒｉｔｅ  ｂａｃｋ  ｂｕｆｆｅｒｓ）或いはライトスルーバッファ（ｗｒｉｔｅ  ｔｈｒｏｕｇｈ  ｂｕｆｆｅｒｓ）を有する装置を支援する。
６）確認（ｃｏｎｆｉｒｍａｔｉｏｎ）を有するＥＷＲ（ｅｘｔｅｎｄｅｄ  ｗｒｉｔｅ）コマンドはＮＶＭ技術にしたがって利用される。
７）ＥＷＲコマンドはＤＤＲ４プロトコル（例、現在ＤＤＲ５プロトコル）にＲＦＵ（ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｕｓｅｄ）コマンドを使用するか、或いはＤＤＲ４コマンドセットからコマンドを再使用する。
８）メモリ装置はタイミングパラメーターに対する変化無しに利用される。
【００３４】
図１は本発明の実施形態に係るコンピューティングシステムのブロックダイヤグラムを例示的に示す図である。図２及び図３は本発明の実施形態に係るメモリシステムのブロックダイヤグラムを例示的に示す図である。
【００３５】
図１を参照すれば、コンピューティングシステム１０はメモリシステム１００、格納装置２００、プロセッサ３００、及びシステムバス４００を含む。格納装置２００はコンピューティングシステム１０の動作に必要である／使用された任意のデータを格納する。例えば、格納装置２００はシステムソフトウェア、アプリケーションソフトウェア、使用者データ及び／又はコンピューティングシステム１０の動作のために必要である／使用された任意の他の適合なデータを格納するのに使用される。本発明の実施形態において、格納装置２００はＨＤＤ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ）、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）、フラッシュメモリ、ＰＲＡＭ（ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦＲＡＭ（登録商標）（ｆｅｒｒｏｌｅｃｔｒｉｃ  ＲＡＭ）のような不揮発性メモリを含む。
【００３６】
メモリシステム１００はコンピューティングシステム１０のワーキングメモリ或いはメインメモリとして利用される。したがって、一部の実施形態において、メモリシステム１００の構成はシングル構成により集積化される。メモリシステム１００はプロセッサ３００によって処理されたデータを格納するか、或いはプロセッサ３００によって処理されるデータを格納するように具現される。
【００３７】
一部の実施形態において、メモリシステム１００は不揮発性メモリモジュール１１０及びメモリモジュール制御器１２０を含む。メモリモジュール制御器１２０はプロセッサ３００の制御信号にしたがってメモリモジュール制御器１２０を制御するように具現される。例えば、メモリモジュール制御器１２０はプロセッサ３００から書き込みコマンド及び書き込みデータを受信し、書き込みデータを格納するように不揮発性メモリモジュール１１０を制御する。更に、メモリモジュール制御器１２０はプロセッサ３００から読出しコマンドを受信し、不揮発性メモリモジュール１１０に格納されたデータの中の要請されたデータに対応する読出し動作を遂行するために不揮発性メモリモジュール１１０を制御する。
【００３８】
以下において、詳細に説明するように、不揮発性メモリモジュール１１０は互いに異なるＮＶＭ技術を利用する複数のＮＶＭ装置を含む。図１に示したように、不揮発性メモリモジュール１１０はＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）情報が格納されたＳＰＤ領域１２５を含む。一部の実施形態において、ＳＰＤ領域１２５は、デディケートされた（ｄｅｄｉｃａｔｅｄ、専用）通信パスを有するメモリシステム１００によりデディケートされたチップに格納される。コンピューティングシステム１０及び／又はメモリシステム１００のブート（例、パワーアップ）の間に、不揮発性メモリモジュール１１０の内部に含まれたＮＶＭ装置の種類を検出するためにＳＰＤ情報はメモリモジュール制御器１２０及び／又はプロセッサ３００によって読み出される。
【００３９】
本発明の実施形態に係るメモリモジュール制御器１２０は少なくとも即時書き込み確認及び非書き込み確認動作を有する構成可能な書き込み動作プロトコルを含む。例えば、メモリモジュール制御器１２０は互いに異なるＮＶＭ装置の互いに異なる読出し／書き込み要求事項をどのようにして制御するかを判別するために不揮発性メモリモジュール１１０の互いに異なるＮＶＭ装置からＳＰＤ読出し（ｒｅａｄｏｕｔ）情報を利用する。
【００４０】
図２を参照すれば、不揮発性メモリモジュール１１０は複数のＮＶＭ装置１１１、１１２、１１３、・・・、１１（ｎ−１）、１１ｎを含む。不揮発性メモリモジュール１１０の一部として含まれたＮＶＭ装置の数は、不揮発性メモリモジュール１１０の設計及び機能にしたがって可変できる。ＮＶＭ装置１１１乃至１１ｎの各々はメモリモジュール制御器１２０のコマンドＣＡに応答してメモリモジュール制御器１２０とデータ１３０を交換する。ＮＶＭ装置１１１乃至１１ｎの各々はメモリモジュール制御器１２０のコマンドＣＡに応答して読出し或いは書き込み動作を遂行する。
【００４１】
例えば、ＮＶＭ装置１１１乃至１１ｎは並列に読出し或いは書き込み動作を遂行する。即ち、ＮＶＭ装置１１１乃至１１ｎは独立的に及び／又は同時的に読出し或いは書き込み動作を遂行する。他の実施形態において、ＮＶＭ装置１１１乃至１１ｎの読出し或いは書き込み動作は連続的に遂行される。
【００４２】
例示的な実施形態において、ＳＰＤ情報はＮＶＭ装置１１１乃至１１ｎの各々に格納される。例えば、図１のＳＰＤ領域１２５は複数のＳＰＤ領域１２５＿１、１２５＿２、１２５＿３、・・・、１２５＿（ｎ−１）、１２５＿ｎを含むことによって、ＮＶＭ装置１１１乃至１１ｎの各々は対応する各々のＳＰＤ領域（或いはＳＰＤサブ領域）を含む。したがって、分離し、区分したＳＰＤ情報はＮＶＭ装置１１１乃至１１ｎの各々に格納される。すなわち、例えば、メモリモジュール制御器１２０は各々のＳＰＤ領域に格納されたＳＰＤ情報を得る。ここで、各々のＳＰＤ情報は、対応するＮＶＭ装置１１１乃至１１ｎに固有である（ｉｓ  ｓｐｅｃｉｆｉｃ）。一部の実施形態において、ＮＶＭ装置１１１乃至１１ｎの各々のためのＳＰＤ情報はメモリモジュールに対応する１つ以上のＳＰＤチップに格納される。ここで、ＳＰＤチップはＮＶＭ装置１１１乃至１１ｎから分離される。一部の実施形態において、このようなＳＰＤ情報はコンピュータシステム１０或いはメモリシステム１００のスタートアップ（ｓｔａｒｔｕｐ）或いはブートアップ（ｂｏｏｔ  ｕｐ）の時、メモリモジュール制御器１２０によって獲得される。したがって、メモリモジュール制御器１２０はＮＶＭ装置１１１乃至１１ｎのための設定動作を遂行し、ＮＶＭ装置１１１乃至１１ｎを制御する。特殊な書き込み及び／又は読出し動作は、各々のＮＶＭ装置に対応するＮＶＭ技術、ＮＶＭ装置１１１乃至１１ｎの各々に格納されたＳＰＤ情報、或いはメモリモジュールに対応する１つ以上のＳＰＤチップに格納されたＳＰＤ情報にしたがって遂行される。
【００４３】
ＮＶＭ装置１１１乃至１１ｎの各々にＳＰＤ情報を有するメモリモジュール制御器１２０を設定することによって、互いに異なる書き込み及び／又は読出し動作は、ＮＶＭ技術に依存する互いに異なるＮＶＭ装置１１１乃至１１ｎのために遂行される。例えば、１つ以上の実施形態において、互いに異なるＮＶＭ装置によって書き込みインストラクション（ｗｒｉｔｅ  ｉｎｓｔｒｕｃｔｉｏｎ）が確認される方式或いは方法は互いに異なって設定される。メモリモジュール制御器１２０は、例えばＳＰＤ読出しを通じて獲得されたＤＩＭＭ（ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）情報にしたがって“確認を有する書き込み”（ｗｒｉｔｅ  ｗｉｔｈ  ｃｏｎｆｉｒｍａｔｉｏｎ）コマンド或いは“確認無し書き込み（ｗｒｉｔｅ  ｗｉｔｈｏｕｔ  ｃｏｎｆｉｒｍａｔｉｏｎ）コマンドをスケジュールする。
【００４４】
一部の実施形態において、メモリシステム２１０（例、図１のメモリシステム１００の一部）は、図３に図示したように、複数のメモリモジュール２１１、２１２、２１２、・・・、２１（ｎ−１）、２１ｎを含む。メモリシステム２１０の一部として含まれたメモリモジュールの数はメモリシステム２１０の設計及び機能にしたがって可変できる。メモリモジュール２１１乃至２１ｎの各々は複数のメモリ装置（例、図２に図示したメモリモジュールと類似であるか、或いは同一の複数のメモリモジュールであり、各々のメモリモジュールはＮＶＭ装置１１１乃至１１ｎを含む）を含む。メモリモジュール２１１乃至２１ｎの各々はメモリモジュール制御器２２０のコマンドＣＡに応答してメモリモジュール制御器２２０とデータ２３０を交換する。一部の実施形態において、メモリモジュール制御器２２０はホスト（例、図１プロセッサ３００）の一部として含まれる。複数のメモリモジュールを含むメモリシステムを有する実施形態において、互いに異なるメモリモジュールは互いに異なる書き込み確認方策を有するが、同一のメモリモジュールのＮＶＭ装置は全て同一の書き込み確認方策を有する。
【００４５】
１つ以上の例示的な実施形態において、メモリモジュール制御器の方策はページオープン方策（ｐａｇｅ  ｏｐｅｎ  ｐｏｌｉｃｙ）と分離される（ｂｅ  ｄｅｃｏｕｐｌｅｄ）。それにより、メモリシステムはオープン／クローズページ方策を決定する。即ち、一部の実施形態において、メモリモジュール制御器は、メモリ装置に利用される書き込み確認方策と関係なく、オープンページ或いはクローズページ方策の中のいずれか１つを選択する。更に、１つ以上の実施形態において、コマンドセット変化（ｃｏｍｍａｎｄ  ｓｅｔ  ｃｈａｎｇｅｓ）は最小値を維持する。タイミングパラメーター変化がなく、現存するＤＤＲプロトコルと互換性が維持される。
【００４６】
本発明の１つ以上の実施形態に係る書き込み確認（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）の構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）を以下において詳細に説明する。メモリモジュール制御器１２０はブーティングの間にＳＰＤを通じてＤＩＭＭ（ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）から書き込み確認要求事項（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ  ｒｅｑｕｉｒｅｍｅｎｔ）を読み出す。例えば、もしハードウェアが信頼できるバッファライトバック（ｂｕｆｆｅｒ  ｗｒｉｔｅ  ｂａｃｋ）を保障すれば、活性化の後に、確認（ｃｏｎｆｉｒｍａｔｉｏｎ）は要求されない。反面、ハードウェアがバッファライトバックに対する支援を提供しなければ、すべての書き込みトランザクションは書き込み確認を必要とする。
【００４７】
本発明の１つ以上の例示的な実施形態において、メモリ制御器スケジューラ（例、メモリモジュール制御器１２０）はＳＰＤ読出しにしたがって“確認を有する書き込み”（ｗｒｉｔｅ  ｗｉｔｈ  ｃｏｎｆｉｒｍａｔｉｏｎ）コマンド或いは“確認無し書き込み”（ｗｒｉｔｅ  ｗｉｔｈｏｕｔ  ｃｏｎｆｉｒｍａｔｉｏｎ）コマンドをスケジュールするのに利用される。互いに異なる（或いは互いに異なる種類の）ＮＶＭ装置は互いに異なるチャンネルに連関されているので、互いに異なるチャンネルは互いに異なる書き込み確認方策（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ  ｐｏｌｉｃｉｅｓ）を有する。更に、同一チャンネル或いは互いに異なるチャンネル内の互いに異なるランク（ｒａｎｋ）或いは複数のランク（ｒａｎｋｓ）は互いに異なる書き込み確認方策を有する。更に、同一ランク或いは互いに異なる複数のランク内の互いに異なるバンク（ｂａｎｋ）或いは複数のバンク（ｂａｎｋｓ）は互いに異なる書き込み確認方策を有する。
【００４８】
図４は本発明の実施形態に係る書き込み確認無し書き込み動作を示すタイミングダイヤグラムである。
例えば、メモリモジュール制御器１２０は本発明の例示的な実施形態に係って対応する書き込みコミットメカニズム（ｗｒｉｔｅ  ｃｏｍｍｉｔ  ｍｅｃｈａｎｉｓｍ）を有する１つ以上のＮＶＭ装置に書き込み確認無し書き込み動作コマンド（ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ  ｃｏｍｍａｎｄ）を発行する。図４に図示したように、メモリモジュール制御器１２０は特殊なメモリアドレス（例、ＮＶＭ装置或いはＮＶＭ装置の特殊なバンク）にＡＣＴ（ａｃｔｉｖａｔｉｏｎ  ｏｐｅｒａｔｉｏｎ）コマンドを発行し、活性化動作が成功したかを指示するＤＩＭＭからの状態フィードバック（ｓｔａｔｕｓ  ｆｅｅｄｂａｃｋ、例、Ｓｔａｔｕｓ）を要求する。活性化動作の成功を受信した後に、データはデータバッファに維持され、ＤＲＡＭと同一のタイミングにより動作される。そうすると、メモリモジュール制御器１２０はＮＶＭ装置にデータを書き込むために通常の（ｒｅｇｕｌａｒ）書き込み動作（ＷＲ）コマンドを発生する。固定されたレイテンシの後に、データはメモリシステム１００のデータバスに伝送され、対応するＮＶＭ装置の対応するセルに書き込まれる。その後に、このようなプロトコル技術を使用するＮＶＭ装置が書き込み確認を要求しないので、書き込み動作は完了する。
【００４９】
図５は本発明の実施形態に係る書き込み確認を有する書き込み動作を示すタイミングダイヤグラムである。
例えば、メモリモジュール制御器１２０は対応する書き込みコミットメカニズム（ｗｒｉｔｅ  ｃｏｍｍｉｔ  ｍｅｃｈａｎｉｓｍｓ）を有する１つ以上のＮＶＭ装置に書き込み確認（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）を有するＥＷＲ（ｅｘｔｅｎｄｅｄ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ）コマンドを発生する。図５に図示したように、活性化は図４の場合と実質的に同一である。活性化は活性化のための状態フィードバック（例、Ｓｔａｔｕｓ（Ａ））を要求する。その後、メモリモジュール制御器１２０は特殊なメモリアドレス（例、ＮＶＭ装置或いはＮＶＭ装置の特殊なバンク）にデータを書込むためにＥＷＲコマンドを発行（例、コマンドを伝送）する。可変レイテンシの後に、ＤＩＭＭはメモリモジュール制御器１２０に書き込み確認（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ）を戻す。したがって、図５に図示したプロトコルにしたがって、メモリモジュール制御器１２０は同一のバンク或いはＤＩＭＭの任意の他の動作（或いはコマンド）を発行する前に成功的な書き込み確認を待つ。
【００５０】
図６は本発明の実施形態に係る書き込み確認無しコンパウンド（ｃｏｍｐｏｕｎｄ）書き込み動作を示し、図７は本発明の実施形態に係る書き込み確認を有するコンパウンド書き込み動作を示すタイミングダイヤグラムである。
【００５１】
図６及び図７においてメモリモジュール制御器１２０によって発行されたコマンドは、図４及び図５において発行されたそれらと実質的に類似である。但し、図６及び図７のコマンドは各々のコンパウンド書き込み動作（ｃｏｍｐｏｕｎｄ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎｓ）のために存在する。ここで、コンパウンド書き込み動作において、各々の書き込み動作コマンドＷＲは各々の書き込みコミットメカニズムにしたがって活性化動作（ａｃｔｉｖａｔｉｏｎ  ｏｐｅｒａｔｉｏｎ、ＡＣＴ）コマンドとコンパウンドされる。
【００５２】
図６に図示したように、活性化及び書き込み動作のコンパウンドコマンドは特殊なメモリアドレス（例、ＮＶＭ装置或いはＮＶＭ装置の特殊なバンク）に発行される。そして、データ書き込みは固定されたレイテンシの後に開始される。その後、メモリモジュール制御器１２０は成功したという活性化確認（例、Ｓｔａｔｕｓ（Ａ））を待つ。図７においてメモリモジュール制御器によって発行されたコマンドは図６において発生した１つと実質的に同一である。但し、図７のメモリモジュール制御器１２０は同一バンクに任意の他の動作（或いはコマンド）を発行する前に成功的な活性化に書き込み確認を加えたコンパウンド状態フィードバック（例、Ｓｔａｔｕｓ（ＡＷ））を待つ。
【００５３】
図８は本発明の実施形態に係る書き込み確認を利用せずに、オープンページ方策を有するＮＶＭ装置にデータの書き込み、読出しための連続的な動作を示す例示的なタイミングダイヤグラムである。
【００５４】
図８のタイミングダイヤグラム及び書き込みコミットメカニズムは実質的に図６に図示したそれと類似である。但し、追加的なＷＲ（ｗｒｉｔｅ）及びＲＤ（ｒｅａｄ）動作はオープンページ方策の下において同一のバンクに命令される。感知増幅器は常にオープンページ方策の下において開いているので、オープンページ方策の下において同一のバンクにより要求される追加のＡＣＴコマンドはない。したがって、ＷＲ及びＲＤコマンドのみが初期化活性状態フィードバック（例、Ｓｔａｔｕｓ（Ａ））の受信された後に発行される。更に、書き込み動作及び読出し動作コマンドは確認無しに連続的に発行される。
【００５５】
図９は本発明の実施形態に係る書き込み確認を有するオープンページ方策を有するＮＶＭ装置にデータを書き込み、読み出すための連続的な動作を示すタイミングダイヤグラムである。
【００５６】
図９のタイミングダイヤグラム及び書き込みコミットメカニズムは図７のそれと実質的に類似である。但し、追加的にＥＷＲ（ｅｘｔｅｎｄｅｄ  ｗｒｉｔｅ）及びＲＤ（ｒｅａｄ）動作はオープンページ方策の下において同一バンクに命令される。感知増幅器は常にオープンページ方策の下において開いているので、オープンページ方策の下において同一のバンクに要求される追加的な活性化コマンドはない。したがって、単なるＥＷＲ及びＲＤコマンドは初期活性化と書き込み状態フィードバック（例、Ｓｔａｔｕｓ（ＡＷ））との後に発行される。図８に示した書き込み確認動作が無いのとは異なり、メモリモジュール制御器１２０は同一バンクに任意の他の動作（或いはコマンド）を発行する前に各々のＥＷＲコマンドを発行した後に状態フィードバック（例、Ｓｔａｔｕｓ（Ｗ））を待つことに注目しなければならない。
【００５７】
図１０は本発明の実施形態に係る書き込み確認を利用しないクローズページ方策を有するＮＶＭ装置のためにデータを書き込み、読み出すための連続的な動作を示すタイミングダイヤグラムである。図１０に図示したように、メモリモジュール制御器１２０はコンパウンド活性化及び書き込み動作コマンドを発行し、固定されたレイテンシの後に、データはＮＶＭ装置のデータバスに提供される。その後、成功的な活性化状態確認（例、Ｓｔａｔｕｓ（Ａ））がＤＩＭＭによって、書き込み確認を提供せず、メモリモジュール制御器１２０に伝送される。他の書き込み動作を遂行するために、対応する活性化状態確認に追いついて他の活性化コマンドが発行される。図１０に図示したように、メモリモジュール制御器１２０は同一バンクに活性化動作コマンドを発行し、感知増幅器が常に開いていないクローズページ方策のため、ＲＤコマンドを発行する前に活性化状態フィードバック（例、Ｓｔａｔｕｓ（Ａ））を待つ。
【００５８】
図１１は本発明の実施形態に係る書き込み確認を有するクローズページ方策を有するＮＶＭ装置のためのデータの書き込み、読出しのための連続的な動作を示す例示的なタイミングダイヤグラムである。
図１１のタイミングダイヤグラム及び書き込みコミットメカニズムは図９のそれと類似である。但し、メモリモジュール制御器１２０はクローズページ方策の下においてＲＤコマンドを発行する前にＥＷＲ動作の後にＡＣＴコマンドを発行する。図１１に図示したように、メモリモジュール制御器１２０は活性化に書き込み状態フィードバックを加えたこと（例、Ｓｔａｔｕｓ（ＡＷ））を受信した後に同一バンクに他のＡＣＴコマンドを発行し、感知増幅器が常に開いていないクローズページ方策のため、ＲＤコマンド発行の前に活性化状態フィードバック（例、Ｓｔａｔｕｓ（Ａ））を待つ。
【００５９】
図１２は本発明の実施形態に係る書き込み確認コマンド無しのシングル書き込み動作を示すタイミングダイヤグラムである。メモリ装置がＮＶＭ装置のようにフラッシュメモリ或いは不揮発性メモリエクスプレス（ＮＶＭｅ）である実施形態において、書き込みバッファは書き込み動作のインカミング（ｉｎｃｏｍｉｎｇ）を制御する。書き込み動作が遂行される前にページオープンは要求されない。したがって、図１２に図示したように、活性化コマンドの確認を獲得する必要がない。追加的に、ホスト或いはメモリモジュール制御器（或いは、メモリシステム制御器）はモジュール書き込みバッファ内に有用なエントリをトラッキングし、全ての書き込み動作が対応するメモリモジュール内におけるバッファーリングを保障する。このような構成において、図１２に図示したように、活性化及び書き込み動作のコンパウンドコマンドは特殊なメモリアドレス（例、メモリ装置或いはメモリ装置の特殊なバンク）に発行される。データ書き込みコマンドは、図６図示した過程と同様に固定されたレイテンシの後に初期化される。活性化コマンドの確認を必要としないので、活性化確認は発行されない。
【００６０】
図１３は本発明の実施形態に係る書き込み確認コマンドを有するコンパウンド書き込み動作を示すタイミングダイヤグラムである。図１３のタイミングダイヤグラムは図１２のそれと実質的に類似である。但し、書き込みコマンドは確認コマンド（ｃｏｎｆｉｒｍａｔｉｏｎ  ｃｏｍｍａｎｄ）を有するＥＷＲ（ｅｘｔｅｎｄｅｄ  ｗｒｉｔｅ）である。ＮＶＭ装置のようにフラッシュ或いはＮＶＭｅの場合において、ページオープンコマンドは書き込み動作が遂行される前に要求されない。したがって、活性化確認は提供されない。このような構成において、図１３に図示したように、コンパウンド活性化及びＥＷＲコマンドは発行され、固定されたレイテンシの後に、書き込み動作は遂行される。ＥＷＲコマンドが書き込み確認を利用するので、可変的なレイテンシの後に、書き込み確認状態は活性化確認無しに発行される。
【００６１】
図１４は本発明の実施形態に係る書き込みクレジットカウンター（ｗｒｉｔｅ  ｃｒｅｄｉｔ  ｃｏｕｎｔｅｒ）を利用する連続的な書き込み動作を示すタイミングダイヤグラムである。一部の実施形態において、ホスト或いはメモリモジュール制御器１２０（或いは、メモリシステム制御器）は書き込みクレジットカウンターを利用する。書き込み動作を発行する前に、書き込みクレジットカウンターは１つのクレジットを減少させる。書き込みクレジットカウンターが０より長い時、ホストは書き込みコマンドの発行を続ける。一部の実施形態において、ホストは特殊なコマンドを利用してメモリモジュールから書き込みクレジットを引っ張る（ｐｕｌｌ）。例えば、図１４に図示したように、書き込みコマンドを発行する前に、書き込みクレジットカウンターは０より大きい整数に設定される。したがって、書き込みクレジットカウントが０より長ければ、各々の書き込みコマンドの後に書き込みクレジットカウンターから１つのクレジットを差し引きながら、ホストはコンパウンド活性化及び書き込みコマンドを発行する。
【００６２】
図１５は本発明の実施形態に係るホストがメモリモジュールの状態を読み出す時、フィードバック制御のためのメカニズムを示すタイミングダイヤグラムである。本発明の一部の実施形態において、メモリモジュール或いはメモリ装置は、コマンドを実行しながら、ホスト或いはメモリモジュール制御器１２０（或いは、メモリシステム制御器）に自動的にフィードバックを提供できない。一方、メモリモジュール或いはメモリ装置はホストに準備通知（ｒｅａｄｙ  ｎｏｔｉｆｉｃａｔｉｏｎ）或いは信号を発生する。ホストは対応するメモリモジュール或いはメモリ装置から状態をプリング（ｐｕｌｌｉｎｇ）するように制御する。図１５に図示したように、活性化及びＥＷＲのコンパウンドコマンドはメモリアドレスに発行される。データ書き込みは固定されたレイテンシの後に初期化される。その後に、ＥＷＲ動作の後、可変的なレイテンシの後に、メモリ装置或いはメモリモジュールが状態情報（書き込み確認情報、書き込みクレジットアップデート、等）を提供するように準備されたことを指示しながら、準備通知（ｒｅａｄｙ  ｎｏｔｉｆｉｃａｔｉｏｎ）はホスト或いはメモリモジュール制御器１２０（或いは、メモリシステム制御器）に伝送される。したがって、可変的な時間が経過した後に、ホストは対応するメモリ装置或いはメモリモジュールから状態情報を要請するＳＲ（ｓｔａｔｕｓ  ｒｅａｄ）コマンドを発行する。固定的なレイテンシの後に、状態情報はメモリモジュール或いはメモリ装置からホストに提供される。
【００６３】
上述したように任意のコマンド及び動作を図２及びメモリモジュール１１０により説明したが、本発明の実施形態が、メモリシステム制御器２２０が多様なメモリモジュール２１１乃至２１１ｎとデータ及びコマンドを交換できる図３に図示したメモリシステム２１０とに適用できると、当業者に理解されるべきである。上述したように、一部の実施形態において、メモリモジュール２１１乃至２１ｎの各々は複数のメモリ装置（例、ＮＶＭ装置）を含み、同一のメモリモジュールにおいては同一の書き込み確認方策を有する。
【００６４】
本発明の一部の例示的な実施形態において、新しいコマンドはメモリモジュール制御器によってＮＶＭ装置に発行される。例えば、新しいコマンドは上述した多様なタイミングダイヤグラムにより示したように確認（ｃｏｎｆｉｒｍａｔｉｏｎ）を有するＥＷＲ（ｅｘｔｅｎｄｅｄ  ｗｒｉｔｅ）コマンドである。一部の実施形態において、ＥＷＲコマンドは、制限されないが、
１）チップＩＤ（Ｃ２、Ｃ１、Ｃ０等）、
２）バンク及びバンクグループＩＤＢＡ［１：０］、ＢＧ［１：０］）、
３）カラムアドレス（Ａ１３−１１＊、Ａ９−０）
の１つ以上を有する情報を含む。例えば、カラムアドレスは互いに異なるローバッファ大きさ（例、デバイスページ大きさ）を支援するようにプログラムされる。
【００６５】
図１６は本発明の実施形態に係る不揮発性メモリ（ＮＶＭ）に使用されない現在のコマンドセットを再使用する新しいコマンドセットの実施形態である。再使用されるコマンドは、例えば、制限されないが、ＷＲＡ（ｗｉｒｔ  ｗｉｔｈ  ｏｕｔｏ  ｐｒｅｃｈａｒｇｅ）コマンド、ＷＲＳ４（ｗｒｉｔｅ  ｗｉｔｈ  ｂｕｒｓｔ  ｃｈｏｐ）コマンド、等を含む。図１６に図示したように、例えば、ＷＲＡ（ｗｒｉｔｅ  ｗｉｔｈ  ａｕｔｏ  ｐｒｅｃｈａｒｇｅ（Ｆｉｘｅｄ  ＢＬ８或いはＢＣ４）コマンドはＥＷＲ（ｅｘｔｅｎｄｅｄ  ｗｒｉｔｅ）コマンドとして再使用される。
【００６６】
図１７は本発明の実施形態に係る現在のＤＤＲプロトコルに使用されない新しいコマンドセットの他の例である。例えば、現在のＲＦＵ（ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｆｕｔｕｒｅ  ｕｓｅ）セットは図１７に図示したようにＥＷＲのための新しいコマンドとして使用される。
【００６７】
図１８は本発明の実施形態に係る互いに異なる書き込みコミット方策を有する複数の不揮発性メモリ装置を有するメモリシステムを制御する処理過程を示すフローチャートである。一部の実施形態において、メモリシステムを制御する動作の数及び動作の順序は可変できる。即ち、一部の実施形態において、処理過程は追加動作を含むか、或いは動作の順序は可変できる。
【００６８】
図１８に図示したように、処理過程が開始される。１７０２段階において、メモリシステムはメモリシステムに含まれた互いに異なるメモリ装置（例、ＮＶＭ装置）によって利用される書き込みコミット方策を識別する。即ち、本発明の実施形態において、上述したように、メモリシステムは互いに異なるメモリ（例、ＮＶＭ）技術にしたがって具現された互いに異なるメモリ装置（例、ＮＶＭ装置）を含む。互いに異なるメモリ装置は上述した互いに異なる書き込みコミット方策を有する。メモリシステム及び／又はメモリシステムに含まれたメモリモジュール制御器は各々のメモリ装置（例、ＮＶＭ装置）のＳＰＤ領域或いはメモリモジュールのＳＰＤチップから読出し方式によって多様なメモリ装置（例、ＮＶＭ装置）の書き込みコミット方策を職別する。一部の実施形態において、このような書き込みコミット方策はコンピュータシステム及び／又はメモリシステムのスタートアップ或いはブーティングにおいて識別される。
【００６９】
１７０４段階において、メモリシステムは、例えば外部プロセッサ或いは制御器から読出し或いは書き込みコマンドを受信する。その後に、１７０６段階において、メモリシステムは読出し或いは書き込みコマンドに対応するメモリ装置或いはメモリ装置を識別する。１７０８段階において、メモリシステムは対応するメモリ装置（例、ＮＶＭ装置）の書き込みコミット方策にしたがって読出し或いは書き込みコマンドを実行する。
【００７０】
本発明の実施形態において、メモリシステムは同一のメモリシステム或いは構成に結合された互いに異なる書き込み方策を有する複数のメモリ装置（例、ＮＶＭ装置）を含む。メモリシステムはシステム内に各メモリ装置（例、ＮＶＭ装置）の書き込みコミット方策にしたがって読出し或いは書き込み動作を遂行する。
【００７１】
図面において、構成要素、層及び領域の相対的な大きさは誇張し、及び／又は明確性のために単純化した。“第１”、“第２”、“第３”等の用語が多様な構成要素、成分、領域、層及び／又はセクションを説明するために使用した用語であるが、このような構成要素、成分、領域、層及び／又はセクションはこれらの用語によって制限されてはならない。これらの用語は他の構成要素、成分、領域、層又はセクションにおいて１つの構成要素、成分、領域、層又はセクションと区別するために使用した。したがって、第１構成要素、成分、領域、層又はセクションは本発明の思想及び範囲を逸脱せず、第２構成要素、成分、領域、層又はセクションと指称できる。
【００７２】
本明細書に使用した用語は特定実施形態を説明するために使用し、本発明を限定する意図ではない。本明細書に使用したように、単数形態“ａ”と“ａｎ”は文脈上に明確に特記しない複数形も含むと意図する。また、本明細書に使用した“構成する（ｃｏｍｐｒｉｓｅ）”、“構成する（ｃｏｍｐｒｉｓｉｎｇ）”、“含む（ｉｎｃｌｕｄｅ）”、“含んでいる（ｉｎｃｌｕｄｉｎｇ）”という用語は、言及された特徴、数字、段階、動作、構成要素、及び／又は成分の存在を詳細にし、これらの１つ以上の他の特徴、数字、段階、動作、構成要素、及び／又は成分の追加を排除しないと理解されるべきである。本明細書において使用した用語“及び／又は”は関連した列挙項目の１つ以上の任意のすべての組合せを含む。構成要素を進行する時、“少なくとも１つの”ような表現は構成要素の全体の少なくとも１つであり、個別的な構成要素の１つではない。
【００７３】
本明細書において使用した用語“実質的に”、“大略”、“情報”及び類似な用語は近似的な用語として使用したが、程度の用語としてではなく、当業者において認識できる測定された或いは計算された値として固有な変動を考慮するために意図した。また、本実施形態において説明した“することができる（ｍａｙ）”の使用は“本発明の１つ以上の実施形態”と言及する。ここで、使用された、“使用する（ｕｓｅ）”、“使用している（ｕｓｉｎｇ）”、及び“使用された（ｕｓｅｄ）”という用語は、各々“利用する（ｕｔｉｌｉｚｅ）”、“利用している（ｕｔｉｌｉｚｉｎｇ）”、及び“利用された（ｕｔｉｌｉｚｅｄ）”という用語の同意語として看做される。また、“例示的な（ｅｘｅｍｐｌａｒｙ）”という用語は例示（ｅｘａｍｐｌｅ）或いは図面（ｉｌｌｕｓｔｒａｔｉｏｎ）と看做される。
【００７４】
特に定義しない限り、本明細書において使用した技術的であるか、或いは科学的な用語を含むすべての用語は一般的に本発明が属する当業者によって理解される同一の意味を有する。一般的に使用される定義されている用語は関連技術及び／又は本明細書の文脈においてそれらの意味と一致する意味を有すると解釈され、本出願において明確に定義しない限り、理想化された、或いはあまりにも形式的な感覚に解釈されてはならない。
【００７５】
本明細書に説明した本発明の実施形態に係る電子或いは電気装置及び／又は任意の他の適切な装置或いは構成要素は、任意の適合なハードウェア、ファームウェア（例えば、アプリケーション特定集積回路）、ソフトウェア、或いはソフトウェアの組合せ、ファームウェア及びハードウェアを利用して具現される。追加的に多様な動作は、ここで説明した多様な機能を遂行するためのコンピュータプログラムを実行するために他のシステム構成要素と相互作用し、コンピュータプログラムインストラクションを実行するプロセッサ或いは制御器において動作するプロセス或いはスレッド（ｔｈｒｅａｄ）である。コンピュータプログラムインストラクションはプロセッサ或いは制御器に連結され、メモリ或いは非一時的なコンピュータ読出し可能媒体に格納される。プロセッサ及び制御器によってコンピュータプログラムインストラクションが実行される時、プロセッサ及び制御器はここで説明した動作或いは機能を遂行する。本発明の一部の実施形態において、メモリシステムの多様な構成要素はシングル構成要素、チップ、或いは装置の一部として集積化されるか、或いは結合される。
【００７６】
本発明は例示的な実施形態を参照して説明したが、当業者であれば、本発明の思想及び範囲を逸脱せずに、実施形態に多様な変化及び変形が遂行されることを認識できる。また、多様な技術分野の当業者は本明細書に説明した本発明は他の応用プログラムに対する他の作業と応用に対する解決策を提案することを認識できる。また、出願人の意図はここに添付した請求項によってカバーされる。本発明のこのような使用及びそれらの変化と変調は本発明の思想及び範囲を逸脱しない限り、本発明の目的のために選択された本発明の例示的な実施形態によってなされる。したがって、本発明の実施形態は全て添付した請求項及びそれらの等価によって示される発明の思想及び範囲を制限せずに、例示と看做される。
【符号の説明】
【００７７】
１０  コンピューティングシステム
１００、２１０  メモリシステム
１１０  不揮発性メモリモジュール
１１１乃至１１ｎ  ＮＶＭ装置
１２０、２２０  メモリモジュール制御器
１２５  ＳＰＤ領域
１３０、２３０  データ
２００  格納装置
２１１乃至２１ｎ  メモリモジュール
３００  プロセッサ
４００  システムバス
【図１】
2017157199.tif 000003
【図２】
2017157199.tif 000004
【図３】
2017157199.tif 000005
【図４】
2017157199.tif 000006
【図５】
2017157199.tif 000007
【図６】
2017157199.tif 000008
【図７】
2017157199.tif 000009
【図８】
2017157199.tif 000010
【図９】
2017157199.tif 000011
【図１０】
2017157199.tif 000012
【図１１】
2017157199.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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