(57)【要約】      （修正有）【課題】電子供給層にＩｎＡｌＮを用い、ドレイン電流の低下が抑制された高電子移動度トランジスタを提供する。【解決手段】基板１０の上に、窒化物半導体により形成された第１の半導体層２１と、第１の半導体層２１の上に、窒化物半導体により形成された第２の半導体層２３と、第２の半導体層２３の上に形成されたソース電極３２及びドレイン電極３３と、ソース電極３２とドレイン電極３３との間において、第２の半導体層２３の上に形成された金属酸化膜２４と、金属酸化膜２４の上に形成されたゲート電極３１と、を有する。金属酸化膜２４は、ＡｌＯｘとＩｎＯｘとを含み、金属酸化膜２４におけるＡｌＯｘ／ＩｎＯｘは、３以上である。【選択図】図２
2017212325.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間において、前記第２の半導体層の上に形成された金属酸化膜と、
前記金属酸化膜の上に形成されたゲート電極と、
を有し、
前記金属酸化膜は、ＡｌＯｘとＩｎＯｘとを含むものであって、
前記金属酸化膜におけるＡｌＯｘ／ＩｎＯｘは、３以上であることを特徴とする半導体装置。
【請求項２】
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間において、前記第２の半導体層の上に形成された金属酸化膜と、
前記金属酸化膜の上に形成されたゲート電極と、
を有し、
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されており、
前記金属酸化膜におけるＡｌＯｘ／ＩｎＯｘの値は、前記第２の半導体層におけるＡｌ／Ｉｎの値よりも大きいことを特徴とする半導体装置。
【請求項４】
前記金属酸化膜の膜厚は、１ｎｍ以上、３ｎｍ以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記金属酸化膜は、前記ゲート電極の直下における膜厚が、前記ゲート電極の直下以外の領域における膜厚よりも厚いことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記第２の半導体層には、前記ゲート電極が形成される領域に、前記第２の半導体層の一部が除去されたゲートリセスが形成されており、
前記ゲートリセスの底面及び側面には、前記金属酸化膜が形成されており、
前記ゲート電極は、前記ゲートリセスに形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間における前記第２の半導体層の表面を水蒸気により酸化することにより金属酸化膜を形成する工程と、
前記金属酸化膜の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記金属酸化膜は、前記第２の半導体層の表面を３００℃以上、８００℃以下の温度の水蒸気により酸化することにより形成するものであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の半導体層を形成した後、前記第２の半導体層における前記ゲート電極が形成される領域の一部を除去することにより、ゲートリセスを形成する工程を有し、
前記ゲートリセスを形成した後、前記第２の半導体層を水蒸気により酸化することにより金属酸化膜を形成し、
前記ゲートリセスが形成されている領域にゲート電極を形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間における前記第２の半導体層の表面を水蒸気により酸化することにより第１の酸化領域を形成する工程と、
前記第１の酸化領域の上に、ゲート電極が形成される領域に開口部を有する絶縁膜を形成する工程と、
前記開口部が形成されている領域において、前記第２の半導体層を水蒸気により酸化することにより、前記第１の酸化領域よりも深くに第２の酸化領域を形成し、前記第１の酸化領域と前記第２の酸化領域とにより金属酸化膜を形成する工程と、
前記絶縁膜の開口部における前記金属酸化膜の上に、前記ゲート電極を形成する工程と、
有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
窒化物半導体を用いた電界効果型トランジスタとしては、電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴがあり、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において２ＤＥＧ（Two-Dimensional Electron Gas）が生成される。また、ＨＥＭＴの高出力化や高効率化の要求に対応するため、電子走行層にＧａＮを用い、電子供給層にＩｎＡｌＮを用いたＨＥＭＴがある。ＩｎＡｌＮは自発分極が高いため、電子供給層に用いることにより、高濃度の２ＤＥＧを誘起することができ、電子供給層にＡｌＧａＮを用いたＨＥＭＴよりもドレイン電流を多く流すことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２０１２−１７４８７５号公報
【特許文献３】特開２０１３−２３５９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、電子供給層にＩｎＡｌＮを用いた場合、ＩｎＡｌＮの表面は酸化されやすく、ＩｎＡｌＮが酸化されたものに含まれる酸化インジウム（ＩｎＯｘ）に起因した電流コラプスが発生し、ドレイン電流が低下してしまう。即ち、ＩｎＡｌＮが酸化されることにより形成されたＩｎＯｘは、化学的に不安定であるため、酸素欠損が生じやすい。ＩｎＯｘにおける酸素欠損に電子がトラップされると、２ＤＥＧの濃度が低下し、電流コラプスが発生し、ドレイン電流が低下してしまう。
【０００６】
このため、電子供給層にＩｎＡｌＮを用いたＨＥＭＴにおいて、ドレイン電流が低下することのない半導体装置が求められている。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間において、前記第２の半導体層の上に形成された金属酸化膜と、前記金属酸化膜の上に形成されたゲート電極と、を有し、前記金属酸化膜は、ＡｌＯｘとＩｎＯｘとを含むものであって、前記金属酸化膜におけるＡｌＯｘ／ＩｎＯｘは、３以上であることを特徴とする。
【発明の効果】
【０００８】
開示の半導体装置によれば、電子供給層にＩｎＡｌＮを用いたＨＥＭＴにおいて、ドレイン電流の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】電子走行層がＩｎＡｌＮにより形成されている半導体装置の構造図
【図２】第１の実施の形態における半導体装置の構造図
【図３】Ｉｎ０．１８Ａｌ０．８２Ｎを酸素により酸化した膜のＸＰＳの特性図
【図４】Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気により酸化した膜のＸＰＳの特性図
【図５】電子走行層の表面に酸素により酸化した膜が形成されている試料５Ａの構造図
【図６】電子走行層の表面に水蒸気により酸化した膜が形成されている試料６Ａの構造図
【図７】試料５Ａ及び試料６Ａのシート抵抗を示す図
【図８】比較に用いた半導体装置の構造図
【図９】図８に示す構造の半導体装置のＶｄｓ−Ｉｄ特性図
【図１０】第１の実施の形態における半導体装置のＶｄｓ−Ｉｄ特性図
【図１１】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図１２】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図１３】第２の実施の形態における半導体装置の構造図
【図１４】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１５】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１６】第３の実施の形態における半導体装置の構造図
【図１７】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１８】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１９】第４の実施の形態における半導体装置の構造図
【図２０】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図２１】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図２２】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図２３】第５の実施の形態における電源装置の回路図
【図２４】第５の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１０】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１１】
〔第１の実施の形態〕
最初に、電子供給層にＩｎＡｌＮを用いた半導体装置において、ドレイン電流が低下することについて、図１に基づき説明する。
【００１２】
図１に示される半導体装置は、ＳｉＣ等により形成された基板９１０の上に、窒化物半導体のエピタキシャル成長により、バッファ層９１１、電子走行層９２１、スペーサ層９２２、電子供給層９２３が積層して形成されている。バッファ層９１１は、ＡｌＮやＧａＮ等により形成されており、電子走行層９２１はｉ−ＧａＮにより形成されており、スペーサ層９２２はＡｌＮにより形成されており、電子供給層９２３はＩｎＡｌＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１とスペーサ層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。
【００１３】
電子供給層９２３の上には、ゲート電極９３１、ソース電極９３２及びドレイン電極９３３が形成されている。また、ゲート電極９３１、ソース電極９３２及びドレイン電極９３３が形成されていない領域の電子供給層９２３の上には、ＳｉＮ等により保護膜９４０が形成されている。
【００１４】
このような構造の半導体装置においては、電子供給層９２３を形成した後、ゲート電極９３１や保護膜９４０が形成されるまでの間の工程において、電子供給層９２３の露出している部分が酸化され、金属酸化膜９２４が形成される。従って、実際には、ゲート電極９３１及び保護膜９４０は、金属酸化膜９２４の上に形成されている。金属酸化膜９２４は、ＩｎＡｌＮが酸化されたものであり、ＩｎＯｘが多く含まれている。上記のように、ＩｎＡｌＮが酸化された金属酸化膜９２４に含まれるＩｎＯｘは、化学的に不安定であるため、酸素欠損が生じやすい。ＩｎＯｘにおける酸素欠損に電子９２４ａがトラップされると、それに対応して２ＤＥＧの濃度が低下するため、電流コラプスが生じ、ドレイン電流が低下する。
【００１５】
ところで、発明者は、ＩｎＡｌＮの酸化について検討を行ったところ、ＩｎＡｌＮを酸化する際に、酸素で酸化するのではなく、水蒸気により酸化することにより、電流コラプスを抑制することができることを見出した。本実施の形態は、このように発明者により見出された知見に基づくものである。
【００１６】
（半導体装置）
次に、第１の実施の形態における半導体装置について、図２に基づき説明する。
【００１７】
本実施の形態における半導体装置は、ＳｉＣ等により形成された基板１０の上に、窒化物半導体のエピタキシャル成長により、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３が積層して形成されている。バッファ層１１は、ＡｌＮやＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、スペーサ層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されている。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、電子供給層２３は、ＩｎＡｌＧａＮにより形成したものであってもよい。本願においては、電子走行層２１を第１の半導体層と記載し、電子供給層２３を第２の半導体層と記載する場合がある。
【００１８】
電子供給層２３の上には、ソース電極３２及びドレイン電極３３が形成されている。また、ソース電極３２及びドレイン電極３３が形成されていない領域の電子供給層２３の表面には、この領域の電子供給層２３を水蒸気酸化することにより金属酸化膜２４が形成されている。金属酸化膜２４の上には、ゲート電極３１が形成されており、金属酸化膜２４の上のゲート電極３１が形成されていない領域には、ＳｉＮ等の絶縁材料により保護膜４０が形成されている。尚、本願においては、保護膜４０を絶縁膜と記載する場合がある。
【００１９】
次に、ＩｎＡｌＮを熱酸化した場合と、水蒸気酸化した場合について説明する。尚、ＩｎＡｌＮには、ＧａＮと格子整合するように、Ｉｎ０．１８Ａｌ０．８２Ｎが用いられている。Ｉｎ０．１８Ａｌ０．８２Ｎの熱酸化及び水蒸気酸化は、ともに３００℃の温度で３０分間行った。図１に示す半導体装置に形成される金属酸化膜９２４は、電子供給層９２３を成膜した後の製造工程等において形成されるものであるため、熱酸化、即ち、酸素による酸化により形成されるものと考えられる。
【００２０】
図３は、Ｉｎ０．１８Ａｌ０．８２Ｎを熱酸化することにより形成した金属酸化膜のＸＰＳ(X-ray Photoelectron Spectroscopy)における分析結果である。また、図４は、Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成した金属酸化膜のＸＰＳにおける分析結果である。図３及び図４におけるＸＰＳの検出角度は、１５°である。ＸＰＳの検出角度は、高い角度よりも低い角度の方が、膜の表層の情報を正確に得ることができる。図３に示されるＩｎ０．１８Ａｌ０．８２Ｎを熱酸化することにより形成した金属酸化膜のＡｌＯｘ／ＩｎＯｘの値は、２．３であった。また、図４に示されるＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成した金属酸化膜のＡｌＯｘ／ＩｎＯｘの値は、１０．８であった。従って、Ｉｎ０．１８Ａｌ０．８２Ｎを熱酸化した場合と比べて水蒸気酸化することにより、ＩｎＯｘに対するＡｌＯｘの比率を高くすることができる。ＡｌＯｘはＩｎＯｘに比べて絶縁性が高く、欠陥も生じにくいため、金属酸化膜において、ＩｎＯｘに比べてＡｌＯｘの比率を高くすることにより、電流コラプスを抑制し、ドレイン電流の低下を抑制することができる。本実施の形態における半導体装置は、金属酸化膜は、Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成したものであるため、電流コラプスを抑制することができ、ドレイン電流の低下を抑制することができる。
【００２１】
次に、金属の熱酸化と水蒸気酸化の反応過程について説明する。熱酸化等の金属（Ｍ）を酸素（Ｏ２）により酸化する場合には、下記の化１に示すように、酸素により直接金属が酸化される。
【００２２】
【化１】
2017212325.tif 000003
【００２３】
これに対し、金属（Ｍ）を水蒸気（Ｈ２Ｏ）により酸化する場合には、下記の化２に示すように、金属の水酸化物が生成された後、金属の水酸化物から酸化物が生成される。
【００２４】
【化２】
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【００２５】
尚、金属（Ｍ）がＩｎである場合、Ｉｎ（ＯＨ）ｘは、１５０℃で昇華する。また、金属（Ｍ）がＡｌである場合、Ａｌ（ＯＨ）ｘは、３００℃でＡｌＯｘとなる。従って、ＩｎＡｌＮを３００℃の温度で水蒸気酸化した場合には、最初に、Ｉｎ（ＯＨ）ｘとＡｌ（ＯＨ）ｘが生成されるが、この温度においては、Ｉｎ（ＯＨ）ｘは昇華し、Ａｌ（ＯＨ）ｘはＡｌＯｘとなる。従って、Ｉｎは水蒸気酸化による酸化の過程において、Ｉｎ（ＯＨ）ｘとなって昇華し減少するため、ＩｎＡｌＮを水蒸気酸化することにより形成された金属酸化膜は、Ｉｎに対してＡｌの比率が多くなる。このため、Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成された金属酸化膜では、ＡｌＯｘ／ＩｎＯｘが、１０．８と高くなるものと考えられる。このように、金属酸化膜において、ＡｌＯｘの比率が高くなると、欠陥が少なくなり、電子のトラップが抑制されるため、電流コラプスを抑制し、ドレイン電流が低下を防ぐことができる。
【００２６】
尚、図３に示されるＩｎ０．１８Ａｌ０．８２Ｎを熱酸化した金属酸化膜におけるＡｌＯｘ／ＩｎＯｘは、２．３であり、酸化される前のＩｎ０．１８Ａｌ０．８２ＮにおけるＡｌ／Ｉｎの約４．６よりも低い。これは、Ｉｎ０．１８Ａｌ０．８２Ｎに含まれるＡｌよりもＩｎの方が酸化されやすいため、十分に酸化されていない状態では、Ａｌの酸化物であるＡｌＯｘが生成される割合よりも、Ｉｎの酸化物であるＩｎＯｘが生成される割合の方が高いためと推察される。
【００２７】
従って、本実施においては、金属酸化膜２４におけるＡｌＯｘ／ＩｎＯｘの値は、３以上であることが好ましく、更には、Ｉｎ０．１８Ａｌ０．８２ＮにおけるＡｌ／Ｉｎの値以上、例えば、４．６以上であることが好ましく、１０以上であることがより一層好ましい。尚、Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化すると、ＩｎはＩｎ（ＯＨ）ｘとなり昇華するため、水蒸気酸化される前のＩｎ０．１８Ａｌ０．８２ＮにおけるＡｌ／Ｉｎの値よりも、金属酸化膜２４におけるＡｌＯｘ／ＩｎＯｘの値の方が大きくなる。
【００２８】
また、本実施の形態においては、ＩｎＡｌＮを水蒸気により酸化した際に、生成されたＩｎ（ＯＨ）ｘを効率よく昇華するとともに、効率よくＡｌ（ＯＨ）ｘからＡｌＯｘにするためには、水蒸気酸化の温度は、３００℃以上で行うことが好ましい。また、あまり温度が高いと電子供給層２３においてＩｎ抜け等が生じるため、水蒸気酸化は、８００℃以下、更には、５００℃以下であることが好ましい。
【００２９】
次に、図５に示すＩｎ０．１８Ａｌ０．８２Ｎを熱酸化することにより酸化膜を形成した試料５Ａと、図６に示すＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成した試料６Ａを作製し、２ＤＥＧにおけるシート抵抗を測定した。この結果を図７に示す。シート抵抗は、ソース電極とドレイン電極との間に電圧を印加して測定を行った。
【００３０】
尚、図５に示す試料５Ａは、図１に示す半導体装置において、ゲート電極９３１及び保護膜９４０が形成されていないものに相当する。また、図６に示す試料６Ａは、図２に示す本実施の形態における半導体装置において、ゲート電極３１及び保護膜４０が形成されていないものに相当する。尚、試料５Ａ及び６Ａにおいて、電子供給層は、ともにＩｎ０．１８Ａｌ０．８２Ｎにより形成されており、Ｉｎ０．１８Ａｌ０．８２Ｎの酸化は、ともに３００℃の温度で３０分間行った。
【００３１】
この結果、図７に示されるように、試料５Ａよりも試料６Ａの方がシート抵抗が低い。従って、金属酸化膜をＩｎ０．１８Ａｌ０．８２Ｎを熱酸化により形成したものよりも、Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化により形成したものの方が、金属酸化膜にトラップされる電子を減らすことができ、２ＤＥＧの密度の低下を抑制することができる。即ち、金属酸化膜をＩｎ０．１８Ａｌ０．８２Ｎを熱酸化することにより形成したものよりも、Ｉｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成したものの方が、電流コラプスを抑制することができ、ドレイン電流の低下を抑制することができる。
【００３２】
次に、図１に示す半導体装置と同様に、熱酸化により金属酸化膜の形成された図８に示す半導体装置と、図２に示す本実施の形態における半導体装置を作製して、Ｖｄｓ（ドレイン−ソース電圧）とＩｄ（ドレイン電流）との関係について測定した結果を示す。尚、図８に示す構造の半導体装置の金属酸化膜９５４は、Ｉｎ０．１８Ａｌ０．８２Ｎの表面を３００℃の温度で３０分間熱酸化することにより形成したものである。また、図２に示す本実施の形態における半導体装置の金属酸化膜２４は、Ｉｎ０．１８Ａｌ０．８２Ｎの表面を３００℃の温度で３０分間水蒸気酸化することにより形成したものである。図９は、図８に示す構造の半導体装置において、Ｖｇ（ゲート電圧）を変化させた場合におけるＶｄｓとＩｄとの関係を示す。図１０は、図２に示す本実施の形態における半導体装置において、Ｖｇ（ゲート電圧）を変化させた場合におけるＶｄｓとＩｄとの関係を示す。
【００３３】
図９及び図１０に示されるように、同じＶｇ（ゲート電圧）の場合、図８に示す構造の半導体装置よりも、図２に示す本実施の形態における半導体装置の方が、ドレイン電流（Ｉｄ）が多く流れる。また、図９及び図１０より、図８に示す構造の半導体装置におけるＶｇが２Ｖのときのオン抵抗（Ｒｏｎ）は、３．２７Ω・ｍｍであり、図２に示す本実施の形態における半導体装置におけるＶｇが２Ｖのときのオン抵抗は、２．６５Ω・ｍｍであった。従って、本実施の形態における半導体装置は、図８に示す構造の半導体装置よりもオン抵抗を低くすることができる。
【００３４】
以上より、図８に示す構造の半導体装置においては、電子供給層９２３の表面にＩｎ０．１８Ａｌ０．８２Ｎを熱酸化することにより形成された金属酸化膜９５４が形成されており、金属酸化膜９５４に多く含まれるＩｎＯｘにより電子がトラップされる。このため、金属酸化膜９５４においてトラップされた電子により電流コラプスが発生し、オン抵抗が高くなり、ドレイン電流が低下する。これに対し、図２に示す本実施の形態における半導体装置においては、電子供給層２３の表面にＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成された金属酸化膜２４が形成されている。従って、金属酸化膜２４に含まれるＩｎＯｘは、熱酸化により形成された金属酸化膜９５４よりも少ないため、金属酸化膜２４においてトラップされる電子も少ない。よって、本実施の形態における半導体装置においては、電流コラプスが抑制され、オン抵抗が低く、ドレイン電流の低下が抑制されている。
【００３５】
また、本実施の形態における半導体装置では、金属酸化膜２４はＩｎＡｌＮを水蒸気酸化することにより形成されており、熱酸化により形成した金属酸化膜と比べて、絶縁性の高いＡｌＯｘが多く含まれている。従って、ゲートリーク電流を抑制することができる。
【００３６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１１及び図１２に基づき説明する。
【００３７】
最初に、図１１（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３を形成する。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥに代えて、ＭＢＥ（Molecular Beam Epitaxy）により形成してもよい。また、図示はしないが、電子供給層２３の上にＧａＮ等によりキャップ層を形成してもよい。
【００３８】
基板１０は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることができる。本実施の形態では、基板１０にはＳｉＣ基板が用いられている。バッファ層１１はＡｌＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、スペーサ層２２はＡｌＮにより形成されており、電子供給層２３はＩｎ０．１８Ａｌ０．８２Ｎにより形成されている。
【００３９】
これら窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ｉｎの原料ガスにはＴＭＩ（トリメチルインジウム）が用いられ、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられる。また、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００４０】
この後、図示はしないが、素子を分離するための素子分離領域を形成する。具体的には、電子供給層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の窒化物半導体層にアルゴン（Ａｒ）イオンを注入することにより素子分離領域を形成する。素子分離領域は、レジストパターンの形成されていない領域の窒化物半導体層の一部をＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより除去することにより形成してもよい。素子分離領域を形成した後、レジストパターンは、有機溶剤等により除去する。
【００４１】
次に、図１１（ｂ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存している金属積層膜によりソース電極３２及びドレイン電極３３が形成される。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、電子供給層２３の上に、Ｔｉ膜、Ａｌ膜の順に形成する。この後、窒素雰囲気中において、４００℃〜８００℃の温度で熱処理することにより、ソース電極３２及びドレイン電極３３をオーミックコンタクトさせる。
【００４２】
次に、図１１（ｃ）に示すように、露出している電子供給層２３を形成しているＩｎ０．１８Ａｌ０．８２Ｎの表面を水蒸気酸化することにより金属酸化膜２４を形成する。具体的には、３００℃〜５００℃の温度の水蒸気を用いて、表面に露出しているＩｎ０．１８Ａｌ０．８２Ｎを酸化することにより金属酸化膜２４を形成する。この際、この水蒸気酸化の工程では、生成されたＩｎ（ＯＨ）ｘの昇華を促進するため、真空中で行うことが好ましい。このようにＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成された金属酸化膜２４の膜厚は、約２ｎｍである。水蒸気酸化では、Ｉｎ０．１８Ａｌ０．８２Ｎは、あまり深くまでは酸化されないため、３００℃〜５００℃の温度の水蒸気を用いて、Ｉｎ０．１８Ａｌ０．８２Ｎを酸化することにより形成される金属酸化膜２４の膜厚は、３ｎｍ以下である。また、Ｉｎ０．１８Ａｌ０．８２Ｎの水蒸気酸化が不十分であると、金属酸化膜の膜厚も薄く、残存するＩｎＯｘの割合も多い。従って、本実施の形態においては、金属酸化膜２４の膜厚は、１ｎｍ以上、３ｎｍ以下であることが好ましい。
【００４３】
次に、図１２（ａ）に示すように、金属酸化膜２４の上のゲート電極３１が形成される領域に開口部４０ａを有する保護膜４０を形成する。具体的には、プラズマＣＶＤ（chemical vapor deposition）等により、膜厚が１０ｎｍ〜１００ｎｍのＳｉＮ膜を成膜する。この後、ＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口において露出しているＳｉＮ膜をフッ素系ガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより除去し、金属酸化膜２４を露出させる。これにより、ゲート電極３１が形成される領域に開口部４０ａを有する保護膜４０を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。尚、本実施の形態においては、保護膜４０は、ＳｉＮ以外にも、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＯ２、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮ等により形成してもよい。
【００４４】
次に、図１２（ｂ）に示すように、保護膜４０の開口部４０ａにおいて露出している金属酸化膜２４の上にゲート電極３１を形成する。具体的には、保護膜４０、電子供給層２３、ソース電極３２及びドレイン電極３３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存している金属積層膜によりゲート電極３１が形成される。尚、Ｎｉ／Ａｕにより形成される金属積層膜は、電子供給層２３の上に、Ｎｉ膜、Ａｕ膜の順に形成する。
【００４５】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００４６】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図１３に基づき説明する。
【００４７】
本実施の形態における半導体装置は、図１３に示すように、ゲート電極３１の直下の領域の膜厚が、他の領域の膜厚よりも厚い金属酸化膜１２４が形成されている構造の半導体装置である。金属酸化膜１２４は、電子供給層２３の表面を酸化することにより形成される第１の酸化領域１２４ａと、第１の酸化領域１２４ａよりも深い部分の電子供給層２３を酸化することにより形成される第２の酸化領域１２４ｂにより形成されている。このように、ゲート電極３１の直下の金属酸化膜１２４を厚くすることにより、ゲートリーク電流をより一層抑制することができる。
【００４８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１４及び図１５に基づき説明する。
【００４９】
最初に、図１４（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３を形成する。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。この後、図示はしないが、素子を分離するための素子分離領域を形成する。
【００５０】
次に、図１４（ｂ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３を形成する。
【００５１】
次に、図１４（ｃ）に示すように、露出している電子供給層２３を形成しているＩｎ０．１８Ａｌ０．８２Ｎの表面を水蒸気酸化することにより第１の酸化領域１２４ａを形成する。具体的には、３００℃以上、５００℃未満の温度の水蒸気を用いて、表面に露出しているＩｎ０．１８Ａｌ０．８２Ｎを酸化することにより第１の酸化領域１２４ａを形成する。この際、この水蒸気酸化の工程では、生成されたＩｎ（ＯＨ）ｘの昇華を促進するため、真空中で行うことが好ましい。このようにＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより形成された第１の酸化領域１２４ａの膜厚は、約２ｎｍである。
【００５２】
次に、図１５（ａ）に示すように、第１の酸化領域１２４ａの上に、ゲート電極３１が形成される領域に開口部４０ａを有する保護膜４０を形成する。
【００５３】
次に、図１５（ｂ）に示すように、保護膜４０の開口部４０ａが形成されている領域において、第１の酸化領域１２４ａよりも深い部分の電子供給層２３を酸化することにより、第２の酸化領域１２４ｂを形成する。このように形成された第２の酸化領域１２４ｂと第１の酸化領域１２４ａとにより金属酸化膜１２４が形成される。具体的には、５００℃以上、８００℃以下の温度の水蒸気を用いて、保護膜４０の開口部４０ａにおける電子供給層２３を形成しているＩｎ０．１８Ａｌ０．８２Ｎを酸化することにより第２の酸化領域１２４ｂを形成する。開口部４０ａが形成されていない領域では、保護膜４０が形成されているため、電子供給層２３が酸化されることはないが、開口部４０ａが形成されている領域では、開口部４０ａより電子供給層２３の酸化が進行する。即ち、水蒸気の温度が第１の酸化領域１２４ａを形成した場合よりも高いため、保護膜４０の開口部４０ａが形成される領域においては、露出している第１の酸化領域１２４ａを通り深くまで水蒸気が進入する。このため、第１の酸化領域１２４ａよりも深い部分の電子供給層２３が酸化されて、第２の酸化領域１２４ｂが形成される。これにより、保護膜４０の開口部４０ａが形成されている領域において、金属酸化膜１２４の膜厚を厚くすることができる。このように形成された金属酸化膜１２４は、保護膜４０の開口部４０ａが形成されている領域の膜厚が３ｎｍ〜４ｎｍとなり、これ以外の領域の膜厚が約２ｎｍとなる。
【００５４】
次に、図１５（ｃ）に示すように、保護膜４０の開口部４０ａにおいて露出している金属酸化膜１２４の上にゲート電極３１を形成する。ゲート電極３１は、金属酸化膜１２４において、第２の酸化領域１２４ｂが形成されている膜厚が厚い領域の上に形成される。よって、ゲート電極３１の直下における金属酸化膜１２４の膜厚は厚く形成されている。
【００５５】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００５６】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５７】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図１６に基づき説明する。
【００５８】
本実施の形態における半導体装置は、図１６に示されるように、電子供給層２３にゲートリセスを形成し、ゲートリセスが形成されている電子供給層２３の表面を水蒸気酸化することにより金属酸化膜２２４を形成した構造の半導体装置である。電子供給層２３にゲートリセスを形成し、ゲートリセスにゲート電極３１を形成することにより、ゲート電圧をノーマリーオフに近づけることができる。
【００５９】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１７及び図１８に基づき説明する。
【００６０】
最初に、図１７（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３を形成する。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。この後、図示はしないが、素子を分離するための素子分離領域を形成する。
【００６１】
次に、図１７（ｂ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３を形成する。
【００６２】
次に、図１７（ｃ）に示すように、電子供給層２３のゲート電極３１が形成される領域に、ゲートリセス２３ａを形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲートリセス２３ａが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部において露出している電子供給層２３の一部をＲＩＥ等のドライエッチングにより除去することにより、ゲートリセス２３ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００６３】
次に、図１８（ａ）に示すように、露出している電子供給層２３を形成しているＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより金属酸化膜２２４を形成する。具体的には、３００℃〜５００℃の温度の水蒸気を用いて、Ｉｎ０．１８Ａｌ０．８２Ｎを酸化することにより金属酸化膜２２４を形成する。これにより、電子供給層２３の表面、ゲートリセス２３ｂの底面及び側面には、金属酸化膜２２４が形成される。
【００６４】
次に、図１８（ｂ）に示すように、金属酸化膜２２４の上に、ゲート電極３１が形成される領域、即ち、ゲートリセス２３ａが形成されている領域に開口部４０ａを有する保護膜４０を形成する。
【００６５】
次に、図１８（ｃ）に示すように、保護膜４０の開口部４０ａにおけるゲートリセス２３ａが形成されている領域の金属酸化膜２２４の上にゲート電極３１を形成する。
【００６６】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００６７】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００６８】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について、図１９に基づき説明する。
【００６９】
本実施の形態における半導体装置は、図１９に示されるように、電子供給層２３にゲートリセスを形成し、露出している電子供給層２３を水蒸気酸化することにより金属酸化膜３２４を形成し、更に、金属酸化膜３２４の上に、絶縁膜３４０を形成したものである。これにより、ゲート電極３１が形成されるゲートリセスの底面及び側面には、金属酸化膜３２４及び絶縁膜３４０が形成される。このように、ゲートリセスの底面及び側面に金属酸化膜３２４及び絶縁膜３４０を形成することにより、ゲート電圧をノーマリーオフに近づけるとともに、ゲートリーク電流をより一層抑制することができる。
【００７０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２０及び図２１に基づき説明する。
【００７１】
最初に、図２０（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３を形成する。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。この後、図示はしないが、素子を分離するための素子分離領域を形成する。
【００７２】
次に、図２０（ｂ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３を形成する。
【００７３】
次に、図２０（ｃ）に示すように、電子供給層２３のゲート電極３１が形成される領域に、ゲートリセス２３ｂを形成する。
【００７４】
次に、図２１（ａ）に示すように、電子供給層２３を形成しているＩｎ０．１８Ａｌ０．８２Ｎを水蒸気酸化することにより金属酸化膜３２４を形成する。具体的には、３００℃〜５００℃の温度の水蒸気を用いて、Ｉｎ０．１８Ａｌ０．８２Ｎを酸化することにより金属酸化膜２２４を形成する。これにより、電子供給層２３の表面、ゲートリセス２３ｂの底面及び側面には、金属酸化膜３２４が形成される。
【００７５】
次に、図２１（ｂ）に示すように、金属酸化膜３２４の上に、絶縁膜３４０を形成する。絶縁膜３４０は、ゲートリセス２３ｂの底面及び側面に形成されている金属酸化膜３２４の上にも形成される。本実施の形態においては、プラズマＣＶＤ等により、膜厚が１０ｎｍ〜１００ｎｍのＳｉＮ膜を成膜することにより絶縁膜３４０を形成する。このように形成された絶縁膜３４０は、ゲート電極３１が形成されている領域においては、ゲートリーク電流を減らす機能を有しており、それ以外の領域においては、保護膜としての機能を有している。絶縁膜３４０は、ＳｉＮ以外にも、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＯ２、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮ等により形成してもよい。
【００７６】
次に、図２１（ｃ）に示すように、ゲートリセス２３ｂが形成されていた領域の絶縁膜３４０の上にゲート電極３１を形成する。
【００７７】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００７８】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００７９】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００８０】
本実施の形態における半導体デバイスは、第１から第４の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２２に基づき説明する。尚、図２２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。また、本実施の形態においては、第１から第４の実施の形態における半導体装置においてＨＥＭＴまたはＵＭＯＳ構造のトランジスタを１つ形成した場合について説明する場合がある。
【００８１】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態におけるいずれかの半導体装置に相当するものである。
【００８２】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極３３と接続されている。
【００８３】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。
【００８４】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００８５】
最初に、図２３に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２３に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２３に示す例では３つ）４６８を備えている。図２３に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００８６】
次に、図２４に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２４に示す例では、パワーアンプ４７３は、第１から第４の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２４に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００８７】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８８】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間において、前記第２の半導体層の上に形成された金属酸化膜と、
前記金属酸化膜の上に形成されたゲート電極と、
を有し、
前記金属酸化膜は、ＡｌＯｘとＩｎＯｘとを含むものであって、
前記金属酸化膜におけるＡｌＯｘ／ＩｎＯｘは、３以上であることを特徴とする半導体装置。
（付記２）
前記金属酸化膜におけるＡｌＯｘ／ＩｎＯｘは、１０以上であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間において、前記第２の半導体層の上に形成された金属酸化膜と、
前記金属酸化膜の上に形成されたゲート電極と、
を有し、
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されており、
前記金属酸化膜におけるＡｌＯｘ／ＩｎＯｘの値は、前記第２の半導体層におけるＡｌ／Ｉｎの値よりも大きいことを特徴とする半導体装置。
（付記５）
前記金属酸化膜の膜厚は、１ｎｍ以上、３ｎｍ以下であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記金属酸化膜は、前記ゲート電極の直下における膜厚が、前記ゲート電極の直下以外の領域における膜厚よりも厚いことを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記７）
前記第２の半導体層には、前記ゲート電極が形成される領域に、前記第２の半導体層の一部が除去されたゲートリセスが形成されており、
前記ゲートリセスの底面及び側面には、前記金属酸化膜が形成されており、
前記ゲート電極は、前記ゲートリセスに形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記金属酸化膜の上には、前記ゲート電極が形成されている領域を除き、絶縁膜が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記金属酸化膜の上には、絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜の上に形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記１０）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間における前記第２の半導体層の表面を水蒸気により酸化することにより金属酸化膜を形成する工程と、
前記金属酸化膜の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
前記金属酸化膜は、前記第２の半導体層の表面を３００℃以上、８００℃以下の温度の水蒸気により酸化することにより形成するものであることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記金属酸化膜は、前記第２の半導体層の表面を３００℃以上、５００℃以下の温度の水蒸気により酸化することにより形成するものであることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４）
前記金属酸化膜を形成した後、前記金属酸化膜の上に前記ゲート電極が形成される領域に開口部を有する絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜の開口部における前記金属酸化膜の上に形成することを特徴とする付記１１から１３のいずれかに記載の半導体装置の製造方法。
（付記１５）
前記第２の半導体層を形成した後、前記第２の半導体層における前記ゲート電極が形成される領域の一部を除去することにより、ゲートリセスを形成する工程を有し、
前記ゲートリセスを形成した後、前記第２の半導体層を水蒸気により酸化することにより金属酸化膜を形成し、
前記ゲートリセスが形成されている領域にゲート電極を形成することを特徴とする付記１１から１４のいずれかに記載の半導体装置の製造方法。
（付記１６）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間における前記第２の半導体層の表面を水蒸気により酸化することにより第１の酸化領域を形成する工程と、
前記第１の酸化領域の上に、前記ゲート電極が形成される領域に開口部を有する絶縁膜を形成する工程と、
前記開口部が形成されている領域において、前記第２の半導体層を水蒸気により酸化することにより、前記第１の酸化領域よりも深くに第２の酸化領域を形成し、前記第１の酸化領域と前記第２の酸化領域とにより金属酸化膜を形成する工程と、
前記絶縁膜の開口部における前記金属酸化膜の上に、ゲート電極を形成する工程と、
有することを特徴とする半導体装置の製造方法。
（付記１７）
前記第１の酸化領域を形成する際には、前記水蒸気の温度は、３００℃以上、５００℃以下であり、
前記第２の酸化領域を形成する際には、前記水蒸気の温度は、５００℃を超え、８００℃以下であることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする付記１１から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００８９】
１０        基板
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        スペーサ層
２３        電子供給層（第２の半導体層）
２４        金属酸化膜
３１        ゲート電極
３２        ソース電極
３３        ドレイン電極
４０        保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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