(57)【要約】【課題】出力信号に含まれるスプリアスを抑制しつつ、周波数の切り替えを高速化できる周波数シンセサイザを提供する。【解決手段】選択方法は、ＤＤＳ３から出力されるＤＤＳ信号の周波数と、ＰＬＬ回路４における分周比との複数の組み合わせのそれぞれについて、ＰＬＬ回路４から出力される信号の、発振信号に対するゲインを示す離調周波数特性を特定する第１ステップと、ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるＮ次スプリアスまでの信号レベルとの関係を特定する第２ステップと、発振信号の周波数から所定範囲内において発生するＮ次スプリアスまでの離調周波数を特定する第３ステップと、複数の組み合わせのそれぞれについて、発振信号のスプリアスの信号レベルを特定する第４ステップと、特定したスプリアスの信号レベルに基づいて、発振信号の周波数に対応する複数の組み合わせから一の組み合わせを選択する第５ステップと、を備える。【選択図】図２
2017212543.tif 000002
【特許請求の範囲】
【請求項１】
ダイレクトデジタルシンセサイザと、前記ダイレクトデジタルシンセサイザから出力されるＤＤＳ信号の周波数に対する分周比に基づいて設定される周波数の発振信号を出力するＰＬＬ回路と、を有する周波数シンセサイザにおいて、前記ＤＤＳ信号の周波数と、前記分周比との複数の組み合わせのそれぞれについて、前記ＰＬＬ回路から出力される信号の、前記発振信号に対するゲインを示す離調周波数特性を特定する第１ステップと、
前記ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因するＮ次スプリアス（Ｎは２以上の自然数）までの信号レベルとの関係を特定する第２ステップと、
前記ＰＬＬ回路から出力される前記発振信号の周波数から所定範囲内において発生する前記Ｎ次スプリアスまでの離調周波数を特定する第３ステップと、
前記複数の組み合わせのそれぞれについて、前記離調周波数特性と、前記Ｎ次スプリアスまでの信号レベルと、前記Ｎ次スプリアスまでの離調周波数とに基づいて、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルを特定する第４ステップと、
前記複数の組み合わせのそれぞれについて特定された、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルに基づいて、前記発振信号の周波数に対応する複数の組み合わせから一の組み合わせを選択する第５ステップと、
を備える選択方法。
【請求項２】
前記第４ステップにおいて、前記発振信号の周波数から前記所定範囲内の離調周波数において、前記Ｎ次スプリアスまでの高調波スプリアスのそれぞれの信号レベルのうち、最大の信号レベルを特定する、
請求項１に記載の選択方法。
【請求項３】
前記第２ステップにおいて、前記ＰＬＬ回路において取り得る分周比の最小値及び最大値と、前記発振信号が取り得る周波数の最小値及び最大値とに基づいて、前記ＤＤＳ信号の周波数の最小値及び最大値を特定し、当該ＤＤＳ信号の周波数を、当該最小値から当該最大値まで変化させて、当該ＤＤＳ信号に含まれるＮ次スプリアスまでの信号レベルを特定する、
請求項１又は２に記載の選択方法。
【請求項４】
前記第１ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれにおける前記複数の組み合わせのそれぞれに対して、前記離調周波数特性を特定し、
前記第３ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれに対して、当該周波数から前記所定範囲内において発生する前記Ｎ次スプリアスまでの離調周波数を特定し、
前記第４ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれに対して、前記所定範囲内の離調周波数におけるＮ次スプリアスまでの高調波スプリアスに対応する信号レベルを特定し、
前記第５ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれに対して、前記複数の組み合わせから一の組み合わせを選択する、
請求項１から３のいずれか１項に記載の選択方法。
【請求項５】
ダイレクトデジタルシンセサイザと、前記ダイレクトデジタルシンセサイザから出力されるＤＤＳ信号の周波数に対する分周比に基づいて設定される周波数の発振信号を出力するＰＬＬ回路と、を有する周波数シンセサイザの製造方法であって、
前記周波数シンセサイザにおいて、前記ＤＤＳ信号の周波数と、前記分周比との複数の組み合わせのそれぞれについて、前記ＰＬＬ回路から出力される信号の、前記発振信号に対するゲインを示す離調周波数特性を特定する第１ステップと、
前記ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因するＮ次スプリアス（Ｎは２以上の自然数）までの信号レベルとの関係を特定する第２ステップと、
前記ＰＬＬ回路から出力される前記発振信号の周波数から所定範囲内において発生する前記Ｎ次スプリアスまでの離調周波数を特定する第３ステップと、
前記複数の組み合わせのそれぞれについて、前記離調周波数特性と、前記Ｎ次スプリアスまでの信号レベルと、前記Ｎ次スプリアスまでの離調周波数とに基づいて、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルを特定する第４ステップと、
前記複数の組み合わせのそれぞれについて特定された、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルに基づいて、前記発振信号の周波数に対応する複数の組み合わせから一の組み合わせを選択する第５ステップと、
選択した前記一の組み合わせに対応する前記ＤＤＳ信号の周波数と前記分周比を、前記発振信号の周波数に関連付けて、前記周波数シンセサイザが有する記憶部に記憶させる第６ステップと、
を備える製造方法。
【請求項６】
ダイレクトデジタルシンセサイザと、
前記ダイレクトデジタルシンセサイザから出力されるＤＤＳ信号の周波数に対する分周比に基づいて設定される周波数の発振信号を出力するＰＬＬ回路と、
前記ＰＬＬ回路が出力できる前記発振信号の複数の周波数のそれぞれに関連付けて、前記発振信号のスプリアスが所定のレベル以下となる前記ＤＤＳ信号の周波数と前記分周比との組み合わせを記憶する記憶部と、
前記発振信号の周波数の選択を受け付けると、選択された周波数に関連付けられている前記組み合わせに対応する前記ＤＤＳ信号の周波数と前記分周比とを設定する設定部と、
を備える周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択方法、製造方法及び周波数シンセサイザに関する。
【背景技術】
【０００２】
従来、ダイレクトデジタルシンセサイザ（ＤＤＳ：Direct Digital Synthesizer）から出力される信号をＰＬＬ（Phase Locked Loop）回路の入力信号とすることが行われている。ＤＤＳは、その出力周波数を微細なステップで任意に変更可能である。このため、ＤＤＳを用いたＰＬＬ方式は、ＰＬＬ回路の構成要素である位相比較器に入力する信号の周波数、すなわち、比較周波数を高くしたままＰＬＬ回路から出力される発振信号の周波数を調整することができ、位相雑音やロックアップタイムの面で有利な方式である。
【０００３】
しかしながら、ＤＤＳの出力信号には、当該信号の周波数の高調波に起因するスプリアスが含まれている。スプリアスは、エイリアシングにより、ＤＤＳの出力信号の周波数の近傍に多数現れることがある。特に、スプリアスの周波数が、ＰＬＬ回路におけるループフィルタの帯域内となる場合、ＰＬＬ回路からの出力信号にもスプリアスが含まれてしまい、当該出力信号に基づいて動作する機器の性能劣化等を引き起こすおそれがある。
【０００４】
そこで、特許文献１には、ＤＤＳに基づいて出力信号を出力する基準発振器内に分周器を設けておき、基準発振器内の分周器の分周比とＰＬＬ回路内の分周器の分周比とが設定された場合にＰＬＬ回路から出力される出力信号に所定レベル以上のスプリアスが含まれるか否かを判定可能にする周波数シンセサイザが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２２８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の周波数シンセサイザは、分周比を選択した後に、選択された分周比を用いた場合に出力信号に含まれるスプリアスの大きさが許容レベルであるかどうかを判定する必要があったので、分周比を設定するまでに判定のための時間を要していた。したがって、周波数シンセサイザの切り替え処理に、当該判定のための時間を要してしまう分、ＰＬＬのロックアップタイムへの要求水準が高くなるという問題がある。
【０００７】
そこで、本発明はこれらの点に鑑みてなされたものであり、出力信号に含まれるスプリアスを抑制しつつ、周波数の切り替えを高速化できる周波数シンセサイザを提供するための分周比の選択方法を提供することを目的とする。また、出力信号に含まれるスプリアスを抑制しつつ、周波数切替を高速化できる周波数シンセサイザ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る選択方法は、ダイレクトデジタルシンセサイザと、前記ダイレクトデジタルシンセサイザから出力されるＤＤＳ信号の周波数に対する分周比に基づいて設定される周波数の発振信号を出力するＰＬＬ回路と、を有する周波数シンセサイザにおいて、前記ＤＤＳ信号の周波数と、前記分周比との複数の組み合わせのそれぞれについて、前記ＰＬＬ回路から出力される信号の、前記発振信号に対するゲインを示す離調周波数特性を特定する第１ステップと、前記ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因するＮ次スプリアス（Ｎは２以上の自然数）までの信号レベルとの関係を特定する第２ステップと、前記ＰＬＬ回路から出力される前記発振信号の周波数から所定範囲内において発生する前記Ｎ次スプリアスまでの離調周波数を特定する第３ステップと、前記複数の組み合わせのそれぞれについて、前記離調周波数特性と、前記Ｎ次スプリアスまでの信号レベルと、前記Ｎ次スプリアスまでの離調周波数とに基づいて、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルを特定する第４ステップと、前記複数の組み合わせのそれぞれについて特定された、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルに基づいて、前記発振信号の周波数に対応する複数の組み合わせから一の組み合わせを選択する第５ステップと、を備える。
【０００９】
前記選択方法では、前記第４ステップにおいて、前記発振信号の周波数から前記所定範囲内の離調周波数において、前記Ｎ次スプリアスまでの高調波スプリアスのそれぞれの信号レベルのうち、最大の信号レベルを特定してもよい。
【００１０】
前記選択方法では、前記第２ステップにおいて、前記ＰＬＬ回路において取り得る分周比の最小値及び最大値と、前記発振信号が取り得る周波数の最小値及び最大値とに基づいて、前記ＤＤＳ信号の周波数の最小値及び最大値を特定し、当該ＤＤＳ信号の周波数を、当該最小値から当該最大値まで変化させて、当該ＤＤＳ信号に含まれるＮ次スプリアスまでの信号レベルを特定してもよい。
【００１１】
前記選択方法では、前記第１ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれにおける前記複数の組み合わせのそれぞれに対して、前記離調周波数特性を特定し、前記第３ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれに対して、当該周波数から前記所定範囲内において発生する前記Ｎ次スプリアスまでの離調周波数を特定し、前記第４ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれに対して、前記所定範囲内の離調周波数におけるＮ次スプリアスまでの高調波スプリアスに対応する信号レベルを特定し、前記第５ステップにおいて、前記発振信号が取り得る複数の周波数のそれぞれに対して、前記複数の組み合わせから一の組み合わせを選択してもよい。
【００１２】
本発明の第２の態様に係る周波数シンセサイザの製造方法は、ダイレクトデジタルシンセサイザと、前記ダイレクトデジタルシンセサイザから出力されるＤＤＳ信号の周波数に対する分周比に基づいて設定される周波数の発振信号を出力するＰＬＬ回路と、を有する周波数シンセサイザの製造方法であって、前記周波数シンセサイザにおいて、前記ＤＤＳ信号の周波数と、前記分周比との複数の組み合わせのそれぞれについて、前記ＰＬＬ回路から出力される信号の、前記発振信号に対するゲインを示す離調周波数特性を特定する第１ステップと、前記ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因するＮ次スプリアス（Ｎは２以上の自然数）までの信号レベルとの関係を特定する第２ステップと、前記ＰＬＬ回路から出力される前記発振信号の周波数から所定範囲内において発生する前記Ｎ次スプリアスまでの離調周波数を特定する第３ステップと、前記複数の組み合わせのそれぞれについて、前記離調周波数特性と、前記Ｎ次スプリアスまでの信号レベルと、前記Ｎ次スプリアスまでの離調周波数とに基づいて、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルを特定する第４ステップと、前記複数の組み合わせのそれぞれについて特定された、前記発振信号の周波数から前記所定範囲内の離調周波数におけるスプリアスの信号レベルに基づいて、前記発振信号の周波数に対応する複数の組み合わせから一の組み合わせを選択する第５ステップと、選択した前記一の組み合わせに対応する前記ＤＤＳ信号の周波数と前記分周比を、前記発振信号の周波数に関連付けて、前記周波数シンセサイザが有する記憶部に記憶させる第６ステップと、を備える。
【００１３】
本発明の第３の態様に係る周波数シンセサイザは、ダイレクトデジタルシンセサイザと、前記ダイレクトデジタルシンセサイザから出力されるＤＤＳ信号の周波数に対する分周比に基づいて設定される周波数の発振信号を出力するＰＬＬ回路と、前記ＰＬＬ回路が出力できる前記発振信号の複数の周波数のそれぞれに関連付けて、前記発振信号のスプリアスが所定のレベル以下となる前記ＤＤＳ信号の周波数と前記分周比との組み合わせを記憶する記憶部と、前記発振信号の周波数の選択を受け付けると、選択された周波数に関連付けられている前記組み合わせに対応する前記ＤＤＳ信号の周波数と前記分周比とを設定する設定部と、を備える。
【発明の効果】
【００１４】
本発明によれば、出力信号に含まれるスプリアスを抑制しつつ、周波数の切り替えを高速化できる周波数シンセサイザを提供することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本実施形態に係る周波数シンセサイザの回路構成図である。
【図２】周波数シンセサイザの製造に係る処理の流れを示すフローチャートである。
【図３】ＰＬＬ回路における閉ループゲインの算出例である。
【図４】分周比を１００とした場合にＤＤＳ信号に含まれるスプリアスのＰＬＬ回路におけるゲインを示す図である。
【図５】ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるスプリアスの信号レベルとの関係を示す図である。
【図６】分周比を１００とした場合の発振信号の周波数と、当該発振信号出力時のＤＤＳ信号に含まれるスプリアスの信号レベルとの関係を示す図である。
【図７】分周比を１００とした場合の発振信号の周波数と、スプリアスのキャリア相対周波数との関係を示す図である。
【図８】分周比を１００とした場合の発振信号の周波数と、発振信号に含まれるスプリアスの信号レベルとの関係を示す図である。
【図９】分周比を１００とした場合の、発振信号の周波数と、各周波数に含まれるスプリアスのうち最大の信号レベルのスプリアスとの関係を示す図である。
【図１０】分周比が９６、１００、１０４である場合の、発振信号の周波数と、各周波数に含まれるスプリアスのうち最大の信号レベルのスプリアスとの関係を示す図である。
【図１１】分周比を特定した場合の、発振信号の周波数と、スプリアスの最大の信号レベルとの関係を示す図である。
【発明を実施するための形態】
【００１６】
［周波数シンセサイザ１の構成］
図１は、本実施形態に係る周波数シンセサイザ１の回路構成図である。
周波数シンセサイザ１は、制御回路２と、ダイレクトデジタルシンセサイザ（ＤＤＳ）３と、ＰＬＬ回路４とを備える。
【００１７】
制御回路２は、記憶部２１と、設定部２２とを備える。
記憶部２１は、例えばＥＥＰＲＯＭである。記憶部２１は、ＰＬＬ回路４が出力できる発振信号の複数の周波数のそれぞれに関連付けて、発振信号に含まれるＤＤＳ信号のＮ次高調波（Ｎは２以上の自然数）に起因するスプリアスが所定のレベル以下となるＤＤＳ信号の周波数とＰＬＬ回路４における分周比との組み合わせを記憶する。ここで、ＤＤＳ信号は、ＤＤＳ３から出力される信号である。本実施形態において、当該組み合わせは、ＰＬＬ回路４から出力される発振信号に含まれるＤＤＳ信号のＮ次高調波に起因するスプリアスが、発振信号の周波数から所定範囲内の周波数において最小限となるように選択されたものである。記憶部２１は、発振信号の周波数と、ＤＤＳ信号の周波数と、分周比とを関連付けて記憶する。なお、以下の説明において、ＤＤＳ信号のＮ次高調波に起因するスプリアスを単にＮ次スプリアス、又はスプリアスと呼ぶ。
【００１８】
設定部２２は、例えば集積回路である。設定部２２は、当該操作部により発振信号の周波数の選択を受け付ける。具体的には、周波数シンセサイザ１には、周波数シンセサイザ１から出力する出力信号、すなわち、ＰＬＬ回路４から出力する発振信号の周波数を切り替えるための操作部が設けられており、設定部２２は、当該操作部によって周波数の選択操作が行われたことに応じて、周波数の選択を受け付ける。
【００１９】
設定部２２は、発振信号の周波数の選択を受け付けると、記憶部２１を参照し、選択された周波数に関連付けられているＤＤＳ信号の周波数と、分周比との組み合わせを特定する。設定部２２は、特定したＤＤＳ信号の周波数を示す設定データをＤＤＳ３に出力するとともに、分周比の設定信号をＰＬＬ回路４に出力することにより、ＤＤＳ信号の周波数と、ＰＬＬ回路４における分周比とを設定する。
【００２０】
ＤＤＳ３は、制御回路２から出力された設定データに基づいて、基準クロックから、当該設定データが示す周波数のＤＤＳ信号を出力する。ＤＤＳ３は、ＤＤＳ信号をＰＬＬ回路４に出力する。ＤＤＳ信号には、当該信号の周波数の高調波に起因するスプリアスが含まれている。
【００２１】
ＰＬＬ回路４は、電圧制御発振器４１と、可変分周器４２と、位相比較器４３と、ループフィルタ４４とを備える。
電圧制御発振器４１は、例えば水晶振動子及び可変容量ダイオードを備えており、ループフィルタ４４から出力された制御電圧に基づいて当該可変容量ダイオードの容量値を変化させることにより発振信号を生成する。電圧制御発振器４１は、ＤＤＳ３から出力されるＤＤＳ信号と、可変分周器４２の分周比とに基づいて設定される周波数の発振信号を生成する。電圧制御発振器４１は、発振信号を外部に出力するとともに可変分周器４２に出力する。発振信号には、ＤＤＳ信号に含まれるスプリアスに起因するスプリアスが含まれている。
【００２２】
可変分周器４２は、電圧制御発振器４１から出力された発振信号の周波数を、設定部２２によって設定された分周比によって分周して分周信号を位相比較器４３に出力する。なお、分周比は、予め指定されている分周比ＭｍｉｎからＭｍａｘの間で変更可能である。
【００２３】
位相比較器４３は、ＤＤＳ３から出力されたＤＤＳ信号の位相と、可変分周器４２から出力された分周信号の位相との位相差に応じた電圧をループフィルタ４４に出力する。
ループフィルタ４４は、例えば、ローパスフィルタであり、位相比較器４３から出力された電圧を、電圧制御発振器４１を制御する制御電圧に変換する。
【００２４】
周波数シンセサイザ１は、ＰＬＬ回路４から出力される発振信号に含まれるスプリアスが、発振信号の周波数から所定範囲内の離調周波数において所定レベル以下となるように選択された、ＤＤＳ信号の周波数と分周比との組み合わせに基づいて、発振信号を出力する。また、周波数シンセサイザ１は、当該組み合わせを記憶部２１に記憶しているため、発振信号の周波数に対応する組み合わせを高速に選択することができる。よって、周波数シンセサイザ１は、出力信号に含まれるスプリアスを抑制しつつ、周波数切替を高速化できる。
【００２５】
［周波数シンセサイザ１の製造方法］
本実施形態に係る周波数シンセサイザ１は、製造工程において、コンピュータ（不図示）によって、ＰＬＬ回路４から出力される発振信号が取り得る複数の周波数のそれぞれについて、最適となるＤＤＳ信号の周波数と、分周比との組み合わせが特定され、発振信号の周波数と、ＤＤＳ信号の周波数と、分周比とが関連付けられて記憶部２１に記憶される。以下に、周波数シンセサイザ１の製造方法についてフローチャートを参照しながら説明する。図２は、周波数シンセサイザ１の製造に係る処理の流れを示すフローチャートである。
【００２６】
まず、コンピュータは、ＰＬＬ回路４から出力される発振信号が取り得る周波数に対応するとともに、ＰＬＬ回路４において取り得る分周比の最小値及び最大値に対応する、ＤＤＳ信号の周波数と、分周比との複数の組み合わせのそれぞれについて、ＰＬＬ回路４から出力される信号の、発振信号に対するゲインを示す離調周波数特性を特定する（Ｓ１０）。
【００２７】
具体的には、まず、コンピュータは、自身に接続された測定装置を用いてＰＬＬ回路４における回路特性を測定、又はＰＬＬ回路４における回路特性をシミュレートし、当該回路特性に基づいて、ＰＬＬ回路４における閉ループゲインの離調周波数特性Ｇｌｏｏｐ（Δｆ）を算出する。コンピュータは、発振信号が取り得る周波数の範囲における離調周波数特性Ｇｌｏｏｐ（Δｆ）を算出する。ここで、Δｆは、発振信号の周波数から何Ｈｚ離れているかを示す離調周波数である。
【００２８】
続いて、コンピュータは、閉ループゲインの離調周波数特性Ｇｌｏｏｐ（Δｆ）に、周波数逓倍分のゲインを加算することにより、ＰＬＬ回路４から出力される信号におけるＤＤＳ信号に起因するスプリアスのゲインＧｐｌｌ（Δｆ，Ｍｍ）を算出する。
【００２９】
ＰＬＬ回路４から出力される信号の周波数ＦＰＬＬにおけるゲインをＧｌｏｏｐ（ＦＰＬＬ，Δｆ）、分周比をＭｍとした場合のスプリアスのゲインをＧＰＬＬ，Ｍｍ（ＦＰＬＬ，Δｆ）とすると、ＧＰＬＬ，Ｍｍ（ＦＰＬＬ，Δｆ）は以下の式（１）で示される。
ＧＰＬＬ，Ｍｍ（ＦＰＬＬ，Δｆ）＝Ｇｌｏｏｐ（ＦＰＬＬ，Δｆ）＋２０ｌｏｇ（Ｍｍ）・・・（１）
【００３０】
分周比Ｍｍは、ＤＤＳ信号の周波数と、分周比との組み合わせに基づいて複数特定される。なお、分周比が近い場合や、電圧制御発振器４１における制御電圧に対する周波数の変化が小さい領域については、代表値を用いる等して、算出数を減らすようにしてもよい。
【００３１】
図３は、ＰＬＬ回路４における閉ループゲインの算出例である。図３に示す例では、ＰＬＬ回路４から出力される発振信号の周波数が４〜５ＧＨｚ、５〜６ＧＨｚ、６〜７ＧＨｚである場合のそれぞれについて、代表となる一の周波数を特定した場合における離調周波数特性を示す図である。図４は、分周比Ｍｍを１００とした場合にＤＤＳ信号に含まれるスプリアスのＰＬＬ回路４におけるゲインを示す図である。図３及び図４に示す例では、発振信号の周波数から約１ＭＨｚの範囲の離調周波数のゲインが正の値であることが確認できる。
【００３２】
なお、Ｓ１０における離調周波数特性の算出回数は、最大で、周波数シンセサイザ１が選択可能な周波数の数（発振信号が取り得る周波数の数）と、設定可能な分周比の数との乗算となるが、離調周波数特性の一部が直線的な傾向を示している場合、算出回数を減らし、算出をしなかった箇所について、算出した結果に基づく補完を行うようにしてもよい。
【００３３】
続いて、コンピュータは、測定装置を用いて、ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれる２次スプリアスからＮ次スプリアス（Ｎは２以上の自然数）までのスプリアスの信号レベルとの関係を測定する（Ｓ２０）。具体的には、まず、コンピュータにおいて、ＰＬＬ回路４において取り得る分周比の最小値及び最大値と、発振信号が取り得る周波数の最小値及び最大値とに基づいて、ＤＤＳ信号の周波数の最小値及び最大値を特定する。そして、コンピュータは、測定装置を用いて、ＤＤＳ信号の周波数を、特定した最小値から最大値まで変化させて、ＤＤＳ信号に含まれる２次スプリアスからＮ次スプリアスまでの信号レベルを測定する。このようにすることで、コンピュータは、ＤＤＳ信号が取り得る周波数の範囲でスプリアスの信号レベルを測定するので、効率的にスプリアスの信号レベルを測定することができる。なお、本実施形態では、コンピュータは、２次スプリアスから１０次スプリアスまでのスプリアスの信号レベルを測定するものとする。
【００３４】
図５は、ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれるスプリアスとの関係を示す図である。図５に示す例では、２次スプリアスから１０次スプリアスまでのスプリアスの信号レベルについて示している。図５に示されるように、次数が低いほど、スプリアスの信号レベルが高いことが確認できる。コンピュータは、ＤＤＳ信号の周波数と、ＰＬＬ回路４から出力される発振信号の周波数の関係に基づいて、発振信号の周波数に対する、当該発振信号に含まれる２次スプリアスから１０次スプリアスまでのスプリアスの信号レベルを算出する。図６は、分周比Ｍｍを１００とした場合に、発振信号の周波数と、当該発振信号に含まれるスプリアスの信号レベルとの関係を示す図である。図６に示す例では、２次スプリアスから１０次スプリアスまでのスプリアスの信号レベルについて示している。図６に示す特性は、図５と同様の傾向を示しており、スプリアスの次数が低いほど、発振信号に含まれるスプリアスの信号レベルが高いことが確認できる。
【００３５】
なお、Ｓ２０における測定回数は、最大で、周波数シンセサイザ１が選択可能な周波数の数と、設定可能な分周比の数との乗算となるが、図５又は図６に示すように特性が直線的な傾向を示している場合、当該測定回数よりも少ない測定を行い、測定をしなかった箇所について、測定した結果に基づく補完を行うようにしてもよい。また、Ｓ２０において、コンピュータは、ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれる２次スプリアスからＮ次スプリアスまでのスプリアスの信号レベルとの関係を測定したが、これに限らない。コンピュータは、ＤＤＳ信号の周波数と、当該ＤＤＳ信号に含まれる２次スプリアスからＮ次スプリアスまでのスプリアスの信号レベルとの関係を予め定められた計算式に基づいて算出してもよい。
【００３６】
続いて、コンピュータは、ＰＬＬ回路４から出力される出力信号における、発振信号の周波数から所定範囲内において発生する２次スプリアスからＮ次スプリアスまでのスプリアスの離調周波数を特定する（Ｓ３０）。具体的には、コンピュータは、ＤＤＳ信号が取り得る複数の周波数のそれぞれについて、ＤＤＳ信号の周波数と当該ＤＤＳ信号に含まれるＮ次スプリアスの周波数との差分を算出する。ＤＤＳ信号の周波数をＦＤＤＳ、ＤＤＳ信号の周波数とＮ次スプリアスの周波数との差分をＦｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＤＤＳ）とすると、当該差分は、以下の式（２）に基づいて算出される。ここで、Ｎｐはスプリアスの次数、ＦｓｎはＤＤＳ３に入力される基準クロックの周波数、ｆｌｏｏｒ（）は、小数点以下を切り捨てる関数、ｍｏｄ（ｘ，ｙ）は、ｘをｙで除算した際の余りを求める関数であるものとする。
【００３７】
Ｆｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＤＤＳ）＝
−ＦＤＤＳ＋ｍｏｄ｛ｆｌｏｏｒ（ＦＤＤＳ＊Ｎｐ／（Ｆｓｎ／２）），２｝＊｛（Ｆｓｎ／２）−ｍｏｄ（ＦＤＤＳ＊Ｎｐ，Ｆｓｎ／２）｝
＋［１−ｍｏｄ｛ｆｌｏｏｒ（ＦＤＤＳ＊Ｎｐ／（Ｆｓｎ／２）），２｝］＊ｍｏｄ（Ｆｄｄｓ＊Ｎｐ，Ｆｓｎ／２）  ・・・（２）
【００３８】
また、発振信号の周波数が、ＤＤＳ信号の周波数ＦＤＤＳと分周比Ｍｍとを乗算したものであることを用いて、コンピュータは、式（２）で算出された差分に分周比Ｍｍを乗算することにより、ＰＬＬ回路４が出力する発振信号の周波数と、当該発振信号に含まれるＮ次スプリアスの周波数との差分を示すキャリア相対周波数を特定する。図７は、分周比Ｍｍを１００とした場合の発振信号の周波数と、スプリアスのキャリア相対周波数との関係を示す図である。図７では、発振信号の周波数に対して、各スプリアスの周波数がどのくらい離れているかを特定することができる。
【００３９】
続いて、コンピュータは、ＤＤＳ信号の周波数と分周比Ｍｍとの複数の組み合わせのそれぞれについて、Ｓ２０において特定した離調周波数特性と、Ｓ３０において測定したＮ次スプリアスまでのスプリアスの信号レベルと、Ｓ４０において特定したＮ次スプリアスまでの離調周波数とに基づいて、発振信号の周波数から所定範囲内の離調周波数における各スプリアスの信号レベルを特定する（Ｓ４０）。
【００４０】
具体的には、発振信号の周波数をＦＰＬＬとした場合のＮ次スプリアスの信号レベルをＬＤＤＳ，Ｎｐ（ＦＰＬＬ）、ＦＰＬＬから所定範囲内の離調周波数における各スプリアスの信号レベルをＬＰＬＬ，ｆｓｎ，Ｍｍ，Ｎｐ（ＦＰＬＬ）とすると、ＬＰＬＬ，ｆｓｎ，Ｍｍ，Ｎｐ（ＦＰＬＬ）は、式（１）、（２）に基づいて、以下の式（３）で示される。
ＬＰＬＬ，ｆｓｎ，Ｍｍ，Ｎｐ（ＦＰＬＬ）＝ＬＤＤＳ，Ｎｐ（ＦＰＬＬ）
＋ＧＰＬＬ，Ｍｍ（Ｆｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＰＬＬ／Ｍｍ），Ｍｍ）・・・（３）
【００４１】
図８は、分周比を１００とした場合の発振信号の周波数と、発振信号に含まれるスプリアスの信号レベルとの関係を示す図である。図８では、２次スプリアスから１０次スプリアスまでのスプリアスの信号レベルを示している。図８に示すように、発振信号が取り得る各周波数のそれぞれで、最大となる信号レベルに対応するスプリアスの次数が変化していることが確認できる。
【００４２】
続いて、コンピュータは、図９に示すように、発振信号の周波数ＦＰＬＬから所定範囲内の離調周波数において、２次スプリアスからＮ次スプリアスまでの全てのスプリアスのそれぞれの信号レベルのうち最大の信号レベルのスプリアスＬＰＬＬｓｐｕｒｉ，ｆｓｎ，Ｍｍ（ＦＰＬＬ）を特定する。コンピュータは、以下の式（４）に基づいて最大の信号レベルのスプリアスを特定する。ここで、ｍａｘ｛ｘ１、ｘ２、・・・、ｘｎ｝（ｎは３以上の自然数）は、ｘ１からｘｎまでの中から最大値を選択する関数である。
ＬＰＬＬｓｐｕｒｉ，ｆｓｎ，Ｍｍ（ＦＰＬＬ）＝ｍａｘ｛ＬＰＬＬ，ｆｓｎ，Ｍｍ，Ｎ１，・・・，ＬＰＬＬ，ｆｓｎ，Ｍｍ，Ｎｐ｝  ・・・（４）
【００４３】
なお、図９では、分周比を１００とした場合の例について説明したが、コンピュータは、ＤＤＳ信号と分周比との組み合わせに対応する複数の分周比について、図９に示す発振信号の周波数と、最大の信号レベルとなるスプリアスとの関係を特定するものとする。
【００４４】
続いて、コンピュータは、複数の組み合わせのそれぞれについて特定された、発振信号が取り得る複数の周波数から所定範囲内の離調周波数におけるスプリアスの信号レベルに基づいて、当該発振信号の複数の周波数のそれぞれに対応する複数の組み合わせから一の組み合わせを選択する（Ｓ５０）。
【００４５】
具体的には、コンピュータは、ＤＤＳ信号と分周比との組み合わせに対応する複数の分周比について、Ｓ４０において特定された、発振信号が取り得る複数の周波数のそれぞれに対応する最大の信号レベルを比較し、当該複数の周波数のそれぞれにおいて、当該最大の信号レベルを最も抑制することができる分周比を特定する。
【００４６】
図１０は、分周比が９６、１００、１０４である場合の、発振信号の周波数と、各周波数信号に含まれるスプリアスのうち最大の信号レベルのスプリアスとの関係を示す図である。コンピュータは、例えば、図１０において、発振信号の周波数がＦＰＬＬ１の場合には、スプリアスの最大の信号レベルが最も小さい分周比として、１０４を特定する。
【００４７】
図１１は、分周比を特定した場合の、発振信号の周波数と、スプリアスの最大の信号レベルとの関係を示す図である。図１１に示すように、発振信号が取り得る複数の周波数のそれぞれにおいて、最大の信号レベルが−７０ｄＢｃよりも抑制されることが確認できる。
【００４８】
続いて、コンピュータは、選択した一の組み合わせに対応するＤＤＳ信号の周波数と分周比とを、発振信号の周波数に関連付けて、周波数シンセサイザ１が有する記憶部２１に記憶させる（Ｓ６０）。
【００４９】
［本実施形態の効果］
以上説明したように、本実施形態に係る選択方法は、ＤＤＳ信号の周波数と分周比との複数の組み合わせのそれぞれについて、離調周波数特性と、Ｎ次スプリアスまでの信号レベルと、Ｎ次スプリアスまでの離調周波数とに基づいて、発振信号の周波数から所定範囲内の離調周波数におけるスプリアスの信号レベルを特定し、複数の組み合わせのそれぞれについて特定された、発振信号の周波数から所定範囲内の離調周波数におけるスプリアスの信号レベルに基づいて、発振信号の周波数に対応する複数の組み合わせから一の組み合わせを選択する。
【００５０】
このようにすることで、発振信号の周波数と、当該周波数に対して選択された組み合わせとが周波数シンセサイザ１の記憶部２１に記憶された周波数シンセサイザを製造することができる。これにより、周波数シンセサイザ１は、発振信号の周波数の選択を受け付けると、図１１に示したように、発振信号に含まれるスプリアスが最小限になるＤＤＳ信号と分周比との組み合わせで動作するので、出力信号に含まれるスプリアスを抑制しつつ、周波数シンセサイザ１から出力する出力信号の周波数の切替を高速化できる。
【００５１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５２】
１・・・周波数シンセサイザ、２・・・制御回路、２１・・・記憶部、２２・・・設定部、３・・・ダイレクトデジタルシンセサイザ、４・・・ＰＬＬ回路、４１・・・電圧制御発振器、４２・・・可変分周器、４３・・・位置比較器、４４・・・ループフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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