(57)【要約】【課題】ＭＡＣコントローラと、メモリコントローラとが別の集積回路に分けて配置されている構成においても、メモリアクセスの混雑度に応じて外部ネットワークとの通信速度を制御できる。【解決手段】実施形態の制御回路は、ネットワークとの通信を制御する制御回路がメモリへのアクセスを占有した状態で、アクセス時間の基準値となる基準アクセス時間を計測する基準時間計測手段と、前記制御回路による前記メモリへのアクセス時間が前記基準アクセス時間より長い場合において、受信バッファがオーバーフローした回数を計数し、当該回数が所定の閾値を超えると、前記ネットワークに接続する通信速度を第１の通信速度から当該第１の通信速度より遅い第２の通信速度に切替える通信速度制御手段と、を備える。【選択図】図３
2017211701.tif 000002
【特許請求の範囲】
【請求項１】
ネットワークとの通信を制御する制御回路がメモリへのアクセスを占有した状態で、アクセス時間の基準値となる基準アクセス時間を計測する基準時間計測手段と、
前記制御回路による前記メモリへのアクセス時間が前記基準アクセス時間より長い場合において、受信バッファがオーバーフローした回数を計数し、当該回数が所定の閾値を超えると、前記ネットワークに接続する通信速度を第１の通信速度から当該第１の通信速度より遅い第２の通信速度に切替える通信速度制御手段と、
を備えた制御回路。
【請求項２】
前記基準時間計測手段は、電源投入後のタイミングで前記基準アクセス時間を計測する、請求項１に記載の制御回路。
【請求項３】
前記基準時間計測手段は、前記メモリの複数箇所のアドレスに対してアクセスしてそれぞれのアクセス時間を計測し、計測した複数のアクセス時間の平均値を用いて、前記基準アクセス時間を取得する、請求項１または２に記載の制御回路。
【請求項４】
請求項１ないし３のいずれか１つに記載の制御回路を備えた画像形成装置。
【請求項５】
請求項１ないし３のいずれか１つに記載の制御回路と、
前記所定の閾値の入力を受付けて記憶手段に設定する閾値設定手段と、
を備えた画像形成装置。
【請求項６】
前記第２の通信速度の入力を受付けて記憶手段に設定する通信速度設定手段をさらに備えた、請求項４または５に記載の画像形成装置。
【請求項７】
請求項１ないし３のいずれか１つに記載の制御回路を備えた画像形成装置において、コンピュータを、
前記所定の閾値の入力を受付けて記憶手段に設定する閾値設定手段と、
前記第２の通信速度の入力を受付けて記憶手段に設定する通信速度設定手段と、して機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路、画像形成装置およびプログラムに関する。
【背景技術】
【０００２】
従来一般的に、デジタル複合機などの画像形成装置には、画像処理に関する複数の機能を集約した集積回路であるＡＳＩＣ（application  specific  integrated  circuit）が搭載されている。ＡＳＩＣには、例えば、スキャナデータの処理を行う回路モジュールや、プリントデータ等を受信して処理するＭＡＣコントローラ、メモリへのアクセスを制御するメモリコントローラ等が設けられている。
【０００３】
特許文献１には、ＭＡＣコントローラが内部バスの混雑度をモニタし、混雑度が高く、受信したデータをメモリへ転送できる可能性が小さい場合には、外部のネットワークとの通信速度を低下させる技術が開示されている。これによれば、バッファリングデータのオーバーフローによる再送要求や、データ破棄の可能性を小さくし、ネットワーク接続機器やＭＡＣコントローラへの負担を軽くすることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら従来技術は、ＭＡＣコントローラとメモリへのアクセスを制御するメモリコントローラとが同一のＡＳＩＣに搭載された構成を前提としており、ＭＡＣコントローラとメモリコントローラとが別のＡＳＩＣに分けて配置された構成には適用できない。即ち、ＭＡＣコントローラが当該ＭＡＣコントローラが搭載されているＡＳＩＣ内の内部バスの混雑度を監視したとしても、メモリアクセスの混雑度をモニタしていることにはならない。
【０００５】
本発明は、上記に鑑みてなされたものであって、ＭＡＣコントローラと、メモリコントローラとが別の集積回路に分けて配置されている構成においても、メモリアクセスの混雑度に応じて外部ネットワークとの通信速度を制御できる制御回路、画像形成装置およびプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、ネットワークとの通信を制御する制御回路がメモリへのアクセスを占有した状態で、アクセス時間の基準値となる基準アクセス時間を計測する基準時間計測手段と、前記制御回路による前記メモリへのアクセス時間が前記基準アクセス時間より長い場合において、受信バッファがオーバーフローした回数を計数し、当該回数が所定の閾値を超えると、前記ネットワークに接続する通信速度を第１の通信速度から当該第１の通信速度より遅い第２の通信速度に切替える通信速度制御手段と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＭＡＣコントローラと、メモリコントローラとが別の集積回路に分けて配置されている構成においても、メモリアクセスの混雑度に応じて外部ネットワークとの通信速度を制御できるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態にかかる画像形成装置のハードウェア構成を示したブロック図である。
【図２】図２は、ＡＳＩＣ１、２の内部構成を示したブロック図である。
【図３】図３は、ＭＡＣコントローラの構成を示したブロック図である。
【図４】図４は、基準アクセス時間についての説明図である。
【図５】図５は、ＭＡＣコントローラが実行する通信速度切替処理の手順例を示したフローチャートである。
【図６】図６は、設定アプリのモジュール構成を示したブロック図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、制御回路、画像形成装置およびプログラムの実施の形態を詳細に説明する。以下では、本実施形態にかかる画像形成装置１００を、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する複合機に適用した例を説明する。尚、実施形態はこれに限定されるものではなく、複写機、プリンタ、スキャナ装置、ファクシミリ装置等の画像形成装置であればいずれにも適用することができる。
【００１０】
また、以下では本実施形態にかかる制御回路を、画像形成装置１００の基板に搭載されるＡＳＩＣ（Application  Specific  Integrated  Circuit）に適用した例について説明するが、この例により本発明は何ら限定されるものではない。
【００１１】
図１は、本実施形態にかかる画像形成装置１００のハードウェア構成を示したブロック図である。図１に示すように、画像形成装置１００は、コントローラ１０とエンジン部（Ｅｎｇｉｎｅ）６０とをＰＣＩ（Peripheral  Component  Interface）バス３１で接続した構成である。
【００１２】
コントローラ１０は、画像形成装置１００全体の制御と描画、通信、操作表示部２０からの入力を制御するコントローラである。エンジン部６０は、ＰＣＩバス３１に接続可能なプリンタエンジンなどであり、たとえば白黒プロッタ、１ドラムカラープロッタ、４ドラムカラープロッタ、スキャナまたはファックスユニットなどである。
【００１３】
コントローラ１０は、システムメモリ４と、ＣＰＵ５と、ノースブリッジ（ＮＢ）６と、サウスブリッジ（ＳＢ）７と、ＡＳＩＣ１、２と、メモリ３と、ＨＤＤ（Hard  Disk  Drive）８とを有している。また、ノースブリッジ（ＮＢ）６とＡＳＩＣ１、２との間はそれぞれＡＧＰ（Accelerated  Graphics  Port）１５で接続されている。システムメモリ４は、ＲＯＭ（Read  Only  Memory）４ａと、ＲＡＭ（Random  Access  Memory)４ｂとを備えている。
【００１４】
ＣＰＵ５は、画像形成装置１００の全体制御を行うものであり、ＮＢ６、システムメモリ４およびＳＢ７からなるチップセットを介して他の機器と接続される。
【００１５】
ＮＢ６は、ＣＰＵ５とシステムメモリ４、ＳＢ７、ＡＧＰ（Accelerated  Graphics  Port）１５とを接続するためのブリッジであり、システムメモリ４に対する読み書きなどを制御するメモリコントローラと、ＰＣＩマスタおよびＡＧＰターゲットとを有する。
【００１６】
システムメモリ４は、プログラムやデータの格納用メモリ、プログラムやデータの展開用メモリ、プリンタの描画用メモリなどとして用いるシステムメモリである。ＲＯＭ４ａは、プログラムやデータの格納用メモリとして用いる読み出し専用のメモリである。ＲＡＭ４ｂは、プログラムやデータの展開用メモリ、プリンタの描画用メモリなどとして用いる書き込みおよび読み出し可能なメモリである。
【００１７】
ＳＢ７は、ＮＢ６とＰＣＩデバイス、周辺デバイスとを接続するためのブリッジである。このＳＢ７は、ＰＣＩバス３１を介してＮＢ６と接続されており、このＰＣＩバス３１には、ネットワークインターフェース（Ｉ／Ｆ）部なども接続される。
【００１８】
ＡＳＩＣ１、２は、画像処理用のハードウェア要素を有する画像処理用途向けのＩＣ（Integrated  Circuit：集積回路）である。ＡＳＩＣ１、２は、メモリ３、ＨＤＤ８、ＡＧＰ１５、ＰＣＩバス３１をそれぞれ接続するブリッジの役割を有している。ＡＳＩＣ１には、ＰＣＩバス３１を介してＦＣＵ（Facsimile  Control  Unit）３２、ＵＳＢ（Universal  Serial  Bus）３３、有線ＬＡＮ（Local  Area  Network）Ｉ／Ｆ（Interface）３４、無線ＬＡＮＩ／Ｆ３５が接続される。コントローラ１０は、有線ＬＡＮＩ／Ｆ３４または無線ＬＡＮＩ／Ｆ３５を介して、外部のネットワークＮに接続可能である。
【００１９】
本実施形態の画像形成装置１００は、図１に示すように複数のＡＳＩＣ１、２を備えており、従来１つのＡＳＩＣに搭載していた諸機能はこれら複数のＡＳＩＣ１、２に分散して配置されている。尚、図１では、ＡＳＩＣ１、２と他の構成要素との接続について一例を示したものであり、本実施形態は図１の例によって何ら限定されるものではない。ＡＳＩＣ１、２のより詳細な構成については、図２を用いて後述する。
【００２０】
操作表示部２０はＡＳＩＣ１に直接接続されている。尚、操作表示部２０をＡＳＩＣ２に直接接続する構成としてもよい。メモリ３は、コピー用画像バッファ、符号バッファとして用いるローカルメモリである。ＨＤＤ８は、画像データの蓄積、プログラムの蓄積、フォントデータの蓄積、フォームの蓄積を行うためのストレージである。
【００２１】
ＡＧＰ１５は、グラフィック処理を高速化するために提案されたグラフィックスアクセラレーターカード用のバスインターフェースであり、システムメモリ４に高スループットで直接アクセスすることにより、グラフィックスアクセラレーターカードを高速にするものである。
【００２２】
次に、ＡＳＩＣ１、２の内部構成について説明する。
【００２３】
図２は、ＡＳＩＣ１、２の内部構成を示したブロック図である。ＡＳＩＣ１は、ＭＡＣコントローラ１１、内部バスコントローラ１２、ＰＣＩｅ（PCI  Express）コントローラ１３、モジュール１４ａ、１４ｂを備え、これらがデータバス１６で接続されて構成されている。ＡＳＩＣ２は、内部バスコントローラ２２、ＰＣＩｅコントローラ２３、モジュール２４ａ、２４ｂ、メモリコントローラ２５を備え、これらがデータバス２６で接続されて構成されている。メモリコントローラ２５は、メモリ３（図１参照）に接続され、メモリ３に対するリード処理およびライト処理を制御する。
【００２４】
従来の画像形成装置のコントローラはＡＳＩＣを１つだけ備え、ＭＡＣコントローラとメモリコントローラとが、同一のＡＳＩＣの基板上に搭載されていた。これに対して本実施形態では、図１、図２に示すように、コントローラ１０内に複数のＡＳＩＣ１、２が設けられ、ＭＡＣコントローラ１１とメモリコントローラ２５とが別のＡＳＩＣに分かれて配置されている。
【００２５】
このような構成においては、従来技術のように、メモリ３にアクセスしているモジュールの数をレジスタでカウントすることが容易ではない。より詳細には、ＡＳＩＣ２の内部バスコントローラ２２は、メモリ３へのアクセス要求をＡＳＩＣ１から受信しても、そのアクセス要求がＡＳＩＣ１のいずれのモジュール１４ａ、１４ｂから発せられたアクセス要求なのかを判別できない。従って、内部バスコントローラ２２は、メモリ３にアクセスしているモジュールの数をカウントすることができない。
【００２６】
そこで本実施形態では、ＭＡＣコントローラ１１がメモリ３にアクセスした際の応答時間を基準値と比較することで、メモリアクセスの混み具合を判定するものとした。以下では、この比較判定方法について、ＭＡＣコントローラ１１の構成とともに説明する。
【００２７】
図３は、ＭＡＣコントローラ１１の構成を示したブロック図である。ＭＡＣコントローラ１１は、ＰＨＹ（physical  layer：物理層）１１１、受信バッファ１１２、ネットワーク監視部１１３、ＤＭＡＣ（Direct  Memory  Access  Controller）１１４、メモリ応答監視部１１５、通信速度制御部１１６を備えており、これらがバスで接続されている。また、ＤＭＡＣ１１４は、ＡＳＩＣ１のデータバス１１７を介して、ＡＳＩＣ２の基板に接続されている。
【００２８】
ネットワーク監視部１１３は、ＰＨＹ１１１がネットワークＮから受信したデータを、受信バッファ１１２に書き込む処理を監視する。
【００２９】
受信バッファ１１２のメモリがフルとなっていると、ＰＨＹ１１１が受信したデータは受信バッファ１１２に書き込まれず、破棄されてしまう。このような場合、メモリコントローラ２５が、ＡＳＩＣ２の優先度の高いモジュール（例えばモジュール２４ａ、２４ｂ）を優先してメモリ３にアクセスさせているために、メモリ３の応答が遅くなり、受信データの破棄が発生していることとなる。
【００３０】
このように受信バッファ１１２において受信データのオーバーフロー（受信データの破棄）が発生すると、ネットワーク監視部１１３はオーバーフロー回数を計数する。また、ネットワーク監視部１１３は、オーバーフロー回数がレジスタ値により予め設定された所定の閾値を超えたか否かを判定する。
【００３１】
メモリ応答監視部１１５（基準時間計測手段）は、ＭＡＣコントローラ１１がメモリ３へのアクセスを占有した状態で、アクセス時間の基準値となる基準アクセス時間Ｔａを計測する。
【００３２】
図４は、基準アクセス時間Ｔａについての説明図である。画像形成装置１００の起動時、すなわち画像形成装置１００に電源が投入された直後であって、いずれのインタフェースを介してもデータを受信していない際には、いずれのモジュール１４ａ、１４ｂ、２４ａ、２４ｂも動作していない。このようにいずれのモジュール１４ａ、１４ｂ、２４ａ、２４ｂも動作していないタイミングで、即ち、ＭＡＣコントローラ１１がメモリ３へのアクセスを占有した状態で、メモリ応答監視部１１５は基準アクセス時間Ｔａを計測する。
【００３３】
より具体的には、メモリ応答監視部１１５は、電源投入後のタイミングにおいて、アクセス先のアドレスとともに、メモリ３へのアクセス要求信号Ｒｅｑを出力する。アクセス要求信号Ｒｅｑとしては、ライト要求信号、または、リード要求信号が用いられる。メモリ応答監視部１１５は、データバス１６からの転送許可信号Ａｃｋを監視している。即ち、メモリ応答監視部１１５は、メモリ３へのライト許可信号、または、メモリ３からのリード許可信号がオンとなったタイミングを検出する。そして、メモリ応答監視部１１５は、アクセス要求信号Ｒｅｑを出力したタイミングと、転送許可信号Ａｃｋがオンとなったタイミングとの時間差Ｔａを計測し、これを基準アクセス時間Ｔａとして取得する。
【００３４】
また、メモリ応答監視部１１５は、ＭＡＣコントローラ１１がメモリ３にアクセスする毎に、そのアクセス時間を計測し、基準アクセス時間Ｔａと比較する。計測したアクセス時間が基準アクセス時間Ｔａより長い場合には、ＡＳＩＣ２で優先度の高いモジュール（モジュール２４ａあるいはモジュール２４ｂ）がメモリ３にアクセスするなどして、メモリアクセスが混雑していることが考えられる。従って、その時点で計測されたアクセス時間が基準アクセス時間Ｔａより長ければ、メモリ応答監視部１１５はメモリアクセスが混雑していると判定する。
【００３５】
尚、メモリ応答監視部１１５は、メモリ３の１アドレスではなく、複数アドレスにアクセスして、複数箇所へのアクセス応答を計測してもよい。そして、メモリ応答監視部１１５は、複数アドレスからの応答を計測し、複数のアクセス時間の平均を取る等して、基準アクセス時間Ｔａを得るとしてもよい。このようにすることで、基準アクセス時間Ｔａの信頼性の向上を図ることができる。
【００３６】
通信速度制御部１１６は、メモリ応答監視部１１５がメモリアクセスは混雑していると判定しても、ネットワーク監視部１１３により計数されているオーバーフロー回数が上述の閾値を超えていなければ、ネットワークＮの通信速度を落とさずに通信処理を継続させる。
【００３７】
また、通信速度制御部１１６は、ネットワーク監視部１１３により受信バッファ１１２のオーバーフローが所定の閾値以上カウントされると、ネットワークＮの通信速度を第１の通信速度から、第１の通信速度より遅い第２の通信速度に切替えて、受信処理等を継続させる。
【００３８】
第１の通信速度とは例えば、電源投入後の初期の通信速度である。第１の通信速度として１０００Ｍｂｉｔ／ｓｅｃの転送能力を有する１０００Ｂａｓｅを採用する場合、第２の通信速度としては、１００Ｍｂｉｔ／ｓｅｃの転送能力を有する１００Ｂａｓｅを用いることができる。
【００３９】
あるいは、第１の通信速度を１０００Ｂａｓｅとし、第２の通信速度を１０Ｍｂｉｔ／ｓｅｃの転送能力を有する１０Ｂａｓｅとして通信速度を切替えてもよい。
【００４０】
尚、第１の通信速度を１０００Ｂａｓｅとし、第２の通信速度を１００Ｂａｓｅとする際には、オーバーフローの積算回数やメモリアクセス時間に応じて、さらに通信速度を１０Ｂａｓｅに落とすなどとしてもよい。
【００４１】
また、通信速度制御部１１６は、メモリ３へのアクセス時間が基準アクセス時間Ｔａ以内となると、ネットワークＮの通信速度を第２の通信速度から、第２の通信速度より早い第３の通信速度に切替える。
【００４２】
上述のように第２の通信速度として１００Ｂａｓｅを採用した場合、第３の通信速度としては１０００Ｂａｓｅを用いればよい。
【００４３】
第２の通信速度として１０Ｂａｓｅを採用した場合には、第３の通信速度として１０００Ｂａｓｅを用いることもできるが、以下に述べるように段階的に通信速度を戻してもよい。即ち、第２の通信速度として１０Ｂａｓｅを採用した場合には、第３の通信速度を１００Ｂａｓｅとし、メモリ３へのアクセス時間が所定時間以下となった際などに１０００Ｂａｓｅに戻すとしてもよい。あるいは、単位時間あたりのオーバーフロー回数が所定値以下となった際などに、１０００Ｂａｓｅに戻すとしてもよい。
【００４４】
尚、ここでは通信速度を１０Ｂａｓｅ、１００Ｂａｓｅ、１０００Ｂａｓｅの間で切替える例について記載したが、これら速度は一例であり、通信速度は上述した例に限定されない。
【００４５】
このように本実施形態では、受信バッファ１１２における受信データのオーバーフローの発生頻度を監視することで、ネットワークの通信速度を落とすか否かの判定を行うこととした。また、受信データのオーバーフローが１回発生しただけであれば、その後のリトライ処理１回で復旧することもあるので、通信速度を落とす必要は必ずしも無いといえる。そこで、本実施形態では、オーバーフローが所定回数（例えば、１０回）以上発生した際に、その後もオーバーフローが頻発すると予測して、ネットワークの通信速度を落とすこととした。これにより、ネットワークの通信速度を変更する際にかかるソフトウェア処理等の負荷を軽減することを図っている。
【００４６】
次に、ＭＡＣコントローラ１１が実行するネットワーク通信速度の切替処理の手順例について説明する。図５は、ＭＡＣコントローラ１１が実行する通信速度切替処理の手順例を示したフローチャートである。尚、ここでは、画像形成装置１００の電源オン後に、ＭＡＣコントローラ１１がネットワークの通信速度を１０００Ｂａｓｅと設定して起動する例について説明する。
【００４７】
画像形成装置１００の電源がオンとなると、ＭＡＣコントローラ１１のメモリ応答監視部１１５は、メモリ３へライト要求およびリード要求を出力する（ステップＳ１）。そして、メモリ応答監視部１１５は、ライト要求に対する応答時間、および、リード要求に対する応答時間を計測する。これによりメモリ応答監視部１１５は、ライト処理に関する基準アクセス時間Ｔａ、および、リード要求に関する基準アクセス時間Ｔａのそれぞれを計測し、各処理の基準アクセス時間Ｔａをそれぞれ保持する（ステップＳ２）。
【００４８】
通信速度制御部１１６は、通信速度を１０００Ｂａｓｅとしてネットワークに接続する（ステップＳ３）。
【００４９】
ＭＡＣコントローラ１１は、ネットワークとのデータ送受信がない間（ステップＳ４：Ｎｏ）は待機する。ネットワークとのデータ送受信があれば（ステップＳ４：Ｙｅｓ）、メモリ３に対するライトアクセスまたはリードアクセスを行う（ステップＳ５）。即ち、ＭＡＣコントローラ１１は、ネットワークからデータを受信すると、メモリ３に対してライトアクセスを発生させる。また、ＭＡＣコントローラ１１は、ネットワークへのデータ送信があれば、メモリ３に対してリードアクセスを発生させる。
【００５０】
メモリ応答監視部１１５は、ライトアクセスに要したアクセス時間Ｔｂ、または、リードアクセスに要したアクセス時間Ｔｂを計測する（ステップＳ６）。そして、メモリ応答監視部１１５は、ステップＳ６で計測したアクセス時間Ｔｂと、ステップＳ２で計測した基準アクセス時間Ｔａとを比較する（ステップＳ７）。メモリ応答監視部１１５は、アクセス時間Ｔｂが基準アクセス時間Ｔａ以下であれば（ステップＳ７：Ｎｏ）、メモリ３の応答に遅延は生じていないと判定し、ステップＳ４に戻る。
【００５１】
一方、アクセス時間Ｔｂが基準アクセス時間Ｔａより長い場合（ステップＳ７：Ｙｅｓ）、メモリ応答監視部１１５はメモリ３へのアクセス要求が多く発生しており、アクセスが混雑してメモリ応答の遅延が発生していると判定し、ステップＳ８に移行する。
【００５２】
次に、ネットワーク監視部１１３は、受信バッファ１１２でオーバーフローが発生しているか判定する（ステップＳ８）。オーバーフローが発生していなければ（ステップＳ８：Ｎｏ）、ステップＳ４に戻る。オーバーフローが発生している場合（ステップＳ８：Ｙｅｓ）には、ネットワーク監視部１１３は、オーバーフローの発生回数をカウントし、当該発生回数が閾値ｎを上回ったか判定する（ステップＳ９）。閾値ｎ以下であれば（ステップＳ９：Ｎｏ）、ステップＳ４に戻る。オーバーフロー回数が閾値ｎを上回っていれば（ステップＳ９：Ｙｅｓ）、ステップＳ１０に移行する。
【００５３】
通信速度制御部１１６は、ネットワークの通信速度を１０００Ｂａｓｅから１００Ｂａｓｅに下げる（ステップＳ１０）。
【００５４】
次に、メモリ応答監視部１１５は、メモリ３へのアクセス時間Ｔｂが基準アクセス時間Ｔａ以下となったか判定する（ステップＳ１１）。基準アクセス時間Ｔａ以下となっていなければ（ステップＳ１１：Ｎｏ）、ステップＳ４に戻る。アクセス時間Ｔｂが基準アクセス時間Ｔａ以下となっていれば（ステップＳ１１：Ｙｅｓ）、通信速度制御部１１６はネットワークの通信速度を１０００Ｂａｓｅに上げる（ステップＳ１２）。その後、ステップＳ４の判定に戻る。
【００５５】
このように本実施形態では、計測したアクセス時間Ｔｂが基準アクセス時間Ｔａより長くなりメモリ３からの応答に遅延が生じている場合に、さらに、受信バッファ１１２でオーバーフローが発生していないか判定する。また、メモリ応答に遅延が発生しても、オーバーフローが頻発していなければ、通信速度を遅い速度に切替えずにデータ送受信を継続する。
【００５６】
すなわち、通信速度を切替える際の判定を多段階に設けているので、安易に通信速度を減速させることを避けて、速度変更処理にかかる負荷を抑えるとともに、データ送受信処理の効率低下を防止することができる。
【００５７】
尚、ステップＳ９で用いるオーバーフロー回数の閾値ｎを、ユーザにより変更可能に設けてもよい。また、通信速度を変更する際に、いずれの速度に変更するかをユーザが設定できる構成としてもよい。以下に、これらの設定項目をアプリケーション（以下、設定アプリという）により構成する例について説明する。
【００５８】
図６は、設定アプリ５０のモジュール構成を示したブロック図である。図６に示すように、設定アプリ５０は、閾値設定部５１と、通信速度設定部５２とを主に備えている。
【００５９】
閾値設定部５１は、操作表示部２０における入力操作（あるいは選択操作）に応じて、上述したオーバーフロー回数の閾値ｎの入力を受付けて、受付けた値をシステムメモリ４内に設定する。
【００６０】
通信速度設定部５２は、操作表示部２０における入力操作（あるいは選択操作）に応じて、図５のステップＳ３、Ｓ１０、Ｓ１２で用いられるネットワーク通信速度の入力を受付けて、受付けた値をシステムメモリ４内に設定する。
【００６１】
例えば、図５とともに上述した手順では、ステップＳ１０にて通信速度を１０００Ｂａｓｅから１００Ｂａｓｅに下げるとしたが、設定アプリ５０による設定変更により、切替え後の速度を例えば１０Ｂａｓｅまで下げるとしてもよい。また、１０Ｂａｓｅに通信速度を落とすとした場合には、通信速度を上げる際に、一度に１０００Ｂａｓｅまで上げるのか、あるいは、まず１００Ｂａｓｅとし、データ通信状況に応じて１０００Ｂａｓｅへと段階的に戻すのかを選択して設定できる構成としてもよい。
【００６２】
また、閾値設定部５１と通信速度設定部５２との連携により、オーバーフロー回数の閾値を２段階で設けておき、オーバーフロー回数が第１の閾値を上回れば１００Ｂａｓｅに、積算したオーバーフロー回数が第２の閾値を上回れば１０Ｂａｓｅに切り替えるとしてもよい。
【００６３】
このように、切替え時の通信速度を設定できる構成とすると、ユーザは適宜設定を変更することができ、自由度の高い構成とすることができる。一方で、切替え時の通信速度を固定する構成とすれば、設定アプリ５０やそれと同等の機能のハードウェア構成が不要となり、画像形成装置１００の構成をより簡略化できる。
【００６４】
なお、設定アプリ５０は、ＲＯＭ４ａ等に予め組み込まれて提供される。設定アプリ５０は、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Digital  Versatile  Disk）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
【００６５】
さらに、設定アプリ５０を、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、設定アプリ５０をインターネット等のネットワーク経由で提供または配布するように構成しても良い。
【００６６】
設定アプリ５０は、上述した各部（閾値設定部５１、通信速度設定部５２）を含むモジュール構成となっている。そして、実際のハードウェアとしてはＣＰＵ５（プロセッサ）が上記ＲＯＭ４ａからプログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、閾値設定部５１、通信速度設定部５２が主記憶装置上に生成されるようになっている。
【００６７】
尚、上述の例では、コントローラ１０がＡＳＩＣ１、２の２つのＡＳＩＣを備える構成例について説明したが、コントローラ１０がＡＳＩＣを３つ以上備える場合にも上記実施形態は適用可能である。また、図１ないし図４とともに例示した構成は一例であり、ＡＩＳＣの内部構成や、ＡＳＩＣと他の構成要素との接続などについては、上述の例により何ら限定されるものではない。
【００６８】
以上説明した通り、上記実施形態によれば、メモリ３へのアクセス時間を基準アクセス時間Ｔａと比較することによりメモリアクセスの混雑度を判定する構成とした。当該判定内容は、ＭＡＣコントローラ１１自体で完結できる判定内容である。従って、ＭＡＣコントローラ１１がメモリコントローラ２５と別の集積回路に配置されている構成、または、同一の集積回路に配置されている構成のいずれの場合であっても、メモリアクセスの混雑度を判断することが可能である。
【００６９】
また、本実施形態では、メモリ３へのアクセス時間が基準アクセス時間Ｔａより長くても、受信バッファ１１２がオーバーフローした回数が閾値を超えなければ通信速度を遅くせずにネットワークへの接続を継続する。
【００７０】
通信速度を切替える際には、その処理によってＣＰＵ等に負荷がかかる。従って、ネットワークとの送受信パケットが小さい場合等、ネットワーク接続の負荷が小さい場合には、通信速度を切替えずに、そのままの通信速度を保つ方が望ましい。これに対して本実施形態では、メモリアクセスが混雑していても、受信バッファ１１２でオーバーフローが頻発していなければ、通信速度を落とすことなくデータの送受信を継続する。従って、通信速度をより好適な速度に保って、データ送受信の効率向上を図ることができる。
【００７１】
従って、本実施形態によれば、ＭＡＣコントローラと、メモリコントローラとが別の集積回路に分けて配置されている構成においても、メモリアクセスの混雑度に応じて外部ネットワークとの通信速度を制御できる。
【符号の説明】
【００７２】
１、２  ＡＳＩＣ
３  メモリ
１０  コントローラ
１１  ＭＡＣコントローラ
２５  メモリコントローラ
５０  設定アプリ
５１  閾値設定部
５２  通信速度設定部
１００  画像形成装置
１１２  受信バッファ
１１３  ネットワーク監視部
１１５  メモリ応答監視部
１１６  通信速度制御部
【先行技術文献】
【特許文献】
【００７３】
【特許文献１】特開２００９−２８８９３２号公報
【図１】
2017211701.tif 000003
【図２】
2017211701.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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