(57)【要約】【課題】マトリクス状に形成された配線の数が多くても、可撓性を制限することが無く、かつ設計自由度が高い振動センサを低コストで提供する。【解決手段】振動センサは、１つ以上のシフトレジスタを含む走査駆動回路が形成された第１の基材と、第１の基材が貼付実装され、走査駆動回路に接続された複数の駆動電極が形成された第２の基材と、複数の検出電極が形成された第３の基材と、第２の基材と第３の基材との間に挿入された圧電材料とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
１つ以上のシフトレジスタを含む走査駆動回路が形成された第１の基材と、
前記第１の基材が貼付実装され、前記走査駆動回路に接続された複数の駆動電極が形成された第２の基材と、
複数の検出電極が形成された第３の基材と、
前記第２の基材と前記第３の基材との間に挿入された圧電材料とを備える、振動センサ。
【請求項２】
前記走査駆動回路は、前記複数の駆動電極から駆動電圧を印加する駆動電極を順次あるいは一括で選択でき、非選択状態の駆動電極は高インピーダンス状態で保持される、請求項１に記載の振動センサ。
【請求項３】
前記第３の基材上に貼付実装され、前記複数の検出電極に接続された１つ以上のシフトレジスタを有する出力選択回路が形成された第４の基材をさらに備える、請求項１または２に記載の振動センサ。
【請求項４】
前記出力選択回路は、前記複数の検出電極から出力電圧を検出する検出電極を順次あるいは一括で選択でき、非選択状態の検出電極は高インピーダンス状態で保持される、請求項３に記載の振動センサ。
【請求項５】
前記第２の基材は、前記走査駆動回路及び前記複数の駆動電極が形成された側の面が前記第３の基材に面するように配置されており、
前記第３の基材は、前記走査駆動回路に対向する箇所が刳り貫かれている、請求項１乃至４のいずれかに記載の振動センサ。
【請求項６】
前記第３の基材は、前記出力選択回路及び前記複数の検出電極が形成された側の面が前記第２の基材に面するように配置されており、
前記第２の基材は、前記出力選択回路に対向する箇所が刳り貫かれている、請求項３乃至４のいずれかに記載の振動センサ。
【請求項７】
前記シフトレジスタは、
入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、
前記第１薄膜トランジスタのソースまたはドレインの他方とステージの第１出力との間の充電ノードにゲートが接続されるとともに、クロック入力と前記ステージの前記第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、
前記充電ノードと第１電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、
前記第１電圧源と前記ステージの前記第１出力との間をドレイン・ソース間で接続するとともに、ゲートが前記ステージの前記第１出力に接続された第４薄膜トランジスタと、
前記第１出力をゲート入力として第２電圧源または検出電極と前記ステージの第２出力である駆動電極または出力端子との間をドレイン・ソース間で接続する第５薄膜トランジスタとを有する、請求項１乃至６のいずれかに記載の振動センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機械的な振動を電圧信号として検知する振動センサに関するものである。
【背景技術】
【０００２】
可撓（フレキシブル）性を有する基材に形成された２層の電極間に、圧電材料を挿入した構造の振動センサが知られている（例えば特許文献１参照）。この種の振動センサは、機械的な振動によって圧電材料に圧力が加えられると、上記電極間に起電力が発生する。そして、この電圧の変化を検出することにより、機械的な振動を電圧信号として検知することができる。
【０００３】
また近年、印刷プロセスで作製する薄膜トランジスタ（ＴＦＴ）が注目を集めている（例えば非特許文献１参照）。ここで印刷プロセスとは、コーティングや印刷法（インクジェット、凸版、凹版、平版、孔版等）により、真空工程を用いずに半導体素子を作製する方法を指す。真空工程を多用するエレクトロニクス分野において、印刷プロセスは生産方式の革新技術として有望である。また、印刷プロセスで作製するＴＦＴは大面積、低コスト、低環境負荷、低温形成、フレキシブルといった可能性を持っていることが注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１５−５３４６６７号公報
【非特許文献】
【０００５】
【非特許文献１】「特集  次世代ディスプレイを実現するフレキシブル有機エレクトロニクス」、月刊ＯＰＴＲＯＮＩＣＳ、株式会社オプトロニクス、２０１１年５月号、第３０巻、第３５３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されるような従来の振動センサでは、コスト的な理由や、可撓性を制限してしまう等の理由から、駆動回路ＩＣや検出回路ＩＣをフィルム上に実装できなかった。故にマトリクス状に形成した駆動回路及び検出回路の全配線をフィルム外部に引出し、外部回路（駆動、検出機能を有する）と接続する必要があったため、配線数の多いセンサを設計すると、接続端子や配線レイアウトのスペースが膨大となり、センサ設計の自由度を著しく低下させてしまうという問題が生じ、用途拡大の妨げとなっていた。
【０００７】
本発明は上記課題に鑑みてなされたものであり、マトリクス状に形成された配線の数が多くても、可撓性を制限することが無く、かつ設計自由度が高い振動センサを低コストで提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明において、以下の特徴は単独で、若しくは、適宜組合わされて備えられている。
【０００９】
上記の目的を達成するための本発明の一局面は、１つ以上のシフトレジスタを含む走査駆動回路（スキャンドライバ）が形成された第１の基材と、第１の基材が貼付実装され、走査駆動回路に接続された複数の駆動電極が形成された第２の基材（上部マトリクスフィルム）と、複数の検出電極が形成された第３の基材（下部マトリクスフィルム）と、第２の基材と第３の基材との間に挿入された圧電材料とを備える振動センサである。
【００１０】
また、走査駆動回路（スキャンドライバ）は、複数の駆動電極から駆動電圧を印加する駆動電極を順次あるいは一括で選択でき、非選択状態の駆動電極は高インピーダンス状態で保持されてもよい。
【００１１】
また、第３の基材上に貼付実装され、複数の検出電極に接続された１つ以上のシフトレジスタを有する出力選択回路（データセレクタ）が形成された第４の基材をさらに備えてもよい。
【００１２】
また、出力選択回路（データセレクタ）は、複数の検出電極から出力電圧を検出する検出電極を順次あるいは一括で選択でき、非選択状態の検出電極は高インピーダンス状態で保持されてもよい。
【００１３】
また、第２の基材は、走査駆動回路及び複数の駆動電極が形成された側の面が第３の基材に面するように配置されており、第３の基材は、走査駆動回路に対向する箇所が刳り貫かれていてもよい。同様に、第３の基材は、出力選択回路及び複数の検出電極が形成された面が第２の基材に面するように配置されており、第２の基材は、出力選択回路に対向する箇所が刳り貫かれていてもよい。
【００１４】
また、シフトレジスタは、入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、第１薄膜トランジスタのソースまたはドレインの他方とステージの第１出力との間の充電ノードをゲート入力とするとともに、クロック入力とステージの第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、充電ノードと第１電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、第１電圧源とステージの第１出力との間をドレイン・ソース間で接続するとともに、ゲートがステージの第１出力に接続された第４薄膜トランジスタと、第１出力をゲート入力として第２電圧源または検出電極とステージの第２出力である駆動電極または出力端子との間をドレイン・ソース間で接続する第５薄膜トランジスタとを有していてもよい。
【発明の効果】
【００１５】
本発明により、外部への引出配線数を削減することができ、接続端子や配線レイアウトのスペースを削減できるので、駆動電極配線及び検出電極配線の本数を増やすことが容易となり、設計自由度の高い振動センサを提供できる。
【００１６】
また、振動センサの可撓性を制限する駆動回路ＩＣや検出回路ＩＣの一部を省けるので、よりフレキシブルな形態で振動センサを提供できる。
【００１７】
また、比較的高コストとなりがちな駆動回路ＩＣや検出回路ＩＣの一部を省けるので、振動センサを安価に作製することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る振動センサの構成図
【図２】本発明の一実施形態に係る振動センサの回路構成図
【図３】本発明の一実施形態に係るスキャンドライバおよびデータセレクタの基材貼付構造の説明図
【図４】本発明の一実施形態に係る薄膜トランジスタ層構造の説明図
【図５】本発明の一実施形態に係る引出し配線削減の概念説明図
【図６】本発明の一実施形態に係るシフトレジスタ（１段分）の回路説明図
【図７】本発明の一実施形態に係る入力信号ＣＫ＋及びＣＫ−の位相関係を説明した図
【図８】本発明の一実施形態に係る入力信号ＣＫ１及びＣＫ２のタイミングを説明した図
【発明を実施するための形態】
【００１９】
本発明に係る振動センサの実施形態を、図面を参照して詳細に説明する。
【００２０】
図１は、本発明の実施形態に係る振動センサの構成を示す図である。図１（ａ）は、振動源が接触している振動センサの断面図であり、図１（ｂ）は、振動センサの上下マトリクスフィルムと圧電材料を分解した斜視図である。図１（ａ）、図１（ｂ）に示すように、振動センサ１００は、１つ以上のシフトレジスタを備えるスキャンドライバ６（走査駆動回路）が形成された第１の基材と、スキャンドライバ６（走査駆動回路）に接続される複数の駆動電極１が一方の面に形成された第２の基材４（以下、「上部マトリクスフィルム４」という）と、複数の検出電極２が一方の面に形成された第３の基材５（以下、「下部マトリクスフィルム５」という）と、上部マトリクスフィルム４と下部マトリクスフィルム５との間に挿入された圧電材料３とを含む。また、下部マトリクスフィルム５に貼付実装された第４の基材には、複数の検出電極２に接続された１つ以上のシフトレジスタを備えるデータセレクタ７（出力選択回路）がさらに形成されている。駆動電極１と検出電極２とは、上部マトリクスフィルム４と下部マトリクスフィルム５とを貼合した際に、平面視において交差する態様で配置されており、圧電材料３を介したそれらの交差点各々が振動センサの配列を構成する。なお、駆動電極１およびスキャンドライバ６は、上部マトリクスフィルム４の圧電材料３と向き合う面に配置され、検出電極２およびデータセレクタ７は、下部マトリクスフィルム５の圧電材料３と向き合う面に配置されている。なお、第１乃至第４の基材は可撓性を有するフィルム基材であることが好ましい。
【００２１】
図２は、本発明の実施形態に係る振動センサの回路構成を示す図である。図２に示すように、スキャンドライバ６およびデータセレクタ７は、各々、ＴＦＴと薄膜キャパシタとで構成された回路であり、上部マトリクスフィルム４及び下部マトリクスフィルム５とは別のフィルム基材（第１の基材及び第４の基材）上に印刷プロセスを用いて作製され、それぞれ上部マトリクスフィルム４及び下部マトリクスフィルム５に貼付実装されている。以下では、特に断らない限り、第１の基材とこれに形成されたスキャンドライバ６とを単にスキャンドライバ６と呼び、第４の基材とこれに形成されたデータセレクタ７とを単にデータセレクタ７と呼ぶ。
【００２２】
スキャンドライバ６は、各駆動電極１を順次に選択し、選択された駆動電極１に駆動電圧Ｖ２を印加する機能を有する。非選択時の駆動電極１は高インピーダンス状態に保持される。入力信号ＳＴ１，ＣＫ１＋，ＣＫ１−，Ｖ１を全てＬレベル電圧にすることにより、全ての駆動電極１を同時に選択することもできる。
【００２３】
データセレクタ７は、各検出電極２から出力電圧を検出する電極を順次に選択する機能を有する。非選択時の検出電極２は高インピーダンス状態に保持される。入力信号ＳＴ２，ＣＫ２＋，ＣＫ２−，Ｖ１を全てＬレベル電圧にすることにより、全ての検出電極を同時に選択することもできる。
【００２４】
スキャンドライバ６及びデータセレクタ７内にある静電気保護素子８は、ＴＦＴのゲート端子を浮遊端子とすることによって形成できる浮遊ゲートＴＦＴ型保護素子である。
【００２５】
本実施形態ではｐ型ＴＦＴを用いているが、ｎ型を用いても良い。その場合は入出力信号の位相が反転することになる。
【００２６】
図３は、本発明の実施形態に係るスキャンドライバ及びデータセレクタの基材貼付構造を説明する図である。図３（ａ）に示すように、下部マトリクスフィルム５に貼り付けられたデータセレクタ７に余分な圧力が加わらないように、上部マトリクスフィルム４のデータセレクタ７に対向する箇所が刳り貫かれている。また、図３（ｂ）に示すように、上部マトリクスフィルム４に貼り付けられたスキャンドライバ６に余分な圧力が加わらないように、下部マトリクスフィルム５のスキャンドライバ６に対向する箇所が刳り貫かれている。
【００２７】
図４は、本発明の実施形態に係る薄膜トランジスタ層構造の説明図である。図４に示すように、スキャンドライバ６及びデータセレクタ７を構成するＴＦＴの層構造は、可撓性を有するフィルム基材９（第１の基材及び第４の基材に相当）と、ゲート電極層１０と、ゲート絶縁層１１と、ソース・ドレイン電極層１２と、半導体層１４と、半導体保護層１５と、層間絶縁層１６と、層間配線層１７とを備える。フィルム基材を除く全ての層は印刷プロセスを用いて形成される。
【００２８】
図５は、引出し配線削減の概念を説明する図である。図５（ａ）に示すように、従来技術に係る配線引出し形態では、ｍ行ｎ列マトリクスの場合、ｍ＋ｎ本の配線を外部へ引出す必要があった。
【００２９】
本実施形態に係る引出し配線は、図５（ｂ）に示すように、引出し配線数は１０本になる（ＣＯＭ，Ｖ１，Ｖ２，ＳＴ１，ＳＴ２，ＣＫ１＋，ＣＫ１−，ＣＫ２＋，ＣＫ２−，ＶＯＵＴ）。この形態では、引出し配線数がｍ及びｎに依存しないため、マトリクスのｍ及びｎが大きくなる程、引出し配線削減効果が大きくなる。
【００３０】
次に、スキャンドライバ６及びデータセレクタ７を構成する単位回路であるシフトレジスタ（１段分）について説明する。
【００３１】
図６は、本発明の実施形態に係るシフトレジスタ（１段分）の回路構成及び動作を説明する図である。図７は、本発明の実施形態に係る入力信号ＣＫ＋及び−の位相関係を説明した図である。シフトレジスタは、後述する保持キャパシタ２３に入力信号（電位／電荷）を注入（充電）する機能を有する入力ＴＦＴ１８と、次段の入力ＴＦＴ１８へ信号（電位／電荷）を転送する機能を有する転送ＴＦＴ１９と、保持キャパシタ２３から電荷を放出（放電）する機能を有するリセットＴＦＴ２０と、非選択期間（ＴＲＮがＨレベルの期間）において、ＯＦＦしている転送ＴＦＴ１９から漏れる電荷をＶ１へ排出する機能を有するシャントＴＦＴ２１と、選択期間（ＴＲＮがＬレベルの期間）のみＶ２をＯＵＴに出力し、非選択期間はＯＵＴを高インピーダンス状態にする機能を有する出力ＴＦＴ２２と、入力信号（電位／電荷）を保持する機能を有する保持キャパシタ２３と、ＴＲＮの電位を安定させる機能を有する安定化キャパシタ２４とを備える。シャントＴＦＴ２１は、転送ＴＦＴ１９に比べて、サイズ（チャネル幅／チャネル長）を１／１０以下程度に小さく設計することが望ましい。
【００３２】
入力ＴＦＴ１８（第１ＴＦＴ）のゲートは、ソースまたはドレインの一方にダイオード接続されている。入力ＴＦＴ１８のゲートには、スタート信号（図２のＳＴ１、ＳＴ２または別段の転送信号ＴＲＮ）が入力される。入力ＴＦＴ１８のソースまたはドレインの他方は、保持キャパシタ２３の一方端に接続されている。
【００３３】
転送ＴＦＴ１９（第２ＴＦＴ）のゲートは、入力ＴＦＴ１８のソースまたはドレインの他方と保持キャパシタ２３との間の充電ノードに接続されている。また、転送ＴＦＴ１９のソースまたはドレインの一方には、入力信号ＣＫが入力される。転送ＴＦＴ１９のソースまたはドレインの他方は、保持キャパシタ２３の他方端に接続されている。
【００３４】
リセットＴＦＴ２０（第３ＴＦＴ）のゲートには、リセット信号ＲＳＴが入力される。リセットＴＦＴ２０のソースまたはドレインの一方は、充電ノードの一方端に接続されている。リセットＴＦＴ２０のソースまたはドレインの他方は、電圧源Ｖ１に接続されている。
【００３５】
シャントＴＦＴ２１（第４ＴＦＴ）のゲートは、保持キャパシタ２３の他方端に接続されている。シャントＴＦＴ２１のソースまたはドレインの一方は、電圧源Ｖ１に接続されている。シャントＴＦＴ２１のソースまたはドレインの他方は、保持キャパシタ２３の他方端に接続されている。
【００３６】
出力ＴＦＴ２２（第５ＴＦＴ）のゲートは、保持キャパシタ２３の他方端に接続されている。出力ＴＦＴ２２のソースまたはドレインの一方は、電圧源Ｖ２または検出電極に接続されている（スキャンドライバに適用する場合とデータセレクタに適用する場合で異なる）。出力ＴＦＴ２２のソースまたはドレインの他方は、駆動電極または出力端子（図２のＶＯＵＴ）に接続されている。
【００３７】
各段のシフトレジスタには、クロック信号ＣＫが転送ＴＦＴ１９に入力され、ハイレベル定電圧源Ｖ１がリセットＴＦＴ２０に接続されている。ＣＫがハイレベルのタイミングで入力信号ＩＮのローレベルパルスが入力ＴＦＴ１８に入力されると、ＩＮからＣＫ半周期分遅れたローレベルパルス信号ＴＲＮを転送ＴＦＴ１９より出力する。ＴＲＮパルスにより出力ＴＦＴ２２が駆動され、ＯＮ状態になる。ＴＲＮパルスを出力した直後には、ＲＳＴパルスをリセットＴＦＴ２０に入力し、ノードＮＡで保持していたローレベル電位をハイレベルにリセットする必要がある。
【００３８】
図６の単段シフトレジスタを図２に示す様に直列多段に接続（隣接する前段ＴＲＮと後段ＩＮを接続し、さらに後段ＴＲＮを前段ＲＳＴにも接続する）し、奇数段と偶数段各々に図７に示す位相が反転しているクロック信号ＣＫ＋とＣＫ−とを接続し、初段ＩＮと終段ＲＳＴとにトリガパルス信号ＳＴを入力することにより（初段ＩＮと終段ＲＳＴとのパルスタイミングが同時になるように、総段数に応じてパルス周期を調節する必要がある）、各駆動電極及び各検出電極を順次に選択する回路を実現できる。
【００３９】
図８は、本発明の実施形態に係るスキャンドライバ６及びデータセレクタ７の入力信号ＣＫ１及びＣＫ２のタイミングを説明した図である。なお、入力信号ＳＴ１及びＳＴ２のパルス幅は、入力信号ＣＫ１及びＣＫ２の半周期相当が望ましい。
【００４０】
湿式成膜が原則である印刷プロセスでは、真空工程とフォトリソグラフィとを用いる他の半導体プロセスと比較して、微細形状のパターニング制約が厳しい。従って、多数のＴＦＴが複雑に接続する回路を作製することは比較的不向きといえる。この事情を鑑み、図６のシフトレジスタでは、必要最小限の構成素子（入力ＴＦＴ１８、転送ＴＦＴ１９、リセットＴＦＴ２０、出力ＴＦＴ２２）に、シャントＴＦＴ２１と、キャパシタを追加したシンプルな回路構成としている。
【００４１】
以上で開示した実施形態によれば、振動センサの可撓性を損なうことなく、外部への引出配線数を削減することができ、接続端子や配線レイアウトのスペースを削減できるので、駆動電極及び検出電極の本数を増やすことが容易となる。
【００４２】
また、スキャンドライバ６及びデータセレクタ７を駆動電極１及び検出電極２を形成する基材とは異なる基材上にそれぞれ形成し、貼り付ける構成とすることにより、振動センサの基材（上部マトリクスフィルム４及び下部マトリクスフィルム５）のサイズに依存することなく作製できるようになり、多種多様なサイズ／形状の振動センサ作製への対応が容易となる。
【００４３】
また、上部マトリクスフィルム４と下部マトリクスフィルム５とを貼合する際に、下部マトリクスフィルム５のスキャンドライバ６に対向する箇所及び上部マトリクスフィルム４のデータセレクタ７に対向する箇所をそれぞれ刳り貫いておくことにより、スキャンドライバ６及びデータセレクタ７に余分な圧力をかけることがなくなり、断線等の回路破損の発生を防止することができる。
【００４４】
また、スキャンドライバ６、データセレクタ７に含まれるシフトレジスタは、入力ＴＦＴと、転送ＴＦＴと、リセットＴＦＴと、シャントＴＦＴと、出力ＴＦＴとを含む必要最小限の回路構成とすることにより、回路構造が複雑にならずに印刷プロセスで安価に作製することができる。
【産業上の利用可能性】
【００４５】
本発明は、電気／電子工学、機械工学、土木工学等の分野で使用可能な振動センサとして利用できる。
【符号の説明】
【００４６】
１    駆動電極
２    検出電極
３    圧電材料
４    上部マトリクスフィルム（第２の基材）
５    下部マトリクスフィルム（第３の基材）
６    スキャンドライバ（走査駆動回路および第１の基材）
７    データセレクタ（出力選択回路および第４の基材）
８    静電気保護素子（浮遊ゲートＴＦＴ型）
９    フィルム基材
１０    ゲート電極層
１１    ゲート絶縁層
１２    ソース・ドレイン電極層
１４    半導体層
１５    半導体保護層
１６    層間絶縁層
１７    層間配線層
１８    入力ＴＦＴ
１９    転送ＴＦＴ
２０    リセットＴＦＴ
２１    シャントＴＦＴ
２２    出力ＴＦＴ
２３    保持キャパシタ
２４    安定化キャパシタ
１００    振動センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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