(57)【要約】      （修正有）【課題】レーザプリンタ等のＯＡ用ＬＳＩにおけるクロック源としても好適に使用できるクロック生成回路を提供する。【解決手段】クロック生成回路１は、多相の出力クロックのうち一の出力クロックを分周器にて分周し帰還クロックを生成し、基準クロックと帰還クロックの位相差の検出結果に基づき、基準クロックを逓倍した多相の出力クロックを生成するＰＬＬ回路１０と、周波数変調のために必要となる帰還クロックの分周数を求める制御部と、制御部によって求められた分周数を実現するための分周比を分周器に指示するＳＤＭと、分周器に分周させる出力クロックを選択するクロック選択回路と、を備える。クロック選択回路は、ＳＤＭの所定の内部値が、周波数変調を行う所定期間の前後で、所定の要件を満たすと判断した場合に、分周器に分周させる出力クロックを変更する。【選択図】図１
2017175360.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックより周波数変調された多相の出力クロックを生成するクロック生成回路であって、
前記多相の出力クロックのうち一の出力クロックを分周器にて分周し帰還クロックを生成し、前記基準クロックと前記帰還クロックの位相差の検出結果に基づき、前記基準クロックを逓倍した前記多相の出力クロックを生成するＰＬＬ回路と、
前記周波数変調のために必要となる前記帰還クロックの分周数を求める制御部と、
前記制御部によって求められた分周数を実現するための分周比を前記分周器に指示するＳＤＭと、
前記分周器に分周させる前記出力クロックを選択するクロック選択回路と、
を備え、
前記クロック選択回路は、前記ＳＤＭの所定の内部値が、前記周波数変調を行う所定期間の前後で、所定の要件を満たすと判断した場合に、前記分周器に分周させる前記出力クロックを変更する、
クロック生成回路。
【請求項２】
前記クロック選択回路は、
前記所定期間内に前記制御部が求めた逓倍数の小数部分を積算する積算部と、
前記積算部による積算の結果に基づき、前記所定の要件を満たすか否かを判断する判定部と、
を備える、請求項１記載のクロック生成回路。
【請求項３】
前記判定部は、前記積算部による積算の結果が、整数値の場合に、前記所定の要件を満たすと判断する、請求項２記載のクロック生成回路。
【請求項４】
前記クロック選択回路は、
前記出力クロックを選択する選択部をさらに備え、
前記判定部は、前記所定の要件を満たすと判断した場合に、前記選択部が選択した前記出力クロックを、前記分周器に分周させる、請求項２又は３記載のクロック生成回路。
【請求項５】
前記選択部は、前記多相の出力クロックの中から順次一の出力クロックを選択する、請求項４記載のクロック生成回路。
【請求項６】
前記選択部は、前記多相の出力クロックの中からランダムに一の出力クロックを選択する、請求項４記載のクロック生成回路。
【請求項７】
前記帰還クロックをカウントして、スタート信号とエンド信号とを生成する信号生成部をさらに備え、
前記クロック選択回路は、前記信号生成部から、前記スタート信号を受け取って以降、前記エンド信号を受け取るまでの間を前記所定期間とする、請求項１に記載のクロック生成回路。
【請求項８】
前記帰還クロックをカウントして、スタート信号とエンド信号とを生成する信号生成部をさらに備え、
前記クロック選択回路は、前記信号生成部から、所定回数目の前記スタート信号を受け取って以降、該所定回数目の前記エンド信号を受け取るまでの間を前記所定期間とする、請求項１に記載のクロック生成回路。
【請求項９】
基準クロックより周波数変調された多相の出力クロックを生成するクロック生成方法であって、
前記多相の出力クロックのうち一の出力クロックを分周器にて分周し帰還クロックを生成し、前記基準クロックと前記帰還クロックの位相差の検出結果に基づき、前記基準クロックを逓倍した前記多相の出力クロックを生成することと、
前記周波数変調のために必要な、前記帰還クロックの分周数を求めることと、
前記分周数を実現する分周比をＳＤＭで求めて、前記分周器に指示することと、
前記ＳＤＭの所定の内部値が、前記周波数変調を行う所定期間の前後で、所定の要件を満たすと判断した場合に、前記分周器に分周させる前記出力クロックを変更することと、
を含む、クロック生成方法。
【請求項１０】
前記所定の要件を満たすか否かの判断を、前記所定期間内に求められた前記分周数の小数部分を積算した結果に基づき行う、請求項９記載のクロック生成方法。
【請求項１１】
前記積算した結果が、整数値の場合に、前記所定の要件を満たすと判断する、請求項１０記載のクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路及びクロック生成方法に関し、特に、レーザプリンタ等で使用されるクロック生成回路及びクロック生成方法に関する。
【背景技術】
【０００２】
クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必要なクロック信号（以下「クロック」という。）を生成する回路であり、典型的にはＰＬＬ（Phase Locked Loop）回路を含み構成されている。クロック生成回路には、変調したクロックを生成できるものがある。
【０００３】
例えば、下記特許文献１は、多相クロック生成器と、該多相クロック生成器で生成された各クロックに対応した制御信号を生成するマルチキャリアランダム選択モジュールと、前記制御信号に基づき、前記多相クロックで生成された複数のクロックからいずれか１つを選択するクロックセレクタを備え、該クロックセレクタが、前記制御信号を順番に選択した後、逆の順番で前記制御信号を選択することにより、クロックの変調を行うとされるクロック生成回路を開示する。
【０００４】
また、下記特許文献２は、位相コントローラが、その周期を出力クロック信号の周期から予め決められた第１の移相量で変化させた長さにするように選択される移相クロック信号のエッジの位相を決定して選択し、周期的に変化する第２の移相量を生成して第１の移相量に加算し、選択される移相クロック信号のエッジの位相を決定し、第２の移相量によって出力クロック信号をスペクトラム拡散変調し、位相データ更新信号が更新直後に選択された位相データを変化させるクロック生成回路を開示する。
【０００５】
ところで、上述のようなクロック生成回路は、レーザプリンタ等のＬＳＩ（Large-Scale Integration）におけるクロック源としても利用されている。
【０００６】
レーザプリンタは、半導体レーザ装置から放射された光を、ポリゴンミラー及びｆθレンズを用いて主走査方向にスキャンして、感光体を露光する構成を有している。このため、ポリゴンミラーやｆθレンズ等の歪み、その他製造誤差等は、印刷物の画質に影響を及し得る。かかる問題を解消する方法として、ポリゴンミラーやｆθレンズ等を高精度に加工することが考えられるが、そのような加工を行うことはコストアップにつながる。そこで、レーザプリンタにおいては、ポリゴンミラーやｆθレンズ等の歪み、その他製造誤差等を、クロックの変調により補正する試みがなされている。
【０００７】
例えば、下記特許文献３には、補正方法として、ポリゴンミラー等の駆動に利用されるクロックの位相を、位相シフト量データを用いて変化させることが提案されている。また、下記特許文献４には、補正方法として、半導体レーザの駆動に利用されるクロックを変調することが提案されている。さらに、下記特許文献５には、補正方法として、基準クロックより生成した変調信号により半導体レーザの発光を制御することが提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−２５８５４４号公報
【特許文献２】特開２０１５−１２２６４４号公報
【特許文献３】特開２００３−３４０５１号公報
【特許文献４】特開２００６−２５９４４４号公報
【特許文献５】特開２００４−１９５８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
レーザプリンタ技術においては、更なる印刷物の画質の向上の要求が継続的になされている。このことから、上述のようなポリゴンミラーやｆθレンズ等の歪み、その他製造誤差等を、クロックの変調により補正するレーザプリンタにおいては、クロック源として使用するクロック生成回路にて、より高精度なクロックの変調を行う必要がある。
【００１０】
そのため、例えば、上述した特許文献３〜５に開示される技術のクロック源として、上述した特許文献１及び２に開示されるクロック生成回路を使用することも考えられる。しかしながら、特許文献１及び２に開示されるクロック生成回路は、レーザプリンタにおけるクロック源としての使用を意図しておらず、該レーザプリンタで生じる特有の問題に対応することができない。
【００１１】
そこで、本発明は、レーザプリンタ等のＯＡ用ＬＳＩにおけるクロック源としても好適に使用できるクロック生成回路及びクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。
【００１３】
すなわち、ある観点に従う発明は、基準クロックより周波数変調された多相の出力クロックを生成するクロック生成回路である。かかるクロック生成回路は、前記多相の出力クロックのうち一の出力クロックを分周器にて分周し帰還クロックを生成し、前記基準クロックと前記帰還クロックの位相差の検出結果に基づき、前記基準クロックを逓倍した前記多相の出力クロックを生成するＰＬＬ回路と、前記周波数変調のために必要となる前記帰還クロックの分周数を求める制御部と、前記制御部によって求められた分周数を実現するための分周比を前記分周器に指示するＳＤＭと、前記分周器に分周させる前記出力クロックを選択するクロック選択回路と、を備え、前記クロック選択回路は、前記ＳＤＭの所定の内部値が、前記周波数変調を行う所定期間の前後で、所定の要件を満たすと判断した場合に、前記分周器に分周させる前記出力クロックを変更する。
【００１４】
ここで、前記クロック選択回路は、前記所定期間内に前記制御部が求めた分周数の小数部分を積算する積算部と、前記積算部による積算の結果に基づき、前記所定の要件を満たすか否かを判断する判定部と、を備え得る。
【００１５】
また、前記判定部は、前記積算部による積算の結果が、整数値の場合に、前記所定の要件を満たすと判断し得る。
【００１６】
また、前記クロック選択回路は、前記出力クロックを選択する選択部をさらに備え、前記判定部は、前記所定の要件を満たすと判断した場合に、前記選択部が選択した前記出力クロックを、前記分周器に分周させ得る。
【００１７】
また、前記選択部は、前記多相の出力クロックの中から順次一の出力クロックを選択し得る。
【００１８】
また、前記選択部は、前記多相の出力クロックの中からランダムに一の出力クロックを選択し得る。
【００１９】
また、前記帰還クロックをカウントして、スタート信号とエンド信号とを生成する信号生成部をさらに備え、前記クロック選択回路は、前記信号生成部から、前記スタート信号を受け取って以降、前記エンド信号を受け取るまでの間を前記所定期間とし得る。
【００２０】
また、前記帰還クロックをカウントして、スタート信号とエンド信号とを生成する信号生成部をさらに備え、前記クロック選択回路は、前記信号生成部から、所定回数目の前記スタート信号を受け取って以降、該所定回数目の前記エンド信号を受け取るまでの間を前記所定期間とし得る。
【００２１】
また、ある観点に従う発明は、基準クロックより周波数変調された多相の出力クロックを生成するクロック生成方法である。かかるクロック生成方法は、前記多相の出力クロックのうち一の出力クロックを分周器にて分周し帰還クロックを生成し、前記基準クロックと前記帰還クロックの位相差の検出結果に基づき、前記基準クロックを逓倍した前記多相の出力クロックを生成することと、前記周波数変調のために必要な、前記帰還クロックの分周数を求めることと、前記分周数を実現する分周比をＳＤＭで求めて、前記分周器に指示することと、前記ＳＤＭの所定の内部値が、前記周波数変調を行う所定期間の前後で、所定の要件を満たすと判断した場合に、前記分周器に分周させる前記出力クロックを変更することと、を含む。
【００２２】
ここで、前記所定の要件を満たすか否かの判断を、前記所定期間内に求められた前記分周数の小数部分を積算した結果に基づき行い得る。
【００２３】
また、前記積算した結果が、整数値の場合に、前記所定の要件を満たすと判断し得る。
【発明の効果】
【００２４】
本発明によれば、クロック生成回路及びクロック生成方法は、レーザプリンタ等のＯＡ用ＬＳＩにおけるクロック源としても好適に使用できる。
【００２５】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係るクロック生成回路を説明するためのブロックダイアグラムである。
【図２】本発明の一実施形態に係るクロック生成回路における設定信号と出力クロックの周波数との関係を説明する図である。
【図３】本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。
【図４】本発明の一実施形態に係るクロック生成回路のＳＤＭを説明するためのブロックダイアグラムである。
【図５】本発明の一実施形態に係るクロック生成回路のＳＤＭの動作を説明するためのテーブルである。
【図６】本発明の一実施形態に係るクロック生成回路のＳＤＭの出力と、出力クロックＣＬＫとの関係を示す図である。
【図７Ａ】本発明の一実施形態に係るクロック生成回路の出力クロックＣＬＫの一例を示す波形図である。
【図７Ｂ】従来技術に係るクロック生成回路の出力クロックＣＬＫの一例を示す波形図である。
【図８】本発明の一実施の形態に係るクロック生成方法を説明するフローチャートである。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【００２８】
図１は、本発明の一実施形態に係るクロック生成回路を説明するためのブロックダイアグラムである。同図に示すように、クロック生成回路１は、ＰＬＬ回路１０と、変調制御回路２０と、クロック選択回路３０とを含み構成される。
【００２９】
ＰＬＬ回路１０は、例えば、位相検出回路１１と、チャージポンプ１２と、ループフィルタ１３と、発振周波数制御部１４と、セレクタ１５と、分周器１６とを含み構成される。ＰＬＬ回路１０は、図示しない発信源から基準周波数を有する基準クロックＲＥＦＣＬＫが供給されて、多相の出力クロックＣＬＫを出力する。
【００３０】
位相検出回路１１は、外部から受け取る基準クロックＲＥＦＣＬＫと、分周器１６から受け取る帰還クロックＦＢＣＬＫとを比較し、その位相差を検出して、該位相差に応じた位相差信号を生成する。具体的には、位相検出回路１１は、基準クロックＲＥＦＣＬＫに対して帰還クロックＦＢＣＬＫの位相が遅れている場合、その位相差に応じたパルス幅のアップ信号ＵＰを出力する。一方、位相検出回路１１は、基準クロックＲＥＦＣＬＫに対して帰還クロックＦＢＣＬＫの位相が進んでいる場合、その位相差に応じたパルス幅のダウン信号ＤＮを出力する。
【００３１】
チャージポンプ１２は、位相検出回路１１から出力されたアップ信号ＵＰ及びダウン信号ＤＮを受け取り、それらに応じた電流を出力する。具体的には、チャージポンプ１２は、位相検出回路１１からアップ信号ＵＰを受け取った場合、単位電流分大きな電流を出力する。一方、チャージポンプ１２は、位相検出回路１１からダウン信号ＤＮを受け取った場合、単位電流分小さな電流を出力する。
【００３２】
ループフィルタ１３は、例えば、ローパスフィルタ回路であり、チャージポンプ１２から供給される電流に応じて、出力電圧が変化する。
【００３３】
発振周波数制御部１４は、ループフィルタ１３の出力電圧に応じた周波数で発振して出力クロックＣＬＫを生成し、外部及びセレクタ１５へ出力する。発振周波数制御部１４は、例えば、ループフィルタ１３の出力電圧が高くなれば、発振周波数も高くなるように設計される。また、発振周波数制御部１４は、多相の出力クロックＣＬＫを出力できるように構成され、例えば８相の出力クロックＣＬＫを出力する。なお、発振周波数制御部１４は、例えば、複数段のインバータ素子を環状に接続したリングオシレータであるが、これに限定されない。
【００３４】
セレクタ１５は、発振周波数制御部１４から受け取った多相の出力クロックＣＬＫのうちのいずれか１つの出力クロックＣＬＫを選択し、分周器１６へ出力する。セレクタ１５は、クロック選択回路３０のセレクタ３５から受け取る指示に基づき、選択する出力クロックＣＬＫを決定する。
【００３５】
分周器１６は、セレクタ１５より受け取った出力クロックＣＬＫを、変調制御回路２０から指示される分周比で分周して、帰還クロックＦＢＣＬＫを生成し、位相検出回路１１へ出力する。加えて、分周器１６は、該帰還クロックＦＢＣＬＫを、変調制御回路２０の信号生成部２１、制御部２３、ＳＤＭ（Sigma‐Delta Modulator）２４、及びクロック選択回路３０の積算部３３へ出力する。
【００３６】
変調制御回路２０は、例えば、信号生成部２１と、記憶部２２と、制御部２３と、ＳＤＭ２４とを含み構成される。
【００３７】
信号生成部２１は、帰還クロックＦＢＣＬＫを受け取り、そのクロック数をカウントして、所定期間の開始を示すスタート信号ＳＴＡＲＴと、該所定期間の終了を示すエンド信号ＥＮＤとを生成し、制御部２３及び積算部３３へ出力する。ここで、所定期間とは、例えば、クロック生成回路１がレーザプリンタ用ＬＳＩにおけるクロック源として使用される場合、印刷する画像の最初の１ラインを半導体レーザがスキャンする期間である。
【００３８】
記憶部２２は、例えば、ＲＡＭ（Random Access Memory）やレジスタにより構成され、クロック生成回路１で行う出力クロックＣＬＫの変調内容等を示す情報を記憶する。記憶部２２は、制御部２３から受け取った記憶部用クロックＳＣＬＫに同期して、記憶している情報を読み出し、設定信号ＳＥＴとして制御部２３へ出力する。
【００３９】
設定信号ＳＥＴが含む情報は、例えば、出力クロックＣＬＫの周波数変調を行う際の周波数の増減、単位周波数変動量、及び単位周波数変動を行う回数であり得る。例えば、図２に示すような出力クロックＣＬＫの周波数変調を行うため、設定信号ＳＥＴは、周波数の増加を行う情報、単位周波数変動量をαとする情報、及び単位周波数変動を８回行う情報を含む。なお、同図は、縦軸に出力クロックＣＬＫの周波数を示し、横軸に単位周波数変動の回数を示しており、出力クロックＣＬＫの周波数変調の一例を表している。
【００４０】
設定信号ＳＥＴは、上述した情報に加え、クロック生成回路１において行う基準クロックＲＥＦＣＬＫの小数逓倍の基本値に関する情報等も含んでよい。
【００４１】
制御部２３は、スタート信号ＳＴＡＲＴ、エンド信号ＥＮＤ、及び設定信号ＳＥＴを受け取り、整数逓倍信号ＩＭ及び小数逓倍信号ＦＭを生成して、ＳＤＭ２４へ出力する。具体的には、制御部２３は、スタート信号ＳＴＡＲＴ及びエンド信号ＥＮＤを基準として、記憶部２２から設定信号ＳＥＴを受け取り、該設定信号ＳＥＴを解釈して、クロック生成回路１で行う基準クロックＲＥＦＣＬＫの小数逓倍の整数部分の値を示す整数逓倍信号ＩＭ及び小数部分の値を示す小数逓倍信号ＦＭを生成し、ＳＤＭ２４へ出力する。なお、基準クロックＲＥＦＣＬＫの小数逓倍の値は、帰還クロックＦＢＣＬＫの分周数の平均値と等しくなる。
【００４２】
ＳＤＭ２４は、整数逓倍信号ＩＭ及び小数逓倍信号ＦＭを受け取り、それらに示される基準クロックＲＥＦＣＬＫの周波数逓倍を実現する分周比を決定し、分周器１６へ指示する。なお、ＳＤＭ２４についての詳細は後述する。
【００４３】
クロック選択回路３０は、例えば、クロック選択部３１と、フリップフロップ３２と、積算部３３と、判定部３４と、セレクタ３５とを備える。
【００４４】
クロック選択部３１は、セレクタ１５に選択させる出力クロックＣＬＫを選択する。クロック選択部３１は、例えば、出力クロックＣＬＫが８相である場合において、第１の位相の出力クロックＣＬＫから順次選択してよい。また、クロック選択部３１は、多相の出力クロックＣＬＫの中から、ランダムに１つの出力クロックＣＬＫを選択しても良い。クロック選択部３１は、選択結果を信号としてフリップフロップ３２へ出力する。
【００４５】
フリップフロップ３２は、いわゆるＤ型フリップフロップであり得る。フリップフロップ３２は、クロック選択部３１からの信号と、変調制御回路２０の信号生成部２１からのエンド信号ＥＮＤとを受け取り、エンド信号ＥＮＤに従って、クロック選択部３１からの信号をラッチし、セレクタ３５へ出力する。
【００４６】
積算部３３は、ＰＬＬ回路１０の分周器１６からの帰還クロックＦＢＣＬＫと、変調制御回路２０の信号生成部２１からのスタート信号ＳＴＡＲＴ及びエンド信号ＥＮＤと、変調制御回路２０の制御部２３からの小数逓倍信号ＦＭとを受け取る。積算部３３は、帰還クロックＦＢＣＬＫに同期して動作し、スタート信号ＳＴＡＲＴを受け取ってから、エンド信号ＥＮＤを受け取るまでの期間、小数逓倍信号ＦＭが示す値を積算し、それから整数部分を減じることで小数化し、判定部３４に出力する。
【００４７】
判定部３４は、積算部３３から受け取った小数逓倍信号ＦＭが示す値の整数部分を減じ小数化した積算値に対し、所定の演算を行い、その結果が所定の判断基準を満たすか否かを判断する。判定部３４は、該判断結果に応じた指示をセレクタ３５に対して行う。なお、判定部３４が行う判断の基準については後述する。
【００４８】
セレクタ３５は、フリップフロップ３２からの信号と、ゼロ信号０と、判定部３４からの指示とを受け取る。セレクタ３５は、判定部３４が所定の要件を満たすと判断していた場合、フリップフロップ３２からの信号を選択してセレクタ１５へ出力する。これにより、セレクタ１５は、クロック選択部３１が選択した出力クロックＣＬＫを選択する。一方、セレクタ３５は、判定部３４が所定の要件を満たさないと判断していた場合、ゼロ信号０を選択してセレクタ１５へ出力する。これにより、セレクタ１５は、従前選択していた出力クロックＣＬＫを継続して選択する。
【００４９】
図３は、本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。より具体的には、同図は、制御部２３による設定信号ＳＥＴの受け取りに基づく出力クロックＣＬＫの周波数変調の一例を示している。
【００５０】
同図に示すように、制御部２３は、スタート信号ＳＴＡＲＴを受け取って以降、エンド信号ＥＮＤを受け取るまでの間、内部クロックＩＣＬＫを生成し、更にスタート信号ＳＴＡＲＴ及び内部クロックＩＣＬＫより記憶部用クロックＳＣＬＫを生成する。制御部２３は、記憶部用クロックＳＣＬＫに同期させて、１回の周波数変調を行うために必要な情報を記憶部２２から順次読み出し、設定信号ＳＥＴとして受け取る。制御部２３が設定信号ＳＥＴとして受け取る信号は、例えば、図示するように、設定信号ＳＥＴ＿Ｆ１、ＳＥＴ＿Ｆ２、ＳＥＴ＿Ｆ３、ＳＥＴ＿Ｆ５、ＳＥＴ＿ＳＴＡＹである。なお、各設定信号ＳＥＴは、クロック生成回路１をレーザプリンタ用ＬＳＩにおけるクロック源として使用する場合、ポリゴンミラーやｆθレンズ等の歪み、その他製造誤差等を補正することを目的として定められた値となる。
【００５１】
制御部２３は、受け取った各設定信号ＳＥＴに基づき、図１に示す整数逓倍信号ＩＭ及び小数逓倍信号ＦＭを生成してＳＤＭ２４へ出力する。その後、ＳＤＭ２４で処理を行い分周器１６の分周比が設定されることで、発振周波数制御部１４から出力される出力クロックＣＬＫが変調される。すなわち、出力クロックＣＬＫの周波数は、図示するように、制御部２３が設定信号ＳＥＴ＿Ｆ１を受け取ることで、初期値であるＦ０からＦ１へ変調される。同様に、出力クロックＣＬＫの周波数は、制御部２３が受け取る設定信号ＳＥＴに応じて変調される。また、制御部２３が設定信号ＳＥＴ＿ＳＴＡＹを受け取った場合、出力クロックＣＬＫの周波数はそのまま維持される。
【００５２】
図４は、本発明の一実施形態に係るクロック生成回路のＳＤＭを説明するためのブロックダイアグラムである。同図に示すようにＳＤＭ２４は、例えば、加算部２４１と、加算部２４２と、遅延部２４３と、量子化部２４４と、加算部２４５とを含む。なお、以下では説明のため、加算部２４１からの出力を出力Ａとし、加算部２４２からの出力を出力Ｂとし、遅延部２４３からの出力を出力Ｃとし、量子化部２４４からの出力を出力Ｄとし、加算部２４５からの出力を出力Ｅとする。
【００５３】
加算部２４１は、制御部２３から受け取った小数逓倍信号ＦＭが示す値から、量子化部２４４から受け取った出力Ｄの値を減じて求めた値を、出力Ａとして加算部２４２へ出力する。
【００５４】
加算部２４２は、加算部２４１から受け取った出力Ａの値と、遅延部２４３から受け取った出力Ｃの値とを加算して求めた値を、出力Ｂとして遅延部２４３へ出力する。
【００５５】
遅延部２４３は、加算部２４２から受け取った出力Ｂを、帰還クロックＦＢＣＬＫの１クロック分遅延させ、出力Ｃとして加算部２４２及び量子化部２４４へ出力する。
【００５６】
量子化部２４４は、遅延部２４３から受け取った出力Ｃの値が１以上である場合、加算部２４１及び加算部２４５へ出力する出力Ｄの値を１とする。一方、量子化部２４４は、遅延部２４３から受け取った出力Ｃの値が１未満である場合、加算部２４１及び加算部２４５へ出力する出力Ｄの値を０とする。
【００５７】
加算部２４５は、制御部２３から受け取った整数逓倍信号ＩＭが示す値と、量子化部２４４から受け取った出力Ｄの値とを加算して求めた値を、出力Ｅとして分周器１６へ出力する。なお、出力Ｅの値は、分周器１６にて行われる出力クロックＣＬＫの分周比となる。
【００５８】
図５は、本発明の一実施形態に係るクロック生成回路のＳＤＭの動作を説明するためのテーブルである。同図においては、クロック生成回路１で行う基準クロックＲＥＦＣＬＫの逓倍数が８．２倍とされた状態を示しており、そのため、整数逓倍信号ＩＭの値が８となっており、小数逓倍信号ＦＭの値が０．２となっている。また、ＳＤＭ２４は、所定の状態からスタートする。具体的には、出力Ａの開始値は０．２であり、出力Ｂの開始値を０．４であり、出力Ｃの開始値は０．２であり、出力Ｄの開始値は０であり、出力Ｅの開始値は８である。
【００５９】
同図に示すように、帰還クロックＦＢＣＬＫの１クロック目から３クロック目の期間においては、出力Ｅの値は８となっている。そのため、この期間において、分周器１６の分周比は８に設定された状態となる。
【００６０】
また、帰還クロックＦＢＣＬＫの４クロック目においては、出力Ｄの値が１となることに基づき出力Ｅの値は９となっている。そのため、帰還クロックＦＢＣＬＫの４クロック目において、分周器１６の分周比は９に設定された状態となる。そして、帰還クロックＦＢＣＬＫの５クロック目において、出力Ｅの値は８に戻り、分周器１６の分周比も８に設定された状態に戻る。
【００６１】
以降についても、同様の周期で出力Ｅの値は８又は９に設定される。すなわち、出力Ｅは、帰還クロックＦＢＣＬＫの５クロック分の期間を１周期として、その中で４クロック分の期間において８となり、１クロック分の期間において９になる。その結果、出力Ｅの値の１周期内の平均値が８．２となるので、クロック生成回路１では、基準クロックＲＥＦＣＬＫの８．２倍の逓倍が実現される。
【００６２】
図６は、本発明の一実施形態に係るクロック生成回路のＳＤＭの出力と、出力クロックＣＬＫとの関係を示す図である。同図において、縦軸は、出力クロックＣＬＫの周波数、横軸は帰還クロックＦＢＣＬＫのクロック数を示している。同図では、ＳＤＭ２４から分周器１６へ出力される出力Ｅの値が、図５に示すように変化することを仮定している。
【００６３】
同図に示すように、出力クロックＣＬＫの周波数は、ＳＤＭ２４から分周器１６へ出力される出力Ｅの値が、８から９に切り替わるタイミング、及び９から８に切り替わることで、設定周波数から一定期間大きく外れる。その結果、出力クロックＣＬＫの周波数の変動幅ΔＦは局所的に大きくなってしまう。なお、出力Ｅの値が８で一定の期間であっても、出力クロックＣＬＫの周波数は設定周波数に対して若干変動するが、これは不可避的に生じるものである。
【００６４】
ここで、上述のように、出力クロックＣＬＫの周波数が設定周波数から局所的に大きく外れた場合、出力クロックＣＬＫのジッタ成分は大きくなる。例えば、クロック生成回路１をレーザプリンタ用ＬＳＩにおけるクロック源として使用する場合、上述したジッタ成分の増加は、印刷された画像に局所的な歪みとして現れる。
【００６５】
そして、レーザプリンタでは、印刷する画像の１ライン毎に半導体レーザがスキャンする構成を有しているので、上述したジッタ成分の局所的な増加が、各スキャンで同じタイミングで生じた場合、印刷した画像の副走査線方向に連続的な歪みとして現れてしまう。
【００６６】
本発明では、この対策として、クロック生成回路１では、図１に示す判定部３４における判断結果に基づき、セレクタ１５が選択する出力クロックＣＬＫを変更する。
【００６７】
具体的には、判定部３４は、まず、積算部３３で求めた小数逓倍信号ＦＭが示す値の整数部分を減じ小数値化した積算値が、０か否かを判断基準とした判断を行う。そして、判定部３４は、積算部３３で求めた小数逓倍信号ＦＭが示す値の整数部分を減じ小数値化した積算値が、０であると判断した場合、セレクタ３５に、フリップフロップ３２からの信号を選択させる。これにより、セレクタ３５はクロック選択部３１による選択結果をセレクタ１５へ出力するので、セレクタ１５は選択する出力クロックＣＬＫを、クロック選択部３１が選択した位相の出力クロックＣＬＫへ変更する。
【００６８】
ここで、上述の小数逓倍信号ＦＭが示す値の整数部分を減じ小数値化した積算値とは、積算部３３が、スタート信号ＳＴＡＲＴを受け取ってから、エンド信号ＥＮＤを受け取るまでの期間、小数逓倍信号ＦＭが示す値を積算し、それの整数部分を減ずることで小数化した値である。例えば、図５に動作例を示すＳＤＭ２４を採用し小数逓倍信号が、０．２の場合、小数逓倍信号ＦＭが示す値の整数部分を減じ小数値化した積算値は、積算部３３が帰還クロックＦＢＣＬＫの１クロック目から５クロック目までの小数逓倍信号ＦＭを積算した際、小数逓倍信号ＦＭが示す値の積算値が１となるので、それより整数部分を減じることで０となる。
【００６９】
小数逓倍信号ＦＭが取り得る値の総数は、採用するＳＤＭ２４の演算数により定まる。例えば、図５に動作例を示すＳＤＭ２４を採用した場合、小数逓倍信号ＦＭの値として、０，０．２，・・・・，０．６，及び０．８を取り得るため、小数逓倍信号ＦＭが取り得る値の総数は５となる。同様に、演算数が１６ビットのＳＤＭ２４を採用した場合、小数逓倍信号ＦＭが取り得る値の総数は２１６となる。
【００７０】
以上のように定義がなされることで、積算部３３で求めた小数逓倍信号ＦＭが示す値の積算値が、整数値または０となることは、ＳＤＭ２４の出力Ｃが開始値に戻ったことを意味する。例えば、図５に動作例を示すＳＤＭ２４において、判定部３４が小数逓倍信号ＦＭを積算する期間が帰還クロックＦＢＣＬＫの１クロック目から５クロック目までの場合、積算部３３で求めた小数逓倍信号ＦＭが示す値の積算値は、整数部分を減ずると０となる。そして、この場合のＳＤＭ２４の出力Ｃの値は、開始値である０．２に戻っている。
【００７１】
このように、ＳＤＭ２４の出力Ｃの値が開始値に戻ると、同じタイミングで出力Ｅの値が変化する。例えば、図５に動作例を示すＳＤＭ２４において、１クロック目からスタートして４クロック後に出力Ｅの値が９に変化しているが、出力Ｃの開始値が１クロック目と同じである６クロック目からスタートした場合も、同じく４クロック後に出力Ｅの値が９に変化している。したがって、このままでは、ジッタ成分の増加が同じタイミングで発生し、レーザプリンタのクロック源とした際に、印刷した画像の副走査線方向に連続的な歪みが現れてしまう。
【００７２】
そこで、上述のように、クロック生成回路１では、積算部３３で求めた小数逓倍信号ＦＭが示す値の積算値が、整数部分を減ずると０となることで、判定部３４が、ＳＤＭ２４の出力Ｃの値が開始値に戻ったと判断し、セレクタ１５が選択する出力クロックＣＬＫを、クロック選択部３１が選択した出力クロックＣＬＫへ変更させる。これにより、クロック生成回路１では、基準クロックＲＥＦＣＬＫと、従前と異なる位相の出力クロックＣＬＫを分周器１６で分周した帰還クロックＦＢＣＬＫとに基づく出力クロックＣＬＫを生成するので、ＳＤＭ２４のＣ値が開始値に戻った状態であっても、ジッタ成分の増加が異なるタイミングで生じる。そのため、クロック生成回路１は、レーザプリンタのクロック源とした際に、印刷した画像の副走査線方向に連続的な歪みが現れることを防止できる。
【００７３】
図７Ａは、本発明の一実施形態に係るクロック生成回路の出力クロックＣＬＫの一例を示す波形図である。また、図７Ｂは、比較のために示す従来技術に係るクロック生成回路の出力クロックの一例を示す波形図である。なお、これらの図では、クロック生成回路をレーザプリンタ用ＬＳＩにおけるクロック源として使用した場合を想定しており、また、半導体レーザによる印刷する画像の１ラインのスキャンが３回連続して行われるとしている。また、出力クロックＣＬＫは８相としている。さらに、ＳＴＡＲＴの時点より半導体レーザによる印刷する画像の１ライン目のスキャンが開始され、ＥＮＤの時点で該半導体レーザによる該印刷する画像の１ライン目のスキャンが終了するとし、その後、次のラインのスキャンが開始されるまではブランキング期間となるとしている。また、１ライン目においては、分周器１６で分周する出力クロックＣＬＫは第１の位相のクロックであるとしている。
【００７４】
図７Ａに示すように、クロック生成回路１では、１ライン目のスキャンの終了時において、判定部３４が積算部３３より受け取った小数逓倍信号ＦＭが示す値の整数部分を減じた積算結果が、０となる場合、クロック選択部３１が選択している出力クロックＣＬＫを分周器１６で分周するように変更される。例えば、クロック選択部３１が、第４の位相の出力クロックを選択している場合、分周器１６は、第４の位相の出力クロックＣＬＫを分周するようになる。
【００７５】
クロック生成回路１では、分周器１６で分周する出力クロックＣＬＫの切り替えを行う場合、ブランキング期間に行うので、２ライン目のスキャンが開始されるまでに、出力クロックＣＬＫが安定化される。したがって、２ライン目のスキャンは、第４の位相の出力クロックＣＬＫの立ち上がりからスタートする。以上に基づき、クロック生成回路１では、レーザプリンタで印刷された画像に対し、分周器１６で分周する出力クロックＣＬＫの切り替えの影響が及ぶことを防止できる。
【００７６】
クロック生成回路１では、２ライン目のスキャン終了時においても、判定部３４が積算部３３より受け取った小数逓倍信号ＦＭが示す値の整数部分を減じた積算結果が、０となる場合、クロック選択部３１が選択している出力クロックＣＬＫを分周器１６で分周するように変更される。例えば、クロック選択部３１が、第６の位相の出力クロックを選択している場合、分周器１６は、第６の位相の出力クロックＣＬＫを分周するようになる。これにより、クロック生成回路１では、印刷した画像の副走査線方向に連続的な歪みがあらわれることを防止できる。
【００７７】
一方、図７Ｂに示すように、従来技術にかかるクロック生成回路は、特に設定を変更しない場合、２ライン目のスキャンにおいても、同じ第１の位相のクロックに同期してスキャンを開始する。ここで、ＳＤＭ２４の出力Ｃの値が、１ライン目のスキャン開始時と２ライン目のスキャン開始時とで同じ場合、当該ＳＤＭ２４の出力Ｅの値が変化するタイミングが同じとなり、印刷した画像の副走査線方向に連続的な歪みがあらわれる。
【００７８】
図８は、本発明の一実施の形態に係るクロック生成方法を説明するフローチャートである。かかるクロック生成方法は、クロック生成回路１において実行される処理である。
【００７９】
同図に示すように、セレクタ１５は、多相の出力クロックＣＬＫから一の出力クロックＣＬＫを選択する（Ｓ８０１）。セレクタ１５は、例えば、多相の出力クロックＣＬＫのなかから、第1の位相の出力クロックＣＬＫを選択してよい。セレクタ１５が選択した出力クロックＣＬＫは、帰還クロックＦＢＣＬＫを生成するために、分周器１６において分周される。続いて、発振周波数制御部１４は、ループフィルタ１３の出力電圧に応じた周波数で出力クロックＣＬＫの生成及び出力を開始する（Ｓ８０２）。
【００８０】
続いて、制御部２３は、信号生成部２１より、スタート信号ＳＴＡＲＴを受け取っているか否かを判断する（Ｓ８０３）。制御部２３がスタート信号ＳＴＡＲＴを受け取っている場合（Ｓ８０３でＹｅｓ）、該制御部２３は、記憶部２２から受け取った設定信号ＳＥＴ信号に基づき、整数逓倍信号ＩＭ及び小数逓倍信号ＦＭを作成する（Ｓ８０４）。一方、制御部２３がスタート信号ＳＴＡＲＴを受け取っていない場合（Ｓ８０３でＮｏ）、該制御部２３はその状態で待機する。
【００８１】
続いて、クロック生成回路１では２つの処理が並列又は並行して行われる。まず、１つ目として、ＳＤＭ２４は、整数逓倍信号ＩＭ及び小数逓倍信号ＦＭを制御部２３より受け取り、それらに基づき、分周器１６で行うことが必要な分周比を決定し、該分周器１６へ出力する（Ｓ８０５）。これにより、発振周波数制御部１４が出力する出力クロックＣＬＫは、設定信号ＳＥＴに応じて周波数変調がなされたものとなる。次に、２つ目として、積算部３３は、制御部２３から受け取った小数逓倍信号ＦＭが示す値を積算する（Ｓ８０６）。
【００８２】
Ｓ８０５及びＳ８０６の処理後、制御部２３は、信号生成部２１より、エンド信号ＥＮＤを受け取っているか否かを判断する（Ｓ８０７）。制御部２３がエンド信号ＥＮＤを受け取っていない場合（Ｓ８０７でＮｏ）、該制御部２３は、Ｓ８０４に戻り処理を続ける。一方、制御部２３がエンド信号ＥＮＤを受け取っている場合（Ｓ８０７でＹｅｓ）、積算部３３は、小数逓倍信号ＦＭが示す値の整数部を減じた積算結果を判定部３４へ出力する（Ｓ８０８）。
【００８３】
続いて、判定部３４は、積算部３３より受け取った小数逓倍信号ＦＭが示す値の整数部を減じた積算結果が、０か否かを判断する（Ｓ８０９）。判定部３４が０と判断した場合（Ｓ８０９でＹｅｓ）、該判定部３４は、セレクタ３５を介してセレクタ１５に対し、クロック選択部３１により選択された出力クロックＣＬＫを選択させることで、分周器１６にて分周する出力クロックＣＬＫを変更させる（Ｓ８１０）。その後、クロック生成回路１では、Ｓ８０３に戻り処理を続ける。なお、判定部３４が０でないと判断した場合（Ｓ８０９でＮｏ）、クロック生成回路１では、そのままＳ８０３に戻り処理を続ける。
【００８４】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００８５】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００８６】
また、クロック生成回路１では、図８のＳ８０９において、積算部３３より受け取った小数逓倍信号ＦＭが示す値の整数部を減じた積算結果が、０の場合、それ以降は、小数逓倍信号ＦＭの積算を行わず、エンド信号ＥＮＤを受け取るごとに、分周器１６にて分周する出力クロックＣＬＫを、クロック選択部３１により選択された出力クロックＣＬＫに変更させるように構成してもよい。
【００８７】
また、クロック生成回路１では、図８のＳ８０９において、積算部３３より受け取った小数逓倍信号ＦＭが示す値の整数部を減じた積算結果が、０でない場合、その後の小数逓倍信号ＦＭの積算を行わず、分周器１６にて分周する出力クロックＣＬＫを変更しないようにしてもよい。
【００８８】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【００８９】
本発明は、クロック生成回路を備える電子デバイスの分野に広く利用することができる。
【符号の説明】
【００９０】
１…クロック生成回路
１０…ＰＬＬ回路
１１…位相検出回路
１２…チャージポンプ
１３…ループフィルタ
１４…発振周波数制御部
１５…セレクタ
１６…分周器
２０…変調制御回路
２１…信号生成部
２２…記憶部
２３…制御部
２４…ＳＤＭ
２４１…加算部
２４２…加算部
２４３…遅延部
２４４…量子化部
２４５…加算部
３０…クロック選択回路
３１…クロック選択部
３２…フリップフロップ
３３…積算部
３４…：判定部
３５…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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