(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】配線Ｍ１上に形成され、開口部ＯＡ１を有する保護膜ＰＲＯ１と、開口部ＯＡ１内に形成されためっき膜ＯＰＭ１とを有するように半導体装置を構成する。そして、開口部ＯＡ１の側面には、スリットＳＬが設けられ、このスリットＳＬ内にもめっき膜ＯＰＭ１が配置されている。このように、開口部ＯＡ１の側面に、スリットＳＬを設け、その内部にもめっき膜ＯＰＭ１を成長させることにより、以降のめっき膜の形成時において、めっき液の侵入経路が長くなる。このため、配線（パッド領域ＰＤ）Ｍ１に腐食部が生じにくくなる。また、腐食部が生じた場合でも、スリットＳＬの部分が、配線（パッド領域ＰＤ）Ｍ１より先に犠牲となって腐食するため、配線（パッド領域ＰＤ）Ｍ１まで腐食部が進行することを抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１配線と、
前記第１配線上に形成され、第１開口部を有する第２絶縁膜と、
前記第１開口部内に形成されためっき膜と、
前記第１開口部の側面に形成されたスリットと、
を有し、
前記第１開口部の底面は、前記第１配線の一部であるパッド領域であり、
前記めっき膜は、前記スリット内にも形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１配線は、Ａｌ（アルミニウム）を含有し、
前記めっき膜は、Ｎｉ（ニッケル）、Ａｕ（金）およびＰｄ（パラジウム）から選択される金属を含有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１配線は、Ａｌ（アルミニウム）を含有し、
前記めっき膜は、Ｎｉ（ニッケル）を含有する第１めっき膜と、前記第１めっき膜上に形成され、Ａｕ（金）を含有する第２めっき膜とを有する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１めっき膜と、前記第２めっき膜との間に、Ｐｄ（パラジウム）を含有する第３めっき膜を有する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記めっき膜上に形成された、ボンディングワイヤまたは金属フレームを有する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２絶縁膜上に形成され、前記第１開口部上に第２開口部を有する第３絶縁膜を有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜は、窒化シリコン膜、酸窒化シリコン膜および酸化シリコン膜から選択される膜である、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第３絶縁膜は、ポリイミド膜である、半導体装置。
【請求項９】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１配線と、
前記第１配線上に形成され、第１開口部を有する積層絶縁膜と、
前記第１開口部内に形成されためっき膜と、
前記第１開口部の側面に形成されたスリットと、
を有し、
前記第１開口部の底面は、前記第１配線の一部であるパッド領域であり、
前記積層絶縁膜は、前記第１配線上に形成された第１膜と、前記第１膜上に形成された第２膜とを有し、
前記スリットは、前記第１膜と前記第２膜との境界部に形成され、
前記めっき膜は、前記スリット内にも形成されている、半導体装置。
【請求項１０】
（ａ）半導体基板の上方に、第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に、第１配線を形成する工程、
（ｃ）前記第１配線上に第２絶縁膜を形成する工程、
（ｄ）前記第１配線上の前記第２絶縁膜を除去することにより、前記第１配線の一部であるパッド領域を露出する第１開口部を形成する工程、
（ｅ）前記（ｄ）工程の後に、前記パッド領域上に、めっき膜を形成する工程、
を有し、
前記（ｄ）工程において、前記第１開口部の側面にスリットが形成され、
前記（ｅ）工程において、前記スリット内に、前記めっき膜が形成される、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程は、ドライエッチングにより、前記第２絶縁膜を除去する工程である、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程の前記ドライエッチングは、前記パッド領域が露出した後において行われるオーバーエッチングを含む、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記第１配線は、Ａｌ（アルミニウム）を含有し、
前記めっき膜は、Ｎｉ（ニッケル）、Ａｕ（金）およびＰｄ（パラジウム）から選択される金属を含有する、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記第１配線は、Ａｌ（アルミニウム）を含有し、
前記（ｅ）工程は、前記パッド領域上に、Ｎｉ（ニッケル）を含有する第１めっき膜を形成し、前記第１めっき膜上に、Ａｕ（金）を含有する第２めっき膜を形成する工程である、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記第１配線は、Ａｌ（アルミニウム）を含有し、
前記（ｅ）工程は、前記パッド領域上に、Ｎｉ（ニッケル）を含有する第１めっき膜を形成し、前記第１めっき膜上に、Ｐｄ（パラジウム）を含有する第２めっき膜を形成し、前記第２めっき膜上に、Ａｕ（金）を含有する第３めっき膜を形成する工程である、半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、
（ｆ）前記めっき膜上に、ボンディングワイヤまたは金属フレームを形成する工程を有する、半導体装置の製造方法。
【請求項１７】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｅ）工程との間に、
（ｇ）前記第２絶縁膜上に、第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜に第２開口部を形成する工程、を有し、
前記（ｈ）工程の前記第２開口部は、前記第１開口部上に形成される、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化シリコン膜、酸窒化シリコン膜および酸化シリコン膜から選択される膜であり、前記第３絶縁膜は、ポリイミド膜である、半導体装置の製造方法。
【請求項１９】
（ａ）半導体基板の上方に、第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に、第１配線を形成する工程、
（ｃ）前記第１配線上に第２絶縁膜と第３絶縁膜の積層膜を形成する工程、
（ｄ）前記第１配線上の前記積層膜を除去することにより、前記第１配線の一部であるパッド領域を露出する第１開口部を形成する工程、
（ｅ）前記（ｄ）工程の後に、前記パッド領域上に、めっき膜を形成する工程、
を有し、
前記（ｄ）工程において、前記第１開口部の側面であって、前記第２絶縁膜と前記第３絶縁膜の境界部にスリットが形成され、
前記（ｅ）工程において、前記スリット内に、前記めっき膜が形成される、半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化シリコン膜であり、前記第３絶縁膜は、酸窒化シリコン膜であり、
前記（ｄ）工程は、（ｄ１）ドライエッチングにより、前記第３絶縁膜を除去する工程を含み、
前記（ｄ１）工程は、前記第２絶縁膜が露出した後において行われるオーバーエッチングを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、パッド領域上にめっき膜を有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴなどの半導体素子や配線を有する半導体装置は、半導体基板上に、酸化シリコン膜や窒化シリコン膜などの絶縁膜、半導体膜および導電性膜を積層することにより形成される。このような半導体素子は、配線を介してパッド領域と電気的に接続される。このパッド領域は、ワイヤやクリップ接合などを介して外部端子と接続される。
【０００３】
例えば、特開２００３−３３８５１６号公報（特許文献１）には、アルミニウム電極上にバンプ下地金属膜が形成された半導体装置が開示されている。このバンプ下地金属膜は、第１のめっき膜と、第１のめっき膜上に形成された第２のめっき膜とを有している。そして、第１のめっき膜と第２のめっき膜は、有機絶縁膜の開口部に形成され、第１のめっき膜は、その膜厚が、有機絶縁膜の膜厚よりも大きく、第１のめっき膜の周縁部が有機絶縁膜の上に重なるように形成されている。
【０００４】
また、特開２０１１−２０４８８６号公報（特許文献２）には、電極パッドとリードフレームとの接続を半田材を介して銅クリップによって接続する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３３８５１６号公報
【特許文献２】特開２０１１−２０４８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、パッド領域上にめっき膜（ＯＰＭ電極）を有する半導体装置の研究開発に従事しており、その特性向上についてについて、鋭意検討している。その過程において、めっき膜と、パッド領域との界面の剥がれの問題が判明し、パッド領域とめっき膜（ＯＰＭ電極）の近傍の構成について更なる改善の余地があることが分かった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
【０００９】
本願において開示される代表的な実施の形態に示される半導体装置は、配線上に形成され、開口部を有する絶縁膜と、開口部内に形成されためっき膜とを有する。そして、開口部の側面には、スリットが設けられ、このスリット内にもめっき膜が配置されている。
【００１０】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、配線上の絶縁膜に、配線の表面の一部を露出する開口部を形成する工程と、開口部内にめっき膜を形成する工程と、を有する。そして、開口部は、側壁にスリットを有し、めっき膜はスリット内にも形成される。
【発明の効果】
【００１１】
また、本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】比較例の半導体装置の構成を示す断面図である。
【図３】めっき液の侵入経路およびめっき膜や配線の腐食部を模式的に示す断面図である。
【図４】半導体素子の一例であるパワーＭＯＳＦＥＴの断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態２の半導体装置の構成を示す断面図である。
【図１４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態２の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】実施の形態２の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１７】実施の形態２の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１８】実施の形態２の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】実施の形態２の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】実施の形態２の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２４】実施の形態３の応用例１の半導体装置の構成を示す断面図である。
【図２５】実施の形態３の応用例１の半導体装置の構成を示す断面図である。
【図２６】実施の形態３の応用例２の半導体装置の構成を示す断面図である。
【図２７】実施の形態３の応用例３の半導体装置の構成を示す断面図である。
【図２８】実施の形態３の応用例４の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１８】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【００２０】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、半導体基板Ｓと、半導体基板Ｓ上に形成された層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１上に形成された配線Ｍ１とを有する。半導体基板Ｓの主表面には、半導体素子が形成されているが、図１においてはその表示が省略されている。例えば、配線Ｍ１は、プラグＰ１を介して半導体素子と電気的に接続される。
【００２１】
配線Ｍ１上には、絶縁膜よりなる保護膜ＰＲＯ１、ＰＲＯ２が形成されている。この保護膜ＰＲＯ１には、開口部ＯＡ１が設けられ、開口部ＯＡ１の底部から配線Ｍ１の一部が露出している。この配線Ｍ１の露出部をパッド領域ＰＤという。また、この保護膜ＰＲＯ２には、開口部ＯＡ２が設けられ、この開口部ＯＡ２は、開口部ＯＡ１上に配置され、開口部ＯＡ１より一回り大きい。
【００２２】
配線Ｍ１は、例えば、アルミニウム膜（Ａｌ膜）よりなる。別の言い方をすれば、配線Ｍ１は、アルミニウムを含有する。ここで言うＡｌ膜は、純Ａｌ膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）である。よって、例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜なども含むものである。また、この膜におけるＡｌの組成比は５０原子％より大きいことが望ましい。
【００２３】
保護膜ＰＲＯ１は、例えば、酸窒化シリコン膜よりなる。保護膜（カバー膜）ＰＲＯ１として、酸窒化シリコン膜の他、酸化シリコン膜や窒化シリコン膜を用いてもよい。また、保護膜ＰＲＯ２は、例えば、ポリイミド膜よりなる。
【００２４】
開口部ＯＡ１の底面となるパッド領域ＰＤ上には、めっき膜ＯＰＭ１が形成されている。また、めっき膜ＯＰＭ１上には、めっき膜ＯＰＭ２が形成されている。めっき膜ＯＰＭ１は、例えば、Ｎｉ（ニッケル）膜よりなる。このＮｉ膜は、パッド領域ＰＤ上に無電解めっきにより形成される。めっき膜ＯＰＭ２は、例えば、Ａｕ（金）膜よりなる。このＡｕ膜は、めっき膜ＯＰＭ１上に無電解めっきにより形成される。めっき膜ＯＰＭ１、ＯＰＭ２は、パッド領域ＰＤを覆う金属膜であることから“オーバーパッドメタル”や“オーバーパッドメタル電極（ＯＰＭ電極）”と呼ばれることがある。
【００２５】
めっき膜ＯＰＭ１は、例えば、後述するボンディングワイヤ（導電性ワイヤ）がパッド領域ＰＤと直接接触することにより生じる不所望な金属化合物の生成を抑制するために形成される。また、めっき膜ＯＰＭ２は、例えば、後述するボンディングワイヤ（導電性ワイヤ）とめっき膜ＯＰＭ１との密着性を高めるために形成される。
【００２６】
ここで、本実施の形態においては、開口部ＯＡ１の側面に、スリット（サイドスリット、窪み、リセス）ＳＬが設けられている。図１においては、スリットＳＬは、開口部ＯＡ１の側面の底部に形成されている。このスリットＳＬは、側面が、開口部ＯＡ１の外側へ後退した部分であるとも言える。ここでは、スリットＳＬは、テーパー形状となっている。また、別の見方をすれば、開口部ＯＡ１は、その上部の開口領域より底部の開口領域が大きい。図１においては、底部の開口領域は、上部の開口領域より一回り大きくなっている。そして、めっき膜ＯＰＭ１は、スリットＳＬ内にも形成されている。
【００２７】
このように、開口部ＯＡ１の側面に、スリットＳＬを設け、その内部にもめっき膜ＯＰＭ１を形成することにより、めっき膜ＯＰＭ１と配線Ｍ１との電気的接続を良好にすることができる。
【００２８】
図２は、比較例の半導体装置の構成を示す断面図である。図２の比較例においては、スリットＳＬを設けず、ストレート状の開口部ＯＡ１が設けられている。めっき法を用いてめっき膜ＯＰＭ１、ＯＰＭ２を形成する場合、めっき膜ＯＰＭ１と保護膜ＰＲＯ１との間に、めっき液が侵入し得る。特に、パッド領域ＰＤ上に複数のめっき膜（ＯＰＭ１、ＯＰＭ２）を形成する場合、めっき膜ＯＰＭ１と保護膜ＰＲＯ１との間に、例えば、めっき膜ＯＰＭ２用のめっき液が侵入し得る。このようなめっき液の侵入は、下層のめっき膜や配線を構成する金属（ここでは、ＮｉやＡｌ）の腐食の要因となる。特に、Ａｌは、めっき液や後述の洗浄液により腐食しやすい。図２中、ＭＣで示す部分は、めっき液の侵入経路およびめっき膜ＯＰＭ１や配線Ｍ１の腐食部を示す。
【００２９】
このように、配線（Ａｌ膜）Ｍ１に、腐食部ＭＣが生じた場合、めっき膜ＯＰＭ１と配線（パッド領域ＰＤ）Ｍ１との間の接続不良が生じる。また、めっき膜ＯＰＭ１と配線Ｍ１との密着性が低下し、剥離しやすくなる。
【００３０】
これに対し、本実施の形態によれば、開口部ＯＡ１の側面に、スリットＳＬを設けたので、めっき液の侵入経路が長くなる（図３参照）。このため、配線（パッド領域ＰＤ）Ｍ１に腐食部ＭＣが生じにくくなる。また、図３に示すように、腐食部ＭＣが生じた場合でも、スリットＳＬの部分が、配線（パッド領域ＰＤ）Ｍ１より先に犠牲となって腐食するため、配線（パッド領域ＰＤ）Ｍ１まで腐食部ＭＣが進行することを抑制することができる。また、スリットＳＬの部分に埋め込まれためっき膜ＯＰＭ１により、めっき膜ＯＰＭ１と配線Ｍ１との剥離を抑制することができる。図３は、めっき液の侵入経路およびめっき膜や配線の腐食部を模式的に示す断面図である。
【００３１】
上記腐食部ＭＣは、めっき液の侵入のみならず、洗浄液の侵入によっても生じ得る。特に、めっき工程の前後には、純水などによる洗浄処理が行われるため、洗浄液の侵入による腐食が生じやすい。このような洗浄液の侵入に対しても、本実施の形態によれば、腐食部ＭＣの進行を抑制することができる。
【００３２】
次いで、半導体基板Ｓの主表面に形成される半導体素子について説明する。半導体基板Ｓの主表面に形成される半導体素子に制限はないが、半導体素子として、例えば、パワーＭＯＳＦＥＴを例示することができる。図４は、半導体素子の一例であるパワーＭＯＳＦＥＴの断面図である。図４に示すパワーＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）は、トレンチゲート型の縦型のＭＯＳＦＥＴである。このＭＯＳＦＥＴは、ｎチャネル型のＭＯＳＦＥＴである。
【００３３】
図４に示すパワーＭＯＳＦＥＴは、バッファ層ＢＵＦおよびその上のドリフト層ＤＲＬを有する。このバッファ層ＢＵＦは、Ｎ＋型半導体層であり、ドリフト層ＤＲＬは、Ｎ型半導体層である。バッファ層ＢＵＦおよびドリフト層ＤＲＬは、例えば、半導体基板Ｓを構成する。
【００３４】
このドリフト層ＤＲＬの上部にＰ型半導体領域からなるＰ型ボディ領域ＰＢが形成されている。さらに、このＰ型ボディ領域ＰＢ上にＮ＋型半導体層からなるＮ型エミッタ領域ＮＥが形成されている。また、Ｐ型ボディ領域ＰＢの下には、Ｐ型半導体領域からなるＰ型カラムＰＣが形成されている。
【００３５】
また、Ｐ型ボディ領域ＰＢより深く、ドリフト層ＤＲＬに達するトレンチ（溝）が形成されている。そして、トレンチの内壁にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してトレンチの内部を埋め込むようにゲート電極ＧＥが形成されている。
【００３６】
そして、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成され、Ｎ型エミッタ領域ＮＥとＰ型ボディ領域ＰＢ上には、プラグＰ１を介して配線Ｍ１が形成されている。一方、バッファ層ＢＵＦの下面には、裏面電極ＥＬが形成されている。なお、図４に示す断面には、表示されていないが、ゲート電極ＧＥと電気的に接続される配線も形成される。
【００３７】
ここでは、例えば、配線Ｍ１が最上層配線となり、配線Ｍ１上には、図１を参照しながら説明した、保護膜ＰＲＯ１、ＰＲＯ２が形成され、配線Ｍ１の一部がパッド領域ＰＤとなる（図１参照）。
【００３８】
なお、本実施の形態では半導体素子としてトレンチゲート型の縦型のＭＯＳＦＥＴを例示したが、この他、ＩＧＢＴ（Insulated Gate Bipolar Transistor）や、ＦＲＤ（Fast Recovery Diode）などの半導体素子に用いることもできる。
【００３９】
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図１２は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００４０】
まず、半導体基板Ｓの主表面に、半導体素子を形成する。ここでは、半導体素子として、図４に示すパワーＭＯＳＦＥＴを形成する。パワーＭＯＳＦＥＴの形成工程に制限はないが、以下に、形成工程の一例を図４を参照しながら説明する。
【００４１】
まず、半導体基板Ｓとして、Ｎ型半導体層からなる支持基板と、支持基板の表面上に形成されたエピタキシャル層とを有する半導体基板Ｓを準備する。エピタキシャル層は、支持基板の表面上に形成されたＮ＋型半導体層からなるバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成されたＮ型半導体層からなるドリフト層ＤＲＬを有している。
【００４２】
次いで、ドリフト層ＤＲＬの露出面側に、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥおよびＰ型カラム領域ＰＣを形成する。これらの領域は、例えば、イオン注入法によって形成する。
【００４３】
次いで、半導体基板Ｓの上部を選択的にエッチングすることにより、ドリフト層ＤＲＬに達するトレンチを形成する。次いで、トレンチの内部を含む半導体基板Ｓ上に、ゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとして、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により形成する。次いで、ゲート絶縁膜ＧＯＸ上に、ゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＯＸ上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜のパターニングを行うことにより、ゲート電極ＧＥを形成する。
【００４４】
次いで、ゲート電極ＧＥ、Ｎ型エミッタ領域ＮＥおよびＰ型ボディ領域ＰＢ上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法により形成する。
【００４５】
次いで、Ｎ型エミッタ領域ＮＥおよびＰ型ボディ領域ＰＢ上の層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１および層間絶縁膜ＩＬ１上に、配線Ｍ１を形成する。例えば、配線Ｍ１として、Ａｌ膜をスパッタリング法によって形成する。Ａｌ膜の膜厚は、例えば、５μｍ程度である。Ａｌ膜に代えて、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕなどのＡｌ合金膜を用いてもよい。この後、Ａｌ膜をパターニングすることにより、配線Ｍ１を形成する。
【００４６】
次いで、図５に示すように、配線Ｍ１上に、保護膜ＰＲＯ１を形成する。例えば、配線Ｍ１上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯ１として、酸窒化シリコン膜をＣＶＤ法などにより０．９μｍ程度の膜厚で堆積する。
【００４７】
次いで、配線Ｍ１（Ａｌ膜）のパッド領域ＰＤ上の保護膜ＰＲＯ１を除去することにより、開口部ＯＡ１を形成する。例えば、図６に示すように、保護膜ＰＲＯ１上に、フォトレジスト膜ＰＲ１を形成し、露光・現像処理により、開口部ＯＡ１の形成領域のフォトレジスト膜ＰＲ１を除去する。次いで、図７に示すように、フォトレジスト膜ＰＲ１をマスクとして保護膜ＰＲＯ１をドライエッチングする。この際、配線Ｍ１（Ａｌ膜）が露出した後も、オーバーエッチングを行う。
【００４８】
ドライエッチング条件に制限はないが、例えば、マイクロ波パワー：８００〜１２００Ｗ、圧力：６０〜１００Ｐａ、温度：６０〜１００℃の雰囲気下において、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いたドライエッチングを行う。このドライエッチングは、半導体基板にバイアスが印加されていないため、等方的なエッチングとなる。別の言い方をすれば、エッチングとして、異方的な成分より等方的な成分の方が大きいエッチングとなる。このような、等方性のドライエッチングを行い、さらに、オーバーエッチングを行う。オーバーエッチング量は例えば８０％程度である。ここで、オーバーエッチング量８０％とは、例えば、配線Ｍ１（Ａｌ膜）のパッド領域ＰＤが露出するまでのエッチング時間の８０％の時間、余分にエッチングを行うことを意味する。
【００４９】
このドライエッチングにより、パッド領域ＰＤの配線Ｍ１（Ａｌ膜）が露出し、さらに、オーバーエッチングを行うことにより、アンダーカットが生じ、開口部ＯＡ１の側面の底部にスリットＳＬが形成される。スリットＳＬの長さ（例えば、紙面の左右方向の長さＬ）は、約１μｍ程度である。このスリットＳＬの長さについては、０．５μｍ以上２．０μｍ以下が好ましい。スリットＳＬの長さが短すぎ、０．５μｍ未満となると腐食部ＭＣの抑制効果が小さくなり、２．０μｍを超えると隣接する導電性パターン（他の配線やプラグ）のショートの問題が発生し得る。このスリットＳＬの長さは、オーバーエッチング量によって調整することができる。
【００５０】
なお、ここでは、配線Ｍ１（Ａｌ膜）のパッド領域ＰＤが露出するまでの通常エッチングと、その後のオーバーエッチングを同じ条件としたが、通常エッチングにおいては、例えば、半導体基板にバイアスを印加し、等方性より異方性の高いエッチングを行い、その後のオーバーエッチングにおいては、半導体基板のバイアスを解除し、異方性より等方性の高いエッチングを行ってもよい。
【００５１】
この後、フォトレジスト膜ＰＲ１をアッシング処理などにより除去する（図８）。次いで、保護膜ＰＲＯ１上に、保護膜ＰＲＯ２を形成する。保護膜ＰＲＯ２として、例えば、ポリイミド膜を形成する。例えば、図９に示すように、保護膜ＰＲＯ１上にポリイミド樹脂を塗布し、固化することにより感光性のポリイミド膜を形成する。次いで、図１０に示すように、露光・現像処理により、開口部ＯＡ２の形成領域のポリイミド膜を除去する。これにより、開口部ＯＡ１と重なるように、開口部ＯＡ１よりも一回り大きい開口部ＯＡ２を有する保護膜（ポリイミド膜）ＰＲＯ２を形成することができる。
【００５２】
次いで、図１１に示すように、開口部ＯＡ１内に、めっき膜ＯＰＭ１を形成する。めっき膜ＯＰＭ１として、例えば、Ｎｉ膜を無電解めっき法により形成する。
【００５３】
まず、開口部ＯＡ１の底面から露出している配線Ｍ１（Ａｌ膜）のパッド領域ＰＤの表面の自然酸化膜および有機物などを除去する。例えば、Ａｒプラズマ処理により、自然酸化膜や有機物を除去する。別途、脱脂処理を施してもよい。次いで、第１ジンケート処理を行う。即ち、パッド領域ＰＤにジンケート液を接触させ、Ａ１とＺｎの置換反応により、パッド領域ＰＤにＺｎ膜を形成する。次いで、希硝酸などを用いて、Ｚｎ膜を剥離する。次いで、第２ジンケート処理を行う。即ち、パッド領域ＰＤにジンケート液を接触させ、Ａ１とＺｎの置換反応により、パッド領域ＰＤにＺｎ膜を形成する。このように、ジンケート処理を２回繰り返すことによって、緻密で均一なＺｎ膜を形成することができる。次いで、Ｚｎ膜（図示せず）のＺｎを核として、めっき膜（Ｎｉ膜）を成長させる。
【００５４】
例えば、Ｚｎ膜（図示せず）が形成されたパッド領域ＰＤを、Ｎｉ用のめっき液と接触させることにより、めっき膜（Ｎｉ膜）ＯＰＭ１を形成する。具体的には、次亜燐酸系のめっき液を用い、８５℃程度のめっき液に半導体基板Ｓを浸漬することにより、めっき処理を行い、２．５μｍ程度の膜厚のめっき膜（Ｎｉ膜）ＯＰＭ１を形成する。このめっき膜（Ｎｉ膜）ＯＰＭ１は、パッド領域ＰＤ上に成長し、開口部ＯＡ１の側面の底部のスリットＳＬ内にも形成される。
【００５５】
次いで、図１２に示すように、めっき膜ＯＰＭ１上にめっき膜ＯＰＭ２を形成する。めっき膜ＯＰＭ２として、例えば、Ａｕ膜を無電解めっき法により形成する。パッド領域ＰＤ上のめっき膜（Ｎｉ膜）ＯＰＭ１を、Ａｕ用のめっき液と接触させることにより、めっき膜（Ａｕ膜）ＯＰＭ２を形成する。具体的には、シアン系のめっき液を用い、９０℃程度のめっき液に半導体基板Ｓを浸漬することにより、めっき処理を行い、０．０５μｍ程度の膜厚のめっき膜（Ａｕ膜）ＯＰＭ２を形成する。
【００５６】
上記処理工程において、随時、洗浄処理を行ってもよい。例えば、第１ジンケート処理の後、めっき膜ＯＰＭ１の形成後、めっき膜ＯＰＭ２の形成後などに、純水による洗浄を行う。
【００５７】
このように、本実施の形態によれば、開口部ＯＡ１の側面に、スリットＳＬを設け、その内部にもめっき膜（Ｎｉ膜）ＯＰＭ１を成長させたので、めっき膜（Ａｕ膜）ＯＰＭ２の形成時において、めっき液の侵入経路が長くなる。このため、配線（パッド領域ＰＤ）Ｍ１に腐食部ＭＣが生じにくくなる。また、腐食部ＭＣが生じた場合でも、スリットＳＬの部分が、配線（パッド領域ＰＤ）Ｍ１より先に犠牲となって腐食するため、配線（パッド領域ＰＤ）Ｍ１まで腐食部ＭＣが進行することを抑制することができる（図３参照）。また、スリットＳＬの部分に埋め込まれためっき膜ＯＰＭ１により、めっき膜ＯＰＭ１と配線Ｍ１との剥離を抑制することができる。また、めっき膜の形成工程の前後に、洗浄工程があっても、洗浄液の侵入経路が長くなる。このため、配線（パッド領域ＰＤ）Ｍ１に腐食部ＭＣが生じにくくなる。また、腐食部ＭＣが生じた場合でも、スリットＳＬの部分が、配線（パッド領域ＰＤ）Ｍ１より先に犠牲となって腐食するため、配線（パッド領域ＰＤ）Ｍ１まで腐食部ＭＣが進行することを抑制することができる。
【００５８】
この後、半導体基板Ｓの裏面側を研磨することにより、半導体基板Ｓを薄膜化し、さらに、半導体基板Ｓの裏面に金属膜などを堆積することにより、裏面電極ＥＬ（図４参照）を形成する。この後、半導体基板Ｓをダイシングして、各半導体チップに個片化する。
【００５９】
（実施の形態２）
実施の形態１においては、保護膜ＰＲＯ１を単層膜とし、開口部ＯＡ１の側壁の底部にスリットＳＬを設けたが、積層膜中に開口部ＯＡ１を設け、開口部ＯＡ１の側壁の中間部にスリットＳＬを設けてもよい。以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
【００６０】
［構造説明］
図１３は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、実施の形態１の場合と同様に、半導体基板Ｓと、半導体基板Ｓ上に形成された層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１上に形成された配線Ｍ１とを有する。半導体基板Ｓの主表面には、半導体素子が形成されているが、図１３においてはその表示が省略されている。例えば、配線Ｍ１は、プラグＰ１を介して半導体素子と電気的に接続される。
【００６１】
実施の形態１（図１）の場合との主な違いは、保護膜の積層構成およびスリットＳＬの形成位置であるため、これらの点について詳細に説明する。
【００６２】
図１３に示すように、本実施の形態においては、配線Ｍ１上に、絶縁膜よりなる保護膜ＰＲＯ１、ＰＲＯ２、ＰＲＯ３が形成されている。この保護膜ＰＲＯ１と保護膜ＰＲＯ２の積層膜（積層絶縁膜）には、開口部ＯＡ１が設けられ、開口部ＯＡ１の底部から配線Ｍ１の一部が露出している。この配線Ｍ１の露出部がパッド領域ＰＤとなる。また、この保護膜ＰＲＯ３には、開口部ＯＡ２が設けられ、この開口部ＯＡ２は、開口部ＯＡ１上に配置され、開口部ＯＡ１より一回り大きい。
【００６３】
配線Ｍ１は、実施の形態１の場合と同様に、例えば、Ａｌ膜よりなる。保護膜ＰＲＯ１は、例えば、窒化シリコン膜よりなり、保護膜ＰＲＯ１上の保護膜ＰＲＯ２は、例えば、酸窒化シリコン膜よりなる。ここでは、保護膜ＰＲＯ１と、保護膜ＰＲＯ２との組み合わせとして、窒化シリコン膜と酸窒化シリコン膜を用いたが、他の組み合わせでもよい。例えば、エッチング選択比が確保できる２種の絶縁膜の組み合わせであれば、他の組み合わせでもよい。例えば、保護膜ＰＲＯ１と、保護膜ＰＲＯ２との組み合わせとして、酸窒化シリコン膜と酸化シリコン膜の組み合わせでもよい。また、保護膜ＰＲＯ２上の保護膜ＰＲＯ３は、例えば、ポリイミド膜よりなる。
【００６４】
開口部ＯＡ１の底面となるパッド領域ＰＤ上には、実施の形態１の場合と同様に、めっき膜ＯＰＭ１（例えば、Ｎｉ膜）が形成されている。また、めっき膜ＯＰＭ１上には、実施の形態１の場合と同様に、めっき膜ＯＰＭ２（例えば、Ａｕ膜）が形成されている。
【００６５】
ここで、本実施の形態においては、開口部ＯＡ１の側面であって、保護膜ＰＲＯ１と保護膜ＰＲＯ２の境界部に、スリット（サイドスリット、窪み、リセス）ＳＬが設けられている。図１３においては、スリットＳＬは、開口部ＯＡ１の側面の中間部に形成されている。このスリットＳＬは、側面が、開口部ＯＡ１の外側へ後退した部分であるとも言える。そして、めっき膜ＯＰＭ１は、スリットＳＬ内にも形成されている。
【００６６】
このように、開口部ＯＡ１の側面に、スリットＳＬを設け、その内部にもめっき膜ＯＰＭ１を形成することにより、めっき膜ＯＰＭ１と配線Ｍ１との電気的接続を良好にすることができる。即ち、実施の形態１において、図２および図３等を参照しながら説明したように、めっき液や洗浄液の侵入による腐食部ＭＣのパッド領域ＰＤへの進行を抑制することができる。
【００６７】
なお、本実施の形態においても、半導体基板Ｓの主表面に形成される半導体素子に制限はなく、実施の形態１の場合と同様に、半導体素子として、例えば、パワーＭＯＳＦＥＴを例示することができる（図４参照）。
【００６８】
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１４〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００６９】
まず、半導体基板Ｓの主表面に、半導体素子を形成する。例えば、実施の形態１の場合と同様にして、パワーＭＯＳＦＥＴを形成する（図４参照）。即ち、バッファ層ＢＵＦおよびドリフト層ＤＲＬを有する半導体基板Ｓを準備し、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥおよびＰ型カラム領域ＰＣを形成する。また、半導体基板Ｓの上部に形成されたトレンチの内部に、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＥを形成する。この後、ゲート電極ＧＥ等の上に、層間絶縁膜ＩＬ１を形成し、この層間絶縁膜ＩＬ１上に、Ａｌ膜などよりなる配線Ｍ１を形成する。
【００７０】
次いで、図１４に示すように、配線Ｍ１上に、保護膜ＰＲＯ１、ＰＲＯ２を形成する。例えば、配線Ｍ１上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯ１として、窒化シリコン膜をＣＶＤ法などにより０．５μｍ程度の膜厚で堆積する。次いで、保護膜ＰＲＯ２として、酸窒化シリコン膜をＣＶＤ法などにより０．５μｍ程度の膜厚で堆積する。これにより、配線Ｍ１上に、保護膜ＰＲＯ１およびＰＲＯ２よりなる積層膜が形成される。
【００７１】
次いで、配線Ｍ１（Ａｌ膜）のパッド領域ＰＤ上の積層膜（保護膜ＰＲＯ１、ＰＲＯ２）を除去することにより、開口部ＯＡ１を形成する。例えば、図１５に示すように、保護膜ＰＲＯ２上に、フォトレジスト膜ＰＲ１を形成し、露光・現像処理により、開口部ＯＡ１の形成領域のフォトレジスト膜ＰＲ１を除去する。次いで、図１６に示すように、フォトレジスト膜ＰＲ１をマスクとして保護膜ＰＲＯ２をドライエッチングする。この際、下層の保護膜ＰＲＯ１が露出した後も、オーバーエッチングを行う。
【００７２】
ドライエッチング条件に制限はないが、例えば、マイクロ波パワー：８００〜１２００Ｗ、圧力：６０〜１００Ｐａ、温度：６０〜１００℃の雰囲気下において、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いたドライエッチングを行う。このドライエッチングは、半導体基板にバイアスが印加されていないため、等方的なエッチングとなる。別の言い方をすれば、エッチングとして、異方的な成分より等方的な成分の方が大きいエッチングとなる。このような、等方性のドライエッチングを行い、さらに、オーバーエッチングを行う。オーバーエッチング量は例えば８０％程度である。
【００７３】
このドライエッチングにより、保護膜ＰＲＯ１が露出し、さらに、オーバーエッチングを行うことにより、保護膜ＰＲＯ２にアンダーカットが生じ、保護膜ＰＲＯ２の側面の底部にスリットＳＬが形成される。スリットＳＬの長さは、約１μｍ程度である。このスリットＳＬの長さについては、０．５μｍ以上２．０μｍ以下が好ましい。このスリットＳＬの長さは、オーバーエッチング量によって調整することができる。この後、フォトレジスト膜ＰＲ１をアッシング処理などにより除去する（図１７）。
【００７４】
次いで、図１８に示すように、保護膜ＰＲＯ１、ＰＲＯ２上に、フォトレジスト膜ＰＲ２を形成し、露光・現像処理により、開口部ＯＡ１の形成領域のフォトレジスト膜ＰＲ２を除去する。ここでは、フォトレジスト膜ＰＲ２に、保護膜ＰＲＯ２の開口部より、一回り小さい開口部を設けている。このため、スリットＳＬが、フォトレジスト膜ＰＲ２で覆われ、スリットＳＬの変形を防ぐことができる。なお、スリットＳＬを所定の形状に維持できれば、フォトレジスト膜ＰＲ２の開口部を、保護膜ＰＲＯ２の開口部と同程度としてもよい。また、保護膜ＰＲＯ２をマスクとして保護膜ＰＲＯ１をエッチングしてもよい。次いで、図１９に示すように、フォトレジスト膜ＰＲ２をマスクとして保護膜ＰＲＯ１をドライエッチングする。
【００７５】
ドライエッチング条件に制限はないが、例えば、圧力：４〜１０Ｐａ、温度：３０〜６０℃の雰囲気下において、エッチングガスとして、ＣＨ３ＦとＯ２とＡｒの混合ガスを用いたドライエッチングを行う。このドライエッチングは、半導体基板にバイアスが印加された状態で行う。例えば、半導体基板Ｓの搭載部であるステージの上方に配置された、上部電極（６０ＭＨｚ）：８００〜１２００Ｗ、ステージの下方に配置された、下部電極（２ＭＨｚ）：１００〜５００Ｗ、のバイアス条件下で、ドライエッチングを行う。
【００７６】
このように、半導体基板にバイアスを印加することで、エッチングイオンの基板方向への直進性が増すため、異方性が高まる。言い換えれば、等方的な成分より異方的な成分が大きくなる。また、処理室（チャンバー）内の圧力を下げることで、より異方性が高まる。
【００７７】
このように、保護膜ＰＲＯ２に対しては、等方的な成分の方が大きいドライエッチングを行い、保護膜ＰＲＯ１に対しては、異方的な成分の方が大きいドライエッチングを行ってもよい。
【００７８】
この後、フォトレジスト膜ＰＲ２をアッシング処理などにより除去する（図２０）。これにより、保護膜ＰＲＯ１およびＰＲＯ２よりなる積層膜中の開口部ＯＡ１の側壁の中間部にスリットＳＬが形成される。
【００７９】
次いで、保護膜ＰＲＯ２上に、保護膜ＰＲＯ３を形成する。保護膜ＰＲＯ３として、例えば、ポリイミド膜を形成する。図２１に示すように、保護膜ＰＲＯ２上にポリイミド樹脂を塗布し、固化することにより感光性のポリイミド膜を形成する。次いで、図２２に示すように、露光・現像処理により、開口部ＯＡ２の形成領域のポリイミド膜を除去する。これにより、開口部ＯＡ１と重なるように、開口部ＯＡ１よりも一回り大きい開口部ＯＡ２を有する保護膜（ポリイミド膜）ＰＲＯ３を形成することができる。
【００８０】
次いで、図２３に示すように、開口部ＯＡ１内に、めっき膜ＯＰＭ１を形成する。めっき膜ＯＰＭ１として、例えば、Ｎｉ膜を無電解めっき法により形成する。また、めっき膜ＯＰＭ１上にめっき膜ＯＰＭ２を形成する。めっき膜ＯＰＭ２として、例えば、Ａｕ膜を無電解めっき法により形成する。めっき膜ＯＰＭ１およびめっき膜ＯＰＭ２は、実施の形態１の場合と同様にして形成することができる。
【００８１】
このように、本実施の形態においても、開口部ＯＡ１の側面の中間部に、スリットＳＬを設け、その内部にもめっき膜（Ｎｉ膜）ＯＰＭ１を成長させたので、配線（パッド領域ＰＤ）Ｍ１まで腐食部ＭＣが進行することを抑制することができる。さらに、開口部ＯＡ１の側面の中間部に、スリットＳＬを設けることにより、他の配線（Ｍ１）との距離が大きくなり、配線間のショートを抑制することができる。
【００８２】
この後、半導体基板Ｓを薄膜化し、さらに、裏面電極ＥＬ（図４参照）を形成した後、半導体基板Ｓをダイシングして、各半導体チップに個片化する。
【００８３】
（実施の形態３）
本実施の形態においては、各応用例について説明する。
【００８４】
（応用例１）
実施の形態１、２においては、半導体素子として、パワーＭＯＳＦＥＴ（図４）を例示したが、半導体素子として、図２４に示すような、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴを形成してもよい。
【００８５】
図２４および図２５は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。図２４においては、半導体基板Ｓの主表面に、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成されている。ｎチャネル型ＭＩＳＦＥＴは、半導体基板Ｓ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥｎおよびその両側の半導体基板（ｐ型ウエルＰＷ）Ｓ中に形成されたｎ型半導体領域Ｄｎを有する。このｎ型半導体領域Ｄｎは、低濃度半導体領域と高濃度半導体領域よりなる、ＬＤＤ構造のソース・ドレイン領域である。また、ｐチャネル型ＭＩＳＦＥＴは、半導体基板Ｓ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥｐおよびその両側の半導体基板（ｎ型ウエルＮＷ）Ｓ中に形成された、ｐ型半導体領域Ｄｐを有する。このｐ型半導体領域Ｄｐは、低濃度半導体領域と高濃度半導体領域よりなる、ＬＤＤ構造のソース・ドレイン領域である。ゲート電極ＧＥｐ、ＧＥｎのそれぞれの両側には、サイドウォールＳＷが形成されている。
【００８６】
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１中には、プラグＰ１が形成されている。また、層間絶縁膜ＩＬ１上の層間絶縁膜ＩＬ２中には、配線Ｍ１が形成されている。また、配線Ｍ１上には、層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３中には、プラグＰ２および配線Ｍ２が形成されている。同様に、層間絶縁膜ＩＬ４中には、プラグＰ３および配線Ｍ３が形成され、層間絶縁膜ＩＬ５中には、プラグＰ４および配線Ｍ４が形成され、層間絶縁膜ＩＬ６中には、プラグＰ５および配線Ｍ５が形成されている。層間絶縁膜ＩＬ６上の層間絶縁膜ＩＬ７中には、プラグＰ６が形成され、層間絶縁膜ＩＬ７およびプラグＰ６上には、配線Ｍ６が形成されている。配線Ｍ６は、例えば、バリアメタル膜と、Ａｌ膜との積層膜よりなる。ここでは、配線Ｍ６が最上層配線となる。
【００８７】
図２５に示すように、本応用例の半導体装置は、半導体基板Ｓと、半導体基板Ｓの上方に形成された層間絶縁膜ＩＬ７と、層間絶縁膜ＩＬ７上に形成された配線Ｍ６とを有する。半導体基板Ｓの主表面には、半導体素子として、前述のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成され、その上方には、複数層の配線（Ｍ１〜Ｍ６）が形成されている（図２４）。例えば、配線Ｍ６は、プラグや配線を介して半導体素子（ｎチャネル型ＭＩＳＦＥＴ）と電気的に接続されている。
【００８８】
配線Ｍ６は、例えば、バリアメタル膜Ｍ６ａと、Ａｌ膜Ｍ６ｂとの積層膜よりなる。配線Ｍ６上には、絶縁膜よりなる保護膜ＰＲＯ１、ＰＲＯ２が形成されている。この保護膜ＰＲＯ１には、開口部ＯＡ１が設けられ、開口部ＯＡ１の底部から配線Ｍ６の一部が露出している。この配線Ｍ６の露出部がパッド領域ＰＤとなる。また、この保護膜ＰＲＯ２には、開口部ＯＡ２が設けられ、この開口部ＯＡ２は、開口部ＯＡ１上に配置され、開口部ＯＡ１より一回り大きい。
【００８９】
実施の形態１の場合と同様に、保護膜ＰＲＯ１は、例えば、酸窒化シリコン膜よりなり、保護膜ＰＲＯ２は、例えば、ポリイミド膜よりなる。
【００９０】
開口部ＯＡ１の底面となるパッド領域ＰＤ上には、めっき膜ＯＰＭ１（例えば、Ｎｉ膜）が形成されている。また、めっき膜ＯＰＭ１上には、めっき膜ＯＰＭ２（例えば、Ｐｄ膜）が形成されている。また、めっき膜ＯＰＭ２上には、めっき膜ＯＰＭ３（例えば、Ａｕ膜）が形成されている。
【００９１】
ここで、本実施の形態においても、実施の形態１の場合と同様に、開口部ＯＡ１の側面に、スリット（サイドスリット、窪み、リセス）ＳＬが設けられている。そして、めっき膜ＯＰＭ１は、スリットＳＬ内にも形成されている。
【００９２】
このように、開口部ＯＡ１の側面に、スリットＳＬを設け、その内部にもめっき膜ＯＰＭ１を形成することにより、めっき膜ＯＰＭ１と配線Ｍ１との電気的接続を良好にすることができる。即ち、実施の形態１において、図２および図３等を参照しながら説明したように、めっき液や洗浄液の侵入による腐食部ＭＣのパッド領域ＰＤへの進行を抑制することができる。
【００９３】
次いで、本実施の形態の半導体装置の製造工程について説明する。前述のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴや、その上方の複数層の配線（Ｍ１〜Ｍ６）の形成工程に制限はないが、以下に、形成工程の一例を図２４を参照しながら簡単に説明する。
【００９４】
半導体基板Ｓの素子分離領域に溝を形成し、溝の内部に絶縁膜を埋め込むことにより、分離部ＳＴＩを形成した後、半導体基板Ｓにｐ型の導電性を示す不純物をイオン注入してｐウエルＰＷを形成し、ｎ型の導電性を示す不純物をイオン注入してｎウエルＮＷを形成する。次いで、半導体基板Ｓ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥｎ、ＧＥｐを形成する。例えば、ゲート絶縁膜ＧＩとして酸化シリコン膜をＣＶＤ法により形成し、さらに、その上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜のパターニングを行うことにより、ゲート電極ＧＥを形成する。
【００９５】
次いで、ゲート電極ＧＥｎの両側のｐウエルＰＷにｎ型の導電性を示す不純物をイオン注入することで低濃度不純物領域を形成し、ゲート電極ＧＥｐの両側のｎウエルＮＷにｐ型の導電性を示す不純物をイオン注入することで低濃度不純物領域を形成する。次いで、ゲート電極ＧＥｎ、ＧＥｐの側壁にサイドウォールＳＷを形成する。
【００９６】
次に、ゲート電極ＧＥｎの両側のｐウエルＰＷにｎ型の導電性を示す不純物をイオン注入することで高濃度不純物領域を形成し、ゲート電極ＧＥｐの両側のｎウエルＮＷにｐ型の導電性を示す不純物をイオン注入することで高濃度不純物領域を形成する。このようにして、ソース・ドレインとして機能するｎ型半導体領域Ｄｎおよびｐ型半導体領域Ｄｐを形成する。
【００９７】
次いで、半導体基板Ｓ上のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ上に層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１中にコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１の内部に、例えばＷ（タングステン）などを埋め込むことにより、プラグＰ１を形成する。次いで、プラグＰ１上に、配線溝を有する層間絶縁膜ＩＬ２を形成し、配線溝の内部に、例えばＣｕを埋め込む。このようにして、配線Ｍ１を形成する（シングルダマシン法）。層間絶縁膜ＩＬ２は、例えば、薄い窒化シリコン膜と、その上の酸化シリコン膜との積層膜よりなる（ＩＬ３〜ＩＬ６も同じ）。
【００９８】
さらに、第２層目の配線Ｍ２から第５層目の配線Ｍ５を形成する。配線Ｍ２〜Ｍ５は、いわゆる、デュエルダマシン法により形成する。例えば、層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、この層間絶縁膜ＩＬ３中に、コンタクトホールＣ２と配線溝を形成する。このコンタクトホールＣ２と配線溝に、Ｃｕを埋め込むことにより、プラグＰ２と配線Ｍ２とを同時に形成する。同様に、層間絶縁膜ＩＬ４、プラグＰ３と配線Ｍ３を形成し、さらに、層間絶縁膜ＩＬ５、プラグＰ４と配線Ｍ４を形成し、さらに、層間絶縁膜ＩＬ５、プラグＰ５と配線Ｍ５を形成する。
【００９９】
次いで、配線Ｍ５上に酸化シリコン膜よりなる層間絶縁膜ＩＬ７を形成する。次いで、層間絶縁膜ＩＬ７を加工することにより、コンタクトホールＣ６を形成し、この内部に、例えばＷなどを埋め込むことにより、プラグＰ６を形成する。
【０１００】
次いで、層間絶縁膜ＩＬ７上に、バリアメタル膜Ｍ６ａを形成し、さらに、その上にＡｌ膜Ｍ６ｂを形成する。バリアメタル膜は、例えばＴｉ膜、ＴｉＮ膜、またはＴｉ膜とＴｉＮ膜の積層膜などからなる。これらの膜（Ｍ６ａ、Ｍ６ｂ）をパターニングすることにより配線Ｍ６を形成する。
【０１０１】
次いで、配線Ｍ６上に、実施の形態１の場合と同様にして、保護膜ＰＲＯ１を形成し、配線Ｍ１（Ａｌ膜）のパッド領域ＰＤ上の保護膜ＰＲＯ１をドライエッチングにより除去することにより、開口部ＯＡ１を形成する。このドライエッチングにより、パッド領域ＰＤの配線Ｍ６（Ａｌ膜）が露出し、さらに、オーバーエッチングを行うことにより、アンダーカットが生じ、開口部ＯＡ１の側面の底部にスリットＳＬが形成される。この後、実施の形態１の場合と同様にして、開口部ＯＡ２を有する保護膜（ポリイミド膜）ＰＲＯ２を形成する。
【０１０２】
次いで、開口部ＯＡ１内に、めっき膜ＯＰＭ１、ＯＰＭ２、ＯＰＭ３を順次形成する。めっき膜ＯＰＭ１として、例えば、Ｎｉ膜を無電解めっき法により形成する。次いで、めっき膜ＯＰＭ１上にめっき膜ＯＰＭ２を形成する。めっき膜ＯＰＭ２として、例えば、Ｐｄ（パラジウム）膜を無電解めっき法により形成する。次いで、めっき膜ＯＰＭ２上にめっき膜ＯＰＭ３を形成する。めっき膜ＯＰＭ３として、例えば、Ａｕ膜を無電解めっき法により形成する。このように、３層の金属膜をオーバーパッドメタルとして用いてもよい。
【０１０３】
このように、本実施の形態においても、開口部ＯＡ１の側面に、スリットＳＬを設け、その内部にめっき膜（Ｎｉ膜）ＯＰＭ１を成長させたので、配線（パッド領域ＰＤ）Ｍ１まで腐食部ＭＣが進行することを抑制することができる。
【０１０４】
（応用例２）
実施の形態１において説明しためっき膜ＯＰＭ２上に、ボンディングワイヤＢＷを形成してもよい。
【０１０５】
図２６は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。
【０１０６】
例えば、実施の形態１において説明したように、半導体基板Ｓをダイシングして、各半導体チップに個片化する。その後、リードフレームのダイパッド上に半導体チップを、ペースト状の接着剤（例えばＡｇ（銀）ペースト）などを用いて固着する。その後、パッド領域ＰＤとリードとをボンディングワイヤＢＷを介して接続する（ワイヤボンディング）。例えば、Ｃｕワイヤの一方の先端をアーク放電により溶融してボール状とし、このボールをめっき膜ＯＰＭ２上に熱圧着する。さらに、Ｃｕワイヤの他方の先端をリードの上面に熱圧着する。
【０１０７】
なお、実施の形態２および上記応用例１において説明した、めっき膜（ＯＰＭ２、ＯＰＭ３）上に、ボンディングワイヤＢＷを形成してもよい。
【０１０８】
（応用例３）
実施の形態１において説明した、めっき膜ＯＰＭ２上に、クリップ接合を行ってもよい。
【０１０９】
図２７は、本実施の形態の応用例３の半導体装置の構成を示す断面図である。
【０１１０】
例えば、実施の形態１において説明したように、半導体基板Ｓをダイシングして、各半導体チップに個片化する。その後、半導体チップをクリップＣＲ上に固定してもよい。例えば、めっき膜ＯＰＭ３上に、半田ペーストＢＰを搭載する。その後、いわゆるクリップ接合として、銅などの金属フレームＣＲを用いて半田ペーストＢＰと電気的に接続する。
【０１１１】
なお、ここでは図示を省略するが、半導体基板Ｓの裏面に裏面電極が形成されている場合（図４参照）は、例えば、半導体基板Ｓの裏面側を半田ペーストを介してチップマウントフレーム等と電気的に接続してもよい。
【０１１２】
また、実施の形態２および上記応用例１において説明した、めっき膜（ＯＰＭ２、ＯＰＭ３）上に、金属フレームＣＲを用いたクリップ接合を行ってもよい。
【０１１３】
（応用例４）
図２８は、本実施の形態の応用例４の半導体装置の構成を示す断面図である。上記応用例１（図２５）においては、最上層配線である配線Ｍ６をバリアメタル膜Ｍ６ａとその上のＡｌ膜Ｍ６ｂとの２層構造としたが、最上層配線である配線Ｍ６をバリアメタル膜Ｍ６ａ、Ａｌ膜Ｍ６ｂおよびバリアメタル膜Ｍ６ｃの３層構造としてもよい。
【０１１４】
この場合、最上層のバリアメタル膜Ｍ６ｃを除去した後、めっき膜（ＯＰＭ１、ＯＰＭ２、ＯＰＭ３）を形成する。例えば、フォトレジスト膜をマスクとして保護膜ＰＲＯ１をドライエッチングし、配線Ｍ６が露出した後も、オーバーエッチングを行う。このように、配線Ｍ１が露出した後に、オーバーエッチングを行うことにより、開口部ＯＡ１の側面の底部にスリットＳＬを形成することができる（図２５参照）。この後、配線Ｍ１の上部のバリアメタル膜Ｍ６ｃを除去し、Ａｌ膜Ｍ６ｂを露出させ、Ａｌ膜Ｍ６ｂ上に、めっき膜ＯＰＭ１等を形成する。
【０１１５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１１６】
ＢＰ  半田ペースト
ＢＵＦ  バッファ層
ＢＷ  ボンディングワイヤ
Ｃ１〜Ｃ６  コンタクトホール
ＣＲ  金属フレーム
Ｄｎ  ｎ型半導体領域
Ｄｐ  ｐ型半導体領域
ＤＲＬ  ドリフト層
ＥＬ  裏面電極
ＧＥ  ゲート電極
ＧＥｎ、ＧＥｐ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＯＸ  ゲート絶縁膜
ＩＬ１〜ＩＬ７  層間絶縁膜
Ｍ１〜Ｍ６  配線
Ｍ６ａ  バリアメタル膜
Ｍ６ｂ  Ａｌ膜
Ｍ６ｃ  バリアメタル膜
ＭＣ  腐食部
ＮＥ  Ｎ型エミッタ領域
ＮＷ  ｎ型ウエル
ＯＡ１  開口部
ＯＡ２  開口部
ＯＰＭ１  めっき膜
ＯＰＭ２  めっき膜
ＯＰＭ３  めっき膜
Ｐ１〜Ｐ６  プラグ
ＰＢ  Ｐ型ボディ領域
ＰＣ  Ｐ型カラム
ＰＤ  パッド領域
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲＯ１  保護膜
ＰＲＯ２  保護膜
ＰＲＯ３  保護膜
ＰＷ  ｐ型ウエル
Ｓ  半導体基板
ＳＬ  スリット
ＳＴＩ  分離部
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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