(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置は、電界緩和部ＥＲＰ１を有する電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）を含み、この電界緩和部ＥＲＰ１は、半導体基板１Ｓに形成されたトレンチＴＲと、トレンチＴＲの側壁にのみ形成された電荷捕獲膜ＥＣＦと、電荷捕獲膜ＥＣＦ上に形成され、かつ、トレンチＴＲを埋め込む絶縁膜ＯＸＦ２とを有する。【選択図】図２
2017212277.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に互いに離間して形成されたソース領域およびドレイン領域と、
前記ドレイン領域に内包され、かつ、前記基板内に形成された電界緩和部と、
前記ソース領域と前記電界緩和部との間の前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備える、半導体装置であって、
前記電界緩和部は、
前記基板に形成されたトレンチと、
前記トレンチの側壁に形成された電荷捕獲膜と、
前記電荷捕獲膜上に形成され、かつ、前記トレンチを埋め込む絶縁膜と、
を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電荷捕獲膜は、電子を捕獲するトラップ準位を有する膜である、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記電荷捕獲膜は、窒化シリコン膜である、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記電荷捕獲膜は、ポリシリコン膜である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記電荷捕獲膜は、前記トレンチの前記側壁の一部に形成されている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記トレンチの前記側壁と前記電荷捕獲膜との間に、酸化シリコン膜が介在する、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記絶縁膜は、
前記電荷捕獲膜と接する第１絶縁膜と、
前記第１絶縁膜と接する第２絶縁膜と、
を有し、
前記第１絶縁膜は、前記第２絶縁膜よりも緻密な膜である、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記ドレイン領域は、
第１不純物濃度の第１半導体領域と、
前記第１不純物濃度よりも低い第２不純物濃度で、かつ、前記第１半導体領域を内包する第２半導体領域と、
を有し、
前記電界緩和部は、前記第１半導体領域と前記第２半導体領域の両方に接する、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記電荷捕獲膜には、電子が蓄積されている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記ソース領域および前記ドレイン領域のそれぞれは、ｐ型半導体領域から形成されている、半導体装置。
【請求項１１】
基板と、
前記基板内に互いに離間して形成されたソース領域およびドレイン領域と、
前記ドレイン領域に内包され、かつ、前記基板内のトレンチに形成された電界緩和部と、
前記ソース領域と前記電界緩和部との間の前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備える、半導体装置の製造方法であって、
（ａ）前記基板を用意する工程、
（ｂ）前記基板に前記トレンチを形成する工程、
（ｃ）前記トレンチの内壁に第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜に接する電荷捕獲膜を形成する工程、
（ｅ）前記電荷捕獲膜に対して異方性エッチングを施すことにより、前記トレンチの底部に形成されている前記電荷捕獲膜を除去する工程、
（ｆ）前記（ｅ）工程の後、前記トレンチを埋め込む埋め込み絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程では、プラズマエッチング法を使用する、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程の後、前記（ｆ）工程の前に、前記電荷捕獲膜の表面に対して、プラズマアッシングを実施する工程を有する、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記埋め込み絶縁膜は、
前記電荷捕獲膜と接する第２絶縁膜と、
前記第２絶縁膜と接する第３絶縁膜と、
を有し、
前記（ｆ）工程は、
（ｆ１）前記電荷捕獲膜と接する前記第２絶縁膜を形成する工程、
（ｆ２）前記（ｆ１）工程の後、前記第２絶縁膜に接する第３絶縁膜を形成する工程、
を含み、
前記第２絶縁膜は、前記第３絶縁膜よりも緻密な膜である、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第２絶縁膜は、第１酸化シリコン膜であり、
前記第３絶縁膜は、第２酸化シリコン膜であり、
前記（ｆ１）工程では、ＴＥＯＳを原料としたＣＶＤ法により、前記第１酸化シリコン膜を形成し、
前記（ｆ２）工程では、高密度プラズマＣＶＤ法により、前記第２酸化シリコン膜を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、耐圧を確保するための電界緩和部を有する電界効果トランジスタを含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０００−２９４７４７号公報（特許文献１）には、ＤＲＡＭのトレンチ容量において、トレンチの上方部分の側壁に、酸化物層を介して、窒化物層を形成する技術が記載されている。
【０００３】
特開２００９−２７８１００号公報（特許文献２）には、トレンチ構造の電界緩和部を有する電界効果トランジスタに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２９４７４７号公報
【特許文献２】特開２００９−２７８１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、本発明者の検討によると、ドレイン領域側にトレンチ構造の電界緩和部を有する電界効果トランジスタにおいて、電界緩和部の底面角部近傍の半導体領域内に電界集中領域が生じることが明らかになった。特に、この電界集中領域に電流経路が重なると、インパクトイオン化が生じやすくなる。そして、インパクトイオン化で生じた高エネルギーの電子はトレンチの側面に沿って移動し、ゲート絶縁膜に達する。これにより、ゲート絶縁膜がダメージを受ける結果、半導体装置の信頼性の低下が生じる。すなわち、本発明者は、トレンチ構造の電界緩和部を有する電界効果トランジスタを含む半導体装置においては、改善の検討が必要であることを新たに見出した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体装置は、電界緩和部を有する電界効果トランジスタを含み、この電界緩和部は、基板に形成されたトレンチと、トレンチの側壁に形成された電荷捕獲膜と、電荷捕獲膜上に形成され、かつ、トレンチを埋め込む絶縁膜とを有する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】関連技術におけるＬＤＭＯＳＦＥＴのデバイス構造を示す図である。
【図２】実施の形態におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図３】実施の形態における第１特徴点によって、ゲート絶縁膜へのダメージが抑制されることを説明する図である。
【図４】電荷捕獲膜を有しない電界緩和部をｐ＋型半導体領域とｐ−型半導体領域とで挟む構造を模式的な第１容量素子として示す図である。
【図５】図４に示す第１容量素子のｐ＋型半導体領域に負電圧を印加した状態を示す図である。
【図６】電荷捕獲膜を有する電界緩和部をｐ＋型半導体領域とｐ−型半導体領域とで挟む構造を模式的な第２容量素子として示す図である。
【図７】図６に示す第２容量素子のｐ＋型半導体領域に負電圧を印加した状態を示す図である。
【図８】トレンチ構造の電界緩和部において、トレンチの側壁とともに底面にも電荷捕獲膜を形成する構成例を示す模式図である。
【図９】トレンチ構造の電界緩和部において、トレンチの側壁にのみ電荷捕獲膜を形成するという実施の形態における第２特徴点を具現化した構成例を示す模式図である。
【図１０】実施の形態における半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】電荷捕獲膜に電荷を注入する２通りの方法が存在することを説明する図である。
【図２０】ＣＶＤ法を使用して電荷捕獲膜を成膜する成膜装置の模式的な構成を示す図である。
【図２１】製造後のＬＤＭＯＳＦＥＴをオン動作させることにより、電荷捕獲膜に電荷を注入することができるメカニズムを説明するフローチャートである。
【図２２】変形例１におけるＬＤＭＯＳＦＥＴの模式的な構成を示す断面図である。
【図２３】変形例２におけるＬＤＭＯＳＦＥＴの模式的な構成を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
＜関連技術に対する改善の検討＞
図１は、関連技術におけるＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor）の模式的なデバイス構造例を示す図である。
【００１６】
なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００１７】
図１において、関連技術におけるＬＤＭＯＳＦＥＴは、互いに離間して、半導体基板１Ｓ内に形成されたソース領域ＳＲとドレイン領域ＤＲとを有している。ここで、例えば、ソース領域ＳＲは、ｐ型半導体領域ＰＲ１から形成されている一方、ドレイン領域ＤＲは、ｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とから形成されている。このとき、図１に示すように、ｐ型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ２よりも不純物濃度の低いｐ型半導体領域ＰＲ３に内包されるように形成されている。そして、図１に示すように、ドレイン領域ＤＲを構成するｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３の両方に接し、かつ、半導体基板１Ｓ内に電界緩和部ＥＲＰが形成されている。さらに、関連技術におけるＬＤＭＯＳＦＥＴは、ソース領域ＳＲと電界緩和部ＥＲＰとの間の半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸを有し、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥを有している。
【００１８】
このように構成されている関連技術におけるｐチャネル型（ｐ型）のＬＤＭＯＳＦＥＴでは、図１に示すように、ゲート電極ＧＥにしきい値電圧（絶対値）以上のゲート電圧を印加すると、ソース領域ＳＲとドレイン領域ＤＲの一部を構成するｐ型半導体領域ＰＲ３との間の半導体基板１Ｓの表面にチャネルが形成される。この結果、ソース領域ＳＲ（０Ｖ）とドレイン領域ＤＲ（負電圧）との間に電位差を与えると、図１の矢印に示すように、ソース領域ＳＲ→チャネル→ｐ型半導体領域ＰＲ３→電界緩和部ＥＲＰの下部→ｐ型半導体領域ＰＲ２という迂回経路で正孔電流が流れる。
【００１９】
ここで、ドレイン領域ＤＲに絶対値の大きな負電圧が印加される場合であっても、電界緩和部ＥＲＰの存在によって、ドレイン領域ＤＲ内における正孔電流の経路が迂回経路となる。このため、ソース領域ＳＲを構成するｐ型半導体領域ＰＲ１とドレイン領域ＤＲの一部を構成するｐ型半導体領域ＰＲ２との間の距離（迂回経路の距離）を大きくすることができる。このことから、関連技術におけるＬＤＭＯＳＦＥＴでは、電界緩和部ＥＲＰを設けることによって、ソース領域ＳＲとドレイン領域ＤＲとの間の耐圧を確保することができる。すなわち、電界緩和部ＥＲＰは、ＬＤＭＯＳＦＥＴにおけるソース領域ＳＲとドレイン領域ＤＲとの耐圧を向上する機能を有しているということができる。
【００２０】
ところが、本発明者の検討によると、ＬＤＭＯＳＦＥＴのドレイン領域ＤＲに絶対値の大きな負電圧を印加すると、電界緩和部ＥＲＰの底面角部近傍のｐ型半導体領域ＰＲ３内に電界強度の高い領域が発生することが判明した。そして、この電界強度の高い領域に正孔電流の経路が重なると、インパクトイオン化が生じ、これによって、正孔・電子対が形成される。ここで、図１に示すように、本発明者の検討によると、インパクトイオン化で発生した高エネルギーを有する電子（ホットエレクトロン）は、電界緩和部ＥＲＰの側壁に沿って、半導体基板１Ｓの表面に移動する。この結果、半導体基板１Ｓの表面に形成されているゲート絶縁膜ＧＯＸに高エネルギーを有する電子が衝突することになり、この現象が継続して生じることによって、ゲート絶縁膜ＧＯＸの端部にダメージが加わる。これにより、ゲート絶縁膜ＧＯＸの信頼性が低下することになる。この結果、関連技術におけるＬＤＭＯＳＦＥＴでは、ＬＤＭＯＳＦＥＴの信頼性を向上する観点から改善の余地が存在することになる。そこで、本実施の形態では、ＬＤＭＯＳＦＥＴの信頼性を向上するための工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について、図面を参照しながら説明する。
【００２１】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、電界緩和部の底面角部近傍に電界強度の高い領域が発生し、かつ、この電界強度の高い領域に電流経路が重なることによるインパクトイオン化に起因して発生した高エネルギーを有する電子がゲート絶縁膜にダメージを与えるという知見に基づいた思想である。特に、本実施の形態における基本思想は、ゲート絶縁膜の信頼性低下を招く根本原因は、電界緩和部の底面角部近傍に電界強度の高い領域が生じることにあることに着目し、この電界強度の高い領域の発生を抑制することができれば、上述したメカニズムに基づくゲート絶縁膜ＧＯＸの信頼性低下を抑制することができるという着想に基づくものである。以下では、この基本思想を具現化する本実施の形態におけるＬＤＭＯＳＦＥＴのデバイス構造について説明する。
【００２２】
＜ＬＤＭＯＳＦＥＴのデバイス構造＞
図２は、本実施の形態におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図２において、本実施の形態におけるＬＤＭＯＳＦＥＴは、互いに離間して、半導体基板１Ｓ内に形成されたソース領域ＳＲとドレイン領域ＤＲとを有する。ここで、例えば、ソース領域ＳＲは、ｐ型半導体領域ＰＲ１から形成されている一方、ドレイン領域ＤＲは、ｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とから形成されている。このとき、図２に示すように、ｐ型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ２よりも不純物濃度の低いｐ型半導体領域ＰＲ３に内包されるように形成されている。
【００２３】
そして、図２に示すように、ドレイン領域ＤＲを構成するｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３の両方に接し、かつ、半導体基板１Ｓ内に電界緩和部ＥＲＰ１が形成されている。このように、ドレイン領域ＤＲは、第１不純物濃度のｐ型半導体領域ＰＲ２と、第１不純物濃度よりも低い第２不純物濃度で、かつ、ｐ型半導体領域ＰＲ２を内包するｐ型半導体領域ＰＲ３とを有し、電界緩和部ＥＲＰ１は、ｐ型半導体領域ＰＲ２の内側に形成され、かつ、ｐ型半導体領域ＰＲ３に内包されるように形成されている。つまり、本実施の形態におけるＬＤＭＯＳＦＥＴは、ドレイン領域ＤＲに内包され、かつ、半導体基板１Ｓ内に形成された電界緩和部ＥＲＰ１を有する。
【００２４】
この電界緩和部ＥＲＰ１は、図２に示すように、トレンチ構造をしている。具体的に、電界緩和部ＥＲＰ１は、半導体基板１Ｓに形成されたトレンチＴＲと、トレンチＴＲの内壁に形成された絶縁膜ＯＸＦ１と、絶縁膜ＯＸＦ１上であって、トレンチＴＲの側壁にのみ形成された電荷捕獲膜ＥＣＦと、電荷捕獲膜ＥＣＦ上に形成され、かつ、トレンチＴＲを埋め込む絶縁膜ＯＸＦ２とを有する。つまり、本実施の形態におけるＬＤＭＯＳＦＥＴにおいては、トレンチＴＲの側壁と電荷捕獲膜ＥＣＦとの間に、絶縁膜ＯＸＦ１が介在している。絶縁膜ＯＸＦ１は、例えば、酸化シリコン膜から形成されている。一方、電荷捕獲膜ＥＣＦは、電荷を蓄積する機能を有する膜から形成されており、例えば、導電性を有するポリシリコン膜や、電荷を捕獲するトラップ準位（欠陥準位）を有する絶縁膜から構成されている。特に、トラップ準位を有する絶縁膜としては、窒化シリコン膜を挙げることができる。
【００２５】
さらに、本実施の形態におけるＬＤＭＯＳＦＥＴは、図２に示すように、ソース領域ＳＲと電界緩和部ＥＲＰ１との間の半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸを有し、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥを有している。例えば、ゲート絶縁膜ＧＯＸは、酸化シリコン膜から形成することができるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜（酸化ハフニウム膜など）から形成することもできる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成されているが、これに限らず、金属膜から形成することもできる。以上のようにして、本実施の形態におけるＬＤＭＯＳＦＥＴが形成されている。
【００２６】
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、トレンチ構造の電界緩和部ＥＲＰ１の側壁に電荷捕獲膜ＥＣＦを設け、かつ、この電荷捕獲膜ＥＣＦに電荷（電子）を蓄積している点にある。これにより、本実施の形態におけるＬＤＭＯＳＦＥＴによれば、ゲート絶縁膜ＧＯＸの信頼性低下を抑制することができ、これによって、半導体装置の信頼性向上を図ることができる。
【００２７】
以下では、図３を参照しながら、トレンチ構造の電界緩和部ＥＲＰ１の側壁に電荷捕獲膜ＥＣＦを設け、かつ、この電荷捕獲膜ＥＣＦに電荷（電子）を蓄積するという第１特徴点によれば、ゲート絶縁膜ＧＯＸの信頼性低下を抑制できることについて説明する。
【００２８】
図３は、本実施の形態における第１特徴点によって、ゲート絶縁膜ＧＯＸへのダメージが抑制されることを説明する図である。図３において、電界緩和部ＥＲＰ１のトレンチＴＲの側壁には、絶縁膜ＯＸＦ１を介して、電荷捕獲膜ＥＣＦが設けられており、この電荷捕獲膜ＥＣＦには、電子が蓄積されている。この電荷捕獲膜ＥＣＦに蓄積されている電子の影響によって、電界緩和部ＥＲＰ１の底面角部近傍に電界強度の高い領域が発生することを抑制することができるのである。つまり、図３に示す電界緩和部ＥＲＰ１の底面角部近傍の領域ＡＲにおいて、電界強度が緩和される。この結果、この領域ＡＲが正孔電流の電流経路と重なっても、インパクトイオン化が生じにくくなる。このことは、電界緩和部ＥＲＰ１の底面角部近傍の領域ＡＲにおいて、インパクトイオン化に起因する正孔・電子対の発生が抑制されることを意味する。このことから、本実施の形態における第１特徴点によれば、ゲート絶縁膜ＧＯＸにダメージを与える高エネルギーを有する電子の発生が抑制される結果、ゲート絶縁膜ＧＯＸの信頼性を向上することができる。
【００２９】
さらに、本実施の形態では、電荷捕獲膜ＥＣＦに電子が蓄積されているため、たとえ、高エネルギーを有する電子（ホットエレクトロン）が発生しても、このホットエレクトロンがトレンチＴＲの側壁に沿って移動することが抑制される。なぜなら、ホットエレクトロンと電荷捕獲膜ＥＣＦに蓄積されている電子との電気的な反発力によって、例えば、図３に示すように、ホットエレクトロンの移動経路が破線矢印の経路から実線矢印の経路に変化するからである。これにより、ホットエレクトロンが集中的にゲート絶縁膜ＧＯＸの端部に衝突することを回避できる。この結果、本実施の形態における第１特徴点によれば、ゲート絶縁膜ＧＯＸへのダメージが低減される。すなわち、本実施の形態における第１特徴点によれば、電界緩和部ＥＲＰ１の底面角部近傍での電界強度を緩和する効果と、ホットエレクトロンの移動経路がトレンチＴＲの側面に沿った経路から分散する効果との相乗効果によって、ゲート絶縁膜ＧＯＸへのダメージが効果的に抑制されるのである。以上のことから、本実施の形態における第１特徴点によれば、ゲート絶縁膜ＧＯＸへのダメージが低減されることによって、ＬＤＭＯＳＦＥＴの信頼性を向上することができる。
【００３０】
次に、電荷捕獲膜ＥＣＦに電子を蓄積することによって、電界緩和部ＥＲＰ１の底面角部近傍での電界強度が低くなるメカニズムについて説明する。
【００３１】
図３において、トレンチ構造の電界緩和部ＥＲＰ１は、ｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とで挟まれている。この電界緩和部ＥＲＰ１をｐ型半導体領域ＰＲ２とｐ型半導体領域ＰＲ３とで挟む構造は、模式的には、ｐ型半導体領域ＰＲ２を一方の電極とし、かつ、ｐ型半導体領域ＰＲ３を他方の電極とし、かつ、一方の電極と他方の電極との間に絶縁体（誘電体）から構成される電界緩和部ＥＲＰ１を挿入した容量素子と見なすことができる。そこで、電荷捕獲膜ＥＣＦに電子を蓄積することによって、電界緩和部ＥＲＰ１の底面角部近傍での電界強度が低くなるメカニズムについて、この模式的な容量素子を使用して定性的にわかりやすく説明する。
【００３２】
まず、図４は、電荷捕獲膜ＥＣＦを有しない電界緩和部ＥＲＰ１をｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）とｐ型半導体領域ＰＲ３（ｐ−型半導体領域）とで挟む構造を模式的な第１容量素子として示す図である。そして、図５は、図４に示す第１容量素子のｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）に負電圧を印加した状態を示す図である。図５に示すように、第１容量素子のｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）に負電圧を印加すると、ｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）から構成される第１容量素子の第１電極（一方の電極）には、マイナスの電荷が蓄積される。一方、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）から構成される第１容量素子の第２電極（他方の電極）には、プラスの電荷が蓄積される。このとき、第１電極と第２電極とに挟まれる電界緩和部ＥＲＰ１（絶縁体、誘電体）には分極現象が生じる。具体的には、図５に示すように、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第１電極側にプラスの電荷が誘起される一方、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側にマイナスの電荷が誘起される。この結果、例えば、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部には、主に、第２電極に蓄積されたプラスの電荷と、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に誘起されたマイナスの電荷との差分に相当する電荷に基づいて電界が発生する。例えば、図５において、第２電極に蓄積されたプラスの電荷は８個であり、かつ、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に誘起されたマイナスの電荷は４個である。このことから、これらの差分に相当する電荷は４個のプラスの電荷であり、これらの４個のプラスの電荷に基づいて、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部に発生する電界強度が決定される。
【００３３】
続いて、図６は、電荷捕獲膜ＥＣＦを有する電界緩和部ＥＲＰ１をｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）とｐ型半導体領域ＰＲ３（ｐ−型半導体領域）とで挟む構造を模式的な第２容量素子として示す図である。図６において、電荷捕獲膜ＥＣＦには、マイナスの電荷が蓄積されていることから、電界緩和部ＥＲＰ１（絶縁体、誘電体）には分極現象が生じる。具体的には、図６に示すように、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第１電極側にマイナスの電荷が誘起されるとともに、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側にもマイナスの電荷が誘起される。例えば、図６において、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第１電極側に誘起されたマイナスの電荷は３個であり、かつ、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に誘起されたマイナスの電荷も３個である。つまり、電荷捕獲膜ＥＣＦを有する電界緩和部ＥＲＰ１をｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）とｐ型半導体領域ＰＲ３（ｐ−型半導体領域）とで挟む構造を模式的に示す第２容量素子では、第２容量素子の両電極間に電位差を生じさせない場合においても、電荷捕獲膜ＥＣＦに蓄積されているマイナスの電荷に起因して、電界緩和部ＥＲＰ１（絶縁体、誘電体）に分極現象が生じる。
【００３４】
そして、図７は、図６に示す第２容量素子のｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）に負電圧を印加した状態を示す図である。図７に示すように、ｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）に負電圧を印加すると、ｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）から構成される第１容量素子の第１電極（一方の電極）には、マイナスの電荷が蓄積される。一方、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）から構成される第１容量素子の第２電極（他方の電極）には、プラスの電荷が蓄積される。このとき、第１電極と第２電極とに挟まれる電界緩和部ＥＲＰ１（絶縁体、誘電体）には、さらなる分極現象が生じる。具体的には、図７に示すように、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第１電極側にプラスの電荷が誘起される一方、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側にマイナスの電荷が誘起される。この結果、例えば、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部には、主に、第２電極に蓄積されたプラスの電荷と、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に誘起されたマイナスの電荷との差分に相当する電荷に基づいて電界が発生する。特に、図７において、第２電極に蓄積されたプラスの電荷は８個であり、かつ、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に誘起されたマイナスの電荷は５個である。このことから、これらの差分に相当する電荷は３個のプラスの電荷であり、これらの３個のプラスの電荷に基づいて、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部に発生する電界強度が決定される。
【００３５】
つまり、図７に示す第２容量素子では、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に、電荷捕獲膜ＥＣＦに蓄積されているマイナスの電荷に起因する分極電荷（図６に示す３個のマイナスの電荷）と、第２容量素子の両電極間に電位差を生じさせたことに起因する分極電荷とを合わせた分極電荷が生じることになるのである。すなわち、図７において、第２電極に蓄積されたプラスの電荷は８個であり、かつ、電界緩和部ＥＲＰ１（絶縁体、誘電体）の第２電極側に誘起されたマイナスの電荷は５個である。このことから、これらの差分に相当する電荷は３個のプラスの電荷であり、これらの３個のプラスの電荷に基づいて、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部に発生する電界強度が決定される。
【００３６】
したがって、図５と図７を比較すると、電荷捕獲膜ＥＣＦを有しない電界緩和部ＥＲＰ１をｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）とｐ型半導体領域ＰＲ３（ｐ−型半導体領域）とで挟む構造を模式的に示す図５の第１容量素子では、４個のプラスの電荷に基づいて、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部に発生する電界強度が決定される。一方、電荷捕獲膜ＥＣＦを有する電界緩和部ＥＲＰ１をｐ型半導体領域ＰＲ２（ｐ＋型半導体領域）とｐ型半導体領域ＰＲ３（ｐ−型半導体領域）とで挟む構造を模式的に示す図７の第２容量素子では、３個のプラスの電荷に基づいて、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部に発生する電界強度が決定される。
【００３７】
ここで、例えば、ガウスの法則を考慮すれば、閉曲面の内部に存在する４個のプラスの電荷に基づいて発生する閉曲面上の電界強度は、閉曲面の内部に存在する３個のプラスの電荷に基づいて発生する閉曲面上の電界強度よりも大きくなる。言い換えれば、閉曲面の内部に存在する３個のプラスの電荷に基づいて発生する閉曲面上の電界強度は、閉曲面の内部に存在する４個のプラスの電荷に基づいて発生する閉曲面上の電界強度よりも小さくなる。このことは、電荷捕獲膜ＥＣＦを有しない第１容量素子（図５参照）よりも、電荷捕獲膜ＥＣＦを有する第２容量素子（図７参照）の方が、ｐ型半導体領域ＰＲ３（ｐ−型半導体領域）の内部に発生する電界強度を小さくできることを意味する。すなわち、トレンチ構造の電界緩和部ＥＲＰ１の側壁に電荷捕獲膜ＥＣＦを設け、かつ、この電荷捕獲膜ＥＣＦに電荷（電子）を蓄積するという本実施の形態における第１特徴点によれば、電界緩和部ＥＲＰ１の底面角部近傍に電界強度の高い領域が発生することを抑制することができることがわかる。この結果、本実施の形態における第１特徴点によれば、図３に示す領域ＡＲが正孔電流の電流経路と重なっても、インパクトイオン化が生じにくくなる。これにより、本実施の形態における第１特徴点によれば、電界緩和部ＥＲＰ１の底面角部近傍の領域ＡＲにおいて、インパクトイオン化に起因する正孔・電子対の発生が抑制されることになり、これによって、ゲート絶縁膜ＧＯＸにダメージを与えるホットエレクトロンの発生が抑制される結果、ゲート絶縁膜ＧＯＸの信頼性を向上することができるのである。以上のメカニズムによって、本実施の形態によれば、ＬＤＭＯＳＦＥＴのゲート絶縁膜ＧＯＸの信頼性向上を図ることができる結果、本実施の形態におけるＬＤＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００３８】
続いて、本実施の形態における第２特徴点は、例えば、図３に示すように、トレンチ構造の電界緩和部ＥＲＰ１において、トレンチＴＲの側壁にのみ電荷捕獲膜ＥＣＦが形成している点にある。言い換えれば、本実施の形態における第２特徴点は、トレンチＴＲの底面に電荷捕獲膜ＥＣＦを形成しない点にあるということもできる。これにより、本実施の形態におけるＬＤＭＯＳＦＥＴの性能向上を図ることができる。具体的には、本実施の形態における第２特徴点によれば、ＬＤＭＯＳＦＥＴのオン抵抗を低減することができ、これによって、ＬＤＭＯＳＦＥＴの性能向上を図ることができる。
【００３９】
以下に、この点について説明する。図８は、トレンチ構造の電界緩和部ＥＲＰ１において、トレンチＴＲの側壁とともに底面にも電荷捕獲膜ＥＣＦを形成する構成例を示す模式図である。この図８に示す構成例では、トレンチＴＲの底面にもマイナスの電荷が蓄積された電荷捕獲膜ＥＣＦが形成されることになる。このため、図８に示すように、ＬＤＭＯＳＦＥＴのオン動作時において、正孔電流がトレンチＴＲの底面の下方を流れると、トレンチＴＲの底面に形成されている電荷捕獲膜ＥＣＦに蓄積されているマイナスの電荷によって、正孔電流を構成する正孔がトレンチＴＲの底面に近づくように電気的な引力が働く。この結果、図８に示すように、正孔電流の電流経路が、点線矢印から実線矢印の位置に移動する。このことは、正孔電流の電流経路が、トレンチＴＲの底面に近づくことを意味する。このことは、正孔電流を構成する正孔が、トレンチＴＲの底面のラフネス（表面粗さ）の影響を受けやすくなることを意味する。すなわち、正孔電流の電流経路が、トレンチＴＲの底面に近づくということは、正孔電流を構成する正孔が、トレンチＴＲの底面の表面の凹凸によって散乱されやすくなることを意味し、これは、ＬＤＭＯＳＦＥＴのオン抵抗が大きくなることを意味する。つまり、図８に示すように、トレンチＴＲの底面にも電荷捕獲膜ＥＣＦを形成すると、正孔電流の電流経路が、トレンチＴＲの底面に近づく結果、トレンチＴＲの底面の凹凸に起因する散乱の影響を受けやすくなり、これによって、ＬＤＭＯＳＦＥＴのオン抵抗の増加という副作用が生じてしまうのである。
【００４０】
これに対し、図９は、トレンチ構造の電界緩和部ＥＲＰ１において、トレンチＴＲの側壁にのみ電荷捕獲膜ＥＣＦを形成するという本実施の形態における第２特徴点を具現化した構成例を示す模式図である。図９に示すように、トレンチＴＲの底面に電荷捕獲膜ＥＣＦが形成されていない場合、正孔電流の電流経路は、トレンチＴＲの底面に引き付けられることがなく、トレンチＴＲの底面の凹凸の影響を受けにくくなる。すなわち、本実施の形態における第２特徴点を示す図９の構成例では、正孔電流を構成する正孔が、トレンチＴＲの底面の凹凸に起因する散乱を受けにくくなる。この結果、本実施の形態における第２特徴点によれば、ＬＤＭＯＳＦＥＴのオン抵抗の増加を抑制することができる。したがって、本実施の形態における第２特徴点によれば、ＬＤＭＯＳＦＥＴのオン抵抗の増加を抑制できるため、ＬＤＭＯＳＦＥＴを含む半導体装置の性能向上を図ることができる。
【００４１】
以上のことから、本実施の形態における第１特徴点と第２特徴点とを組み合わせることによって、ＬＤＭＯＳＦＥＴのオン抵抗の増加という副作用を生じることなく、ＬＤＭＯＳＦＥＴのゲート絶縁膜ＧＯＸの信頼性向上を図ることができる。したがって、本実施の形態における第１特徴点と第２特徴点を具現化したＬＤＭＯＦＥＴを含む半導体装置によれば、半導体装置の性能低下を招くことなく、半導体装置の信頼性を向上できるという顕著な効果を得ることができる。
【００４２】
なお、本実施の形態におけるＬＤＭＯＳＦＥＴは、上述した第１特徴点と第２特徴点とを備えていることが望ましいが、これに限らず、上述した第１特徴点だけを備える構成でもよい。すなわち、トレンチＴＲの側壁だけでなく、底面にも電荷捕獲膜ＥＣＦが形成されている構成でもよい。なぜなら、本実施の形態における第１特徴点を備えていれば、底面に電荷蓄積膜ＥＣＦが形成されている場合であっても、トレンチＴＲの底面角部近傍の電界強度を緩和することができるという効果を得ることができるからである。
【００４３】
＜ＬＤＭＯＳＦＥＴの製造方法＞
本実施の形態におけるＬＤＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明することにする。
【００４４】
まず、図１０に示すように、半導体基板（シリコン基板）１Ｓを準備する。そして、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓにｐ型半導体領域ＰＲ３を形成する。その後、半導体基板１Ｓの表面上に絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に窒化シリコン膜ＳＮＦ１を形成する。絶縁膜ＩＦ１は、例えば、酸化シリコン膜（ライナー膜）から形成され、例えば、熱酸化法を使用することにより形成することができる。また、窒化シリコン膜ＳＮＦ１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜ＳＮＦ１をパターニングする。窒化シリコン膜ＳＮＦ１のパターニングは、トレンチＴＲを形成する領域を開口するように行われる。次に、パターニングした窒化シリコン膜ＳＮＦ１をハードマスクにして、絶縁膜ＩＦ１と半導体基板１Ｓをエッチングする。これにより、半導体基板１ＳにトレンチＴＲを形成することができる。ここで、トレンチＴＲは、ｐ型半導体領域ＰＲ３に内包されるように形成される。
【００４５】
続いて、図１１に示すように、トレンチＴＲの内壁に絶縁膜ＯＸＦ１を形成する。この絶縁膜ＯＸＦ１は、例えば、酸化シリコン膜から形成され、例えば、熱酸化法を使用することにより形成することができる。その後、図１２に示すように、トレンチＴＲの内壁に形成された絶縁膜ＯＸＦ１上を含む窒化シリコン膜ＳＮＦ１上に電荷捕獲膜ＥＣＦを形成する。この電荷捕獲膜ＥＣＦは、例えば、ポリシリコン膜やトラップ準位を有する絶縁膜（窒化シリコン膜）から形成され、例えば、プラズマＣＶＤ法を使用することにより形成することができる。
【００４６】
次に、図１３に示すように、電荷捕獲膜ＥＣＦに対して、プラズマエッチングに代表される異方性エッチングを施すことにより、絶縁膜ＯＸＦ１を介して、トレンチＴＲの底面に形成されている電荷捕獲膜ＥＣＦを除去するとともに、窒化シリコン膜ＳＮＦ１上に形成されている電荷捕獲膜ＥＣＦを除去する。これにより、図１３に示すように、絶縁膜ＯＸＦ１を介して、トレンチＴＲの側壁にのみ電荷捕獲膜ＥＣＦを形成することができる。
【００４７】
続いて、図１４に示すように、トレンチＴＲの内部を含む窒化シリコン膜ＳＮＦ１上に絶縁膜ＯＸＦ２を形成する。この工程において、トレンチＴＲの内部に絶縁膜ＯＸＦ２が埋め込まれる。絶縁膜ＯＸＦ２は、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
【００４８】
その後、図１５に示すように、例えば、化学的機械的研磨法（ＣＭＰ（Chemical Mechanical Polishing）法）を使用することにより、絶縁膜ＯＸＦ２を除去するとともに、窒化シリコン膜ＳＮＦ１の一部も除去する。そして、図１６に示すように、残存する窒化シリコン膜ＳＮＦ１を除去する。窒化シリコン膜ＳＮＦ１の除去には、例えば、熱リン酸に代表されるウェットエッチングを使用することができる。
【００４９】
次に、図１７に示すように、窒化シリコン膜ＳＮＦ１を除去することにより露出する絶縁膜ＩＦ１を除去する。絶縁膜ＩＦ１の除去には、例えば、ウェットエッチングを使用することができる。これにより、半導体基板１Ｓにトレンチ構造の電界緩和部を形成することができる。その後、図１８に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成することができ、例えば、熱酸化法を使用することにより形成することができる。続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜をパターニングすることにより、ゲート電極ＧＥを形成する。
【００５０】
その後、図２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成する。これにより、ｐ型半導体領域ＰＲ１からなるソース領域ＳＲと、ｐ型半導体領域ＰＲ２と、ｐ型半導体領域ＰＲ２よりも不純物濃度の小さいｐ型半導体領域ＰＲ３からなるドレイン領域ＤＲを形成することができる。以上のようにして、本実施の形態におけるＬＤＭＯＳＦＥＴを製造することができる。
【００５１】
＜電荷捕獲膜への電荷（電子）の注入方法＞
本実施の形態における特徴点は、例えば、図３に示すように、トレンチ構造の電界緩和部ＥＲＰ１の側壁に電荷捕獲膜ＥＣＦを設け、かつ、この電荷捕獲膜ＥＣＦに電荷（マイナスイオン、電子）を蓄積している点にある。これにより、電荷捕獲膜ＥＣＦに蓄積されている電荷の影響によって、トレンチＴＲの底面角部近傍の電界強度を緩和することができる。つまり、トレンチＴＲの底面角部近傍の電界強度を緩和するためには、電荷捕獲膜ＥＣＦに電荷が注入されていることが必要となる。
【００５２】
ここで、例えば、電荷捕獲膜ＥＣＦに電荷を注入する方法としては、複数の方法が存在する。そこで、以下では、電荷捕獲膜ＥＣＦに電荷を注入する複数の方法について説明する。図１９は、電荷捕獲膜ＥＣＦに電荷を注入する２通りの方法が存在することを説明する図である。図１９に示すように、電荷捕獲膜ＥＣＦに電荷を注入する第１の方法は、電荷捕獲膜ＥＣＦの成膜時の成膜条件によって、電荷捕獲膜ＥＣＦに電荷を注入する方法である。この第１の方法によれば、すでに、ＬＤＭＯＳＦＥＴの製造段階で、電荷捕獲膜ＥＣＦに電荷が注入される。
【００５３】
具体的に、第１の方法では、例えば、図１２に示すように、ＣＶＤ法を使用して電荷捕獲膜ＥＣＦを形成する工程での成膜条件を調整する。図２０は、ＣＶＤ法を使用して電荷捕獲膜ＥＣＦを成膜する成膜装置の模式的な構成を示す図である。図２０において、チャンバＣＢ内に半導体基板１Ｓ（半導体ウェハ）が配置されている。そして、ＣＶＤ法では、このチャンバＣＢ内に原料ガスを導入し、かつ、プラズマを用いて、原料ガスに化学反応を生じさせて、電荷捕獲膜ＥＣＦを形成する。そして、残存ガスは、排気系から排気される。このとき、本実施の形態では、図２０に示すように、半導体基板１Ｓにバイアス電圧を印加する。特に、半導体基板１Ｓ側の電位が正電位となるように、半導体基板１Ｓにバイアス電圧を印加する。つまり、本実施の形態では、ＣＶＤ法を使用して電荷捕獲膜ＥＣＦを形成する工程での成膜条件の特徴として、半導体基板１Ｓの電位が正電位となる基板バイアスを印加するものである。これにより、クーロン引力によって、プラズマ中に存在するマイナスイオンが、正電位が印加された半導体基板１Ｓに引き付けられる結果、プラズマ中に存在するマイナスイオンが電荷捕獲膜ＥＣＦに取り込まれることになる。
【００５４】
さらに、第１の方法のオプションとして、半導体基板１Ｓの電位が正電位となる基板バイアスを印加した状態でのＣＶＤ法で、電荷捕獲膜ＥＣＦを成膜した後、連続した追加工程として、同一のチャンバＣＢ内に、基板バイアスを印加した状態を維持しながら、原料ガスに替えてアッシングガスを導入して、電荷捕獲膜ＥＣＦに対してプラズマアッシング処理を施すこともできる。この場合、電子が電荷捕獲膜ＥＣＦに取り込まれることになる。
【００５５】
その後、例えば、図１３に示すように、電荷捕獲膜ＥＣＦを異方性エッチングする際においても、基板バイアスを印加した条件でのプラズマエッチング法を使用することにより、電荷捕獲膜ＥＣＦに電荷を注入することができる。以上のようにして、第１の方法によれば、ＬＤＭＯＳＦＥＴの製造工程において、電荷捕獲膜ＥＣＦに電荷を蓄積できる。
【００５６】
なお、電荷捕獲膜ＥＣＦとしては、ポリシリコン膜やトラップ準位を有する絶縁膜（例えば、窒化シリコン膜）を使用することができるが、上述した第１の方法は、電荷捕獲膜ＥＣＦをポリシリコン膜から形成する場合と、電荷捕獲膜ＥＣＦを窒化シリコン膜から形成する場合のいずれの場合にも適用することができる。ただし、電荷捕獲膜ＥＣＦをポリシリコン膜から形成する場合、ポリシリコン膜中に蓄積される電荷は、伝導帯に存在するため、例えば、電荷捕獲膜ＥＣＦから電荷が抜けるリークパスが形成されてしまった場合、ポリシリコン膜に蓄積されている電荷は、すべて、このリークパスから抜け出してしまう。これに対し、電荷捕獲膜ＥＣＦを窒化シリコン膜から形成する場合、窒化シリコン膜中に蓄積される電荷は、離散的なトラップ準位に存在するため、例えば、電荷捕獲膜ＥＣＦから電荷が抜けるリークパスが形成されてしまった場合であっても、窒化シリコン膜に蓄積されている電荷は、すべて、このリークパスから抜け出してしまうことはない。このことから、電荷捕獲膜ＥＣＦにおける電荷保持特性を維持する観点からは、電荷捕獲膜ＥＣＦをポリシリコン膜から形成するよりも、電荷捕獲膜ＥＣＦを窒化シリコン膜から形成することが望ましいことになる。
【００５７】
続いて、図１９に示すように、電荷捕獲膜ＥＣＦに電荷を注入する第２の方法は、ＬＤＭＯＳＦＥＴのオン動作による自然注入である。この第２の方法によれば、ＬＤＭＯＳＦＥＴの製造段階では電荷捕獲膜ＥＣＦに電荷が注入されていないことになるが、製造後のＬＤＭＯＳＦＥＴをオン動作させることにより、電荷捕獲膜ＥＣＦに電荷を注入することができる。以下では、この電荷捕獲膜ＥＣＦへの電荷の注入メカニズムについて説明する。
【００５８】
図２１は、製造後のＬＤＭＯＳＦＥＴをオン動作させることにより、電荷捕獲膜ＥＣＦに電荷を注入することができるメカニズムを説明するフローチャートである。
【００５９】
まず、例えば、電荷捕獲膜ＥＣＦを窒化シリコン膜から形成する場合、窒化シリコン膜は、酸化シリコン膜よりも誘電率が高いことから、電荷捕獲膜ＥＣＦに電荷が蓄積されていない場合、かえって、トレンチＴＲの底面角部近傍に発生する電界集中領域の強度が高くなる（Ｓ１０１）。この状態で、ＬＤＭＯＳＦＥＴをオン動作させると、この電界集中領域に正孔電流が流れることになる。この結果、正孔が高い強度の電界に加速され、加速された正孔が結晶格子に衝突する。この結果、インパクトイオン化が生じて、正孔・電子対が生成される（Ｓ１０２）。その後、インパクトイオン化によって発生したホットエレクトロンは、高エネルギーを有していることから、トレンチＴＲに形成されている酸化シリコン膜（絶縁膜ＯＸＦ１）の電位障壁を乗り越えて、電荷捕獲膜ＥＣＦである窒化シリコン膜のトラップ準位に取り込まれる（Ｓ１０３）。これにより、電荷捕獲膜ＥＣＦに電荷を蓄積することができる。そして、電荷蓄積膜ＥＣＦに電荷が蓄積されると、電界集中領域の電界強度が緩和される（Ｓ１０４）。この結果、インパクトイオン化の発生が減少することになり（Ｓ１０５）、これによって、ホットエレクトロンの発生が抑制される。このことから、ホットエレクトロンに起因するゲート絶縁膜ＧＯＸの劣化が抑制されることになる。以上のようにして、第２の方法によれば、ＬＤＭＯＳＦＥＴのオン動作によって、電荷捕獲膜ＥＣＦに電荷を蓄積することができる。
【００６０】
なお、電荷捕獲膜ＥＣＦとしては、ポリシリコン膜やトラップ準位を有する絶縁膜（例えば、窒化シリコン膜）を使用することができるが、上述した第２の方法は、電荷捕獲膜ＥＣＦをポリシリコン膜から形成する場合と、電荷捕獲膜ＥＣＦを窒化シリコン膜から形成する場合のいずれの場合にも適用することができる。
【００６１】
例えば、電荷捕獲膜ＥＣＦを窒化シリコン膜から形成する構成に第２の方法を適用する場合、電荷は、窒化シリコン膜中の離散的なトラップ準位に蓄積されることから、トレンチＴＲの底面角部近傍に近い窒化シリコン膜の部分に集中的に電荷が蓄積されることになる。そして、この場合、ＬＤＭＯＳＦＥＴのオン動作時間が長くなればなるほど、トレンチＴＲの底面角部近傍に近い窒化シリコン膜の部分に蓄積される電荷量が多くなり、これによって、トレンチＴＲの底面角部近傍の電界集中領域の電界強度を緩和しやすくなる。さらに、トレンチＴＲの底面角部近傍に近い窒化シリコン膜の部分に蓄積される電荷量が多くなると、クーロン反発力によって、この部分にインパクトイオン化で発生したホットエレクトロンが近づきにくくなるため、ホットエレクトロンがトレンチＴＲの側壁に沿って走行することを抑制することができる。これにより、ゲート絶縁膜ＧＯＸの端部におけるホットエレクトロンの衝突が少なくなる結果、ゲート絶縁膜ＧＯＸの信頼性低下を抑制することができることになる。
【００６２】
一方、例えば、電荷捕獲膜ＥＣＦをポリシリコン膜から形成する構成に第２の方法を適用する場合、電荷は、ポリシリコン膜中の伝導帯に蓄積されるため、ポリシリコン膜全体にわたって電荷が拡散して蓄積されることになる。この場合、ＬＤＭＯＳＦＥＴのオン動作時間が長くなればなるほど、ポリシリコン膜全体に蓄積される電荷量が多くなり、これによって、トレンチＴＲの底面角部近傍の電界集中領域の電界強度を緩和しやすくなる。さらに、ポリシリコン膜全体にわたって蓄積される電荷量が多くなると、クーロン反発力によって、トレンチＴＲの側壁全体にわたって、インパクトイオン化で発生したホットエレクトロンが近づきにくくなるため、ホットエレクトロンがトレンチＴＲの側壁に沿って走行することを効果的に抑制することができる。これにより、ゲート絶縁膜ＧＯＸの端部におけるホットエレクトロンの衝突が少なくなる結果、ゲート絶縁膜ＧＯＸの信頼性低下を抑制することができることになる。
【００６３】
＜変形例１＞
次に、本実施の形態におけるＬＤＭＯＳＦＥＴの変形例１について説明する。図２２は、本変形例１におけるＬＤＭＯＳＦＥＴの模式的な構成を示す断面図である。図２２において、本変形例１では、電荷捕獲膜ＥＣＦが、トレンチＴＲの側壁全体ではなく、トレンチＴＲの側壁の一部に形成されている。特に、本変形例１では、図２２に示すように、トレンチＴＲの側壁のうち、トレンチＴＲの底面角部側に近い部分に電荷捕獲膜ＥＣＦが形成されている。このように構成されている電荷捕獲膜ＥＣＦであっても、トレンチＴＲの底面角部近傍に電荷を蓄積することができるため、トレンチＴＲの底面角部近傍の電界集中領域の電界強度を緩和することができる。
【００６４】
なお、本変形例１における電荷捕獲膜ＥＣＦは、例えば、図１３に示す異方性エッチング工程でのオーバエッチング量を調整することにより形成することができる。
【００６５】
＜変形例２＞
続いて、本実施の形態におけるＬＤＭＯＳＦＥＴの変形例２について説明する。図２３は、本変形例２におけるＬＤＭＯＳＦＥＴの模式的な構成を示す断面図である。図２３において、本変形例２では、トレンチＴＲを埋め込む絶縁膜を、電荷捕獲膜ＥＣＦと接する絶縁膜ＯＸＦ２Ａと、絶縁膜ＯＸＦ２Ａと接する絶縁膜ＯＸＦ２Ｂとから構成している。このとき、特に、本変形例２において、絶縁膜ＯＸＦ２Ａは、絶縁膜ＯＸＦ２Ｂよりも緻密な膜（密度の高い膜）である点に特徴点がある。つまり、電荷捕獲膜ＥＣＦと接する絶縁膜ＯＸＦ２Ａは、絶縁膜ＯＸＦ２Ｂよりも緻密な膜である。これにより、電荷捕獲膜ＥＣＦに蓄積されている電荷が抜け出ることを効果的に抑制することができる。このように本変形例２では、電荷捕獲膜ＥＣＦと接する絶縁膜ＯＸＦ２Ａを、絶縁膜ＯＸＦ２Ｂよりも緻密な膜とすることにより、電荷捕獲膜ＥＣＦの電荷保持特性を向上することができる。この結果、電荷捕獲膜ＥＣＦに蓄積されている電荷による電界緩和効果を維持することができ、これによって、ＬＤＭＯＳＦＥＴを含む半導体装置の信頼性を向上することができる。
【００６６】
なお、絶縁膜ＯＸＦ２Ａおよび絶縁膜ＯＸＦ２Ｂは、ともに、酸化シリコン膜から形成することができる。そして、このとき、絶縁膜ＯＸＦ２Ａを絶縁膜ＯＸＦ２Ｂよりも緻密な膜とするためには、ＴＥＯＳを原料としたＣＶＤ法により、絶縁膜ＯＸＦ２Ａを形成し、かつ、高密度プラズマＣＶＤ法により、絶縁膜ＯＸＦ２Ｂを形成することで実現できる。
【００６７】
ここで、緻密な膜を形成するためには、ＴＥＯＳを原料としたＣＶＤ法を使用することが望ましいと考えると、トレンチＴＲを埋め込む膜として、製造方法の異なる絶縁膜ＯＸＦ２Ａと絶縁膜ＯＸＦ２Ｂの両方を形成するのではなく、ＴＥＯＳを原料としたＣＶＤ法で形成する一種類の絶縁膜からトレンチＴＲを埋め込む膜を形成することも考えられる。しかし、この場合、ＴＥＯＳを原料としたＣＶＤ法では、トレンチＴＲの埋め込み特性を良好にすることが困難である。このことを考慮して、本変形例２では、電荷捕獲膜ＥＣＦと接する絶縁膜ＯＸＦ２Ａについては、緻密な膜を形成できるＴＥＯＳを原料としたＣＶＤ法により形成するとともに、トレンチＴＲを充填する膜である絶縁膜ＯＸＦ２Ｂについては、埋め込み特性に優れた高密度プラズマＣＶＤ法により、絶縁膜ＯＸＦ２Ｂを形成している。これにより、本変形例２によれば、電荷捕獲膜ＥＣＦの電荷保持特性を向上しながら、トレンチＴＲの埋め込み特性を改善することができるという顕著な効果が得られる。
【００６８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００６９】
１Ｓ  半導体基板
ＤＲ  ドレイン領域
ＥＣＦ  電荷捕獲膜
ＥＲＰ１  電界緩和部
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＯＸＦ１  絶縁膜
ＯＸＦ２  絶縁膜
ＰＲ１  ｐ型半導体領域
ＰＲ２  ｐ型半導体領域
ＰＲ３  ｐ型半導体領域
ＳＲ  ソース領域
ＴＲ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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