(57)【要約】      （修正有）【課題】高周波数で動作可能である電圧制御ＡＣ電流源として機能することができる低歪みトランスコンダクタンス増幅器を提供する。【解決手段】低歪みトランスコンダクタンス増幅器１２１は、仮想接地入力段１１０ｃ、一対の電流ミラー１０８ａ、１０８ｂ及びバイアス電流源Ｉｂを使用して、出力電流Ｉｏｕｔを接地負荷１０４に提供する。仮想接地入力段１１０ｃは、ダーリントンペアとして配設されるトランジスタ１２２を含む。【選択図】図６
2017212735.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
電圧源と、
前記電圧源に結合された基準抵抗器と、
入力段であって、
前記基準抵抗器に結合された演算増幅器、
前記演算増幅器によって駆動されるように結合されたトランジスタ、及び
前記トランジスタ及び前記演算増幅器に結合されたバイアス電流源、を含む入力段と、
接地負荷抵抗器を含む出力段と、
一対の電流ミラーであって、各々が前記入力段を前記出力段に結合する、電流ミラーと、を備える、回路。
【請求項２】
前記電流ミラーのうちの１つ以上が、バイポーラ接合トランジスタの第１及び第２のアレイを更に含む、請求項１に記載の回路。
【請求項３】
前記出力段に供給される電流が、前記電流ミラーの前記第１及び第２のアレイのバイアス電流の差に等しい、請求項２に記載の回路。
【請求項４】
前記トランジスタが、第１のトランジスタであり、前記入力段を前記一対の電流ミラーに接続するダーリントンペアとして前記第１のトランジスタと共に配設される第２のトランジスタを更に備える、請求項１に記載の回路。
【請求項５】
集合的にダーリントンペアとして配設される前記トランジスタが、ユニティゲインを有する、請求項４に記載の回路。
【請求項６】
前記演算増幅器の正端子が、接地され、前記演算増幅器が、前記演算増幅器の負入力端子において仮想接地を提供するように構成される、請求項１に記載の回路。
【請求項７】
前記電圧源が、第１の電圧源であり、前記演算増幅器の入力端子が、それぞれ、第２及び第３の電圧源に直接結合される、請求項１に記載の回路。
【請求項８】
前記演算増幅器によって駆動されるように結合された前記トランジスタが、バイポーラ接合トランジスタである、請求項１に記載の回路。
【請求項９】
前記演算増幅器によって駆動されるように結合された前記トランジスタが、電界効果トランジスタである、請求項１に記載の回路。
【請求項１０】
前記入力段が、電流を前記負荷抵抗器の中へプルするプル入力段である、請求項１に記載の回路。
【請求項１１】
前記一対の電流ミラーが、一対の電流減衰ミラーである、請求項１に記載の回路。
【請求項１２】
前記一対の電流ミラーが、一対の電流ゲインミラーである、請求項１に記載の回路。
【請求項１３】
前記回路が、リニアトランスコンダクタンス増幅器を含む、請求項１に記載の回路。
【請求項１４】
回路を動作させる方法であって、
入力電圧源を基準抵抗器に結合させることによって入力電流源を作り出すことと、
前記電流源を仮想接地に結合することと、
バイアス抵抗器を前記仮想接地に結合することと、
前記仮想接地を、前記バイアス抵抗器を介してバイアス電流を提供する電流ミラーに結合することと、
前記バイアス電流を負荷抵抗器に供給することと、
前記入力電流源を変調することによって前記バイアス電流を制御することと、を含む、方法。
【請求項１５】
前記仮想接地が、演算増幅器によって確立される、請求項１４に記載の方法。
【請求項１６】
前記電流ミラーが、バイポーラ接合トランジスタの第１及び第２のアレイを含む、請求項１４に記載の方法。
【請求項１７】
回路であって、
電流源と、
前記電流源に結合されたトランスコンダクタンス増幅器であって、仮想接地入力段を有する、前記トランスコンダクタンス増幅器と、
前記トランスコンダクタンス増幅器に結合された出力段であって、接地負荷を有する、前記出力段と、を備える、回路。
【請求項１８】
前記仮想接地入力段と前記出力段との間に結合された一対の電流ミラーを更に備える、請求項１７に記載の回路。
【請求項１９】
前記仮想接地入力段が、ダーリントンペアとして配設される２つのバイポーラ接合トランジスタを含む、請求項１７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、電子回路で使用するための精密トランスコンダクタンス増幅器に関する。
【背景技術】
【０００２】
電気回路で使用されるいくつかの増幅器は、入力電圧、及び入力電圧よりもゲイン係数倍大きい対応する出力電圧を有する、電圧増幅器である。電気回路で使用される他の増幅器は、入力電流、及び入力電流よりもゲイン係数倍大きい対応する出力電流を有する、電流増幅器である。電気回路で使用される更に他の増幅器は、入力電圧及び対応する出力電流を有するトランスコンダクタンス増幅器、又は入力電流及び対応する出力電圧を有するトランス抵抗増幅器である。ゲインを印加することに加えて、トランスコンダクタンス増幅器及びトランス抵抗増幅器は、それぞれ、電圧−電流変換機能又は電流−電圧変換機能を提供する。
【０００３】
そのような変換機能は、いくつかの方法で実施することができる。例えば、抵抗器がＤＣ電源Ｖと接地との間に接続されると、電流Ｉが抵抗器を通って流れる。したがって、抵抗器は、電圧を電流に変換するデバイスとみなすことができ、ここで、出力電流は、以下のオームの法則に従って、印加された入力電圧に比例する。Ｉ＝Ｖ／Ｒ又はＩ＝ＧＶ。抵抗器に接続された電圧源が、増幅器段と直列に更に接続されると、トランスコンダクタンス増幅器となる。抵抗器と同様に、トランスコンダクタンス増幅器もまた、その入力電圧に比例する電流を出力する。増幅器段は、例えば、トランジスタ、演算増幅器（「オペアンプ」）、又はトランジスタの配設とすることができる。得られたトランスコンダクタンス増幅器は、当該技術分野で既知であるように、電子回路で使用するための電圧制御電流源を提供する。
【０００４】
トランスコンダクタンスは、直流電流（ＤＣ）デバイスにわたるコンダクタンス、すなわち、デバイスの入力と出力との間のコンダクタンスを指す。コンダクタンスＧは、ＤＣ回路の抵抗の逆数として定義され、Ｇ（ｍｈｏｓ）＝１／Ｒ（Ω）である。「アドミタンス」という用語は、交流（ＡＣ）回路のコンダクタンス、又はインピーダンスの逆数を指し、当該技術分野で公知であるように、Ｙ（ｍｈｏｓ）＝１／Ｚ（Ω）である。その場合、ＡＣトランスコンダクタンスの等価物は、トランスアドミタンスである。
【０００５】
ダーリントンペアは、第１のトランジスタの出力電流が第２のトランジスタによって更に増幅される一対のバイポーラトランジスタとして、回路設計の技術分野で既知である。したがって、ダーリントンペアは、単一のトランジスタのゲインの二乗にほぼ等しい高い電流ゲインを有する、単一のトランジスタとして振る舞う。ダーリントンペアの不利な点は、高周波数で不安定になる傾向があるので、その動作帯域幅が制限されることである。
【０００６】
電流ミラーは、負荷に対するバイアス電流を提供するために使用することができる電気回路として、回路設計の技術分野で既知である。電流ミラーは、電流制御電流源とみなすことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第1996/027238号
【発明の概要】
【課題を解決するための手段】
【０００８】
低歪みトランスコンダクタンス増幅器は、仮想接地入力段、一対の電流ミラー、及びバイアス電流源を使用して、電流を接地負荷に提供する。仮想接地入力段は、ダーリントンペアとして配設されるトランジスタを含むことができる。低歪みトランスコンダクタンス増幅器は、高周波数で動作可能である電圧制御ＡＣ電流源として機能することができる。
【図面の簡単な説明】
【０００９】
【図１】先行技術による、基本的なトランスコンダクタンス増幅器回路の高レベル概略図である。
【図２】先行技術による、トランスコンダクタンス増幅器回路の概略図である。
【図３】先行技術による、電流ミラー及び仮想接地入力段を含むトランスコンダクタンス増幅器回路の概略図である。
【図４】本明細書で説明される一実施形態による、トランスコンダクタンス増幅器での使用に好適な仮想接地入力段の回路概略図である。
【図５】本明細書で説明される一実施形態による、２つの電流ミラー及び１つの仮想接地入力段を含むトランスコンダクタンス増幅器回路の高レベル概略図である。
【図６】本明細書で説明される一実施形態による、ダーリントンペアによって実施されるトランスコンダクタンス増幅器回路の概略図である。
【図７】図６に示されるトランスコンダクタンス増幅器回路の詳細な概略図である。
【図８】本明細書で説明される一実施形態による、電界効果トランジスタによって実施されるトランスコンダクタンス増幅器回路の概略図である。
【図９】本明細書で説明される一実施形態による、プル入力段によって実施されるトランスコンダクタンス増幅器回路の概略図である。
【図１０】本明細書で説明される一実施形態による、電流ゲイン又は減衰ミラーによって実施されるトランスコンダクタンス増幅器回路の概略図である。
【図１１】本明細書で説明される一実施形態による、クラスＢトランスコンダクタンス増幅器回路の概略図である。
【図１２】本明細書で説明される一実施形態による、トランスコンダクタンス増幅器回路を動作させる方法を例示する流れ図である。
【発明を実施するための形態】
【００１０】
以下の説明では、開示される主題のさまざまな態様の完全な理解を提供するために、ある特定の詳細が記載される。しかしながら、開示される主題は、これらの特定の詳細を伴わずに実践することができる。いくつかの場合において、本明細書で開示される主題の実施形態を含む、公知である構造及び方法は、本開示の他の態様の説明を不明瞭にすることを回避するために、詳細に説明していない。
【００１１】
文脈上異なる解釈を要する場合を除き、本明細書及び以降の特許請求の範囲の全体を通して、「備える（comprise）」という語、並びに「備える（comprises）」及び「備えている（comprising）」などのその変形は、制限のない包含的な意味で、すなわち、「含むが、それに限定されない（including, but not limited to）」ものと解釈されるものとする。
【００１２】
本明細書の全体を通して「１つの実施形態（one embodiment）」又は「一実施形態（an embodiment）」に言及することは、その実施形態に関連して説明される特定の特徴、構造、又は特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体を通してさまざまな場所における「一実施形態において（「In an embodiment」又は「in an embodiment」）」という句の出現は、必ずしもすべてが同じ実施形態に言及するものではない。更に、特定の特徴、構造、又は特性は、任意の好適な様式で本開示の１つ以上の態様において組み合わせることができる。
【００１３】
図面中、同じ参照番号は、類似する特徴又は要素を識別する。図面における特徴のサイズ及び相対位置は、必ずしも一定の比率で描画されているとは限らない。更に、例示的なトランスコンダクタンス増幅器回路を参照して、特定の実施形態が本明細書で説明される。本開示、並びにある材料、寸法、及び詳細への言及、並びに方法工程の順序は、示されるものに限定されるべきではない。
【００１４】
図１は、既知の一般的なトランスコンダクタンス増幅器回路１００を示す。トランスコンダクタンス増幅器回路１００は、入力段１０２と、出力段１０４と、トランスコンダクタンス増幅器１０６とを含む。トランスコンダクタンス増幅器回路１００は、Ｖinに応じて出力電流Ｉoutを生成する電圧制御電流源とみなすことができる。出力段１０４は、負荷抵抗器ＲLを含み、そこを通って出力電流Ｉoutが接地に流れる。入力電圧と出力電流との関係は、次式のようになる。
Ｉout＝ｇmＶin
式中、ｇmは、トランスコンダクタンス増幅器１０６のゲインである。本明細書で説明される実施形態は、トランスコンダクタンス増幅器１０６のためのさまざまな構成を提示する。
【００１５】
図２は、既知のトランスコンダクタンス増幅器回路１０５を示す。トランスコンダクタンス増幅器回路１０５は、入力段１０２と、接地負荷を有する出力段１０４とを含む。トランスコンダクタンス増幅器回路１０５において、入力段１０２は、演算増幅器Ｕ１と、ＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）Ｑ０と、精密基準抵抗器Ｒrefとを更に含む。ＮＰＮトランジスタＱ０は、当技術分野で既知であるように、エミッタ端子と、コレクタ端子と、ベース端子とを有する。演算増幅器Ｕ１は、当該技術分野で既知であるように、正及び負の入力端子及び出力端子を有する。トランスコンダクタンス増幅器回路１０５において、Ｖinは、Ｕ１の正端子に直接結合され、Ｒrefは、ノードＡにおいてＵ１の負端子に結合される。Ｕ１の出力は、Ｑ０のベースに結合される。Ｑ１のエミッタ端子は、ノードＡに結合される。Ｑ０の電流ゲインが十分に大きい場合は、次式のようになる。
Ｉout＝−Ｉref＝−Ｖin／Ｒref
【００１６】
その場合、トランスコンダクタンス増幅器１０６のゲインは、次式のようになる。
ｇm＝−１／Ｒref
【００１７】
シングルエンド入力電圧をシングルエンド接地基準出力電流に変換することができる既存のトランスコンダクタンス増幅器は、典型的には、図２に示されるような、演算増幅器に基づく電圧−電流変換器を使用する。しかしながら、そのような増幅器は、負荷ＲLに対する制限を有する。実際には、以下の実施例によって示される入力範囲及び出力範囲の制限のため、接地負荷が不可能になる。Ｖinは、Ｑ１が順方向アクティブモード（Ｖbe≧０．７Ｖ及びＶce≧０．２Ｖ）になるように、正でなければならないことに留意されたい。制限Ｖin≧０は、Ｉout≧０を意味する。更に、Ｖout＝Ｖin＋Ｖceである。したがって、Ｖout≧Ｖin＋０．２Ｖであり、これは、ＲL＜０であることを必要とする。
【００１８】
図３は、既知のトランスコンダクタンス増幅器回路１０７を示す。トランスコンダクタンス増幅器回路１０７は、電流を接地負荷に送達するための電流ミラー１０８及び電流源Ｉbを加えることによって、図２の従来のトランスコンダクタンス増幅器回路１０５のいくつかの制限を克服する。バイアス電流Ｉbは、負の供給電圧Ｖeeに結合される。トランスコンダクタンス増幅器回路１０７において、出力段１０４は、接地される。
【００１９】
電流ミラー１０８は、電源Ｖccに結合される。トランジスタＱ０のスイッチがオンになると、入力の電流Ｉrefは、電流ミラー１０８の出力において「ミラーされる」。すなわち、電流ミラー１０８は、等価な出力電流を送達することによって、入力電流に応じる。これは、電流ミラー１０８の入力端子を出るどちらの電流も、電流ミラー１０８の出力端子を出ることを意味する。電流ミラー１０８は、負荷から電流をプルすることとは対照的に、電流を負荷ＲLにプッシュする効果を有する。
【００２０】
トランスコンダクタンス増幅器回路１０７において、トランスコンダクタンス増幅器１０６ａは、図２に示されるように、従来の演算増幅器段１１０ａを更に含む。演算増幅器段１１０ａは、演算増幅器Ｕ１と、ＮＰＮトランジスタＱ０と、基準抵抗器Ｒrefとを含む。演算増幅器Ｕ１の負端子は、Ｒrefを介して接地に結合される。Ｕ１の出力は、Ｑ０のベース端子に結合され、Ｑ０のエミッタ端子は、Ｕ１の負入力に結合され、よって、Ｉref＝Ｖin／Ｒrefである。電流源Ｉbを加えることは、トランスコンダクタンスとゲインとの関係を次式のように変化させる。
Ｉout＝−ｇmＶin−Ｉb
【００２１】
電流源Ｉbは、トランスコンダクタンス増幅器１０７が負出力電流を任意の負荷に送達することを確実にするように設計することができる。これは、Ｉout≧０という制限を排除する。しかしながら、Ｉout＝０のとき、入力電圧は、非ゼロであり、すなわち、ＤＣバイアスが印加され、Ｖin＝Ｉb×Ｒrefである。トランスコンダクタンス増幅器の入力においてＤＣバイアスが必要であることは、不利になり得る。第１に、入力においてＤＣバイアスを提供するために、追加の回路が必要である。第２に、増幅器の入力においてＤＣバイアス電圧を加えることで、ＤＣバイアスの方向における信号ヘッドルームの量を低減させる。第３に、電力レール（Ｖcc又はＶee）の近くで増幅器を動作させることで、歪みをもたらす。
【００２２】
図４は、本開示の一実施形態による、低歪みトランスコンダクタンス増幅器１０６ｂの使用に好適な仮想接地入力段１１０ｂを示す。破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｂは、仮想接地入力段１１０ｂ及びバイアス電流源Ｉbを含む。仮想接地入力段１１０ｂは、入力段でのＤＣバイアス電圧に代わるものとして、電流バイアスを提供し、したがって、そのようなＤＣバイアス電圧と関連付けられる上で説明した問題を回避する。入力段１０２では、電圧源Ｖinが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを生成する。入力バイアス電圧を使用してＱ１をバイアスする代わりに、電流源ＩbがＱ１のエミッタに結合され、Ｑ１を通して電流を駆動する。Ｉbは、望ましくは、最も大きい可能な入力電流の絶対値よりも数倍より大きい。
【００２３】
仮想接地入力段１１０ｂは、演算増幅器Ｕ１及びＰＮＰトランジスタＱ１を含む。従来の演算増幅器の実現形態において、演算増幅器は、電源Ｖccからエネルギーを引き出すことによって、正入力端子と負入力端子との間で電圧をブーストする差動増幅器として機能する。しかしながら、演算増幅器Ｕ１は、仮想接地入力段１１０ｂにおいて増幅器として使用されない。代わりに、演算増幅器Ｕ１は、バイアス抵抗器ＲBの下で、入力ノードＡにおいて仮想接地を確立するために使用される。したがって、Ｕ１は、負フィードバック構成で結合される。図示されないバイアス抵抗器ＲBは、バイアス電流を所望の値に設定し、また、本明細書の図面において、抵抗器の代わりに理想的な電流源として表されることに留意されたい。結果的に、Ｕ１の出力端子は、Ｕ１の正入力及び負入力を実質的に同じ電圧Ｖin−Ｉin×Ｒrefになるようにするために必要なあらゆる電圧に安定させる。Ｕ１の出力電圧は、可変であり、また、Ｕ１の入力端子間の差動電圧を実質的にゼロにさせるように、該出力電圧自体を調整する。Ｕ１の正入力が接地されるので、負入力も０Ｖに保持され、これは、入力ノードＡを効果的に接地する。Ｕ１の負端子は、接地から電気的に絶縁されるので、「仮想接地」と称される。バイアス電流Ｉbは、電源Ｖccからバイアス抵抗器ＲBを通って流れる。出力段１０４は、負電源Ｖeeに結合される。Ｑ１をオンにすると、Ｉout＝Ｉb＋Ｉinとなる。入力電流Ｉinは、Ｕ１の周りを接地ノードＡまで流れ、Ｑ１のエミッタに入り、次いで、負荷ＲLに送達される。仮想接地入力段１１０ｂの使用は、それでも、電流を接地負荷に送達するために追加の回路を必要とする。しかしながら、入力電流がＤＣバイアス入力電圧の代わりに使用されるので、入力段は、より低い歪み、及びより良好なノイズ性能を有する。追加のゼロ化回路もまた、入力に必要とされない。更に、仮想接地入力段１１０ｂは、正極性及び負極性の両方の入力電圧を扱うことができる。
【００２４】
図５は、本開示の一実施形態による、低歪みトランスコンダクタンス増幅器回路１１５を示す。低歪みトランスコンダクタンス増幅器回路１１５において、破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｃは、仮想接地入力段１１０ｂ及び２つの電流ミラー１０８ａ、１０８ｂを含む。電流ミラー１０８ａ、１０８ｂを回路に加えることによって、バイアス電流Ｉbを負荷に送達することなく、出力電流を接地負荷に駆動することができる。
【００２５】
入力段１０２では、電圧源Ｖinが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを生成する。また、電流ミラー１０８ａから引き出されたバイアス電流Ｉbも、入力ノードＡに送達される。電流ミラー１０８ａは、正供給電圧Ｖccに結合され、電流ミラー１０８ｂは、負供給電圧Ｖeeに結合される。仮想接地入力段１１０ｂは、演算増幅器Ｕ１及びＰＮＰトランジスタＱ１を含む。Ｒbの下側に仮想接地を確立することで、電流ミラー１０８ａを通してＶccから電流を引き出す。よって、Ｉoutは、出力ノードＢでの頂部バイアス電流と底部バイアス電流との差に等しい。
Ｉout＝Ｉb−（Ｉb＋Ｉin）＝−Ｖin／Ｒref
【００２６】
頂部電流ミラー及び底部電流ミラーを通る電流が等しいときには、Ｉout＝０となる。しかしながら、電流が正確にミラーされないときには、過度の電流が負荷ＲLに方向付けられる。トランスコンダクタンス増幅器回路１１５において、出力段１０４は、接地される。
【００２７】
図６は、本開示の一実施形態による、低歪みトランスコンダクタンス増幅器回路１２１を示す。低歪みトランスコンダクタンス増幅器回路１２１において、破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｄは、仮想接地入力段１１０ｃ及び２つの電流ミラー１０８ａ、１０８ｂを含む。入力段１０２では、電圧源Ｖinが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを発生させる。Ｖinは、ＡＣ又はＤＣ電源とすることができる。また、電流ミラー１０８ａから引き出されたバイアス電流Ｉbも、入力ノードＡに送達される。電流ミラー１０８ａは、正供給電圧Ｖccに結合され、電流ミラー１０８ｂは、負供給電圧Ｖeeに結合される。演算増幅器Ｕ１は、トランジスタＱ２を駆動する。トランスコンダクタンス増幅器回路１２１において、出力段１０４は、接地される。
【００２８】
Ｒrefの右側は、Ｕ１の負端子に接続される。Ｕ１の正端子は、接地に接続される。Ｕ１の出力は、Ｕ１の負端子を正端子と同じようにさせ、すなわち、演算増幅器Ｕ１への入力にわたる差動電圧がゼロになるように、Ｕ１の負端子において「仮想接地」が作り出される。したがって、ノードＡは、接地される。
【００２９】
仮想接地入力段１１０ｃは、演算増幅器Ｕ１、並びにＰＮＰトランジスタＱ１及びＱ２のダーリントンペア１２２を含む。バイアス電流は、ＶCCからＲbを通って下方に、ダーリントンペアＱ１及びＱ２の中へ流れる。１つの実施形態において、ダーリントンペアは、ユニティゲインを有し、すなわち、いかなる増幅も有しない。したがって、そのような実施態様において、Ｑ１及びＱ２は、代替的に、単一のトランジスタと置き換えることができる。頂部電流ミラー１０８ａから流れ出す電流Ｉbは、等しい。同様に、底部電流ミラー１０８ｂの中へ流れる電流も等しい。Ｑ１及びＱ２の各々において、矢印側はエミッタであり、反対側はコレクタである。
【００３０】
図７は、図６の低歪みトランスコンダクタンス増幅器回路１２１を更に詳細に示す。入力段１０２は、電圧源Ｖin及び抵抗器Ｒrefを含む。演算増幅器Ｕ１は、電源ＶccとＶeeとの間に結合されて示される。仮想接地入力段１１０ｃは、Ｕ１とＶccとの間に結合された電圧源Ｖ２、及びＵ１とＶeeとの間に結合された電圧源Ｖ３を更に含む。電流ミラー１０８ａ、１０８ｂは、電流ミラー１０８ｂに対応する下部トランジスタアレイ及び電流ミラー１０８ａに対応する上部トランジスタアレイに配設される、バイポーラ接合トランジスタ（ＢＪＴ）を含む。電流ミラー１０８ａ、１０８ｂは、それぞれ、電圧源Ｖcc及びＶeeによって給電される。下部電流ミラー１０８ｂは、４つのＢＪＴ、Ｑ３、Ｑ４、Ｑ５、及びＱ６を含む。各ＢＪＴは、エミッタ、ベース、及びコレクタを有する三端子デバイスである。例示的なラベルは、図７のＱ６の端子に提供される。Ｑ６のベース及びコレクタは、短絡接続Ｓ１によって共に結合される。Ｑ３のベース及びコレクタは、短絡接続Ｓ２によって共に結合される。上部電流ミラー１０８ａは、４つのＢＪＴ、Ｑ７、Ｑ８、Ｑ９、及びＱ１０を含む。Ｑ７のベース及びコレクタは、短絡接続Ｓ３によって共に結合される。Ｑ１０のベース及びコレクタは、短絡接続Ｓ４によって共に結合される。従来の演算増幅器に基づく電流ミラーは、低周波数極を有するが、図７に示されるＢＪＴ電流ミラーは、高周波数極を有する。それ故に、ＢＪＴを用いることにより、電流ミラー１０８ａ、１０８ｂの帯域幅は、より高い周波数へシフトされる。
【００３１】
図８は、本開示の一実施形態による、低歪みトランスコンダクタンス増幅器回路１２３を示す。低歪みトランスコンダクタンス増幅器回路１２３において、破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｅは、仮想接地入力段１１０ｄ及び２つの電流ミラー１０８ａ、１０８ｂを含む。入力段１０２では、電圧源Ｖが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを生成する。電流ミラー１０８ａは、正供給電圧Ｖccに結合され、電流ミラー１０８ｂは、負供給電圧Ｖeeに結合される。仮想接地入力段１１０ｄは、演算増幅器Ｕ１及びｐ型酸化金属半導体（ＰＭＯＳ）電界効果トランジスタＭ１を含み、該トランジスタは、ＰＮＰバイポーラ接合トランジスタＱ１の実質的に等価の代用物である。Ｍ１は、当該技術分野で慣習的であるように、より低い動作電圧での使用に特に好適である。それ以外では、トランスコンダクタンス増幅器回路１２３は、トランスコンダクタンス増幅器回路１１５に類似する。
【００３２】
図９は、本開示の一実施形態による、低歪みトランスコンダクタンス増幅器回路１２５を示す。低歪みトランスコンダクタンス増幅器回路１２５において、破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｆは、仮想接地入力段１１０ｅ及び２つの電流ミラー１０８ａ、１０８ｂを含む。入力段１０２では、電圧源Ｖinが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを生成する。電流ミラー１０８ａは、正供給電圧Ｖccに結合され、電流ミラー１０８ｂは、負供給電圧Ｖeeに結合される。仮想接地入力段１１０ｅは、演算増幅器Ｕ１及びＮＰＮトランジスタＱ２を含む。Ｕ１の正端子は、接地され、Ｉinは、Ｕ１の負端子に結合される。しかしながら、ノードＡは、トランジスタＱ２の上側ではなく、Ｑ２の下側にある。ＮＰＮトランジスタＱ２によって構成される図９に示される入力段は、電流をプッシュする代わりに、出力段１０４の中へ電流をプルする。それ以外では、トランスコンダクタンス増幅器回路１２５は、トランスコンダクタンス増幅器回路１１５に類似する。
【００３３】
図１０は、本開示の一実施形態による、低歪みトランスコンダクタンス増幅器回路１２７を示す。低歪みトランスコンダクタンス増幅器回路１２７において、破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｇは、仮想接地入力段１１０ｂ及び２つの電流ミラー１１２ａ、１１２ｂを含む。入力段１０２では、電圧源Ｖinが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを生成する。電流ミラー１１２ａは、正供給電圧Ｖccに結合され、電流ミラー１１２ｂは、負供給電圧Ｖeeに結合される。電流ミラー１１２ａ、ｂは、信号レベルを変化させることを可能にする電流ゲイン又は電流減衰ブロックである。ゲイン／減衰ブロックは、該ブロックの出力が入力電流を定数倍したものに等しいことを除いて、電流ミラー１０８と類似の方法で機能する。電流減衰ブロックに関してはＩout／Ｉin＜１であり、電流ゲインブロックに関してはＩout／Ｉin＞１である。対照的に、電流ミラー１０８ａ、ｂは、有効なユニティ電流ゲインを有する。仮想接地入力段１１０ｂは、トランスコンダクタンス増幅器回路１１５のように、演算増幅器Ｕ１及びＰＮＰトランジスタＱ１を含む。
【００３４】
図１１は、一実施形態による、クラスＢ低歪みトランスコンダクタンス増幅器回路１２９を示す。クラスＢトランスコンダクタンス増幅器回路１２９において、破線によって囲まれて示されるトランスコンダクタンス増幅器１０６ｈは、２つの電流ミラー１０８ａ、１０８ｂ及び仮想接地入力段１１０ｆを含む。入力段１０２では、電圧源Ｖinが精密基準抵抗器Ｒrefにわたって印加されて、入力ノードＡにおいて入力電流Ｉinを生成する。少なくとも１つの実施例において、基準抵抗器Ｒrefは、１ｋΩの値を有する。電流ミラー１０８ａは、正供給電圧Ｖccに結合され、電流ミラー１０８ｂは、負供給電圧Ｖeeに結合される。仮想接地入力段１１０ｆは、演算増幅器Ｕ１及びＰＮＰトランジスタＱ１、Ｑ２を含む。しかしながら、図６及び図７に示されるダーリントンペアの実施形態とは異なり、Ｑ１及びＱ２が直列に結合され、各トランジスタのベースがコレクタに結合される。バイアス電流源Ｉbは、Ｖccに結合され、第２のバイアス電流源Ｉb2は、Ｖeeに結合される。加えて、トランジスタＱ７及びＱ８は、それぞれ、電流ミラー１０８ａ、１０８ｂに結合される。他の実施形態において、低歪みトランスコンダクタンス増幅器回路１２９は、クラスＡ、クラスＢ、又はハイブリッドクラスＡＢ増幅器として、リニアトランスコンダクタンス増幅器を特徴とすることができる。
【００３５】
図１２は、本開示の一実施形態による、上で説明した低歪みトランスコンダクタンス回路を動作させる方法１５０の工程を示す。
【００３６】
１５２で、入力電圧源Ｖin及び基準抵抗器Ｒrefから入力電流源が作り出される。
【００３７】
１５４で、入力電流源が仮想接地に結合される。
【００３８】
１５６で、バイアス抵抗器が仮想接地に結合される。
【００３９】
１５８で、仮想接地が電流ミラーに結合されて、バイアス電流源Ｉｂを提供する。
【００４０】
１６０で、バイアス電流Ｉbが負荷抵抗器ＲLに供給される。
【００４１】
１６２で、入力電流源Ｉinを変調して、バイアス電流Ｉbを制御する。
【００４２】
本開示の特定の実施形態は、例示の目的で本明細書において説明されているが、本開示の趣旨及び範囲から逸脱することなく、さまざまな修正が行われ得ることが認識されるであろう。上述のさまざまな実施形態は、更なる実施形態を提供するために組み合わせてもよい。実施形態の態様は、さまざまな他の特許、特許出願、及び特許公報の概念を用いて、更に他の実施形態を提供するために、必要に応じて修正することができる。
【００４３】
上記の説明を考慮すれば、実施形態へのこれらの及び他の変更を行うことができる。概して、次の請求項では、使用する用語は、明細書及び請求項に開示された特定の実施形態に対する請求項を制限するものと解釈すべきではないが、こうした請求項に権利を与えた等価物の全範囲と共にすべての考えられる実施形態を含むものと解釈すべきである。したがって、請求項は、開示によって制限されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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