(57)【要約】【課題】ＳＲＡＭの信頼性を向上する。【解決手段】ＳＲＡＭのメモリセルにおいて、ダイナミックスタビリティを考慮してメモリノード間にカップリング容量を設ける。【選択図】図５
2017069420.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線に接続する第１のノードと第２のビット線に接続する第２のノードとの間に第１の容量素子を設けた第１のＳＲＡＭセルと、
前記第１のビット線に接続する第３のノードと前記第２のビット線に接続する第４のノードとの間に第２の容量素子を設けた第２のＳＲＡＭセルと、を有し、
前記第１の容量素子は、前記第１のビット線と前記第２のビット線との中間よりも前記第１のビット線側に寄せて配置され、
前記第２の容量素子は、前記第１のビット線と前記第２のビット線との中間よりも前記第２のビット線側に寄せて配置されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の容量素子は、前記第１のビット線と平面的に重なるように配置され、
前記第２の容量素子は、前記第２のビット線と平面的に重なるように配置されている半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１のビット線と前記第２のビット線は、メモリセルアレイにおいて一対のビット線対を成し、
前記第１の容量素子と前記第２の容量素子は、前記ビット線対間に同数設けられている半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１のＳＲＡＭセルと前記第２のＳＲＡＭセルは隣接して配置されている半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第１の容量素子は、前記第２のビット線から離間して配置され、
前記第２の容量素子は、前記第１のビット線から離間して配置されている半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第１の容量素子は、上部電極、容量絶縁膜、下部電極の三層構造からなり、
前記上部電極は、前記第１のビット線と平面的に重なるように配置され、かつ、前記第２のビット線から離間して配置されている半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記第１の容量素子は、上部電極、容量絶縁膜、下部電極の三層構造からなり、
前記下部電極は、前記第１のビット線と平面的に重なるように配置され、かつ、前記第２のビット線から離間して配置されている半導体装置。
【請求項８】
請求項３に記載の半導体装置であって、
前記メモリセルアレイにおいて、共通するワード線に接続する他のＳＲＡＭセルの容量素子は、当該ワード線に接続する前記第１のＳＲＡＭセル、或いは、前記第２のＳＲＡＭセルの容量素子と同じ側に寄せて配置されている半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記第１のビット線および前記第２のビット線のうち、少なくともいずれか一方は前記第１の容量素子および前記第２の容量素子よりも上層に配置されている半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記第１のビット線および前記第２のビット線のうち、少なくともいずれか一方は前記第１の容量素子および前記第２の容量素子よりも下層に配置されている半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第１の容量素子および前記第２の容量素子は、上部電極、容量絶縁膜、下部電極の三層構造からなり、
各々の上部電極は、複数層に跨る複数のコンタクトにより、前記第１のＳＲＡＭセルのトランジスタおよび前記第２のＳＲＡＭセルのトランジスタと電気的に接続されている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
各々の下部電極は、複数層に跨る複数のコンタクトにより、前記第１のＳＲＡＭセルのトランジスタおよび前記第２のＳＲＡＭセルのトランジスタと電気的に接続されている半導体装置。
【請求項１３】
請求項１に記載の半導体装置であって、
前記半導体装置は、ＤＲＡＭセルが搭載されたＤＲＡＭ混載の半導体装置であり、
前記第１の容量素子および前記第２の容量素子は、前記ＤＲＡＭセルのキャパシタと同一の層において、同一の材料により形成されている半導体装置。
【請求項１４】
（ａ）半導体ウエハの主面のＳＲＡＭ形成領域にＳＲＡＭセルを構成する素子を形成し、半導体ウエハの主面のＤＲＡＭ形成領域にＤＲＡＭセルを構成する素子を形成する工程、
（ｂ）前記ＳＲＡＭセルを構成する素子および前記ＤＲＡＭセルを構成する素子上に、それらの素子を覆うように第１の層間絶縁膜を形成する工程、
（ｃ）前記ＳＲＡＭ形成領域の前記第１の層間絶縁膜上に、前記ＳＲＡＭセルを構成する素子と電気的に接続し、前記ＳＲＡＭセルの２つのメモリノードとなる２つの配線を形成する工程、
（ｄ）前記２つの配線を覆うように、前記ＳＲＡＭ形成領域および前記ＤＲＡＭ形成領域に第２の層間絶縁膜を形成する工程、
（ｅ）前記第２の層間絶縁膜上に、ＭＩＭの下部電極となる第１の導電膜、ＭＩＭの容量絶縁膜となる絶縁膜、ＭＩＭの上部電極となる第２の導電膜の三層の積層膜を形成し、ドライエッチングにより、前記ＳＲＡＭ形成領域および前記ＤＲＡＭ形成領域の各々にＭＩＭを形成する工程、を有し、
前記ＳＲＡＭ領域のＭＩＭは、当該ＭＩＭの下部電極が前記２つの配線の一方と電気的に接続し、当該ＭＩＭの上部電極が前記２つの配線の他方と電気的に接続している半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記第１の導電膜および前記第２の導電膜は、窒化チタン膜、チタン膜、タンタル膜のいずれかである半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法であって、
前記絶縁膜は、シリコン窒化膜、タンタル酸化膜、酸化ジルコニウム膜のいずれかである半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、ＳＲＡＭを内蔵する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、一般にＤＲＡＭ（Dynamic Random Access Memory）に比べて高速に動作し、かつ論理ＬＳＩ（Large Scale Integration）用のプロセスで製造できるため、論理ＬＳＩに混載するキャッシュメモリとして用いられる。例えば、ＣＰＵ（Central Processing Unit）や論理ＬＳＩと共にシステムＬＳＩに搭載される。また、ＤＲＡＭ混載製品（ｅＤＲＡＭ：Embedded Dynamic Random Access Memory）ではＣＰＵとＤＲＡＭの間のキャッシュメモリとして使われる。
【０００３】
ＳＲＡＭは微細化に伴い、安定動作するＳＲＡＭセルの開発が難しくなりつつある。微細化により、メモリセルの読み出し動作の安定性やデータ保持の安定性を示す指標であるダイナミックノイズマージン（Dynamic Noise Margin：ＤＮＭ）やスタティックノイズマージン（Static Noise Margin：ＳＮＭ）の悪化が問題となる。
【０００４】
本技術分野の背景技術として、特許文献１のような技術がある。特許文献１には、「ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能向上に関する技術」が開示されている。
【０００５】
また、特許文献２には、「ＳＲＡＭメモリセルにＭＩＭノードキャパシタを備えることで、ソフトエラー対策を施す技術」が開示されている。
【０００６】
特許文献３には、「ＳＲＡＭセルのダイナミックスタビリティを考慮して、メモリセルの安定性をさらに増大させる技術」が開示されている。
【０００７】
特許文献４には、「ＤＮＭを用いた動作マージンの評価により生産性に優れる半導体記憶装置」が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−７９７８号公報
【特許文献２】特開２００６−１９３７１号公報
【特許文献３】特開２００８−１３５４６１号公報
【特許文献４】特開２０１０−１９８７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、ＳＲＡＭの設計においては、セルサイズの縮小とメモリセルの動作・データ保持性能の安定性を両立することが重要な課題である。
【００１０】
上記特許文献１は、α線のソフトエラー対策を主な目的としており、ＳＮＭやＤＮＭ改善に関する記載はない。
【００１１】
また、上記特許文献２のように、ノードに付与する容量を基板や電源との間で接続する構成では、それぞれのＭＩＭにおいて対向電極を基板や電源に接続する必要がある。そのため、１つのメモリセルに対して２つの接続箇所が必要となり、面積増大につながる。また、そのような基板や電源との間に形成した容量ではＤＮＭ改善効果は小さい。
【００１２】
上記特許文献３の構成では、直列接続されたＭＩＭ容量はＣｎ×Ｃｎ／（Ｃｎ＋Ｃｎ）となるため、１個の容量Ｃｎの１／２になり容量が減少してしまう。
【００１３】
上記特許文献４では、トランジスタ部と容量部を一体に扱っているため、例えば、ＤＲＡＭ混載製品（ｅＤＲＡＭ）に用いる場合、ｅＤＲＡＭのＭＩＭを搭載するには効率が悪い。
【００１４】
上記のように、従来の手法によりＳＲＡＭセル動作の安定性を確保しようとした場合、メモリセルの占有面積が拡大し高集積化の妨げとなったり、十分な安定性を得るのは難しい。
【００１５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、ＳＲＡＭのメモリセルにおいて、ダイナミックスタビリティを考慮してメモリノード間にカップリング容量を設ける。    
【発明の効果】
【００１７】
前記一実施の形態によれば、ＳＲＡＭの信頼性が向上する。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係るＳＲＡＭ構成の概略図である。
【図２】本発明の一実施形態に係るＳＲＡＭセル回路図である。
【図３】本発明の一実施形態に係るＳＲＡＭのタイミングチャートである。
【図４】本発明の一実施形態に係るＳＲＡＭセルの２ｘ２セルアレイレイアウト図である。（実施例１）
【図５】図４のＡ−Ａ’断面を示す図である。
【図６Ａ】一般的な６トランジスタ型ＳＲＡＭセル回路図である。
【図６Ｂ】本発明の一実施形態に係るノード容量配置を示すＳＲＡＭセル回路図である。
【図６Ｃ】検討例のノード容量配置を示すＳＲＡＭセル回路図である。
【図６Ｄ】検討例のノード容量配置を示すＳＲＡＭセル回路図である。
【図７】本発明の一実施形態に係るＳＲＡＭセルの読み出し動作波形を示す図である。
【図８】本発明の一実施形態に係るＳＲＡＭセルのノイズマージンのワード線アクセス時間依存を示す図である。
【図９】本発明の一実施形態に係るＳＲＡＭセルの２ｘ２セルアレイレイアウト図である。（実施例２）
【図１０Ａ】図９のＳＲＡＭセルアレイレイアウトの階層概念図である。
【図１０Ｂ】図１０Ａの変形例である。
【図１１】図９のＡ−Ａ’断面を示す図である。
【図１２】本発明の一実施形態に係るＤＲＡＭ混載構造の断面図である。
【図１３】図９のＢ−Ｂ’断面を示す図である。
【図１４Ａ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４Ｂ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４Ｃ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４Ｄ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４Ｅ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４Ｆ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１４Ｇ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１５】本発明の一実施形態に係るＤＲＡＭ混載構造の断面図である。（実施例３）
【図１６】本発明の一実施形態に係るＤＲＡＭ混載構造の断面図である。（実施例３の変形例）
【発明を実施するための形態】
【００１９】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００２０】
図１から図３を用いて、実施例１におけるＳＲＡＭおよびそのメモリセルについて説明する。図１はＳＲＡＭの全体構成を示す図である。図２は図１におけるメモリセルＭＣを示している。図２に示すメモリセルＭＣが図１のＳＲＡＭにＳＲＡＭセルアレイとして複数並べられる。図３は図１からなるＳＲＡＭのWrite／Read／Stand-by動作時におけるタイミングチャートである。なお、図３において注意すべき点は、選択ビットに加え、非選択ビットのビット線プリチャージを必ずＯＦＦにすることである。
【００２１】
図１を参照して、本実施例におけるＳＲＡＭは、メモリセルＭＣ以外の構成は一般的なＳＲＡＭとほぼ同様の構成である。一対のビット線（デジィット線）ＤＴ，ＤＢ間にメモリセルＭＣが配置されており、ビット線ＤＴ，ＤＢとそれぞれ電気的に接続されている。ビット線ＤＴはDigit Line Trueであり、ビット線ＤＢはDigit Line Barである。また、メモリセルＭＣはワード線ＷＬとも電気的に接続されている。カラムセレクターおよびワードドライバーにより対象となるメモリセルＭＣのアドレスを割り当て、選択したメモリセルＭＣへのデータの書き込みと読み出しを行う。メモリセルＭＣはビット線ＤＴ１，ＤＢ１からビット線ＤＴｎ，ＤＢｎまでアレイ状に複数（ｎ個）隣接して配置されている。
【００２２】
ＳＲＡＭのメモリセルＭＣは、図２に示すように、ドライバトランジスタＤＲ１，ＤＲ２とロードトランジスタＬＤ１，ＬＤ２から構成される２個のインバータからなるラッチと、２個のアクセストランジスタＡＣ１，ＡＣ２で構成される。ラッチは２つの端子（ノードＮＤＴ，ＮＤＢ）を有しており、それぞれ相補的にHigh／LowまたはLow／Highの２つの安定状態をとることにより０または１の情報を定常的に保持することができる。なお、ノードＮＤＴはビット線ＤＴに接続し、ノードＮＤＢはビット線ＤＢに接続している。
【００２３】
ここで、本実施例のＳＲＡＭメモリセルは、図２に示すように、ラッチの２つの端子、すなわちノードＮＤＴとノードＮＤＢの間にノード容量Ｃｎが設けられている。これにより、メモリノードの容量値が増大するため、ＳＲＡＭセルの安定性（ダイナミックノイズマージン）が向上する。
【００２４】
ＳＲＡＭの動作について、図３を用いて簡単に説明する。ＳＲＡＭの記憶端子（ノードＮＤＴ）がHighに設定され、記憶端子（ノードＮＤＢ）がLowに設定されているとする。データの書き込みは、記憶素子（ノードＮＤＴ）をLowにし、記憶素子（ノードＮＤＢ）をHighにする場合について説明する。Lowにしたい記憶素子（ノードＮＤＴ）に接続されるビット線ＤＴを‘Ｌ’に、Highにしたい記憶素子（ノードＮＤＢ）を‘Ｈ’にし、ワード線ＷＬを‘Ｌ’から‘Ｈ’にする。ある一定期間この状態を維持することにより、記憶素子（ノードＮＤＴ）はLowに、記憶素子（ノードＮＤＢ）はHighに遷移し、書き込みが行われる。
【００２５】
一方、データの読み出しは、ビット線ＤＴ，ＤＢを電源電圧にプリチャージし、その後ワード線ＷＬをローレベル（‘Ｌ’）からハイレベル（‘Ｈ’）にする。Highである記憶端子（ノードＮＤＢ）に接続されているビット線ＤＢは変化しないが、Lowである記憶端子（ノードＮＤＴ）に接続されているビット線ＤＴの電位は下がる。このビット線の電位差をセンスアンプ（ＳＡ）等で増幅することによりデータを読み出すことができる。
【００２６】
図４および図５を用いて、本実施例のＳＲＡＭセルのレイアウトおよびその断面構造を説明する。図４は図２で示したようにメモリノード間に容量Ｃｎを形成した例であり、４つのメモリセルＭＣ１〜ＭＣ４を縦横２列ずつ配置した２ｘ２レイアウトである。また、図５は図４におけるＡ−Ａ’断面を示している。
【００２７】
図４に示すように、本実施例のＳＲＡＭセルのレイアウトでは、メモリセルＭＣ１〜ＭＣ４の各々にメモリノード間に容量ＣｎであるＭＩＭ容量（Metal Insulator Metal）ＭＩＭ１〜ＭＩＭ４が設けられている。なお、同じビット線ＤＴ，ＤＢ間に配置されるメモリセルＭＣに設けられるＭＩＭ容量は、一方のビット線ＤＴ或いはＤＢ側に偏ってＭＩＭ容量が配置されないよう、図４に示すように、千鳥状にレイアウトされている。つまり、メモリセルＭＣ１に設けられるＭＩＭ１はビット線ＤＴとビット線ＤＢの中間よりもビット線ＤＴ側に寄せて配置される一方、メモリセルＭＣ３に設けられるＭＩＭ３はビット線ＤＴとビット線ＤＢの中間よりもビット線ＤＢ側に寄せて配置されている。同様に、メモリセルＭＣ２に設けられるＭＩＭ２はビット線ＤＢとビット線ＤＴの中間よりもビット線ＤＢ側に寄せて配置される一方、メモリセルＭＣ４に設けられるＭＩＭ４はビット線ＤＢとビット線ＤＴの中間よりもビット線ＤＴ側に寄せて配置されている。
【００２８】
例えば、メモリセルＭＣ３に設けるＭＩＭ容量をＭＩＭ５のように、メモリセルＭＣ１のＭＩＭ１と同じ図４の左側、すなわちビット線ＤＴ側に寄せて配置すると、ビット線ＤＴ側にＭＩＭ容量が偏った構成となり、ビット線ＤＴとビット線ＤＢの周辺環境が異なってしまう。その結果、ビット線ＤＴとビット線ＤＢの容量が異なり、正しいセンスができなくなるという問題が懸念される。そこで、図４に示すように、同じビット線ＤＴ，ＤＢ間に配置されるメモリセルＭＣに設けられるＭＩＭ容量の配置を対称となるように設ける。メモリセルＭＣ２とメモリセルＭＣ４に設けられるＭＩＭ容量も同様に、メモリセルＭＣ２のＭＩＭ２はビット線ＤＢ側に寄せて配置され、メモリセルＭＣ４のＭＩＭ４はビット線ＤＴ側に寄せて配置される。
【００２９】
また、図４では、互いに隣接するメモリセルＭＣ１とＭＣ２は同じワード線ＷＬに接続され、同様に、互いに隣接するメモリセルＭＣ３とＭＣ４は同じワード線ＷＬに接続される。例えば、メモリセルＭＣ１に設けられるＭＩＭ容量ＭＩＭ１をビット線ＤＴ側に寄せて配置する場合、同じワード線ＷＬに接続されるメモリセルＭＣ２のＭＩＭ容量ＭＩＭ２は、メモリセルＭＣ１におけるＭＩＭ容量ＭＩＭ１の配置と同様に、ビット線ＤＢ側に寄せて配置するのが好ましい。同様に、メモリセルＭＣ３に設けられるＭＩＭ３をビット線ＤＢ側に寄せて配置する場合、同じワード線ＷＬに接続されるメモリセルＭＣ４のＭＩＭ容量ＭＩＭ４は、メモリセルＭＣ３におけるＭＩＭ容量ＭＩＭ３の配置と同様に、ビット線ＤＴ側に寄せて配置するのが好ましい。
【００３０】
つまり、メモリセルアレイにおいて、あるワード線ＷＬに接続するＳＲＡＭセルのＭＩＭ容量は、同じ（共通する）ワード線ＷＬに接続する他のＳＲＡＭセルのＭＩＭ容量と同じ側に寄せて配置するのが好ましい。
【００３１】
各メモリセルＭＣに設けられるＭＩＭ容量は、図５に示す断面構造で形成されている。ノードＮＤＴ，ＮＤＢ上に容量絶縁膜ＣＦが形成されており、ノードＮＤＢ上の容量絶縁膜ＣＦの一部がエッチング除去され、成膜された導電膜を加工することで、上部電極ＵＥＬが形成されている。この上部電極ＵＥＬと下部電極ＬＥＬとなるノードＮＤＴとによりノード容量Ｃｎを単一素子で形成する。
【００３２】
なお、図４において、ＭＩＭ１とＭＩＭ３の配置は、ＭＩＭ１をビット線ＤＴと平面的に重なるように配置し、ＭＩＭ３をビット線ＤＢと平面的に重なるように配置しても良い。同様に、ＭＩＭ２とＭＩＭ４の配置は、ＭＩＭ２をビット線ＤＢと平面的に重なるように配置し、ＭＩＭ４をビット線ＤＴと平面的に重なるように配置しても良い。ＭＩＭとビット線の重なりは、ＭＩＭを構成する上部電極ＵＥＬ、容量絶縁膜ＣＦ、下部電極ＬＥＬのうち、少なくともいずれかがビット線と平面的に重なるように形成することで、ＭＩＭとビット線を平面的に重なるように配置できる。
【００３３】
また、ＭＩＭ１とＭＩＭ３の配置は、ＭＩＭ１をビット線ＤＢから一定の間隔を空けて離間して配置し、ＭＩＭ３をビット線ＤＴから一定の間隔を空けて離間して配置しても良い。同様に、ＭＩＭ２とＭＩＭ４の配置は、ＭＩＭ２をビット線ＤＴから一定の間隔を空けて離間して配置し、ＭＩＭ４をビット線ＤＢから一定の間隔を空けて離間して配置しても良い。
【００３４】
また、ビット線ＤＴとビット線ＤＢは、メモリセルアレイにおいて一対のビット線対を構成するが、このビット線対の間に設けられるＭＩＭは、ビット線ＤＴ側に寄せて配置されるＭＩＭの数とビット線ＤＢ側に寄せて配置されるＭＩＭの数が同数であるのが望ましい。上述したように、ビット線ＤＴとビット線ＤＢの周辺環境が異ならないようにするためである。
【００３５】
次に、図６Ａから図６Ｄを用いて、本実施例の変形例を説明する。図６Ａは比較のために示す一般的な６トランジスタ型のＳＲＡＭセルである。また、図６ＢはノードＮＤＴ−ＮＤＢ間に１０ｆＦのＭＩＭ容量を設けた回路図であり、上記で説明した本実施例のＳＲＡＭメモリセル構造である。図６ＣはノードＮＤＴ，ＮＤＢにそれぞれＶｓｓに対するＭＩＭ容量１０ｆＦを設けた図であり、図６ＤはノードＮＤＴ，ＮＤＢにそれぞれＶｄｄに対するＭＩＭ容量１０ｆＦを設けた図である。
【００３６】
図６Ｂのようにラッチの２つの端子、すなわちノードＮＤＴとノードＮＤＢの間に、例えば１０ｆＦ程度のノード容量Ｃｎを設けることで、メモリノードの容量値が増大し、ＳＲＡＭセルの安定性（ダイナミックノイズマージン）が向上する。メモリノードの容量値を増大させる方法として、図６Ｃや図６ＤのようにノードＮＤＴとノードＮＤＢのそれぞれに対Ｖｓｓ或いは対Ｖｄｄの容量を付加することも考えられる。これらのメモリノード容量は、図５に示すようにＭＩＭで形成する。
【００３７】
図６Ｃ、図６Ｄのように各メモリノードに個別にノード容量を設けることで、図６Ｂと同様に、メモリノードの容量値が増大し、ＳＲＡＭメモリセルの安定性（ダイナミックノイズマージン）を向上することができる。但し、ノード毎にＭＩＭを形成する必要があるため、セルレイアウトに制約が生じたり、メモリセル占有面積の拡大が懸念される。なお、図６Ｂから図６Ｄでは、それぞれ１０ｆＦのＭＩＭ容量を付加する例を示しているが、付加するノード容量Ｃｎの容量値１０ｆＦはあくまでも例示であって、これに限定されるものではない。
【００３８】
次に、図７および図８を用いて、ノードＮＤＴとノードＮＤＢの間にノード容量Ｃｎを設けた場合の効果を説明する。図７は図６Ａと図６ＢのＳＲＡＭメモリセルにおける読み出し（Read）動作時の波形比較である。W／NOD Cap．はノードＮＤＴとノードＮＤＢの間にカップリング容量１０ｆＦを付加した場合（図６Ｂ）の波形を示している。一方、w/o Cap．はカップリング容量を付加しない一般的な６トランジスタ型のＳＲＡＭセル（図６Ａ）の波形を示している。
【００３９】
W／NOD Cap．すなわちメモリノード間にノード容量Ｃｎを設けた場合、ワード線が開くとノードＮＤＴが浮きカップリングによってノードＮＤＢも浮く。ノードＮＤＢが浮くためＮＤＴとＮＤＢの電位差が保たれ、データの保持マージンが拡大する。また、ノードＮＤＢが浮いた場合であっても、ＤＲ１のＶｇｓが大きくなるため、ビット線差電位も若干大きくなる傾向であることが分かり、よりデータ保持特性が上がる効果が得られることを明らかにした。
【００４０】
図８はノイズマージンのワード線アクセス時間依存を示す図である。図６Ａから図６ＤにおいてＲｏｗ数を６４、１２８、２５６と変えて、ノイズマージンのワード線時間依存を示す。メモリノード間に設けるノード容量は１０ｆＦ固定とする。図８のＳＮＭ（スタティックノイズマージン）は非選択プリチャージ動作のノイズマージンである。ワード線アクセス時間が短ければ短いほど、また、Ｒｏｗ数（ビット線容量）が小さければ小さいほどＤＮＭ（ダイナミックノイズマージン）は改善される。
【００４１】
ノード容量が一定ならば対Ｖｄｄ、対ＧＮＤに容量を付けるよりもメモリノード間にカップリング容量として設けたほうがノイズマージンの改善量が大きいことを明らかにした。ＶｓｓやＶｄｄとの間で容量を形成する場合に比べて大きな効果が得られる。
【００４２】
なお、本実施例では、６トランジスタ型のSingle port ＳＲＡＭの例を用いて説明しているが、Dual-port ＳＲＡＭでも同様の手法により同様の効果を得ることができる。
【００４３】
また容量素子は一例としてＭＩＭを使用しているが、ＭＯＳトランジスタと第一層目のメタル配線Ｍ１との間に配置される容量素子であれば、ＭＩＭに限定されるものではない。例えば、ＴＦＴの寄生容量をカップリング容量として寄生させても同様の効果が得られる。
【００４４】
以上説明した本実施の構成によれば、メモリノードＮＤの容量値が増大するため、ＳＲＡＭメモリセルの安定性（ダイナミックノイズマージン）が向上する。ノードＮＤＴとノードＮＤＢとの間に１個のＭＩＭ容量を接続することで、従来例のＭＩＭ容量を２個直列接続に比べてＭＩＭ容量をさらに増加することができる。
【００４５】
また、メモリノードＮＤの容量値が増大するため、１ビット線当たりに許されるビット線容量Ｃｂの許容値が大きくなり、ワード／ビット構成の設計自由度が向上する。
【００４６】
また、読み出し動作時、Highデータを記憶したメモリノードＮＤがカップリング容量Ｃｎにより浮き、ドライバーランジスタのＶｇｓにオーバードライブが印加されるため、セル電流が一時的に増加しセル速度Ｃｂ・Ｖｂ／Ｉread特性が向上する。
【００４７】
さらに、副次的効果として、メモリノードＮＤの容量値が増大することで、ソフトエラー耐性が増大し、安定にデータを保持することが可能となる。これらの効果によりＳＲＡＭの信頼性が向上する。
【実施例２】
【００４８】
図９から図１１を用いて、実施例２におけるＳＲＡＭおよびそのメモリセルについて説明する。図９はＳＲＡＭメモリセルの２ｘ２セルアレイレイアウト概念図である。図１０Ａ，図１０Ｂはメモリノードレイアウトとメモリノードレイアウト以外のセル配置を概念的に示す模式図である。図１０Ａは図９のセルレイアウトを模式的に示したものであり、図１０Ｂは図１０Ａの変形例である。また、図１１は図９におけるＡ−Ａ’断面を示している。
【００４９】
図９を参照して、本実施例のＳＲＡＭセルのレイアウトでは、メモリセルＭＣ１〜ＭＣ４の各々のメモリノード間に容量ＣｎであるＭＩＭ容量（Metal Insulator Metal）ＭＩＭ１〜ＭＩＭ４が設けられている。なお、同じビット線ＤＴ，ＤＢ間に配置されるメモリセルＭＣに設けられるＭＩＭ容量は、図４のセルレイアウトと同様に、一方のビット線ＤＴ或いはＤＢ側に偏ってＭＩＭ容量が配置されないよう、図９に示すように、千鳥状にレイアウトされている。つまり、メモリセルＭＣ１に設けられるＭＩＭ１はビット線ＤＴとビット線ＤＢの中間よりもビット線ＤＴ側に寄せて配置されている一方、メモリセルＭＣ３に設けられるＭＩＭ３はビット線ＤＴとビット線ＤＢの中間よりもビット線ＤＢ側に寄せて配置されている。ＭＩＭ１〜ＭＩＭ４を千鳥状に配置する理由は図４と同様である。
【００５０】
図１０Ａは図９におけるＭＩＭ容量の配置を模式的に示している。メモリセルＭＣ１〜ＭＣ４の各メモリセル内に設けるＭＩＭ容量は、図１０Ａのように、メモリノードレイアウト以外のセル配置はセル中心を原点に線対称配置（点対称配置）とし、メモリノードレイアウトのセル配置は平行移動配置（スライド配置）としている。なお、メモリノードレイアウトのセル配置は、図１０Ｂに示すように、ミラー対称となるように配置しても良い。
【００５１】
メモリセルＭＣ１，ＭＣ２に設けられるＭＩＭ容量は、図１１に示すように、ノードＮＤＴ上に形成され、コンタクトＣＴ２を介して、ノードＮＤＴと電気的に接続されている。ＭＩＭ容量ＭＩＭ１，ＭＩＭ２は、下部電極ＬＥＬと上部電極ＵＥＬが容量絶縁膜ＣＦを挟んで対向するように三層の積層構造で形成されている。いわゆるスタック型ＭＩＭキャパシタである。この下部電極ＬＥＬや上部電極ＵＥＬには、例えば窒化チタン膜（ＴｉＮ）やチタン膜（Ｔｉ）、タンタル膜（Ｔａ）などが用いられる。また、容量絶縁膜ＣＦには、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やタンタル酸化膜（Ｔａ２Ｏ５）、酸化ジルコニウム膜（ＺｒＯ２）などが用いられる。
【００５２】
図１１では、ＭＩＭ容量ＭＩＭ１，ＭＩＭ２以外はＹ−Ｙ’軸において線対称に配置されており、ＭＩＭ容量Ｃｎ（ＭＩＭ１，ＭＩＭ２）は平行移動配置（スライド配置）になっている。
【００５３】
図１１のように、ノードＮＤＴとノードＮＤＢとの間に設けるＭＩＭ容量Ｃｎをスタック型に形成することで、上部電極ＵＥＬや下部電極ＬＥＬを拡大した場合であっても、隣接する上部電極ＵＥＬや下部電極ＬＥＬと互いに接触するリスクを減らすことができるため、より大きなＭＩＭ容量Ｃｎを付加することができる。
【００５４】
図１２に、上記で説明したノードＮＤＴとノードＮＤＢの間にノード容量Ｃｎを設けたＳＲＡＭセルおよびＤＲＡＭセルを混載したＤＲＡＭ混載製品（ｅＤＲＡＭ）の例を示す。ＳＲＡＭセルのＭＩＭ容量とＤＲＡＭセルのＭＩＭ容量は同一プロセスにより形成されている。つまり、ＳＲＡＭセルのＭＩＭ容量とＤＲＡＭセルのＭＩＭ容量は同一の層において、同一の材料により形成されている。なお、セル構造がより明確になるよう、図９におけるＢ−Ｂ’断面を図１３に示し、併せて説明する。
【００５５】
図１２のように、本実施例のＳＲＡＭセルをＤＲＡＭと混載した場合、ＳＲＡＭセルのＭＩＭ容量Ｃｎに混載ＤＲＡＭ（ｅＤＲＡＭ）のＭＩＭキャパシタを流用することができる。また、ノードＮＤＴとノードＮＤＢはメタル配線Ｍ０により形成する。ＭＩＭの下部電極ＬＥＬはコンタクトＣＴ２によりノードＮＤＴと接続される。上部電極ＵＥＬは、メタル配線Ｍ１などを介してノードＮＤＢに接続される。これにより、ノード間容量Ｃｎを１つの素子で形成する。
【００５６】
メタル配線Ｍ０までのメモリセル部分は点対称配置であるのに対し、ＭＩＭ部は線対称配置となる。これにより、上部電極ＵＥＬ、下部電極ＬＥＬを拡大した場合であっても、隣に位置する上部電極ＵＥＬや下部電極ＬＥＬと互いに接触するリスクを減らすことができ、より大きなＭＩＭ容量を付加できるメリットがある。
【００５７】
なお、１セルのレイアウトを非対称セルにすることで、ＭＩＭ容量を１個だけノードＮＤＴとノードＮＤＢの間に接続する。従来のＳＲＡＭセルでは容量を２個直列接続していたのに比べＭＩＭ容量を増加することが可能となる。但し、ＳＲＡＭセル内のＭＩＭ配置位置の対称性が損なわれるとビット線容量がアンバランスになり、どちらか一方のビット線容量が増加しセル速度Ｃｂ・Ｖｂ／Ｉread特性が悪くなる。そこで本実施例では２ｘ２セルアレイで規則性を保っている。
【００５８】
図１４Ａから図１４Ｇを用いて、図９から図１３に示した本実施例の構造の製造方法を順を追って説明する。説明が判り易いように、ＳＲＡＭセル、ロジックトランジスタ（Logic Tr）、ＤＲＡＭセルの３素子を並べた断面図を用いて説明する。なお、ＳＲＡＭセルについては、図１１，図１２と同様に、ノードＮＤＴとノードＮＤＢの両ノードを示せる方向からの断面としている。
【００５９】
先ず、図１４Ａに示すように、シリコンウエハなどの基板の主面に素子分離層ＳＴＩを形成し、隣接する素子との分離を行う。（図１４Ａ）
次に、ウェル用イオン注入を行った後、ゲート酸化により基板表面にゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩ上にポリシリコン等の材料からなるゲート電極ＧＥを形成し、サイドウォールＳＷ形成やソース領域やドレイン領域へのイオン注入を行う。注入した不純物の活性化に必要な熱処理を施し、必要に応じて所望の箇所にニッケル（Ｎｉ）やコバルト（Ｃｏ）を用いてシリサイド化プロセスを施し、トランジスタＴＲを形成する。（図１４Ｂ）
続いて、トランジスタＴＲを覆うように、基板上にコンタクト層間膜ＣＩ１を成膜し、所定の位置に開口部を設け、ソース電極やドレイン電極、ゲート電極等へのコンタクトＣＴ１を形成する。なお、図１４Ｃではゲート電極へ接続するコンタクトＣＴ１は省略している。（図１４Ｃ）
さらに、コンタクト層間膜ＣＩ２−Ａを成膜する。続いてコンタクトＣＴ１に接続するための開口部をコンタクト層間膜ＣＩ２−Ａに形成する。タングステン等の電極材料を成膜し、ドライエッチング加工することにより、メタル配線Ｍ０を形成する。メタル配線Ｍ０は、ＳＲＡＭセルにおいて２つのノード（ＮＤＴ，ＮＤＢ）の役割を担う。（図１４Ｄ）
続いて、コンタクト層間膜ＣＩ２−Ｂを成膜し、続いてコンタクトＣＴ２を形成する。（図１４Ｅ）
続いて、コンタクト層間膜ＣＩ３−Ａを成膜し、ＭＩＭ容量形成用の開口部を形成する。窒化チタン（ＴｉＮ）などからなる下部電極ＬＥＬ、窒化シリコン（Ｓｉ３Ｎ４）や酸化タンタル（Ｔａ２Ｏ５）などからなる容量絶縁膜ＣＦ、窒化チタン（ＴｉＮ）などからなる上部電極ＵＥＬを成膜し、ドライエッチングにより加工し、ＭＩＭ容量を形成する。これにより、ＳＲＡＭのノードＮＤＴとＭＩＭの下部電極ＬＥＬが接続される。（図１４Ｆ）
その後、コンタクト層間膜ＣＩ３−Ｂを成膜し、コンタクトＣＴ３を形成する。続いて、銅（Ｃｕ）などからなる第１層配線（メタル配線Ｍ１）を形成する。これにより、ノードＮＤＢはコンタクトＣＴ３とメタル配線Ｍ１を介して上部電極ＵＥＬに接続され、ノードＮＤＴとノードＮＤＢの間に単一素子で構成される容量を形成することができる。最後に、第２層配線（メタル配線Ｍ２）を含めた上層の配線層を形成し、半導体チップを完成させる。
【実施例３】
【００６０】
図１５を用いて、実施例３におけるＳＲＡＭおよびそのメモリセルについて説明する。図１５中のＳＲＡＭの断面は、図１５中のセルレイアウトのＢ−Ｂ’断面である。図１２を比較参照して、本実施例のＳＲＡＭセルは、ビット線ＤＴ，ＤＢを第１層のメタル配線層（メタル配線Ｍ１の層）ではなく、最下層のメタル配線層（メタル配線Ｍ０の層）で形成している点において、図１２のＳＲＡＭセルと異なっている。
【００６１】
ビット線ＤＴ，ＤＢをメタル配線Ｍ１の層からメタル配線Ｍ０の層に変更する（落とす）ことで、ビット線容量Ｃｂがさらに低下する。ＤＮＭ（ダイナミックノイズマージン）は、ビット線容量Ｃｂとノード間容量Ｃｎの比（Ｃｂ／Ｃｎ比）が小さいほど改善するため、さらにＳＲＡＭセルの安定性を向上することができる。
【００６２】
なお、図１５においても、セルレイアウト（セル配置）は図９と同様である。つまり、メモリセルをアレイ状に配置した場合、ＭＩＭは千鳥状にレイアウトされる。また、図１５では、ＤＲＡＭセルにおいてもメタル配線Ｍ０の層でビット線ＤＬを形成している。
【００６３】
また、図１５では、ビット線ＤＴ，ＤＢの両方をメタル配線Ｍ１の層からメタル配線Ｍ０の層に変更する例を示しているが、ビット線ＤＴ，ＤＢのうち、少なくともいずれか一方をメタル配線層Ｍ０の層に変更することで、ビット線容量Ｃｂの低下量は低減するが、ＤＮＭ（ダイナミックノイズマージン）を改善することができる。つまり、ビット線ＤＴ，ＤＢのうち、少なくともいずれか一方をノード間容量Ｃｎ（ＭＩＭ）よりも上層に形成し、他方をノード間容量Ｃｎ（ＭＩＭ）よりも下層に形成することで、ＤＮＭ（ダイナミックノイズマージン）が改善する。
図１６に図１５の変形例を示す。図１５のＳＲＡＭセルではドライバトランジスタＤＲ１とロードトランジスタＬＤ１のノード、ドライバトランジスタＤＲ２とロードトランジスタＬＤ２のノードをメタル配線Ｍ０で結線し、それぞれノードＮＤＴ、ノードＮＤＢとし、コンタクトＣＴ２，ＣＴ３を介してＭＩＭと電気的に接続している。
【００６４】
一方、図１６のＳＲＡＭセルではドライバトランジスタＤＲとロードトランジスタＬＤのノード接続をメタル配線Ｍ０で行なわずに、コンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４を介してメタル配線Ｍ１の層まで持ち上げて（延伸させて）、メタル配線Ｍ１で結線している点において、図１５のＳＲＡＭセルと異なっている。
【００６５】
つまり、ノード間容量Ｃｎを構成するＭＩＭの上部電極ＵＥＬは、複数の層に跨る複数のコンタクトＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４およびメタル配線Ｍ１を介して基板上のＳＲＡＭセルの素子と電気的に接続されている。また、ノード間容量Ｃｎを構成するＭＩＭの下部電極ＬＥＬは、複数の層に跨る複数のコンタクトＣＴ１，ＣＴ２を介して基板上のＳＲＡＭセルの素子と電気的に接続されている。
【００６６】
図１６のような構成とすることで、メタル配線Ｍ０の層においてビット線を優先して設計することで、ノード間をつなぐ配線のための領域が乏しくなった場合に有用となる。
【００６７】
なお、図１６においても、セルレイアウト（セル配置）は図９と同様である。つまり、メモリセルをアレイ状に配置した場合、ＭＩＭは千鳥状にレイアウトされる。また、ＤＲＡＭセルにおいてもメタル配線Ｍ０の層でビット線ＤＬを形成している。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６９】
ＡＣ１，ＡＣ２…アクセストランジスタ
ＣＦ…容量絶縁膜
ＣＩ１，ＣＩ２−Ａ，ＣＩ２−Ｂ，ＣＩ３−Ａ，ＣＩ３Ｂ…コンタクト層間膜
Ｃｎ…ノード容量
ＣＴ１〜ＣＴ４…コンタクト
ＤＲ１，ＤＲ２…ドライバトランジスタ
ＤＴ，ＤＴ１，ＤＴｎ，ＤＢ，ＤＢ１，ＤＢｎ，ＤＬ…ビット線（ディジット線）
ＧＥ…ゲート電極
ＧＩ…ゲート絶縁膜
ＬＤ１，ＬＤ２…ロードトランジスタ
ＬＥＬ…下部電極
ＭＣ，ＭＣ１〜ＭＣ４…メモリセル
ＭＩＭ，ＭＩＭ１〜ＭＩＭ５…ＭＩＭ容量
Ｍ０〜Ｍ２…メタル配線
ＮＤ，ＮＤＴ，ＮＤＢ…ノード
ＳＴＩ…素子分離層
ＳＷ…サイドウォール
ＴＲ…トランジスタ
ＵＥＬ…上部電極
ＷＬ…ワード線
【図１】
2017069420.tif 000003
【図２】
2017069420.tif 000004
【図３】
2017069420.tif 000005
【図４】
2017069420.tif 000006
【図５】
2017069420.tif 000007
【図６Ａ】
2017069420.tif 000008
【図６Ｂ】
2017069420.tif 000009
【図６Ｃ】
2017069420.tif 000010
【図６Ｄ】
2017069420.tif 000011
【図７】
2017069420.tif 000012
【図８】
2017069420.tif 000013
【図９】
2017069420.tif 000014
【図１０Ａ】
2017069420.tif 000015
【図１０Ｂ】
2017069420.tif 000016
【図１１】
2017069420.tif 000017
【図１２】
2017069420.tif 000018
【図１３】
2017069420.tif 000019
【図１４Ａ】
2017069420.tif 000020
【図１４Ｂ】
2017069420.tif 000021
【図１４Ｃ】
2017069420.tif 000022
【図１４Ｄ】
2017069420.tif 000023
【図１４Ｅ】
2017069420.tif 000024
【図１４Ｆ】
2017069420.tif 000025
【図１４Ｇ】
2017069420.tif 000026
【図１５】
2017069420.tif 000027
【図１６】
2017069420.tif 000028