(57)【要約】【課題】トランジスタおよび定電圧ダイオードが１チップ化されてなる半導体装置であって、低消費電力であり、かつＩＣ等の外部デバイスに関する逆電圧防止および過電圧保護を発現できる半導体装置を提供する。【解決手段】ｐ＋型ソース領域２５、ｐ−型ドレイン領域２３、ｐ＋型ソース領域２５とｐ−型ドレイン領域２３との間のｎ型ボディ領域２４、およびｎ型ボディ領域２４に対向するゲート電極２８を含むトランジスタ構造を有する半導体層２２と、半導体層２２に設けられた定電圧ダイオード２９であって、ｐ＋型ソース領域２５に接続されたｎ型部３５およびゲート電極２８に接続されたｐ型部３４を有する定電圧ダイオード２９とを含み、トランジスタ構造および定電圧ダイオード２９が１チップ化されている、半導体装置を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ｐ型ソース領域、ｐ型ドレイン領域、前記ｐ型ソース領域と前記ｐ型ドレイン領域との間のｎ型ボディ領域、および前記ｎ型ボディ領域に対向するゲート電極を含むトランジスタ構造を有する半導体層と、
前記半導体層に設けられた定電圧ダイオードであって、前記ｐ型ソース領域に接続されたｎ型部および前記ゲート電極に接続されたｐ型部を有する定電圧ダイオードとを含み、
前記トランジスタ構造および前記定電圧ダイオードが１チップ化されている、半導体装置。
【請求項２】
前記半導体層は、前記トランジスタ構造を含むアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、
前記定電圧ダイオードは、前記外周領域に沿って配置された外周ダイオードを含む、請求項１に記載の半導体装置。
【請求項３】
前記外周ダイオードでは、前記ｐ型部および前記ｎ型部が、それぞれ、前記アクティブ領域を取り囲む形状で形成されている、請求項２に記載の半導体装置。
【請求項４】
前記ｐ型部および前記ｎ型部が、互いに同じ幅を有している、請求項３に記載の半導体装置。
【請求項５】
前記外周ダイオードでは、前記ｎ型部が前記ｐ型部よりも内側に配置されている、請求項３または４に記載の半導体装置。
【請求項６】
前記定電圧ダイオードは、前記半導体層上に積層されたポリシリコンからなる、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記トランジスタ構造は、前記ゲート電極が前記半導体層に形成されたゲートトレンチに埋め込まれたポリシリコンからなるトレンチゲート構造を含む、請求項６に記載の半導体装置。
【請求項８】
前記定電圧ダイオードは、前記半導体層内に配置された不純物領域からなる、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項９】
前記定電圧ダイオードの降伏電圧が、８Ｖ以下である、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
０．６ｍｍ×０．４ｍｍ以下の縦横のチップサイズを有する、請求項１〜９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ構造および定電圧ダイオードを１チップ内に有する半導体装置に関する。
【背景技術】
【０００２】
従来、各種制御回路にＩＣ（Integrated Circuit）を保護するための素子が組み込まれている。たとえば、特許文献１および２は、そのようなＩＣ保護用の素子として、ダイオードを開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５４１１９号公報
【特許文献２】特開２０１４−１７７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＣが制御するセンサ、携帯機器用のディスプレイやカメラ等の機能の増加に伴い、ＩＣの消費電流が増加傾向にある。そのため、ＩＣの保護素子としてダイオードを使用していては、ＩＣの消費電流に合わせて保護素子のチップサイズを大きくしなければならず、機器の小型化という要求に応えることが難しい。
一方、トランジスタは、ダイオードに比べて小型でも低消費電力を達成できるため、ダイオードの代替素子としての可能性を秘めている。しかしながら、トランジスタ単体では、ＩＣを保護するために要求される逆電圧防止および過電圧保護の特性を発現することが困難である。
【０００５】
本発明の目的は、トランジスタおよび定電圧ダイオードが１チップ化されてなる半導体装置であって、低消費電力であり、かつＩＣ等の外部デバイスに関する逆電圧防止および過電圧保護を発現できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る半導体装置は、ｐ型ソース領域、ｐ型ドレイン領域、前記ｐ型ソース領域と前記ｐ型ドレイン領域との間のｎ型ボディ領域、および前記ｎ型ボディ領域に対向するゲート電極を含むトランジスタ構造を有する半導体層と、前記半導体層に設けられた定電圧ダイオードであって、前記ｐ型ソース領域に接続されたｎ型部および前記ゲート電極に接続されたｐ型部を有する定電圧ダイオードとを含み、前記トランジスタ構造および前記定電圧ダイオードが１チップ化されている。
【０００７】
この半導体装置のトランジスタ構造は、ソースに対して負となる電圧をゲート電極に印加するか、ソースに正の電圧（ゲートをグランド（０Ｖ）とする）を印加することによって、ゲート電極の直下のｎ型ボディ領域に正孔を誘起させてオン状態になるｐチャネル型のＭＩＳＦＥＴを含む。
たとえば、ゲート電極をグランド電位に接地した状態でｐ型ドレイン領域が正（＋）、ｐ型ソース領域が負（−）となる電圧を印加すると、トランジスタ構造に内蔵される寄生ダイオード（ｐ型ドレイン領域とｎ型ボディ領域とのｐｎ接合部からなるｐｎダイオード）に順方向バイアスが印加されることになる。これにより、当該寄生ダイオードを介してドレイン側からソース側に電流が流れる。ドレイン側からソース側に電流が流れることで、ソースがゲートに対して正の電位となり（つまり、ゲートがソースに対して負となる）、これによりゲート電極の直下のｎ型ボディ領域に正孔が誘起されてトランジスタがオン状態になる。したがって、ＩＣ等の外部デバイスに接続して使用する際、ダイオードに比べて損失が少なく低消費電力であるトランジスタ構造に順方向電流を流すことができるので、小型なチップを採用することができる。その結果、電子機器等において省スペース化を図ることができる。
【０００８】
一方、ＩＣによって制御される負荷が誘導性であるときには、負荷に流れる電流を遮断すると、負荷に逆起電力が発生する。この逆起電力に起因して、ｐ型ソース領域側が正（＋）となる電圧が、ｐ型ソース領域−ｐ型ドレイン領域間にかかる場合がある。このような場合には、寄生ダイオードに逆方向バイアスが印加されることになるので、ＩＣの内部回路に電流が流れず、ＩＣを保護することができる。この際、定電圧ダイオードのｐ型部とｎ型部とのｐｎ接合部にも逆方向バイアスが印加されることになる。したがって、当該負荷の逆起電力が大きい場合や、静電気、サージ電圧等の大電圧が印加されたときには、定電圧ダイオードがツェナー降伏し、逆電流が定電圧ダイオードを介してゲート側（グランド電位側）に流れるので、大電流がＩＣへ流れることを防止することができる。
【０００９】
以上より、電子機器等のＩＣの保護素子として本発明の一実施形態に係る半導体装置を使用すれば、低消費電力でありながら、ＩＣ等の外部デバイスに関する逆電圧防止および過電圧保護を発現することもできるので、保護素子としての保護機能を維持することができる。しかも、トランジスタ構造と定電圧ダイオードが１チップ化されているので、これらが別々のチップとして機器に搭載される場合に比べて、さらなる省スペース化を図ることができる。
【００１０】
本発明の一実施形態に係る半導体装置では、前記半導体層は、前記トランジスタ構造を含むアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、前記定電圧ダイオードは、前記外周領域に沿って配置された外周ダイオードを含んでいてもよい。
この構成によれば、定電圧ダイオードのｐ型部とｎ型部との接合面積を増やすことができるので、定電圧ダイオードの抵抗値を低減でき、消費電力を低減することができる。その結果、定電圧ダイオードでの損失を低減でき、熱破壊を防止することができる。
【００１１】
本発明の一実施形態に係る半導体装置では、前記外周ダイオードでは、前記ｐ型部および前記ｎ型部が、それぞれ、前記アクティブ領域を取り囲む形状で形成されていてもよい。
この構成によれば、定電圧ダイオードのｐ型部とｎ型部とのｐｎ接合部がアクティブ領域を取り囲む一体構造となるので、定電圧ダイオードでの損失をより低減することができる。
【００１２】
本発明の一実施形態に係る半導体装置では、前記ｐ型部および前記ｎ型部が、互いに同じ幅を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記外周ダイオードでは、前記ｎ型部が前記ｐ型部よりも内側に配置されていてもよい。
本発明の一実施形態に係る半導体装置では、前記定電圧ダイオードは、前記半導体層上に積層されたポリシリコンからなっていてもよい。
【００１３】
この構成によれば、ゲート電極の材料として一般的なポリシリコンで定電圧ダイオードを構成することにより、ゲート電極と定電圧ダイオードとを同じ工程で形成することができる。
本発明の一実施形態に係る半導体装置では、前記トランジスタ構造は、前記ゲート電極が前記半導体層に形成されたゲートトレンチに埋め込まれたポリシリコンからなるトレンチゲート構造を含んでいてもよい。
【００１４】
本発明の一実施形態に係る半導体装置では、前記定電圧ダイオードは、前記半導体層内に配置された不純物領域からなっていてもよい。
本発明の一実施形態に係る半導体装置では、前記定電圧ダイオードの降伏電圧が、８Ｖ以下であってもよい。
本発明の一実施形態に係る半導体装置では、０．６ｍｍ×０．４ｍｍ以下の縦横のチップサイズを有していてもよい。
【００１５】
このサイズの半導体装置であれば、当該半導体装置が搭載される電子機器の小型化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。
【図３】図３は、図１の半導体素子の模式的な平面図である。
【図４】図４は、図３のIV−IV切断面における断面を示す図である。
【図５】図５は、定電圧ダイオードの平面形状を説明するための模式図である。
【図６】図６は、図１の半導体装置が接続された保護回路の一部を示す図である。
【図７】図７は、ＭＯＳＦＥＴとショットキーバリアダイオード（ＳＢＤ）の消費電力を比較するための図である。
【図８】図８は、外周ダイオードとパッドダイオードの有効面積の違いを説明するための図である。
【図９】図９は、外周ダイオードとパッドダイオードの消費電力を比較するための図である。
【図１０】図１０Ａおよび図１０Ｂは、定電圧ダイオードとＥＳＤ保護ダイオードの構造上の差異を説明するための図である。
【図１１】図１１は、外周ダイオードのスペース削減後のＭＯＳＦＥＴの消費電力の低減効果を説明するための図である。
【図１２】図１２は、定電圧ダイオードとＥＳＤ保護ダイオードの降伏電圧を比較するための図である。
【図１３】図１３は、図４の半導体素子の他の形態を示す図である。
【図１４】図１４は、図４の半導体素子の他の形態を示す図である。
【図１５】図１５は、本発明の他の実施形態に係る半導体装置の斜視図である。
【図１６】図１６は、図１５の半導体装置の正面図である。
【図１７】図１７は、図１５の半導体装置の背面図である。
【図１８】図１８は、図１５の半導体装置の平面図である。
【図１９】図１９は、図１５の半導体装置の底面図である。
【図２０】図２０は、図１５の半導体装置の右側面図である。
【図２１】図２１は、図１５の半導体装置の左側面図である。
【図２２】図２２は、図１８のXXII−XXII切断面における断面を示す図である。
【図２３】図２３は、図１５の半導体装置と参考形態に係る半導体装置とのチップサイズを比較するための図である。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図２は、本発明の一実施形態に係る半導体装置１の模式的な底面図である。なお、図１では、半導体装置１の構造を理解し易いように、パッケージ内部を透視して示している。
半導体装置１は、いわゆる面実装が可能な比較的小型の半導体装置として構成されている。半導体装置１の大きさの一例を挙げると、縦方向の寸法Ｌが０．６ｍｍ程度、幅方向の寸法Ｗが０．４ｍｍ程度、厚さ方向の寸法が０．３６ｍｍ程度である。
【００１８】
半導体装置１は、半導体素子２、主リード３、第１副リード４、第２副リード５、第１ワイヤ６、第２ワイヤ７および樹脂パッケージ８を含む。
半導体素子２は、いわゆるトランジスタとして構成されている。半導体素子２の表面には、ゲートメタル９およびソースメタル１０が形成されている。なお、図１および図２では図示しないが、半導体素子２の裏面には、ドレイン電極１１（後述）が形成されている。
【００１９】
主リード３は、樹脂パッケージ８の長手方向一端部に配置されている。その反対側の長手方向他端部において、樹脂パッケージ８の両角部には、それぞれ、第１副リード４および第２副リード５が配置されている。
主リード３は、半導体素子２を裏面側から支持しており、ドレイン電極１１（後述）と電気的に接続されている。主リード３は、平面視において、略四角形のメイン部１２と、当該メイン部１２の端面から選択的に突出した複数の突出部１３とを含む。
【００２０】
メイン部１２は、その表面１４に半導体素子２がボンディングされ、その裏面１５は、樹脂パッケージ８の外面から露出している。図１から明らかなように、メイン部１２の表面１４と裏面１５の大きさを比べると、表面１４が裏面１５よりも大きくなっている。たとえば、裏面１５は、その外縁が半導体素子２を取り囲むように半導体素子２よりも若干大きいサイズで構成され、表面１４は、当該裏面１５よりもさらに大きいサイズで構成されている。つまり、メイン部１２は、裏面１５を構成する半導体素子２の支持領域が選択的に厚く形成されており、この領域の一部が裏面１５として樹脂パッケージ８の外面から露出している。裏面１５は、半導体装置１のドレイン端子として使用される。
【００２１】
突出部１３は、たとえば、メイン部１２において第１副リード４および第２副リード５の反対側の端面、および当該端面の側方の両端面から突出している。つまり、この実施形態では、メイン部１２において第１副リード４および第２副リード５に対向する端面を除く全ての端面から突出部１３が突出している。各突出部１３は、樹脂パッケージ８の外面から露出している。
【００２２】
第１副リード４は、平面視において、四角形に形成されている。第１副リード４の表面１６には、第１ワイヤ６が接続されている。第１ワイヤ６は、ゲートメタル９に接続されている。これにより、第１副リード４は、第１ワイヤ６を介してゲートメタル９に電気的に接続されている。第１副リード４は、メイン部１２と同様に、裏面１７を構成する領域が選択的に厚く形成されており、この領域の一部が裏面１７として樹脂パッケージ８の外面から露出している。また、第１副リード４の２つの側面１８，１８は、樹脂パッケージ８の角部を形成するように樹脂パッケージ８の外面から露出している。樹脂パッケージ８の外面から露出する裏面１７および側面１８，１８は、半導体装置１のゲート端子として使用される。
【００２３】
第２副リード５は、平面視において、四角形に形成されている。第２副リード５の表面１９には、第２ワイヤ７が接続されている。第２ワイヤ７は、ソースメタル１０に接続されている。これにより、第２副リード５は、第２ワイヤ７を介してソースメタル１０に電気的に接続されている。第２副リード５は、メイン部１２と同様に、裏面２０を構成する領域が選択的に厚く形成されており、この領域の一部が裏面２０として樹脂パッケージ８の外面から露出している。また、第２副リード５の２つの側面２１，２１は、樹脂パッケージ８の角部を形成するように樹脂パッケージ８の外面から露出している。樹脂パッケージ８の外面から露出する裏面２０および側面２１，２１は、半導体装置１のソース端子として使用される。
【００２４】
そして、主リード３、第１副リード４および第２副リード５は、たとえばＣｕからなる金属板に対してエッチング等のパターニングを施すことによって一括して形成することができる。
樹脂パッケージ８は、半導体素子２と、主リード３、第１副リード４および第２副リード５の一部ずつと、第１ワイヤ６と、第２ワイヤ７とを覆っており、たとえば黒色のエポキシ樹脂からなる。
【００２５】
図３は、図１の半導体素子２の模式的な平面図である。図４は、図３のIV−IV切断面における断面を示す図である。図５は、定電圧ダイオード２９の平面形状を説明するための模式図である。
半導体素子２は、トレンチゲート構造のｐ型チャネルＭＩＳＦＥＴを備える素子であって、半導体層２２、ｐ−型ドレイン領域２３、ｎ型ボディ領域２４、ｐ＋型ソース領域２５、ｎ＋型ボディコンタクト領域２６、ゲート絶縁膜２７、ゲート電極２８、定電圧ダイオード２９、層間絶縁膜３０、ゲートメタル９、ソースメタル１０およびドレイン電極１１を含む。
【００２６】
半導体層２２は、たとえば、ｐ＋型基板３１と、当該ｐ＋型基板３１上に半導体結晶を成長させることによって形成されたｐ−型エピタキシャル層３２とを含んでいてもよい。ｐ＋型基板３１およびｐ−型エピタキシャル層３２は、この実施形態ではシリコン（Ｓｉ）からなるが、その他の半導体（たとえば、ＳｉＣ、ＧａＮ等）からなっていてもよい。ｐ＋型基板３１に関して、その厚さは４０μｍ〜２５０μｍ程度であってもよいし、そのｐ型不純物濃度は１×１０２１ｃｍ−３〜１×１０２２ｃｍ−３程度であってもよい。一方、ｐ−型エピタキシャル層３２に関して、その厚さは３μｍ〜８μｍ程度であってもよいし、そのｐ型不純物濃度は１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度であってもよい。また、半導体層２２には、主にトランジスタ構造が配置されるアクティブ領域４０と、当該アクティブ領域４０を取り囲む外周領域４１が設定されている。
【００２７】
ｐ−型ドレイン領域２３は、アクティブ領域４０においてｐ−型エピタキシャル層３２の大部分を占める不純物領域である。後述するように、この実施形態では、ｎ型ボディ領域２４、ｐ＋型ソース領域２５およびｎ＋型ボディコンタクト領域２６といった不純物領域がｐ−型エピタキシャル層３２に選択的に形成されているが、これらの不純物領域２４〜２６を除くｐ−型の領域がｐ−型ドレイン領域２３であってよい。したがって、ｐ−型ドレイン領域２３は、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３のｐ型不純物濃度を有していてもよい。
【００２８】
ｎ型ボディ領域２４は、アクティブ領域４０においてｐ−型エピタキシャル層３２の表面部に選択的に形成された不純物領域である。これにより、半導体素子２には、ｐ−型ドレイン領域２３とｎ型ボディ領域２４とのｐｎ接合部からなるｐｎダイオード（寄生ダイオード５１）が内蔵されている。また、ｎ型ボディ領域２４は、２×１０１６ｃｍ−３〜２×１０１７ｃｍ−３のｎ型不純物濃度を有していてもよい。
【００２９】
ｐ＋型ソース領域２５は、ｎ型ボディ領域２４の表面部に形成された不純物領域である。また、ｐ＋型ソース領域２５は、１×１０２１ｃｍ−３〜５×１０２１ｃｍ−３のｐ型不純物濃度を有していてもよい。
ｎ＋型ボディコンタクト領域２６は、ｐ−型エピタキシャル層３２の表面からｐ＋型ソース領域２５を通過してｎ型ボディ領域２４に達する不純物領域である。これにより、ｎ型ボディ領域２４は、ｎ＋型ボディコンタクト領域２６を介して、ｐ−型エピタキシャル層３２の表面側から電気的に接続可能となっている。また、ｎ＋型ボディコンタクト領域２６は、１×１０２１ｃｍ−３〜５×１０２１ｃｍ−３のｎ型不純物濃度を有していてもよい。
【００３０】
そして、半導体層２２には、半導体層２２の表面からｐ＋型ソース領域２５およびｎ型ボディ領域２４を貫通してｐ−型ドレイン領域２３に達するゲートトレンチ５９が形成されている。ゲートトレンチ５９は、ｐ−型エピタキシャル層３２の表面部において格子状に形成されていてもよいし、ストライプ状に形成されていてもよい。これにより、複数のｎ型ボディ領域２４は、平面視において行列状、ストライプ状に配列されていてもよい。ｎ型ボディ領域２４においては、ゲートトレンチ５９の側面部にチャネル領域３３が形成されている。
【００３１】
ゲート絶縁膜２７は、たとえば酸化シリコン（ＳｉＯ２）からなり、ゲートトレンチ５９の内面に形成されている。ゲート絶縁膜２７は、アクティブ領域４０に加えて、外周領域４１にも延びて形成されている。つまり、アクティブ領域４０および外周領域４１には、同一工程で形成された絶縁膜が形成されている。この実施形態では外周領域４１上の絶縁膜もゲート絶縁膜２７と称しているが、当該ゲート絶縁膜２７はトランジスタ構造のスイッチングに寄与するものではないので、他の名称で呼んでもよい。
【００３２】
ゲート電極２８は、たとえばポリシリコンからなり、ゲート絶縁膜２７を介してゲートトレンチ５９に埋め込まれている。ゲート電極２８は、ゲート絶縁膜２７を介してチャネル領域３３に対向している。
定電圧ダイオード２９は、この実施形態ではポリシリコンからなり、ゲート絶縁膜２７上に形成されている。定電圧ダイオード２９は、ゲート電極２８と同じ工程で形成することができる。定電圧ダイオード２９は、図５に示すように、外周領域４１に沿って半導体素子２の周縁部に形成された外周ダイオードとして構成されている。外周ダイオードとしての定電圧ダイオード２９は、その全体が外周領域４１内に配置されていてもよいし、図４および図５に示すように、その一部が外周領域４１内に配置され、残りがアクティブ領域４０に配置されていてもよい。つまり、定電圧ダイオード２９は、アクティブ領域４０と外周領域４１との間に跨って形成されていてもよい。
【００３３】
定電圧ダイオード２９は、ｐ型部３４およびｎ型部３５を含む。ｐ型部３４およびｎ型部３５は、それぞれ、ポリシリコン膜内の不純物領域によって構成されており、定電圧ダイオード２９は、互いに隣接する一対のｐ型部３４およびｎ型部３５で構成されている。ｐ型部３４およびｎ型部３５は、それぞれ、アクティブ領域４０を取り囲む環状に形成されている。これにより、これらの間のｐｎ接合部３６は、アクティブ領域４０を取り囲む環状の一体構造となっている。また、この実施形態では、ｐ型部３４およびｎ型部３５は、それぞれ、互いに同じ幅Ｗ１および幅Ｗ２を有していてもよい。また、配置形態に関して、ｎ型部３５がｐ型部３４よりも内側に配置されていてもよい。後述するように、ｐ型部３４がゲートメタル９に接続されることから、ｐ型部３４を外側にしておくことで、半導体素子２の周縁部に引き回されたゲートフィンガー４２（後述）との接続構造を簡易にすることができる。たとえば、ゲートフィンガー４２から直下にコンタクトを延ばすだけでよい。
【００３４】
定電圧ダイオード２９の降伏電圧Ｖｚは、たとえば１０Ｖ以下、好ましくは、６．８Ｖ〜８Ｖに設定されている。この範囲の降伏電圧Ｖｚは、たとえば、ｐ型部３４のｐ型不純物濃度およびｎ型部３５のｎ型不純物濃度を適宜設定することによって実現できる。たとえば、ｐ型部３４のｐ型不純物濃度を１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３とし、ｎ型部３５のｎ型不純物濃度を１×１０２１ｃｍ−３〜５×１０２１ｃｍ−３とすることによって実現できる。
【００３５】
層間絶縁膜３０は、たとえば酸化シリコン（ＳｉＯ２）からなり、ゲート電極２８および定電圧ダイオード２９を覆うように、ｐ−型エピタキシャル層３２上に形成されている。層間絶縁膜３０には、ｐ＋型ソース領域２５およびｎ＋型ボディコンタクト領域２６を露出させるコンタクトホール３７、定電圧ダイオード２９のｐ型部３４を露出させるコンタクトホール３８、および定電圧ダイオード２９のｎ型部３５を露出させるコンタクトホール３９が形成されている。
【００３６】
ゲートメタル９およびソースメタル１０は、層間絶縁膜３０上に形成された電極膜で構成されている。ゲートメタル９およびソースメタル１０は、層間絶縁膜３０上に電極膜の材料（たとえば、Ａｌを含む金属）をスパッタ法等によって堆積させた後、当該電極膜に対してエッチング等のパターニングを施すことによって形成することができる。つまり、ゲートメタル９およびソースメタル１０は、同じ工程で形成されてもよい。
【００３７】
ゲートメタル９は、ゲートフィンガー４２と、ゲートパッド４３とを含む。
ゲートフィンガー４２は、図３に示すように、平面視において、半導体素子２の周縁部に沿って略四角環状に形成されており、ゲートフィンガー４２に取り囲まれた領域に、アクティブ領域４０が設定されている。ゲートフィンガー４２は、コンタクトホール３８を介して定電圧ダイオード２９のｐ型部３４に接続されている。また、ゲートフィンガー４２は、層間絶縁膜３０に形成されたコンタクトホール（図示せず）を介して、ゲート電極２８にも接続されている。
【００３８】
ゲートパッド４３は、ゲートフィンガー４２の一つの角部に設けられている。ゲートパッド４３は、ゲートフィンガー４２と一体的に連なるように形成されている。ゲートパッド４３には、前述の第１ワイヤ６が接続される。
ソースメタル１０は、ゲートフィンガー４２およびゲートパッド４３に取り囲まれた領域内に配置されている。このソースメタル１０と、ゲートフィンガー４２およびゲートパッド４３とは、電極膜のエッチングによって形成された除去領域４４によって隔てられている。ソースメタル１０は、コンタクトホール３７を介してｐ＋型ソース領域２５およびｎ＋型ボディコンタクト領域２６に接続されると共に、コンタクトホール３９を介して定電圧ダイオード２９のｎ型部３５に接続されている。
【００３９】
ドレイン電極１１は、たとえばゲートメタル９およびソースメタル１０と同じ材料からなり、ｐ＋型基板３１の裏面全面に形成されていてもよい。
以上説明した半導体装置１は、たとえば携帯電話、スマートフォン、デジタルカメラ、ビデオカメラ等の電子機器全般に搭載されるＩＣ（Integrated Circuit）の保護素子として好適に使用することができ、特に、比較的小型の半導体装置であることから、小型化が促進される携帯電話、スマートフォンに最適である。
【００４０】
次に、図６を参照して半導体装置１による回路保護の動作を説明する。図６は、図１の半導体装置１が接続された保護回路の一部を示す図である。なお、図６の保護回路図は、
半導体装置１の一使用例に過ぎず、半導体装置１の接続形態は図６の構成に限らない。
図６に示す保護回路４５は、ＩＣ４６および半導体装置１を含む。
ＩＣ４６は、たとえば、スマートフォンの電源管理ＩＣ、送受信制御ＩＣ等、各種汎用ＩＣであってよい。ＩＣ４６は、たとえば、電源端子４７（Ｖｃｃ）、出力端子４８（ＯＵＴ）およびグランド端子４９（ＧＮＤ）を有している。電源端子４７は電源５０に接続され、グランド端子４９はグランド電位に接地されている。
【００４１】
半導体装置１のドレイン端子Ｄ（図２の主リード３）は、ＩＣ４６の出力端子４８に接続され、ソース端子Ｓ（図２の第２副リード５）は、半導体装置１の出力端子ＯＵＴとして負荷（図示せず）に接続されている。また、半導体装置１のゲート端子Ｇ（図２の第１副リード４）は、グランド電位に接地されている。
図６によれば、保護回路４５において、ドレイン端子Ｄが正（＋）、ソース端子Ｓが負（−）となる電圧が印加されることになる。つまり、ｐ−型ドレイン領域２３が正（＋）、ｐ＋型ソース領域２５が負（−）となる電圧を印加されることになるから、半導体素子２に内蔵される寄生ダイオード５１に順方向バイアスが印加されることになる。これにより、当該寄生ダイオード５１を介してドレイン端子Ｄ側からソース端子Ｓ側に電流が流れる。ドレイン端子Ｄ側からソース端子Ｓ側に電流が流れることで、ソースがゲートに対して正の電位となり（つまり、ゲートがソースに対して負となる）、これによりゲート電極２８の直下のｎ型のチャネル領域３３（図４参照）に正孔が誘起されてトランジスタがオン状態になる。
【００４２】
ここで、図７は、ＭＯＳＦＥＴとショットキーバリアダイオード（ＳＢＤ）の消費電力を比較するための図である。図７において、（１）、（２）および（３）の実線は、それぞれ、１００６サイズ（縦×横＝１．０ｍｍ×０．６ｍｍ）のショットキーバリアダイオード、２５１２サイズ（縦×横＝２．５ｍｍ×１．２ｍｍ）のショットキーバリアダイオードおよび０６０４サイズ（縦×横＝０．６ｍｍ×０．４ｍｍ）のｐチャネル型ＭＯＳＦＥＴの電流と消費電力との関係を示している。図７に示すように、（１）および（２）のショットキーバリアダイオードでは、増加傾向にあるＩＣの消費電流に合わせて消費電力を抑えるために１００６サイズから２５１２サイズへと大型化する必要があるのに対し、ＭＯＳＦＥＴは、２５１２サイズに比べてかなり小型な０６０４サイズでも低消費電力である。
【００４３】
したがって、半導体装置１をＩＣ４６に接続して使用すれば、ダイオードに比べて損失が少なく低消費電力であるトランジスタ構造に順方向電流を流すことができるので、小型なチップを採用することができる。その結果、電子機器等のＩＣ４６の保護素子として半導体装置１を使用すれば省スペース化を図ることができる。
一方、ＩＣ４６によって制御される負荷が誘導性であるときには、負荷に流れる電流を遮断すると、負荷に逆起電力が発生する。この逆起電力に起因して、ｐ＋型ソース領域２５側が正（＋）となる電圧が、ｐ＋型ソース領域２５−ｐ−型ドレイン領域２３間にかかる場合がある。このような場合には、寄生ダイオード５１に逆方向バイアスが印加されることになるので、ＩＣ４６の内部回路に電流が流れず、ＩＣ４６を保護することができる。この際、定電圧ダイオード２９のｐｎ接合部３６にも逆方向バイアスが印加されることになる。したがって、当該負荷の逆起電力が大きい場合や、静電気、サージ電圧等の大電圧が印加されたときには、定電圧ダイオード２９がツェナー降伏し、逆電流が定電圧ダイオード２９を介してゲート側（グランド電位側）に流れるので、大電流がＩＣ４６へ流れることを防止することができる。
【００４４】
以上より、電子機器等のＩＣ４６の保護素子として半導体装置１を使用すれば、低消費電力でありながら、ＩＣ４６に関する逆電圧防止および過電圧保護を発現することもできるので、保護素子としての保護機能を維持することができる。しかも、トランジスタ構造と定電圧ダイオード２９が１チップ化されているので、これらが別々のチップとして搭載する場合に比べて、さらなる省スペース化を図ることができる。
【００４５】
一方で、図７で示したように、ダイオードは小型になるほど消費電力が大きくなるので、小型化した半導体装置１においては、定電圧ダイオード２９の消費電力（損失）を考慮することが好ましい。
ここで、図８および図９を参照して、この実施形態に係る半導体装置１における定電圧ダイオード２９の損失低減について説明する。図８は、外周ダイオードとパッドダイオードの有効面積の違いを説明するための図である。図９は、外周ダイオードとパッドダイオードの消費電力を比較するための図である。なお、図８では、このセクションで説明するために必要な半導体素子２の平面構成を強調して示しているため、図１と大きさや形状等が一致していない。
【００４６】
図８に示すように、紙面左側の半導体素子６１では定電圧ダイオード２９がゲートパッド４３の外周に形成されたパッドダイオードとして構成されている一方、紙面右側の半導体素子２は、前述した外周ダイオードとして構成されている。この場合、半導体素子２やゲートパッド４３等のサイズにも依るが、定電圧ダイオード２９が外周ダイオードとして構成されていれば、たとえば、パッドダイオードとして構成されている場合に比べて、ｐｎ接合部３６（図４および図５参照）の面積が５０％増える。その結果、ｐｎ接合部３６のジャンクション抵抗を低減できるので、図９に示すように、消費電力を１０１ｍＷから８４ｍＷへ低減することができる。すなわち、定電圧ダイオード２９での損失を低減できるので、定電圧ダイオード２９の熱破壊を防止でき、半導体装置１の信頼性を高めることができる。なお、図９で示した消費電力の具体的な数値は、損失低減の効果を説明するために挙げた一例である。
【００４７】
定電圧ダイオード２９の損失を低減できる反面、アクティブ領域４０を取り囲むように定電圧ダイオード２９が配置されるので、トランジスタ構造のセルの配置領域が、パッドダイオードを採用する場合に比べて制限される。たとえば、ｐｎ接合部の面積を５０％増加させると、アクティブ領域４０の面積に関して２０％の減少が見込まれる。
しかしながら、図８におけるアクティブ領域４０の面積減少量の見込み値は、図１０Ａの参考構造として示されたＥＳＤ保護ダイオードのように、トランジスタ構造を保護するために双方向ツェナーダイオード５２を搭載する半導体素子の構造を前提にするものである。この構造では、双方向ツェナーダイオード５２が複数のｐ型部５３およびｎ型部５４の繰り返し構造を有するため、比較的幅広なダイオード配置スペースが必要になる。
【００４８】
これに対し、この実施形態の定電圧ダイオード２９は、図１０Ｂに示すように、互いに隣接する一対のｐ型部３４およびｎ型部３５で構成されていることから、ダイオード配置スペースを狭くでき、その削減分のスペースをトランジスタ構造のセル配置スペースに充当することができる。その結果、図１１に示すように、トランジスタ（ＭＯＳＦＥＴ）の消費電力を、たとえば１７％低減でき、トランジスタの低消費電力も維持することができる。さらに、一対のｐ型部３４およびｎ型部３５で構成された定電圧ダイオード２９とすることで、双方向ツェナーダイオード５２に比べて、降伏電圧Ｖｚを下げることができている。
【００４９】
なお、本発明の一実施形態に係る定電圧ダイオードは、一例として、図１３の半導体素子６２のように、ｐ−型エピタキシャル層３２内に配置された一対のｐ＋型不純物領域５５およびｎ型不純物領域５６で構成された定電圧ダイオード５８であってもよい。図１３において、ｎ型不純物領域５６の表面部に形成されたｎ＋型不純物領域５７は、ｎ型不純物領域５６にコンタクトをとるための不純物領域である。
【００５０】
また、定電圧ダイオード２９は、図１４に示すように、外周領域４１に沿って交互に配置されたｐ型部３４およびｎ型部３５の繰り返し構造からなる構成であってもよい。この場合は、互いに分離された複数のｐ型部３４および複数のｎ型部３５のそれぞれに、ソース側およびゲート側からコンタクトをとる必要がある。
また、半導体素子２のトランジスタの構造は、トレンチゲート構造に限らず、トレンチプレーナゲート構造であってもよい。
【００５１】
次に、半導体装置の他の実施形態について説明する。図１５は、本発明の他の実施形態に係る半導体装置７１の斜視図である。図１６は、半導体装置７１の正面図である。図１７は、半導体装置７１の背面図である。図１８は、半導体装置７１の平面図である。図１９は、半導体装置７１の底面図である。図２０は、半導体装置７１の右側面図である。図２１は、半導体装置７１の左側面図である。図２２は、図１８のXXII−XXII切断面における断面を示す図である。
【００５２】
半導体装置７１は、ＷＬ−ＣＳＰ（Wafer Level−Chip Size Package：ウエハレベルチップサイズパッケージ）のパッケージ構造を有している。すなわち、半導体装置７１は、前述の半導体素子２がチップサイズレベルのパッケージとして構成されたものであり、前述の半導体層２２の一例としての平面視長方形状の半導体基板７２を有しており、当該半導体基板７２の外形サイズとほぼ同じサイズで構成されている。
【００５３】
たとえば、図１５に示すように、半導体装置７１の長さＬは０．５０ｍｍ未満（好ましくは、０．４０ｍｍ以上）であり、幅Ｗは０．４０ｍｍ未満（好ましくは、０．３０ｍｍ以上）であり、厚さＤは０．１５ｍｍ未満（好ましくは、０．１０ｍｍ以上）である。
たとえば、半導体装置７１の長さＬが０．５０ｍｍであり幅Ｗが０．４０ｍｍである場合、半導体装置７１の平面面積は０．２０ｍｍ２である。また、半導体装置７１の長さＬが０．４０ｍｍであり幅Ｗが０．３０ｍｍである場合、半導体装置７１の平面面積は０．１２ｍｍ２である。つまり、半導体装置７１は、０４０３サイズの非常に小型なパッケージ構造を有している。
【００５４】
また、半導体装置７１の厚さが０．１５ｍｍ未満であることで、半導体装置７１が傾いて実装されても、半導体装置７１の側面の通常位置からの出っ張り量を小さくすることができる。これにより、半導体装置７１が高密度実装された場合でも、隣接する半導体装置との接触を抑止することができる。
半導体装置７１がＷＬ−ＣＳＰのパッケージ構造を有することから、以下において、半導体装置７１および半導体基板７２の形状、サイズ、他の構成要素の配置位置等を説明したときに、当該説明の主体は、他方に置き換えてもよい。たとえば、平面視四角形状の半導体基板７２は、平面視四角形状の半導体装置７１と置き換えてもよいし、半導体基板７２の周縁部にパッドが配置されているという説明は、半導体装置７１の周縁部にパッドが配置されているという説明に置き換えてもよい。
【００５５】
直方体形状の半導体基板７２は、表面７２Ａと、表面７２Ａの反対側の裏面７２Ｂと、表面７２Ａと裏面７２Ｂとの間の４つの側面７２Ｃ，７２Ｄ，７２Ｅ，７２Ｆとを有し、表面７２Ａおよび側面７２Ｃ〜７２Ｆは、表面絶縁膜（図示せず）で覆われていてもよい。半導体基板７２の４つの側面７２Ｃ〜７２Ｆのうち、側面７２Ｃ，７２Ｅが半導体基板７２の長辺１２１に沿う側面であり、側面７２Ｄ，７２Ｆが半導体基板７２の短辺１２２に沿う側面である。隣接する側面７２Ｃ〜７２Ｆの各交差部には、半導体基板７２の角部７４ＣＤ，７４ＤＥ，７４ＥＦ，７４ＦＣが形成されている。
【００５６】
半導体基板７２の表面７２Ａにおいて、長辺１２１側の一つの側面７２Ｃに沿う第１周縁部７５には、ドレインパッド７７（第１パッド）が配置されている。ドレインパッド７７は、第１周縁部７５の両端角部７４ＣＤ，７４ＦＣから間隔を空けた中央部に形成されており、ドレインパッド７７と各角部７４ＣＤ，７４ＦＣとの間には、一定間隔（たとえば、０．１ｍｍ〜０．１５ｍｍ程度）の領域が設けられている。
【００５７】
一方、第１周縁部７５に対向する半導体基板７２の第２周縁部７６の一端角部７４ＥＦには、ソースパッド７８（第２パッド）が配置され、第２周縁部７６の他端角部７４ＤＥには、ゲートパッド７９（第３パッド）が配置されている。
次に、ドレインパッド７７、ソースパッド７８およびゲートパッド７９のレイアウトおよび形状について説明する。
【００５８】
ドレインパッド７７は、図１８に示すように、第２周縁部７６の一端角部７４ＥＦの頂点Ｖ１を中心とし、半導体基板７２の短辺１２２の長さ（図１５の幅Ｗ）を半径とする第１円弧８０と、第２周縁部７６の他端角部７４ＤＥの頂点Ｖ２を中心とし、半導体基板７２の短辺１２２の長さ（図１５の幅Ｗ）を半径とする第２円弧８１とを半導体基板７２の表面７２Ａに描いたとき、第１円弧８０の外側領域であって、かつ第２円弧８１の外側領域に配置されている。そして、ドレインパッド７７は、当該外側領域において、第１円弧８０と第２円弧８１との交点８２から第１円弧８０および第２円弧８１それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている。
【００５９】
一方、ソースパッド７８は、第１円弧８０と同一の中心を有する扇形状に形成されている。ソースパッド７８の半径Ｒ１は、たとえば、０．０７ｍｍ〜０．１３ｍｍ（好ましくは、０．１０ｍｍ以上）である。たとえば、半径Ｒ１が０．０７ｍｍである場合、ソースパッド７８の面積は３．８５×１０−３ｍｍ２であり、半径Ｒ１が０．１０ｍｍである場合、ソースパッド７８の面積は７．８５×１０−３ｍｍ２である。
【００６０】
また、ゲートパッド７９は、第２円弧８１と同一の中心を有する扇形状に形成されている。ゲートパッド７９の半径Ｒ２は、たとえば、０．０７ｍｍ〜０．１３ｍｍ（好ましくは、０．１０ｍｍ以上）である。たとえば、半径Ｒ２が０．０７ｍｍである場合、ゲートパッド７９の面積は３．８５×１０−３ｍｍ２であり、半径Ｒ２が０．１０ｍｍである場合、ゲートパッド７９の面積は７．８５×１０−３ｍｍ２である。
【００６１】
また、ドレインパッド７７、ソースパッド７８およびゲートパッド７９と、半導体基板７２との間には、それぞれ、ドレイン配線膜８３、ソース配線膜８４およびゲート配線膜８５が設けられている。これらは、たとえば、ＡｌＣｕ等の金属層からなり、必要に応じて、その表裏面にバリア層（たとえば、Ｔｉ、ＴｉＮ等）が形成されていてもよい。また、ドレイン配線膜８３、ソース配線膜８４およびゲート配線膜８５は、それぞれ、前述のｐ−型ドレイン領域２３、ｐ＋型ソース領域２５およびゲート電極２８に電気的に接続されていてもよい。
【００６２】
ゲート配線膜８５は、図１８に示すように、ゲートパッド７９よりも大きい相似形の平面視扇形状に形成されている。
ソース配線膜８４は、図１８に示すように、半導体基板７２の第２周縁部７６側の略半分の領域を覆うように形成されている。具体的には、ゲート配線膜８５を避けるように、ゲート配線膜８５に対して長手方向における側面７２Ｆ側に形成されるとともに、幅方向における側面７２Ｃ側に形成されている。したがって、平面視扇形状のゲート配線膜８５は、その円弧部分がソース配線膜８４と隣り合っている。
【００６３】
ドレイン配線膜８３は、図１８に示すように、半導体基板７２の第１周縁部７５側の略半分の領域を覆うように形成されている。これにより、ソース配線膜８４およびドレイン配線膜８３は、互いにほぼ同じ面積の配線膜で形成されており、ソース側の配線抵抗とドレイン側の配線抵抗とをほぼ同じにすることができる。
次に、前述のドレインパッド７７、ソースパッド７８およびゲートパッド７９のレイアウトおよび形状によって、半導体装置７１の実装面積をどの程度減らすことができるかを、図２３を参照して説明する。
【００６４】
図２３は、半導体装置７１と参考形態に係る半導体装置１００とのチップサイズを比較するための図である。図２３では、明瞭化のため、図１５〜図２２に示した参照符号のうち、比較に必要な参照符号のみを示し、その他の参照符号は省略している。
まず、参考形態の半導体装置１００のように、ソースパッド７８およびゲートパッド７９が、半導体基板７２の短辺１２２において隣り合って配置される場合、半導体装置１００のパッケージサイズは、たとえば、長さＬ＝０．６ｍｍ、幅Ｗ＝０．４ｍｍとなる。これは、短辺方向のソース−ゲート間の短絡を避けるため、ソースパッド７８とゲートパッド７９との間の距離として、少なくともピッチＰ＝０．２ｍｍを確保するためである。また、ドレインパッド７７が、短辺１２２の一端角部から他端角部に至る形状で形成されている。そのため、パッドレイアウトを変更しないでパッケージサイズを小さくすると、ソース−ゲート間のピッチＰが０．２ｍｍを下回り、実装時に、ソース−ゲート間の短絡という問題が生じる。一方、ソースパッド７８およびゲートパッド７９を長辺１２１において隣り合うように配置しても、パッド間の短絡の問題を解消することが難しい。なぜなら、このパッドレイアウトでは、参照符号「７７´」および破線で示すように、ドレインパッド７７が長辺１２１の一端角部から他端角部に至る形状となる。そのため、パッケージサイズの減少に伴い、ソース−ドレイン間、またはゲート−ドレイン間の短絡の問題が生じる。
【００６５】
これに対し、前述の半導体装置７１の構成では、ソースパッド７８およびゲートパッド７９が長辺１２１において隣り合うように配置されている。さらに、ドレインパッド７７が、半導体基板７２の長辺１２１の中央部に配置されており、ドレインパッド７７と長辺１２１の両端角部７４ＣＤ，７４ＦＣとの間には、一定間隔の領域が設けられている。これにより、ドレインパッド７７とソースパッド７８との距離（ピッチＰ１）、およびドレインパッド７７とゲートパッド７９との距離（ピッチＰ２）を、参考形態の半導体装置１００に比べて長くすることができる。したがって、半導体装置７１のパッケージサイズを、たとえば、長さＬ＝０．４４ｍｍ、幅Ｗ＝０．３２ｍｍと小型化しても、ピッチＰ１およびピッチＰ２を、半導体装置１００におけるソース−ゲート間のピッチＰと同等の０．２ｍｍに維持することができる。すなわち、パッド間に確保する距離は、半導体装置７１のパッケージの短辺１２２の０．２０／０．３２＝６２．５％以上にある。少なくとも、パッケージの短辺１２２が０．４０ｍｍの場合、パッド間に確保する距離は、半導体装置７１のパッケージの短辺１２２の０．２０／０．４０＝５０％以上にある。また、半導体装置７１のパッケージサイズが１．４１×１０−１ｍｍ２であり、パッド半径Ｒ１、Ｒ２が０．１０ｍｍの場合、パッド面積が７．８５×１０−３ｍｍ２であるため、ソースパッド７８およびゲートパッド７９の面積（パッド面積）は、パッケージサイズの５％以上にある。そのため、実装時の短絡を避けながら、半導体装置１００よりも半導体基板のサイズを小さくすることができる。これにより、小型化された半導体装置を提供することができる。
【００６６】
また、半導体装置７１では、図１８に示すように、ドレインパッド７７が、それぞれ短辺１２２の長さを半径とする第１円弧８０および第２円弧８１の外側領域に配置されている。そのため、ピッチＰ１およびピッチＰ２として、少なくとも半導体装置７１の短辺１２２の長さとソースパッド７８およびゲートパッド７９の大きさ（幅）との差に相当する長さを確保することができる。さらに、ドレインパッド７７が、第１円弧８０と第２円弧８１との交点８２から第１円弧８０および第２円弧８１それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている。これにより、半導体装置７１を小型化しながらも、ドレインパッド７７に十分な接合面積を確保することができる。そのため、半導体装置７１の実装時の固着強度の低下を抑えることもできる。
【００６７】
半導体装置７１の実装時の固着強度の確保に関して、さらに、ソースパッド７８およびゲートパッド７９が、それぞれ、第１円弧８０および第２円弧８１と同一の中心を有する扇形状に形成されている。これにより、ピッチＰ１およびピッチＰ２として０．２ｍｍの長さを確保しながら、ソースパッド７８およびゲートパッド７９に十分な接合面積を確保することができる。
【００６８】
以上、半導体装置７１によれば、隣り合うパッド間のピッチおよびパッドの接合面積を十分確保しながら、参考形態の半導体装置１００に比べて、実装面積を約４０％程度も低減することができる。  以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１５〜図２２に示したパッケージ形態の場合には、半導体基板７２には、表面７２Ａに沿う横方向にソース領域およびドレイン領域が間隔を空けて配置された横型のＭＩＳＦＥＴが形成されていてもよい。
【００６９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７０】
１  半導体装置
２  半導体素子
２２  半導体層
２３  ｐ−型ドレイン領域
２４  ｎ型ボディ領域
２５  ｐ＋型ソース領域
２８  ゲート電極
２９  定電圧ダイオード
３１  ｐ＋型基板
３２  ｐ−型エピタキシャル層
３４  ｐ型部
３５  ｎ型部
３６  ｐｎ接合部
４０  アクティブ領域
４１  外周領域
５１  寄生ダイオード
５５  ｐ＋型不純物領域
５６  ｎ型不純物領域
５７  ｎ＋型不純物領域
５８  定電圧ダイオード
５９  ゲートトレンチ
６２  半導体素子
７１  半導体装置
７２  半導体基板
【図１】
2017212432.tif 000003
【図２】
2017212432.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2017212432.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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