(57)【要約】【課題】低消費電力化を実現することが可能な表示装置を提供する。【解決手段】本実施形態によれば、表示エリア内にマトリクス状に配列された画素回路を具備し、画素回路は、表示素子と、表示素子の少なくとも一方の電極に対して電圧を与えて前記表示装置を駆動するための容量素子と、オン制御状態のとき、容量素子に対して電圧を供給する第１スイッチと、第１スイッチがオフ制御状態のとき、第１スイッチとともに、オフ制御状態となり、容量素子をフローティング状態にする第２スイッチとを、を備える表示装置が提供される。【選択図】図１
2017211484.tif 000002
【特許請求の範囲】
【請求項１】
表示エリア内にマトリクス状に配列された画素回路を具備し、
前記画素回路は、
表示素子と、
前記表示素子の少なくとも一方の電極に対して電圧を与えるための容量素子と、
オン制御状態のとき、前記容量素子に対して電圧を供給する第１スイッチと、
前記第１スイッチがオフ制御状態のとき、前記第１スイッチとともに、オフ制御状態となり、前記容量素子をフローティング状態にする第２スイッチとを、
を備えている、表示装置。
【請求項２】
前記表示素子は、液晶層を有する液晶素子であって、前記液晶素子の第１電極が前記第１スイッチを介して信号線に接続され、前記液晶素子の第２電極が前記第２スイッチを介して所定電位の配線に接続されている、請求項１に記載の表示装置。
【請求項３】
前記第１スイッチの制御電極と前記第２スイッチの制御電極とは、前記表示エリアに配置された第１ゲート線に接続されている、請求項２に記載の表示装置。
【請求項４】
前記第１スイッチの制御電極は、前記表示エリアに配置された第１ゲート線に接続され、前記第２スイッチの制御電極は、前記表示エリアに配置された第２ゲート線に接続されている、請求項２に記載の表示装置。
【請求項５】
前記第１、第２ゲート線は、第１方向に沿って配置され、
前記第１スイッチ及び前記第２スイッチが、第１画素回路に含まれている場合に、
前記第２ゲート線には、前記第１方向と交わる第２方向に沿って前記第１画素回路と隣接する第２画素回路に含まれる前記第１スイッチの制御電極が接続されている、請求項４に記載の表示装置。
【請求項６】
前記第１スイッチは、前記画素回路を含む第１基板に設けられた第１半導体層を備え、前記第２スイッチは、少なくとも前記第１半導体層を覆う絶縁膜上に設けられた第２半導体層を備えている、請求項２乃至５のいずれか一項に記載の表示装置。
【請求項７】
前記第１電極と前記第２電極とは、前記第１基板と前記液晶層との間に設けられている、請求項６に記載の表示装置。
【請求項８】
前記第１電極は、前記第１基板と前記液晶層との間に設けられ、前記第２電極は、前記液晶層を介して前記第１基板と対向する第２基板に設けられている、請求項６に記載の表示装置。
【請求項９】
前記表示素子は、有機エレクトロルミネッセンス素子であって、
前記有機エレクトロルミネッセンス素子の一方の電極は、第３スイッチを介して薄膜トランジスタの一方の電極に接続され、
前記薄膜トランジスタの制御電極は、前記容量素子の一方の電極と、信号線に接続された前記第１スイッチとに接続され、
前記薄膜トランジスタの他方の電極は、前記容量素子の他方の電極と、所定電位の配線に接続された前記第２スイッチとに接続されている、請求項１に記載の表示装置。
【請求項１０】
前記第１スイッチの制御電極は、前記表示エリアに配置された第１ゲート線に接続され、前記第２スイッチの制御電極は、前記表示エリアに配置された第２ゲート線に接続され、前記第３スイッチの制御電極は、前記表示エリアに配置された第３ゲート線に接続されている、
請求項９に記載の表示装置。
【請求項１１】
前記第１スイッチの制御電極は、前記表示エリアに配置された第１ゲート線に接続され、前記第２スイッチの制御電極と前記第３スイッチの制御電極とは、前記表示エリアに配置された第３ゲート線に接続されている、請求項９に記載の表示装置。
【請求項１２】
前記第１スイッチは、前記画素回路を含む第１基板に設けられた第１半導体層を備え、前記第２スイッチは、少なくとも前記第１半導体層を覆う絶縁膜上に設けられた第２半導体層を備えている、請求項９乃至１１のいずれか一項に記載の表示装置。
【請求項１３】
前記第１半導体層のチャネル領域と前記第２半導体層のチャネル領域とは、少なくとも一部が重なる領域に設けられている、請求項６又は１２に記載の表示装置。
【請求項１４】
前記第１電極の寄生容量の合計値は、前記第２電極の寄生容量の合計値より大きい、請求項２乃至８のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、表示装置に関する。
【背景技術】
【０００２】
最近は、携帯端末（パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、タブレットコンピュータ等）が普及し、表示画像の高精細化も進んでいる。高精細化した携帯端末は、その表示部としての液晶表示装置の画素数が非常に増加している。液晶表示装置は、ドライバＩＣチップにより駆動される。このドライバＩＣチップは、シリコン半導体素子による集積回路で構成されており、上記したように表示画像が高精細化したために、前記集積回路からの出力ライン数も増大している。
【０００３】
この結果、液晶表示装置においては、消費電力は従来に比べて格段と大きくなっている。消費電力が大きくなると、該液晶表示装置を携帯端末として長時間に渡りバッテリで駆動することが困難となる。
【０００４】
電力消費を低減するための考え方として、低電圧振幅で液晶表示装置を駆動する方法がある。そこでこの方法を実現するためには、低電圧振幅で動作可能な新しい液晶材料を実現する必要がある。しかしながら、低電圧振幅で動作可能な新しい液晶材料であって、安価に実現可能な液晶材料は、現在のところ実現がなされていない。
【０００５】
また例えばアクティブマトリックス型の液晶表示装置は、マトリクス状に配列された画素回路を有する。各画素回路は、ゲート線によりオンオフ制御される薄膜トランジスタ（ＴＦＴ）を有し、書き込み期間では前記ＴＦＴがオンされ、液晶を駆動するための画素電極と共通電極間に画像信号（電圧）が書き込まれる。そして、表示期間は、前記ＴＦＴがオフし、画素電極と共通電極間の電圧が維持されることで、液晶分子の駆動状態が維持される。
【０００６】
しかしながら、上記したように液晶表示装置が低電圧振幅で駆動されるようになった場合、前記ＴＦＴのリーク電流を無視できない。このリーク電流に応じて、画素電極と共通電極間の電圧が変動してしまうと、画素回路による画像表示状態の品質が悪化する。さらにまた複数の画素回路間でリーク電流値が異なると、画像表示の品質が悪化する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６３０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、表示装置が低電圧振幅で駆動されるようになった場合、前記ＴＦＴのリーク電流の影響が大きくなり、画像表示の品質劣化が目立ちやすくなる。
【０００９】
そこで本実施形態は、表示装置が低電圧振幅で駆動されても画素回路を構成するトランジスタのリーク電流の影響が表示品質に及ぶのを低減できる、逆に表示装置を低電圧振幅で駆動しやすくなり、低消費電力化を実現できる表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
実施形態に係る液晶表示装置は、表示エリア内にマトリクス状に配列された画素回路を具備し、前記画素回路は、表示素子と、前記表示素子の少なくとも一方の電極に対して電圧を与えて前記表示装置を駆動するための容量素子と、オン制御状態のとき、前記容量素子に対して電圧を供給する第１スイッチと、前記第１スイッチがオフ制御状態のとき、前記第１スイッチとともに、オフ制御状態となり、前記容量素子をフローティング状態にする第２スイッチとを、を備えている。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態に係る表示装置の一例を示す回路図である。
【図２】図２は、図１に示す表示装置の動作の一例を示す図である。
【図３】図３は、第１実施形態に係る表示装置の他の例を概略的に示す図である。
【図４】図４は、第２実施形態に係る表示装置の一例を示す断面図である。
【図５】図５は、第３実施形態に係る表示装置の一例を示す断面図である。
【図６】図６は、第４実施形態に係る表示装置の一例を示す回路図である。
【図７】図７は、第５実施形態に係る表示装置の一例を示す回路図である。
【図８】図８は、図７に示す表示装置の動作の一例を示す図である。
【図９】図９は、第６実施形態に係る表示装置の一例を示す回路図である。
【図１０】図１０は、第７実施形態に係る表示装置の一例を示す回路図である。
【図１１】図１１は、図１０に示す表示装置の動作の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
（第１実施形態）
【００１３】
図１において、一実施形態に係る液晶表示装置に用いられたアクティブマトリクスタイプの液晶表示パネルＰＮＬの構成及びその等価回路を説明する。尚、実施形態の要部は、液晶表示装置に限定されるものでなく、有機エレクトロルミネッセンス（有機ＥＬ）素子を用いた発光体（有機発光ダイオード（Organic light-emitting diode：OLED）ともいう）を用いてもよい。図１では液晶表示装置を代表して示している。
【００１４】
液晶表示パネルＰＮＬは、平板状の第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された平板状の第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持された液晶層と、を備える。なお、液晶層は、液晶表示パネルＰＮＬの厚みに比べて極めて薄く、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを貼り合せるシール材の内側に位置している。
【００１５】
液晶表示パネルＰＮＬは、外光を選択的に画素電極で反射することで画像を表示する反射型、或いはバックライト（図示せず）からの光を選択的に透過することで画像を表示する透過型、及び、透過表示機能と反射表示機能とを備えた半透過型のいずれであってもよい。また、液晶表示パネルＰＮＬは、液晶を駆動するモードとして、主として基板主面に略平行な横電界を利用する横電界モードに対応した構成でもよく、主として基板主面に略垂直な縦電界モードに対応した構成でもよく、基板主面に対して傾斜した斜め電界を利用する表示モード、あるいは、これらを組み合わせて利用する表示モードに対応した構成を有していてもよい。
【００１６】
このような液晶表示パネルＰＮＬを駆動するのに必要な信号を供給する信号供給源として、ゲート駆動回路ＧＤ、ソース駆動回路ＳＤ、集積回路であるデバイス駆動装置（液晶ドライバと称してもよい）ＩＣ１が第１基板ＳＵＢ１に実装されている。
【００１７】
液晶表示パネルＰＮＬは、液晶層が保持された領域に、画像を表示する表示エリア（アクティブエリアとも称す）ＤＡを有している。表示エリアＤＡは、例えば長方形状に形成されており、マトリクス状に配置された複数の画素ＰＸ（ＰＸ１１、ＰＸ１２、・・・ＰＸ２１、ＰＸ２２、・・・ＰＸ３１、ＰＸ３２、ＰＸ３３、・・・・）によって構成されている。
【００１８】
第１基板ＳＵＢ１は、表示エリアＤＡにおいて、第１方向Ｘに沿って延出した複数のゲート線Ｇ（Ｇ１、Ｇ２、Ｇ３、Ｇ４、・・・）、複数の共通配線ＶｃｏｍＬ、第１方向Ｘに交差する第２方向Ｙに沿って延出した複数のソース線Ｓ（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、・・・）を備えている。なおゲート線Ｇは、走査線、走査信号線などと称される場合もあり、ソース線Ｓは信号線或いは映像信号線などと称される場合もある。
【００１９】
ゲート線Ｇは、第１方向Ｘに沿って表示エリアＤＡの外部まで延出され、ゲート駆動回路ＧＤと接続されている。ソース線Ｓは、第２方向Ｙに沿って表示エリアＤＡの外部まで延出され、ソース駆動回路ＳＤと接続されている。共通配線ＶｃｏｍＬは、例えば第１方向Ｘに沿って表示エリアＤＡの外部まで延出され、デバイス駆動装置ＩＣ１と接続されている。尚、共通配線ＶｃｏｍＬの配置は、適宜に変更することができる。すなわち、共通配線ＶｃｏｍＬは、ゲート線Ｇと平行に配置されてもよく、ゲート線Ｇと交わる方向に沿って配置されてもよい。
【００２０】
ゲート駆動回路ＧＤは、デバイス駆動装置ＩＣ１の制御に基づいて、ゲート線Ｇにゲート信号を供給する。ソース駆動回路ＳＤは、デバイス駆動装置ＩＣ１の制御に基づいて、ソース線Ｓに書き込み信号（映像信号）を供給する。共通配線ＶｃｏｍＬには、固定電位Ｖｃｏｍが供給される。
【００２１】
各画素（画素回路と称してもよい）ＰＸは、図１の右側に１つを代表して示す（破線で囲まれた領域）ように構成されている。この図は画素ＰＸの基本的な構成を示すものであり、必ずしもこの図に示すような構成に限定されるものではない。
【００２２】
本実施形態における画素ＰＸは、第１、第２スイッチＳＷ１、ＳＷ２、表示素子としての液晶素子（液晶層とも称す）ＬＱ、第１、第２電極Ｅ１、Ｅ２などを備えている。本実施形態において、第１、第２スイッチＳＷ１、ＳＷ２は、例えばＮ型の薄膜トランジスタ（ＴＦＴ；thin film transistor）により構成されている。尚、以下の実施形態において、薄膜トランジスタの制御電極（ゲート電極）以外の電極を、便宜的に「ソース電極」又は「ドレイン電極」と表記する場合があるが、電流の向きを限定するものではない。
【００２３】
画素ＰＸにおいて、第１スイッチＳＷ１と第２スイッチＳＷ２との間に、液晶層ＬＱが設けられている。液晶層ＬＱの一方の電極（第１電極Ｅ１）は、第１スイッチＳＷ１を介してソース線Ｓ５に接続され、他方の電極（第２電極Ｅ２）は、第２スイッチＳＷ２を介して共通配線ＶｃｏｍＬに接続されている。より具体的には、第１スイッチＳＷ１のソース電極ＳＥ１はソース線Ｓ５に接続され、ドレイン電極ＤＥ１は第１電極Ｅ１に接続されている。一方、第２スイッチＳＷ２のソース電極ＳＥ２は、第２電極Ｅ２に接続され、ドレイン電極ＤＥ２は、共通配線ＶｃｏｍＬに接続されている。第１スイッチＳＷ１のゲート電極ＧＥ１と第２スイッチＳＷ２のゲート電極ＧＥ２とは、ゲート線Ｇ１に接続さている。
【００２４】
液晶層ＬＱは、第１電極Ｅ１と第２電極Ｅ２との間に生じる電界により、液晶分子の配向が制御される。後述するように、第１電極Ｅ１と第２電極Ｅ２とは、各画素ＰＸにおいて、少なくとも絶縁膜を介して対向配置され、容量素子Ｃ１を構成している。容量素子Ｃ１は、表示素子としての液晶層ＬＱに電圧を供給する機能を有している。
【００２５】
図２は、上記の画素ＰＸの動作例を説明するために示した画素ＰＸの等価的な回路図である。
【００２６】
今、図２（Ａ）に示すように、ゲート線Ｇ１に、ハイレベル（正極性）のゲート信号が供給され、ソース線Ｓ５に、ゲート信号に同期して書き込み信号（映像信号）が供給されたとする。すると、第１、第２スイッチＳＷ１、ＳＷ２は、ハイレベルのゲート信号に基づいて、オン状態に切り替わる。
【００２７】
これにより、第１電極Ｅ１には、第１スイッチＳＷ１を介してソース線Ｓ５から映像信号に対応した信号電位Ｖｓｉｇが供給される。第２電極Ｅ２には、第２スイッチＳＷ２を介して、固定電位Ｖｃｏｍが供給される。第１電極Ｅ１の電位をＶＥ１、第２電極Ｅ２の電位をＶＥ２とすると、第１電極Ｅ１と第２電極Ｅ２との間に設けられた液晶層ＬＱに印加される電圧ＶＬＱは、
ＶＬＱ＝ＶＥ１−ＶＥ２＝Ｖｓｉｇ−Ｖｃｏｍ
となる。ここでは、一例として、書き込み信号の電位が例えば９Ｖであり、固定電位Ｖｃｏｍが例えば５Ｖであるとする。すなわち、第１電極Ｅ１に９Ｖの電位が供給され、第２電極Ｅ２に５Ｖの電位が供給され、液晶層ＬＱには４Ｖの電圧が印加されているとする。
【００２８】
次に、図２（Ｂ）に示すように、ゲート線Ｇ１に、ローレベル（負極性）のゲート信号が供給され、このゲート信号に同期してソース線Ｓ５に例えば１Ｖの信号電位Ｖｓｉｇが供給されたとする。第１、第２スイッチＳＷ１、ＳＷ２は、ローレベルのゲート信号に基づいて、オフ状態へ切り替わる。これにより、液晶層ＬＱは、浮遊状態（フローティング状態）になる。
【００２９】
このとき、第１スイッチＳＷ１のソース−ドレイン間には、例えば９−１＝８Ｖの電位差が生じている。一方、共通配線ＶｃｏｍＬには、５Ｖの電位が供給されたままなので、第２スイッチＳＷ２のソース−ドレイン間に、電位差は生じていない。
【００３０】
ここで、第１スイッチＳＷ１において、ソース−ドレイン間の電位差に起因してリーク電流が生じたとする。すると、第１電極Ｅ１の電位ＶＥ１は、リーク電流による電位変位ΔＶだけ減少し、
ＶＥ１＝Ｖｓｉｇ−ΔＶ
となる。
【００３１】
今、第２スイッチＳＷ２は、オフ状態であるため、第２電極Ｅ２へは、共通配線ＶｃｏｍＬから固定電位Ｖｃｏｍ（すなわち、５Ｖの電位）は供給されない。したがって、第１電極Ｅ１の電位ＶＥ１がリーク電流による電位変位ΔＶだけ減少した場合、第２電極Ｅ２の電位ＶＥ２は、第１電極Ｅ１と同様にΔＶだけ減少し、
ＶＥ２＝Ｖｃｏｍ−ΔＶ
となる。尚、これにより、第２スイッチＳＷ２のソース−ドレイン間の電位差は、ΔＶとなるが、第１スイッチＳＷ１のソース−ドレイン間の電位差と比較して十分に小さため、第２スイッチＳＷ２のソース−ドレイン間で生じるリーク電流は無視できる。すなわち、第２電極Ｅ２の電位ＶＥ２は、Ｖｃｏｍ−ΔＶで維持される。
【００３２】
したがって、第１スイッチＳＷ１にリーク電流が生じた後に液晶層ＬＱに印加される電圧ＶＬＱ’は、
ＶＬＱ’＝ＶＥ１−ＶＥ２＝（Ｖｓｉｇ−ΔＶ）−（Ｖｃｏｍ−ΔＶ）
＝Ｖｓｉｇ−Ｖｃｏｍ＝ＶＱＬ
となる。すなわち、第１スイッチＳＷ１にリークが生じる前と後で、液晶層ＬＱに印加される電圧は、理想的には変化しない。
【００３３】
本実施形態によれば、液晶素子ＬＱの両端部に第１スイッチＳＷ１と第２スイッチＳＷ２とを設けることにより、画素ＰＸへの書き込みが終了し、画素ＰＸが保持状態にあるとき、液晶素子ＬＱをフローティング状態にすることができる。これにより、画素ＰＸが保持状態にあるとき、第１スイッチＳＷ１にリーク電流が生じ、第１電極Ｅ１の電位ＶＥ１に電位変位ΔＶが生じた場合であっても、第２電極Ｅ２の電位ＶＥ２にも第１電極Ｅ１と同様の電位変位ΔＶを生じさせることができる。すなわち、第１スイッチＳＷ１にリーク電流が生じる前と後で、第１電極Ｅ１と第２電極Ｅ２との間に設けられた液晶層ＬＱに印加される電圧が変化することを抑制することができる。したがって、長時間、映像信号を維持することができる。この結果、低電圧振幅が可能になり、消費電力を抑制することが可能となる。勿論、本装置の動作は、表示画像の高精細化、高画質化にも寄与できることになる。また、長時間映像信号を安定して維持できることから、消費電力低減のために、低周波駆動する場合も有効となる。なお低周波駆動とは、フレーム周波数６０Ｈｚを、例えば３０Ｈｚ或いは１５Ｈｚで駆動することである。
【００３４】
尚、上記の例では、各画素ＰＸに第１スイッチＳＷ１と第２スイッチＳＷ２とが設けられていたが、第２スイッチＳＷ２は、複数の画素ＰＸ（又はサブ画素）により共有されていてもよい。すなわち、図３に示すように、例えば３つの第１スイッチＳＷ１１、ＳＷ１２、ＳＷ１３に対して、１つの第２スイッチＳＷ２が設けられていてもよい。
【００３５】
例えば赤色を表示する画素に第１スイッチＳＷ１１と接続された第１電極Ｅ１１が設けられ、例えば緑色を表示する画素に第１スイッチＳＷ１２と接続された第１電極Ｅ１２が設けられ、例えば青色を表示する画素に第１スイッチＳＷ１３と接続された第１電極Ｅ１３が設けられ、これら３つの画素に共通して、第２スイッチＳＷ２が接続された第２電極Ｅ２が設けられていてもよい。この場合、これら３つの画素が、一括して第２スイッチＳＷ２によりフローティング状態に切り替えられる。この場合は、図２の構成の画素と同様な作用効果を得ることができる。
（第２実施形態）
【００３６】
図４は、第２実施形態に係る表示装置に用いられる液晶表示パネルＰＮＬ２の一部を概略的に示す断面図である。第２実施形態の液晶表示パネルＰＮＬ２は、液晶を駆動するモードとして、主として基板主面に略平行な横電界を利用する横電界モードに対応した構成である。尚、液晶表示パネルＰＮＬ２を構成する第１基板ＳＵＢ１と第２基板ＳＵＢ２のうち、第２基板ＳＵＢ２は、図示を省略している。
【００３７】
第１基板ＳＵＢ１は、例えばガラス、或いは樹脂等からなる透明な絶縁基板１０を用いて構成されている。第１基板ＳＵＢ１は、図示しない第２基板ＳＵＢ２と対向する側に、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電極Ｅ１、第２電極Ｅ２、第１乃至第４絶縁膜１１乃至１４、などを備えている。
【００３８】
第１スイッチＳＷ１は、例えばトップゲート型の薄膜トランジスタであり、絶縁基板１０上に形成されている。第１スイッチＳＷ１は、第１半導体層ＳＣ１、ゲート電極（制御電極）ＧＥ、ソース電極ＳＥ１、ドレイン電極ＤＥ１などを備えている。
【００３９】
第１半導体層ＳＣ１は、絶縁基板１０上に設けられ、例えば両端領域に設けられたソース／ドレイン領域ＳＣｓ１、ＳＣｄ１、及びソース領域ＳＣｓ１とドレイン領域ＳＣｄ１との間に設けられたチャネル領域ＳＣｃ１を有している。
【００４０】
第１絶縁膜１１は、第１半導体層ＳＣ１を覆うとともに、絶縁基板１０上にも形成されている。第１絶縁膜１１は、第１スイッチＳＷ１のゲート絶縁膜として機能する。
【００４１】
ゲート電極ＧＥは、第１絶縁膜１１上で、第１半導体層ＳＣ１のチャネル領域ＳＣｃ１と重なる領域に形成されている。
【００４２】
第２絶縁膜１２は、ゲート電極ＧＥを覆うとともに、第１絶縁膜１１上にも形成されている。
【００４３】
第１スイッチＳＷ１のソース電極ＳＥ１及びドレイン電極ＤＥ１は、第２絶縁膜１２上に設けられている。ソース電極ＳＥ１及びドレイン電極ＤＥ１は、第２絶縁膜１２及び第１絶縁膜１１内に設けられたコンタクトホールＣＨ１、ＣＨ２を介して、第１半導体層ＳＣ１のソース領域ＳＣｓ１及びドレイン領域ＳＣｄ１にそれぞれ接続されている。ソース電極ＳＥ１は、図示しない配線を介して、表示装置のソース線（信号線）Ｓに接続されている。
【００４４】
第２スイッチＳＷ２は、例えばボトムゲート型の薄膜トランジスタであり、第２半導体層ＳＣ２、ゲート電極ＧＥ、ソース電極ＳＥ２、ドレイン電極ＤＥ２などを備えている。本実施形態において、第２スイッチＳＷ２は、第１スイッチＳＷ１が形成された領域の例えば直上に形成されており、第１スイッチＳＷとゲート電極ＧＥを共有している。第２スイッチＳＷ２において、第２絶縁膜１２がゲート絶縁膜として機能している。
【００４５】
第２スイッチＳＷ２のソース電極ＳＥ２及びドレイン電極ＤＥ２は、第２絶縁膜１２上で、例えば第１スイッチＳＷ１のソース電極ＳＥ１とドレイン電極ＤＥ１との間に形成されている。ソース電極ＳＥ２とドレイン電極ＤＥ２とは、それぞれ離間して設けられており、例えばゲート電極ＧＥが設けられた領域と重ならないように設けられている。ドレイン電極ＤＥ２は、図示しない配線を介して、共通配線ＶｃｏｍＬに接続されている。
【００４６】
第２半導体層ＳＣ２は、第２絶縁膜１２上で、ソース／ドレイン電極ＳＥ２、ＤＥ２の間、及びソース／ドレイン電極ＳＥ２、ＤＥ２上の一部に形成されている。
【００４７】
第２半導体層ＳＣ２は、両端領域に設けられたソース領域ＳＣｓ２及びドレイン領域ＳＣｄ２と、ソース領域ＳＣｓ２とドレイン領域ＳＣｄ２との間に設けられたチャネル領域ＳＣｃ２とを有している。第２半導体層ＳＣ２のチャネル領域ＳＣｃ２は、ゲート電極ＧＥが設けられた領域と重なる領域に形成されている。
【００４８】
すなわち、ゲート電極ＧＥの直上には、第２絶縁膜１２を介して第２半導体層ＳＣ２のチャネル領域ＳＣｃ２が形成され、ゲート電極ＧＥの直下には、第１絶縁膜１１を介して第１半導体層ＳＣ１のチャネル領域ＳＣｃ１が形成されている。尚、第２半導体層ＳＣ２のチャネル領域ＳＣｃ２と第１半導体層ＳＣ１のチャネル領域ＳＣｃ１とは、少なくとも一部が重なるように形成されていてもよい。
【００４９】
第３絶縁膜１３は、第２半導体層ＳＣ２、ソース電極ＳＥ１、ＳＥ２、ドレイン電極ＤＥ１、ＤＥ２を覆うとともに、第２絶縁膜１２上にも形成されている。第３絶縁膜１３内には、第２スイッチＳＷ２のソース電極ＳＥ２の一部を露出するコンタクトホールＣＨ４と、第１スイッチＳＷ１のドレイン電極ＤＥ１の一部を露出するコンタクトホールＣＨ３とが形成されている。第３絶縁膜１３は、光透過性を有する有機絶縁材料により形成されている。
【００５０】
第２電極Ｅ２は、コンタクトホールＣＨ３及びその周縁部を除く、第３絶縁膜１３上に形成されている。第２電極Ｅ２は、第３絶縁膜１３内に設けられたコンタクトホールＣＨ４を介して、第２スイッチＳＷ２のソース電極ＳＥ２と接続されている。
【００５１】
第４絶縁膜１４は、第２電極Ｅ２を覆うとともに、第３絶縁膜１３上、及びコンタクトホールＣＨ３の側面上にも形成されている。第１、第２、第４絶縁膜は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン、窒化アルミニウム等の無機絶縁材料により形成されている。尚、第４絶縁膜１４は、少なくとも第２電極Ｅ２を覆っていればよく、コンタクトホールＣＨ３内には設けられなくてもよい。
【００５２】
第１電極Ｅ１は、第４絶縁膜１４上に形成されている。第１電極Ｅ１は、コンタクトホールＣＨ３の底部において、第１スイッチＳＷ１のドレイン電極ＤＥ１と接続されている。第１電極Ｅ１は、第１配向膜ＡＬ１により覆われている。
【００５３】
第２電極Ｅ２、第４絶縁膜１４、第１電極Ｅ１は、図１で示した容量素子Ｃ１を構成している。この容量素子Ｃ１に保持される電圧に応じて、液晶素子ＬＱの配向が制御される。容量素子Ｃ１の容量は、第１電極Ｅ１の面積と第２電極Ｅ２の面積により制御される。
【００５４】
尚、本実施形態において、第１電極Ｅ１が第２電極Ｅ２の上方に形成される場合を示しているが、第２電極Ｅ２は、第１電極Ｅ１の上方に設けられてもよい。
【００５５】
本実施形態によれば、第１スイッチＳＷ１の第１半導体層ＳＣ１と第２スイッチＳＷ２の第２半導体層ＳＣ２とを、絶縁基板１０上の異なる層に設けることにより、第１スイッチＳＷ１と第２スイッチＳＷ２とが重なるように形成されている。すなわち、第１スイッチＳＷ１の第１半導体層ＳＣ１上に、第１絶縁膜１１を介してゲート電極ＧＥが設けられ、ゲート電極ＧＥ上には、第２絶縁膜１２を介して第２半導体層ＳＣ２が設けられている。したがって、例えば第１半導体層ＳＣ１と第２半導体層ＳＣ２とを同層に設けた場合と比較して、基板主面と平行な面内において、第１スイッチＳＷ１と第２スイッチＳＷ２とにより占有される面積を削減することができる。したがって、表示装置において、表示に寄与する面積の減少、すなわち開口率の低下を抑制することができる。
【００５６】
尚、第１スイッチＳＷ１に接続された第１電極Ｅ１と、第２スイッチＳＷ２に接続された第２電極Ｅ２との間には、容量素子Ｃ１として表される液晶容量が存在するが、第１電極Ｅ１と他の配線との間、及び第２電極Ｅ２と他の配線との間には、寄生容量が生じている。言い換えると、第１電極Ｅ１、第２電極Ｅ２などの面積が大きいパターンは、周辺の例えばソース線Ｓ、ゲート線Ｇ等の配線との間に、様々な寄生容量（ＴＦＴのチャネル経由の容量も含む）を生じさせている。第１電極Ｅ１と第２電極Ｅ２とは、レイアウトされている縦方向の位置が異なっていたり、横方向の位置が異なっていたり、電極の形状が異なっていたりするため、寄生容量の値が同じになることはほとんどない。そこで、映像信号を保持する上で、第１電極Ｅ１と第２電極Ｅ２について、寄生容量の合計値の大小関係によって、映像信号の保持能力に差が生じると考えられる。結果的には、寄生容量の合計値が大きい方を第１電極Ｅ１とすることで、映像信号を保持する能力を向上することができる（すなわちリーク電流が発生しても液晶層ＬＱに印可される電圧が変化しにくくなる）。
【００５７】
映像信号を保持する能力が向上する理由としては、以下のように考えることができる。まず、第１スイッチＳＷ１は、もともと保持期間中のソース−ドレイン間電圧が大きいので、リーク電流によって第１電極Ｅ１の電位が変動するのはやむを得ない。しかし、代わりに、第２スイッチＳＷ２に接続された第２電極Ｅ２の電位が、第１電極Ｅ１の電位変動に追随すればよい。本実施形態は、この考え方を基本としている。次に、第２電極Ｅ２の電位が第１電極Ｅ１の電位変動に追随しやすくなるためには、第２電極Ｅ２はできるだけ容量的に身軽であること（小さいこと）が望ましい。寄生容量によって周辺に固定され、それによって電位変動が抑制される事をできるだけ避けたいからである（尚、第２スイッチＳＷ２経由のリーク電流は、第２スイッチＳＷ２のソース−ドレイン間の電位差が非常に小さいので、影響を無視できる）。したがって、第２電極Ｅ２の寄生容量の合計値が第１電極Ｅ１の寄生容量の合計値より小さいほうが、第１電極Ｅ１の電位変動に対して第２電極Ｅ２の電位が追随しやすい。この結果、先の映像信号の保持能力が向上する。
（第３実施形態）
【００５８】
図５は、第３実施形態に係る表示装置に用いられる液晶表示パネルＰＮＬ３を概略的に示す断面図である。第３実施形態は、液晶の駆動モードが、主に基板主面と直交する電界を利用する縦電界モードである点で第２実施形態と相違している。すなわち、第３実施形態では、第１電極Ｅ１が例えば第１基板ＳＵＢ１に設けられ、第２電極Ｅ２が第２基板ＳＵ２に設けられている。
【００５９】
本実施形態において、第１基板ＳＵＢ１は、絶縁基板１０、第１乃至第４絶縁膜１１乃至１４、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電極Ｅ１、中継電極ＲＥ、などを備えている。絶縁基板１０から第３絶縁膜１３までの構成は、第２実施形態と同様であるため、説明を省略する。
【００６０】
第１電極Ｅ１と中継電極ＲＥは、第３絶縁膜１３上に離間して形成されている。すなわち、第１電極Ｅ１は、第３絶縁膜１３上で、例えば第１スイッチＳＷ１のドレイン電極ＤＥ１、及び第２スイッチＳＷ２の一部と重なる領域に形成されている。第１電極Ｅ１は、第３絶縁膜１３内に設けられたコンタクトホールＣＨ１を介して、第１スイッチＳＷ１のドレイン電極ＤＥ１と接続されている。中継電極ＲＥは、第３絶縁膜１３上で、例えば第２スイッチＳＷ２のソース電極ＳＥ２とほぼ重なる領域に形成されている。中継電極ＲＥは、第３絶縁膜１３内に設けられたコンタクトホールＣＨ４を介して、第２スイッチＳＷ２のソース電極ＳＥ２に接続されている。
【００６１】
第１配向膜ＡＬ１は、第１電極Ｅ１と中継電極ＲＥとを覆うとともに、第３絶縁膜１３上にも形成されている。尚、中継電極ＲＥの一部は、後述する第２電極Ｅ２と電気的に接続するため、第１配向膜ＡＬ１により覆われていない。
【００６２】
一方、第２基板ＳＵＢ２は、例えばガラスや樹脂等からなる透明な絶縁基板２０を用いて構成されている。第２基板ＳＵＢ２は、絶縁基板２０の第１基板ＳＵＢ１と対向する側に、スペーサ２１、第２電極Ｅ２、第２配向膜ＡＬ２、図示しないカラーフィルタ及び遮光膜などを備えている。
【００６３】
スペーサ２１は、第１基板ＳＵＢ１に設けられた中継電極ＲＥと対向して絶縁基板２０に設けられている。スペーサ２１は、例えば逆テーパー形状の断面を有しており、その高さ（すなわち、絶縁基板２０の主面と直交する方向の大きさ）により液晶層ＬＱの厚さを規定している。スペーサ２１は、例えば有機絶縁材料により形成されている。
【００６４】
第２電極Ｅ２は、スペーサ２１を覆うとともに、絶縁基板２０も覆っている。これにより、第２電極Ｅ２は、第１基板ＳＵＢ１に設けられた第１電極Ｅ１と対向配置される。第２電極Ｅ２は、スペーサ２１の第１基板ＳＵＢ１側の端部において、第１基板ＳＵＢ１の中継電極ＲＥと接続されている。
【００６５】
第２配向膜ＡＬ２は、例えばスペーサ２１が形成された領域を除き、第２電極Ｅ２及び絶縁基板２０を覆っている。尚、第２配向膜ＡＬ２は、少なくとも第２電極Ｅ２が中継電極ＲＥと接触される端部において除去されていればよく、例えばスペーサ２１の側面を覆っていてもよい。
【００６６】
本実施形態においても、第２実施形態と同様の効果を得ることができる。
（第４実施形態）
【００６７】
図６は、第４実施形態に係る表示装置の画素ＰＸの一例を示す回路図である。
【００６８】
第４実施形態は、第１スイッチＳＷ１のゲート電極ＧＥ１と第２スイッチのゲート電極ＧＥ２とが、異なるゲート線Ｇ１１、Ｇ１２に接続されている点で、第１乃至第３実施例と相違している。
【００６９】
すなわち、第１スイッチＳＷ１のゲート電極ＧＥ１は、第１ゲート線Ｇ１１に接続され、第２スイッチＳＷ２のゲート電極ＧＥ２は、第１ゲート線Ｇ１１と例えば平行して設けられた第２ゲート線Ｇ１２に接続されている。
【００７０】
本実施形態によれば、第１スイッチＳＷ１と第２スイッチＳＷ２とを、個別に駆動することができる。例えば、第１スイッチＳＷ１と第２スイッチＳＷ２とが同時に駆動される場合、特に、第１スイッチＳＷ１と第２スイッチＳＷ２とが同時にオフ状態に切り替えられる場合、各スイッチで生じる突き抜け電圧の誤差が、保持されている映像信号の誤差となって表示に影響を与える場合がある。しかしながら、本実施形態によれば、第１スイッチＳＷ１と第２スイッチＳＷ２とを異なる時刻にオフ状態へ切り替えることができるため、映像信号の誤差を抑制し、表示品質を向上することができる。
【００７１】
また、第２電極Ｅ２がタッチ検出機構の一部として利用されることも可能である。つまりタッチ検出機構は、第２電極Ｅ２に対して、タッチ検出期間にだけ共通配線ＶｃｏｍＬを介して駆動パルスが与えられる。したがって、このタッチ検出期間では、第２ゲート線Ｇ１２からの制御信号により、第２スイッチＳＷ２のみがオンされることができる（第１スイッチＳＷ１はオフ状態）。そしてこのタッチ検出期間に、第２電極Ｅ２と表示面側（例えば第２基板ＳＵＢ２を構成するガラス基板の外面）に配列された複数の検出電極Ｒｘ（図示せず）との間の容量変化がタッチ検出信号として取り出される。タッチ検出機構は、表示面側に導体（ユーザの指先等）がタッチしているときと、タッチしていないときで、いずれかの検出電極Ｒｘと第２電極Ｅ２との間の容量が変化することを利用している。つまり、いずれかの検出電極Ｒｘに対して、導体が近接あるいはタッチしていると、この検出電極Ｒｘと第２電極Ｅ２との間の容量が、タッチしていないときとの容量値は異なる値となる。
（第５実施形態）
【００７２】
図７は、第５実施形態に係る表示装置が備える画素ＰＸの一例を示す回路図である。
【００７３】
第５実施形態は、表示素子として有機エレクトロルミネッセンス（ＥＬ）素子を備えている点で第１乃至第４実施形態と相違する。
【００７４】
本実施形態に係る表示装置は、第１方向Ｘに沿って配置された第１乃至第３ゲート線Ｇ１１乃至Ｇ１３、電源線ＤＬ、第２方向Ｙに沿って配置されたソース線Ｓ５等を備えている。
【００７５】
画素ＰＸは、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、薄膜トランジスタＴｒ１、容量素子Ｃｓ、有機ＥＬ素子ＯＤ、などを備えている。第１乃至第３スイッチＳＷ１乃至ＳＷ３は、例えばＰ型の薄膜トランジスタにより構成されている。
【００７６】
各画素ＰＸにおいて、有機ＥＬ素子ＯＤの一方の電極は、第３スイッチＳＷ３を介して薄膜トランジスタＴｒ１の一方の電極に接続され、他方の電極は、接地電位の配線に接続されている。薄膜トランジスタＴｒ１のゲート電極ＧＥｔは、容量素子Ｃｓの一方の電極と、第１スイッチＳＷ１のドレイン電極ＤＥ１に接続されている。薄膜トランジスタＴｒ１の他方の電極は、容量素子Ｃｓの他方の電極と、第２スイッチＳＷ２のドレイン電極ＤＥ２とに接続されている。第１スイッチＳＷ１のソース電極ＳＥ１は、ソース線Ｓ５に接続され、ゲート電極ＧＥ１は、第１ゲート線Ｇ１１に接続されている。第２スイッチＳＷ２のソース電極ＳＥ２は、固定電位が供給された電源線ＤＬに接続され、ゲート電極ＧＥ２は、第２ゲート線Ｇ１２に接続されている。第３スイッチＳＷ３のゲート電極ＧＥ３は、第３ゲート線Ｇ１３に接続されている。
【００７７】
次に、図８を参照して、上記画素ＰＸの動作を簡単に説明する。図８（Ａ）は、信号書き込み時の画素ＰＸを示し、図８（Ｂ）は、発光時の画素ＰＸを示し、図８（Ｃ）は、非発光時の画素ＰＸを示している。また、図８（Ａ）乃至（Ｃ）において、実線の矢印は、電流を示し、破線の矢印はリーク電流を示している。
【００７８】
今、図８（Ａ）に示すように、第１ゲート線Ｇ１１にローレベルの走査信号が供給されると、第１スイッチＳＷ１のソース−ドレイン間が導通し、オン状態になる。これにより、ソース線Ｓ５に供給された信号電位が容量素子Ｃｓの一方の電極に保持される。ここでは、信号電位は例えば５Ｖであるとする。一方、第２ゲート線Ｇ１２にローレベルの走査信号が供給されると、第２スイッチは、オン状態になる。これにより、電源線ＤＬに供給された固定電位が、容量素子Ｃｓの他方の電極に維持される。ここでは、固定電位は例えば１５Ｖであるとする。保持容量Ｃｓの電極間の電圧ＶＣｓが所定値（例えば−１０Ｖ）になると、薄膜トランジスタＴｒ１は、オン状態へ切り替わる。
【００７９】
次に、図８（Ｂ）に示すように、第１ゲート線Ｇ１１にハイレベルの走査信号が供給されると、第１スイッチは、オフ状態になる。一方、第３ゲート線Ｇ１３にローレベルの走査信号が供給されると、第３スイッチＳＷ３がオン状態へ切り替わる。これにより、薄膜トランジスタＴｒ１と有機ＥＬ素子ＯＤとが導通され、保持容量Ｃｓに保持されていた電圧ＶＣｓに応じて、薄膜トランジスタＴｒ１に電流が流れる。有機ＥＬ素子ＯＤは、薄膜トランジスタＴｒ１を流れる電流に応じた輝度で発光する。
【００８０】
次に、図８（Ｃ）に示すように、第３ゲート線Ｇ１３にハイレベルの走査信号が供給されると、第３スイッチＳＷ３がオフ状態へ切り替わり、有機ＥＬ素子ＯＤは非発光状態になる。一方、第２ゲート線Ｇ１２にハイレベルの走査信号が供給されると、第２スイッチＳＷ２は、オフ状態になる。これにより、容量素子Ｃｓは、フローティング状態になる。
【００８１】
ここで、第１スイッチＳＷ１のソース−ドレイン間にリーク電流が生じた場合、容量素子Ｃｓの一方の電極の電位は、５Ｖからリーク電流による電位変位ΔＶだけ下がる。一方、第２スイッチＳＷ２はオフ状態であり、容量素子Ｃｓの他方の電極は、電源線ＤＬと導通されていない。したがって、容量素子Ｃｓの他方の電極の電位も一方の電極と同様にΔＶだけ下がる。この結果、第１スイッチＳＷ１にリーク電流が生じた場合であっても、容量素子Ｃｓに保持される電圧は理想的には変化しない。図８（Ｃ）の状態は、非表示の期間（黒表示の期間、タッチセンサの動作期間等）に生じる。
【００８２】
本実施形態によれば、容量素子Ｃｓの一方の電極に第１スイッチＳＷ１を接続し、他方の電極に第２スイッチＳＷ２を接続することにより、第３スイッチＳＷ３がオフ状態となる非発光時において、容量素子Ｃｓをフローティング状態にすることができる。有機ＥＬ素子ＯＤを備えた表示装置においては、例えば黒挿入駆動時、内蔵タッチセンサの動作時等に、一時的に有機ＥＬ素子ＯＤへの電流供給を制限する必要が発生する。本実施形態によれば、上記のような非発光時において、フローティング状態の容量素子Ｃｓで、薄膜トランジスタＴｒ１を駆動するための電圧を保持することができる。したがって、第２スイッチＳＷ２が設けられていない場合と比較して、長時間、映像信号を保持することができる。この結果、低電圧駆動が可能になり、消費電力を抑制することが可能となる。勿論、本装置の動作は、表示画像の高精細化、高画質化にも寄与できることになる。また、長時間映像信号を安定して維持できることから、消費電力低減のために、低周波駆動する場合も有効となる。
（第６実施形態）
【００８３】
図９は、第６実施形態に係る表示装置が備える画素ＰＸの一例を示す回路図である。
【００８４】
第６実施形態は、第２スイッチＳＷ２のゲート電極ＧＥ２が第３ゲート線Ｇ１３に接続されている点で第５実施形態と相違している。
【００８５】
本実施形態によれば、第２スイッチＳＷ２のゲート電極ＧＥ２と第３スイッチＳＷ３のゲート電極ＧＥ３とは、第３ゲート線Ｇ１３に接続されている。すなわち、第２スイッチＳＷ２と第３スイッチＳＷ３とは、制御配線を共有している。したがって、制御配線の数を減らすことができ、画素ＰＸを高密度化し、表示装置を高精細化することができる。この回路の動作において各スイッチＳＷ１、ＳＷ２、及びＳＷ３の動作は、図８（Ａ）から図８（Ｃ）で説明した例と同様である。
【００８６】
尚、上記第４乃至第６実施形態において、第１スイッチＳＷ１及び第２スイッチＳＷ２は、第２、第３実施形態と同様に形成されてもよい。すなわち、図４、図５に示すように、第１スイッチＳＷ１を構成する第１半導体層ＳＣ１は、絶縁基板１０上に設けられ、第２スイッチを構成する第２半導体層ＳＣ２は、少なくとも第１半導体層ＳＣ１を覆う少なくとも１層の絶縁膜上に形成され、第１半導体層ＳＣ１のチャネル領域ＳＣｃ１と第２半導体層ＳＣ２のチャネル領域ＳＣｃ２の一部が重なるように設けられてもよい。
（第７実施形態）
【００８７】
図１０は、第７実施形態に係る表示装置が備える画素ＰＸの一例を示す回路図である。
【００８８】
第７実施形態は、第２スイッチＳＷ２のゲート電極ＧＥ２が、隣接する画素に含まれる第１スイッチＳＷ１のゲート電極ＧＥ１と制御配線を共有している点で第１乃至第６実施例と相違している。本実施形態において、第１スイッチＳＷ１及び第２スイッチＳＷ２は、例えばＮ型の薄膜トランジスタである。尚、本実施形態において、液晶層ＬＱを備えた液晶表示装置を例として説明するが、有機ＥＬ素子を備える表示装置についても適用可能である。
【００８９】
本実施形態において、ｎ行目のゲート線Ｇｎに接続された第１スイッチＳＷ１ｎを含む画素（以下、ｎ行目の画素と称す）ＰＸｎに含まれる第２スイッチＳＷ２ｎのゲート電極ＧＥ２は、ｎ＋１行目のゲート線Ｇｎ＋１に接続されている。すなわち、ｎ＋１行目のゲート線Ｇｎ＋１には、ｎ＋１行目の画素ＰＸｎ＋１に含まれる第１スイッチＳＷ１ｎ＋１のゲート電極ＧＥ１と、ｎ行目の画素ＰＸｎに含まれる第２スイッチＳＷ２ｎのゲート電極ＧＥ２とが接続されている。
【００９０】
図１１は、ゲート線Ｇｎ−１、Ｇｎ、Ｇｎ＋１に供給されるゲート信号を示すタイミングチャートである。図１１及び図１０を参照して、本実施形態の基本動作を説明する。
【００９１】
本実施形態において、表示装置は、例えば第２方向Ｙに沿って隣接する２本のゲート線Ｇｎ、Ｇｎ＋１に接続されている２つの第１スイッチＳＷ１ｎ、ＳＷｎ＋１が、一時的に同時にオン状態となる（或いはオーバーラップ期間を持つ）ように駆動される。
【００９２】
今、時刻ｔ０において、ｎ−１、ｎ、ｎ＋１行目のゲート線Ｇｎ−１、Ｇｎ、Ｇｎ＋１に接続された第１スイッチＳＷｎ−１、ＳＷ１ｎ、ＳＷｎ＋１は、オフ状態であるとする。すなわち、時刻ｔ０において、ｎ−１、ｎ、ｎ＋１行目のゲート線Ｇｎ−１、Ｇｎ、Ｇｎ＋１にはローレベルのゲート電位が供給されている。
【００９３】
次に、時刻ｔ１において、ｎ−１行目のゲート線Ｇｎ−１にハイレベルのゲート電位が供給される。これにより、ｎ−１行目の画素ＰＸｎ−１において、第１スイッチＳＷｎ−１は、オフ状態からオン状態に切り替わる。
【００９４】
次に、時刻ｔ２において、ｎ行目のゲート線Ｇｎにハイレベルのゲート電位が供給される。これにより、ｎ行目の画素ＰＸｎにおいて、第１スイッチＳＷ１ｎは、オフ状態からオン状態に切り替わる。さらに、先のｎ−１行目の画素ＰＸｎ−１において、第２スイッチＳＷ２ｎ−１は、オフ状態からオン状態に切り替わる。すなわち、画素ＰＸｎ−１において、第１スイッチＳＷ１ｎ−１及び第２スイッチＳＷ２ｎ−１がオン状態になり、書き込み期間Ａが開始される。
【００９５】
次に、時刻ｔ３において、ｎ−１行目のゲート線Ｇｎ−１にローレベルのゲート電位が供給される。これにより、ｎ−１行目の画素ＰＸｎ−１において、第１スイッチＳＷｎ−１は、オン状態からオフ状態に切り替わる。これにより、画素ＰＸｎ−１の書き込み期間Ａが終了する。
【００９６】
また、時刻ｔ３において、ｎ＋１行目のゲート線Ｇｎ＋１にハイレベルのゲート電位が供給される。これにより、ｎ＋１行目の画素ＰＸｎ＋１において、第１スイッチＳＷ１ｎ＋１は、オフ状態からオン状態に切り替わる。さらに、先のｎ行目の画素ＰＸｎにおいて、第２スイッチＳＷ２ｎは、オフ状態からオン状態に切り替わる。すなわち、画素ＰＸｎにおいて、第１スイッチＳＷ１ｎ及び第２スイッチＳＷ２ｎがオン状態となり、書き込み期間Ｂが開始される。
【００９７】
次に、時刻ｔ４において、ｎ行目のゲート線Ｇｎにローレベルのゲート電位が供給される。これにより、ｎ行目の画素ＰＸｎにおいて、第１スイッチＳＷｎは、オン状態からオフ状態に切り替わる。これにより、画素ＰＸｎの書き込み期間Ｂが終了する。
【００９８】
さらに、ｎ−１行目の画素ＰＸｎ−１においては、第２スイッチＳＷ２ｎ−１は、オン状態からオフ状態に切り替わる。画素ＰＸｎ−１において、第１スイッチＳＷ１ｎ−１は、時刻ｔ３において既にオフ状態になっている。したがって、時刻ｔ４において第２スイッチＳＷ２ｎ−１がオフ状態になることにより、画素ＰＸｎ−１の液晶素子ＬＱはフローティング状態になる。
【００９９】
また、時刻ｔ４において、ｎ＋２行目のゲート線Ｇｎ＋２にハイレベルのゲート電位が供給される。これにより、ｎ＋１行目の画素ＰＸｎ＋１において、第２スイッチＳＷ２ｎ＋１は、オフ状態からオン状態に切り替わる。すなわち、画素ＰＸｎ＋１において、第１スイッチＳＷ１ｎ＋１及び第２スイッチＳＷ２ｎ＋１がオン状態となり、書き込み期間Ｃが開始される。
【０１００】
次に、時刻ｔ５において、ｎ＋１行目のゲート線Ｇｎ＋１にローレベルのゲート電位が供給される。これにより、ｎ＋１行目の画素ＰＸｎ＋１において、第１スイッチＳＷｎ＋１は、オン状態からオフ状態に切り替わる。これにより、画素ＰＸｎ＋１の書き込み期間Ｃが終了する。
【０１０１】
さらに、ｎ行目の画素ＰＸｎにおいては、第２スイッチＳＷ２は、オン状態からオフ状態に切り替わる。画素ＰＸｎにおいて、第１スイッチＳＷ１ｎは、時刻ｔ４において既にオフ状態になっている。したがって、時刻ｔ５において第２スイッチＳＷ２ｎがオフ状態になることにより、画素ＰＸｎの液晶素子ＬＱはフローティング状態になる。
【０１０２】
本実施形態によれば、ｎ行目の画素ＰＸｎに含まれる第２スイッチＳＷ２ｎのゲート電極ＧＥ２を、ｎ＋１行目のゲート線Ｇｎ＋１に接続することにより、ｎ行目の画素に含まれる第２スイッチＳＷ２ｎと、ｎ＋１行目の画素ＰＸｎ＋１に含まれる第１スイッチＳＷ１ｎ＋１とを、ｎ＋１行目のゲート線Ｇｎ＋１で制御している。また、ｎ行目のゲート線Ｇｎに供給されるゲート信号とｎ＋１行目のゲート線Ｇｎ＋１に供給されるゲート信号とを一時的に重複させている。これにより、各画素ＰＸにおいて、書き込み期間の終了時刻と、共通配線ＶｃｏｍＬからの切り離し時刻とを、時間的に分離することができる。すなわち、制御配線の数を増やすことなく、第１スイッチＳＷ１と第２スイッチＳＷ２とを異なる時刻にオフ状態に切り替えることができる。したがって、例えば第１スイッチＳＷ１と第２スイッチＳＷ２とを同時にオフした場合に発生する信号誤差を低減することができ、表示装置の表示品質を向上することができる。
【０１０３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１０，２０…絶縁基板、１１…第１絶縁膜、１２…第２絶縁膜、１３…第３絶縁膜、１４…第４絶縁膜、２１…スペーサ、ＳＣ１…第１半導体層、ＳＣ２…第２半導体層、ＳＣｓ１，ＳＣｓ２…ソース領域、ＳＣｄ１，ＳＣｄ２…ドレイン領域、ＳＣｃ１，ＳＣｃ２…チャネル領域、ＧＥ，ＧＥ１，ＧＥ２…ゲート電極（制御電極）、ＳＥ１，ＳＥ２…ソース電極、ＤＥ１，ＤＥ２…ドレイン電極、Ｇ…ゲート線、Ｓ…ソース線、ＰＸ…画素（画素回路）、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、Ｔｒ１…薄膜トランジスタ、ＬＱ…液晶層（液晶素子）、ＡＬ１…第１配向膜、ＡＬ２…第２配向膜、ＯＤ…有機エレクトロルミネッセンス素子、Ｅ１…第１電極、Ｅ２…第２電極、Ｃ１，Ｃｓ…容量素子、ＲＥ…中継電極、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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