(57)【要約】【課題】影がかかった場合にも出力電圧の低下を抑制可能な光電変換素子を提供する。【解決手段】光電変換装置１０は、半導体基板１と、パッシベーション膜３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７とを備える。パッシベーション膜３は、半導体基板１の一方の表面に形成される。ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、パッシベーション膜３上で半導体基板１の面内方向に交互に配置される。ｎ型非晶質半導体層４は、半導体基板１の面内方向においてｐ型非晶質半導体層５と隣り合う領域において、ｐ型非晶質半導体層５と分離しながら一部がｐ型非晶質半導体層５の一部と接して重なり合っている。電極６，７は、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に配置され、ｎ型非晶質半導体層４の一部とｐ型非晶質半導体層５の一部との重なり領域には配置されない。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板と、
前記半導体基板の一方の面側に形成され、前記第１の導電型を有する第１の非晶質半導体部と、
前記半導体基板の面内方向において前記第１の非晶質半導体部と交互に配置されるとともに前記半導体基板の一方の面に形成され、前記第１の導電型と異なる第２の導電型を有する第２の非晶質半導体部とを備え、
前記第１の非晶質半導体部は、前記半導体基板の面内方向において前記第２の非晶質半導体部と隣り合う領域において、前記第２の非晶質半導体部と分離しながら一部が前記第２の非晶質半導体部の一部と接して重なり合っている、光電変換素子。
【請求項２】
前記半導体基板と、前記第１および第２の非晶質半導体部との間に配置されたパッシベーション膜を更に備える、請求項１に記載の光電変換素子。
【請求項３】
前記第１の非晶質半導体部は、前記半導体基板の面内方向に分離された複数の第１の非晶質半導体層を含み、
前記第２の非晶質半導体部は、前記半導体基板の面内方向に分離された複数の第２の非晶質半導体層を含み、
前記複数の第１の非晶質半導体層および前記複数の第２の非晶質半導体層は、前記半導体基板の第１の面内方向において前記第１の非晶質半導体層と前記第２の非晶質半導体層とが隣り合うように交互に配置されるとともに前記第１の面内方向に直交する第２の面内方向にライン状に配置され、
前記第１の非晶質半導体層は、前記第１の面内方向において前記第２の非晶質半導体層と隣り合う領域において、前記第２の非晶質半導体層と分離しながら一部が前記第２の非晶質半導体層の一部と接して重なり合っており、
前記重なり合っている領域は、分散配置されている、請求項１または請求項２に記載の光電変換素子。
【請求項４】
前記第２の非晶質半導体部は、前記半導体基板の一方の面側に形成された第２の非晶質半導体層を含み、
前記第１の非晶質半導体部は、前記半導体基板の面内方向において前記第２の非晶質半導体層によって囲まれるとともに前記半導体基板の一方の面側に形成され、前記半導体基板の面内方向に分離された複数の第１の非晶質半導体層を含み、
前記複数の第１の非晶質半導体層のうちの一部の第１の非晶質半導体層は、前記半導体基板の面内方向において前記第２の非晶質半導体層と隣り合う領域において、前記第２の非晶質半導体層と分離しながら一部が前記第２の非晶質半導体層の一部と接して重なり合っている、請求項１または請求項２に記載の光電変換素子。
【請求項５】
前記第１の非晶質半導体部は、前記半導体基板の第１の面内方向において隣り合うように配置された複数の第１の非晶質半導体層を含み、
前記第２の非晶質半導体部は、前記第１の面内方向において隣り合うように配置された複数の第２の非晶質半導体層を含み、
前記複数の第１の非晶質半導体層および前記複数の第２の非晶質半導体層は、前記第１の面内方向に直交する第２の面内方向において前記第１の非晶質半導体層と前記第２の非晶質半導体層とが隣り合うように交互に配置され、
前記複数の第１の非晶質半導体層のうちの少なくとも１つの第１の非晶質半導体層は、前記第２の面内方向において前記複数の第２の非晶質半導体層のうちの少なくとも１つの第２の非晶質半導体層と隣り合う領域において、前記少なくとも１つの第２の非晶質半導体層と分離しながら一部が前記少なくとも１つの第２の非晶質半導体層の一部と接して重なり合っている、請求項１または請求項２に記載の光電変換素子。
【請求項６】
前記重なり合っている領域において、前記第１の非晶質半導体部と前記第２の非晶質半導体部との間に配置されたｉ型非晶質半導体層を更に備える、請求項１から請求項５のいずれか１項に記載の光電変換素子。
【請求項７】
前記重なり領域には、電極が形成されていない、請求項１から請求項６のいずれか１項に記載の光電変換素子。
【請求項８】
複数の光電変換素子を備え、
前記複数の光電変換素子は、請求項１から請求項７のいずれか１項に記載の光電変換素子を少なくとも１つ含む、光電変換モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光電変換素子およびそれを備えた光電変換モジュールに関する。
【背景技術】
【０００２】
特許文献１には、裏面接合型太陽電池が開示されている。この裏面接合型太陽電池は、ｎ型ｃ−Ｓｉと、ｉ型ａ−Ｓｉと、ｐ型ａ−Ｓｉと、ｎ型ａ−Ｓｉと、裏面電極とを備える。
【０００３】
ｉ型ａ−Ｓｉは、ｎ型ｃ−Ｓｉの一方の表面の全面に配置される。ｐ型ａ−Ｓｉは、ｉ型ａ−Ｓｉの一部の領域上に配置される。ｎ型ａ−Ｓｉは、ｎ型ｃ−Ｓｉの面内方向においてｐ型ａ−Ｓｉに隣り合ってｉ型ａ−Ｓｉの一部の領域上に配置される。そして、裏面電極は、それぞれ、ｐ型ａ−Ｓｉ上およびｎ型ａ−Ｓｉ上に配置される。
【０００４】
この裏面接合型太陽電池においては、ｐ型ａ−Ｓｉおよびｎ型ａ−Ｓｉは、ｎ型ｃ−Ｓｉの面内方向において離間している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１０１２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
裏面接合型太陽電池は、逆耐圧が良い（逆バイアス時の降伏電圧が高い）ため、実環境での作動時に太陽電池モジュールの一部に影がかかったとき、出力電圧が大きく低下することが想定される。
【０００７】
すなわち、太陽電池モジュールに用いられる複数の太陽電池のうちの一部の太陽電池に影がかかった場合、その影がかかった太陽電池は、暗状態になり、影がかかっていない太陽電池で発生した起電力が、影がかかった太陽電池に逆バイアスとして印加される。しかし、影がかかった太陽電池は、逆バイアス時の降伏電圧が高いため、影がかかった太陽電池には電流が流れにくくなり、太陽電池モジュールの出力電圧が大きく低下する。
【０００８】
従って、特許文献１に記載の裏面接合型太陽電池を用いた太陽電池モジュールにおいては、一部の太陽電池に影がかかったとき、出力電力が大きく低下するという問題がある。
【０００９】
そこで、この発明の実施の形態によれば、影がかかった場合にも出力電圧の低下を抑制可能な光電変換素子を提供する。
【００１０】
また、この発明の実施の形態によれば、影がかかった場合にも出力電圧の低下を抑制可能な光電変換モジュールを提供する。
【課題を解決するための手段】
【００１１】
この発明の実施の形態によれば、光電変換素子は、半導体基板と、第１の非晶質半導体部と、第２の非晶質半導体部とを備える。半導体基板は、第１の導電型を有する。第１の非晶質半導体部は、半導体基板の一方の面側に形成され、第１の導電型を有する。第２の非晶質半導体部は、半導体基板の面内方向において第１の非晶質半導体部と交互に配置されるとともに半導体基板の一方の面に形成され、第１の導電型と異なる第２の導電型を有する。そして、第１の非晶質半導体部は、半導体基板の面内方向において第２の非晶質半導体部と隣り合う領域において、第２の非晶質半導体部と分離しながら一部が第２の非晶質半導体部の一部と接して重なり合っている。
【００１２】
光電変換素子は、第１および第２の非晶質半導体部の一部が重なり合っているので、光電変換素子に光が照射されない状態で順バイアスが印加されたとき、電流の立ち上がりが早くなり、光電変換素子に光が照射されない状態で逆バイアスが印加されたとき、ある程度の逆バイアスで降伏し、電流が増大する。
【００１３】
その結果、光電変換素子を用いた光電変換モジュールにおいて、この発明の実施の形態による光電変換素子に影がかかっても、この光電変換素子に電流が流れる。
【００１４】
従って、光電変換モジュールの出力電圧が低下するのを抑制できる。
【００１５】
好ましくは、光電変換素子は、半導体基板と、第１および第２の非晶質半導体部との間に配置されたパッシベーション膜を更に備える。
【００１６】
半導体基板の表面がパッシベーションされ、半導体基板とパッシベーション膜との間の界面におけるキャリアの再結合が抑制される。
【００１７】
従って、光電変換素子の変換効率を向上できる。
【００１８】
好ましくは、第１の非晶質半導体部は、複数の第１の非晶質半導体層を含み、第２の非晶質半導体部は、複数の第２の非晶質半導体層を含む。そして、複数の第１の非晶質半導体層および複数の第２の非晶質半導体層は、半導体基板の第１の面内方向において第１の非晶質半導体層と第２の非晶質半導体層とが隣り合うように交互に配置されるとともに第１の面内方向に直交する第２の面内方向にライン状に配置される。また、第１の非晶質半導体層は、第１の面内方向において第２の非晶質半導体層と隣り合う領域において、第２の非晶質半導体層と分離しながら一部が第２の非晶質半導体層の一部と接して重なり合っており、重なり合っている領域は、分散配置されている。
【００１９】
重なり領域が分散配置されるので、光照射されないときに光電変換素子に流れる電流が分散される。
【００２０】
従って、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【００２１】
好ましくは、第２の非晶質半導体部は、半導体基板の一方の面側に形成された第２の非晶質半導体層を含む。第１の非晶質半導体部は、半導体基板の面内方向において第２の非晶質半導体層によって囲まれるとともに半導体基板の一方の面側に形成され、半導体基板の面内方向に分離された複数の第１の非晶質半導体層を含む。そして、複数の第１の非晶質半導体層のうちの一部の第１の非晶質半導体層は、半導体基板の面内方向において第２の非晶質半導体層と隣り合う領域において、第２の非晶質半導体層と分離しながら一部が第２の非晶質半導体層の一部と接して重なり合っている。
【００２２】
半導体基板の面内方向において、複数の第２の非晶質半導体層が第１の非晶質半導体層中に分散配置される。そして、複数の第２の非晶質半導体層の一部の第２の非晶質半導体層の一部が第１の非晶質半導体層の一部と重なり領域を形成する。
【００２３】
その結果、重なり領域が分散される。
【００２４】
従って、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【００２５】
好ましくは、第１の非晶質半導体部は、半導体基板の第１の面内方向において隣り合うように配置された複数の第１の非晶質半導体層を含み、第２の非晶質半導体部は、第１の面内方向において隣り合うように配置された複数の第２の非晶質半導体層を含む。複数の第１の非晶質半導体層および複数の第２の非晶質半導体層は、第１の面内方向に直交する第２の面内方向において第１の非晶質半導体層と第２の非晶質半導体層とが隣り合うように交互に配置される。そして、複数の第１の非晶質半導体層のうちの少なくとも１つの第１の非晶質半導体層は、第２の面内方向において複数の第２の非晶質半導体層のうちの少なくとも１つの第２の非晶質半導体層と隣り合う領域において、少なくとも１つの第２の非晶質半導体層と分離しながら一部が少なくとも１つの第２の非晶質半導体層の一部と接して重なり合っている。
【００２６】
複数の第１の非晶質半導体層の少なくとも１つの一部と、複数の第２の非晶質半導体層の少なくとも１つの一部とが重なり合う。
【００２７】
その結果、重なり領域が１カ所である場合、第１の非晶質半導体層と第２の非晶質半導体層との低品質な接合が１カ所で形成されるので、光電変換素子の特性低下を低減できる。
【００２８】
また、重なり領域が複数箇所である場合、重なり領域を分散配置することも可能であり、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【００２９】
好ましくは、光電変換素子は、ｉ型非晶質半導体層を更に備える。ｉ型非晶質半導体層は、重なり合っている領域において、第１の非晶質半導体部と第２の非晶質半導体部との間に配置される。
【００３０】
ｉ型非晶質半導体層が第１の非晶質半導体部と第２の非晶質半導体部との間に配置されていても、光電変換素子に光が照射されない状態で順バイアスが印加されたとき、電流の立ち上がりが早くなり、光電変換素子に光が照射されない状態で逆バイアスが印加されたとき、ある程度の逆バイアスで降伏し、電流が増大する。
【００３１】
従って、ｉ型非晶質半導体層が第１の非晶質半導体部と第２の非晶質半導体部との間に配置されていても、上述した効果と同じ効果を得ることができる。
【００３２】
好ましくは、重なり領域には、電極が形成されていない。
【００３３】
従って、第１の非晶質半導体部と第１の非晶質半導体部との間の短絡を防止できる。
【００３４】
また、この発明の実施の形態によれば、光電変換モジュールは、複数の光電変換素子を備える。複数の光電変換素子は、第１の光電変換素子と第２の光電変換素子とを含む。第１の光電変換素子は、請求項１から請求項７のいずれか１項に記載の光電変換素子を少なくとも１つ含む。
【００３５】
光電変換モジュールは、光照射されないときにも電流が流れる光電変換素子を少なくとも１つ含む。
【００３６】
その結果、第１の光電変換素子に影がかかっても、光電変換モジュールの出力電圧が低下するのを抑制できる。
【発明の効果】
【００３７】
光電変換素子に影がかかっても、光電変換モジュールの出力電圧が低下するのを抑制できる。
【図面の簡単な説明】
【００３８】
【図１】この発明の実施の形態１による光電変換素子の構成を示す平面図である。
【図２】図１に示す線ＩＩ−ＩＩにおける光電変換素子の断面図である。
【図３】図１および図２に示す光電変換素子の一部を拡大した断面図である。
【図４】この発明の実施の形態における配線シートの一部を拡大した模式図である。
【図５】光電変換素子(導電部を含む)の断面を示す模式図である。
【図６】別の光電変換素子の断面図である。
【図７】この発明の実施の形態による光電変換モジュールの概略図である。
【図８】ｐ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図９】ｎ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図１０】電極を形成するためのメタルマスクの平面図である。
【図１１】図１および図２に示す光電変換装置の製造方法を示す第１の工程図である。
【図１２】図１および図２に示す光電変換装置の製造方法を示す第２の工程図である。
【図１３】図１および図２に示す光電変換装置の製造方法を示す第３の工程図である。
【図１４】図１および図２に示す光電変換装置の製造方法を示す第４の工程図である。
【図１５】実施の形態２による光電変換素子の構成を示す平面図である。
【図１６】実施の形態３による光電変換素子の構成を示す平面図である。
【図１７】実施の形態３におけるｐ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図１８】実施の形態３におけるｎ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図１９】実施の形態４による光電変換素子の構成を示す平面図である。
【図２０】実施の形態４におけるｐ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図２１】実施の形態４におけるｎ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図２２】実施の形態５による光電変換素子の構成を示す平面図である。
【図２３】実施の形態５におけるｎ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図２４】図２２に示す光電変換素子のｐ型非晶質半導体層を形成するための工程図である。
【図２５】実施の形態６による光電変換素子の構成を示す平面図である。
【図２６】ｎ型非晶質半導体層とｐ型非晶質半導体層との重なりの概念を説明するための図である。
【発明を実施するための形態】
【００３９】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４０】
この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が１〜５０ｎｍである結晶を含む。また、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。そして、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
【００４１】
［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す平面図である。図２は、図１に示す線ＩＩ−ＩＩにおける光電変換素子の断面図である。
【００４２】
図１および図２を参照して、この発明の実施の形態１による光電変換素子１０は、半導体基板１と、反射防止膜２と、パッシベーション膜３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７とを備える。
【００４３】
半導体基板１は、例えば、ｎ型単結晶シリコン基板からなる。半導体基板１は、例えば、１００〜１５０μｍの厚さを有する。そして、半導体基板１は、一方の表面にテクスチャ構造が形成されている。テクスチャ構造が形成された面を「受光面」と言う。
【００４４】
反射防止膜２は、半導体基板１の一方の表面（受光面）に接して配置される。
【００４５】
パッシベーション膜３は、半導体基板１の受光面と反対側の表面に接して配置される。
【００４６】
ｎ型非晶質半導体層４は、パッシベーション膜３に接して配置される。
【００４７】
ｐ型非晶質半導体層５は、半導体基板１の面内方向においてｎ型非晶質半導体層４と隣り合って配置される。より詳しくは、ｐ型非晶質半導体層５は、半導体基板１の面内方向においてｎ型非晶質半導体層４との間で所望の間隔を隔てて配置される。
【００４８】
そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向において交互に配置される。
【００４９】
ｎ型非晶質半導体層４は、半導体基板１の面内方向においてｐ型非晶質半導体層５と隣り合う領域において、ｐ型非晶質半導体層５と分離しながら、長さ方向の一部がｐ型非晶質半導体層５の一部と接して重ね合わさっている。このｎ型非晶質半導体層４とｐ型非晶質半導体層５とが重ね合わさった領域を重なり領域８と言う。
【００５０】
電極６は、ｎ型非晶質半導体層４上にｎ型非晶質半導体層４に接して配置される。
【００５１】
電極７は、ｐ型非晶質半導体層５上にｐ型非晶質半導体層５に接して配置される。
【００５２】
そして、電極６，７は、重ね合わせ領域８には配置されない。
【００５３】
反射防止膜２は、例えば、シリコン酸化膜とシリコン窒化膜とからなる。そして、シリコン酸化膜が半導体基板１に接して配置され、シリコン窒化膜がシリコン酸化膜に接して配置される。シリコン酸化膜は、例えば、２０ｎｍの膜厚を有し、シリコン窒化膜は、例えば、６０ｎｍの膜厚を有する。
【００５４】
パッシベーション膜３は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
【００５５】
より具体的には、パッシベーション膜３は、水素を含有するｉ型非晶質半導体層からなり、例えば、ｉ型非晶質シリコン、ｉ型非晶質シリコンゲルマニウム、ｉ型非晶質ゲルマニウム、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキサイド、ｉ型非晶質シリコンオキシナイトライド、およびｉ型非晶質シリコンカーボンオキサイド等からなる。また、パッシベーション膜３は、シリコン酸化膜（ＳｉＯ２）およびアルミナ（Ａｌ２Ｏ３）等の絶縁膜からなっていてもよい。
【００５６】
パッシベーション膜３がｉ型非晶質シリコンおよびｉ型非晶質シリコンゲルマニウム等のｉ型非晶質半導体層からなる場合、パッシベーション膜３の膜厚は、１０ｎｍ以下である。パッシベーション膜３の膜厚が１０ｎｍよりも薄くなるとパッシベーション性は低下するが、パッシベーション膜３の膜厚を厚くすると直列抵抗成分が高くなる。そのため、パッシベーション性および直列抵抗成分を考慮すると、パッシベーション膜３の膜厚は、１０ｎｍ以下が望ましい。
【００５７】
また、パッシベーション膜３が絶縁膜からなる場合、パッシベーション膜３の膜厚は、キャリア（正孔おいび電子）がトンネル可能な膜厚である。
【００５８】
パッシベーション膜３がＳｉＯ２からなる場合、パッシベーション膜３は、シリコンの熱酸化膜からなっていてもよいし、プラズマＣＶＤ（Chemical Vapour Deposition）法等の気相成膜法によって形成されたＳｉＯ２からなっていてもよい。
【００５９】
この発明の実施の形態においては、パッシベーション膜３がｉ型非晶質シリコンからなるものとする。
【００６０】
ｎ型非晶質半導体層４は、ｎ型の導電型を有し、水素を含有する非晶質半導体層である。ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。
【００６１】
ｎ型非晶質半導体層４は、例えば、ｎ型ドーパントとしてリン（Ｐ）を含む。
【００６２】
そして、ｎ型非晶質半導体層４の膜厚は、例えば、５〜２０ｎｍである。
【００６３】
ｐ型非晶質半導体層５は、ｐ型の導電型を有し、水素を含有する非晶質半導体層である。ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、およびｐ型非晶質シリコンカーボンオキサイド等からなる。
【００６４】
ｐ型非晶質半導体層５は、例えば、ｐ型ドーパントとしてボロン（Ｂ）を含む。
【００６５】
そして、ｐ型非晶質半導体層５の膜厚は、例えば、５〜２０ｎｍである。
【００６６】
電極６，７は、例えば、Ａｇ（銀）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｓｎ（錫）、Ｐｔ（プラチナ）、Ａｕ（金）、Ｔｉ（チタン）等の金属、ＩＴＯ等の酸化物導電体膜、又はこれらの金属の合金、又はこれら金属の積層膜で構成されている。電極６，７は、導電率の高い金属により構成されていることが好ましい。電極６，７の厚さは、例えば、５０ｎｍ〜１μｍ程度である。
【００６７】
図３は、図１および図２に示す光電変換素子１０の一部を拡大した断面図である。図３の（ａ）は、光照射されていないときに順バイアスが印加された状態を示し、図３の（ｂ）は、光照射されていないときに逆バイアスが印加された状態を示す。
【００６８】
図３を参照して、光電変換素子１０は、半導体基板１とｐ型非晶質半導体層５とによって形成されるヘテロ接合（ｐｎヘテロ接合）と、ｎ型非晶質半導体層４とｐ型非晶質半導体層５とによって形成されるホモ接合（ｐｎホモ接合）とが並列に接続された構造を有する。
【００６９】
ｐｎホモ接合は、ｎ型非晶質半導体層４とｐ型非晶質半導体層５とによって形成されるため、低質な接合である。即ち、ｐｎホモ接合は、順バイアスが印加されたとき、電流の立ち上がりが早く、キャリアがｐｎ界面で再結合することによって電流が流れる。また、ｐｎホモ接合は、逆バイアスが印加されると、ある程度の逆バイアスで降伏し、電流が増大する。
【００７０】
従って、光照射されていないときに、順バイアスが印加されると、重なり領域８で再結合が生じ、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間で電流が流れる（図３の（ａ）参照）。
【００７１】
また、光照射されていないときに、逆バイアスが印加されると、ｐｎヘテロ接合は、降伏しにくく、ｐｎホモ接合は、ある程度の逆バイアスで降伏し、重なり領域８で電流が増大する（図３の（ｂ）参照）。
【００７２】
このように、光電変換素子１０は、光照射されていないときに逆バイアスが印加されると、ある程度の電圧で降伏し、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間で大きな電流が流れる。従って、光電変換素子１０を用いて光電変換モジュールを作製した場合、光電変換素子１０が影によって光照射されていない状態になり、他の光電変換素子によって発生された起電力が逆バイアスとして印加されても、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間で大きな電流が流れるので、光電変換モジュールの出力電圧の低下を抑制できる。
図４は、この発明の実施の形態における配線シートの一部を拡大した模式図である。図５は，光電変換素子(導電部を含む)の断面を示す模式図である。
【００７３】
図４を参照して、配線シート３０は、絶縁性基板３１と、ｎ型用配線材３２ｎと、ｐ型用配線材３２ｐとを備える。ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、絶縁性基板３１の上に形成される。
【００７４】
絶縁性基板３１は、絶縁性の材料であればよく、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）、ポリイミド等を用いてもよい。絶縁性基板３１の膜厚は、特に限定されないが、２５μｍ以上、１５０μｍ以下程度が好ましい。また、絶縁性基板３１は、１層構造でもよいし、２層以上の多層構造であってもよい。
【００７５】
ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、櫛歯形状を有し、所定の間隔を隔てて交互に配置されている。光電変換素子１０の裏面に形成された電極６および電極７は、それぞれ、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐと接合される（図５参照）。
【００７６】
絶縁性基板３１の表面には、接続用配線（図示略）が形成されている。接続用配線によって、隣り合う光電変換素子１０のｎ型用配線材３２ｎとｐ型用配線材３２ｐとが電気的に接続され、配線シート３０上の隣り合う光電変換素子１０は、互いに電気的に接続されている。これにより、光電変換素子１０の受光面に光が入射することによって発生した電流を、ｐ型用配線材３２ｐおよびｎ型用配線材３２ｎを介して外部に取り出すことができる。
【００７７】
ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、導電性の材料で構成されていればよく、例えば、Ｃｕ、Ａｌ、Ａｇ等のいずれかの金属でもよいし、または、これらのいずれかの金属を主成分とする合金等であってもよい。
【００７８】
ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの膜厚は、特に限定されないが、例えば、１０μｍ以上、１００μｍ以下が好ましい。ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの膜厚が１０μｍよりも薄くなると配線抵抗が高くなることがある。また、１００μｍよりも厚くなると、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐと光電変換素子１０とを貼り合せる際に熱をかける必要がある。その結果、１００μｍよりも厚くなると、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐと、光電変換素子１０の半導体基板１との熱膨張係数の違いなどにより、配線シート３０の反りが大きくなるため、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの膜厚は、１００μｍ以下がより好ましい。
【００７９】
また、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの表面の一部には、ニッケル、金、白金、パラジウム、銀、錫、インジウム、ＩＴＯなどの導電性材料が形成されていてもよい。このように構成することで、ｎ型用配線材３２ｎと光電変換素子１０の電極６との電気的接続、およびｐ型用配線材３２ｐと光電変換素子１０の電極７との電気的接続が良好となり、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの耐候性が向上する。ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、１層構造でもよいし、２層以上の多層構造であってもよい。
【００８０】
図６は、別の光電変換素子の断面図である。図６を参照して、光電変換素子５００は、図１および図２に示す光電変換素子１０のｎ型非晶質半導体層４をｎ型非晶質半導体層４４Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【００８１】
ｎ型非晶質半導体層４４Ａは、半導体基板１の面内方向において、隣り合うｐ型非晶質半導体層５と離間してパッシベーション膜３上に配置される。
【００８２】
そして、ｎ型非晶質半導体層４４Ａは、ｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【００８３】
光電変換素子５００においては、ｎ型非晶質半導体層４４Ａは、ｐ型非晶質半導体層５と分離して配置されるので、光電変換素子５００は、逆耐圧が大きい裏面接合型の光電変換素子である。
【００８４】
図７は、この発明の実施の形態による光電変換モジュールの概略図である。図７を参照して、この発明の実施の形態による光電変換モジュール１００は、配線シート３０と、光電変換素子１０１〜１１６とを備える。
【００８５】
光電変換素子１０１〜１１６は、例えば、４行×４列に配列され、上述した方法によって配線シート３０上に配置される。その結果、光電変換素子１０１〜１１６は、直列に接続される。
【００８６】
光電変換素子１０１〜１０５，１０７，１０８，１１４〜１１６の各々は、光電変換素子５００からなり、光電変換素子１０６，１１２，１１３の各々は、光電変換素子１０からなる。
【００８７】
このように、光電変換モジュール１００は、光照射されないときにも電流が流れる光電変換素子１０６，１１２，１１３と、光照射されないときに電流が流れ難くなる光電変換素子１０１〜１０５，１０７，１０８，１１４〜１１６とが混在した構造からなる。
【００８８】
従って、高い特性を維持しつつ、第光電変換素子１０６，１１２，１１３に影がかかっても、光電変換モジュールの出力電圧が低下するのを抑制できる。
【００８９】
なお、光電変換素子１０６，１１２，１１３（光電変換素子１０）の配置パターンは、図７に示すパターンに限らず、どのようなパターンであってもよい。
【００９０】
例えば、光電変換モジュール１００を木の近くに配置する場合、その木によって最も影になり易い領域に光電変換素子１０６，１１２，１１３（光電変換素子１０）を配置してもよい。
【００９１】
図８は、ｐ型非晶質半導体層５を形成するためのメタルマスクの平面図である。図８を参照して、メタルマスク２００は、複数の開口部２０１を有する。複数の開口部２０１は、略平行に所定の間隔を空けて配置される。
【００９２】
メタルマスク２００は、ステンレス鋼、銅、ニッケル、ニッケルを含む合金（例えば、ＳＵＳ４３０、４２アロイ、又はインバー材等）、モリブデン等の金属で構成されていてもよい。メタルマスク２００に代えて、ガラス、セラミック（アルミナ、ジルコニア等）、有機フィルム等で構成されたマスクを用いてもよい。また、半導体基板をエッチングしたマスクを用いてもよい。また、メタルマスク２００の厚さは、例えば、５０μｍ〜３００μｍ程度が好ましい。この場合、メタルマスク２００が磁力で曲がったり、浮いたりし難い。
【００９３】
半導体基板１の熱膨張係数と、原料コストとを考慮すると、メタルマスク２００は、４２アロイがより好ましい。メタルマスク２００の厚さに関し、製造コストを考慮すると、メタルマスク２００を１回で使い捨てることは問題となる。メタルマスク２００を何度も使用することによって生産のランニングコストを抑制することができるため、メタルマスク２００を再生して多数回使用することが好ましい。この場合、メタルマスク２００に付着する成膜物を、弗酸やＮａＯＨを用いて除去する。
【００９４】
図９は、ｎ型非晶質半導体層４を形成するためのメタルマスクの平面図である。
【００９５】
図９の（ｂ）は、図９の（ａ）に示す線ＩＸＢ−ＩＸＢのメタルマスクの断面図である。
【００９６】
図９を参照して、メタルマスク３００は、ｎ型非晶質半導体層４を形成するための複数の開口部３０１Ａと、複数の凹部３０１Ｂとを有する。
【００９７】
複数の開口部３０１Ａは、メタルマスク３００の面内方向に一定の間隔を隔てて配置されている（図９の（ａ）参照）。Ｙ軸方向に隣り合う開口部３０１Ａと開口部３０１Ａとの間隔ＧＡは、約２ｍｍ以下である。
【００９８】
凹部３０１Ｂは、隣り合う開口部３０１Ａ間に配置される。そして、凹部３０１Ｂは、深さが、メタルマスク３００の開口部３０１Ａが設けられていない部分の約１／２となるようにハーフエッチングされている。
【００９９】
このように、凹部３０１Ｂが設けられることにより、プラズマＣＶＤ法を用いてｎ型非晶質半導体層４を成膜するとき、ハーフエッチングされた凹部３０１Ｂの下側に反応ガスが回り込み、ｎ型非晶質半導体層４が開口部３０１Ａおよび凹部３０１Ｂの領域に形成される。
【０１００】
メタルマスク３００についてのその他の説明は、メタルマスク２００についての説明と同じである。
【０１０１】
図１０は、電極６，７を形成するためのメタルマスクの平面図である。図１０を参照して、メタルマスク４００は、電極６を形成するための複数の開口部４０１ｎと、電極７を形成するための複数の開口部４０１ｐとを有する。
【０１０２】
メタルマスク４００は、上述のメタルマスク２００，３００と同様、金属、セラミック、ガラス、有機物等の材料が用いられる。メタルマスク４００に用いられる材料や加工方法によって、メタルマスク４００を用いて形成された電極６，７の端部は、メタルマスク４００の開口部４０１ｐ，４０１ｎのように角張った形状になりにくい場合がある。
【０１０３】
図１１から図１４は、それぞれ、図１および図２に示す光電変換素子１０の製造方法を示す第１から第４の工程図である。
【０１０４】
図１１を参照して、光電変換素子１０の製造が開始されると、バルクのシリコンからワイヤーソーによって１００〜３００μｍの厚さを有するウェハを切り出す。そして、ウェハの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板１’を準備する（図１１の工程（ａ）参照）。
【０１０５】
そして、半導体基板１’の一方の面に保護膜２０を形成する（図１１の工程（ｂ）参照）。保護膜２０は、例えば、シリコン酸化膜およびシリコン窒化膜からなる。
【０１０６】
その後、保護膜２０が形成された半導体基板１’をＮａＯＨおよびＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１〜５ｗｔ％、イソプロピルアルコール：１〜１０ｗｔ％の水溶液）を用いてエッチングする。これによって、保護膜２０が形成された半導体基板１’の面と反対側の表面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が形成される（図１１の工程（ｃ）参照）。
【０１０７】
引き続いて、半導体基板１の表面を熱酸化して酸化膜１１を半導体基板１の受光面に形成する。そして、保護膜２０を除去し、プラズマＣＶＤ法によってパッシベーション膜３を半導体基板１の裏面（受光面と反対側の表面）に形成する（図１１の工程（ｄ）参照）。
【０１０８】
半導体基板１’の酸化は、ウェット処理および熱酸化のいずれでもよい。ウェット酸化の場合は、例えば、半導体基板１’を過酸化水素、硝酸およびオゾン水等に浸漬し、その後、ドライ雰囲気中で８００〜１０００℃で半導体基板１’を加熱する。また、熱酸化の場合、例えば、酸素または水蒸気の雰囲気中で半導体基板１’を９００〜１０００℃に加熱する。
【０１０９】
パッシベーション膜３は、基板温度：１３０〜２１０℃、水素ガス流量：０〜１００ｓｃｃｍ、シランガス流量：４０ｓｃｃｍ、圧力：４０〜１２０Ｐａ、ＲＦパワー密度：５〜１５ｍＷ／ｃｍ２の条件下でプラズマＣＶＤ法によってｉ型非晶質半導体層を堆積することによって形成される。
【０１１０】
これによって、半導体基板１の受光面に酸化膜１１が形成され、半導体基板１の裏面にパッシベーション膜３が形成される。
【０１１１】
図１１の工程（ｄ）の後、スパッタリング法、ＥＢ（Electron Beam）蒸着およびＴＥＯＳ法等を用いて酸化膜１１に接してシリコン窒化膜１２を形成する。これによって、反射防止膜２が半導体基板１の受光面に形成される（図１２の工程（ｅ）参照）。
【０１１２】
図１２の工程（ｅ）の後、半導体基板１をプラズマ装置の反応室に入れ、上述したメタルマスク２００を半導体基板１のパシベーション膜３上に配置する（図１２の工程（ｆ）参照）。
【０１１３】
そして、半導体基板１の温度を１５０〜２１０℃に設定し、０〜１００ｓｃｃｍの水素（Ｈ２）ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスを反応室に流し、反応室の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、Ｂ２Ｈ６ガスは、水素によって希釈されており、Ｂ２Ｈ６ガスの濃度は、例えば、２％である。
【０１１４】
これによって、メタルマスク２００によって覆われていないパッシベーション膜３の領域にｐ型非晶質シリコンが堆積され、ｐ型非晶質半導体層５がパッシベーション膜３上に形成される（図１２の工程（ｇ）参照）。
【０１１５】
図１２の工程（ｇ）の後、メタルマスク２００に代えてメタルマスク３００をパッシベーション膜３およびｐ型非晶質半導体層５上に配置する（図１３の工程（ｈ）参照）。
【０１１６】
なお、図１３の工程（ｈ）においては、メタルマスク３００は、パッシベーション膜３から離れているように図示されているが、ｐ型非晶質半導体層５の膜厚は、上述したように５〜２０ｎｍと非常に薄いので、実際には、メタルマスク３００は、パッシベーション膜３に近接して配置されている。
【０１１７】
そして、半導体基板１の温度を約１７０℃に設定し、０〜１００ｓｃｃｍのＨ２ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのホスフィン（ＰＨ３）ガスを反応室に流し、反応室の圧力を４０〜２００Ｐａに設定する。その後、ＲＦパワー密度が約８．３３ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、ＰＨ３ガスは、水素によって希釈されており、ＰＨ３ガスの濃度は、例えば、１％である。
【０１１８】
これによって、メタルマスク３００によって覆われていないパッシベーション膜３の領域にｎ型非晶質シリコンが堆積され、ｎ型非晶質半導体層４がパッシベーション膜３上と、ｐ型非晶質半導体層５の一部の上とに形成される（図１３の工程（ｉ）参照）。
【０１１９】
図１３の工程（ｉ）の後、開口部４０１ｎ，４０１ｐがそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に位置するようにメタルマスク４００を配置する。そして、メタルマスク４００を介して電極６，７をそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に形成する（図１３の工程（ｊ）参照）。
【０１２０】
電極６，７の膜厚は、５０ｎｍ〜１μｍが好ましく、５０ｎｍ〜５００ｎｍがさらに好ましい。電極６，７が厚くなると、半導体基板１にかかる応力が強くなり、半導体基板１の反りの原因となるからである。
【０１２１】
電極６，７を形成することによって、光電変換素子１０が完成する（図１４の工程（ｋ）参照）。
【０１２２】
上記においては、ｎ型非晶質半導体層４の一部がｐ型非晶質半導体層５の一部の上に配置されると説明したが、実施の形態１においては、これに限らず、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４の一部の上に配置されていてもよい。
【０１２３】
この場合、図１２に示す工程（ｇ）でｎ型非晶質半導体層４がプラズマＣＶＤ法を用いてパッシベーション膜３上に形成され、図１３に示す工程（ｉ）でｐ型非晶質半導体層５がパッシベーション膜３上と、ｎ型非晶質半導体層４の一部の上とに形成される。
【０１２４】
なお、実施の形態１においては、複数のｎ型非晶質半導体層４は、第１の非晶質半導体部を構成し、複数のｐ型非晶質半導体層５は、第２の非晶質半導体部を構成する。
【０１２５】
［実施の形態２］
図１５は、実施の形態２による光電変換素子の構成を示す平面図である。図１５を参照して、実施の形態２による光電変換素子１０Ａは、図１および図２に示す光電変換素子１０のｎ型非晶質半導体層４をｎ型非晶質半導体層４Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【０１２６】
ｎ型非晶質半導体層４Ａは、ｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【０１２７】
複数のｎ型非晶質半導体層４Ａは、ｎ型非晶質半導体層４Ａの長さ方向における異なる位置で、半導体基板１の面内方向においてｐ型非晶質半導体層５と隣り合う領域において、ｐ型非晶質半導体層５と分離しながら一部がｐ型非晶質半導体層５の一部と接して重なり合う。すなわち、光電変換素子１０Ａにおいては、重なり領域８は、光電変換素子１０Ａの平面において分散配置される。
【０１２８】
これにより、重なり領域８におけるｐｎホモ接合に流れる電流が１カ所に集中することを防止できる。
【０１２９】
ｎ型非晶質半導体層４Ａについてのその他の説明は、ｎ型非晶質半導体層４について説明と同じでる。
【０１３０】
光電変換素子１０Ａは、図１１から図１４に示す工程（ａ）〜工程（ｋ）に従って製造される。この場合、図１３の工程（ｉ）において、ｎ型非晶質半導体層４Ａは、メタルマスク３００における凹部３０１Ｂの配置パターンを光電変換素子１０Ａの重なり領域８の配置パターンに合わせたメタルマスクを用いて形成される。
【０１３１】
また、実施の形態２による光電変換モジュールは、光電変換モジュール１００の光電変換素子１０６，１１２，１１３を光電変換素子１０から光電変換素子１０Ａに代えた構成からなる。
【０１３２】
光電変換素子１０Ａは、光電変換素子１０と同じ効果に加え、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０１３３】
また、光電変換素子１０Ａを用いた光電変換モジュールは、光電変換モジュール１００と同じ効果に加え、光電変換素子１０Ａからなる光電変換素子１０６，１１２，１１３において、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０１３４】
なお、実施の形態２においては、複数のｎ型非晶質半導体層４Ａは、第１の非晶質半導体部を構成し、複数のｐ型非晶質半導体層５は、第２の非晶質半導体部を構成する。
【０１３５】
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
【０１３６】
［実施の形態３］
図１６は、実施の形態３による光電変換素子の構成を示す平面図である。図１６を参照して、実施の形態３による光電変換素子１０Ｂは、図１および図２に示す光電変換素子１０のｎ型非晶質半導体層４をｎ型非晶質半導体部４Ｂに代え、ｐ型非晶質半導体層５をｐ型非晶質半導体部５Ｂに代え、電極６，７をそれぞれ電極６Ａ，７Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【０１３７】
ｎ型非晶質半導体部４Ｂおよびｐ型非晶質半導体部５Ｂは、半導体基板１の面内方向に交互に配置される。
【０１３８】
ｎ型非晶質半導体部４Ｂは、ｎ型非晶質半導体層４１〜４６からなる。ｎ型非晶質半導体層４１〜４６は、ｎ型非晶質半導体部４Ｂの長さ方向において、所定の間隔で離間して配置される。ｎ型非晶質半導体層４１〜４６の各々は、ｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【０１３９】
ｐ型非晶質半導体部５Ｂは、ｐ型非晶質半導体層５１〜５５からなる。ｐ型非晶質半導体層５１〜５５は、ｐ型非晶質半導体部５Ｂの長さ方向において、所定の間隔で離間して配置される。ｐ型非晶質半導体層５１〜５５の各々は、ｐ型非晶質半導体層５と同じ材料からなり、ｐ型非晶質半導体層５と同じ膜厚を有する。
【０１４０】
ｎ型非晶質半導体層４１〜４６における離間部の位置は、ｐ型非晶質半導体層５１〜５５における離間部の位置と異なっている。
【０１４１】
各ｎ型非晶質半導体部４Ｂにおいて、１つのｎ型非晶質半導体層（ｎ型非晶質半導体層４１〜４６のいずれか）は、半導体基板１の面内方向においてｐ型非晶質半導体層（ｐ型非晶質半導体層５１〜５５のいずれか）と隣り合う領域において、ｐ型非晶質半導体層（ｐ型非晶質半導体層５１〜５５のいずれか）と分離しながら一部がｐ型非晶質半導体層（ｐ型非晶質半導体層５１〜５５のいずれか）の一部と接して重なり合う。
【０１４２】
図１６においては、図１６の紙面上、左から２番目のｎ型非晶質半導体部４Ｂにおいて、ｎ型非晶質半導体層４４は、半導体基板１の面内方向においてｐ型非晶質半導体層５３と隣り合う領域において、ｐ型非晶質半導体層５３と分離しながら一部がｐ型非晶質半導体層５３の一部と接して重なり、左から４番目のｎ型非晶質半導体部４Ｂにおいて、ｎ型非晶質半導体層４２は、半導体基板１の面内方向においてｐ型非晶質半導体層５２と隣り合う領域において、ｐ型非晶質半導体層５２と分離しながら一部がｐ型非晶質半導体層５２の一部と接して重なり、右から２番目のｎ型非晶質半導体部４Ｂにおいて、ｎ型非晶質半導体層４５は、半導体基板１の面内方向においてｐ型非晶質半導体層５４と隣り合う領域において、ｐ型非晶質半導体層５４と分離しながら一部がｐ型非晶質半導体層５４の一部と接して重なる。
【０１４３】
このように、各ｎ型非晶質半導体部４Ｂにおいて、異なるｎ型非晶質半導体層が、隣り合うｐ型非晶質半導体層と分離しながら一部がｐ型非晶質半導体層の一部と接して重なることによって、重なり領域８を分散配置できる。
【０１４４】
なお、光電変換素子１０Ｂにおいては、各ｎ型非晶質半導体部４Ｂにおいて、少なくとも１つのｎ型非晶質半導体層が、隣り合うｐ型非晶質半導体層と分離しながら一部がｐ型非晶質半導体層の一部と接して重なっていればよい。
【０１４５】
また、１つのｎ型非晶質半導体部４Ｂの両側に２つのｐ型非晶質半導体部５Ｂ−１，５Ｂ−２が存在する場合、１つのｎ型非晶質半導体部４Ｂに含まれる１つのｎ型非晶質半導体層は、ｐ型非晶質半導体部５Ｂ−１に含まれるｐ型非晶質半導体層５１と分離しながら一部がｐ型非晶質半導体層５１の一部と接して重なり、ｐ型非晶質半導体部５Ｂ−２に含まれるｐ型非晶質半導体層５２と分離しながら一部がｐ型非晶質半導体層５２の一部と接して重なってもよい。すなわち、１つのｎ型非晶質半導体層は、その両側で、異なるｐ型非晶質半導体層の一部と接して重なってもよい。
【０１４６】
例えば、左から２番目のｎ型非晶質半導体部４Ｂに含まれるｎ型非晶質半導体層４４は、左側で隣り合うｐ型非晶質半導体層５３と分離しながら一部がｐ型非晶質半導体層５３の一部と接して重なり、右側で隣り合うｐ型非晶質半導体層５４と分離しながら一部がｐ型非晶質半導体層５４の一部と接して重なってもよい。
【０１４７】
このようにすることによって、重なり領域８が更に分散され、ｐｎホモ接合を流れる電流が１カ所に集中するのを更に防止できる。
【０１４８】
光電変換素子１０Ｂにおいては、電極６Ａは、ｎ型非晶質半導体層４１〜４６上に配置され、ｎ型非晶質半導体層４１〜４６の離間部上には配置されない。また、電極７Ａは、ｐ型非晶質半導体層５１〜５５上に配置され、ｐ型非晶質半導体層５１〜５５の離間部上に配置されない。そして、電極６Ａ，７Ａは、重なり領域８にも配置されない。
【０１４９】
ｎ型非晶質半導体層４１〜４６の離間部およびｐ型非晶質半導体層５１〜５５の離間部上にそれぞれ電極６，７を配置すると、パッシベーション膜３を介して短絡電流が流れ、光電変換素子１０Ｂの特性が低下するからである。
【０１５０】
図１７は、実施の形態３におけるｐ型非晶質半導体層５１〜５５を形成するためのメタルマスクの平面図である。
【０１５１】
図１７を参照して、メタルマスク６００は、複数の開口部６０１を有する。複数の開口部６０１の配置パターンは、複数のｐ型非晶質半導体部５Ｂにおけるｐ型非晶質半導体層５１〜５５の配置パターンに対応して決定される。
【０１５２】
また、１つの開口部６０１のサイズは、ｐ型非晶質半導体層５１〜５５の各々のサイズに応じて決定される。
【０１５３】
メタルマスク６００についてのその他の説明は、メタルマスク２００についての説明と同じである。
【０１５４】
図１８は、実施の形態３におけるｎ型非晶質半導体層４１〜４６を形成するためのメタルマスクの平面図である。
【０１５５】
図１８の（ａ）は、メタルマスク７００の平面図を示し、図１８の（ｂ）は、図１８の（ａ）における線ＸＶＩＩＩＢ−ＸＶＩＩＩＢにおけるメタルマスク７００の断面図を示す。
【０１５６】
図１８を参照して、メタルマスク７００は、複数の開口部７０１Ａと、複数の凹部７０１Ｂとを備える。
【０１５７】
複数の開口部６０１の配置パターンは、複数のｎ型非晶質半導体部４Ｂにおけるｎ型非晶質半導体層４１〜４６の配置パターンに対応して決定される。
【０１５８】
また、１つの開口部７０１Ａのサイズは、ｎ型非晶質半導体層４１〜４６の各々のサイズに応じて決定される。
【０１５９】
複数の凹部７０１Ｂの配置パターンは、複数の重なり領域８の配置パターンに対応して決定される。
【０１６０】
また、１つの凹部７０１Ｂのサイズは、１つの重なり領域８のサイズに応じて決定される。
【０１６１】
メタルマスク７００についてのその他の説明は、メタルマスク３００についての説明と同じである。
【０１６２】
光電変換素子１０Ｂは、図１１から図１４に示す工程（ａ）〜工程（ｋ）に従って製造される。この場合、図１２の工程（ｇ）において、メタルマスク６００を用いてｐ型非晶質半導体層５１〜５５が形成され、図１３の工程（ｉ）において、メタルマスク７００を用いてｎ型非晶質半導体層４１〜４６が形成され、図１３の工程（ｊ）において、メタルマスク６００と同様のメタルマスクを用いて電極６Ａ，７Ａが形成される。
【０１６３】
また、実施の形態３による光電変換モジュールは、光電変換モジュール１００の光電変換素子１０６，１１２，１１３を光電変換素子１０から光電変換素子１０Ｂに変えた構成からなる。
【０１６４】
光電変換素子１０Ｂは、光電変換素子１０と同じ効果に加え、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０１６５】
また、光電変換素子１０Ｂを用いた光電変換モジュールは、光電変換モジュール１００と同じ効果に加え、光電変換素子１０Ｂからなる光電変換素子１０６，１１２，１１３において、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０１６６】
実施の形態３におけるその他の説明は、実施の形態１における説明と同じである。
【０１６７】
［実施の形態４］
図１９は、実施の形態４による光電変換素子の構成を示す平面図である。図１９を参照して、実施の形態４による光電変換素子１０Ｃは、図１および図２に示す光電変換素子１０のｎ型非晶質半導体層４をｎ型非晶質半導体層４Ｃに代え、ｐ型非晶質半導体層５をｐ型非晶質半導体層５Ｃに代え、電極６を電極６Ｂに代え、電極７を電極７Ｂに代えたものであり、その他は、光電変換素子１０と同じである。
【０１６８】
ｎ型非晶質半導体層４Ｃおよびｐ型非晶質半導体層５Ｃは、パッシベーション膜３上に配置される。
【０１６９】
ｎ型非晶質半導体層４Ｃおよびｐ型非晶質半導体層５Ｃの各々は、櫛形状からなる。ｎ型非晶質半導体層４Ｃおよびｐ型非晶質半導体層５Ｃは、ｎ型非晶質半導体層４Ｃのフィンガー部４Ｆがｐ型非晶質半導体層５Ｃのフィンガー部５Ｆと噛み合うように配置される。そして、ｎ型非晶質半導体層４Ｃのフィンガー部４Ｆは、半導体基板１の面内方向において、ｐ型非晶質半導体層５Ｃのフィンガー部５Ｆと分離しながら一部がフィンガー部５Ｆの一部と接して重なり合う。その結果、重なり領域８が形成される。
【０１７０】
ｎ型非晶質半導体層４Ｃは、上述したｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【０１７１】
ｐ型非晶質半導体層５Ｃは、上述したｐ型非晶質半導体層５と同じ材料からなり、ｐ型非晶質半導体層５と同じ膜厚を有する。
【０１７２】
電極６Ｂは、ｎ型非晶質半導体層４Ｃ上に配置される。電極７Ｂは、ｐ型非晶質半導体層５Ｃ上に配置される。電極６Ｂ，７Ｂは、それぞれ、ｎ型非晶質半導体層４Ｃおよびｐ型非晶質半導体層５Ｃの形状に対応して櫛形状を有する。
【０１７３】
電極６Ｂ，７Ｂは、上述した電極６，７と同じ材料からなり、電極６，７と同じ膜厚を有する。そして、電極６Ｂ，７Ｂは、重なり領域８には配置されない。
【０１７４】
図２０は、実施の形態４におけるｐ型非晶質半導体層５Ｃを形成するためのメタルマスクの平面図である。
【０１７５】
図２０を参照して、メタルマスク８００は、開口部８０１を有する。開口部８０１は、櫛形状からなる。
【０１７６】
メタルマスク８００についてのその他の説明は、メタルマスク２００についての説明と同じである
図２１は、実施の形態４におけるｎ型非晶質半導体層４Ｃを形成するためのメタルマスクの平面図である。
【０１７７】
図２１の（ｂ）は、図２１の（ａ）に示す線ＸＸＩＢ−ＸＸＩＢにおけるメタルマスク９００の断面図である。
【０１７８】
図２１を参照して、メタルマスク９００は、開口部９０１Ａと凹部９０１Ｂとを有する。開口部９０１Ａは、櫛形状からなる。凹部９０１Ｂは、メタルマスク９００のうち、凹部９０１Ｂ以外の部分の厚みの約半分の厚みを有するようにハーフエッチングされている（図２１の（ｂ）参照）。凹部９０１Ｂの配置パターンは、光電変換素子１０Ｃの重なり領域８の配置パターンに対応して決定される。
【０１７９】
メタルマスク９００についてのその他の説明は、メタルマスク３００についての説明と同じである。
【０１８０】
光電変換素子１０Ｃは、図１１から図１４に示す工程（ａ）〜工程（ｋ）に従って製造される。この場合、図１２に示す工程（ｆ），（ｇ）において、メタルマスク８００を用いてｐ型非晶質半導体層５Ｃがパッシベーション膜３上に形成され、図１３に示す工程（ｈ），（ｉ）において、メタルマスク９００を用いてｎ型非晶質半導体層４Ｃがパッシベーション膜３上に形成される。
【０１８１】
光電変換素子１０Ｃは、光電変換素子１０と同じ効果を有する。
【０１８２】
また、光電変換素子１０Ｃを用いた光電変換モジュールは、図７に示す光電変換素子１０６，１１２，１１３を光電変換素子１０から光電変換素子１０Ｃに変えることによって製造される。そして、光電変換素子１０Ｃを用いた光電変換モジュールは、光電変換モジュール１００と同じ効果を有する。
【０１８３】
光電変換素子１０Ｃは、ｎ型非晶質半導体層４Ｃのフィンガー部４Ｆおよびｐ型非晶質半導体層５Ｃのフィンガー部５Ｆの長さ方向における同じ位置に重なり領域８を有する。
【０１８４】
しかし、光電変換素子１０Ｃにおいては、これに限らず、光電変換素子１０Ａと同じように、重なり領域８が分散配置されるように、ｎ型非晶質半導体層４Ｃのフィンガー部４Ｆを形成してもよい。この場合、上述したように、重なり領域８におけるｐｎホモ接合に流れる電流が１カ所に集中するのを防止できる。
【０１８５】
実施の形態４におけるその他の説明は、実施の形態１における説明と同じである。
【０１８６】
［実施の形態５］
図２２は、実施の形態５による光電変換素子の構成を示す平面図である。図２２を参照して、実施の形態５による光電変換素子１０Ｄは、図１および図２に示す光電変換素子１０のｎ型非晶質半導体層４をｎ型非晶質半導体層４Ｄに代え、ｐ型非晶質半導体層５をｐ型非晶質半導体層５Ｄに代え、電極６を電極６Ｃに代え、電極７を電極７Ｃに代えたものであり、その他は、光電変換素子１０と同じである。
【０１８７】
ｐ型非晶質半導体層５Ｄは、パッシベーション膜３の全面上に配置される。ｐ型非晶質半導体層５Ｄは、上述したｐ型非晶質半導体層５と同じ材料からなり、ｐ型非晶質半導体層５と同じ膜厚を有する。
【０１８８】
ｎ型非晶質半導体層４Ｄは、パッシベーション膜３上にドット状に配置される。ｎ型非晶質半導体層４Ｄの直径は、例えば、１００μｍ〜１０００μｍである。そして、ｎ型非晶質半導体層４Ｄは、半導体基板１の面内方向において、ｐ型非晶質半導体層５Ｄと分離しながら一部がｐ型非晶質半導体層５Ｄの一部と接して重なっている。これにより、重なり領域８が形成される。図２２において、ｎ型非晶質半導体層４Ｄから上方向に延びる短い線は、重なり領域８を表す。
【０１８９】
従って、光電変換装置１０Ｄにおいても、重なり領域８は、分散配置される。
【０１９０】
ｎ型非晶質半導体層４Ｄは、上述したｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【０１９１】
ドット状のｎ型非晶質半導体層４Ｄは、複数個配置される。そして、複数のｎ型非晶質半導体層４Ｄのうちの一部のｎ型非晶質半導体層４Ｄは、半導体基板１の面内方向においてｐ型非晶質半導体層５Ｄと隣り合う領域において、ｐ型非晶質半導体層５Ｄと分離しながら一部がｐ型非晶質半導体層５Ｄの一部と接して重なり合っていればよい。
【０１９２】
電極６Ｃは、円形からなる平面形状を有し、ｎ型非晶質半導体層４Ｄ上に配置される。
【０１９３】
電極７Ｃは、線状の平面形状を有し、ｐ型非晶質半導体層５Ｄ上に配置される。
【０１９４】
そして、電極６Ｃおよび電極７Ｃは、重なり領域８には配置されない。
【０１９５】
電極６Ｃ，７Ｃは、上述した電極６，７と同じ材料からなり、電極６，７と同じ膜厚を有する。
【０１９６】
図２３は、実施の形態５におけるｎ型非晶質半導体層４Ｄを形成するためのメタルマスクの平面図である。
【０１９７】
図２３の（ｂ）は、図２３の（ａ）に示す線ＸＸＩＩＩＢ−ＸＸＩＩＩＢにおけるメタルマスクの断面図である。
【０１９８】
図２３を参照して、メタルマスク１０００は、開口部１００１Ａと、凹部１００１Ｂとを備える。
【０１９９】
開口部１００１Ａは、ｎ型非晶質半導体層４Ｄに対応してドット状に配置される。開口部１００１Ａの直径は、ｎ型非晶質半導体層４Ｄの直径に応じて決定される。
【０２００】
凹部１００１Ｂは、光電変換素子１０Ｄの重なり領域８の配置パターンに対応して分散配置される。凹部１００１Ｂは、メタルマスク１０００の凹部１００１Ｂ以外の部分の厚さの約半分の厚さを有するようにハーフエッチングされている（図２３の（ｂ）参照）。
【０２０１】
メタルマスク１０００についてのその他の説明は、メタルマスク３００についての説明と同じである。
【０２０２】
図２４は、図２２に示す光電変換素子１０Ｄのｐ型非晶質半導体層５Ｄを形成するための工程図である。
【０２０３】
光電変換素子１０Ｄは、図１１から図１４に示す工程（ａ）〜工程（ｋ）の工程（ｆ），（ｇ）を図２４に示す工程（ｆ−１）〜工程（ｆ−３）に代えた工程に従って製造される。
【０２０４】
光電変換装置１０Ｄの製造が開始されると、上述した工程（ａ）〜工程（ｅ）が順次実行される。
【０２０５】
そして、工程（ｅ）の後、ｐ型非晶質半導体層５Ｄ’がプラズマＣＶＤ法によってパッシベーション膜３の全面上に形成される（図２４の工程（ｆ−１）参照）。
【０２０６】
ｐ型非晶質半導体層５Ｄ’を形成する条件は、上述したｐ型非晶質半導体層５の形成条件と同じである。
【０２０７】
そして、工程（ｆ−１）の後、スクリーン印刷法などによってエッチングペースト２１をｐ型非晶質半導体層５Ｄ’上に所定のパターンに印刷する（図２４の工程（ｆ−２）参照）。
【０２０８】
エッチングペースト２１は、エッチング成分としてリン酸もしくはフッ化水素アンモニウムを含み、エッチング成分以外の成分として水、有機溶媒および増粘剤を含み、スクリーン印刷に適した粘度に調整されたものを用いることができる。
【０２０９】
このエッチングペースト２１の印刷後の半導体基板１を１００〜４００℃で加熱処理することにより、半導体基板１の裏面に形成したｐ型非晶質半導体層５Ｄ’のうち、エッチングペースト２１が印刷された部分のみエッチング、除去できる。なお、加熱処理の方法は、特に限定されず、例えば、ホットプレート、ベルト炉またはオーブンを用いて加熱することにより行なうことができる。
【０２１０】
これによって、ｐ型非晶質半導体層５Ｄが形成される（図２４の工程（ｆ−３）。
【０２１１】
その後、上述した工程（ｈ）〜工程（ｋ）が順次実行され、光電変換素子１０Ｄが完成する。
【０２１２】
また、実施の形態５による光電変換モジュールは、光電変換モジュール１００の光電変換素子１０６，１１２，１１３を光電変換素子１０から光電変換素子１０Ｄに代えた構成からなる。
【０２１３】
光電変換素子１０Ｄは、光電変換素子１０と同じ効果に加え、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０２１４】
また、光電変換素子１０Ｄを用いた光電変換モジュールは、光電変換モジュール１００と同じ効果に加え、光電変換素子１０Ｄからなる光電変換素子１０６，１１２，１１３において、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０２１５】
なお、光電変換素子１０Ｄは、ｐ型非晶質半導体層５Ｄをｎ型非晶質半導体層に代え、ｎ型非晶質半導体層４Ｄをｐ型非晶質半導体層に代えたものであってもよい。このような構成においても、上述した効果を得ることができる。
【０２１６】
実施の形態５におけるその他の説明は、実施の形態１における説明と同じである。
【０２１７】
［実施の形態６］
図２５は、実施の形態６による光電変換素子の構成を示す平面図である。図２５を参照して、実施の形態６による光電変換素子１０Ｅは、図２２に示す光電変換素子１０Ｄのｎ型非晶質半導体層４をｎ型非晶質半導体層４Ｅに代え、電極６Ｃを電極６Ｄに代えたものであり、その他は、光電変換素子１０Ｄと同じである。
【０２１８】
ｎ型非晶質半導体層５Ｅは、例えば、長方形の平面形状を有し、半導体基板１上にランダムに島状に配置される。また、ｎ型非晶質半導体層５Ｅの個数も任意である。
【０２１９】
そして、ｎ型非晶質半導体層５Ｅは、半導体基板１の面内方向において、ｐ型非晶質半導体５Ｄと隣り合う領域においてｐ型非晶質半導体５Ｄと分離しながら一部がｐ型非晶質半導体５Ｄの一部と接して重なり合っている。これにより、重なり領域８が形成される。図２５において、ｎ型非晶質半導体層４Ｅから上方向に延びる短い線は、重なり領域８を表す。
【０２２０】
ｎ型非晶質半導体層４Ｅは、上述したｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【０２２１】
島状のｎ型非晶質半導体層４Ｅは、複数個配置される。そして、複数のｎ型非晶質半導体層４Ｅのうちの一部のｎ型非晶質半導体層４Ｅの一部がｐ型非晶質半導体層５Ｄの一部と重なり合っていればよい。
【０２２２】
電極６Ｄは、長方形の平面形状を有し、ｎ型非晶質半導体層４Ｅ上に配置される。そして、電極６Ｄおよび電極７Ｃは、重なり領域８には配置されない。
【０２２３】
電極６Ｄ，７Ｃは、上述した電極６，７と同じ材料からなり、電極６，７と同じ膜厚を有する。
【０２２４】
光電変換素子１０Ｅは、図１１から図１４に示す工程（ａ）〜工程（ｋ）の工程（ｆ），（ｇ）を図２４に示す工程（ｆ−１）〜工程（ｆ−３）に代えた工程に従って製造される。
【０２２５】
この場合、図２４に示す工程（ｆ−２）においては、図２５に示すｎ型非晶質半導体層４Ｅの配置パターンに対応した配置パターンでエッチングペースト２１をスクリーン印刷法等によって印刷する。
【０２２６】
また、実施の形態６による光電変換モジュールは、光電変換モジュール１００の光電変換素子１０６，１１２，１１３を光電変換素子１０から光電変換素子１０Ｅに代えた構成からなる。
【０２２７】
光電変換素子１０Ｅは、光電変換素子１０と同じ効果に加え、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０２２８】
また、光電変換素子１０Ｅを用いた光電変換モジュールは、光電変換モジュール１００と同じ効果に加え、光電変換素子１０Ｅからなる光電変換素子１０６，１１２，１１３において、重なり領域８におけるｐｎホモ接合を流れる電流が１カ所に集中するのを防止できる。
【０２２９】
なお、光電変換素子１０Ｅは、ｐ型非晶質半導体層５Ｄをｎ型非晶質半導体層に代え、ｎ型非晶質半導体層４Ｅをｐ型非晶質半導体層に代えたものであってもよい。このような構成においても、上述した効果を得ることができる。
【０２３０】
なお、ｎ型非晶質半導体層５Ｅは、長方形の平面形状を有すると説明したが、実施の形態６においては、これに限らず、ｎ型非晶質半導体層５Ｅは、正方形、三角形、５角形および六角形等の多角形の平面形状を有していてもよい。
【０２３１】
また、ｎ型非晶質半導体層５Ｅは、楕円形の平面形状を有していてもよい。
【０２３２】
このように、ｎ型非晶質半導体層５Ｅは、どのような平面形状を有していてもよい。
【０２３３】
実施の形態６におけるその他の説明は、実施の形態１における説明と同じである。
【０２３４】
図２６は、ｎ型非晶質半導体層とｐ型非晶質半導体層との重なりの概念を説明するための図である。
【０２３５】
上記においては、ｎ型非晶質半導体層４，４Ａ，４１〜４６，４Ｃ，４Ｄ，４Ｅの一部が、それぞれ、ｐ型非晶質半導体層５，５１〜５５，５Ｃ，５Ｄの一部の上に配置される場合、またはｐ型非晶質半導体層５，５１〜５５，５Ｃ，５Ｄの一部が、それぞれ、ｎ型非晶質半導体層４，４Ａ，４１〜４６，４Ｃ，４Ｄ，４Ｅの一部の上に配置される場合について説明し、重なり領域８が形成されると説明した。
【０２３６】
しかし、この発明の実施の形態においては、ｎ型非晶質半導体層およびｐ型非晶質半導体層のいずれか一方の一部が、他方の一部の上に配置される場合に限り、「重なり領域８が形成される」のではなく、図２６に示すように、ｎ型非晶質半導体層４，４Ａ，４１〜４６，４Ｃ，４Ｄ，４Ｅとｐ型非晶質半導体層５，５１〜５５，５Ｃ，５Ｄとが接する場合にも、「重なり領域８が形成される」ものとする。
【０２３７】
ｎ型非晶質半導体層４，４Ａ，４１〜４６，４Ｃ，４Ｄ，４Ｅとｐ型非晶質半導体層５，５１〜５５，５Ｃ，５Ｄとが接する場合にも、上述したｐｎホモ接合が形成され、光照射されていないときに順バイアスが印加されると、電流が急に立ち上がり、光照射されていないときに、ある程度の逆バイアスが印加されると、ｐｎホモ接合が降伏して電流が増大するからである。
【０２３８】
上記においては、半導体基板１は、ｎ型の導電型を有すると説明したが、この発明の実施の形態においては、これに限らず、半導体基板１は、ｐ型の導電型を有していてもよい。
【０２３９】
また、この発明の実施の形態においては、上述した重なり領域８において、ｎ型非晶質半導体層４，４Ａ，４Ｃ，４Ｄ，４１〜４６とｐ型非晶質半導体層５，５Ａ，５Ｃ，５Ｄ，５１〜５５との間に、ｉ型非晶質半導体層を配置するようにしてもよい。
【０２４０】
このように、重なり領域８において、ｉ型非晶質半導体層がｎ型非晶質半導体層４，４Ａ，４Ｃ，４Ｄ，４１〜４６とｐ型非晶質半導体層５，５Ａ，５Ｃ，５Ｄ，５１〜５５との間に配置されていても、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに光が照射されない状態で順バイアスが印加されたとき、電流の立ち上がりが早くなり、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに光が照射されない状態で逆バイアスが印加されたとき、ある程度の逆バイアスで降伏し、電流が増大する。
【０２４１】
その結果、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを用いた光電変換モジュールにおいて、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに影がかかっても、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに電流が流れる。
【０２４２】
従って、光電変換モジュールの出力電圧が低下するのを抑制できる。
【０２４３】
上述した実施の形態１から実施の形態６によれば、この発明の実施の形態による光電変換素子および光電変換素子を備えた光電変換モジュールは、以下の構成を有する。
【０２４４】
（構成１）
この発明の実施の形態によれば、光電変換素子は、半導体基板と、第１の非晶質半導体部と、第２の非晶質半導体部とを備える。半導体基板は、第１の導電型を有する。第１の非晶質半導体部は、半導体基板の一方の面側に形成され、第１の導電型を有する。第２の非晶質半導体部は、半導体基板の面内方向において第１の非晶質半導体部と交互に配置されるとともに半導体基板の一方の面に形成され、第１の導電型と異なる第２の導電型を有する。そして、第１の非晶質半導体部は、半導体基板の面内方向において第２の非晶質半導体部と隣り合う領域において、第２の非晶質半導体部と分離しながら一部が第２の非晶質半導体部の一部と接して重なり合っている。
【０２４５】
構成１によれば、光電変換素子は、第１および第２の非晶質半導体部の一部が重なり合っているので、光電変換素子に光が照射されない状態で順バイアスが印加されたとき、電流の立ち上がりが早くなり、光電変換素子に光が照射されない状態で逆バイアスが印加されたとき、ある程度の逆バイアスで降伏し、電流が増大する。
【０２４６】
その結果、光電変換素子を用いた光電変換モジュールにおいて、この発明の実施の形態による光電変換素子に影がかかっても、この光電変換素子に電流が流れる。
【０２４７】
従って、光電変換モジュールの出力電圧が低下するのを抑制できる。
【０２４８】
（構成２）
構成１において、光電変換素子は、半導体基板と、第１および第２の非晶質半導体部との間に配置されたパッシベーション膜を更に備える。
【０２４９】
構成２によれば、半導体基板の表面がパッシベーションされ、半導体基板とパッシベーション膜との間の界面におけるキャリアの再結合が抑制される。
【０２５０】
従って、光電変換素子の変換効率を向上できる。
【０２５１】
（構成３）
構成１または構成２において、第１の非晶質半導体部は、複数の第１の非晶質半導体層を含み、第２の非晶質半導体部は、複数の第２の非晶質半導体層を含む。そして、複数の第１の非晶質半導体層および複数の第２の非晶質半導体層は、半導体基板の第１の面内方向において第１の非晶質半導体層と第２の非晶質半導体層とが隣り合うように交互に配置されるとともに第１の面内方向に直交する第２の面内方向にライン状に配置される。また、第１の非晶質半導体層は、第１の面内方向において第２の非晶質半導体層と隣り合う領域において、第２の非晶質半導体層と分離しながら一部が第２の非晶質半導体層の一部と接して重なり合っており、重なり合っている領域は、分散配置されている。
【０２５２】
構成３によれば、重なり領域が分散配置されるので、光照射されないときに光電変換素子に流れる電流が分散される。
【０２５３】
従って、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【０２５４】
（構成４）
構成１または構成２において、第２の非晶質半導体部は、半導体基板の一方の面側に形成された第２の非晶質半導体層を含む。第１の非晶質半導体部は、半導体基板の面内方向において第２の非晶質半導体層によって囲まれるとともに半導体基板の一方の面側に形成され、半導体基板の面内方向に分離された複数の第１の非晶質半導体層を含む。そして、複数の第１の非晶質半導体層のうちの一部の第１の非晶質半導体層は、半導体基板の面内方向において第２の非晶質半導体層と隣り合う領域において、第２の非晶質半導体層と分離しながら一部が第２の非晶質半導体層の一部と接して重なり合っている。
【０２５５】
構成４によれば、半導体基板の面内方向において、複数の第２の非晶質半導体層が第１の非晶質半導体層中に分散配置される。そして、複数の第２の非晶質半導体層の一部の第２の非晶質半導体層の一部が第１の非晶質半導体層の一部と重なり領域を形成する。
【０２５６】
その結果、重なり領域が分散される。
【０２５７】
従って、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【０２５８】
（構成５）
構成１または構成２において、第１の非晶質半導体部は、半導体基板の第１の面内方向において隣り合うように配置された複数の第１の非晶質半導体層を含み、第２の非晶質半導体部は、第１の面内方向において隣り合うように配置された複数の第２の非晶質半導体層を含む。複数の第１の非晶質半導体層および複数の第２の非晶質半導体層は、第１の面内方向に直交する第２の面内方向において第１の非晶質半導体層と第２の非晶質半導体層とが隣り合うように交互に配置される。そして、複数の第１の非晶質半導体層のうちの少なくとも１つの第１の非晶質半導体層は、第２の面内方向において複数の第２の非晶質半導体層のうちの少なくとも１つの第２の非晶質半導体層と隣り合う領域において、少なくとも１つの第２の非晶質半導体層と分離しながら一部が少なくとも１つの第２の非晶質半導体層の一部と接して重なり合っている。
【０２５９】
構成５によれば、複数の第１の非晶質半導体層の少なくとも１つの一部と、複数の第２の非晶質半導体層の少なくとも１つの一部とが重なり合う。
【０２６０】
その結果、重なり領域が１カ所である場合、第１の非晶質半導体層と第２の非晶質半導体層との低品質な接合が１カ所で形成されるので、光電変換素子の特性低下を低減できる。
【０２６１】
また、重なり領域が複数箇所である場合、重なり領域を分散配置することも可能であり、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【０２６２】
（構成６）
構成１から構成５のいずれかにおいて、光電変換素子は、ｉ型非晶質半導体層を更に備える。ｉ型非晶質半導体層は、重なり合っている領域において、第１の非晶質半導体部と第２の非晶質半導体部との間に配置される。
【０２６３】
構成６によれば、ｉ型非晶質半導体層が第１の非晶質半導体部と第２の非晶質半導体部との間に配置されていても、光電変換素子に光が照射されない状態で順バイアスが印加されたとき、電流の立ち上がりが早くなり、光電変換素子に光が照射されない状態で逆バイアスが印加されたとき、ある程度の逆バイアスで降伏し、電流が増大する。
【０２６４】
従って、ｉ型非晶質半導体層が第１の非晶質半導体部と第２の非晶質半導体部との間に配置されていても、構成１と同じ効果を得ることができる。
【０２６５】
（構成７）
構成１から構成６のいずれかにおいて、第１の非晶質半導体部において、隣り合う２つの第１の非晶質半導体層間の離間位置は、第２の非晶質半導体部において、隣り合う２つの第２の非晶質半導体層間の離間位置と異なる位置に配置される。
【０２６６】
構成７によれば、１つの第１の非晶質半導体層は、その両側で隣り合う２つの第２の非晶質半導体層との間で２つの重なり領域を形成する。そして、その２つの重なり領域の位置を第１および第２の非晶質半導体部の長さ方向において変えることが可能である。
【０２６７】
従って、光照射されないときに光電変換素子に流れる電流が１カ所に集中するのを抑制できる。
【０２６８】
（構成８）
構成１から構成７のいずれかにおいて、重なり領域には、電極が形成されていない。
【０２６９】
従って、第１の非晶質半導体部と第１の非晶質半導体部との間の短絡を防止できる。
【０２７０】
（構成９）
この発明の実施の形態によれば、光電変換モジュールは、複数の光電変換素子を備える。複数の光電変換素子は、第１の光電変換素子と第２の光電変換素子とを含む。第１の光電変換素子は、請求項１から請求項８のいずれか１項に記載の光電変換素子を少なくとも１つ含む。
【０２７１】
構成９によれば、光照射されないときにも電流が流れる光電変換素子を少なくとも１つ含む。
【０２７２】
従って、高い特性を維持しつつ、光電変換素子に影がかかっても、光電変換モジュールの出力電圧が低下するのを抑制できる。
【０２７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２７４】
この発明は、光電変換素子およびそれを備えた光電変換モジュールに適用される。
【符号の説明】
【０２７５】
１  半導体基板、２  反射防止膜、３  パッシベーション膜、４，４Ａ，４Ｃ，４Ｄ，４１〜４６  ｎ型非晶質半導体層、４Ｂ  ｎ型非晶質半導体部、５Ｂ  ｐ型非晶質半導体部、５，５Ａ，５Ｃ，５Ｄ，５１〜５５  ｐ型非晶質半導体層、６，６Ａ，６Ｂ，６Ｃ，７，７Ａ，７Ｂ，７Ｃ  電極、８  重なり領域、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０１〜１１６，５００  光電変換素子、３０  配線シート、３１  絶縁性基板、３２ｎ  ｎ型用配線材、３２ｐ  ｐ型用配線材、１００  光電変換モジュール、２００，３００，４００，６００，７００，８００，９００，１０００  メタルマスク、２０１，３０１Ａ，４０１ｎ，４０１ｐ，６０１，７０１Ａ，８０１，９０１Ａ，１００１Ａ  開口部、３０１Ｂ，７０１Ｂ，９０１Ｂ，１００１Ｂ  凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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