(57)【要約】【課題】動被写体の撮像にあたり、画像割れを抑制する。【解決手段】撮像素子により撮像された画像の画素のうち、輝度値の基準となるＧ（Ｇｂ，Ｇｒ画素含む）画素の画素信号を、同時走査してアナログデジタル変換する所定の方向に対して停滞しない順序でアナログデジタル変換し、この際、輝度値の基準となる画素以外のＲ，Ｂ画素は、アナログデジタル変換する輝度値の基準となるＧ画素の近傍の画素を同時走査してアナログデジタル変換する。本開示は、撮像装置に適用することができる。【選択図】図１０
2017175344.tif 000002
【特許請求の範囲】
【請求項１】
画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
固体撮像素子。
【請求項２】
前記アナログデジタル変換部は、画素配列、前記同時走査する行数、または列数、ＦＤ（フローティングディフュージョン）共有する画素数に応じて、前記画像の画素信号のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
請求項１に記載の固体撮像素子。
【請求項３】
前記画素配列は、ベイヤ配列、ストライプ配列、デルタ配列、モザイク配列、WRGB（白色画素、赤色画素、緑色画素、青色画素）画素配列を含む
請求項２に記載の固体撮像素子。
【請求項４】
前記画素配列は、露光時間が異なる画素を、配色が異なる画素として含む
請求項２に記載の固体撮像素子。
【請求項５】
前記輝度値の基準となる配色の画素は、緑色画素、および白色画素を含む
請求項１に記載の固体撮像素子。
【請求項６】
前記アナログデジタル変換部は、前記輝度値の基準となる配色以外の配色の画素であって、前記輝度値の基準となる配色の画素と近傍の画素の画素信号を同時走査してアナログデジタル変換する、または、近傍のタイミングでアナログデジタル変換する
請求項１に記載の固体撮像素子。
【請求項７】
画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含む固体撮像素子の動作方法であって、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
固体撮像素子の動作方法。
【請求項８】
画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
撮像装置。
【請求項９】
画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および固体撮像素子の動作方法、撮像装置、および電子機器に関し、特に、画像割れの発生を抑制できるようにした固体撮像素子および固体撮像素子の動作方法、撮像装置、および電子機器に関する。
【背景技術】
【０００２】
従来より、固体撮像素子に対して、画素信号を高速に読み出すことが強く要求されている。また、近年、いわゆるスマートフォンやウェアラブルデバイスなどの小型端末で利用されるアプリケーションが増大していることより、固体撮像素子の消費電力を抑制することも強く要求されている。例えば、従来、上述したようなカラム並列ＡＤ（Analog Digital）変換器の並列数を増加させることによって高速化が図られていたが、この場合、カラム並列ＡＤ変換器の並列数を増加させるのに比例して消費電力が増加するため、電力効率（＝速度／電力）を改善することは困難であった。即ち、高速化に伴って消費電力が増加し、低消費電力化に伴って速度が低下することになっていた。
【０００３】
そこで、一部の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換する動作を行い、それらの動作を交互に繰り返すことで低電力化できるようにする技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−０１２９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、行、または、列走査型の固体撮像素子においては、同時走査行、または、同時走査列が増えると、ＡＤ変換するためにアクセスされる画素位置は、近傍の画素に対して順番にアクセスするといった処理が繰り返し行われることが多く、この場合、画素アクセスはミクロな範囲で停滞し、この画素アクセスの停滞に起因して、動被写体の画像が割れて見えてしまう、画像割れとよばれる状態となる恐れがあった。
【０００６】
本開示は、このような状況に鑑みてなされたものであり、特に、動被写体の画像割れを抑制するものである。
【課題を解決するための手段】
【０００７】
本開示の一側面の固体撮像素子は、画素単位で所定の配色がなされ、画像を撮像する撮像素子と、前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する固体撮像素子である。
【０００８】
前記アナログデジタル変換部には、画素配列、前記同時走査する行数、または列数、ＦＤ（フローティングディフュージョン）共有する画素数に応じて、前記画像の画素信号のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換させるようにすることができる。
【０００９】
前記画素配列には、ベイヤ配列、ストライプ配列、デルタ配列、モザイク配列、WRGB（白色画素、赤色画素、緑色画素、青色画素）画素配列を含ませるようにすることができる。
【００１０】
前記画素配列には、露光時間が異なる画素を、配色が異なる画素として含ませるようにすることができる。
【００１１】
前記輝度値の基準となる配色の画素には、緑色画素、および白色画素を含ませるようにすることができる。
【００１２】
前記アナログデジタル変換部には、前記輝度値の基準となる配色以外の配色の画素であって、前記輝度値の基準となる配色の画素と近傍の画素の画素信号を同時走査してアナログデジタル変換する、または、近傍のタイミングでアナログデジタル変換させるようにすることができる。
【００１３】
本技術の一側面の固体撮像素子の動作方法は、画素単位で所定の配色がなされ、画像を撮像する撮像素子と、前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含む固体撮像素子の動作方法であって、前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する固体撮像素子の動作方法である。
【００１４】
本技術の一側面の撮像装置は、画素単位で所定の配色がなされ、画像を撮像する撮像素子と、前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する撮像装置である。
【００１５】
本技術の一側面の電子機器は、画素単位で所定の配色がなされ、画像を撮像する撮像素子と、前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する電子機器である。
【００１６】
本技術の一側面においては、画素単位で所定の配色がなされた、画像が撮像され、前記画像の画素信号が所定の方向に対して同時走査されてアナログデジタル変換され、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号が前記所定の方向に対して停滞しない順序でアナログデジタル変換される。
【発明の効果】
【００１７】
本開示の一側面によれば、動被写体の撮像にあたり、画像割れを抑制することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本技術を採用した固体撮像装置の概略の構造を示す図である。
【図２】並列数が１段の場合のカラム信号処理回路と共有画素の関係を説明する図である。
【図３】図２のカラム信号処理回路におけるＡＤ変換における従来の画素アクセスを説明する図である。
【図４】並列数が２段の場合のカラム信号処理回路と共有画素の関係を説明する図である。
【図５】図４のカラム信号処理回路におけるＡＤ変換における従来の画素アクセスを説明する図である。
【図６】並列数が４段の場合のカラム信号処理回路と共有画素の関係を説明する図である。
【図７】図６のカラム信号処理回路におけるＡＤ変換における従来の画素アクセスを説明する図である。
【図８】並列数が２段で、かつ、パイプライン処理を含む場合のカラム信号処理回路と共有画素の関係を説明する図である。
【図９】図８のカラム信号処理回路におけるＡＤ変換における従来の画素アクセスを説明する図である。
【図１０】図６のカラム信号処理回路におけるＡＤ変換における本開示の画素アクセスを説明する図である。
【図１１】図８のカラム信号処理回路におけるＡＤ変換における本開示の画素アクセスを説明する図である。
【図１２】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【図１３】図１の固体撮像装置の使用例を説明する図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２０】
図１は、本技術を適用した撮像素子（固体撮像素子）の一実施の形態の構成例を示すブロック図である。
【００２１】
図１に示すように、撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、ランプ信号生成回路１７、および制御回路１８を備えて構成される。
【００２２】
画素領域１２は、図示しない光学系により集光される光を受光する受光面である。画素領域１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
【００２３】
垂直駆動回路１３は、画素領域１２に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。
【００２４】
カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１４は、画素２１の列数に応じた複数のカラムＡＤ回路１４ａを有して構成され、画素２１の列ごとに並列的にCDS処理を行うことができる。
【００２５】
水平駆動回路１５は、画素領域１２に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。
【００２６】
出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。
【００２７】
ランプ信号生成回路１７は、カラム信号処理回路１４が画素信号をＡＤ変換する際に参照する参照信号として、一定の勾配で時間の経過に従って降下する電圧（スロープ電圧）のランプ信号を生成し、カラム信号処理回路１４に供給する。
【００２８】
制御回路１８は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１８は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。また、例えば、制御回路１８は、カラム信号処理回路１４において画素信号を高速にＡＤ変換することができるように画素２１から画素信号が読み出されるような制御を行う。
【００２９】
＜カラム信号処理回路の構成例＞
カラム信号処理回路１４は、画素２１の列数に応じた複数のカラムＡＤ回路１４ａを備えている。
【００３０】
尚、図２の上部で示されるように、画素は、ベイヤ配列とし、４画素×２画素（＝行数×列数）の合計８画素により、１個のカラムＡＤ回路１４ａが、ＦＤ（Floating Diffusion：フローティングディフュージョン）を共有する共有画素構造が取られるものとし、この８画素の単位を、以降においては共有画素６１と称するものとする。
【００３１】
この場合、図２の下部で示されるように、カラムＡＤ回路１４ａは、並列数が１行であり、一度の画素アクセスで、一行の画素列に対して、１列おきの画素にアクセスしてＡＤ変換することが可能である。
【００３２】
したがって、カラムＡＤ回路１４ａは、例えば、図２の下段におけるアクセス位置の画素信号をＡＤ変換した後、図中の右隣りの列の画素にアクセスしてＡＤ変換すると、１行分だけ図中の上方に移動して、かつ、左隣りの列の画素にアクセスして、ＡＤ変換し、さらに、右隣りの画素にアクセスしてＡＤ変換する処理を繰り返す。
【００３３】
このカラムＡＤ回路１４ａがアクセスする１画素分のＡＤ変換は、従来においては、時系列には、図３で示されるように順次、ＡＤ変換が行われている。
【００３４】
ここで、図３は、カラム信号処理回路１４がカラムＡＤ回路１４ａの、１行分を１段だけ設けたときの、カラム信号処理回路１４がアクセスする画素位置の時系列の垂直方向への変化を示している。より詳細には、図３においては、垂直方向に１２０行目の共有画素６１における左下のＲ画素からの垂直方向の変位と、アクセスされている画素と時系列に示したものである。
【００３５】
より詳細には、図中のＸＨＳ＝９であって、ＡＤ＝１で示される、最初のタイミングにおいて、カラムＡＤ回路１４ａは、１２０行目における共有画素６１の最下段の左側にあるＲ画素の画素信号をＡＤ変換する。
【００３６】
図中のＸＨＳ＝９であって、ＡＤ＝２で示される、２番目のタイミングにおいて、カラムＡＤ回路１４ａは、１２０行目における共有画素６１の最下段の右側にあるＧｒ画素の画素信号をＡＤ変換する。
【００３７】
図中のＸＨＳ＝１０であって、ＡＤ＝１で示される、３番目のタイミングにおいて、垂直方向に１行移動して、カラムＡＤ回路１４ａは、１２１行目における共有画素６１の下から２段目の左側にあるＧｂ画素の画素信号をＡＤ変換する。
【００３８】
図中のＸＨＳ＝１０であって、ＡＤ＝２で示される、４番目のタイミングにおいて、カラムＡＤ回路１４ａは、１２１行目における共有画素６１の下から２段目の右側にあるＢ画素の画素信号をＡＤ変換する。
【００３９】
図中のＸＨＳ＝１１であって、ＡＤ＝１で示される、５番目のタイミングにおいて、垂直方向に１行移動して、カラムＡＤ回路１４ａは、１２２行目における共有画素６１の上から２段目の左側にあるＲ画素の画素信号をＡＤ変換する。
【００４０】
図中のＸＨＳ＝１１であって、ＡＤ＝２で示される、６番目のタイミングにおいて、カラムＡＤ回路１４ａは、１２２行目における共有画素６１の上から２段目の右側にあるＧｒ画素の画素信号をＡＤ変換する。
【００４１】
図中のＸＨＳ＝１２であって、ＡＤ＝１で示される、７番目のタイミングにおいて、カラムＡＤ回路１４ａは、垂直方向に１行移動して、１２３行目における共有画素６１の最上段の左側にあるＧｂ画素の画素信号をＡＤ変換する。
【００４２】
図中のＸＨＳ＝１２であって、ＡＤ＝１で示される、８番目のタイミングにおいて、カラムＡＤ回路１４ａは、１２３行目における共有画素６１の最上段の右側にあるＢ画素の画素信号をＡＤ変換する。
【００４３】
以降において、同様の処理が繰り返される。
【００４４】
＜並列数が２段である場合のカラム信号処理回路＞
以上においては、カラム信号処理回路１４が、１行の画素に対して、１列おきにアクセスして画素信号をＡＤ変換する、並列数が１段である例について説明してきたが、並列数を行にして、同時に２行の画素に対して、それぞれの行で１列おきの画素にアクセスして画素信号をＡＤ変換するようにしてもよい。
【００４５】
図４は、同時に２行の画素に対して、それぞれの行で１列おきの画素にアクセスして画素信号をＡＤ変換するようにしたカラム信号処理回路１４を示している。
【００４６】
この場合、図４の上部で示されるように、２個の垂直方向に隣接する共有画素６１ａ，６１ｂに対して、それぞれカラムＡＤ回路１４−１，１４−２がそれぞれの画素にアクセスしてＡＤ変換する。
【００４７】
また、図４の下部で示されるように、カラムＡＤ回路１４ａ−１，１４ａ−２は、一度の画素アクセスで、３行離れた２行の画素列に対して、１列おきの画素にアクセスしてＡＤ変換することが可能である。
【００４８】
＜並列数が２段である場合のカラム信号処理回路による従来のＡＤ変換処理＞
次に、図５を参照して、並列数が２段である場合のカラム信号処理回路１４による従来のＡＤ変換処理について説明する。
【００４９】
すなわち、図４のカラム信号処理回路１４により、図５で示されるように、ＸＨＳ＝９であって、ＡＤ＝１で示される、最初のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより１２４，１２０行目における共有画素６１ａ，６１ｂの最下段の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００５０】
ＸＨＳ＝９であって、ＡＤ＝２で示される、２番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、１２４，１２０行目における共有画素６１ａ，６１ｂの最下段の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【００５１】
ＸＨＳ＝１０であって、ＡＤ＝１で示される、３番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、垂直方向に１行移動して、１２５，１２１行目における共有画素６１ａ，６１ｂの下から２段目の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【００５２】
ＸＨＳ＝１０であって、ＡＤ＝２で示される、４番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、１２５，１２１行目における共有画素６１ａ，６１ｂの下から２段目の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【００５３】
ＸＨＳ＝１１であって、ＡＤ＝１で示される、５番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、垂直方向に１行移動して、１２６，１２２行目における共有画素６１ａ，６１ｂの上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００５４】
ＸＨＳ＝１１であって、ＡＤ＝２で示される、６番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、１２６，１２２行目における共有画素６１ａ，６１ｂの上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【００５５】
ＸＨＳ＝１２であって、ＡＤ＝１で示される、７番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、垂直方向に１行移動して、１２７，１２３行目における共有画素６１ａ，６１ｂの最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【００５６】
ＸＨＳ＝１２であって、ＡＤ＝２で示される、８番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、１２７，１２３行目における共有画素６１ａ，６１ｂの最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【００５７】
そして、ＸＨＳ＝１３であって、ＡＤ＝１で示される、９番目のタイミングにおいて、カラムＡＤ回路１４ａ−１，１４ａ−２のそれぞれにより、垂直方向に５行分移動して、１３２，１２８行目における共有画素６１ａ，６１ｂの最下段の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００５８】
以降において、同様の処理が繰り返される。
【００５９】
＜並列数が４段である場合のカラム信号処理回路＞
以上においては、カラム信号処理回路１４が、並列数が２段とされ、同時に２行の画素に対して、１列おきにアクセスして画素信号をＡＤ変換する例について説明してきたが、並列数を４段とし、同時に４行の画素に対して、それぞれの行で１列おきの画素にアクセスして画素信号をＡＤ変換するようにしてもよい。
【００６０】
図６は、並列数を４段として、同時に４行の画素に対して、それぞれの行で１列おきの画素にアクセスして画素信号をＡＤ変換するようにしたカラム信号処理回路１４を示している。
【００６１】
この場合、図６の上部で示されるように、４個の垂直方向に隣接する共有画素６１ａ乃至６１ｄに対して、それぞれカラムＡＤ回路１４−１乃至１４−４がそれぞれの画素にアクセスしてＡＤ変換する。
【００６２】
また、図６の下部で示されるように、カラムＡＤ回路１４ａ−１乃至１４ａ−４は、一度の画素アクセスで、それぞれ３行ずつ離れた計４行の画素列に対して、１行おきの画素にアクセスしてＡＤ変換することが可能である。
【００６３】
＜並列数が４段である場合のカラム信号処理回路による従来のＡＤ変換処理＞
次に、図７を参照して、並列数が４段である場合のカラム信号処理回路による従来のＡＤ変換処理について説明する。
【００６４】
すなわち、図６のカラム信号処理回路１４により、図７で示されるように、ＸＨＳ＝９であって、ＡＤ＝１である、最初のタイミングにおいて、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３２，１２８，１２４，１２０行目における共有画素６１ａ乃至６１ｄの最下段の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【００６５】
ＸＨＳ＝９であって、ＡＤ＝２である、２番目のタイミングにおいて、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３２，１２８，１２４，１２０行目における共有画素６１ａ乃至６１ｄの最下段の右側にあるＧｒ画素の４画素の画素信号がＡＤ変換される。
【００６６】
ＸＨＳ＝１０であって、ＡＤ＝１である、３番目のタイミングにおいて、垂直方向に１行移動して、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３３，１２９，１２５，１２１行目における共有画素６１ａ乃至６１ｄの下から２段目の左側にあるＧｂ画素の４画素の画素信号がＡＤ変換される。
【００６７】
ＸＨＳ＝１０であって、ＡＤ＝２である、４番目のタイミングにおいて、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３３，１２９，１２５，１２１行目における共有画素６１ａ乃至６１ｄの下から２段目の右側にあるＢ画素の４画素の画素信号がＡＤ変換される。
【００６８】
ＸＨＳ＝１１であって、ＡＤ＝１である、５番目のタイミングにおいて、垂直方向に１行移動して、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３４，１３０，１２６，１２２行目における共有画素６１ａ乃至６１ｄの上から２段目の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【００６９】
ＸＨＳ＝１１であって、ＡＤ＝２である、６番目のタイミングにおいて、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３４，１３０，１２６，１２２行目における共有画素６１ａ乃至６１ｄの上から２段目の右側にあるＧｒ画素の４画素の画素信号がＡＤ変換される。
【００７０】
ＸＨＳ＝１２であって、ＡＤ＝１である、７番目のタイミングにおいて、垂直方向に１行移動して、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３５，１３１，１２７，１２３行目における共有画素６１ａ乃至６１ｄの最上段の左側にあるＧｂ画素の４画素の画素信号がＡＤ変換される。
【００７１】
ＸＨＳ＝１２であって、ＡＤ＝２である、８番目のタイミングにおいて、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３５，１３１，１２７，１２３行目における共有画素６１ａ乃至６１ｄの最上段の右側にあるＢ画素の４画素の画素信号がＡＤ変換される。
【００７２】
そして、ＸＨＳ＝１３であって、ＡＤ＝１である、９番目のタイミングにおいて、垂直方向に５行分移動して、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１４８（図示せず），１４４，１４０，１３６行目における共有画素６１ａ乃至６１ｄの最下段の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【００７３】
以降において、同様の処理が繰り返される。
【００７４】
＜並列数が２段で、かつ、パイプライン処理される場合のカラム信号処理回路＞
以上においては、カラム信号処理回路１４が、同時に４行の画素に対して、１列おきにアクセスして画素信号をＡＤ変換する例について説明してきたが、複数の共有画素からなる共有画素群について、共有画素のそれぞれにカラムＡＤ回路を構成することで、複数行に共有画素群に対して、パイプライン処理するようにしてもよい。
【００７５】
図８は、複数の共有画素からなる共有画素群について、共有画素のそれぞれにカラムＡＤ回路の並列数を２段にして、かつ、２段のパイプライン処理をするようにしたカラム信号処理回路１４を示している。
【００７６】
より詳細には、図８のカラム信号処理回路１４は、垂直方向に２個の共有画素６１ａ−１，６１ａ−２からなる共有画素群６１Ａと共有画素６１ｂ−１，６１ｂ−２からなる共有画素群６１Ｂとが、垂直方向に交互に設けられている。また、各共有画素群６１Ａ，６１Ｂには、それぞれ垂直信号線２３ａ−１，２３ａ−２、および２３ｂ−１，２３ｂ−１を介して、カラムＡＤ回路１４ａｐ−１，１４ａｓ−１、および１４ａｐ−１，１４ａｓ−２が、設けられている。
【００７７】
＜並列数が２段で、かつ、２段のパイプライン処理がなされる場合のカラム信号処理回路による従来のＡＤ変換処理＞
次に、図９を参照して、並列数が２段で、かつ、２段のパイプライン処理がなされる場合のカラム信号処理回路による従来のＡＤ変換処理について説明する。
【００７８】
図８のカラム信号処理回路１４の構成により、図９で示されるように、ＸＨＳ＝２４、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、最初のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１２８行目における共有画素群６１Ａの共有画素６１ａ−１の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２０行目における共有画素群６１Ｂの共有画素６１ｂ−１の最下段の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００７９】
ＸＨＳ＝２４、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、２番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３２行目における共有画素群６１Ａの共有画素６１ａ−２の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２４行目における共有画素群６１Ｂの共有画素６１ｂ−２の最下段の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００８０】
ＸＨＳ＝２４、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、３番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１２８行目における共有画素群６１Ａの共有画素６１ａ−１の最下段の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２０行目における共有画素群６１Ｂの共有画素６１ｂ−１の最下段の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【００８１】
ＸＨＳ＝２４、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、４番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３２行目における共有画素群６１Ａの共有画素６１ａ−２の最下段の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２４行目における共有画素群６１Ｂの共有画素６１ｂ−２の最下段の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【００８２】
ＸＨＳ＝２５、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、５番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１２９行目における共有画素群６１Ａの共有画素６１ａ−１の下から２段目の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２１行目における共有画素群６１Ｂの共有画素６１ｂ−１の下から２段目の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【００８３】
ＸＨＳ＝２５、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、６番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３３行目における共有画素群６１Ａの共有画素６１ａ−２の下から２段目の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２５行目における共有画素群６１Ｂの共有画素６１ｂ−１の下から２段目の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【００８４】
ＸＨＳ＝２５、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、７番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１２９行目における共有画素群６１Ａの共有画素６１ａ−１の下から２段目の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２１行目における共有画素群６１Ｂの共有画素６１ｂ−１の下から２段目の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【００８５】
ＸＨＳ＝２５、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、８番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３３行目における共有画素群６１Ａの共有画素６１ａ−２の下から２段目の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２５行目における共有画素群６１Ｂの共有画素６１ｂ−２の下から２段目の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【００８６】
ＸＨＳ＝２６、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、９番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１３０行目における共有画素群６１Ａの共有画素６１ａ−１の上から２段目の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２２行目における共有画素群６１Ｂの共有画素６１ｂ−１の上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００８７】
ＸＨＳ＝２６、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１０番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３４行目における共有画素群６１Ａの共有画素６１ａ−２の上から２段目の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２６行目における共有画素群６１Ｂの共有画素６１ｂ−２の上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００８８】
ＸＨＳ＝２６、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１１番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１３０行目における共有画素群６１Ａの共有画素６１ａ−１の上から２段目の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２２行目における共有画素群６１Ｂの共有画素６１ｂ−１の上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【００８９】
ＸＨＳ＝２６、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１２番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３４行目における共有画素群６１Ａの共有画素６１ａ−２の上から２段目の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２６行目における共有画素群６１Ｂの共有画素６１ｂ−２の上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【００９０】
ＸＨＳ＝２７、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１３番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１３１行目における共有画素群６１Ａの共有画素６１ａ−１の最上段の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２３行目における共有画素群６１Ｂの共有画素６１ｂ−１の最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【００９１】
ＸＨＳ＝２７、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１４番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３５行目における共有画素群６１Ａの共有画素６１ａ−２の最上段の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２７行目における共有画素群６１Ｂの共有画素６１ｂ−２の最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【００９２】
ＸＨＳ＝２７、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１５番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１３１行目における共有画素群６１Ａの共有画素６１ａ−１の最上段の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２３行目における共有画素群６１Ｂの共有画素６１ｂ−１の最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【００９３】
ＸＨＳ＝２７、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１６番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１３５行目における共有画素群６１Ａの共有画素６１ａ−２の最上段の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２７行目における共有画素群６１Ｂの共有画素６１ｂ−２の最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【００９４】
ＸＨＳ＝２８、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１７番目のタイミングにおいて、８行上方に移動して、カラムＡＤ回路１４ａｐ−１により、１４４行目における共有画素群６１Ａの共有画素６１ａ−１の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１３６行目における共有画素群６１Ｂの共有画素６１ｂ−２の最下段の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【００９５】
以降においては、２番目のタイミングから１６番目のタイミングにおける処理が繰り返される。
【００９６】
尚、共有画素６１ａ−１および共有画素６１ｂ−１ごとに、それぞれが有する画素２１で交互に、カラムＡＤ回路１４ａｐ−１，１４ａｐ−２において、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。これと並行して、共有画素６１ａ−２および共有画素６１ｂ−２ごとに、それぞれが有する画素２１で交互に、カラムＡＤ回路１４ａｓ−１，１４ａｓ−２において、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。
【００９７】
このように、図８のカラム信号処理回路１４では、カラムＡＤ回路１４ａｐ−１，１４ａｐ−２とカラムＡＤ回路１４ａｓ−１，１４ａｓ−２とで並列的にＡＤ変換を行うことができるので、より高速にＡＤ変換を行うことができる。
【００９８】
より具体的には、最初のタイミングおよび２番目のタイミング、３番目のタイミングおよび４番目のタイミング、５番目のタイミングおよび６番目のタイミング、７番目のタイミングおよび８番目のタイミング、９番目のタイミングおよび１０番目のタイミング、１１番目のタイミングおよび１２番目のタイミング、１３番目のタイミングおよび１４番目のタイミング、並びに、１５番目のタイミングおよび１６番目のタイミングは、高速で切り替えることが可能であるため、ほぼ同時に処理することが可能である。
【００９９】
結果として、図９における最初のタイミングから１６番目のタイミングまでの処理時間は、図３，図５，図７における最初のタイミングから８番目までのタイミングにおける処理時間と同様である。このため、図９における図８の並列数が２段で、かつ、２段のパイプライン処理がなされる場合のカラム信号処理回路による従来のＡＤ変換処理と、図７における図６の並列数が４段である場合のカラム信号処理回路による従来のＡＤ変換処理とは、ほぼ同一の処理効率となる。
【０１００】
＜ＡＤ変換処理における垂直方向への停滞と本開示のＡＤ変換処理＞
上述した一連のＡＤ変換処理において、図３におけるＡＤ変換処理の垂直方向の変位において、輝度の基準となるＧｒ，Ｇｂ画素の画素信号は、点線で示されるように、時系列に垂直方向に上昇している。
【０１０１】
これに対して、図５で示される並列数が２段である場合のＡＤ変換処理においては、太線囲まれた最初のタイミングから８番目のタイミングまでの間においては、輝度の基準となるＧｒ，Ｇｂ画素の読み出し範囲の垂直方向の変位は、点線で示されるように、１２０行目乃至１２７行目の範囲内において、変位が停滞する状態となり、以降においても、８回のタイミングの範囲毎に垂直方向において、停滞する範囲が発生する。
【０１０２】
また、図７で示される並列数が４段である場合のＡＤ変換処理においては、太線囲まれた最初のタイミングから８番目のタイミングまでの間においては、輝度の基準となるＧｒ，Ｇｂ画素の読み出し範囲の垂直方向の変位は、点線で示されるように、１２０行目乃至１３５行目の範囲内において、変位が停滞する状態となり、以降においても、８回のタイミングの範囲毎に垂直方向において、停滞する範囲が発生する。
【０１０３】
さらに、図９で示される並列数が２段で、かつ、パイプライン処理である場合のＡＤ変換処理においては、太線囲まれた最初のタイミングから１６番目のタイミングまでの間においては、輝度の基準となるＧｒ，Ｇｂ画素の読み出し範囲の垂直方向の変位は、点線で示されるように、１２０行目乃至１３５行目の範囲内において、変位が停滞する状態となり、以降においても、１６回のタイミングの範囲毎に垂直方向において、停滞する範囲が発生する。
【０１０４】
そこで、本開示のカラム信号処理回路１４においては、輝度の基準となるＧｒ，Ｇｂ画素の垂直方向の変位に停滞が発生しないように、すなわち、垂直方向の変位がほぼ単調に上方に変位するように、Ｇｒ，Ｇｂ画素の読み出し位置が設定され、設定されたＧｒ，Ｇｂ画素の読み出し位置に応じて、近いＲ，Ｂ画素の読み出されるようにして、画素へとアクセスしてＡＤ変換する。
【０１０５】
より詳細には、例えば、図６で示される並列数が４段である場合のカラム信号処理回路１４においては、図１０で示されるように、輝度の基準とされるＧｒ，Ｇｂ画素の垂直方向の変位がほぼ単調に上方に変位するように、Ｇｒ，Ｇｂ画素が順次設定され、設定されたＧｒ，Ｇｂ画素から、それぞれ近い位置の共有画素におけるＲ，Ｂ画素を読み出すように設定する。
【０１０６】
すなわと、ＸＨＳ＝９で、かつ、ＡＤ＝１である、最初のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１２４行目における共有画素６１ａの最下段の左側にあるＲ画素、１２０行目における共有画素６１ｂの最下段の右側にあるＧｒ画素、１１８行目における共有画素６１ｃの上から２段目の右側にあるＧｒ画素、および、図示しない、１１４行目における共有画素６１ｄの上から２段目の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【０１０７】
ＸＨＳ＝９で、かつ、ＡＤ＝２である、２番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１２５行目における共有画素６１ａの下から２段目の右側にあるＢ画素、１２１行目における共有画素６１ｂの下から２段目の左側にあるＧｂ画素、１１９行目における共有画素６１ｃの最上段の左側にあるＧｂ画素、および、図示しない、１１５行目における共有画素６１ｄの最上段の右側にあるＢ画素の４画素の画素信号がＡＤ変換される。
【０１０８】
ＸＨＳ＝１０で、かつ、ＡＤ＝１である、３番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１２８行目における共有画素６１ａの最下段の左側にあるＲ画素、１２４行目における共有画素６１ｂの最下段の右側にあるＧｒ画素、１２２行目における共有画素６１ｃの上から２段目の右側にあるＧｒ画素、および、１１８行目における共有画素６１ｄの上から２段目の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【０１０９】
ＸＨＳ＝１０で、かつ、ＡＤ＝２である、４番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１２９行目における共有画素６１ａの下から２段目の右側にあるＢ画素、１２５行目における共有画素６１ｂの下から２段目の左側にあるＧｂ画素、１２３行目における共有画素６１ｃの最上段の左側にあるＧｂ画素、および、１１９行目における共有画素６１ｄの最上段の右側にあるＢ画素の４画素の画素信号がＡＤ変換される。
【０１１０】
ＸＨＳ＝１１で、かつ、ＡＤ＝１である、５番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３２行目における共有画素６１ａの最下段の左側にあるＲ画素、１２８行目における共有画素６１ｂの最下段の右側にあるＧｒ画素、１２６行目における共有画素６１ｃの上から２段目の右側にあるＧｒ画素、および、１２２行目における共有画素６１ｄの上から２段目の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【０１１１】
ＸＨＳ＝１１で、かつ、ＡＤ＝２である、６番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３３行目における共有画素６１ａの下から２段目の右側にあるＢ画素、１２９行目における共有画素６１ｂの下から２段目の左側にあるＧｂ画素、１２７行目における共有画素６１ｃの最上段の左側にあるＧｂ画素、および、図示しない、１２３行目における共有画素６１ｄの最上段の右側にあるＢ画素の４画素の画素信号がＡＤ変換される。
【０１１２】
ＸＨＳ＝１２で、かつ、ＡＤ＝１である、７番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３６行目における共有画素６１ｄの最下段の左側にあるＲ画素、１３２行目における共有画素６１ａの最下段の右側にあるＧｒ画素、１３０行目における共有画素６１ｂの上から２段目の右側にあるＧｒ画素、および、１２６行目における共有画素６１ｃの上から２段目の左側にあるＲ画素の４画素の画素信号がＡＤ変換される。
【０１１３】
ＸＨＳ＝１２で、かつ、ＡＤ＝２である、８番目のタイミングで、カラムＡＤ回路１４ａ−１乃至１４ａ−４のそれぞれにより、１３７行目における共有画素６１ｄの下から２段目の右側にあるＢ画素、１３３行目における共有画素６１ａの下から２段目の左側にあるＧｂ画素、１３１行目における共有画素６１ｂの最上段の左側にあるＧｂ画素、および、１２７行目における共有画素６１ｃの最上段の右側にあるＢ画素の４画素の画素信号がＡＤ変換される。
【０１１４】
以降において、例えば、５番目のタイミング乃至８番目のタイミングまでの処理が繰り返される。
【０１１５】
結果として、例えば、最初のタイミング乃至１４番目のタイミングまでにおける一点鎖線で囲まれた範囲により共有画素６１ａ乃至６１ｄの画素信号がＡＤ変換されることになる。ここで、例えば、点線で囲まれた範囲の共有画素６１ａ乃至６１ｄ分の画素信号が全てＡＤ変換されるまでには、最初のタイミングから１４番目までのタイミングまで必要となるため、図７における最初のタイミング乃至８番目のタイミングまで必要とされる処理時間の７／４倍の処理時間が必要とされる。しかしながら、図１０の処理においては、最初のタイミングから１４番目までのタイミングまでの処理により、共有画素６１ａ乃至６１ｄ分の画素信号の７／４倍に相当する画素信号がＡＤ変換されることになるので、実質的なＡＤ変換の効率は同一である。
【０１１６】
このため、ＡＤ変換効率を変えることなく、輝度の基準となるＧｂ，Ｇｒ画素の垂直方向の変位は、図１０の点線で示されるように、ほぼ単調に上昇させることが可能となり、停滞の発生を抑制することが可能となる。また、この際、Ｇｂ，Ｇｒ画素が読み出されるタイミングから近い位置のＲ，Ｂ画素が、近傍のタイミングでＡＤ変換されることになるので、適切な輝度値を利用したＲ，Ｂ画素の再現が可能となる。
【０１１７】
尚、この例においては、並列数が４段である場合について説明してきたが、その他の並列数においても、同様に、輝度値の基準となる画素Ｇｂ，Ｇｒの垂直方向の変位がほぼ単調に上昇させるように設定した後、その近傍の位置、または、タイミングにおいて、Ｒ，Ｂ画素が読み出されるようにすることで、同様の効果を奏することが可能となる。
【０１１８】
＜並列数が２段で、かつ、２段のパイプライン処理がなされる場合における本開示のカラム信号処理＞
以上においては、並列数が４段である場合のカラム信号処理回路における本開示におけるカラム信号処理について説明してきたが、並列数が２段で、かつ、２段のパイプライン処理がなされる場合におけるカラム信号処理においても同様に適用することができる。
【０１１９】
図１１は、並列数が２段で、かつ、２段のパイプライン処理がなされる場合のカラム信号処理回路における本開示におけるカラム信号処理を示したものである。
【０１２０】
すなわち、この例においても、輝度値の基準となるＧｒ，Ｇｂ画素の垂直方向の変位がほぼ単調に上昇するようにＡＤ変換されるＧｒ，Ｇｂ画素の画素位置およびタイミングを設定した後、Ｒ，Ｂ画素が、それぞれの近傍の位置、または、近傍のタイミングで読み出されるようにすればよい。
【０１２１】
より詳細には、図１１で示されるように、ＸＨＳ＝２２、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、最初のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１１６行目における共有画素群６１Ａの共有画素６１ａ−１の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、図示しない１１０行目における共有画素群６１Ｂの共有画素６１ｂ−１の上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【０１２２】
ＸＨＳ＝２２、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、２番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１２０行目における共有画素群６１Ａの共有画素６１ａ−２の最下段の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１１４行目における共有画素群６１Ｂの共有画素６１ｂ−２の上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【０１２３】
ＸＨＳ＝２２、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、３番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１１７行目における共有画素群６１Ａの共有画素６１ａ−１の下から２段目の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、図示しない１１１行目における共有画素群６１Ｂの共有画素６１ｂ−１の最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【０１２４】
ＸＨＳ＝２２、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、４番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１２１行目における共有画素群６１Ａの共有画素６１ａ−２の下から２段目の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１１５行目における共有画素群６１Ｂの共有画素６１ｂ−２の最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【０１２５】
ＸＨＳ＝２３、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、５番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−２により、１２４行目における共有画素群６１Ｂの共有画素６１ｂ−１の最下段の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−１により、１１８行目における共有画素群６１Ａの共有画素６１ａ−１の上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【０１２６】
ＸＨＳ＝２３、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、６番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１２０行目における共有画素群６１Ａの共有画素６１ａ−２の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１１４行目における共有画素群６１Ｂの共有画素６１ｂ−２の上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【０１２７】
ＸＨＳ＝２３、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、７番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−２により、１２５行目における共有画素群６１Ｂの共有画素６１ｂ−１の下から２段目の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−１により、１１９行目における共有画素群６１Ａの共有画素６１ａ−１の最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【０１２８】
ＸＨＳ＝２３、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、８番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１２１行目における共有画素群６１Ａの共有画素６１ａ−２の下から２段目の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１１５行目における共有画素群６１Ｂの共有画素６１ｂ−２の最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【０１２９】
ＸＨＳ＝２４、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、９番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−２により、１２４行目における共有画素群６１Ｂの共有画素６１ｂ−１の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−１により、１１８行目における共有画素群６１Ａの共有画素６１ａ−１の上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【０１３０】
ＸＨＳ＝２４、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１０番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−２により、１２９行目における共有画素群６１Ｂの共有画素６１ｂ−２の最下段の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−１により、１２２行目における共有画素群６１Ａの共有画素６１ａ−２の上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【０１３１】
ＸＨＳ＝２４、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１１番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−２により、１２５行目における共有画素群Secondaryの共有画素６１ｂ−１の下から２段目の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−１により、１１９行目における共有画素群６１Ａの共有画素６１ａ−１の最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【０１３２】
ＸＨＳ＝２４、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１２番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−２により、１２９行目における共有画素群６１Ｂの共有画素６１ｂ−２の下から２段目の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−１により、１２３行目における共有画素群６１Ａの共有画素６１ａ−２の最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【０１３３】
ＸＨＳ＝２５、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１３番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１３２行目における共有画素群６１Ａの共有画素６１ａ−１の最下段の左側にあるＲ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２３行目における共有画素群６１Ｂの共有画素６１ｂ−１の上から２段目の右側にあるＧｒ画素の２画素の画素信号がＡＤ変換される。
【０１３４】
ＸＨＳ＝２５、ＡＤ＝１、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１４番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−２により、１２８行目における共有画素群６１Ｂの共有画素６１ｂ−２の最下段の右側にあるＧｒ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−１により、１２２行目における共有画素群６１Ａの共有画素６１ｂ−２の上から２段目の左側にあるＲ画素の２画素の画素信号がＡＤ変換される。
【０１３５】
ＸＨＳ＝２５、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｐにおける、１５番目のタイミングにおいて、カラムＡＤ回路１４ａｐ−１により、１３３行目における共有画素群６１Ａの共有画素６１ａ−１の下から２段目の右側にあるＢ画素がＡＤ変換され、カラムＡＤ回路１４ａｐ−２により、１２７行目における共有画素群Secondaryの共有画素６１ｂ−１の最上段の左側にあるＧｂ画素の２画素の画素信号がＡＤ変換される。
【０１３６】
ＸＨＳ＝２５、ＡＤ＝２、およびパイプラインＡＤ（Ｐｉｐｅｌｉｎｅ ＡＤ）＝Ｓにおける、１６番目のタイミングにおいて、カラムＡＤ回路１４ａｓ−１により、１２９行目における共有画素群６１Ａの共有画素６１ａ−１の下から２段目の左側にあるＧｂ画素がＡＤ変換され、カラムＡＤ回路１４ａｓ−２により、１２６行目における共有画素群６１Ｂの共有画素６１ｂ−２の最上段の右側にあるＢ画素の２画素の画素信号がＡＤ変換される。
【０１３７】
以降においては、６番目のタイミングからの処理が繰り返される。
【０１３８】
このような処理により、例えば、最初のタイミング乃至２８番目のタイミングまでにおける一点鎖線で囲まれた範囲により共有画素６１ａ乃至６１ｄの画素信号がＡＤ変換されることになる。ここで、例えば、点線で囲まれた範囲の共有画素６１ａ乃至６１ｄ分の画素信号が全てＡＤ変換されるまでには、最初のタイミングから２８番目までのタイミングまで必要となるため、図７における最初のタイミング乃至８番目のタイミングまで必要とされる処理よりも長い時間が必要とされるが、図１１の処理においては、最初のタイミングから２８番目までのタイミングまでの処理により、共有画素６１ａ乃至６１ｄ分の画素信号の７／４倍に相当する画素信号がＡＤ変換される。さらに、２段のパイプライン処理の切替は、高速であるため、図１１の処理における最初のタイミングから２８番目までのタイミングは、実質的に、図７における最初のタイミングから１４番目のタイミングまでの処理と同様である。これらのことから、図１１のカラム信号処理と、図７のカラム信号処理との実質的なＡＤ変換の効率は同一である。
【０１３９】
このため、ＡＤ変換効率を変えることなく、輝度の基準となるＧｂ，Ｇｒ画素の垂直方向の変位は、図１１の点線で示されるように、ほぼ単調に上昇させることが可能となり、停滞の発生を抑制することが可能となる。また、この際、Ｇｂ，Ｇｒ画素が読み出されるタイミングから近い位置のＲ，Ｂ画素が、近傍のタイミングでＡＤ変換されることになるので、適切な輝度値を利用したＲ，Ｂ画素の再現が可能となる。
【０１４０】
尚、この例においては、並列数が２段で、かつ、２段のパイプライン処理を用いた場合について説明してきたが、その他の段数の並列数で、かつ、パイプライン処理を用いた場合においても、同様に、輝度値の基準となる画素Ｇｂ，Ｇｒの垂直方向の変位がほぼ単調に上昇させるように設定した後、その近傍の位置、または、タイミングにおいて、Ｒ，Ｂ画素が読み出されるようにすることで、同様の効果を奏することが可能となる。
【０１４１】
＜本開示による効果＞
以上の処理により、輝度値の基準となるＧｂ，Ｇｒ画素の垂直方向の画素アクセスの変位の停滞を抑制することで、動被写体の画像における画像割れが抑制される。
【０１４２】
尚、以上においては、ベイヤ配列における輝度値の基準となる画素が緑画素であるＧｒ，Ｇｂ画素である例について説明してきたが、輝度値の基準となる画素として緑画素以外の画素が用いられる場合については、その輝度値の基準となる画素の読み出し位置における垂直方向の停滞を抑制することで同様の効果を奏することが可能である。すなわち、例えば、輝度値の基準として白色画素（Ｗ画素）を用いる場合については、ＡＤ変換処理において、Ｗ画素の画素アクセスの垂直方向の変位の停滞を抑制することで同様の効果を奏することが可能となる。したがって、ＡＤ変換処理において、輝度値の基準となる波長の色の画素の画素アクセスの垂直方向の変位の停滞が抑制されることで同様の効果を奏することが可能となる。
【０１４３】
また、並列数、および、パイプライン処理の段数、ＦＤ（フローティングディフュージョン）を共有する画素数、並びに画素配列（ベイヤ配列、ストライプ配列、デルタ配列、モザイク配列、WRGB（白色、赤色、緑色、青色）画素配列等）などに応じて、輝度値の基準となる画素の画素アクセス順序を、垂直方向の変位の停滞が抑制されるようにすることで、画像割れの発生を抑制することが可能となる。
【０１４４】
さらに、以上においては、行方向に同時走査する場合の例として、輝度の基準となる画素のＡＤ変換において、垂直方向に対して画素位置が停滞しないように、単調に変位するようにＡＤ変換していくことで、画像割れの発生を抑制する例について説明してきたが、例えば、列方向に対して同時走査するような場合については、輝度の基準となる画素のＡＤ変換は、処理対象となる画素位置が水平方向に対して停滞しないようにすることで、画像割れの発生を抑制することが可能となる。
【０１４５】
また、以上においては、Ｒ，Ｇｒ，Ｇｂ，Ｂ画素、または、Ｗ画素が配列された例について説明してきたが、さらに、HDR（ハイダイナミックレンジ）撮像などに代表される、露光時間の異なる画素が含まれるような画素配列であってもよい。すなわち、このような場合においても、露光時間の異なる輝度値の基準となる画素値の垂直方向の変位の停滞を抑制するように画素アクセスするようにすることで、同様の効果を奏することが可能となる。この際にも、輝度値の基準となる画素の画素信号と、その近傍の輝度値の基準となる画素以外の画素とを同時、または、その近傍のタイミングでＡＤ変換することで、動被写体の撮像における画像割れの発生を抑制することが可能となる。
【０１４６】
＜電子機器への適用例＞
上述した撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１４７】
図１２は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１４８】
図１２に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
【０１４９】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。
【０１５０】
シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。
【０１５１】
固体撮像素子２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
【０１５２】
駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。
【０１５３】
信号処理回路２０６は、固体撮像素子２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
【０１５４】
このように構成されている撮像装置２０１においても、上述した固体撮像素子２０４に代えて、撮像素子１１を適用することにより、画像割れを低減することが可能となる。
＜固体撮像素子の使用例＞
【０１５５】
図１３は、上述の撮像素子１１を使用する使用例を示す図である。
【０１５６】
上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１５７】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１５８】
尚、本開示は、以下のような構成も取ることができる。
＜１＞  画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
固体撮像素子。
＜２＞  前記アナログデジタル変換部は、画素配列、前記同時走査する行数、または列数、ＦＤ（フローティングディフュージョン）共有する画素数に応じて、前記画像の画素信号のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
＜１＞に記載の固体撮像素子。
＜３＞  前記画素配列は、ベイヤ配列、ストライプ配列、デルタ配列、モザイク配列、WRGB（白色画素、赤色画素、緑色画素、青色画素）画素配列を含む
＜２＞に記載の固体撮像素子。
＜４＞  前記画素配列は、露光時間が異なる画素を、配色が異なる画素として含む
＜２＞に記載の固体撮像素子。
＜５＞  前記輝度値の基準となる配色の画素は、緑色画素、および白色画素を含む
＜１＞乃至＜４＞のいずれかに記載の固体撮像素子。
＜６＞  前記アナログデジタル変換部は、前記輝度値の基準となる配色以外の配色の画素であって、前記輝度値の基準となる配色の画素と近傍の画素の画素信号を同時走査してアナログデジタル変換する、または、近傍のタイミングでアナログデジタル変換する
＜１＞乃至＜５＞のいずれかに記載の固体撮像素子。
＜７＞  画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含む固体撮像素子の動作方法であって、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
固体撮像素子の動作方法。
＜８＞  画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
撮像装置。
＜９＞  画素単位で所定の配色がなされ、画像を撮像する撮像素子と、
前記画像の画素信号を所定の方向に対して同時走査してアナログデジタル変換するアナログデジタル変換部とを含み、
前記アナログデジタル変換部は、前記画像の画素のうち、輝度値の基準となる配色の画素の画素信号を前記所定の方向に対して停滞しない順序でアナログデジタル変換する
電子機器。
【符号の説明】
【０１５９】
１１  撮像素子，  １２  画素領域，  １３  垂直駆動回路，  １４  カラム信号処理回路，  １４ａ，１４ａ−１乃至１４ａ−４，１４ａｐ−１，１４ａｐ−２，１４ａｓ−１，１４ａｓ−２  カラムＡＤ回路，  １５  水平駆動回路，  １６  出力回路，  １７  ランプ信号生成回路，  １８  制御回路，  ２１  画素，  ２２  水平信号線，  ２３，２３−１乃至２３−４，２３ａｓ−１，２３ａｓ−２  垂直信号線，  ２４  データ出力信号線
【図１】
2017175344.tif 000003
【図２】
2017175344.tif 000004
【図３】
2017175344.tif 000005
【図４】
2017175344.tif 000006
【図５】
2017175344.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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