(57)【要約】【課題】マスタスレーブ通信において、同一のスレーブにアクセス可能な複数のマスタが存在する場合でも、効率のよい通信を実現する技術を提供する。【解決手段】マスタデバイス２７，２５１とスレーブデバイス２１，４３とを接続する信号線には、それぞれ個別ゲート回路２２ａ〜２２ｃが設けられている。  マスタデバイス２７，２５１は、通信を開始する前に、通信に関わるマスタデバイスおよびスレーブデバイスを特定する情報を示したアクセス要求ＲＱを出力する。アクセス制御部２６１は、アクセス要求ＲＱに従い、通信対象となるマスタデバイスとスレーブデバイスとを接続する信号線が導通状態となるように個別ゲート回路２２ｘを制御し、共用デバイス２１に対するアクセス要求が競合した場合には、競合したアクセス要求を一つずつ順次処理する。【選択図】図３
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【特許請求の範囲】
【請求項１】
マスタノードとして機能する複数のマスタデバイスと、
スレーブノードとして機能する複数のスレーブデバイスと、
を備え、マスタスレーブ通信を実行する通信システムであって、
前記スレーブデバイスの少なくとも一つは、二つ以上の前記マスタデバイスからアクセスされる共用デバイスとして構成され、
前記マスタデバイスは、前記スレーブデバイスとの通信を開始する前に、該通信に関わる前記マスタデバイスおよび前記スレーブデバイスを特定する情報を示したアクセス要求を出力するように構成され、
更に、
前記共用デバイスへのアクセスを実行する前記マスタデバイスである対象デバイス毎に設けられ、前記対象デバイスと前記共用デバイスとを接続する信号線を導通状態または開放状態のいずれかに切り替えるゲート部と、
前記マスタデバイスが出力する前記アクセス要求に従い、該アクセス要求に係る前記マスタデバイスと前記スレーブデバイスとを接続する信号線が導通状態となるように前記ゲート部を制御し、前記共用デバイスに対する前記アクセス要求が競合した場合には、競合した前記アクセス要求を一つずつ順次処理するアクセス制御部と、
を備える、通信システム。
【請求項２】
請求項１に記載の通信システムにおいて、
前記共用デバイス以外の前記スレーブデバイスである非共用デバイスと、該非共用デバイスとの通信を実行する前記マスタデバイスとを接続する信号線のそれぞれにも、前記ゲート部が設けられている、通信システム。
【請求項３】
請求項１または請求項２に記載の通信システムにおいて、
前記マスタデバイスのいずれか一つが、前記アクセス制御部として機能するように構成された、通信システム。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の通信システムにおいて、
前記マスタデバイスと前記スレーブデバイスとは、シリアル・ペリフェラル・インタフェースの規格に従ったバスによって接続されている、通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、マスタスレーブ通信を行なう通信システムに関する。
【背景技術】
【０００２】
複数の電子デバイス間で行なう通信方式の一つとして、一つのデバイス（例えばプロセッサ）がマスタとなり、他のデバイスがスレーブとなって、マスタからの要求に応じてスレーブが応答を返すマスタスレーブ通信が知られている。
【０００３】
また、特許文献１に記載されているように、複数のプロセッサから共有メモリへのアクセスを可能とするマルチプロセッサシステムも知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１４５５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、マスタスレーブ通信において、複数のマスタを設けた場合、通常は、マスタ毎に異なるネットワークを構成する。但し、例えば、二つのマスタから共有メモリへのアクセスを可能とする場合には、両ネットワークの信号線同士を接続する必要がある。この場合、各マスタからの送信信号が衝突することがないように、マスタをいずれか一つずつ、即ち時分割で動作させる必要があるため、通信効率を大きく低下させてしまうという問題があった。
【０００６】
本開示の一局面は、こうした問題に鑑みてなされたものであり、マスタスレーブ通信において、同一のスレーブにアクセス可能な複数のマスタが存在する場合でも、効率のよい通信を実現する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様は、マスタスレーブ通信を実行する通信システムであって、マスタデバイスと、スレーブデバイスと、ゲート部と、アクセス制御部とを備える。マスタデバイスは、マスタノードとして機能するデバイスであり、複数存在する。スレーブデバイスは、スレーブノードとして機能するデバイスであり、複数存在する。スレーブデバイスの少なくとも一つは、二つ以上のマスタデバイスからアクセスされる共用デバイスとして構成される。マスタデバイスは、スレーブデバイスとの通信を開始する前に、通信に関わるマスタデバイスおよびスレーブデバイスを特定する情報を示したアクセス要求を出力するように構成される。
【０００８】
ゲート部は、共用デバイスへのアクセスを実行するマスタデバイスである対象デバイス毎に設けられ、対象デバイスと共用デバイスとを接続する信号線を導通状態または開放状態のいずれかに切り替える。アクセス制御部は、マスタデバイスが出力するアクセス要求に従い、該アクセス要求に係るマスタデバイスとスレーブデバイスとを接続する信号線が導通状態となるようにゲート部を制御する。また、アクセス制御部は、共用デバイスに対するアクセス要求が競合した場合には、競合したアクセス要求を一つずつ順次処理する。
【０００９】
このような構成によれば、複数のマスタデバイスが、共有デバイスへのアクセスを同時に行なわない限り、各マスタデバイスは、それぞれが独自に通信を実行することができるため、効率のよい通信を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】通信装置の斜視図である。
【図２】通信装置内部における部品の配置を示す平面図である。
【図３】通信装置におけるデバイス間のシリアル通信インタフェースに関わる構成を示すブロック図である。
【図４】アクセス制御部が実行する処理のフローチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、発明を実施するための形態を説明する。
［１．全体構成］
本実施形態の通信装置１は、ＯＳＩ（Open Systems Interconnection）に基づくレイヤ２の中継処理を行う、いわゆるレイヤ２スイッチとして機能するボックス型のスイッチ装置である。なお、ここではボックス型の場合を例にして説明するが、これに限るものではなく、シャーシ型のスイッチ装置であってもよい。
【００１２】
図１および図２に示すように、通信装置１は、直方体形状に形成された筐体１０を備える。筐体１０には、メインボード２０、同期モジュール３０、二つの電源モジュール４０，４０が収容されている。
【００１３】
筐体１０の正面には、フロントパネル１２が設けられ、そのフロントパネル１２には、ローカルエリアネットワーク（即ちＬＡＮ）を構成するケーブルＣＥのコネクタを装着可能な多数の外部ポート１２ａと、マネージメント用ネットワークを構成するケーブルＣＭのコネクタを装着可能なマネージメント用ポート１２ｂと、メモリカードＭＣを装着可能なカード用スロット１２ｃと、同期モジュール３０を装着可能な同期用スロット１２ｄとが設けられている。なお、外部ポート１２ａおよびマネージメント用ポート１２ｂは、ＬＡＮ規格の一つであるイーサネット（登録商標）に従った通信を行なうためのインタフェースを提供する。
【００１４】
筐体１０の背面には、電源モジュール４０，４０を装着するための二つの電源用スロット１４，１４が設けられている。電源モジュール４０は、商用電源を入力とし所定電圧（例えば５Ｖ）の直流電圧に変換して通信装置１の各部に供給する周知のものであり、冗長性を持たせるために同じものが二つ設けられている。
【００１５】
［２．同期モジュール］
同期モジュール３０は、ＩＥＥＥ（Institute of Electrical and Electronic Engineers）１５８８に規定されたネットワークを用いた時刻同期方式を実現するためのモジュールであり、フロントパネル１２の同期用スロット１２ｄに装着して使用される。４ｋストリーミング等、データを分割し送信・伝送するアプリケーションでは、ギガビットイーサネットなどの高速な伝送路を介しデータ伝送され受信側のアプリケーションでデータを復元する。しかし伝送経路の違いにより、例え高速なギガビットイーサネットを用いた場合においても、伝送路毎の遅延ならびに伝送経路上の装置による遅延により、アプリケーション側でデータを復元できないことがある。同期モジュール３０は、この復元の際に必要となる正確な時刻情報を得るために用いられる。この同期モジュール３０が実現する機能を、以下では時刻同期機能という。
【００１６】
同期モジュール３０は、入出力部３１、同期処理部３２を備える。
入出力部３１は、同期用スロット１２ｄに装着されたときに、フロントパネル１２の外部に露出する前面部３０ａに、ＢＮＣコネクタからなる二つの入出力ポート３１ａ，３１ｂと、ＲＪ４５コネクタからなる二つの入出力ポート３１ｃ，３１ｄを備える。これら各入出力ポート３１ａ〜３１ｄは、当該通信装置１と同様の機能を有する複数の通信装置によって構成されたネットワークにおいて、タイミング同期および時刻同期を実現するために必要な各種信号が入出力される。なお、タイミング同期は、各通信装置１間において動作の基準となるクロック信号の周波数や位相を合わせるためのものであり、時刻同期は、そのクロック信号のタイミングで表現される時刻を合わせるためのものである。これらの信号には、例えば、標準時を表す情報が含まれた放送波から抽出されるタイミング信号や時刻情報を用いることができる。より具体的には、このような放送波として、衛星測位システム（例えば、ＧＰＳ）の航法衛星からの送信波や日本標準時を表す標準電波、携帯電話の基地局からの送信波等が考えられる。なお、ＧＰＳは、Global Positioning Systemの略である。
【００１７】
同期処理部３２は、デジタルＰＬＬ回路等によって構成され、入出力ポート３１ａ〜３１ｄから入力される信号や情報に基づいて、タイミング同期を行なったクロックである同期クロックを生成し、後述する同期モジュール用コネクタ２８を介してメインボード２０に供給するように構成されている。
【００１８】
［３．メインボード］
メインボード２０は、両面にプリント配線が形成された矩形状の基板２０ａを備える。基板２０ａの一方の面である部品面には、２個のインタフェースモジュール（以下、ＩＦモジュール）４１，４１、マネージメント用ＩＦモジュール４２、メモリ用ＩＦモジュール４３、フラッシュＲＯＭ２１、ゲート部２２、スイッチＬＳＩ２４、ＣＰＵボード２５、保守管理ＬＳＩ２６、論理回路部２７、同期モジュール用コネクタ２８、電源モジュール用コネクタ２９，２９等が配置されている。
【００１９】
ＩＦモジュール４１，４１は、いずれもＩＥＥＥ８０２．３規格に準拠した１Ｇｂｐｓまたは１０Ｇｂｐｓのイーサネットインタフェースを１２ポート分ずつ提供するトランシーバである。このインタフェースは、フロントパネル１２に形成された外部ポート１２ａを介して提供される。
【００２０】
マネージメント用ＩＦモジュール４２は、ＩＥＥＥ８０２．３規格に準拠した１０Ｍｂｐｓ，１００Ｍｂｐｓ，１Ｇｂｐｓのうちいずれかのイーサネットインタフェースを２ポート分提供するトランシーバである。このインタフェースは、フロントパネル１２に形成されたマネージメント用ポート１２ｂを介して提供される。
【００２１】
メモリ用ＩＦモジュール４３は、カード用スロット１２ｃに装着されるメモリカードＭＣに対するリード／ライトを制御する装置である。
電源モジュール用コネクタ２９，２９は、基板２０ａ上に設けられ、電源用スロット１４に装着された電源モジュール４０，４０と基板２０ａとを電気的に接続するコネクタである。
【００２２】
同期モジュール用コネクタ２８は、基板２０ａ上に設けられ、同期用スロット１２ｄに装着された同期モジュール３０と基板２０ａとを電気的に接続するコネクタである。
スイッチＬＳＩ２４は、ＩＦモジュール４１，４１を介して送受信されるイーサネットフレームを中継するスイッチ機能を実現する半導体集積回路である。
【００２３】
ＣＰＵボード２５は、通信装置１を構成する各デバイスの設定や監視等に関する各種制御を実行するＣＰＵ２５１を備え、基板２０ａ上に設けられた図示しないコネクタに接続される。ＣＰＵ２５１は、シリアル・ペリフェラル・インタフェース（即ち、ＳＰＩ）規格に従う制御用のシリアル通信ネットワークを介して、通信装置１を構成する各デバイスとの通信を行うことによって上記制御を実現する。以下では、このシリアル通信ネットワークによって接続されたデバイスによって構成される通信システムを、制御通信システムという。その詳細については後述する。
【００２４】
保守管理ＬＳＩ２６は、基板２０ａ上のＣＰＵボード２５で覆われた位置に配置されている。保守管理ＬＳＩ２６は、電源投入時やリセット時の起動シーケンスの制御を実行する機能や、ＣＰＵ２５１からの指示に従って、通信装置１各部の監視や異常検出時の制御等を実行する機能を有する半導体集積回路である。
【００２５】
論理回路部２７は、通信装置１の保守管理等に必要な様々な機能を論理回路によって実現する半導体集積回路であり、ＦＰＧＡを用いて構成されている。なお、ＦＰＧＡは、Field Programmable Gate Arrayの略である。
【００２６】
フラッシュＲＯＭ２１は、論理回路部２７を構成するＦＰＧＡのファームウェアが保存されている。ＦＰＧＡは、フラッシュＲＯＭ２１に記憶されたファームウェアをダウンロードすることで、論理回路部２７に割り当てられた各種機能を実現可能な構成となる。
【００２７】
ゲート部２２は、制御通信システムを構成する信号線に挿入され、保守管理ＬＳＩ２６からの制御信号によって制御される。
［４．制御通信システム］
制御通信システムでは、通信装置１を構成する各デバイス間のマスタスレーブ通信を実現する。具体的には、図３に示すように、ＣＰＵ２５１および論理回路部２７がマスタノードとして機能し、フラッシュＲＯＭ２１，メモリ用ＩＦモジュール４３を始めとするその他のデバイスがスレーブノードとして機能する。以下では、マスタノードとして機能するデバイスであるＣＰＵ２５１，論理回路部２７をマスタデバイス、スレーブノードとして機能するその他のデバイスをスレーブデバイスともいう。制御通信システムにおいて、各デバイス間を接続するバスは、上述したようにＳＰＩ規格に従うものである。即ち、各スレーブデバイスは、クロックＳＣＫ、上り信号ＳＤＯ、下り信号ＳＤＩ、選択信号ＳＳを送受信する４本の信号線によって、マスタデバイスと接続される。なお、図３では、マスタデバイスからスレーブデバイスに向かう信号ＳＣＫ，ＳＤＩ，ＳＳの信号線を、簡単のために１本で示している。
【００２８】
フラッシュＲＯＭ２１は、ＣＰＵ２５１および論理回路部２７の両方からアクセスできるように接続されている。また、フラッシュＲＯＭ２１以外のデバイスは、ＣＰＵ２５１だけからアクセスできるように接続されている。以下では、フラッシュＲＯＭ２１を共用デバイス、それ以外のスレーブデバイスを非共用デバイスともいう。
【００２９】
また、ゲート部２２は、マスタデバイスとスレーブデバイスとを接続する信号線毎に設けられた個別ゲート回路２２ａ〜２２ｃを備える。具体的には、論理回路部２７とフラッシュＲＯＭ２１とを接続する各信号線には、個別ゲート回路２２ａが設けられている。ＣＰＵ２５１とフラッシュＲＯＭ２１とを接続する各信号線には、個別ゲート回路２２ｂが設けられている。ＣＰＵ２５１とメモリ用ＩＦモジュール４３とを接続する各信号線には、個別ゲート回路２２ｃが設けられている。個別ゲート回路２２ａ〜２２ｃは、いずれも複数のトライステートバッファによって構成され、それぞれ保守管理ＬＳＩ２６からの制御信号ＥＮ＿Ｆ，ＥＮ＿Ｃ，ＥＮ＿Ｍに従って導通状態および開放状態が、個別ゲート回路２２ａ〜２２ｃ毎に一斉に切り替わるように構成されている。
【００３０】
図示を省略するが、ＣＰＵ２５１とその他のスレーブデバイスとを接続する信号線にも、それぞれ個別ゲート回路が設けられており、保守管理ＬＳＩ２６からの個別の許可信号に従って導通状態および開放状態が、これら個別ゲート回路毎に一斉に切り替わるように構成されている。以下では、上述した任意のゲート部や任意の許可信号を示す場合、個別ゲート回路２２ｘ，制御信号ＥＮとも表記する。
【００３１】
なお、論理回路部２７およびＣＰＵ２５１は、スレーブデバイスとの通信を実行する場合、通信対象となるマスタデバイス（即ち自身）とスレーブデバイスとを特定するのに必要な情報を載せたアクセス要求ＲＱ＿Ｆ，ＲＱ＿Ｃを保守管理ＬＳＩ２６に送信する。その後、保守管理ＬＳＩ２６から許可信号ＡＣＫ＿Ｆ，ＡＣＫ＿Ｃを受信すると通信を開始し、通信が終了すると終了通知ＥＮＤを保守管理ＬＳＩ２６に送信するように構成されている。また、ＣＰＵ２５１は、論理回路部２７に対してＦＰＧＡのファームウェアの更新を指示する更新指令ＣＭを出力できるように構成されている。また、論理回路部２７は、更新指令ＣＭが入力されると、ＦＰＧＡファームウェアの更新に必要な一連の制御を実行するように構成されている。なお、以下では、任意のアクセス要求や許可信号を示す場合、アクセス要求ＲＱ、許可信号ＡＣＫとも表記する。
【００３２】
保守管理ＬＳＩ２６は、マスタデバイスからのアクセス要求ＲＱ等に従ってゲート部２２の状態を制御する機能を実現するアクセス制御部２６１を備える。
［４−１．アクセス制御］
アクセス制御部２６１が実行する処理を、図４のフローチャートに沿って説明する。本処理は、マスタデバイスからのアクセス要求ＲＱを受信する毎に起動する。以下では、アクセス要求ＲＱの要求元を要求元マスタという。また、個別ゲート回路２２ｘは、初期状態では全て開放状態にあるものとする。
【００３３】
アクセス制御部２６１は、まず、Ｓ１１０にて、受信したアクセス要求ＲＱが、共有デバイス（即ち、フラッシュＲＯＭ２１）に対するものであるか否かを判断する。共有デバイスへのアクセス要求ＲＱであればＳ１２０に移行し、非共有デバイスへのアクセス要求ＲＱであればＳ１４０に移行する。
【００３４】
Ｓ１２０では、要求元マスタ以外のマスタデバイスである他マスタが共有デバイスにアクセス中であるか否かを判断する。他マスタが共有デバイスにアクセス中であればＳ１３０に移行し、共有デバイスにアクセス中でなければＳ１４０に移行する。
【００３５】
Ｓ１３０では、他マスタによる共有デバイスへのアクセスが終了したか否かを判断する。終了していなければ同ステップを繰り返すことで待機し、終了していればＳ１４０に移行する。
【００３６】
Ｓ１４０では、アクセス要求ＲＱの内容に従い、通信対象となるマスタデバイスとスレーブデバイスとの間に設けられた個別ゲート回路２２ｘを導通状態にする制御信号ＥＮを出力後、要求元マスタに対して許可信号ＡＣＫを出力する。
【００３７】
続くＳ１５０では、要求元マスタから終了通知ＥＮＤを受信したか否かを判断する。終了通知ＥＮＤを受信していなければ同ステップを繰り返すことで待機し、終了通知ＥＮＤを受信していればＳ１６０に移行する。
【００３８】
Ｓ１６０では、先のＳ１４０にて導通状態にした個別ゲート回路２２ｘを、開放状態にする制御信号ＥＮを出力して、本処理を終了する。
つまり、本処理では、マスタデバイスから共用デバイスへのアクセス要求があった場合、他のマスタデバイスが共用デバイスにアクセスしていなければ、そのままアクセスを許可する。他のマスタデバイスが共用デバイスにアクセス中であれば、そのアクセスが終了するのを待って、アクセスを許可する。
【００３９】
［５．動作例］
ここで、ＣＰＵ２５１が、論理回路部２７を構成するＦＰＧＡのファームウェアを更新する処理を実行する場合を例にして、動作を説明する。
【００４０】
まず、メモリスロット１２ｃに、ＦＰＧＡのファームウェアのアップデートプログラムを記憶するメモリカードＭＣが挿入されると、図示しない検出回路によって、その旨がＣＰＵ２５１に通知される。すると、ＣＰＵ２５１は、メモリ用ＩＦモジュール４３およびフラッシュＲＯＭ２１との通信を要求するアクセス要求ＲＱ＿Ｃを出力する。アクセス要求ＲＱ＿Ｃを受信したアクセス制御部２６１は、個別ゲート回路２２ｂ，２２ｃを導通状態にする制御信号ＥＮ＿Ｍ，ＥＮ＿Ｃを出力後、ＣＰＵ２５１に対して許可信号ＡＣＫ＿Ｃを出力する。これにより、ＣＰＵ２５１は、メモリ用ＩＦモジュール４３を介してメモリカードＭＣから読み込んだアップデートプログラムを、フラッシュＲＯＭ２１に転送して記憶させる転送処理を実行する。ＣＰＵ２５１は、転送処理が終了すると、終了通知ＥＮＤをアクセス制御部２６１に通知すると共に、論理回路部２７に対して更新指令ＣＭを出力する。終了通知ＥＮＤの通知を受けたアクセス制御部２６１は、個別ゲート回路２２ｂ，２２ｃを開放状態にする制御信号ＥＮ＿Ｃ，ＥＮ＿Ｍを出力する。
【００４１】
一方、更新指令ＣＭを受けた論理回路部２７は、メモリ用ＩＦモジュール４３との通信を要求するアクセス要求ＲＱ＿Ｆを出力する。アクセス要求ＲＱ＿Ｆを受信したアクセス制御部２６１は、個別ゲート回路２２ａを導通状態にする制御信号ＥＮ＿Ｆを出力後、論理回路部２７に対して許可信号ＡＣＫ＿Ｆを出力する。これにより論理回路部２７は、フラッシュＲＯＭ２１との通信により、フラッシュＲＯＭ２１に格納されたアップデートプログラムを読み込んで、ＦＰＧＡのファームウェアを更新する。更新が終了すると、論理回路部２７は、終了通知ＥＮＤをアクセス制御部２６１に通知する。終了通知ＥＮＤの通知を受けたアクセス制御部２６１は、個別ゲート回路２２ａを開放状態とする制御信号ＥＮ＿Ｆを出力する。
【００４２】
［６．効果］
以上詳述した実施形態によれば、以下の効果が得られる。
通信装置１内に構築された制御通信システムでは、マスタデバイスであるＣＰＵ２５１および論理回路部２７が、共有デバイスであるフラッシュＲＯＭ２１へのアクセスを同時に行なわない限り、各マスタデバイスは、それぞれが独自に並行して通信を実行することができるため、効率のよい通信を実現することができる。
【００４３】
制御通信システムでは、マスタデバイスとスレーブデバイスとを接続する信号線の全てに個別ゲート回路２２ｘが設けられており、アクセス要求ＲＱに示された通信対象のスレーブデバイスに通じる個別ゲート回路２２ｘのみが導通状態となる。このため、故障等によって信号線上に異常な信号を出力しているスレーブデバイスが存在したとしても、それ以外の正常なスレーブデバイスは、影響を受けることなく正常な通信を続けることができる。
【００４４】
［７．他の実施形態］
以上、本発明を実施するための形態について説明したが、本発明は上述の実施形態に限定されることなく、種々変形して実施することができる。
【００４５】
（Ａ）上記実施形態では、単一のマスタデバイスのみからアクセスされるスレーブデバイスである非共有デバイスにも個別ゲート回路を設けているが、これを省略してもよい。
（Ｂ）上記実施形態では、アクセス制御部２６１を保守管理ＬＳＩ２６に設けているが、これに限定されるものではなく、アクセス制御部２６１の機能を、ＣＰＵ２５１や論理回路部２７等のマスタデバイスの一つにて実現するように構成してもよい。
【００４６】
（Ｃ）上記実施形態では、マスタデバイスが２個、共有デバイスが１個の場合を示したが、マスタデバイスが３個以上、共有デバイスが２個以上あってもよい。
（Ｄ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。
【００４７】
（Ｅ）上述した通信システムの他、当該通信システムを構成要素とするシステムなど、種々の形態で本発明を実現することもできる。
【符号の説明】
【００４８】
１…通信装置、１０…筐体、１２…フロントパネル、１２ａ…外部ポート、１２ｂ…マネージメント用ポート、１２ｃ…カード用スロット、１２ｄ…同期用スロット、１４…電源用スロット、２０…メインボード、２０ａ…基板、２１…フラッシュＲＯＭ、２２…ゲート部、２２ａ〜２２ｃ，２２ｘ…個別ゲート回路、２４…スイッチＬＳＩ、２５…ＣＰＵボード、２６…保守管理ＬＳＩ、２７…論理回路部、２８…同期モジュール用コネクタ、２９…電源モジュール用コネクタ、３０…同期モジュール、３０ａ…前面部、３１…入出力部、３１ａ〜３１ｄ…入出力ポート、３２…同期処理部、４０…電源モジュール、４１…ＩＦモジュール、４２…マネージメント用ＩＦモジュール、４３…メモリ用ＩＦモジュール、２５１…ＣＰＵ、２６１…アクセス制御部。
【図１】
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【図２】
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【図３】
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【図４】
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