(57)【要約】【課題】短時間でＡＤ変換できるＡＤコンバータを提供する。【解決手段】ＡＤコンバータ１０は、基準クロックを分周したクロックにより、第１デジタル値に応じた電圧まで上昇し、第１デジタル値よりも小さい第２デジタル値に応じた電圧まで下降する三角波信号を生成する三角波生成部１１と、三角波生成部１１が生成した三角波信号と入力される入力電圧とを比較するコンパレータ１２と、少なくとも１回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値と第２デジタル値との差が小さくなるように第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う第１演算部１３と、を備え、第１演算部１３は、入力電圧を更新する処理を行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックを分周したクロックにより、第１デジタル値に応じた電圧まで上昇し、当該第１デジタル値よりも小さい第２デジタル値に応じた電圧まで下降する三角波信号を生成する三角波生成部と、
前記三角波生成部が生成した前記三角波信号と入力される入力電圧とを比較するコンパレータと、
少なくとも１回の前記基準クロックの立ち上がり又は立ち下がりのタイミングにおける前記コンパレータの比較結果に応じて、前記第１デジタル値と前記第２デジタル値との差が小さくなるように前記第１デジタル値及び前記第２デジタル値の少なくとも一方を更新する処理を行う第１演算部と、を備え、
前記第１演算部は、前記入力電圧を前記更新する処理を行った後の前記第１デジタル値と前記第２デジタル値との間のデジタル値に変換する
ＡＤコンバータ。
【請求項２】
さらに、前記第１演算部が前記更新する処理を予め定められた回数行ったか否かを判定する制御部を備え、
前記第１演算部が前記更新する処理を予め定められた回数行っていないと前記制御部が判定した場合、前記三角波生成部は、前記更新する処理後の前記第１デジタル値及び前記第２デジタル値に応じて前記三角波信号を再生成し、前記第１演算部は、前記タイミングにおける前記コンパレータの比較結果に応じて、前記第１デジタル値及び前記第２デジタル値の少なくとも一方を更新する処理を再度行い、
前記第１演算部が前記更新する処理を予め定められた回数行ったと前記制御部が判定した場合、前記第１演算部は、前記入力電圧を、前記更新する処理を予め定められた回数行った後の前記第１デジタル値と前記第２デジタル値との間のデジタル値に変換する
請求項１に記載のＡＤコンバータ。
【請求項３】
前記第１演算部が１回の前記タイミングにおける前記コンパレータの比較結果に応じて前記更新する処理を行う場合、
前記第１演算部は、
前記タイミングにおける前記三角波信号の電圧が前記入力電圧よりも大きい場合、前記第１デジタル値を前記タイミングにおける前記三角波信号の電圧に対応する値に更新し、
前記タイミングにおける前記三角波信号の電圧が前記入力電圧よりも小さい場合、前記第２デジタル値を前記タイミングにおける前記三角波信号の電圧に対応する値に更新する
請求項１又は２に記載のＡＤコンバータ。
【請求項４】
前記第１演算部が複数回の前記タイミングにおける前記コンパレータの比較結果に応じて前記更新する処理を行う場合、
前記第１演算部は、
前記三角波信号の電圧が前記入力電圧よりも大きくなる前記タイミングが１回の場合、前記第１デジタル値を当該１回の前記タイミングにおける前記三角波信号の電圧に対応する値に更新し、
前記三角波信号の電圧が前記入力電圧よりも大きくなる前記タイミングが複数回ある場合、前記第１デジタル値を当該複数回の前記タイミングにおける前記三角波信号の電圧に対応する値のうち最も小さい値に更新し、
前記三角波信号の電圧が前記入力電圧よりも小さくなる前記タイミングが１回の場合、前記第２デジタル値を当該１回の前記タイミングにおける前記三角波信号の電圧に対応する値に更新し、
前記三角波信号の電圧が前記入力電圧よりも小さくなる前記タイミングが複数回ある場合、前記第２デジタル値を当該複数回の前記タイミングにおける前記三角波信号の電圧に対応する値のうち最も大きい値に更新する
請求項１又は２に記載のＡＤコンバータ。
【請求項５】
デジタルオーディオ信号を当該デジタルオーディオ信号の量子化数よりも小さい量子化数で再サンプリングするデルタシグマ変調部と、
前記デルタシグマ変調部が出力する信号を、当該信号の振幅レベルの階調をパルス幅の階調とするパルス幅変調信号に変換するパルス幅変調部と、
前記パルス幅変調部が出力する信号を増幅する電力増幅部と、
前記電力増幅部が出力する信号のうち所定の遮断周波数より高い成分を低減させて出力するローパスフィルタと、
前記ローパスフィルタが出力する信号の電圧を保持するサンプルホールド回路と、
前記入力電圧として前記サンプルホールド回路が保持した電圧を前記デジタル値に変換する請求項１〜４のいずれか１項に記載のＡＤコンバータと、
前記ＡＤコンバータが出力する前記デジタル値と前記デジタルオーディオ信号との差分を演算する第２演算部と、を備え、
前記第２演算部は、
前記デジタル値よりも前記デジタルオーディオ信号の方が大きい場合、前記デジタルオーディオ信号から前記デジタル値を引いた値を当該デジタルオーディオ信号に加算して前記デルタシグマ変調部に出力し、
前記デジタル値よりも前記デジタルオーディオ信号の方が小さい場合、前記デジタル値から前記デジタルオーディオ信号を引いた値を当該デジタルオーディオ信号から減算して前記デルタシグマ変調部に出力する
オーディオ信号増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＡＤコンバータ及びそれを用いたオーディオ信号増幅器に関する。
【背景技術】
【０００２】
ＡＤ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｔａｌ）コンバータは、入力されたアナログ電圧をデジタル信号に変換する回路であり、様々な分野で使用されている。ＡＤコンバータは、例えば、入力されたアナログ電圧を複数の参照電圧と遂次比較し、デジタル信号に変換する。特許文献１には、このようなＡＤコンバータに関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２０７５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、デジタルオーディオ信号を増幅するデジタルアンプは、デジタルアンプの出力をローパスフィルタに通過させることで、アナログ信号へ復調する。その際に、アナログ信号にはローパスフィルタでの復調において発生するコイルの非線形性等によるひずみを含んでいる。そこで、ひずみを補正するためにＡＤコンバータは使用される。具体的には、ＡＤコンバータによってひずみを含んだアナログ信号がデジタル信号に変換され、当該デジタル信号がデジタルアンプの入力に帰還させられることでひずみが補正される。このとき、近年のハイレゾリューションオーディオに対応するため、ＡＤ変換は素早く行われることが好ましい。
【０００５】
そこで、本開示は、短時間でＡＤ変換できるＡＤコンバータ及びオーディオ信号増幅器を提供する。
【課題を解決するための手段】
【０００６】
本開示におけるＡＤコンバータは、基準クロックを分周したクロックにより、第１デジタル値に応じた電圧まで上昇し、当該第１デジタル値よりも小さい第２デジタル値に応じた電圧まで下降する三角波信号を生成する三角波生成部と、前記三角波生成部が生成した前記三角波信号と入力される入力電圧とを比較するコンパレータと、少なくとも１回の前記基準クロックの立ち上がり又は立ち下がりのタイミングにおける前記コンパレータの比較結果に応じて、前記第１デジタル値と前記第２デジタル値との差が小さくなるように前記第１デジタル値及び前記第２デジタル値の少なくとも一方を更新する処理を行う第１演算部と、を備え、前記第１演算部は、前記入力電圧を前記更新する処理を行った後の前記第１デジタル値と前記第２デジタル値との間のデジタル値に変換する。
【０００７】
本開示におけるオーディオ信号増幅器は、デジタルオーディオ信号を当該デジタルオーディオ信号の量子化数よりも小さい量子化数で再サンプリングするデルタシグマ変調部と、前記デルタシグマ変調部が出力する信号を、当該信号の振幅レベルの階調をパルス幅の階調とするパルス幅変調信号に変換するパルス幅変調部と、前記パルス幅変調部が出力する信号を増幅する電力増幅部と、前記電力増幅部が出力する信号のうち所定の遮断周波数より高い成分を低減させて出力するローパスフィルタと、前記ローパスフィルタが出力する信号の電圧を保持するサンプルホールド回路と、前記入力電圧として前記サンプルホールド回路が保持した電圧を前記デジタル値に変換する上記のＡＤコンバータと、前記ＡＤコンバータが出力する前記デジタル値と前記デジタルオーディオ信号との差分を演算する第２演算部と、を備え、前記第２演算部は、前記デジタル値よりも前記デジタルオーディオ信号の方が大きい場合、前記デジタルオーディオ信号から前記デジタル値を引いた値を当該デジタルオーディオ信号に加算して前記デルタシグマ変調部に出力し、前記デジタル値よりも前記デジタルオーディオ信号の方が小さい場合、前記デジタル値から前記デジタルオーディオ信号を引いた値を当該デジタルオーディオ信号から減算して前記デルタシグマ変調部に出力する。
【発明の効果】
【０００８】
本開示におけるＡＤコンバータ及びオーディオ信号増幅器は、短時間でＡＤ変換できる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係るＡＤコンバータの一例を示す構成図である。
【図２】実施の形態１に係る三角波生成部の一例を示す構成図である。
【図３Ａ】基準クロックの波形の一例を示す図である。
【図３Ｂ】分周したクロックの波形の一例を示す図である。
【図３Ｃ】マルチビットＤＡコンバータの出力の波形の一例を示す図である。
【図３Ｄ】三角波生成部（積分器）の出力の波形の一例を示す図である。
【図４】実施の形態１に係るＡＤコンバータの動作の一例を示すフローチャートである。
【図５】実施の形態１に係るＡＤコンバータの動作の一例を説明する説明図である。
【図６】実施の形態１に係るＡＤコンバータの動作の他の一例を説明する説明図である。
【図７】実施の形態２に係るオーディオ信号増幅器の一例を示す構成図である。
【発明を実施するための形態】
【００１０】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１１】
なお、発明者は、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【００１２】
（実施の形態１）
以下、図１から図６を用いて、実施の形態１を説明する。
【００１３】
［構成］
図１は、実施の形態１に係るＡＤコンバータ１０の一例を示す構成図である。
【００１４】
ＡＤコンバータ１０は、アナログ電圧をデジタル電気信号に変換する回路である。本実施の形態では、図１に示されるように、後述するコンパレータ１２に入力される入力電圧をデジタル値に変換する。つまり、入力電圧はデジタル値に変換される電圧である。また、ＡＤコンバータ１０には基準クロック（マスタークロック）が入力される。基準クロックは、例えば１００ＭＨｚ等のクロックである。ＡＤコンバータ１０は、三角波生成部１１、コンパレータ１２、第１演算部１３、制御部１４及び分周回路１５を備える。
【００１５】
三角波生成部１１は、三角波信号を生成する回路であり、入力されるクロックの周波数と、入力される２つのデジタル値とに応じた三角波信号を生成する。具体的には、三角波生成部１１は、後述する分周回路１５によって基準クロックを分周したクロックに応じた周波数を有し、第１デジタル値に応じた電圧まで上昇し、第１デジタル値よりも小さい第２デジタル値に応じた電圧まで下降する三角波信号を生成する回路である。ここで、三角波生成部１１について、図２を用いて説明する。
【００１６】
図２は、実施の形態１に係る三角波生成部１１の一例を示す構成図である。
【００１７】
図２に示されるように、三角波生成部１１は、マルチビットＤＡ（Ｄｉｇｔａｌ  ｔｏ  Ａｎａｌｏｇ）コンバータ１１ａ及び積分器１１ｂを備える。
【００１８】
マルチビットＤＡコンバータ１１ａは、分周したクロックと２つのデジタル値とが入力されることで、これらの信号に応じたパルスを出力する。具体的には、マルチビットＤＡコンバータ１１ａは、入力される分周したクロックの周波数を有し、ハイレベルが第１デジタル値に応じた第１電圧、ローレベルが第２デジタル値に応じた第２電圧を有するアナログパルス信号を出力する。第１デジタル値及び第２デジタル値は、例えば、ＡＤコンバータ１０が備える記憶部（図示せず）に記憶されたデジタル値である。マルチビットＤＡコンバータ１１ａは、第１デジタル値又は第２デジタル値が更新された場合には、ハイレベルが更新された第１デジタル値に応じた第１電圧、ローレベルが更新された第２デジタル値に応じた第２電圧を有するアナログパルス信号を出力する。
【００１９】
積分器１１ｂは、マルチビットＤＡコンバータ１１ａが出力するアナログパルス信号を積分することで、三角波信号を出力する。
【００２０】
コンパレータ１２は、入力される２つの信号（例えばアナログ電圧）を比較し、その大小関係に応じてハイレベル又はローレベルの信号を出力する回路である。コンパレータ１２は、入力される２つの信号として、三角波生成部１１が生成した三角波信号と入力電圧とを比較する。
【００２１】
第１演算部１３は、基準クロックが入力され、少なくとも１回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値と第２デジタル値との差が小さくなるように第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う。ここで、基準クロックの立ち上がり又は立ち下がりタイミングとは、基準クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングのことである。また、第１デジタル値及び第２デジタル値の少なくとも一方を更新するとは、例えば記憶部に記憶された第１デジタル値及び第２デジタル値の少なくとも一方を異なる値に更新することである。そして、第１演算部１３は、入力電圧を、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換する。第１演算部１３については、後述する図５で詳細に説明する。
【００２２】
制御部１４は、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったか否かを判定する。つまり、制御部１４は、三角波生成部１１が三角波信号を生成し、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行うことを１回のサイクルとしてカウントし、当該サイクルを予め定められた回数行ったか否かを判定する。
【００２３】
分周回路１５は、基準クロックを所望の分周比で分周する回路である。例えば、分周回路１５は、基準クロックを１分周することで、基準クロックの周波数を半分にしたクロックを出力する。なお、分周回路１５が出力する分周したクロックと基準クロックとは、同期しているとする。また、分周回路１５は、基準クロックを１分周に限らず、２分周以上してもよい。
【００２４】
なお、ＡＤコンバータ１０は、分周回路１５を備えていなくてもよく、ＡＤコンバータ１０は、ＡＤコンバータ１０の外部の分周回路１５から分周したクロックが入力されてもよい。ただし、この場合でも、三角波生成部１１が三角波信号を生成するためのクロックと、第１演算部１３に入力される基準クロックとは、同期しているとする。
【００２５】
ここで、基準クロック、分周したクロック、マルチビットＤＡコンバータ１１ａの出力、三角波信号（積分器１１ｂの出力）について、図３Ａから図３Ｄを用いて説明する。
【００２６】
図３Ａは、基準クロックの波形の一例を示す図である。図３Ｂは、分周したクロックの波形の一例を示す図である。図３Ｃは、マルチビットＤＡコンバータ１１ａの出力の波形の一例を示す図である。図３Ｄは、三角波生成部１１（積分器１１ｂ）の出力の波形の一例を示す図である。
【００２７】
図３Ｂに示されるように、分周回路１５は、基準クロックを例えば１分周することで、基準クロックの周波数の半分のクロックを出力する。次に、図３Ｃに示されるように、マルチビットＤＡコンバータ１１ａは、入力された分周したクロックに応じた周波数のアナログパルス信号を出力する。このとき、マルチビットＤＡコンバータ１１ａは、ハイレベルが第１デジタル値に応じた第１電圧、ローレベルが第２デジタル値に応じた第２電圧であるアナログパルス信号を出力する。そして、図３Ｄに示されるように、積分器１１ｂは、入力されたアナログパルス信号を積分して三角波信号を出力する。当該三角波信号において、入力されたアナログパルス信号のハイレベルの期間が第２電圧から第１電圧に上昇する上昇期間に対応し、ローレベルの期間が第１電圧から第２電圧に下降する下降期間に対応する。このようにして、最低電圧（第２電圧）が第２デジタル値に応じた電圧であり、最高電圧（第１電圧）が第１デジタル値に対応した電圧であり、基準クロックと同期した三角波信号が生成される。
【００２８】
［動作］
次に、ＡＤコンバータ１０の動作について、図４及び図５を用いて説明する。
【００２９】
図４は、実施の形態１に係るＡＤコンバータ１０の動作の一例を示すフローチャートである。図５は、実施の形態１に係るＡＤコンバータ１０の動作の一例を説明する説明図である。図５では、例えば、基準クロックを分周したクロックが、１分周したクロックの場合のＡＤコンバータ１０の動作を説明する。
【００３０】
まず、三角波生成部１１は、基準クロックを分周（１分周）したクロックに応じた周波数を有し、第１デジタル値に応じた電圧（第１電圧）まで上昇し、第１デジタル値よりも小さい第２デジタル値に応じた電圧（第２電圧）まで下降する三角波信号を生成る（ステップＳ１１）。これにより、図５の上に示されるように、基準クロックに同期した三角波信号がコンパレータ１２の入力端子に入力される。具体的には、基準クロックの立ち上がりのタイミングが上昇期間における中間のタイミングとなる三角波信号がコンパレータ１２の入力端子に入力される。例えば、コンパレータ１２のプラス入力端子には、入力電圧が入力され、マイナス入力端子には三角波信号が入力される。なお、ＡＤコンバータ１０の動作し始めにおいては、第１デジタル値は入力電圧の取り得る最大値に対応する値であり、第２デジタル値は入力電圧の取り得る最小値に対応する値である。
【００３１】
次に、コンパレータ１２は、入力された三角波信号と入力電圧とを比較する（ステップＳ１２）。これにより、コンパレータ１２の出力がハイレベルの際には三角波信号よりも入力電圧の方が大きいことがわかり、コンパレータ１２の出力がローレベルの際には三角波信号よりも入力電圧の方が小さいことがわかる。
【００３２】
次に、第１演算部１３は、少なくとも１回の基準クロックの立ち上がり又は立ち下がりのタイミングとして、例えば１回の基準クロックの立ち上がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値と第２デジタル値との差が小さくなるように第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う（ステップＳ１３）。具体的には、第１演算部１３は、三角波信号の上昇期間での１回の基準クロックの立ち上がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う。例えば、図５の上に示される点２０１のような基準クロックの立ち上がりのタイミングでは、三角波信号よりも入力電圧の方が大きいことがわかる。つまり、入力電圧は、このタイミング（点２０１）における三角波信号の電圧よりも大きく第１電圧よりも小さいことがわかる。したがって、第１演算部１３は、第１デジタル値と第２デジタル値との差が小さくなるように第２デジタル値を点２０１における三角波信号の電圧に対応する値に更新する。なお、第１演算部１３は、基準クロックと三角波信号とが同期しているため、基準クロックの立ち上がりのタイミングにおける三角波信号の電圧を認識できる。例えば、三角波信号が基準クロックを１分周したものによる信号の場合には、基準クロックの立ち上がりのタイミングにおける三角波信号の電圧は、第１電圧と第２電圧との中間の電圧になる。つまり、基準クロックの立ち上がりのタイミングにおける三角波信号の電圧に対応する値は、第１デジタル値と第２デジタル値との中間の値になる。
【００３３】
次に、制御部１４は、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったか否かを判定する（ステップＳ１４）。
【００３４】
第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行っていないと制御部１４が判定した場合（ステップＳ１４でＮｏ）、ステップＳ１１からの処理が再度行われる。具体的には、三角波生成部１１は、基準クロックを１分周したクロックにより、第１デジタル値に応じた電圧まで上昇し、更新された第２デジタル値に応じた電圧まで下降する三角波信号を再生成する。これにより、図５の中央に示されるような三角波信号がコンパレータ１２の入力端子に入力される。第２デジタル値が更新されたことで、三角波信号の振幅の幅が狭くなっていることがわかる。したがって、入力電圧がより狭い範囲内の電圧に特定される。そして、第１演算部１３は、１回の基準クロックの立ち上がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を再度行う。例えば、図５の中央に示される点２０２のような基準クロックの立ち上がりのタイミングでは、三角波信号よりも入力電圧の方が小さいことがわかる。つまり、入力電圧は、このタイミング（点２０２）における三角波信号の電圧よりも小さく第２電圧よりも大きいことがわかる。したがって、第１演算部１３は、第１デジタル値と第２デジタル値との差がより小さくなるように第１デジタル値を点２０２における三角波信号の電圧に対応する値に更新する。そして、制御部１４は、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったか否かを判定する。
【００３５】
これを繰り返していくことで、ＡＤコンバータ１０は、入力電圧をより狭い範囲に特定していく。
【００３６】
そして、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったと制御部１４が判定した場合（ステップＳ１４でＹｅｓ）、第１演算部１３は、入力電圧を、更新する処理を予め定められた回数行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換する。そして、次に入力される入力電圧をＡＤ変換するために、第１デジタル値は入力電圧の取り得る最大値に対応する値に更新され、第２デジタル値は入力電圧の取り得る最小値に対応する値に更新される。
【００３７】
このように、第１演算部１３が１回のタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う場合、第１演算部１３は、１回のタイミングにおける三角波信号の電圧が入力電圧よりも大きい場合、第１デジタル値を１回のタイミングにおける三角波信号の電圧に対応する値に更新し、１回のタイミングにおける三角波信号の電圧が入力電圧よりも小さい場合、第２デジタル値を１回のタイミングにおける三角波信号の電圧に対応する値に更新する。
【００３８】
これにより、ステップＳ１１からステップＳ１３を繰り返す回数（予め定められた回数）が多いほど、より精度よく入力電圧をＡＤ変換することができる。予め定められた回数は、例えばユーザによって予め定められる。例えばユーザが２４ビットの精度のＡＤ変換を望む場合、予め定められた回数は２４回に予め定められる。つまり、ユーザの望むＡＤ変換の精度に応じて、予め定められた回数は決められる。
【００３９】
なお、図５では、例えば、基準クロックを分周したクロックが、１分周したクロックの場合のＡＤコンバータ１０の動作を説明したが、分周したクロックは、１分周に限らず、２分周以上したクロックであってもよい。ここで、基準クロックを例えば３進アップカウンタで生成した場合のＡＤコンバータ１０の動作について、図６を用いて説明する。
【００４０】
図６は、実施の形態１に係るＡＤコンバータ１０の動作の他の一例を説明する説明図である。
【００４１】
まず、三角波生成部１１は、基準クロックを３進アップカウンタで生成したクロックにより、第１デジタル値に応じた電圧（第１電圧）まで上昇し、第１デジタル値よりも小さい第２デジタル値に応じた電圧（第２電圧）まで下降する三角波信号を生成する。これにより、図６の上に示されるように、基準クロックに同期した三角波信号がコンパレータ１２の入力端子に入力される。具体的には、基準クロックの６つの立ち上がり及び、立ち下がりのタイミングのそれぞれが上昇期間における６分の１、６分の２、６分の３、６分の４、６分の５、６分の６のタイミングとなる三角波信号がコンパレータ１２の入力端子に入力される。
【００４２】
次に、第１演算部１３は、６回の基準クロックの例えば立ち上がり及び、立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う。具体的には、第１演算部１３は、三角波信号の上昇期間での６回の基準クロックの立ち上がり及び、立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う。例えば、図６の上に示される点３０１及び点３０３のような基準クロックの立ち上がりのタイミング、並びに、点３０２のような基準クロックの立ち下がりのタイミングでは、三角波信号よりも入力電圧の方が大きいことがわかる。また、図６の上に示される点３０５のような基準クロックの立ち上がりのタイミング並びに、点３０４及び点３０６のような基準クロックの立ち下がりのタイミングでは、三角波信号よりも入力電圧の方が小さいことがわかる。つまり、入力電圧は、点３０１、点３０２及び点３０３のうちの最も大きい点３０３における三角波信号の電圧よりも大きく、点３０４、点３０５及び点３０６のうちの最も小さい点３０４における三角波信号の電圧よりも小さいことがわかる。したがって、第１演算部１３は、第１デジタル値と第２デジタル値との差が小さくなるように第１デジタル値を点３０４における三角波信号の電圧に対応する値に更新し、第２デジタル値を点３０３における三角波信号の電圧に対応する値に更新する。そして、制御部１４は、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったか否かを判定する。
【００４３】
第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行っていないと制御部１４が判定した場合、三角波生成部１１は、基準クロックを３進アップカウンタにより生成したクロックにより、更新された第１デジタル値に応じた電圧（点３０４における三角波信号の電圧）まで上昇し、更新された第２デジタル値に応じた電圧（点３０４における三角波信号の電圧）まで下降する三角波信号を再生成する。これにより、図６の下に示されるような三角波信号がコンパレータ１２の入力端子に入力される。第１デジタル値及び第２デジタル値が更新されたことで、三角波信号の振幅の幅が狭くなっていることがわかる。したがって、入力電圧がより狭い範囲内の電圧に特定される。そして、第１演算部１３は、６回の基準クロックの例えば立ち上がり及び、立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を再度行う。例えば、図６の下に示される点３０７及び点３０９のような基準クロックの立ち上がりのタイミング並びに、点３０８及び点３１０のような基準クロックの立ち下がりのタイミングでは、三角波信号よりも入力電圧の方が大きいことがわかる。また、図６の下に示される点３１１のような基準クロックの立ち上がりのタイミング及び、点３１２のような基準クロックの立ち下がりのタイミングでは、三角波信号よりも入力電圧の方が小さいことがわかる。つまり、入力電圧は、点３０７から点３１０のうちの最も大きい点３１０における三角波信号の電圧よりも大きく、点３１１及び点３１２のうちの最も小さい点３１１における三角波信号の電圧よりも小さいことがわかる。したがって、第１演算部１３は、第１デジタル値と第２デジタル値との差がより小さくなるように第１デジタル値を点３１１における三角波信号の電圧に対応する値に更新し、第２デジタル値を点３１０における三角波信号の電圧に対応する値に更新する。そして、制御部１４は、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったか否かを判定する。
【００４４】
これを繰り返していくことで、ＡＤコンバータ１０は、入力電圧をより狭い範囲に特定していく。
【００４５】
そして、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったと制御部１４が判定した場合、第１演算部１３は、入力電圧を、更新する処理を予め定められた回数行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換する。
【００４６】
このように、第１演算部１３が複数回のタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う場合、第１演算部１３は、三角波信号の電圧が入力電圧よりも大きくなるタイミングが複数回ある場合、第１デジタル値を当該複数回のタイミングにおける三角波信号の電圧に対応する値のうち最も小さい値に更新する。また、第１演算部１３は、三角波信号の電圧が入力電圧よりも小さくなるタイミングが複数回ある場合、第２デジタル値を当該複数回のタイミングにおける三角波信号の電圧に対応する値のうち最も大きい値に更新する。なお、第１演算部１３は、三角波信号の電圧が入力電圧よりも大きくなるタイミングが１回の場合、第１デジタル値を当該１回のタイミングにおける三角波信号の電圧に対応する値に更新する。また、第１演算部１３は、三角波信号の電圧が入力電圧よりも小さくなるタイミングが１回の場合、第２デジタル値を当該１回のタイミングにおける三角波信号の電圧に対応する値に更新する。
【００４７】
これにより、１回のタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行うよりも複数回のタイミングにおけるコンパレータ１２の比較結果に応じて当該処理を行うことで、入力電圧を１度の当該処理でより狭い範囲に特定することができる。複数回のタイミングは、基準クロックの立ち上がりのエッジと立ち下がりのエッジとの両方を使うことにより、１分周したクロックから生成した三角波と入力電圧とを比較する時間より短い時間で入力電圧を特定することができる。
【００４８】
［効果等］
以上のように、本実施の形態において、ＡＤコンバータ１０は、基準クロックを分周したクロックにより、第１デジタル値に応じた電圧まで上昇し、第１デジタル値よりも小さい第２デジタル値に応じた電圧まで下降する三角波信号を生成する三角波生成部１１を備える。また、ＡＤコンバータ１０は、三角波生成部１１が生成した三角波信号と入力される入力電圧とを比較するコンパレータ１２を備える。また、ＡＤコンバータ１０は、少なくとも１回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値と第２デジタル値との差が小さくなるように第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う第１演算部１３を備える。そして、第１演算部１３は、入力電圧を更新する処理を行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換する。
【００４９】
これにより、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行っていくことで、入力電圧をより狭い範囲内の値に特定する、つまり、入力電圧をＡＤ変換することができる。具体的には、少なくとも１回の基準クロックの立ち上がり又は立ち下がりのタイミングとして例えば１回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、当該処理を１回行うことで、入力電圧を、当該処理を行う前の１／２の範囲内の値に特定できる。したがって、当該処理を行う回数を増やしていくことで、２のべき乗でＡＤ変換の精度が上がる。また、少なくとも１回の基準クロックの立ち上がり又は立ち下がりのタイミングとして例えば複数回の基準クロックの立ち上がり及び立ち下がりのタイミングにおけるコンパレータ１２の比較を行うとき、例えば基準クロックを３進アップカウンタにより生成したクロックから生成した三角波信号と入力電圧との比較では、６のべき乗でＡＤ変換の精度が上がり、例えば基準クロックを２分周により生成したクロックから生成した三角波信号と入力電圧との比較では、８のべき乗でＡＤ変換の精度が上がる。また、当該処理は例えば１００ＭＨｚ等の基準クロックに応じて、例えば１０ｎｓ等の短時間で行うことができるため、当該処理を行う回数を増やしても、短時間でＡＤ変換を行うことができる。このように、ＡＤコンバータ１０は、短時間でＡＤ変換できる。また、ＡＤコンバータ１０は、当該処理を行う回数を増やすことで、精度よくＡＤ変換を行うことができる。
【００５０】
また、本実施の形態において、ＡＤコンバータ１０は、さらに、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったか否かを判定する制御部１４を備える。第１演算部１３が更新する処理を予め定められた回数行っていないと制御部１４が判定した場合、三角波生成部１１は、更新する処理後の第１デジタル値及び第２デジタル値に応じて三角波信号を再生成し、第１演算部１３は、基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を再度行う。また、第１演算部１３が更新する処理を予め定められた回数行ったと制御部１４が判定した場合、第１演算部１３は、入力電圧を、更新する処理を予め定められた回数行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換する。
【００５１】
予め定められた回数は、例えばユーザによって予め定められる。したがって、ユーザの要望に応じた精度のＡＤ変換を行うことができる。例えば、ユーザが２４ビットの精度のＡＤ変換を望む場合、予め定められた回数は２４回に予め定められる。また、予め定められた回数が多い場合でも、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理は１回当たり短時間で行われるため、短時間でＡＤ変換をすることができる。
【００５２】
また、本実施の形態において、第１演算部１３が１回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う場合、第１演算部１３は、前記タイミングにおける三角波信号の電圧が入力電圧よりも大きい場合、第１デジタル値を前記タイミングにおける三角波信号の電圧に対応する値に更新する。また、第１演算部１３は、前記タイミングにおける三角波信号の電圧が入力電圧よりも小さい場合、第２デジタル値を前記タイミングにおける三角波信号の電圧に対応する値に更新する。
【００５３】
これにより、１回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理が行われるため、より短時間でＡＤ変換を行うことができる。
【００５４】
また、本実施の形態において、第１演算部１３が複数回の基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行う場合、第１演算部１３は、三角波信号の電圧が入力電圧よりも大きくなる前記タイミングが１回の場合、第１デジタル値を当該１回の前記タイミングにおける三角波信号の電圧に対応する値に更新する。また、第１演算部１３は、三角波信号の電圧が入力電圧よりも大きくなる前記タイミングが複数回ある場合、第１デジタル値を当該複数回の前記タイミングにおける三角波信号の電圧に対応する値のうち最も小さい値に更新する。また、第１演算部１３は、三角波信号の電圧が入力電圧よりも小さくなる前記タイミングが１回の場合、第２デジタル値を当該１回の前記タイミングにおける三角波信号の電圧に対応する値に更新する。また、第１演算部１３は、三角波信号の電圧が入力電圧よりも小さくなる前記タイミングが複数回ある場合、第２デジタル値を当該複数回の前記タイミングにおける三角波信号の電圧に対応する値のうち最も大きい値に更新する。
【００５５】
これにより、複数回のタイミングにおけるコンパレータ１２の比較結果に応じて第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理が行われるため、１回の当該処理で入力電圧をより狭い範囲内の値に特定できる。
【００５６】
（実施の形態２）
次に、実施の形態２に係るオーディオ信号増幅器１００について、図７を用いて説明する。
【００５７】
図７は、実施の形態２に係るオーディオ信号増幅器１００の一例を示す構成図である。
【００５８】
オーディオ信号増幅器１００は、デジタルオーディオ信号を増幅するデジタルアンプであり、デジタルアンプの出力をローパスフィルタ５０に通過させることで、アナログ信号へ復調している。その際に、アナログ信号はローパスフィルタ５０での復調において発生するコイルの非線形性等によるひずみを含んでいる。また、アナログ信号は、例えば電力増幅部４０のオン抵抗によるひずみも含んでいる。そこで、ひずみを補正するために実施の形態１に係るＡＤコンバータ１０は使用される。具体的には、ＡＤコンバータ１０によってひずみを含んだアナログ信号がデジタル信号に変換され、当該デジタル信号がデジタルアンプの入力に帰還させられることでひずみが補正される。なお、ＡＤコンバータ１０は短時間でＡＤ変換を行うことができるため、近年のハイレゾリューションオーディオ（サンプリング周波数７６８ｋＨｚのオーディオ）にも対応して、ＡＤ変換したデジタル信号をフィードバックすることができる。なお、図７には、オーディオ信号増幅器１００の構成要素ではない、スピーカ１１０も示している。スピーカ１１０は、オーディオ信号増幅器１００から出力されるアナログオーディオ信号の電力を音響エネルギーに変換する。
【００５９】
オーディオ信号増幅器１００は、ＡＤコンバータ１０、デルタシグマ変調部２０、パルス幅変調部３０、電力増幅部４０、ローパスフィルタ５０、サンプルホールド回路６０及び第２演算部７０を備える。
【００６０】
デルタシグマ変調部２０は、デジタルオーディオ信号をデジタルオーディオ信号の量子化数よりも小さい量子化数で再サンプリングする。具体的には、デルタシグマ変調部２０は、オーバーサンプリングフィルタとノイズシェーパとで構成される。まず、オーバーサンプリングフィルタは、入力されたオーディオ信号のサンプリング周波数を２のべき乗に変換するとともに信号から折り返し成分を除去する。次に、ノイズシェーパは、オーバーサンプリングしたオーディオ信号を入力されたオーディオ信号よりも小さい量子化数で再量子化する。ノイズシェーパは、再量子化したときに発生する再量子化ノイズを例えば可聴帯域である２０ｋＨｚ以下において小さくする。
【００６１】
パルス幅変調部３０は、デルタシグマ変調部２０が出力する信号を、当該信号の振幅レベルの階調をパルス幅の階調とするパルス幅変調信号（ＰＷＭ信号）に変換する。
【００６２】
電力増幅部４０は、パルス幅変調部３０が出力する信号を増幅する回路である。電力増幅部４０は、例えばプッシュプル回路を備える。プッシュプル回路は、例えば２つのスイッチングトランジスタを有する増幅回路であり、ハーフブリッジ回路である。スイッチングトランジスタは、それぞれ例えばｎ型ＭＯＳＦＥＴである。なお、スイッチングトランジスタは、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの組み合わせでもよい。
【００６３】
ローパスフィルタ５０は、電力増幅部４０で増幅された信号をアナログオーディオ信号に復調するフィルタであり、電力増幅部４０が出力する信号のうち所定の遮断周波数より高い成分を低減させて出力する。ローパスフィルタ５０は、電力損失を少なくするためインダクタとコンデンサとで構成される。
【００６４】
サンプルホールド回路６０は、ローパスフィルタ５０が出力するアナログオーディオ信号の電圧を保持する回路である。これにより、ＡＤコンバータ１０に入力されるアナログオーディオ信号が保持され、ＡＤコンバータ１０はＡＤ変換を行うことができる。
【００６５】
ＡＤコンバータ１０は、入力電圧としてサンプルホールド回路６０が保持した電圧を短時間でデジタル値に変換する。
【００６６】
第２演算部７０は、ＡＤコンバータ１０がサンプルホールド回路６０で保持した電圧をＡＤ変換したデジタル値よりもデジタルオーディオ信号の方が大きい場合、デジタルオーディオ信号から当該デジタル値を引いた値をデジタルオーディオ信号に加算してデルタシグマ変調部２０に出力する。つまり、ローパスフィルタ５０が出力するアナログオーディオ信号に発生するひずみにより、アナログオーディオ信号が小さくなっている場合、小さくなったアナログオーディオ信号がフィードバックされることでひずみを補正することができる。具体的には、アナログオーディオ信号がひずみにより小さくなる量（デジタルオーディオ信号と、ＡＤ変換されたデジタル値との差）をデルタシグマ変調部２０に入力されるデジタルオーディオ信号に加算しておけば、ひずみを補正することができる。
【００６７】
第２演算部７０は、ＡＤコンバータ１０がサンプルホールド回路６０で保持した電圧をＡＤ変換したデジタル値よりもデジタルオーディオ信号の方が小さい場合、当該デジタル値からデジタルオーディオ信号を引いた値をデジタルオーディオ信号から減算してデルタシグマ変調部２０に出力する。つまり、ローパスフィルタ５０が出力するアナログオーディオ信号に発生するひずみにより、アナログオーディオ信号が大きくなっている場合、大きくなったアナログオーディオ信号がフィードバックされることでひずみを補正することができる。具体的には、アナログオーディオ信号がひずみにより大きくなる量（ＡＤ変換されたデジタル値と、デジタルオーディオ信号との差）をデルタシグマ変調部２０に入力されるデジタルオーディオ信号から減算しておけば、ひずみを補正することができる。
【００６８】
このように、本実施の形態において、オーディオ信号増幅器１００は、デジタルオーディオ信号を当該デジタルオーディオ信号の量子化数よりも小さい量子化数で再サンプリングするデルタシグマ変調部２０と、デルタシグマ変調部２０が出力する信号を、当該信号の振幅レベルの階調をパルス幅の階調とするパルス幅変調信号に変換するパルス幅変調部３０と、を備える。また、オーディオ信号増幅器１００は、パルス幅変調部３０が出力する信号を増幅する電力増幅部４０と、電力増幅部４０が出力する信号のうち所定の遮断周波数より高い成分を低減させて出力するローパスフィルタ５０とを備える。また、オーディオ信号増幅器１００は、ローパスフィルタ５０が出力する信号の電圧を保持するサンプルホールド回路６０と、入力電圧としてサンプルホールド回路６０が保持した電圧をデジタル値に変換するＡＤコンバータ１０と、ＡＤコンバータ１０が出力するデジタル値とデジタルオーディオ信号との差分を演算する第２演算部７０とを備える。第２演算部７０は、ＡＤコンバータ１０が変換するデジタル値よりもデジタルオーディオ信号の方が大きい場合、デジタルオーディオ信号から前記デジタル値を引いた値をデジタルオーディオ信号に加算してデルタシグマ変調部２０に出力する。また、第２演算部７０は、ＡＤコンバータ１０が変換するデジタル値よりもデジタルオーディオ信号の方が小さい場合、前記デジタル値からデジタルオーディオ信号を引いた値をデジタルオーディオ信号から減算してデルタシグマ変調部２０に出力する。
【００６９】
これにより、ローパスフィルタ５０が出力するアナログオーディオ信号がＡＤコンバータ１０によって短時間でデジタル信号に変換され、ひずみによる信号の増減分がオーディオ信号増幅器１００に入力されるデジタルオーディオ信号に加算又は減算されるため、電力増幅部４０及びローパスフィルタ５０等により発生するひずみを補正することができる。
【００７０】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適応可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
【００７１】
そこで、以下の他の実施の形態を例示する。
【００７２】
上記実施の形態では、第１演算部１３が、三角波信号の上昇期間での基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行うことを説明したが、これに限らない。例えば、第１演算部１３は、三角波信号の下降期間での基準クロックの立ち上がり又は立ち下がりのタイミングにおけるコンパレータ１２の比較結果に応じて、第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を行ってもよい。
【００７３】
また、上記実施の形態では、コンパレータ１２のプラス入力端子には、入力電圧が入力され、マイナス入力端子には三角波信号が入力される一例を説明したが、これに限らない。例えば、コンパレータ１２のプラス入力端子に三角波信号が入力され、マイナス入力端子に入力電圧が入力されてもよい。
【００７４】
また、上記実施の形態では、第１演算部１３が第１デジタル値及び第２デジタル値の少なくとも一方を更新する処理を予め定められた回数行ったと制御部１４が判定した場合、第１演算部１３が、入力電圧を、更新する処理を予め定められた回数行った後の第１デジタル値と第２デジタル値との間のデジタル値に変換することを説明したが、これに限らない。例えば、第１デジタル値と第２デジタル値との差が所定の差になった場合等に、第１演算部１３は、入力電圧を、第１デジタル値と第２デジタル値との間のデジタル値に変換してもよい。
【００７５】
また、実施の形態２では、第２演算部７０は、ローパスフィルタ５０で出力されるアナログ信号の振幅及び位相特性を補正する機能、デジタルオーディオ信号が入力され、デルタシグマ変調部２０へ出力するデータと、ＡＤコンバータ１０から入力されるデータとの遅延を補正する機能並びに、誤差を演算する際に周波数に応じて異なる位相特性及び振幅特性を有していてもよい。
【００７６】
また、本開示は、ＡＤコンバータ１０として実現できるだけでなく、ＡＤコンバータ１０を構成する制御部１４が行うステップ（処理）を含む方法として実現できる。
【００７７】
例えば、それらのステップは、コンピュータ（コンピュータシステム）によって実行されてもよい。そして、本開示は、それらの方法に含まれるステップを、コンピュータに実行させるためのプログラムとして実現できる。さらに、本開示は、そのプログラムを記録したＣＤ−ＲＯＭ等である非一時的なコンピュータ読み取り可能な記録媒体として実現できる。
【００７８】
例えば、本開示が、プログラム（ソフトウェア）で実現される場合には、コンピュータのＣＰＵ、メモリおよび入出力回路等のハードウェア資源を利用してプログラムが実行されることによって、各ステップが実行される。つまり、ＣＰＵがデータをメモリまたは入出力回路等から取得して演算したり、演算結果をメモリまたは入出力回路等に出力したりすることによって、各ステップが実行される。
【００７９】
また、上記実施の形態のＡＤコンバータ１０に含まれる制御部１４は、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）として実現されてもよい。
【００８０】
また、集積回路はＬＳＩに限られず、専用回路または汎用プロセッサで実現されてもよい。プログラム可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、または、ＬＳＩ内部の回路セルの接続および設定が再構成可能なリコンフィギュラブル・プロセッサが、利用されてもよい。
【００８１】
さらに、半導体技術の進歩または派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて、ＡＤコンバータ１０に含まれる制御部１４の集積回路化が行われてもよい。
【００８２】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【００８３】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【００８４】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【００８５】
本開示は、ＡＤ変換を短時間で行うことを要求されるＡＤコンバータに適用可能である。具体的には、音響機器、テレビ、携帯機器等の音を再生する装置に、本開示は適用可能である。
【符号の説明】
【００８６】
１０  ＡＤコンバータ
１１  三角波生成部
１１ａ  マルチビットＤＡコンバータ
１１ｂ  積分器
１２  コンパレータ
１３  第１演算部
１４  制御部
１５  分周回路
２０  デルタシグマ変調部
３０  パルス幅変調部
４０  電力増幅部
５０  ローパスフィルタ
６０  サンプルホールド回路
７０  第２演算部
１００  オーディオ信号増幅器
１１０  スピーカ
２０１〜２０３、３０１〜３１２  点
【図１】
2017175497.tif 000003
【図２】
2017175497.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
2017175497.tif 000009
【図５】
2017175497.tif 000010
【図６】
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【図７】
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