(57)【要約】      （修正有）【課題】実装信頼性に優れた半導体装置を提供する。【解決手段】半導体装置は、第１面９１ａを有する基板９１と、第１面上に設けられ複数の開口を有するソルダレジスト層６と、周縁の少なくとも１部がソルダレジスト層６で覆われつつ、第１面上の開口内に設けられ基板９１と電気的に接続された複数のランド５と、ランド上にあってランドの側面を覆い、かつ、第１面が露出するように設けられた複数のはんだバンプ４と、第１面上に位置し、４つの角部と第１面と対向し角部を含む第１領域と第１領域以外の第２領域を含む第２面を有し、第１領域に配置された第３電極がはんだバンプに対して電気的に接続され、第２領域に配置された第４電極がはんだバンプに対して電気的に接続された半導体チップ１０と、を備える。【選択図】図３
2017175018.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する基板と、
前記第１面上に設けられ、第１開口と第２開口とを有するソルダレジスト層と、
前記第１面上の前記第１開口内に設けられ、前記基板と電気的に接続された第１電極と
、
周縁の少なくとも１部が前記ソルダレジスト層で覆われつつ、前記第１面上の前記第２
開口内に設けられ、前記基板と電気的に接続された第２電極と、
前記第１電極上にあって、前記第１電極の側面を覆い、かつ前記第１面が露出するよう
に設けられた第１はんだバンプと、
前記第２電極上に設けられた第２はんだバンプと、
前記第１面上に位置し、４つの角部と、前記第１面と対向し前記角部を含む第１領域と
前記第１領域を含まない第２領域とを含む第２面とを有し、前記第１領域に配置された第
３電極が前記第１はんだバンプに対して電気的に接続され、前記第２領域に配置された第
４電極が前記第２はんだバンプに対して電気的に接続された半導体チップと、
を備えた半導体装置。
【請求項２】
前記第１はんだバンプは前記第２はんだバンプよりも前記第１面に水平な横断面積の最
大値が大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１はんだバンプは、前記第２面の幾何学中心から任意の距離よりも外側に配置さ
れることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソルダレジスト層の前記第１開口の側面は、前記第２面側よりも前記第１面側で開
口面積が小さくなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置
。
【請求項５】
少なくとも前記第１開口の形状は四角形を含み、
前記四角形の開口を構成する４辺のうち、それぞれの辺の一部は前記第１電極上に位置
し、
前記四角形の開口を構成する４つの頂点は前記第１電極と間隔を有して位置することを
特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２開口の形状は四角形を含み、
前記四角形の開口を構成する４辺のうち、それぞれの辺の一部は前記第２電極上に位置
し、
前記四角形の開口を構成する４つの頂点は前記第２電極と間隔を有して位置することを
特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１はんだバンプ及び前記第２はんだバンプは格子状に配置されることを特徴とす
る請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
コントローラと不揮発性メモリとが基板に搭載されたＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ
Ｄｒｉｖｅ）が知られている。コントローラ及び不揮発性メモリは、例えばはんだバン
プによって基板に接着される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１９９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態が解決しようとする課題は、実装信頼性に優れた半導体装置を提供すること
である。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、第１面を有する基板と、前記第１面上に設けられ、第１開
口と第２開口とを有するソルダレジスト層と、前記第１面上の前記第１開口内に設けられ
、前記基板と電気的に接続された第１電極と、周縁の少なくとも１部が前記ソルダレジス
ト層で覆われつつ、前記第１面上の前記第２開口内に設けられ、前記基板と電気的に接続
された第２電極と、前記第１電極上にあって、前記第１電極の側面を覆い、かつ前記第１
面が露出するように設けられた第１はんだバンプと、前記第２電極上に設けられた第２は
んだバンプと、前記第１面上に位置し、４つの角部と、前記第１面と対向し前記角部を含
む第１領域と前記第１領域を含まない第２領域とを含む第２面とを有し、前記第１領域に
配置された第３電極が前記第１はんだバンプに対して電気的に接続され、前記第２領域に
配置された第４電極が前記第２はんだバンプに対して電気的に接続された半導体チップと
、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１乃至第３の実施形態に係る半導体装置の外観を示す図。
【図２】第１乃至第３の実施形態に係る半導体装置のシステム構成の一例を示す図。
【図３】第１の実施形態に係る半導体装置の構成を示す断面図。
【図４】図３の領域Ａの拡大図。
【図５】第１乃至第３の実施形態に係る半導体装置のはんだバンプの配置を示す平面図。
【図６】第１の実施形態に係る半導体装置のはんだバンプを示す拡大図。
【図７】第１の実施形態に係るはんだバンプの形成方法を説明する断面図。
【図８】比較例の半導体装置のはんだバンプの拡大図。
【図９】第２の実施形態に係る半導体装置のはんだバンプを示す拡大図。
【図１０】第３の実施形態に係る半導体装置のランドを示す拡大図。
【発明を実施するための形態】
【０００７】
以下、発明を実施するための実施形態について説明する。
【０００８】
（第１の実施形態）
第１の実施形態に係る半導体装置について図１乃至図８を参照して説明する。なお、以
下の図面の記載において、同一な部分には同一の符号で表している。ただし、図面は厚さ
と平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
【０００９】
図１及び図２は、本実施形態に係る半導体装置１００の外観の一例を示す。図１におい
て、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また、図２は、半導体装
置１００のシステム構成の一例を示す。図２に示すように、半導体装置１００は、ホスト
２００と接続される。
【００１０】
図１に示すように、半導体装置１００は、例えば、実装基板９１、不揮発性メモリ９２
、コントローラ９３、不揮発性メモリ９２よりも高速で動作可能な揮発性メモリ９４、オ
シレータ（ＯＳＣ）９５、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ
ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｏｍ）９６、電源回路９７、温度センサ９８、
及び抵抗、コンデンサ等のその他の電子部品を有する。
【００１１】
不揮発性メモリ９２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリ）で
ある。以降の説明では、不揮発性メモリ９２を、「ＮＡＮＤメモリ９２」として説明する
が、不揮発性メモリ９２はこれに限らず、例えばＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔ
ｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の、不揮発性の他のメモリでも
良い。
【００１２】
揮発性メモリ９４は例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  
Ｍｅｍｏｒｙ）である。以降の説明では、揮発性メモリ９４を、「ＤＲＡＭ９４」として
説明するが、揮発性メモリ９４はこれに限らず、揮発性の他のメモリでも良い。
【００１３】
なお、本実施形態のＮＡＮＤメモリ９２、コントローラ９３及び電源回路９７は、電子
部品である半導体パッケージとして実装される。例えば、ＮＡＮＤメモリ９２の半導体パ
ッケージは、ＳｉＰ(Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ)タイプのモジュールであり、
複数の半導体チップが１つのパッケージ内に封止される。一方で、電源回路９７はＣＳＰ
（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）タイプのモジュールであり、１つの半導体チッ
プによって構成される。
【００１４】
実装基板９１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板
であり、半導体装置１００の外形寸法を規定する。実装基板９１は、第１面９１ａと、該
第１面９１ａとは反対側に位置した第２面９１ｂとを有する。なお、本明細書において、
実装基板９１を構成する面の内、第１面９１ａ及び第２面９１ｂ以外の面を「側面」と定
義する。半導体装置１００において、第１面９１ａ及び第２面９１ｂは、ＮＡＮＤメモリ
９２、コントローラ９３、ＤＲＡＭ９４、オシレータ９５、ＥＥＰＲＯＭ９６、電源回路
９７、温度センサ９８、及び抵抗、コンデンサ等のその他の電子部品等が実装される部品
実装面である。
【００１５】
図１に示す通り実装基板９１は、第１縁部９１ｃと、該第１縁部９１ｃとは反対側に位
置した第２縁部９１ｄとを有する。第１縁部９１ｃ近傍には、インターフェース部２０１
（基板インターフェース部、端子部、接続部）を有する。インターフェース部２０１は、
例えば複数の接続端子２０１ａ（金属端子）を有する。インターフェース部２０１は、ホ
スト２００と電気的に接続される。インターフェース部２０１は、半導体装置１００がホ
スト２００との間で信号（制御信号及びデータ信号）をやり取りするために設けられてい
る。
【００１６】
インターフェース部２０１は、例えばＰＣＩｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）の規格に則
したインターフェースである。すなわち、インターフェース部２０１とホスト２００との
間には、ＰＣＩｅの規格に則した高速信号（高速差動信号）が流れる。半導体装置１００
は、インターフェース部２０１を介してホスト２００から電源の供給を受ける。
【００１７】
なお、インターフェース部２０１は、ＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣ
ＳＩ）やＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＮＶＭｅ（Ｎｏｎ  Ｖｏｌａｔｉｌｅ  Ｍ
ｅｍｏｒｙ  ｅｘｐｒｅｓｓ）、等の他の規格に則したものでもよい。
【００１８】
電源回路９７は、例えばＤＣ−ＤＣコンバータであり、ホスト２００から供給される電
源から、ＮＡＮＤメモリ９２、コントローラ９３等を動作させるための所定電圧を生成す
る。なお、電源回路９７は、ホスト２００から供給される電源の損失を抑えるために、イ
ンターフェース部２０１の近傍に設置されることが望ましい。
【００１９】
コントローラ９３は、ＮＡＮＤメモリ９２の動作を制御する。すなわち、コントローラ
９３は、ＮＡＮＤメモリ９２に対するデータの書き込み、読み出し、及び消去を制御する
。
【００２０】
ＤＲＡＭ９４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ９２の管理
情報の保管やデータのキャッシュなどに用いられる。オシレータ９５は、所定周波数の動
作信号をコントローラ９３に供給する。ＥＥＰＲＯＭ９６は、制御プログラム等を固定情
報として格納している。
【００２１】
温度センサ９８は、例えばコントローラ９３の温度を監視する。なお、温度センサ９８
は、例えば実装基板９１においてコントローラ９３の近傍に搭載されるが、温度センサ９
８の位置はこれに限らない。さらに温度センサ９８は、必ずしも実装基板９１上に設けら
れる必要は無く、コントローラ９３の機能として設けられても良い。
【００２２】
なお、本実施形態においてＮＡＮＤメモリ９２の個数や実装位置などは図面に限定され
ない。本実施形態ではＮＡＮＤメモリ９２を実装基板９１の第１面９１ａに２つ（９２ａ
及び９２ｂ）、第２面９１ｂに２つ（９２ｃ及び９２ｄ）が実装された例を示すが、例え
ばＮＡＮＤメモリ９２の個数はこれに限定されず、またその場合にＮＡＮＤメモリ９２を
含む、実装基板９１に実装されるすべての部品が第１面９１ａのみに実装されても良い。
【００２３】
次に電源回路９７と実装基板９１との接続部について説明する。
【００２４】
図３は本実施形態に係る電源回路９７の構成を示す断面図である。図４は図３に示す領
域Ａの拡大図である。図３及び図４に示すように、電源回路９７は、複数のはんだバンプ
４を介して実装基板９１の第１面９１ａに接着される。
【００２５】
次に、電源回路９７の構成について説明する。電源回路９７は、例えばＣＳＰ（Ｃｈｉ
ｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）として知られるパッケージ構造の半導体チップ１０を含
む。
【００２６】
図３及び図４に示すように、半導体チップ１０（電源回路９７）は、半導体基板１、半
導体基板１の上面に位置するＢＳＣ（Ｂａｃｋ  Ｓｉｄｅ  Ｃｏａｔｉｎｇ）膜２、半導
体基板１の下面に位置するポリイミド層３、金属８、膜９を有する。また、半導体基板１
は、図示しない半導体層、絶縁膜、導電膜、コンタクト等を含む。半導体基板１の下面は
実装基板９１の第1面９１ａと対向する。
【００２７】
半導体基板１は４つの角部を有する例えば矩形状である。半導体基板１はシリコン等を
用いて形成されるが、これに限定されない。また、ＢＳＣ膜２は必ずしも必要ではない。
【００２８】
図４に示すようにポリイミド層３は、第１ポリイミド層３ａと第２ポリイミド層３ｂを
備え、第１及び第２ポリイミド層３ａ、３ｂの間にはＣｕ等の再配線（ＲＤＬ）７ａを有
する。再配線７ａとはんだバンプ４との接続部にはポリイミド層３から一部が突出された
電極７を有する。半導体基板１は再配線７ａとの接続部としてのＡｌ等の金属８を有する
。つまり、はんだバンプ４は電極７、再配線７ａ及び金属８を介して半導体基板１に電気
的に接続される。また、半導体基板１はＳｉＮ等の膜９を有する。なお、第１及び第２ポ
リイミド層３ａ、３ｂは、図面では境界があるように示されているが、材質は同じで材質
的な境界はない。再配線７ａは例えばＴｉＣｕ、電極７は、例えばＴｉＣｕＡｕが考えら
れるがこれに限定されない。
【００２９】
一方、実装基板９１の第１面９１ａには電極としての複数のランド５及び複数のランド
５の位置に開口部を有し、第１面９１ａを被覆するソルダレジスト６を有する。ランド５
は実装基板９１内の配線層（図示せず）と電気的に接続されている。ランド５と半導体チ
ップ１０のポリイミド層３との間には複数のはんだバンプ４が位置する。つまり、半導体
チップ１０ははんだバンプ４を介して実装基板９１に電気的に接続される。ランド５は、
例えば銅（Ｃｕ）またはその合金を含む材料を用いる。
【００３０】
次に、図５を用いて、半導体チップ１０を実装基板９１第１面９１ａに実装する際の第
１面９１ａのはんだバンプ４の配置について説明する。図５は図３の半導体装置１００を
Ｂ−Ｂ‘断面で切断した際の実装基板９１の第１面９１ａの平面視を示す図である。半導
体チップ１０が搭載される実装領域Ｄを破線で示す。なお、図５は第１面９１ａの一部を
示している。
【００３１】
本実施形態の半導体チップ１０は、例えば格子状に配列した８×８（６４）個のはんだ
バンプ４によって実装基板９１の第１面９１ａ上に搭載される。なお、ここでの格子状と
は、隣接するはんだバンプ４とはんだバンプ４とが略一直線上に規則的に並んでいる状態
のことである。図５に示すように任意のはんだバンプ４の中心Ｃから隣接するはんだバン
プ４の中心Ｃ‘までのピッチ幅ｅは例えば０．４ｍｍである。このピッチ幅は、ＮＡＮＤ
メモリ９２やコントローラ９３等の他の電子部品の場合と比較しても狭い。
【００３２】
本実施形態において、半導体チップ１０のはんだバンプ４は、ＳＭＤ（Ｓｏｌｄｅｒ  
Ｍａｓｋ  Ｄｅｆｉｎｅｄ）構造とＮｏｎ−ＳＭＤ構造とを含んだはんだ構造により構成
される。ＳＭＤ構造のはんだバンプ４を「ＳＭＤ」、ＮＳＭＤ構造のはんだバンプ４を「
ＮＳＭＤ」と称し、以降も同様に扱う。なお、ＮＡＮＤメモリ９２やコントローラ９３等
のはんだバンプ４は、例えば全てＮＳＭＤで構成される。
【００３３】
以下、本実施形態で用いられるＳＭＤ及びＮＳＭＤの断面図とその特性について説明す
る。
【００３４】
図６（ａ）はＳＭＤ、図６（ｂ）はＮＳＭＤの断面図をそれぞれ示したものである。な
お、図６には実装基板９１及び半導体チップ１０の一部の断面図を示している。
【００３５】
図６（ａ）に示すようにＳＭＤでは、実装基板９１の上にランド５が形成される。ラン
ド５の上にはランド５の縁部を覆うようにソルダレジスト６が形成される。ランド５の上
部のソルダレジスト６間には、半導体チップ１０の電極７と実装基板９１上のランド５と
を接続するようにはんだバンプ４が形成されている。
【００３６】
図６（ｂ）に示すようにＮＳＭＤでは、実装基板９１上にランド５が形成され、ランド
５と所定の間隔を有してソルダレジスト６が形成される。ランド５上にはソルダレジスト
６と対向するランド５の側面を覆うようにはんだバンプ４が形成され、半導体チップ１０
の電極７と実装基板９１上のランド５とが電気的に接続されている。
【００３７】
なお、実際にはランド５は平面視では略円形をしており、実装基板９１の第１面９１ａ
に全体にわたって形成されたソルダレジスト６によってＳＭＤではランド５の外周縁部が
被覆され、ＮＳＭＤではランド５と一定の距離を有してソルダレジスト６の開口部が形成
される。つまり、ソルダレジスト６の開口部は略円形となる。
【００３８】
図示しないが、それぞれのランド５には電気配線が接続されており、ランド５は、当該
電気配線によって実装基板９１の図示しないコネクタや実装基板９１に実装された他の電
子部品や電子機器等に電気的に接続される。
【００３９】
ＳＭＤでは、実装基板９１の第１面９１ａの面方向（水平方向）に対しての断面（図３
のＢ−Ｂ‘断面）におけるはんだバンプ４の断面積（特に最大断面積）が小さい。そのた
め、ＳＭＤは隣接するはんだバンプ４とのブリッジが起きにくいという利点がある。隣接
するはんだバンプ４とのブリッジが起きにくいことは、はんだバンプ４間の幅を狭めるこ
とが可能であることにつながり、はんだバンプ４をより高密度に配置する上で好都合であ
る。なお、ブリッジとは、一つのはんだバンプ４と他のはんだバンプ４とが結合され、電
気的に接続された状態である。しかし、ＳＭＤはせん断応力に弱く、はんだバンプ４に亀
裂が生じやすいという欠点がある。このせん断応力とは、例えば温度変化等によって実装
基板９１と半導体チップ１０との熱膨張差から発生する応力である。そのため、半導体チ
ップ１０の中心部ではせん断応力が小さく、縁部ではせん断応力が大きくなる。
【００４０】
一方でＮＳＭＤでは、実装基板９１に対して水平方向の断面におけるはんだバンプ４の
直径が大きいためブリッジが起こりやすい一方で、実装基板９１上のランド５との接着が
強固であり、かつ、直径が大きいため、せん断応力には強いという利点がある。
【００４１】
図５の平面図において、実装領域Ｄ中のはんだバンプ４のうち４隅のはんだバンプ４ａ
と、４隅のはんだバンプ４ａに隣接し、かつ格子状に並べられたはんだバンプ４の最外周
に位置するはんだバンプ４ｂは、例えばＮＳＭＤである。その他のはんだバンプ４は、例
えばＳＭＤである。
【００４２】
ＳＭＤとＮＳＭＤとを図５のような配置にすることによって、せん断応力が大きくなる
縁部（特に実装領域Ｄのはんだバンプ４の４隅）には、せん断応力に強いＮＳＭＤが用い
られ、その他のはんだバンプ４には、ＳＭＤが用いられる。したがって、ＮＳＭＤのはん
だバンプ４の数を必要最小限にすることが可能となる。そのため、本実施形態の半導体装
置１００は、せん断応力に強く、かつ、はんだブリッジが発生するリスクを低減させるこ
とが可能となる。電源回路９７以外の他の電子部品の場合は、電源回路９７よりもはんだ
バンプ４間のピッチ幅が広いためブリッジの心配が無く、全てのはんだバンプ４に対して
、ＮＳＭＤを用いることが可能である。
【００４３】
なお、ＮＳＭＤのはんだバンプ４ａ、４ｂの数は限定されない。ＮＳＭＤは例えば、実
装基板９１第１面９１ａの実装領域Ｄの中心から任意の距離Ｒよりも外側に形成される。
本実施形態では任意の距離Ｒは約１．７０ｍｍである。距離Ｒは、実装領域Ｄ中のはんだ
バンプ４の数やピッチ幅によって適宜選択可能である。なお、この実装領域Ｄの中心から
任意の距離Ｒよりも外側に位置するはんだバンプ４ａ、４ｂは角部に位置すると表現して
も良い。
【００４４】
次に、本実施形態の半導体チップ１０のはんだバンプ４の形成方法について説明する。
図７（ａ）、（ｂ）は接着前の半導体チップ１０の一部及び実装基板９１の一部の断面図
を示したものである。なお、（ａ）にはＳＭＤ、（ｂ）にはＮＳＭＤを示し、以降も同様
のこととする。
【００４５】
図７の（ａ）、（ｂ）に示すように実装基板９１上にランド５が形成される。次に、Ｓ
ＭＤではランド５の外周縁部を覆うように（ａ）、ＮＳＭＤではランドと一定の間隔を有
して（ｂ）ソルダレジスト６が形成される。
【００４６】
次に、ランド５に対応した領域に開口部を有するメタルマスク（図示しない）をソルダ
レジスト６上に形成し、その開口部にクリームはんだ４ｃを塗布する。なお、メタルマス
クの開口径は、ＳＭＤと比較してＮＳＭＤのほうが大きくなるように形成される。そのた
め、ＮＳＭＤに塗布されるクリームはんだ４ｃの量は、ＳＭＤより多い。クリームはんだ
４ｃを塗布後メタルマスクは除去される。
【００４７】
次に、塗布されたクリームはんだ４ｃ上部に、半導体チップ１０下面に形成されたはん
だボール４ｄが位置するように位置合わせを行い、それぞれを接着させる。はんだボール
４ｄは全てが大きさ、高さが略均一になるようにあらかじめ形成されている。加熱によっ
てクリームはんだ４ｃ及びはんだボール４ｄがそれぞれ溶融され、冷却されることによっ
てクリームはんだ４ｃ及びはんだボール４ｄが融合し、はんだバンプ４となる。以上のよ
うにして本実施形態のはんだバンプ４が形成される。
【００４８】
なお、ＮＳＭＤにおいてクリームはんだ４ｃの量を多くする理由について以下に説明す
る。
【００４９】
図８（ａ−１）、（ｂ−１）にＳＭＤ及びＮＳＭＤのクリームはんだ４ｃの量を同程度
にした場合の比較例を示す。図８（ｂ−１）に示すように、ＮＳＭＤでははんだバンプ４
がランド５の側面を覆うように形成されており、かつ、はんだボール４ｄはＳＭＤとＮＳ
ＭＤで同程度の大きさであるため、ＮＳＭＤではＳＭＤと比較して形成されるはんだバン
プ４のスタンドオフ高さが低くなる。スタンドオフ高さとは、実装基板９１の実装面（第
１面９１ａ）と半導体部品（ここでは電源回路９７）下面との距離のことである。スタン
ドオフ高さが高くなると、温度変化等によるせん断応力への耐性が強くなる。しかし、こ
の状態で実装基板９１上の４隅のはんだバンプ４にＮＳＭＤが形成され、それ以外のはん
だバンプ４にＳＭＤが形成されると、ＳＭＤのスタンドオフ高さに基づいて図８（ｂ−２
）に示すように、ＮＳＭＤのスタンドオフ高さはＳＭＤと同程度にまで高くなるが、その
分ＮＳＭＤは細くなってしまう。ＮＳＭＤが細くなると、実装基板９１とＮＳＭＤとの接
合力が弱まり、せん断応力に対しての耐性が弱くなる。そのためＮＳＭＤではクリームは
んだ４ｃの量を多くし、図８（ｂ−１）のＮＳＭＤと同程度にまで断面積を大きくする。
【００５０】
本実施形態に係る半導体装置１００によれば、ＳＭＤ及びＮＳＭＤの両方を用いること
で、全てをＳＭＤで用いた場合と比較してせん断応力に強くなる。さらには、ＮＳＭＤの
クリームはんだ４ｃの量を多くすることによって、ＮＳＭＤと実装基板９１との接合力が
弱くなる虞を低減できる。
【００５１】
また、実装基板９１上のピッチ幅の狭い部品において、実装領域中のはんだバンプ４の
うち４隅及びその隣のはんだバンプ４をＮＳＭＤにし、その他のはんだバンプ４をＳＭＤ
にすることによって、せん断応力に強く、かつブリッジの発生を低減させた半導体装置を
提供することが可能となる。
【００５２】
（第２の実施形態）
次に第２の実施形態に係る半導体装置１００について図９を用いて説明する。第２の実
施形態の半導体装置１００の構成は第１の実施形態と同様である。第２の実施形態は、第
１の実施形態に示した半導体チップ１０のはんだバンプ４のＮＳＭＤにおいて、ソルダレ
ジスト６の開口部の側面を変化させるものである。ここでの側面とは、ランドと対向する
面であり、開口部を形成するソルダレジスト６の実装基板９１の第１面９１ａと略水平な
面とは異なる面である。
【００５３】
図９は本実施形態の半導体装置１００に搭載される半導体チップ１０に用いられるＮＳ
ＭＤの断面図である。図９に示すように、本実施形態ではソルダレジスト６の開口部の開
口径が、半導体チップ１０側よりも実装基板９１側のほうが小さくなっている。つまり、
図９に示すように、実装基板９１の第１面９１ａとソルダレジスト６の開口部の側面との
なす角θが９０°よりも小さい。すなわち、ソルダレジスト６の開口部の側面は、例えば
斜面になっている。なお、このときθは例えば、３０≦θ≦８０を満たすが、これに限ら
れない。
【００５４】
ＮＳＭＤがこのような形状をとることによって、ソルダレジスト６の開口部を大きくせ
ずに、ソルダレジスト６がはんだバンプ４に接することによってはんだバンプ４に亀裂が
生じてしまう虞を低減することができる。
【００５５】
なお、本実施形態のソルダレジスト６の形状は、ＮＳＭＤに限定されずＳＭＤにおいて
も適用可能である。ＳＭＤにおいてもＮＳＭＤと同様な効果が得られる。
【００５６】
本実施形態に係る半導体装置１００によれば、ソルダレジスト６の開口部の側面を斜面
にすることにより、はんだバンプ４に亀裂が入る可能性を低減することが可能となる。
【００５７】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置１００について図１０を用いて説明する。第３
の実施形態は、第１及び第２の実施形態と比較して半導体チップ１０の４隅に、ＳＭＤと
もＮＳＭＤとも異なる構造のはんだバンプ４を用いるものである。
【００５８】
図１０は、本実施形態に係る半導体装置１００の実装基板９１上の電子回路９７の実装
領域において、それぞれ１つのランド５及びソルダレジスト６の構造を示す平面図である
。つまり、クリームはんだ４ｃが塗布される前の実装基板９１上の構成を示している。
【００５９】
図１０（ａ）に第１の実施形態で示したＳＭＤ、（ｂ）に第１の実施形態で示したＮＳ
ＭＤ、（ｃ）に第３の実施形態の構造を示す。ソルダレジスト６は各ランド５の周囲のみ
を示しており、実際にはランド５は複数個存在し、ソルダレジスト６も広範囲に広がって
いる。破線部はソルダレジスト６下部にあるランド５の外形を示す。
【００６０】
図１０（ｃ）に示すように、本実施形態のランド５及びソルダレジスト６の構造は、ソ
ルダレジスト６の開口部が四角形になっている。ランド５は円形である。ソルダレジスト
６の開口部は、略正方形を形成する４つの辺の少なくとも一部が図１０（ａ）に示すＳＭ
Ｄのようにランド５の外周縁部を覆うように形成される。一方、４つの頂点（角）Ｆは、
ＮＳＭＤのようにランド５と一定の間隔を有して形成される。つまり、開口部の頂点とな
る領域は、はんだバンプ４がランド５の側面を覆うように形成される。そのため、はんだ
バンプ４と実装基板９１との接合力が高まり、せん断応力に強くなる。
【００６１】
また、本実施形態のＳＭＤは実装基板９１に対する水平方向の断面の直径が、ＮＳＭＤ
よりも小さくなることから、ブリッジの発生頻度はＮＳＭＤより低い。
【００６２】
本実施形態に係る半導体装置１００によれば、実装基板９１上の半導体チップ１０にお
いて４隅のソルダレジスト６の開口部を四角形にすることによって、せん断応力への耐性
を維持し、かつブリッジの発生頻度が低い半導体装置を提供することが可能となる。
【００６３】
なお、第３の実施形態で示した構造は実装領域の４隅に限定されず、実装領域の全ての
はんだバンプ４に使用することも可能である。
【００６４】
第１乃至第３の実施形態で示した半導体装置１００はＳＳＤを例として説明したが、そ
の他の実装構造体にも適用できる。
【００６５】
なお、第１乃至第３の実施形態で示した半導体装置１００は、実装基板９１に搭載され
た電子部品等を第１乃至第３の実施形態で示した構造にすることで、ＳＳＤで放射される
熱量の調節が可能となる。その理由は、例えば電子部品の実装において第１乃至第３の実
施形態で示した構造にすると、全てをＳＭＤで構成した場合と比較して実装基板９１の第
１面に対するはんだバンプ４の水平方向の断面積を大きくすることが可能となる。はんだ
バンプ４の断面積が大きいとはんだバンプ４の熱伝導率が高くなる。また、本実施形態の
半導体装置１００において、電子部品等のグランドパターンから半導体装置１００のグラ
ンドパターンへ熱を放出している。電源部品のグランド端子は、パターン面積が広い設計
になっており、熱を逃がす経路として適している。よってＮＳＭＤまたは第３の実施形態
のはんだバンプの一部をグランド端子にしたものは熱伝導が早く、それ以外は遅くなる。
その結果、ＳＳＤで放射される熱量を調節することが可能となる。
【００６６】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したもの
であり、発明の範囲を限定することは意図していない。例えば、上記の説明では、半導体
チップ１０についての実例として、電源回路９７に適用した例について説明したが、電源
回路９７以外のＣＳＰについて適用することも可能である。これら新規な実施形態は、そ
の他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々
の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲
や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれ
る。
【符号の説明】
【００６７】
１  半導体基板
２  ＢＳＣ膜
３  ポリイミド層
３ａ  第１ポリイミド層
３ｂ  第２ポリイミド層
４  はんだバンプ
４ａ、４ｂ  ＮＳＭＤ
４ｃ  クリームはんだ
４ｄ  はんだボール
５  ランド
６  ソルダレジスト
７  電極
７ａ  再配線
８  金属
９  膜
１０  半導体チップ
９１  実装基板
９２  ＮＡＮＤメモリ
９３  コントローラ
９４  ＤＲＡＭ
９５  オシレータ
９６  ＥＥＰＲＯＭ
９７  電源回路
９８  温度センサ
１００  半導体装置
２００  ホスト
２０１  インターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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