(57)【要約】【課題】放熱性を保ちつつ、回路の高密度化の阻害を抑えることが可能な回路基板及びその製造方法の提供を目的とする。【解決手段】本発明の回路基板１０には、コア基板１１の表裏の導体回路層１２に、スルーホール導体１５と接続するコアランド２５として、厚みが互いに異なる薄ランド２５Ａと厚ランド２５Ｂとが形成されている。そして、スルーホール導体１５には、２つの薄ランド２５Ａ，２５Ａの間を接続する第１スルーホール導体１５Ａと、２つの厚ランド２５Ｂ，２５Ｂの間を接続する第２スルーホール導体１５Ｂとが含まれている。【選択図】図２
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【特許請求の範囲】
【請求項１】
コア基板と、
前記コア基板の表裏の両面にそれぞれ形成される導体回路層と、
前記コア基板を貫通する複数の貫通孔に設けられ、前記コア基板の表裏の前記導体回路層同士の間を接続する複数のスルーホール導体と、
前記導体回路層に含まれ、前記スルーホール導体と接続するコアランドと、
前記コア基板の表裏に積層されるビルドアップ層と、
前記ビルドアップ層に含まれる絶縁層を貫通する複数のビアホールに設けられ、前記コアランドと前記ビルドアップ層に含まれる導電層とを接続する複数のビア導体と、を有する回路基板であって、
前記コアランドとして、第１コアランドと、前記第１コアランドよりも厚い第２コアランドと、を有すると共に、
前記スルーホール導体として、両端に前記第１コアランドが接続される第１スルーホール導体と、少なくとも一端に前記第２コアランドが接続される第２スルーホール導体と、を有する。
【請求項２】
請求項１に記載の回路基板であって、
前記第１コアランドには、前記ビア導体が１つのみ接続されていて、
前記第２コアランドには、前記ビア導体が複数接続されている。
【請求項３】
請求項２に記載の回路基板であって、
前記第２ランドに接続されている前記ビア導体の径は、前記第１コアランドに接続されている前記ビア導体の径よりも小さい。
【請求項４】
請求項２又は３に記載の回路基板であって、
前記コア基板の表側の前記ビルドアップ層の最外部に設けられ、電子部品が実装される電子部品実装部と、前記コア基板の裏側の前記ビルドアップ層の最外部に設けられ、他の回路基板に接続される基板接続部と、を備え、
前記電子部品実装部側に前記第２コアランドが接続され、前記基板接続部側に前記第１コアランドが接続されている前記第２スルーホール導体が、前記電子部品実装部側に前記第１コアランドが接続され、前記基板接続部側に前記第２コアランドが接続されている前記第２スルーホール導体よりも多い。
【請求項５】
請求項２乃至４の何れか１の請求項に記載の回路基板であって、
前記導電層には、前記第２コアランドとの間に、複数の前記ビア導体が並列接続されている共通ランドが設けられている。
【請求項６】
請求項１乃至５の何れか１の請求項に記載の回路基板であって、
前記第１スルーホール導体は信号伝達用に用いられる一方、前記第２スルーホール導体は信号伝達用に用いられない。
【請求項７】
請求項１乃至６の何れか１の請求項に記載の回路基板であって、
前記第１スルーホール導体及び前記第２スルーホール導体はめっき充填されている。
【請求項８】
請求項１乃至７の何れか１の請求項に記載の回路基板であって、
前記第２コアランドの厚さは、前記第１コアランドの厚さの１．５〜３．５倍である。
【請求項９】
請求項１乃至８の何れか１の請求項に記載の回路基板であって、
前記第２コアランドは、前記第１コアランドと同じ厚さの第１構成部と、前記第１構成部上に形成され、前記第１構成部より平面形状が小さい第２構成部と、から構成されている。
【請求項１０】
コア基板の表裏の両面に導体回路層及びビルドアップ層を形成することと、
前記コア基板に複数の貫通孔を設けることと、
前記複数の貫通孔に、前記コア基板の表裏の導体回路層同士の間を接続する複数のスルーホール導体を形成することと、
前記導体回路層に、前記スルーホール導体と接続するコアランドを形成することと、
前記ビルドアップ層に含まれる絶縁層を貫通して複数のビアホールを形成することと、
複数の前記ビアホールに、前記コアランドと前記ビルドアップ層に含まれる導電層とを接続する複数のビア導体を形成することと、を行う回路基板の製造方法であって、
前記コアランドとして、第１コアランドと、前記第１コアランドよりも厚い第２コアランドと、を形成すると共に、
前記スルーホール導体として、両端に前記第１コアランドが接続される第１スルーホール導体と、少なくとも一端に前記第２コアランドが接続される第２スルーホール導体と、を形成する。
【請求項１１】
請求項１０に記載の回路基板の製造方法であって、
前記ビア導体の形成は、
前記第１コアランドに、前記ビア導体を１つのみ接続することと、
前記第２コアランドに、前記ビア導体を複数接続することと、を含む。
【請求項１２】
請求項１１に記載の回路基板の製造方法であって、
前記ビアホールの形成は、
レーザ照射によって前記第１コアランド上に前記ビアホールを１つ形成することと、
レーザ照射によって前記第２コアランド上に、前記第１コアランド上の前記ビアホールよりも小さい径の前記ビアホールを複数形成することと、を含み、
前記ビア導体の形成は、メッキによって前記ビアホールを充填することを含む。
【請求項１３】
請求項１２に記載の回路基板の製造方法であって、
前記第１コアランド上の前記ビアホールの形成と、前記第２コアランド上の前記ビアホールの形成と、を、共通のレーザを用いて行う。
【請求項１４】
請求項１０乃至１３の何れか１の請求項に記載の回路基板の製造方法であって、
前記スルーホール導体の形成を、前記複数の貫通孔をメッキ充填することにより行う。
【請求項１５】
請求項１０乃至１４の何れか１の請求項に記載の回路基板であって、
前記コアランドの形成は、前記第２コアランドの厚さを、前記第１コアランドの厚さの１．５〜３．５倍とすることを含む。
【請求項１６】
請求項１０乃至１５の何れか１の請求項に記載の回路基板であって、
前記第２コアランドの形成は、
前記第１コアランドを形成するときに、前記第１コアランドと同じ厚さの第１構成部を形成することと、
前記第１構成部の上に前記第１構成部より平面形状が小さい第２構成部を形成することと、により行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導体回路層間を接続する導体を有する回路基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の回路基板として、放熱のため、予めブロック状に形成された導体を備えたものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国公開２０１２／０２５５１６５公報（ＦＩＧ．９、ＦＩＧ．１４）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の回路基板では、ブロック状の導体が回路の高密度化を大きく阻害し、例えば、回路基板の小型化の妨げになる等の問題が生じていた。
【０００５】
本発明は、上記事情に鑑みてなされたもので、放熱性を保ちつつ、回路の高密度化の阻害を抑えることが可能な回路基板及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた請求項１の発明は、コア基板と、前記コア基板の表裏の両面にそれぞれ形成される導体回路層と、前記コア基板を貫通する複数の貫通孔に設けられ、前記コア基板の表裏の前記導体回路層同士の間を接続する複数のスルーホール導体と、前記導体回路層に含まれ、前記スルーホール導体と接続するコアランドと、前記コア基板の表裏に積層されるビルドアップ層と、前記ビルドアップ層に含まれる絶縁層を貫通する複数のビアホールに設けられ、前記コアランドと前記ビルドアップ層に含まれる導電層とを接続する複数のビア導体と、を有する回路基板であって、前記コアランドとして、第１コアランドと、前記第１コアランドよりも厚い第２コアランドと、を有すると共に、前記スルーホール導体として、両端に前記第１コアランドが接続される第１スルーホール導体と、少なくとも一端に前記第２コアランドが接続される第２スルーホール導体と、を有する。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る回路基板の断面図
【図２】回路基板の拡大断面図
【図３】回路基板の平断面図
【図４】回路基板の製造工程を示す断面図
【図５】回路基板の製造工程を示す断面図
【図６】回路基板の製造工程を示す断面図
【図７】回路基板の製造工程を示す断面図
【図８】回路基板の使用例を示す図
【図９】変形例に係る回路基板の断面図
【図１０】変形例に係る回路基板の平断面図
【図１１】変形例に係る回路基板を含むＰｏＰの側断面図
【図１２】変形例に係る回路基板を含むＰｏＰの側断面図
【発明を実施するための形態】
【０００８】
以下、本発明の一実施形態を図１から図８に基づいて説明する。本実施形態の回路基板１０は、図１の断面図に示されているように、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁部材で構成され、コア基板１１の表側の面であるＦ面１１Ｆと、コア基板１１の裏側の面であるＢ面１１Ｂとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、複数の導電用貫通孔１４が形成されている。
【０００９】
導電用貫通孔１４は、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂの両面からそれぞれ穿孔しかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはメッキが充填されて複数のスルーホール導体１５がそれぞれ形成され、それらスルーホール導体１５によってＦ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２との間が接続されている。
【００１０】
図１に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｂ面１１Ｂ側のビルドアップ層２０も共に、コア基板１１側から順番に、絶縁樹脂層２１（本発明の「絶縁層」に相当する）、導電層２２を積層してなり、導電層２２上には、ソルダーレジスト層２３が積層されている。また、絶縁樹脂層２１には、複数のビアホール２１Ｈが形成され、それらビアホール２１Ｈは、コア基板１１側に向かって徐々に縮径したテーパー状になっている。さらに、これらビアホール２１Ｈ内にメッキが充填されて複数のビア導体２１Ｄが形成されている。そして、これらビア導体２１Ｄによって、導体回路層１２と導電層２２との間が接続されている。なお、ビアホール２１Ｈはテーパー状になっていなくてもよい。
【００１１】
導体回路層１２のうちスルーホール導体１５やビア導体２１Ｄと接続される部分には本発明のコアランド２５が形成され、導電層２２のうちビア導体２１Ｄと接続される部分には、ビアランド２４が形成されている。なお、「ランド」とは、導体回路層１２や導電層２２のうちスルーホール導体１５やビア導体２１Ｄに繋がるパターンをいう。
【００１２】
また、ソルダーレジスト層２３には、複数のパッド用孔が形成され、導電層２２の一部がパッド用孔内に位置してパッド２６になっている。なお、「パッド」とは、導電層のうち表面実装するための部分をいう。また、コア基板１１のＦ面１１Ｆ上のビルドアップ層２０の最外面である回路基板１０のＦ面１０Ｆ側には、パッド２６として比較的小さい小パッド２６Ａが形成され、これら小パッド２６Ａ群から本発明の「電子部品実装部」が構成されている。コア基板１１のＢ面１１Ｂ上のビルドアップ層２０の最外面である回路基板１０のＢ面１０Ｂには、小パッド２６Ａより大きい大パッド２６Ｂが形成され、これら大パッド２６Ｂ群により本発明の「基板接続部」が構成されている。
【００１３】
さて、本実施形態の回路基板１０には、コアランド２５として、厚みが互いに異なる薄ランド２５Ａ（本発明の「第１コアランド」に相当する）と厚ランド２５Ｂ（本発明の「第２コアランド」に相当する）とが形成されている。図２に示すように、厚ランド２５Ｂは、コア基板１１側に配され、薄ランド２５Ａと略同じ厚さの第１構成部２５Ｍと、第１構成部２５Ｍ上に配され、第１構成部２５Ｍより薄く、かつ平面形状が小さい第２構成部２５Ｎと、から構成されている。なお、薄ランド２５Ａは５〜１５μｍであり、厚ランド２５Ｂは１２〜３０μｍである。
【００１４】
スルーホール導体１５には、２つの薄ランド２５Ａ，２５Ａの間を接続する第１スルーホール導体１５Ａと、２つの厚ランド２５Ｂ，２５Ｂの間を接続する第２スルーホール導体１５Ｂとが含まれている。また、薄ランド２５Ａにはビア導体２１Ｄが１つのみ接続されているのに対し、厚ランド２５Ｂにはビア導体２１Ｄが２つ接続されていて、薄ランド２５Ａに接続されているビア導体２１Ｄのトップ径は、厚ランド２５Ｂに接続されているビア導体２１Ｄのトップ径よりも大きくなっている。具体的には、薄ランド２５Ａに接続されているビア導体２１Ｄのトップ径は４０〜６０μｍであり、厚ランド２５Ｂに接続されているビア導体２１Ｄのトップ径は２０〜４０μｍである。
【００１５】
また、図２に示すように、同じ厚ランド２５Ｂに接続している２つのビア導体２１Ｄ，２１Ｄは、同一のビアランド２４に接続されている。ここで、ビアランド２４のうち、厚ランド２５Ｂとの間に複数のビア導体２１Ｄが並列接続されているものが、本発明の共通ランド２４Ａに相当する。図３に示すように、共通ランド２４Ａの平面形状は長円状となっている。なお、図３においては、導電層２２の側方のソルダーレジスト層２３は省略されている。
【００１６】
本実施形態の回路基板１０は、以下のようにして製造される。
（１）図４（Ａ）に示すように、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなり、表裏の両面に銅箔１１Ｃがラミネートされている絶縁性基材１１Ｋが用意される。
【００１７】
（２）図４（Ｂ）に示すように、絶縁性基材１１ＫにＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４（図３参照）を形成するためのテーパー孔１４Ａが穿孔される。
【００１８】
（３）図４（Ｃ）に示すように、絶縁性基材１１ＫのＢ面１１Ｂのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザ又はＵＶレーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。
【００１９】
（４）無電解メッキ処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解メッキ膜（図示せず）が形成される。
【００２０】
（５）図４（Ｄ）に示すように、銅箔１１Ｃ上の無電解メッキ膜上に、所定パターンのメッキレジスト３３が形成される。
【００２１】
（６）電解メッキ処理が行われ、図４（Ｅ）に示すように、電解メッキが導電用貫通孔１４内に充填されてスルーホール導体１５が形成されると共に、銅箔１１Ｃ上の無電解メッキ膜（図示せず）のうちメッキレジスト３３から露出している部分に電解メッキ膜３４が形成される。
【００２２】
（７）図５（Ａ）に示すように、電解メッキ膜３４及びメッキレジスト３３上に、所定パターンのメッキレジスト３５が形成される。
【００２３】
（８）電解メッキ処理が行われ、図５（Ｂ）に示すように、電解メッキ膜３４のうちメッキレジスト３５から露出している部分に電解メッキ膜３６が形成される。
【００２４】
（９）メッキレジスト３３，３５が剥離されると共に、メッキレジスト３３の下方の無電解メッキ膜（図示せず）及び銅箔１１Ｃが除去され、図５（Ｃ）に示すように、絶縁性基材１１Ｋがコア基板１１となり、残された電解メッキ膜３４，３６、無電解メッキ膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＢ面１１Ｂ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２とがスルーホール導体１５によって接続された状態になる。なお、導体回路層１２のうちスルーホール導体１５と接続される部分には、薄ランド２５Ａ、又は、厚ランド２５Ｂが形成される。また、厚ランド２５Ｂの第１構成部２５Ｍは、電解メッキ膜３４から形成され、第２構成部２５Ｎは、第１構成部２５Ｍ上の電解メッキ膜３６から形成される。
【００２５】
（１０）図５（Ｄ）に示すように、コア基板１１の表裏の両側の導体回路層１２上に、絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、導体回路層１２，１２同士の間がプリプレグにて埋められる。
【００２６】
なお、絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
【００２７】
（１１）図５（Ｅ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の絶縁樹脂層２１，２１に例えばＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。このとき、各薄ランド２５Ａ上には１つのビアホール２１Ｈが形成され、各厚ランド２５Ｂ上には２つのビアホール２１Ｈが形成される。ここで、径の異なるビアホール２１Ｈを形成する方法として、絶縁樹脂層２１に樹脂フィルムを被膜した状態で小さい径のビアホール２１Ｈを形成し、樹脂フィルムを剥離してから大きい径のビアホール２１Ｈを形成する方法等がある。そうすれば、径の異なるビアホール２１Ｈの形成に、共通のレーザを用いることができる。
【００２８】
（１２）無電解メッキ処理が行われ、絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解メッキ膜（図示せず）が形成される。
【００２９】
（１３）図６（Ａ）に示すように、銅箔３７上の無電解メッキ膜上に、所定パターンのメッキレジスト４０が形成される。
【００３０】
（１４）電解メッキ処理が行われ、図６（Ｂ）に示すように、メッキがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、絶縁樹脂層２１，２１上の無電解メッキ膜（図示せず）のうちメッキレジスト４０から露出している部分に電解メッキ膜３９，３９が形成される。
【００３１】
（１５）メッキレジスト４０が剥離されると共に、メッキレジスト４０の下方の無電解メッキ膜（図示せず）及び銅箔３７が除去され、図６（Ｃ）に示すように、残された電解メッキ膜３９、無電解メッキ膜及び銅箔３７により、コア基板１１の表裏の各絶縁樹脂層２１上に導電層２２が形成される。そして、コア基板１１の表裏の各導電層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続される。なお、導電層２２のうち厚ランド２５Ｂ上のビア導体２１Ｄと接続される部分には、共通ランド２４Ａが形成される。
【００３２】
（１６）図６（Ｄ）に示すように、コア基板１１の表裏の各導電層２２上にソルダーレジスト層２３，２３が積層される。
【００３３】
（１７）図７に示すように、コア基板１１の表裏のソルダーレジスト層２３，２３の所定箇所にパッド用孔が形成され、コア基板１１の表裏の各導電層２２のうちパッド用孔から露出した部分がパッド２６になる。
【００３４】
（１８）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図１に示した金属膜４１が形成される。以上で回路基板１０が完成する。なお、金属膜４１として錫層を形成しても良い。また、金属膜４１の代わりに、ＯＳＰ（プリフラックス）による表面処理をおこなっても良い。
【００３５】
本実施形態の回路基板１０の構造及び製造方法に関する説明は以上である。次に回路基板１０の作用効果を、回路基板１０の使用例と共に説明する。本実施形態の回路基板１０は、例えば、図８に示すように、Ｆ面１０Ｆ側にＣＰＵ８０が実装された状態で、Ｂ面１０Ｂ側がマザーボード８４に接続されて使用される。なお、ＣＰＵ８０及びマザーボード８４は、回路基板１０の小パッド２６Ａ及び大パッド２６Ｂ上に形成された小半田バンプ２７Ａ及び大半田バンプ２７Ｂを介してそれぞれ接続されている。
【００３６】
ところで、回路基板１０の複数のスルーホール導体１５のうち、第１スルーホール導体１５Ａは、信号伝達用に用いられる一方、第２スルーホール導体１５Ｂは、信号伝達用には用いられず、専ら、放熱用に用いられる。そして、ＣＰＵ８０が稼働され、発熱すると、その熱は、ＣＰＵ８０から、導電層２２、ビア導体２１Ｄ、厚ランド２５Ｂ及び第２スルーホール導体１５Ｂを通して回路基板１０の反対側のマザーボード８４へと放熱される。
【００３７】
さらに、厚ランド２５Ｂが薄ランド２５Ａよりも厚くなっているため、その上に形成されるビアホール２１Ｈの長さが短くなってメッキが充填されやすくなり、ビア導体２１Ｄと厚ランド２５Ｂとの接続性が向上され、放熱性がより向上される。また、厚ランド２５Ｂ上に接続されるビア導体２１Ｄは、薄ランド２５Ａ上に接続されるビア導体２１Ｄよりも径が小さくなっていて、早くメッキ充填されるので、ビア導体２１Ｄと導電層２２との接続性が向上され、放熱性がより向上される。なお、厚ランド２５Ｂ上のビア導体２１Ｄの径を小さくすることで、第２スルーホール導体１５Ｂへの熱伝導が低下することが懸念されるが、厚ランド２５Ｂ上にビア導体２１Ｄを複数接続することで、上述した問題が解消される。
【００３８】
［他の実施形態］
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００３９】
（１）上記実施形態では、コア基板１１の表裏のビルドアップ層２０において、絶縁樹脂層２１と導電層２２とがそれぞれ１層ずつであったが、２層ずつであってもよいし、それ以上の層数ずつであってもよい。
【００４０】
（２）上記実施形態では、第２スルーホール導体１５Ｂの両端部が、厚ランド２５Ｂ，２５Ｂと接続していたが、図９に示すように、一端部が薄ランド２５Ａと接続され、他端部が厚ランド２５Ｂと接続される構成であってもよい。
【００４１】
この場合、コア基板１１のＦ面１１Ｆ側に厚ランド２５Ｂが接続されてＢ面１１Ｂ側に薄ランド２５Ａが接続される第２スルーホール導体１５Ｂが、Ｆ面１１Ｆ側に薄ランド２５Ａが接続されてＢ面１１Ｂ側に厚ランド２５Ｂが接続される第２スルーホール導体１５Ｂよりも多くてもよいし、逆であってもよい。前者の場合、ＣＰＵ８０から第２スルーホール導体１５Ｂへの放熱の効率が向上すると考えられる。
【００４２】
（３）上記実施形態では、１つの厚ランド２５Ｂにビア導体２１Ｄが２つ接続されていたが、３つ以上接続されていてもよい。
【００４３】
（４）上記実施形態の回路基板１０は、全ての厚ランド２５Ｂにビア導体２１Ｄが２つずつ接続される構成であったが、複数の厚ランド２５Ｂのうち１部の厚ランド２５Ｂにビア導体２１Ｄが２つ接続され、残りの厚ランド２５Ｂにビア導体２１Ｄが１つだけ接続される構成であってもよい。
【００４４】
（５）図１０に示すように、共通ランド２４Ａがベタ導体となっている構成であってもよい。
【００４５】
（６）回路基板１０は、図１１及び図１２に示すように、ＰｏＰ８３（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ８３）に使用されてもよい。また、回路基板１０には、図１１に示すように、金属ブロック８５が内蔵されていてもよいし、図１２に示すように、積層セラミックコンデンサ（ＭＬＣＣ）８６が内蔵されていてもよい。
【符号の説明】
【００４６】
１０    回路基板
１１    コア基板
１２    導体回路層
１５    スルーホール導体
１５Ａ    第１スルーホール導体
１５Ｂ    第２スルーホール導体
２０    ビルドアップ層
２１    絶縁樹脂層（絶縁層）
２１Ｄ    ビア導体
２２    導電層
２４    ビアランド
２４Ａ    共通ランド
２５    コアランド
２５Ａ    薄ランド（第１コアランド）
２５Ｂ    厚ランド（第２コアランド）
２５Ｍ    第１構成部
２５Ｎ    第２構成部
８４    マザーボード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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