(57)【要約】【課題】複数の入力信号のいずれかが論理的ＨＩへ遷移したら、残りの入力信号の状態に関係なく、トリガ信号を生成する。【解決手段】この方法は、複数の特定トリガ・イベントのいずれかが発生する度にトリガ信号を生成するステップを含む。第１特定トリガ・イベント２０１は、複数の入力信号中の入力信号２において時点ｔ１で発生し、第２特定トリガ・イベント２０２は、入力信号２がいまだＨＩであるにも関わらず、複数の入力信号中の入力信号１において時点ｔ２で発生している。同様に、第３特定トリガ・イベント２０３は、入力信号１がいまだＨＩであるにも関わらず、入力信号２において時点ｔ３で発生している。【選択図】図２Ａ
2017151092.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号を受ける試験測定装置にトリガをかける方法であって、
複数の特定トリガ・イベントのいずれかが発生する度にトリガ信号を生成するステップを具え、
複数の上記特定トリガ・イベントの第１のものは、複数の上記入力信号の少なくとも第１のものに発生し、複数の上記特定トリガ・イベントの第２のものは、複数の上記入力信号の少なくとも第２のものに発生する方法。
【請求項２】
上記トリガ信号を生成するステップが、
第１トリガ・イベント仕様を受ける処理と、
第２トリガ・イベント仕様を受ける処理と
を有し、上記第１及び第２トリガ・イベント仕様のそれぞれが、複数の上記入力信号から選択された少なくとも１つ入力信号と選択アクティビティ形式とを含む請求項１による方法。
【請求項３】
上記第１トリガ・イベント仕様を満たすイベントが発生する度に第１論理信号を生成するよう第１イベント・アクティビティ検出回路を設定する処理と、
上記第２トリガ・イベント仕様を満たすイベントが発生する度に第２論理信号を生成するよう第２イベント・アクティビティ検出回路を設定する処理と
を更に具える請求項２による方法。
【請求項４】
論理的ＯＲ回路において上記第１及び第２論理信号を組み合わせて、上記トリガ信号を生成する処理を更に具え、
上記第１及び第２イベント・アクティビティ検出回路のそれぞれが、上記第１及び第２論理信号のそれぞれにおいてパルスを生成するよう設定される請求項３による方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力チャンネルを有する試験測定装置にトリガをかける方法に関する。
【背景技術】
【０００２】
オシロスコープのような試験測定装置は、一般に入力信号中の時間的な特定ポイントにマークを付け、その装置のアクイジション・システムにその入力信号データを取り込むようにするためにトリガを利用し、それによって、その装置のメモリに蓄積されることになるであろう入力信号の特定部分を定める。トリガは、その装置の水平掃引を同期する機能を果たし、装置が表示装置上でその入力信号の安定した描写を示すのを可能にする。試験測定装置は、スクリーン上に示される同じ入力信号に対してトリガをかけても良いし、又は、別の入力信号、外部トリガ信号若しくは更に交流電源電圧信号のような異なるトリガ・ソース信号に対してトリガをかけても良い。従来の試験測定装置は、トリガ・ソース信号中に存在することのある多種多様な条件に対してトリガをかけることができる（例えば、非特許文献１）。例えば、最近のオシロスコープの全てには、エッジ・トリガ・モードがあり、これは、トリガ・ソース信号がエッジ遷移を経験すると、トリガを生成する。
【０００３】
多くの最近の試験測定装置には、ロジック・トリガ・モードもある。このロジック・トリガ・モードは、デジタル・ロジック回路の検証とトラブルシューティングに特に有用である。ロジック・トリガ・モードでは、入力信号中の複数のブール・ワードの論理的な組み合わせ（例えば、ＮＯＴ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ）に対してトリガをかける。例えば、２つの入力チャンネル（例えば、ＣＨ１、ＣＨ２）を有するオシロスコープにおいて、ロジック・トリガ・モード中のシロスコープは、ブール論理に従って、ＣＨ１が論理的にＨＩ（高）であるか、又は（ＯＲ）、ＣＨ２が論理的にＨＩである場合に、トリガするよう設定できる。いつ入力信号が論理的にＨＩ又はＬＯ（低）であるかを判断するのに装置が利用する特定の電圧レベルは、通常、装置において選択可能である。多くの装置は、特定のロジック・ファミリー（例えば、ＴＴＬ、ＥＣＬ、ＣＯＭＳ）に対応して、プリセット・レベルを保有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３６７６５号公報
【特許文献２】特許第４９４３２７４号公報
【非特許文献】
【０００５】
【非特許文献１】「Ｐｉｎｐｏｉｎｔ  Ｔｒｉｇｇｅｒｓ」の項, Tektronix, Inc., MSO/DPO70000DX, MSO/DPO70000C, DPO7000C, and MSO/DPO5000B Series User Manual、ｐｐ．６８  −  ７３、［online］、［２０１７年１月１３日検索］、インターネット<URL: http://www2.tek.com/cmswpt/mafinder.lotr?va=1>
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の従来のロジック・トリガ回路、特に、論理的ＯＲトリガ・モードの動作は、ブール論理に従った正しいものであるが、それにもかかわらず、どのような形式の入力信号の遷移を認識できるかの点で制約があり、いくらかの試験測定装置ユーザにとっては、満足できないものである。本発明の実施形態は、従来技術のこれら及び他の制約を解決しようとするものである。
【課題を解決するための手段】
【０００７】
試験測定装置にトリガをかける方法は、複数の特定トリガ・イベントのいずれかが発生する度にトリガ信号を生成するステップを含む。第１特定トリガ・イベントは、試験測定装置の複数の入力信号中の少なくとも第１入力信号において発生し、第２特定トリガ・イベントは、少なくとも第２入力信号において発生する。トリガ・イベント仕様は、複数の入力信号及び選択アクティビティ形式から選択された少なくとも１つ入力信号を含んでも良い。いくつかの方法では、複数のイベント・アクティビティ検出回路のそれぞれが、トリガ・イベント仕様を満たすイベントが発生する度に論理信号を生成するよう構成される。いくつかの方法においては、イベント・アクティビティ検出回路が、複数の論理信号中にパルスを生成し、これら論理信号は、論理的ＯＲ回路で組み合わされてトリガ信号を生成する。これら方法を実行するよう構成されるトリガ回路についても開示する。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、従来の論理的ＯＲトリガ回路の概略図である。
【図１Ｂ】図１Ｂは、図１Ａの回路の動作のタイミング図である。
【図２Ａ】図２Ａは、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の例である。
【図２Ｂ】図２Ｂは、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の別の例である。
【図２Ｃ】図２Ｃは、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の更に別の例である。
【図３】図３は、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の例である。
【図４】図４は、本発明の実施形態による方法のフロー・チャートである。
【図５】図５は、本発明の実施形態によるトリガ回路の概略図である。
【図６】図６は、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の例である。
【図７】図７は、本発明の実施形態によるトリガ回路の概略図である。
【発明を実施するための形態】
【０００９】
図１Ａ及び１Ｂは、従来の論理的ＯＲトリガ機能を実行する従来のトリガ回路の構造と動作を示す。図１Ａは、例えば、４つの入力チャンネル１０１、１０２、１０３及び１０４を有するオシロスコープのような試験測定装置のためのトリガ回路１００を示す。回路１００には、ＯＲ論理ゲート１１０、１２０及び１３０があり、これらは、論理的に入力チャンネル１０１〜１０４を組み合わせ、ＯＲ出力信号１０５を生成する。ＯＲ出力信号１０５は、その時点で、試験測定装置におけるトリガ信号として、直接利用しても良い。これに代えて、回路１００が、オプションで、Ｄフリップ・フロップ１４０のようなフリップ・フロップを有し、ホールド・オフ信号１０６をＤ入力端子とＲ（リセット）入力端子の両方に供給し、ＯＲ出力信号１０５をＤフリップ・フロップ１４０のクロック入力信号として利用し、ホールド・オフ後トリガ信号１０７を生成することによって、トリガ・ホールド・オフ機能を実行するようにしても良い。
【００１０】
図１Ｂは、回路１００の動作を示すタイミング図である。この例に関して、全ての入力チャンネル１０１〜１０４は、論理的ＬＯで開始し、第３及び第４入力チャンネル（ＣＨ３及びＣＨ４）１０３及び１０４は、論理的ＬＯのままと仮定する。時点ｔ１において、第２チャンネル（ＣＨ２）１０２に正の遷移１５１が生じると、回路１００は、ＨＩへの正の遷移１５２も生じるようにＯＲ出力信号１０５を生じさせるように動作し、これによって、時点ｔ１においてトリガ・イベントが生じたことを示す。しかし、時点ｔ２において、第１チャンネル（ＣＨ１）１０１に正の遷移１５３が生じても、ＯＲ出力信号１０５は、第２チャンネル１０２が未だ論理的ＨＩであるので、単にＨＩのままである。同様に、時点ｔ３において、第２チャンネル１０２がＨＩ（高）１５４になっても、ＯＲ出力信号１０５は、第１チャンネル１０２が未だ論理的ＨＩであるので、単にＨＩのままである。従って、ＯＲ出力信号１０５は、時点ｔ２又はｔ３のいずれでも、トリガ・イベントが生じたことは示さない。言い換えると、もし回路１００への複数の入力信号のいずれか１つが論理的ＨＩであるなら、残りの入力信号のいずれかの論理状態の変化、特に、正の遷移は、ＯＲ出力信号中に何等の変化も生じさせず、トリガとして認識されないことになる。
【００１１】
上述の従来の論理的ＯＲトリガ・モードの動作は、ブール論理に従った正しいものであるが、試験測定装置ユーザの中には、異なる動作を要求するものがいる。特に、複数の入力信号のいずれかが論理的ＨＩへ遷移したら、残りの入力信号の状態に関係なく、トリガ信号を生成するトリガ回路のニーズがある。試験測定装置にトリガをかける分野において、この上述のニーズを満たすと共に、いくつかの他の新しい能力を可能にするために、本発明の実施形態としては、トリガ処理の新しい方法と、この新しい方法を実行するよう構成された新しいトリガ回路とがある。
【００１２】
いくつかの実施形態によれば、複数の入力信号を受ける試験測定装置にトリガをかける方法には、複数の特定トリガ・イベントのいずれかが生じる毎に応答して、トリガ信号を生成するステップがあり、このとき、複数の特定トリガ・イベントの中の第１トリガ・イベントは、複数の入力信号の中の少なくとも第１入力信号で生じ、そして、複数の特定トリガ・イベントの中の第２トリガ・イベントは、複数の入力信号の中の少なくとも第２入力信号で生じる。いくつかの実施形態では、トリガ信号は、時間的に連続的して（つまり、ステート・マシーンに基づく動作ではなく、非同期に）生成される。
【００１３】
例えば、上述の従来と異なる独特で望ましい論理的ＯＲトリガ回路を生み出すため、複数の特定トリガ・イベントとしては、第１入力信号の論理的ＨＩへの遷移の場合に生じるという条件の第１トリガ・イベントと、第２入力信号の論理的ＨＩへの遷移の場合に生じるという条件の第２トリガ・イベントとがある。こうした実施形態では、この方法は、第１及び第２の定義したトリガ・イベントのいずれか又は両方が生じる毎に応じて、トリガ信号を生成する。即ち、この方法は、第１入力信号が論理的ＨＩへ遷移する毎に加えて、第２入力信号が論理的ＨＩへ遷移する毎に、トリガ信号を生成する。
【００１４】
図２Ａは、これら実施形態によって、可能になった新しい動作を更に示したタイミング図である。図２Ａに示すように、時点t１において、入力信号２が論理的ＨＩ２０１へ遷移すると、トリガ信号が生成される。図１Ｂに示した動作と異なり、入力信号１が時点ｔ２で論理的ＨＩ２０２へ遷移すると、入力信号２が未だ論理的にＨＩであるにも関わらず、トリガ信号が生成される。入力信号２が時点ｔ３で論理的ＨＩ２０３へ遷移すると、入力信号１が未だ論理的にＨＩであるにも関わらず、トリガ信号が生成される。このように、これら実施形態では、他の入力信号の状態に関係なく、いずれかの入力信号における正の遷移の「全ての発生」に応答して、トリガ信号が生成される。対照的に、従来の回路１００は、他の入力信号の全てが既に論理的にＨＩでない場合にのみ、入力信号の正の遷移に応答して、トリガ信号を生成する。
【００１５】
正の遷移又は立ち上がりエッジの全ての発生についてトリガを生成するのでなく、別の実施形態としては、立ち下がりエッジ２０４及び２０５に応じて時点ｔ１及びｔ２においてトリガが生成される図２Ｂのタイミング図に示すように、２つ以上の入力信号で生じる全ての負の遷移又は立ち下がりエッジに応答してトリガを生成するようにトリガ回路を構成するものがある。更に別の実施形態としては、エッジ２０１〜２０５に応じて時点ｔ１、ｔ２、ｔ３、ｔ４及びｔ５において生成されるトリガを有する図２Ｃのタイミング図に示されるように、複数の入力信号のいずれかで生じる任意のエッジ（立ち上がり又は立ち上がりエッジ）の全ての発生に応じて、トリガを生成するものがある。こうしたトリガ機能は、従来のトリガ方法を利用する従来のオシロスコープでは不可能である。
【００１６】
本発明において、トリガ「イベント」とは、試験測定装置の１つ以上の特定の入力信号における特定種類の信号のアクティビティ（activity：動作）である。この際、そもそも、「イベント」は、試験測定装置によって検出可能なものでなければならない。即ち、イベントに応じてトリガ信号を生成する方法のために、イベントは、装置の測定可能な帯域幅内になければならない。加えて、２つのイベントは、両方のイベントが検出可能であるために、ある最小時間（典型的には、装置のトリガ回路中に使用される特定のコンポーネントの電気的特性によって定まる）だけ離れていなければならない。更には、もし装置のトリガ回路でトリガ・ホールド・オフ機能が実装されているなら、ホールド・オフ期間中に生じるイベントは、トリガを発生する目的のためには、検出可能ではない。
【００１７】
複数の「特定トリガ・イベント」（これらに応答してトリガ信号が生成される）には、種々の異なる形式の入力信号のアクティビティ（activity：動作）が有り得る。いくつかの実施形態において、トリガ信号を生成するステップには、第１トリガ・イベント仕様を受ける処理と、第２トリガ・イベント仕様を受ける処理とがある。第１及び第２トリガ・イベント仕様の夫々には、少なくとも、試験測定装置の複数の入力信号から選択された１つの入力信号と、選択されたアクティビティ形式とがある。第１及び第２トリガ・イベント仕様は、異なるアクティビティ形式を有していても良い。トリガ・イベント仕様は、ユーザ・インタフェースからか、又は、試験測定装置のプログラマチック・インタフェースから受けるようにしても良い。
【００１８】
「特定トリガ・イベント」は、入力チャンネル（入力信号）におけるエッジ・アクティビティ（edge activity）としても良い。これら実施形態では、試験測定装置の複数の入力信号の１つが、選択した入力信号として特定され、仕様のアクティビティ形式は、入力信号中に生じる立ち上がりエッジ、立ち下がりエッジ又はいずれかのエッジとして選択される。例えば、既に上述のように、そして、図２Ａに示すように、第１トリガ・イベント仕様は、「入力信号１」を選択入力信号として、そして、「立ち上がりエッジ」を選択アクティビティ形式として含んでいても良い。第２トリガ・イベント仕様は、「入力信号２」を選択入力信号として、そして、「立ち上がりエッジ」を選択アクティビティ形式として含んでいても良い。これら２つの特定トリガ・イベント仕様によれば、図２Ａに示したようにトリガ信号が生成されるという結果になる。
【００１９】
別の「特定トリガ・イベント」は、セットアップ・ホールド違反（violation）としても良い。これら実施形態では、トリガ・イベント仕様の１つが、アクティビティ形式として「セットアップ・ホールド」を含む。トリガ・イベント仕様は、試験測定装置の複数の入力信号から選択された入力信号を１つ以上含むことができるので、アクティビティ形式がセットアップ・ホールドである場合、１つの入力信号は、クロック・ソース（信号源）として選択されても良く、もう１つの入力信号は、データ・ソースとして選択されても良い。これら実施形態において、特定トリガ・イベントは、クロック・ソースの選択エッジ（立ち上がり又は立ち上がりエッジ）と、選択されたセットアップ・ホールド・タイミング・ウィンドウとを含むこともできる。この方法は、他の特定トリガ・イベントの発生毎に応じてトリガ信号を生成するのに加えて、セットアップ・ホールド違反が生じる（即ち、選択されたデータ・ソース入力信号の遷移が、選択されたクロック・ソースの選択エッジ付近の時間である選択されたセットアップ・ホールド・タイミング・ウィンドウ内に生じる場合）毎に応じてトリガ信号を生成する。
【００２０】
「特定トリガ・イベント」は、また、信号レベル・ウィンドウ違反（violation）であっても良い。これら実施形態において、試験測定装置の複数の入力信号の１つが、選択入力信号として特定され、仕様のアクティビティ形式が「ウィンドウ」として選択される。これら実施形態において、特定トリガ・イベントは、また、アナログ信号レベルの選択されたウィンドウ、即ち、最大しきい値及び最小しきい値を含んでいても良い。この方法は、他の特定トリガ・イベントの発生毎に応じてトリガ信号を生成するのに加えて、ウィンドウ違反（即ち、選択した入力信号のアナログ値が選択したウィンドウの外に行く場合）が発生する毎に応じてトリガ信号を生成する。
【００２１】
「特定トリガ・イベント」は、また、パルス幅であっても良い。これら実施形態において、試験測定装置の複数の入力信号の１つが、選択入力信号として特定され、仕様のアクティビティ形式が「パルス幅」として選択される。これら実施形態において、特定トリガ・イベントは、また、選択された遷移極性及び選択されたパルス幅ウィンドウ、即ち、最大パルス幅及び最小パルス幅を含んでいても良い。この方法は、他の特定トリガ・イベントの発生毎に応じてトリガ信号を生成するのに加えて、選択入力信号中のパルス幅が条件を満たす状態（即ち、選択入力信号中に生じた選択した極性のパルス幅が、選択したパルス幅ウィンドウ内にある場合）が発生する毎に応じてトリガ信号を生成する。
【００２２】
「特定トリガ・イベント」は、また、入力信号中で生じるグリッチ、ラント、タイムアウト、遷移時間若しくはスルー・レート、ロジック・パターン、ロジック状態、周波数／周期若しくはインターバル、エンベロープ（包絡線）、データ・バス・パターン、シリアル・データ・パターン又は他の検出可能なイベントとしても良い。ラント・トリガは、第１しきい値とは交差するものの、第１しきい値に再度交差する前に、第２しきい値と交差するのに失敗するというパルス振幅に関するトリガである（非特許文献１参照）。
【００２３】
よって、大まかに言えば、本発明の実施形態は、複数の特定トリガ・イベント仕様（Specification）を利用可能にし、この方法は、これら特定トリガ・イベントのいずれかの検出可能な全ての発生に応じてトリガ信号を生成する。言い換えると、もしトリガ・イベントＡ、Ｂ及びＣが特定されると、「イベントＡの発生  ＯＲ  イベントＢの発生  ＯＲ  イベントＣの発生」に応じてトリガ信号が生成される。例えば、図３のタイミング図に示されるように、イベントＡが入力信号１の立ち上がりエッジとして特定され、イベントＢが入力信号２のいずれかのエッジとして特定され、そして、イベントＣがクロック信号として定義される入力信号３とデータ信号として定義される入力信号４にかかるセットアップ・ホールド違反として特定される。この方法は、イベントＡ、Ｂ及びＣのいずれかが発生する度にトリガを生成する。従って、以下の複数のトリガ信号が生成される。即ち、入力信号１に発生する立ち上がりエッジ３０１に応じたトリガ１；入力信号２に発生する立ち上がりエッジ３０２に応じたトリガ２；入力信号３に発生するクロック・エッジ３０５の周りに定義されたセットアップ及びホールド・ウィンドウ３０４ａ、３０４ｂ内において入力信号４に発生するセットアップ及びホールド違反（遷移３０３）に応じたトリガ３；入力信号２に発生する立ち下がりエッジ３０６に応じたトリガ４；そして、入力信号１に発生する立ち上がりエッジ３０７に応じたトリガ５。このように、この方法の実施形態は、試験測定装置において、非常に柔軟に設定可能なトリガ処理の動作を可能にする。この発明の実施形態としては、この方法を実行するよう構成されるトリガ回路を有する試験測定装置も含む。
【００２４】
この方法のいくつかの実施形態では、トリガ信号を生成するステップがイベント・アクティビティ検出回路を設定する処理を有することによって、こうした非常に柔軟なトリガ動作が達成される。図４は、これらの実施形態のいくつかによる方法４００のステップを示す。方法４００は、第１トリガ・イベント定義を受けるステップ４１０と、第２トリガ・イベント定義を受けるステップ４２０とを含む。第１及び第２トリガ・イベント定義は、上述したとおりである。方法４００は、また、第１トリガ・アクティビティ検出回路を設定して、第１トリガ・イベント仕様を満たす全てのイベントの発生に応答して第１論理信号を生成するステップ４３０と、第２トリガ・アクティビティ検出回路を設定して、第２トリガ・イベント仕様を満たす全てのイベントの発生に応答して第２論理信号を生成するステップ４４０とを含む。最後に、方法４００は、論理ＯＲ回路において、第１及び第２論理信号を組み合わせて、トリガ信号を生成するステップ４５０を含む。
【００２５】
方法４００のいくつかの実施形態では、第１及び第２イベント・アクティビティ検出回路は、第１及び第２トリガ・イベント仕様のそれぞれを満たすイベントがそれぞれ発生するのに応じて、第１及び第２論理信号のそれぞれにパルスを生成するようにそれぞれ構成される。したがって、これらの第１及び第２論理信号のパルスが、ステップ４５０において論理ＯＲ回路に組み合わされると、得られるトリガ信号中のパルスがトリガを示す。イベントの検出可能性を高めるために、イベント・アクティビティ検出回路によって生成されたパルスは、可能な限り最小のパルス幅で生成されることが好ましい。いくつかの実施形態では、パルスは時間的に重なり合わないように生成される。したがって、生成され得る最小パルス幅は、トリガ可能なイベント・タイミング分解能の最小値を決定する。
【００２６】
図５は、方法４００のこれらの実施形態を実行するように構成されたトリガ回路５００を示す。トリガ回路５００は、第１イベント・アクティビティ検出回路５１０と第２イベント・アクティビティ検出回路５２０を含む。第１イベント・アクティビティ検出回路５１０は、第１入力信号５０１を受け、第２イベント・アクティビティ検出回路は、第２入力信号５０２を受ける。オプションで、いくつかの実施形態では、第１イベント・アクティビティ検出回路５１０が、別の入力信号５０２’を受けてもよく、第２イベント・アクティビティ検出回路５２０が、別の入力信号５０１’を受けてもよい。第１イベント・アクティビティ検出回路５１０は、少なくとも第１入力信号５０１に生じる第１選択アクティビティ形式５１２が発生する度に第１論理信号５１１にパルスを生成するように構成されている。第２イベント・アクティビティ検出回路５２０は、少なくとも第２入力信号５０２に生じる第２選択アクティビティ形式５２２が発生する度に第２論理信号５２１にパルスを生成するように構成されている。トリガ回路５００は、また、論理的ＯＲ回路５３０を含む。論理的ＯＲ回路５３０は、第１及び第２論理信号５１１、５２１を組み合わせて、トリガ信号５０３を生成する。従って、トリガ信号５０３は、第１又は第２イベント・アクティビティ検出回路５１０、５２０のいずれかがパルスを生成する度に、トリガを示すことになる。いくつかの実施形態では、追加のイベント・アクティビティ検出回路があっても良く、これらの出力信号も、論理的ＯＲ回路５３０への入力信号となる。
【００２７】
第１及び第２選択アクティビティ形式５１２、５２２は、立ち上がりエッジ、立ち下がりエッジ、どちらかのエッジ、セットアップ・ホールド違反、ウィンドウ違反、パルス幅、グリッチ、ラント、タイムアウト、遷移時間又はスルー・レート、論理パターン、論理状態、周波数／周期又はインターバル、エンベロープ、バス・データ・パターン、シリアル・データ・パターン、又は、入力信号中に生じる検出可能な他の形式のアクティビティとしても良い。多くの選択アクティビティ形式について、イベント・アクティビティ検出回路５１０、５２０は、１つの入力信号（即ち、入力信号５０１、５０２のそれぞれ）中に生じるアクティビティを検出する必要があるだけである。しかし、いくつかの選択アクティビティ形式については、セットアップ・ホールド違反のように、イベント・アクティビティ検出回路５１０、５２０が、２つ以上の入力信号（例えば、イベント・アクティビティ検出回路５１０に関する入力信号５０１、５０２’と、イベント・アクティビティ検出回路５２０に関する入力信号５０２、５０１’）に生じるアクティビティを検出する必要がある。また、いくつかの選択アクティビティ形式については、イベント・アクティビティ検出回路５１０、５２０が、追加のイベント仕様を受ける必要もあろう。例えば、もし選択アクティビティ形式がパルス幅なら、イベント・アクティビティ検出回路５１０、５２０は、極性並びに最小及び最大パルス幅を受ける必要があろう。
【００２８】
回路５００は、Ｄフリップ・フロップ５４０のようなフリップ・フロップのクロック入力にトリガ信号５０３を出力することによって、トリガ信号出力５０３にホールド・オフ機能をオプションで含めることができる。ホールド・オフ信号５０４は、フリップ・フロップ５４０のＤ入力端子およびリセット入力端子の両方に接続しても良い。すると、このフリップ・フロップ５４０のＱ出力信号は、ホールド・オフ後トリガ信号５０５となる。
【００２９】
また、回路５００は、入力信号５０１、５０２のそれぞれについて、通過（pass-through）信号パスをオプションで含んでも良く、これは、これらの入力信号がイベント・アクティビティ検出回路５１０、５２０をバイパスして、論理ＯＲ回路５３０に直接入力するのを可能にする。イベント・アクティブ検出回路５１０、５２０をバイパスすることにより、回路５００は、単に、上述の従来の「論理ＯＲ」トリガ動作を実行する。
【００３０】
図６は、方法４００の実施形態に従って構成され、３つのイベントＡ、Ｂ及びＣのいずれかの発生ごとにトリガを生成する、回路５００などの回路の動作の一例を示すタイミング図である。イベントＡは、入力信号１の立ち上りエッジと定義される。イベントＢは、入力信号２のいずれかのエッジとして定義される。イベントＣは、クロックである入力信号３とデータ・ソースである入力信号４とに関するセットアップ・ホールド違反として定義される。従って、第１イベント・アクティビティ検出回路は、立ち上りエッジ６０１、６０７にそれぞれ応答して、論理信号６１０中にパルス６１１、６１２を生成するように構成される。第２イベント・アクティビティ検出回路は、エッジ６０２、６０６にそれぞれ応答して、論理信号６２０中にパルス６２１、６２２を生成するように構成される。第３イベント・アクティビティ検出回路は、クロック・エッジ６０５の周りのウィンドウ６０４ａ、６０４ｂ内で発生するエッジ６０３に応答して、論理信号６３０中にパルス６３１を生成するように構成される。論理信号６１０、６２０、６３０は、論理的ＯＲ回路で組み合わされ、トリガ信号６４０を生成する。従って、トリガ信号６４０は、時点ｔ１、ｔ２、ｔ３、ｔ４及びｔ５で発生するパルスを有し、それぞれ、トリガ・イベントの発生を示す。
【００３１】
図４に示す方法４００に戻ると、方法４００の別の実施形態では、複数のイベント・アクティビティ検出回路は、イベントに応答して、それぞれ出力する論理信号に、パルスを生成するのではなく、アクティブ状態を生成するよう構成される。方法４００のこれら実施形態では、第１及び第２論理信号を、論理的ＯＲ回路で直接には組み合わせない。そうではなくて、中間のステップにおいて、第１及び第２論理信号は、第１及び第２フリップ・フロップそれぞれへのクロック入力信号としてそれぞれ供給される。ホールド・オフ信号は、２つのフリップ・フロップのリセット入力信号として供給される。２つのフリップ・フロップの出力信号は、続いて、論理的ＯＲ回路で組み合わされて、トリガ信号を生成する。これら実施形態において、トリガ信号は、ホールド・オフ信号によって調節される。即ち、トリガ信号は、ホールド・オフ信号がフリップ・フロップをリセット状態に保持していない限り、生成されない。
【００３２】
図７は、方法４００のこれら別の実施形態を実行するよう構成される回路７００の例を示す。回路７００には、少なくとも第１入力信号７０１と、オプションで入力信号７０２’とを受ける第１イベント・アクティビティ検出回路７１０がある。回路７００には、また、少なくとも第２入力信号７０２と、オプションで入力信号７０１’とを受ける第２イベント・アクティビティ検出回路７２０もある。第１イベント・アクティビティ検出回路７１０は、少なくとも第１入力信号７０１中に生じる第１選択アクティビティ形式７１２が発生する度に第１論理信号７１１中にアクティブ状態を生成するように構成されている。同様に、第２イベント・アクティビティ検出回路７２０は、少なくとも第１入力信号７０２中に生じる第２選択アクティビティ形式７２２が発生する度に第２論理信号７２１中にアクティブ状態を生成するように構成されている。回路７００には、第１及び第２フリップ・フロップ７３０、７４０もある。第１フリップ・フロップ７３０は、第１論理信号７１１をそのクロック入力信号として受け、また、第２フリップ・フロップ７４０は、第２論理信号７２１をそのクロック入力信号として受ける。２つの第１及び第２フリップ・フロップ７３０、７４０は、ホールド・オフ信号７０３を、それらのリセット入力信号として受ける。第１及び第２フリップ・フロップ７３０、７４０の出力信号７３１、７４１は、論理的ＯＲ回路７５０の入力信号となる。論理的ＯＲ回路は、出力信号７３１、７４１を組み合わせて、トリガ信号７０４を生成する。従って、トリガ信号７０４は、ホールド・オフ信号７０３によって調節される。即ち、ホールド・オフ信号７０３がアクティブ状態にあるときには、トリガが生成されない。
【００３３】
回路７００のような実施形態は、一般に、図５の回路５００のようにイベント・アクティビティ検出回路がパルスを生成するように構成された実施形態よりも、高速に動作することができる。好ましい実施形態では、第１及び第２フリップ・フロップ７３０、７４０は、Ｄフリップ・フロップであり、これらは、図７に示すように、それらのＤ入力端子がホールド・オフ信号７０３に結合され、アクティブ・ロー（active-low）のリセット入力端子がある。
【００３４】
説明のために、本発明の特定の実施形態を図示し説明してきたが、本発明の精神及び範囲から逸脱することなく様々な変更を行うことができる。例えば、本発明は、以下のように記述することができる。
【００３５】
本発明の概念１は、複数の入力信号を受ける試験測定装置にトリガをかける方法であって、この方法は、
複数の特定トリガ・イベントのいずれかが発生する度にトリガ信号を生成するステップを具え、
このとき、複数の特定トリガ・イベントの第１のものは、複数の入力信号の少なくとも第１のものに発生し、複数の特定トリガ・イベントの第２のものは、複数の入力信号の少なくとも第２のものに発生する。
【００３６】
本発明の概念２は、上記概念１による方法であって、このとき、上記トリガ信号は、時間的に連続して生成される。
【００３７】
本発明の概念３は、上記概念１による方法であって、このとき、上記トリガ信号を生成するステップが、
第１トリガ・イベント仕様を受ける処理と、
第２トリガ・イベント仕様を受ける処理と
を有し、このとき、上記第１及び第２トリガ・イベント仕様のそれぞれが、複数の上記入力信号から選択された少なくとも１つの入力信号と選択アクティビティ形式とを含んでいる。
【００３８】
本発明の概念４は、上記概念３による方法であって、このとき、上記選択アクティビティ形式の１つは、立ち上がりエッジ、立ち下がりエッジ、どちらかのエッジ、セットアップ・ホールド、ウィンドウ、パルス幅、グリッチ、ラント（runt）、タイムアウト（timeout）、遷移時間、パターン、周波数、周期、バス（bus）、エンベロープ及びシリアル（serial）から構成されるグループから選択される。
【００３９】
本発明の概念５は、上記概念３による方法であって、
上記第１トリガ・イベント仕様を満たすイベントが発生する度に第１論理信号を生成するよう第１イベント・アクティビティ検出回路を設定する処理と、
上記第２トリガ・イベント仕様を満たすイベントが発生する度に第２論理信号を生成するよう第２イベント・アクティビティ検出回路を設定する処理と
を更に具えている。
【００４０】
本発明の概念６は、上記概念５による方法であって、
論理的ＯＲ回路において上記第１及び第２論理信号を組み合わせて、上記トリガ信号を生成する処理を更に具え、
上記第１及び第２イベント・アクティビティ検出回路のそれぞれが、上記第１及び第２論理信号のそれぞれにおいてパルスを生成するよう設定される。
【００４１】
本発明の概念７は、上記概念６による方法であって、このとき、上記第１及び第２論理信号におけるパルスは、上記パルスが時間的に重なることがないように生成される。
【００４２】
本発明の概念８は、上記概念５による方法であって、このとき、
上記第１論理信号を第１フリップ・フロップのクロック入力信号として供給する処理と、
上記第２論理信号を第２フリップ・フロップのクロック入力信号として供給する処理と、
ホールド・オフ信号を上記第１及び第２フリップ・フロップの両方のリセット入力信号として供給する処理と、
論理的ＯＲ回路において上記第１及び第２フリップ・フロップの出力信号を組み合わせてトリガ信号を生成する処理と
を更に具え、このとき、上記トリガ信号は、上記ホールド・オフ信号によって調節される。
【００４３】
本発明の概念９は、試験測定装置であって、
上記概念１の方法を実行するよう構成されるトリガ回路を具えている。
【００４４】
本発明の概念１０は、上記概念９による試験測定装置であって、このとき、上記トリガ回路は、時間的に連続して動作する。
【００４５】
本発明の概念１１は、上記概念９による試験測定装置であって、このとき、上記トリガ回路は、
第１入力信号を受けて、少なくとも上記第１入力信号中に生じる第１選択アクティビティ形式が発生する度に第１論理信号中にパルスを生成するよう構成される第１イベント・アクティビティ検出回路と、
第２入力信号を受けて、少なくとも上記第２入力信号中に生じる第２選択アクティビティ形式が発生する度に第２論理信号中にパルスを生成するよう構成される第２イベント・アクティビティ検出回路と、
上記第１及び第２論理信号を入力信号として受けて、上記トリガ信号を出力信号として生成する論理的ＯＲ回路と
を有する。
【００４６】
本発明の概念１２は、上記概念１１による試験測定装置であって、このとき、上記第１及び第２選択アクティビティ形式のそれぞれは、立ち上がりエッジ、立ち下がりエッジ、どちらかのエッジ、セットアップ・ホールド、ウィンドウ、パルス幅、グリッチ、ラント（runt）、タイムアウト（timeout）、遷移時間、パターン、周波数、周期、バス（bus）、エンベロープ及びシリアル（serial）から構成されるグループから選択される。
【００４７】
本発明の概念１３は、上記概念９による試験測定装置であって、このとき、上記トリガ回路は、
第１入力信号を受けて、少なくとも上記第１入力信号中に生じる第１選択アクティビティ形式が発生する度に第１論理信号中にアクティブ状態を生成するよう構成される第１イベント・アクティビティ検出回路と、
第２入力信号を受けて、少なくとも上記第２入力信号中に生じる第２選択アクティビティ形式が発生する度に第２論理信号中にアクティブ状態を生成するよう構成される第２イベント・アクティビティ検出回路と、
上記第１論理信号をクロック入力信号として、ホールド・オフ信号をリセット入力信号として受ける第１フリップ・フロップと、
上記第２論理信号をクロック入力信号として、上記ホールド・オフ信号をリセット入力信号として受ける第２フリップ・フロップと、
上記第１及び第２フリップ・フロップの出力信号を入力信号として受けて、上記トリガ信号を出力信号として生成する論理的ＯＲ回路と
を有し、このとき、上記トリガ信号は、ホールド・オフ期間によって調節される。
【００４８】
本発明の概念１４は、上記概念１３による試験測定装置であって、このとき、上記第１及び第２選択アクティビティ形式は、立ち上がりエッジ、立ち下がりエッジ、どちらかのエッジ、セットアップ・ホールド、ウィンドウ、パルス幅、グリッチ、ラント（runt）、タイムアウト（timeout）、遷移時間、パターン、周波数、周期、バス（bus）、エンベロープ及びシリアル（serial）から構成されるグループから選択される。
【００４９】
本発明の概念１５は、複数の入力信号を受ける試験測定装置におけるトリガ回路であって、上記回路は、
ＯＲ論理ゲートを具え、
このとき、その改善点としては、第１入力信号中に生じる第１特定トリガ・イベント又は第２入力信号中に生じる第２特定トリガ・イベントのいずれかが生じる度に上記ＯＲ論理ゲートの出力信号がトリガを示すように、複数の上記入力信号が上記ＯＲ論理ゲートに供給されることを含む。
【符号の説明】
【００５０】
５００  トリガ回路
５０１  第１入力信号
５０２  第２入力信号
５０３  トリガ信号
５０４  ホールド・オフ信号
５０５  ホールド・オフ信号後のトリガ
５１０  第１イベント・アクティビティ検出回路
５１１  第１論理信号
５１２  第１選択アクティビティ形式
５２０  第２イベント・アクティビティ検出回路
５２１  第２論理信号
５２２  第２選択アクティビティ形式 
５３０  論理ＯＲ回路
５４０  Ｄフリップ・フロップ
７００  トリガ回路
７０１  第１入力信号
７０２  第２入力信号
７０３  ホールド・オフ信号
７０４  ホールド・オフ信号後のトリガ
７０５  ホールド・オフ信号後のトリガ
７１０  第１イベント・アクティビティ検出回路
７１１  第１論理信号
７１２  第１選択アクティビティ形式
７２０  第２イベント・アクティビティ検出回路
７２１  第２論理信号
７２２  第２選択アクティビティ形式 
７３０  第１Ｄフリップ・フロップ
７３１  第１Ｄフリップ・フロップの出力信号
７４０  第２Ｄフリップ・フロップ
７４１  第２Ｄフリップ・フロップの出力信号
７５０  論理ＯＲ回路
【図１Ａ】
2017151092.tif 000003
【図１Ｂ】
2017151092.tif 000004
【図２Ａ】
2017151092.tif 000005
【図２Ｂ】
2017151092.tif 000006
【図２Ｃ】
2017151092.tif 000007
【図３】
2017151092.tif 000008
【図４】
2017151092.tif 000009
【図５】
2017151092.tif 000010
【図６】
2017151092.tif 000011
【図７】
2017151092.tif 000012
【外国語明細書】
【発明の名称】試験測定装置にトリガをかける方法
【技術分野】
【０００１】
This invention relates to a method for triggering a test and measurement instrument having a plurality of input channels.
【背景技術】
【０００２】
A test and measurement instrument, such as an oscilloscope, generally uses a trigger to mark a specific point in time in an input signal, and to cause the instrument’s acquisition system to acquire the input signal data, thereby defining the specific portion of the input signal that will be stored in the instrument’s memory. The trigger serves to synchronize the horizontal sweep of the instrument, allowing the instrument to show a stable depiction of the input signal on a display. The test and measurement instrument may trigger on the same input signal that is shown on screen, or it may trigger on a different trigger source signal, such as another input signal, an external trigger signal, or even the AC power supply voltage signal. Conventional test and measurement instruments are capable of triggering on a wide variety of conditions that may be present in a trigger source signal（e.g., 非特許文献１）. For example, all modern oscilloscopes include an edge trigger mode, which generates a trigger when the trigger source signal experiences an edge transition.
【０００３】
Many modern test and measurement instruments also include a logic trigger mode. The logic trigger mode is especially useful for verifying or troubleshooting the operation of digital logic circuit. In the logic trigger mode, the instrument triggers on a logical combination (e.g. NOT, AND, OR, NAND, NOR) of Boolean words in input signals. For example, in an oscilloscope with two input channels (e.g. CH1, CH2), the oscilloscope in logic trigger mode may be set to trigger when, according to Boolean logic, CH1 is logically HI (High), OR when CH2 is logically HI. The specific voltage levels used by the instrument to determine when an input signal is logically HI or LO (Low) are generally selectable in the instrument. Most instruments contain preset levels corresponding to particular logic families (e.g. TTL, ECL, CMOS).
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３６７６５号公報
【特許文献２】特許第４９４３２７４号公報
【非特許文献】
【０００５】
【非特許文献１】「Pinpoint Triggers」の項， Tektronix, Inc．， MSO/DPO70000DX， MSO/DPO70000C， DPO7000C， and MSO/DPO5000B Series User Manual、pp．68−73、［online］、［２０１７年１月１３日検索］、インターネット<URL： http：//www2．Tek．com/cmswpt/mafinder．lotr?va=1>
【発明の概要】
【発明が解決しようとする課題】
【０００６】
The behavior of the conventional logic trigger circuit described above, particularly the logical OR trigger mode, is correct according to Boolean logic, but is nevertheless limited in what types of input signal transitions it can recognize, and is unsatisfactory for some test and measurement instrument users. Embodiments of the present invention address these and other limitations of the prior art.
【課題を解決するための手段】
【０００７】
Methods of triggering a test and measurement instrument include the step of generating a trigger signal in response to every occurrence of any one of a plurality of specified trigger events. A first specified trigger event occurs in at least a first input of a plurality of inputs of the test and measurement instrument and a second specified trigger event occurs in at least a second input. A trigger event specification may include at least one selected input from the plurality of inputs and a selected activity type. Some methods include configuring each of a plurality of event activity detectors to produce a logic signal in response to every occurrence of an event meeting the trigger event specification. In some methods, the event activity detectors produce pulses in the logic signals, and the logic signals are combined in a logical OR circuit to generate the trigger signal. Trigger circuits configured to perform these methods are also disclosed.
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、従来の論理的ＯＲトリガ回路の概略図である。
【図１Ｂ】図１Ｂは、図１Ａの回路の動作のタイミング図である。
【図２Ａ】図２Ａは、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の例である。
【図２Ｂ】図２Ｂは、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の別の例である。
【図２Ｃ】図２Ｃは、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の更に別の例である。
【図３】図３は、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の例である。
【図４】図４は、本発明の実施形態による方法のフロー・チャートである。
【図５】図５は、本発明の実施形態によるトリガ回路の概略図である。
【図６】図６は、本発明の実施形態を実行するよう構成されたトリガ回路の動作のタイミング図の例である。
【図７】図７は、本発明の実施形態によるトリガ回路の概略図である。
【発明を実施するための形態】
【０００９】
FIGS. 1A and 1B illustrate the structure and operation of a conventional trigger circuit that performs the conventional logical OR trigger function. FIG. 1A, for example, illustrates a trigger circuit 100 for a test and measurement instrument, such as an oscilloscope, having four input channels 101, 102, 103 and 104. The circuit 100 includes OR logic gates 110, 120 and 130, which logically combine the input channels 101-104 to produce an OR output signal 105. The OR output signal 105 may be used directly at that point as a trigger signal in the test and measurement instrument. Alternatively, the circuit 100 may optionally include a flip-flop, such as a D flip-flop 140, to implement a trigger hold-off function by having a hold-off signal 106 provided to both the D input and the R (Reset) input and using the OR output signal 105 as the clock input of the D flip-flop 140 to produce a trigger-after-hold-off signal 107.
【００１０】
FIG. 1B is a timing diagram illustrating the operation of the circuit 100. Assume for this example that all input channels 101-104 start at logic LO, and that 3rd and 4th input channels (CH3 and CH4) 103 and 104 remain logic LO. At time t1, when 2nd channel (CH2) 102 has a positive transition 151, the circuit 100 operates to cause the OR output signal 105 to also have a positive transition 152 to HI, thereby indicating a trigger event has occurred at time t1. However, at time t2, when 1st channel (CH1) 101 has a positive transition 153, the OR output signal 105 merely remains HI because 2nd channel 102 is still logically HI. Likewise, at time t3, when 2nd channel 102 goes HI (High) 154, the OR output signal 105 merely remains HI because 1st channel 101 is still logically HI. Therefore, the OR output signal 105 does not indicate that a trigger event has occurred at either time t2 or t3. In other words, if any one of the inputs to the circuit 100 is logically HI, changes in the logic state of any of the other inputs, particularly positive transitions, will not cause any change in the OR output signal, and will not be recognized as triggers.
【００１１】
While the behavior of the conventional logic OR trigger circuit 100 described above is correct according to Boolean logic, some test and measurement instrument users require a different behavior. Specifically, there is a need for a trigger circuit that generates a trigger when any of the inputs transition to logic HI, regardless of the state of the other inputs. To meet this stated need, and to enable several other new capabilities in the field of triggering test and measurement instruments, embodiments of the present invention include new methods of triggering, and new trigger circuits configured to perform the new methods.
【００１２】
According to some embodiments, a method of triggering a test and measurement instrument receiving a plurality of inputs includes a step of generating a trigger signal in response to every occurrence of any one of a plurality of specified trigger events, in which a first trigger event of the plurality of specified trigger events occurs in at least a first input of the plurality of inputs and a second trigger event of the plurality of specified trigger events occurs in at least a second input of the plurality of inputs. In some embodiments, the trigger signal is generated in continuous time; that is, asynchronously, rather than a state-machine-based operation.
【００１３】
For example, to create the particular desired alternative logic OR trigger circuit behavior described above, the plurality of specified trigger events may include a first trigger event specified to occur when a first input transitions to logic HI, and a second trigger event specified to occur when a second input transitions to logic HI. In such embodiments, the method generates a trigger signal in response to every occurrence of either, or both, of the first and second defined trigger events; that is, the method generates a trigger signal every time the first input transitions to logic HI as well as every time the second input transitions to logic HI.
【００１４】
FIG. 2A is a timing diagram further illustrating the new behavior enabled by these embodiments. As shown in FIG. 2A, at time t1, when input 2 transitions to logic HI 201, a trigger signal is generated. Unlike the behavior illustrated in FIG. 1B, when input 1 transitions to logic HI 202 at time t2, a trigger signal is generated, even though input 2 is still logically HI. Likewise, when input 2 transitions to logic HI 203 at time t3, a trigger signal is generated, even though input 1 is still logically HI. Thus, in these embodiments, the trigger signal is generated in response to “every occurrence” of a positive transition on either input, regardless of the state of the other input. In contrast, the prior art circuit 100 generates a trigger signal in response to a positive transition of an input only when all of the other inputs are not already logically HI.
【００１５】
Rather than generating triggers for every occurrence of a positive transition, or rising edge, other embodiments include configuring a trigger circuit to generate triggers in response to every negative transition, or falling edge, occurring in two or more input signals, as illustrated in the FIG. 2B timing diagram with triggers being generated at times t1, t2 in response to falling edges 204 and 205. Still other embodiments include generating triggers in response to every occurrence of any edge, rising or falling edge, occurring in any of a plurality of input signals, as illustrated in the FIG. 2C timing diagram with triggers being generated at times t1, t2, t3, t4, and t5 in response to edges 201-205. Such triggering capability is not possible in conventional oscilloscopes using conventional methods of triggering.
【００１６】
For purposes of this invention, a trigger “event” is a particular kind of signal activity on one or more particular inputs of the test and measurement instrument. Inherently in this context, an “event” must be detectable by the test and measurement instrument. That is, in order for the method to generate a trigger signal in response to an event, the event must be within the measurable bandwidth of the instrument. Additionally, two events must be spaced by a certain minimum time period−typically defined by electrical characteristics of the particular components used in the instrument’s trigger circuitry−in order for both events to be detectable. Furthermore, if a trigger hold-off function is implemented in the instrument’s trigger circuitry, events occurring during the hold-off period will not be detectable for the purpose of generating a trigger.
【００１７】
The plurality of “specified trigger events” in response to which a trigger signal is generated may include a variety of different types of input signal activity. In some embodiments, the step of generating a trigger signal includes receiving a first trigger event specification, and receiving a second trigger event specification. The first and second trigger event specifications each include at least one selected input from the plurality of inputs of the test and measurement instrument, and a selected activity type. The first and second trigger event specifications may include different selected activity types. The trigger event specifications may be received from a user interface or from a programmatic interface to the test and measurement instrument.
【００１８】
A “specified trigger event” may be edge activity on an input channel (input signal). In these embodiments, one of the inputs of the test and measurement instrument is specified as the selected input and the specification edge activity type is selected as a rising edge, a falling edge, or either edge occurring in the input. For example, as already discussed above, and as illustrated in FIG. 2A, the first trigger event specification may include “input 1” as the selected input, and “rising edge” as the selected activity type. The second trigger event specification may include “input 2” as the selected input, and “rising edge” as the selected activity type. These two particular trigger event specifications result in the trigger signals being generated as illustrated in the FIG. 2A timing diagram.
【００１９】
Another “specified trigger event” may be a setup and hold violation. In these embodiments, one of the trigger event specifications includes “setup and hold” as the selected activity type. Since a trigger event specification may include more than one selected input from the plurality of inputs of the test and measurement instrument, when the selected activity type is setup and hold, one input may be selected as the clock source, and another input may be selected as the data source. In these embodiments, the specified trigger event may also include a selected edge of the clock source, rising or falling edge, and a selected setup and hold timing window. The method generates a trigger signal in response to every occurrence of a setup and hold violation−that is, when a transition of the selected data source input occurs within the selected setup and hold timing window of time around the selected edge of the selected clock source−in addition to generating a trigger signal in response to every occurrence of the other specified trigger event.
【００２０】
A “specified trigger event” may also be a signal level window violation. In these embodiments, one of the inputs of the test and measurement instrument is specified as the selected input and the specification activity type is selected as “window.” In these embodiments, the specified trigger event may also include a selected window of analog signal levels, that is, a maximum threshold value and a minimum threshold value. The method generates a trigger signal in response to every occurrence of a window violation−that is, when the analog value of the selected input goes outside the selected window−in addition to generating a trigger signal in response to every occurrence of the other specified trigger event.
【００２１】
A “specified trigger event” may also be a pulse width. In these embodiments, one of the inputs of the test and measurement instrument is specified as the selected input and the specification activity type is selected as “pulse width.” In these embodiments, the specified trigger event may also include a selected transition polarity, and a selected pulse width window, that is, a maximum pulse width and a minimum pulse width. The method generates a trigger signal in response to every occurrence of a qualifying pulse width in the selected input−that is, when the width of a pulse of the selected polarity occurring in the selected input is within the selected pulse width window−in addition to generating a trigger signal in response to every occurrence of the other specified trigger event.
【００２２】
A “specified trigger event” may also be a glitch, a runt, a timeout, a transition time or slew rate, a logic pattern, a logic state, a frequency/period or interval, an envelope, a bus data pattern, a serial data pattern, or other detectable events occurring in an input signal. A Runt trigger is a trigger on a pulse amplitude that crosses a first threshold but fails to cross a second threshold before re-crossing the first threshold（非特許文献１参照）.
【００２３】
Thus, in general, embodiments of the present invention enable specification of multiple specified trigger events, and the method generates a trigger signal in response to all detectable occurrences of any of those specified trigger events. In other words, if trigger events A, B, and C are specified, a trigger signal is generated in response to "Event A occurring OR Event B occurring OR Event C occurring". For example, as illustrated in the FIG. 3 timing diagram, Event A is specified as a rising edge on input 1, Event B is specified as either edge on input 2, and Event C is specified as a setup and hold violation with input 3 defined as the clock signal and input 4 defined as the data signal. The method generates triggers for every occurrence of any one of Events A, B, and C. Accordingly, the following trigger signals are generated: trigger 1 in response to the rising edge 301 occurring in input 1; trigger 2 in response to the rising edge 302 occurring in input 2; trigger 3 in response to the setup and hold violation−the transition 303−occurring in input 4 within the defined setup and hold window 304a, 304b around the clock edge 305 occurring in input 3; trigger 4 in response to the falling edge 306 occurring in input 2; and trigger 5 in response to the rising edge 307 occurring in input 1. Thus, embodiments of the method enable highly flexible and configurable triggering behavior in a test and measurement instrument. Embodiments of the invention also include a test and measurement instrument with a trigger circuit configured to perform the method.
【００２４】
In some embodiments of the method, such highly flexible triggering behavior is achieved by having the step of generating a trigger signal include configuring event activity detector circuits. FIG. 4 illustrates the steps of a method 400 according to some of these embodiments. The method 400 includes a step 410 of receiving a first trigger event definition and a step 420 of receiving a second trigger event definition. The first and second trigger event definitions are as described and discussed above. The method 400 also includes a step 430 of configuring a first event activity detector to produce a first logic signal in response to every occurrence of an event meeting the first trigger event specification, and a step 440 of configuring a second event activity detector to produce a second logic signal in response to every occurrence of an event meeting the second trigger event specification. Lastly, the method 400 includes a step 450 of combining the first and second logic signals in a logical OR circuit to generate the trigger signal.
【００２５】
In some embodiments of the method 400, the first and second event activity detectors are each configured to produce a pulse in, respectively, the first and second logic signals in response to each occurrence of events meeting, respectively, the first and second trigger event specifications. Accordingly, when these first and second logic signal pulses are combined in a logical OR circuit in step 450, a pulse in the resulting trigger signal indicates a trigger. To enhance the detectability of events, the pulses produced by the event activity detectors are preferably generated with the minimum pulse width possible. In some embodiments, the pulses are produced so that they do not overlap in time. The minimum pulse width that may be generated therefore determines the minimum triggerable event timing resolution.
【００２６】
FIG. 5 illustrates a trigger circuit 500 configured to perform these embodiments of the method 400. The trigger circuit 500 includes a first event activity detector 510 and a second event activity detector 520. The first event activity detector 510 receives a first input 501 and the second event activity detector receives a second input 502. Optionally, in some embodiments, the first event activity detector 510 may also have another input 502’, and the second event activity detector 520 may also have another input 501’. The first event activity detector 510 is configured to generate a pulse in a first logic signal 511 in response to every occurrence of a first selected activity type 512 occurring in at least the first input 501. The second trigger event activity detector 520 is configured to generate a pulse in a second logic signal 521 in response to every occurrence of a second selected activity type 522 occurring in at least the second input 502. The trigger circuit 500 also includes a logical OR circuit 530. The logical OR circuit 530 combines the first and second logic signals 511, 521 to generate a trigger signal 503. The trigger signal 503 will therefore indicate a trigger whenever either of the first or second event activity detectors 510, 520 generate a pulse. In some embodiments, there may be additional event activity detectors whose outputs also become inputs to the logical OR circuit 530.
【００２７】
The first and second selected activity types 512, 522 may be: a rising edge, a falling edge, either edge, a setup and hold violation, a window violation, a pulse width, a glitch, a runt, a timeout, a transition time or slew rate, a logic pattern, a logic state, a frequency/period or interval, an envelope, a bus data pattern, a serial data pattern, or other detectable types of activity occurring in an input signal. For most selected activity types, the event activity detectors 510, 520 only need to detect activity occurring in one input, i.e., respectively, inputs 501, 502. However, for some activity types, such as a setup and hold violation, the event activity detectors 510, 520 need to detect activity occurring in more than one input, e.g., inputs 501, 502’ for event activity detector 510 and inputs 502, 501’ for event activity detector 520. Also, for some selected activity types, the event activity detectors 510, 520 will need to receive additional event specifications. For example, if the selected activity type is pulse width, the event activity detector 510, 520 will also need to receive a polarity, and a minimum and maximum pulse width.
【００２８】
The circuit 500 may optionally include a hold-off function on the trigger signal output 503 by outputting the trigger signal 503 to the clock input of a flip-flop, such as D flip-flop 540. A hold-off signal 504 may be connected to both the D input and the Reset input of the flip-flop 540. The Q output of this flip-flop 540 then becomes the trigger signal after hold-off signal 505.
【００２９】
The circuit 500 may also optionally include a pass-through signal path for each input 501, 502, allowing these inputs to bypass the event activity detectors 510, 520, and become inputs directly to the logical OR circuit 530. Bypassing the event activity detectors 510, 520 causes the circuit 500 to merely perform the conventional “logic OR” trigger behavior discussed above.
【００３０】
FIG. 6 is a timing diagram showing an example of the behavior of a circuit such as the circuit 500, configured, according to embodiments of the method 400, to generate triggers for every occurrence of any one of three events A, B, and C. Event A is defined as rising edges on input 1. Event B is defined as either edge on input 2. Event C is defined as setup and hold violations with input 3 as the clock and input 4 as the data source. Accordingly, a first event activity detector is configured to generate pulses 611, 612 in a logic signal 610 in response to, respectively, rising edges 601, 607. A second event activity detector is configured to generate pulses 621, 622 in a logic signal 620 in response to, respectively, edges 602, 606. A third event activity detector is configured to generate a pulse 631 in a logic signal 630 in response to edge 603 occurring within a window 604a, 604b around clock edge 605. The logic signals 610, 620, 630 are combined in a logical OR circuit to generate a trigger signal 640. The trigger signal 640 therefore has pulses occurring at times t1, t2, t3, t4, and t5, each indicating an occurrence of a trigger event.
【００３１】
Returning to the method 400 illustrated in FIG. 4, in alternative embodiments of the method 400, the event activity detectors are configured to produce an active state of their respective output logic signals in response to events, rather than producing pulses. In these embodiments of the method 400, the first and second logic signals are not directly combined in a logic OR circuit. Rather, in an intermediate step, the first and second logic signals are each provided as the clock input to, respectively, a first and second flip-flop. A hold-off signal is provided as the Reset input of both flip-flops. The outputs of both flip-flops are then combined in a logical OR circuit to generate the trigger signal. In these embodiments, the trigger signal is conditioned by the hold-off signal. That is, the trigger signal is not generated unless the hold-off signal is not holding the flip-flops in reset.
【００３２】
FIG. 7 illustrates an example of a circuit 700 configured to perform these alternative embodiments of the method 400. The circuit 700 includes a first event activity detector 710 having at least a first input 701, and optionally, an input 702’. The circuit 700 also includes a second event activity detector 720 having at least a second input 702, and optionally, an input 701’. The first event activity detector 710 is structured to generate an active state in a first logic signal 711 in response to every occurrence of a first selected activity type 712 occurring in at least the first input 701. Likewise, the second event activity detector 720 is structured to generate an active state in a second logic signal 721 in response to every occurrence of a second selected activity type 722 occurring in at least the second input 702. The circuit 700 also includes first and second flip-flops 730, 740. The first flip-flop 730 has the first logic signal 711 as its clock input, and the second flip-flop 740 has the second logic signal 721 as its clock input. Both the first and second flip-flops 730, 740 have a hold-off signal 703 as their Reset inputs. The outputs 731, 741 of the first and second flip-flops 730, 740 are the inputs of a logical OR circuit 750. The logical OR circuit combines the outputs 731, 741 to produce the trigger signal 704. The trigger signal 704 is therefore conditioned by the hold-off signal 703. That is, triggers will not be generated when the hold-off signal 703 is in an active state.
【００３３】
Embodiments such as the circuit 700 are generally able to operate at a higher speed than embodiments in which the event activity detectors are configured to generate pulses, such as the circuit 500 in FIG. 5. In preferred embodiments, the first and second flip-flops 730, 740 are D flip-flops which have their D inputs tied to the hold-off signal 703, and which have an active-low Reset input, as illustrated in FIG. 7.
【００３４】
Although specific embodiments of the invention have been illustrated and described for purposes of illustration, various modifications may be made without departing from the spirit and scope of the invention.  For example, the present invention could be described as blew.
【００３５】
A concept 1 of the present invention is a method of triggering a test and measurement instrument having a plurality of inputs, the method comprising the step of:
generating a trigger signal in response to every occurrence of any one of a plurality of specified trigger events,
in which a first one of the plurality of specified trigger events occurs in at least a first one of the plurality of inputs and a second one of the plurality of specified trigger events occurs in at least a second one of the plurality of inputs.
【００３６】
A concept 2 of the present invention is the method according to the concept 1 in which the trigger signal is generated in continuous time.
【００３７】
A concept 3 of the present invention is the method according to the concept 1 in which the step of generating the trigger signal comprises:
receiving a first trigger event specification; and
receiving a second trigger event specification,
in which the first and second trigger event specifications each comprise at least one selected input from the plurality of inputs and a selected activity type.
【００３８】
A concept 4 of the present invention is the method according to the concept 3 in which one of the selected activity types is selected from the group consisting of rising edge, falling edge, either edge, setup and hold, window, pulse width, glitch, runt, timeout, transition time, pattern, frequency, period, bus, envelope, and serial.
【００３９】
A concept 5 of the present invention is the method according to the concept 3, further comprising:
configuring a first event activity detector to produce a first logic signal in response to every occurrence of an event meeting the first trigger event specification; and
configuring a second event activity detector to produce a second logic signal in response to every occurrence of an event meeting the second trigger event specification.
【００４０】
A concept 6 of the present invention is the method according to the concept 5, further comprising:
combining the first and second logic signals in a logical OR circuit to generate the trigger signal,
in which the first and second trigger event activity detectors are each configured to produce a pulse in, respectively, the first and second logic signals.
【００４１】
A concept 7 of the present invention is the method according to the concept 6 in which the pulses in the first and second logic signals are produced in such a way that the pulses do not overlap in time.
【００４２】
A concept 8 of the present invention is the method according to the concept 5, further comprising:
providing the first logic signal as the clock input of a first flip-flop;
providing the second logic signal as the clock input of a second flip-flop;
providing a hold-off signal as the Reset input of both the first and second flip-flops; and
combining the outputs of the first and second flip-flops in a logical OR circuit to generate the trigger signal, in which the trigger signal is conditioned by the hold-off signal.
【００４３】
A concept 9 of the present invention is a test and measurement instrument comprising:
a trigger circuit configured to perform the method of the concept 1.
【００４４】
A concept 10 of the present invention is the test and measurement instrument according to the concept 9 in which the trigger circuit operates in continuous time.
【００４５】
A concept 11 of the present invention is the test and measurement instrument according to the concept 9 in which the trigger circuit comprises:
a first event activity detector having a first input and being structured to generate a pulse in a first logic signal in response to every occurrence of a first selected activity type occurring in at least the first input;
a second event activity detector having a second input and being structured to generate a pulse in a second logic signal in response to every occurrence of a second selected activity type occurring in at least the second input; and
a logical OR circuit having the first and second logic signals as inputs and producing the trigger signal as an output.
【００４６】
A concept 12 of the present invention is the test and measurement instrument according to the concept 11 in which the first and second selected activity types are each selected from the group consisting of rising edge, falling edge, either edge, setup and hold, window, pulse width, glitch, runt, timeout, transition time, pattern, frequency, period, bus, envelope, and serial.
【００４７】
A concept 13 of the present invention is the test and measurement instrument according to the concept 9 in which the trigger circuit comprises:
a first event activity detector having a first input and being structured to generate an active state of a first logic signal in response to every occurrence of a first selected activity type occurring in at least the first input;
a second event activity detector having a second input and being structured to generate an active state of a second logic signal in response to every occurrence of a second selected activity type occurring in at least the second input;
a first flip-flop having the first logic signal as the clock input and a hold-off signal as the Reset input;
a second flip-flop having the second logic signal as the clock input and the hold-off signal as the Reset input; and
a logical OR circuit having the outputs of the first and second flip-flops as inputs, and producing the trigger signal as an output, in which the trigger signal is conditioned by a hold-off period.
【００４８】
A concept 14 of the present invention is the test and measurement instrument according to the concept 13 in which the first and second selected activity types are selected from the group consisting of rising edge, falling edge, either edge, setup and hold, window, pulse width, glitch, runt, timeout, transition time, pattern, frequency, period, bus, envelope, and serial.
【００４９】
A concept 15 of the present invention is a trigger circuit in a test and measurement instrument having a plurality of inputs, the circuit comprising:
an OR logic gate;
wherein the improvement comprises:
the plurality of inputs being provided to the OR logic gate in such a way that the OR logic gate output indicates a trigger upon every occurrence of either a first specified trigger event occurring in a first input or a second specified trigger event occurring in a second input.
【符号の説明】
【００５０】
５００  trigger circuit
５０１  first input
５０２  second input
５０３  trigger signal
５０４  Hold-off signal
５０５  Trigger after Hold-off signal
５１０  first event activity detector
５１１  first logic signal
５１２  first selected activity type
５２０  second event activity detector
５２１  second logic signal
５２２  second selected activity type 
５３０  logical OR circuit
５４０  D flip-flop 
７００  trigger circuit
７０１  first input
７０２  second input
７０３  Hold-off signal
７０４  Trigger after Hold-off signal
７０５  Trigger after Hold-off signal
７１０  first event activity detector
７１１  first logic signal
７１２  first selected activity type
７２０  second event activity detector
７２１  second logic signal
７２２  second selected activity type 
７３０  first D flip-flop
７３１  output of first D flip-flop
７４０  second D flip-flop
７４１  output of second D flip-flop
７５０  logical OR circuit
【請求項１】
A method of triggering a test and measurement instrument having a plurality of inputs, the method comprising the step of:
generating a trigger signal in response to every occurrence of any one of a plurality of specified trigger events,
in which a first one of the plurality of specified trigger events occurs in at least a first one of the plurality of inputs and a second one of the plurality of specified trigger events occurs in at least a second one of the plurality of inputs.
【請求項２】
The method according to claim 1 in which the step of generating the trigger signal comprises:
receiving a first trigger event specification; and
receiving a second trigger event specification,
in which the first and second trigger event specifications each comprise at least one selected input from the plurality of inputs and a selected activity type.
【請求項３】
The method according to claim 2, further comprising:
configuring a first event activity detector to produce a first logic signal in response to every occurrence of an event meeting the first trigger event specification; and
configuring a second event activity detector to produce a second logic signal in response to every occurrence of an event meeting the second trigger event specification.
【請求項４】
The method according to claim 3, further comprising:
combining the first and second logic signals in a logical OR circuit to generate the trigger signal,
in which the first and second trigger event activity detectors are each configured to produce a pulse in, respectively, the first and second logic signals.
【要約】
【課題】複数の入力信号のいずれかが論理的ＨＩへ遷移したら、残りの入力信号の状態に関係なく、トリガ信号を生成する。
【解決手段】The method includes step of generating a trigger signal in response to every occurrence of any one of a plurality of specified trigger events. A first specified trigger event 201 occurs in an input 2 of a plurality of inputs at time t1 and a second specified trigger event 202 occurs in an input 1 of the plurality of inputs at time t2 regardless of the input 2 is still in HI.  Similarly, a third specified trigger event 203 occurs in an input 2 at time t3 regardless of the input 1 is still in HI.
【選択図】図２Ａ
【図１Ａ】
2017151092.tif 000013
【図１Ｂ】
2017151092.tif 000014
【図２Ａ】
2017151092.tif 000015
【図２Ｂ】
2017151092.tif 000016
【図２Ｃ】
2017151092.tif 000017
【図３】
2017151092.tif 000018
【図４】
2017151092.tif 000019
【図５】
2017151092.tif 000020
【図６】
2017151092.tif 000021
【図７】
2017151092.tif 000022