(57)【要約】 【課題】電源電圧が高い場合であっても、消費電力を抑制することが可能な電流源回路を提供する。【解決手段】実施形態によれば、第１のＭＯＳトランジスタは、ソースが、電源に接続され、ゲートとドレインが、互いに接続されている。第２のＭＯＳトランジスタは、ソースが、電源に接続され、ゲートが第１のＭＯＳトランジスタのゲートに接続されている。第３のＭＯＳトランジスタは、ドレインが、第１のＭＯＳトランジスタのドレインに接続され、ゲートが、第２のＭＯＳトランジスタのドレインに接続されている。第４のＭＯＳトランジスタは、ドレインが、第２のＭＯＳトランジスタのドレインおよび第３のＭＯＳトランジスタのゲートに接続され、ゲートが第３のＭＯＳトランジスタのソースに接続されている。電流値設定素子は、第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのゲートと、グランドとの間に設けられている。【選択図】図１
2017068417.tif 000002
【特許請求の範囲】
【請求項１】
ソースが、電源に接続され、ゲートとドレインが、互いに接続された第１のＭＯＳトランジスタと、
ソースが、前記電源に接続され、ゲートが前記第１のＭＯＳトランジスタの前記ゲートに接続された第２のＭＯＳトランジスタと、
ドレインが、前記第１のＭＯＳトランジスタの前記ドレインに接続され、ゲートが、前記第２のＭＯＳトランジスタのドレインに接続された第３のＭＯＳトランジスタと、
ドレインが、前記第２のＭＯＳトランジスタの前記ドレインおよび前記第３のＭＯＳトランジスタの前記ゲートに接続され、ゲートが前記第３のＭＯＳトランジスタのソースに接続された第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの前記ソースおよび前記第４のＭＯＳトランジスタの前記ゲートと、グランドとの間に設けられた電流値設定素子と、
を備える、電流源回路。
【請求項２】
前記電流値設定素子は、ゲートが前記グランドに接続されたデプレッション型ＭＯＳトランジスタで構成されている、請求項１に記載の電流源回路。
【請求項３】
前記電流値設定素子は、抵抗素子で構成されている、請求項１に記載の電流源回路。
【請求項４】
ドレインとゲートが前記第４のＭＯＳトランジスタのソースに接続され、ソースが前記グランドに接続された第５のＭＯＳトランジスタと、
ドレインが出力端子に接続され、ゲートが前記第５のＭＯＳトランジスタの前記ゲートに接続され、ソースが前記グランドに接続された第６のＭＯＳトランジスタと、
をさらに備える、請求項１から３のいずれかに記載の電流源回路。
【請求項５】
前記第１のＭＯＳトランジスタの前記ドレインと前記グランドとの間に設けられた第１のコンデンサと、前記電源と前記第３のＭＯＳトランジスタの前記ゲートとの間に設けられた第２のコンデンサと、の少なくとも一方をさらに備える、請求項１から４のいずれか１項に記載の電流源回路。
【請求項６】
前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタの各々が、前記ドレインとして機能する第１のＮ型半導体領域と、前記ソースとして機能する第２のＮ型半導体領域と、前記第１のＮ型半導体領域と前記第２の半導体領域との間に設けられ、ゲート酸化膜を挟んで前記ゲートに対向するＰ型半導体領域と、を有し、
前記第４のＭＯＳトランジスタにおける前記第１のＮ型半導体領域と前記Ｐ型半導体領域との間のリーク電流が、前記第３のＭＯＳトランジスタにおける前記第１のＮ型半導体領域と前記Ｐ型半導体領域との間のリーク電流よりも小さい、請求項１から５のいずれかに記載の電流源回路。
【請求項７】
電流値を設定するよう設けられた素子と、
前記素子に印加される電圧を設定し、前記電流値に基づいて電流を出力するよう設けられた第１トランジスタと、
前記第１トランジスタの制御端子に電圧を印加するとともに前記素子に電気的に接続して前記電流を流すよう設けられた第２トランジスタと、
前記第２トランジスタの制御端子と前記第１トランジスタの一端とに接続し、前記電流に対応する電流を出力するよう設けられたカレントミラー回路と、
を有する電流源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電流源回路に関する。
【背景技術】
【０００２】
集積回路は、例えば、回路の動作電流を生成して出力する電流源回路を備え、この電流源回路は、例えば、動作電流の値を設定するための電流値設定素子を備える。この電流値設定素子には、例えば、抵抗素子、あるいはデプレッション型のＭＯＳトランジスタが用いられている。
【０００３】
近年、集積回路は、高い電源電圧で使用される場合があり、このような場合であっても、低消費電力が求められる。そこで、動作電流を小さくすることが考えられる。しかし、抵抗素子を電流値設定素子として用いようとした場合、動作電流を小さくするためには、抵抗値が非常に大きな抵抗素子、例えば数百ＭΩの抵抗素子が必要になる。この場合、電流源回路内に占める抵抗素子の面積が大幅に増えるので、実用化が困難である。
【０００４】
一方、デプレッション型のＭＯＳトランジスタを電流値設定素子として用いようとした場合には、一般的に、その耐圧が低いので、電源電圧が高いと、電流値設定素子として用いることができない可能性が高い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１８５２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態の課題は、電源電圧が高い場合であっても、消費電力を抑制することが可能な電流源回路を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、電流源回路は、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、第３のＭＯＳトランジスタと、第４のＭＯＳトランジスタと、電流値設定素子と、を備える。前記第１のＭＯＳトランジスタでは、ソースが、電源に接続され、ゲートとドレインが、互いに接続されている。前記第２のＭＯＳトランジスタでは、ソースが、前記電源に接続され、ゲートが前記第１のＭＯＳトランジスタの前記ゲートに接続されている。前記第３のＭＯＳトランジスタでは、ドレインが、前記第１のＭＯＳトランジスタの前記ドレインに接続され、ゲートが、前記第２のＭＯＳトランジスタのドレインに接続されている。前記第４のＭＯＳトランジスタでは、ドレインが、前記第２のＭＯＳトランジスタの前記ドレインおよび前記第３のＭＯＳトランジスタの前記ゲートに接続され、ゲートが前記第３のＭＯＳトランジスタのソースに接続されている。前記電流値設定素子は、前記第３のＭＯＳトランジスタの前記ソースおよび前記第４のＭＯＳトランジスタの前記ゲートと、グランドとの間に設けられている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電流源回路の回路図である。
【図２】第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタの簡略的な構造を示す断面図である。
【図３】第２の実施形態に係る電流源回路の回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る電流源回路の回路図である。図１に示すように、本実施形態に係る電流源回路１は、第１のＭＯＳトランジスタＭ１と、第２のＭＯＳトランジスタＭ２と、第３のＭＯＳトランジスタＭ３と、第４のＭＯＳトランジスタＭ４と、第５のＭＯＳトランジスタＭ５と、第６のＭＯＳトランジスタＭ６と、第１のデプレッション型ＭＯＳトランジスタＭ１１と、第２のデプレッション型ＭＯＳトランジスタＭ１２と、第１のコンデンサＣ１と、第２のコンデンサＣ２と、を備える。
【００１１】
第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２は、エンハンスメント型のＰチャネルＭＯＳＦＥＴである。第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２の各々の耐圧は、電源ＶＤＤよりも高い。さらに、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２は、カレントミラー回路を構成している。
【００１２】
具体的には、第１のＭＯＳトランジスタＭ１において、ソースは、電源ＶＤＤに接続されて、ゲートとドレインは、互いに接続されている。一方、第２のＭＯＳトランジスタＭ２において、ソースは、電源ＶＤＤに接続され、ゲートは、第１のＭＯＳトランジスタＭ１のゲートに接続されている。
【００１３】
第３のＭＯＳトランジスタＭ３および第４のＭＯＳトランジスタＭ４は、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第３のＭＯＳトランジスタＭ３および第４のＭＯＳトランジスタＭ４の各々の耐圧も、電源ＶＤＤよりも高い。
【００１４】
第３のＭＯＳトランジスタＭ３において、ドレインは、第１のＭＯＳトランジスタＭ１のドレインに接続され、ゲートは、第２のＭＯＳトランジスタＭ２のドレインに接続されている。
【００１５】
一方、第４のＭＯＳトランジスタＭ４において、ドレインは、第２のＭＯＳトランジスタＭ２のドレインおよび第３のＭＯＳトランジスタＭ３のゲートに接続され、ゲートは、第３のＭＯＳトランジスタのソースに接続されている。
【００１６】
図２は、第３のＭＯＳトランジスタＭ３および第４のＭＯＳトランジスタＭ４の簡略的な構造を示す断面図である。
【００１７】
第３のＭＯＳトランジスタＭ３および第４のＭＯＳトランジスタＭ４は、第１のＮ型半導体領域１１と、第２のＮ型半導体領域１２と、Ｐ型半導体領域１３と、ゲート酸化膜１４と、を有する。第１のＮ型半導体領域１１は、ドレインとして機能する。第２のＮ型半導体領域１２は、ソースとして機能する。Ｐ型半導体領域１３は、第１のＮ型半導体領域１１と第２のＮ型半導体領域１２の間で、ゲート酸化膜１４を挟んでゲートと対向している。
【００１８】
図２において、第１のＮ型半導体領域１１とＰ型半導体領域１３との間にリーク電流が流れる。本実施形態では、第４のＭＯＳトランジスタＭ４のリーク電流は、第３のＭＯＳトランジスタＭ３のリーク電流よりも小さい。
【００１９】
再び図１に戻って、第５のＭＯＳトランジスタＭ５および第６のＭＯＳトランジスタＭ６も、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第５のＭＯＳトランジスタＭ５および第６のＭＯＳトランジスタＭ６は、カレントミラー回路を構成している。
【００２０】
具体的には、第５のＭＯＳトランジスタＭ５において、ドレインとゲートは、共に第４のＭＯＳトランジスタＭ４のソースに接続され、ソースは、基準電位となるグランド（ＧＮＤ）に接続されている。一方、第６のＭＯＳトランジスタＭ６において、ドレインは、出力端子Ｉｏｕｔに接続され、ゲートは、第５のＭＯＳトランジスタＭ５のゲートに接続され、ソースは、グランドに接続されている。
【００２１】
第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２は、デプレッション型のＮチャネルＭＯＳＦＥＴである。つまり、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２は、ゲートの電位が０ボルトであってもドレイン−ソース間に電流が流れるＭＯＳＦＥＴである。
【００２２】
第１のデプレッション型ＭＯＳトランジスタＭ１１において、ゲートは、グランドに接続され、ドレインは、第３のＭＯＳトランジスタＭ３のソースおよび第４のＭＯＳトランジスタＭ４のゲートに接続され、ソースは、第２のデプレッション型ＭＯＳトランジスタＭ１２のドレインに接続されている。
【００２３】
一方、第２のデプレッション型ＭＯＳトランジスタＭ１２において、ゲートは、グランドに接続され、ドレインは、第１のデプレッション型ＭＯＳトランジスタＭ１１のソースに接続され、ソースは、グランドに接続されている。つまり、第２のデプレッション型ＭＯＳトランジスタＭ１２は、第１のデプレッション型ＭＯＳトランジスタＭ１１と直列に接続されている。
【００２４】
本実施形態では、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２が、出力端子Ｉｏｕｔから出力される電流値を設定するための電流値設定素子として機能する。しかし、デプレッション型ＭＯＳトランジスタの数は、２つに限定されず、１つであってもよいし、３つ以上であってもよい。
【００２５】
また、上述した第４のＭＯＳトランジスタＭ４は、上記電流値設定素子に印加される電圧を設定し、上記電流値設定素子にて設定される電流値に基づく電流を出力するよう設けられた第１トランジスタとして構成されている。
【００２６】
同様に、上述した第３のＭＯＳトランジスタＭ３は、上記第１トランジスタの制御端子（ゲート）に電圧を印加するとともに上記電流値設定素子に電気的に接続して、上記第１トランジスタが上記電流を流すよう設けられた第２トランジスタとして構成されている。
【００２７】
さらに、上述した第１のＭＯＳトランジスタＭ１および上述した第２のＭＯＳトランジスタＭ２は、上記第２トランジスタの制御端子（ゲート）と上記第１トランジスタの一端（ドレイン）に接続し、前記電流に対応する電流を出力するよう設けられたカレントミラー回路として構成されている。
【００２８】
第１のコンデンサＣ１は、第１のＭＯＳトランジスタＭ１のドレインと、グランドとの間に設けられている。第１のコンデンサＣ１は、第１のＭＯＳトランジスタＭ１をオンさせて、第１のＭＯＳトランジスタＭ１を介して自身の充電電流をノードＡに流してノードＡの電位上昇を補助する手段として機能する。ここで、ノードＡとは、第２のＭＯＳトランジスタＭ２のドレインと、第３のＭＯＳトランジスタＭ３のゲートと、第４のＭＯＳトランジスタＭ４のドレインの接続箇所を意味する。
【００２９】
第２のコンデンサＣ２は、電源ＶＤＤと第３のＭＯＳトランジスタＭ３のゲートとの間に設けられている。第２のコンデンサＣ２は、第３のＭＯＳトランジスタＭ３のオン状態を安定させる手段として機能する。
【００３０】
本実施形態に係る電流源回路１は、第１のコンデンサＣ１と第２のコンデンサＣ２の両方を備える構成であるが、これらのうちの少なくとも一方を備える構成であってもよい。
【００３１】
ここで、また、第３のＭＯＳトランジスタＭ３のソースと、第４のＭＯＳトランジスタＭ４のゲートと、第１のデプレッション型ＭＯＳトランジスタＭ１１のドレインとの接続箇所をノードＢと称する。以下、ノードＡの電位ＶＡと、ノードＢの電位ＶＢについて説明する。
【００３２】
ノードＡの電位ＶＡは、下記の式（１）により示される。
【数１】
2017068417.tif 000003
【００３３】
上記の式（１）において、Ｖｇｓ３は、第３のＭＯＳトランジスタＭ３のゲート−ソース間電圧である。第３のＭＯＳトランジスタＭ３のゲート−ソース間電圧Ｖｇｓ３は、下記の式（２）により示される。
【数２】
2017068417.tif 000004
【００３４】
上記の式（２）において、Ｖｔｈ３は、第３のＭＯＳトランジスタＭ３のしきい値電圧である。Ｌ３は、第３のＭＯＳトランジスタＭ３のゲート長である。Ｉｄｓ３は、第３のＭＯＳトランジスタＭ３のドレイン−ソース間電流である。μｎは、電子の移動度である。Ｃｏｘ３は、第３のＭＯＳトランジスタＭ３のゲート酸化膜１４の容量値である。Ｗ３は、第３のＭＯＳトランジスタＭ３のゲート幅である。
【００３５】
一方、ノードＢの電位ＶＢは、下記の式（３）により示される。
【数３】
2017068417.tif 000005
【００３６】
上記の式（３）において、Ｖｇｓ４は、第４のＭＯＳトランジスタＭ４のゲート−ソース間電圧であり、Ｖｇｓ５は、第５のＭＯＳトランジスタＭ５のゲート−ソース間電圧である。
【００３７】
第４のＭＯＳトランジスタＭ４のゲート−ソース間電圧Ｖｇｓ４は、下記の式（４）により示される。
【数４】
2017068417.tif 000006
【００３８】
上記の式（４）において、Ｖｔｈ４は、第４のＭＯＳトランジスタＭ４のしきい値電圧である。Ｌ４は、第４のＭＯＳトランジスタＭ４のゲート長である。Ｉｄｓ４は、第４のＭＯＳトランジスタＭ４のドレイン−ソース間電流である。μｎは、電子の移動度である。Ｃｏｘ４は、第４のＭＯＳトランジスタＭ４のゲート酸化膜１４の容量値である。Ｗ４は、第４のＭＯＳトランジスタＭ４のゲート幅である。
【００３９】
第５のＭＯＳトランジスタＭ５のゲート−ソース間電圧Ｖｇｓ５は、下記の式（５）により示される。
【数５】
2017068417.tif 000007
【００４０】
上記の式（５）において、Ｖｔｈ５は、第５のＭＯＳトランジスタＭ５のしきい値電圧である。Ｌ５は、第５のＭＯＳトランジスタＭ５のゲート長である。Ｉｄｓ５は、第５のＭＯＳトランジスタＭ５のドレイン−ソース間電流である。μｎは、電子の移動度である。Ｃｏｘ５は、第５のＭＯＳトランジスタＭ５のゲート酸化膜の容量値である。Ｗ５は、第５のＭＯＳトランジスタＭ５のゲート幅である。
【００４１】
上述したノードＢの電位ＶＢは、第１のデプレッション型ＭＯＳトランジスタ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２に印加される電圧に相当する。上述した式（３）によれば、この電圧は、第４のＭＯＳトランジスタＭ４のゲート−ソース間電圧に基づいて決まる。つまり、本実施形態に係る電流源回路１では、第４のＭＯＳトランジスタＭ４によって、第１のデプレッション型ＭＯＳトランジスタ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２に、耐圧よりも大きな電圧が印加されないように調整することが可能となる。
【００４２】
また、第３のＭＯＳトランジスタＭ３は、第４のＭＯＳトランジスタＭ４を駆動するために設けられているが、このゲート電位は、ノードＡの電位ＶＡの電位に相当する。式（１）および式（３）によれば、ノードＡの電位ＶＡは、第３のＭＯＳトランジスタＭ３のゲート−ソース間電圧と、第４のＭＯＳトランジスタＭ４のゲート−ソース間電圧と、第５のＭＯＳトランジスタＭ５のゲート−ソース間電圧に基づいて決まる。そのため、これらのゲート−ソース間電圧を調整することにより、第３のＭＯＳトランジスタＭ３のゲートに耐圧を超える電圧が印加されないようにすることも可能となる。
【００４３】
以下、図１を参照して本実施形態に係る電流源回路１の動作について説明する。
【００４４】
まず、電源ＶＤＤが、０ボルトから所望の電位に上昇し始める。電源ＶＤＤの上昇により、ノードＡの電位が、第２のＭＯＳトランジスタＭ２の出力抵抗Ｒｄｓ２と、第４のＭＯＳトランジスタＭ４の出力抵抗Ｒｄｓ４と、第５のＭＯＳトランジスタＭ５の出力抵抗Ｒｄｓ５と、の分圧比で決まる電位に上昇する。
【００４５】
また、電源ＶＤＤの電位が上昇し始めたとき、第１のコンデンサＣ１には、まだ電荷が溜まっていないため、第１のＭＯＳトランジスタＭ１のドレインおよびゲートが、０ボルトに抑えられた状態となっている。この状態において、電源ＶＤＤの電位が上昇し続けて、第１のＭＯＳトランジスタＭ１がオンするしきい値であるＶｇｓ１の値に達すると、第１のＭＯＳトランジスタＭ１がオンし、第１のコンデンサＣ１に電流が流れ始める。なお、このとき、第３のＭＯＳトランジスタＭ３は、まだオンしていない。
【００４６】
電源ＶＤＤの電位が上昇している期間、電流は第１のコンデンサＣ１に流れる。この電流と同じ電流が、第１のＭＯＳトランジスタＭ１とカレントミラー回路を構成する第２のＭＯＳトランジスタＭ２にも流れ始め、その後、ノードＡに流入する。このとき、第４のＭＯＳトランジスタＭ４はオンしておらず、電流は、第２のコンデンサＣ２に流れる。その結果、ノードＡの電位が、さらに上昇する。
【００４７】
ノードＡの電位の上昇に伴って、ノードＢの電位も上昇する。このとき、第１のデプレッション型ＭＯＳトランジスタＭ１１のドレイン電位が上昇するので、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２は、電流を流せる状態になる。
【００４８】
さらに、ノードＡの電位が上昇して第３のＭＯＳトランジスタＭ３がオンできる状態になると、電流が、第１のＭＯＳトランジスタＭ１から第３のＭＯＳトランジスタＭ３へ向かって流れ始める。この電流は、第３のＭＯＳトランジスタＭ３を介して第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２に流れる。
【００４９】
電流が第１のＭＯＳトランジスタＭ１に流れると、この電流と同じ電流が、第１のＭＯＳトランジスタＭ１とカレントミラー回路を構成する第２のＭＯＳトランジスタＭ２にも流れる。この電流が、ノードＡに流入すると、ノードＡの電位がさらに上昇する。その結果、ノードＢの電位も上昇して第４のＭＯＳトランジスタＭ４がオン状態となる。
【００５０】
第４のＭＯＳトランジスタＭ４がオン状態になると、電流が、第２のＭＯＳトランジスタＭ２から第５のＭＯＳトランジスタＭ５まで流れるようになる。この電流と同じ電流が、第５のＭＯＳトランジスタＭ５とカレントミラー回路を構成する第６のＭＯＳトランジスタＭ６にも流れ始める。最後に、第６のＭＯＳトランジスタＭ６を流れる電流は、出力端子Ｉｏｕｔに接続された各回路に分配される。
【００５１】
以上説明した本実施形態に係る電流源回路１によれば、第４のＭＯＳトランジスタＭ４を用いて第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２に印加される電圧、つまりノードＢに印加される電圧を調整できる。これにより、電源ＶＤＤが高電圧であっても、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２への高電圧の印加を回避できるようになる。その結果、耐圧の低い第１のデプレッション型ＭＯＳトランジスタＭ１１と第２のデプレッション型ＭＯＳトランジスタＭ１２を使用することができ、それらによって電流値を小さく設定できるので、電源電圧が高い使用条件であっても、消費電力を抑えることが可能となる。
【００５２】
また、本実施形態に係る電流源回路１には、第１のＭＯＳトランジスタＭ１のドレインとグランドとの間に、第１のコンデンサＣ１が設けられているので、第１のＭＯＳトランジスタＭ１がオンした時に、第１のコンデンサＣ１の充電電流と同じ電流が、第１のＭＯＳトランジスタＭ１とカレントミラー回路を構成する第２のＭＯＳトランジスタＭ２にも流れるので、ノードＡの電位が上昇しやすくなる。これにより、第３のＭＯＳトランジスタＭ３が確実にオンするので、電流が、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２に確実に流れるようになる。よって、電流源回路１は、電流を確実に出力することが可能となる。
【００５３】
また、本実施形態に係る電流源回路１には、電源ＶＤＤと第３のＭＯＳトランジスタＭ３のゲートとの間に、第２のコンデンサＣ２も設けられているので、第３のＭＯＳトランジスタＭ３がオンする確実性が向上する。これにより、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２には、電流がより確実に流れるので、電流源回路１は、より確実に電流を出力することが可能となる。
【００５４】
また、本実施形態に係る電流源回路１では、第１のＭＯＳトランジスタＭ１から第２のデプレッション型ＭＯＳトランジスタＭ１２に至る第１の電流経路の途中には、第３のＭＯＳトランジスタＭ３が設けられている。一方、第２のＭＯＳトランジスタＭ２から第５のＭＯＳトランジスタＭ５に至る第２の電流経路の途中には、第４のＭＯＳトランジスタＭ４が設けられている。
【００５５】
第３のＭＯＳトランジスタＭ３および第４のＭＯＳトランジスタＭ４には、第１のＮ型半導体領域１１とＰ型半導体領域１３との間でリーク電流が生じる場合がある。第４のＭＯＳトランジスタＭ４のリーク電流が大きい場合、第２の電流経路のリーク電流が大きくなって、電流源回路１から所望の電流を出力できなくなる、あるいは電流源回路１自体が立ち上がらないおそれがある。
【００５６】
しかし、本実施形態では、第３のＭＯＳトランジスタＭ３のサイズと第４のＭＯＳトランジスタのサイズとが実質的に同じである。この場合、第４のＭＯＳトランジスタＭ４のリーク電流が、第３のＭＯＳトランジスタＭ３のリーク電流よりも小さい。そのため、第２の電流経路のリーク電流が、第１の電流経路のリーク電流よりも小さくなる。よって、第３のＭＯＳトランジスタＭ３のリーク電流が電流源回路１の出力電流に及ぼす影響を小さくできるので、電流源回路１を安定して立ち上げるとともに所望の電流を出力することができる。なお、電流源回路１をより安定して立ち上げるために、第４のＭＯＳトランジスタＭ４のリーク電流が、第３のＭＯＳトランジスタＭ３のリーク電流よりも確実に小さくなるよう、第３のＭＯＳトランジスタＭ３のサイズを、第４のＭＯＳトランジスタのサイズよりも大きくしてもよい。
【００５７】
（第２の実施形態）
図３は、第２の実施形態に係る電流源回路の回路図である。上述した第１の実施形態に係る電流源回路１と同様の構成要素については同じ符号を付し、詳細な説明を省略する。
【００５８】
図３に示すように、本実施形態に係る電流源回路２は、第１のデプレッション型ＭＯＳトランジスタＭ１１および第２のデプレッション型ＭＯＳトランジスタＭ１２の代わりに抵抗素子Ｒを備える点で第１の実施形態に係る電流源回路１と異なる。
【００５９】
抵抗素子Ｒの一端はノードＢに接続され、抵抗素子Ｒの他端はグランドに接続されている。本実施形態では、抵抗素子Ｒが、出力端子Ｉｏｕｔから出力される電流値を設定するための電流値設定素子として機能する。抵抗素子Ｒに印加される電圧、換言するとノードＢの電位は、第１の実施形態と同様に、第４のＭＯＳトランジスタＭ４によって調整可能である。
【００６０】
以上説明した本実施形態に係る電流源回路２によれば、第１の実施形態と同様に、第４のＭＯＳトランジスタＭ４を用いてノードＢの電位を調整できる。そのため、電源ＶＤＤが高電圧であっても、抵抗素子Ｒへの高電圧の印加を回避できるようになる。これにより、抵抗素子Ｒの両端電圧が低電圧になるので、抵抗素子Ｒにて設定される電流値を小さくすることが可能となる。つまり、面積が大きな抵抗素子Ｒを用いなくても微小電流を生成することが可能となる。よって、消費電力を抑制することが可能となる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６２】
Ｍ１  第１のＭＯＳトランジスタ
Ｍ２  第２のＭＯＳトランジスタ
Ｍ３  第３のＭＯＳトランジスタ
Ｍ４  第４のＭＯＳトランジスタ
Ｍ５  第５のＭＯＳトランジスタ
Ｍ６  第６のＭＯＳトランジスタ
Ｍ１１  第１のデプレッション型ＭＯＳトランジスタ
Ｍ１２  第２のデプレッション型ＭＯＳトランジスタ
Ｃ１  第１のコンデンサ
Ｃ２  第２のコンデンサ
【図１】
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【図２】
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【図３】
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