(57)【要約】【課題】表示品位の劣化を抑制する。【解決手段】絶縁基板と、第１上面及び第２上面を有する有機絶縁膜であって前記第１上面と前記第２上面との間で段差が形成された有機絶縁膜と、前記第１上面に位置する共通電極と、前記第２上面に位置する画素電極と、前記共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。【選択図】図４
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【特許請求の範囲】
【請求項１】
絶縁基板と、第１上面及び第２上面を有する有機絶縁膜であって前記第１上面と前記第２上面との間で段差が形成された有機絶縁膜と、前記第１上面に位置する共通電極と、前記第２上面に位置する画素電極と、前記共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、
前記第１配向膜と対向する第２配向膜を備えた第２基板と、
前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、
を備えた液晶表示装置。
【請求項２】
前記第１基板は、さらに、前記絶縁基板と前記共通電極との間に位置する信号線と、前記絶縁基板と前記画素電極との間に位置する中継電極と、を備え、
前記有機絶縁膜は、前記信号線及び前記中継電極を覆い、前記信号線と前記共通電極との間に第１膜厚を有し、前記中継電極と前記画素電極との間に前記第１膜厚と異なる第２膜厚を有する、請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極及び前記共通電極は、同一の金属材料によって形成されている、請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、さらに、半導体層と、前記半導体層を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置する走査線及び容量電極と、前記走査線及び前記容量電極を覆う第２層間絶縁膜と、を備え、
前記容量電極は、前記共通電極と同電位であり、前記第１層間絶縁膜を介して前記半導体層と対向している、請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第１基板は、さらに、前記第２層間絶縁膜上に位置し前記容量電極と電気的に接続され前記走査線と交差するブリッジ部を備えた、請求項４に記載の液晶表示装置。
【請求項６】
前記第１基板は、さらに、前記絶縁基板と前記有機絶縁膜との間に反射層を備えた、請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
前記第１配向膜及び前記第２配向膜は垂直配向膜であり、前記液晶層はポジ型である、請求項１乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記共通電極は格子状に形成され、前記画素電極は、前記共通電極で囲まれた内側に位置している、請求項１乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
第１層間絶縁膜と、
前記第１層間絶縁膜上に位置し、互いに離間して並んだ走査線、第１容量電極、及び、第２容量電極と、
前記走査線、前記第１容量電極、及び、前記第２容量電極を覆う第２層間絶縁膜と、
前記第２層間絶縁膜上に位置し、前記第２層間絶縁膜に形成されたコンタクトホールを介して前記第１容量電極及び前記第２容量電極とそれぞれ電気的に接続され、前記走査線と交差するブリッジ部と、
前記第２層間絶縁膜上に位置し、前記ブリッジ部から離間し、前記走査線と交差する信号線と、
を備えた配線基板。
【請求項１０】
さらに、前記走査線及び前記信号線と電気的に接続されたスイッチング素子と、第１上面及び第２上面を有する有機絶縁膜であって前記第１上面と前記第２上面との間で段差が形成された有機絶縁膜と、前記第１上面に位置する共通電極と、前記第２上面に位置し前記スイッチング素子と電気的に接続された画素電極と、を備えた、請求項９に記載の配線基板。
【請求項１１】
センサ駆動電極を備えた第１基板と、
検出電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
前記第１基板は、
第１層間絶縁膜と、
前記第１層間絶縁膜上に位置し、平面視において互いに離間して並んだ走査線、第１容量電極、及び、第２容量電極と、
前記走査線、前記第１容量電極、及び、前記第２容量電極を覆う第２層間絶縁膜と、
前記第２層間絶縁膜上に位置し、前記第２層間絶縁膜に形成されたコンタクトホールを介して前記第１容量電極及び前記第２容量電極とそれぞれ電気的に接続され、前記走査線と交差するブリッジ部と、を備え、
前記センサ駆動電極は、前記第１容量電極、前記第２容量電極、及び、前記ブリッジ部を備えた、センサ付き表示装置。
【請求項１２】
前記第１基板は、さらに、第１上面及び第２上面を有する有機絶縁膜であって前記第１上面と前記第２上面との間で段差が形成された有機絶縁膜と、前記第１上面に位置する共通電極と、前記第２上面に位置する画素電極と、前記共通電極及び前記画素電極を覆う第１配向膜と、を備えた、請求項１１に記載のセンサ付き表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置、配線基板、及び、センサ付き表示装置に関する。
【背景技術】
【０００２】
近年、種々の表示モードに対応した構成を有する液晶表示装置が実用化されている。例えば、主として基板主面にほぼ垂直な縦電界を利用する表示モードでは、液晶表示装置を構成する一方の基板に画素電極が備えられ、他方の基板に共通電極が備えられた構成が適用可能である（例えば、特許文献１参照）。
【０００３】
一方で、表示装置のインターフェイス等として、指などの被検出物の接触あるいは接近を検出するセンサが実用化されている。センサの一例である静電容量式タッチパネルは、被検出物による静電容量の変化を検出するための電極を備えている。このようなセンサが表示装置に搭載される際、センサとしての感度を確保しつつ、表示装置としての表示品位の劣化を抑制することが要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０５３２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置、配線基板、及び、センサ付き表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
一実施形態によれば、  
絶縁基板と、第１上面及び第２上面を有する有機絶縁膜であって前記第１上面と前記第２上面との間で段差が形成された有機絶縁膜と、前記第１上面に位置する共通電極と、前記第２上面に位置する画素電極と、前記共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置が提供される。
【０００７】
一実施形態によれば、  
第１層間絶縁膜と、前記第１層間絶縁膜上に位置し、互いに離間して並んだ走査線、第１容量電極、及び、第２容量電極と、前記走査線、前記第１容量電極、及び、前記第２容量電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置し、前記第２層間絶縁膜に形成されたコンタクトホールを介して前記第１容量電極及び前記第２容量電極とそれぞれ電気的に接続され、前記走査線と交差するブリッジ部と、前記第２層間絶縁膜上に位置し、前記ブリッジ部から離間し、前記走査線と交差する信号線と、を備えた配線基板が提供される。
【０００８】
一実施形態によれば、  
センサ駆動電極を備えた第１基板と、検出電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記第１基板は、第１層間絶縁膜と、前記第１層間絶縁膜上に位置し、平面視において互いに離間して並んだ走査線、第１容量電極、及び、第２容量電極と、前記走査線、前記第１容量電極、及び、前記第２容量電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置し、前記第２層間絶縁膜に形成されたコンタクトホールを介して前記第１容量電極及び前記第２容量電極とそれぞれ電気的に接続され、前記走査線と交差するブリッジ部と、を備え、前記センサ駆動電極は、前記第１容量電極、前記第２容量電極、及び、前記ブリッジ部を備えた、センサ付き表示装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態の表示装置ＤＳＰの構成を示す図である。
【図２】図２は、図１に示した表示パネルＰＮＬの基本構成及び等価回路を示す図である。
【図３】図３は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの構成例を示す平面図である。
【図４】図４は、図３のＡ−Ｂ線で切断した表示パネルＰＮＬの一部の構造を示す断面図である。
【図５】図５は、図３のＣ−Ｄ線で切断した表示パネルＰＮＬの一部の構造を示す断面図である。
【図６】図６は、図３に示した第１基板ＳＵＢ１の一構成例を示す斜視図である。
【図７】図７は、センサＳＳの一構成例を示す図である。
【図８】図８は、本実施形態に適用可能なセンサＳＳによるセンシング方法の原理を説明するための図である。
【図９】図９は、図７に示したセンサ駆動電極Ｔｘに含まれる容量電極Ｃの構成例を示す平面図である。
【図１０】図１０は、図７に示したセンサ駆動電極Ｔｘに含まれる容量電極Ｃの他の構成例を示す平面図である。
【図１１】図１１は、図７に示したセンサ駆動電極Ｔｘに含まれる容量電極Ｃの他の構成例を示す平面図である。
【図１２】図１２は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの他の構成例を示す平面図である。
【図１３】図１３は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの他の構成例を示す平面図である。
【図１４】図１４は、図３に示した第１基板ＳＵＢ１の一構成例を示す斜視図である。
【図１５】図１５は、図３のＡ−Ｂ線で切断した表示パネルＰＮＬの他の構成例を示す断面図である。
【図１６】図１６は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの他の構成例を示す平面図である。
【図１７】図１７は、センサＳＳの他の構成例を示す図である。
【図１８】図１８は、図１７のＥ−Ｆ線で切断したコンタクト部の断面図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【００１１】
図１は、本実施形態の表示装置ＤＳＰの構成を示す図である。ここでは、互いに交差する第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面における表示装置ＤＳＰの平面図を示している。本実施形態においては、表示装置の一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
【００１２】
表示装置ＤＳＰは、表示パネルＰＮＬ、表示パネルＰＮＬを駆動する駆動ＩＣチップ１などを備えている。表示パネルＰＮＬは、例えば、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、シール部ＳＥと、液晶層（後述する液晶層ＬＣ）と、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。シール部ＳＥは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着している。表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。表示領域ＤＡは、シール部ＳＥによって囲まれた内側に位置している。  
駆動ＩＣチップ１は、非表示領域ＮＤＡに位置している。図示した例では、駆動ＩＣチップ１は、第２基板ＳＵＢ２よりも外側に延出した第１基板ＳＵＢ１の実装部ＭＴに実装されている。駆動ＩＣチップ１は、例えば、画像表示に必要な信号を出力するディスプレイドライバを内蔵している。ここでのディスプレイドライバは、後述する信号線駆動回路ＳＤ、走査線駆動回路ＧＤ、及び、共通電極駆動回路ＣＤの少なくとも一部を含むものである。なお、図示した例に限らず、駆動ＩＣチップ１は、別途表示パネルＰＮＬに接続されるフレキシブル基板上に実装されていても良い。
【００１３】
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであっても良い。
【００１４】
図２は、図１に示した表示パネルＰＮＬの基本構成及び等価回路を示す図である。  
表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。また、表示パネルＰＮＬは、表示領域ＤＡにおいて、複数本の走査線Ｇ（Ｇ１〜Ｇｎ）、複数本の信号線Ｓ（Ｓ１〜Ｓｍ）、共通電極ＣＥなどを備えている。走査線Ｇは、各々第１方向Ｘに延出し、第２方向Ｙに並んでいる。信号線Ｓは、各々第２方向Ｙに延出し、第１方向Ｘに並んでいる。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。共通電極ＣＥは、複数の画素ＰＸに亘って配置されている。
【００１５】
走査線Ｇは、走査線駆動回路ＧＤに接続されている。信号線Ｓは、信号線駆動回路ＳＤに接続されている。共通電極ＣＥは、共通電極駆動回路ＣＤに接続されている。信号線駆動回路ＳＤ、走査線駆動回路ＧＤ、及び、共通電極駆動回路ＣＤは、非表示領域ＮＤＡにおいて、第１基板ＳＵＢ１上に形成されても良いし、これらの一部或いは全部が図１に示した駆動ＩＣチップ１に内蔵されていても良い。また、これらの駆動回路のレイアウトは、図示した例に限られるものではなく、例えば、走査線駆動回路ＧＤは、表示領域ＤＡを挟んだ両側に配置されても良い。
【００１６】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【００１７】
図３は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの構成例を示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。図中の第３方向Ｚは、第１方向Ｘ及び第２方向Ｙと交差する方向である。
【００１８】
第１基板ＳＵＢ１は、走査線Ｇ１及びＧ２、信号線Ｓ１及びＳ２、容量電極Ｃ１乃至Ｃ３、ブリッジ部Ｂ１及びＢ２、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。
【００１９】
走査線Ｇ１及びＧ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。信号線Ｓ１及びＳ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。図示した例では、画素ＰＸは、走査線Ｇ１及びＧ２と信号線Ｓ１及びＳ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さは、信号線Ｓ１及びＳ２の第１方向Ｘに沿ったピッチに相当する。また、画素ＰＸの第２方向Ｙに沿った長さは、走査線Ｇ１及びＧ２の第２方向Ｙに沿ったピッチに相当する。
【００２０】
容量電極Ｃ１乃至Ｃ３は、それぞれ島状に形成され、第２方向Ｙに沿って間隔をおいて配置されている。図示した例では、容量電極Ｃ１乃至Ｃ３の各々は、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状に形成されている。また、容量電極Ｃ１乃至Ｃ３は、それぞれの略中央部に開口部ＯＰを有している。容量電極Ｃ１乃至Ｃ３のそれぞれについて、第１方向Ｘに沿った長さは、一例では信号線Ｓ１及びＳ２の間隔と同等であり、また、第２方向Ｙに沿った長さは、走査線Ｇ１及びＧ２の間隔よりも短い。これらの容量電極Ｃ１乃至Ｃ３は、後述するが、走査線Ｇ１及びＧ２と同一層に配置されており、走査線Ｇ１及びＧ２から離間している。図示した例では、容量電極Ｃ１、走査線Ｇ１、容量電極Ｃ２、走査線Ｇ２、及び、容量電極Ｃ３が第２方向Ｙに沿ってこの順に並んでいる。  
ブリッジ部Ｂ１及びＢ２は、それぞれ島状に形成され、第２方向Ｙに沿って間隔をおいて配置されている。ブリッジ部Ｂ１は、容量電極Ｃ１及びＣ２とそれぞれ電気的に接続され、走査線Ｇ１と交差している。ブリッジ部Ｂ２は、容量電極Ｃ２及びＣ３とそれぞれ電気的に接続され、走査線Ｇ２と交差している。このような構成によれば、容量電極Ｃ１乃至Ｃ３は、ブリッジ部Ｂ１及びＢ２を介して互いに電気的に接続され、いずれの容量電極Ｃ１乃至Ｃ３にも同一の電圧（あるいは同一の信号）が供給される。一例では、容量電極Ｃ１乃至Ｃ３は、共通電極ＣＥと同電位であり、非表示領域ＮＤＡにおいて共通電極駆動回路ＣＤに電気的に接続されている。
【００２１】
スイッチング素子ＳＷは、走査線Ｇ２及び信号線Ｓ１と電気的に接続されている。図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。スイッチング素子ＳＷは、半導体層ＳＣ及び中継電極ＲＥを備えている。半導体層ＳＣは、信号線Ｓ１と重なるように配置され、その一部が信号線Ｓ１と信号線Ｓ２との間に延出し、略Ｕ字状に形成されている。半導体層ＳＣは、信号線Ｓ１と重なる領域において走査線Ｇ２と交差するチャネル領域ＳＣＣ１、及び、信号線Ｓ１と信号線Ｓ２との間において走査線Ｇ２と交差するチャネル領域ＳＣＣ２を有している。走査線Ｇ２において、チャネル領域ＳＣＣ１及びＳＣＣ２とそれぞれ重畳する領域がゲート電極ＧＥ１及びＧＥ２として機能する。半導体層ＳＣは、その一端部ＳＣＡにおいて信号線Ｓ１と電気的に接続され、その他端部ＳＣＢにおいて中継電極ＲＥと電気的に接続されている。中継電極ＲＥは、島状に形成され、走査線Ｇ１及びＧ２の間であって且つ信号線Ｓ１及びＳ２の間に配置され、容量電極Ｃ２の開口部ＯＰを介して他端部ＳＣＢと重畳している。  
容量電極Ｃ２及びＣ３と半導体層ＳＣとの位置関係に着目すると、半導体層ＳＣにおいて、チャネル領域ＳＣＣ１及びＳＣＣ２の間の領域は容量電極Ｃ３と重畳し、チャネル領域ＳＣＣ２と他端部ＳＣＢとの間の領域は容量電極Ｃ２と重畳している。チャネル領域ＳＣＣ２及びゲート電極ＧＥ２は、ブリッジ部Ｂ２と重畳している。このような構成によれば、図２に示した保持容量ＣＳは、容量電極Ｃ２及びＣ３と半導体層ＳＣとの間で形成することができる。
【００２２】
画素電極ＰＥは、走査線Ｇ１及びＧ２の間であって、信号線Ｓ１及びＳ２の間に配置されている。画素電極ＰＥは、主電極部ＰＡ及びコンタクト部ＰＢを備えている。主電極部ＰＡ及びコンタクト部ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。図示した画素電極ＰＥは、略十字形状に形成されている。  
主電極部ＰＡは、信号線Ｓ１及びＳ２の略中間に位置し、コンタクト部ＰＢから画素ＰＸの上側端部付近（つまり走査線Ｇ１の近傍）及び下側端部付近（つまり走査線Ｇ２の近傍）までそれぞれ第２方向Ｙに沿って直線的に延出している。主電極部ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＢは、画素ＰＸの中央部に位置し、主電極部ＰＡよりも第１方向Ｘに沿って拡張されている。コンタクト部ＰＢは、中継電極ＲＥと重畳する位置に配置され、中継電極ＲＥと電気的に接続されている。これにより、画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続される。
【００２３】
共通電極ＣＥは、主共通電極ＣＡ１及びＣＡ２を備えている。主共通電極ＣＡ１及びＣＡ２は、画素電極ＰＥから離間している。主共通電極ＣＡ１及びＣＡ２は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極ＣＡ１は信号線Ｓ１と重畳し、主共通電極ＣＡ２は信号線Ｓ２と重畳している。
【００２４】
本実施形態においては、画素ＰＸのうち、画素電極ＰＥと共通電極ＣＥとの間の領域が表示に寄与する領域に相当する。図示した例では、容量電極Ｃ２は、画素電極ＰＥと共通電極ＣＥとの間の領域に亘って延在し、画素電極ＰＥと重畳するとともに、信号線Ｓ１及びＳ２のそれぞれと近接する端部が共通電極ＣＥと重畳している。このような容量電極Ｃ２は、反射型の表示パネルにおいて反射層として機能する。なお、図示した例よりも中継電極ＲＥを拡張して、反射層として機能させても良い。但し、中継電極ＲＥは、後述するように、信号線Ｓ１及びＳ２と同一層に配置されるため、信号線Ｓ１及びＳ２と接触しない範囲で拡張することができる。また、後述するが、図示した例よりも容量電極の幅を縮小することで、透過型あるいは半透過型の表示パネルにおいて、画素電極ＰＥと共通電極ＣＥとの間に透過領域を形成することができる。
【００２５】
図４は、図３のＡ−Ｂ線で切断した表示パネルＰＮＬの一部の構造を示す断面図である。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置からＸ−Ｙ平面に向かって見ることを平面視という。
【００２６】
第１基板ＳＵＢ１は、第１絶縁基板１０、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、半導体層ＳＣ、容量電極Ｃ２、信号線Ｓ１及びＳ２、中継電極ＲＥ、共通電極ＣＥ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。  
第１絶縁基板１０は、ガラス基板や樹脂基板などの光透過性を有する基板である。第１絶縁膜１１は、第１絶縁基板１０の上に位置している。半導体層ＳＣは、第１絶縁膜１１の上に位置し、第２絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていても良い。容量電極Ｃ２は、第２絶縁膜１２の上に位置し、第３絶縁膜１３によって覆われている。なお、図示しない容量電極Ｃ１及びＣ３、走査線Ｇ１及びＧ２も、容量電極Ｃ２と同一層に配置される。容量電極Ｃ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であっても良いし、多層構造であっても良い。なお、容量電極Ｃ２に、反射層としての機能が要求される場合、その上面側にアルミニウムなどの高反射率の材料によって形成された反射部材を含むことが望ましい。  
信号線Ｓ１及びＳ２、中継電極ＲＥ、及び、ブリッジ部は、第３絶縁膜１３の上に位置し、第４絶縁膜１４によって覆われている。信号線Ｓ１及びＳ２、中継電極ＲＥは、同一材料によって形成され、上記の金属材料が適用可能である。なお、ブリッジ部についても、信号線及び中継電極と同一材料によって形成されている。
共通電極ＣＥ及び画素電極ＰＥは、第４絶縁膜１４の上に位置し、第１配向膜ＡＬ１によって覆われている。共通電極ＣＥ及び画素電極ＰＥは、同一材料によって形成され、上記の金属材料が適用可能である。また、共通電極ＣＥ及び画素電極ＰＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されても良い。画素電極ＰＥは、開口部ＯＰと重畳する位置において、第４絶縁膜１４を貫通するコンタクトホールを介して中継電極ＲＥにコンタクトしている。  
第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁膜であり、単層構造であっても良いし、多層構造であっても良い。第４絶縁膜１４は、アクリル樹脂などの有機絶縁膜である。
【００２７】
第４絶縁膜１４は、第２基板ＳＵＢ２と対向する側に、第１上面Ｔ１及び第２上面Ｔ２を有し、これらの第１上面Ｔ１と第２上面Ｔ２との間で段差が形成されている。より具体的には、第１上面Ｔ１は、第２上面Ｔ２よりも第２基板ＳＵＢ２に近接する側に位置している。第１上面Ｔ１及び第２上面Ｔ２の各々は、ほぼ平坦であり、Ｘ−Ｙ平面と略平行である。第１上面Ｔ１は、信号線Ｓ１及びＳ２の直上に位置している。共通電極ＣＥ（主共通電極ＣＡ１及びＣＡ２）は、第１上面Ｔ１に位置している。つまり、第４絶縁膜１４は、信号線Ｓ１と主共通電極ＣＡ１との間、及び、信号線Ｓ２と主共通電極ＣＡ２との間にそれぞれ配置されている。第２上面Ｔ２は、容量電極Ｃ２及び中継電極ＲＥの直上に位置している。画素電極ＰＥは、第２上面Ｔ２に位置している。つまり、第４絶縁膜１４は、中継電極ＲＥと画素電極ＰＥとの間に配置されている。なお、第２上面Ｔ２のうち、画素電極ＰＥと重なっていない領域は、第１配向膜ＡＬ１によって覆われている。図示したように、共通電極ＣＥは、画素電極ＰＥよりも第２基板ＳＵＢ２に近接する側に位置している。  
第４絶縁膜１４の膜厚に着目すると、第４絶縁膜１４は、信号線Ｓ１及びＳ２と共通電極ＣＥ（主共通電極ＣＡ１及びＣＡ２）との間に第１膜厚ｄ１を有し、中継電極ＲＥと画素電極ＰＥとの間に第２膜厚ｄ２を有している。第１膜厚ｄ１は第２膜厚ｄ２とは異なり、図示した例では、第１膜厚ｄ１は第２膜厚ｄ２よりも厚い。
【００２８】
第２基板ＳＵＢ２は、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。  
第２絶縁基板２０は、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、各画素を区画し、図中において信号線Ｓ１及びＳ２とそれぞれ対向する位置に配置されている。カラーフィルタＣＦは、画素電極ＰＥと対向する位置に配置され、その一部が遮光層ＢＭに重なっている。カラーフィルタＣＦは、赤色を表示する画素に配置される赤色カラーフィルタ、緑色を表示する画素に配置される緑色カラーフィルタ、青色を表示する画素に配置される青色カラーフィルタなどを含む。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。  
なお、カラーフィルタＣＦは、第１基板ＳＵＢ１に配置されても良い。遮光層ＢＭは、カラーフィルタＣＦとオーバーコート層ＯＣとの間、あるいは、オーバーコート層ＯＣと第２配向膜ＡＬ２との間に配置されても良い。また、遮光層ＢＭを配置する代わりに、異なる色のカラーフィルタを２層以上重ね合せることで透過率を低下させ、遮光層として機能させても良い。また、白色を表示する画素が追加されても良く、白色画素には白色のカラーフィルタを配置しても良いし、無着色の樹脂材料を配置しても良いし、カラーフィルタを配置せずにオーバーコート層ＯＣを配置しても良い。また、モノクロ表示タイプの表示装置においては、カラーフィルタが省略される。
【００２９】
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。図示しないが、スペーサは、樹脂材料によって形成され、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に配置されている。スペーサは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２のうちの一方に形成され、他方の基板に接触している。これにより、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に所定のセルギャップが形成される。但し、スペーサとして、セルギャップを形成するものの他に、表示パネルに対して外部応力が加わっていない定常状態で他方の基板に接触していないサブスペーサが含まれていても良い。セルギャップは、例えば２〜５μｍである。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。画素電極ＰＥから第２基板ＳＵＢ２までの第３方向Ｚに沿った距離は略セルギャップと同等であり、共通電極ＣＥから第２基板ＳＵＢ２までの第３方向Ｚに沿った距離はセルギャップの１／３〜１／２である。
【００３０】
液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを含んでいる。このような液晶層ＬＣは、例えば、ポジ型（誘電率異方性が正）の液晶材料によって構成されている。  
本実施形態では、第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、液晶分子ＬＭを基板主面に対して垂直な方向（第３方向Ｚ）に配向させる垂直配向膜である。ここでの基板主面とは、Ｘ−Ｙ平面と平行な面である。画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態（ＯＦＦ）では、図中に実線で示したように、液晶分子ＬＭは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によってその長軸が第３方向Ｚと平行な方向に初期配向している。  
画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態（ＯＮ）では、図中に点線で示したように、液晶分子ＬＭは、その長軸が電界に沿うように第３方向Ｚに対して傾斜した方向に配向する。図示した例では、共通電極ＣＥが画素電極ＰＥよりも第２基板ＳＵＢ２に近接する側に位置しているため、画素電極ＰＥの近傍においては、電界は第３方向Ｚに近い角度で傾斜するように形成される一方で、共通電極ＣＥの近傍においては、電界は基板主面に近い角度で傾斜するように形成される。このため、オン状態では、液晶分子ＬＭは、画素電極ＰＥを中心として、主共通電極ＣＡ１及びＣＡ２に向かう方向にそれぞれ傾斜するように配向する。つまり、図示したように、画素電極ＰＥと主共通電極ＣＡ１との間の領域においては、液晶分子ＬＭは、いずれも第３方向Ｚに対して図中の左側に倒れ、画素電極ＰＥの近傍のみならず主共通電極ＣＡ１の近傍においても同一方向に配向する。また、画素電極ＰＥと主共通電極ＣＡ２との間の領域においては、液晶分子ＬＭは、いずれも第３方向Ｚに対して図中の右側に倒れ、画素電極ＰＥの近傍のみならず主共通電極ＣＡ２の近傍においても同一方向に配向する。
【００３１】
また、図３に示したように、Ｘ−Ｙ平面においては、オフ状態（ＯＦＦ）の液晶分子ＬＭは、図中に円で示したように、第３方向Ｚに初期配向している。オン状態（ＯＮ）では、液晶分子ＬＭは、図中の矢印で示した方向に配向する。図示した例では、オン状態の液晶分子ＬＭの配向方向は、画素電極ＰＥが十字状に形成されているため、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００３２】
再び、図４に戻って説明する。上記のような構成の表示パネルＰＮＬに対して、第２基板ＳＵＢ２の上方には、光学素子ＯＤが配置されている。光学素子ＯＤは、例えば円偏光板ＰＯＬを含む。円偏光板ＰＯＬは、直線偏光板及び位相差板を組み合わせて構成される。位相差板としては、１／４波長板が適用され、必要に応じて１／４波長板の他に１／２波長板を組み合わせても良い。また、光学素子ＯＤは、円偏光板ＰＯＬに加えて、散乱層や反射防止層などを備えていても良い。
【００３３】
本実施形態の表示装置ＤＳＰは、後述するように、センサＳＳを搭載しており、図示した断面において、第２絶縁基板２０と光学素子ＯＤとの間に、センサＳＳを構成する検出電極Ｒｘが配置されている。検出電極Ｒｘは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金や、ＩＴＯやＩＺＯ等の透明な酸化物導電材料や、導電性の有機材料や、微細な導電性物質の分散体などによって形成されている。詳述しないが、検出電極Ｒｘは、単層構造であっても良いし、複数の薄膜を積層した多層構造であっても良い。検出電極Ｒｘが多層構造である場合、例えば、金属層の上に酸化物導電層を備えた構造などが適用可能である。検出電極Ｒｘが酸化物導電層によって形成される場合、検出電極Ｒｘの形状は、例えば短冊状である。検出電極Ｒｘが金属層によって形成される場合、金属細線によって形成され、検出電極Ｒｘの形状は、例えば波状、格子状、メッシュ状などである。必要に応じて、検出電極Ｒｘは、保護膜によって覆われていても良い。なお、センサＳＳの詳細については、後述する。
【００３４】
図５は、図３のＣ−Ｄ線で切断した表示パネルＰＮＬの一部の構造を示す断面図である。ここでは、光学素子や検出電極の図示を省略している。  
第１基板ＳＵＢ１において、走査線Ｇ２の一部であるゲート電極ＧＥ１及びＧＥ２は、容量電極Ｃ２及びＣ３と同一層に配置され、第２絶縁膜１２の上に位置し、第３絶縁膜１３によって覆われている。ブリッジ部Ｂ２は、信号線Ｓ１と同一層に配置され、第３絶縁膜１３の上に位置し、第４絶縁膜１４によって覆われている。ブリッジ部Ｂ２は、走査線Ｇ２を跨ぎ、第３絶縁膜１３を貫通するコンタクトホールを介して容量電極Ｃ２及びＣ３のそれぞれにコンタクトしている。  
このような構成において、第２絶縁膜１２は第１層間絶縁膜に相当し、第３絶縁膜１３は第２層間絶縁膜に相当する。ブリッジ部Ｂ２によって互いに電気的に接続された容量電極Ｃ２及びＣ３は、第２絶縁膜１２を介して半導体層ＳＣと対向し、保持容量ＣＳを形成するための容量素子を構成している。  
第２基板ＳＵＢ２においては、遮光層ＢＭは、ソース配線Ｓ１と対向する位置のみならず、走査線Ｇ２と対向する位置にも延在している。
【００３５】
図６は、図３に示した第１基板ＳＵＢ１の一構成例を示す斜視図である。なお、ここでは、第１基板ＳＵＢ１の主要部のみを取り出して図示している。  
第４絶縁膜１４は、上記の通り、第１上面Ｔ１及び第２上面Ｔ２を有している。別の観点では、図示したように、第４絶縁膜１４は、第２上面Ｔ２よりも第３方向Ｚに突出した突出部（リブ）ＣＰを有している。突出部ＣＰは、信号線Ｓ１及びＳ２の上において、第２方向Ｙに沿って延出している。共通電極ＣＥは突出部ＣＰ上に位置し、画素電極ＰＥは第１方向Ｘに隣り合う突出部ＣＰの間に位置している。  
このような形状の第４絶縁膜１４は、例えば、第４絶縁膜１４の材料としてポジ型レジストを選択し、第４絶縁膜１４を形成する過程でハーフトーン露光を適用することで形成可能である。すなわち、ポジ型レジストを成膜した後、突出部ＣＰに対応する領域を遮光し、突出部ＣＰ以外の領域についてはハーフトーンマスクを介して露光する。その後、ポジ型レジストを現像液にて現像する。このとき、ポジ型レジストのうち、露光された表層のみが現像液によって除去される。その後、ポジ型レジストを焼成することによって、突出部ＣＰを含む第４絶縁膜１４が形成される。
【００３６】
上記の本実施形態によれば、第１基板ＳＵＢ１が画素電極ＰＥ及び共通電極ＣＥを備えた構成でありながら、段差が形成された有機絶縁膜の第１上面に位置する共通電極と第２上面に位置する画素電極との間で電界を形成して液晶分子を駆動することができ、いわゆる縦電界を利用する表示モードと同等の構成を実現することができる。また、ポジ型の液晶層ＬＣと、垂直配向膜とを組み合わせることで、垂直配向（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｅｄ；ＶＡ）型の表示モードと同等の構成を実現することができる。特に、画素電極ＰＥと共通電極ＣＥとの間の領域において、リバースチルトの発生を抑制することができ、液晶分子の配向方向を揃えることが可能となる。このため、ディスクリネーションに起因した輝度（透過率、反射率）の低下や、コントラスト比の低下を抑制することが可能となる。  
また、画素電極ＰＥ及び共通電極ＣＥを同一層に配置することができ、両者の間に層間絶縁膜を必要とする構成と比較して、製造工程を簡素化することができ、製造コストを削減することができるとともに、表示パネルの薄型化が可能となる。また、一画素において、主として表示に寄与する領域は、画素電極ＰＥと共通電極ＣＥとの間に形成されるため、画素電極ＰＥ及び共通電極ＣＥは、金属材料で形成することができる。このため、画素電極ＰＥ及び共通電極ＣＥの双方をＩＴＯやＩＺＯによって形成した場合と比較して、インジウム（Ｉｎ）の使用量を低減することが可能となる。
【００３７】
また、画像表示に必要な容量は、半導体層ＳＣと容量電極Ｃとの間で形成することができる。特に、反射型の表示パネルＰＮＬにおいては、反射層として機能する容量電極の下方に位置する半導体層ＳＣを拡張し、必要に応じた容量を容易に得ることができる。
【００３８】
また、第２基板ＳＵＢ２において、液晶層ＬＣと対向する側の電極を省略することができる。このため、第２基板ＳＵＢ２側にセンサＳＳを搭載した表示装置ＤＳＰを実現することができる。この点については、以下に詳述する。
【００３９】
本実施形態の表示装置ＤＳＰに搭載されるセンサＳＳは、例えば静電容量型であるが、これに限らない。また、以下の説明では、誘電体を介して対向する一対の電極間の静電容量の変化に基づいて被検出物の接触あるいは接近を検出する相互容量方式のセンサＳＳについて説明するが、この例に限らない。例えば、本実施形態の表示装置ＤＳＰに搭載可能なセンサＳＳとしては、検出電極Ｒｘの静電容量の変化に基づいて被検出物を検出する自己容量方式であっても良い。
【００４０】
図７は、センサＳＳの一構成例を示す図である。  
本実施形態では、センサＳＳは、センサ駆動電極（第１電極）Ｔｘ及び検出電極（第２電極）Ｒｘを備えている。センサ駆動電極Ｔｘは、図３に示した共通電極ＣＥ及び容量電極Ｃを含む。検出電極Ｒｘは、図４に示したように、第２基板ＳＵＢ２の外面ＳＢＡに位置している。  
上記の表示装置ＤＳＰに搭載されるセンサＳＳにおいては、センサ駆動電極Ｔｘ及び検出電極Ｒｘは、表示領域ＤＡに位置している。図示した例では、センサ駆動電極Ｔｘ及び検出電極Ｒｘは、それぞれ帯状の形状を有している。センサ駆動電極Ｔｘが延出する方向は、図３に示した例では第１方向Ｘであるが、第２方向Ｙであっても良い。検出電極Ｒｘは、センサ駆動電極Ｔｘと交差する方向に延出している。例えば、センサ駆動電極Ｔｘが第１方向Ｘに延出し、第２方向Ｙに間隔を置いて並んでいる場合、検出電極Ｒｘは、第２方向Ｙに延出し、第１方向Ｘに間隔を置いて並んでいる。一方、検出電極Ｒｘが第１方向Ｘに延出し、第２方向Ｙに間隔を置いて並んでいる場合、センサ駆動電極Ｔｘは、第２方向Ｙに延出し、第１方向Ｘに間隔を置いて並んでいる。  
センサ駆動電極Ｔｘは、共通電極駆動回路ＣＤと電気的に接続されている。検出電極Ｒｘは、検出回路ＤＣと電気的に接続されている。
【００４１】
共通電極駆動回路ＣＤは、画像を表示する表示駆動時に、共通電極ＣＥ及び容量電極Ｃを含むセンサ駆動電極Ｔｘに対してコモン駆動信号を供給する。これにより、センサ駆動電極Ｔｘは、画素電極ＰＥとの間で電界を発生させ、液晶層ＬＣを駆動する。  
また、共通電極駆動回路ＣＤは、被検出物の接触あるいは接近を検出するためのセンシングを行うセンシング駆動時に、センサ駆動電極Ｔｘに対してセンサ駆動信号を供給する。これにより、センサ駆動電極Ｔｘは、検出電極Ｒｘとの間で容量を発生させる。検出電極Ｒｘは、センサ駆動電極Ｔｘへのセンサ駆動信号の供給に伴って、センシングに必要なセンサ信号（つまり、センサ駆動電極Ｔｘと検出電極Ｒｘとの間の電極間容量の変化に基づいた信号）を出力する。検出回路ＤＣは、検出電極Ｒｘからセンサ信号を読み取り、被検出物の接触あるいは接近の有無を検出し、また、被検出物の位置座標などを検出する。
【００４２】
なお、センサ駆動電極Ｔｘ及び検出電極Ｒｘの個数やサイズ、形状は特に限定されるものではなく種々変更可能である。例えば、検出電極Ｒｘは、島状に形成され、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されても良い。
【００４３】
次に、上記したセンサＳＳにおいて被検出物の接触あるいは接近を検出するためのセンシング方法の一例の原理について、図８を参照しながら説明する。  
センサ駆動電極Ｔｘと検出電極Ｒｘとの間には、容量Ｃｃが存在する。センサ駆動電極Ｔｘには、順次、所定の周期でパルス状の書込信号（センサ駆動信号）Ｖｗが供給される。この例では、被検出物となる利用者の指が特定の検出電極Ｒｘとセンサ駆動電極Ｔｘとが交差する位置に近接して存在するものとする。検出電極Ｒｘに近接している被検出物により、容量Ｃｘが生ずる。センサ駆動電極Ｔｘに書込信号Ｖｗが供給されたときに、特定の検出電極Ｒｘからは、他の検出電極から得られるパルスよりもレベルの低いパルス状の読取信号（センサ信号）Ｖｒが得られる。  
図７に示した検出回路ＤＣでは、書込信号Ｖｗがセンサ駆動電極Ｔｘに供給されるタイミングと、各検出電極Ｒｘからの読取信号Ｖｒとに基づいて、センサＳＳのＸ−Ｙ平面内での被検出物の２次元位置情報を検出することができる。また、上記の容量Ｃｘは、被検出物が検出電極Ｒｘに近い場合と、遠い場合とで異なる。このため、読取信号Ｖｒのレベルも被検出物が検出電極Ｒｘに近い場合と、遠い場合とで異なる。したがって、検出回路ＤＣでは、読取信号Ｖｒのレベルに基づいて、センサＳＳに対する被検出物の近接度を検出することもできる。
【００４４】
図９は、図７に示したセンサ駆動電極Ｔｘに含まれる容量電極Ｃの構成例を示す平面図である。なお、ここでは、信号線と重畳する共通電極の図示を省略している。  
図９に示した例は、第１方向Ｘに隣り合う信号線の間に、それぞれセンサ駆動電極Ｔｘが配置された場合に相当する。すなわち、第２方向Ｙに並んだ容量電極Ｃ１１乃至Ｃ１３は、信号線Ｓ１及びＳ２の間に位置し、ブリッジ部Ｂ１１及びＢ１２によって互いに電気的に接続され、センサ駆動電極Ｔｘ１を構成している。同様に、センサ駆動電極Ｔｘ２を構成する容量電極Ｃ２１乃至Ｃ２３は信号線Ｓ２及びＳ３の間に位置し、ブリッジ部Ｂ２１及びＢ２２によって互いに電気的に接続され、センサ駆動電極Ｔｘ３を構成する容量電極Ｃ３１乃至Ｃ３３は信号線Ｓ３及びＳ４の間に位置し、ブリッジ部Ｂ３１及びＢ３２によって互いに電気的に接続され、センサ駆動電極Ｔｘ４を構成する容量電極Ｃ４１乃至Ｃ４３は信号線Ｓ４及びＳ５の間に位置し、ブリッジ部Ｂ４１及びＢ４２によって互いに電気的に接続されている。これらのセンサ駆動電極Ｔｘ１乃至Ｔｘ４は、非表示領域ＮＤＡにおいて、それぞれ共通電極駆動回路ＣＤに接続されている。  
このような構成例によれば、被検出物の位置座標を検出する際に、第１方向Ｘの位置座標を高精度に検出することができる。また、必要に応じて、複数のセンサ駆動電極Ｔｘを電気的に束ねて駆動することで、第１方向Ｘの検出精度を可変することができる。
【００４５】
図１０は、図７に示したセンサ駆動電極Ｔｘに含まれる容量電極Ｃの他の構成例を示す平面図である。  
図１０に示した例は、図９に示した例と比較して、１個のセンサ駆動電極Ｔｘが第１方向Ｘに並んだ複数の信号線の間に跨って配置された点で相違している。すなわち、第２方向Ｙに並んだ容量電極Ｃ１１及びＣ１３は、それぞれ信号線Ｓ１及びＳ４の間に位置し、信号線Ｓ２及びＳ３と交差している。つまり、容量電極Ｃ１１及びＣ１３の各々は、第１方向Ｘに並んだ３画素分に跨って配置されている。容量電極Ｃ１１及びＣ１２は、ブリッジ部Ｂ１１乃至Ｂ１３によって互いに電気的に接続されている。容量電極Ｃ１２及びＣ１３は、ブリッジ部Ｂ２１乃至Ｂ２３によって互いに電気的に接続されている。このように、容量電極Ｃ１１乃至Ｃ１３は互いに電気的に接続され、センサ駆動電極Ｔｘ１を構成している。  
このような構成例によれば、センサ駆動電極Ｔｘの各々が第１方向Ｘに幅広に形成されているため、検出電極Ｒｘとの間で大きな容量Ｃｃを得ることができ、センシングの感度を向上することができる。
【００４６】
図１１は、図７に示したセンサ駆動電極Ｔｘに含まれる容量電極Ｃの他の構成例を示す平面図である。  
図１１に示した例は、図９に示した例と比較して、センサ駆動電極Ｔｘが第１方向Ｘに延出している点で相違している。すなわち、容量電極Ｃ１１は、走査線Ｇ１及びＧ２の間に位置し、第１方向Ｘに延出し、センサ駆動電極Ｔｘ１を構成している。同様に、容量電極Ｃ１２は、走査線Ｇ２及びＧ３の間に位置し、第１方向Ｘに延出し、センサ駆動電極Ｔｘ２を構成している。容量電極Ｃ１３は、走査線Ｇ３及びＧ４の間に位置し、第１方向Ｘに延出し、センサ駆動電極Ｔｘ３を構成している。容量電極Ｃ１１乃至Ｃ１３は、それぞれ信号線Ｓ１乃至Ｓ５と交差している。  
このような構成例では、ブリッジ部による電気的な接続が不要となるが、必要に応じて、第２方向Ｙに並んだ容量電極がブリッジ部によって互いに電気的に接続されても良い。
【００４７】
次に、本実施形態の他の構成例について説明する。なお、上記の構成例と同一の構成要素については同一の参照符号を付して詳細な説明を省略する。
【００４８】
図１２は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの他の構成例を示す平面図である。  
図１２に示した構成例は、図３に示した構成例と比較して、半導体層ＳＣが容量電極Ｃ２と対向する領域に拡張部ＳＣＷを有している点で相違している。すなわち、半導体層ＳＣは、その一端部ＳＣＡからチャネル領域ＳＣＣ２までの間でほぼ一定の幅を有し、走査線Ｇ１及びＧ２の間の領域において、チャネル領域ＳＣＣ２よりも第１方向Ｘに拡張された拡張部ＳＣＷを有している。拡張部ＳＣＷは、開口部ＯＰを介して中継電極ＲＥと重畳している。図示した例では、拡張部ＳＣＷは、平面視で画素電極ＰＥよりも幅広に形成されている。  
このような構成例によれば、図３に示した構成例と比較して、容量電極Ｃ２を反射層として適用する反射型の表示パネルＰＮＬにおいて表示に寄与する面積を低減することなく、半導体層ＳＣと容量電極Ｃ２との間で大きな容量を保持することが可能となる。
【００４９】
図１３は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの他の構成例を示す平面図である。  
図１３に示した構成例は、図３に示した構成例と比較して、共通電極ＣＥが格子状に形成されている点で相違している。すなわち、共通電極ＣＥは、主共通電極ＣＡ１及びＣＡ２に加えて、副共通電極ＣＢ１及びＣＢ２を備えている。副共通電極ＣＢ１及びＣＢ２は、第１方向Ｘに沿って直線的に延出し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。副共通電極ＣＢ１及びＣＢ２は、それぞれ主共通電極ＣＡ１及びＣＡ２に繋がっている。図示した例では、副共通電極ＣＢ１は、走査線Ｇ１と重畳し、ブリッジ部Ｂ１と交差している。また、副共通電極ＣＢ２は走査線Ｇ２と重畳し、ブリッジ部Ｂ２と交差している。画素電極ＰＥは、共通電極ＣＥで囲まれた内側に位置している。主共通電極ＣＡ１及びＣＡ２、及び、副共通電極ＣＢ１及びＣＢ２は、画素電極ＰＥから離間している。  
このような構成例によれば、副共通電極ＣＢ１及びＣＢ２は、走査線Ｇ１及びＧ２からの不所望な電界を遮蔽することができ、走査線Ｇ１及びＧ２の近傍における液晶分子の配向不良を抑制することが可能となる。また、画素電極ＰＥと、その周囲を取り囲む共通電極ＣＥとの間に形成される電界によって、Ｘ−Ｙ平面において画素電極ＰＥを中心として液晶分子を放射状に配向させることができるため、光学的に視野角を補償することが可能となり、広視野角化を実現することができる。
【００５０】
図１４は、図３に示した第１基板ＳＵＢ１の一構成例を示す斜視図である。  
図１４に示した構成例は、図６に示した構成例と比較して、第４絶縁膜１４が格子状の突出部を有している点で相違している。すなわち、第４絶縁膜１４は、第２方向Ｙに延出した突出部ＣＰＹに加えて、第１方向Ｘに延出した突出部ＣＰＸを有している。突出部ＣＰＹは、信号線Ｓ１及びＳ２の上に位置している。突出部ＣＰＸは、走査線Ｇ１及びＧ２の上に位置し、突出部ＣＰＹに繋がっている。画素電極ＰＥは、突出部ＣＰＸ及び突出部ＣＰＹで囲まれた内側に位置している。図示した例では、共通電極ＣＥは、突出部ＣＰＹの上面Ｔ１に位置する主共通電極ＣＡ１及びＣＡ２と、突出部ＣＰＸの上面Ｔ１に位置する副共通電極ＣＢ１及びＣＢ２とを備えている。  
図示した構成例は、図１３に示した形状の共通電極ＣＥを適用する場合に好適である。
【００５１】
図１５は、図３のＡ−Ｂ線で切断した表示パネルＰＮＬの他の構成例を示す断面図である。  
図１５に示した構成例は、図４に示した構成例と比較して、画素電極ＰＥが共通電極ＣＥよりも第２基板ＳＵＢ２に近接する側に位置している点で相違している。画素電極ＰＥ及び共通電極ＣＥに共通の下地となる第４絶縁膜１４において、第２上面Ｔ２は、第１上面Ｔ１よりも第２基板ＳＵＢ２に近接する側に位置している。第１上面Ｔ１は、信号線Ｓ１及びＳ２、及び、容量電極Ｃ２の直上に位置している。共通電極ＣＥ（主共通電極ＣＡ１及びＣＡ２）は、第１上面Ｔ１に位置している。なお、第１上面Ｔ１のうち、共通電極ＣＥと重なっていない領域は、第１配向膜ＡＬ１によって覆われている。第２上面Ｔ２は、中継電極ＲＥの直上に位置している。画素電極ＰＥは、第２上面Ｔ２に位置している。  
第４絶縁膜１４の膜厚に着目すると、信号線Ｓ１及びＳ２と共通電極ＣＥ（主共通電極ＣＡ１及びＣＡ２）との間の第１膜厚ｄ１は、中継電極ＲＥと画素電極ＰＥとの間の第２膜厚ｄ２よりも薄い。
【００５２】
上記の構成例と同様に、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が垂直配向膜であり、液晶層ＬＣがポジ型の液晶材料によって構成されている場合、液晶分子ＬＭは、以下の通り駆動される。すなわち、オフ状態（ＯＦＦ）では、図中に実線で示したように、液晶分子ＬＭは、その長軸が第３方向Ｚと平行な方向に初期配向している。オン状態（ＯＮ）では、図中に点線で示したように、液晶分子ＬＭは、その長軸が電界に沿うように第３方向Ｚに対して傾斜した方向に配向する。図示した例では、画素電極ＰＥが共通電極ＣＥよりも第２基板ＳＵＢ２に近接する側に位置しているため、共通電極ＣＥの近傍においては、電界は第３方向Ｚに近い角度で傾斜するように形成される一方で、画素電極ＰＥの近傍においては、電界は基板主面に近い角度で傾斜するように形成される。このため、オン状態では、液晶分子ＬＭは、主共通電極ＣＡ１及びＣＡ２から画素電極ＰＥに向かう方向にそれぞれ傾斜するように配向する。つまり、図示したように、画素電極ＰＥと主共通電極ＣＡ１との間の領域においては、液晶分子ＬＭは、いずれも第３方向Ｚに対して図中の右側に倒れ、主共通電極ＣＡ１の近傍のみならず画素電極ＰＥの近傍においても同一方向に配向する。また、画素電極ＰＥと主共通電極ＣＡ２との間の領域においては、液晶分子ＬＭは、いずれも第３方向Ｚに対して図中の左側に倒れ、主共通電極ＣＡ２の近傍のみならず画素電極ＰＥの近傍においても同一方向に配向する。これにより、上記の構成例と同様に、一画素内に複数のドメインを形成することができる。このため、このような構成例においても、上記の構成例と同様の効果が得られる。
【００５３】
図１６は、図１に示した第１基板ＳＵＢ１を第２基板側から見たときの画素ＰＸの他の構成例を示す平面図である。  
図１６に示した構成例は、図３に示した構成例と比較して、容量電極Ｃ１乃至Ｃ３の幅を縮小して画素電極ＰＥと共通電極ＣＥとの間に透過領域が形成された点で相違している。すなわち、容量電極Ｃ１乃至Ｃ３は、画素電極ＰＥと略同一形状に形成され、第１方向Ｘに沿った容量電極の幅は画素電極ＰＥの幅と同等である。図中の画素電極ＰＥと容量電極Ｃ２との位置関係に着目すると、平面視で、容量電極Ｃ２のほぼ全体は画素電極ＰＥと重畳している。このため、画素電極ＰＥと主共通電極ＣＡ１との間、及び、画素電極ＰＥと主共通電極ＣＡ２との間の領域には遮光性の電極がほとんど存在せず、透過領域が形成される。また、容量電極Ｃ１乃至Ｃ３は、それぞれ走査線Ｇ１及びＧ２の近傍まで第２方向Ｙに延出し、ブリッジ部Ｂ１及びＢ２を介して互いに電気的に接続されている。  
このような構成例によれば、上記の構成例と同様の効果が得られるのに加えて、透過型の表示パネルを提供することができる。
【００５４】
なお、図１６に示した構成例において、図４などに示したように共通電極ＣＥが画素電極ＰＥよりも第２基板ＳＵＢ２に近接する側に位置していても良いし、図１５に示したように画素電極ＰＥが共通電極ＣＥよりも第２基板ＳＵＢ２に近接する側に位置していても良い。また、上記した各構成例を適宜組み合わせても良い。
【００５５】
図１７は、センサＳＳの他の構成例を示す図である。図示したセンサＳＳは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数のセンサ電極ＳＲ１乃至ＳＲ６を備えている。なお、ここでは、６個のセンサ電極が図示されているが、センサＳＳが備えるセンサ電極の個数は図示した例に限定されない。
図示したセンサＳＳは、上記の第１基板ＳＵＢ１の表示領域ＤＡに設けられた容量電極によって構成されるものである。図中のＳ１乃至Ｓ１０は信号線であり、Ｇ１乃至Ｇ９は走査線である。
センサ電極ＳＲ１乃至ＳＲ３は第１方向Ｘに並び、センサ電極ＳＲ４乃至ＳＲ６は第１方向Ｘに並び、センサ電極ＳＲ１及びＳＲ４、ＳＲ２及びＳＲ５、ＳＲ３及びＳＲ６はそれぞれ第２方向Ｙに並んでいる。センサ電極ＳＲ１乃至ＳＲ６は、いずれも同一構成であり、ここでは、センサ電極ＳＲ１を例にその構成をより具体的に説明する。一例では、センサ電極ＳＲ１は、容量電極Ｃ１１乃至Ｃ１４、及び、ブリッジ部Ｂ１１乃至Ｂ１９を備えている。走査線Ｇ１及びＧ２の間の容量電極Ｃ１１は、信号線Ｓ１及びＳ４の間に位置し、信号線Ｓ２及びＳ３と交差している。つまり、容量電極Ｃ１１は、第１方向Ｘに並んだ３画素分に跨って配置されている。同様に、容量電極Ｃ１２乃至Ｃ１４についても、それぞれ信号線Ｓ２及びＳ３と交差している。容量電極Ｃ１１及びＣ１２は、ブリッジ部Ｂ１１乃至Ｂ１３によって互いに電気的に接続されている。同様に、容量電極Ｃ１２及びＣ１３はブリッジ部Ｂ１４乃至Ｂ１６によって互いに電気的に接続され、容量電極Ｃ１３及びＣ１４はブリッジ部Ｂ１７乃至Ｂ１９によって互いに電気的に接続されている。これにより、容量電極Ｃ１１乃至Ｃ１４は、互いに電気的に接続され、１つのセンサ電極ＳＲ１を構成している。
センサ電極ＳＲ１乃至ＳＲ６は、それぞれ引出配線Ｗ１乃至Ｗ６と電気的に接続されている。引出配線Ｗ１乃至Ｗ６は、それぞれ第２方向Ｙに延出している。図示した例では、引出配線Ｗ１乃至Ｗ３は、それぞれ信号線Ｓ２、Ｓ５、Ｓ８と重畳し、引出配線Ｗ４乃至Ｗ６は、それぞれ信号線Ｓ３、Ｓ６、Ｓ９と重畳している。図中の黒丸は、センサ電極と引出配線とが接続されるコンタクト部を示している。引出配線Ｗ１乃至Ｗ６は、非表示領域に引き出され、図示しないセンサ回路に接続されている。
センサ回路は、各センサ電極に対してセンサ駆動信号を書き込み、センサ電極の各々に生じた静電容量の変化を示す検出信号を読み取ることにより、被検出物の接触あるいは接近の有無を検出し、また、被検出物の位置座標などを検出する。このような構成のセンサＳＳにおいては、上述したような第２基板ＳＵＢ２側の検出電極Ｒｘは不要となる。
【００５６】
図１８は、図１７のＥ−Ｆ線で切断したコンタクト部の断面図である。図１８は、第１基板ＳＵＢ１の一部の断面であるが、第４絶縁膜１４よりも液晶層側の構成については図示を省略している。図示した例では、第１基板ＳＵＢ１は、第３絶縁膜１３として第１層１３１及び第２層１３２を備えている。容量電極Ｃ１２は、第２絶縁膜１２の上に位置し、第１層１３１によって覆われている。引出配線Ｗ１は、第１層１３１の上に位置し、第２層１３２によって覆われている。また、引出配線Ｗ１は、第１層１３１を貫通するコンタクトホールＣＨを介して容量電極Ｃ１２にコンタクトしている。信号線Ｓ２は、第２層１３２の上に位置し、第４絶縁膜１４によって覆われている。信号線Ｓ２は、引出配線Ｗ１の直上に位置している。コンタクトホールＣＨは、半導体層及び信号線を接続するためのコンタクトホールとは異なる位置に形成される。
このような構造の場合、図１７に示したブリッジ部は、引出配線と同層に形成することができ、この場合、ブリッジ部は第１層１３１の上に配置される。また、別の構造においては、ブリッジ部は、信号線及び中継電極と同層に形成することもでき、この場合、ブリッジ部は第２層１３２の上に配置される。ブリッジ部が第２層１３２の上に配置される場合、引出配線は、走査線と重畳するように、第１方向Ｘに沿って引き出しても良い。
【００５７】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置、配線基板、及び、センサ付き表示装置を提供することができる。
【００５８】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
ＤＳＰ…表示装置  ＰＮＬ…表示パネル  ＳＳ…センサ
ＳＵＢ１…第１基板  ＳＵＢ２…第２基板  ＬＣ…液晶層
ＰＥ…画素電極  ＣＥ…共通電極
１４…第４絶縁膜（有機絶縁膜）  Ｔ１…第１上面  Ｔ２…第２上面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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