(57)【要約】      （修正有）【課題】チップ面積の増大が抑制された半導体装置を提供する。【解決手段】半導体装置は、第１の検査パターン１１Ａ〜１１Ｄと、上層側パターン４１Ａ、４２Ａと、を有している。前記第１の検査パターン１１Ａ〜１１Ｄは、半導体チップのチップ領域に配置されたパターンである。また、上層側パターンは、前記第１の検査パターン１１Ａ〜１１Ｄよりも上層側に配置されたパターンである。上層側パターン４１Ａ、４２Ａは、第１の検査パターン１１Ａ〜１１Ｄの少なくとも一部に重なっている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体チップのチップ領域に配置された第１の検査パターンと、
前記第１の検査パターンよりも上層側で前記第１の検査パターンの少なくとも一部に重なる上層側パターンと、
を有することを特徴とする半導体装置。
【請求項２】
前記上層側パターンと同じ層に設けられた第２の検査パターンをさらに有し、
前記第２の検査パターンは、前記チップ領域に配置され、かつ前記第２の検査パターンは、前記第２の検査パターンよりも下層側のパターンに重ならないよう配置される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の検査パターンは、前記第１の検査パターンよりも下層側のパターンに重ならないよう配置される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上層側パターンは、配線パターンであることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
半導体チップのチップ領域に検査パターンのパターンデータを配置する第１の配置ステップと、
前記検査パターンよりも上層側で前記検査パターンに重なるよう上層側パターンのパターンデータを配置する第２の配置ステップと、
を含むことを特徴とする検査パターン配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および検査パターン配置方法に関する。
【背景技術】
【０００２】
半導体装置を製造する際には、上層側のパターンと下層側のパターンとの間で位置合わせが行われる。このとき、上層側のマスク合わせマークが、下層側のマスク合わせマークに位置合わせされる。従来、このようなマスク合わせマークは、基板のスクライブライン上に配置されていた。
【０００３】
しかしながら、スクライブライン上にマスク合わせマークが形成されていると、基板がダイシングされる際に、ダストやチッピングが発生する場合があった。また、チップ内にマスク合わせマークが配置されると、チップ面積が大きくなる場合があった。このため、チップ面積の増大が抑制された半導体装置が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１００７９１号公報
【特許文献２】特開平１０−３１２０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、チップ面積の増大が抑制された半導体装置および検査パターン配置方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置が提供される。前記半導体装置は、第１の検査パターンと、上層側パターンと、を有している。前記第１の検査パターンは、半導体チップのチップ領域に配置されたパターンである。また、前記上層側パターンは、前記第１の検査パターンよりも上層側に配置されたパターンである。前記上層側パターンは、前記第１の検査パターンの少なくとも一部に重なっている。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る半導体チップの構成を模式的に示す上面図である。
【図２】図２は、プリミティブセル領域の構成を模式的に示す上面図である。
【図３】図３は、ショット内におけるマークの配置例を示す図である。
【図４】図４は、下地系のマークと配線の配置例を示す図である。
【図５】図５は、上地系のマークと配線の配置例を示す図である。
【図６】図６は、プリミティブセルが配置された後にマークを配置する処理を説明するための図である。
【図７】図７は、プリミティブセル領域の縦横比が大きい場合の半導体チップの構成を模式的に示す上面図である。
【図８】図８は、プリミティブセル領域の縦横比が大きい場合のマーク配置処理を説明するための図である。
【図９】図９は、マークの配置処理手順の第１例を説明するための図である。
【図１０】図１０は、マークの配置処理手順の第２例を説明するための図（１）である。
【図１１】図１１は、マークの配置処理手順の第２例を説明するための図（２）である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る半導体装置および検査パターン配置方法
を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
図１は、実施形態に係る半導体チップの構成を模式的に示す上面図である。半導体チップ（半導体装置）１Ｘは、ウエハなどの基板上に種々のパターンが形成されることによって形成される。半導体チップ１Ｘは、ウエハ上にパターンが形成され、パターンが形成されたウエハがダイシングされることによって作製される。本実施形態では、作製途中の半導体装置および作製が完了した後の半導体装置を、ともに半導体チップ１Ｘという。また、本実施形態では、ダイシング前の半導体装置およびダイシング後の半導体装置を、ともに半導体チップ１Ｘという。
【００１０】
半導体チップ１Ｘは、プリミティブセル領域２、マクロセル３、Ｉ／Ｏ（Input/Output）領域４を有している。プリミティブセル領域２は、ロジック回路が配置される領域である。プリミティブセル領域２には、複数のプリミティブセル（スタンダードセル）が配置されている。プリミティブセルは、２入力ＮＡＮＤ回路やフリップフロップなどの機能ブロックである。プリミティブセル領域２は、後述するプリミティブセル領域２Ａ〜２Ｃの何れかである。
【００１１】
マクロセル３は、ＲＯＭ（Read  Only  Memory）、ＲＡＭ（Random  Access  Memory）、アナログ回路などが配置される領域である。Ｉ／Ｏ領域４は、ボンディング用のＰＡＤなどが配置される領域である。
【００１２】
本実施形態の半導体チップ１Ｘ内には、検査パターンの一例であるマーク１０が配置されている。マーク（マスク合わせマーク）１０は、上層側のパターンと下層側のパターンとの間の位置合わせに用いられるマークパターンである。上層側のパターンは、位置合せが行われるマスク側の層に形成されているパターンである。また、下層側のパターンは、既に半導体チップ１Ｘに形成されているパターン（ウエハ側の層に形成されているパターン）である。下層側のパターンは、上層側のパターンが形成される層の１つ下の層とは限らず、上層側のパターンが形成される層よりも複数層下の場合もある。
【００１３】
半導体チップ１Ｘが形成される際には、ウエハ上に複数のレイヤが積層される。各レイヤは、ウエハに露光を行う工程で形成される層である。第Ｎ（Ｎは自然数）のレイヤのパターンがウエハ上に形成される際には、第Ｎのレイヤ（Ｎ層目）よりも下層側に形成されているウエハ上のマーク１０と、第Ｎのレイヤで用いられるマスクのマーク１０とを用いて位置合せが行われる。また、第Ｎのレイヤのパターンが形成される際には、第Ｎのレイヤの回路パターンなどと同時に第Ｎのレイヤのマーク１０がウエハ上に形成される。換言すると、第Ｎのレイヤの回路パターンと、第Ｎのレイヤのマーク１０とが、ウエハ上の第Ｎ層目に形成される。なお、マーク１０以外の検査パターンが、半導体チップ１Ｘ内に配置されてもよい。マーク１０以外の検査パターンは、例えば、ＴＥＧ（Test  Element  Group）などである。
【００１４】
マーク１０は、プリミティブセル領域２、Ｉ／Ｏ領域４、半導体チップ１Ｘのコーナー領域、配線領域、マクロセル３などの半導体チップ１Ｘ内の何れの領域に配置されてもよい。マーク１０は、マーク１０と同じレイヤで回路パターンなどが配置されない位置または下層側に他のパターンが配置されていない位置に配置される。換言すると、マーク１０は、マーク１０を上側から見た場合に、マーク１０と同じまたは下側のレイヤで形成されるパターンに重ならないよう、配置される。
【００１５】
プリミティブセル領域２は、プリミティブセルが配置されている領域と、プリミティブセルが配置されていない領域とを有している。そして、マーク１０は、プリミティブセル領域２内でプリミティブセルに重ならないよう配置される。換言すると、マーク１０は、例えば、プリミティブセル領域２内でプリミティブセルが配置されていない領域（隙間）に配置される。また、マーク１０は、Ｉ／Ｏ領域４内のＰＡＤとＰＡＤとの間の領域などに配置される。なお、マーク１０の上層側には、何れのパターンが配置されてもよい。また、マーク１０の下層側が、形状の残らない層（インプラで形成される層など）であれば、マーク１０は、形状の残らない層に重なってもよい。マーク１０は、後述するマーク１１Ａ〜１１Ｄ，１２Ａ〜１２Ｄなどの何れかである。
【００１６】
図２は、プリミティブセル領域の構成を模式的に示す上面図である。プリミティブセル領域２には、複数のプリミティブセルｒｏｗ２１が配置されている。ここでは、プリミティブセルｒｏｗ２１として、プリミティブセルを横方向に並べた領域を図示している。
【００１７】
プリミティブセル領域２には、プリミティブセルｒｏｗ２１が配置されない領域が含まれている。マーク１０は、プリミティブセル領域２のうちプリミティブセルｒｏｗ２１が配置されない隙間領域などに配置される。
【００１８】
マーク１０を配置する際には、自動配置配線（Ｐ＆Ｒ：Place  and  Route）装置が、予めチップデータ内にマーク１０を配置（自動配置配線）するための領域を設定する。そして、自動配置配線装置が、回路パターンやダミーパターンなどを配置する。その後、自動配置配線装置が、マーク１０を配置するための領域に、マーク１０を配置する。なお、マーク１０を配置するための領域は、手作業で設定してもよい。また、マーク１０は、手作業で配置してもよい。マーク１０は、１つずつ単体で配置されてもよいし、グループ単位で複数まとめて配置されてもよい。
【００１９】
マーク１０は、例えば、第１の方向に延びる複数本のラインパターンと、第２の方向に延びる複数本のラインパターンと、を有している。図２では、マーク１０が、Ｘ方向に延びる２本のラインパターンと、Ｙ方向に延びる２本のラインパターンと、を有している場合を示している。
【００２０】
図３は、ショット内におけるマークの配置例を示す図である。ショットは、ウエハが露光される際の露光１回分のマスクイメージである。ショット３０Ａ，３０Ｂには、複数の半導体チップが配置されている。そして、各半導体チップの間にスクライブライン（スクライブ領域）が配置されている。
【００２１】
ここでは、ショット３０Ａに９個の半導体チップ１Ａが配置され、ショット３０Ｂに９個の半導体チップ１Ｂが配置されている場合を示している。ショット３０Ａは、スクライブライン２０Ａにマーク群１５Ａが配置されている場合のショットである。ショット３０Ｂは、スクライブライン２０Ｂにマーク群１５Ｂが配置されていない場合のショットである。マーク群１５Ａ，１５Ｂは、それぞれ１〜複数のマーク１０を有している。
【００２２】
マーク群１５Ａを構成するマーク１０は、種々のレイヤで形成されるものである。同様に、マーク群１５Ｂを構成するマーク１０は、種々のレイヤで形成されるものである。例えば、マーク群１５Ｂに第１〜第Ｍ（Ｍは自然数）のマーク１０が含まれる場合がある。この場合において、第１のマーク１０は第１のレイヤで形成され、第Ｍのマーク１０は第Ｍのレイヤで形成される。ショット３０Ｂでは、第１〜第３のマーク１０が１つのマーク群１５Ｂとして半導体チップ１Ｂ内に配置されている。
【００２３】
このように、ショット３０Ｂでは、マーク群１５Ｂが半導体チップ１Ｂ内に配置されている。これにより、スクライブライン２０Ｂには、マーク群１５Ｂが無くなる。この結果、スクライブライン２０Ｂをダイシングした際に、ダストやチッピングの発生を抑制することが可能となる。
【００２４】
図４は、下地系のマークと配線の配置例を示す図である。プリミティブセル領域２Ａは、プリミティブセル領域２の一例である。ここでは、プリミティブセル領域２Ａ内のパターン配置設定（パターンデータ作成）について説明する。
【００２５】
プリミティブセル領域２Ａには、第１のマークであるマーク１０と同様の第２のマークであるマーク１１Ａ〜１１Ｄが配置されている。マーク１１Ａ〜１１Ｄは、プリミティブセル領域２Ａのうちプリミティブセルｒｏｗ２１が配置されない領域に配置されている。
【００２６】
さらに、マーク１１Ａ〜１１Ｄの上層側には、上層側パターンが配置されている。ここでのマーク１１Ａ〜１１Ｄは、例えば、下地系のレイヤで形成されたマークである。下地系のレイヤは、コンタクトホールが形成される工程よりも前の工程で形成されるレイヤである。例えば、下地系のレイヤは、インプラ工程などで形成される。
【００２７】
上層側パターンは、マーク１１Ａ〜１１Ｄよりも後の工程で形成されるパターンである。ここでは、上層側パターンが、配線（配線パターン）４１Ａ，４２Ａである場合について説明する。配線４１Ａ，４２Ａは、半導体チップ１Ｘ内で所定のパターン同士を接続するパターンである。配線４１Ａ，４２Ａは、導電性を有したライン状などのパターンである。なお、配線４１Ａ，４２Ａは、ダミーパターン（ダミー配線）であってもよい。
【００２８】
このように、半導体チップ１Ｘでは、半導体チップ１Ｘ内にマーク１１Ａ〜１１Ｄが配置され、マーク１１Ａ〜１１Ｄ上に配線４１Ａ，４２Ａが形成されてもよい。
【００２９】
図５は、上地系のマークと配線の配置例を示す図である。上地系のレイヤは、コンタクトホールが形成される工程以降の工程で形成されるレイヤである。プリミティブセル領域２Ｂは、プリミティブセル領域２の一例である。ここでは、プリミティブセル領域２Ｂ内のパターン配置設定（パターンデータ作成）について説明する。
【００３０】
プリミティブセル領域２Ｂには、マーク１０と同様のマークであるマーク１２Ａ〜１２Ｄが配置されている。マーク１２Ａ〜１２Ｄは、プリミティブセル領域２Ｂのうちプリミティブセルｒｏｗ２１が配置されない領域などに配置されている。
【００３１】
ここでのマーク１２Ａ〜１２Ｃは、例えば、上地系のレイヤで形成されたマークである。上地系のレイヤは、配線工程などで形成されるレイヤである。さらに、マーク１２Ｃの上層側には、上層側パターンが配置されている。上層側パターンは、マーク１２Ｃよりも後の工程で形成されるパターンである。
【００３２】
マーク１２Ｃは、第１の配線工程で形成されたパターンであり、マーク１２Ａ，１２Ｂが、マーク１２Ｃよりも上層の第２の配線工程で形成されたパターンである。また、配線４１Ｂは、第１の配線工程で形成されたパターンであり、配線４２Ｂは、第２の配線工程で形成されたパターンである。配線４１Ｂ，４２Ｂは、配線４１Ａ，４２Ａと同様の導電性パターンである。したがって、配線４１Ｂ，４２Ｂは、ダミーパターン（ダミー配線）であってもよい。
【００３３】
配線４１Ｂは、第１の配線工程で形成されるパターンであるので、第１の配線工程で形成されるマーク１２Ｃに重ならないよう配置される。換言すると、マーク１２Ｃは、マーク１２Ｃと同一レイヤの配線４１Ｂに重ならないよう配置される。
【００３４】
また、配線４２Ｂは、第２の配線工程で形成されるパターンであるので、第２の配線工程で形成されるマーク１２Ａ，１２Ｂに重ならないよう配置される。換言すると、マーク１２Ａ，１２Ｂは、マーク１２Ａ，１２Ｂと同一レイヤの配線４２Ｂに重ならないよう配置される。
【００３５】
また、配線４１Ｂは、第１の配線工程で形成されるパターンであるので、第２の配線工程で形成されるマーク１２Ａ，１２Ｂに重ならないよう配置される。換言すると、マーク１２Ａ，１２Ｂは、マーク１２Ａ，１２Ｂよりも下層の配線４１Ｂに重ならないよう配置される。
【００３６】
一方、配線４２Ｂは、第２の配線工程で形成されるパターンであるので、第１の配線工程で形成されるマーク１２Ｃに重なるよう配置されてもよい。換言すると、マーク１２Ｃは、マーク１２Ｃよりも上層の配線４２Ｂに重なるよう配置されてもよい。図５では、マーク１２Ｃ上の一部に重なるよう配線４２Ｂが形成されている場合を示している。
【００３７】
ここで、マーク１２Ａ〜１２Ｃと配線４１Ｂ，４２Ｂの配置処理手順について説明する。マーク１２Ａ〜１２Ｃが配置設定された後、マーク１２Ｃが配置された領域が、配線４１Ｂの配置禁止領域に設定される。そして、配線４１Ｂの配置禁止領域に配線４１Ｂが接触しないよう、配線４１Ｂが配置される。これにより、配線４１Ｂは、マーク１２Ｃを迂回するよう配置される。
【００３８】
また、マーク１２Ａ〜１２Ｃが配置設定された後、マーク１２Ａ，１２Ｂの配置された領域が、配線４２Ｂの配置禁止領域に設定される。そして、配線４２Ｂの配置禁止領域に配線４２Ｂが接触しないよう、配線４２Ｂが配置される。これにより、配線４２Ｂは、マーク１２Ａ，１２Ｂを迂回するよう配置される。
【００３９】
なお、マーク１０は、プリミティブセルｒｏｗ２１が配置された後に配置されてもよいし、プリミティブセルｒｏｗ２１が配置される前に、配置されてもよい。図６は、プリミティブセルが配置された後にマークを配置する処理を説明するための図である。図６の（ａ）および（ｂ）では、プリミティブセル領域２のうちの一部の領域を示している。ここでは、マーク１０の配置設定（パターンデータ作成）について説明する。図６に示すプリミティブセル２２は、プリミティブセルｒｏｗ２１の一部である。
【００４０】
図６の（ａ）は、プリミティブセル２２が配置された後で、かつマーク１０が配置される前の状態（マーク配置前状態２５Ａ）を示している。図６の（ｂ）は、プリミティブセル２２が配置された後にマーク１０が配置された後の状態（マーク配置後状態２５Ｂ）を示している。
【００４１】
プリミティブセル２２が配置されると、図６の（ａ）に示すように、プリミティブセル２２間に隙間が生じる。例えば、プリミティブセル領域２の縦横比（アスペクト比）が小さい場合、プリミティブセル領域２は、正方形に近くなる。この場合、プリミティブセル２２は、縦方向にも横方向にも柔軟に配置することができるので、プリミティブセル２２の配置が容易になる。この結果、セル密度を高めることが可能となる。ところが、セル密度が高くなると、マーク１０を配置する隙間が少なくなる。
【００４２】
このように隙間が少ない場合には、配置済みのプリミティブセル２２が移動させられる。具体的には、自動配置配線装置が有している設計違反箇所修復ツールなどで、プリミティブセル２２が移動させられる。設計違反箇所修復ツールは、設計違反を起こさないようプリミティブセル２２を移動させるツールである。マーク１０またはマーク領域が配置された後、既に配置済みのプリミティブセル２２とマーク１０（マーク領域）とが、重なるなどの設計ルール違反が発生した場合に、設計違反箇所修復ツールは、プリミティブセル２２を移動させる。なお、全ての設計違反を解消できなかった場合は、プリミティブセル２２の配置条件（例えば、配置場所）が変更されてもよい。この場合、自動配置配線装置がプリミティブセル２２の移動を再実行してもよいし、マニュアルでプリミティブセル２２が移動させられてもよい。プリミティブセル２２の移動によって、マーク１０を配置できる隙間が確保される。この後、図６の（ｂ）に示すように、プリミティブセル２２間の隙間にマーク１０が配置される。
【００４３】
一方、プリミティブセル領域２の縦横比が大きい場合、プリミティブセル２２は、縦方向か横方向の何れか一方に対しては柔軟に配置することができないので、プリミティブセル２２の配置が困難となる。この結果、セル密度を高めることが困難となる。ところが、セル密度が低くなると、マーク１０を配置する隙間が多くなる。
【００４４】
図７は、プリミティブセル領域の縦横比が大きい場合の半導体チップの構成を模式的に示す上面図である。半導体チップ１Ｙは、半導体チップ１Ｘと同様の半導体チップである。半導体チップ１Ｙは、例えば、イメージセンサチップである。半導体チップ１Ｙは、プリミティブセル領域２の代わりにプリミティブセル領域５とセンサーコア領域６とを備えている。
【００４５】
プリミティブセル領域５は、プリミティブセル領域２よりも縦横比が大きな領域である。このように、半導体チップ１Ｙがセンサーコア領域６などを備えている場合には、プリミティブセル領域５の縦横比が大きくなる場合がある。
【００４６】
図８は、プリミティブセル領域の縦横比が大きい場合のマーク配置処理を説明するための図である。図８の（ａ）および（ｂ）では、プリミティブセル領域５のうちの一部の領域を示している。ここでは、マーク１０の配置設定（パターンデータ作成）について説明する。図８に示すプリミティブセル２２は、プリミティブセルｒｏｗ２１の一部である。
【００４７】
図８の（ａ）は、プリミティブセル２２が配置された後で、かつマーク１０が配置される前の状態（マーク配置前状態２６Ａ）を示している。図８の（ｂ）は、プリミティブセル２２が配置された後にマーク１０が配置された後の状態（マーク配置後状態２６Ｂ）を示している。
【００４８】
プリミティブセル領域５にプリミティブセル２２が配置されると、図８の（ａ）に示すように、プリミティブセル２２間に多くの隙間が生じる。プリミティブセル領域５内にマーク１０を配置するのに十分な隙間が有る場合、図８の（ｂ）に示すように、プリミティブセル２２を移動することなく、マーク１０を配置することが可能となる。
【００４９】
つぎに、マーク１０の配置処理手順について説明する。図９は、マークの配置処理手順の第１例を説明するための図である。ここでは、ショット３０Ｃに９つの半導体チップ１Ｘを配置設定する場合の処理について説明する。
【００５０】
ショット３０Ｃのパターンデータが作成される際には、半導体チップ１Ｘのパターンデータが作成される。このとき、半導体チップ１Ｘには、マーク群１５Ｃが配置される。換言すると、半導体チップ１Ｘのパターンデータには、マーク群１５Ｃのパターンデータが含まれている。
【００５１】
マーク群１５Ｃは、マーク群１５Ａ，１５Ｂと同様のマーク群であり、１〜複数のマーク１０を有している。ここでのマーク群１５Ｃは、３つのマーク１０を有している。例えば、マーク群１５Ｃは、第１のレイヤで形成される第１のマーク１０（Ａ）と、第２のレイヤで形成される第２のマーク１０（Ｂ）と、第３のレイヤで形成される第３のマーク１０（Ｃ）とを含んでいる。
【００５２】
半導体チップ１Ｘに対して全てのパターン配置が完了した後、半導体チップ１Ｘ内の１つのチップ領域に半導体チップ１Ｘが配置される。チップ領域は、スクライブラインで囲まれた矩形領域である。ショット３０Ｃは、複数のスクライブラインで区切られており、区切られた領域の１つが１つのチップ領域である。チップ領域 に半導体チップ１Ｘが配置された後、半導体チップ１Ｘのパターンデータがコピーされる。そして、コピーされた半導体チップ１Ｘのパターンデータが、残りの８か所のチップ領域に貼り付けられる。
【００５３】
これにより、マーク群１５Ｃを有した半導体チップ１Ｘがショット３０Ｃ内に配置される。なお、ショット３０Ｃ内において、半導体チップ１Ｘの配置されていない領域には、スクライブラインが配置されている。
【００５４】
半導体チップ１Ｘのパターンデータをコピーして貼り付ける場合、ショット３０Ｃの全ての半導体チップ１Ｘにおいて、マーク群１５Ｃが同じとなる。具体的には、９つの全ての半導体チップ１Ｘにおいて、半導体チップ１Ｘ内に第１のマーク１０（Ａ）と、第２のマーク１０（Ｂ）と、第３のマーク１０（Ｃ）とが配置されることとなる。このような配置方法により、半導体チップ１Ｘ内へのマーク１０の配置を容易に行うことが可能となる。
【００５５】
図１０は、マークの配置処理手順の第２例を説明するための図（１）である。図１１は、マークの配置処理手順の第２例を説明するための図（２）である。図１０に示すショット３０Ｄは、マーク１０を配置するための領域（マーク用領域１６）が確保された状態のショットである。
【００５６】
ショット３０Ｄのパターンデータが作成される際には、半導体チップ１Ｃのパターンデータが作成される。このとき、半導体チップ１Ｃには、マーク用領域１６が配置される。換言すると、半導体チップ１Ｃのパターンデータには、マーク用領域１６のパターンデータが含まれている。
【００５７】
マーク用領域１６は、マーク１０が配置される領域であり、何れのレイヤのマーク１０が配置されてもよい。各マーク用領域１６には、プロパティの情報を含めておく。マーク用領域１６のプロパティは、マーク名、マーク１０の種別、レイヤに関する情報など、マーク１０を配置する際に用いられる情報である。また、マーク用領域１６のプロパティには、自動配置配線時の制約情報（配線禁止レイヤ、配線情報）などを付加しておいてもよい。
【００５８】
ショット３０Ｄのパターンデータが作成された後、ショット３０Ｄの各マーク用領域１６に種々のマーク１０が配置されたパターンデータが作成される。これにより、ショット３０Ｄに種々のマーク１０が配置されたパターンデータ（後述するショットデータ３３）が作成される。ショットデータ３３は、半導体装置の各レイヤのパターンデータを合成したものである。
【００５９】
図１１に示すように、ショットデータ３３が作成される際には、半導体チップ１Ｃのパターンデータであるチップデータ３１が作成される。さらに、ショット３０Ｄのフレームデータ３２が作成される。フレームデータ３２には、半導体チップ１Ｃを配置するための領域（チップ配置領域４０）と、スクライブラインとが含まれている。
【００６０】
フレームデータ３２を作成する際には、例えば、スクライブライン上にマーク群１５Ｃが配置されたフレームデータが作成される。このフレームデータ３２のうち、チップ配置領域４０には、マーク用領域１７が設けられている。
【００６１】
チップ配置領域４０と、半導体チップ１Ｃのチップデータ３１とは、同じ大きさで同じ形状である。また、半導体チップ１Ｃのマーク用領域１６と、チップ配置領域４０のマーク用領域１７とは、同じ大きさで同じ形状である。また、半導体チップ１Ｃ内におけるマーク用領域１６の位置と、チップ配置領域４０内におけるマーク用領域１７の位置とは、同じである。
【００６２】
フレームデータ３２に対し、スクライブライン上のマーク群１５Ｃが、チップ配置領域４０内に移動させられる。このとき、マーク群１５Ｃは、マーク用領域１７に移動させられる。
【００６３】
また、チップデータ３１をコピーして貼り付けることにより、図１０に示したようなショット３０Ｄのパターンデータが作成される。そして、ショット３０Ｄのパターンデータ（チップデータ３１）とフレームデータ３２と、が合成されることによって、ショットデータ３３が作成される。これにより、フレームデータ３２のスクライブライン上に配置されるマーク群１５Ｃが、スクライブライン以外の領域に配置されることとなる。
【００６４】
マーク用領域１６，１７へは、何れのレイヤのマーク１０が配置されてもよい。したがって、各半導体チップ１Ｃが有するマーク用領域１６へは異なるマーク群１５Ｃ（異なるマーク１０）が配置されてもよい。例えば、第１の半導体チップ１Ｃが有する第１のマーク用領域１６へは第１のマーク群１５Ｃ（Ａ，Ｂ，Ｃ）が配置され、第２の半導体チップ１Ｃが有する第２のマーク用領域１６へは第２のマーク群１５Ｃ（Ｄ，Ｅ，Ｆ）が配置されてもよい。
【００６５】
マーク１０の配置は、例えばウエハプロセスの各レイヤに対して行われる。例えば、第１層目に対して第２層目を位置合わせし、第２層目に対して第３層目を位置合わせする場合、ショットデータ３３には、第１層目〜第３層目のマーク１０が配置される。
【００６６】
第１層目のマーク１０は、第２層目が位置合わせをするためのマーク（第１のマーク）である。また、第２層目のマーク１０は、第１層目に位置合わせするためのマーク（第２のマーク）と、第３層目が位置合わせをするためのマーク（第３のマーク）である。また、第３層目のマーク１０は、第２層目に位置合わせするためのマーク（第４のマーク）である。そして、半導体チップ１Ｘが作製される際には、第１のマークに対して第２のマークが位置合わせされ、第３のマークに対して第４のマークが位置合わせされる。
【００６７】
ショットデータ３３が作成された後、ショットデータ３３のパターンデータがレイヤ毎に分割されて各レイヤのパターンデータが作成される。各レイヤのパターンデータが作成された後、レイヤ毎にマスクが作製される。このマスクは、フォトマスクであってもよいし、フォトマスク以外のマスク（例えば、インプリント用のテンプレート）であってもよい。例えば、フォトマスクが作製された後、ウエハなどの基板上に半導体チップ１Ｘ（半導体集積回路）が製造される。
【００６８】
具体的には、ウエハ上に被加工膜が形成される。そして、被加工膜上にレジストが塗布される。この後、レジストの塗布されたウエハにフォトマスクを用いて露光が行なわれる。このとき、本実施形態で説明したマーク１０を用いて下層側パターンと上層側パターンとの位置合わせが行われる。この状態でレジストが露光され、その後、ウエハが現像されてウエハ上にレジストパターンが形成される。そして、レジストパターンをマスクとして被加工膜がエッチングされる。これにより、レジストパターンに対応する実パターンがウエハ上に形成される。半導体チップ１Ｘを製造する際には、上述した被加工膜の形成処理、露光処理、現像処理、エッチング処理などがレイヤ毎に繰り返される。
【００６９】
半導体チップ１Ｘが形成されたウエハは、スクライブラインに沿ってダイシングされる。本実施形態では、マーク１０が半導体チップ１Ｘ内に配置され、マーク１０上に配線パターンなどの上層側パターンが配置されているので、ショットサイズの増大を抑制することができる。また、半導体チップ１Ｘのチップサイズの増大を抑制することができる。また、スクライブラインに配置されるマーク１０を減少させることができるので、ダイシング時におけるダストやチッピングを減少させることが可能となる。
【００７０】
また、半導体チップ１Ｙがイメージセンサチップの場合、プリミティブセル領域５のセル密度が低くなる場合があるが、セルスペースにマーク１０を配置することができるので、チップサイズの増大を抑制することができる。
【００７１】
このように実施形態によれば、半導体チップ１Ｘのチップ領域に検査パターンであるマーク１０が配置されている。さらに、上層側パターンである配線４１Ａ，４２Ａ，４２Ｂが、マーク１０よりも上層側でマーク１０に重なるよう配置されている。したがって、チップ面積の増大を抑制することが可能となる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１Ａ〜１Ｃ，１Ｘ，１Ｙ…半導体チップ、２，２Ａ，２Ｂ，５…プリミティブセル領域、１０，１１Ａ〜１１Ｄ，１２Ａ〜１２Ｄ…マーク、１５Ａ〜１５Ｃ…マーク群、１６，１７…マーク用領域、２１…プリミティブセルｒｏｗ、２２…プリミティブセル、３０Ａ，３０Ｂ…ショット、３１…チップデータ、３２…フレームデータ、３３…ショットデータ、４０…チップ配置領域、４１Ａ，４２Ａ，４１Ｂ，４２Ｂ…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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