(57)【要約】【課題】信頼性を向上する。【解決手段】実施形態に係るレベルシフタは、第１信号ＳＥを反転し且つ遅延させた第２信号ＤＥｎを生成する第１回路と、第１信号ＳＥ及び第２信号ＤＥｎが入力されるＮＡＮＤ回路６５と、一端に第１電圧ＶＬＳが印加され、他端が電源端子Ｔｓｕｐに接続され、ゲートに第３信号ＳＥｎが入力される第１トランジスタ７０と、一端に第２電圧ＶＢＳＴが共通に印加され、他端が第１配線ＮＶＴＤに共通に接続され、ゲートが出力端子ＯＵＴに接続され、あるいはゲートに第１信号ＳＥが入力される第２及び第３トランジスタ６６及び６７と、一端が第１配線ＮＶＴＤに接続され、他端が出力端子ＯＵＴに接続され、ゲートに出力信号ＧＡＴＥＰが入力される第４トランジスタ６９と、を含む。【選択図】図５
2017212546.tif 000002
【特許請求の範囲】
【請求項１】
第１信号を反転し且つ第１期間だけ遅延させた第２信号を生成する第１回路と、
第１入力端子に前記第１信号が入力され、第２入力端子に前記第２信号が入力されるＮＡＮＤ回路と、
一端に第１電圧が印加され、他端が前記ＮＡＮＤ回路の電源端子に接続され、ゲートに前記第１信号を反転した第３信号が入力される第１トランジスタと、
一端に前記第１電圧よりも大きい第２電圧が印加され、他端が第１配線に接続され、ゲートが出力端子に接続された第２トランジスタと、
一端に前記第２電圧が印加され、他端が前記第１配線に接続され、ゲートに前記第１信号が入力される第３トランジスタと、
一端が前記第１配線に接続され、他端が抵抗素子を介して前記出力端子に接続され、ゲートに前記ＮＡＮＤ回路の出力信号が入力される第４トランジスタと
を備えることを特徴とするレベルシフタ。
【請求項２】
前記第１乃至第３トランジスタは、ｎチャネルディプレッション型ＭＯＳトランジスタであり、
前記第４トランジスタは、ｐチャネルエンハンスメント型ＭＯＳトランジスタである
ことを特徴とする請求項１記載のレベルシフタ。
【請求項３】
外部から入力された第４信号と、前記第４信号を反転させた第５信号とが入力され、前記第４及び第５信号に応じて、前記第１及び第３信号を出力する第２回路を更に備える
ことを特徴とする請求項１または２記載のレベルシフタ。
【請求項４】
第５乃至第７トランジスタを更に含み、
前記第５トランジスタの一端が前記出力端子に接続され、他端が前記第６トランジスタの一端に接続され、ゲートが接地され、
前記第６トランジスタの他端が前記第７トランジスタの一端に接続され、ゲートに前記第１電圧が印加され、
前記第７トランジスタの他端が接地され、ゲートに前記第３信号が入力される
ことを特徴とする請求項１乃至３のいずれか一項記載のレベルシフタ。
【請求項５】
前記第５トランジスタは、ｎチャネルディプレッション型ＭＯＳトランジスタであり、前記第６及び第７トランジスタは、ｎチャネルエンハンスメント型ＭＯＳトランジスタである
ことを特徴とする請求項４記載のレベルシフタ。
【請求項６】
一端が前記第６トランジスタの前記他端及び前記第７トランジスタの前記一端に接続され、他端に第３電圧が印加され、ゲートに前記第１電圧が印加される第８トランジスタを更に備える
ことを特徴とする請求項４記載のレベルシフタ。
【請求項７】
前記ＮＡＮＤ回路は、前記第１信号がＬｏｗレベルの間、前記第１電圧を出力し、
前記第１信号がＬｏｗレベルからＨｉｇｈレベルに切り替わる際、前記第１期間、Ｌｏｗレベルに対応する第４電圧を出力した後、前記第１信号が前記Ｈｉｇｈレベルから前記Ｌｏｗレベルに切り替わるまでの間は、前記第１電圧よりも低く前記第４電圧よりも高い第５電圧を出力する
ことを特徴とする請求項１乃至６のいずれか一項記載のレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、レベルシフタに関する。
【背景技術】
【０００２】
半導体装置では、入力信号に応じて必要な電圧を出力するレベルシフタが使用される場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５０１６８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できるレベルシフタを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るレベルシフタは、第１信号を反転し且つ第１期間遅延させた第２信号を生成する第１回路と、第１入力端子に第１信号が入力され、第２入力端子に第２信号が入力されるＮＡＮＤ回路と、一端に第１電圧が印加され、他端がＮＡＮＤ回路の電源端子に接続され、ゲートに第１信号を反転した第３信号が入力される第１トランジスタと、一端に第１電圧よりも大きい第２電圧が印加され、他端が第１配線に接続され、ゲートが出力端子に接続された第２トランジスタと、一端に第２電圧が印加され、他端が第１配線に接続され、ゲートに第１信号が入力される第３トランジスタと、一端が第１配線に接続され、他端が抵抗素子を介して出力端子に接続され、ゲートにＮＡＮＤ回路の出力信号が入力される第４トランジスタとを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係るレベルシフタを備える半導体装置のブロック図である。
【図２】図２は、一実施形態に係るレベルシフタを備える半導体装置が備えるメモリセルアレイの回路図である。
【図３】図３は、一実施形態に係るレベルシフタを備える半導体装置が備えるロウデコーダ及びドライバ回路のブロック図である。
【図４】図４は、一実施形態に係るレベルシフタを備える半導体装置が備えるドライバ回路のブロック図である。
【図５】図５は、一実施形態に係るレベルシフタの回路図である。
【図６】図６は、一実施形態に係るレベルシフタにおける各信号及び各配線の電圧を示すタイミングチャートである。
【図７】図７は、一実施形態の変形例に係るレベルシフタの回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
以下の実施形態では、本実施形態に係るレベルシフタを備える半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１  構成について
１．１  半導体装置の全体構成について
まず、半導体装置の全体構成について、図１を用いて説明する。
【００１０】
図１は、半導体装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、データラッチ１４、電圧発生回路１５、及び制御回路１６を備える。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルトランジスタの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１７の集合である複数（本例では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。もちろん、メモリセルアレイ１０内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
【００１２】
ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。ロウデコーダ１１−０〜１１−３は、ロウアドレスをデコードし、そのデコード結果に基づき、対応するブロックＢＬＫのロウ方向を選択する。そして、ロウデコーダ１１−０〜１１−３は、必要な電圧をブロックＢＬＫに出力する。
【００１３】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、例えばロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１を介して、対応するメモリセルトランジスタに印加される。
【００１４】
センスアンプ１３は、データの読み出し時には、メモリセルトランジスタから読み出したデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００１５】
データラッチ１４は、データの読み出し時には、センスアンプ１３でセンスされたデータを一時的に保持し、これを図示せぬ入出力回路を介して外部のコントローラまたはホスト機器に転送する。またデータの書き込み時には、入出力回路を介してコントローラまたはホスト機器から入力された書き込みデータを一時的に保持し、これをセンスアンプ１３に転送する。
【００１６】
電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これを例えばドライバ回路１２に供給する。
【００１７】
制御回路１６は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
【００１８】
１．２  ブロックＢＬＫの構成について  
次に、上記ブロックＢＬＫの構成について、図２を用いて説明する。
【００１９】
図２は、ブロックＢＬＫ０の回路図である。なお、ブロックＢＬＫ１〜ＢＬＫ３の回路構成は、ブロックＢＬＫ０と同様である。
【００２０】
図示するように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵを含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１７を含む。ＮＡＮＤストリング１７の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして、８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００２１】
ストリングユニットＳＵ０〜ＳＵ３内にある選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。より具体的には、例えば、ストリングユニットＳＵ０内にある複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。
【００２２】
ストリングユニットＳＵ０〜ＳＵ３内にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。すなわち、同一ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、ストリングユニットＳＵ０〜ＳＵ３にある選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。
【００２３】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれがワード線ＷＬ０〜ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫ０内にある複数のメモリセルトランジスタＭＴ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
【００２４】
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但しＬは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリング１７は、それぞれが異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリング１７を共通に接続する。
【００２５】
複数のブロックＢＬＫにある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
【００２６】
つまりストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１７の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２７】
なお、データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２８】
更に、メモリセルアレイ１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１０の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２９】
１．３  ロウデコーダの構成について
次に、ロウデコーダ１１の構成について、図３を用いて説明する。図３は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。また、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と呼ぶ。
【００３０】
図示するようにロウデコーダ１１は、ブロックデコーダ２０及び高耐圧ｎチャネルエンハンスメント型（Ｅ型：閾値が正）ＭＯＳトランジスタ２１（２１−０〜２１−７）、２２（２２−０〜２２−３）、２３（２３−０〜２３−３）、２４、及び２５を含む。トランジスタ２１〜２５はいずれも高耐圧型であり、例えばチャネル領域の不純物濃度は等しく、またその閾値電圧も等しい。
【００３１】
ブロックデコーダ２０は、ブロックアドレスＢＡをデコードする。そして、その結果に応じて信号線ＴＧおよび信号線ＲＤＥＣＡＤｎの論理レベルを決定し、トランジスタ２１〜２５のオン／オフ状態を制御する。
【００３２】
例えば、データの書き込み、読み出し、あるいは消去時において、ブロックアドレスＢＡが対応するブロックＢＬＫ０と一致している場合、ブロックデコーダ２０は、信号線ＴＧに“Ｈ”レベル（電圧ＶＲＤＥＣ）を印加し、信号線ＲＤＥＣＡＤｎに“Ｌ”レベル（例えばＶＳＳ）を印加する。他方で、ブロックアドレスＢＡが対応するブロックＢＬＫ０に一致しなかった場合、ブロックデコーダ２０は、信号線ＴＧに“Ｌ”レベル（例えばＶＳＳ）を印加し、信号線ＲＤＥＣＡＤｎに“Ｈ”レベル（トランジスタ２３及び２５がオン状態となる電圧）を印加する。電圧ＶＲＤＥＣは、トランジスタ２１、２２、及び２４をオン状態にするための電圧である。よって、電圧ＶＲＤＥＣは、ドライバ回路１２からトランジスタ２１、２２、及び２４に印加される電圧よりも少なくともトランジスタ２１、２２、及び２４の閾値電圧分だけ高い電圧である。例えば、電圧ＶＲＤＥＣは、ドライバ回路１２内にある電圧ドライバ３０から、ブロックデコーダ２０に与えられる。
【００３３】
トランジスタ２１（２１−０〜２１−７）は、配線ＣＧ（ＣＧ０〜ＣＧ７）と、対応するブロックＢＬＫのワード線ＷＬとを接続するスイッチング素子として機能する。トランジスタ２１−０〜２１−７の一端は、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、トランジスタ２１−０〜２１−７の他端は、配線ＣＧ０〜ＣＧ７にそれぞれ接続される。また、トランジスタ２１−０〜２１−７のゲートは、信号線ＴＧに共通に接続される。
【００３４】
トランジスタ２２（２２−０〜２２−３）は、配線ＳＧＤＤ（ＳＧＤＤ０〜ＳＧＤＤ３）と、対応するブロックＢＬＫの選択ゲート線ＳＧＤとを接続するスイッチング素子として機能する。トランジスタ２２−０〜２２−３の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、トランジスタ２２−０〜２２−３の他端は、配線ＳＧＤＤ０〜ＳＧＤＤ３にそれぞれ接続される。また、トランジスタ２２−０〜２２−３のゲートは、信号線ＴＧに共通に接続される。
【００３５】
トランジスタ２３（２３−０〜２３−３）は、例えば接地電圧（ＶＳＳ）配線と、対応するブロックＢＬＫの選択ゲート線ＳＧＤとを接続するスイッチング素子として機能する。トランジスタ２３−０〜２３−３の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、トランジスタ２３−０〜２３−３の他端は、接地電圧配線にそれぞれ接続される（接地される）。また、トランジスタ２３−０〜２３−３のゲートは、信号線ＲＤＥＣＡＤｎに共通に接続される。
【００３６】
トランジスタ２４は、配線ＳＧＳＤと、対応するブロックＢＬＫの選択ゲート線ＳＧＳとを接続するスイッチング素子として機能する。トランジスタ２４の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳに接続され、トランジスタ２４の他端は、配線ＳＧＳＤに接続される。また、トランジスタ２４のゲートは、信号線ＴＧに接続される。
【００３７】
トランジスタ２５は、例えば接地電圧配線と、対応するブロックＢＬＫの選択ゲート線ＳＧＳとを接続するスイッチング素子として機能する。トランジスタ２５の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳに接続され、トランジスタ２５の他端は、接地電圧配線に接続される（接地される）。また、トランジスタ２５のゲートは、信号線ＲＤＥＣＡＤｎに共通に接続される。
【００３８】
よって、信号線ＴＧが“Ｈ”レベル且つ信号線ＲＤＥＣＡＤｎが“Ｌ”レベルの場合、トランジスタ２１、２２、及び２４はオン状態となり、トランジスタ２３及び２５はオフ状態となる。この場合、ワード線ＷＬ０〜ＷＬ７は、配線ＣＧ０〜ＣＧ７にそれぞれ電気的に接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３は、配線ＳＧＤＤ０〜ＳＧＤＤ３にそれぞれ電気的に接続され、選択ゲート線ＳＧＳは、配線ＳＧＳＤに電気的に接続される。他方で、信号線ＴＧが“Ｌ”レベル且つ信号線ＲＤＥＣＡＤｎが“Ｈ”レベルの場合、トランジスタ２１、２２、及び２４はオフ状態となり、トランジスタ２３及び２５はオン状態となる。この場合、ワード線ＷＬ０〜ＷＬ７と、配線ＣＧ０〜ＣＧ７とは電気的に遮断され、選択ゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳは、接地される。
【００３９】
１．４  ドライバ回路の構成について
次に、ドライバ回路１２の構成について、引き続き図３を用いて説明する。ドライバ回路１２は、例えば配線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、及びＳＧＳＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００４０】
図３に示すように、ドライバ回路１２は、電圧ドライバ３０、ＣＧドライバ３１（３１−０〜３１−７）、ＳＧＤドライバ３２（３２−０〜３２−３）、及びＳＧＳドライバ３３を含む。
【００４１】
電圧ドライバ３０は、例えばブロックデコーダ２０及びＣＧドライバ３１で使用する電圧を転送する。
【００４２】
ＣＧドライバ３１（３１−０〜３１−７）はそれぞれ、配線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。例えば、データの書き込み時には、選択ワード線ＷＬに対応するＣＧドライバ３１は、対応する配線ＣＧに電圧ＶＰＧＭを転送する。電圧ＶＰＧＭは、書き込み時に選択ワード線ＷＬに印加される高電圧である。そして、非選択ワード線ＷＬに対応するＣＧドライバ３１は、対応するＣＧ線に電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳは、書き込み時に非選択ワード線ＷＬに印加される電圧であり、メモリセルトランジスタＭＴの閾値電圧に関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。電圧ＶＰＧＭと電圧ＶＰＡＳＳとは、ＶＰＧＭ＞ＶＰＡＳＳの関係にある。また、例えば、データの読み出し時には、選択ワード線ＷＬに対応するＣＧドライバ３１は、対応する配線ＣＧに電圧ＶＣＧＲＶを転送する。電圧ＶＣＧＲＶは、読み出し時に、読み出しデータに応じて選択ワード線ＷＬに印加される電圧である。そして、非選択ワード線ＷＬに対応するＣＧドライバ３１は、対応する配線ＣＧ線に電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、読み出し時に、非選択ワード線ＷＬに印加される電圧であり、メモリセルトランジスタＭＴの閾値電圧に関わらず、メモリセルトランジスタＭＴをオン状態にする電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤとは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。
【００４３】
ＳＧＤドライバ３２（３２−０〜３２−３）はそれぞれ、配線ＳＧＤＤ０〜ＳＧＤＤ３（選択ゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。例えば、書き込み及び読み出し時には、対象となる選択ゲート線ＳＧＤに対応するＳＧＤドライバ３２は、対応する配線ＳＧＤＤに電圧ＶＳＧＤを転送する。電圧ＶＳＧＤは、選択トランジスタＳＴ１をオンさせる電圧である。
【００４４】
ＳＧＳドライバ３３は、配線ＳＧＳＤ（選択ゲート線ＳＧＳ）に、必要な電圧を転送する。例えば、読み出し時において、選択ブロックＢＬＫのＳＧＳドライバ３３は、対応する配線ＳＧＳＤに電圧ＶＳＧＳを転送する。電圧ＶＳＧＳは、選択トランジスタＳＴ２をオンさせる電圧である。また、例えば、書き込み時には、ＳＧＳドライバ３３は、配線ＳＧＳＤに例えば接地電圧ＶＳＳを転送する。
【００４５】
１．５  電圧ドライバの構成について  
次に、電圧ドライバ３０の構成について説明する。
【００４６】
図４は電圧ドライバ３０の回路図である。図示するように電圧ドライバ３０は、第１〜第３ドライバ４０〜４２を含む。
【００４７】
第１ドライバ４０は、高耐圧ｎチャネルＭＯＳトランジスタ４３、４４、第１ローカルポンプ回路Ｌ／Ｐ１、及び第２ローカルポンプ回路Ｌ／Ｐ２を含む。
【００４８】
トランジスタ４３のドレインは、書き込み時に電圧ＶＰＧＭＨが印加され、且つ第１ローカルポンプ回路Ｌ／Ｐ１の入力端子に接続される。電圧ＶＰＧＭＨは、電圧ＶＰＧＭよりも大きい電圧であり、電圧発生回路１５から供給される。トランジスタ４３のゲートは、第１ローカルポンプ回路Ｌ／Ｐ１の出力端子に接続される。第１ローカルポンプ回路Ｌ／Ｐ１は、トランジスタ４３のドレインに印加される電圧を昇圧して、トランジスタ４３のゲートに印加する。より具体的には、トランジスタ４３の閾値電圧をＶｔｈ４３とした場合、例えば書き込み時にトランジスタ４３のドレインに電圧ＶＰＧＭＨが印加されると、第１ローカルポンプ回路Ｌ／Ｐ１は、トランジスタ４３のゲートに、“ＶＰＧＭＨ＋Ｖｔｈ４３”以上の電圧を印加する。
【００４９】
トランジスタ４４のドレインは、読み出し時に電圧ＶＲＥＡＤＨが印加され、且つ第２ローカルポンプ回路Ｌ／Ｐ２の入力端子に接続される。電圧ＶＲＥＡＤＨは、電圧ＶＲＥＡＤよりも大きい電圧であり、電圧発生回路１５から供給される。トランジスタ４４のゲートは、第２ローカルポンプ回路Ｌ／Ｐ２の出力端子に接続される。トランジスタ４４の閾値電圧をＶｔｈ４４とすると、例えば読み出し時において、第２ローカルポンプ回路Ｌ／Ｐ２は、トランジスタ４４のゲートに、“ＶＲＥＡＤＨ＋Ｖｔｈ４４”以上の電圧を印加する。そして、トランジスタ４３のソースと、トランジスタ４４のソースとが共通に接続された共通接続ノードＮＢＳＴにおける電圧が、電圧ＶＢＳＴとして出力される。
【００５０】
上記構成において、第１ドライバ４０は、書き込み時にはトランジスタ４３がオン状態とされて、電圧ＶＢＳＴ＝ＶＰＧＭＨを出力する。また、第１ドライバ４０は、読み出し時にはトランジスタ４４がオン状態とされて、電圧ＶＢＳＴ＝ＶＲＥＡＤＨを出力する。
【００５１】
次に、第２ドライバ４１について説明する。第２ドライバ４１は、高耐圧ｎチャネルＭＯＳトランジスタ４５、４６、第３ローカルポンプ回路Ｌ／Ｐ３、及び第４ローカルポンプ回路Ｌ／Ｐ４を備えている。
【００５２】
トランジスタ４５のドレインは、書き込み時に電圧ＶＰＧＭＨが印加され、且つ第３ローカルポンプ回路Ｌ／Ｐ３の入力端子に接続される。トランジスタ４５のゲートは、第３ローカルポンプ回路Ｌ／Ｐ３の出力端子に接続される。トランジスタ４５の閾値電圧をＶｔｈ４５とすると、例えば書き込み時において、第３ローカルポンプ回路Ｌ／Ｐ３は、トランジスタ４５のゲートに“ＶＰＧＭＨ＋Ｖｔｈ４５”以上の電圧を印加する。
【００５３】
トランジスタ４６のドレインは、読み出し時に電圧ＲＥＡＤＨが印加され、且つ第４ローカルポンプ回路Ｌ／Ｐ４の入力端子に接続される。トランジスタ４６のゲートは、第４ローカルポンプ回路Ｌ／Ｐ４の出力端子に接続される。トランジスタ４６の閾値電圧をＶｔｈ４６とすると、例えば読み出し時において、第４ローカルポンプ回路Ｌ／Ｐ４は、トランジスタ４６のゲートに“ＶＲＥＡＤＨ＋Ｖｔｈ４６”以上の電圧を印加する。そして、トランジスタ４５のソースと、トランジスタ４６のソースとが共通に接続された共通接続ノードにおける電圧が、電圧ＶＲＤＥＣとして出力される。
【００５４】
上記構成において第２ドライバ４１は、書き込み時にはトランジスタ４５がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＰＧＭＨを出力する。また、第２ドライバ４１は、読み出し時にはトランジスタ４６がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＲＥＡＤＨを出力する。
【００５５】
次に、第３ドライバ４２について説明する。第３ドライバ４２は、高耐圧ｎチャネルエンハンスメント型ＭＯＳトランジスタ４７〜５０、高耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ５１、抵抗素子５２、第５ローカルポンプ回路Ｌ／Ｐ５、第６ローカルポンプ回路Ｌ／Ｐ６、第１レベルシフタＬ／Ｓ１、及び第２レベルシフタＬ／Ｓ２を備えている。
【００５６】
トランジスタ４７のドレインは、書き込み時に電圧ＶＰＧＭが印加され、且つ第５ローカルポンプ回路Ｌ／Ｐ５の入力端子に接続される。トランジスタ４７のゲートは、第５ローカルポンプ回路Ｌ／Ｐ５の出力端子に接続される。トランジスタ４７の閾値電圧をＶｔｈ４７とすると、例えば書き込み時において、第５ローカルポンプ回路Ｌ／Ｐ５は、トランジスタ４７のゲートに“ＶＰＧＭ＋Ｖｔｈ４７”以上の電圧を印加する。
【００５７】
トランジスタ５１のドレインは、トランジスタ４７のソースに接続され、トランジスタ５１のソースは、トランジスタ４８のドレインに接続される。そしてトランジスタ５１及び４８のゲートは第１レベルシフタＬ／Ｓ１の出力端子に接続される。第１レベルシフタＬ／Ｓ１は、例えば書き込み時において、制御回路１６から受信した信号に応じて、電圧ＶＢＳＴを出力する。
【００５８】
トランジスタ４９のドレインは、書き込み時に電圧ＶＰＡＳＳが印加され、且つ第６ローカルポンプ回路Ｌ／Ｐ６の入力端子に接続される。トランジスタ４９のゲートは、第６ローカルポンプ回路Ｌ／Ｐ６の出力端子に接続される。トランジスタ４９の閾値電圧をＶｔｈ４９とすると、例えば書き込み時において、第６ローカルポンプ回路Ｌ／Ｐ６は、トランジスタ４９のゲートに“ＶＰＡＳＳ＋Ｖｔｈ４９”以上の電圧を印加する。
【００５９】
トランジスタ５０のドレインには、読み出し時に電圧ＶＣＧＲＶが印加され、且つ第２レベルシフタＬ／Ｓ２の入力端子に接続される。トランジスタ５０のゲートは、第２レベルシフタＬ／Ｓ２の出力端子に接続される。第２レベルシフタＬ／Ｓ２は、読み出し時において電圧発生回路１５から電圧ＶＲＥＡＤＨを与えられ、この電圧ＶＲＥＡＤＨをレベルシフトしてトランジスタ５０のゲートに印加する。
【００６０】
抵抗素子５２の一端はトランジスタ４７のドレインに接続され、他端はトランジスタ４７のソースに接続される。
【００６１】
そして、トランジスタ４８〜５０のソースは共通に接続される。この共通接続ノードが第３ドライバ４２の出力ノードとなり、電圧ＶＣＧＳＥＬを出力する。電圧ＶＣＧＳＥＬは、書き込みあるいは読み出し時に、ＣＧドライバ３１を介して選択ワード線ＷＬに印加される電圧である。
【００６２】
上記構成において第３ドライバ４２は、書き込み時には、電圧ＶＰＧＭあるいは電圧ＶＰＡＳＳを出力し、読み出し時には、電圧ＶＣＧＲＶを出力する。
【００６３】
１．６  第１レベルシフタの構成について  
次に、第１レベルシフタＬ／Ｓ１の構成について説明する。以下、第１レベルシフタＬ／Ｓ１に本実施形態を適用した場合について、説明する。
【００６４】
図５は、第１レベルシフタＬ／Ｓ１の回路図である。図示するように、第１レベルシフタＬ／Ｓ１は、レベルシフタ６０、インバータ６１〜６４、ＮＡＮＤ回路６５、高耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ６６〜６８、高耐圧ｐチャネルディプレッション型ＭＯＳトランジスタ６９、低耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ７０、及び低耐圧ｎチャネルエンハンスメント型ＭＯＳトランジスタ７１、７２を含む。
【００６５】
レベルシフタ６０の入力端子Ｔ１には、信号ＥＮＢが入力され、入力端子Ｔ２には、インバータ６１を介して信号ＥＮＢの反転信号（以下、「信号ＥＮＢｎ」と呼ぶ）が入力される。信号ＥＮＢは、制御回路１６から送信される第１レベルシフタＬ／Ｓ１の制御信号である。例えば、書き込み時において選択ワード線ＷＬに電圧ＶＰＧＭを印加する際に、信号ＥＮＢは“Ｈ”レベルとされる。レベルシフタ６０は、出力端子Ｔ３に信号ＥＮＢをレベルシフトした信号ＳＥを出力し、出力端子Ｔ４に信号ＥＮＢｎをレベルシフトした信号ＳＥｎを出力する。
【００６６】
例えば、信号ＥＮＢが“Ｌ”レベル且つ信号ＥＮＢｎが“Ｈ”レベルの場合、レベルシフタ６０は、信号ＳＥの電圧を電圧ＶＳＳ（“Ｌ”レベル）にし、信号ＳＥｎの電圧を電圧ＶＥＢ（“Ｈ”レベル）にする。電圧ＶＥＢは、信号ＥＮＢ（あるいは信号ＥＮＢｎ）の“Ｈ”レベルの電圧をレベルシフトさせた電圧であり、電圧ＶＳＳよりも高い電圧である。また、信号ＥＮＢが“Ｈ”レベル且つ信号ＥＮＢｎが“Ｌ”レベルの場合、レベルシフタ６０は、信号ＳＥの電圧を電圧ＶＥＢ（“Ｈ”レベル）にし、信号ＳＥｎの電圧を電圧ＶＳＳ（“Ｌ”レベル）にする。
【００６７】
トランジスタ７０のドレインには、電圧ＶＬＳが印加される。トランジスタ７０のソースは、ＮＡＮＤ回路６５の電源端子Ｔｓｕｐに接続される。トランジスタ７０の閾値電圧を“−Ｖｔｈ７０”（＜ＶＳＳ）とすると、電圧ＶＬＳは、電圧Ｖｔｈ７０よりも高い電圧であり、電圧発生回路１５から供給される。また、トランジスタ７０のゲートには信号ＳＥｎが入力される。トランジスタ７０は、信号ＳＥｎに応じて、ＮＡＮＤ回路６５に転送する電圧Ｖｓｕｐを制御する。
【００６８】
例えば、信号ＳＥｎが“Ｌ”レベルの場合、トランジスタ７０のゲートには電圧ＶＳＳが印加される。但し、トランジスタ７０は、ディプレッション型なのでオン状態となり、電圧ＶＳＳでクランプされた電圧ＶＲＸ（＝ＶＳＳ＋Ｖｔｈ７０）を電圧Ｖｓｕｐとして転送する。電圧ＶＲＸと電圧ＶＬＳとは、ＶＲＸ＜ＶＬＳの関係にある。また、例えば、信号ＳＥｎが“Ｈ”レベルの場合、トランジスタ７０のゲートには電圧ＶＥＢが印加される。この場合、トランジスタ７０は、電圧ＶＬＳを電圧Ｖｓｕｐとして転送する。よって、電圧ＶＥＢと電圧ＶＬＳとは、ＶＥＢ＞（ＶＬＳ−Ｖｔｈ７０）の関係にある。
【００６９】
ＮＡＮＤ回路６５の第１入力端子Ｔａには、信号ＳＥが入力される。ＮＡＮＤ回路６５の第２入力端子Ｔｂには、直列に接続された３つのインバータ６２〜６４を介して、信号ＳＥを反転した信号が遅延して入力される（以下、「信号ＤＥｎ」と呼ぶ）。ＮＡＮＤ回路６５は、出力端子Ｔｏｕｔから、演算結果として信号ＧＡＴＥＰを出力する。インバータ６２〜６４は、信号ＳＥを反転させる機能と、信号を遅延させてＮＡＮＤ回路６５に転送する機能とを有している。すなわち、インバータ６２〜６４は、入力信号の反転信号を遅延して出力する遅延回路として機能する。
【００７０】
例えば、信号ＳＥが“Ｌ”レベルの場合、ＮＡＮＤ回路６５の第１入力端子Ｔａには、“Ｌ”レベルの信号ＳＥが入力され、第２入力端子Ｔｂには、“Ｈ”レベルの信号ＤＥｎが入力されている。この結果、ＮＡＮＤ回路６５は、信号ＧＡＴＥＰを“Ｈ”レベルにする。そして、信号ＳＥが“Ｌ”レベルから“Ｈ”レベルに遷移した場合、インバータ６２〜６４による遅延期間Ｄ１の間、信号ＤＥｎは“Ｈ”レベルに維持されている。この結果、第１入力端子Ｔａ及び第２入力端子Ｔｂともに“Ｈ”レベルが入力される。よって、ＮＡＮＤ回路６５は、信号ＧＡＴＥＰを“Ｌ”レベルにする。そして、遅延期間Ｄ１の後、信号ＤＥｎが“Ｈ”レベルから“Ｌ”レベルに反転すると、ＮＡＮＤ回路６５は、信号ＧＡＴＥＰを“Ｈ”レベルにする。なお、第２入力端子に接続されるインバータの個数は、信号ＳＥを反転させるために、奇数であれば良く、３個に限定されない。また、インバータの個数は、遅延期間Ｄ１に応じて、任意に設定できる。また、インバータ以外の遅延回路を組み合わせても良い。
【００７１】
トランジスタ６６のドレインは、ノードＮＢＳＴに接続され、電圧ＶＢＳＴが印加される。トランジスタ６６のソースは、ノードＮＶＴＤに接続され、ゲートは、ノードＬＳＧに接続される。ノードＬＳＧは、トランジスタ６６のゲートと第１レベルシフタＬ／Ｓ１の出力端子ＯＵＴとを接続する。トランジスタ６６は、ノードＬＳＧ、すなわち出力端子ＯＵＴの電圧Ｖｏｕｔに応じて、電圧ＶＢＳＴをクランプする。
【００７２】
トランジスタ６７のドレインは、ノードＮＢＳＴに接続され、電圧ＶＢＳＴが印加される。トランジスタ６７のソースは、ノードＮＶＴＤに接続され、ゲートには、信号ＳＥが入力される。トランジスタ６６及び６７の閾値電圧を“−Ｖｔｈｄ”（＜ＶＳＳ）とすると、トランジスタ６７は、信号ＳＥが“Ｈ”レベル（電圧ＶＥＢ）であり、且つノードＮＶＴＤの電圧が“ＶＥＢ＋Ｖｔｈｄ”よりも低い場合にオン状態となり、ノードＮＶＴＤの電圧を“ＶＥＢ＋Ｖｔｈｄ”まで昇圧させる。
【００７３】
トランジスタ６９のソース及びバックゲートは、ノードＮＶＴＤに接続される。トランジスタ６９のドレインは、抵抗素子７３の一端に接続される。トランジスタ６９のゲートには、信号ＧＡＴＥＰが入力される。トランジスタ６９は、信号ＧＡＴＥＰが“Ｌ”レベルの場合、オン状態となる。トランジスタ６９は、電圧ＶＢＳＴを出力端子ＯＵＴに転送するトランスファーゲートとして機能する。
【００７４】
抵抗素子７３の他端は、第１レベルシフタＬ／Ｓ１の出力端子ＯＵＴ及び、トランジスタ６８の一端に接続される。
【００７５】
トランジスタ６８の他端は、トランジスタ７１の一端に接続され、ゲートは接地されている（電圧ＶＳＳが印加されている）。トランジスタ６８は、ディプレッション型なので、ゲートに電圧ＶＳＳが印加されている状態でもオン状態となる。
【００７６】
トランジスタ７１の他端は、トランジスタ７２の一端に接続され、ゲートには電圧ＶＬＳが印加される。電圧ＶＬＳはトランジスタ７１の閾値電圧よりも高い電圧である。このため、トランジスタ７１は、オン状態となる。
【００７７】
トランジスタ７２の他端は接地され、ゲートには信号ＳＥｎが入力される。トランジスタ７２は、信号ＳＥｎが“Ｈ”レベルの場合にオン状態となる。
【００７８】
２  第１レベルシフタの動作について
次に、第１レベルシフタＬ／Ｓ１の動作について説明する。図６は、第１レベルシフタＬ／Ｓ１における各信号及び各配線の電圧を示すタイミングチャートである。
【００７９】
図示するように、まず時刻ｔ１において、電圧ドライバ３０の第１ドライバ４０は、ノードＮＢＳＴに電圧ＶＢＳＴを印加する。また制御回路１６は、信号ＥＮＢを“Ｌ”レベルにする。信号ＥＮＢに応じて信号ＳＥは“Ｌ”レベル（電圧ＶＳＳ）となり、信号ＳＥｎ及び信号ＤＥｎは“Ｈ”レベル（電圧ＶＥＢ）となる。
【００８０】
トランジスタ７０は、ゲートに電圧ＶＥＢ（信号ＳＥｎ）が印加されているため、ＮＡＮＤ回路６５の電源端子Ｔｓｕｐに電圧ＶＬＳを転送する。
【００８１】
ＮＡＮＤ回路６５は、信号ＳＥが“Ｌ”レベルであり、信号ＤＥｎが“Ｈ”レベルであるため、信号ＧＡＴＥＰを“Ｈ”レベルとする。このとき、ＮＡＮＤ回路６５は、電源電圧として電圧ＶＬＳが供給されているため、信号ＧＡＴＥＰの電圧を電圧ＶＬＳとする。トランジスタ６９は、ゲートに電圧ＶＬＳが印加されるため、オフ状態を維持する。
【００８２】
トランジスタ７２は、ゲートに電圧ＶＥＢ（信号ＳＥｎ）が印加されているため、オン状態となる。トランジスタ６８及び７１もオン状態のため、出力端子ＯＵＴは、トランジスタ６８、７１、及び７２を介して接地され、出力電圧Ｖｏｕｔ＝ＶＳＳとなる。
【００８３】
トランジスタ６６及び６７は、ディプレッション型なので、ゲートに電圧ＶＳＳ（出力端子ＯＵＴ及び信号ＳＥの電圧）を印加されてもオン状態となり、ノードＮＶＴＤには、電圧Ｖｔｈｄが印加される。なお、電圧Ｖｔｈｄと電圧ＶＢＳＴとは、Ｖｔｈｄ＜ＶＢＳＴの関係にある。
【００８４】
次に時刻ｔ２において、制御回路１６は、信号ＥＮＢを“Ｈ”レベルにする。レベルシフタ６０は、信号ＳＥを“Ｈ”レベル（電圧ＶＥＢ）とし、信号ＳＥｎを“Ｌ”レベル（電圧ＶＳＳ）にする。信号ＤＥｎは、インバータ６２〜６４による遅延により、“Ｈ”レベルを維持している。
【００８５】
トランジスタ７２は、ゲートに電圧ＶＳＳが印加されるため、オフ状態となる。
【００８６】
トランジスタ７０は、ゲートに電圧ＶＳＳが印加されるため、電源端子Ｔｓｕｐに電圧ＶＲＸを転送する。
【００８７】
ＮＡＮＤ回路６５は、信号ＳＥ及び信号ＤＥｎがともに“Ｈ”レベルのため、信号ＧＡＴＥＰを“Ｌ”レベル（電圧ＶＳＳ）にする。よって、トランジスタ６９は、オン状態となる。
【００８８】
トランジスタ６９がオン状態になると、ノードＮＶＴＤの電圧が出力端子ＯＵＴに転送されるため、電圧Ｖｏｕｔが上昇する。これにともない、トランジスタ６６のゲート電圧も上昇し、トランジスタ６６からノードＮＶＴＤに転送される電圧も上昇していく。
【００８９】
トランジスタ６７は、ゲートに電圧ＶＥＢが印加されるため、ノードＮＶＴＤに電圧“ＶＥＢ＋Ｖｔｈｄ”を転送する。トランジスタ６７は、遅延期間Ｄ１の間に、ノードＮＶＴＤの電圧を“ＶＥＢ＋Ｖｔｈｄ”まで急速に上昇させるためのものである。
【００９０】
次に時刻ｔ３、すなわち時刻ｔ２から遅延期間Ｄ１経過後、信号ＤＥｎが“Ｌ”レベルに反転する。ＮＡＮＤ回路６５は、信号ＤＥｎが“Ｌ”レベルのため、信号ＧＡＴＥＰを“Ｈ”レベルにする。このとき、ＮＡＮＤ回路６５の電源端子Ｔｓｕｐには電圧ＶＲＸが印加されているため、ＮＡＮＤ回路６５は、信号ＧＡＴＥＰの電圧を電圧ＶＲＸとする。
【００９１】
これにより、トランジスタ６９のゲートには、電圧ＶＲＸが印加される。トランジスタ６９の閾値電圧をＶｔｈ６９とすると、ノードＮＶＴＤの電圧（＞ＶＥＢ＋Ｖｔｈｄ）が、“ＶＲＸ＋Ｖｔｈ６９”よりも上昇している場合、トランジスタ６９は、オン状態を維持する。従って、ノードＮＶＴＤ及び出力端子ＯＵＴの電圧は、電圧ＶＢＳＴまで上昇する。なお、電圧Ｖｏｕｔは、時刻ｔ３の時点で電圧ＶＢＳＴまで上昇しないようにする。より具体的には、時刻ｔ３における電圧Ｖｏｕｔは、“ＶＢＳＴ−ＶＲＸ”以下となるようにする。すなわち、トランジスタ６９のゲートとソースとの間の電位差が“ＶＢＳＴ−ＶＲＸ”以上にならないようにする。
【００９２】
次に時刻ｔ４において、第１ドライバ４０は電圧ＶＢＳＴの出力を停止し、制御回路１６は信号ＥＮＢを“Ｌ”レベルにする。レベルシフタ６０は、信号ＥＮＢに応じて、信号ＳＥを“Ｌ”レベルにし、信号ＳＥｎを“Ｈ”レベルにする。信号ＤＥｎは、遅延期間Ｄ１後、“Ｈ”レベルになる。
【００９３】
トランジスタ７０は、信号ＳＥｎが“Ｈ”レベル（電圧ＶＥＢ）のため、ＮＡＮＤ回路６５の電源端子Ｔｓｕｐに電圧ＶＬＳを転送する。
【００９４】
ＮＡＮＤ回路６５は、電源電圧が電圧ＶＬＳであり、且つ信号ＳＥが“Ｈ”レベルのため、信号ＧＡＴＥＰを“Ｈ”レベル（電圧ＶＬＳ）とする。すなわち、トランジスタ６９のゲートには電圧ＶＬＳが印加される。
【００９５】
トランジスタ７２は、信号ＳＥｎが“Ｈ”レベルのためオン状態となる。これにより出力端子ＯＵＴは接地される。
【００９６】
トランジスタ６９は、出力端子ＯＵＴ及びノードＮＶＴＤの電圧が、ＶＬＳ＋Ｖｔｈ６９より低くなるとオフ状態となる。
【００９７】
３  本実施形態に係る効果について
本実施形態に係るレベルシフタでは、信頼性を向上することができる。本効果につき、以下、具体的に説明する。
【００９８】
半導体装置内では、目的に応じて複数の電圧が用いられている。そして、必要な電圧を転送するために、ＰチャネルＭＯＳトランジスタをトランスファーゲートに用いたレベルシフタが用いられる場合がある。このようなレベルシフタにおいては、転送する電圧が高電圧である場合、ＰチャネルＭＯＳトランジスタのゲートとソースとの間に高い電圧差が生じる可能性がある。より具体的には、例えばＰチャネルＭＯＳトランジスタが２０Ｖの高電圧を転送する場合、トランジスタをオン状態とするためにゲートに０Ｖが印加されていると、ゲートとソースとの間に２０Ｖの電位差が生じる。このため、ＰチャネルＭＯＳトランジスタに負荷がかかり、ゲート絶縁膜の絶縁耐性を劣化させる可能性がある。この結果、ＰチャネルＭＯＳトランジスタによる電圧の制御ができなくなる場合がある。
【００９９】
これに対し、本実施形態に係る構成では、信号ＳＥｎに応じてＮＡＮＤ回路６５の電源電圧を制御するトランジスタ７０と、信号ＤＥｎをＮＡＮＤ回路の第２入力端子Ｔｂに出力するインバータ６２〜６４と、信号ＳＥに応じた電圧をＰチャネルＭＯＳトランジスタ６９のソース（ノードＮＶＴＤ）に転送するトランジスタ６７とを含むレベルシフタを備える。
【０１００】
本構成によれば、ＮＡＮＤ回路６５は、信号ＳＥ（信号ＥＮＢ）が“Ｌ”レベルから“Ｈ”レベルに切り替わった際、インバータ６２〜６４による遅延期間Ｄ１の間だけ出力信号ＧＡＴＥＰを“Ｌ”レベルにする。その後、信号ＳＥ（信号ＥＮＢ）が“Ｈ”レベルの間、ＮＡＮＤ回路６５は、トランジスタ７０により制御された電圧ＶＲＸを信号ＧＡＴＥＰの“Ｈ”レベルの電圧として出力する。このとき、遅延期間Ｄ１の間にノードＮＶＴＤの電圧が、電圧“ＶＲＸ＋Ｖｔｈ６９”よりも上昇していれば、トランジスタ６９のゲートに電圧ＶＲＸが印加されてもトランジスタ６９はオフ状態にならずに、電圧ＶＢＳＴを転送することができる。このとき、トランジスタ６９のゲートとソースとの間には、“ＶＢＳＴ−ＶＲＸ”の電位差が生じる。よって、トランジスタ６９のゲートとソースとの間の電位差は、電圧ＶＲＸだけ小さくなり、トランジスタ６９の負荷が小さくなる。従って、トランジスタ６９の劣化を抑制でき、レベルシフタの信頼性を向上させることができる。
【０１０１】
更に、トランジスタ６７は、信号ＳＥが“Ｈ”レベルであり、且つノードＮＶＴＤの電圧が、“ＶＥＢ（トランジスタ６７のゲート電圧）＋Ｖｔｈｄ（トランジスタ６７の閾値電圧；−Ｖｔｈｄ）”よりも低い場合にオン状態となる。また、トランジスタ６７は、出力端子ＯＵＴの電圧Ｖｏｕｔに関係なく、ノードＮＶＴＤの電圧を“ＶＥＢ＋Ｖｔｈｄ”まで昇圧させることができる。よって、トランジスタ６７を用いることにより、ノードＮＶＴＤにおける電圧の昇圧レートを、トランジスタ６６だけ用いた場合よりも速くできる。このため、（ＶＥＢ＋Ｖｔｈｄ）＞（ＶＲＸ＋Ｖｔｈ６９）の関係にある場合、トランジスタ６７は、遅延期間Ｄ１の間に、ノードＮＶＴＤの電圧をより確実に“ＶＲＸ＋Ｖｔｈ６９”以上にできる。よって、トランジスタ６９は、ゲートの電圧がＶＲＸに上昇しても、オフ状態にならずに、電圧ＶＢＳＴを転送することができる。従って、トランジスタ６９のゲートとソースとの間の電位差を小さくすることができ、レベルシフタの信頼性を向上させることができる。
【０１０２】
更に、ＮＡＮＤ回路６５は、遅延期間Ｄ１だけ“Ｌ”を出力した後、制御回路１６による制御を受けずに“Ｈ”レベル（電圧ＶＲＸ）を出力できる。また、カウンター等を用いずに、インバータの個数により遅延期間Ｄ１を容易に制御できる。従って、制御回路１６の回路構成を複雑にしたり、カウンター等を追加したりする必要がないため、チップ面積の増加を抑制することができる。
【０１０３】
４．変形例等  
上記実施形態に係るレベルシフタは、第１信号(SE@図5)を反転し且つ第１期間(D1@図5)だけ遅延させた第２信号(DEn@図5)を生成する第１回路(62〜64@図5)と、第１入力端子(Ta@図5)に第１信号が入力され、第２入力端子(Tb@図5)に第２信号が入力されるＮＡＮＤ回路(65@図5)と、一端に第１電圧(VLS@図5)が印加され、他端がＮＡＮＤ回路の電源端子(Tsup@図5)に接続され、ゲートに第１信号を反転した第３信号(SEn@図5)が入力される第１トランジスタ(70@図5)と、一端に第１電圧よりも大きい第２電圧(VBST@図5)が印加され、他端が第１配線(NVTD@図5)に接続され、ゲートが出力端子(OUT@図5)に接続された第２トランジスタ(66@図5)と、一端に第２電圧が印加され、他端が第１配線に接続され、ゲートに第１信号が入力される第３トランジスタ(67@図5)と、一端が第１配線に接続され、他端が抵抗素子(73@図5)を介して出力端子に接続され、ゲートにＮＡＮＤ回路の出力信号(GATEP@図5)が入力される第４トランジスタ(69@図5)とを含む。
【０１０４】
上記実施形態を適用することにより、信頼性を向上できるレベルシフタを提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０１０５】
例えば、上記実施形態において、信号ＳＥが“Ｈ”レベルの際に、出力端子ＯＵＴに電源電圧ＶＤＤを印加するためのトランジスタを備えていても良い。このような例を図７に示す。
【０１０６】
図示するように、第１レベルシフタＬ／Ｓ１は、ｎチャネルエンハンスメント型ＭＯＳトランジスタ７４を更に含む。トランジスタ７４の一端は、トランジスタ７１の他端及びトランジスタ７２の一端に接続され、他端に例えば電源電圧ＶＤＤが印加され、ゲートに信号ＳＥが入力される。これにより、信号ＳＥが“Ｌ”レベルから“Ｈ”レベルに切り替わる際、出力端子ＯＵＴ、すなわちトランジスタ６６のゲートに電源電圧ＶＤＤが印加されるため、出力電圧Ｖｏｕｔの立ち上がりを速くすることができる。
【０１０７】
なお、上記実施形態において、トランジスタ６６、及び６７は、エンハンスメント型でも良い。
【０１０８】
更に、上記実施形態では、第１レベルシフタＬ／Ｓ１がレベルシフタ６０を含む場合について説明したが、省略しても良い。例えば、第１レベルシフタＬ／Ｓ１は、制御回路等から信号ＳＥ及びＳＥｎを受信しても良い。
【０１０９】
更に、上記実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリ、あるいは平面型ＮＡＮＤ型フラッシュメモリにも、本実施形態に係るレベルシフタを適用できる。更には、ＮＡＮＤ型フラッシュメモリに限定されず、ｐチャネルＭＯＳトランジスタをトランスファーゲートに用いたレベルシフタを有する半導体装置に、本実施形態に係るレベルシフタを適用できる。
【０１１０】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【０１１２】
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
【０１１３】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
【０１１４】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
【０１１５】
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
【０１１６】
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
【０１１７】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
【０１１８】
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１１９】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
【０１２０】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
【０１２１】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
【０１２２】
（３）消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
【０１２３】
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
【０１２４】
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１２５】
また、メモリセル間にはエアギャップを形成することができる。
【符号の説明】
【０１２６】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１−０〜１１−３…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…データラッチ、１５…電圧発生回路、１６…制御回路、１７…ＮＡＮＤストリング、２０…ブロックデコーダ、２１−０〜２１−７、２２−０〜２２−３、２３−０〜２３−３、２４、２５、４３〜５１６６〜７２、７４…トランジスタ、３０…電圧ドライバ、３１−０〜３１−７…ＣＧドライバ、３２−０〜３２−３…ＳＧＤドライバ、３３…ＳＧＳドライバ、４０…第１ドライバ、４１…第２ドライバ、４２…第３ドライバ、５２、７３…抵抗素子、６０…レベルシフタ、６１〜６４…インバータ、６５…ＮＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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