(57)【要約】【課題】スキャンパステスト回路の専用外部端子数を減らして、スキャンパステスト回路を構築することができる半導体集積回路及びそのテスト方法を提供する。【解決手段】半導体集積回路１０は、複数のフリップフロップ１４Ａ〜１４Ｉと、テスト回路構築手段と、電流シンク用ドライバ３２と、を備えている。複数のフリップフロップ１４Ａ〜１４Ｉは、クロック信号を共有し、データ入力端子Ｄ及びデータ出力端子Ｑを有する。テスト回路構築手段は、スキャンイン端子ＳＩ及びスキャンアウト端子ＳＯを有し、複数のフリップフロップ１４Ａ〜１４Ｉをスキャンチェーン接続してスキャンパステスト回路３０を構築する。電流シンク用ドライバ３２は、スキャンアウト端子ＳＯに接続され、スキャンアウト端子ＳＯから出力されるスキャンアウト信号の論理値を電圧変化から電流変化に変える。【選択図】図１
2017049126.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を共有し、データ入力端子及びデータ出力端子を有する複数のフリップフロップと、
前記複数のフリップフロップをスキャンチェーン接続し、スキャンイン端子及びスキャンアウト端子を有するスキャンパステスト回路を構築するテスト回路構築手段と、
前記スキャンアウト端子に接続され、当該スキャンアウト端子に出力されるスキャンアウト信号の論理値を電流変化に変える電流シンク用ドライバと、
を備えた半導体集積回路。
【請求項２】
前記電流シンク用ドライバは、前記スキャンアウト端子にゲート電極が接続され、基準電源端子に一方の主電極が接続され、動作電源端子に他方の主電極が接続された絶縁ゲート電界効果トランジスタにより構成されている請求項１に記載の半導体集積回路。
【請求項３】
複数のフリップフロップをスキャンチェーン接続してスキャンパステスト回路を構築する工程と、
前記スキャンパステスト回路にスキャンイン信号を入力し、キャプチャ動作後、前記スキャンパステスト回路からスキャンアウト信号を出力する工程と、
前記スキャンアウト信号の論理値を電流変化により検出し、当該検出結果を期待値と照合することによって半導体集積回路の故障の有無を判定する工程と、
を備えた半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
特許文献１には、スキャンパステスト回路を構築可能な大規模集積回路（Large Scale Integrated Circuit）が開示されている。大規模集積回路では、スキャンパステスト回路を構築し、かつ、スキャンパステスト回路を動作させるために、外部と内部とを接続する専用外部端子（外部接続ピン）が必要とされている。具体的な専用外部端子は、スキャンパステスト回路に切換えるスキャンモード信号の入力用専用外部端子と、スキャンテストを実施するスキャンイン信号の入力用専用外部端子と、スキャンテスト結果を出力するスキャンアウト信号の出力用専用外部端子とである。
【０００３】
ところで、大規模集積回路や集積回路（Integrated Circuit）では、半導体基板の周辺部の面積に限りがあるので、外部端子の配置数に制約がある。このため、厳しい制約がある場合には、専用外部端子が配置できないばかりか、スキャンパステスト回路を構築することが困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１７０６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事実を考慮し、スキャンパステスト回路の専用外部端子数を減らして、スキャンパステスト回路を構築することができる半導体集積回路及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載された発明に係る半導体集積回路は、クロック信号を共有し、データ入力端子及びデータ出力端子を有する複数のフリップフロップと、複数のフリップフロップをスキャンチェーン接続し、スキャンイン端子及びスキャンアウト端子を有するスキャンパステスト回路を構築するテスト回路構築手段と、スキャンアウト端子に接続され、スキャンアウト端子に出力されるスキャンアウト信号の論理値を電流変化に変える電流シンク用ドライバと、を備えている。
【０００７】
請求項１に係る半導体集積回路は、複数のフリップフロップとテスト回路構築手段とを備える。複数のフリップフロップは、各々、データ入力端子及びデータ出力端子を有する。テスト回路構築手段は、複数のフリップフロップをスキャンチェーン接続してスキャンパステスト回路を構築する。スキャンパステスト回路はスキャンイン端子及びスキャンアウト端子を有する。
【０００８】
ここで、半導体集積回路は、電流シンク用ドライバを備える。電流シンク用ドライバは、スキャンアウト端子に接続され、スキャンアウト端子に出力されるスキャンアウト信号の論理値を電流変化に変える。このため、電流シンク用ドライバの電流変化を検出すれば、スキャンアウト信号の論理値を判定することができるので、スキャンアウト信号を電圧変化によって検出する専用外部端子を無くすことができる。
【０００９】
請求項２に記載された発明に係る半導体集積回路では、請求項１に係る半導体集積回路において、電流シンク用ドライバは、スキャンアウト端子にゲート電極が接続され、基準電源端子に一方の主電極が接続され、動作電源端子に他方の主電極が接続された絶縁ゲート電界効果トランジスタにより構成されている。
【００１０】
請求項２に係る半導体集積回路によれば、電流シンク用ドライバが３端子構造の絶縁ゲート電界効果トランジスタにより構成される。絶縁ゲート電界効果トランジスタは、ゲート電極に印加されるスキャンアウト信号の論理値に応じて、オン動作又はオフ動作する。オン動作の場合、動作電源端子から絶縁ゲート電界効果トランジスタを介して基準電源端子へ電流が流れる。また、オフ動作の場合、動作電源端子から基準電源端子への電流は絶縁ゲート電界効果トランジスタにより遮断される。このため、簡易な構成により動作電源端子と基準電圧端子との間の電流変化を検出することができる。
【００１１】
請求項３に記載された発明に係る半導体集積回路のテスト方法は、複数のフリップフロップをスキャンチェーン接続してスキャンパステスト回路を構築する工程と、スキャンパステスト回路にスキャンイン信号を入力し、キャプチャ動作後、スキャンパステスト回路からスキャンアウト信号を出力する工程と、スキャンアウト信号の論理値を電流変化により検出し、検出結果を期待値と照合することによって半導体集積回路の故障の有無を判定する工程と、を備えている。
【００１２】
請求項３に係る半導体集積回路のテスト方法では、複数のフリップフロップがスキャンチェーン接続されてスキャンパステスト回路が構築される。このスキャンパステスト回路にスキャンイン信号が入力されると、キャプチャ動作後、スキャンパステスト回路からスキャンアウト信号が出力される。
【００１３】
ここで、スキャンアウト信号の論理値が電流変化により検出される。この検出結果は期待値と照合することによって、半導体集積回路の故障の有無が判定される。このため、スキャンアウト信号の論理値を電圧変化によって検出しなくても、論理値が電流変化によって検出されるので、スキャンパステスト回路の専用外部端子数を減らしつつ、半導体集積回路の故障の有無を判定することができる。
【発明の効果】
【００１４】
請求項１に記載された発明に係る半導体集積回路は、スキャンパステスト回路の専用外部端子数を減らして、スキャンパステスト回路を構築することができるという優れた効果を有する。
【００１５】
請求項２に記載された発明に係る半導体集積回路は、簡易な構成によりスキャンパステスト回路を構築することができるという優れた効果を有する。
【００１６】
請求項３に記載された発明に係る半導体集積回路のテスト方法は、スキャンパステスト回路の専用外部端子数を減らして、スキャンパステスト回路を構築し、スキャンパステストを実行することができるという優れた効果を有する。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施の形態に係る半導体集積回路の模式的な回路ブロック構成図である。
【図２】図１に示される半導体集積回路に構築されたスキャンパステスト回路に接続された電流シンク用ドライバの簡略化された要部平面図である。
【図３】第１実施の形態に係る半導体集積回路に構築されたスキャンパステスト回路のテスト方法を説明する図１に対応した模式的な回路ブロック構成図である。
【図４】本発明の第２実施の形態に係る半導体集積回路に構築されるスキャンパステスト回路の要部の模式的な回路ブロック構成図である。
【発明を実施するための形態】
【００１８】
［第１実施の形態］
図１〜図３を用いて、本発明の第１実施の形態に係る半導体集積回路及びそのテスト方法を説明する。
【００１９】
（半導体集積回路の構成）
図１に示されるように、本実施の形態に係る半導体集積回路１０は、矩形状の半導体基板１２をベースとして形成されている。半導体基板１２として、例えばシリコン単結晶基板が使用されている。半導体集積回路１０は、半導体基板１２の主面１２Ａに配設された複数のフリップフロップ１４Ａ〜１４Ｉと、組合せ回路１６及び組合せ回路１８とを備えている。組合せ回路１６、組合せ回路１８は、いずれも、論理回路、記憶回路等の単独回路、又は論理回路と記憶回路とを組合せた複合回路として構築されている。
【００２０】
本実施の形態では、複数のフリップフロップ１４Ａ〜１４Ｉは、各々、Ｄ型フリップフロップにより構成されている。すなわち、フリップフロップ１４Ａ〜１４Ｉは、クロック信号端子ＣＬＫ、データ入力端子Ｄ及びデータ出力端子Ｑを備えている。クロック信号端子ＣＬＫには、半導体集積回路１０の外部から半導体基板１２の周辺部に配設された外部端子２０Ａに供給されたクロック信号（ＣＬＫ）が、配線２２Ａを介して供給される。クロック信号はフリップフロップ１４Ａ〜１４Ｉにおいて共有され、フリップフロップ１４Ａ〜１４Ｉはクロック信号に同期して動作する。
【００２１】
フリップフロップ１４Ａ〜１４Ｃのそれぞれのデータ入力端子Ｄには、外部端子２０Ｂに供給されたデータ信号（Ｄ）が、配線２２Ｂを介して入力される。図示が省略されているが、外部端子２０Ｂ、配線２２Ｂは、いずれもフリップフロップ１４Ａ〜１４Ｃに対応して複数配設され、フリップフロップ１４Ａ〜１４Ｃのそれぞれのデータ入力端子Ｄには別々のデータ信号が入力される。以下同様に、フリップフロップ１４Ｄ〜１４Ｉのデータ入力端子Ｄには別々のデータ信号が入力され、又フリップフロップ１４Ａ〜１４Ｉのデータ出力端子Ｑからは別々のデータ信号が出力される。
【００２２】
フリップフロップ１４Ａ〜１４Ｃのそれぞれのデータ出力端子Ｑは、配線２２Ｃを介して組合せ回路１６に接続され、組合せ回路１６へデータ信号を出力する。フリップフロップ１４Ｄ〜１４Ｆのそれぞれのデータ入力端子Ｄには、組合せ回路１６から出力されたデータ信号が、配線２２Ｄを介して入力される。フリップフロップ１４Ｄ〜１４Ｆのそれぞれのデータ出力端子Ｑは、配線２２Ｅを介して組合せ回路１８に接続され、組合せ回路１８へデータ信号を出力する。フリップフロップ１４Ｇ〜１４Ｉのそれぞれのデータ入力端子Ｄには、組合せ回路１８から出力されたデータ信号が、配線２２Ｆを介して入力される。フリップフロップ１４Ｇ〜１４Ｉのそれぞれのデータ出力端子Ｑは、配線２２Ｇを介して半導体基板１２の周辺部に配設された外部端子２０Ｃに出力される。外部端子２０Ｃに出力されたデータ信号は、半導体集積回路１０の外部に出力される。
【００２３】
複数のフリップフロップ１４Ａ〜１４Ｉには、各々、スキャンイン端子ＳＩ及びスキャンイネーブル端子ＳＥが設けられている。フリップフロップ１４Ａのスキャンイン端子ＳＩは、配線２６Ａを介して、スキャンイン信号（ＳＩ）が入力される専用外部端子（外部ピン）２４Ａに接続されている。スキャンイン信号は、半導体集積回路１０に構築されるスキャンパステスト回路３０のテストデータ（シリアルデータ）信号である。フリップフロップ１４Ａ〜１４Ｉのそれぞれのスキャンイネーブル端子ＳＥは、配線２６Ｋを介して、スキャンイネーブル信号（ＳＥ）が入力される専用外部端子２４Ｂに接続されている。本実施の形態に係る半導体集積回路１０では、フリップフロップ１４Ａ〜１４Ｉのスキャンイネーブル端子ＳＥにスキャンイネーブル信号が入力されると、フリップフロップ１４Ａ〜１４Ｉは通常モードからテストモードに切替わる。すなわち、テストモードでは、複数のフリップフロップ１４Ａ〜１４Ｉが一種のシフトレジスタとしてスキャンチェーン接続され、スキャンパステスト回路３０が構築される。本実施の形態では、複数のフリップフロップ１４Ａ〜１４Ｉの各々に図示省略のテスト回路構築手段としてのセレクタ機能が設けられ、スキャンイネーブル端子ＳＥにスキャンイネーブル信号が入力されると、スキャンパステスト回路３０が構築される。なお、本実施の形態では、フルスキャン方式のスキャンパステスト回路３０が構築されるが、パーシャルスキャン方式のスキャンパステスト回路が構築されてもよい。
【００２４】
さらに詳しく説明すると、スキャンパステスト回路３０は以下の接続構造とされている。まず、スキャンチェーン接続の初段となる第１段目のフリップフロップ１４Ａのデータ出力端子Ｑが、配線２６Ｂを介して第２段目のフリップフロップ１４Ｂのスキャンイン端子ＳＩに接続される。ここで、初段のフリップフロップ１４Ａのスキャンイン端子ＳＩはスキャンパステスト回路３０のスキャンイン端子ＳＩとされる。
【００２５】
フリップフロップ１４Ｂのデータ出力端子Ｑは、配線２６Ｃを介して第３段目のフリップフロップ１４Ｃのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｃのデータ出力端子Ｑは、配線２６Ｄを介して第４段目のフリップフロップ１４Ｆのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｆのデータ出力端子Ｑは、配線２６Ｅを介して第５段目のフリップフロップ１４Ｅのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｅのデータ出力端子Ｑは、配線２６Ｆを介して第６段目のフリップフロップ１４Ｄのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｄのデータ出力端子Ｑは、配線２６Ｇを介して第７段目のフリップフロップ１４Ｇのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｇのデータ出力端子Ｑは、配線２６Ｈを介して第８段目のフリップフロップ１４Ｈのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｈのデータ出力端子Ｑは、配線２６Ｉを介して、最終段となる第９段目のフリップフロップ１４Ｉのスキャンイン端子ＳＩに接続される。フリップフロップ１４Ｉのデータ出力端子Ｑは、配線２６Ｊを介して、電流シンク用ドライバ３２に接続される。ここで、最終段のフリップフロップ１４Ｉのデータ出力端子Ｑはスキャンパステスト回路３０のスキャンアウト端子ＳＯとされる。
【００２６】
電流シンク用ドライバ３２は、図１及び図２に示されるように、３端子構造の絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）により構成されている。本実施の形態では、図２に示されるように、絶縁ゲート電界効果トランジスタは、例えばｎチャネル導電型を有し、ゲート電極３２Ａと、一方の主電極（例えばソース領域）３２Ｂと、他方の主電極（例えばドレイン領域）３２Ｃとを備えて構成されている。ゲート電極３２Ａはスキャンパステスト回路３０のスキャンアウト端子ＳＯに配線２６Ｊを介して接続されている。このため、ゲート電極３２Ａには、スキャンアウト信号の論理値が電圧（ハイレベル又はロウレベル）として印加される。一方の主電極３２Ｂは、基準電源配線２２Ｉを介して、例えば０Ｖの基準電源（接地電位）が外部から供給される基準電源端子としての外部端子２０Ｅに接続されている。一方、主電極３２Ｃは、動作電源配線２２Ｈを介して、例えば数Ｖ〜数十Ｖの動作電源が外部から供給される動作電源端子としての外部端子２０Ｄに接続されている。このため、電流シンク用ドライバ３２では、ゲート電極３２Ａに印加される論理値がハイレベルの場合、オン動作し、主電極３２Ｃから主電極３２Ｂへ電流が流れる。また、電流シンク用ドライバ３２では、ゲート電極３２Ａに印加される論理値がロウレベルの場合、オフ動作し、主電極３２Ｃから主電極３２Ｂへ電流は流れない。
【００２７】
本実施の形態では、図１及び図２に示される複数のフリップフロップ１４Ａ〜１４Ｉ、組合せ回路１６及び組合せ回路１８の具体的な素子構造が省略されているが、基本的には絶縁ゲート電界効果トランジスタを含んで構成されている。電流シンク用ドライバ３２は、これらの電界効果トランジスタと同一構造により構成され、かつ、同一製造工程により形成されている。また、半導体集積回路１０の縦断面構造が省略されているが、スキャンパステスト回路３０の専用外部端子２４Ａ、専用外部端子２４Ｂ、スキャンチェーン接続に使用される配線２６Ａ、配線２６Ｂ等は、外部端子２０Ａ〜２０Ｅ、配線２２Ａ〜２２Ｉ等と同一配線層により構成されている。
【００２８】
（半導体集積回路のテスト方法）
本実施の形態に係る半導体集積回路１０のテスト方法について、簡単に説明する。まず、図３に示されるように、半導体集積回路１０のスキャンテストに際して、テスタ４０が準備される。テスタ４０では、スキャンイン信号（ＳＩ）の入力用プローブ４２Ａが専用外部端子２４Ａに接続され、スキャンイネーブル信号（ＳＥ）の入力用プローブ４２Ｂが専用外部端子２４Ｂに接続される。さらに、動作電源の供給用プローブ４４が外部端子２０Ｄに接続され、基準電源の供給用プローブ４６が外部端子２０Ｅに接続される。ここで、専用外部端子２４Ａ及び専用外部端子２４Ｂはスキャンパステスト回路３０の専用外部端子であるが、外部端子２０Ｄ及び外部端子２０Ｅはフリップフロップ１４Ａ〜１４Ｉ、組合せ回路１６及び組合せ回路１８にも動作電源及び基準電源を供給する共用外部端子である。
【００２９】
テスタ４０の入力用プローブ４２Ｂから、スキャンイネーブル信号（シフトイネーブル信号やテストイネーブル信号とも呼ばれている）が専用外部端子２４Ｂ及び配線２６Ｋを介してフリップフロップ１４Ａ〜１４Ｉのスキャンイネーブル端子ＳＥに入力される。このスキャンイネーブル信号の入力により半導体集積回路１０はスキャンモードになり、複数のフリップフロップ１４Ａ〜１４Ｉがスキャンチェーン接続されて、半導体集積回路１０にスキャンパステスト回路３０が構築される。引き続き、入力用プローブ４２Ａから、専用外部端子２４Ａ及び配線２６Ａを介してスキャンパステスト回路３０のスキャンイン端子ＳＩ（初段のフリップフロップ１４Ａのスキャンイン端子ＳＩ）にスキャンイン信号（テストパターン信号）が入力される。このスキャンイン信号の入力により、フリップフロップ１４Ａ〜１４Ｉのテストパターンが設定される。スキャンイン信号はシリアルなテストデータ信号である。スキャンイン信号はシリアルに入力されるので、フリップフロップ数回のクロック動作（シフト動作）が実施され、すべてのフリップフロップ１４Ａ〜１４Ｉにスキャンイン信号が送られる。なお、クロック動作は、外部端子２０Ａから配線２２Ａを介してフリップフロップ１４Ａ〜１４Ｉに供給される。
【００３０】
次に、スキャンパステスト回路３０は、キャプチャ動作へ移行され、通常動作モードとなる。通常モードの切換えは、スキャンイネーブル信号により行われる。通常動作モードは、フリップフロップ１４Ａ〜１４Ｃとフリップフロップ１４Ｄ〜１４Ｆとの間の組合せ回路１６、及びフリップフロップ１４Ｄ〜１４Ｆとフリップフロップ１４Ｇ〜１４Ｉとの間の組合せ回路１８を動作させる。この動作による組合せ回路１６から出力された論理値はフリップフロップ１４Ｄ〜１４Ｆに取込まれる。同様に、この動作による組合せ回路１８の出力はフリップフロップ１４Ｇ〜１４Ｉに取込まれる。
【００３１】
キャプチャ動作後、スキャンイネーブル信号により再びスキャンモードに設定され、スキャンパステスト回路３０が構築される。そして、すべてのフリップフロップ１４Ａ〜１４Ｉにクロック動作が実施され、フリップフロップ１４Ｄ〜１４Ｆとフリップフロップ１４Ｄ〜１４Ｉに取込まれた論理値が、スキャンパステスト回路３０のスキャンアウト端子ＳＯから出力される。
【００３２】
スキャンアウト端子ＳＯから出力された論理値は、配線２６Ｊを介して電流シンク用ドライバ３２に出力される。電流シンク用ドライバ３２のゲート電極３２Ａには、論理値のハイレベル又はロウレベルが電圧変化として印加される。ゲート電極３２Ａにハイレベルが印加された場合、電流シンク用ドライバ３２はオン動作となり、主電極３２Ｂと主電極３２Ｃとの間に電流が流れる。また、ゲート電極３２Ａにロウレベルが印加された場合、電流シンク用ドライバ３２はオフ動作となり、主電極３２Ｂと主電極３２Ｃとの間に流れる電流は遮断される。この電流変化はテスタ４０により検出され、この検出結果はテスタ４０において期待値と照合される。検出結果と期待値とが一致していれば、半導体集積回路１０に故障が無いと判定される。検出結果と期待値とが一致していなければ、半導体集積回路１０に故障があると判定される。
【００３３】
（本実施の形態の作用及び効果）
以上説明したように、本実施の形態に係る半導体集積回路１０は、図１に示されるように、複数のフリップフロップ１４Ａ〜１４Ｉとテスト回路構築手段とを備える。複数のフリップフロップ１４Ａ〜１４Ｉは、各々、データ入力端子Ｄ及びデータ出力端子Ｑを有する。テスト回路構築手段は、複数のフリップフロップ１４Ａ〜１４Ｉをスキャンチェーン接続してスキャンパステスト回路３０を構築する。本実施の形態では、テスト回路構築手段は、スキャンイネーブル信号が入力される専用外部端子２４Ｂ、配線２６Ｋ、フリップフロップ１４Ａ〜１４Ｉのそれぞれのスキャンイネーブル端子ＳＥ及びそれに接続された図示省略のセレクタ機能である。スキャンパステスト回路３０はスキャンイン端子ＳＩ及びスキャンアウト端子ＳＯを有する。
【００３４】
ここで、半導体集積回路１０は、図１及び図２に示されるように、電流シンク用ドライバ３２を備える。電流シンク用ドライバ３２は、スキャンアウト端子ＳＯに接続され、スキャンアウト端子ＳＯに出力されるスキャンアウト信号の論理値を電圧変化から電流変化に変える。このため、電流シンク用ドライバ３２の電流変化を検出すれば、スキャンアウト信号の論理値を判定することができるので、スキャンアウト信号を電圧変化によって検出する専用外部端子を無くすことができる。
【００３５】
従って、本実施の形態に係る半導体集積回路１０によれば、スキャンパステスト回路３０の専用外部端子数を減らして、スキャンパステスト回路３０を構築することができる。
【００３６】
また、本実施の形態に係る半導体集積回路１０では、図１及び図２に示されるように、電流シンク用ドライバ３２が３端子構造の絶縁ゲート電界効果トランジスタにより構成される。絶縁ゲート電界効果トランジスタは、ゲート電極３２Ａに印加されるスキャンアウト信号の論理値に応じて、オン動作又はオフ動作する。オン動作により動作電源端子（外部端子２０Ｄ）から基準電源端子（外部端子２０Ｅ）へ電流が流れる。また、オフ動作により動作電源端子から基準電源端子への電流は遮断される。このため、簡易な構成により動作電源端子と基準電圧端子との間の電流変化を検出することができる。
【００３７】
従って、本実施の形態に係る半導体集積回路１０によれば、上記作用効果に加えて、簡易な構成によりスキャンパステスト回路３０を構築することができる。
【００３８】
さらに、本実施の形態に係る半導体集積回路１０のテスト方法では、図３に示されるように、複数のフリップフロップ１４Ａ〜１４Ｉがスキャンチェーン接続されてスキャンパステスト回路３０が構築される。このスキャンパステスト回路３０のスキャンイン端子ＳＩにスキャンイン信号が入力されると、キャプチャ動作後、スキャンパステスト回路のスキャンアウト端子ＳＯからスキャンアウト信号が出力される。
【００３９】
ここで、スキャンアウト信号の論理値が電流変化により検出される。この検出結果はテスタ４０において期待値と照合することによって、半導体集積回路１０の故障の有無が判定される。このため、スキャンアウト信号の論理値を電圧変化によって検出しなくても、論理値が電流変化によって検出されるので、スキャンパステスト回路３０の専用外部端子数を減らしつつ、半導体集積回路１０の故障の有無を判定することができる。
【００４０】
従って、本実施の形態に係る半導体集積回路１０のテスト方法は、スキャンパステスト回路３０の専用外部端子数を減らして、スキャンパステスト回路３０を構築し、スキャンパステストを実行することができる。
【００４１】
［第２実施の形態］
（半導体集積回路の構成）
図４を用いて、本発明の第２実施の形態に係る半導体集積回路及びそのテスト方法を説明する。なお、本実施の形態に係る半導体集積回路において、第１実施の形態に係る半導体集積回路の構成要素と同一又は同等の構成要素には同一符号を付し、重複する説明は省略する。
【００４２】
図４に示されるように、本実施の形態に係る半導体集積回路１０は、複数のフリップフロップ５０Ａ及び５０Ｂと、フリップフロップ５０Ａ及び５０Ｂ毎に対応してテスト回路構築手段として設けられた複数のセレクタ５２Ａ及び５２Ｂとを備えている。ここでは、簡略化して２個のフリップフロップ５０Ａ及び５０Ｂが示されているが、この個数に限定はされない。セレクタ５２Ａ及び５２Ｂについても同様である。また、第１実施の形態に係る半導体集積回路１０の組合せ回路１６又は組合せ回路１８に相当する組合せ回路の図示は省略するが、本実施の形態では、フリップフロップ５０Ａとセレクタ５２Ｂとの間に介在される。
【００４３】
複数のフリップフロップ５０Ａ及び５０Ｂは、各々、Ｄ型フリップフロップにより構成され、クロック信号端子ＣＬＫ、データ入力端子Ｄ及びデータ出力端子Ｑを備えている。クロック信号端子ＣＬＫには配線５４Ａを介してクロック信号（ＣＬＫ）が供給される。初段のフリップフロップ５０Ａのデータ入力端子Ｄには、配線５４Ｂ、セレクタ５２Ａ及び配線５４Ｃを介してデータ信号（Ｄ）が入力される。フリップフロップ５０Ａのデータ出力端子Ｑは、配線５４Ｄ、セレクタ５２Ｂ及び配線５４Ｅを介して、最終段のフリップフロップ５０Ｂのデータ入力端子Ｄに接続されている。フリップフロップ５０Ｂのデータ出力端子Ｑは配線５４Ｆを介してデータ信号（Ｄ）を出力する。
【００４４】
セレクタ５２Ａ及び５２Ｂは、各端子の符号は省略するが、スキャンモード端子、データ入力端子、スキャンイン端子及びデータ出力端子を有するマルチプレクサにより構成されている。初段のセレクタ５２Ａは、配線５４Ｂを介してデータ信号（Ｄ）がデータ入力端子に入力され、又配線５６Ｂを介してスキャンイン信号（ＳＩ）がスキャンイン端子に入力される。配線５６Ａを介してスキャンモード端子にスキャンモード信号（ＳＭ）が入力されると、セレクタ５２Ａは、通常動作モードからスキャンモードへ切換えられ、スキャンパステスト回路３０を構築する。スキャンモード信号は、第１実施の形態に係る半導体集積回路１０及びテスト方法におけるスキャンイネーブル信号（ＳＥ）と同一である。セレクタ５２Ａのデータ出力端子は、配線５４Ｃを介してフリップフロップ５０Ａのデータ入力端子Ｄに接続されている。なお、テスト回路構築手段は、セレクタ５２Ａ及び５２Ｂに加えて、第１実施の形態に係る半導体集積回路１０のテスト回路構築手段と同様に、スキャンモード信号が入力される図示省略の外部端子及び配線５６Ａが含まれている。
【００４５】
一方、フリップフロップ５０Ａのデータ出力端子Ｑは、配線５４Ｄを介してセレクタ５２Ｂのデータ入力端子と、配線５４Ｄ及び配線５６Ｃを介してスキャンイン端子に接続されている。セレクタ５２Ｂは、セレクタ５２Ａと同様に、スキャンモード信号（ＳＭ）の入力により通常動作モードとスキャンモードとを切換える。また、セレクタ５２Ｂのデータ出力端子は配線５４Ｅを介してフリップフロップ５０Ｂのデータ入力端子Ｄに接続されている。
【００４６】
フリップフロップ５０Ｂのデータ出力端子Ｑは、配線５４Ｆを介して図示省略の外部端子に接続されると共に、配線５４Ｆ及び配線５６Ｄを介して電流シンク用ドライバ３２に接続されている。電流シンク用ドライバ３２は、前述の第１実施の形態に係る半導体集積回路１０の電流シンク用ドライバ３２の構成と同様の構成とされている。
【００４７】
このように構成される本実施の形態に係る半導体集積回路１０では、テスト回路構築手段としてセレクタ５２Ａ及び５２Ｂを備え、スキャンモード信号（ＳＭ）によりセレクタ５２Ａ及び５２Ｂを切換えることによりスキャンパステスト回路３０が構築される。この点を除き、本実施の形態に係る半導体集積回路１０のテスト方法は、前述の第１実施の形態に係る半導体集積回路１０のテスト方法と同様である。
【００４８】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０及びそのテスト方法によれば、第１実施の形態に係る半導体集積回路１０及びそのテスト方法により得られる作用効果と同様の作用効果を得ることができる。
【００４９】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、電流シンク用ドライバとして、ｐチャネル導電型の絶縁ゲート電界効果トランジスタを使用可能である。ここで、絶縁ゲート電界効果トランジスタとしては、金属／酸化膜／半導体構造の電界効果トランジスタ（MOSFET）及び金属／絶縁膜／半導体構造の電界効果トランジスタ（MISFET）が含まれる。また、本発明は、チップ状にダイシングされた半導体集積回路及びそのテスト方法に限定されるものではなく、ウェーハに複数の半導体集積回路が搭載された状態のウェーハレベルの半導体集積回路及びそのテスト方法に適用可能である。
【符号の説明】
【００５０】
１０  半導体集積回路
１２  半導体基板
１４Ａ〜１４Ｉ、５０Ａ、５０Ｂ  フリップフロップ
１６、１８  組合せ回路
２０Ａ〜２０Ｅ  外部端子
２４Ａ、２４Ｂ  専用外部端子
３２  電流シンク用ドライバ
３２Ａ  ゲート電極
３２Ｂ、３２Ｃ  主電極
５２Ａ、５２Ｂ  セレクタ（テスト回路構築手段）
Ｄ  データ入力端子
Ｑ  データ出力端子
ＳＩ  スキャンイン端子
ＳＥ  スキャンイネーブル端子（テスト回路構築手段）
【図１】
2017049126.tif 000003
【図２】
2017049126.tif 000004
【図３】
2017049126.tif 000005
【図４】
2017049126.tif 000006