(57)【要約】【課題】表示装置において、回路構成を複雑化させることなく低消費電力化を図る。【解決手段】駆動回路は、第１及び第２ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第１及び第２出力回路と、それぞれの一方の導通電極が第１及び第２ゲート線それぞれに接続された第１及び第２トランジスタと、第１及び第２トランジスタそれぞれの他方の導通電極が接続された接続配線と、を含み、第１出力回路が第１ゲート線にゲートオン電圧を出力した後に、第１及び第２トランジスタをオン状態にして、第１及び第２ゲート線を、接続配線を介して互いに電気的に接続する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第１出力回路と、
前記第１ゲート線よりも走査方向に配置された第２ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第２出力回路と、
一方の導通電極が前記第１ゲート線に電気的に接続された第１トランジスタと、
一方の導通電極が前記第２ゲート線に電気的に接続された第２トランジスタと、
前記第１トランジスタの他方の導通電極と、前記第２トランジスタの他方の導通電極とが電気的に接続された接続配線と、
を含み、
前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタと前記第２トランジスタとをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、
ことを特徴とする駆動回路。
【請求項２】
一方の導通電極が前記第２出力回路に接続され、他方の導通電極が前記第１トランジスタの制御電極及び前記第２トランジスタの制御電極に接続され、制御電極が制御信号を供給する制御線に接続された制御トランジスタをさらに含み、
前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記制御信号を前記制御線に供給して前記制御トランジスタをオン状態にすることにより前記第１トランジスタと前記第２トランジスタとをオン状態して、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
走査方向に隣り合う２本の前記第１ゲート線及び前記第２ゲート線の間に、前記第１トランジスタ及び前記第２トランジスタが配置されており、
前記第１トランジスタ及び前記第２トランジスタがオン状態のときに、前記第１ゲート線及び前記第２ゲート線が、前記接続配線を介して互いに電気的に接続される、
ことを特徴とする請求項１に記載の駆動回路。
【請求項４】
前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力しているときに、前記制御トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項５】
前記第２出力回路が前記第２ゲート線に前記ゲートオン電圧を出力する前に、前記制御トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項６】
前記第１ゲート線及び前記第２ゲート線がフローティング状態のときに、前記制御トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項７】
前記制御トランジスタをオン状態にして、前記第１ゲート線に充電された電荷の一部を、前記第２ゲート線に配分する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項８】
前記各出力回路は、シフトレジスタ回路と、前記シフトレジスタ回路の後段に配置された遅延回路とを含み、
前記シフトレジスタ回路の出力端子は、前記制御トランジスタの前記一方の導通電極と、前記遅延回路と、に電気的に接続されている、
ことを特徴とする請求項１に記載の駆動回路。
【請求項９】
前記接続配線は、前記制御トランジスタがオフ状態のときに、フローティング状態である、
ことを特徴とする請求項１に記載の駆動回路。
【請求項１０】
前記接続配線は、第１接続配線と第２接続配線とを含み、
前記第１トランジスタの他方の導通電極は前記第１接続配線に電気的に接続されており、前記第２トランジスタの他方の導通電極は前記第２接続配線に電気的に接続されており、
前記第１接続配線と前記第２接続配線とは抵抗器を介して互いに電気的に接続されている、
ことを特徴とする請求項１に記載の駆動回路。
【請求項１１】
複数の前記第１トランジスタそれぞれの前記他方の導通電極は、１本の前記第１接続配線に接続されており、複数の前記第２トランジスタそれぞれの前記他方の導通電極は、１本の前記第２接続配線に接続されており、
前記第１接続配線と前記第２接続配線との間に１つの前記抵抗器が配置されている、
ことを特徴とする請求項１０に記載の駆動回路。
【請求項１２】
前記ゲートオン電圧の信号波形に傾斜が形成されるように、前記抵抗器の抵抗値を調整する、
ことを特徴とする請求項１０に記載の駆動回路。
【請求項１３】
複数のゲート線が設けられた表示パネルと、請求項１に記載の駆動回路と、
を含むことを特徴とする表示装置。
【請求項１４】
複数のゲート線が設けられた表示パネルと、請求項１０に記載の駆動回路と、を含み、
前記駆動回路と前記抵抗器とは、個別に、前記表示パネルを構成する基板上に配置されている、
ことを特徴とする表示装置。
【請求項１５】
第１ゲート線と、前記第１ゲート線よりも走査方向に配置された第２ゲート線とを含む複数のゲート線が設けられた表示パネルと、
前記第１ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第１出力回路と、前記第２ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第２出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続された第１トランジスタと、一方の導通電極が前記第２ゲート線に電気的に接続された第２トランジスタと、前記第１トランジスタの他方の導通電極と、前記第２トランジスタの他方の導通電極とが電気的に接続された接続配線と、を含む駆動回路と、
を含む表示装置の駆動方法であって、
前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタと前記第２トランジスタとをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、表示装置及び駆動方法に関する。
【背景技術】
【０００２】
各種表示装置のうち例えば液晶表示装置は、各画素領域に形成された画素電極と共通電極との間に発生する電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を調整して画像表示を行う。
【０００３】
従来、上記液晶表示装置において、消費電力を低減するための技術が種々提案されている。例えば特許文献１には、ソースドライバが、垂直ブランキング期間に、所定の電圧を有する正極性及び負極性のソース信号をソース線に供給し、当該ソース信号の供給後にソース線から電気的に切り離すと共に、互いに逆極性のソース信号が供給された隣り合うソース線同士を短絡させることにより、ソース線に所定の直流電圧値を保持させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−００８９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術では、液晶表示装置全体として低消費電力化を図るには十分とは言えない。特に近年の液晶表示装置では、高精細化が進み、消費電力が増加する傾向にあり、更なる低消費電力化を実現する必要がある。また、液晶表示装置の薄型化及び狭額縁化も要求されているため、低消費電力化を実現する際に回路構成が複雑化することは避けなければならない。
【０００６】
本発明は、上記実情に鑑みてなされたものであり、その目的は、回路構成を複雑化させることなく低消費電力化を図ることができる駆動回路、表示装置及び駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る駆動回路は、第１ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第１出力回路と、前記第１ゲート線よりも走査方向に配置された第２ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第２出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続された第１トランジスタと、一方の導通電極が前記第２ゲート線に電気的に接続された第２トランジスタと、前記第１トランジスタの他方の導通電極と、前記第２トランジスタの他方の導通電極とが電気的に接続された接続配線と、を含み、前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタと前記第２トランジスタとをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、ことを特徴とする。
【０００８】
本発明に係る駆動回路では、一方の導通電極が前記第２出力回路に接続され、他方の導通電極が前記第１トランジスタの制御電極及び前記第２トランジスタの制御電極に接続され、制御電極が制御信号を供給する制御線に接続された制御トランジスタをさらに含み、前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記制御信号を前記制御線に供給して前記制御トランジスタをオン状態にすることにより前記第１トランジスタと前記第２トランジスタとをオン状態して、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続してもよい。
【０００９】
本発明に係る駆動回路では、走査方向に隣り合う２本の前記第１ゲート線及び前記第２ゲート線の間に、前記第１トランジスタ及び前記第２トランジスタが配置されており、前記第１トランジスタ及び前記第２トランジスタがオン状態のときに、前記第１ゲート線及び前記第２ゲート線が、前記接続配線を介して互いに電気的に接続されてもよい。
【００１０】
本発明に係る駆動回路では、前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力しているときに、前記制御トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続してもよい。
【００１１】
本発明に係る駆動回路では、前記第２出力回路が前記第２ゲート線に前記ゲートオン電圧を出力する前に、前記制御トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続してもよい。
【００１２】
本発明に係る駆動回路では、前記第１ゲート線及び前記第２ゲート線がフローティング状態のときに、前記制御トランジスタをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続してもよい。
【００１３】
本発明に係る駆動回路では、前記制御トランジスタをオン状態にして、前記第１ゲート線に充電された電荷の一部を、前記第２ゲート線に配分してもよい。
【００１４】
本発明に係る駆動回路では、前記各出力回路は、シフトレジスタ回路と、前記シフトレジスタ回路の後段に配置された遅延回路とを含み、前記シフトレジスタ回路の出力端子は、前記制御トランジスタの前記一方の導通電極と、前記遅延回路と、に電気的に接続されてもよい。
【００１５】
本発明に係る駆動回路では、前記接続配線は、前記制御トランジスタがオフ状態のときに、フローティング状態であってもよい。
【００１６】
本発明に係る駆動回路では、前記接続配線は、第１接続配線と第２接続配線とを含み、前記第１トランジスタの他方の導通電極は前記第１接続配線に電気的に接続されており、前記第２トランジスタの他方の導通電極は前記第２接続配線に電気的に接続されており、前記第１接続配線と前記第２接続配線とは抵抗器を介して互いに電気的に接続されてもよい。
【００１７】
本発明に係る駆動回路では、複数の前記第１トランジスタそれぞれの前記他方の導通電極は、１本の前記第１接続配線に接続されており、複数の前記第２トランジスタそれぞれの前記他方の導通電極は、１本の前記第２接続配線に接続されており、前記第１接続配線と前記第２接続配線との間に１つの前記抵抗器が配置されてもよい。
【００１８】
本発明に係る駆動回路では、前記ゲートオン電圧の信号波形に傾斜が形成されるように、前記抵抗器の抵抗値を調整してもよい。
【００１９】
また上記課題を解決するために、本発明に係る表示装置は、複数のゲート線が設けられた表示パネルと、上記記載の駆動回路と、を含むことを特徴とする。
【００２０】
また上記課題を解決するために、本発明に係る表示装置は、複数のゲート線が設けられた表示パネルと、上記記載の駆動回路と、を含み、前記駆動回路と前記抵抗器とは、個別に、前記表示パネルを構成する基板上に配置されている、ことを特徴とする。
【００２１】
また上記課題を解決するために、本発明に係る表示装置の駆動方法は、第１ゲート線と、前記第１ゲート線よりも走査方向に配置された第２ゲート線とを含む複数のゲート線が設けられた表示パネルと、前記第１ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第１出力回路と、前記第２ゲート線にゲートオン電圧及びゲートオフ電圧を出力する第２出力回路と、一方の導通電極が前記第１ゲート線に電気的に接続された第１トランジスタと、一方の導通電極が前記第２ゲート線に電気的に接続された第２トランジスタと、前記第１トランジスタの他方の導通電極と、前記第２トランジスタの他方の導通電極とが電気的に接続された接続配線と、を含む駆動回路と、を含む表示装置の駆動方法であって、前記第１出力回路が前記第１ゲート線に前記ゲートオン電圧を出力した後に、前記第１トランジスタと前記第２トランジスタとをオン状態にして、前記第１ゲート線及び前記第２ゲート線を、前記接続配線を介して互いに電気的に接続する、ことを特徴とする。
【発明の効果】
【００２２】
本発明の構成によれば、回路構成を複雑化させることなく低消費電力化を図ることができる駆動回路、表示装置及び駆動方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る液晶表示装置の概略構成を示す平面図である。
【図２】表示パネルの構成を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】図２のＢ−Ｂ断面図である。
【図５】ゲート線駆動回路の概略構成を示す平面図である。
【図６】ゲート線駆動回路の具体的な構成を示す平面図である。
【図７】出力回路の構成例を示す図である。
【図８】出力回路の出力信号とゲート信号と制御信号を示すタイミングチャートである。
【図９】ゲート線駆動回路の他の構成を示す平面図である。
【図１０】出力回路の出力信号とゲート信号と制御信号を示すタイミングチャートである。
【図１１】ゲート線駆動回路の他の構成例を示す回路図である。
【図１２】ゲート線駆動回路の他の構成を示す平面図である。
【発明を実施するための形態】
【００２４】
本発明の実施形態について、図面を用いて以下に説明する。本実施形態では、液晶表示装置を例に挙げるが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ表示装置等であってもよい。
【００２５】
図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置１は、画像を表示する表示パネル１０と、表示パネル１０を駆動する駆動回路（データ線駆動回路２０、ゲート線駆動回路３０）と、駆動回路を制御する制御回路４０と、表示パネル１０に背面側から光を照射するバックライト（図示せず）とを含んで構成されている。駆動回路は、表示パネル１０に設けられてもよい。
【００２６】
表示パネル１０には、列方向に延在する複数のデータ線１１と、行方向に延在する複数のゲート線１２とが設けられている。各データ線１１と各ゲート線１２との各交差部には、薄膜トランジスタ１３（ＴＦＴ）が設けられている。
【００２７】
表示パネル１０には、各データ線１１と各ゲート線１２との各交差部に対応して、複数の画素１４がマトリクス状（行方向及び列方向）に配置されている。詳細は後述するが、表示パネル１０は、薄膜トランジスタ基板（ＴＦＴ基板）と、カラーフィルタ基板（ＣＦ基板）と、両基板間に挟持された液晶層とを含んでいる。ＴＦＴ基板には、各画素１４に対応して設けられた複数の画素電極１５と、各画素１４に共通する１つの共通電極１６とが設けられている。共通電極１６は、１つの画素１４又は複数の画素１４ごとに分割して配置されていてもよいし、ＣＦ基板に設けられてもよい。
【００２８】
制御回路４０は、外部から入力された入力データ（同期信号、映像信号等）に基づき、データ線駆動回路２０及びゲート線駆動回路３０の駆動タイミングを制御するための各種の制御信号と、表示パネル１０の画像表示領域に表示する画像に対応する画像データとを出力する。
【００２９】
データ線駆動回路２０は、制御回路４０から入力された制御信号及び画像データに基づいて、各データ線１１にデータ信号（データ電圧）を出力する。
【００３０】
ゲート線駆動回路３０は、外部から入力された電源電圧と、制御回路４０から入力された制御信号とに基づいてゲート信号を生成し、各ゲート線１２に出力する。ゲート線駆動回路３０の具体的な構成は後述する。
【００３１】
図２は、表示パネル１０の構成例を示す平面図である。図３は図２のＡ−Ａ断面図であり、図４は図２のＢ−Ｂ断面図である。図２〜図４を参照しつつ、表示パネル１０の具体的な構成について説明する。
【００３２】
図２において、隣り合う２本のデータ線１１と、隣り合う２本のゲート線１２とで区画された領域が１つの画素１４に相当する。各画素１４には、薄膜トランジスタ１３が設けられている。薄膜トランジスタ１３は、絶縁膜１０２（図３参照）上に形成された半導体層２１と、半導体層２１上に形成されたドレイン電極２２及びソース電極２３とを含んで構成されている（図２参照）。ドレイン電極２２はデータ線１１に電気的に接続されており、ソース電極２３はスルーホール２４を介して画素電極１５に電気的に接続されている。
【００３３】
各画素１４には、スズ添加酸化インジウム（ＩＴＯ）等の透明導電膜からなる画素電極１５が形成されている。画素電極１５は、複数の開口部を有しており、ストライプ状に形成されている。開口部の形状は限定されない。各画素１４に共通して、表示領域全体にＩＴＯ等の透明導電膜からなる１つの共通電極１６が形成されている。共通電極１６における、スルーホール２４及び薄膜トランジスタ１３のソース電極２３に重なる領域には、画素電極１５とソース電極２３とを電気的に接続させるための開口部が形成されている。
【００３４】
図３に示すように、表示パネル１０は、ＴＦＴ基板１００と、ＣＦ基板２００と、ＴＦＴ基板１００及びＣＦ基板２００の間に挟持される液晶層３００と、を含んで構成されている。
【００３５】
ＴＦＴ基板１００では、ガラス基板１０１上にゲート線１２（図４参照）が形成され、ゲート線１２を覆うように絶縁膜１０２が形成されている。絶縁膜１０２上にはデータ線１１（図３参照）が形成され、データ線１１を覆うように絶縁膜１０３が形成されている。絶縁膜１０３上には共通電極１６が形成され、共通電極１６を覆うように絶縁膜１０４が形成されている。絶縁膜１０４上には画素電極１５が形成され、画素電極１５を覆うように配向膜１０５が形成されている。その他、図示はしていないが、ＴＦＴ基板１００には、偏光板等が形成されている。画素１４を構成する各部の積層構造は、図３及び図４の構成に限定されるものではなく、周知の構成を適用することができる。
【００３６】
ＣＦ基板２００では、ガラス基板２０１上にブラックマトリクス２０３及び着色部２０２（例えば、赤色部、緑色部、青色部）が形成され、これらを覆うようにオーバコート層２０４が形成されている。オーバコート層２０４上には配向膜２０５が形成されている。その他、図示はしていないが、ＣＦ基板２００には、偏光板等が形成されている。
【００３７】
液晶層３００には、液晶３０１が封入されている。液晶３０１は、誘電率異方性が負のネガ型液晶であってもよいし、誘電率異方性が正のポジ型液晶であってもよい。
【００３８】
配向膜１０５，２０５は、ラビング配向処理が施された配向膜であってもよいし、光配向処理が施された光配向膜であってもよい。
【００３９】
上記のように、液晶表示装置１は、ＩＰＳ（In Plane Switching）方式の構成を有している。液晶表示装置１の構成は、上記構成に限定されない。
【００４０】
液晶表示装置１の駆動方法を簡単に説明する。ゲート線１２にはゲート線駆動回路３０から走査用のゲート電圧（ゲートオン電圧、ゲートオフ電圧）が供給される。データ線１１にはデータ線駆動回路２０から映像用のデータ電圧が供給される。ゲート線１２にゲートオン電圧が供給されると、薄膜トランジスタ１３がオン状態になり、データ線１１に供給されたデータ電圧が、ドレイン電極２２及びソース電極２３を介して画素電極１５に伝達される。共通電極１６には、共通電極駆動回路（図示せず）から共通電圧（Ｖｃｏｍ）が供給される。共通電極１６は、絶縁膜１０４を介して画素電極１５に重なっており、画素電極１５には、開口部（スリット）が形成されている。これにより、画素電極１５から液晶層３００を経て画素電極１５の開口部を介して共通電極１６に至る電界により液晶３０１が駆動する。液晶３０１が駆動して液晶層３００を透過する光の透過率を制御することにより画像が表示される。なお、カラー表示を行う場合は、縦ストライプ状のカラーフィルタで形成された赤色部、緑色部、青色部等に対応するそれぞれの画素１４の画素電極１５に接続されたデータ線に、所望のデータ電圧を供給することにより実現される。液晶表示装置１の駆動方法は上記の方法に限定されず、周知の方法を適用することができる。
【００４１】
次に、ゲート線駆動回路３０の具体的な構成について説明する。図５は、ゲート線駆動回路３０の概略構成を示す平面図である。図６は、ゲート線駆動回路３０の具体的な構成を示す平面図である。ゲート線駆動回路３０は、複数のシフトレジスタ回路ＳＲを含むシフトレジスタ３１と、複数のレベルシフタ回路ＬＳを含むレベルシフタ３２と、複数のバッファ回路ＢＦを含む出力バッファ３３と、隣り合う２本のゲート線１２を電気的に接続するための複数の第１トランジスタＴａ及び複数の第２トランジスタＴｂと、第１トランジスタＴａ及び第２トランジスタＴｂそれぞれの導通電極に接続された１本の第１接続配線３４と、第１トランジスタＴａ及び第２トランジスタＴｂのオン／オフを制御する複数の制御トランジスタＴｃと、制御トランジスタＴｃに制御信号（クロックＣＫ２）を供給するクロック線と、を含んでいる。
【００４２】
各シフトレジスタ回路ＳＲには、クロックＣＫ１とゲートオフ電圧Ｖｏｆｆが入力される。また、１段目のシフトレジスタ回路ＳＲ（１）には、スタートパルスＳＰが入力され、２段目以降のシフトレジスタ回路ＳＲには、前段のシフトレジスタ回路ＳＲの出力信号が入力される。各レベルシフタ回路ＬＳは、各シフトレジスタ回路ＳＲの出力信号の電圧レベルを変換して後段の各バッファ回路ＢＦに出力する。各バッファ回路ＢＦは、各レベルシフタ回路ＬＳにより変換された信号を増幅するとともに所定時間だけ遅延させて、各ゲート線１２にゲート信号（ゲートオン電圧／ゲートオフ電圧）を出力する。各段のシフトレジスタ回路ＳＲとレベルシフタ回路ＬＳとバッファ回路ＢＦとは、各段の出力回路Ｓを構成する。すなわち、ｎ段目の出力回路（ｎ）は、シフトレジスタ回路ＳＲ（ｎ）とレベルシフタ回路ＬＳ（ｎ）とバッファ回路ＢＦ（ｎ）とを含み、ゲート信号Ｇｏｕｔ（ｎ）に対応する出力信号Ｓｏｕｔ（ｎ）を出力する。また、バッファ回路ＢＦは、遅延回路としての機能を有する。
【００４３】
図６に示すｎ行目のゲート線１２に着目して具体的な接続関係について説明する。なお、ｎ段目のシフトレジスタ回路に電気的に接続されるゲート線１２を、ゲート線ＧＬ（ｎ）と表し、ゲート線ＧＬ（ｎ）に接続される各構成要素を、符号（ｎ）を付して表す。１段目からｍ段目までシフトレジスタ回路ＳＲ（１）〜ＳＲ（ｍ）に電気的に接続されるゲート線１２及び各構成要素の符号は、これに準ずるものとする。
【００４４】
シフトレジスタ回路ＳＲ（ｎ）の出力端子には、レベルシフタ回路ＬＳ（ｎ）の入力端子と制御トランジスタＴｃ（ｎ）の第１導通電極（以下、ドレイン電極とする。）とが接続されている。レベルシフタ回路ＬＳ（ｎ）の出力端子にはバッファ回路ＢＦ（ｎ）の入力端子が接続され、バッファ回路ＢＦ（ｎ）の出力端子には、第１トランジスタＴａ（ｎ）のドレイン電極と、第２トランジスタＴｂ（ｎ）のドレイン電極とが接続されている。制御トランジスタＴｃ（ｎ）の第２導通電極（以下、ソース電極とする。）は、第２トランジスタＴｂ（ｎ）の制御電極（以下、ゲート電極とする。）と、前段のゲート線ＧＬ（ｎ−１）に接続される第１トランジスタＴａ（ｎ−１）のゲート電極とに接続されている。制御トランジスタＴｃ（ｎ）のゲート電極には、クロック線（ＣＫ２）が接続されており、第１トランジスタＴａ（ｎ）と第２トランジスタＴｂ（ｎ）と第２トランジスタＴｂ（ｎ−１）のそれぞれのソース電極には、第１接続配線３４が接続されている。第１トランジスタＴａ（ｎ）のドレイン電極と、第２トランジスタＴｂ（ｎ）のドレイン電極とは、出力端子ＯＵＴ（ｎ）に接続されており、出力端子ＯＵＴ（ｎ）には、ゲート線ＧＬ（ｎ）が電気的に接続されている。出力回路Ｓ（ｎ）の出力端子は、出力端子ＯＵＴ（ｎ）に接続されており、出力回路Ｓ（ｎ）の出力信号は、ゲート線ＧＬ（ｎ）に出力される。各ゲート線１２に対応して、上記と同様の構成が設けられている。
【００４５】
上記の構成により、各制御トランジスタＴｃ（１）〜Ｔｃ（ｍ）のゲート電極は、１本のクロック線（ＣＫ２）に接続されており、各第１トランジスタＴａ及び各第２トランジスタＴｂのソース電極は、１本の第１接続配線３４に接続されている。また、１本のゲート線１２には、後段側に第１トランジスタＴａが配置されており、前段側に第２トランジスタＴｂが配置されている。また、隣り合う２本のゲート線ＧＬ（ｎ−１）、ＧＬ（ｎ）の間には、ゲート線ＧＬ（ｎ−１）に接続された第１トランジスタＴａ（ｎ−１）と、ゲート線ＧＬ（ｎ）に接続された第２トランジスタＴｂ（ｎ）が配置されており、これらゲート線ＧＬ（ｎ−１）、ＧＬ（ｎ）は、第１トランジスタＴａ（ｎ−１）及び第２トランジスタＴｂ（ｎ）を介して互いに電気的に接続される構成となっている。出力回路Ｓ（１）〜Ｓ（ｍ）の出力信号は、制御信号（クロックＣＫ２）による制御トランジスタＴｃのオン／オフ動作に応じた処理（電荷配分処理）が実行され、ゲート信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｍ）として順次、出力端子ＯＵＴ（１）〜ＯＵＴ（ｍ）から、１行目〜ｍ行目のゲート線ＧＬ（１）〜ＧＬ（ｍ）に出力される。
【００４６】
次に、ゲート線駆動回路３０の具体的な動作について説明する。図７は、出力回路Ｓの構成例を示す図である。図７に示す、（ｎ−１）段目の出力回路Ｓ（ｎ−１）と、ｎ段目の出力回路Ｓ（ｎ）と、（ｎ＋１）段目の出力回路Ｓ（ｎ＋１）とを例に挙げて説明する。図８は、ゲート線駆動回路３０の動作を示すタイミングチャートである。
【００４７】
各シフトレジスタ回路ＳＲと各レベルシフタ回路ＬＳと各バッファ回路ＢＦとは、周知の構成を適用することができる。シフトレジスタ回路ＳＲのクロック端子にはクロック線が接続されておりクロックＣＫ１が入力され、リセット端子にはオフ信号線が接続されており薄膜トランジスタ１３をオフするためのゲートオフ電圧Ｖｏｆｆ（リセット信号）が入力される。
【００４８】
シフトレジスタ回路ＳＲ（ｎ）の入力端子には、前段のシフトレジスタ回路ＳＲ（ｎ−１）から出力された出力信号ＳＲｏｕｔ（ｎ−１）が入力される。シフトレジスタ回路ＳＲ（ｎ）は、クロック端子にクロックＣＫ１が入力された状態で、入力端子に出力信号ＳＲｏｕｔ（ｎ−１）が入力されると、クロックＣＫ１に対応するパルス信号（ローレベル、ハイレベル）を出力信号ＳＲｏｕｔ（ｎ）として出力する。出力信号ＳＲｏｕｔ（ｎ）は、次段のシフトレジスタ回路ＳＲ（ｎ＋１）に入力されるとともに、レベルシフタ回路ＬＳ（ｎ）及びバッファ回路ＢＦ（ｎ）により出力信号Ｓｏｕｔ（ｎ）に変換され、出力信号Ｓｏｕｔ（ｎ）は、ゲート信号Ｇｏｕｔ（ｎ）としてゲート線ＧＬ（ｎ）に供給される。出力信号Ｓｏｕｔ（ｎ）は、出力信号ＳＲｏｕｔ（ｎ）に対して所定時間だけ遅延した信号となる。また、シフトレジスタ回路ＳＲ（ｎ）の出力信号ＳＲｏｕｔ（ｎ）は、制御トランジスタＴｃ（ｎ−１）のドレイン電極に入力され、クロックＣＫ２のハイレベルの期間だけソース電極から出力される。制御トランジスタＴｃ（ｎ）を介して出力された出力信号をｔ（ｎ）として表している。
【００４９】
出力信号ｔ（ｎ）が第１トランジスタＴａ（ｎ−１）及び第２トランジスタＴｂ（ｎ）それぞれのゲート電極に供給されると、第１トランジスタＴａ（ｎ−１）及び第２トランジスタＴｂ（ｎ）がオン状態となり、隣り合う２本のゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）が第１接続配線３４を介して互いに電気的に接続される。換言すると、出力回路Ｓ（ｎ−１）の出力端子と、出力回路Ｓ（ｎ）の出力端子とが電気的に接続される。すると、出力信号Ｓｏｕｔ（ｎ−１）の電荷が、ゲート線ＧＬ（ｎ−１）とゲート線ＧＬ（ｎ）とに配分される。これにより、図８に示すように、ゲート線ＧＬ（ｎ−１）に供給されるゲート信号Ｇｏｕｔ（ｎ−１）の電位が低下し、ｎ行目の書き込み期間が開始する直前に、ゲート線ＧＬ（ｎ）に供給されるゲート信号Ｇｏｕｔ（ｎ）の電位が上昇する。
【００５０】
続いて、シフトレジスタ回路ＳＲ（ｎ）の出力信号ＳＲｏｕｔ（ｎ）がレベルシフタ回路ＬＳ（ｎ）及びバッファ回路ＢＦ（ｎ）を通って遅延された出力信号Ｓｏｕｔ（ｎ）が、ゲート信号Ｇｏｕｔ（ｎ）としてゲート線ＧＬ（ｎ）に供給される。これにより、ゲート線ＧＬ（ｎ）に供給されるゲート信号Ｇｏｕｔ（ｎ）の電位がさらに上昇する。その後、出力信号Ｓｏｕｔ（ｎ）がハイレベルからローレベルに切り替わり、ゲート線ＧＬ（ｎ）がフローティング状態になった後に、クロックＣＫ２（ハイレベル）が制御トランジスタＴｃ（ｎ＋１）のゲート電極に供給される。すると、クロックＣＫ１（ハイレベル）が制御トランジスタＴｃ（ｎ＋１）を介して、第１トランジスタＴａ（ｎ）及び第２トランジスタＴｂ（ｎ＋１）のゲート電極に供給され、第１トランジスタＴａ（ｎ）及び第２トランジスタＴｂ（ｎ＋１）がオン状態になり、隣り合う２本のゲート線ＧＬ（ｎ）及びゲート線ＧＬ（ｎ＋１）が電気的に接続（短絡）される。すると、出力信号Ｓｏｕｔ（ｎ）の電荷が、ゲート線ＧＬ（ｎ）とゲート線ＧＬ（ｎ＋１）とに配分される。これにより、図８に示すように、ゲート線ＧＬ（ｎ）に供給されるゲート信号Ｇｏｕｔ（ｎ）の電位が低下し、（ｎ＋１）行目の書き込み期間が開始する直前に、ゲート線ＧＬ（ｎ＋１）に供給されるゲート信号Ｇｏｕｔ（ｎ＋１）の電位が上昇する。
【００５１】
上記のようにして、隣り合う２本のゲート線１２間で電荷が配分されたゲート信号Ｇｏｕｔが、順次ゲート線１２に供給される。上記の構成によれば、出力回路Ｓの出力信号Ｓｏｕｔによってゲート線１２を所定電位まで充電する前に、前段のゲート線１２の電位（電荷）を配分して所定電位の例えば半分の電位まで予め充電（予備充電）することができるため、ゲート線駆動回路３０の駆動電力を低減（例えば半減）することができる。また、ゲート線駆動回路３０にトランジスタを追加すればよいため、回路構成が複雑化することもない。よって、ゲート線駆動回路３０及び液晶表示装置１の回路構成を複雑化させることなく低消費電力化を図ることができる。
【００５２】
なお、上記の構成では、出力回路Ｓ（ｎ−１）がゲート線ＧＬ（ｎ−１）にゲートオン電圧を出力した後、かつゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）がフローティング状態のときに、制御トランジスタＴｃ（ｎ）を介して第１トランジスタＴａ（ｎ−１）と第２トランジスタＴｂ（ｎ）とをオン状態にして、ゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）を互いに電気的に接続しているが、本実施形態に係るゲート線駆動回路３０は、これに限定されない。例えば、出力回路Ｓ（ｎ−１）がゲート線ＧＬ（ｎ−１）にゲートオン電圧を出力しているとき（出力中）に、制御トランジスタＴｃ（ｎ）を介して第１トランジスタＴａ（ｎ−１）と第２トランジスタＴｂ（ｎ）とをオン状態にして、ゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）を互いに電気的に接続してもよい。この場合は、ゲート線ＧＬ（ｎ−１）への書き込み期間の終了直前に、制御トランジスタＴｃ（ｎ）を介して第１トランジスタＴａ（ｎ−１）と第２トランジスタＴｂ（ｎ）とをオン状態にすることが好ましい。
【００５３】
本実施形態に係るゲート線駆動回路３０は、上記構成に限定されない。図９は、ゲート線駆動回路３０の他の構成を示す平面図である。図９に示すゲート線駆動回路３０は、図６に示すゲート線駆動回路３０に、さらに第２接続配線と抵抗器Ｒとが設けられている。図９に示すように、各第１トランジスタＴａのソース電極は第１接続配線３４に接続され、各第２トランジスタＴｂのソース電極は第２接続配線３５に接続されている。また、抵抗器Ｒの第１端子が第１接続配線３４に接続され、抵抗器Ｒの第２端子が第２接続配線３５に接続されている。すなわち、第１接続配線３４及び第２接続配線３５は、抵抗器Ｒを介して互いに電気的に接続されている。図９の構成によれば、例えば隣り合うゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）が短絡した場合、これらゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）の間の時定数が大きくなるため、図１０に示すように、ゲート信号Ｇｏｕｔ（ｎ−１）の電位が徐々に低下し、ゲート信号Ｇｏｕｔ（ｎ）の電位が徐々に上昇していく。同様に、ゲート信号Ｇｏｕｔ（ｎ）の電位が徐々に低下し、ゲート信号Ｇｏｕｔ（ｎ＋１）の電位が徐々に上昇していく。すなわち、ゲート信号Ｇｏｕｔの立ち上がり波形及び立ち下がり波形に傾斜（スロープ）が形成される。これにより、表示の面内均一性を向上させることができる。なお、スロープの傾斜角度は、抵抗器Ｒの抵抗値を調整することにより設定することができる。
【００５４】
図１１は、図９の変形例を示している。図１１では、ゲート線駆動回路３０を複数のゲートドライバＩＣ３０ａ、３０ｂ、…で構成し、隣り合うゲートドライバＩＣ間に抵抗器Ｒを配置している。抵抗器Ｒは、表示パネルを構成する基板上に配置することができる。これにより、ゲートドライバＩＣの内部には抵抗器Ｒを配置する必要がないため、ゲートドライバＩＣの汎用性を高めることができ、また小型化を図ることができる。また、図１１の構成によれば、表示パネル毎に抵抗値を設定して、最適なスロープ形状を有するゲート信号を出力することができる。
【００５５】
図１２は、図９の他の変形例を示している。図１２に示すゲート線駆動回路３０は、複数の第１接続配線３６ａ及び複数の第２接続配線３６ｂを含み、各第１トランジスタＴａのソース電極と、各第２トランジスタＴｂのソース電極との間に、第１接続配線３６ａと抵抗器Ｒと第２接続配線３６ｂとが配置されている。具体的には、図１２に示すように、各第１トランジスタＴａのソース電極は各第１接続配線３６ａの一端に接続され、各第２トランジスタＴｂのソース電極は各第２接続配線３６ｂの一端に接続されている。また、抵抗器Ｒの第１端子が第１接続配線３６ａの他端に接続され、抵抗器Ｒの第２端子が第２接続配線３６ｂの他端に接続されている。第１接続配線３６ａ及び第２接続配線３６ｂは、抵抗器Ｒを介して互いに電気的に接続されている。図１２の構成によれば、例えば出力信号ｔ（ｎ）が第１トランジスタＴａ（ｎ−１）及び第２トランジスタＴｂ（ｎ）それぞれのゲート電極に供給されると、第１トランジスタＴａ（ｎ−１）及び第２トランジスタＴｂ（ｎ）がオン状態となり、隣り合う２本のゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）が、第１接続配線３６ａと抵抗器Ｒと第２接続配線３６ｂとを介して互いに電気的に接続される。そして、隣り合うゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）が短絡した場合、これらゲート線ＧＬ（ｎ−１）及びゲート線ＧＬ（ｎ）の間に抵抗器Ｒが介在しているため、図１０に示すように、ゲート信号Ｇｏｕｔの立ち上がり波形及び立ち下がり波形に傾斜（スロープ）が形成される。これにより、表示の面内均一性を向上させることができる。なお、スロープの傾斜角度は、各抵抗器Ｒの抵抗値を調整することにより設定することができる。
【００５６】
上述した各構成では、第１トランジスタＴａ及び第２トランジスタＴｂのオン／オフを、制御トランジスタＴｃにより制御しているが、本実施形態はこれに限定されない。例えば、第１トランジスタＴａ及び第２トランジスタＴｂそれぞれのオン／オフを、異なるトランジスタ又は異なる制御線により制御してもよい。
【００５７】
以上、本発明の実施の形態について説明したが、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記実施の形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
【符号の説明】
【００５８】
１  液晶表示装置、１０  表示パネル、１１  データ線、１２  ゲート線、１３  薄膜トランジスタ、１４  画素、１５  画素電極、１６  共通電極、２０  データ線駆動回路、２１  半導体層、２２  ドレイン電極、２３  ソース電極、２４  スルーホール、３０  ゲート線駆動回路、３０ａ，３０ｂ  ゲートドライバＩＣ、３１  シフトレジスタ、３２  レベルシフタ、３３  出力バッファ、３４  第１接続配線、３５  第２接続配線、３６ａ  第１接続配線、３６ｂ  第２接続配線、４０  制御回路、Ｔａ  第１トランジスタ、Ｔｂ  第２トランジスタ、Ｔｃ  制御トランジスタ、ＳＲ  シフトレジスタ回路、ＬＳ  レベルシフタ回路、ＢＦ  バッファ回路、Ｓ  出力回路、ＣＫ１  クロック、ＣＫ２  クロック（制御信号）、ＳＰ  スタートパルス、Ｖｏｆｆ  ゲートオフ電圧、ＳＲｏｕｔ  （シフトレジスタ回路ＳＲの）出力信号、Ｓｏｕｔ  （出力回路Ｓの）出力信号、Ｇｏｕｔ  ゲート信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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