(57)【要約】【課題】半導体チップ内の回路動作において信号遅延が発見された場合に、設計変更により遅延改善のためのリピータを追加形成する際、半導体チップの面積増大および半導体装置の製造コストの増大を防ぐ。【解決手段】リピータを構成するインバータを、半導体基板主面近傍のトランジスタではなく、積層配線層の上部に形成したトランジスタにより構成する。これにより、リピータを追加する設計変更により、レイアウト変更が必要となる配線層の数を低減する。【選択図】図２
2017069513.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された層間絶縁膜を含む配線層と、
前記層間絶縁膜に埋設され、前記配線層を構成する第１ゲート電極および第２ゲート電極と、
前記層間絶縁膜上および前記第１ゲート電極上に形成された第１ゲート絶縁膜と、
前記層間絶縁膜上および前記第２ゲート電極上に形成された第２ゲート絶縁膜と、
前記第１ゲート電極の直上に前記第１ゲート絶縁膜を介して形成された第１半導体層と、
前記第２ゲート電極の直上に前記第２ゲート絶縁膜を介して形成された第２半導体層と、
前記第１半導体層および前記第２半導体層を覆う第１絶縁膜と、
前記第１絶縁膜を貫通する複数のビアと、
一対の前記ビアのそれぞれが接する前記第１半導体層の上面に形成された第１ソース領域および第１ドレイン領域と、
一対の前記ビアのそれぞれが接する前記第２半導体層の上面に形成された第２ソース領域および第２ドレイン領域と、
を有し、
前記第１ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、第１導電型の第１トランジスタを構成し、
前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、前記第１導電型とは異なる第２導電型の第２トランジスタを構成し、
前記第１ゲート電極および前記第２ゲート電極は、互いに電気的に接続され、
前記第１ドレイン領域および前記第２ドレイン領域は、互いに電気的に接続され、
前記第１トランジスタおよび前記第２トランジスタにより構成される第１インバータは、リピータ回路として用いられる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記層間絶縁膜に埋設され、前記半導体基板の主面に沿う第１方向に延在し、電源電位を有する複数の第１配線と、
前記層間絶縁膜に埋設され、前記第１方向に延在し、接地電位を有する複数の第２配線と、
前記第１絶縁膜上において、前記第１方向に対し直交する第２方向に延在し、前記複数の第１配線に電気的に接続された複数の第３配線と、
前記第１絶縁膜上において、前記第２方向に延在し、前記複数の第２配線に電気的に接続された複数の第４配線と、
前記第１絶縁膜上において、前記複数の第３配線と隣り合う第５配線と、
をさらに有し、
前記第１ゲート電極および前記第２ゲート電極のそれぞれは、前記第１方向に延在し、
前記複数の第１配線および前記複数の第２配線は、前記第２方向に交互に並んで配置され、前記複数の第３配線および前記複数の第４配線は、前記第１方向に交互に並んで配置され、
前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに隣り合う前記複数の第２配線同士の間に配置され、前記第１ソース領域は、前記複数の第３配線に電気的に接続され、前記第２ソース領域は、前記複数の第４配線に電気的に接続され、
前記第１ドレイン領域および前記第２ドレイン領域は、前記第５配線に電気的に接続されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記層間絶縁膜に埋設され、互いに前記第１方向に延在する第３ゲート電極および第４ゲート電極と、
前記第３ゲート電極の直上に第３ゲート絶縁膜を介して形成された第３半導体層と、
前記第４ゲート電極の直上に第４ゲート絶縁膜を介して形成された第４半導体層と、
一対の前記ビアのそれぞれが接する前記第３半導体層の上面に形成された第３ソース領域および第３ドレイン領域と、
一対の前記ビアのそれぞれが接する前記第４半導体層の上面に形成された第４ソース領域および第４ドレイン領域と、
をさらに有し、
前記第３ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、前記第１導電型の第３トランジスタを構成し、
前記第４ゲート電極、前記第４ソース領域および前記第４ドレイン領域は、前記第２導電型の第４トランジスタを構成し、
前記第３ゲート電極および前記第４ゲート電極は、互いに前記第５配線に電気的に接続され、
前記第３ドレイン領域および前記第４ドレイン領域は、互いに電気的に接続され、
前記第３トランジスタおよび前記第４トランジスタは、第２インバータを構成し、
前記第１インバータおよび前記第２インバータにより構成されるバッファは、前記リピータ回路として用いられ、
前記第３ゲート電極および前記第４ゲート電極は、前記第２方向において互いに隣り合う前記複数の第１配線同士の間に配置され、前記第３ソース領域は、前記複数の第３配線に電気的に接続され、前記第４ソース領域は、前記複数の第４配線に電気的に接続されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１インバータの出力端子は、他の前記第１インバータの入力端子に接続され、
これらの２つの前記第１インバータは、前記リピータ回路に用いられるバッファを構成する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
複数の前記第１インバータが直列に接続されている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記層間絶縁膜の下において、前記半導体基板の主面近傍に形成された第１半導体素子および第２半導体素子をさらに有し、
前記第１インバータの入力端子は前記第１半導体素子に接続され、前記第１インバータの出力端子は前記第２半導体素子に接続されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体基板と前記層間絶縁膜との間には、積層配線層が形成されている、半導体装置。
【請求項８】
（ａ）第１半導体基板を準備する工程、
（ｂ）前記第１半導体基板の主面上に第１半導体素子を形成する工程、
（ｃ）前記第１半導体素子上に、第１層間絶縁膜と、前記第１層間絶縁膜に埋設された第１ゲート電極および第２ゲート電極を形成する工程、
（ｄ）前記第１ゲート電極および前記第２ゲート電極のそれぞれの上に、第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程、
（ｅ）前記第１ゲート絶縁膜を介して前記第１ゲート電極の直上に位置する第１半導体層と、前記第２ゲート絶縁膜を介して前記第２ゲート電極の直上に位置する第２半導体層とを形成する工程、
（ｆ）前記第１半導体層および前記第２半導体層を覆う第１絶縁膜を形成する工程、
（ｇ）前記第１半導体層の上面に第１ソース領域および第１ドレイン領域を形成し、前記第２半導体層の上面に第２ソース領域および第２ドレイン領域を形成する工程、
（ｈ）前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域および前記第２ドレイン領域のそれぞれに接続された複数のビアを形成する工程、
を有し、
前記第１ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、第１導電型の第１トランジスタを構成し、
前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、前記第１導電型とは異なる第２導電型の第２トランジスタを構成し、
前記第１ゲート電極および前記第２ゲート電極は、互いに電気的に接続され、
前記第１ドレイン領域および前記第２ドレイン領域は、互いに電気的に接続され、
前記第１トランジスタおよび前記第２トランジスタにより構成される第１インバータは、リピータ回路として用いられる、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
検査用半導体装置に対し検査を行った後、前記検査用半導体装置について設計変更を行い、前記設計変更に従って形成する半導体装置の製造方法であって、
（ａ１）前記（ａ）工程の前に、第２半導体基板上の第２半導体素子と、前記第２半導体素子上の第２層間絶縁膜と、前記第２層間絶縁膜上の第１信号配線と、前記第２半導体素子および前記第１信号配線を含む第１回路とを備えた前記検査用半導体装置を形成する工程、
（ａ２）前記（ａ）工程の前に、前記第１回路を検査することで、前記第１信号配線を流れる信号の遅延を検出する工程、
（ａ３）前記（ａ）工程の前に、前記遅延を修正する前記リピータ回路を追加する前記設計変更を行う工程、
（ｂ１）前記（ｂ）工程の後、前記第１ゲート電極および前記第２ゲート電極と、前記第１半導体素子とを電気的に接続する第２信号配線を形成する工程、
をさらに有し、
前記第１半導体素子、前記第２信号配線および前記リピータ回路は、第２回路を構成する、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１層間絶縁膜と、前記第１半導体基板の主面に沿う第１方向に延在する前記第１ゲート電極と、前記第１方向に延在する前記第２ゲート電極と、前記第１層間絶縁膜に埋設され、前記第１方向に延在する複数の第１配線と、前記第１層間絶縁膜に埋設され、前記第１方向に延在する複数の第２配線とを形成し、
前記（ｈ）工程では、複数の前記ビア上において、前記第１方向に対し直交する第２方向に延在する複数の第３配線と、複数の前記ビア上において、前記第２方向に延在する複数の第４配線と、複数の前記ビア上の第５配線とを形成し、
前記複数の第１配線および前記複数の第２配線は、前記第２方向に交互に並んで配置され、前記複数の第３配線および前記複数の第４配線は、前記第１方向に交互に並んで配置され、
前記第１ゲート電極および前記第２ゲート電極は、前記第２方向において互いに隣り合う前記複数の第２配線同士の間に配置され、前記第１ソース領域は、前記複数の第３配線に電気的に接続され、前記第２ソース領域は、前記複数の第４配線に電気的に接続され、
前記第１ドレイン領域および前記第２ドレイン領域は、前記第５配線に電気的に接続され、
前記第１配線および前記第３配線には、電源電位が印加され、前記第２配線および前記第４配線には、接地電位が印加される、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１層間絶縁膜と、前記第１ゲート電極、前記第２ゲート電極、前記複数の第１配線および前記複数の第２配線と、前記第１層間絶縁膜に埋設され、前記第１方向に延在する第３ゲート電極と、前記第１層間絶縁膜に埋設され、前記第１方向に延在する第４ゲート電極とを形成し、
前記（ｅ）工程では、前記第１半導体層および前記第２半導体層と、第３ゲート絶縁膜を介して前記第３ゲート電極の直上に位置する第３半導体層と、第４ゲート絶縁膜を介して前記第４ゲート電極の直上に位置する第４半導体層とを形成し、
前記（ｆ）工程では、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第４半導体層を覆う前記第１絶縁膜を形成し、
前記（ｇ）工程では、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域および前記第２ドレイン領域を形成し、前記第３半導体層の上面に第３ソース領域および第３ドレイン領域を形成し、前記第４半導体層の上面に第４ソース領域および第４ドレイン領域を形成し、
前記（ｈ）工程では、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、前記第２ドレイン領域、前記第３ソース領域、前記第３ドレイン領域、前記第４ソース領域および前記第４ドレイン領域のそれぞれに接続された複数の前記ビア、並びに複数の前記ビア上の第６配線を形成し、
前記第３ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、前記第１導電型の第３トランジスタを構成し、
前記第４ゲート電極、前記第４ソース領域および前記第４ドレイン領域は、前記第２導電型の第４トランジスタを構成し、
前記第３ゲート電極および前記第４ゲート電極は、第２方向において互いに隣り合う前記複数の第１配線同士の間に配置され、前記第３ソース領域は、前記複数の第３配線に電気的に接続され、前記第４ソース領域は、前記複数の第４配線に電気的に接続され、
前記第３ドレイン領域および前記第４ドレイン領域は、互いに電気的に接続され、
前記第１ドレイン領域、前記第２ドレイン領域、前記第３ゲート電極および前記第４ゲート電極は、前記第６配線に電気的に接続され、
前記第１インバータと、前記第３トランジスタおよび前記第４トランジスタにより構成される第２インバータとは、リピータ回路に用いられるバッファを構成する、半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記第１インバータの出力端子は、他の前記第１インバータの入力端子に接続され、
これらの２つの前記第１インバータは、前記リピータ回路に用いられるバッファを構成する、半導体装置の製造方法。
【請求項１３】
検査用半導体装置に対し検査を行った後、前記検査用半導体装置について設計変更を行い、前記設計変更に従って形成する半導体装置の製造方法であって、
（ａ）第１半導体基板上に形成された第１半導体素子と、前記第１半導体素子上に形成された第１積層配線とを含む第１論理回路と、回路を構成せず、前記第１積層配線上に形成された第１トランジスタとを具備する前記検査用半導体装置を形成する工程、
（ｂ）前記第１論理回路を検査した後、前記第１論理回路と前記第１トランジスタとを電気的に接続する前記設計変更を行う工程、
（ｃ）第２半導体基板上の第２半導体素子、および、前記第２半導体素子上の第２積層配線を含む第２論理回路と、前記第２論理回路に電気的に接続され、前記第２積層配線上に形成された第２トランジスタとを形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２半導体基板を準備する工程、
（ｃ２）前記第２半導体基板の主面上に前記第２半導体素子を形成する工程、
（ｃ３）前記第２半導体素子上に、前記第２積層配線を含む積層配線層を形成する工程、
（ｃ４）前記積層配線層上に、層間絶縁膜と、前記層間絶縁膜に埋設されたゲート電極を形成する工程、
（ｃ５）前記ゲート電極上に、第１絶縁膜を形成する工程、
（ｃ６）前記ゲート電極の直上に、前記第１絶縁膜を介して半導体層を形成する工程、
（ｃ７）前記半導体層を覆う第２絶縁膜を形成する工程、
（ｃ８）前記半導体層の上面にソース領域およびドレイン領域を形成する工程、
（ｃ９）前記ソース領域および前記ドレイン領域のそれぞれに接続された一対のビアを形成する工程、
を有し、
前記ゲート電極、前記ソース領域および前記ドレイン領域は、前記第２トランジスタを構成する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記第１トランジスタおよび前記第２トランジスタは、インバータ、バッファ、マルチプレクサまたはフリップフロップを構成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、配線層にＭＯＳＦＥＴを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）などの設計後に、ＬＳＩのチップ内の信号伝達においてタイミングの遅延が検出され、再設計が必要になる場合がある。当該遅延は、信号が長距離配線を流れることにより生じ、例えばメモリセルとＣＰＵ（Central Processing Unit）との間などのモジュール間を結ぶ配線、メモリアレイ同士を接続する配線、またはメモリアレイからの引出し配線などにおいて生じやすい。これらの長距離配線は、半導体基板上に積層された複数の配線層のうち、上層に形成されることが多い。
【０００３】
タイミングの遅延を改善する方法としては、長距離配線を分割するように、長距離配線の途中にリピータセルを挿入することで、タイミングを修正する方法が知られている。
【０００４】
特許文献１（国際特許公開ＷＯ２０１２／１２１２５５号）には、配線層にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが記載されている。
【０００５】
特許文献２（特開２００３−４５９７２号公報）には、タイミング修正のためにダミーセルをリピータセルに入れ替えることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際特許公開ＷＯ２０１２／１２１２５５号
【特許文献２】特開２００３−４５９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信号のタイミング修正を行う場合、半導体装置の設計を変更して、リピータセルを構成するＭＯＳＦＥＴを、例えばメモリセルなどを構成する他のＭＯＳＦＥＴと同様に半導体基板の主面近傍に新たに設けることが考えられる。この場合、半導体基板の主面近傍に形成する素子のレイアウト、および、長距離配線のレイアウトを修正する必要が生じる他、当該素子と当該長距離配線との間の複数の積層配線層を構成する配線およびビア（プラグ）などのレイアウトも変更する必要が生じるため、半導体装置の製造コストが増大する。
【０００８】
また、複数の箇所のメモリアレイ同士を接続する長距離配線の途中にリピータセルを挿入（接続）する場合、当該リピータセルを構成するＭＯＳＦＥＴを半導体基板の主面近傍に新たに設けようとすると、隣り合うメモリアレイ同士の間に当該ＭＯＳＦＥＴを設ける領域を確保する必要がある。この場合、メモリアレイを構成するメモリセルの単位面積当たりの密度が低下するため、半導体装置を微細化することが困難となる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、長距離配線に接続して遅延改善に用いるリピータを、積層配線層の上部に形成したトランジスタにより構成するものである。
【００１２】
また、一実施の形態である半導体装置の製造方法は、遅延改善のために形成するリピータを、積層配線層の上部に形成したトランジスタにより構成するものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【００１４】
また、他の一実施の形態によれば、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１である半導体装置のフローチャートである。
【図２】本発明の実施の形態１である半導体装置のフローチャートである。
【図３】本実施の形態の半導体装置を製造する前に試験的に製造する半導体装置の断面図である。
【図４】図３に示す半導体装置における信号の波形を示すタイミングチャートである。
【図５】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の平面図である。
【図１４】図１３のＡ−Ａ線における断面図である。
【図１５】本発明の実施の形態１である半導体装置を構成するインバータの回路図である。
【図１６】本発明の実施の形態１である半導体装置のレイアウトを示す概略図である。
【図１７】インバータの入力電圧と出力電圧との関係を表わしたグラフである。
【図１８】インバータの入力信号および出力信号の波形を示すタイミングチャートである。
【図１９】本発明の実施の形態１である半導体装置を示す概略図である。
【図２０】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図２１】本発明の実施の形態２である半導体装置の平面図である。
【図２２】図２１のＢ−Ｂ線における断面図である。
【図２３】本発明の実施の形態２である半導体装置の平面図である。
【図２４】本発明の実施の形態２である半導体装置の平面図である。
【図２５】本発明の実施の形態２である半導体装置の変形例を示す平面図である。
【図２６】本発明の実施の形態１である半導体装置の変形例を構成するバッファを示す回路図である。
【図２７】本発明の実施の形態１である半導体装置を示す回路図である。
【図２８】本発明の実施の形態１である半導体装置を示す回路図である。
【図２９】本発明の実施の形態１である半導体装置を示す回路図である。
【図３０】本発明の実施の形態１である半導体装置を示す回路図である。
【図３１】比較例である半導体装置の概略図である。
【図３２】比較例である半導体装置の概略図である。
【図３３】比較例である半導体装置の平面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
（実施の形態１）
実施の形態１の半導体装置の製造工程を図１〜図１６を用いて説明する。図１および図２は、本実施の形態の半導体装置の製造工程を説明するフローチャートである。図３は、本実施の形態の半導体装置を製造する前に試験的に製造する半導体装置の断面図である。図４は、図３に示す半導体装置における信号の波形を示すタイミングチャートである。図５〜図１２および図１４は、本実施の形態の半導体装置の製造工程中の断面図である。図１３は、本実施の形態の半導体装置の製造工程中の平面図である。図１４は図１３のＡ−Ａ線における断面図である。図１５は、本実施の形態の半導体装置を構成するインバータの回路図である。図１６は、本実施の形態の半導体装置である半導体チップのレイアウトを示す概略図である。
【００１８】
以下では、図１および図２に示すフローに沿って、半導体装置の製造方法について説明する。なお、図１のステップＳ１〜Ｓ３およびステップＲ１では、実際の製造工程を行わず、コンピュータなどを用いて仮の設計を行う。図２は、図１のステップＳ４およびステップＲ２を具体的に説明するフローチャートである。
【００１９】
本実施の形態の半導体装置の製造工程では、まず、フロアプランを行う（図１のステップＳ１）。つまり、半導体チップ内において、論理回路、アナログ回路、メモリアレイ、ＣＰＵまたはＩ／Ｏなどのモジュールなどの配置位置を決める。ここでいうＩ／Ｏとは、半導体チップに、外部から信号などを入力する役割、および、半導体チップの外部に信号など出力したりする役割を有する回路であり、比較的高い電圧により駆動する回路である。
【００２０】
次に、各モジュールを構成する素子の配置を決定する（図１のステップＳ２）。例えば、上記モジュールのうちの１つである論理回路を構成するＮＡＮＤ、ＮＯＲ、またはＦＦなどの配置を設計し、それらの回路を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）、ダイオード、抵抗素子または容量素子などの配置を設計する。また、ここでは、上記モジュールのうちの１つであるメモリアレイを構成するＭＯＳＦＥＴなどの配置を設計する。メモリアレイは、ＭＯＳＦＥＴなどにより構成されるメモリセルをアレイ状（行列状）に並べたモジュールである。また、ここでは、上記素子上の複数の配線層のレイアウトも設計する。
【００２１】
ここで、半導体チップ内に長距離配線を設ける必要がある場合であって、当該長距離配線を用いて論理回路の信号を伝達する場合、または当該長距離配線を用いてメモリアレイの出力信号を伝達する場合などがある。これらの場合、長距離配線を介して伝達する信号は、長距離配線（信号配線）の有する寄生容量などに起因して遅延する問題が生じる。このようなタイミング遅延を改善する必要がある場合には、長距離配線の途中にリピータを挿入（形成）する設計を行う（図１のステップＲ１）。ステップＲ１で形成位置が決定されるリピータを構成するＭＯＳＦＥＴは、半導体基板の主面近傍に形成されるものであってもよく、また、図５〜図１４を用いて後述するように、半導体基板の主面近傍に形成される素子の上の配線層に形成されるＭＯＳＦＥＴであってもよい。
【００２２】
次に、クロックツリーを作成する（図１のステップＳ３）。クロックツリーの作成とは、時系列的な信号処理動作の同期をとるために利用されるパルス信号（クロック信号）を供給するクロックドライバを、ツリー状に構成し、半導体チップ内に分散して配置する設計をすることであり、クロック設計の１つの方式である。クロックツリー方式は、クロック・スキューの調整、およびＬＳＩ（Large Scale Integration）の設計が比較的容易であるという特徴を有する。
【００２３】
次に、実際に半導体基板を用意し、その上に半導体素子および複数の積層配線層を順次形成する（ステップＳ４）。これにより形成した半導体装置の動作の検査を行い、長距離配線でのタイミング遅延に起因する動作不良が発見された場合には、タイミング改善のためにリピータを長距離配線の途中に挿入（形成）する（図１のステップＲ２）。すなわち、新たなリピータを設ける設計を行い、当該リピータを含む半導体装置を再度形成する。本実施の形態は、図１のステップＲ２で新たに設けるリピータを配線層に形成することを主な特徴とするものである。
【００２４】
以下では、図２を用いて、図１のステップＳ４およびステップＲ２において行う工程を具体的に説明する。すなわち、図２のステップＳ４１〜Ｓ４４は図１のステップＳ４に対応し、図２のステップＲ２０は図１のステップＲ２に対応する。
【００２５】
図２に示すように、半導体装置を製造する際には、まず半導体基板を用意する（図２のステップＳ４１）。
【００２６】
次に、半導体基板の主面近傍に、ＭＯＳＦＥＴなどのトランジスタ、ダイオード、抵抗素子、容量素子または記憶素子などの半導体素子（基板上素子）を形成する（図２のステップＳ４２）。ここで形成するＭＯＳＦＥＴＱ１、Ｑ２（図３参照）は、例えば半導体基板の主面に形成されたソース・ドレイン領域と、当該主面上にゲート絶縁膜を介して形成されたゲート電極とを含むものであるが、本願では、特に説明のない場合、半導体基板の主面近傍に形成するＭＯＳＦＥＴを、「基板上のＭＯＳＦＥＴ」と呼ぶ。また、図５〜図１４などを用いて後述するＭＯＳＦＥＴ、つまり上記半導体素子よりも上に形成されるＭＯＳＦＥＴを、「配線層のＭＯＳＦＥＴ」と呼ぶ。すなわち、本願では、基板上のＭＯＳＦＥＴと、配線層に形成されるＭＯＳＦＥＴとを区別して説明を行う。
【００２７】
次に、基板上素子の上に、積層配線層を形成する（図２のステップＳ４３）。すなわち、図３に示すように、半導体基板ＳＢ上の素子であるＭＯＳＦＥＴＱ１、Ｑ２を層間絶縁膜ＣＬで覆い、層間絶縁膜ＣＬを貫通するコンタクトプラグ（接続部）を形成することで、コンタクトプラグを基板上素子に接続する。続いて、層間絶縁膜ＣＬ上に、層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１を貫通してコンタクトプラグに電気的に接続された配線Ｍ１とを形成する。層間絶縁膜ＩＬ１および配線Ｍ１は、第１配線層を構成している。続いて、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２の上面の溝内を埋め込む配線Ｍ２と、層間絶縁膜ＩＬ２を貫通して配線Ｍ２およびＭ１を電気的に接続するビア（接続部）とを形成する。層間絶縁膜ＩＬ２、配線Ｍ２および当該ビアは、第２配線層を構成している。
【００２８】
続いて、第２配線層と同様の製造工程を行うことで、第２配線層上に、第３配線層、第４配線層および第５配線層を順に積層する。なお、第５配線層の底部には拡散防止膜（キャップ絶縁膜）である絶縁膜ＤＰ５が形成されており、図示は省略しているが、第２〜第４配線層のそれぞれの底部にも拡散防止膜である絶縁膜が形成されている。拡散防止膜とは、各配線を構成する金属（例えばＣｕ（銅））が当該配線上の層間絶縁膜内に拡散することを防ぐために設けられるものである。絶縁膜ＤＰ５、層間絶縁膜ＩＬ５および配線Ｍ５と、配線Ｍ５の底部に形成され、絶縁膜ＤＰ５および層間絶縁膜ＩＬ５を貫通するビアＶ５とは、第５配線層を構成している。
【００２９】
続いて、第５配線層を構成する層間絶縁膜ＩＬ５上に、拡散防止膜である絶縁膜ＤＰ６と、絶縁膜ＩＬ６とを順に形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＬ６の上面に溝を形成する。その後、当該溝の底面に、フォトリソグラフィ技術およびドライエッチング法を用いて、配線Ｍ５の上面を露出するビアホール（接続孔）を形成する。続いて、当該溝および当該ビアホール内に例えば主にＡｌ（アルミニウム）からなる導体膜を埋め込むことで、溝内の配線ＷＲ１と、ビアホール内のビアＶ６とを形成する。
【００３０】
以上により積層配線層を形成し（図２のステップＳ４３）、これにより半導体装置を形成する。配線ＷＲ１の一部は、半導体チップの外部の配線をボンディングする対象であるパッド電極として使用することができる。なお、配線ＷＲ１に電気的に接続された再配線を絶縁膜ＩＬ６上に形成し、当該再配線の上面にパッド電極を設けてもよい。
【００３１】
ここでは、配線ＷＲ１およびビアＶ６を、配線溝内およびビアホール内に同一工程で形成する方法、つまり所謂デュアルダマシン法により形成する方法について説明した。なお、第２〜第５配線層においても、配線およびビアをデュアルダマシン法を用いて形成している。
【００３２】
ただし、配線ＷＲ１およびビアＶ６は、デュアルダマシン法を用いずに形成してもよい。つまり、例えば絶縁膜ＩＬ６および絶縁膜ＤＰ６を貫通するビアホールを形成した後、当該ビアホール内を埋め込むＡｌ膜をスパッタリング法などにより形成し、その後、絶縁膜ＩＬ６上のＡｌ膜をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングすることで、ビアホール内のＡｌ膜からなるビアと、絶縁膜ＩＬ６上のＡｌ膜のパターンからなる配線とを形成してもよい。つまり、配線ＷＲ１は、絶縁膜ＩＬ６に埋め込まれていなくてもよい。
【００３３】
次に、上記のようにして形成した半導体装置の動作確認を行うことで、論理回路の信号の伝達に遅延があるかどうかを検査する（図２のステップＳ４４）。１回の設計で、信号伝達のタイミングについて問題なく半導体装置を形成することは困難であり、改善を要する場合が多いためである。つまり、図２のステップＳ４４を行う前にステップＳ４１〜Ｓ４３を行って形成した半導体装置は、検査用に形成した半導体装置である。言い換えれば、当該半導体装置は、試験的に形成した仮の半導体装置である。
【００３４】
ここで検査する信号は、論理回路に接続された長距離配線を流れる信号に限らず、メモリアレイに接続された長距離配線を流れる信号などでもよい。すなわち、配線が長いことに起因して遅延が生じ得る長距離配線であれば、いずれの配線を流れる信号もタイミング検査の対象となり得る。長距離配線の例としては、メモリアレイとＩ／Ｏとの間でデータを転送するために使われる配線、つまりバス配線が挙げられる。
【００３５】
タイミング遅延が発見されなければ、遅延改善のために半導体装置にさらに素子を追加する設計変更を行う必要は無い。これに対し、タイミング遅延が発見された場合には、当該遅延の改善のためにリピータを設ける設計変更を行い（図２のステップＲ２０）、その後、当該設計変更に従って、再度半導体装置の製造工程（図２のステップＳ４１〜Ｓ４３）を行う。当該設計変更により追加するリピータは、配線層のＭＯＳＦＥＴにより構成されるものである。当該リピータを含む本実施の形態の半導体装置の製造工程については、後に図５〜図１４を用いて具体的に説明する。
【００３６】
図２のステップＳ４４で行う回路の動作確認工程では、例えば図４に示すような信号波形を検出する。図４に示すタイミングチャートにおける信号Ａ１およびＢ１のそれぞれでは、電圧が最も高いときに信号「１」が出力され、電圧が最も低いときに信号「０」が出力される。ここでは、半導体チップ内においてモジュールと他のモジュールとを接続するような、比較的長距離の配線を経て伝達された信号の波形を検査する。
【００３７】
信号の波形に遅延がない場合には、当該信号は、図４の信号Ａ１に示すように、立ち上がりおよび立ち下がりの時間が短い矩形の波形を示す。信号の波形に遅延がある場合には、長距離配線に入力された信号が信号Ａ１のように矩形の波形を有していたとしても、当該長距離配線を経て出力された信号は、図４の信号Ｂ１に示すように、矩形の波形ではなく波状の波形を示す。
【００３８】
図４に示すように、信号Ａ１では、立ち上がりおよび立ち下がりの時間が短いため、信号が「０」または「１」のどちらであるかが明確であり、「０」と「１」との間の遷移時間が短いため、遅延が殆どない。しかし、信号Ｂ１では、信号が「０」の状態から「１」の状態に変わる場合、および、信号が「１」の状態から「０」の状態に変わる場合のいずれにおいても遷移時間が長い。このため、信号Ｂ１では、信号の伝達のタイミングが、信号Ａ１に比べ、時間ｔ１だけ遅延する。
【００３９】
信号Ｂ１のような遅延が生じる理由は、主に、信号を伝達する長距離配線が、他の配線などとの間に寄生容量を有することにある。このため、長距離配線を通って伝達される信号には遅延が生じやすい問題がある。このようにしてタイミング遅延が生じると、メモリアレイの読み込み動作の速度が遅くなるなどして、半導体装置の動作が遅くなる虞がある他、所望のタイミングで論理回路などが動作しないために、半導体装置が正常に動作しなくなる虞がある。
【００４０】
そこで、タイミング遅延が生じる場合には、図２のステップＲ２０に示すように、リピータを追加する設計変更を行って、遅延を改善する必要がある。ここでいう信号の遅延（タイミング遅延）の改善（訂正、回復）とは、長距離配線を流れる信号の波形が、長距離配線の寄生容量などに起因して曲線状に変化した場合に、当該信号の波形を矩形に戻すことを指す。遅延が生じた場合、信号波形の振幅が小さくなっている場合があるので、遅延の改善を行う際には、信号波形の振幅も元に戻す。
【００４１】
すなわち、ここでは、長距離配線を有する論理回路などの回路を具備した検査用半導体装置を形成した後、当該長距離配線を流れる信号の検査を行うことで、信号の遅延を発見する。その後、当該検査用半導体装置の構造ついて、長距離配線に挿入するリピータを追加する設計変更を行い、当該設計変更に従って、当該リピータを有する本実施の形態の半導体装置を形成する。
【００４２】
以下では、図５〜図１６を用いて、遅延訂正用のリピータを構成するＭＯＳＦＥＴを配線層に形成することについて説明する。なお、図５および図１４では半導体基板ＳＢ、基板上素子および第１〜第４配線層と、第４配線層上の構造を示しているが、図６〜図１２では、第５配線層よりも下の構造の図示を省略している。
【００４３】
図４に示すステップＲ２０の設計変更を行った後、再度半導体装置を製造する工程では、まず、図５に示すように、半導体基板ＳＢを準備し（図２のステップＳ４１）、その後、基板上素子であるＭＯＳＦＥＴＱ１、Ｑ２を形成する（図２のステップＳ４２）。ＭＯＳＦＥＴＱ１、Ｑ２は、モジュール（例えば論理回路）を構成する素子である。
【００４４】
続いて、積層配線層を形成する（図２のステップＳ４３）。積層配線層の形成工程では、図２および図３を用いて説明した工程と同様に、半導体基板上に第１〜第５配線層を形成した後、第５配線層上に、パッド電極として使用されるＡｌ配線を含む配線層を形成するが、ここではまず、図５に示すように第１〜第４配線層を形成する。その後、第４配線層を構成する層間絶縁膜ＩＬ４上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、拡散防止膜である絶縁膜ＤＰ５と、層間絶縁膜ＩＬ５とを順次形成する。絶縁膜ＤＰ５は例えばＳｉＮ（窒化シリコン）またはＳｉＣＮ（炭窒化シリコン）などからなる。また、層間絶縁膜ＩＬ５は、例えばＳｉＯ２（酸化シリコン）などからなる。
【００４５】
次に、図６に示すように、デュアルダマシン法を用いて、配線Ｍ５、ゲート電極Ｇ１、Ｇ２およびビアＶ５を形成する。つまり、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ５の上面に複数の溝（配線溝）を形成する。その後、当該溝の底面に、フォトリソグラフィ技術およびドライエッチング法を用いて、配線Ｍ４の上面を露出するビアホールを形成する。なお、ビアホール形成後に上記溝を形成してもよい。これにより形成された配線Ｍ５、ゲート電極Ｇ１、Ｇ２およびビアＶ５は、層間絶縁膜ＩＬ５内に埋設されている。
【００４６】
続いて、例えばスパッタリング法およびめっき法を用いて、当該溝および当該ビアホール内に例えば主にＣｕ（銅）からなる導体膜を埋め込み、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＬ５上の余分な当該導体膜を除去する。図示はしていないが、上記導体膜を形成する前に、薄いバリア導体膜をスパッタリング法などにより形成することで、上記導体膜内の銅が層間絶縁膜ＩＬ５内に拡散することを防ぐことができる。当該バリア導体膜は、例えばＴａ（タンタル）を含む。
【００４７】
これにより、複数の溝のそれぞれの内側に埋め込まれた配線Ｍ５、ゲート電極Ｇ１およびＧ２と、複数のビアホールのそれぞれの内部のビアＶ５とを形成する。絶縁膜ＤＰ５、層間絶縁膜ＩＬ５、配線Ｍ５、ゲート電極Ｇ１、Ｇ２およびビアＶ５は、第５配線層を構成する。続いて、層間絶縁膜ＩＬ５、配線Ｍ５、ゲート電極Ｇ１、Ｇ２のそれぞれの上面を覆う絶縁膜ＤＰ６を形成する。なお、配線Ｍ５、ゲート電極Ｇ１およびＧ２の材料にはＡｌ（アルミニウム）を使うことも可能である。
【００４８】
層間絶縁膜ＩＬ５の上面に形成した複数の溝のそれぞれの内側には、互いに同じ材料からなるゲート電極Ｇ１、Ｇ２および配線Ｍ５が形成される。ゲート電極Ｇ１、Ｇ２は、ビアＶ５を介して下層の配線Ｍ４（図５参照）に電気的に接続されている。また、配線Ｍ５は、ビアＶ５を介して下層の配線Ｍ４（図５参照）に電気的に接続されている。
【００４９】
次に、図７に示すように、絶縁膜ＤＰ６上に、第１トランジスタのチャネル層（チャネル領域）となる第１酸化物半導体層からなる半導体層ＳＣＰを、例えばスパッタリング法を用いて形成する。チャネル層として好ましい材料は、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｃｕ２Ｏ層、Ｔａ２Ｏ５層、およびＴｉＯ２層に例示される。特に酸化物半導体は比較的低温で形成可能なため、配線層中に形成するチャネル層の材料として好適である。半導体層ＳＣＰの膜厚は１０〜５０ｎｍ程度である。
【００５０】
なお、半導体層ＳＣＰはＰ型の半導体層であり、上記第１酸化物半導体層のうち、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層およびＣｕ２Ｏ層の何れかである。
【００５１】
続いて、半導体層ＳＣＰ上に、ハードマスクとして使用する絶縁膜ＩＦ１を、例えばプラズマＣＶＤ法で形成する。絶縁膜ＩＦ１の材料は、酸化シリコン（ＳｉＯ２）、酸化炭化シリコン（ＳｉＯＣ）、炭素（Ｃ）、および窒化シリコン（ＳｉＮ）などの絶縁膜、またはそれらの組み合わせに例示される。絶縁膜ＩＦ１の膜厚は３０〜２００ｎｍ程度であることが好ましい。
【００５２】
次に、図８に示すように、半導体層ＳＣＰおよび絶縁膜ＩＦ１を、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングする。それにより、ゲート電極Ｇ１の直上に、絶縁膜ＤＰ６を介して半導体層ＳＣＰおよび絶縁膜ＩＦ１の積層膜が残り、ゲート電極Ｇ１の直上の領域の近傍の領域以外の箇所の半導体層ＳＣＰおよび絶縁膜ＩＦ１は除去される。すなわち、第１トランジスタのチャネル層となる半導体層ＳＣＰが島状に形成される。その後、絶縁膜ＩＦ１上のレジスト（図示しない）を除去する。ここで、絶縁膜ＤＰ６および絶縁膜ＩＦ１が露出している他、絶縁膜ＩＦ１下の島状の半導体層ＳＣＰの側面も露出している。
【００５３】
次に、図９に示すように、絶縁膜ＤＰ６および絶縁膜ＩＦ１上に、サイドウォールＳＷとなる被覆絶縁膜を、例えばＣＶＤ法により形成する。当該被覆絶縁膜の材料は、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）などに例示される。当該被覆絶縁膜の膜厚は１０〜２００ｎｍ程度である。当該被覆絶縁膜は、絶縁膜ＤＰ６および絶縁膜ＩＦ１の表面だけでなく、露出していた半導体層ＳＣＰの側面も覆っている。
【００５４】
続いて、当該被覆絶縁膜に対し、エッチバックを行う。それにより、絶縁膜ＤＰ６の上面が露出し、半導体層ＳＣＰおよび絶縁膜ＩＦ１の側面にサイドウォールＳＷが形成される。サイドウォールＳＷは、島状の半導体層ＳＣＰの側面を覆い、他の膜またはプロセスなどの影響を受けないように半導体層ＳＣＰを保護している。その役割を考慮すると、サイドウォールＳＷは、絶縁膜ＩＦ１の側面を覆えていなくても、少なくとも半導体層ＳＣＰの側壁を覆っていればよい。
【００５５】
次に、図１０に示すように、絶縁膜ＤＰ６、絶縁膜ＩＦ１、およびサイドウォールＳＷ上に、第２トランジスタのチャネル層（チャネル領域）となる第２酸化物半導体層である半導体層ＳＣＮを、例えばスパッタリング法を用いて形成する。チャネル層として好ましい材料は、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｃｕ２Ｏ層、Ｔａ２Ｏ５層、およびＴｉＯ２層に例示される。特に酸化物半導体は比較的低温で形成可能なため、配線層中に形成するチャネル層の材料として好適である。半導体層ＳＣＮの膜厚は１０〜５０ｎｍ程度である。
【００５６】
なお、半導体層ＳＣＮはＮ型の半導体層であり、上記第２酸化物半導体層のうち、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｔａ２Ｏ５層、およびＴｉＯ２層の何れかである。
【００５７】
また、本実施の形態では第１酸化物半導体層ＳＣＰを先に形成し、第２酸化物半導体層ＳＣＮを後から形成したが、それらの半導体層を逆の順番で形成しても構わない。
【００５８】
続いて、半導体層ＳＣＮ上に、ハードマスクとして使用される絶縁膜ＩＦ２を、例えばプラズマＣＶＤ法で形成する。絶縁膜ＩＦ２の材料は、酸化シリコン（ＳｉＯ２）、酸化炭化シリコン（ＳｉＯＣ）、炭素（Ｃ）、および窒化シリコン（ＳｉＮ）などのような絶縁膜またはそれらの組み合わせに例示される。絶縁膜ＩＦ２の膜厚は３０〜２００ｎｍ程度であることが好ましい。
【００５９】
次に、図１１に示すように、半導体層ＳＣＮおよび絶縁膜ＩＦ２を、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングする。それにより、ゲート電極Ｇ２の直上に、絶縁膜ＤＰ６を介して半導体層ＳＣＮおよび絶縁膜ＩＦ２の積層膜が残り、ゲート電極Ｇ２の直上の領域の近傍の領域以外の箇所の半導体層ＳＣＮよび絶縁膜ＩＦ２は除去される。すなわち、第２トランジスタのチャネル層となる半導体層ＳＣＮが島状に形成される。その後、絶縁膜ＩＦ２上のレジスト（図示しない）を除去する。それにより、絶縁膜ＤＰ６上には、絶縁膜ＩＦ１および半導体層ＳＣＰからなる積層膜および当該積層膜の側壁を覆うサイドウォールＳＷと、絶縁膜ＩＦ２および半導体層ＳＣＮからなる積層膜とが形成される。
【００６０】
次に、図１２に示すように、絶縁膜ＤＰ６、絶縁膜ＩＦ１、サイドウォールＳＷ、および絶縁膜ＩＦ２を覆うように、絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、酸化シリコン（ＳｉＯ２）または酸化シリコンより誘電率が低い、低誘電率絶縁膜であるＳｉＯＣ（Ｈ）膜などの炭素含有膜からなる。絶縁膜ＩＬ６は、例えばＣＶＤ法により形成することができる。
【００６１】
続いて、図１３および図１４に示すように、デュアルダマシン法を用いて、絶縁膜ＩＬ６に、複数のビアＶ６および配線ＷＲ１〜ＷＲ５を埋め込む。この工程により、配線層に第１トランジスタＱＰおよび第２トランジスタＱＮを形成する。図１３では、絶縁膜ＩＬ６などの絶縁膜の図示を省略している。図１３では、ＰＭＯＳ（Ｐチャネル型のＭＯＳＦＥＴ）である第１トランジスタＱＰ、ＮＭＯＳ（Ｎチャネル型のＭＯＳＦＥＴ）である第２トランジスタＱＮ、配線Ｍ５、ビアＶ６および配線ＷＲ１〜ＷＲ５のそれぞれのレイアウトのみを示している。図１３では、配線ＷＲ１〜ＷＲ５の下のビアＶ６を透過して示している。
【００６２】
当該工程では、まず、図１４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＬ６の上面に複数の溝（配線溝）を形成する。その後、それらの溝の底面に、フォトリソグラフィ技術およびドライエッチング法を用いて、半導体層ＳＣＰ、ＳＣＮおよび配線Ｍ５のそれぞれの上面を露出するビアホールを形成する。
【００６３】
ここでは、少なくとも一対のビアホールのそれぞれにより、半導体層ＳＣＰの上面が露出される。また、少なくとも他の一対のビアホールのそれぞれにより、半導体層ＳＣＮの上面が露出される。半導体層ＳＣＰ上の一対のビアホールのそれぞれは、互いに別々の溝の底面に形成されている。また、半導体層ＳＣＮ上の一対のビアホールのそれぞれは、互いに別々の溝の底面に形成されている。溝およびビアホールは、平面視において半導体層ＳＣＰ、ＳＣＮと重ならない位置にも形成され、一部のビアホールにより配線Ｍ５の上面が露出する。
【００６４】
絶縁膜ＩＬ６を貫通する上記ビアホールの形成工程では、ドライエッチング法によりビアホールを形成する際、半導体層ＳＣＰ、ＳＣＮのそれぞれの上面がエッチングに曝される。これにより、ビアホールの底部に露出する半導体層ＳＣＰ、ＳＣＮのそれぞれの上面は低抵抗に変質する。この工程により形成された低抵抗な領域は、配線層に形成する第１トランジスタＱＰまたは第２トランジスタＱＮのそれぞれのソース・ドレイン領域となる。
【００６５】
これにより、半導体層ＳＣＰをチャネル層として有し、半導体層ＳＣＰの上面の一対のソース・ドレイン領域と、半導体層ＳＣＰの直下にゲート絶縁膜である絶縁膜ＤＰ６を介して形成されたゲート電極Ｇ１とを有する第１トランジスタ（ＰＭＯＳ）ＱＰが形成される。また、半導体層ＳＣＮをチャネル層として有し、半導体層ＳＣＮの上面の一対のソース・ドレイン領域と、半導体層ＳＣＮの直下にゲート絶縁膜である絶縁膜ＤＰ６を介して形成されたゲート電極Ｇ２とを有する第２トランジスタ（ＮＭＯＳ）ＱＮが形成される。
【００６６】
なお、本実施の形態では第１トランジスタＱＰのゲート絶縁膜と、第２トランジスタＱＮのゲート絶縁膜とを同層の絶縁膜ＤＰ６で形成しているが、これらは別々に形成してもよい。
【００６７】
第１トランジスタＱＰおよび第２トランジスタＱＮは、メモリセルまたは論理回路などを構成する基板上のＭＯＳＦＥＴのように、半導体基板の主面近傍に形成された素子とは異なり、配線層に形成されたＭＯＳＦＥＴである。つまり、第１トランジスタＱＰおよび第２トランジスタＱＮは、基板上のＭＯＳＦＥＴおよび第１〜第４配線層のそれぞれよりも上に形成された配線層のＭＯＳＦＥＴである。
【００６８】
続いて、上記溝および上記ビアホール内に例えば主にＡｌ（アルミニウム）からなる導体膜を埋め込んだ後、絶縁膜ＩＬ６上の余分な当該導体膜を除去することで、溝内の配線ＷＲ１〜ＷＲ５と、ビアホール内のビアＶ６とを形成する。配線ＷＲ１の一部は、半導体チップの外部の配線をボンディングする対象であるパッド電極として使用される。配線ＷＲ２、ＷＲ３は、第１トランジスタＱＰのソース・ドレイン領域のそれぞれにビアＶ６を介して電気的に接続されている。配線ＷＲ４、ＷＲ５は、第２トランジスタＱＮのソース・ドレイン領域のそれぞれにビアＶ６を介して電気的に接続されている。配線ＷＲ１は、ビアＶ６を介して配線Ｍ５に電気的に接続されている。
【００６９】
第１トランジスタＱＰおよび第２トランジスタＱＮは、チャネルが形成される半導体層の下にゲート電極が配置された蓄積伝導ジャンクションレスＦＥＴ（Field Effect Transistor）である。以下では、蓄積伝導ジャンクションレスＦＥＴを単にジャンクションレスＦＥＴと呼ぶ。半導体基板の主面の近傍に形成されたＮチャネル型のＭＯＳＦＥＴは、Ｎ型のチャネル領域と、Ｎ型のソース・ドレイン領域とを有しており、チャネル領域にキャリアである電子が蓄積することでオン状態となってソース・ドレイン領域間が通電するものである。
【００７０】
これに対し、Ｐ型のジャンクションレスＦＥＴ（ジャンクションレス・トランジスタ）は、Ｐ型のチャネル領域と、Ｐ型のソース・ドレイン領域とを有しており、チャネル領域にキャリアであるホールが蓄積することでオン状態となって、ソース・ドレイン領域間が通電するものである。ジャンクションレスＦＥＴがオフ状態のときは、ソース・ドレインの電極側にチャネル層（半導体層ＳＣＰ）内のキャリアが抜けるため、チャネル層では空乏化が起きる。このため、オフ時にはソース・ドレイン間で電流は流れない。
【００７１】
本実施の形態では配線層のＭＯＳＦＥＴをジャンクションレスＦＥＴであるものとして説明するが、当該ＭＯＳＦＥＴは、半導体層にＮ型不純物またはＰ型不純物を導入して形成されたソース・ドレイン領域を有する周知のＭＯＳＦＥＴであってもよい。つまり、チャネルの導電型が反転することでオン・オフを切り替えるＦＥＴであってもよい。この場合、ソース・ドレイン領域は、例えば図１１に示す半導体層ＳＣＮを形成した後であって、絶縁膜ＩＬ６を形成する前に、半導体層ＳＣＰの一部にＰ型不純物を導入し、半導体層ＳＣＮの一部にＮ型不純物を導入して形成することが考えられる。
【００７２】
図１３に示すように、半導体層ＳＣＰは、その周囲をサイドウォールＳＷにより囲まれている。配線ＷＲ１〜ＷＲ５、ゲート電極Ｇ１、Ｇ２および配線Ｍ５は、半導体基板（図示しない）の主面に沿う方向である第１方向に延在している。
【００７３】
半導体層ＳＣＰに接続された一対のビアＶ６は、半導体基板の主面に沿う方向であって第１方向に直交する第２方向に並んで配置されている。ゲート電極Ｇ１は、半導体層ＳＣＰに接続された一対のビアＶ６同士の第２方向における中間の位置の直下に配置されている。半導体層ＳＣＮに接続された一対のビアＶ６は、第２方向に並んで配置されている。ゲート電極Ｇ２は、半導体層ＳＣＮ上に接続された一対のビアＶ６同士の第２方向における中間の位置の直下に配置されている。
【００７４】
以上の工程により、本実施の形態の半導体装置が製造される。ここでは積層配線層が、Ａｌを含む配線ＷＲ１〜ＷＲ５を含めて６層の配線層を含む場合について説明したが、積層される配線層の数は上記の半導体装置より多くても少なくてもよい。
【００７５】
デバイス特性の調整可能なパラメータとして、デバイスの耐圧とトランジスタのしきい値電圧とがある。これらは、トランジスタのレイアウトによって調整可能である。デバイス耐圧は、ゲート電極とドレイン電極の距離（ゲート−ドレイン間のオフセット距離）によって調整可能である。
【００７６】
本実施の形態の第１トランジスタＱＰおよび第２トランジスタＱＮは、インバータを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）であり、図１５に示すインバータＩＮＶを構成している。つまり、インバータＩＮＶは、相補型トランジスタを構成する第１トランジスタＱＰおよび第２トランジスタＱＮを含んでいる。
【００７７】
図１５に示すインバータＩＮＶの入力端子は、インバータＩＮＶを構成する第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのゲート電極に接続され、インバータＩＮＶの出力端子は、第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのドレイン電極に接続されている。インバータＩＮＶにおいて、第１トランジスタＱＰのソース電極は電源電圧（電源電位）Ｖｃｃに接続され、第２トランジスタＱＮのソース電極は接地電位ＧＮＤに接続されている。
【００７８】
なお、本実施の形態のインバータＩＮＶは、長距離配線に接続され、信号の遅延回復を行うリピータ（リピータ回路）として用いられる回路であり、Ｉ／Ｏに用いられる回路ではない。つまり、インバータＩＮＶの入出力端子のそれぞれは、インバータＩＮＶが形成された半導体チップの外の装置と直接接続されてはいない。すなわち、図１４に示す配線ＷＲ２〜ＷＲ５はボンディング用のパッド電極として使用されておらず、ビアおよび配線などを介して、半導体基板の主面近傍のＭＯＳＦＥＴなどの半導体素子に電気的に接続されている。言い換えれば、第１トランジスタＱＰおよび第２トランジスタＱＮは、高耐圧用の素子ではなく、半導体チップのパッド電極にボンディングワイヤまたははんだボールなどを介して供給される電圧よりも低い電圧で駆動する。
【００７９】
図１６に、本実施の形態の半導体装置である半導体チップＣＰを示す。半導体チップＣＰは平面視において矩形の形状を有しており、平面視における端部にはＩ／Ｏ部ＨＶを有している。また、半導体チップＣＰの主面には、メモリ領域ＦＭ、処理装置ＣＰＵ、メモリアレイＭＡ１、ＭＡ２およびモジュールＭＤ１〜ＭＤ３などが配置されている。図１６では、メモリアレイＭＡ１、ＭＡ２のそれぞれを破線で囲んでいる。モジュールＭＤ１〜ＭＤ３は、例えばフリップフロップ回路などの論理回路である。メモリ領域ＦＭ、処理装置ＣＰＵ、メモリアレイＭＡ１、ＭＡ２およびモジュールＭＤ１〜ＭＤ３は、主に半導体基板の主面近傍に形成された基板上素子により構成されている。
【００８０】
ここで、互いに離間するモジュールＭＤ１とモジュールＭＤ２とは、半導体チップＣＰ内の配線のうち、特に長さが大きい配線（長距離配線）により接続されている。同様に、メモリアレイＭＡ１とメモリアレイＭＡ２とは長距離配線により互いに接続され、それらのメモリアレイＭＡ１、ＭＡ２と、モジュールＭＤ３とを接続する配線も長距離配線である。長距離配線は、例えば、図１３に示す配線ＷＲ１のように、半導体基板上に形成された積層配線層のうち、最上層のＡｌ配線により構成されることが考えられる。
【００８１】
図１３および図１４に示す第１トランジスタＱＰおよび第２トランジスタＱＮを含むインバータＩＮＶ（図１５参照）は、図１６に示す半導体チップＣＰにおいて、互いに離間する論理回路、メモリアレイなどのモジュール同士を接続する長距離配線にリピータＲＰとして挿入されている。すなわち、図１６に示すリピータＲＰは、例えば図１５に示すインバータＩＮＶにより構成されている。リピータＲＰは、長距離配線の途中に直列に１つまたは複数接続されている。
【００８２】
具体的には、メモリアレイＭＡ１とメモリアレイＭＡ２とを接続する配線の途中にリピータＲＰが挿入されており、メモリアレイＭＡ２とモジュールＭＤ３とを接続する配線の途中にリピータＲＰが挿入されている。また、モジュールＭＤ１、ＭＤ２間を接続する配線の途中にもリピータＲＰが挿入されている。したがって、例えばモジュールＭＤ１から出力された信号は、長距離配線中の複数のリピータＲＰを介してモジュールＭＤ２に達する。
【００８３】
次に、本実施の形態の半導体装置の動作について、図１７および図１８を用いて説明する。
【００８４】
図１５に示すインバータＩＮＶはＮＯＴの論理回路である。すなわち、入力された信号を反転して出力する回路である。よって、インバータＩＮＶの入力に「１」を入れたら出力が「０」になり、入力に「０」を入れたら出力が「１」になる。
【００８５】
ここで、図１７に、インバータへの入力電圧とインバータの出力電圧との関係を表わしたグラフを示す。当該グラフの横軸は、インバータへの入力電圧を示し、縦軸は、インバータからの出力電圧を示す。図１７に示すように、入力信号の電圧が高い場合、つまり信号が「１」の状態である場合には、出力信号の電圧は低い値、つまり信号が「０」の状態となっている。反対に、入力信号の電圧が低い場合、つまり信号が「０」の状態である場合には、出力信号の電圧は高い値、つまり信号が「１」の状態となっている。このように、インバータは入力信号の値を反転させて出力する性質を有する。
【００８６】
また、インバータは、入力された信号に遅延が生じている場合に、遅延を回復する機能を有する。ここで、図１８に、インバータへの入力信号および出力信号の波形を説明するタイミングチャートを示す。図１８において、信号Ａ２は、図４を用いて説明した信号Ａ１と同様に、長距離配線に入力する信号である。また、信号Ｂ２は、図４を用いて説明した信号Ｂ１と同様に、長距離配線を通過して波形が波状に崩れた信号である。つまり、信号Ｂ２は長距離配線を経て出力される信号である。本実施の形態では、長距離配線にインバータＩＮＶ（図１５参照）の入力端子が接続されているため、信号Ｂ２はインバータＩＮＶに入力される信号である。
【００８７】
信号Ｃ２は、入力端子が長距離配線に接続されたインバータＩＮＶから出力された信号である。つまり、長距離配線を流れる信号Ｂ２が、インバータＩＮＶを介して出力された信号は、信号Ｃ２のような波形を示す。当該インバータＩＮＶに入力される信号は、長距離配線を通る間に矩形の信号Ａ２から波状の信号Ｂ２のように形状が変化して遅延が生じている。このように波形が崩れた信号Ｂ２がインバータＩＮＶを通過すると、立ち上がりおよび立ち下がりの速度が速い矩形の信号Ｃ２となる。すなわち、遅延のある信号Ｂ２が、インバータＩＮＶを流れることで、その波形が信号Ｃ２のように回復して遅延が解消される。
【００８８】
なお、インバータＩＮＶに入力された信号は反転して出力されるため、信号Ａ２と信号Ｃ２とでは信号の値が逆になっている。このような場合であっても、当該長距離配線上にてさらにもう１つのインバータＩＮＶが挿入されていれば、信号が再度反転するため、長距離配線に入力された信号Ａ２と同じ値の信号Ｄ２を伝達することができる。つまり、長距離配線の途中に偶数のインバータＩＮＶが直列に接続されていれば、遅延の発生を防ぎつつ、信号の値が反転することを防ぐことができる。図１８に示すタイミングチャートの信号Ｄ２は、長距離配線中の２つ目のインバータＩＮＶから出力される信号である。
【００８９】
次に、本実施の形態の半導体装置の効果について、図１９、図３１および図３２などを用いて説明する。図１９は、本実施の形態の半導体装置を示す概略図である。図３１は、比較例の半導体装置を示す概略図である。図３２は、比較例の半導体装置である半導体チップのレイアウトを示す概略図である。図１９および図３１は、半導体装置の断面を模式的に表わした概略図であり、これらの図では、複数の積層配線層の具体的な図示を省略し、最上層の配線と素子とを接続する配線およびプラグ（接続部）を１本の導電経路で示している。
【００９０】
図３１に示す比較例の半導体装置は、半導体基板ＳＢの主面近傍の素子（基板上素子）を含むモジュールＭＤＡと、半導体基板ＳＢの主面近傍の素子（基板上素子）を含むＭＤＢとを有し、モジュールＭＤＡ、ＭＤＢのそれぞれの上には、複数の配線層を含む積層配線層が形成されている。積層配線層の最上層には長距離配線（信号配線）ＷＲが形成されており、モジュールＭＤＡ、ＭＤＢのそれぞれは、積層配線層内に形成された導電経路であるプラグＰＬＧに接続されている。なお、プラグＰＬＧは、実際には積層配線層内に形成されたコンタクトプラグ、配線およびビアを含む導電経路である。
【００９１】
例えば論理回路であるモジュールＭＤＡと、例えば論理回路であるＭＤＢとは、最上層の長距離配線ＷＲを介して電気的に接続されている。ただし、過度に長い配線を介して信号を伝達しようとすると、図４を用いて説明したように信号に遅延が生じる。このような遅延は、図２を用いて説明した工程のうち、ステップＳ４４の検査において発見される。当該遅延の発生を防ぐため、上述した本実施の形態では、設計を変更して配線層のＭＯＳＦＥＴを含むリピータを長距離配線に挿入することについて説明したが、図３１に示す比較例では、設計を変更して、長距離配線ＷＲの途中に基板上のＭＯＳＦＥＴを含むリピータＲＰＸを挿入している。なお、リピータＲＰＸは、例えばインバータである。
【００９２】
つまり、比較例では、モジュールＭＤＡにプラグＰＬＧを介して接続された長距離配線ＷＲと、モジュールＭＤＢにプラグＰＬＧを介して接続された長距離配線ＷＲとの間にリピータＲＰＸが接続されており、リピータＲＰＸを構成するＭＯＳＦＥＴは、半導体基板ＳＢの主面近傍に形成されている。
【００９３】
基板上の当該ＭＯＳＦＥＴと長距離配線ＷＲとは、積層配線層内に形成されたプラグＰＬＧを介して電気的に接続されている。つまり、モジュールＭＤＡから信号を伝達するための導電経路は、モジュールＭＤＡからプラグＰＬＧを介して積層配線層上部の長距離配線ＷＲを通った後、プラグＰＬＧを介して半導体基板ＳＢの主面近傍のリピータＲＰＸを経由し、その後プラグＰＬＧを介して積層配線層上部の長距離配線ＷＲを通った後、モジュールＭＤＢに達する。
【００９４】
このため、設計変更によりリピータＲＰＸを加える場合、半導体基板ＳＢの主面近傍の素子レイアウトのみならず、リピータＲＰＸを構成する基板上素子と最上層の長距離配線ＷＲとを接続するコンタクトプラグ、配線およびビアを含む全ての積層配線層のレイアウトを設計し直す必要がある。このような大規模なレイアウトの設計変更をすることは、半導体装置の製造コストの増大の原因となる。特に、複数枚のフォトマスク（レチクル）の再設計および再製造を要することが、半導体装置の製造コストの増大の原因となる。
【００９５】
なお、全ての配線層のレイアウト変更を行う場合、レイアウト修正および再製造が必要なフォトマスクの枚数は、３０〜４０枚程度となる。特に、微細化が進んだ半導体装置では、ＡｒＦ液浸リソグラフィを用いたリソグラフィマスクを使用することが考えられ、この場合、設計変更はより高価になる。
【００９６】
また、図３２に示すように、比較例の半導体チップＣＰでは、モジュールＭＤＣとモジュールＭＤＤとの間、メモリアレイＭＡ１とメモリアレイＭＡ２との間、および、メモリアレイＭＡ２とモジュールＭＤＥとの間のそれぞれの配線に、遅延解消のためのリピータＲＰＸを挿入している。この回路構成は、図１６を用いて説明した本実施の形態と同様である。しかし、図３１を用いて説明したように、図３２に示す比較例は、リピータＲＰＸが半導体基板の主面近傍に形成されている点で、本実施の形態とは異なる。すなわち、図３２に示すモジュールＭＤＣ、ＭＤＤ、ＭＤＥ、メモリアレイＭＡ１およびＭＡ２は、図３１に示すモジュールＭＤＡまたはＭＤＢに対応する。
【００９７】
比較例において、メモリアレイＭＡ１およびＭＡ２の間を結ぶ信号配線に挿入されたリピータＲＰＸは、メモリアレイＭＡ１、ＭＡ２を構成する半導体素子と同様に半導体基板の主面近傍に形成する。この場合、行列状に規則的に並ぶメモリアレイＭＡ１とメモリアレイＭＡ２との間に当該リピータＲＰＸを形成する領域を設ける必要があるため、メモリアレイを構成するメモリセルの集積密度が低下する。なお、メモリアレイＭＡ１、ＭＡ２の上には、長距離配線を含む直線状の配線が並んで配置されているため、長距離配線の一部を、平面視においてメモリアレイＭＡ１、ＭＡ２の外側の領域に引出し、メモリアレイＭＡ１、ＭＡ２の外側の領域にリピータＲＰＸ用のＭＯＳＦＥＴを形成することは困難である。
【００９８】
また、メモリアレイＭＡ１、ＭＡ２の間に挿入するリピータＲＰＸに限らず、図３２に示す他の複数のリピータＲＰＸは、いずれも半導体基板の主面に専用の形成領域を確保して形成する必要がある。つまり、設計変更後は、タイミング修正用のＭＯＳＦＥＴを形成する領域を半導体基板の主面に設ける必要がある。よって、半導体チップＣＰの微細化が困難となるため、半導体装置の性能が低下する。
【００９９】
これに対し、本実施の形態では、図１９に示すように、モジュールＭＤＡおよびＭＤＢを、プラグＰＬＧ、長距離配線ＷＲ、および、積層配線層上部のリピータＲＰを介して接続している。ここで、モジュールＭＤＡ、ＭＤＢ、長距離配線ＷＲの構成と、長距離配線ＷＲおよびモジュールＭＤＡ間のプラグＰＬＧの構成と、長距離配線ＷＲおよびモジュールＭＤＢ間のプラグＰＬＧの構成とは、図３１を用いて説明した比較例と同様である。しかし、２つの長距離配線ＷＲ間に接続されたリピータＲＰは、当該比較例と異なり、半導体基板ＳＢの主面近傍ではなく積層配線層の上部に形成されている。
【０１００】
リピータＲＰは例えば図１５を用いて説明したインバータＩＮＶであり、図１４に示す配線層のＭＯＳＦＥＴを含んでいる。すなわち、図１５に示す入力端子は、図１９の長距離配線ＷＲおよびプラグＰＬＧを介してモジュールＭＤＡに電気的に接続され、図１５に示す出力端子は、図１９の長距離配線ＷＲおよびプラグＰＬＧを介してモジュールＭＤＢに電気的に接続されている。なお、インバータＩＮＶの出力端子とモジュールとの間を接続する配線は、信号遅延が問題とならない程度に距離が短い配線であることが望ましい。
【０１０１】
したがって、図１４に示すゲート電極Ｇ１およびＧ２は、長距離配線ＷＲ（図１９参照）の一方の端部に接続され、長距離配線ＷＲのもう一方の端部は、例えば論理回路を構成するＭＯＳＦＥＴＱ１に接続される。
【０１０２】
このように、本実施の形態では、配線層のＭＯＳＦＥＴからなるリピータＲＰを用いる。このため、図２のステップＳ４３で、モジュール同士の間を一本の長距離配線で結ぶ構造を有する半導体装置を形成した後、ステップＳ４４の検査において遅延の修正が必要であることが判明した場合、設計変更（図２のステップＲ２０）によりリピータＲＰを追加しても、レイアウトの修正を行う箇所は、積層配線層の上部のみでよい。つまり、図３１に示す比較例のように、半導体基板ＳＢの主面近傍にリピータＲＰＸを構成するＭＯＳＦＥＴを形成するための設計変更を行う必要がなく、半導体基板ＳＢの主面から積層配線層の上部までの導電経路を設けるために各配線層のレイアウトを変更する必要もない。したがって、半導体装置の製造コストを低減することができる。
【０１０３】
本実施の形態において、リピータを構成するＭＯＳＦＥＴを追加する際に修正を要するフォトマスクは、例えば以下の５枚のフォトマスクである。すなわち、図１４に示す、ゲート電極Ｇ１、Ｇ２の形成に用いるフォトマスク、半導体層ＳＣＰの加工に用いるフォトマスク、半導体層ＳＣＮの加工に用いるフォトマスク、配線ＷＲ２〜ＷＲ５の形成に用いるフォトマスク、および、ビアＶ６の形成に用いるフォトマスクである。なお、当該ＭＯＳＦＥＴを追加するために修正（再設計および再製造）が必要となるフォトマスクの枚数は、５枚より多い場合も少ない場合もあり得る。
【０１０４】
リピータを構成する各トランジスタを形成しても、追加される半導体装置の製造工程の工程は、半導体層ＳＣＰ、ＳＣＮの加工工程の２工程のみである。したがって、非常に安価にタイミング修正のためのリピータを挿入することができる。
【０１０５】
このようにフォトマスクの変更枚数が数枚であれば、上記比較例のように半導体基板ＳＢの主面から積層配線層の上部まで全ての配線層のレイアウト変更を行う場合よりも、リピータ追加の設計変更における製造コストの増大を大きく低減することができる。
【０１０６】
また、基板上のＭＯＳＦＥＴではなく、配線層のＭＯＳＦＥＴを用いて、長距離配線に接続されたリピータを形成することで、長距離配線とＭＯＳＦＥＴとの間のプラグの長さも短縮することができる。したがって、配線の長さの増大に起因する抵抗値の増大、および信号のさらなる遅延の発生を防ぐことができる。
【０１０７】
また、本実施の形態では、配線層の上部にリピータを形成するため、図３２に示す比較例のように、半導体基板の主面にリピータ形成用の領域を設ける必要がない。したがって、例えば図１６に示すメモリアレイＭＡ１とメモリアレイＭＡ２とを互いに接続する長距離配線の途中にリピータＲＰを挿入する際、メモリアレイＭＡ１とメモリアレイＭＡ２との間の半導体基板の主面にリピータＲＰ形成用の領域を設ける必要がない。すなわち、設計変更によりリピータＲＰを加えても半導体基板の主面近傍に形成する素子のレイアウトに変更はなく、チップ面積が増大することはない。また、メモリアレイＭＡ１、ＭＡ２を互いに離間させる必要がないため、メモリセルの集積密度が低下することを防ぐことができる。
【０１０８】
よって、半導体チップＣＰの半導体装置の微細化が容易となり、半導体装置の集積度を高めることができるため、半導体装置の性能を向上させることができる。
【０１０９】
また、本実施の形態では、図１４に示す第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのゲート絶縁膜が、いずれも絶縁膜ＤＰ６のみにより構成されている。このため、第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのゲート絶縁膜の膜厚に差異がないため、第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのしきい値電圧などの特性にばらつきが生じることを防ぐことができる。
【０１１０】
以下では、本実施の形態の半導体装置の変形例について、図２０を用いて説明する。図２０は、本実施の形態の半導体装置の変形例を示す断面図である。図７〜図１１を用いて説明した工程では、半導体層ＳＣＰの上部を絶縁膜ＩＦ１で覆うことにより、図１１を用いて説明したパターニング工程で半導体層ＳＣＰが除去されることを防いでいる。また、図９〜図１１を用いて説明した工程では、半導体層ＳＣＰの側壁をサイドウォールＳＷで覆うことで、半導体層ＳＣＮ（図１０参照）の一部が、当該パターニング工程の後に半導体層ＳＣＰの側壁に接して残ることを防いでいる。
【０１１１】
これに対し、図２０に示す本変形例のように、半導体層ＳＣＰを１つの絶縁膜ＩＦ３で覆い、絶縁膜ＩＦ３上に半導体層ＳＣＮを形成してもよい。この場合、半導体装置の製造工程では、図８を用いて説明した工程の後、例えばＣＶＤ法により酸化シリコン膜などからなる絶縁膜ＩＦ３を形成することで、半導体層ＳＣＰを覆う。その後、図１０〜図１４を用いて説明した工程を行うことで、本変形例の半導体装置を形成することができる。
【０１１２】
本変形例では、サイドウォールＳＷを形成しないため、サイドウォールＳＷを形成するために行うエッチング工程を省略することができる。したがって、半導体装置の製造コストを低減することができる。
【０１１３】
（実施の形態２）
次に、実施の形態２について、図２１〜図２４を用いて説明する。図２１、図２３および図２４は、本実施の形態の半導体装置の一部を示す平面図である。図２２は、本実施の形態の半導体装置を示す断面図であり、図２１のＢ−Ｂ線における断面図である。
【０１１４】
本実施の形態は、半導体チップを構成する積層配線層の上部にメッシュ構造の配線を設ける場合において、メッシュ状に配置された配線内の一部にリピータを形成するものである。本実施の形態の半導体装置は、前記実施の形態１で説明した構造と異なるレイアウトを有するものであり、製造工程は前記実施の形態１と同じである。なお、図２１ではサイドウォールＳＷ（図２２参照）の図示を省略している。また、図２１では、配線ＷＲ６、半導体層ＳＣＰおよびＳＣＮのそれぞれの下のゲート電極Ｇ３の輪郭を破線で示している。
【０１１５】
図２１に、本実施の形態の半導体装置である半導体チップを構成する積層配線層のうち、最上部の各配線と、配線層のＭＯＳＦＥＴとを示す。図２１に示すように、積層配線層の最上層の配線ＶＤＤ２、ＶＳＳ２は、それぞれ第２方向に延在しており、配線ＶＳＳ２、ＶＤＤ２の１つ下の配線層を構成する配線ＶＤＤ１、ＶＳＳ１は、それぞれ第１方向に延在している。配線ＶＤＤ１、ＶＳＳ１は、第２方向において交互に配置されており、配線ＶＤＤ２、ＶＳＳ２は、第１方向において交互に配置されている。複数の配線ＶＤＤ１、ＶＳＳ１のそれぞれの一部は、複数の配線ＶＤＤ２、ＶＳＳ２に対し、平面視において交差する箇所で重なっている。つまり、配線ＶＤＤ１、ＶＳＳ１、ＶＤＤ２およびＶＳＳ２は、平面視において格子状に配置されている。
【０１１６】
すなわち、積層配線層の最上部の配線は、多層メッシュ構造を有している。例えば、配線ＶＤＤ１、ＶＳＳ１は、積層配線層のうち、最上層の配線であり、配線ＶＤＤ２、ＶＳＳ２は、積層配線層の上のパッド電極を構成するパッド層の配線である。配線ＶＤＤ１、ＶＤＤ２は、電源電圧（電源電位）の印加（供給）に用いられる配線である。配線ＶＳＳ１、ＶＳＳ２は、接地電圧の印加（供給）に用いられる配線である。このように、電源については、配線設計の柔軟性などのために、図３３に示す比較例のように、多層メッシュ構造の電源配線が用いられる場合がある。メッシュ構造の電源配線は、例えば論理回路を構成する素子の上に形成されている。図３３は、比較例の半導体装置における電源メッシュ配線を示す平面図である。図３３では、下層の配線ＶＤＤ１、ＶＳＳ１と上層の配線ＶＤＤ２、ＶＳＳ２とが、平面視において格子状に配置されている。
【０１１７】
なお、本願でいう積層配線層の最上部の配線とは、積層配線層の最上層の配線ＶＤＤ１、ＶＳＳ１、配線ＶＤＤ１、ＶＳＳ１の上の配線ＶＤＤ２、ＶＳＳ２、および、それらの配線と同じ高さの配線を含む。
【０１１８】
平面視において配線ＶＤＤ１およびＶＤＤ２が交差する箇所において、配線ＶＤＤ１およびＶＤＤ２はビアＶ６を介して電気的に接続されており、配線ＶＳＳ１およびＶＳＳ２が交差する箇所において、配線ＶＳＳ１およびＶＳＳ２はビアＶ６を介して電気的に接続されている。したがって、配線ＶＤＤ１およびＶＤＤ２は互いに同電位であり、配線ＶＳＳ１およびＶＳＳ２は互いに同電位である。
【０１１９】
ここで、所定の配線ＶＤＤ１は一部途切れており、当該配線ＶＤＤ１の延在方向（第１方向）において当該配線ＶＤＤ１と隣り合う位置に、第１方向に延在するゲート電極Ｇ３が形成されている。ゲート電極Ｇ３は、第２方向において隣り合う２つの配線ＶＳＳ１の間に挟まれている。
【０１２０】
所定の配線ＶＤＤ２と、第１方向において当該配線ＶＤＤ２に隣り合う配線ＶＳＳ２とは、ゲート電極Ｇ３の直上で途切れており、ゲート電極Ｇ３の直上の領域であって、途切れた当該配線ＶＤＤ２および当該配線ＶＳＳ２に対して第２方向において隣り合う領域には、第１方向に延在する配線ＷＲ６が形成されている。配線ＷＲ６は、第１方向において、配線ＶＤＤ２および配線ＶＳＳ２に挟まれている。つまり、配線ＷＲ６は、半導体基板の主面に沿う方向において、配線ＶＤＤ２および配線ＶＳＳ２と隣り合っている。
【０１２１】
すなわち、図２１および図２２に示すように、ゲート電極Ｇ３は、配線ＶＤＤ１、ＶＳＳ１と同じ高さの配線である。つまり、ゲート電極Ｇ３は、配線ＶＤＤ１、ＶＳＳ１と同一の配線層を構成しており、配線ＶＤＤ１、ＶＳＳ１と同じ工程で形成することができる。また、配線ＷＲ６は、配線ＶＤＤ２、ＶＳＳ２と同じ高さの配線である。つまり、配線ＷＲ６は、配線ＶＤＤ２、ＶＳＳ２と同一の配線層を構成しており、配線ＶＤＤ２、ＶＳＳ２と同じ工程で形成することができる。このように、ゲート電極Ｇ３、配線ＶＤＤ１およびＶＳＳ１は、層間絶縁膜ＩＬ５に埋設されている。
【０１２２】
前記実施の形態１と同様に、積層配線層の上部には、半導体層ＳＣＰをチャネル層として有するＰ型の第１トランジスタＱＰと、半導体層ＳＣＮをチャネル層として有するＮ型の第２トランジスタＱＮとが形成されている。
【０１２３】
ただし、前記実施の形態１と異なり、第１トランジスタＱＰおよび第２トランジスタＱＮは同一のゲート電極Ｇ３を共有している。また、第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのドレイン領域は、半導体層ＳＣＰ、ＳＣＮの上に形成されたビアＶ６を介して同一の配線ＷＲ６に接続されている。つまり、第１トランジスタＱＰおよび第２トランジスタＱＮのそれぞれのドレイン領域は、互いに電気的に接続されている。また、第１トランジスタＱＰのソース領域は、ビアＶ６を介して配線ＶＤＤ２に電気的に接続されており、第２トランジスタＱＮのソース領域は、ビアＶ６を介して配線ＶＳＳ２に電気的に接続されている。
【０１２４】
つまり、第１トランジスタＱＰおよび第２トランジスタＱＮは、図１５に示すインバータＩＮＶを構成している。つまり、ゲート電極Ｇ３はインバータＩＮＶの入力端子であり、配線ＷＲ６は、インバータＩＮＶの出力端子である。図示はしていないが、配線ＷＲ６は、例えばその上面に接続された導電経路により電気的に引き出されている。
【０１２５】
本実施の形態では、図２１および図２２に示すインバータＩＮＶが、長距離配線の途中に挿入されたリピータを構成している。このように、リピータを構成する第１トランジスタＱＰおよび第２トランジスタＱＮを、電源メッシュ配線内に組み込むことが可能である。
【０１２６】
なお、インバータＩＮＶは、リピータ以外の用途に用いてもよい。つまり、インバータＩＮＶの入力端子または出力端子を長距離配線に接続しなくてもよい。例えば、当該入力端子または出力端子を半導体チップの外部の装置に接続し、インバータＩＮＶをＩ／Ｏ用に用いてもよい。また、実施の形態３において後述するような論理回路の一部として本実施の形態のインバータを用いることも可能である。
【０１２７】
インバータＩＮＶは、第１トランジスタＱＰのソース領域に電源電圧Ｖｄｄを供給し、第２トランジスタＱＮのソース領域に接地電位の供給を必要とする素子である。本実施の形態では、電源電圧および接地電位を供給するメッシュ配線内にインバータＩＮＶを組み込むことで、配線またはビアなどを用いた電圧供給経路の引き回しを行うことなく、インバータＩＮＶを配置することができる。また、電源メッシュ配線が形成された領域において、電源メッシュ配線よりも下の領域にインバータＩＮＶを形成するのではなく、電源メッシュ配線と同じく積層配線層の最上部にインバータＩＮＶを形成することができるため、設計変更を要するフォトマスクの枚数を低減し、インバータＩＮＶを追加形成する際の製造コストを低減することができる。
【０１２８】
また、本実施の形態では、前記実施の形態１と同様の効果も得ることができる。また、積層配線層の最上層の配線である配線ＶＤＤ１、ＶＳＳ１の幅は例えば８〜１０μｍであり、パッド配線である配線ＶＤＤ２、ＶＳＳ２の幅は１０〜１５μｍであり、比較的大きいため、これらの配線層では設計ルールが緩和される。つまり、積層配線層の最上部に形成されるパターンの寸法は大きい。よって、以下のような効果を得ることができる。
【０１２９】
すなわち、積層配線層の最上部にインバータＩＮＶを形成することで、インバータＩＮＶの形成を容易にすることができる。また、半導体層ＳＣＰ、ＳＣＮの材料として、新たな材料の導入が容易となる効果も得られる。さらに、チャネル層である半導体層ＳＣＰ、ＳＣＮの幅を大きくすることが可能であるため、インバータＩＮＶにおいて発生する寄生抵抗を低減することが可能となる。また、チャネル層である半導体層ＳＣＰ、ＳＣＮの加工に用いるフォトマスクも、ｉ線用マスクが使用可能となるため、安価にフォトマスクを作製することが可能となる。
【０１３０】
ｉ線用マスクとは、パッド電極の加工の際に行うフォトリソグラフィ工程において用いられるフォトマスクであり、ｉ線は当該フォトリソグラフィ工程の露光で用いられる光である。パッド電極のパターンの幅およびピッチは大きいため、パッド電極の加工は高い精度が要求されない。したがって、当該加工の際には安価に用いることができるｉ線用マスクが使用される。
【０１３１】
なお、図２１および図２２では、ゲート電極Ｇ３、半導体層ＳＣＰおよびＳＣＮを、第１方向に延在するパターンで示し、半導体層ＳＣＰおよびＳＣＮのそれぞれに接続された矩形のビアＶ６を示しているが、１つのトランジスタのみでは大きな電流を流すことが難しい場合がある。これに対し、一定の範囲内に複数のトランジスタを形成することで大きな電流を流すことを可能とするため、図２３に示すように、トランジスタを構成するゲート電極、ソース領域およびドレイン領域の平面レイアウトを櫛形としてもよい。図２３では、第１トランジスタＱＰを示し、ビアＶ６および半導体層ＳＣＰの下のゲート電極Ｇ３を破線で示している。
【０１３２】
図２３に示すように、ゲート電極Ｇ３は、第１方向に延在する部分と、当該部分から第２方向の一方に枝分かれして延在する複数の部分（フィンガー）とを有する。半導体層ＳＣＰは、第１方向に延在しており、第２方向におけるその幅は例えば１０μｍまたはそれ以上の大きさである。半導体層ＳＣＰの上面に接続された２つのビアＶ６の平面形状は、単純な矩形ではない。当該２つのビアＶ６の一方は、平面視において、矩形部分と、当該矩形部分から他方のビアＶ６側へ第１方向に延在する部分と、当該延在部分から第２方向に枝分かれして延在する複数の部分（フィンガー）とを、半導体層ＳＣＰの直上において有する。他方のビアＶ６も同様の構造を有している。
【０１３３】
当該２つのビアＶ６のそれぞれのフィンガーは、第１方向において交互に並んで配置されており、第１方向において隣り合う一方のビアＶ６のフィンガーと、他方のビアＶ６のフィンガーとの間の領域の直下に、ゲート電極Ｇ３の上記フィンガーが１つ配置されている。当該２つのビアＶ６は互いに接触していない。
【０１３４】
ジャンクションレスＦＥＴである第１トランジスタでは、上記２つのビアＶ６の一方の直下の半導体層ＳＣＰの上面にソース領域が形成され、他方のビアＶ６の直下の半導体層ＳＣＰの上面にソース領域が形成される。図２３に示すレイアウトでは、平面視において第１方向に並ぶゲート電極Ｇ３のフィンガーと、当該ゲート電極Ｇ３を挟むように位置する２つのビアのそれぞれのフィンガーの直下のソース・ドレイン領域とが、１つのトランジスタを構成している。つまり、櫛形の第１トランジスタＱＰは、第１方向に並ぶ複数のトランジスタを含んでいる。
【０１３５】
このように、櫛形のトランジスタを採用することにより、実効的な電力を稼ぐことができる。配線層の最上部の配線ＶＤＤ１、ＶＤＤ２、ＶＳＳ１およびＶＳＳ２は配線幅が大きいため、メッシュ配線に組み込む図２３の第１トランジスタＱＰのように、ソース領域、ドレイン領域またはゲート電極Ｇ３のそれぞれの幅を１μｍ以下のパターンで形成することが容易である。なお、第２トランジスタＱＮも、図２３に示す第１トランジスタＱＰと同様のレイアウトとすることができる。
【０１３６】
また、図２１および図２２では、各ビアＶ６を１つの矩形形状で示しているが、図２４に示すように、所定の配線同士を接続するビアＶ６を、例えば平面視において行列状に並ぶ複数のビアＶ７により構成してもよい。
【０１３７】
また、配線ＶＤＤ１、ＶＤＤ２は、配線ＷＲ６およびゲート電極Ｇ３の存在により途中で途切れているが、格子状に形成された配線ＶＤＤ１、ＶＤＤ２は、互いに複数の箇所でビアＶ６を介して接続されているため、配線ＶＤＤ１、ＶＤＤ２が途切れていることに起因して、メッシュ配線内における電位の供給が遮断されることはない。同様に、配線ＶＳＳ２は配線ＷＲ６の存在により途中で遮断されているが、メッシュ配線内において接地電位の供給が遮断されることはない。
【０１３８】
以下に、本実施の形態の変形例について、図２５および図２６を用いて説明する。図２５は、本実施の形態の変形例である半導体装置の一部を示す平面図である。図２６は、本実施の形態の変形例である半導体装置を構成するバッファを示す回路図である。
【０１３９】
図２５に示すメッシュ配線は、図２１に示すメッシュ配線と同様に、一部の配線ＶＤＤ２、ＶＳＳ２が、途中で途切れている。また、一部の配線ＶＤＤ１は途中で途切れており、第１方向において当該配線ＶＤＤ１と隣り合う位置にゲート電極Ｇ３が形成されており、当該ゲート電極Ｇ３を含む第１トランジスタＱＰ１および第２トランジスタＱＮ１からなるインバータＩＮＶ１が形成されている。インバータＩＮＶ１は、図２１に示すインバータＩＮＶと同様の構造を有している。
【０１４０】
ただし、インバータＩＮＶ１の出力端子である配線ＷＲ６は、一部が第２方向に延在している。また、ゲート電極Ｇ３と第２方向において隣り合う一方の配線ＶＳＳ１は途中で途切れており、分断されて第１方向において隣り合う当該配線ＶＳＳ１同士の間には、配線ＶＳＳ１と同じ高さのゲート電極Ｇ４が形成されている。ゲート電極Ｇ４の直上には、インバータＩＮＶ１と同様の構造のインバータＩＮＶ２が形成されている。
【０１４１】
つまり、ゲート電極Ｇ４の直上には、第１方向において隣り合う半導体層ＳＣＰおよびＳＣＮが配置され、ゲート電極Ｇ４および半導体層ＳＣＰを含む第３トランジスタＱＰ２と、ゲート電極Ｇ４および半導体層ＳＣＮを含む第４トランジスタＱＮ２とのそれぞれのドレイン領域は、半導体層ＳＣＰ、ＳＣＮの上のビアＶ６および配線ＷＲ７を介して互いに電気的に接続されている。ゲート電極Ｇ４は、ゲート電極Ｇ３と同様に、層間絶縁膜ＩＬ５に埋設されている。
【０１４２】
インバータＩＮＶ２の入力端子であるゲート電極Ｇ４には、インバータＩＮＶ１の出力端子である配線ＷＲ６のうちの第２方向に延在する部分が、ビアＶ６を介して電気的に接続されている。また、第３トランジスタＱＰ２のソース領域である半導体層ＳＣＰの上面には、ビアＶ６を介して配線ＶＤＤ２が電気的に接続されている。また、第４トランジスタＱＮ２のソース領域である半導体層ＳＣＮの上面には、ビアＶ６を介して配線ＶＳＳ２が電気的に接続されている。また、インバータＩＮＶ２の出力端子である配線ＷＲ７は、その一部がゲート電極Ｇ４の直上において第１方向に延在し、他の一部が第２方向に延在している。配線ＷＲ７の第２方向に延在する部分は、第１方向において隣り合う配線ＶＳＳ２同士の間に配置されている。
【０１４３】
インバータＩＮＶ１、ＩＮＶ２は、図２６に示すバッファＢＵＦを構成している。つまり、インバータＩＮＶ１の出力端子は、インバータＩＮＶ２の入力端子に接続されている。言い換えれば、インバータＩＮＶ１を構成する第１トランジスタＱＰ１および第２トランジスタＱＮ１のそれぞれのドレイン電極は、インバータＩＮＶ２を構成する第３トランジスタＱＰ２および第４トランジスタＱＮ２のそれぞれのゲート電極に接続されている。バッファＢＵＦは、本変形例のリピータを構成している。つまり、バッファＢＵＦは、長距離配線の途中に挿入された素子である。
【０１４４】
本変形例では、リピータとして、積層配線層の上部のＭＯＳＦＥＴにより構成されたバッファＢＵＦを用いることで、遅延の改善（タイミング調整）を行うものである。リピータとしてバッファＢＵＦを使用するため、図２１に示すように、リピータとして１つのインバータＩＮＶのみを用いる場合に比べて、信号の出力値が反転することを防ぐことができる。すなわち、遅延が生じた信号は、図２６に示すインバータＩＮＶ１を流れることで、信号波形が改善され、かつ出力値が反転するが、その後インバータＩＮＶ２を流れることで、信号の出力値が再度反転する。
【０１４５】
このため、バッファＢＵＦに入力する信号と出力する信号とで出力が反転することを防ぐことができる。したがって、リピータを設けることにより出力が反転することを考慮する必要がなくなるため、回路の設計が容易となる効果を得ることができる。また、本変形例では、図２１〜図２４を用いて説明した効果と同様の効果を得ることができる。
【０１４６】
（実施の形態３）
以下では、実施の形態３の半導体装置について、図２７〜図３０を用いて説明する。図２７〜図３０は、本実施の形態の半導体装置を示す回路図である。
【０１４７】
本実施の形態は、検査用半導体装置である半導体チップの上部に、予め論理修正用に使用する予備セルを配置するものである。半導体装置の製造工程では、半導体チップを製造した後に、当該半導体チップ内の論理回路などの回路を試験動作させた際、当該回路に論理バグなどが発見される場合がある。論理バグとは、例えば信号を反転させる必要がある場合などを指す。そこで、上記製造の際に予め形成した素子であって、回路を形成しない予備セルを、上記試験動作後に行う設計変更により回路に接続することで、論理バグを修正する。
【０１４８】
言い換えれば、論理回路と、回路を構成しない予備セルを含む検査用半導体装置を形成した後、検査を行うことで当該論理回路に論理バグを発見した場合に、設計変更を行い、当該設計変更に従って、論理回路と予備セルとを電気的に接続した構造を有する本実施の形態の半導体装置を形成する。
【０１４９】
予備セルの例としては、インバータ（図１５参照）、バッファ（図２６参照）、ＮＡＮＤ（図２７参照）、ＮＯＲ（図２８参照）、マルチプレクサ（図２８参照）、フリップフロップ（３０参照）などの基本セルが挙げられる。本実施の形態の形態では、それらの予備セルを構成するＭＯＳＦＥＴに、図１３および図１４に示す配線層のＭＯＳＦＥＴを用いる。例えば、図１５に示すインバータＩＮＶを構成する第１トランジスタＱＰおよび第２トランジスタＱＮ、図２６に示すバッファＢＵＦを構成する第１トランジスタＱＰ１、第３トランジスタＱＰ２および第４トランジスタＱＮ２に、配線層のＭＯＳＦＥＴを用いる。
【０１５０】
また、図２７に示すＮＡＮＤ回路ＮＡまたは図２８に示すＮＯＲ回路ＮＲの、第１トランジスタＱＰ１、第３トランジスタＱＰ２および第４トランジスタＱＮ２に、配線層のＭＯＳＦＥＴを用いる。また、図２９に示すマルチプレクサＭＵＸを構成するＮＯＴ回路ＮＴ、つまりインバータ回路（図１５参照）、ＡＮＤ回路ＡＤ、またはＯＲ回路ＯＲに使用されるトランジスタに、配線層のＭＯＳＦＥＴを用いる。また、図３０に示すフリップフロップ回路ＦＦを構成するＮＯＴ回路ＮＴ、つまりインバータ回路（図１５参照）、またはＮＡＮＤ回路ＮＤに、配線層のＭＯＳＦＥＴを用いる。
【０１５１】
なお、図２７および図２８のノードＩＮ１、ＩＮ２は入力端子であり、ノードＯＮは出力端子である。また、図２９のノードＤＮ１〜ＤＮ４並びに図３０のノードＳＮおよびＰＮは入力端子であり、図２９のノードＹＮ並びに図３０のノードＱＡＮおよびＱＢＮは出力ノードである。図２９のノードＡＮ、ＢＮは、選択信号を入力する端子である。
【０１５２】
予備セルの個数は半導体チップ内の全セル数の１％程度である。予備セルを半導体基板の主面近傍に形成する場合は、多数の予備セルを半導体チップ内のセル配置領域に均等に分布させて配置する。このような場合、論理バグの修正のために予備セルと回路とを接続させる変更を行う場合、図３１を用いて説明したように、最上層の配線と半導体基板の主面近傍の素子とを接続するためのコンタクト形成を行う必要がある。したがって、半導体装置の製造コストが増大する問題が生じる。
【０１５３】
また、半導体基板の主面近傍に予備セルを設けることで、半導体チップの面積が増大する問題も生じる。これに対し、半導体チップの面積増大を防ぐために予備セルの個数を低減すると、論理バグ対策でのつなぎ替えが必要な場所に所望の予備セルが無い場合が生じる。
【０１５４】
そこで、本実施の形態では、半導体基板の主面近傍ではなく、配線層の上部に論理修正用の予備セルを構成するＭＯＳＦＥＴを予め形成する。つまり、予備セルを前記実施の形態１において説明した配線層のＭＯＳＦＥＴにより構成する。ここでは、検査により論理バグが発見された場合には、当該予備セル上の配線レイアウトを変更して半導体チップを再度形成する。これにより、予備セルを回路に接続してバグの修正を行う。
【０１５５】
この場合、半導体装置の製造工程では、半導体基板の主面近傍に予備セルを形成する場合に比べ、半導体層ＳＣＰ、ＳＣＮ（図７〜図１４参照）を加工形成するために２枚のフォトマスクを追加する必要がある。ただし、予備セルの接続のために設計変更を行う層は、配線層のＭＯＳＦＥＴからなる予備セル上の配線層（例えば電源配線を含む層）のみでよい。したがって、論理バグの修正のために予備セルと回路とを接続させる変更を行う場合、図１９および図３１を用いて説明したように、最上層の配線と半導体基板の主面近傍の素子とを接続するためのコンタクト形成を行う必要がない。
【０１５６】
つまり、予備セルを回路に接続する際に、全配線層のレイアウト変更を行う必要がない。したがって、予備セルを構成するＭＯＳＦＥＴなどを半導体基板の主面近傍に予め形成し、論理バグ修正時に当該予備セルを回路に接続する場合に比べ、レイアウト変更を行う配線層の数を大幅に低減することができる。このため、半導体装置の製造コストを低減することができる。
【０１５７】
また、全セル数の１％程度を占める予備セルを半導体基板の主面近傍に形成する必要がなく、予備セルを積層配線層の上部に形成することができるため、半導体チップの面積を縮小することができる。したがって、配線層のＭＯＳＦＥＴにより予備セルを構成することにより、論理修正が必要な場合または必要でない場合のいずれにおいても、半導体装置の微細化が可能となる。よって半導体装置の性能を向上させることができる。
【０１５８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１５９】
Ｇ１〜Ｇ４    ゲート電極
ＩＦ１〜ＩＦ３、ＩＬ６、ＤＰ５、ＤＰ６    絶縁膜
ＩＬ１〜ＩＬ５    層間絶縁膜
Ｍ１〜Ｍ５、ＷＲ１〜ＷＲ７    配線
ＱＰ    第１トランジスタ
ＱＮ    第２トランジスタ
ＳＢ    半導体基板
ＳＣＰ、ＳＣＮ    半導体層
ＳＷ    サイドウォール
Ｖ５、Ｖ６    ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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