(57)【要約】【課題】製造コストを増加させることなく、ＲＴＳノイズの低減を可能にしたＭＯＳ型電界効果トランジスタを提供する。【解決手段】本開示のＭＯＳ型電界効果トランジスタは、活性領域を画定する素子分離領域と、活性領域に形成されたソース領域及びドレイン領域と、ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有し、ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する。【選択図】  図１
2017069231.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界部のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
ＭＯＳ型電界効果トランジスタ。
【請求項２】
ゲート電極は、素子分離領域と活性領域との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い、
請求項１に記載のＭＯＳ型電界効果トランジスタ。
【請求項３】
ゲート絶縁膜は、素子分離領域と活性領域との境界部の膜厚が、チャネル中心部の膜厚よりも厚い、
請求項２に記載のＭＯＳ型電界効果トランジスタ。
【請求項４】
ゲート電極は、活性領域の中央部のチャネル領域上に配置された第１電極領域と、当該第１電極領域と接続され、素子分離領域と活性領域の境界上に沿って配置された第２電極領域とから成る、
請求項１に記載のＭＯＳ型電界効果トランジスタ。
【請求項５】
ゲート電極の第２電極領域は、素子分離領域のゲート長方向の端部で、ソース領域及びドレイン領域のコンタクト部と対向する部位を除いて、素子分離領域と活性領域との境界に沿って配置され、素子分離領域の一部及び活性領域の一部を覆う、
請求項４に記載のＭＯＳ型電界効果トランジスタ。
【請求項６】
ソース領域及びドレイン領域の各々に、コンタクト部が複数個配置されている、
請求項５に記載のＭＯＳ型電界効果トランジスタ。
【請求項７】
ゲート電極の第２電極領域は、ソース領域側にのみ、もしくは、ドレイン領域側にのみ素子分離領域と活性領域の境界上に沿って配置され、素子分離領域及び活性領域の一部を覆う、
請求項４に記載のＭＯＳ型電界効果トランジスタ。
【請求項８】
ゲート絶縁膜は、チャネル幅方向の両端部に位置する素子分離領域と活性領域との境界に沿って設けられ、素子分離領域の一部及び活性領域の一部に対応する領域が厚膜化された２つの厚膜領域を有する、
請求項５に記載のＭＯＳ型電界効果トランジスタ。
【請求項９】
ゲート絶縁膜の２つの厚膜領域は、チャネル中心部側に突出した突出領域を有する、
請求項８に記載のＭＯＳ型電界効果トランジスタ。
【請求項１０】
ゲート電極は、平面視で矩形の電極形状を有しており、
ゲート絶縁膜は、チャネル幅方向の両端部に位置する素子分離領域と活性領域との境界に沿って設けられ、素子分離領域の一部及び活性領域の一部に対応する領域が厚膜化された２つの厚膜領域と、チャネル中心部において２つの厚膜領域間を繋ぐ厚膜の連結領域とを有する、
請求項１に記載のＭＯＳ型電界効果トランジスタ。
【請求項１１】
ＭＯＳ型電界効果トランジスタを用いて構成され、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
半導体集積回路。
【請求項１２】
光電変換素子を含む単位画素が行列状に配置されて成る画素アレイ部と、
ＭＯＳ型電界効果トランジスタを用いて構成され、画素から読み出される信号を処理する回路部と、
を備え、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
固体撮像素子。
【請求項１３】
回路部は、画素アレイ部の各画素から画素列毎に読み出される信号を基準信号と比較する比較器を含むＡＤ変換器を有する信号処理部であり、
比較器は、ＭＯＳ型電界効果トランジスタを用いて構成されており、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
請求項１２に記載の固体撮像素子。
【請求項１４】
単位画素は、光電変換素子で光電変換された電荷に基づく信号を増幅する増幅トランジスタを有しており、
増幅トランジスタは、ＭＯＳ型電界効果トランジスタを用いて構成されており、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
請求項１２に記載の固体撮像素子。
【請求項１５】
撮像部として、
光電変換素子を含む画素が行列状に配置されて成る画素アレイ部と、
ＭＯＳ型電界効果トランジスタを用いて構成され、画素から読み出される信号を処理する回路部と、
を備える固体撮像素子を搭載しており、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＭＯＳ型電界効果トランジスタ、半導体集積回路、固体撮像素子、及び、電子機器に関する。
【背景技術】
【０００２】
ＭＯＳ（metal-oxide-semiconductor）型電界効果トランジスタ（field-effect transistor：ＦＥＴ）から構成される半導体集積回路において、ＭＯＳＦＥＴのランダムテレグラフシグナルノイズ（Random Telegraph Signal：以下、「ＲＴＳノイズ」と記述する）が問題となっている。ＭＯＳ型電界効果トランジスタを用いて構成される半導体集積回路として、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型固体撮像素子が知られている。より具体的には、画素から読み出されたアナログの画素信号を、例えば画素列毎にＡＤ変換する列並列型ＡＤ変換部を有するＣＭＯＳ型固体撮像素子（例えば、特許文献１参照）において、ＡＤ変換部を構成する比較器にＭＯＳ型電界効果トランジスタが用いられている。
【０００３】
ＣＭＯＳ型固体撮像素子の画質の良し悪しを示す指標として、センシングした画像の時間的なチラつきがある。画像の時間的なチラつきは、各画素から検出した信号レベルが時間的にランダムに揺らぐために起こる。その原因として、例えば、ＡＤ変換部を構成する比較器に用いられるＭＯＳ型電界効果トランジスタからＲＴＳノイズが発生した場合に、センシングした画像を著しくチラつかせることがわかっている。この画像のチラつきを低減するには、ノイズ源となるＭＯＳ型電界効果トランジスタから発生するＲＴＳノイズを低減する必要がある。
【０００４】
このＭＯＳ型電界効果トランジスタから発生するＲＴＳノイズを低減するために、従来は、半導体集積回路中のノイズ源となるＭＯＳＦＥＴを、埋め込みチャネル型のＭＯＳ型電界効果トランジスタで構成する手法が採られていた（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−９０３０５号公報
【特許文献２】特開２０１５−４６５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２に記載の従来技術の場合、埋め込みチャネル型のＭＯＳ型電界効果トランジスタを、一般的な表面チャネル型のＭＯＳ型電界効果トランジスタと同一の半導体基板上に混載させる構成を採ることになる。従って、埋め込みチャネル型のＭＯＳ型電界効果トランジスタを形成するための製造プロセス工程を増やす必要があるため、ＣＭＯＳ型固体撮像素子等の半導体集積回路の製造コストを増加させることになる。
【０００７】
そこで、本開示は、製造コストを増加させることなく、ＲＴＳノイズの低減を可能にしたＭＯＳ型電界効果トランジスタ、当該ＭＯＳ型電界効果トランジスタを用いる半導体集積回路及び固体撮像素子、並びに、当該固体撮像素子を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本開示のＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する。
【０００９】
上記の目的を達成するための本開示の半導体集積回路は、
ＭＯＳ型電界効果トランジスタを用いて構成され、
ＭＯＳ型電界効果トランジスタとして、上記の構成のＭＯＳ型電界効果トランジスタを用いる。
【００１０】
上記の目的を達成するための本開示の固体撮像素子は、
光電変換素子を含む画素が行列状に配置されて成る画素アレイ部と、
ＭＯＳ型電界効果トランジスタを用いて構成され、画素から読み出される信号を処理する回路部と、
を備え、
ＭＯＳ型電界効果トランジスタとして、上記の構成のＭＯＳ型電界効果トランジスタを用いる。
【００１１】
上記の目的を達成するための本開示の電子機器は、
撮像部として、
光電変換素子を含む画素が行列状に配置されて成る画素アレイ部と、
ＭＯＳ型電界効果トランジスタを用いて構成され、画素から読み出される信号を処理する回路部と、
を備える固体撮像素子を搭載しており、
ＭＯＳ型電界効果トランジスタとして、上記の構成のＭＯＳ型電界効果トランジスタを用いる。
【００１２】
ＭＯＳ型電界効果トランジスタにおいて、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅いと、オン電流（ドレイン電流）は、その大部分がチャネル中心部を流れるようになり、素子分離領域の端部周辺にはほとんど流れない。これにより、素子分離領域の端部に存在するＲＴＳノイズの原因となるトラップへのキャリアの捕獲／放出が起こりにくい状態となる。従って、埋め込みチャネル型のＭＯＳ型電界効果トランジスタを作り込まなくても、ＲＴＳノイズの発生を抑制することができる。
【発明の効果】
【００１３】
本開示によれば、埋め込みチャネル型のＭＯＳ型電界効果トランジスタを作り込まなくても、ＲＴＳノイズの発生を抑制することができるため、製造コストを増加させることなく、ＲＴＳノイズを低減できる。
【００１４】
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１に係るＭＯＳＦＥＴの概略平面図である。
【図２】図２Ａは、図１のＡ−Ａ’線に沿った断面図であり、図２Ｂは、図１のＢ−Ｂ’線に沿った断面図である。
【図３】図３Ａは、実施例１に係るＭＯＳＦＥＴの平面形状における各部の寸法の一例を示す図であり、図３Ｂは、実施例１に係るＭＯＳＦＥＴ断面形状における各部の寸法の一例を示す図である。
【図４】図４Ａは、実施例１の電極構造におけるＭＯＳＦＥＴのオン状態のときのチャネルのポテンシャルプロファイルを示す模式的な断面図であり、図４Ｂは、実施例１の電極構造を採らないＭＯＳＦＥＴの界面準位についての説明に供する図である。
【図５】図５Ａは、実施例２に係るＭＯＳＦＥＴ（その１）の概略平面図であり、図５Ｂは、実施例２に係るＭＯＳＦＥＴ（その２）の概略平面図である。
【図６】図６Ａは、実施例３に係るＭＯＳＦＥＴの概略平面図であり、図６Ｂは、図６ＡのＡ−Ａ’線に沿った断面図であり、図６Ｃは、図６ＡのＢ−Ｂ’線に沿った断面図である。
【図７】図７Ａは、実施例４に係るＭＯＳＦＥＴの概略平面図であり、図７Ｂは、ソース領域及びドレイン領域にコンタクト部を２個ずつ配置した例を示す概略平面図である。
【図８】図８Ａは、実施例５に係るＭＯＳＦＥＴ（その１）の概略平面図であり、図８Ｂは、実施例５に係るＭＯＳＦＥＴ（その２）の概略平面図である。
【図９】図９Ａは、実施例６に係るＭＯＳＦＥＴ（その１）の概略平面図であり、図９Ｂは、実施例５に係るＭＯＳＦＥＴ（その２）の概略平面図である。
【図１０】図１０Ａは、実施例６に係るＭＯＳＦＥＴ（その１）の変形例の概略平面図であり、図１０Ｂは、実施例７に係るＭＯＳＦＥＴの概略平面図である。
【図１１】図１１Ａは、実施例８に係るＭＯＳＦＥＴの概略平面図であり、図１１Ｂは、図１１ＡのＡ−Ａ’線に沿った断面図である。
【図１２】図１２は、製造工程中に活性領域とゲート電極との合わせズレが生じてしまった場合の概略平面図である。
【図１３】図１３は、高周波受信回路の構成の一例を示すブロック図である。
【図１４】図１４は、ＣＭＯＳ型固体撮像素子の構成の概略を示すシステム構成図である。
【図１５】図１５は、単位画素の回路構成の一例を示す回路図である。
【図１６】図１６Ａは、シングルスロープ型のＡＤ変換器の構成の一例を示すブロック図であり、図１６Ｂは、シングルスロープ型のＡＤ変換器の初段回路であるＧｍアンプの回路構成の一例を示す回路図である。
【図１７】図１７は、実施例１乃至実施例７に係るＭＯＳＦＥＴを、シングルスロープ型ＡＤ変換器を構成するＭＯＳＦＥＴに適用したＣＭＯＳ型固体撮像素子において、１０万個分のＡＤ変換器の出力ノイズデータの累積頻度のプロットグラフを示す図である。
【図１８】図１８は、単位画素を構成する素子（即ち、フォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び、選択トランジスタ）のレイアウト図である。
【図１９】図１９は、増幅トランジスタの電極構造に、実施例１に係る電極構造を適用する具体例１に係るＭＯＳＦＥＴの概略平面図である。
【図２０】図２０Ａは、図１９のＡ−Ａ’線に沿った断面図であり、図２０Ｂは、図１９のＢ−Ｂ’線に沿った断面図である。
【図２１】図２１は、増幅トランジスタの電極構造に、実施例７に係る電極構造を適用する具体例２に係るＭＯＳＦＥＴの概略平面図である。
【図２２】図２２Ａは、図２１のＡ−Ａ’線に沿った断面図であり、図２２Ｂは、図２１のＢ−Ｂ’線に沿った断面図である。
【図２３】図２３は、本開示の電子機器の一例である撮像装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のＭＯＳ型電界効果トランジスタ、半導体集積回路、固体撮像素子、及び、電子機器、全般に関する説明
２．ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
２−１．実施例１（Ｎ型ＭＯＳＦＥＴの例）
２−２．実施例２（実施例１の変形例）
２−３．実施例３（実施例１の変形例）
２−４．実施例４（実施例３の変形例）
２−５．実施例５（実施例３の変形例）
２−６．実施例６（実施例３及び実施例４の変形例）
２−７．実施例７（ゲート電極の形状が平面視で矩形形状の例）
２−８．実施例８（Ｐ型ＭＯＳＦＥＴの例）
３．半導体集積回路
４．固体撮像素子（ＣＭＯＳイメージセンサの例）
４−１．システム構成
４−２．画素構成
４−３．適用例１
４−４．適用例２
５．電子機器（撮像装置の例）
【００１７】
＜本開示のＭＯＳ型電界効果トランジスタ、半導体集積回路、固体撮像素子、及び、電子機器、全般に関する説明＞
本開示のＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」と記述する）、半導体集積回路、固体撮像素子、及び、電子機器にあっては、ゲート電極について、素子分離領域と活性領域との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い構成とすることができる。また、ゲート絶縁膜について、素子分離領域と活性領域との境界部の膜厚が、チャネル中心部の膜厚よりも厚い構成とすることができる。
【００１８】
上述した好ましい構成を含む本開示のＭＯＳＦＥＴ、半導体集積回路、固体撮像素子、及び、電子機器にあっては、ゲート電極について、活性領域の中央部のチャネル領域上に配置された第１電極領域と、当該第１電極領域と接続され、素子分離領域と活性領域の境界上に沿って配置された第２電極領域とから成る構成とすることができる。このとき、第２電極領域について、素子分離領域のゲート長方向の端部で、ソース領域及びドレイン領域のコンタクト部と対向する部位を除いて、素子分離領域と活性領域との境界に沿って配置され、素子分離領域の一部及び活性領域の一部を覆う構成とすることができる。また、ソース領域及びドレイン領域の各々に、コンタクト部を複数個配置する構成とすることができる。
【００１９】
更に、上述した好ましい構成を含む本開示のＭＯＳＦＥＴ、半導体集積回路、固体撮像素子、及び、電子機器にあっては、ゲート電極の第２電極領域について、ソース領域側にのみ、もしくは、ドレイン領域側にのみ素子分離領域と活性領域の境界上に沿って配置され、素子分離領域及び活性領域の一部を覆う構成とすることができる。また、ゲート絶縁膜について、チャネル幅方向の両端部に位置する素子分離領域と活性領域との境界に沿って設けられ、素子分離領域の一部及び活性領域の一部に対応する領域が厚膜化された２つの厚膜領域を有する構成とすることができる。また、２つの厚膜領域について、チャネル中心部側に突出した突出領域を有する構成とすることができる。
【００２０】
更に、上述した好ましい構成を含む本開示のＭＯＳＦＥＴ、半導体集積回路、固体撮像素子、及び、電子機器にあっては、ゲート電極について、平面視で矩形の電極形状を有する構成とすることができる。このとき、ゲート絶縁膜については、チャネル幅方向の両端部に位置する素子分離領域と活性領域との境界に沿って設けられ、素子分離領域の一部及び活性領域の一部に対応する領域が厚膜化された２つの厚膜領域と、チャネル中心部において２つの厚膜領域間を繋ぐ厚膜の連結領域とを有する構成とすることができる。
【００２１】
また、上述した好ましい構成を含む本開示の固体撮像素子にあっては、回路部が、画素アレイ部の各画素から画素列毎に読み出される信号を基準信号と比較する比較器を含むＡＤ変換器を有する信号処理部から成るとき、比較器について、本開示のＭＯＳＦＥＴ、即ち素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状のゲート電極を有するＭＯＳＦＥＴを用いる構成とすることができる。また、単位画素を構成する、光電変換素子で光電変換された電荷に基づく信号を増幅する増幅トランジスタについて、本開示のＭＯＳＦＥＴ、即ち素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状のゲート電極を有するＭＯＳＦＥＴを用いる構成とすることができる。
【００２２】
＜ＭＯＳ型電界効果トランジスタ＞
［実施例１］
実施例１では、Ｎ型ＭＯＳＦＥＴに適用した場合を例に挙げている。実施例１に係るＭＯＳＦＥＴの概略平面図を図１に示す。また、図１のＡ−Ａ’線に沿った断面図を図２Ａに示し、図１のＢ−Ｂ’線に沿った断面図を図２Ｂに示す。
【００２３】
ＭＯＳＦＥＴ１は、素子分離領域（Shallow Trench Isolation：ＳＴＩ）１１、ソース領域１２、ドレイン領域１３、ゲート絶縁膜１４、及び、ゲート電極１５を有する。素子分離領域１１は、絶縁膜が埋め込まれて形成されており、ドレイン電流が流れる不純物原子が注入された活性領域１６を画定する。活性領域１６は、Ｐ型ウェル（ＰＷＬ）から成る。尚、図１では、素子分離領域１１の図示を省略している。ソース領域１２及びドレイン領域１３は、活性領域１６にＮ+拡散層によって形成され、コンタクト部１７，１８を介して図示せぬ配線（ソース電極、ドレイン電極）に電気的に接続される。
【００２４】
ゲート絶縁膜１４は、ソース領域１２とドレイン領域１３との間のチャネル領域１９上に設けられており、素子分離領域１１と活性領域１６との境界部に設けられた厚膜領域１４Ａと、チャネル中心部に設けられた薄膜領域１４Ｂとを有する。すなわち、ゲート絶縁膜１４は、素子分離領域１１と活性領域１６との境界部の膜厚が、チャネル中心部の膜厚よりも厚い構成となっている。
【００２５】
ゲート電極１５は、Ｎ型電極から成り、ゲート絶縁膜１４上に設けられている。このゲート電極１５は、その平面形状がゲート長方向及びゲート幅方向において対称性を持っている。そして、ゲート電極１５は、図１に示すように、素子分離領域１１と活性領域１６との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い、即ちゲート長方向の長さがゲート幅方向に対して不連続な電極構造となっている。より具体的には、ゲート電極１５は、ゲート長方向の長さが長い電極領域１５Ａと短い電極領域１５Ｂとから成る。
【００２６】
ここで、上記の構成のＭＯＳＦＥＴ１の各部の寸法の一例について、図３Ａ、図３Ｂを用いて説明する。図３Ａは、実施例１に係るＭＯＳＦＥＴの平面形状における各部の寸法の一例を示す図であり、図３Ｂは、実施例１に係るＭＯＳＦＥＴ断面形状における各部の寸法の一例を示す図である。
【００２７】
ゲート電極１５において、ゲート長方向の長さが長い電極領域１５Ａと短い電極領域１５Ｂとの寸法差をα1とし、長い電極領域１５Ａの内側の辺と活性領域１６の外側の辺との間の寸法をα2とするとき、α1及びα2は共に０．０５［ｕｍ］以上であることが好ましい。また、ゲート絶縁膜１４において、厚膜領域１４Ａの内側の辺と活性領域１６の外側の辺との間の寸法をβ1とし、厚膜領域１４Ａの端とゲート電極１５の長い電極領域１５Ａの端との間の寸法をβ2とするとき、β1及びβ2は共に０．０５［ｕｍ］以上であることが好ましい。更に、ゲート絶縁膜１４の素子分離領域１１と活性領域１６との境界部の厚膜領域１４Ａの膜厚をＴ1とし、チャネル中心部の薄膜領域１４Ｂの膜厚をＴ2とするとき、Ｔ1−Ｔ2は１［ｎｍ］以上であることが好ましい。
【００２８】
上述したように、実施例１に係るＭＯＳＦＥＴ１は、ゲート電極１５の素子分離領域１１と活性領域１６との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い電極構造となっている。また、ゲート絶縁膜１４の素子分離領域１１と活性領域１６との境界部の膜厚が、チャネル中心部の膜厚よりも厚い構造となっている。実施例１の電極構造におけるＭＯＳＦＥＴ１のオン状態のとき（チャネルが反転状態のとき）のチャネルのポテンシャルプロファイルを模式的な断面図にて図４Ａに示す。
【００２９】
図４Ａに示すように、実施例１の電極構造では、素子分離領域１１の端部近傍の閾値電圧が高く、ポテンシャルが浅くなり、かつ、チャネル中心部に至ってはポテンシャルが深くなる。換言すれば、実施例１の電極構造は、ゲート電極１５が、素子分離領域１１と活性領域１６との境界部のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する電極構造となっている。
【００３０】
このように、素子分離領域１１と活性領域１６との境界部のポテンシャルが、チャネル中心部のポテンシャルよりも浅いと、ＭＯＳＦＥＴ１のオン電流（ドレイン電流）は、大部分がチャネル中心部を流れるようになり、素子分離領域１１の端部周辺にはほとんど流れない。すなわち、ゲート電極１５のゲート長方向の長さが短い電極領域１５Ｂであるチャネル中心部にドレイン電流密度が集中する。これにより、素子分離領域１１の端部に存在するＲＴＳノイズの原因となるトラップへのキャリアの捕獲／放出が起こりにくい状態となり、ＲＴＳノイズの発生を抑制することができるため、ＲＴＳノイズを低減することができる。
【００３１】
因みに、実施例１の電極構造を採らないＭＯＳＦＥＴにあっては、図４Ｂに示すように、ＲＴＳノイズの原因となるキャリアを時間的に捕獲及び放出する界面準位は、素子分離領域１１と活性領域１６との境界付近のシリコン表面に集中している。
【００３２】
［実施例２］
実施例２は、実施例１の変形例である。実施例２では、ゲート絶縁膜１４の膜厚が、素子分離領域１１と活性領域１６との境界部とチャネル中心部とで同じ膜厚となっている。実施例２に係るＭＯＳＦＥＴ（その１）の概略平面図を図５Ａに示し、実施例２に係るＭＯＳＦＥＴ（その２）の概略平面図を図５Ｂに示す。
【００３３】
実施例２のゲート電極１５は、その平面形状ゲート長方向及びゲート幅方向において対称性を持っている。そして、実施例２のゲート電極１５は、素子分離領域１１と活性領域１６との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い、即ちゲート長方向の長さがゲート幅方向に対して不連続な電極構造である点で、実施例１と同じである。
【００３４】
図５Ａに示す実施例２に係るＭＯＳＦＥＴ（その１）では、ゲート電極１５の長い電極領域１５Ａの端部が、実施例１と同様に矩形状になっている。このゲート電極１５において、ゲート長方向の長さが長い電極領域１５Ａと短い電極領域１５Ｂとの長さの差α1とし、長い電極領域１５Ａの内側の辺と活性領域１６の外側の辺との間の寸法をα2とするとき、α1及びα2は共に０．０５［ｕｍ］以上であることが好ましい。
【００３５】
図５Ｂに示す実施例２に係るＭＯＳＦＥＴ（その２）では、ゲート電極１５の長い電極領域１５Ａの端部が、例えば２段の階段状になっている。このゲート電極１５の階段部分において、１段目の高さをα3とし、２段目の高さをα4とするとき、α3及びα4は共に０．０５［ｕｍ］以上であることが好ましい。また、活性領域１６の外側の辺と１段目の内面との間の寸法をα5とし、１段目の内面と２段目の内面との間の寸法をα6とするとき、α5及びα6は共に０．０５［ｕｍ］以上であることが好ましい。
【００３６】
上述した実施例２に係るＭＯＳＦＥＴ１では、ゲート絶縁膜１４の膜厚が全体的に同じ膜厚であるものの、ゲート電極１５の素子分離領域１１と活性領域１６との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い電極構造となっている。この実施例２の電極構造にあっても、チャネル中心部のポテンシャルが、素子分離領域１１と活性領域１６との境界部のポテンシャルよりも深くなり、チャネル中心部にドレイン電流密度が集中する。これにより、ＲＴＳノイズの発生を抑制できるため、ＲＴＳノイズを低減できる。
【００３７】
［実施例３］
実施例３は、実施例１の変形例である。実施例３に係る電極構造は、実施例１に係る電極構造よりもゲート電極１５の面積が大きい構成となっている。実施例３に係るＭＯＳＦＥＴの概略平面図を図６Ａに示し、図６ＡのＡ−Ａ’線に沿った断面図を図６Ｂに示し、図６ＡのＢ−Ｂ’線に沿った断面図を図６Ｃに示す。
【００３８】
図６Ａに示すように、ゲート電極１５は、その平面形状がゲート長方向及びゲート幅方向において対称性を持っている。そして、ゲート電極１５は、活性領域１６の中央部のチャネル領域１９上に配置され、ソース領域１２とドレイン領域１３とを分離する第１電極領域１５Ｃと、当該第１電極領域１５Ｃと接続され（一体化され）、素子分離領域１１と活性領域１６との全ての境界上に沿って配置された第２電極領域１５Ｄとから成る。図６Ａには、素子分離領域１１と活性領域１６との境界を一点鎖線で図示している。
【００３９】
ゲート電極１５の第１電極領域１５Ｃは、実施例１のゲート電極１５の電極領域１５Ｂに相当する。ゲート電極１５の第２電極領域１５Ｄは、素子分離領域１１の一部及び活性領域１６の一部を覆うように設けられている。ここで、図６Ａにおいて、素子分離領域１１と活性領域１６との境界からのゲート電極１５のゲート幅方向における被せ幅をＷ1とし、ゲート長方向における被せ幅をＷ2とするとき、Ｗ1及びＷ2は共に０．０５［ｕｍ］以上であることが好ましい。
【００４０】
実施例３に係る電極構造においても、実施例１の電極構造と同様に、ＭＯＳＦＥＴ１のオン状態のとき、素子分離領域１１と活性領域１６との境界部のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるポテンシャルプロファイルとなる。これにより、ドレイン電流密度がチャネル中心部に集中するため、活性領域１６の端部のトラップに起因するＲＴＳノイズの発生を抑制することができる。
【００４１】
また、実施例３に係る電極構造では、ゲート電極１５の実行的な電極面積が増加している。ここで、ＲＴＳノイズの振幅は、ＭＯＳＦＥＴのゲート面積に反比例する。従って、ゲート電極１５の実行的な電極面積が増加することで、チャネル中心部で発生するＲＴＳノイズの振幅を低減できるため、ＲＴＳノイズのノイズパワーを低減することができる。加えて、ソース領域１２及びドレイン領域１３となるＮ+拡散層の面積が小さくなるために、当該Ｎ+拡散層と活性領域（ウェル）１６との間の接合リーク電流や接合容量を低減できる効果もある。
【００４２】
［実施例４］
実施例４は、実施例３の変形例であり、実施例４に係る電極構造は、実施例３に係る電極構造に比べて、ゲート電極１５−コンタクト部１７，１８間の容量を低減した構成となっている。実施例３に係るＭＯＳＦＥＴの概略平面図を図７Ａに示す。
【００４３】
図７Ａに示すように、ゲート電極１５は、平面形状がゲート長方向及びゲート幅方向において対称性を持っている。そして、ゲート電極１５は、電極領域１５Ｃと、当該電極領域１５Ｃと接続された（一体化された）電極領域１５Ｅとから成る。電極領域１５Ｃは、実施例２の場合と同様に、活性領域１６の中央部のチャネル領域１９上に配置され、ソース領域１２とドレイン領域１３とを分離する。第２電極領域１５Ｄに相当する電極領域１５Ｅは、素子分離領域１１のゲート長方向の端部で、コンタクト部１７，１８と対向する部位を除いて、素子分離領域１１と活性領域１６との境界上に沿って配置され、素子分離領域１１の一部及び活性領域１６の一部を覆うように設けられている。
【００４４】
ゲート電極１５の電極領域１５Ｃは、実施例１のゲート電極１５の電極領域１５Ｃと同じ構成となっている。ゲート電極１５の電極領域１５Ｅは、実施例１のゲート電極１５の電極領域１５Ｄにおいて、素子分離領域１１のゲート長方向の端部で、コンタクト部１７，１８と対向する部位を除去した構成となっている。ここで、素子分離領域１１と活性領域１６との境界からのゲート電極１５のゲート幅方向における被せ幅をＷ3とするとき、Ｗ3は０．０５［ｕｍ］以上であることが好ましい。
【００４５】
実施例４に係る電極構造によれば、実施例２に係る電極構造と同様の効果、即ちチャネル中心部のポテンシャルを深くすることによる効果に加えて、次のような効果を得ることができる。すなわち、実施例３に係る電極構造では、ゲート電極１５が、素子分離領域１１のゲート長方向の端部で、コンタクト部１７，１８と対向する部位に電極が存在しない電極形状となっているため、実施例２に係る電極構造に比べて、ゲート電極１５−コンタクト部１７，１８間の容量を低減できる。これにより、ソース領域１２及びドレイン領域１３にコンタクト部を複数配置することが可能となるため、コンタクト抵抗の低減や通電不良に起因した歩留まりの向上を両立できる効果がある。図７Ｂに、ソース領域１２に２個のコンタクト部１７Ａ，１７Ｂを配置し、ドレイン領域１３に２個のコンタクト部１８Ａ，１８Ｂを配置した例を示す。
【００４６】
［実施例５］
実施例５は、実施例３の変形例である。実施例５に係るＭＯＳＦＥＴ（その１）の概略平面図を図８Ａに示し、実施例５に係るＭＯＳＦＥＴ（その２）の概略平面図を図８Ｂに示す。
【００４７】
図８Ａ、図８Ｂに示すように、ゲート電極１５は、平面形状がゲート長方向及びゲート幅方向において対称性を持っている。そして、ゲート電極１５は、電極領域１５Ｃと、当該電極領域１５Ｃと接続された（一体化された）電極領域１５Ｄとから成る。電極領域１５Ｃは、実施例２の場合と同様に、活性領域１６の中央部のチャネル領域１９上に配置され、ソース領域１２とドレイン領域１３とを分離する。
【００４８】
電極領域１５Ｄは、ソース領域１２側にのみ（図８Ａの場合）、もしくは、ドレイン領域１３側にのみ（図８Ｂの場合）、素子分離領域１１と活性領域１６との境界に沿って配置され、素子分離領域１１の一部及び活性領域１６の一部を覆うように設けられている。図８Ａ、図８Ｂには、素子分離領域１１と活性領域１６との境界を一点鎖線で図示している。ここで、図８Ａ、図８Ｂにおいて、素子分離領域１１と活性領域１６との境界からのゲート電極１５のゲート幅方向における被せ幅をＷ4とし、ゲート長方向における被せ幅をＷ5とするとき、Ｗ4及びＷ5は共に０．０５［ｕｍ］以上であることが好ましい。
【００４９】
実施例５に係る電極構造は、実施例３に係る電極構造と同様の効果、即ちドレイン電流密度をチャネル中心部に集中させて、活性領域１６の端部のトラップに起因するＲＴＳノイズの発生を抑制する効果を持っている。また、実施例５に係る電極構造では、例えば図８Ａの場合、ソース領域１２側の活性領域１６に対してゲート電極１５がリング状に配置されている。この電極構造の場合、実施例３の電極構造や実施例４の電極構造に対して、ゲート-ドレイン間容量Ｃgdを低減できる効果がある。これにより、実施例５に係る電極構造のＭＯＳＦＥＴを、例えばソース接地回路で用いた場合に、ゲート-ドレイン間容量Ｃgdによる帰還作用によって発生するミラー効果を低減できるため、低ノイズ化とミラー効果の低減を両立できる。
【００５０】
［実施例６］
実施例６は、実施例３及び実施例４の変形例である。実施例６に係るＭＯＳＦＥＴ（その１）の概略平面図を図９Ａに示し、実施例６に係るＭＯＳＦＥＴ（その２）の概略平面図を図９Ｂに示す。図９Ａに示す実施例６に係るＭＯＳＦＥＴ（その１）は、図６Ａに示す実施例３の変形例であり、図９Ｂに示す実施例５に係るＭＯＳＦＥＴ（その２）は、図７Ａに示す実施例４の変形例である。
【００５１】
図９Ａに示すように、実施例６に係るＭＯＳＦＥＴ（その１）の電極構造は、図６Ａに示す実施例３に係る電極構造において、チャネル幅方向の両端部に位置する素子分離領域１１と活性領域１６との境界（一点鎖線で図示）に沿って設けられ、素子分離領域１１の一部及び活性領域１６の一部に対応する領域が厚膜化された２つの厚膜領域１４Ａ，１４Ａを有するゲート絶縁膜１４を有している。ゲート絶縁膜１４の２つの厚膜領域１４Ａ，１４Ａの膜厚は、チャネル中心部の薄膜領域（図２Ｂの薄膜領域１４Ｂに相当）の膜厚よりも厚い。厚膜化された厚膜領域１４Ａは、その平面形状がゲート長方向及びゲート幅方向において対称性を持っている。
【００５２】
ここで、チャネル幅方向において、厚膜領域１４Ａの内側の辺と素子分離領域１１と活性領域１６との境界（一点鎖線で図示）との間の寸法をβ1とし、チャネル長方向において、厚膜領域１４Ａの端面からチャネル領域１９の端面までの寸法をβ2とするとき、β1及びβ2は共に０．０５［ｕｍ］以上であることが好ましい。
【００５３】
図９Ｂに示すように、実施例６に係るＭＯＳＦＥＴ（その２）の電極構造も、図７Ａに示す実施例３に係る電極構造において、ＭＯＳＦＥＴ（その１）と同様の構造の厚膜領域１４Ａを含むゲート絶縁膜１４を有している。また、寸法β1及びβ2についても、ＭＯＳＦＥＴ（その１）と同じである。
【００５４】
実施例６に係る電極構造によれば、実施例３に係る電極構造と同様の効果、即ちチャネル中心部のポテンシャルを深くすることによる効果に加えて、次のような効果を得ることができる。すなわち、実施例６に係る電極構造では、素子分離領域１１のチャネル幅方向の端部のゲート絶縁膜１４が厚膜化（厚膜領域１４Ａ）されているため、素子分離領域１１のチャネル幅方向の端部の活性領域１６の閾値電圧が高くなる。これにより、素子分離領域１１の端部の活性領域１６のポテンシャルが浅くなり、素子分離領域１１の端部に流れるドレイン電流を低減できるため、ＲＴＳノイズの発生を抑制することができる。
【００５５】
図１０Ａに、実施例６に係るＭＯＳＦＥＴ（その１）の変形例の概略平面図を示す。本変形例に係る電極構造は、実施例５に係るＭＯＳＦＥＴ（その１）の電極構造において、ゲート絶縁膜１４のチャネル幅方向の両側に設けられた厚膜領域１４Ａ，１４Ａが、チャネル中心部側に突出した突出領域１４Ｃ，１４Ｃを有する構造となっている。突出領域１４Ｃ，１４Ｃの突出量β3は、β1及びβ2と同じ０．０５［ｕｍ］以上であることが好ましい。
【００５６】
この厚膜領域１４Ａ，１４Ａ及び突出領域１４Ｃ，１４Ｃを有する実施例６のゲート絶縁膜１４の構造によれば、素子分離領域１１の端部側に流れるドレイン電流をより低減できる。換言すれば、チャネル中心部にドレイン電流密度をより集中させることができる。これにより、ＲＴＳノイズの発生をより抑制できることになるため、ＲＴＳノイズをより低減できる。
【００５７】
［実施例７］
実施例７は、ゲート電極１５の形状が平面視で矩形形状の例である。実施例７に係るＭＯＳＦＥＴの概略平面図を図１０Ｂに示す。
【００５８】
図１０Ｂに示すように、ゲート電極１５は、一般的なＭＯＳＦＥＴと同様に、平面視で矩形の電極形状を有している（平面形状が矩形となっている）。また、ゲート絶縁膜１４は、実施例５の場合と同様に、チャネル幅方向の両側に設けられた厚膜領域１４Ａ，１４Ａに加えて、チャネル中心部において厚膜領域１４Ａ，１４Ａ間を繋ぐ厚膜の連結領域１４Ｄを有する構造となっている。すなわち、ゲート絶縁膜１４は、チャネル幅方向において、厚膜領域１４Ａ，１４Ａが素子分離領域１１と活性領域１６との境界に沿って配置され、かつ、チャネル中心部にも厚膜の連結領域１４Ｄが配置された構造となっている。換言すれば、ゲート絶縁膜１４において、厚膜領域（１４Ａ，１４Ａ，１４Ｄ）は、活性領域１６に対して、チャネル長方向において平面視でＨ型になった構造となっており、チャネル長方向及びチャネル幅方向において対称性を持つ平面形状となっている。
【００５９】
ここで、チャネル幅方向において、厚膜領域１４Ａの内側の辺から素子分離領域１１と活性領域１６との境界までの寸法をγ1とする。また、チャネル長方向において、厚膜領域１４Ａの端面からゲート電極１５の端面までの寸法をγ2とし、ゲート電極１５の端面から連結領域１４Ｄの端面までの寸法をγ3とするとき、γ1、γ2、γ3は共に０．０５［ｕｍ］以上であることが好ましい。
【００６０】
実施例７に係る電極構造によれば、素子分離領域１１の端部のゲート絶縁膜１４を厚膜化することで、素子分離領域１１の端部の活性領域１６の閾値電圧が高くなり、チャネル中心部にドレイン電流が集中するため、素子分離領域１１の端部に存在するトラップ起因のＲＴＳノイズの発生を抑制することができる。加えて、チャネル中心部のゲート絶縁膜１４を厚膜化することで、ＭＯＳＦＥＴを高いゲート電圧や高いドレイン電圧で駆動することができる。すなわち、実施例６に係る電極構造によれば、ＲＴＳノイズの発生を抑制し、ＲＴＳノイズを低減する効果と、ＭＯＳＦＥＴを高いゲート電圧や高いドレイン電圧で駆動する効果とを両立することができる。
【００６１】
［実施例８］
実施例８では、Ｐ型ＭＯＳＦＥＴに適用した場合を例に挙げている。実施例８に係るＭＯＳＦＥＴの概略平面図を図１１Ａに示し、図１１ＡのＡ−Ａ’線に沿った断面図を図１１Ｂに示す。Ｐ型ＭＯＳＦＥＴに適用した実施例８では、ＭＯＳＦＥＴ１を構成する各部の導電型がＮ型ＭＯＳＦＥＴに適用した実施例１の場合と逆導電型となっており、基本的な構成は実施例１の場合と同じである。
【００６２】
この実施例８に係るＭＯＳＦＥＴ１にあっても、ゲート電極１５のゲート長方向の長さが短い電極領域１５Ｂであるチャネル中心部にドレイン電流密度が集中するため、素子分離領域１１の端部に存在するＲＴＳノイズの原因となるトラップへのキャリアの捕獲／放出が起こりにくい状態となる。これにより、ＲＴＳノイズの発生を抑制することができるため、ＲＴＳノイズを低減することができる。
【００６３】
Ｎ型ＭＯＳＦＥＴに適用した実施例２乃至実施例７の電極構造についても、実施例８に係るＭＯＳＦＥＴ１と同様に、Ｐ型ＭＯＳＦＥＴに適用することができる。
【００６４】
以上説明した実施例１乃至実施例８に係るＭＯＳＦＥＴ１によれば、素子分離領域１１と活性領域１６との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなることで、オン電流（ドレイン電流）は、その大部分がチャネル中心部を流れるようになり、素子分離領域１１の端部周辺にはほとんど流れない。これにより、素子分離領域１１の端部に存在するＲＴＳノイズの原因となるトラップへのキャリアの捕獲／放出が起こりにくい状態となる。従って、埋め込みチャネル型のＭＯＳＦＥＴを作り込まなくても、ＲＴＳノイズの発生を抑制することができるため、製造コストを増加させることなく、ＲＴＳノイズを低減できる。
【００６５】
また、ゲート絶縁膜１４について、実施例２以外の膜厚構造をとる実施例に係る電極構造にあっては、上記の作用、効果に加えて、次のような作用、効果を得ることもできる。例えば、ＭＯＳＦＥＴ１の製造工程中に活性領域１６とゲート電極１５との合わせズレが生じてしまった場合を想定する。この場合、例えば図１２に示すように、活性領域１６に対してゲート電極１５がゲート幅方向の片側にズレてしまい、ゲート電極１５のチャネル長方向の長さが短い電極領域１５Ｂが素子分離領域１１の端部に近接した構造に形成されてしまう。
【００６６】
このような合わせズレを持った電極構造に形成されてしまったとしても、素子分離領域１１と活性領域１６Ｓの境界付近のゲート絶縁膜１４が厚膜化されていることで、当該境界付近の活性領域１６の閾値電圧が高い構造となっているがために、素子分離領域１１の端部のポテンシャルが浅い状態となる。これにより、オン電流（ドレイン電流）は素子分離領域１１の端部には流れにくい状態が保たれるために、素子分離領域１１の端部に存在するトラップに起因したＲＴＳノイズの発生を抑制できる。つまりは、製造工程中の活性領域１６とゲート電極１５との合わせズレに対して、ＲＴＳノイズの発生確率が増加することを防ぐ効果があり、製品の歩留まりを安定させることができる。
【００６７】
＜半導体集積回路＞
以上説明した実施例１乃至実施例８に係るＭＯＳＦＥＴ１は、無線通信機器で用いられる高周波受信回路において、低ノイズが要求される低ノイズアンプや局部発振器を構成するＭＯＳＦＥＴに適用することができる。高周波受信回路の構成の一例のブロック図を図１３に示す。
【００６８】
本例に係る高周波受信回路２０は、受信アンテナ２１、ＢＰＦ（バンド・パス・フィルタ）２２、低ノイズアンプ（ＬＮＡ：Low Noise Amp）２３、ミキサ２４、局部発振器２５、ＬＰＦ（ロー・パス・フィルタ）２６、及び、信号処理回路２７によって構成されている。この高周波受信回路２０において、例えば、低ノイズアンプ２３や局部発振器２５は、ＭＯＳＦＥＴを用いて構成される半導体集積回路である。
【００６９】
そして、半導体集積回路の一例である低ノイズアンプ２３や局部発振器２５を構成するＭＯＳＦＥＴに、先述した実施例１乃至実施例８に係るＭＯＳＦＥＴ１を適用することにより、当該ＭＯＳＦＥＴ１はＲＴＳノイズを低減できる。その結果、低ノイズアンプ２３や局部発振器２５の低ノイズ化を実現できる。
【００７０】
上記高周波受信回路２０が使用される電子機器としては、
・携帯電話機
・無線ＬＡＮ（Local Area Network ）、ワイヤレスキーボードなどのワイヤレス機器
・テレビジョンのチューナー
・ＧＰＳ（Global Positioning System）
・ＥＴＣ（Electronic Toll Collection System）
などを例示することができる。
【００７１】
また、半導体集積回路としてＭＯＳＦＥＴを用いて構成される低ノイズオペアンプが使用される電子機器としては、
・オーディオ機器
・産業用ロボット及びその制御機器
・家庭用電化製品（冷蔵庫、掃除機、洗濯機、冷暖房器具など）
・計測機器
・医療機器
・デスクトップ型ＰＣ（パーソナルコンピュータ）、ノート型ＰＣ、タブレット端末
・プリンタ、スキャナ、プロジェクター
・デジタルカメラやビデオカメラなどの画像処理装置
・セキュリティ機器
などを例示することができる。
【００７２】
＜固体撮像素子＞
また、ＭＯＳＦＥＴを用いて構成される半導体集積回路として、ＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）を例示することができる。そして、ＣＭＯＳ型固体撮像素子の回路部を構成するＭＯＳＦＥＴに対しても、先述した実施例１乃至実施例８に係るＭＯＳＦＥＴ１を適用することができる。以下に、実施例１乃至実施例８に係るＭＯＳＦＥＴ１が適用されるＣＭＯＳ型固体撮像素子について説明する。
【００７３】
［システム構成］
図１４は、ＣＭＯＳ型固体撮像素子の構成の概略を示すシステム構成図である。図１４に示すように、ここで例示するＣＭＯＳ型固体撮像素子３０は、単位画素３１が行列状に２次元配置されてなる画素アレイ部３２と、当該画素アレイ部３２の各画素３１を駆動する周辺の駆動系及び信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部３３、カラム処理部３４、参照信号生成部３５、列走査部３６、水平出力線３７、映像信号処理部３８、及び、タイミング制御部３９が設けられている。これらの駆動系及び信号処理系は、画素アレイ部３２と同一の半導体基板（チップ）４０上に集積されている。
【００７４】
このシステム構成において、タイミング制御部３９は、マスタークロックＭＣＫに基づいて、行走査部３３、カラム処理部３４、参照信号生成部３５、及び、列走査部３６などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御部３９で生成されたクロック信号や制御信号などは、行走査部３３、カラム処理部３４、参照信号生成部３５、及び、列走査部３６などに対してそれらの駆動信号として与えられる。
【００７５】
画素アレイ部３２は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）３１が行方向及び列方向に、即ち、行列状（マトリックス状）に２次元配置された構成となっている。ここで、行方向とは画素行における画素の配列方向を言い、列方向とは画素列における画素の配列方向を言う。
【００７６】
この画素アレイ部３２において、ｍ行ｎ列の画素配列に対して、画素行毎に行制御線４１（４１_1〜４１_m）が行方向に沿って配線され、画素列毎に列信号線４２（４２_1〜４２_n）が列方向に沿って配線されている。行制御線４１は、単位画素３１から信号を読み出す際の制御を行うための制御信号を伝送する。図１４では、行制御線４１について１本の配線として図示しているが、１本に限られるものではない。行制御線４１_1〜４１_mの各一端は、行走査部３３の各行に対応した各出力端に接続されている。
【００７７】
行走査部３３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部３２の各画素３１を全画素同時あるいは行単位等で駆動する。この行走査部３３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素３１から信号を読み出すために、画素アレイ部３２の単位画素３１を行単位で順に選択走査する。単位画素３１から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００７８】
この掃出し走査系による掃出し走査により、読出し行の単位画素３１の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００７９】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素３１における光電荷の露光期間となる。
【００８０】
カラム処理部３４は、例えば、画素アレイ部３２の画素列毎、即ち、列信号線４２（４２_1〜４２_n）毎に１対１の対応関係をもって設けられたＡＤ（アナログ／デジタル）変換器５０（５０_1〜５０_n）を有する信号処理部である。ＡＤ変換器５０（５０_1〜５０_n）は、画素アレイ部３２の各単位画素３１から画素列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換する。
【００８１】
参照信号生成部３５は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照信号Ｖrefを、ＡＤ変換に用いる基準信号として生成する。参照信号生成部３５については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。尚、参照信号生成部３５としては、ＤＡＣ回路を用いた構成のものに限られるものではない。
【００８２】
参照信号生成部３５は、タイミング制御部３９による制御の下に、当該タイミング制御部３９から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖrefを基準信号として生成する。そして、参照信号生成部３５は、生成した参照信号Ｖrefをカラム処理部３４のＡＤ変換器５０_1〜５０_nに対して供給する。
【００８３】
ＡＤ変換器５０_1〜５０_nは全て同じ構成となっている。ここでは、ｎ列目のＡＤ変換器５０_nを例に挙げて、その具体的な構成について説明する。ＡＤ変換器５０_nは、比較器（コンパレータ）５１、カウント部である例えばアップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）５２、及び、ラッチ５３を有する、シングルスロープ型のＡＤ変換器構成となっている。
【００８４】
比較器５１は、画素アレイ部３２のｎ列目の各単位画素３１から出力される画素信号に応じた列信号線４２_nの信号電圧Ｖoutを比較入力とし、参照信号生成部３５から供給されるランプ波の参照信号Ｖrefを基準入力とし、両者を比較する。そして、比較器５１は、例えば、参照信号Ｖrefが信号電圧Ｖoutよりも大きいときに出力Ｖcoが第１の状態（例えば、高レベル）になり、参照信号Ｖrefが信号電圧Ｖout以下のときに出力Ｖcoが第２の状態（例えば、低レベル）になる。
【００８５】
アップ／ダウンカウンタ５２は非同期カウンタである。このアップ／ダウンカウンタ５２には、タイミング制御部３９による制御の下に、当該タイミング制御部３９からクロックＣＫが参照信号生成部３５と同じタイミングで与えられる。これにより、アップ／ダウンカウンタ５２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、または、アップ（ＵＰ）カウントを行うことで、比較器５１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００８６】
ラッチ５３は、タイミング制御部３９による制御の下に、ある画素行の単位画素３１についてのアップ／ダウンカウンタ５２のカウント動作が完了した時点で、当該アップ／ダウンカウンタ５２のカウント結果をラッチする。
【００８７】
このようにして、画素アレイ部３２の各単位画素３１から列信号線４２_1〜４２_nを経由して画素列毎に供給されるアナログ信号について、ＡＤ変換器５０_1〜５０_nにおいて先ず比較器５１で比較動作が行われる。そして、アップ／ダウンカウンタ５２において、比較器５１での比較動作の開始から比較動作の終了までの期間に亘ってカウント動作を行うことで、アナログ信号がデジタル信号に変換されてラッチ５３に格納される。
【００８８】
列走査部３６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部３４におけるＡＤ変換器５０_1〜５０_nの列アドレスや列走査の制御を行う。この列走査部３６による制御の下に、ＡＤ変換器５０_1〜５０_nの各々でＡＤ変換されたデジタル信号は順に水平出力線３７に読み出され、例えば映像信号処理部３８を経由して出力端子４３から半導体基板４０外へ撮像データとして出力される。
【００８９】
尚、上記構成の列並列ＡＤＣ搭載のＣＭＯＳ型固体撮像素子３０では、カラム処理部３４について、ＡＤ変換器５０が列信号線４２毎に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのＡＤ変換器５０を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。
【００９０】
［画素構成］
図１５は、単位画素３１の回路構成の一例を示す回路図である。図１５に示すように、本例に係る単位画素３１は、光電変換素子として例えばフォトダイオード（ＰＤ）６１を有している。単位画素３１は、フォトダイオード６１に加えて、例えば、転送トランジスタ（転送ゲート部）６２、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５を有する構成となっている。
【００９１】
尚、ここでは、転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５の４つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタ６２〜６５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００９２】
この単位画素３１に対して、先述した行制御線４１（４１_1〜４１_m）として、複数の制御線４１１，４１２，４１３が同一画素行の各画素に対して共通に配線されている。複数の制御線４１１，４１２，４１３は、行走査部３３の各画素行に対応した出力端に画素行単位で接続されている。行走査部３３は、複数の制御線４１１，４１２，４１３に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００９３】
フォトダイオード６１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード６１のカソード電極は、転送トランジスタ６２を介して増幅トランジスタ６４のゲート電極と電気的に接続されている。増幅トランジスタ６４のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷検出部６６である。以下、電荷検出部６６をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部６６と呼ぶ。
【００９４】
転送トランジスタ６２は、フォトダイオード６１のカソード電極とＦＤ部６６との間に接続されている。転送トランジスタ６２のゲート電極には、高レベル（例えば、Ｖddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部３３から制御線４１１を通して与えられる。転送トランジスタ６２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード６１で光電変換され、蓄積された光電荷をＦＤ部６６に転送する。
【００９５】
リセットトランジスタ６３は、ドレイン電極が電圧Ｖddの電源線６７に、ソース電極がＦＤ部６６にそれぞれ接続されている。リセットトランジスタ６３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行走査部３３から制御線４１２を通して与えられる。リセットトランジスタ６３は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部６６の電荷を電源線６７に捨てることによって当該ＦＤ部６６をリセットする。
【００９６】
増幅トランジスタ６４は、ゲート電極がＦＤ部６６に、ドレイン電極が電源線６７にそれぞれ接続されている。この増幅トランジスタ６４は、フォトダイオード６１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ６４は、ソース電極が選択トランジスタ６５を介して列信号線４２に接続されることで、当該列信号線４２の一端に接続される電流源６８とソースフォロワを構成する。
【００９７】
選択トランジスタ６５は、例えば、ドレイン電極が増幅トランジスタ６４のソース電極に、ソース電極が列信号線４２にそれぞれ接続されている。選択トランジスタ６５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行走査部３３から制御線４１３を通して与えられる。選択トランジスタ６５は、選択信号ＳＥＬに応答して導通状態となることで、単位画素３１を選択状態として増幅トランジスタ６４から出力される信号を列信号線４２に伝達する。
【００９８】
尚、選択トランジスタ６５については、電源線６７と増幅トランジスタ６４のドレイン電極との間に接続した回路構成を採ることも可能である。また、本例では、単位画素３１の画素回路として、転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ６５を省略し、増幅トランジスタ６４に選択トランジスタ６５の機能を持たせた３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした構成とすることもできる。
【００９９】
上記の構成の単位画素３１が配置されて成るＣＭＯＳ型固体撮像素子３０では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。単位画素３１からは、例えば、リセットレベルＶrst及び信号レベルＶsigの順に読み出される。リセットレベルＶrstは、ＦＤ部６６を電源電圧Ｖddにリセットした際の当該ＦＤ部６６の電位に相当する。信号レベルＶsigは、フォトダイオード６１に蓄積された電荷をＦＤ部６６へ転送した際の当該ＦＤ部６６の電位に相当する。
【０１００】
リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズはＦＤ部６６で保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことで、これらのノイズを除去した信号を得ることが可能となる。また、信号の読み出しに用いられる増幅トランジスタ６４の閾値ばらつき等、固定的に加わるノイズ(Fixed Pattern Noise)も除去することができる。
【０１０１】
カラム処理部３４において、ＡＤ変換処理の際に、相関二重サンプリング処理が実行される。具体的には、カラム処理部３４では、比較器５１での比較動作の開始から比較動作の終了までの比較期間を計測する手段としてアップ／ダウンカウンタ５２を用いている。そして、その計測動作の際に、アップ／ダウンカウンタ５２は、単位画素３１から順に読み出されるリセットレベルＶrst及び信号レベルＶsigについて、例えば、リセットレベルＶrstに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶrstとの差分をとることができる。その結果、カラム処理部３４において、ＡＤ変換処理の際に相関二重サンプリング処理が行われる。
【０１０２】
以上説明した列並列ＡＤＣ搭載のＣＭＯＳ型固体撮像素子３０は、半導体基板４０上に形成されたフォトダイオード６１、拡散層、ゲート絶縁膜の膜厚が異なる２種類以上のＭＯＳＦＥＴ、バイポーラトランジスタ、抵抗素子、容量素子を多層配線で接続することによって構成される。ゲート絶縁膜の膜厚が異なるＭＯＳＦＥＴとしては、例えば、ゲート絶縁膜の膜厚が５．５［ｎｍ］程度の厚膜型ＭＯＳＦＥＴと、ゲート絶縁膜の膜厚が２．５［ｎｍ］程度の薄膜型ＭＯＳＦＥＴとを例示することができる。半導体基板４０上にこれらの回路を形成する方法としては、一般的なＣＭＯＳプロセスを用いて形成する方法が用いられる。
【０１０３】
［適用例１］
図１４に示すＣＭＯＳ型固体撮像素子３０において、ＡＤ変換器５０を構成する比較器５１に用いるＮ型ＭＯＳＦＥＴに対して、先述した実施例１乃至実施例７に係るＭＯＳＦＥＴ１を適用することができる。比較器５１に用いるＭＯＳＦＥＴに適用する場合を適用例１として以下に説明する。
【０１０４】
シングルスロープ型のＡＤ変換器５０の構成の一例を図１６Ａに示す。本例に係るＡＤ変換器５０は、トランスコンダクタンスアンプ（以下、「Ｇｍアンプ」と記述する）５０１を有し、Ｇｍアンプ５０１の非反転（＋）入力端及び反転（−）入力端と２つの入力端子５４，５５との間にサンプリング容量５０２，５０３が接続された構成となっている。Ｇｍアンプ５０１の後段には、電圧変動を抑えるためのアイソレータ５０４が配され、アイソレータ５０４の後段には、アンプ５０５が配されている。また、Ｇｍアンプ５０１の反転（−）入力端とアイソレータ５０４の出力端との間には、オートゼロスイッチ５０６が接続されている。
【０１０５】
図１４に示すシングルスロープ型のＡＤ変換器５０との対応関係において、一方の入力端子５４には、参照信号生成部３５で生成された参照信号Ｖrefが入力信号ＩＮ１として供給される。また、他方の入力端子５５には、単位画素３１から読み出された画素信号が列信号線４２を通して供給される。
【０１０６】
上記のシングルスロープ型のＡＤ変換器５０の初段回路であるＧｍアンプ５１１の回路構成の一例を図１６Ｂに示す。Ｇｍアンプ５１１は、Ｎ型ＭＯＳＦＥＴから成る差動対トランジスタＱn1，Ｑn2を有し、差動対トランジスタＱn1，Ｑn2のソース共通接続ノードＮが電流源５６を介して低電位側電源に接続された構成となっている。また、電圧ＶDDの電源線５７側には、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＱp1，Ｑp2が設けられている。
【０１０７】
そして、Ｎ型ＭＯＳトランジスタＱn1のゲート電極とドレイン電極との間にオートゼロスイッチ５０６_1が接続されている。また、Ｎ型ＭＯＳトランジスタＱn2のドレイン電極にはアイソレータ５０４が接続され、Ｎ型ＭＯＳトランジスタＱn2のゲート電極とアイソレータ５０４の出力端との間にオートゼロスイッチ５０６_2が接続されている。
【０１０８】
上記の構成のシングルスロープ型ＡＤ変換器５０のＧｍアンプ５１１において、差動対トランジスタＱn1，Ｑn2として用いるＮ型ＭＯＳＦＥＴに、先述した実施例１乃至実施例７に係るＭＯＳＦＥＴ１を適用する。ここで、実施例１乃至実施例７に係るＭＯＳＦＥＴ１、即ちＲＴＳノイズを低減できるＭＯＳＦＥＴ１を、シングルスロープ型ＡＤ変換器５０を構成するＭＯＳＦＥＴに適用したＣＭＯＳ型固体撮像素子３０において、１０万個分のＡＤ変換器５０の出力ノイズデータの累積頻度のプロットグラフを図１７に示す。
【０１０９】
図１７には、従来の電極構造のＭＯＳＦＥＴを用いたシングルスロープ型ＡＤ変換器、即ち実施例１乃至実施例７に係るＭＯＳＦＥＴ１を用いないシングルスロープ型ＡＤ変換器と比較した場合を示している。図１７において、破線が本開示の電極構造の場合（実施例１乃至実施例７に係るＭＯＳＦＥＴ１を適用した場合）を示し、実線が従来の電極構造の場合（実施例１乃至実施例７に係るＭＯＳＦＥＴ１を適用しない場合）を示している。図１７の出力ノイズデータの累積頻度のプロットグラフから、従来の電極構造の場合に比較して、本開示の電極構造の場合のノイズレベルについて、同一発生確率で比較した場合、低ノイズ化されていることが確認できる。
【０１１０】
［適用例２］
図１４に示すＣＭＯＳ型固体撮像素子３０において、単位画素３１を構成する増幅トランジスタ６４（図１５参照）として用いるＮ型ＭＯＳＦＥＴに対して、先述した実施例１乃至実施例７に係るＭＯＳＦＥＴ１を適用することができる。増幅トランジスタ６４に用いるＭＯＳＦＥＴに適用する場合を適用例２として以下に説明する。
【０１１１】
図１８に、単位画素３１を構成する素子、即ちフォトダイオード（ＰＤ）６１、転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５のレイアウトを示す。図１８において、ハッチングで図示した領域が素子分離領域１１であり、網掛けで図示した領域が活性領域１６であり、白抜きで図示した領域が転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、及び、選択トランジスタ６５の各ゲート電極である。ウェルタップ部６９は、固定電位との接続のための電位接続部である。
【０１１２】
ＣＭＯＳ型固体撮像素子３０から発生されるランダムノイズは、単位画素３１内の例えばＮ型ＭＯＳＦＥＴから成る増幅トランジスタ６４が発生するＲＴＳノイズが支配的である。そこで、Ｎ型ＭＯＳＦＥＴから成る増幅トランジスタ６４の電極構造に、先述した実施例１乃至実施例７に係る電極構造を適用する。これにより、増幅トランジスタ６４が発生するＲＴＳノイズを低減でき、結果的には、ＣＭＯＳ型固体撮像素子３０を低ノイズ化できる。
【０１１３】
（具体例１）
具体例１は、増幅トランジスタ６４の電極構造に対して、例えば実施例１に係る電極構造（図１及び図２参照）を適用する例である。具体例１に係るＭＯＳＦＥＴの概略平面図を図１９に示す。また、図１９のＡ−Ａ’線に沿った断面図を図２０Ａに示し、図１９のＢ−Ｂ’線に沿った断面図を図２０Ｂに示す。
【０１１４】
具体例１に係るＭＯＳＦＥＴでは、素子分離領域（ＳＴＩ）１１によって画定された活性領域（Ｐ型ウェル領域）１６から成る増幅トランジスタ６４の電極構造を、以下のようにする。
【０１１５】
ゲート電極１５は、図１９に示すように、その平面形状がゲート長方向及びゲート幅方向において対称性を持っており、素子分離領域１１と活性領域１６との境界部のゲート長方向の長さがゲート幅方向に対して不連続な電極構造となっている。図１９において、長い電極領域１５Ａの端−短い電極領域１５Ｂの端間の寸法差α1、及び、長い電極領域１５Ａの内側の辺−活性領域１６の外側の辺間の寸法α2は共に０．０５［ｕｍ］以上であることが好ましく、例えば０．１［ｕｍ］にする。
【０１１６】
活性領域１６の表面に設けられたゲート絶縁膜１４は、ソース領域１２とドレイン領域１３との間のチャネル領域１９上に設けられており、素子分離領域１１と活性領域１６との境界部に設けられた厚膜領域１４Ａと、チャネル中心部に設けられた薄膜領域１４Ｂとを有する。すなわち、ゲート絶縁膜１４は、素子分離領域１１と活性領域１６との境界部の膜厚が、チャネル中心部の膜厚よりも厚い構成となっている。
【０１１７】
図１９において、厚膜領域１４Ａの内側の辺−活性領域１６の外側の辺間の寸法β1、及び、厚膜領域１４Ａの端−ゲート電極１５の長い部分１５Ａの端間の寸法β2は共に０．０５［ｕｍ］以上であることが好ましく、例えば０．１［ｕｍ］にする。加えて、厚膜領域１４Ａの膜厚Ｔ1と薄膜領域１４Ｂの膜厚Ｔ2との膜厚差Ｔ1−Ｔ2は１［ｎｍ］以上であることが好ましい。例えば、厚膜領域１４Ａの膜厚Ｔ1を６［ｎｍ］とし、薄膜領域１４Ｂの膜厚Ｔ2を１．８［ｎｍ］とする。
【０１１８】
（具体例２）
具体例１は、増幅トランジスタ６４の電極構造に、例えば実施例７に係る電極構造（図１０Ｂ参照）を適用する例である。実施例７に係る電極構造を適用する具体例２に係るＭＯＳＦＥＴの概略平面図を図２１に示す。また、図２１のＡ−Ａ’線に沿った断面図を図２２Ａに示し、図２１のＢ−Ｂ’線に沿った断面図を図２２Ｂに示す。
【０１１９】
ゲート電極１５は、図２１に示すように、その平面形状が一般的なＭＯＳＦＥＴと同様に矩形形状となっている。また、ゲート絶縁膜１４は、チャネル幅方向において、厚膜領域１４Ａ，１４Ａが素子分離領域１１と活性領域１６との境界に沿って配置され、かつ、チャネル中心部にも厚膜の連結領域１４Ｄが配置された構造となっている。換言すれば、ゲート絶縁膜１４において、厚膜領域（１４Ａ，１４Ａ，１４Ｄ）は、活性領域１６に対して、チャネル長方向において平面視でＨ型になった構造となっており、チャネル長方向及びチャネル幅方向において対称性を持つ平面形状となっている。
【０１２０】
図２１において、厚膜領域１４Ａの内側の辺−素子分離領域１１と活性領域１６との境界間の寸法γ1、厚膜領域１４Ａの端面−ゲート電極１５の端面間の寸法γ2、及び、ゲート電極１５の端面−連結領域１４Ｄの端面間の寸法γ3は共に０．０５［ｕｍ］以上であることが好ましく、例えば０．１［ｕｍ］にする。
【０１２１】
＜電子機器＞
上述したＣＭＯＳ型固体撮像素子３０は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【０１２２】
［撮像装置］
図２３は、本開示の電子機器の一例である撮像装置の構成の一例を示すブロック図である。図２３に示すように、本例に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１２３】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像素子１０２で撮像された動画または静止画を表示する。
【０１２４】
記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、メモリカードやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１２５】
上記の構成の撮像装置１００において、撮像素子１０２として、ＡＤ変換器５０を構成する比較器５１に用いるＮ型ＭＯＳＦＥＴや、単位画素３１を構成する増幅トランジスタ６４として用いるＭＯＳＦＥＴに本開示のＭＯＳＦＥＴを適用した、低ノイズのＣＭＯＳ型固体撮像素子３０を用いることができる。そして、撮像素子１０２として、低ノイズのＣＭＯＳ型固体撮像素子３０を用いることで、撮像装置１００の高画質化に寄与できることになる。
【０１２６】
尚、本開示は、以下のような構成をとることもできる。
［１］活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界部のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
ＭＯＳ型電界効果トランジスタ。
［２］ゲート電極は、素子分離領域と活性領域との境界部のゲート長方向の長さが、チャネル中心部のゲート長方向の長さよりも長い、
上記［１］に記載のＭＯＳ型電界効果トランジスタ。
［３］ゲート絶縁膜は、素子分離領域と活性領域との境界部の膜厚が、チャネル中心部の膜厚よりも厚い、
上記［２］に記載のＭＯＳ型電界効果トランジスタ。
［４］ゲート電極は、活性領域の中央部のチャネル領域上に配置された第１電極領域と、当該第１電極領域と接続され、素子分離領域と活性領域の境界上に沿って配置された第２電極領域とから成る、
上記［１］に記載のＭＯＳ型電界効果トランジスタ。
［５］ゲート電極の第２電極領域は、素子分離領域のゲート長方向の端部で、ソース領域及びドレイン領域のコンタクト部と対向する部位を除いて、素子分離領域と活性領域との境界に沿って配置され、素子分離領域の一部及び活性領域の一部を覆う、
上記［４］に記載のＭＯＳ型電界効果トランジスタ。
［６］ソース領域及びドレイン領域の各々に、コンタクト部が複数個配置されている、
上記［５］に記載のＭＯＳ型電界効果トランジスタ。
［７］ゲート電極の第２電極領域は、ソース領域側にのみ、もしくは、ドレイン領域側にのみ素子分離領域と活性領域の境界上に沿って配置され、素子分離領域及び活性領域の一部を覆う、
上記［４］に記載のＭＯＳ型電界効果トランジスタ。
［８］ゲート絶縁膜は、チャネル幅方向の両端部に位置する素子分離領域と活性領域との境界に沿って設けられ、素子分離領域の一部及び活性領域の一部に対応する領域が厚膜化された２つの厚膜領域を有する、
上記［５］〜［７］のいずれか１項に記載のＭＯＳ型電界効果トランジスタ。
［９］ゲート絶縁膜の２つの厚膜領域は、チャネル中心部側に突出した突出領域を有する、
上記［８］に記載のＭＯＳ型電界効果トランジスタ。
［１０］ゲート電極は、平面視で矩形の電極形状を有しており、
ゲート絶縁膜は、チャネル幅方向の両端部に位置する素子分離領域と活性領域との境界に沿って設けられ、素子分離領域の一部及び活性領域の一部に対応する領域が厚膜化された２つの厚膜領域と、チャネル中心部において２つの厚膜領域間を繋ぐ厚膜の連結領域とを有する、
上記［１］に記載のＭＯＳ型電界効果トランジスタ。
［１１］ＭＯＳ型電界効果トランジスタを用いて構成され、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
半導体集積回路。
［１２］光電変換素子を含む単位画素が行列状に配置されて成る画素アレイ部と、
ＭＯＳ型電界効果トランジスタを用いて構成され、画素から読み出される信号を処理する回路部と、
を備え、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
固体撮像素子。
［１３］回路部は、画素アレイ部の各画素から画素列毎に読み出される信号を基準信号と比較する比較器を含むＡＤ変換器を有する信号処理部であり、
比較器は、ＭＯＳ型電界効果トランジスタを用いて構成されており、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
上記［１２］に記載の固体撮像素子。
［１４］単位画素は、光電変換素子で光電変換された電荷に基づく信号を増幅する増幅トランジスタを有しており、
増幅トランジスタは、ＭＯＳ型電界効果トランジスタを用いて構成されており、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
上記［１２］に記載の固体撮像素子。
［１５］撮像部として、
光電変換素子を含む画素が行列状に配置されて成る画素アレイ部と、
ＭＯＳ型電界効果トランジスタを用いて構成され、画素から読み出される信号を処理する回路部と、
を備える固体撮像素子を搭載しており、
ＭＯＳ型電界効果トランジスタは、
活性領域を画定する素子分離領域と、
活性領域に形成されたソース領域及びドレイン領域と、
ソース領域とドレイン領域との間のチャネル領域上に設けられたゲート絶縁膜と、
ゲート絶縁膜上に設けられたゲート電極と、
を有し、
ゲート電極は、素子分離領域と活性領域との境界のポテンシャルが、チャネル中心部のポテンシャルよりも浅くなるような電極形状を有する、
電子機器。
【符号の説明】
【０１２７】
１・・・ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、１１・・・素子分離領域、１２・・・ソース領域、１３・・・ドレイン領域、１４・・・ゲート絶縁膜、１５・・・ゲート電極、１６・・・活性領域、１７，１８・・・コンタクト部、１９・・・チャネル領域、２０・・・高周波受信回路、２１・・・受信アンテナ、２２・・・ＢＰＦ（バンド・パス・フィルタ）、２３・・・低ノイズアンプ（ＬＮＡ）、２４・・・ミキサ、２５・・・局部発振器、２６・・・ＬＰＦ（ロー・パス・フィルタ）、２７・・・信号処理回路、３１・・・単位画素、３２・・・画素アレイ部、３３・・・行走査部、３４・・・カラム処理部、３５・・・参照信号生成部、３６・・・列走査部、３７・・・水平出力線、３８・・・映像信号処理部、３９・・・タイミング制御部、４０・・・半導体基板、４１（４１_1〜４１_m）・・・行制御線、４２（４２_1〜４２_n）・・・列信号線、５０_1〜５０_n・・・ＡＤ変換器、５１・・・比較器、５２・・・アップ／ダウンカウンタ、５３・・・ラッチ、６１・・・フォトダイオード（ＰＤ）、６２・・・転送トランジスタ（転送ゲート部）、６３・・・リセットトランジスタ、６４・・・増幅トランジスタ、６５・・・選択トランジスタ、６６・・・ＦＤ部（電荷検出部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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