(57)【要約】【課題】配線の寄生抵抗によるスレッシュ電圧の変化を抑制してＡ／Ｄ変換後の結果データに生じる誤差を小さくすることにある。【解決手段】逐次比較型Ａ／Ｄコンバータ１９は、チョッパー型コンパレータ３、Ｄ／Ａコンバータ９、逐次比較制御回路１３を備え、特に、コンパレータ３を構成するインバータの出力端子の状態を監視し、この出力端子から出力される電圧とインバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する各種の電流制御回路を備えている。【選択図】図１
2017212523.tif 000002
【特許請求の範囲】
【請求項１】
チョッパー型コンパレータを内蔵する逐次比較型Ａ／Ｄコンバータにおいて、
前記チョッパー型コンパレータを構成するインバータの出力端子の状態を監視し、前記出力端子から出力される電圧と前記インバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する電流制御回路を備え、
前記電流制御回路は、第１のＰチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第１のＮチャンネルトランジスタを有する第１の電流制御回路と、第２のＮチャンネルトランジスタ、第３のＮチャンネルトランジスタ、及び第３のＰチャンネルトランジスタを有する第２の電流制御回路と、から構成され、
前記第１の電流制御回路及び前記第２の電流制御回路に流れる電流は、前記チョッパー型コンパレータの閾値電圧が入力される場合に最小となり、前記インバータの電流がほぼゼロになる電圧において最大となるように設定されていることを特徴とする逐次比較型Ａ／Ｄコンバータ。
【請求項２】
前記第１のＰチャンネルトランジスタは前記インバータの前記出力端子を入力としてゲートに接続され、前記第１のＰチャンネルトランジスタのソースは前記第２のＰチャンネルトランジスタのドレインとゲートに接続され、前記第１のＰチャンネルトランジスタのドレインは前記第１のＮチャンネルトランジスタのドレインに接続され、前記第２のＰチャンネルトランジスタのソースは電源に接続され、前記第１のＮチャンネルトランジスタのソースはグランドに接続され、前記第１のＮチャンネルトランジスタのゲートは前記チョッパー型コンパレータの動作時には電源に固定され、非動作時にはグランドに固定され、
前記第２のＮチャンネルトランジスタのゲートは前記インバータの前記出力端子に接続され、前記第２のＮチャンネルトランジスタのソースは前記第３のＮチャンネルトランジスタのドレインとゲートに接続され、前記第２のＮチャンネルトランジスタのドレインは前記第３のＰチャンネルトランジスタのドレインに接続され、前記第３のＮチャンネルトランジスタのソースはグランドに接続され、前記第３のＰチャンネルトランジスタのソースは電源に接続され、前記第３のＰチャンネルトランジスタのゲートは前記チョッパー型コンパレータの動作時にはグランドに固定され、非動作時には電源に固定されることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】
前記電流制御回路に使用される前記第１のＰチャンネルトランジスタ、前記第２のＰチャンネルトランジスタ、前記第２のＮチャンネルトランジスタ及び前記第３のＮチャンネルトランジスタには、前記夫々の閾値電圧が低電圧となる素子を使用することを特徴とする請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】
チョッパー型コンパレータを内蔵する逐次比較型Ａ／Ｄコンバータにおいて、
前記チョッパー型コンパレータを構成するインバータの出力端子の状態を監視し、前記前記出力端子から出力される電圧と前記インバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する電流制御回路を備え、
前記電流制御回路は、第１のＰチャンネルトランジスタと第１のＮチャンネルトランジスタとを有し、
前記第１のＰチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＰチャンネルトランジスタのソースは電源に接続され、前記第１のＮチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子に接続され、前記第１のＮチャンネルトランジスタのソースはグランドに接続されることを特徴とする逐次比較型Ａ／Ｄコンバータ。
【請求項５】
前記電流制御回路は、前記第１のＰチャンネルトランジスタ、前記第１のＮチャンネルトランジスタに加えて、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタを有し、
前記第１のＰチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＰチャンネルトランジスタのソースは前記第２のＰチャンネルトランジスタのドレインに接続され、前記第２のＰチャンネルトランジスタのソースは電源に接続され、前記第２のＰチャンネルトランジスタのゲートとドレインを接続され、前記第１のＮチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＮチャンネルトランジスタのソースは前記第２のＮチャンネルトランジスタのドレインとゲートに接続され、前記第２のＮチャンネルトランジスタのソースは前記グランドに接続されることを特徴とする請求項４に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項６】
前記電流制御回路は、前記第１のＰチャンネルトランジスタ、前記第１のＮチャンネルトランジスタに加えて、第２乃至第４のＰチャンネルトランジスタ及び第２乃至第４のＮチャンネルトランジスタを有し、
前記第１のＰチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＰチャンネルトランジスタのソースは前記第２のＰチャンネルトランジスタのドレインに接続され、前記第２のＰチャンネルトランジスタのソースは電源に接続され、前記第２のＰチャンネルトランジスタのゲートは前記第３のＰチャンネルトランジスタのドレインに接続され、前記第３のＰチャンネルトランジスタのソースは電源に接続され、前記チョッパー型コンパレータの動作時には前記第３のＰチャンネルトランジスタのゲートは切替スィッチＮにより動作が制御され、前記第４のＰチャンネルトランジスタのソースは前記第２のＰチャンネルトランジスタのゲートに接続され、前記第４のＰチャンネルトランジスタのドレインは前記第２のＰチャンネルトランジスタのドレインに接続され、前記第４のＰチャンネルトランジスタのゲートは切替スィッチＰにより動作が制御され、
前記第１のＮチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＮチャンネルトランジスタのソースは前記第２のＮチャンネルトランジスタのドレインに接続され、前記第２のＮチャンネルトランジスタのソースは前記グランドに接続され、前記第２のＮチャンネルトランジスタのゲートは前記第３のＮチャンネルトランジスタのドレインに接続され、前記第３のＮチャンネルトランジスタのソースは前記グランドに接続され、前記電流制御回路の動作時には前記第３のＮチャンネルトランジスタのゲートは前記切替スィッチＰにより動作が制御され、前記第４のＮチャンネルトランジスタのソースは前記第２のＮチャンネルトランジスタのゲートに接続され、前記第４のＮチャンネルトランジスタのドレインは前記第２のＮチャンネルトランジスタのドレインに接続され、前記第４のＮチャンネルトランジスタのゲートは前記切替スィッチＮにより動作が制御され、
前記切替スィッチＰは前記チョッパー型コンパレータの動作時に前記グランドに固定するように動作され、非動作時には電源に固定するように動作され、前記切替スィッチＮは前記チョッパー型コンパレータの動作時に電源に固定するように動作され、非動作時には前記グランドに固定するように動作されることを特徴とする請求項４に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項７】
前記電流制御回路は、前記第１のＰチャンネルトランジスタ、前記第１のＮチャンネルトランジスタに加えて、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタを有し、
前記第１のＰチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＰチャンネルトランジスタのソースは前記第２のＰチャンネルトランジスタのドレインに接続され、前記第２のＰチャンネルトランジスタのソースは電源に接続され、前記第２のＰチャンネルトランジスタのゲートは動作制御信号Ｐにより動作が制御され、
前記第１のＮチャンネルトランジスタのゲートとドレインは前記インバータの前記出力端子と接続され、前記第１のＮチャンネルトランジスタのソースは前記第２のＮチャンネルトランジスタのドレインと接続され、前記第２のＮチャンネルトランジスタのソースは前記グランドに接続され、前記第２のＮチャンネルトランジスタのゲートは動作制御信号Ｎにより動作が制御され、
前記動作制御信号Ｐは前記チョッパー型コンパレータの動作時に前記電流制御回路を前記グランドに固定するように動作され、非動作時には前記電流制御回路を電源に固定するように動作され、前記動作制御信号Ｎは前記チョッパー型コンパレータの動作時に前記電流制御回路を電源に固定するように動作され、非動作時には前記電流制御回路を前記グランドに固定するように動作されることを特徴とする請求項４に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項８】
前記電流制御回路に含まれる前記各Ｐチャンネルトランジスタのサイズ、及び前記各Ｎチャンネルトランジスタのサイズは、前記チョッパー型コンパレータの動作時に、消費電流の変動が電源電圧の変動に起因する誤差を低減するように調整可能であることを特徴とする請求項１乃至７の何れか一項に記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来の逐次比較型Ａ／Ｄコンバータでは、内部比較回路としてチョッパー型コンパレータを内蔵するタイプの回路が多く、当該回路の主たる構成としてインバータを用いた逐次比較型Ａ／Ｄコンバータが知られている。
このような逐次比較型Ａ／Ｄコンバータにあっては、比較時にインバータの閾値電圧に近い電圧が入力されると、他の電圧の時に比べてインバータを流れる電流が増大し、インバータから電源、グランドまでに生じている寄生抵抗により閾値電圧が変化してしまい、Ａ／Ｄ変換後の結果データに誤差を生じるという問題があった。
このような従来の逐次比較型Ａ／Ｄコンバータの一例として、特許文献１が知られている。
【０００３】
特許文献１には、電源電圧の変動に起因して発生する誤差を低減する目的を有し、電源からコンパレータの電源端子、グランドからグランド端子に夫々に抵抗を挿入して、その抵抗値を適正に設定するという技術が開示されている。
詳しくは、特許文献１にあっては、第１の抵抗値設定部（３０）の第１抵抗値（ｒ１）と第２の抵抗値設定部（３０）の第２抵抗値（ｒ２）との比率の値は、反転型比較増幅器（２０−１）の閾値電圧の変動を低減するような値に設定され、第１及び第２の抵抗値設定部（３０）は、「ｒ１／ｒ２＝（１−α）／α」を満たすように第１及び第２抵抗値（ｒ１及びｒ２）を設定する構成であり、ｒ１は第１抵抗値を示し、ｒ２は第２抵抗値を示し、αは反転型比較増幅器（２０−１）の構成により決定される固有の値を示すことで、消費電流変化にともなう電源電圧の変動に起因して発生する誤差を低減し、比較判定精度を向上させたチョッパー型コンパレータを提供することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１にあっては、電源電圧の変動に起因して発生する誤差を低減する目的で、電源からコンパレータの電源端子、グランドからグランド端子に夫々に抵抗を挿入して、それらの抵抗値を適正に設定する回路を有する構成としていた。このため、抵抗を付加することでインバータの消費電流が変化することにより、コンパレータの比較速度が低下するという問題があった。
そこで、電源電圧の変動に起因して発生する誤差をコンパレータに付加する回路によって低減させる場合でも、コンパレータの比較速度が低下しない回路構成が切望されている。
本発明は、上記に鑑みてなされたもので、その目的は、配線の寄生抵抗によるスレッシュ電圧の変化を抑制してＡ／Ｄ変換後の結果データに生じる誤差を小さくすることにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、請求項１記載の発明は、チョッパー型コンパレータを内蔵する逐次比較型Ａ／Ｄコンバータにおいて、前記チョッパー型コンパレータを構成するインバータの出力端子の状態を監視し、前記出力端子から出力される電圧と前記インバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する電流制御回路を備え、  前記電流制御回路は、第１のＰチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第１のＮチャンネルトランジスタを有する第１の電流制御回路と、第２のＮチャンネルトランジスタ、第３のＮチャンネルトランジスタ、及び第３のＰチャンネルトランジスタを有する第２の電流制御回路と、から構成され、前記第１の電流制御回路及び前記第２の電流制御回路に流れる電流は、前記チョッパー型コンパレータの閾値電圧が入力される場合に最小となり、前記インバータの電流がほぼゼロになる電圧において最大となるように設定されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、電源電圧の変動に起因して発生する誤差をコンパレータに付加する回路によって低減させる場合でも、コンパレータの比較速度を低下させることなく電源電圧の変動に起因する誤差を抑制することにある。
【図面の簡単な説明】
【０００７】
【図１】本発明の逐次比較型Ａ／Ｄコンバータの全体構成を示すブロック図である。
【図２】本発明の逐次比較型Ａ／Ｄコンバータの変換方法を説明するグラフ図である。
【図３】本発明の第１実施形態に係る電流制御回路の構成を示す図である。
【図４】（ａ）本発明の逐次比較型Ａ／Ｄコンバータを構成するコンパレータ回路の内部構成を示すブロック図であり、（ｂ）本発明の電流制御回路の内部の構成を示す図である。
【図５】本発明のコンパレータ回路を構成するインバータ回路の入出力特性を示すグラフ図である。
【図６】本発明の電流制御回路の電流特性を示すグラフ図である。
【図７】本発明のコンパレータ回路を構成するインバータ回路の入出力特性と本発明の電流制御回路の電流特性を合成した図である。
【図８】本発明の第２実施形態に係る電流制御回路の構成を示す図である。
【図９】本発明の第２実施形態に係る電流制御回路をインバータ回路に接続した図である。
【図１０】本発明の第２実施形態に係る電流制御回路の動作を説明するグラフ図である。
【図１１】本発明の第３実施形態に係る電流制御回路の構成を示す図である。
【図１２】本発明の第３実施形態に係る電流制御回路をインバータ回路に接続した図である。
【図１３】本発明の第４実施形態に係る電流制御回路の構成を示す図である。
【図１４】本発明の第５実施形態に係る電流制御回路の構成を示す図である。
【図１５】本発明の第５実施形態に係る電流制御回路をインバータ回路に接続した図である。
【図１６】従来の逐次比較型Ａ／Ｄコンバータを構成するコンパレータ回路の内部構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、本発明を図面に示した実施の形態により詳細に説明する。
本発明は、電源電圧の変動に起因して発生する誤差をコンパレータに付加する回路によって低減させる場合でも、コンパレータの比較速度を低下させることなく電源電圧の変動に起因する誤差を抑制するために、以下の構成を有する。
すなわち、本発明の逐次比較型Ａ／Ｄコンバータは、チョッパー型コンパレータを内蔵する逐次比較型Ａ／Ｄコンバータにおいて、チョッパー型コンパレータを構成するインバータの出力端子の状態を監視し、出力端子から出力される電圧と前記インバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する電流制御回路を備え、電流制御回路は、第１のＰチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第１のＮチャンネルトランジスタを有する第１の電流制御回路と、第２のＮチャンネルトランジスタ、第３のＮチャンネルトランジスタ、及び第３のＰチャンネルトランジスタを有する第２の電流制御回路と、から構成され、第１の電流制御回路及び第２の電流制御回路に流れる電流は、チョッパー型コンパレータの閾値電圧が入力される場合に最小となり、インバータの電流がほぼゼロになる電圧において最大となるように設定されていることを特徴とする。
以上の構成を備えることにより、電源電圧の変動に起因して発生する誤差をコンパレータに付加する電流制御回路によって低減させる場合でも、コンパレータの比較速度を低下させることなく電源電圧の変動に起因する誤差を抑制することができる。
【０００９】
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
＜逐次比較型Ａ／Ｄコンバータの全体構成＞
図１は、本発明の逐次比較型Ａ／Ｄコンバータの全体構成を示すブロック図である。
本発明の逐次比較型Ａ／Ｄコンバータ（以下、単にＡ／Ｄコンバータと記す）１９は、チョッパー型コンパレータ（以下、単にコンパレータと記す）３、Ｄ／Ａコンバータ９、逐次比較制御回路１３を備えている。
コンパレータ３の入力端子には被変換アナログ信号（ＡＩＮ）１とＤ／Ａコンバータ９のアナログ比較信号５が接続され、コンパレータ３の比較結果信号１１は逐次比較制御回路１３に接続されると共に逐次比較制御回路１３から動作制御信号Ｎ／Ｐが接続されている。更に逐次比較制御回路１３のデジタル比較信号１７がＤ／Ａコンバータ９に入力される。そして逐次比較制御回路１３からデジタルデータ１５が出力される。
本発明のコンパレータ３を内蔵する逐次比較型Ａ／Ｄコンバータ１９において、コンパレータ３を構成するインバータの出力端子の状態を監視し、この出力端子から出力される電圧とインバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する各実施形態の電流制御回路を備えている。即ち、電源とグランドとコンパレータ３の間に抵抗を入れずに、コンパレータ３内部のインバータの出力端子に電流制御回路を付加して、インバータの出力電圧に応じて該回路に流す電流を制御してコンパレータ３に流れる電流を一定にすることが特徴となっている。
【００１０】
ここで、電子機器を制御するシステムとして、アナログ信号をデジタル信号に変換する回路にＡ／Ｄコンバータが使われる。そのＡ／Ｄコンバータにはいくつかの種類があり、そのうち逐次比較型と呼ばれる方式がよく用いられている。この逐次比較型Ａ／Ｄコンバータ１９の構成要素であるＤ／Ａコンバータ９は、逐次比較型Ａ／Ｄコンバータ１９が変換できるｂｉｔ数を持つデジタル信号を、逐次比較型Ａ／Ｄコンバータ１９が参照するアナログ信号の上限と下限を範囲とするアナログ信号に変換する回路であり、出力電圧は以下のように表される。
2017212523.tif 000003
ＶＲＴ；基準電圧上限  ＶＲＢ；基準電圧下限  Ｎ；ｂｉｔ数  Ｄｋ；ｋｂｉｔ目のデータ
【００１１】
またコンパレータ３は、被変換アナログ信号（ＡＩＮ）１と、Ｄ／Ａコンバータ９のアナログ比較信号５とを比較して電圧の大小を判定する回路である。逐次比較制御回路１３は、コンパレータ３の比較結果信号１１を元に順次にＤ／Ａコンバータ９に次のデジタル比較信号１７を指示し、最終的に変換結果となるデジタルデータ１５を出力する回路である。尚、本発明では、逐次比較制御回路１３からコンパレータ３内の電流制御回路（後述する）を制御する動作制御信号（７Ｎ／Ｐ）が接続されている。
【００１２】
図２本発明の逐次比較型Ａ／Ｄコンバータの変換方法を説明するグラフ図である。
まず、逐次比較型Ａ／Ｄコンバータ１９に被変換アナログ信号（ＡＩＮ）１が入力されてサンプリングが行われる。
次に逐次比較制御回路１３はＤ／Ａコンバータ９にフルスケール電圧（ＶＲＴ−ＶＲＢ；ＦＳ）の半分の電圧（１／２ＦＳ）をコンパレータ３に出力するようにデジタル比較信号１７から指示を出す。コンパレータ３は、その信号とＶａとを比較して比較結果信号１１を出力し、もし、Ｄ／Ａコンバータ９の出力５よりＶａが高ければ「１」を出力し、低ければ「０」を出力する。逐次比較制御回路１３はこの判定結果を受けて、３／４ＦＳをＤ／Ａコンバータ９にデジタル比較信号１７から指示を出してコンパレータ３は比較を行う。この例ではＶａが低いので比較結果信号１１から「０」を出力して逐次比較制御回路１３に渡す。逐次比較制御回路１３は、次に５／８ＦＳをＤ／Ａコンバータ９にデジタル比較信号１７から指示し、コンパレータ３がそれを比較する。このように逐次比較型Ａ／Ｄコンバータ１９のｂｉｔ数分（この例では１０ｂｉｔ）繰り返してＡ／Ｄ変換を終了してデジタルデータ１５を出力する。
【００１３】
＜コンパレータの構成と動作＞
ここで従来例を用いてコンパレータの構成と動作について説明する。
図１６は従来の逐次比較型Ａ／Ｄコンバータを構成するコンパレータ回路の内部構成を示すブロック図である。図１６のコンパレータは、チョッパー型と呼ばれるものである。即ち、被変換アナログ信号（ＶＩＮ）１００を断接するスイッチＳＷ１０と、Ｄ／Ａコンバータの出力信号を受ける入力（ＤＡＣ）１０１を断接するスイッチＳＷ２０と、これらの信号を受ける比較用容量Ｃ１０、Ｃ２０、Ｃ３０と、変換信号増幅用のインバータＩＮＶ１０、ＩＮＶ２０、ＩＮＶ３０と、各インバータの入出力をショートするためのスィッチＳＷ３０ａ、ＳＷ３０ｂ、ＳＷ３０ｃを有し、この例では比較用容量、インバータ及びスィッチが３段直列に接続された構成となっている。
【００１４】
次にその動作について説明する。サンプリングのタイミングでは、スイッチＳＷ１０、ＳＷ３０ａ、ＳＷ３０ｂ、ＳＷ３０ｃがオンしており、各インバータの入出力はショートされて同電圧となっている。このとき比較用容量Ｃ１０の左側には被変換アナログ信号（ＶＩＮ）１００が現れている。この状態から、スィッチＳＷ１０、ＳＷ３０ａ、ＳＷ３０ｂ、ＳＷ３０ｃがオフされると、電荷保存則から容量の両電極間には被変換信号とインバータのスレッシュ電圧の差分が保存される。次にスイッチＳＷ２０がオンするとＤ／Ａコンバータ出力（ＤＡＣ）１０１がコンパレータに入力され、被変換アナログ信号（ＶＩＮ）１００からＤ／Ａコンバータ出力（ＤＡＣ）１０１に電圧が変化し、同時にその差分だけ容量の右側の電圧が変化してインバータＩＮＶ１０に入力される。インバータＩＮＶ１０の入力がスレッシュ電圧から変化すると、その変化量に応じてインバータＩＮＶ１０の出力が増幅される。
【００１５】
例えば入力電圧が１ｍＶ高い側に動くと、インバータＩＮＶ１０の増幅率が３０倍の場合、インバータＩＮＶ１０の出力はスレッシュ電圧から３０ｍＶ低い方にシフトする。この例では、インバータが直列に３段接続されているので、コンパレータの出力ＯＵＴ１０２では２７０００倍増幅された結果が得られることになる。これは通常の電源レベルを超えるため、出力はグランドに張り付くことになる。このようにしてコンパレータは被変換アナログ信号（ＶＩＮ）１００とＤ／Ａコンバータ出力（ＤＡＣ）１０１を比較して被変換アナログ信号（ＶＩＮ）１００がＤ／Ａコンバータ出力（ＤＡＣ）１０１に比べて高いか低いかを判断している。
【００１６】
＜第１実施形態＞
＜電流制御回路＞
図３は本発明の第１実施形態に係る電流制御回路の構成を示す図である。
本発明の電流制御回路５１は、第１のＰチャンネルトランジスタ（以下、第１Ｐｃｈと記す）３３、第２のＰチャンネルトランジスタ（以下、第２Ｐｃｈと記す）３１、及び第１のＮチャンネルトランジスタ（以下、第１Ｎｃｈと記す）３５を有する第１の電流制御回路４３と、第２のＮチャンネルトランジスタ（以下、第２Ｎｃｈと記す）３９、第３のＮチャンネルトランジスタ（以下、第３Ｎｃｈと記す）４１、及び第３のＰチャンネルトランジスタ（以下、第３Ｐｃｈと記す）３７を有する第２の電流制御回路４５と、から構成されている。
【００１７】
第１の電流制御回路４３及び第２の電流制御回路４５に流れる電流は、コンパレータ３のアナログ比較信号５が入力される場合に最小となり、インバータの電流がほぼゼロになる電圧において最大となるように設定されている。
ここで、第１Ｐｃｈ３３はインバータ（図４のＩＮＶ−ａ）の出力端子２７ａを入力としてゲート（Ｇ）に接続され、第１Ｐｃｈ３３のソース（Ｓ）は第２Ｐｃｈ３１のドレイン（Ｄ）とゲート（Ｇ）に接続され、第１Ｐｃｈ３３のドレイン（Ｄ）は第１Ｎｃｈ３５のドレイン（Ｄ）にカスケード接続され、第２Ｐｃｈ３１のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第１Ｎｃｈ３５のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第１Ｎｃｈ３５のゲート（Ｇ）は動作制御信号７Ｎに接続され、コンパレータ３の動作時には電源（Ｖｃｃ）に固定され、非動作時にはグランド（ＧＮＤ）に固定される。
また、第２Ｎｃｈ３９のゲート（Ｇ）はインバータ（図４のＩＮＶ−ａ）の出力端子２７ａに接続され、第２Ｎｃｈ３９のソース（Ｓ）は第３Ｎｃｈ４１のドレイン（Ｄ）とゲート（Ｇ）に接続され、第２Ｎｃｈ３９のドレイン（Ｄ）は第３Ｐｃｈ３７のドレイン（Ｄ）にカスケード接続され、第３Ｎｃｈ４１のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第３Ｐｃｈ３７のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第３Ｐｃｈ３７のゲート（Ｇ）は動作制御信号７Ｐに接続され、コンパレータ３の動作時にはグランドに固定され、非動作時には電源に固定される。
【００１８】
＜電流制御回路の動作＞
次に本発明の第１の実施形態に係る電流制御回路の動作について説明する。
この例ではコンパレータ３を構成するインバータの出力端子２７ａに付加する１段目の電流制御回路は、第１の電流制御回路４３と第２の電流制御回路４５から成っており、第１の電流制御回路４３は２つのＰチャンネルトランジスタと１つのＮチャンネルトランジスタから成り、第２の電流制御回路４５は２つのＮチャンネルトランジスタと１つのＰチャンネルトランジスタから成っている。そして第１の電流制御回路４３と第２の電流制御回路４５の入力端子がインバータ出力端子２７ａと接続されている。第１の電流制御回路４３はＮチャンネルトランジスタがコンパレータ３の動作時にはゲート（Ｇ）を電源（Ｖｃｃ）に固定して回路をオンさせ、非動作時にはグランド（ＧＮＤ）に固定してオフさせる動作制御信号７Ｎが接続され、２つのＰチャンネルトランジスタのうち電源側はゲート（Ｇ）とドレイン（Ｄ）がダイオード接続され、もう１つのＰチャンネルトランジスタのゲート（Ｇ）にインバータ出力端子２７ａが接続されている。
【００１９】
一方、第２の電流制御回路４５では、Ｐチャンネルトランジスがコンパレータ３の動作時にはゲート（Ｇ）をグランド（ＧＮＤ）に固定して回路をオンさせ、非動作時には電源（Ｖｃｃ）に固定してオフさせる動作制御信号７Ｐが接続され、２つのＮチャンネルトランジスタのうちグランド側はゲート（Ｇ）とドレイン（Ｄ）がダイオード接続され、もう１つのＮチャンネルトランジスタのゲート（Ｇ）にインバータ出力端子２７ａが接続されている。動作制御信号Ｐ、Ｎに接続されるＰチャンネルトランジスとＮチャンネルトランジスタはどちらもオン時に非飽和で動作する。
また、第１の電流制御回路４３の第１Ｐｃｈ３３のゲート入力がインバータのスレッシュ電圧になっている時に回路を流れる電流が最小となるように、トランジスタのサイズが調整されている。また第２の電流制御回路４５についても同様にトランジスタのサイズが調整されている。更に、第１の電流制御回路４３と第２の電流制御回路４５に使用される第１Ｐｃｈ３３、第２Ｐｃｈ３１、第２Ｎｃｈ３９及び第３Ｎｃｈ４１には、夫々の閾値電圧が低電圧となる素子を使用している。この構成により、より小さいサイズのトランジスタで通常のトランジスタと同等の電流が流せるので、回路面積を小さくでき、またＶｇｓを小さくすることができるので、より低い電源電圧の場合にも動作が可能となるという効果がある。
【００２０】
＜コンパレータ回路の内部構成＞
図４（ａ）は、本発明の逐次比較型Ａ／Ｄコンバータを構成するコンパレータ回路の内部構成を示すブロック図である。
本発明のコンパレータ３は、チョッパー型コンパレータと呼ばれるものである。即ち、被変換アナログ信号（ＶＩＮ）１を断接するＳＷ１と、Ｄ／Ａコンバータのアナログ比較信号５を断接するＳＷ２と、これらの信号を受ける比較用容量５２ａ、５２ｂ、５２ｃと、変換信号増幅用のインバータＩＮＶ−ａ、ＩＮＶ−ｂ、ＩＮＶ−ｃと、各インバータの入出力をショートするためのスィッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ３ｃを有し、この例では比較用容量、インバータ及びスィッチが３段直列に接続された構成となっている。また、夫々のインバータＩＮＶ−ａ、ＩＮＶ−ｂ、ＩＮＶ−ｃの出力端子２７ａ、２７ｂ、２７ｃには、電流制御回路５１ａ、５１ｂ、５１ｃに接続されている。また、夫々のインバータＩＮＶ−ａ、ＩＮＶ−ｂ、ＩＮＶ−ｃの出力端子２７ａ、２７ｂ、２７ｃには逐次比較制御回路１３からの動作制御信号７Ｐ、７Ｎが並列的に接続されている。
【００２１】
次にその動作について説明する。サンプリングのタイミングでは、スイッチＳＷ１、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ３ｃがオンしており、各インバータの入出力はショートされて同電圧となっている。このとき比較用容量５２ａの左側には被変換アナログ信号（ＶＩＮ）１が現れている。この状態から、スィッチＳＷ１、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ３ｃがオフされると、電荷保存則から容量の両電極間には被変換信号とインバータのスレッシュ電圧の差分が保存される。次にＳＷ２がオンするとアナログ比較信号５がコンパレータ３に入力され、被変換アナログ信号（ＶＩＮ）１からアナログ比較信号５に電圧が変化し、同時にその差分だけ容量の右側の電圧が変化してインバータＩＮＶ−ａに入力される。インバータＩＮＶ−ａの入力がスレッシュ電圧から変化すると、その変化量に応じてインバータＩＮＶ−ａの出力が増幅される。
【００２２】
この例ではコンパレータ３を構成するインバータの出力端子２７ａに付加する電流制御回路５１ａは、図３を参照して説明した第１の電流制御回路４３と第２の電流制御回路４５から成っており、図３に示す第１の電流制御回路４３及び第２の電流制御回路４５に流れる電流は、コンパレータ３のアナログ比較信号５が入力される場合に最小となり、インバータの電流がほぼゼロになる電圧において最大となるように設定されている。
【００２３】
＜電流制御回路＞
図４（ｂ）は、本発明の電流制御回路の内部の構成を示す図である。
例えば電流制御回路５１ａは、第１の電流制御回路４３と第２の電流制御回路４５を有し、第１の電流制御回路４３にはＩＮＶ−ａの出力端子２７ａに接続され、同時に第２の電流制御回路４５にも同じＩＮＶ−ａの出力端子２７ａが接続されている。また、第１の電流制御回路４３の他の入力端子には逐次比較制御回路１３の７Ｎの信号が入力され、第２の電流制御回路４５の他の入力端子には逐次比較制御回路１３の７Ｐの信号が入力される。この電流制御回路５１ａと全く同一の構成からなる電流制御回路５１ｂと電流制御回路５１Ｃが存在する。
【００２４】
＜インバータ回路の入出力特性＞
図５は本発明のコンパレータ回路を構成するインバータ回路の入出力特性を示すグラフ図である。図で出力電圧を実線５３で表し、出力電流を一点破線５５で表す。
インバータＩＮＶ−ａ、ＩＮＶ−ｂ、ＩＮＶ−ｃの入力が低い間ほとんど出力電流（一点破線５５）は流れず、スレッシュ電圧近傍（図の動作点５７）まで上昇すると急激に出力電流（一点破線５５）が増大し、さらに上昇していくと出力電流（一点破線５５）は急激に減っていき、この時、出力電圧（実線５３）は動作点５７付近で反転するという特性を持っている。本発明によるコンパレータ３の動作は、インバータＩＮＶ−ａ、ＩＮＶ−ｂ、ＩＮＶ−ｃにそれぞれ電流制御回路５１ａ、５１ｂ、５１ｃが付加されている。
【００２５】
＜電流制御回路の電流特性＞
図６は本発明の電流制御回路の電流特性を示すグラフ図である。図で電流（Ｎ）を実線６１で表し、電流（Ｐ）を一点破線５９で表す。
第１の電流制御回路４３ではＰチャンネル入力とＰチャンネルダイオードで電流を制御するので電流（Ｐ）のように成り、インバータの出力電圧が高くなると電流（Ｐ）は急激に減少し、それ以降はＮチャンネルの抵抗成分により電流は飽和する。
一方、第２の電流制御回路４５では図６のＮチャンネル入力とＮチャンネルダイオードで電流を制御するので、電流（Ｎ）６１のようにインバータ出力が高くなると急激に増大し、それ以降はＰチャンネルの抵抗成分により電流は飽和する。
【００２６】
＜特性合成グラフ図＞
図７は本発明のコンパレータ回路を構成するインバータ回路の入出力特性と本発明の電流制御回路の電流特性を合成したグラフ図である。図で電流（Ｃ）を実線６３で表し、電流（Ａ）を一点破線６５で表し、電流（Ｔ）を破線６７で表す。
図７に示すように、コンパレータ３のインバータの入力が比較動作時にスレッシュ電圧近傍（図５の動作点５７）となった際に、付加された第１の電流制御回路４３に流れる電流（図の電流（Ａ））６５がほぼ０となり、コンパレータ３に流れる電流はほとんどがインバータを流れる電流（図の電流（Ｃ）６３）となる。インバータの入力がスレッシュ電圧から高い側、あるいは低い側に離れると付加された電流制御回路５１ａ、５１ｂ、５１ｃを流れる電流がダイオード接続されたトランジスタのＶｇｓに応じて増大する。この時、インバータを流れる電流はインバータのトランジスタのＶｇｓに応じて減少する。このため、コンパレータに流れるトータルの電流（図の電流（Ｔ）６７）は、インバータの入力によらずほぼ一定となる。第２の電流制御回路４５の場合も、同様となる。
【００２７】
＜第２実施形態＞
＜電流制御回路の構成＞
図８は本発明の第２実施形態に係る電流制御回路の構成を示す図である。
本発明の電流制御回路７０は、第１のＰｃｈ６９と第１のＮｃｈ７１とを有し、第１のＰｃｈ６９のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａ〜ｃと接続され、第１のＰｃｈ６９のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第１のＮｃｈ７１のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａ〜ｃに接続され、第１のＮｃｈ７１のソース（Ｓ）はグランド（ＧＮＤ）に接続されている。
【００２８】
＜電流制御回路とインバータ回路との接続＞
図９は本発明の第２実施形態に係る電流制御回路をインバータ回路に接続した図である。
通常動作時には、インバータＩＮＶ−ａの出力が閾値電圧から動くと付加された電流制御回路７０に電流が流れてスレッシュ電圧に近づけるように動作し、インバータＩＮＶ−ａの出力範囲を狭くする働きがある。このためにインバータＩＮＶ−ａの出力は、ある程度以上に変動しないような動作をする。
この第１のＰｃｈ６９と第１のＮｃｈ７１のサイズは、コンパレータ動作時に消費電流の変動が、電源電圧の変動に起因する誤差を低減するようにトランジスタサイズを調整する。この図では次段以降が省略されているが、次段には図９と同じ回路が続く構成となっている。
【００２９】
＜動作グラフ図＞
図１０は本発明の第２実施形態に係る電流制御回路の動作を説明するグラフ図である。図で出力電圧を実線７９で表し、出力電流を一点破線７７で表す。
第２実施形態では、インバータＩＮＶ−ａと電流制御回路を合わせて入出力特性を示している。図１０に示すようにインバータＩＮＶ−ａの出力電圧（実線７９）は入力が大きく振れても、ある程度以上に変動せず、そのために出力電流一点破線７７は大きくは変動しない。電流制御回路のトランジスタサイズは、インバータＩＮＶ−ａのスレッシュ電圧が大きく変動しないように調整されているので、コンパレータの動作時においてもスレッシュ電圧が大きく変動することはない。
【００３０】
＜第３実施形態＞
＜電流制御回路の構成＞
図１１は本発明の第３実施形態に係る電流制御回路の構成を示す図である。
本発明の電流制御回路７２は、第１のＰｃｈ８１と、第１のＮｃｈ８５に加えて、第２のＰｃｈ８３、及び第２のＮｃｈ８７を有し、第１のＰｃｈ８１のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＰｃｈ８１のソース（Ｓ）は第２のＰｃｈ８３のドレイン（Ｄ）に接続され、第２のＰｃｈ８３のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第２のＰｃｈ８３のゲート（Ｇ）とドレイン（Ｄ）を接続され、第１のＮｃｈ８５のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＮｃｈ８５のソース（Ｓ）は第２のＮｃｈ８７のドレイン（Ｄ）とゲート（Ｇ）に接続され、第２のＮｃｈ８７のソース（Ｓ）はグランド（ＧＮＤ）に接続されている。
【００３１】
＜電流制御回路とインバータ回路との接続＞
図１２は本発明の第３実施形態に係る電流制御回路をインバータ回路に接続した図である。
通常動作時には、インバータＩＮＶ−ａの出力に応じて電流を流し、インバータＩＮＶ−ａの範囲を狭くする働きがある。このＰチャンネルとＮチャンネルのサイズはコンパレータ動作時に、消費電流の変動が電源電圧の変動に起因する誤差を低減するように、トランジスタサイズを調整するが、より小さいサイズでインバータＩＮＶ−ａの電圧がスレッシュ電圧近傍の時に流れる電流が最小となるように調整できる。
本発明の第３実施形態についても、電流特性は図１０と同様に説明できる。電流制御回路７２は外側のＰチャンネルとＮチャンネルがダイオード接続されているので、インバータ出力端子２７ａがスレッシュ電圧から外れると電流が急激に増大する特性を持っているため、図７と同様の特性となって、コンパレータの電流が大きく変動することはなく、コンパレータの動作時にスレッシュ電圧が大きく変動することはない。
【００３２】
＜第４実施形態＞
＜電流制御回路の構成＞
図１３は本発明の第４実施形態に係る電流制御回路の構成を示す図である。
本発明の電流制御回路７４は、第１のＰｃｈ１０１と第１のＮｃｈ１０５に加えて、第２のＰｃｈ１０３、第３のＰｃｈ８９、第４のＰｃｈ９１及び第２のＮｃｈ１０７、第３のＮｃｈ９３、第４のＮｃｈ９５を有し、第１のＰｃｈ１０１のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＰｃｈ１０１のソース（Ｓ）は第２のＰｃｈ１０３のドレイン（Ｄ）に接続され、第２のＰｃｈ１０３のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第２のＰｃｈ１０３のゲート（Ｇ）は第３のＰｃｈ８９のドレイン（Ｄ）に接続され、第３のＰｃｈ８９のソース（Ｓ）は電源（Ｖｃｃ）に接続され、コンパレータの動作時には第３のＰｃｈ８９のゲート（Ｇ）は切替スィッチＮ９７により動作が制御され、第４のＰｃｈ９１のソース（Ｓ）は第２のＰｃｈ１０３のゲート（Ｇ）に接続され、第４のＰｃｈ９１のドレイン（Ｄ）は第２のＰｃｈ１０３のドレイン（Ｄ）に接続され、第４のＰｃｈ９１のゲート（Ｇ）は切替スィッチＰ９９により動作が制御される。
【００３３】
また、第１のＮｃｈ１０５のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＮｃｈ１０５のソース（Ｓ）は第２のＮｃｈ１０７のドレイン（Ｄ）に接続され、前第２のＮｃｈ１０７のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第２のＮｃｈ１０７のゲート（Ｇ）は第３のＮｃｈ９３のドレイン（Ｄ）に接続され、第３のＮｃｈ９３のソース（Ｓ）はグランド（ＧＮＤ）に接続され、電流制御回路の動作時には第３のＮｃｈ９３のゲート（Ｇ）は切替スィッチＰ９９により動作が制御され、第４のＮｃｈ９５のソース（Ｓ）は第２のＮｃｈ１０７のゲート（Ｇ）に接続され、第４のＮｃｈ９５のドレイン（Ｄ）は第２のＮｃｈ１０７のドレイン（Ｄ）に接続され、第４のＮｃｈ９５のゲート（Ｇ）は切替スィッチＮ９７により動作が制御される。
そして、切替スィッチＰ９９はコンパレータの動作時にグランド（ＧＮＤ）に固定するように動作され、非動作時には電源（Ｖｃｃ）に固定するように動作され、切替スィッチＮ９７はコンパレータの動作時に電源（Ｖｃｃ）に固定するように動作され、非動作時にはグランド（ＧＮＤ）に固定するように動作される。
【００３４】
本発明の第４実施形態では、第３実施形態と同じく２つのＰチャンネルと２つのＮチャンネルからなり、さらに動作制御用の信号が入力される切替スイッチＰ９９およびＮ９７の機能を果たす２つのＰチャンネルと２つのＮチャンネルが追加されている。第３実施形態と異なり、外側のＰチャンネルとＮチャンネルは、非動作時にはオフとなるように制御する信号切替スィッチが入力される。このため非動作時には、コンパレータの消費電流を少なくすることができる。この構成では、動作時に外側のＰチャンネルとＮチャンネルはダイオード接続と成り、またゲートには電流は流れないため、通常の動作になんら影響を与えることはない。
【００３５】
本発明の第４実施形態についても、電流特性は同様に図１０で説明できる。異なる点は外側のＰチャンネルとＮチャンネルを、非動作時にオフにする切替スィッチがあるだけなので、インバータ出力端子２７ａがスレッシュ電圧から外れると電流が急激に増大する特性を持っているため、図７と同様の特性となって、コンパレータの電流が大きく変動することはなく、コンパレータの動作時にスレッシュ電圧が大きく変動することはない。
【００３６】
＜第５実施形態＞
＜電流制御回路の構成＞
図１４は本発明の第５実施形態に係る電流制御回路の構成を示す図である。
本発明の電流制御回路７６は、第１のＰｃｈ１０９、第１のＮｃｈ１１３に加えて、第２のＰｃｈ１１１、及び第２のＮｃｈ１１５を有し、第１のＰｃｈ１０９のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＰｃｈ１０９のソース（Ｓ）は第２のＰｃｈ１１１のドレイン（Ｄ）に接続され、第２のＰｃｈ１１１のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第２のＰｃｈ１１１のゲート（Ｇ）は動作制御信号７Ｐにより動作が制御される。
また第１のＮｃｈ１１３のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＮｃｈ１１３のソース（Ｓ）は第２のＮｃｈ１１５のドレイン（Ｄ）と接続され、第２のＮｃｈ１１５のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第２のＮｃｈ１１５のゲート（Ｇ）は動作制御信号７Ｎにより動作が制御される。
動作制御信号７Ｐはコンパレータの動作時に電流制御回路７６をグランド（ＧＮＤ）に固定するように動作され、非動作時には電流制御回路７６を電源（Ｖｃｃ）に固定するように動作される。また動作制御信号７Ｎはコンパレータの動作時に電流制御回路７６を電源（Ｖｃｃ）に固定するように動作され、非動作時には電流制御回路７６をグランド（ＧＮＤ）に固定するように動作される。
【００３７】
＜電流制御回路とインバータ回路との接続＞
図１５は本発明の第５実施形態に係る電流制御回路をインバータ回路に接続した図である。
本発明の第５実施形態では、第４実施形態と同じく２つのＰチャンネルと２つのＮチャンネルからなり、第４実施形態と異なり、外側のＰチャンネルとＮチャンネルは動作制御信号７Ｐおよび７Ｎで動作が制御される。動作制御信号７Ｐは電流制御回路の動作時にグランド（ＧＮＤ）に固定され、非動作時に電源（Ｖｃｃ）に固定される。動作制御信号７Ｎは電流制御回路の動作時に電源（Ｖｃｃ）に固定され、非動作時にグランド（ＧＮＤ）に固定される。そしてコンパレータの動作時の外側のＰチャンネルとＮチャンネルは非飽和状態で動作し、第２実施形態と同様に、インバータの出力をスレッシュ電圧に近づけるように動作し、インバータの範囲を狭くする働きがある。このためにインバータの出力は、ある程度以上に変動しないような動作をする。
【００３８】
これらのＰチャンネルとＮチャンネルのサイズはコンパレータ動作時に、消費電流の変動が電源電圧の変動に起因する誤差を低減するようにトランジスタサイズを調整する。本発明の第５実施形態についても、電流特性は図１０で同様に説明できる。即ち、電流制御回路は外側のＰチャンネルとＮチャンネルが非飽和状態で動作しているので、インバータ出力がスレッシュ電圧から外れると電流が急激に増大する特性を持っているため、図７と同様の特性となって、コンパレータの電流が大きく変動することはなく、コンパレータの動作時にスレッシュ電圧が大きく変動することはない。
【００３９】
＜本発明の実施態様例の構成、作用、効果＞
＜第１態様＞
本態様のコンパレータ３を内蔵する逐次比較型Ａ／Ｄコンバータ１９は、コンパレータ３を構成するインバータの出力端子２７の状態を監視し、出力端子２７から出力される電圧とインバータの閾値電圧との電圧差に応じて次段のインバータに流す電流を制御する電流制御回路５１を備え、電流制御回路５１は、第１Ｐｃｈ３３、第２Ｐｃｈ３１、及び第１のＮチャンネルトランジスタ（以下、第１Ｎｃｈと記す）３５を有する第１の電流制御回路４３と、第２Ｎｃｈ３９、第３Ｎｃｈ４１、及び第３Ｐｃｈ３７を有する第２の電流制御回路４５と、から構成され、第１の電流制御回路４３及び第２の電流制御回路４５に流れる電流は、コンパレータ３の閾値電圧であるアナログ比較信号５が入力される場合に最小となり、インバータの電流がほぼゼロになる電圧において最大となるように設定されていることを特徴とする。
本態様によれば、電源電圧の変動に起因して発生する誤差をコンパレータ３に付加する電流制御回路５１によって低減させる場合でも、コンパレータ３の比較速度を低下させることなく電源電圧の変動に起因する誤差を抑制することができる。
【００４０】
＜第２態様＞
本態様の第１Ｐｃｈ３３はインバータ（図４のＩＮＶ−ａ）の出力端子２７ａを入力としてゲート（Ｇ）に接続され、第１Ｐｃｈ３３のソース（Ｓ）は第２Ｐｃｈ３１のドレイン（Ｄ）とゲート（Ｇ）に接続され、第１Ｐｃｈ３３のドレイン（Ｄ）は第１Ｎｃｈ３５のドレイン（Ｄ）に接続され、第２Ｐｃｈ３１のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第１Ｎｃｈ３５のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第１Ｎｃｈ３５のゲート（Ｇ）は動作制御信号７Ｎに接続され、コンパレータ３の動作時には電源（Ｖｃｃ）に固定され、非動作時にはグランド（ＧＮＤ）に固定される。また、第２Ｎｃｈ３９のゲート（Ｇ）はインバータ（図４のＩＮＶ−ａ）の出力端子２７ａに接続され、第２Ｎｃｈ３９のソース（Ｓ）は第３Ｎｃｈ４１のドレイン（Ｄ）とゲート（Ｇ）に接続され、第２Ｎｃｈ３９のドレイン（Ｄ）は第３Ｐｃｈ３７のドレイン（Ｄ）に接続され、第３Ｎｃｈ４１のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第３Ｐｃｈ３７のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第３Ｐｃｈ３７のゲート（Ｇ）は動作制御信号７Ｐに接続され、コンパレータ３の動作時にはグランドに固定され、非動作時には電源に固定されることを特徴とする。
本態様によれば、電源電圧の変動に起因して発生する誤差をコンパレータ３に付加する電流制御回路５１によって低減させる場合でも、コンパレータ３の比較速度を低下させることなく電源電圧の変動に起因する誤差を抑制することができる。
【００４１】
＜第３態様＞
本態様の第１の電流制御回路４３と第２の電流制御回路４５に使用される第１Ｐｃｈ３３、第２Ｐｃｈ３１、第２Ｎｃｈ３９及び第３Ｎｃｈ４１には、夫々の閾値電圧が低電圧となる素子を使用していることを特徴とする。
本態様によれば、より小さいサイズのトランジスタで通常のトランジスタと同等の電流が流せるので、回路面積を小さくできて、またＶｇｓを小さくすることができるので、より低い電源電圧の場合にも動作が可能となるという効果がある。  
【００４２】
＜第４態様＞
本態様の電流制御回路７０は、第１のＰｃｈ６９と第１のＮｃｈ７１とを有し、第１のＰｃｈ６９のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａ〜ｃと接続され、第１のＰｃｈ６９のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第１のＮｃｈ７１のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａ〜ｃに接続され、第１のＮｃｈ７１のソース（Ｓ）はグランド（ＧＮＤ）に接続されていることを特徴とする。
本態様によれば、インバータＩＮＶ−ａの出力電圧（実線７９）は入力が大きく振れても、ある程度以上に変動せず、そのために出力電流（一点破線７７）は大きくは変動しない。電流制御回路のトランジスタサイズは、インバータＩＮＶ−ａのスレッシュ電圧が大きく変動しないように調整されているので、コンパレータの動作時においてもスレッシュ電圧が大きく変動することはない。
【００４３】
＜第５態様＞
本態様の電流制御回路７２は、第１のＰｃｈ８１と、第１のＮｃｈ８５に加えて、第２のＰｃｈ８３、及び第２のＮｃｈ８７を有し、第１のＰｃｈ８１のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＰｃｈ８１のソース（Ｓ）は第２のＰｃｈ８３のドレイン（Ｄ）に接続され、第２のＰｃｈ８３のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第２のＰｃｈ８３のゲート（Ｇ）とドレイン（Ｄ）を接続され、第１のＮｃｈ８５のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＮｃｈ８５のソース（Ｓ）は第２のＮｃｈ８７のドレイン（Ｄ）とゲート（Ｇ）に接続され、第２のＮｃｈ８７のソース（Ｓ）はグランド（ＧＮＤ）に接続されていることを特徴とする。
本態様によれば、電流制御回路７２は外側のＰチャンネルとＮチャンネルがダイオード接続されているので、インバータ出力端子２７ａがスレッシュ電圧から外れると電流が急激に増大する特性を持っているため、図７と同様の特性となって、コンパレータの電流が大きく変動することはなく、コンパレータの動作時にスレッシュ電圧が大きく変動することはない。
【００４４】
＜第６態様＞
本態様の電流制御回路７４は、第１のＰｃｈ１０１と第１のＮｃｈ１０５に加えて、第２のＰｃｈ１０３、第３のＰｃｈ８９、第４のＰｃｈ９１及び第２のＮｃｈ１０７、第３のＮｃｈ９３、第４のＮｃｈ９５を有し、第１のＰｃｈ１０１のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＰｃｈ１０１のソース（Ｓ）は第２のＰｃｈ１０３のドレイン（Ｄ）に接続され、第２のＰｃｈ１０３のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第２のＰｃｈ１０３のゲート（Ｇ）は第３のＰｃｈ８９のドレイン（Ｄ）に接続され、第３のＰｃｈ８９のソース（Ｓ）は電源（Ｖｃｃ）に接続され、コンパレータの動作時には第３のＰｃｈ８９のゲート（Ｇ）は切替スィッチＮ９７により動作が制御され、第４のＰｃｈ９１のソース（Ｓ）は第２のＰｃｈ１０３のゲート（Ｇ）に接続され、第４のＰｃｈ９１のドレイン（Ｄ）は第２のＰｃｈ１０３のドレイン（Ｄ）に接続され、第４のＰｃｈ９１のゲート（Ｇ）は切替スィッチＰ９９により動作が制御され、また第１のＮｃｈ１０５のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＮｃｈ１０５のソース（Ｓ）は第２のＮｃｈ１０７のドレイン（Ｄ）に接続され、前第２のＮｃｈ１０７のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第２のＮｃｈ１０７のゲート（Ｇ）は第３のＮｃｈ９３のドレイン（Ｄ）に接続され、第３のＮｃｈ９３のソース（Ｓ）はグランド（ＧＮＤ）に接続され、電流制御回路の動作時には第３のＮｃｈ９３のゲート（Ｇ）は切替スィッチＰ９９により動作が制御され、第４のＮｃｈ９５のソース（Ｓ）は第２のＮｃｈ１０７のゲート（Ｇ）に接続され、第４のＮｃｈ９５のドレイン（Ｄ）は第２のＮｃｈ１０７のドレイン（Ｄ）に接続され、第４のＮｃｈ９５のゲート（Ｇ）は切替スィッチＮ９７により動作が制御されることを特徴とする。
本態様によれば、インバータ出力端子２７ａがスレッシュ電圧から外れると電流が急激に増大する特性を持っているため、図７と同様の特性となって、コンパレータ３の電流が大きく変動することはなく、コンパレータ３の動作時にスレッシュ電圧が大きく変動することはない。
【００４５】
＜第７態様＞
本態様の電流制御回路７６は、第１のＰｃｈ１０９、第１のＮｃｈ１１３に加えて、第２のＰｃｈ１１１、及び第２のＮｃｈ１１５を有し、第１のＰｃｈ１０９のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＰｃｈ１０９のソース（Ｓ）は第２のＰｃｈ１１１のドレイン（Ｄ）に接続され、第２のＰｃｈ１１１のソース（Ｓ）は電源（Ｖｃｃ）に接続され、第２のＰｃｈ１１１のゲート（Ｇ）は動作制御信号７Ｐにより動作が制御される。
また第１のＮｃｈ１１３のゲート（Ｇ）とドレイン（Ｄ）はインバータの出力端子２７ａと接続され、第１のＮｃｈ１１３のソース（Ｓ）は第２のＮｃｈ１１５のドレイン（Ｄ）と接続され、第２のＮｃｈ１１５のソース（Ｓ）はグランド（ＧＮＤ）に接続され、第２のＮｃｈ１１５のゲート（Ｇ）は動作制御信号７Ｎにより動作が制御されることを特徴とする。
本態様によれば、電流制御回路７６は外側のＰチャンネルとＮチャンネルが非飽和状態で動作しているので、インバータ出力がスレッシュ電圧から外れると電流が急激に増大する特性を持っているため、図７と同様の特性となって、コンパレータの電流が大きく変動することはなく、コンパレータの動作時にスレッシュ電圧が大きく変動することはない。
【００４６】
＜第８態様＞
本態様の上記で説明した各態様の電流制御回路に含まれる各Ｐチャンネルトランジスタのサイズ、及び各Ｎチャンネルトランジスタのサイズは、コンパレータ３の動作時に、消費電流の変動が電源電圧の変動に起因する誤差を低減するように調整可能であることを特徴とする。
本態様によれば、より小さいサイズのトランジスタで通常のトランジスタと同等の電流が流せるので、回路面積を小さくできて、またＶｇｓを小さくすることができるので、より低い電源電圧の場合にも動作が可能となる。
【符号の説明】
【００４７】
１…被変換アナログ信号（ＡＩＮ）、３…コンパレータ、５…アナログ比較信号、７…動作制御信号Ｎ／Ｐ、９…Ｄ／Ａコンバータ、１１…比較結果信号、１３…逐次比較制御回路、１５…デジタルデータ、１７…デジタル比較信号、１９…逐次比較型Ａ／Ｄコンバータ
【先行技術文献】
【特許文献】
【００４８】
【特許文献１】特許第５１８６８１８号公報
【図１】
2017212523.tif 000004
【図２】
2017212523.tif 000005
【図３】
2017212523.tif 000006
【図４】
2017212523.tif 000007
【図５】
2017212523.tif 000008
【図６】
2017212523.tif 000009
【図７】
2017212523.tif 000010
【図８】
2017212523.tif 000011
【図９】
2017212523.tif 000012
【図１０】
2017212523.tif 000013
【図１１】
2017212523.tif 000014
【図１２】
2017212523.tif 000015
【図１３】
2017212523.tif 000016
【図１４】
2017212523.tif 000017
【図１５】
2017212523.tif 000018
【図１６】
2017212523.tif 000019