(57)【要約】【課題】パイプライン動作が可能なメモリを有する半導体装置を提供する。【解決手段】半導体装置は、プロセッサコア、バス、メモリ部を有する。メモリ部は第１メモリを有する。第１メモリは複数のローカルアレイを有する。ローカルアレイは、センスアンプアレイと、これに積層されたローカルセルアレイとを有する。ローカルセルアレイには１トランジスタ１容量素子型のメモリセルが設けられている。トランジスタは酸化物半導体トランジスタであることが好ましい。第１メモリは待機信号を生成する機能をもつ。プロセッサコアから、２クロックサイクル連続して、同じローカルアレイへのデータの書き込み要求を受けたときに、待機信号は生成される。待機信号はバスを経てプロセッサコアに送信される。プロセッサコアは、待機信号に基づいて、メモリ部に対する要求を待機する。【選択図】図１
2017212022.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記プロセッサコアと前記メモリ部との間の信号およびデータの伝送は、前記バスを介して行われ、
前記メモリ部は第１メモリを有し、
前記第１メモリは第１乃至第Ｍ０（Ｍ０は１よりも大きな整数）ローカルアレイを有し、
第ｊ（ｊは１以上Ｍ０以下の整数）ローカルアレイは第ｊセンスアンプアレイ、および第ｊローカルセルアレイを有し、
前記第ｊローカルセルアレイは前記第ｊセンスアンプアレイ上に設けられ、
前記第ｊローカルセルアレイは第１乃至第Ｍ１×Ｎ（Ｍ１、Ｎは１以上の整数）ビット線対と、複数のメモリセルとを有し、
前記複数のメモリセルの何れか１は、第１乃至第Ｍ１×Ｎビット線対の何れか１のビット線に電気的に接続され、前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
前記第ｊセンスアンプアレイは第１乃至第Ｍ１×Ｎセンスアンプを有し、
第ｈ（ｈは１以上Ｍ１×Ｎ以下の整数）ビット線対は第ｈセンスアンプに電気的に接続され、
前記第１メモリは、前記プロセッサコアから２クロックサイクル連続して前記第ｊローカルアレイへのデータの書き込み要求を受けた場合に、待機信号を生成する機能を有し、
前記プロセッサコアは、前記待機信号に基づいて、前記メモリ部に対する要求を待機する機能を有する半導体装置。
【請求項２】
請求項１において、
前記第１メモリは、前記待機信号に基づいて、前記第１乃至前記第Ｍ０ローカルアレイを駆動する機能を有する半導体装置。
【請求項３】
請求項１又は２において、
前記第ｊローカルセルアレイにおいて、ビット線あたりの前記メモリセルの数は２ｘ（Ｘは２以上７以下の整数）である半導体装置。
【請求項４】
請求項１乃至３の何れか１項において、
前記トランジスタのチャネル形成領域は酸化物半導体を有する半導体装置。
【請求項５】
請求項１乃至４の何れか１項において、
前記第１メモリは、第１乃至第Ｍ１グローバルビット線対、第１乃至第Ｍ１グローバルセンスアンプ、およびマルチプレクサを有し、
第ｉ（ｉは１以上Ｍ１以下の整数）グローバルビット線対は第ｉグローバルセンスアンプに電気的に接続され、
前記マルチプレクサは、前記第１乃至前記第Ｍ１×Ｎビット線対からＭ１組の前記ビット線対を選択する機能、および、前記選択されたＭ１組のビット線対と前記第１乃至前記第Ｍ１グローバルビット線対との間を導通状態にする機能を有する半導体装置。
【請求項６】
請求項５において、
前記第１乃至前記第Ｍ１グローバルビット線対は、前記第１乃至前記第Ｍ０ローカルアレイ上に設けられている半導体装置。
【請求項７】
請求項１乃至６の何れか１項において、
前記メモリ部は、ＳＲＡＭ、フラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも１つを有する半導体装置。
【請求項８】
チップおよびリードを有し、
前記リードは前記チップに電気的に接続され、
前記チップには、請求項１乃至７の何れか１項に記載の半導体装置が設けられている電子部品。
【請求項９】
請求項８に記載の電子部品と、
表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体の少なくとも１つと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は代表的なメモリとして広く用いられている。一般的なＤＲＡＭセルは、１個のトランジスタ（１Ｔ）と１個の容量素子（１Ｃ）で構成されている。ＤＲＡＭは、キャパシタに電荷を蓄積することで、データを保持するメモリであるため、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が高速であること、セルの素子数が少ないため高集積化が容易であることから、ＤＲＡＭは大容量メモリとして、多くの電子機器に組み込まれている。
【０００３】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。ＯＳトランジスタでセルを構成した１Ｔ１Ｃ型ＤＲＡＭが提案されている（例えば、特許文献１、２、非特許文献１）。
【０００４】
なお、本明細書等では、メモリセルにＯＳトランジスタが設けられているメモリのことを、「ＯＳメモリ」と呼ぶこととする。ＯＳメモリのうち、１Ｔ１Ｃ型セルを有するＤＲＡＭのことを、「酸化物半導体ＤＲＡＭ」、または、「ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ、ドスラム）」（登録商標）と呼ぶこととする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２―２５６８２０号公報
【特許文献２】国際公開第２０１５／１５５６３５号
【非特許文献】
【０００６】
【非特許文献１】Ｔ．Ｏｎｕｋｉ  ｅｔ  ａｌ．，“ＤＲＡＭ  ｗｉｔｈ  Ｓｔｏｒａｇｅ  Ｃａｐａｃｉｔａｎｃｅ  ｏｆ  ３．９ｆＦ  Ｕｓｉｎｇ  ＣＡＡＣ‐ＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｌ  ｏｆ  ６０ｎｍ  ａｎｄ  Ｈａｖｉｎｇ  Ｍｏｒｅ  Ｔｈａｎ  １‐ｈ  Ｒｅｔｅｎｔｉｏｎ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，”Ｅｘｔ．Ａｂｓｔｒ．ＳＳＤＭ，２０１４，ｐｐ．４３０―４３１．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一形態の課題は、ＤＯＳＲＡＭを有する新規な半導体装置を提供すること、並びに、その動作方法、およびその使用方法を提供することである。
【０００８】
さらに、本発明の一形態の課題は、パイプライン動作を可能にすること、スループットを向上すること、ストール状態であるクロックサイクル数を低減すること、メモリ部の大容量化を実現すること、および低消費電力の半導体装置を提供することである。
【０００９】
本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
（１）  本発明の一形態は、プロセッサコア、メモリ部、およびバスを有する半導体装置であり、プロセッサコアとメモリ部との間の信号およびデータの伝送は、バスを介して行われ、メモリ部は第１メモリを有し、第１メモリは第１乃至第Ｍ０（Ｍ０は１よりも大きな整数）ローカルアレイを有し、第ｊ（ｊは１以上Ｍ０以下の整数）ローカルアレイは第ｊセンスアンプアレイ、および第ｊローカルセルアレイを有し、第ｊローカルセルアレイは第ｊセンスアンプアレイ上に設けられ、第ｊローカルセルアレイは第１乃至第Ｍ１×Ｎ（Ｍ１、Ｎは１以上の整数）ビット線対と、複数のメモリセルとを有し、複数のメモリセルのいずれか１つは、第１乃至第Ｍ１×Ｎビット線対の何れか１のビット線に電気的に接続され、前記メモリセルは、容量素子と、容量素子の充放電を制御するトランジスタとを有し、第ｊセンスアンプアレイは第１乃至第Ｍ１×Ｎセンスアンプを有し、第ｈ（ｈは１以上Ｍ１×Ｎ以下の整数）ビット線対は第ｈセンスアンプに電気的に接続され、第１メモリは、プロセッサコアから２クロックサイクル連続して第ｊローカルアレイへのデータの書き込み要求を受けた場合に、待機信号を生成する機能を有し、プロセッサコアは、待機信号に基づいて、メモリ部に対する要求を待機する機能を有する半導体装置である。
【００１１】
（２）  形態（１）において、第１メモリは、待機信号に基づいて、第１乃至第Ｍ０ローカルアレイを駆動する機能を有する。
【００１２】
（３）  形態（１）または（２）において、第ｊローカルセルアレイのビット線あたりのメモリセルの数は２ｘ（Ｘは２以上７以下の整数）である。
【００１３】
（４）  形態（１）乃至（３）の何れか１において、トランジスタのチャネル形成領域は酸化物半導体を有する。
【００１４】
（５）  形態（１）乃至（４）の何れか１において、第１メモリは、第１乃至第Ｍ１グローバルビット線対、第１乃至第Ｍ１グローバルセンスアンプ、およびマルチプレクサを有し、第ｉ（ｉは１以上Ｍ１以下の整数）グローバルビット線対は第ｉグローバルセンスアンプに電気的に接続され、マルチプレクサは、第１乃至第Ｍ１×Ｎビット線対からＭ１組のビット線対を選択する機能、および、選択されたＭ１組のビット線対と第１乃至第Ｍ１グローバルビット線対との間を導通状態にする機能を有する半導体装置である。
【００１５】
（６）  形態（５）において、第１乃至第Ｍ１グローバルビット線対は、第１乃至第Ｍ０ローカルアレイ上に設けられている。
【００１６】
（７）  形態（１）乃至（６）の何れか１において、メモリ部は、ＳＲＡＭ、フラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも１つを有する。
【００１７】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、撮像装置、及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
【００１８】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１９】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースとドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００２０】
ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２１】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００２２】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２３】
本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【発明の効果】
【００２４】
本発明の一形態によって、ＤＯＳＲＡＭを有する新規な半導体装置を提供すること、並びに、その動作方法、およびその使用方法を提供することが可能になる。
【００２５】
さらに、本発明の一形態によって、パイプライン動作を可能にすること、スループットを向上すること、ストール状態であるクロックサイクル数を低減すること、メモリ部の大容量化を実現すること、および低消費電力の半導体装置を提供することが可能になる。
【００２６】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２７】
【図１】マイクロコントローラユニット（ＭＣＵ）の構成例を示すブロック図。
【図２】Ａ：ＤＯＳＲＡＭの構成例を示すブロック図。Ｂ―Ｄ：メモリセルの構成例を示す回路図。
【図３】Ａ：ＤＯＳＲＡＭの構成例を示すブロック図。Ｂ：ローカルアレイ、グローバルセンスアンプブロックの構成例を示すブロック図。
【図４】ＤＯＳＲＡＭの動作例を示す図。
【図５】ＤＯＳＲＡＭの構成例を示すブロック図。
【図６】ＭＣＵの動作例を示すタイミングチャート。
【図７】ＤＯＳＲＡＭの構成例を示すブロック図。
【図８】ＤＯＳＲＡＭの構成例を示すブロック図。
【図９】メモリセルブロック、および列回路の構成例を示す回路図。
【図１０】ＤＯＳＲＡＭの読み出し動作例を示すタイミングチャート。
【図１１】ＤＯＳＲＡＭの書き込み動作例を示すタイミングチャート。
【図１２】ローカルアレイの構成例を示すブロック図。
【図１３】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：半導体ウエハの上面図。Ｃ：半導体ウエハの部分拡大図。Ｄ：チップの構成例を示す拡大図。Ｅ：電子部品の構成例を示す模式図。
【図１４】Ａ―Ｆ：電子機器の構成例を示す図。
【図１５】Ａ：酸化物半導体トランジスタの構成例を示す平面図。Ｂ、Ｃ：図１５Ａの断面図。
【図１６】Ａ：酸化物半導体トランジスタの構成例を示す平面図。Ｂ、Ｃ：図１６Ａの断面図。
【図１７】ＭＣＵの構成例を示す断面図。
【発明を実施するための形態】
【００２８】
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、使用方法例、製造方法例等も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３０】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３１】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、１個の回路ブロックで示されていても、実際の回路ブロックにおいては１個の回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
【００３２】
〔実施の形態１〕
本実施の形態では、ＯＳメモリを備える半導体装置について説明する。
【００３３】
＜＜ＭＣＵ＞＞
図１にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１に示すＭＣＵ１００は、バス１１０、プロセッサコア１１１（以下、「コア１１１」と呼ぶ。）、メモリ部１１２、クロック生成回路１１５、および周辺回路１１６を有する。メモリ部１１２は、ＤＯＳＲＡＭ１２０、およびメモリ１２１を有する。ＭＣＵ１００は１チップ化された半導体装置である。
【００３４】
クロック生成回路１１５は、ＭＣＵ１００で使用されるクロック信号を生成する機能を有する。周辺回路１１６の機能には特段の制約はない。周辺回路１１６には、ＭＣＵ１００の用途に応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、電源管理ユニット、タイマー装置、割り込みコントローラ、入出力ポート、アナログ‐デジタルコンバータ（ＡＤＣ）、コンパレータ、およびオペアンプ等がある。ＭＣＵ１００を表示装置用コントローラ（「ディスプレイ・コントローラ」とも呼ばれる。）として用いる場合、画像データを処理する画像処理回路、タイミング信号を生成するタイミングコントローラ等を周辺回路１１６に設ければよい。この場合、メモリ部１１２のＤＯＳＲＡＭ１２０はフレームメモリとして用いればよい。
【００３５】
メモリ部１１２は、ＤＯＳＲＡＭ１２０、およびメモリ１２１を有する。メモリ１２１は、書き換え可能なメモリであればよく、例えば、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
【００３６】
メモリ部１１２には、メモリ１２１を設けなくてもよい。あるいは、メモリ部１１２に複数のメモリ１２１を設けてもよく、例えば、ＳＲＡＭおよびフラッシュメモリを設けてもよい。また、メモリ部１１２に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【００３７】
コア１１１は、バス１１０を介して、メモリ部１１２、および周辺回路１１６とデータのやり取りを行う。コア１１１からの制御信号はバス１１０に入力される。バス１１０は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレス信号などがある。
【００３８】
ＤＯＳＲＡＭ１２０、メモリ１２１、周辺回路１１６は待機（Ｗａｉｔ）信号を発行する機能を有する。待機信号はアクセスの延期をコア１１１に要求するための信号である。バス１１０に入力された待機信号はコア１１１に伝送される。
【００３９】
＜ＤＯＳＲＡＭ＞
図２ＡはＤＯＳＲＡＭ１２０の構成例を示すブロック図である。ＤＯＳＲＡＭ１２０は、メモリセルアレイ１３０、制御部１３１、周辺回路１３２を有する。周辺回路１３２は行回路１３３、列回路１３４、センスアンプブロック１３５を有する。列回路１３４はグローバルセンスアンプブロック１３６、入出力回路１３７を有する。
【００４０】
制御部１３１はＤＯＳＲＡＭ１２０の動作全般を制御する機能を有する。制御部１３１は、チップイネーブル信号および書き込みイネーブル信号を論理演算して、コア１１１の要求するアクセスが、書き込みアクセスであるか読み出しアクセスであるかを判断する。制御部１３１は、この論理演算をもとに、周辺回路１３２の制御信号を生成する。また、制御部１３１は、チップイネーブル信号、書き込みイネーブル信号、アドレス信号に基づいて待機信号を生成する。待機信号はバス１１０に送信され、バス１１０からメモリ部１１２等に送信される。コア１１１は待機信号を受信すると、メモリ部１１２へのアクセスの実行を延期する。
【００４１】
ここでは、書き込みイネーブル信号は、コア１１１が生成する信号である。チップイネーブル信号は、バス１１０が生成する信号である。バス１１０は、コア１１１が出力するアドレス信号および書き込みイネーブル信号をもとに、チップイネーブル信号を生成する。
【００４２】
メモリセルアレイ１３０は複数のメモリセル３０、複数のワード線、複数のビット線を有する。メモリセル３０はビット線およびワード線と電気的に接続されている。図２Ｂにメモリセル３０の構成例を示す。
【００４３】
メモリセル３０はトランジスタＭＷ１、容量素子ＣＳ１、および端子Ｐ１を有する。容量素子ＣＳ１の２個の端子のうち一方は端子Ｐ１に電気的に接続され、他方はトランジスタＭＷ１の第１端子に電気的に接続されている。端子Ｐ１には、定電位（例えば、低電源電位）が入力される。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第２端子はビット線に電気的に接続されている。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１２０は、原理的に書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。
【００４４】
ここでは、トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、メモリセル３０のトランジスタに好適である。トランジスタＭＷ１のオフ電流が極めて小さいことで、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１２０の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。
【００４５】
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【００４６】
酸化物半導体のバンドギャップは２．５ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル形成領域に適用される酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ‐Ｍ‐Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。ＯＳトランジスタについては、実施の形態４で説明する。
【００４７】
図２Ｃ、図２Ｄにメモリセル３０の変形例を示す。図２Ｃに示すメモリセル３１は、トランジスタＭＷ１の代わりに、バックゲートを有するトランジスタＭＷ２が設けられており、端子Ｐ２を有する。トランジスタＭＷ２のバックゲートは、端子Ｐ２に電気的に接続されている。例えば、端子Ｐ２の電位は固定電位（例えば、負の定電位）であってもよいし、端子Ｐ２の電位をＤＯＳＲＡＭ１２０の動作に応じて変化させてもよい。
【００４８】
図２Ｄに示すメモリセル３２は、トランジスタＭＷ１の代わりに、バックゲートを有するトランジスタＭＷ３が設けられている。トランジスタＭＷ３のバックゲートはゲートに電気的に接続されている。トランジスタＭＷ３のバックゲートを、ソースまたはドレインに電気的に接続してもよい。
【００４９】
行回路１３３は、ワード線を駆動する機能、センスアンプブロック１３５を駆動する機能を有する。
【００５０】
センスアンプブロック１３５は、複数のセンスアンプ３５を有する。センスアンプ３５にはビット線対が電気的に接続されている。センスアンプ３５は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位差を保持する機能を有する。センスアンプブロック１３５とグローバルセンスアンプブロック１３６とは、複数のグローバルビット線対を介して電気的に接続されている。複数のグローバルビット線対は、メモリセルブロック１４０に設けられている。
【００５１】
グローバルセンスアンプブロック１３６は複数のグローバルセンスアンプ３６を有する。グローバルセンスアンプブロック１３６は、グローバルビット線対の電位差を増幅する機能、および、この電位差を保持する機能を有する。
【００５２】
入出力回路１３７は、書き込みデータを複数のグローバルビット線対に入力する機能、および、グローバルセンスアンプ３６の出力電位を読み出しデータとして外部に出力する機能を有する。
【００５３】
＜メモリセルブロック＞
メモリセルアレイ１３０をセンスアンプブロック１３５に積層することで、大容量化が容易である。ここでは、センスアンプブロック１３５とメモリセルアレイ１３０とでなる回路ブロックを、メモリセルブロック１４０と呼ぶことにする。ＤＯＳＲＡＭ１２０では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。そのため、メモリセルブロック１４０を複数のセルアレイに分割することが可能である。以下、図３Ａ、図３Ｂを参照して、ＤＯＳＲＡＭ１２０の階層ビット線構造を説明する。
【００５４】
図３Ａに示すように、グローバルビット線は、メモリセルアレイ１３０に積層されている。メモリセルブロック１４０は行方向に配列された複数のローカルアレイ１４２を有する。ローカルアレイ１４２は、ローカルセルアレイ１４３およびセンスアンプアレイ１４５を有する。ローカルセルアレイ１４３はメモリセルアレイ１３０に設けられ、センスアンプアレイ１４５はセンスアンプブロック１３５に設けられる。図３Ａの例では、ローカルセルアレイ１４３の構造は折り返し（フォールデッド）ビット線構造であるが、オープンビット線構造でもよい。
【００５５】
図３Ｂを参照して、ローカルアレイ１４２、グローバルセンスアンプブロック１３６の構成例を説明する。メモリセルアレイ１３０において、グローバルビット線の数は２Ｍ（Ｍは１以上の整数）である。ローカルアレイ１４２において、ビット線あたりのメモリセルの数はＮ０（Ｎ０は２以上の整数）であり、ワード線の数は２Ｎ０本であり、ビット線の数は、２ＭＮ１（Ｎ１は１以上の整数）本である。
【００５６】
ローカルアレイ１４２は、ワード線ＷＬ＜０＞―ＷＬ＜２Ｎ０−１＞、ビット線ＢＬＬ＜０＞―ＢＬＬ＜ＭＮ１−１＞、ＢＬＲ＜０＞―ＢＬＲ＜ＭＮ１−１＞を有する。センスアンプアレイ１４５は、センスアンプ３５＜０＞―３５＜ＭＮ１−１＞、マルチプレクサ（ＭＵＸ）３４を有する。マルチプレクサ（ＭＵＸ）３４は、セレクタ３３＜０＞―３３＜Ｍ−１＞を有する。グローバルセンスアンプブロック１３６は、グローバルセンスアンプ３６＜０＞―３６＜Ｍ−１＞を有する。
【００５７】
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。図３Ｂの例では、ビット線ＢＬＬとビット線ＢＬＲとは、一対のビット線をなす。以下では、ビット線対（ＢＬＬ、ＢＬＲ）とも表す。グローバルビット線対についても同様である。
【００５８】
センスアンプ３５＜ｊ＞（ｊは０以上ＭＮ１−１以下の整数）は、ビット線対（ＢＬＬ＜ｊ＞、ＢＬＲ＜ｊ＞）に電気的に接続されている。センスアンプ３５＜ｊ＞はビット線ＢＬＬ＜ｊ＞とビット線ＢＬＲ＜ｊ＞間の電位差を増幅する機能、この電位差を保持する機能を有する。
【００５９】
グローバルセンスアンプ３６＜ｉ＞（ｉは０以上Ｍ−１以下の整数）はグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）に電気的に接続されている。グローバルセンスアンプ３６＜ｉ＞は、グローバルビット線ＧＢＬＬ＜ｉ＞とグローバルビット線ＧＢＬＲ＜ｉ＞間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞に対するデータの書き込み、および読み出しは、入出力回路１３７によって行われる。
【００６０】
ＭＵＸ３４は、ＭＮ１組うちのＭ組のビット線対（ＢＬＬ、ＢＬＲ）を、それぞれ、Ｍ組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）に電気的に接続する機能を備える。セレクタ３３＜ｉ＞には、グローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）、Ｎ１組のビット線対（ＢＬＬ＜ｉＮ１＞、ＢＬＲ＜ｉＮ１＞）―（ＢＬＬ＜（ｉ＋１）Ｎ１−１＞、ＢＬＲ＜（ｉ＋１）Ｎ１−１＞）が電気的に接続されている。セレクタ３３＜ｉ＞は、Ｎ１組のビット線対（ＢＬＬ、ＢＬＲ）から１組を選択し、選択したビット線対（ＢＬＬ、ＢＬＲ）とグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）間を導通状態にする機能を有する。
【００６１】
なお、グローバルセンスアンプ３６の数がビット線対（ＢＬＬ、ＢＬＲ）の数と同じ場合には、センスアンプアレイ１４５には、ＭＵＸ３４を設けなくてもよく、ＭＵＸ３４と同様の機能をもつマルチプレクサを列回路１３４に設ければよい。
【００６２】
図３Ａに示すように、メモリセルブロック１４０が積層構造であることよって、センスアンプアレイ１４５の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル３０の保持容量を低減することができる。また、センスアンプアレイ１４５にＭＵＸ３４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１２０のアクセス時に駆動する負荷が低減されるので、ＭＣＵ１００の消費エネルギーを低減できる。
【００６３】
ＤＯＳＲＡＭ１２０の書き込み動作の概要を説明する。入出力回路１３７によって、データがグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）に書き込まれる。グローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）のデータは、グローバルセンスアンプブロック１３６によって保持される。アドレスが指定するローカルアレイ１４２のＭＵＸ３４によって、Ｍ組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）と当該ローカルアレイ１４２のＭ組のビット線対（ＢＬＬ、ＢＬＲ）間が導通状態とされる。グローバルセンスアンプブロック１３６の保持データは、Ｍ組のビット線対（ＢＬＬ、ＢＬＲ）に書き込まれる。センスアンプアレイ１４５は、書き込まれたデータを増幅し、保持する。行回路１３３によって、アドレスが指定する行のワード線ＷＬが選択される。選択行のメモリセル３０に、ビット線ＢＬＬまたはビット線ＢＬＲのデータが書き込まれる。
【００６４】
ＤＯＳＲＡＭ１２０の読み出し動作の概要を説明する。アドレスが指定する行のワード線ＷＬを選択状態にすることで、ローカルセルアレイ１４３のデータをビット線対（ＢＬＬ、ＢＬＲ）に書き込む。センスアンプアレイ１４５は、各センスアンプ３５においてビット線対（ＢＬＬ、ＢＬＲ）のデータを保持する。ＭＵＸ３４によって、センスアンプアレイ１４５の保持データの内、アドレスが指定する列のデータが、グローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）に書き込まれる。グローバルセンスアンプブロック１３６は、グローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）のデータを検出し、保持する。グローバルセンスアンプブロック１３６の保持データは入出力回路１３７に出力される。以上で、読み出し動作が完了する。
【００６５】
読み出し動作を行うと、メモリセル３０の構造上、読み出し対象行のデータが破壊されてしまう。そのため、読み出し動作の後に、データリストア動作を行う必要がある。データリストア動作は、センスアンプアレイ１４５のデータをローカルセルアレイ１４３に書き戻す動作である。読み出し対象行のワード線ＷＬを再度選択状態にすることで、センスアンプアレイ１４５のデータをローカルセルアレイ１４３に書き戻す。
【００６６】
＜ＤＯＳＲＡＭのパイプライン処理＞
メモリセルブロック１４０は、ローカルアレイ１４２単位で動作させることが可能である。データリストア動作では、対象のローカルアレイ１４２のみを動作させることで行え、グローバルセンスアンプブロック１３６を動作させる必要がない。したがって、データリストア動作を行っている期間、別のローカルアレイ１４２に対してデータの書き込みまたは読み出しを行うことが可能である。つまり、複数のローカルアレイ１４２を備えることで、ＤＯＳＲＡＭ１２０はパイプライン動作が可能である。
【００６７】
図４に、ＤＯＳＲＡＭ１２０のパイプライン動作の一例を示す。ＣＹ０等はクロックサイクルを表す。ここでは、４個のローカルアレイ１４２に注目し、これらをローカルアレイＡ、Ｂ、Ｃ、Ｄと呼ぶこととする。ＤＯＳＲＡＭ１２０は、バス１１０のアクセス要求に従い、書き込み動作、読み出し動作を行う。クロックサイクルＣＹ０では、ローカルアレイＡにデータが書き込まれている。クロックサイクルＣＹ０では、他のローカルアレイＢ―Ｄに対するデータの書き込みも、読み出しも行うことができない。次のクロックサイクルＣＹ１では、ローカルアレイＡ―Ｄのうちの何れか１個のローカルアレイに対して、データの書き込みまたは読み出しを行うことができる。この例では、ローカルアレイＤからデータの読み出しが行われる。
【００６８】
クロックサイクルＣＹ２では、ローカルアレイＤは、リストア動作を行う。クロックサイクルＣＹ２では、ローカルアレイＡ―Ｃのうちの何れか１個のローカルアレイで、読み出し動作、または書き込み動作を行うことができる。ここでは、ローカルアレイＣが読み出し動作を行っている。クロックサイクルＣＹ３では、ローカルアレイＣはリストア動作を行い、ローカルアレイＢでは書き込み動作を行う。
【００６９】
クロックサイクルＣＹ８、ＣＹ９でのローカルアレイＣの動作が示すように、２クロックサイクル連続して、同じローカルアレイ１４２に対してデータを書き込むことができる。これに対して、クロックサイクルＣＹ４―ＣＹ７でのローカルアレイＡの動作が示すように、２クロックサイクル連続して、同じローカルアレイ１４２からデータを読み出すことができない。そこで、２クロックサイクル連続して、同じローカルアレイ１４２に対してバス１１０から読み出しアクセスがあると、ＤＯＳＲＡＭ１２０は、メモリ部１１２へのアクセスを一時停止させるための待機信号を生成する。次に、図６などを参照して、待機信号の生成について説明する。
【００７０】
＜＜ＭＣＵの動作例＞＞
図６は、ＭＣＵ１００の動作例を示すタイミングチャートである。図６には、図４に示すクロックサイクルＣＹ２―ＣＹ９でのコア１１１のメモリ部１１２へのアクセス動作を示している。ＭＣＵ１００の動作の理解を容易にするため、図中に矢印を記入している。
【００７１】
図６において、“＿ｏ”はバス１１０への出力信号を示し、“＿ｉ”はバス１１０からの入力信号を示す。例えば、“Ａｄｄｒｅｓｓ＿ｏ”はコア１１１がバス１１０に出力するアドレス信号であり、“Ａｄｄｒｅｓｓ＿ｉ”は、バス１１０からＤＯＳＲＡＭ１２０に入力されるアドレス信号である。コア１１１に入力されるデータは、メモリ部１１２から読み出したデータである。コア１１１が出力するデータは、メモリ部１１２に書き込むデータである。”Ｗａｉｔ＿Ｄ”は待機信号を遅延した信号であり、ＤＯＳＲＡＭ１２０の内部信号である。
【００７２】
図６は、クロックサイクルＣＹ２―ＣＹ９での動作を示しているため、メモリ部１１２へのアクセスは、ＤＯＳＲＡＭ１２０へのアクセスになる。図中の（ａ＊）、（ｂ＊）、（ｃ＊）は、それぞれ、ＤＯＳＲＡＭ１２０のローカルアレイＡ、Ｂ、Ｃに関わる信号であることを示している。例えば、アドレス（ａ１）は、ローカルアレイＡ内のアドレスである。データ（ａ１）は、ローカルアレイＡが記憶するデータである。“Ｘ”は、信号の値が特定されないこと、もしくはＤＯＳＲＡＭ１２０の動作に寄与しない信号であることを表している。
【００７３】
コア１１１は、クロックサイクルＣＹ２で、アドレス信号（ｂ１）および“Ｈ”の書き込みイネーブル信号をバス１１０に出力し、次のクロックサイクルＣＹ３で、データ（ｂ１）をバス１１０に出力する。
【００７４】
クロックサイクルＣＹ３で、バス１１０からＤＯＳＲＡＭ１２０に、アドレス信号（ｂ１）、データ（ｂ１）、“Ｈ”の書き込みイネーブル信号が入力される。クロックサイクルＣＹ３において、ＤＯＳＲＡＭ１２０は、アドレス（ｂ１）にデータ（ｂ１）を書き込む。
【００７５】
コア１１１は、クロックサイクルＣＹ３でアドレス信号（ａ１）および“Ｌ”の書き込みイネーブル信号を出力する。次のクロックサイクルＣＹ４で、ＤＯＳＲＡＭ１２０は、ローカルアレイＡ等を駆動し、アドレス（ａ１）からデータ（ａ１）を読み出す。読み出されたデータ（ａ１）は、読み出し動作が行われたクロックサイクルＣＹ４において、バス１１０を介してコア１１１に入力される。
【００７６】
クロックサイクルＣＹ３、ＣＹ４では、コア１１１は、ローカルアレイＡに対して連続して読み出し要求している。
【００７７】
コア１１１は、クロックサイクルＣＹ３では、アドレス信号（ａ１）および“Ｌ”の書き込みイネーブル信号を出力し、次のクロックサイクルＣＹ４では、アドレス信号（ａ２）および“Ｌ”の書き込みイネーブル信号を出力する。ＤＯＳＲＡＭ１２０には、クロックサイクルＣＹ４で、アドレス信号（ａ１）、“Ｌ”の書き込みイネーブル信号、“Ｈ”のチップイネーブル信号が入力され、クロックサイクルＣＹ５で、アドレス信号（ａ２）、“Ｌ”の書き込みイネーブル信号、“Ｈ”のチップイネーブル信号が入力される。
【００７８】
クロックサイクルＣＹ４では、ＤＯＳＲＡＭ１２０は、アドレス（ａ１）からデータ（ａ１）を読み出す。読み出されたデータ（ａ１）は、クロックサイクルＣＹ４でバス１１０を介してコア１１１に入力される。クロックサイクルＣＹ５では、ＤＯＳＲＡＭ１２０は、ローカルアレイＡを駆動して、アドレス（ａ１）にデータ（ａ１）を書き戻す、データリストア動作を行う。よって、クロックサイクルＣＹ５では、アドレス（ａ１）にデータ（ａ２）を書き込むことができない。
【００７９】
そのため、２クロックサイクル期間連続して、読み出しアクセスがあり、かつ、入力される２つのアドレス信号が同じローカルアレイ１４２を指定するアドレス信号である場合、ＤＯＳＲＡＭ１２０の制御部１３１は待機信号を発行する。前者の条件を満たしているか否かは、チップイネーブル信号および書き込みイネーブル信号の論理演算によって決定できる。
【００８０】
図５を参照して、制御部１３１の構成例、および動作例を説明する。制御部１３１は、レジスタ部１５０、ロジック部１５５を有する。レジスタ部１５０は、入力信号（チップイネーブル信号、アドレス信号、書き込みイネーブル信号）を記憶する機能を有する。レジスタ部１５０は、レジスタ１５２Ａ、１５２Ｂ、１５３Ａ、１５３Ｂ、１５４Ａ、１５４Ｂを有する。
【００８１】
レジスタ１５２Ａ、１５２Ｂは、チップイネーブル信号用のレジスタである。２個のレジスタの一方は、現在のクロックサイクルで取り込んだチップイネーブル信号を記憶し、他方は、直前のクロックサイクルで取り込んだチップイネーブル信号を記憶する。そのためには、例えば、レジスタ１５２Ａとレジスタ１５２Ｂとを１クロックサイクルごとに交互にアクティブにすることで、レジスタ１５２Ａとレジスタ１５２Ｂとが交互にバス１１０からチップイネーブル信号を取り込むような構成とすればよい。別の構成例として、１クロックサイクルごとに、レジスタ１５２Ａはバス１１０からチップイネーブル信号を取り込み、かつ保持していたデータをレジスタ１５２Ｂに転送し、レジスタ１５２Ｂはレジスタ１５２Ａから転送された信号を保持する。後者の構成例の場合、レジスタ１５２Ａは現在のクロックサイクルのチップイネーブル信号を記憶し、レジスタ１５２Ｂは直前のクロックサイクルのチップイネーブル信号を記憶する。
【００８２】
レジスタ１５３Ａ、１５３Ｂは、書き込みイネーブル信号用のレジスタであり、レジスタ１５４Ａ、１５４Ｂは、アドレス信号用のレジスタである。レジスタ１５３Ａ、１５３Ｂ、およびレジスタ１５４Ａ、１５４Ｂも、レジスタ１５２Ａ、１５２Ｂと同様の機能をもつ。
【００８３】
ロジック部１５５は、レジスタ部１５０で保持しているデータに基づき待機信号を生成する。この例では、レジスタ１５２Ａ、１５２Ｂのデータが共に“１”であり、かつ、レジスタ１５２Ａ、１５２Ｂのデータが“０”であり、かつレジスタ１５４Ａ、１５４Ｂのデータが、同じローカルアレイ１４２を指定するアドレスである場合、ロジック部１５５は待機信号を生成する。ここでは、待機信号は“Ｌ”になる。レジスタ部１５０の保持データがこれらの条件を満たさない場合は、ロジック部１５５からは“Ｈ”の待機信号がバス１１０に出力される。図６の例では、クロックサイクルＣＹ５で“Ｌ”の待機信号がバス１１０に出力され、クロックサイクルＣＹ６で“Ｈ”の待機信号が出力される。
【００８４】
ロジック部１５５は、遅延待機信号（Ｗａｉｔ＿Ｄ）を生成する。遅延待機信号は制御部１３１の内部信号として用いられる。制御部１３１は、チップイネーブル信号、アドレス信号、書き込みイネーブル信号、および遅延待機信号に基づいて、行回路１３３、列回路１３４の制御信号を生成する。図６の例では、遅延待機信号は、待機信号を１クロックサイクル遅延した信号である。
【００８５】
コア１１１は、待機信号が“Ｌ”であれば、メモリ部１１２に対するアクセス要求の発行を待機（ストール）する。クロックサイクルＣＹ６において、クロック立ち上がり時の待機信号が“Ｌ”であるため、コア１１１はアドレス（ｃ１）への書き込み要求を実行せず、クロックサイクルＣＹ５と同じ処理を行う。
【００８６】
ＤＯＳＲＡＭ１２０の制御部１３１は、遅延待機信号が“Ｌ”であれば、レジスタ部１５０が記憶している直前のクロックサイクルのアドレス信号、チップイネーブル信号、書き込みイネーブル信号を用いて行回路１３３、列回路１３４の制御信号を生成する。よって、ＤＯＳＲＡＭ１２０においては、クロックサイクルＣＹ６では、アドレス（ａ２）からデータ（ａ２）を読み出す動作が行われ、クロックサイクルＣＹ７では、アドレス（ａ２）にデータ（ａ２）を書き戻すリストア動作と、アドレス（ｂ２）からデータ（ｂ２）を読み出す動作とが行われる。
【００８７】
コア１１１は、クロックサイクルＣＹ７では、アドレス信号（ｃ１）および“Ｈ”の書き込みイネーブル信号を出力し、次のクロックサイクルＣＹ８では、アドレス信号（ｃ２）および“Ｈ”の書き込みイネーブル信号を出力する。ＤＯＳＲＡＭ１２０において、クロックサイクルＣＹ８ではアドレス（ｃ１）へのデータ（ｃ１）の書き込みを行い、クロックサイクルＣＹ９ではアドレス（ｃ２）へのデータ（ｃ２）の書き込みを行う。
【００８８】
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１２０には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル３０の回路構成が単純であるため、大容量化が容易である。また、リフレッシュ動作の頻度が少ない。つまり、ＤＯＳＲＡＭ１２０を搭載することで、メモリ部１１２の容量が大きく、低消費電力なＭＣＵ１００を提供することができる。しかしながら、ＤＯＳＲＡＭ１２０のメモリセル３０は回路構成が単純なため、ＤＯＳＲＡＭ１２０のメモリモジュールとしての性能は、ＯＳトランジスタ（トランジスタＭＷ１）の電気特性に大きく影響される。
【００８９】
ＯＳトランジスタは、Ｓｉトランジスタと比較するとオン電流が小さい。よって、ＤＯＳＲＡＭ１２０のデータの書き込み速度、および読み出し速度は、Ｓｉトランジスタで構成されるＤＲＡＭよりも遅いという課題がある。ＤＯＳＲＡＭ１２０の動作をパイプライン化することで、ＤＯＳＲＡＭ１２０のスループットを向上することができ、ひいては、ＭＣＵ１００の性能向上を図ることができる。
【００９０】
ＤＯＳＲＡＭ１２０のパイプライン数は、ローカルアレイ１４２の数に相当する。ＤＯＳＲＡＭ１２０のビット線あたりのメモリセル数（Ｎｍｃ／ＢＬ）は、ＤＲＡＭよりも小さくできるため、ワード線およびビット線の数が同じであれば、ＤＯＳＲＡＭ１２０の方がローカルアレイ１４２の数を多くすることができる。ＤＯＳＲＡＭ１２０のＮｍｃ／ＢＬが小さいのは、ＤＯＳＲＡＭ１２０のメモリセル３０がＯＳトランジスタで構成されているからであり、つまり、ローカルアレイ１４２がセンスアンプアレイ１４５とローカルセルアレイ１４３との積層で構成できるためである。また、Ｎｍｃ／ＢＬが小さいことで、ビット線の長さを短くすることができ、その結果、ビット線容量が低減でき、メモリセル３０の容量素子ＣＳ１の容量を低減できる。したがって、ＤＯＳＲＡＭ１２０の高速化が図れる。
【００９１】
例えば、ＤＯＳＲＡＭ１２０のＮｍｃ／ＢＬは、２以上１２８以下にすることができる。Ｎｍｃ／ＢＬは、２Ｘ（Ｘは２以上７以下の整数、より好ましくは３以上６以下の整数）であることがより好ましい。大容量化、ビット線スループット、および制御性などの点から、Ｎｍｃ／ＢＬは８（２３）、１６（２４）または３２（２５）が適している。もちろん、Ｎｍｃ／ＢＬが８、１６または３２であるＤＲＡＭを設計することは可能であるが、ビット単価が高くなり、製品としては現実的ではない。これに対して、ＤＯＳＲＡＭ１２０は、ビット単価を抑えて、Ｎｍｃ／ＢＬを小さくすることができる。
【００９２】
ＤＯＳＲＡＭ１２０のパイプライン動作において、例外処理が発生するのは、同じローカルアレイ１４２から、連続してデータを読み出す場合である。よって、ローカルアレイ１４２が多いほど、例外処理の発生率を低減できる。ＤＯＳＲＡＭ１２０は、Ｎｍｃ／ＢＬを小さくすることが容易であるため、ローカルアレイ１４２を多くして、例外処理の発生率を低減することが容易である。
【００９３】
また、例外処理が発生する場合であっても、ＤＯＳＲＡＭ１２０が待機信号を発行することで、メモリ部１１２に関連する処理において、コア１１１がストール状態であるクロックサイクル数を少なくすること、および、コア１１１の処理の再開を容易にすることなどが可能である。
【００９４】
以上述べたように、本実施の形態は、ＤＯＳＲＡＭの回路構成を効果的に適用することで、実現されたものである。ＤＯＳＲＡＭのパイプライン動作によって、ＤＯＳＲＡＭのスループットを効果的に向上することができる。したがって、ＤＯＳＲＡＭをＭＣＵに組み込むことで、プロセッサコアの性能を維持しつつ、メモリ部の大容量化、低消費電力化が実現できる。
【００９５】
〔実施の形態２〕
本実施の形態ではＤＯＳＲＡＭのより具体的な構成例、動作例を説明する。
【００９６】
＜＜ＤＯＳＲＡＭの構成例＞＞
図８はＤＯＳＲＡＭの構成例を示すブロック図である。ＤＯＳＲＡＭ３００は、制御部３１０、行回路３１４、列回路３１５、メモリセルブロック３２０を有する。行回路３１４はデコーダ３３１、ワード線ドライバ３３２、列セレクタ３３３、センスアンプドライバ３３４を有する。列回路３１５はグローバルセンスアンプブロック３３６、入出力（Ｉ／Ｏ）回路３３７を有する。
【００９７】
ＤＯＳＲＡＭ３００は、ＤＯＳＲＡＭ１２０と同様、階層ビット線構造をとる。メモリセルブロック３２０は複数のローカルアレイ３２２、複数のグローバルビット線を有する。ローカルアレイ３２２は、複数のメモリセル、複数のビット線、および複数のワード線を有する。ＤＯＳＲＡＭ３００の構成および動作の理解を容易にするため、以下のように、ＤＯＳＲＡＭ３００の仕様を設定することとする。
【００９８】
データ信号のビット幅は３２である。メモリセルの配列は折り返しビット線型である。ローカルアレイ３２２の数は１６である。ローカルアレイ３２２あたりのワード線およびビット線の数は、それぞれ、８、２５６である。ビット線あたりのメモリセルの数は４である。
【００９９】
ＤＯＳＲＡＭ３００は、信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ［３：０］、ＡＤＤＲ［１０：２］、並びに、データ信号ＷＤＡ［３１：０］が入力され、信号ＷＡＩＴ、データ信号ＲＤＡ［３１：０］を出力する。信号ＣＬＫはクロック信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷは書き込みイネーブル信号であり、信号ＢＷ［３：０］はバイト書き込みイネーブル信号であり、信号ＡＤＤＲ［１０：２］はアドレス信号である。信号ＷＡＩＴは待機信号である。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
【０１００】
ＤＯＳＲＡＭ３００では信号ＧＷが上掲実施の形態１の書き込みイネーブル信号に対応する。ＤＯＳＲＡＭ３００は信号ＣＥ、ＧＷ、ＡＤＤＲ［１０：２］に基づいて信号ＷＡＩＴを発行する。
【０１０１】
ＤＯＳＲＡＭ３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＤＯＳＲＡＭ３００の入力信号および出力信号の構造（例えば、ビット長）は、ＤＯＳＲＡＭ３００の動作、およびメモリセルブロック３２０の構成等に基づいて設定される。
【０１０２】
（制御部３１０）
制御部３１０は、ＤＯＳＲＡＭ３００の動作全般を制御する機能を有するロジック回路である。制御部３１０は、信号ＣＥ、ＧＷ、ＡＤＤＲ［１０：２］に基づいて信号ＷＡＩＴを生成する機能を有する。さらに、制御部３１０は、信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算して、動作を決定する機能、決定した動作が実行されるように、行回路３１４、列回路３１５の制御信号を生成する機能を有する。
【０１０３】
図７―図９を参照して、行回路３１４、列回路３１５、メモリセルブロック３２０の構成例を説明する。図７は、ＤＯＳＲＡＭ３００の階層ビット線構造を説明するブロック図である。
【０１０４】
（メモリセルブロック３２０）
メモリセルブロック３２０は、メモリセルアレイ３４０、センスアンプブロック３４３、３２本のグローバルビット線ＧＢＬＬ、３２本のグローバルビット線ＧＢＬＲを有する。メモリセルアレイ３４０は、センスアンプブロック３４３に積層され、グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ３４０に積層されている。
【０１０５】
メモリセルアレイ３４０はローカルセルアレイ３４１＜０＞―３４１＜１５＞を有する。ローカルセルアレイ３４１＜ｊ＞（ｊは０乃至１５の整数）は、８本のワード線ＷＬ、１２８本のビット線ＢＬＬ、１２８本のビット線ＢＬＲ、２５６×４個のメモリセル４０を有する。
【０１０６】
センスアンプブロック３４３はセンスアンプアレイ３４４＜０＞―３４４＜１５＞を有し、センスアンプアレイ３４４＜ｊ＞はローカルセンスアンプアレイ３４５＜ｊ＞、ＭＵＸ３４６＜ｊ＞を有する。
【０１０７】
ローカルセンスアンプアレイ３４５＜ｊ＞は１２８個のセンスアンプ５５を有する。センスアンプ５５＜ｈ＞（ｈは０乃至１２７の整数）は、ビット線対（ＢＬＬ＜ｈ＞、ＢＬＲ＜ｈ＞）に電気的に接続されている。センスアンプ５５＜ｈ＞はビット線対（ＢＬＬ＜ｈ＞、ＢＬＲ＜ｈ＞）の電位差を増幅する機能、この電位差を保持する機能を有する。
【０１０８】
ＭＵＸ３４６＜ｊ＞は３２個のセレクタ５６を有する。セレクタ５６＜ｉ＞（ｉは０乃至３１の整数）には、グローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）、４組のビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）―（ＢＬＬ＜４ｉ＋３＞、ＢＬＲ＜４ｉ＋３＞）が電気的に接続されている。セレクタ５６＜ｉ＞は、４組のビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）―（ＢＬＬ＜４ｉ＋３＞、ＢＬＲ＜４ｉ＋３＞）から１組を選択し、選択したビット線対（ＢＬＬ、ＢＬＲ）とグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）間を導通状態にする機能を有する。
【０１０９】
（行回路３１４）
行回路３１４は、メモリセルブロック３２０を駆動する機能を有する。より具体的には、アクセス対象のメモリセルを選択する機能、センスアンプを駆動する機能、列回路３１５とメモリセルブロック３２０間のデータ信号の入力および出力を制御する機能を有する。
【０１１０】
デコーダ３３１は、信号ＡＤＤＲ［１０：２］をデコードする機能を有する。ワード線ドライバ３３２、列セレクタ３３３、センスアンプドライバ３３４は、制御部３１０、デコーダ３３１からの信号にもとづいて、信号を生成する。
【０１１１】
ワード線ドライバ３３２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
【０１１２】
列セレクタ３３３は、ＭＵＸ３４６＜０＞―３４６＜１５＞を駆動するための回路であり、信号ＣＳＥＬ［６３：０］を生成する。信号ＣＳＥＬ［６３：０］はアクセス対象列のビット線対（ＢＬＬ、ＢＬＲ）を選択する機能を有する。信号ＣＳＥＬ［６３：０］はセンスアンプブロック３４３に出力される。
【０１１３】
センスアンプドライバ３３４はローカルセンスアンプアレイ３４５＜０＞―３４５＜１５＞を駆動するための回路である。センスアンプドライバ３３４は信号ＰＲＥ、ＥＱ［１５：０］、ＡＣＴ［１５：０］、ＮＬＡＴ［１５：０］を生成する。これらの信号はセンスアンプブロック３４３に出力される。
【０１１４】
（列回路３１５）
列回路３１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。列回路３１５には、制御部３１０から信号ＧＥＱ、ＧＬＡＴＥ、ＧＲＥ、ＧＷＥが入力される。
【０１１５】
グローバルセンスアンプブロック３３６は、３２個のグローバルセンスアンプ５７を有する。グローバルセンスアンプ５７＜ｉ＞はグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）に電気的に接続されている。グローバルセンスアンプ５７＜ｉ＞は、グローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞へのデータの書き込み、および読み出しは、入出力回路３３７によって行われる。
【０１１６】
入出力回路３３７はデータ信号ＷＤＡ［３１：０］から３２ビットの相補データ信号を生成する機能、３２ビット相補データ信号を３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）に書き込む機能、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）から３２ビットの相補データ信号を読み出す機能、および読み出した３２ビットの相補データ信号からデータ信号ＲＤＡ［３１：０］を生成する機能を有する。ここでは、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）に書き込む３２ビット相補データ信号をデータ信号ＤＩ［３１：０］、ＤＩＢ［３１：０］と呼び、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）から読み出した３２ビット相補データ信号をデータ信号ＤＯ［３１：０］、ＤＯＢ［３１：０］と呼ぶこととする。
【０１１７】
図９を参照して、メモリセルブロック３２０、列回路３１５の回路構成例を説明する。図９には、ローカルアレイ３２２＜ｊ＞、列回路３１５の構成単位となる回路を示している。
【０１１８】
（ローカルセルアレイ３４１）
ローカルセルアレイ３４１＜ｊ＞の構成単位は、８本のワード線ＷＬ＜０＞―ＷＬ＜７＞、４組のビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）―（ＢＬＬ＜４ｉ＋３＞、ＢＬＲ＜４ｉ＋３＞）、および６４（８×８）個のメモリセル４０である。メモリセル４０はメモリセル３１と同様の回路構成であり、トランジスタＭＷ４、容量素子ＣＳ４を有する。トランジスタＭＷ４のバックゲートは、電位Ｖｂｇを供給する配線に電気的に接続されている。容量素子ＣＳ４の端子は、接地電位（以下、「電位ＧＮＤ」と呼ぶ。）を供給する配線に電気的に接続されている。
【０１１９】
（ローカルセンスアンプアレイ３４５）
ローカルセンスアンプアレイ３４５＜ｊ＞には、バッファ７１Ａ―７１Ｄを介して、信号ＡＣＴ［ｊ］、ＮＬＡＴ［ｊ］、ＥＱ［ｊ］、ＰＲＥが入力される。４組のビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）―（ＢＬＬ＜４ｉ＋３＞、ＢＬＲ＜４ｉ＋３＞）に対して、ローカルセンスアンプアレイ３４５＜ｊ＞にはセンスアンプ５５＜４ｉ＞―５５＜４ｉ＋３＞が設けられている。
【０１２０】
センスアンプ５５＜４ｉ＞は、トランジスタＴＮ１―ＴＮ５、ＴＰ１、ＴＰ２を有する。トランジスタＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２により、ラッチ型のセンスアンプ（以下、センスアンプ５５ａと呼ぶ）が構成される。センスアンプ５５ａによって、ビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）の電位差の増幅、および保持が行われる。信号ＡＣＴ［ｊ］、ＮＬＡＴ［ｊ］は、センスアンプ５５ａに電源電位を供給するための信号である。
【０１２１】
トランジスタＴＮ３―ＴＮ５により、イコライザ５５ｃが構成されている。イコライザ５５ｃには、バッファ７１Ｃを介して信号ＥＱが入力され、バッファ７１Ｄを介して信号ＰＲＥが入力される。イコライザ５５ｃはビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）の電位を平滑化する機能、同ビット線対をプリチャージする機能をもつ。信号ＥＱは、平滑化およびプリチャージの制御信号であり、信号ＰＲＥはビット線対（ＢＬＬ、ＢＬＲ）にプリチャージ電位を供給するための信号である。
【０１２２】
センスアンプ５５＜４ｉ＋１＞―５５＜４ｉ＋３＞もセンスアンプ５５＜４ｉ＞と同様の回路構成であり、同様の機能をもつ。
【０１２３】
（ＭＵＸ３４６）
ＭＵＸ３４６＜ｊ＞には、バッファ７１Ｅ―７１Ｈを介して信号ＣＳＥＬ［４ｊ＋３：４ｊ］が入力される。ＭＵＸ３４６＜ｊ＞はセレクタ５６＜０＞―５６＜３１＞を有する。セレクタ５６＜ｉ＞は、４組のビット線対（ＢＬＬ＜４ｉ＞、ＢＬＲ＜４ｉ＞）―（ＢＬＬ＜４ｉ＋３＞、ＢＬＲ＜４ｉ＋３＞）、および１組のグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）に電気的に接続されている。
【０１２４】
セレクタ５６＜ｉ＞は、トランジスタＴＮ６―ＴＮ１３でなるパストランジスタロジック回路である。信号ＣＳＥＬ［４ｊ］はトランジスタＴＮ６、ＴＮ７に入力され、信号ＣＳＥＬ［４ｊ＋１］はトランジスタＴＮ８、ＴＮ９に入力され、信号ＣＳＥＬ［４ｊ＋２］はトランジスタＴＮ１０、ＴＮ１１に入力され、信号ＣＳＥＬ［４ｊ＋３］はトランジスタＴＮ１２、ＴＮ１３に入力される。
【０１２５】
セレクタ５６＜ｉ＞は、信号ＣＳＥＬ［４ｊ＋３：４ｊ］に基づいて上掲４組のビット線対から、１組のビット線対とグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）との間を導通状態にする機能をもつ。
【０１２６】
（グローバルセンスアンプブロック３３６）
グローバルセンスアンプブロック３３６には、バッファ７２Ａを介して信号ＧＥＱが入力され、ＯＲ回路７３を介して信号ＧＬＡＴＥ、ＧＷＥが入力される。ここでは、ＯＲ回路７３の出力信号を信号ＧＬＡＴと呼ぶ。グローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）には、グローバルセンスアンプ５７＜ｉ＞が電気的に接続されている。グローバルセンスアンプ５７＜ｉ＞は、センスアンプ５７ａ、イコライザ５７ｃを有する。
【０１２７】
イコライザ５７ｃはトランジスタＴＰ２０を有する。イコライザ５５ｃはグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）の電位を平滑化する機能を有する。信号ＧＥＱはイコライザ５７ｃの制御信号である。
【０１２８】
センスアンプ５７ａは、トランジスタＴＮ２１―ＴＮ２３、ＴＰ２１、ＴＰ２２を有する。センスアンプ５７ａは、電位Ｖｐｒｅを供給する配線、電位ＧＮＤを供給する配線に電気的に接続されている。トランジスタＴＮ２３は、電位ＧＮＤの供給を制御するパワースイッチとして機能する。信号ＧＬＡＴは、センスアンプ５７ａをアクティブにするための信号である。
【０１２９】
（入出力回路３３７）
入出力回路３３７には、バッファ７２Ｂを介して信号ＧＷＥが入力され、バッファ７２Ｃを介して信号ＧＲＥが入力される。信号ＧＷＥは、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）へのデータ信号ＤＩ［３１：０］、ＤＩＢ［３１：０］の書き込みを制御する機能をもつ。信号ＧＲＥは、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）からのデータ信号ＤＯ［３１：０］、ＤＯＢ［３１：０］の読み出しを制御する機能をもつ。
【０１３０】
入出力回路３３７には、入力バッファ６０＜ｉ＞、出力バッファ６１＜ｉ＞が設けられている。入力バッファ６０＜ｉ＞は、トランジスタＴＮ２５、ＴＮ２６、バッファ６０Ｌ、６０Ｒを有する。入力バッファ６０＜ｉ＞は、信号ＧＷＥに従い、データ信号ＤＩ［ｉ］、ＤＩＢ［ｉ］をグローバルビット線ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞に入力する機能を備える。出力バッファ６１＜ｉ＞は、バッファ６１Ｌ、６１Ｒを有する。出力バッファ６１＜ｉ＞は、信号ＧＲＥに従い、グローバルビット線ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞の電位をデータ信号ＤＯ［ｉ］、ＤＯＢ［ｉ］として出力する機能を備える。
【０１３１】
（ローカルアレイの他の構成例）
ＤＯＳＲＡＭ３００のメモリセルの配列は折り返しビット線型であるが、オープンビット線型とすることもできる。図１２に、オープンビット線型のローカルアレイの構成例を示す。図１２に示すローカルアレイ３６０は、センスアンプアレイ３４４およびローカルセルアレイ３６１を有する。ローカルセルアレイ３６１はセンスアンプアレイ３４４に積層されている。ローカルセルアレイ３６１も、ローカルセルアレイ３４１と同様、８本のワード線ＷＬ、１２８組のビット線対（ＢＬＬ、ＢＬＲ）を有し、ビット線あたりのメモリセル数も４である。
【０１３２】
＜＜ＤＯＳＲＡＭの動作例＞＞
制御部３１０が信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算することで、ＤＯＳＲＡＭ３００の動作が決定される。表１に、ＤＯＳＲＡＭ３００の動作を設定する真理値表を示す。ＤＯＳＲＡＭ３００の動作には、スタンバイ、読み出し、書き込み（バイト書き込み、ハーフワード書き込み、ワード書き込み）、およびリフレッシュがある。なお、１ワードのビット幅は３２ビットである。
【０１３３】
【表１】
2017212022.tif 000003
【０１３４】
次に、図１０、図１１に示すタイミングチャートを参照して、ＤＯＳＲＡＭ３００の動作例を説明する。図１０、図１１はローカルアレイ３２２＜０＞に対する読み出し動作、書き込み動作を示している。代表的に、ワード線ＷＬ＜０＞、ビット線ＢＬＬ＜１＞に電気的に接続されているメモリセル４０（以下、「メモリセル４０＜０、１＞」と呼ぶ。）に対するデータの読み出し、および書き込み動作を説明する。図１０、図１１において、ｔ０等は時刻を表す。アドレス（ａ００）は、ローカルアレイ３２２＜０＞を指定するアドレスである。
【０１３５】
＜読み出し＞
読み出し動作であるので、信号ＣＥは１’ｂ１であり、信号ＧＷは１’ｂ０であり、信号ＢＷ［３：０］は４’ｂ００００である（表１参照）。
【０１３６】
時刻ｔ０では、信号ＮＬＡＴ［０］が“Ｈ”であり、信号ＡＣＴ［０］が“Ｌ”であるので、ローカルセンスアンプアレイ３４５＜０＞は非アクティブである。
【０１３７】
時刻ｔ１で、信号ＧＥＱ、ＧＬＡＴＥが“Ｈ”から“Ｌ”に遷移するため、グローバルセンスアンプブロック３３６において、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）の電位が平滑化される。
【０１３８】
また、時刻ｔ１で信号ＥＱ［０］が“Ｌ”から“Ｈ”に遷移する。“Ｈ”の信号ＥＱ［０］が入力されることで、ローカルセンスアンプアレイ３４５＜０＞はローカルセルアレイ３４１＜０＞の全てのビット線対（ＢＬＬ、ＢＬＲ）のプリチャージ、および電位の平滑化を行う。ここでは、信号ＰＲＥとして、電位Ｖｐｒｅがローカルセンスアンプアレイ３４５＜０＞に入力されている。信号ＥＱが“Ｌ”となることで、これらビット線対（ＢＬＬ、ＢＬＲ）のプリチャージが終了する。
【０１３９】
次に、データを読み出す行が選択される。ここでは、ローカルセルアレイ３４１＜０＞のワード線ＷＬ＜０＞のみに“Ｈ”の信号が入力される。ワード線ＷＬ＜０＞に電気的に接続されている１２８個のメモリセル４０が保持しているデータが、それぞれ、ビット線ＢＬＬ＜０＞―ＢＬＬ＜１２７＞に書き込まれる。ここでは、メモリセル４０＜０、１＞はデータ”０”を記憶しているとする。そのため、ワード線ＷＬ＜０＞が“Ｈ”になることで、ビット線ＢＬＬ＜１＞の電位が低下する。
【０１４０】
次に、信号ＮＬＡＴ［０］が“Ｌ”となり、信号ＡＣＴ［０］が“Ｈ”となることで、ローカルセンスアンプアレイ３４５＜０＞がアクティブになる。センスアンプ５５＜１＞によって、ビット線ＢＬＬ＜１＞の電位は“Ｌ”となり、ビット線ＢＬＲ＜１＞の電位は“Ｈ”となる。
【０１４１】
次に、ＭＵＸ３４６＜０＞によって、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）と、読み出し対象列の３２組のビット線対（ＢＬＬ、ＢＬＲ）とを導通状態にする。ＭＵＸ３４６＜０＞には、信号ＣＳＥＬ［０］―ＣＳＥＬ［３］が入力されている。そのうち、信号ＣＳＥＬ［１］のみが時刻ｔ２で“Ｌ”から“Ｈ”に遷移する。これにより、ビット線対（ＢＬＬ＜４ｉ＋１＞、ＢＬＲ＜４ｉ＋１＞）とグローバルビット線対（ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞）間が導通状態になる。
【０１４２】
また、ＭＵＸ３４６＜０＞の動作に連動して、グローバルセンスアンプブロック３３６をアクティブにする。まず、時刻ｔ２で信号ＧＥＱが“Ｈ”になり、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）の電位の平滑化が終了する。次に、信号ＧＬＡＴＥを“Ｈ”にして、グローバルセンスアンプブロック３３６をアクティブにする。グローバルセンスアンプ５７＜０＞によって、ＧＢＬＬ＜０＞は“Ｌ”になり、ＧＢＬＲ＜０＞は“Ｈ”になる。
【０１４３】
信号ＧＬＡＴＥが“Ｈ”である期間に、入出力回路３３７に“Ｈ”の信号ＧＲＥを入力する。入出力回路３３７の出力バッファ６１＜０＞―６１＜３１＞によって、３２本のグローバルビット線ＧＢＬＬと３２本のグローバルビット線ＧＢＬＲの電位が、それぞれ、データ信号ＤＯ［３１：０］、ＤＯＢ［３１：０］として出力される。
【０１４４】
信号ＧＲＥを“Ｌ”にするのと連動して、ローカルセルアレイ３４１＜０＞のワード線ＷＬ＜０＞を非選択状態にする。ワード線ＷＬ＜０＞を非選択状態にした後、信号ＣＳＥＬ［１］を“Ｌ”にし、信号ＮＬＡＴ［０］を“Ｈ”にし、信号ＡＣＴ［０］を“Ｌ”にする。これにより、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）と、読み出し対象列の３２組のビット線対（ＢＬＬ、ＢＬＲ）とが非導通状態になり、センスアンプアレイ３４４＜０＞は非アクティブになる。
【０１４５】
以上で、ローカルアレイ３２２＜０＞の読み出し動作が終了する。次のクロックサイクルでは、ローカルアレイ３２２＜０＞のリストア動作を実行する。ローカルアレイ３２２＜０＞がリストア動作を実行しているクロックサイクルでは、ローカルアレイ３２２＜１＞―３２２＜１５＞の何れか１のローカルアレイ３２２の読み出し動作、または書き込み動作が可能である。このクロックサイクルにも、ローカルアレイ３２２＜０＞に対してアクセスが要求されるときは、制御部３１０は信号ＷＡＩＴを生成する。
【０１４６】
＜書き込み＞
図１１を参照して、メモリセル４０＜０、１＞にデータ“０”を書き込む動作を説明する。書き込み動作であるので、信号ＣＥは１’ｂ１であり、信号ＧＷは１’ｂ１であり、信号ＢＷ［３：０］は４’ｂ１１１１である（表１参照）。
【０１４７】
時刻ｔ０から時刻ｔ２までの動作は、読み出し動作と同様である。異なる点は、時刻ｔ２で信号ＧＷＥを“Ｌ”から“Ｈ”にする。信号ＧＷＥが“Ｈ”になることで、データ信号ＤＩ［３１：０］、ＤＩＢ［３１：０］が３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）に書き込まれる。さらに、信号ＧＬＡＴが“Ｈ”になるため、グローバルセンスアンプブロック３３６によって、３２組のグローバルビット線対（ＧＢＬＬ、ＧＢＬＲ）の電位差が増幅される。ここでは、グローバルビット線ＧＢＬＬ＜０＞にデータ“０”を書き込むこととする。そのため、時刻ｔ２でグローバルビット線ＧＢＬＬ＜０＞の電位は低下し、“Ｌ”となる。これと連動して、ビット線ＢＬＬ＜１＞の電位も低下し、“Ｌ”となる。信号ＧＷＥが“Ｈ”である期間、ワード線ＷＬ＜０＞が選択状態であるため、メモリセル４０＜０、１＞にはデータ“０”が書き込まれる。
【０１４８】
時刻ｔ３からｔ４での動作は読み出し動作と同様である。異なる点は、ワード線ＷＬ＜０＞を非選択状態にした後、信号ＧＷＥを“Ｌ”にすることである。以上で、書き込み動作が終了する。
【０１４９】
〔実施の形態３〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０１５０】
＜電子部品の作製方法例＞
図１３Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向、端子の形状に応じて、複数の規格、名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１５１】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１３Ａに示す各工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例えば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。
【０１５２】
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くすることで、電子部品の小型化を図る。図１３Ｂは、ステップＳＴ７１を経た半導体ウエハの一例を示す上面図である。図１３Ｃは、図１３Ｂの部分拡大図である。図１３Ｂに示す半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置（例えば、ＭＣＵ、記憶装置等）が設けられている。ステップＳＴ７１の次に、半導体ウエハを複数のチップに分離する「ダイシング工程」を行う（ステップＳＴ７２）。
【０１５３】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１３Ｄにチップ７１１０の拡大図を示す。
【０１５４】
次いで、分離したチップ７１１０を個々にピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップ７１１０とリードフレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップ７１１０を接合してもよい。
【０１５５】
次いで、リードフレームのリードとチップ７１１０上の電極とを金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングされたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステップＳＴ７５）。
【０１５６】
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＴ７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳＴ７９）を経て、電子部品が完成する。
【０１５７】
完成した電子部品の斜視模式図を図１３Ｅに示す。図１３Ｅでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３Ｅに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。電子部品７０００はチップ７１１０を複数有していてもよい。
【０１５８】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装された基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる。
【０１５９】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０１６０】
図１４Ａ―図１４Ｆを参照して、電子機器の構成例を示す。図１４Ａ等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０１６１】
図１４Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０１６２】
図１４Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０１６３】
図１４Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０１６４】
図１４Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０１６５】
図１４Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０１６６】
図１４Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態１のＭＣＵは、自動車２１７０内の各種のプロセッサに用いられる。
【０１６７】
〔実施の形態４〕
本実施の形態では、酸化物半導体トランジスタについて説明する。
【０１６８】
＜＜ＯＳトランジスタの構成例１＞＞
図１５ＡはＯＳトランジスタの構成例を示す上面図である。図１５Ｂは、図１５ＡのＸ１―Ｘ２線断面図であり、図１５ＣはＹ１―Ｙ２線断面図である。ここでは、Ｘ１―Ｘ２線の方向をチャネル長方向と、Ｙ１―Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１５Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１５Ｃは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１５Ａでは、一部の構成要素が省略されている。
【０１６９】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５２１上に形成されている。ＯＳトランジスタ５０１は、絶縁層５２８、５２９で覆われている。ＯＳトランジスタ５０１は、絶縁層５２２―５２７、５３０、金属酸化物層５１１―５１３、導電層５５０―５５３を有する。
【０１７０】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザ堆積法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１７１】
金属酸化物層５１１―５１３をまとめて酸化物層５１０と呼ぶ。図１５Ｂ、図１５Ｃに示すように、酸化物層５１０は、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３の順に積層している部分を有する。ＯＳトランジスタ５０１がオン状態のとき、チャネルは酸化物層５１０の金属酸化物層５１２に主に形成される。
【０１７２】
ＯＳトランジスタ５０１のゲート電極は導電層５５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５５１、５５２で構成される。バックゲート電極は導電層５５３で構成される。導電層５５３は、導電層５５３ａ、５５３ｂを有する。なお、ＯＳトランジスタ５０１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５０２も同様である。
【０１７３】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５２４―５２６の積層で構成される。絶縁層５２８は層間絶縁層である。絶縁層５２９はバリア層である。
【０１７４】
金属酸化物層５１３は、金属酸化物層５１１、５１２、導電層５５１、５５２でなる積層体を覆っている。絶縁層５２７は金属酸化物層５１３を覆っている。導電層５５１、５５２はそれぞれ、金属酸化物層５１３、絶縁層５２７を介して、導電層５５０と重なる領域を有する。
【０１７５】
導電層５５０―５５３に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１７６】
例えば、導電層５５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５２７側の層を構成する。
【０１７７】
導電層５５１と導電層５５２は同じ層構造をもつ。例えば、導電層５５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５２７側の層を構成する。
【０１７８】
例えば、導電層５５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５５３ｂは、導電層５５３ａよりも導電率の高い導電層（例えばタングステン層）とすることが好ましい。このような構造であることで、導電層５５３は配線としての機能と、酸化物層５１０への水素の拡散を抑制する機能とをもつ。
【０１７９】
絶縁層５２１―５３０に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５２１―５３０はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５２１―５３０を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１８０】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０１８１】
酸化物層５１０の酸素欠損の増加を抑制するため、絶縁層５２６―５２８は、酸素を含む絶縁層であることが好ましい。絶縁層５２６―５２８の少なくとも１つは、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層５１０に酸素を供給することで、酸化物層５１０の酸素欠損を補償することができる。したがって、ＯＳトランジスタ５０１の信頼性および電気特性を向上することができる。
【０１８２】
過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０［分子／ｃｍ３］以上であることが好ましい。
【０１８３】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下での熱処理、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０１８４】
酸化物層５１０の水素濃度の増加を防ぐために、絶縁層５２１―５２９中の水素濃度を低減することが好ましい。特に絶縁層５２３―５２８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０１８５】
酸化物層５１０の窒素濃度の増加を防ぐために、絶縁層５２３―５２８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、１×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がより好ましい。
【０１８６】
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０１８７】
ＯＳトランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５１０から酸素が放出されること、酸化物層５１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５０１の信頼性、電気特性を向上できる。
【０１８８】
例えば、絶縁層５２９をバリア層として機能させ、かつ絶縁層５２１、５２２、５２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５１０と導電層５５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
【０１８９】
絶縁層５３０は、導電層５５０の酸化を防ぐバリア層であることが好ましい。絶縁層５３０が酸素に対してバリア性を有することで、絶縁層５２８等から離脱した酸素によって、導電層５５０が酸化することを抑制することができる。例えば、絶縁層５３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
【０１９０】
絶縁層５２１―５３０構成例を記す。この例では、絶縁層５２１、５２２、５２５、５２９、５３０は、それぞれ、バリア層として機能する。絶縁層５２６―５２８は過剰酸素を含む酸化物層である。絶縁層５２１は窒化シリコンであり、絶縁層５２２は酸化アルミニウムであり、絶縁層５２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５２４―５２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５２７）は、酸化窒化シリコンである。層間絶縁層（５２８）は、酸化シリコンである。絶縁層５２９、５３０は酸化アルミニウムである。
【０１９１】
（金属酸化物層）
金属酸化物層５１１―５１３の各厚さは３ｎｍ以上５００ｎｍ以下であり、３ｎｍ以上１００ｎｍ以下が好ましく、３ｎｍ以上６０ｎｍ以下がさらに好ましい。
【０１９２】
ＯＳトランジスタ５０１のオフ電流の低減のために、金属酸化物層５１２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物層５１２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０１９３】
酸化物層５１０は、結晶性金属酸化物層であることが好ましい。少なくとも、金属酸化物層５１２は結晶性金属酸化物層であることが好ましい。信頼性、および電気特性の良いＯＳトランジスタ５０１を実現できる。
【０１９４】
金属酸化物層５１２に適用できる酸化物は、代表的には、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物層５１２は、インジウムを含む酸化物層に限定されない。金属酸化物層５１２は、例えば、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｚｎ‐Ｍｇ酸化物等で形成することができる。金属酸化物層５１１、５１３も、金属酸化物層５１２と同様の酸化物で形成することができる。金属酸化物層５１１、５１３は、それぞれ、Ｇａ酸化物で形成することができる。この場合、金属酸化物層５１２はＧａを含む金属酸化物層であることが好ましい。
【０１９５】
金属酸化物層５１２と金属酸化物層５１１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１のしきい値電圧が変動してしまう。そのため、金属酸化物層５１１は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１１の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１のしきい値電圧等の電気特性のばらつきを低減することができる。
【０１９６】
金属酸化物層５１３は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。
【０１９７】
金属酸化物層５１１―５１３のうち、金属酸化物層５１２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５２６、５２７から離れている金属酸化物層５１２にチャネルを形成することができる。
【０１９８】
例えば、Ｉｎ‐Ｍ‐Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ‐Ｍ‐Ｚｎ酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０１９９】
例えば、Ｉｎ‐Ｇａ‐Ｚｎ酸化物で金属酸化物層５１２を形成し、Ｇａ酸化物で金属酸化物層５１１、５１３を形成する。例えば、Ｉｎ‐Ｍ‐Ｚｎ酸化物で、金属酸化物層５１１―５１３を形成する場合、３層のうち、金属酸化物層５１１を最もＩｎ含有率が高いＩｎ‐Ｍ‐Ｚｎ酸化物層とする。Ｉｎ‐Ｍ‐Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【０２００】
例えば、金属酸化物層５１２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物層５１１、５１３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ‐Ｍ‐Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０２０１】
ＯＳトランジスタ５０１に安定した電気特性を付与するには、酸化物層５１０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
【０２０２】
図１５は、酸化物層５１０が３層構造の例であるが、これに限定されない。酸化物層５１０は、例えば、金属酸化物層５１１または金属酸化物層５１３のない２層構造とすることができるし、金属酸化物層５１１―５１２の何れか１層で構成してもよい。または、酸化物層５１０を４層以上の金属酸化物層で構成してもよい。
【０２０３】
＜＜ＯＳトランジスタの構成例２＞＞
図１６Ａ―図１６Ｃに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例であり、主に、ゲート電極の構造が異なる。
【０２０４】
絶縁層５２８に形成された開口部には、金属酸化物層５１３、絶縁層５２７、導電層５５０が設けられている。つまり、絶縁層５２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５０２では、ゲート電極（５５０）は、ゲート絶縁層（５２７）を介してソース電極およびドレイン電極（５５１、５５２）と重なる領域を有していない。そのためゲート―ソース間の寄生容量、ゲート―ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
【０２０５】
＜＜半導体装置の構成例＞＞
図１７を参照して、ＯＳトランジスタとＳｉトランジスタとで構成されている半導体装置の構成例を説明する。
【０２０６】
図１７は、ＭＣＵ１００（図１）の積層構造を説明するための断面図である。図１７にはＭＣＵ１００に搭載されているＤＯＳＲＡＭ１２０の要部（具体的には、ローカルアレイ１４２の要部）を示す。
【０２０７】
ＭＣＵ１００は、層Ｌ１０―Ｌ１４の積層を有する。ＤＯＳＲＡＭ１２０のセンスアンプアレイ１４５は、層Ｌ１０とＬ１１の積層に設けられ、ローカルセルアレイ１４３は層Ｌ１２―Ｌ１４に設けられている。ここでは、ローカルアレイ１４２には、メモリセル３１（図２Ｃ）が設けられている。
【０２０８】
層Ｌ１０には、ＭＣＵ１００を構成するＳｉトランジスタが設けられている。層Ｌ１０は配線、プラグ等を有する。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５６０に設けられている。図１７に示すトランジスタＭＳ１は、センスアンプアレイ１４５のトランジスタである。層Ｌ１１は、配線、プラグなどを有する。層Ｌ１０と層Ｌ１１との積層にセンスアンプアレイ１４５等が設けられている。
【０２０９】
層Ｌ１２には、ＯＳトランジスタ、配線（例えば、ワード線）、プラグ等が設けられている。図１７に示すトランジスタＭＷ２の構成は、ＯＳトランジスタ５０１（図１６）と同様である。層Ｌ１３はＤＯＳＲＡＭ１２０の保持容量（容量素子ＣＳ１）が設けられる容量層である。層Ｌ１３には、容量素子ＣＳ１とトランジスタＭＷ２とを電気的に接続するためのプラグなども設けられている。層Ｌ１４には、配線（例えば、ビット線ＢＬＬ、ＢＬＲ、グローバルビット線ＧＢＬＬ、ＧＢＬＲ）、プラグなどが設けられている。
【符号の説明】
【０２１０】
３０、３１、３２、４０：メモリセル、
３３：セレクタ、  ３４：ＭＵＸ（マルチプレクサ）、  ３５：センスアンプ、  ３６：グローバルセンスアンプ、
５５、５５ａ、  ５７ａ：センスアンプ、  ５５ｃ：イコライザ、  ５６：セレクタ、  ５７：グローバルセンスアンプ、  ５７ｃ：イコライザ、  ６０：入力バッファ、  ６１：出力バッファ、６０Ｌ、６０Ｒ、  ６１Ｌ、６１Ｒ、７１Ａ、７１Ｂ、７１Ｃ、７１Ｄ、７１Ｅ、７１Ｆ、７１Ｇ、７１Ｈ、７２Ａ、７２Ｂ、７２Ｃ：バッファ、  ７３：ＯＲ回路、
１００：ＭＣＵ（マイクロコントローラユニット）、  １１０：バス、  １１１：プロセッサコア、  １１２：メモリ部、  １１５：クロック生成回路、  １１６：周辺回路、  １２０：ＤＯＳＲＡＭ、  １２１：メモリ、
１３０：メモリセルアレイ、  １３１：制御部、  １３２：周辺回路、  １３３：行回路、  １３４：列回路、  １３５：センスアンプブロック、  １３６：グローバルセンスアンプブロック、  １３７：入出力回路、  １４０：メモリセルブロック、  １４２：ローカルアレイ、  １４３：ローカルセルアレイ、  １４５：センスアンプアレイ、  １５０：レジスタ部、  １５２Ａ、１５２Ｂ、１５３Ａ、１５３Ｂ、１５４Ａ、１５４Ｂ：レジスタ、  １５５：ロジック部、
３００：ＤＯＳＲＡＭ、  ３１０：制御部、  ３１４：行回路、  ３１５：列回路、  ３２０：メモリセルブロック、  ３２２：ローカルアレイ、  ３３１：デコーダ、  ３３２：ワード線ドライバ、  ３３３：列セレクタ、  ３３４：センスアンプドライバ、  ３３６：グローバルセンスアンプブロック、  ３３７：入出力回路、  ３４０：メモリセルアレイ、  ３４１：ローカルセルアレイ、  ３４３：センスアンプブロック、  ３４４：センスアンプアレイ、  ３４５：ローカルセンスアンプアレイ、  ３４６：ＭＵＸ、
５０１、５０２：ＯＳトランジスタ、
５１０：酸化物層、  ５１１、５１２、５１３：金属酸化物層、
５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８、５２９、５３０：絶縁層、
５５０、５５１、５５２、５５３、５５３ａ、５５３ｂ：導電層、
５６０：単結晶シリコンウエハ、
２０１０：情報端末、  ２０１１：筐体、  ２０１２：表示部、  ２０１３：操作ボタン、  ２０１４：外部接続ポート、  ２０１５：スピーカ、  ２０１６：マイクロフォン、  ２０５０：ノート型ＰＣ（パーソナルコンピュータ）、  ２０５１：筐体、  ２０５２：表示部、  ２０５３：キーボード、  ２０５４：ポインティングデバイス、  ２０７０：ビデオカメラ、  ２０７１：筐体、  ２０７２：表示部、  ２０７３：筐体、  ２０７４：操作キー、  ２０７５：レンズ、  ２０７６：接続部、  ２１１０：携帯型遊技機、  ２１１１：筐体、  ２１１２：表示部、  ２１１３：スピーカ、  ２１１４：ＬＥＤランプ、  ２１１５：操作キーボタン、  ２１１６：接続端子、  ２１１７：カメラ、  ２１１８：マイクロフォン、  ２１１９：記録媒体読込部、  ２１５０：電気冷凍冷蔵庫、  ２１５１：筐体、  ２１５２：冷蔵室用扉、  ２１５３：冷凍室用扉、  ２１７０：自動車、  ２１７１：車体、  ２１７２：車輪、  ２１７３：ダッシュボード、  ２１７４：ライト、
７０００：電子部品、  ７００１：リード、  ７００２：プリント基板、  ７００４：実装基板、  ７１００：半導体ウエハ、  ７１０２：回路領域、  ７１０４：分離領域、  ７１０６：分離線、  ７１１０：チップ、
Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４：層、
ＢＬＬ、ＢＬＲ：ビット線、  ＧＢＬＬ、ＧＢＬＲ：グローバルビット線、  ＷＬ：ワード線、
ＣＳ１、ＣＳ４：容量素子、
ＭＳ１、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ４、ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４、ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８、ＴＮ９、ＴＮ１０、ＴＮ１１、ＴＮ１２、ＴＮ１３、ＴＮ２１、ＴＮ２２、ＴＮ２３、ＴＮ２５、ＴＮ２６、ＴＰ１、ＴＰ２、ＴＰ２０、ＴＰ２１、ＴＰ２２：トランジスタ、
Ｐ１、Ｐ２：端子
【図１】
2017212022.tif 000004
【図２】
2017212022.tif 000005
【図３】
2017212022.tif 000006
【図４】
2017212022.tif 000007
【図５】
2017212022.tif 000008
【図６】
2017212022.tif 000009
【図７】
2017212022.tif 000010
【図８】
2017212022.tif 000011
【図９】
2017212022.tif 000012
【図１０】
2017212022.tif 000013
【図１１】
2017212022.tif 000014
【図１２】
2017212022.tif 000015
【図１３】
2017212022.tif 000016
【図１４】
2017212022.tif 000017
【図１５】
2017212022.tif 000018
【図１６】
2017212022.tif 000019
【図１７】
2017212022.tif 000020