(57)【要約】【課題】  プルアップ用トランジスタの立ち上がりを速くする出力回路を提供する。【解決手段】  本発明の出力回路は、出力データを外部に出力可能な外部端子１３０と、外部端子１３０に接続され、ｐ型のプルアップトランジスタＱｐ１とｎ型のプルダウントランジスタＱｎ１とを含む出力バッファ１１０と、出力データに応じたプルアップ信号ＰＵおよびプルダウン信号ＰＤを出力バッファ１１０に出力するプリバッファ回路１２０とを含む。プリバッファ回路１２０はさらに、プルアップ信号ＰＵがＨレベルからＬレベルに遷移するとき、プルアップ信号ＰＵを負にブーストする回路１２２を含む。【選択図】  図５
2017175313.tif 000002
【特許請求の範囲】
【請求項１】
外部端子と、
前記外部端子に接続され、ｐ型のプルアップトランジスタとｎ型のプルダウントランジスタとを含む出力バッファと、
出力データを入力し、当該出力データに応じたプルアップ信号およびプルダウン信号を前記プルアップトランジスタおよび前記プルダウントランジスタのゲートに供給するプリバッファ回路とを含み、
前記プリバッファ回路は、プルアップ信号がＨレベルからＬレベルに遷移するとき、プルアップ信号を負にブーストする回路を含む、出力回路。
【請求項２】
前記負にブーストする回路は、ｎ型の第１のトランジスタとキャパシタとを含み、第１のトランジスタの一方の端子が前記プルアップ信号に接続され、他方の端子が前記キャパシタに接続され、第１のトランジスタが導通しているとき、前記キャパシタにパルスを印加する、請求項１に記載の出力回路。
【請求項３】
前記負にブーストする回路はさらに、下に凸のワンショットパルスを発生するパルス発生器を含み、前記負のワンショットパルスが前記キャパシタに印加される、請求項２に記載の出力回路。
【請求項４】
前記負にブーストする回路はさらに、前記ワンショットパルスを遅延する遅延回路と、前記第１のトランジスタの他方の端子と基準電位との間に接続された第２のトランジスタとを含み、
遅延されたワンショットパルスが前記キャパシタに印加される前に前記ワンショットパルスによってＬレベルのパルス幅期間中、第２のトランジスタがオフされる、請求項３に記載の出力回路。
【請求項５】
前記遅延回路による遅延期間と前記ワンショットパルスのＬレベルのパルス幅期間との差分との間に、前記プルアップ信号が負にブーストされる、請求項４に記載の出力回路。
【請求項６】
前記負にブーストする回路は、第１のトランジスタにおいてＰＮ順方向にリーク電流が生じないように前記遅延期間およびＬレベルのパルス幅期間を調整する、請求項５に記載の出力回路。
【請求項７】
前記出力回路はさらに、前記負にブーストする回路をイネーブルまたはディスエーブルするための出力制御回路を含む、請求項１ないし６いずれか１つに記載の出力回路。
【請求項８】
前記出力制御回路は、前記負にブースト回路をイネーブルするとき、前記パルス発生器に前記ワンショットパルスを発生させ、ディスエーブルするとき、前記パルス発生器に前記ワンショットパルスを発生させない、請求項７に記載の出力回路。
【請求項９】
前記出力制御回路はさらに、第１のトランジスタの他方の端子と基準電位との間に、前記第２のトランジスタと並列に接続された第３のトランジスタを含み、前記負にブースト回路をイネーブルするとき、第３のトランジスタをオフにし、ディスエーブルするとき、第３のトランジスタをオンにする、請求項７または８に記載の出力回路。
【請求項１０】
前記出力制御回路は、出力バッファに供給される電圧が第１の電圧であるとき、前記負にブーストする回路をイネーブルし、第１の電圧よりも大きい第２の電圧であるとき、前記負にブーストする回路をディスエーブルする、請求項７ないし９いずれか１つに記載の出力回路。
【請求項１１】
請求項１ないし１０いずれか１つに記載の出力回路を含む半導体装置であって、
前記出力制御回路は、前記負にブーストする回路をイネーブルまたはディスエーブルするための設定情報を記憶する記憶手段を有する、半導体装置。
【請求項１２】
前記記憶手段は、外部コントローラから提供された前記設定情報を記憶するコンフィギュレーションレジスタである、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタを含む出力回路に関し、特に、半導体集積回路や半導体記憶装置などの出力回路に関する。
【背景技術】
【０００２】
メモリやロジックＩＣ等の半導体装置の出力回路に、ＣＭＯＳインバータやプッシュプルタイプの出力バッファが用いられている。特許文献１は、ＣＭＯＳインバータを構成するトランジスタを低耐圧で構成しつつ高電圧信号を出力可能な出力回路を開示し、特許文献２は、スイッチングノイズを抑制した出力回路を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−９０２７８号公報
【特許文献２】特開２０１２−６５２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、従来の出力回路の一構成例を示す図である。出力回路は、プルアップ用のＰＭＯＳトランジスタＱｐ１とプルダウン用のＮＭＯＳトランジスタＱｎ１を含む出力バッファ１０と、出力データ（ＤＡＴＡ）およびリードイネーブル信号／ＲＥを入力し、プルアップ信号ＰＵおよびプルダウン信号ＰＤを出力バッファ１０のトランジスタＱｐ１およびＱｎ１に出力するプリバッファ回路２０とを含んでいる。出力バッファ１０は、プルアップ信号ＰＵおよびプルダウン信号ＰＤに従い、出力ノードＯＵＴから入出力端子３０に出力データを出力する。
【０００５】
図２は、出力回路の動作を示すタイミングチャートである。なお、プルダウン信号ＰＤが省略されているが、この信号は、プルアップ信号ＰＵと同位相である。プリバッファ回路２０は、ローアクティブであるリードイネーブル信号／ＲＥの立下りエッジに応答して、出力データに応じたプルアップ信号ＰＵおよびプルダウン信号ＰＤを生成する。例えば、時刻ｔ１でリードイネーブル信号／ＲＥが立ち下がり、そのとき、出力データ「０」が入力されると、プリバッファ回路２０は、出力データ「０」に応じたＨレベルのプルアップ信号ＰＵおよびプルダウン信号ＰＤを出力する。これに応答して、プルアップトランジスタＱｐ１がオフし、プルダウントランジスタＱｎ１がオンし、時刻ｔ２で出力ノードＯＵＴに出力データ「０」が生成される。また、例えば、時刻ｔ３でリードイネーブル信号／ＲＥが立ち下がると、このとき、出力データ「１」が入力されると、プリバッファ回路２０は、出力データ「１」に応じたプルアップ信号ＰＵおよびプルダウン信号ＰＤを出力する。これに応答して、プルアップトランジスタＱｐ１がオンし、プルダウントランジスタＱｎ１がオフし、時刻ｔ４で出力ノードＯＵＴに出力データ「１」が生成される。
【０００６】
半導体装置では、トランジスタの微細化に伴いトランジスタを駆動する供給電圧も低電圧化されている。これにより、トランジスタのゲート／ソース間電圧Ｖｇｓが小さくなり、ドレイン電流Ｉｄも小さくなる。例えば、出力バッファ１０の供給電圧ＶＤＤが１．８Ｖ程度になると、入出力端子３０に接続された負荷を高速に駆動することが難しくなる。図２に示すように、出力データ「０」を出力する場合には、プルダウン用のトランジスタＱｎ１がオンするため、時刻ｔ１から時刻ｔ２までのアクセス時間Ｔａは比較的小さいが、出力データ「１」を出力する場合には、プルアップトランジスタＱｐ１がオンするため、その立ち上がりが緩慢になり、時刻ｔ３から時刻ｔ４までのアクセス時間Ｔｂが必要以上に長くなってしまうという課題がある。
【０００７】
本発明は、このような従来の課題を解決し、従来と比較してプルアップ用トランジスタの立ち上がりを速くすることができる出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の出力回路は、外部端子と、前記外部端子に接続され、ｐ型のプルアップトランジスタとｎ型のプルダウントランジスタとを含む出力バッファと、出力データを入力し、当該出力データに応じたプルアップ信号およびプルダウン信号を前記プルアップトランジスタおよび前記プルダウントランジスタのゲートに供給するプリバッファ回路とを含み、前記プリバッファ回路は、プルアップ信号がＨレベルからＬレベルに遷移するとき、プルアップ信号を負にブーストする回路を含む。
【０００９】
好ましくは前記負にブーストする回路は、ｎ型の第１のトランジスタとキャパシタとを含み、第１のトランジスタの一方の端子が前記プルアップ信号に接続され、他方の端子が前記キャパシタに接続され、第１のトランジスタが導通しているとき、前記キャパシタにパルスを印加する。好ましくは前記負にブーストする回路はさらに、下に凸のワンショットパルスを発生するパルス発生器を含み、前記ワンショットパルスが前記キャパシタに印加される。好ましくは前記負にブーストする回路はさらに、前記ワンショットパルスを遅延する遅延回路と、前記第１のトランジスタの他方の端子と基準電位との間に接続された第２のトランジスタとを含み、遅延されたワンショットパルスが前記キャパシタに印加される前に前記ワンショットパルスによってＬレベルのパルス幅期間中、第２のトランジスタがオフされる。好ましくは前記遅延回路による遅延期間と前記ワンショットパルスのＬレベルのパルス幅期間との差分との間に、前記プルアップ信号が負にブーストされる。好ましくは前記負にブーストする回路は、第１のトランジスタにおいてＰＮ順方向にリーク電流が生じないように前記遅延期間およびＬレベルのパルス幅期間を調整する。好ましくは前記出力回路はさらに、前記負にブーストする回路をイネーブルまたはディスエーブルするための出力制御回路を含む。好ましくは前記出力制御回路は、前記負にブースト回路をイネーブルするとき、前記パルス発生器に前記ワンショットパルスを発生させ、ディスエーブルするとき、前記パルス発生器に前記ワンショットパルスを発生させない。好ましくは前記出力制御回路はさらに、第１のトランジスタの他方の端子と基準電位との間に、前記第２のトランジスタと並列に接続された第３のトランジスタを含み、前記負にブースト回路をイネーブルするとき、第３のトランジスタをオフにし、ディスエーブルするとき、第３のトランジスタをオンにする。好ましくは前記出力制御回路は、出力バッファに供給される電圧が第１の電圧であるとき、前記負にブーストする回路をイネーブルし、第１の電圧よりも大きい第２の電圧であるとき、前記負にブーストする回路をディスエーブルする。
【００１０】
本発明に係る半導体装置は、上記構成の出力回路を含むものであって、前記出力制御回路は、前記負にブーストする回路をイネーブルまたはディスエーブルするための設定情報を記憶する記憶手段を有する。好ましくは前記記憶手段は、外部コントローラから提供された前記設定情報を記憶するコンフィギュレーションレジスタである。
【発明の効果】
【００１１】
本発明によれば、プルアップ信号がＨレベルからＬレベルに遷移するとき、プルアップ信号を負にブーストする回路を設けたことにより、プルアップトランジスタがオンするときのゲート／ソース間電圧が大きくなり、プルアップトランジスタの立ち上がりを速くすることができる。これにより、出力バッファからＨレベルのデータを出力するときの時間を短縮させることができる。
【図面の簡単な説明】
【００１２】
【図１】従来の出力回路の一例を示す図である。
【図２】従来の出力回路の動作波形を示す図である。
【図３】本発明の実施例に係る出力回路の構成例を示す図である。
【図４】本発明の実施例に係る出力回路の動作波形を示す図である。
【図５】本発明の実施例に係る出力回路の具体的な回路例を示す図である。
【図６】図５に示す出力回路の動作波形を示す図である。
【図７】本発明の実施例の効果を説明する図である。
【図８】本発明の第２の実施例に係るフラッシュメモリの構成を示す図である。
【発明を実施するための形態】
【００１３】
本発明の出力回路は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、その他のメモリデバイス、あるいはロジックＩＣやシステムＬＳＩ等の半導体装置に適用される。さらに好ましい態様では、本発明の出力回路は、低電圧で駆動される半導体装置に適用され、例えば、１．８Ｖで駆動されるような出力回路に適用される。さらに好ましい態様では、本発明の出力回路は、少なくとも出力データを外部に出力する外部端子に接続されるが、外部端子は、入力データを入力する機能を備えた外部入出力端子であってもよい。
【実施例】
【００１４】
以下、図面を参照して本発明の実施例について図面を参照して説明する。図３は、本発明の実施例に係る出力回路の一構成例を示す図である。本実施例の出力回路１００は、プルアップ用のＰＭＯＳトランジスタＱｐ１とプルダウン用のＮＭＯＳトランジスタＱｎ１とを含み、出力ノードＯＵＴから外部端子１３０に出力データを出力するＣＭＯＳ構造の出力バッファ１１０と、出力バッファ１１０に接続されたプリバッファ回路１２０とを含んで構成される。
【００１５】
プリバッファ回路１２０は、出力データとリードイネーブル信号／ＲＥを入力し、出力データに応じたプルアップ信号ＰＵおよびプルダウン信号ＰＤを生成し、生成したプルアップ信号ＰＵをプルアップ用のトランジスタＱｐ１に供給し、プルダウン信号ＰＤをプルダウン用のトランジスタＱｎ１に供給する。プリバッファ回路１２０は、例えば、出力データ「０」が入力されたとき、Ｈレベルのプルアップ信号ＰＵおよびこれと同相のプルダウン信号ＰＤを出力し、出力データ「１」が入力されたとき、Ｌレベルのプルアップ信号ＰＵおよびプルダウン信号ＰＤを出力する。
【００１６】
プルアップ用のトランジスタＱｐ１のソースには、例えば、１．８Ｖの供給電圧ＶＤＤに接続され、プルダウン用のトランジスタＱｎ１のソースはＧＮＤに接続され、両トランジスタのドレインが出力ノードＯＵＴに結合される。Ｈレベルのプルアップ信号ＰＵおよびＨレベルのプルダウン信号ＰＤが供給されるとき、トランジスタＱｐ１がオフし、トランジスタＱｎ１がオンされ、出力ノードＯＵＴには、出力データ「０」が生成される。
また、Ｌレベルのプルアップ信号ＰＵおよびＬレベルのプルダウン信号ＰＤが供給されるとき、トランジスタＱｐ１がオンし、トランジスタＱｎ１がオフし、出力ノードＯＵＴには、出力データ「１」が生成される。
【００１７】
本実施例のプリバッファ回路１２０は、プルアップ信号ＰＵがＨレベルからＬレベルに遷移するとき（立ち下がるとき）、プルアップ信号ＰＵを負の電圧にブーストする負ブースト回路１２２を含む。好ましい態様では、負ブースト回路１２２は、プルアップ信号ＰＵの立下りエッジに同期するようにプルアップ信号ＰＵを負にブーストする。
【００１８】
図４に、本実施例の出力回路１００のタイミングチャートを示す。時刻ｔ１で、リードイネーブル信号／ＲＥがＬレベルに立ち下がり、このとき、出力データ「０」がプリバッファ回路１２０に入力されると、プリバッファ回路１２０は、出力データ「０」に応じてＬレベルからＨレベルに遷移するプルアップ信号ＰＵ（プルダウン信号ＰＤも同様）を生成し、これを出力バッファ１１０へ出力する。これに応答して、トランジスタＱｐ１がオフし、トランジスタＱｎ１がオンし、時刻ｔ２で出力ノードＯＵＴから出力データ「０」が出力される。リードイネーブル信号／ＲＥがＬレベルに遷移してから出力データ「０」が出力ノードＯＵＴから出力されるまでの期間Ｔａは、時刻ｔ１から時刻ｔ２までである。
【００１９】
一方、時刻ｔ３で、リードイネーブル信号／ＲＥがＬレベルに立ち下がり、このとき、出力データ「１」が入力されると、プリバッファ回路１２０は、出力データ「１」に応じてＨレベルからＬレベルに遷移するプルアップ信号ＰＵ（プルダウン信号ＰＤも同様に）を生成し、これを出力バッファ１１０に出力する。負ブースト回路１２２は、プルアップ信号ＰＵの立下りに同期して、プルアップ信号ＰＵを一定期間、負の電位Ｖｎにブーストする。トランジスタＱｐ１は、プルアップ信号ＰＵによりオンするが、プルアップ信号ＰＵが負電位Ｖｎにブーストされているため、トランジスタＱｐ１のゲート／ソース間電圧Ｖｇｓが｜Ｖｎ｜＋ＶＤＤとなり、この電圧Ｖｇｓは、負にブーストされないとき（すなわち、ゲート／ソース間電圧ＶｇｓがＶＤＤのとき）よりも大きくなる。その結果、トランジスタＱｐ１が強くオンされ、ドレイン電流Ｉｄが大きくなり、外部端子１３０に接続される負荷容量が急速に充電され、出力ノードＯＵＴの電位は、急速にＶＤＤ電圧に立ち上がる。つまり、リードイネーブル信号／ＲＥがＬレベルに遷移してから出力データ「１」が出力されるまでの時間Ｔｃ（時刻ｔ３から時刻ｔ４まで）を、従来のときの期間Ｔｂ（図２を参照）よりも短くることができる。
【００２０】
次に、本実施例の出力回路１００の好ましい回路例を図５に示す。プリバッファ回路１２０は、ＡＮＤゲート２１０、インバータＩＮ１を含む。ＡＮＤゲート２１０には、出力データＤＡＴＡとリードイネーブル信号／ＲＥとが入力され、リードイネーブル信号／ＲＥがＬレベルのとき、ノードＮ１には、ＤＡＴＡに応じたデータが生成される。インバータＩＮ１は、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２とを含み、インバータＩＮ１は、ノードＮ１を反転したデータをノードＮ２に生成する。このノードＮ２に生成された電圧は、プルアップ信号ＰＵとして出力バッファ１１０のプルアップ用のトランジスタＱｐ１のゲートに供給される。また、ここには図示しないが、プルダウン信号ＰＤは、プルアップ信号ＰＵと同位相であり、この信号ＰＤは、プルダウン用のトランジスタＱｎ１のゲートに供給される。インバータＩＮ１、および出力バッファ１１０への供給電圧ＶＤＤは、例えば、１．８Ｖである。
【００２１】
負ブースト回路１２２は、パルス発生器２２０、遅延回路２３０、キャパシタＣ、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４を含んで構成される。パルス発生回路２２０は、ノードＮ１に生成された電圧とイネーブル信号ＥＮ−１とを入力し、イネーブル信号ＥＮ−１がイネーブルであるとき、ノードＮ１の立ち上がりエッジを検出し、下に凸のワンショットパルス信号をノードＮ３に出力する。一方、イネーブル信号ＥＮ−１がディスエーブルであるとき、パルス発生器２２０のパルス発生機能は無効であり、ノードＮ３は、ノードＮ１の状態に依らず常にＨレベルである。下に凸のワンショットパルスは、ＨレベルからＬレベルに遷移し、Ｌレベルのパルス幅期間を維持し、その後、ＬレベルからＨレベルに遷移するパルス信号である。遅延回路２３０は、パルス発生器２２０の出力ノードＮ３に直列に接続され、パルス発生器２２０により発生されたワンショットパルスを一定時間遅延させる。遅延回路２３０を構成する要素は特に限定されないが、例えば、インバータを用いて構成される。遅延回路２３０とノードＬＶＳＳとの間には、キャパシタＣが接続される。ノードＬＶＳＳは、インバータＩＮ１のＮＭＯＳトランジスタＱｎ２のソースに接続されている。さらにノードＬＶＳＳには、２つの並列に接続されたＮＭＯＳトランジスタＱｎ３、Ｑｎ４が接続される。トランジスタＱｎ３のゲートは、パルス発生器２２０の出力ノードＮ３が接続され、トランジスタＱｎ４のゲートには、イネーブル信号ＥＮ−２が接続される。
【００２２】
イネーブル信号ＥＮ−１、ＥＮ−２は、負ブースト回路１２２を選択的に駆動させるための信号であり、負ブースト回路１２２を動作させたくない場合には、イネーブル信号ＥＮ−１によりパルス発生器２２０をディスエーブルさせ、イネーブル信号ＥＮ−２をＨレベルにすることで、トランジスタＱｎ４をオンし、ノードＬＶＳＳをＧＮＤレベルに固定する。
【００２３】
次に、出力回路１００のタイミングチャートを図６に示す。ここでは、負ブースト回路１２２を動作状態にするため、イネーブル信号ＥＮ−１、ＥＮ−２をイネーブルした時のタイミングチャートを表している。時刻Ｔ１において、ＨレベルのＤＡＴＡがプリバッファ回路１２０に入力されると、ほぼ同時刻にノードＮ１がＨレベルとなり、ノードＮ２がＬレベルに遷移する。パルス発生器２２０は、ノードＮ１の立ち上がりエッジに応答して、時刻Ｔ１から時刻Ｔ４までの期間、ワンショットパルスを発生する。ワンショットパルスの発生により、ノードＮ３に接続されたトランジスタＱｎ３が、Ｌレベルのパルス幅期間（時刻Ｔ１から時刻Ｔ４までの間）オフする。また、イネーブル信号ＥＮ−２によりトランジスタＱｎ４がオフである。このため、トランジスタＱｎ３がオフの期間、ノードＬＶＳＳがＧＮＤから切り離され、フローティング状態となる。
【００２４】
ワンショットパルスは、遅延回路２３０によって遅延された後、時刻Ｔ２で、キャパシタＣに印加される。キャパシタＣの一方の電極は、フローティング状態のノードＬＶＳＳに接続されているため、キャパシタＣの他方の電極にＨレベルからＬレベルに遷移するワンショットパルスが印加されると、これに応答してノードＬＶＳＳが負にブーストされる。トランジスタＱｎ２は、ノードＮ１のＨレベルによりオン状態であり、ノードＬＶＳＳが負電圧にブーストされたことで、ソースが負に引かれ、ノードＮ２の電圧が負にブーストされる。すなわち、プルアップ信号ＰＵが負の電圧にブーストされる。これにより、プルアップトランジスタＱｐ１のゲート／ソース間電圧が負の電圧だけＶＤＤよりも大きくなり、大きなドレイン電流が流れ、出力ノードＯＵＴの電位は、急速にＶＤＤに立ち上がる。
【００２５】
時刻Ｔ４で、ワンショットパルスがＬレベルからＨレベルに遷移すると、トランジスタＱｎ３がオンし、ノードＬＶＳＳがＧＮＤレベルとなり、プルアップ信号ＰＵもＧＮＤレベルとなる。このとき、出力ノードＯＵＴは、既にＶＤＤレベルに充電されている。時刻Ｔ５で、遅延されたパルスがＬレベルからＨレベルに遷移し、これがキャパシタＣに印加されるが、ノードＬＶＳＳがＧＮＤに接続されており、ノードＬＶＳＳの電位はほとんど変動しない。
【００２６】
時刻Ｔ１と時刻Ｔ２の期間は、ワンショットパルスが遅延される時間であり、遅延時間をより短くすることで、プルアップ信号ＰＵが立ち下がるタイミングから瞬時にプルアップ信号ＰＵを負にブーストすることができる。また、時刻Ｔ１と時刻Ｔ４の期間は、ワンショットパルスがＬレベルのパルス幅期間であり、このパルス幅期間と遅延期間との差分の期間（時刻Ｔ２〜Ｔ４）にプルアップ信号ＰＵが負にブーストされる。このため、Ｌレベルのパルス幅期間と遅延期間は、出力ＯＵＴがＶＤＤに立ち上がるのに十分となるように最適化される。他方、トランジスタＱｎ２のソースが負にブーストされるとき、負にブーストされた電圧がＰＮ接合のしきい値を超えないように、パルス幅期間および遅延期間および／またはキャパシタＣの大きさを調整することが望ましい。トランジスタＱｎ２は、ｐ型のシリコン基板内またはＰウエル内に形成され、ｐ型の領域はＧＮＤに接続されるが、ｎ型のソースが負電圧にブーストされたとき、負電圧がＰＮ接合のしきい値を超えると、ＰＮ方向にリーク電流が流れ、インバータＩＮ１にラッチアップを生じさせるおそれがある。このため、リーク電流を防止することが望ましい。
【００２７】
図７は、図５に示す出力回路をシミュレーションしたときの効果を示すグラフである。このグラフは、異なる動作温度、異なる供給電圧で動作させたときのＰＭＯＳプルアップトランジスタの立ち上がり時間を表している。
【００２８】
図７からも明らかなように、供給電圧Ｖｃｃが３Ｖ程度では、供給電圧Ｖｃｃとトランジスタのしきい値との差が比較的大きいため、比較的大きなドレイン電流が流れるため、プルアップ信号を負にブーストしても、ＰＭＯＳトランジスタの立ち上がり時間に改善は見られない。しかし、供給電圧Ｖｃｃが２．０Ｖ程度にまで小さくなると、負にブーストしない場合と比較して立ち上がり時間の改善の効果が表れだし、また、高温動作時よりも低温動作時においてその効果が顕著である。これは、トランジスタの動作温度が低温なるとしきい値が上昇し、供給電圧との差が小さくなるためである。
【００２９】
次に、本発明の第２の実施例について説明する。第２の実施例は、第１の実施例のように構成される出力回路を包含するフラッシュメモリに関する。図８は、フラッシュメモリの典型的な構成を示す図である。フラッシュメモリ３００は、ＮＡＮＤストリング状の複数のメモリセルが行列状に配列されたメモリアレイ３００と、外部入出力端子Ｉ／Ｏに接続されデータの入出力を行う入出力回路３２０と、入出力回路３２０からのアドレスデータを受け取るアドレスレジスタ３３０と、入出力回路３２０からコンフィギュレーションデータを受け取るコンフィギュレーション（構成）レジスタ３４０と、入出力回路３２０からのコマンドデータや外部からの制御信号を受け取り、各部を制御する制御部３５０と、アドレスレジスタ３４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路３６０と、ワード線選択回路３６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路３７０と、アドレスレジスタ３４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路３７０内のデータの選択等を行う列選択回路３８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路３９０とを含んで構成される。
【００３０】
第1の実施例による出力回路１００は、フラッシュメモリ３００の入出力回路３２０に適用される。すなわち、出力回路１００は、読出し動作時に、メモリアレイ３１０から読み出されたデータを出力する。
【００３１】
コンフィギュレーションレジスタ３４０は、外部コントローラによってアクセス可能であり、外部コントローラは、入出力回路３２０の負ブースト回路を動作させるか否かの情報をコンフィギュレーションレジスタ３４０に設定する。例えば、負ブースト回路を動作させるためのフラグ情報がコンフィギュレーションレジスタ３４０に設定された場合、制御部３５０は、読出しデータ「１」が出力されるとき、設定されたフラグ情報に基づき、図５に示すイネーブル信号ＥＮ−１を介してパルス発生器２２０にワンショットパルスを発生させ、かつイネーブル信号ＥＮ−２をＬレベルに駆動することでトランジスタＱｎ４をオフに保つ。他方、負ブースト回路を非動作させるためのフラグ情報が設定された場合、制御部３５０は、当該フラグ情報に基づき、イネーブル信号ＥＮ−１によりパルス発生器をディスエーブルさせ、イネーブル信号ＥＮ−２をＨレベルに駆動することでトランジスタＱｎ４をオンに保つ。
【００３２】
フラッシュメモリ３００において、負ブースト回路を動作させるか否かのオプションは、例えば、読出しデータのアクセス時間の要求が厳しい場合に有効である。この場合には、負ブースト回路を起動させ、出力データ「１」の読出しに要する時間を短縮させることができる。また、内部電圧発生回路３９０が、例えば、３．３Ｖまたは１．８Ｖの供給電圧を選択的に発生することができ、入出力回路３２０が、３．３Ｖまたは１．８Ｖの供給電圧のいずれでも動作可能であるときに有効である。入出力回路３２０が１．８Ｖの供給電圧によって動作される場合に、負ブースト回路を起動させ、入出力回路３２０が３．３Ｖの供給電圧によって動作される場合に、負ブースト回路を非動作にさせることができる。これにより、１．８Ｖ等の低電圧駆動による省消費電力モードでフラッシュメモリを動作させるときであっても、出力データ「１」の読出し時間の遅延を防止することができる。
【００３３】
また、他の好ましい例として、負ブースト回路を動作させるか否かの設定は、コンフィギュレーションレジスタ３４０を用いる以外にも、例えば、工場出荷時等にフラッシュメモリの動作状態を固定的に設定するために、ヒューズＲＯＭ等にフラグ情報を設定するようにしてもよい。
【００３４】
上記実施例では、プリバッファ回路１２０が負ブースト回路１２２を含む例を示したが、これは一例であってこれに限定されるものではない。例えば、負ブースト回路１２２は、プリバッファ回路１２０と別個に設けられる構成であってもよい。また、上記実施例では、下に凸のワンショットパルスを遅延する素子にインバータを用いたが、これ以外の素子を用いて遅延を行うものであってもよい。さらにプリバッファ回路１２０の供給電圧ＶＤＤと、出力バッファ１１０に供給電圧ＶＤＤは、同一であってもよいし、異なるものであってもよい。さらにプリバッファ１２０は、入力されるデータの論理レベルと同一の論理レベル、あるいは入力されるデータの論理レベルを反転させた論理レベルのプルアップ制御信号およびプルダウン制御信号を生成するものであってもよい。
【００３５】
さらに上記実施例では、出力バッファの供給電圧が１．８Ｖ、３．３Ｖ等の場合を例示したが、これらの電圧は一例であって、本発明は、これらの電圧に限定されるものではない。さらに上記実施例は、ＮＡＮＤ型フラッシュメモリに出力回路を提供する例を示したが、本発明の出力回路は、他のメモリデバイやロジックデバイスにも適用することが可能である。さらに本実施例では、出力ノードＯＵＴが外部入出力端子に接続される例を示したが、出力ノードは、外部出力端子に接続されるものであってもよい。
【００３６】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００３７】
１００：出力回路                        １１０：出力バッファ
１２０：プリバッファ回路                １２２：負ブースト回路
１３０：出力バッファ                    ２００：ＮＡＮＤゲート
２１０：ＮＯＲゲート                    ２２０：パルス発生器
【図１】
2017175313.tif 000003
【図２】
2017175313.tif 000004
【図３】
2017175313.tif 000005
【図４】
2017175313.tif 000006
【図５】
2017175313.tif 000007
【図６】
2017175313.tif 000008
【図７】
2017175313.tif 000009
【図８】
2017175313.tif 000010
【手続補正書】
【提出日】平成29年7月25日(2017.7.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部端子と、
前記外部端子に接続され、ｐ型のプルアップトランジスタとｎ型のプルダウントランジスタとを含む出力バッファと、
出力データを入力し、当該出力データに応じたプルアップ信号およびプルダウン信号を前記プルアップトランジスタおよび前記プルダウントランジスタのゲートに供給するプリバッファ回路とを含み、
前記プリバッファ回路は、プルアップ信号がＨレベルからＬレベルに遷移するとき、プルアップ信号を負にブーストする回路を含み、
前記負にブーストする回路は、ｎ型の第１のトランジスタとキャパシタとを含み、第１のトランジスタの一方の端子が前記プルアップ信号に接続され、他方の端子が前記キャパシタに接続され、第１のトランジスタが導通しているとき、前記キャパシタにパルスを印加する、出力回路。
【請求項２】
前記負にブーストする回路はさらに、下に凸のワンショットパルスを発生するパルス発生器を含み、前記負のワンショットパルスが前記キャパシタに印加される、請求項１に記載の出力回路。
【請求項３】
前記負にブーストする回路はさらに、前記ワンショットパルスを遅延する遅延回路と、前記第１のトランジスタの他方の端子と基準電位との間に接続された第２のトランジスタとを含み、
遅延されたワンショットパルスが前記キャパシタに印加される前に前記ワンショットパルスによってＬレベルのパルス幅期間中、第２のトランジスタがオフされる、請求項２に記載の出力回路。
【請求項４】
前記遅延回路による遅延期間と前記ワンショットパルスのＬレベルのパルス幅期間との差分との間に、前記プルアップ信号が負にブーストされる、請求項３に記載の出力回路。
【請求項５】
前記負にブーストする回路は、第１のトランジスタにおいてＰＮ順方向にリーク電流が生じないように前記遅延期間およびＬレベルのパルス幅期間を調整する、請求項４に記載の出力回路。
【請求項６】
外部端子と、
前記外部端子に接続され、ｐ型のプルアップトランジスタとｎ型のプルダウントランジスタとを含む出力バッファと、
出力データを入力し、当該出力データに応じたプルアップ信号およびプルダウン信号を前記プルアップトランジスタおよび前記プルダウントランジスタのゲートに供給するプリバッファ回路とを含み、
前記プリバッファ回路は、プルアップ信号がＨレベルからＬレベルに遷移するとき、プルアップ信号を負にブーストする回路を含み、
前記出力回路はさらに、前記負にブーストする回路をイネーブルまたはディスエーブルするための出力制御回路を含む、出力回路。
【請求項７】
前記出力制御回路は、前記負にブースト回路をイネーブルするとき、前記パルス発生器に前記ワンショットパルスを発生させ、ディスエーブルするとき、前記パルス発生器に前記ワンショットパルスを発生させない、請求項６に記載の出力回路。
【請求項８】
前記出力制御回路はさらに、第１のトランジスタの他方の端子と基準電位との間に、前記第２のトランジスタと並列に接続された第３のトランジスタを含み、前記負にブースト回路をイネーブルするとき、第３のトランジスタをオフにし、ディスエーブルするとき、第３のトランジスタをオンにする、請求項６または７に記載の出力回路。
【請求項９】
前記出力制御回路は、出力バッファに供給される電圧が第１の電圧であるとき、前記負にブーストする回路をイネーブルし、第１の電圧よりも大きい第２の電圧であるとき、前記負にブーストする回路をディスエーブルする、請求項６ないし８いずれか１つに記載の出力回路。
【請求項１０】
請求項７ないし９いずれか１つに記載の出力回路を含む半導体装置であって、
前記出力制御回路は、前記負にブーストする回路をイネーブルまたはディスエーブルするための設定情報を記憶する記憶手段を有する、半導体装置。
【請求項１１】
前記記憶手段は、外部コントローラから提供された前記設定情報を記憶するコンフィギュレーションレジスタである、請求項１０に記載の半導体装置。