(57)【要約】【課題】マルチフェーズ電源において、電圧オフセットによる補正をかけることなく、各ＤＣ−ＤＣスイッチング電源の出力電流の平均化を可能にするマルチフェーズ電源及びその制御方法を提供する。【解決手段】マルチフェーズ電源は、並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のＤＣ−ＤＣスイッチング電源と、各ＤＣ−ＤＣスイッチング電源の出力電流を検出する検出手段と、前記検出手段が検出した前記出力電流値に基づいて、各ＤＣ−ＤＣスイッチング電源のスイッチングの位相を調整することにより、各ＤＣ−ＤＣスイッチング電源の出力電流値を平均化する位相制御手段と、を備えることを特徴とする。【選択図】図１
2017175752.tif 000002
【特許請求の範囲】
【請求項１】
並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のＤＣ−ＤＣスイッチング電源と、
各ＤＣ−ＤＣスイッチング電源の出力電流値を検出する検出手段と、
前記検出手段が検出した前記出力電流値に基づいて、各ＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を調整することにより、各ＤＣ−ＤＣスイッチング電源の出力電流値を平均化する位相制御手段と、
を備えることを特徴とするマルチフェーズ電源。
【請求項２】
前記複数のＤＣ−ＤＣスイッチング電源は、同期クロックによって同期制御され、前記同期クロックを出力する出力部を備える第１のＤＣ−ＤＣスイッチング電源と、前記同期クロックが入力される入力部を備える第２のＤＣ−ＤＣスイッチング電源と、を含み、
前記位相制御手段は、前記出力部から出力された同期クロックの位相を調整して、前記入力部へ入力する
ことを特徴とする請求項１に記載のマルチフェーズ電源。
【請求項３】
前記複数のＤＣ−ＤＣスイッチング電源は、同期クロックによって同期制御され、前記同期クロックが入力される入力部を備える第１のＤＣ−ＤＣスイッチング電源と第２のＤＣ−ＤＣスイッチング電源と、を含み、
前記位相制御手段は、
前記同期クロックを前記第１のＤＣ−ＤＣスイッチング電源の前記入力部に入力し、
前記同期クロックの位相を調整し、調整後の前記同期クロックを前記第２のＤＣ−ＤＣスイッチング電源の前記入力部に入力する
ことを特徴とする請求項１に記載のマルチフェーズ電源。
【請求項４】
前記位相制御手段は、前記検出手段が検出した出力電流値に基づいて基準電流値を決定し、前記複数のＤＣ−ＤＣスイッチング電源のうち前記基準電流値と異なる電流値を出力するＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を調整する
ことを特徴とする請求項２または３に記載のマルチフェーズ電源。
【請求項５】
前記基準電流値は、前記第１のＤＣ−ＤＣスイッチング電源の出力電流値である
ことを特徴とする請求項４に記載のマルチフェーズ電源。
【請求項６】
前記基準電流値は、前記複数のＤＣ−ＤＣスイッチング電源の出力電流値の平均値である
ことを特徴とする請求項４に記載のマルチフェーズ電源。
【請求項７】
前記位相制御手段は、
前記出力電流値が前記基準電流値よりも大きいＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を進め、
前記出力電流値が前記基準電流値よりも小さいＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を遅らせる
ことを特徴とする請求項４〜６のうちいずれか１項に記載のマルチフェーズ電源。
【請求項８】
前記複数のＤＣ−ＤＣスイッチング電源のスイッチング動作の位相の調整可能な範囲は、上限値及び下限値を有する
ことを特徴とする請求項１〜７のうちいずれか１項に記載のマルチフェーズ電源。
【請求項９】
並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数の
ＤＣ−ＤＣスイッチング電源を備えるマルチフェーズ電源の制御方法であって、
各ＤＣ−ＤＣスイッチング電源の出力電流値を検出する検出ステップと、
前記検出ステップにおいて検出された前記出力電流値に基づいて、各ＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を調整することにより、各ＤＣ−ＤＣスイッチング電源の出力電流値を平均化する位相制御ステップと、
を含むことを特徴とするマルチフェーズ電源の制御方法。
【請求項１０】
前記複数のＤＣ−ＤＣスイッチング電源は、同期クロックによって同期制御され、前記同期クロックを出力する出力部を備える第１のＤＣ−ＤＣスイッチング電源と、前記同期クロックが入力される入力部を備える第２のＤＣ−ＤＣスイッチング電源と、を含み、
前記位相制御ステップでは、前記出力部から出力された同期クロックの位相が調整され、前記入力部へ入力される
ことを特徴とする請求項９に記載のマルチフェーズ電源の制御方法。
【請求項１１】
前記複数のＤＣ−ＤＣスイッチング電源は、同期クロックによって同期制御され、前記同期クロックが入力される入力部を備える第１のＤＣ−ＤＣスイッチング電源と第２のＤＣ−ＤＣスイッチング電源と、を含み、
前記位相制御ステップでは、
前記同期クロックが前記第１のＤＣ−ＤＣスイッチング電源の前記入力部に入力され、
前記同期クロックの位相が調整され、調整後の前記同期クロックが前記第２のＤＣ−ＤＣスイッチング電源の前記入力部に入力される
ことを特徴とする請求項９に記載のマルチフェーズ電源の制御方法。
【請求項１２】
前記位相制御ステップでは、前記検出ステップにおいて検出された出力電流値に基づいて基準電流値が決定され、前記複数のＤＣ−ＤＣスイッチング電源のうち前記基準電流値と異なる電流値を出力するＤＣ−ＤＣスイッチング電源のスイッチング動作の位相が調整される
ことを特徴とする請求項１０または１１に記載のマルチフェーズ電源の制御方法。
【請求項１３】
前記基準電流値は、前記第１のＤＣ−ＤＣスイッチング電源の出力電流値である
ことを特徴とする請求項１２に記載のマルチフェーズ電源の制御方法。
【請求項１４】
前記基準電流値は、前記複数のＤＣ−ＤＣスイッチング電源の出力電流値の平均値である
ことを特徴とする請求項１２に記載のマルチフェーズ電源の制御方法。
【請求項１５】
前記位相制御ステップでは、
前記出力電流値が前記基準電流値よりも大きいＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を進める制御が施され、
前記出力電流値が前記基準電流値よりも小さいＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を遅らせる制御が施される
ことを特徴とする請求項１２〜１４のうちいずれか１項に記載のマルチフェーズ電源の制御方法。
【請求項１６】
前記複数のＤＣ−ＤＣスイッチング電源のスイッチング動作の位相の調整可能な範囲は、上限値及び下限値を有する
ことを特徴とする請求項９〜１５のうちいずれか１項に記載のマルチフェーズ電源の制御方法。
【請求項１７】
請求項９〜１６のいずれか１項に記載のマルチフェーズ電源の制御方法の各ステップをコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフェーズ電源及びマルチフェーズ電源の制御方法に関する。
【背景技術】
【０００２】
近年、ＣＰＵ電源の低電圧・大電力化、及び高速な過渡応答の要件に対応すると同時に、電源の全体コストを低減することが求められる。これに対し、２つのＤＣ−ＤＣスイッチング電源を並列接続することで大電力給電に対応し、２フェーズ動作する（スイッチング位相を１８０ｄｅｇシフトする）ことでスイッチング周波数を２倍に高め、過渡応答の応答性を高める技術がある。一般的に２チャンネルまたは多チャンネル構成の場合はマルチフェーズ電源と呼ばれる。なお、本明細書では、複数のＤＣ−ＤＣスイッチング電源を並列接続する場合に、各ＤＣ−ＤＣスイッチング電源のことをチャンネルとも呼ぶ。
【０００３】
ところで、２フェーズ／マルチフェーズ電源を設計する上で、チャンネル間で出力電流値の偏りが発生する問題がある。この問題はスイッチング電源回路の部品バラツキや電源からみた負荷インピーダンスのズレによって生じる。実設計では出力電流値の偏りが発生することを前提に電流マージンを持った部品選定を行うが、部品の大型化やコストアップになってしまう。
【０００４】
この問題に対して、従来、ＤＣ−ＤＣスイッチング電源のフィードバックに電圧オフセットによる補正をかけることで、各々の電源からみた負荷インピーダンスを一致させ、出力電流値の偏りをなくす方法があった。
【０００５】
また、出力電流値の偏りをなくすための技術ではないが、スイッチング位相調整を用いた技術として、２つのスイッチング電源のリップルノイズを逆相にするためスイッチング位相を調整する技術がある。例えばバッファ回路では電源のリップルノイズの影響を受け、バッファ出力にデューティ変動や振幅変動、ジッター変動を引き起こす。これを防ぐため、バッファ回路を２段設け動作電源に異なる２つの電源を用いる構成とし、このリップルノイズを逆相にすることで、リップルノイズの影響をキャンセルする方法があった。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２３９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来技術を用いて出力電流値の偏りをなくす方法では、各ＤＣ−ＤＣスイッチング電源の出力電圧に違いが生じる課題がある。給電対象の負荷（例えばＣＰＵ）が１つであるならば、負荷側でみると電圧は一致するので問題にならないが、２つ以上の負荷があり、各ＤＣ−ＤＣスイッチング電源からみた負荷インピーダンスが異なる場合、電圧ズレが発生し、電圧精度が得られない。
またスイッチング位相調整を用い、リップルノイズが逆相となるよう調整を行っても、各ＤＣ−ＤＣスイッチング電源の出力電流値の偏りをなくすことはできない。
【０００８】
そこで本発明は、マルチフェーズ電源において、電圧オフセットによる補正をかけることなく、各ＤＣ−ＤＣスイッチング電源の出力電流値の平均化を可能にするマルチフェーズ電源及びその制御方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１態様は、並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のＤＣ−ＤＣスイッチング電源と、各ＤＣ−ＤＣスイッチング電源の出力電流値を検出する検出手段と、前記検出手段が検出した前記出力電流値に基づいて、各ＤＣ−ＤＣスイッチング電源のスイッチングの位相を調整することにより、各ＤＣ−ＤＣスイッチング電源の出力電流値を平均化する位相制御手段と、を備えることを特徴とするマルチフェーズ電源を提供する。
【００１０】
本発明の第２態様は、並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のＤＣ−ＤＣスイッチング電源を備えるマルチフェーズ電源の制御方法であって、各ＤＣ−ＤＣスイッチング電源の出力電流値を検出する検出ステップと、前記検出ステップにおいて検出された前記出力電流値に基づいて、各ＤＣ−ＤＣスイッチング電源のスイッチングの位相を調整することにより、各ＤＣ−ＤＣスイッチング電源の出力電流値を平均化する位相制御ステップと、を含むことを特徴とするマルチフェーズ電源の制御方法を提供する。
【００１１】
本発明の第３態様は、本発明に係るマルチフェーズ電源の制御方法の各ステップをコンピュータに実行させることを特徴とするプログラムを提供する。
【発明の効果】
【００１２】
本発明によれば、マルチフェーズ電源において、電圧オフセットによる補正をかけることなく、各ＤＣ−ＤＣスイッチング電源の出力電流値の平均化を可能にする。
【図面の簡単な説明】
【００１３】
【図１】実施例１に係る２フェーズ電源１００の一例を示すブロック図
【図２】実施例１に係るクロック位相調整部１０２の一例を示す内部ブロック図
【図３】実施例１に係るクロック位相シフト量を調整するフローチャートの一例
【図４】スイッチング位相シフトの効果を示す図（Ｉｏｕｔ１＜Ｉｏｕｔ２）
【図５】スイッチング位相シフトの効果を示す図（Ｉｏｕｔ１＞Ｉｏｕｔ２）
【図６】実施例２に係る２フェーズ電源６００の一例を示すブロック図
【図７】実施例２に係るクロック位相調整部６０１の一例を示す内部ブロック図
【図８】実施例３に係るマルチフェーズ電源８００の一例を示すブロック図
【図９】実施例３に係るクロック位相調整部８０１の一例を示す内部ブロック図
【図１０】実施例３に係るクロック位相シフト量を調整するフローチャートの一例
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について、図面を参照して説明する。ただし、本発明は以下の実施例に限定されるものではない。
【００１５】
＜実施例１＞
本実施例の説明では、マルチフェーズ電源の例として、互いに異なる位相でスイッチング動作するよう同期制御された電圧モード制御のＤＣ−ＤＣスイッチング電源を２つ並列接続した２フェーズ電源１００の場合を詳細に説明する。なお、固定周波数で動作するＤＣ−ＤＣスイッチング電源であれば、本実施例を適用可能である。例えば、電流モード制御のＤＣ−ＤＣスイッチング電源に適用してもよい。
【００１６】
（構成）
図１は２フェーズ電源１００のブロック図である。第１のＤＣ−ＤＣスイッチング電源は、第１のスイッチングコントローラ１０３、第１の電流検出部１０５を備える。第１の
スイッチングコントローラ１０３は内部に同期クロック出力部１０４を備える。また第１のＤＣ−ＤＣスイッチング電源は、Ｑ１ＨＭＯＳ−ＦＥＴ１０６、Ｑ１Ｌ ＭＯＳ−ＦＥ
Ｔ１０７を備える。第１のＤＣ−ＤＣスイッチング電源はさらに、Ｌ１インダクタ１０８、Ｒ１ｉ電流検出抵抗１０９、Ｃ１コンデンサ１１０、第１のエラーアンプ１１１、Ｖｒｅｆ１リファレンス電源１１２、Ｒ１ａ抵抗１１３、Ｒ１ｂ抵抗１１４などの部品を備える。
第２のＤＣ−ＤＣスイッチング電源は、第２のスイッチングコントローラ１１５、第２の電流検出部１１７を備える。第２のスイッチングコントローラ１１５は内部に同期クロック入力部１１６を備える。また第２のＤＣ−ＤＣスイッチング電源は、Ｑ２ＨＭＯＳ−ＦＥＴ１１８、Ｑ２Ｌ ＭＯＳ−ＦＥＴ１１９を備える。第２のＤＣ−ＤＣスイッチング
電源はさらに、Ｌ２インダクタ１２０、Ｒ２ｉ電流検出抵抗１２１、Ｃ２コンデンサ１２２、第２のエラーアンプ１２３、Ｖｒｅｆ２リファレンス電源１２４、Ｒ２ａ抵抗１２５、Ｒ２ｂ抵抗１２６などの部品を備える。そして、第１のＤＣ−ＤＣスイッチング電源と第２のＤＣ−ＤＣスイッチング電源と、スイッチング位相を調整するための制御部１０１とクロック位相調整部１０２により２フェーズ電源が構成されている。
第１のＤＣ−ＤＣスイッチング電源及び第２のＤＣ−ＤＣスイッチング電源のスイッチング動作については、既存技術である電圧モード制御で動作するものであり、詳細の動作説明を省略する。
【００１７】
本実施例においては、第１のスイッチングコントローラの動作クロックが同期クロック出力部１０４から出力される。また、第２のＤＣ−ＤＣスイッチング電源は、同期クロック入力部１１６に入力されるクロックに同期してスイッチング動作を行う。つまり本実施例では、第１のスイッチングコントローラの動作クロックが、第１のＤＣ−ＤＣスイッチング電源と第２のＤＣ−ＤＣスイッチング電源を同期させる同期クロックとして利用される。この場合、例えば、水晶振動子などのクロック発振器が第１のＤＣ−ＤＣスイッチング電源に内蔵されていれば、他に外部に設けるクロック源が不要となる。
【００１８】
第１の電流検出部１０５及び第２の電流検出部１１７は、それぞれ第１のＤＣ−ＤＣスイッチング電源の出力電流Ｉｏｕｔ１、第２のＤＣ−ＤＣスイッチング電源の出力電流Ｉｏｕｔ２を検出する。第１のＤＣ−ＤＣスイッチング電源の出力電流Ｉｏｕｔ１を検出するため、第１の電流検出部１０５はＲ１ｉ電流検出抵抗１０９の両端電圧に基づいてＬ１インダクタ１０８に流れる電流ＩＬ１を検出する。そして第１の電流検出部１０５は、電流ＩＬ１の積分の平均値を出力電流Ｉｏｕｔ１として制御部１０１に出力する。本実施例の説明では、Ｌ１インダクタ１０とＣ１コンデンサ１１０の間にＲ１ｉ電流検出抵抗１０９を挿入して電流検出を行っているが、Ｉｏｕｔ１が取得できれば他の構成であっても構わない。同様に、第２の電流検出部１１７はＲ２ｉ電流検出抵抗１２１の両端電圧に基づいて電流ＩＬ２を検出し、積分の平均値を出力電流Ｉｏｕｔ２として制御部１０１に出力する。
【００１９】
制御部１０１は、第１の電流検出部１０５から得られる第１のＤＣ−ＤＣスイッチング電源の出力電流Ｉｏｕｔ１と第２の電流検出部１１７から得られる第２のＤＣ−ＤＣスイッチング電源の出力電流Ｉｏｕｔ２に基づいて基準電流値を決定する。本実施例では、制御部１０１は、基準電流値としてＤＣ−ＤＣスイッチング電源１チャンネルあたりの平均出力電流Ｉｏｕｔ（ａｖｇ）を算出する。制御部１０１は、平均出力電流Ｉｏｕｔ（ａｖｇ）とＩｏｕｔ１ないしＩｏｕｔ２を比較することで、出力電流値の偏り（差があるか）を検出する。そして、制御部１０１は、出力電流値の偏りをもとにクロック位相調整部１０２に対し、クロック位相シフト量を設定する。
制御部１０１は、例えば、ＣＰＵ（プロセッサー）、メモリ、補助記憶装置などにより構成することができる。制御部１０１の各機能は、補助記憶装置に格納されたプログラムをメモリにロードし、ＣＰＵが実行することにより実現される。ただし、制御部１０１の
一部または全部の機能をＡＳＩＣやＦＰＧＡで実現することもできる。また、電源制御用のＩＣやディスクリートの回路素子の組み合わせにより実現してもよい。
【００２０】
本実施例では、平均出力電流Ｉｏｕｔ（ａｖｇ）を基準電流として、Ｉｏｕｔ１ないしＩｏｕｔ２と比較して出力電流の偏り（差があるか）を検出した。しかし、２つのＤＣ−ＤＣスイッチング電源の出力電流値の偏りを検出する場合、１チャンネルあたりの平均電流Ｉｏｕｔ（ａｖｇ）を算出することなく、出力電流Ｉｏｕｔ１と出力電流Ｉｏｕｔ２を比較することで偏りを検出することもできる。この場合、基準電流は出力電流Ｉｏｕｔ１となる。
【００２１】
クロック位相調整部１０２の構成例を図２に示す。クロック位相調整部１０２は、同期クロック出力部１０４から出力された同期クロックの位相を調整して、同期クロック入力部１１６へ入力する。プログラマブルタイミング素子を用いた構成例で、入力された同期クロックに対して１８０ｄｅｇを中心に、１／２ｄｅｇを１ステップとして、１５０〜２１０ｄｅｇの範囲で同期クロック位相の調整を可能にしている。なお、本実施例では１ステップを１／２ｄｅｇとしたが、これは一例であり、必要に応じて１ステップの位相シフト量を変更してもよい。制御部１０１とクロック位相調整部１０２内のステップコントローラ２０１との通信は、例えばシリアル通信にて行う。シリアル通信の例としては、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、登録商標）やＳＰＩ（Ｓｅｒ
ｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ、登録商標）が挙げられる。なお、同期クロックの位相シフトの方法は、本実施例の方法に限定されるものではない。同期クロックの位相をシフトコントロールできれば他の方法でも構わない。
なお、本実施例では、制御部１０１及びクロック位相調整部１０２が、ＤＣ−ＤＣスイッチング電源のスイッチング動作の位相制御手段として機能する。
【００２２】
（処理フロー）
続いて、図３のフローチャートを用いて、同期クロック位相シフト量の調整制御について説明する。
ステップＳ３０１では、制御部１０１がクロック位相調整部１０２の同期クロック位相シフト量を１８０ｄｅｇに設定し、２フェーズ電源をオンする。
ステップＳ３０２では、２フェーズ電源が規定の出力電圧まで上昇後、制御部１０１が第１の電流検出部１０５で得られる出力電流Ｉｏｕｔ１と第２の電流検出部１１７から得られる出力電流Ｉｏｕｔ２を取得する。
ステップＳ３０３では、制御部１０１が出力電流Ｉｏｕｔ１及びＩｏｕｔ２をもとにＤＣ−ＤＣスイッチング電源１チャンネルあたりの平均出力電流Ｉｏｕｔ（ａｖｇ）を算出する。
【００２３】
ステップＳ３０４では、制御部１０１が平均出力電流Ｉｏｕｔ（ａｖｇ）と出力電流Ｉｏｕｔ２を比較する。平均出力電流Ｉｏｕｔ（ａｖｇ）と出力電流Ｉｏｕｔ２の差がなければ（ステップＳ３０４：ＹＥＳ）、ステップＳ３１０に進む。平均出力電流Ｉｏｕｔ（ａｖｇ）と出力電流Ｉｏｕｔ２の差が許容範囲外であれば（ステップＳ３０４：ＮＯ）、ステップＳ３０５に進む。ここで許容範囲を設けるのは、実際には２つのＤＣ−ＤＣスイッチング電源の出力電流値を完全に一致させることは難しいからである。そこで、平均出力電流Ｉｏｕｔ（ａｖｇ）と出力電流Ｉｏｕｔ２の差がないと判定する基準を設計許容範囲（例えば、±５％）と定める。許容範囲内に収まる場合は、２つの出力電流値を平均化できたと判定し、同期クロック位相の調整を行わない。
【００２４】
続いてステップＳ３０５では、平均出力電流Ｉｏｕｔ（ａｖｇ）と出力電流Ｉｏｕｔ２の比較を行う。平均出力電流Ｉｏｕｔ（ａｖｇ）と出力電流Ｉｏｕｔ２の関係がＩｏｕｔ（ａｖｇ）＜Ｉｏｕｔ２の場合（ステップＳ３０５：ＹＥＳ）、ステップＳ３０６に進む
。逆の関係であるＩｏｕｔ（ａｖｇ）＞Ｉｏｕｔ２の場合は（ステップＳ３０５：ＮＯ）、ステップＳ３０８に進む。
【００２５】
ステップＳ３０６では、制御部１０１がクロック位相調整部１０２に対する同期クロック位相シフト量の設定がシフト量下限値である１５０ｄｅｇであるか判定する。既に下限値である場合は（ステップＳ３０６：ＹＥＳ）、これ以上の位相シフト量を小さくすることができないため、ステップＳ３１０に進み、そうではなく位相シフトが可能な場合は（ステップＳ３０６：ＮＯ）、ステップＳ３０７に進む。
ステップＳ３０７では制御部１０１がクロック位相調整部の同期クロック位相シフト量を−１/２ｄｅｇする設定変更を行い、ステップＳ３１０に進む。
【００２６】
ステップＳ３０８では、制御部１０１がクロック位相調整部１０２に対する同期クロック位相シフト量の設定がシフト量上限値である２１０ｄｅｇであるか判定する。既に上限値である場合は（ステップＳ３０８：ＹＥＳ）、これ以上の位相シフト量を大きくすることができないため、ステップＳ３１０に進み、そうではなく位相シフトが可能な場合は（ステップＳ３０８：ＮＯ）ステップＳ３０９に進む。
ステップＳ３０９では制御部１０１がクロック位相調整部のクロック位相シフト量を＋１/２ｄｅｇする設定変更を行い、ステップＳ３１０に進む。
【００２７】
ステップＳ３０６及びステップＳ３０８で示したように、ＤＣ−ＤＣスイッチング電源のスイッチング動作の位相の調整可能な範囲は、上限値及び下限値を有する。上限値及び下限値が存在することによって、例えば、位相調整したＤＣ−ＤＣスイッチング電源のスイッチング動作が他のＤＣ−ＤＣスイッチング電源と同位相になることを防止できる。
【００２８】
ステップＳ３１０では、２フェーズ電源がオンしている状態が判定し、オン状態のままであればステップＳ３０２に戻り、２フェーズ電源がオンしている間はステップＳ３０２からステップＳ３１０までの処理を繰り返す。処理を繰り返すことで、出力電流Ｉｏｕｔ１と出力電流Ｉｏｕｔ２の差が小さくなり、出力電流Ｉｏｕｔ１と出力電流Ｉｏｕｔ２が平均化される。２フェーズ電源がオフする場合、本フロー処理を終了する。
【００２９】
図３のフローチャートで示したように、本実施例では、出力電流Ｉｏｕｔ２が基準電流値（本実施例では平均出力電流Ｉｏｕｔ（ａｖｇ））よりも大きい場合に、第２のＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を進ませる。また、出力電流Ｉｏｕｔ２が基準電流値よりも小さい場合に、第２のＤＣ−ＤＣスイッチング電源のスイッチング動作の位相を遅らせる。
【００３０】
本実施例の効果について図４および図５を用いて説明を行う。まず図４を用いてＩｏｕｔ１＜Ｉｏｕｔ２の関係にある場合の２フェーズ電源の動作変化について詳細に説明する。
【００３１】
図４上図のＤＣ−ＤＣスイッチング電源動作はスイッチング位相Θｐｄを１８０ｄｅｇとして動作している場合で、部品バラツキや負荷インピーダンスの違いといった要因でＩｏｕｔ１＜Ｉｏｕｔ２と出力電流値に偏りを持った動作をしている。ここで、スイッチング位相差Θｐｄは、第１のＤＣ−ＤＣスイッチング電源と第２のＤＣ−ＤＣスイッチング電源のスイッチング動作の位相差である。
【００３２】
これに対し本実施例を適用する。図４下図で示すように、Ｉｏｕｔ１＜Ｉｏｕｔ２の関係にあるので、クロック位相調整部１０２で同期クロック位相シフト量を１８０ｄｅｇよりも小さくする制御が働き、スイッチング位相Θｐｄが１８０ｄｅｇ−αと小さくなる。その結果、時間Ｔ２が時間Ｔ２’へと短くなり、この期間に消費される電荷量が減少する
。時間Ｔ２’の電荷量減少により、時間Ｔ３’のＱ２ＨオンによりＶｉｎ給電を受ける電荷量を減少させることができる。これによりＩｉｎ２、ＩＬ２の電流が減少する。また逆に時間Ｔ４が時間Ｔ４’へと長くなり、この期間に消費される電荷量が増加する。時間Ｔ４’の電荷量増加により、時間Ｔ１’のＱ１ＨオンによりＶｉｎ給電を受ける電荷量を増加させることができる。これによりＩｉｎ１、ＩＬ１の電流値が増加する。これにより出力電流Ｉｏｕｔ１と出力電流Ｉｏｕｔ２の差が小さくなり、２つの出力電流値を平均化することができる。
【００３３】
続いて、図５を用いてＩｏｕｔ１＞Ｉｏｕｔ２の関係にある場合の２フェーズ電源の動作変化について詳細に説明する。図５上図のＤＣ−ＤＣスイッチング電源動作はスイッチング位相Θｐｄを１８０ｄｅｇシフトして動作している場合である。第１のＤＣ−ＤＣスイッチング電源からみた負荷インピーダンスが第２のＤＣ−ＤＣスイッチング電源からみた負荷インピーダンスより小さいことで、Ｉｏｕｔ１＞Ｉｏｕｔ２と出力電流値に偏りを持った動作をしている。
【００３４】
これに対し本実施例を適用すると図５下図で示すように、Ｉｏｕｔ１＞Ｉｏｕｔ２の関係にあるので、クロック位相調整部１０２で同期クロック位相シフト量を１８０ｄｅｇよりも大きくする制御が働く。その結果、スイッチング位相Θｐｄが１８０ｄｅｇ＋αと大きくなる。その結果、時間Ｔ２が時間Ｔ２’へと長くなり、この期間に消費される電荷量が増加する。時間Ｔ２’の電荷量増加により、時間Ｔ３’のＱ２ＨオンによりＶｉｎ給電を受ける電荷量を増加させることができる。これによりＩｉｎ２、ＩＬ２の電流値が増加する。また逆に時間Ｔ４が時間Ｔ４’へと短くなり、この期間に消費される電荷量が減少する。時間Ｔ４’の電荷量減少により、時間Ｔ１’のＱ１ＨオンによりＶｉｎ給電を受ける電荷量を減少させることができる。これによりＩｉｎ１、ＩＬ１の電流値が減少する。これによりＩｏｕｔ１＝Ｉｏｕｔ２の関係に収束し、２つの出力電流値を平均化することができる。
【００３５】
本実施例では、ＤＣ−ＤＣスイッチング電源の動作クロックと同期クロックが一致し、クロック位相を調整することで２つのＤＣ−ＤＣスイッチング電源のスイッチングタイミングをシフトさせた。しかし、動作クロックと同期クロックは必ずしも同じ周波数である必要はなく、同期が取れるものであればよい。例えば、動作クロックは５００ｋＨｚで、同期クロックを分周して生成する１００Ｈｚであってもよい。この場合、位相シフト量は、同期クロックのシフト時間によって調整することができる。
以上述べた通り、２つのＤＣ−ＤＣスイッチング電源を並列接続し２フェーズ動作させる場合、電圧オフセットによる補正をかけることなく、２つの出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。
【００３６】
＜実施例２＞
以下、実施例２について説明する。
実施例１では、スイッチング位相Θｐｄのシフト量調整を、クロック位相調整部１０２にて第１のＤＣ−ＤＣスイッチング電源の動作クロックの位相をシフトし、第２のＤＣ−ＤＣスイッチング電源の動作クロックとすることで実現した。これに対し、実施例２では第１のＤＣ−ＤＣスイッチング電源及び第２のＤＣ−ＤＣスイッチング電源の同期クロックに外部クロックを用いて、同期動作を実現する。
【００３７】
（構成）
以下、マルチフェーズ電源の一例として図６の２フェーズ電源６００のブロック図を用いて、実施例１との差分について説明する。実施例２では、第１のＤＣ−ＤＣスイッチング電源は同期クロック出力部１０４ではなく、第１の同期クロック入力部６０３を有する
。また、第２のＤＣ−ＤＣスイッチング電源は同期クロック入力部１１６と同機能である第２の同期クロック入力部６０５を有する。つまり、第１のスイッチングコントローラ６０２と第２のスイッチングコントローラ６０４は同一となり、第１のＤＣ−ＤＣスイッチング電源と第２のＤＣ−ＤＣスイッチング電源は同一構成で実現できる。そして、２つのＤＣ−ＤＣスイッチング電源の同期クロックを生成するため、位相差クロック生成部６０１を設ける。各ＤＣ−ＤＣスイッチング電源の構成を共通化することによって、部品点数の削減などにより、コストダウンを期待することができる。
【００３８】
位相差クロック生成部６０１の構成例を図７に示す。プログラマブルタイミング素子を用いた構成はクロック位相調整部１０２と同様である。入力クロックは外付けするクロック発振器から入力するか、制御部１０１で生成、出力するクロックを用いて実現する。第１の出力クロックは位相シフトされない同期クロックで、第１の同期クロック入力部６０３に入力する。第２の出力クロックはクロック位相をシフトした調整後の同期クロックで、第２の同期クロック入力部６０５に入力する。クロック位相シフト量の設定制御は実施例１と共通なため、説明を省略する。
なお、本実施例では、制御部１０１及び位相差クロック生成部６０１が、位相制御手段として機能する。
【００３９】
以上述べた通り、２つのＤＣ−ＤＣスイッチング電源を並列接続し２フェーズ動作させる場合、電圧オフセットによる補正をかけることなく、２つの出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。また、本実施例の構成によれば、２つのＤＣ−ＤＣスイッチング電源を共通化することにより、例えば、部品点数の削減によるコストダウンが期待できる。
【００４０】
＜実施例３＞
以下、本発明の実施例３について説明する。
実施例１、実施例２は２つのＤＣ−ＤＣスイッチング電源を並列接続した２フェーズ電源構成であったのに対し、実施例３は４つ並列接続したマルチフェーズ電源に本発明を適用した場合の例である。
【００４１】
（構成）
以下、図８のマルチフェーズ電源８００のブロック図を用いて、実施例２との差分について説明する。マルチフェーズ電源は、第１のＤＣ−ＤＣスイッチング電源８０２、第２のＤＣ−ＤＣスイッチング電源８０３、第３のＤＣ−ＤＣスイッチング電源８０４、第４のＤＣ−ＤＣスイッチング電源８０５が並列接続されて構成される。また、各ＤＣ−ＤＣスイッチング電源は、位相クロック生成部８０１からの同期クロックを受け、同期動作する。各ＤＣ−ＤＣスイッチング電源の構成は、実施例２と同様に同一構成で実現できる。
【００４２】
位相差クロック生成部８０１の構成例を図９に示す。４チャンネルからなるマルチフェーズ電源の場合、各々のＤＣ−ＤＣスイッチング電源のスイッチング位相を９０ｄｅｇずつシフト動作させることで４フェーズ動作を実現する。そのため位相差クロック生成部８０１は、第１から第４の出力クロックを生成する。第１の出力クロックは、基準となる入力クロックを位相シフトすることなく出力する。第２の出力クロックはクロック位相初期値を９０ｄｅｇに±３０ｄｅｇの範囲で位相シフト可能なクロックである。第３の出力クロッククロック位相初期値を１８０ｄｅｇに±３０ｄｅｇの範囲で位相シフト可能なクロックである。第４の出力クロックは、クロック位相初期値を２７０ｄｅｇに±３０ｄｅｇの範囲で位相シフト可能なクロックである。
なお、本実施例では、制御部１０１及び位相差クロック生成部８０１が、位相制御手段として機能する。
【００４３】
（処理フロー）
続いて、図１０のフローチャートを用いて、マルチフェーズ電源のクロック位相シフト量の調整制御について説明する。
【００４４】
ステップＳ１００１では、制御部１０１がクロック位相調整部８０１のクロック位相シフト量を初期値である９０ｄｅｇ、１８０ｄｅｇ、２７０ｄｅｇに設定し、マルチフェーズ電源をオンする。また、位相シフト量の調整を第２のＤＣ−ＤＣスイッチング電源８０３からの開始するため、チャンネル番号ＮをＮ＝２とする。
【００４５】
ステップＳ１００２では、マルチフェーズ電源が規定の出力電圧まで上昇後、制御部１０１が各ＤＣ−ＤＣスイッチング電源から得られる出力電流Ｉｏｕｔ１、Ｉｏｕｔ２、Ｉｏｕｔ３及びＩｏｕｔ４を取得する。ステップＳ１００３では、出力電流Ｉｏｕｔ１、Ｉｏｕｔ２、Ｉｏｕｔ３及びＩｏｕｔ４をもとにＤＣ−ＤＣスイッチング電源１チャンネルあたりの平均出力電流Ｉｏｕｔ（ａｖｇ）を算出する。
【００４６】
ステップＳ１００４〜ステップＳ１０１０では、実施例１で説明したステップＳ３０４〜ステップＳ３０９と同様に、平均出力電流Ｉｏｕｔ（ａｖｇ）と指定チャンネルの出力電流Ｉｏｕｔ（Ｎ）の比較結果から同期クロック位相のシフト量を決定する。
【００４７】
続いてステップＳ１０１１では、クロック位相を調整するチャンネルを切替えるため、チャンネル番号Ｎ（Ｎ＝２，３，４）を変更する。Ｎ＝２及び３の時は＋１し、Ｎ＝４の場合はＮ＝２に変更する。そして、ステップＳ１００２に戻る。これによって、調整対象となるチャンネルが順に切替り、ループ処理が働く。この結果、Ｉｏｕｔ１、Ｉｏｕｔ２、Ｉｏｕｔ３及びＩｏｕｔ４の差分が小さくなり、４つの出力電流値を平均化することができる。
【００４８】
以上述べた通り、複数のＤＣ−ＤＣスイッチング電源を並列接続しマルチフェーズ動作させる場合、電圧オフセットによる補正をかけることなく、各ＤＣ−ＤＣスイッチング電源の出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。
なお、本実施例ではＤＣ−ＤＣスイッチング電源が４チャンネルの場合について説明したが、本実施例はチャンネル数が２以上のマルチフェーズ電源に適用が可能である。
【００４９】
（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００５０】
なお、実施例１〜３はあくまで一例であり、本発明の要旨の範囲内で実施例１〜３の構成を適宜変形したり変更したりすることにより得られる構成も、本発明に含まれる。実施例１〜３の構成を適宜組み合わせて得られる構成も、本発明に含まれる。
【符号の説明】
【００５１】
１００  ２フェーズ電源
１０１  制御部
１０２  クロック位相調整部
１０５  第１の電流検出部
１１７  第２の電流検出部
８００  マルチフェーズ電源
８０１  位相差クロック生成部
８０２  第１のＤＣ−ＤＣスイッチング電源
８０３  第２のＤＣ−ＤＣスイッチング電源
８０４  第３のＤＣ−ＤＣスイッチング電源
８０５  第４のＤＣ−ＤＣスイッチング電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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