(57)【要約】      （修正有）【課題】接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージにを提供する。【解決手段】ファン−アウト半導体パッケージは、貫通孔を有する第１連結部材と、貫通孔に配置され、接続パッド１２２が配置された活性面及び活性面とは反対側の非活性面を有する半導体チップ１２０と、第１連結部材及び非活性面の少なくとも一部を封止する封止材と、第１連結部材及び活性面の上に配置され、接続パッドと電気的に接続された再配線層１４２を含む第２連結部材と、第２連結部材上に配置されたパッシベーション層１２３と、パッシベーション層上に形成された外部接続パッド１６２、及び外部接続パッドと第２連結部材の再配線層とを連結する複数のビア１４３を含むアンダーバンプ金属層１６０と、を含み、第１連結部材は、接続パッドと電気的に接続された再配線層を含む。【選択図】図１１
2017175112.tif 000002
【特許請求の範囲】
【請求項１】
貫通孔を有する第１連結部材と、
前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記第１連結部材及び前記半導体チップの活性面上に配置され、前記半導体チップの接続パッドと電気的に接続された再配線層を含む第２連結部材と、
前記第２連結部材上に配置されたパッシベーション層と、
前記パッシベーション層上に形成された外部接続パッド、及び前記外部接続パッドと前記第２連結部材の再配線層とを連結するビアを含むアンダーバンプ金属層と、を含み、
前記第１連結部材は、前記半導体チップの接続パッドと電気的に接続された再配線層を含み、
前記ビアは複数個設けられる、ファン−アウト半導体パッケージ。
【請求項２】
前記外部接続パッドの表面に、複数の前記ビアにそれぞれ対応して複数のディンプルが形成されている、請求項１に記載のファン−アウト半導体パッケージ。
【請求項３】
前記外部接続パッドと連結された接続端子をさらに含み、
前記接続端子は少なくとも一つがファン−アウト領域に配置されている、請求項１または請求項２に記載のファン−アウト半導体パッケージ。
【請求項４】
前記接続端子は半田ボールであり、
前記半田ボールは前記外部接続パッドの側面を覆う、請求項３に記載のファン−アウト半導体パッケージ。
【請求項５】
前記パッシベーション層は無機フィラー及び絶縁樹脂を含む、請求項１から請求項４の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項６】
前記第１連結部材は、第１絶縁層と、前記第２連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に連結されている、請求項１から請求項５の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項７】
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、請求項６に記載のファン−アウト半導体パッケージ。
【請求項８】
前記第２連結部材の再配線層と前記第１再配線層との間の距離が、前記第２連結部材の再配線層と前記接続パッドとの間の距離より大きい、請求項６または請求項７に記載のファン−アウト半導体パッケージ。
【請求項９】
前記第１再配線層は前記第２連結部材の再配線層よりも厚みが大きい、請求項６から請求項８の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１０】
前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、請求項６から請求項９の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１１】
前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項７に記載のファン−アウト半導体パッケージ。
【請求項１２】
前記第１連結部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含み、
前記第１〜第３再配線層は前記接続パッドと電気的に接続されている、請求項１に記載のファン−アウト半導体パッケージ。
【請求項１３】
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、請求項１２に記載のファン−アウト半導体パッケージ。
【請求項１４】
前記第１絶縁層は前記第２絶縁層より厚みが大きい、請求項１２または請求項１３に記載のファン−アウト半導体パッケージ。
【請求項１５】
前記第３再配線層は前記第２連結部材の再配線層より厚みが大きい、請求項１２から請求項１４の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１６】
前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１２から請求項１５の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１７】
前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、請求項１２から請求項１６の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１８】
貫通孔を有する第１連結部材と、
前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記第１連結部材及び前記半導体チップの活性面上に配置され、前記半導体チップの接続パッドと電気的に連結された再配線層を含む第２連結部材と、
前記第２連結部材上に配置されたパッシベーション層と、
前記パッシベーション層上に形成された外部接続パッド、及び前記外部接続パッドと前記第２連結部材の再配線層とを連結する複数のビアを含むアンダーバンプ金属層と、
前記外部接続パッドと連結され、少なくとも一つがファン−アウト領域に配置された接続端子と、を含み、
前記第１連結部材は、前記半導体チップの接続パッドと電気的に連結された再配線層を含み、
前記外部接続パッドの表面形状が非線形である、ファン−アウト半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関する。
【背景技術】
【０００２】
近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
【０００３】
これに応えるべく提案されたパッケージ技術の一つがファン−アウトパッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の様々な目的の一つは、接続端子などを介して伝達される応力に対する十分な信頼性を有することができるファン−アウト半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
本発明により提案する様々な解決手段の一つは、パッシベーション層に複数のビアで構成される開口部を形成し、これをアンダーバンプ金属層で満たすことで、応力に対する十分な耐性を有するようにすることである。
【０００６】
例えば、一つの側面において、本発明によるファン‐アウト半導体パッケージは、貫通孔を有する第１連結部材と、第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップと、第１連結部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１連結部材及び半導体チップの活性面上に配置され、半導体チップの接続パッドと電気的に連結された再配線層を含む第２連結部材と、第２連結部材上に配置されたパッシベーション層と、パッシベーション層上に形成された外部接続パッド、及び外部接続パッドと第２連結部材の再配線層とを連結する複数のビアを含むアンダーバンプ金属層と、を含み、第１連結部材は、半導体チップの接続パッドと電気的に連結された再配線層を含むことができる。
【０００７】
また、例えば、他の側面において、本発明によるファン−アウト半導体パッケージは、貫通孔を有する第１連結部材と、第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップと、第１連結部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１連結部材及び半導体チップの活性面上に配置され、半導体チップの接続パッドと電気的に連結された再配線層を含む第２連結部材と、第２連結部材上に配置されたパッシベーション層と、パッシベーション層上に形成された外部接続パッド、及び外部接続パッドと第２連結部材の再配線層とを連結する複数のビアを含むアンダーバンプ金属層と、外部接続パッドと連結され、少なくとも一つがファン−アウト領域に配置された接続端子と、を含み、第１連結部材は、半導体チップの接続パッドと電気的に連結された再配線層を含むことができる。
【発明の効果】
【０００８】
本発明の様々な効果の一つとして、接続端子などを介して伝達される応力に対する十分な信頼性を有することができるファン−アウト半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】電子機器システムの例を概略的に示すブロック図である。
【図２】電子機器の一例を概略的に示した斜視図である。
【図３】ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【図４】ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【図５】ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図６】ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図７】ファン−アウト半導体パッケージの概略的な形態を示した断面図である。
【図８】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図９】ファン−アウト半導体パッケージの一例を概略的に示した断面図である。
【図１０】図９のファン−アウト半導体パッケージをＩ−Ｉ'線で切って見た場合の概略的な切断平面図である。
【図１１】図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な拡大図である。
【図１２】図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な変形拡大図である。
【図１３】図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な変形拡大図である。
【図１４】図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な変形拡大図である。
【図１５】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図１６】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図１７】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図１８】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【発明を実施するための形態】
【００１０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１１】
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
【００１２】
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【００１３】
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ‐デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジッグチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
【００１４】
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ  ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６ファミリなど）、ＩＥＥＥ  ８０２．２０、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びこれらの後継標準規格として規定された任意の他の無線プロトコル及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線標準プロトコルまたは有線標準プロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
【００１５】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−Ｆｉｒｉｎｇ  Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
【００１６】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
【００１７】
電子機器１０００は、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ  ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ  ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ  ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
【００１８】
図２は電子機器の一例を概略的に示した斜視図である。
【００１９】
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００のボディ１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品がボディ１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
【００２０】
半導体パッケージ
一般に、半導体チップには、数多くの微細な電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的衝撃または化学的浸蝕により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージング処理して、パッケージの状態で電子機器などに用いている。
【００２１】
半導体パッケージングが必要な理由は、電気的接続という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的には、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードでは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、半導体チップとメインボードの相互間における回路幅の差を緩和することができるパッケージング技術が要求される。
【００２２】
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とファン‐アウト半導体パッケージ（Ｆａｎ−ｏｕｔ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とに区分されることができる。
【００２３】
以下では、図面を参照して、ファン−イン半導体パッケージとファン‐アウト半導体パッケージについてより詳細に説明する。
【００２４】
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【００２５】
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【００２６】
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含むボディ２２２１と、ボディ２２２１の一方の面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、ボディ２２２１の一方の面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどは勿論、これより小規模な中間レベルのサイズの印刷回路基板（ＰＣＢ）においても実装しにくい。
【００２７】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２に開口部として設けられるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
【００２８】
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達性能を実現するように開発が行われている。
【００２９】
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
【００３０】
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３１】
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３２】
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２（すなわち、Ｉ／Ｏ端子）がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装することができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定することができ、外側はモールディング材２２９０などで覆うことができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２（すなわち、Ｉ／Ｏ端子）がさらに再配線され、最終的に電子機器のメインボード２５００に実装することができる。
【００３３】
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装される形で用いることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装される形で用いられている。
【００３４】
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
【００３５】
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、ボディ２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
【００３６】
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置しなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置した形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても半導体パッケージをメインボード上に実装することができる。
【００３７】
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３８】
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えて広がるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても半導体パッケージを電子機器のメインボード２５００に実装されることができる。
【００３９】
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いて実装されるファン−イン半導体パッケージに比べてより薄い厚さを実現することができ、電子機器の小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
【００４０】
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するためのパッケージ技術を意味すると共に、外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、上述した実装技術とはスケール、用途などが異なり、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
【００４１】
以下では、接続端子などを介して伝達される応力に対する十分な信頼性を有することができるファン−アウト半導体パッケージについて図面を参照して説明する。
【００４２】
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
【００４３】
図１０は図９のファン−アウト半導体パッケージをＩ−Ｉ'線で切って見た場合の概略的な切断平面図である。
【００４４】
図１１は図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な拡大図である。
【００４５】
図面を参照すると、一例によるファン‐アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１連結部材１１０及び半導体チップ１２０の活性面上に配置され、接続パッド１２２と電気的に連結された再配線層１４２を含む第２連結部材１４０と、第２連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０上に形成された外部接続パッド１６２、及び外部接続パッド１６２と第２連結部材１４０の再配線層１４２とを連結する複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄを含むアンダーバンプ金属層１６０と、外部接続パッド１６２と連結された接続端子１７０と、を含む。
【００４６】
通常、電子機器のメインボードの熱膨張係数は、ファン−アウト半導体パッケージの連結部材の絶縁層の熱膨張係数より小さい。例えば、メインボードの熱膨張係数は約１７〜１８ｐｐｍ／℃程度であり、連結部材の絶縁層は感光性材料を主に用いるため、熱膨張係数が約６０ｐｐｍ／℃以上であることができる。したがって、ファン−アウト半導体パッケージがメインボードに実装される場合、熱膨張係数の差により、接続端子、例えば、半田ボールを介して伝達される応力（Ｓｔｒｅｓｓ）などがそのままファン−アウト半導体パッケージの内部に加えられる恐れがあり、その結果、ボードレベル（ｂｏａｒｄ  ｌｅｖｅｌ）での信頼性の問題が発生し得る。
【００４７】
これに対し、一例によるファン−アウト半導体パッケージ１００Ａのように、パッシベーション層１５０上に形成された外部接続パッド１６２と、外部接続パッド１６２と第２連結部材１４０の再配線層１４２とを連結する複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄと、を含むアンダーバンプ金属層１６０を導入する場合、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにより応力を分散させることができる。さらに、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにより金属部分（Ｍｅｔａｌ  Ｐｏｒｔｉｏｎ）が高くなることで、応力に対して強度上十分な耐性を確保することができる。その結果、上述のボードレベル信頼性の問題が改善されることができる。
【００４８】
以下、一例による半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
【００４９】
第１連結部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２連結部材１４０の層数を減少させることができる。第１連結部材１１０により、必要に応じて、さらには、具体的な形成材料に応じて、パッケージ１００Ａの剛性を維持することができ、封止材１３０の厚さの均一性を確保するなどの役割を担うことができる。場合に応じて、第１連結部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）の一部として用いられることができる。第１連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１連結部材１１０と所定距離を隔てて離隔されるように配置される。半導体チップ１２０の側面の周囲は第１連結部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形して実施することができ、その形態に応じて他の機能を担うことができる。
【００５０】
第１連結部材１１０は、第２連結部材１４０と接する絶縁層１１１と、第２連結部材１４０と接して絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、を含む。第１連結部材１１０は、絶縁層１１１を貫通して第１及び第２再配線層１１２ａ、１１２ｂを電気的に連結するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に連結される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって発生する段差が最小化されることで、第２連結部材１４０の絶縁距離が一定になる。すなわち、第２連結部材１４０の再配線層１４２から絶縁層１１１の下面までの距離と、第２連結部材１４０の再配線層１４２から接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さよりも小さい。したがって、第２連結部材１４０の高密度配線設計が容易であるという利点がある。
【００５１】
絶縁層１１１の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ‐ｕｐ  Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ  Ｉｍａｇａｂｌｅ  Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
【００５２】
再配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該当層の設計に応じて様々な機能を担うことができる。例えば、再配線層１１２ａ、１１２ｂは、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどをも含む。制限されない一例として、再配線層１１２ａ、１１２ｂの全てがグランドパターンを含むことができ、この場合、第２連結部材１４０の再配線層１４２にグランドパターンを最小化して形成することができるため、配線の設計自由度を向上させることができる。
【００５３】
再配線層１１２ａ、１１２ｂのうち、封止材１３０に形成された開口部１３１を介して露出した一部の再配線層１１２ｂには、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成されることができる。
【００５４】
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に接続させ、その結果、第１連結部材１１０内に電気的経路を形成する。ビア１１３の形成物質としても導電性物質を用いることができる。ビア１１３は、図１０に示したように、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、ビア１１３の形状として、テーパ状だけでなく、円筒状など公知の全ての形状が適用されることができる。一方、後述の工程から分かるように、ビア１１３のための孔を形成する時に、第１再配線層１１２ａの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、ビア１１３は、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、ビア１１３は第２再配線層１１２ｂの一部と一体化することができる。
【００５５】
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｒｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサユニット（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成することができ、この場合、ボディ１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを用いることができる。ボディ１２１には様々な回路を形成することができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に接続させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。ボディ１２１上には接続パッド１２２を露出させるパッシベーション膜１２３を形成することができる。パッシベーション膜１２３は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜から成る二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面との間に段差を成すことができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などがさらに配置されてもよい。
【００５６】
半導体チップ１２０の非活性面は、第１連結部材１１０の第２再配線層１１２ｂの上面よりも下方に配置することができる。例えば、半導体チップ１２０の非活性面は、第１連結部材１１０の絶縁層１１１の上面より下方に配置することができる。半導体チップ１２０の非活性面と第１連結部材１１０の第２再配線層１１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上とすることができる。この場合、半導体チップ１２０の非活性面の角部分で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における、半導体チップ１２０の非活性面上の絶縁距離のばらつきを最小化することができる。
【００５７】
封止材１３０は第１連結部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は特に制限されず、第１連結部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は第１連結部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を担うとともに、バックリングを減少させることができる。
【００５８】
封止材１３０の具体的な物質としては特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、同様にエポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ‐４、ＢＴ、ＰＩＤ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された樹脂を用いてもよい。
【００５９】
封止材１３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で満たし、その後、第１連結部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を満たすとともに、所定の厚さで第１連結部材１１０及び半導体チップ１２０を覆って、その後、第１封止材上を第２封止材を用いて所定の厚さでさらに覆う形態でもよい。この他にも、様々な形態に応用することができる。
【００６０】
封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子を含有させることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものでも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。
【００６１】
第２連結部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２を再配線することができ、後述する接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に接続させることができる。第２連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２を連結するビア１４３と、を含む。一例によるファン−アウト半導体パッケージ１００Ａでは、第２連結部材１４０が単層で構成されているが、複数の層で構成されていてもよい。
【００６２】
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。この場合、絶縁層１４１をより薄く形成することができ、ビア１４３の微細なピッチをより容易に達成することができる。絶縁層１４１が多層で構成される場合、これらの物質は互いに同一であってもよく、必要に応じてこれらの物質は互いに異なってもよい。絶縁層１４１が多層で構成される場合、これらの絶縁層は工程によって一体化され、その境界が不明確であってもよい。
【００６３】
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。
【００６４】
一部の露出した再配線層１４２には、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、当該技術分野において公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
【００６５】
ビア１４３は、互いに異なる層に形成された再配線層１４２、接続パッド１２２などを電気的に接続させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など当該技術分野において公知の全ての形状を適用することができる。
【００６６】
第１連結部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚くすることができる。第１連結部材１１０は、半導体チップ１２０の厚み以上の厚さを有することができるため、これに形成される再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２連結部材１４０の薄型化のために、第２連結部材１４０の再配線層１４２は第１連結部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。
【００６７】
パッシベーション層１５０は、第２連結部材１４０を外部からの物理的損傷や化学的損傷などから保護するための構成である。パッシベーション層１５０は、第２連結部材１４０の再配線層１４２の少なくとも一部を露出させる複数の孔で構成された開口部を有する。この開口部は、パッシベーション層１５０に数十個〜数千個形成することができる。
【００６８】
パッシベーション層１５０の形成物質としては、特に限定されず、例えば、感光性絶縁樹脂などの感光性絶縁物質を用いることができる。または、半田レジストを用いてもよい。または、フィラー及び樹脂を含むが、ガラス繊維を含まない絶縁物質、例えば、ＡＢＦなどを用いてもよい。パッシベーション層１５０の表面粗さの程度は通常の場合よりも低くすることができる。このように表面粗さの程度が低い場合、回路の形成過程で発生し得る様々な副作用（Ｓｉｄｅ  Ｅｆｆｅｃｔｓ）、例えば、表面におけるムラの発生、微細回路実現の困難性などを改善することができる。
【００６９】
アンダーバンプ金属層１６０は接続端子１７０における接続信頼性などを向上させることができる。アンダーバンプ金属層１６０は、パッシベーション層１５０上に形成された外部接続パッド１６２と、外部接続パッド１６２と第２連結部材１４０の再配線層１４２とを連結する複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄと、を含む。上述のように、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにより応力を分散させることができるとともに、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにより金属部分（Ｍｅｔａｌ  Ｐｏｒｔｉｏｎ）が相対的に高くなることで、応力に対する十分な耐性を確保することができる。その結果、上述したボードレベルの信頼性の問題を改善することができる。複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄは、パッシベーション層１５０の開口部を構成する複数の孔を完全に満たしてもよく、場合に応じて、それぞれの孔の壁面に沿って一部のみを満たしてもよい。外部接続パッド１６２は、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ上に形成されてパッシベーション層１５０の表面に沿って延在することができる。
【００７０】
アンダーバンプ金属層１６０は、材料の観点から、露出した再配線層１４２、開口部を構成する複数の孔の壁面、及びパッシベーション層の表面に形成された第１導体層１６０ａと、第１導体層１６０ａ上に形成された第２導体層１６０ｂと、を含むことができる。第１導体層１６０ａはシード層の役割を担うことができ、第２導体層１６０ｂは実質的なアンダーバンプ金属層１６０の役割を担うことができる。第１及び第２導体層１６０ａ、１６０ｂは公知の導電性物質を含み、好ましくは、それぞれ無電解銅及び電解銅を含むことができる。第１導体層１６０ａはシード層の役割を担うため、厚さを非常に薄くすることができる。したがって、第２導体層１６０ｂより厚さを薄くすることができる。
【００７１】
接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファン−アウト半導体パッケージ１００Ａは、接続端子１７０を介して電子機器のメインボードに実装することができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
【００７２】
接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者にとっては設計事項であり、場合に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十個〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。接続端子１７０が半田ボールである場合、接続端子１７０はアンダーバンプ金属層１６０のパッシベーション層１５０の一方の面上に延びて形成された側面を覆うことができ、さらに優れた接続信頼性を有することができる。
【００７３】
接続端子１７０の少なくとも一つはファン−アウト領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域よりも外側に広がる領域を意味する。すなわち、一例による半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ‐ｏｕｔ）パッケージは、ファン−イン（ｆａｎ‐ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子を実現可能であって、３Ｄ接続（３Ｄ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、パッケージの厚さが薄くなるように製造することができ、価格競争力に優れる。
【００７４】
図面に示していないが、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈの内壁に金属層をさらに配置することができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれるようにすることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出させることができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されもよく、第１連結部材１１０の貫通孔１１０Ｈが複数個であって、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどをともに貫通孔１１０Ｈ内に封止することができる。また、パッシベーション層１５０上に、接続端子１７０と実質的に同一レベルに位置するように表面実装部品を実装してもよい。
【００７５】
以下、一例による半導体パッケージ１００Ａの製造方法について説明する。
【００７６】
先ず、デタッチフィルムを準備する。デタッチフィルムの一方の面または両面には金属膜が形成されることができる。金属膜の間の接合面には、後続の分離工程で容易に分離されるように表面処理が施されていることができる。または、金属膜の間に離型層（Ｒｅｌｅａｓｅ  ｌａｙｅｒ）を備えることで、後続工程での分離を容易にすることもできる。デタッチフィルムは公知の絶縁基板であることができ、その材質はいかなるものであってもよい。金属膜は通常の銅箔（Ｃｕ  ｆｏｉｌ）であることができるが、これに限定されるものではなく、他の導電性物質からなる薄い薄膜であってもよい。次に、ドライフィルムを用いて第１再配線層１１２ａの形成のためのパターニングを行う。これは、公知のフォトリソグラフィ工法を用いて形成することができる。ドライフィルムは、感光性材料からなるドライフィルムであることができる。次に、めっき工程を用いて、ドライフィルムのパターニングされた空間を導電性物質で満たすことで第１再配線層１１２ａを形成することができ、この際、金属膜はシード層の役割を担うことができる。めっき工程としては電解めっきまたは無電解めっきなどを用いることができる。具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ  Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）などを用いることができる。次に、エッチング工程などを用いてドライフィルムを除去する。
【００７７】
次に、金属膜上に第１再配線層１１２ａの少なくとも一部を埋め込む絶縁層１１１を形成する。その後、絶縁層１１１を貫通するビア１１３を形成する。また、絶縁層１１１上に第２再配線層１１２ｂを形成する。絶縁層１１１は、その前駆体を公知のラミネート方法によりラミネートしてから硬化させる方法、または公知の塗布方法により前駆体物質を塗布してから硬化させる方法などによって形成することができる。ビア１１３及び第２再配線層１１２ｂは、フォトリソグラフィ、機械的ドリル、及び／またはレーザードリルなどを用いて孔を形成した後、ドライフィルムなどでパターニングし、めっき工程などにより孔及びパターニングされた空間を満たす方法によって形成することができる。次に、デタッチフィルムを剥離する。この際、剥離は金属膜が分離されることを指すことができる。分離にはブレードを用いることができるが、これに限定されず、公知の全ての方法を用いることができる。一方、一連の過程は、デタッチフィルムを剥離する前に、貫通孔の形成前に第１連結部材１１０を形成すると説明したが、これに限定されるものではなく、デタッチフィルムを先に剥離してから上述の工程によって第１連結部材１１０を形成してもよいことはいうまでもない。すなわち、その順序が必ずしも上述の順序に限定されるものではない。
【００７８】
次に、残っている金属膜を公知のエッチング方法などにより除去する。この際、第１再配線層１１２ａが絶縁層１１１の内側方向に入り込むように第１再配線層１１２ａの一部を除去することができる。また、絶縁層１１１に貫通孔１１０Ｈを形成する。貫通孔１１０Ｈは機械的ドリル及び／またはレーザードリルで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うこともできる。機械的ドリル及び／またはレーザードリルを用いて形成した場合は、過マンガン酸塩法などのデスミア処理を行うことで、貫通孔１１０Ｈ内の樹脂スミアを除去することができる。次に、絶縁層１１１の一方の側に粘着フィルムを付着する。粘着フィルムとしては、絶縁層１１１を固定できるものであればいかなるものでも使用可能であって、制限されない一例として、公知のテープなどを用いることができる。公知のテープの例としては、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどが挙げられる。次に、貫通孔１１０Ｈ内に半導体チップ１２０を配置する。例えば、貫通孔１１０Ｈ内の粘着フィルム上に半導体チップ１２０を付着する方法によりこれを配置する。半導体チップ１２０は、接続パッド１２２が粘着フィルムに付着されるようにフェイス−ダウン（ｆａｃｅ−ｄｏｗｎ）形態で配置する。粘着フィルムの付着後に接続パッド１２２が半導体チップ１２０の内側方向に一部が入り込むように半導体チップ１２０を粘着フィルム上に付着させることができる。
【００７９】
次に、封止材１３０を用いて第１連結部材１１０及び半導体チップ１２０の少なくとも一部を封止する。封止材１３０は、第１連結部材１１０及び半導体チップ１２０の非活性面を覆って、貫通孔１１０Ｈ内の空間を満たす。封止材１３０は、公知の方法により形成することができ、例えば、封止材１３０を形成するための樹脂を未硬化状態でラミネートした後、硬化することで形成することができる。または、粘着フィルム上に第１連結部材及び半導体チップ１２０を封止できるように、封止材１３０を形成するための樹脂を未硬化状態で塗布した後、硬化することで形成することもできる。硬化により半導体チップ１２０が固定される。ラミネート方法としては、例えば、高温で所定時間加圧した後、減圧し、室温まで冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。必要に応じて、封止材１３０に開口部１３１を形成することができ、開口部１３１は機械的ドリル及び／またはレーザードリルなどで形成することができる。次に、粘着フィルムを剥離する。剥離方法は特に制限されず、公知の方法により行うことができる。例えば、粘着フィルムとして、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどを用いた場合には、粘着フィルムを熱処理して付着力を弱くしてから行ってもよく、粘着フィルムに紫外線を照射して付着力を弱くしてから行ってもよい。次に、粘着フィルムを除去した第１連結部材１１０及び半導体チップ１２０の活性面上に第２連結部材１４０を形成する。第２連結部材１４０は、絶縁層１４１を順に形成し、この際、それぞれの絶縁層１４１を形成した後、該当層にそれぞれ再配線層１４２及びビア１４３を上述のようなめっき工程などにより形成することで形成することができる。また、第２連結部材１４０上にパッシベーション層１５０を形成する。パッシベーション層１５０は、同様に、前駆体をラミネートしてから硬化させる方法、パッシベーション層１５０の形成物質を塗布してから硬化させる方法などにより形成することができる。
【００８０】
次に、パッシベーション層１５０に、再配線層１４２の少なくとも一部を露出させる複数の孔で構成された開口部を形成する。複数の孔は、機械的ドリル及び／またはレーザードリルなどで形成することができる。または、パッシベーション層１５０の材料に応じて、フォトリソグラフィ法により形成してもよい。次に、露出した再配線層１４２と連結されるように複数の孔を導電性物質で満たすことで、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄを形成する。これとともに、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄと連結され、パッシベーション層１５０の表面上に延在する外部接続パッド１６２を形成する。その結果、アンダーバンプ金属層１６０が形成される。アンダーバンプ金属層１６０は、材料の観点からは、第１導体層１６０ａ及び第２導体層１６０ｂを順に形成することにより形成することができる。第１導体層１６０ａは、公知のめっき工程、例えば、スパッタリングなどの無電解めっきにより形成することができる。第２導体層１６０ｂは、公知のめっき工程、例えば、電解めっきを用いるサブトラクティブ、アディティブ、ＳＡＰ（Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ  Ｓｅｍｉ‐Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）などにより形成することができる。次に、アンダーバンプ金属層１６０上に、公知の方法により接続端子１７０を形成する。接続端子１７０の形成方法は特に限定されず、その構造や形態に応じて技術分野において公知の方法により形成することができる。接続端子１７０はリフロー（ｒｅｆｌｏｗ）により固定することができ、固定力を強化するために、接続端子１７０の一部はパッシベーション層１５０に埋め込まれ、残りの部分は外部に露出するようにすることで、信頼度を向上させることができる。一方、一連の過程は、大量生産が容易であるように、大型サイズのデタッチフィルムを準備し、上述の過程を経て複数のファン−アウト半導体パッケージ１００Ａを製造した後、ソーイング（Ｓａｗｉｎｇ）工程により個別的なファン−アウト半導体パッケージ１００Ａにシンギュレーションすることもできる。
【００８１】
図１２は図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な変形拡大図である。
【００８２】
図面を参照すると、外部接続パッド１６２の表面に、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにそれぞれ対応して複数のディンプル（Ｄｉｍｐｌｅ）を形成することができる。すなわち、外部接続パッド１６２の表面形状を非線形とすることができる。アンダーバンプ金属層１６０の接続端子１７０と接する外部接続パッド１６２の表面に複数のディンプルが形成される場合、アンダーバンプ金属層１６０と接続端子１７０との接触界面が広くなるため、応力を分散させることができる。尚、接触界面が広くなることにより、アンダーバンプ金属層１６０と接続端子１７０との接着力を向上させることができる。その結果、信頼性をさらに向上させることができる。その他の説明は上述したとおりであるため省略する。
【００８３】
図１３は図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な変形拡大図である。
【００８４】
図面を参照すると、外部接続パッド１６２の表面に、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄにそれぞれ対応して形成された複数のディンプルを、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄの内部にまで到達するように形成することができる。その結果、信頼性をさらに向上させることができる。その他の説明は上述したとおりであるため省略する。
【００８５】
図１４は図９のファン−アウト半導体パッケージのＡ領域を拡大表示した概略的な変形拡大図である。
【００８６】
図面を参照すると、アンダーバンプ金属層１６０は、さらに多数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ、１６１ｅ、１６１ｆ、１６１ｇ、１６１ｈ、１６１ｉを含むことができる。それぞれのビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ、１６１ｅ、１６１ｆ、１６１ｇ、１６１ｈ、１６１ｉの垂直断面形状はテーパ状であることができるが、これに限定されるものではない。それぞれのビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ、１６１ｅ、１６１ｆ、１６１ｇ、１６１ｈ、１６１ｉの水平断面形状は円形であることができるが、これに限定されるものではない。外部接続パッド１６２の表面に、複数のビア１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ、１６１ｅ、１６１ｆ、１６１ｇ、１６１ｈ、１６１ｉにそれぞれ対応してさらに多数のディンプルを形成することができる。このように、アンダーバンプ金属層１６０がさらに多数のビア及びさらに多数のディンプルを有する場合、信頼性をさらに向上させることができる。その他の説明は上述したとおりであるため省略する。
【００８７】
図１５はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【００８８】
図面を参照すると、他の一例によるファン‐アウト半導体パッケージ１００Ｂは、第１連結部材１１０が、第２連結部材１４０と接する第１絶縁層１１１ａと、第２連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側の反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。一方、図面には示していないが、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビアを介して電気的に連結されるように構成することができる。
【００８９】
第１再配線層１１２ａが埋め込まれているため、上述のように、第２連結部材１４０の絶縁層１４１の絶縁距離を実質的に一定に保つことができる。第１連結部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する工程不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面との間に段差が形成される。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。
【００９０】
第１連結部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に配置することができる。また、第２連結部材１４０の再配線層１４２と第１連結部材１１０の再配線層１１２ａとの間の距離は、第２連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも大きくすることができる。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。第１連結部材１１０の第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に配置することができる。第１連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第１連結部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置することが可能となる。
【００９１】
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚くすることができる。第１連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
【００９２】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【００９３】
図１６はファン‐アウト半導体パッケージの他の一例を概略的に示した断面図である。
【００９４】
図面を参照すると、他の一例によるファン‐アウト半導体パッケージ１００Ｃは、第１連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。第１連結部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する工程不良による収率低下を改善することができる。一方、図面には示していないが、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビアを介して電気的に連結されるように構成することができる。
【００９５】
第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃよりも厚みを大きくすることができる。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的により厚くすることができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。
【００９６】
第１連結部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に位置することができる。また、第２連結部材１４０の再配線層１４２と第１連結部材１１０の第３再配線層１１２ｃとの間の距離は、第２連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも小さくすることができる。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、その結果、第２連結部材１４０と接することができるためである。第１連結部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。第１連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、第１連結部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂを、半導体チップ１２０の活性面と非活性面との間のレベルに配置することが可能となる。
【００９７】
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２連結部材１４０の再配線層１４２の厚さよりも厚くすることができる。第１連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
【００９８】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【００９９】
図１７はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【０１００】
図面を参照すると、他の一例による半導体パッケージ１００Ｄは、封止材１３０上に配置された補強層１８５をさらに含み、この際、補強層１８５は、パッシベーション層１５０と同一または類似の物質、例えば、無機フィラーが含浸された絶縁樹脂を含むことができる。この補強層１８５は、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦであることができる。補強層１８５は、封止材１３０よりフィラーの含量が多いことができる。したがって、補強層１８５は封止材１３０よりも熱膨張係数を小さくすることができる。また、半導体チップ１２０の非活性面を基準点としたときに、補強層１８５の厚さは封止材１３０の厚さよりも大きくすることができる。このような補強層１８５を導入することで、半導体パッケージ１００Ｄの反り（Ｗａｒｐａｇｅ）を改善することができる。補強層１８５は硬化された状態で封止材１３０に付着されることができ、したがって、封止材１３０と接する面が平らであることができる。補強層１８５には、第１連結部材１１０の他側に配置された再配線層１１２ｂの一部を露出させる開口部１８５Ｈが形成されることができ、開口部１８５Ｈはマーキング（Ｍａｒｋｉｎｇ）などとして用いられることができる。補強層１８５の材料としてＡＢＦなどのフィラーが含浸された絶縁樹脂を用いる場合、パッシベーション層１５０の材料としても、ＡＢＦなどのフィラーが含浸された絶縁樹脂を用いることができる。この場合、パッケージの上部及び下部が両方とも優れた剛性を有することができるため、反りをさらに効果的に軽減することができる。
【０１０１】
必要に応じて、補強層１８５が未硬化状態で封止材１３０に付着されてから硬化させることができる。すなわち、未硬化状態のＡＢＦなどが補強層１８５として用いられることができる。この場合、互いに接する異種材料間の混合または境界面の移動により、貫通孔１１０Ｈ内に熱膨張係数の小さい補強層１８５の材料を侵透させることができる。したがって、封止材１３０のうち、第１連結部材１１０と半導体チップ１２０との間の空間を満たす領域は、補強層１８５で満たされたディンプルを有することができる。その結果、補強層１８５と封止材１３０との密着力をより向上させることができる。すなわち、補強層１８５の封止材１３０と接する面は平らでなくてもよい。
【０１０２】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【０１０３】
図１８はファン‐アウト半導体パッケージの他の一例を概略的に示した断面図である。
図面を参照すると、他の一例による半導体パッケージ１００Ｅは、封止材１３０上に配置された補強層１８１をさらに含み、この際、補強層１８１は、芯材、無機フィラー及び絶縁樹脂を含む。この補強層１８１は、例えば、アンクラッド銅張積層板（Ｕｎｃｌａｄ  ＣＣＬ）であることができる。硬化収縮のないアンクラッド銅張積層板は、封止材１３０の硬化収縮時にパッケージ１００Ｅを保持することができる。この際、補強層１８１は芯材を含むため、弾性係数が相対的に大きい。すなわち、補強層１８１の弾性係数を封止材１３０の弾性係数よりも大きくすることができる。したがって、硬化収縮時に発生する半導体パッケージ１００Ｅの反り返り量を軽減することが可能である。補強層１８１は、硬化した状態で封止材１３０に付着するようにすることができ、したがって、封止材１３０と接する面を平らにすることができる。
【０１０４】
必要に応じて、他の一例による半導体パッケージ１００Ｅは、補強層１８１上に配置された絶縁樹脂層１８２をさらに含むことができる。絶縁樹脂層１８２は、封止材１３０と同一または類似の物性の絶縁樹脂からなることができる。例えば、無機フィラーが含浸された絶縁樹脂、すなわち、封止材１３０と同一または類似の物性のＡＢＦであることができる。絶縁樹脂層１８２は開口部１８２Ｈを容易に形成するために配置される。補強層１８１が最外側に配置された場合には開口部１８２Ｈを形成しにくいが、補強層１８１上に絶縁樹脂層１８２を配置すると、開口部１８２Ｈを容易に形成することができる。開口部１８２Ｈはマーキング（Ｍａｒｋｉｎｇ）などに活用されることができる。また、絶縁樹脂層１８２をさらに配置する場合、反りをさらに効果的に軽減することができる。絶縁樹脂層１８２は硬化させた状態で補強層１８１に付着させることができ、したがって、補強層１８１と接する面を平らにすることができる。
【０１０５】
必要に応じて、補強層１８１を未硬化状態で封止材１３０に付着させてから硬化させることができる。すなわち、未硬化状態のプリプレグなどを補強層１８１として用いることができる。この場合、互いに接する異種材料間の混合または境界面の移動により、貫通孔１１０Ｈ内に熱膨張係数の小さい補強層１８１の材料を侵透させることができる。すなわち、封止材１３０のうち、第１連結部材１１０と半導体チップ１２０との間の空間を満たす領域は、補強層１８１で満たされたディンプル（不図示）を有することができる。この場合、補強層１８１と封止材１３０との密着力をより向上させることができる。すなわち、補強層１８１の封止材１３０と接する面は平らでなくてもよい。場合に応じて、補強層１８１として、ガラス繊維を基準として両側に配置されたフィラーの量が異なる非対称な材料を用いてもよい。すなわち、未硬化状態の非対称プリプレグを用いてもよい。この際、フィラーの含量は、封止材１３０、補強層１８１の封止材１３０側、及び補強層１８１の封止材１３０の反対側の順に多くなるようにすることができる。
【０１０６】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【０１０７】
本発明で用いられた「一例」または「変更例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例または変更例は、他の一例または変更例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【０１０８】
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
【０１０９】
本発明において、「上部、下部、上側、下側、上面、下面」等は、添付の図面に基づいて判断する。例えば、第１接続部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。
【０１１０】
本発明で用いられた用語は、一例を説明するために説明されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【符号の説明】
【０１１１】
１０００  電子機器
１０１０  メインボード
１０２０  チップ関連部品
１０３０  ネットワーク関連部品
１０４０  その他の部品
１０５０  カメラ
１０６０  アンテナ
１０７０  ディスプレイ
１０８０  電池
１０９０  信号ライン
１１００  スマートフォン
１１０１  ボディ
１１１０  メインボード
１１２０  部品
１１３０  カメラ
２２００  ファン−イン半導体パッケージ
２２２０  半導体チップ
２２２１  ボディ
２２２２  接続パッド
２２２３  パッシベーション膜
２２４０  連結部材
２２４１  絶縁層
２２４２  配線パターン
２２４３  ビア
２２５０  パッシベーション層
２２６０  アンダーバンプ金属層
２２７０  半田ボール
２２８０  アンダーフィル樹脂
２２９０  モールディング材
２５００  メインボード
２３０１  インターポーザ基板
２３０２  インターポーザ基板
２１００  ファン−アウト半導体パッケージ
２１２０  半導体チップ
２１２１  ボディ
２１２２  接続パッド
２１４０  連結部材
２１４１  絶縁層
２１４２  再配線層
２１４３  ビア
２１５０  パッシベーション層
２１６０  アンダーバンプ金属層
２１７０  半田ボール
１００  半導体パッケージ
１００Ａ〜１００Ｅ  ファン−アウト半導体パッケージ
１１０  第１連結部材
１１１、１１１ａ、１１１ｂ、１１１ｃ  絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ  再配線層
１１３  ビア
１２０  半導体チップ
１２１  ボディ
１２２  接続パッド
１２３  パッシベーション膜
１３０  封止材
１３１  開口部
１４０  第２連結部材
１４１  絶縁層
１４２  再配線層
１４３  ビア
１５０  パッシベーション層
１６０  アンダーバンプ金属層
１６１ａ〜１６１ｉ  ビア
１６２  外部接続パッド
１６０ａ、１６０ｂ  導体層
１７０  接続端子
１８１、１８５  補強層
１８２  樹脂層
１８２Ｈ、１８５Ｈ  開口部
【図１】
2017175112.tif 000003
【図２】
2017175112.tif 000004
【図３】
2017175112.tif 000005
【図４】
2017175112.tif 000006
【図５】
2017175112.tif 000007
【図６】
2017175112.tif 000008
【図７】
2017175112.tif 000009
【図８】
2017175112.tif 000010
【図９】
2017175112.tif 000011
【図１０】
2017175112.tif 000012
【図１１】
2017175112.tif 000013
【図１２】
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【図１３】
2017175112.tif 000015
【図１４】
2017175112.tif 000016
【図１５】
2017175112.tif 000017
【図１６】
2017175112.tif 000018
【図１７】
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【図１８】
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【手続補正書】
【提出日】平成29年4月24日(2017.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
貫通孔を有する第１連結部材と、
前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記第１連結部材及び前記半導体チップの活性面上に配置され、前記半導体チップの接続パッドと電気的に接続された再配線層を含む第２連結部材と、
前記第２連結部材上に配置されたパッシベーション層と、
前記パッシベーション層上に形成された外部接続パッド、及び前記外部接続パッドと前記第２連結部材の再配線層とを連結するビアを含むアンダーバンプ金属層と、を含み、
前記第１連結部材は、前記半導体チップの接続パッドと電気的に接続された再配線層を含み、
前記ビアは複数個設けられる、ファン−アウト半導体パッケージ。
【請求項２】
前記外部接続パッドの表面に、複数の前記ビアにそれぞれ対応して複数のディンプルが形成されている、請求項１に記載のファン−アウト半導体パッケージ。
【請求項３】
前記外部接続パッドと連結された接続端子をさらに含み、
前記接続端子は少なくとも一つがファン−アウト領域に配置されている、請求項１または請求項２に記載のファン−アウト半導体パッケージ。
【請求項４】
前記接続端子は半田ボールであり、
前記半田ボールは前記外部接続パッドの側面を覆う、請求項３に記載のファン−アウト半導体パッケージ。
【請求項５】
前記パッシベーション層は無機フィラー及び絶縁樹脂を含む、請求項１から請求項４の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項６】
前記第１連結部材は、第１絶縁層と、前記第２連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に連結されている、請求項１から請求項５の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項７】
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、請求項６に記載のファン−アウト半導体パッケージ。
【請求項８】
前記第２連結部材の再配線層と前記第１再配線層との間の距離が、前記第２連結部材の再配線層と前記接続パッドとの間の距離より大きい、請求項６または請求項７に記載のファン−アウト半導体パッケージ。
【請求項９】
前記第１再配線層は前記第２連結部材の再配線層よりも厚みが大きい、請求項６から請求項８の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１０】
前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、請求項６から請求項９の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１１】
前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項７に記載のファン−アウト半導体パッケージ。
【請求項１２】
前記第１連結部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含み、
前記第１〜第３再配線層は前記接続パッドと電気的に接続されている、請求項１に記載のファン−アウト半導体パッケージ。
【請求項１３】
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、請求項１２に記載のファン−アウト半導体パッケージ。
【請求項１４】
前記第１絶縁層は前記第２絶縁層より厚みが大きい、請求項１２または請求項１３に記載のファン−アウト半導体パッケージ。
【請求項１５】
前記第３再配線層は前記第２連結部材の再配線層より厚みが大きい、請求項１２から請求項１４の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１６】
前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１２から請求項１５の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１７】
前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、請求項１２から請求項１６の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１８】
接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置され、前記半導体チップの接続パッドと電気的に連結された再配線層を含む連結部材と、
前記連結部材上に配置されたパッシベーション層と、
前記パッシベーション層上に形成された外部接続パッド、及び前記外部接続パッドと前記連結部材の再配線層とを連結する複数のビアを含むアンダーバンプ金属層と、
前記外部接続パッドと連結された接続端子と、を含む、ファン−アウト半導体パッケージ。
【請求項１９】
貫通孔を有する絶縁層をさらに含み、
前記半導体チップは前記絶縁層の貫通孔に配置されている、請求項１８に記載のファン−アウト半導体パッケージ。
【請求項２０】
前記絶縁層の第１面に配置された第１再配線層、及び前記絶縁層の第１面と向かい合う第２面上に第２再配線層を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に連結されている、請求項１９に記載のファン−アウト半導体パッケージ。
【請求項２１】
前記外部接続パッドの表面形状が非線形である、請求項１８に記載のファン−アウト半導体パッケージ。
【請求項２２】
前記外部接続パッドの表面に、前記複数のビアにそれぞれ対応して複数のディンプルが形成されている、請求項２１に記載のファン−アウト半導体パッケージ。