(57)【要約】      （修正有）【課題】電子製品の軽薄短小化、高効率化への要求に対応するキャパシタ及びこれを内蔵する回路基板を提供する。【解決手段】回路基板は、誘電体層Ｌと、誘電体層を貫通する第１ビア11を含む第１電極１１１と、誘電体層を貫通し、第１ビアと対向する第２ビア１２を含む第２電極１２１と、を含む。第１電極及び第２電極は、相互異なる極性を有し、且つ、第１ビアまたは第２ビアは、複数形成され、第１ビアに電気的に接続する第１導電性パターン２１及び第２ビアに電気的に接続する第２導電性パターン２２を含む。【選択図】図３
2017212431.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層と、
前記誘電体層を貫通する第１ビアを含む第１電極と、
前記誘電体層を貫通し、前記第１ビアと対向する第２ビアを含む第２電極と、を含み、
前記第１電極及び前記第２電極は、相互異なる極性を有する、回路基板。
【請求項２】
前記第１ビアまたは第２ビアは、複数形成される請求項１に記載の回路基板。
【請求項３】
前記第１電極は、
前記第１ビアに電気的に接続する第１導電性パターンを含む請求項１または請求項２に記載の回路基板。
【請求項４】
前記第１導電性パターンは、前記第１ビア上に形成される請求項３に記載の回路基板。
【請求項５】
前記第２電極は、
前記第２ビアに電気的に接続する第２導電性パターンを含む請求項１または請求項２に記載の回路基板。
【請求項６】
前記第２導電性パターンは、前記第２ビア上に形成される請求項５に記載の回路基板。
【請求項７】
複数の絶縁層をさらに含み、
前記誘電体層は、前記複数の絶縁層上に形成される請求項１または請求項２に記載の回路基板。
【請求項８】
複数の絶縁層をさらに含み、
前記誘電体層は、前記複数の絶縁層の内層に形成される請求項１または請求項２に記載の回路基板。
【請求項９】
内層、第１外層及び第２外層で形成される誘電体層と、
前記内層及び前記第１外層を貫通して形成される第３ビアを含む第３電極と、
前記内層及び前記第２外層を貫通して形成され、前記第３ビアと対向して形成される第４ビアを含む第４電極と、を含む回路基板。
【請求項１０】
前記内層は、複数形成される請求項９に記載の回路基板。
【請求項１１】
前記第３電極は、
前記第３ビアに電気的に接続する第３導電性パターンを含む請求項９または請求項１０に記載の回路基板。
【請求項１２】
前記第４電極は、
前記第４ビアに電気的に接続する第４導電性パターンを含む請求項９または請求項１０に記載の回路基板。
【請求項１３】
前記第３ビアまたは前記第４ビアは、スタックビアである請求項９または請求項１０に記載の回路基板。
【請求項１４】
誘電体層と
前記誘電体層を貫通する第１ビアを含む第１電極と、
前記誘電体層を貫通し、前記第１ビアと対向する第２ビアを含む第２電極と、を含むキャパシタ。
【請求項１５】
前記第１ビアまたは第２ビアは、複数形成される請求項１４に記載のキャパシタ。
【請求項１６】
前記第１電極は、
前記第１ビアに電気的に接続する第１導電性パターンを含む請求項１４または請求項１５に記載のキャパシタ。
【請求項１７】
前記第２電極は、
前記第２ビアに電気的に接続する第２導電性パターンを含む請求項１４または請求項１５に記載のキャパシタ。
【請求項１８】
内層、第１外層及び第２外層で形成される誘電体層と、
前記内層及び前記第１外層を貫通し形成される第３ビアを含む第３電極と、
前記内層及び前記第２外層を貫通して形成され、前記第３ビアと対向して形成される第４ビアを含む第４電極と、を含むキャパシタ。
【請求項１９】
前記内層は、複数形成される請求項１８に記載のキャパシタ。
【請求項２０】
前記第３電極は、
前記第３ビアに電気的に接続する第３導電性パターンを含む請求項１８または請求項１９に記載のキャパシタ。
【請求項２１】
前記第４電極は、
前記第４ビアに電気的に接続する第４導電性パターンを含む請求項１８または請求項１９に記載のキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ及びこれを含む回路基板に関する。
【背景技術】
【０００２】
キャパシタ（ｃａｐａｃｉｔｏｒ）は、電気回路における電気を貯蔵する装置であって、離隔している導体板の間に誘電体が形成され、２つの導体板と誘電体との境界部分に電荷が貯蔵されることができる。
【０００３】
キャパシタは、電子製品の軽薄短小化、高効率化への要求に対応するために回路基板に内蔵することができる。また、キャパシタは、回路基板に内蔵されるその他の電子素子に電気的に接続することになるので、電気的特性の向上及び回路の密集度を考慮して様々な方式により印刷回路基板に内蔵するように設計されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国公開特許第２０１２−００５０２８９号公報
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の一実施例によれば、回路基板の薄型化を実現するために誘電体層を貫通するビアが相互対向するように配置され、相互異なる極性を有する電極を形成することにより、キャパシタが内蔵された回路基板を実現することができる。
【図面の簡単な説明】
【０００６】
【図１】本発明の第１実施例に係る回路基板を示す斜視図である。
【図２】本発明の第１実施例に係る回路基板の一部分を拡大した拡大図である。
【図３】本発明の第１実施例に係る回路基板の一部分の分解斜視図である。
【図４】本発明の第１実施例に係る回路基板の一部分の断面図である。
【図５】本発明の第２実施例に係る回路基板の一部を示す図である。
【図６】本発明の第３実施例に係る回路基板の一部を示す図である。
【図７Ａ】本発明の第４実施例に係る回路基板の一部を示す図である。
【図７Ｂ】本発明の第４実施例に係る回路基板の一部を示す図である。
【図７Ｃ】本発明の第４実施例に係る回路基板の一部を示す図である。
【図７Ｄ】本発明の第４実施例に係る回路基板の一部を示す図である。
【図８】本発明の第５実施例に係る回路基板の一部を示す図である。
【図９】本発明の他の実施例に係る回路基板の平面透視図である。
【発明を実施するための形態】
【０００７】
本願で用いた用語は、ただ特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明らかに表現しない限り、複数の表現を含む。
【０００８】
本出願で、ある部分がある構成要素を「含む」とするとき、これは、特別に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。また、明細書の全般にわたって、「上に」とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準にして上側に位置することを意味するものではない。
【０００９】
また、結合と言うことは、各構成要素の間の接合関係において、各構成要素の間に物理的に直接接合される場合のみを意味するのではなく、他の構成が各構成要素の間に介在されて、その他の構成に構成要素がそれぞれ接合されている場合まで包括する概念で使うようにする。また、「結合」とは、各構成要素の間の接触関係において、各構成要素の間に物理的に直接接触する場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、この「他の構成」に構成要素がそれぞれ接触している場合まで包括する概念として使用する。
【００１０】
図面に示された各構成の大きさ及び厚さは、説明の便宜上任意に示したものであり、本発明が必ずしもそれらに限定されることはない。
【００１１】
以下、本発明に係るキャパシタ及びこれを含む回路基板の実施例を添付図面に基づいて詳細に説明し、添付図面に基づいて説明するに当たり、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。
【００１２】
本発明の実施例に係る回路基板は、電子素子等が装着されるメインボード（ｍａｉｎ  ｂｏａｒｄ）、パッケージ基板（ｐａｃｋａｇｅ  ｓｕｂｓｔｒａｔｅ）、パッケージ（ｐａｃｋａｇｅ）を含む概念である。
【実施例】
【００１３】
（第１実施例）
図１は、本発明の第１実施例に係る回路基板１０００の例示図である。図２は、本発明の第１実施例に係る回路基板１０００の一部分を示す図である。図３は、本発明の第１実施例に係る回路基板１０００の一部分の分解斜視図である。図４は、本発明の第１実施例に係る回路基板１０００の一部分の断面図である。
【００１４】
図１から図４を参照すると、本発明の第１実施例に係る回路基板１０００は、単層キャパシタ１００を含み、キャパシタ１００は、誘電体層Ｌ、第１電極１１１、第２電極１２１を含む。
【００１５】
第１電極１１１は、誘電体層Ｌを貫通する第１ビア１１を含むことができ、第１ビア１１に電気的に接続する第１導電性パターン２１をさらに含むことができる。
【００１６】
第１導電性パターン２１は、第１ビア１１上に形成されることができる（図３参照）。
【００１７】
第２電極１２１は誘電体層Ｌを貫通し、第１ビア１１と対向する第２ビア１２を含むことができ、第２ビア１２に電気的に接続する第２導電性パターン２２をさらに含むことができる。
【００１８】
第２導電性パターン２２は、第２ビア１２上に形成されることができる（図３参照）。
【００１９】
一方、第１ビア１１または第２ビア１２は、複数形成可能である。
【００２０】
図２及び図３を参照すると、本発明の第１実施例に係る回路基板１０００において、キャパシタ１００は、第１ビア１１及び第２ビア１２の一部が内部電極として形成され、それ以外の第１ビア１１、第２ビア１２、第１導電性パターン２１及び第２導電性パターン２２は、外部電極として形成されることができる。
【００２１】
第１電極１１１と第２電極１２１は、相互異なる極性の電源が印加され、例えば、第１電極１１１には陽極の、第２電極１２１には陰極の電源が印加されることができる。
【００２２】
第１ビア１１及び第２ビア１２に相互異なる極性の電源が印加されると、第１ビア１１及び第２ビア１２と誘電体層Ｌとの境界面には、相互極性の異なる電荷が蓄積され得る。
【００２３】
誘電体層Ｌに蓄積される電荷の量（静電容量、単位：ファラッド、Ｆ）は、ビア１１、１２の積層面積Ｔ１が大きいほど、第１ビア１１と第２ビア１２との相互間隔Ｗ１が狭いほど増加する。
【００２４】
キャパシタ１００の静電容量を制御するために、第１ビア１１と第２ビア１２との間隔Ｗ１、第１ビア１１及び第２ビア１２の厚さＴ１は、異なるように形成されることができる。
【００２５】
同様に、第１導電性パターン２１と第２導電性パターン２２との間隔Ｗ２及び厚さＴ２は、異なるように形成されることができ、ビア１１、１２の間の間隔Ｗ１及び厚さＴ１と同一に形成されることができる。
【００２６】
さらに、誘電体層Ｌは、比誘電率が大きい物質であるほどキャパシタ１００の静電容量が増加し、必要によってセラミック、タンタル、シリコンフィルム等誘電性質を有するものであれば、制限されずに用いることができる。
【００２７】
図４を参照すると、本発明の第１実施例に係る回路基板１０００は、最外層にキャパシタ１００を形成することができる。
【００２８】
回路基板１０００が電子素子等を実装するためのパッケージ基板である場合、キャパシタ１００を実装するためのソルダー、ワイヤ等の既存方式を用いずに回路基板１０００に形成することができる。
【００２９】
また、キャパシタ１００上に電子素子を配置し、キャパシタ１００と電子素子との接続距離を最小化することができる。
【００３０】
(第２実施例)
図５は、本発明の第２実施例に係る回路基板２０００を示す図である。
【００３１】
図５を参照すると、本発明の第２実施例に係る回路基板２０００においてキャパシタ１００は、内層に形成することができる。
【００３２】
キャパシタ１００は、回路基板２０００の内層に形成され、キャパシタ１００を中心にして下部と上部にそれぞれ絶縁層Ｉ１、Ｉ２、Ｉ３と絶縁層Ｉ４、Ｉ５が形成されることができる。
【００３３】
キャパシタ１００の上部または下部に形成される絶縁層の数は、必要によって変更することが可能である。
【００３４】
能動素子が回路基板２０００に内蔵される場合、能動素子との信号伝達距離を最小化するために、キャパシタ１００は回路基板の内層に形成することができる。
【００３５】
（第３実施例）
図６は、本発明の第３実施例に係る回路基板３０００の一部を示す図である。
【００３６】
図６を参照すると、第３実施例に係る回路基板３０００において、第１ビア１１と第２第２ビア１２のすべてが内部電極を形成する。
【００３７】
図３と比較すると、第３実施例に係る回路基板３０００は、第１実施例に係る回路基板１０００に比べて内部電極の面積をより広く形成することができる。
【００３８】
結果的に、キャパシタ１００に形成される第１導電性パターン２１及び第２導電性パターン２２のパターン形成方法により、キャパシタの静電容量の大きさは異なるように形成されることができる。
【００３９】
（第４実施例）
図７Ａから図７Ｄは、本発明の第４実施例に係る回路基板４０００の一部を示す図である。
【００４０】
図７Ａから図７Ｄを参照すると、第４実施例に係る回路基板４０００において誘電体層ＬＯ１、ＬＩ、ＬＯ２は、３層で形成されたキャパシタ１００を含む。
【００４１】
第４実施例に係る回路基板４０００においてキャパシタ１００は、誘電体層ＬＯ１、ＬＩ、ＬＯ２と、第３電極１３１と、第４電極１４１と、を含む。
【００４２】
誘電体層Ｌは、内層、第１外層及び第２外層の複数層で形成されることができる。
【００４３】
第４実施例に示すように、誘電体層ＬＯ１、ＬＩ、ＬＯ２が３層である場合、積層順に第１外層ＬＯ１、内層ＬＩ、第２外層ＬＯ２となることができる。
【００４４】
第３電極１３１は、内層ＬＩ及び上記第２外層ＬＯ２を貫通して形成される第３ビア１３を含む。
【００４５】
第４電極１４１は、内層及び上記第１外層ＬＯ１を貫通して形成され、第３ビア１３と対向して形成される第４ビア１４を含む。
【００４６】
第３電極１３１と第４電極１４１とは、相互異なる極性の電源が接続され、第３ビア１３と第４ビア１４に電位差を形成することができる。例えば、第３電極１３１には陽極、第４電極１４１には陰極が形成されて電位差を形成することができる。
【００４７】
第３電極１３１は、第３ビア１３に電気的に接続される第３導電性パターン２３をさらに含むことができる。
【００４８】
第４電極１４１は、第４ビア１４に電気的に接続される第４導電性パターン２４をさらに含むことができる。
【００４９】
第３ビア１３または第４ビア１４は、スタックビアであってもよく、高容量の静電容量のために第３ビア１３と第４ビア１４との間隔を最小化することができる。
【００５０】
また、第３導電性パターン２３と第４導電性パターン２４の厚さを異なるものにして静電容量値を制御することができる。
【００５１】
（第５実施例）
図８は、本発明の第５実施例に係る回路基板５０００の一部を示す図である。
【００５２】
図８を参照すると、内層は複数で形成されることができる。
【００５３】
第５実施例に係る回路基板５０００において内層が８層である場合、層の順に第１外層ＬＯ１、内層ＬＩ１〜ＬＩ８、第２外層ＬＯ２となることができる。
【００５４】
本発明の第５実施例に係る回路基板５０００は、必要によって、示された誘電体層の以外にキャパシタの上部または下部に絶縁層をさらに含むことができる。
【００５５】
第５実施例によれば、第３電極１３１は、内層ＬＩ１〜ＬＩ８、及び上記第２外層ＬＯ２を貫通して形成される第３ビア１３を含む。
【００５６】
第５実施例によれば、第４電極１４１は、内層ＬＩ１〜ＬＩ８、及び上記第１外層ＬＯ１を貫通して形成され、第３ビア１３と対向して形成される第４ビア１４を含む。
【００５７】
第５実施例に係る回路基板５０００において、静電容量は、内層に形成された第３ビア１３と第４ビア１４との間の間隔により変えることができる。
【００５８】
（その他の実施例）
図９は、本発明のその他の実施例に係る複数層で形成された回路基板の平面透視図である。
【００５９】
図９を参照すると、キャパシタの形状は、直方体以外に様々な形状を有することができる。
【００６０】
図９を参照すると、その他の実施例に係る印刷回路基板は、積層された誘電体層上にビア工程を行った後、様々な形状にラウティングしてキャパシタ単位に分離することができる。分離されたキャパシタは、パッケージ基板及びその他の基板等に装着されることができる。
【００６１】
上述したように、本発明の実施例に係る回路基板及びキャパシタは、ビア加工を介してキャパシタの電極を形成することができ、ビアの間隔、厚さ、積層数に応じて静電容量値を変化させることができる。
【００６２】
さらに、導電性パターンに形成されるメッキの厚さ、形状などを異なるものに形成することで静電容量値を変化させることができる。
【００６３】
また、印刷回路基板のビア、導電性パターンによりキャパシタを形成することで、キャパシタを配置するためのソルダー、ワイヤなどの電気的接続工程を行わなくてもよく、回路基板とキャパシタ、その他の電子素子との電気的接続信頼性をより高めることができる。
【００６４】
以上、本発明においては具体的な構成要素等の特定事項、限定された実施例及び図面に基づいて説明したが、これは本発明をより容易に理解するために提供されたものであって、本発明は上記の実施例により限定されず、本発明が属する分野で通常的な知識を有する者であれば上記の記載から多様な修正及び変形が可能であることを理解できよう。
【００６５】
したがって、本発明の思想は、説明された実施例に局限されて決められてはならず、後述する特許請求の範囲のみならず、この特許請求の範囲と均等または等価的変形があるあらゆるものなどは、本発明の思想の範疇に属するといえよう。
【符号の説明】
【００６６】
１００    キャパシタ
１１      第１ビア
１２      第２ビア
１３      第３ビア
１４      第４ビア
２１      第１導電性パターン
２２      第２導電性パターン
２３      第３導電性パターン
２４      第４導電性パターン
１１１    第１電極
１２１    第２電極
１３１    第３電極
１４１    第４電極
１０００、２０００、３０００、４０００、５０００      回路基板
【図１】
2017212431.tif 000003
【図２】
2017212431.tif 000004
【図３】
2017212431.tif 000005
【図４】
2017212431.tif 000006
【図５】
2017212431.tif 000007
【図６】
2017212431.tif 000008
【図７Ａ】
2017212431.tif 000009
【図７Ｂ】
2017212431.tif 000010
【図７Ｃ】
2017212431.tif 000011
【図７Ｄ】
2017212431.tif 000012
【図８】
2017212431.tif 000013
【図９】
2017212431.tif 000014