(57)【要約】【課題】検査用のスイッチング素子に同じレベルの電圧が印加される期間の長期化を抑制する。【解決手段】表示装置５００は、表示期間Ｔｄにおいて、スイッチング素子ＳＷｔの状態をオフ状態にするための、レベルＬｖ０Ｌの電圧Ｖ０ａを、当該スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。また、表示装置５００は、スイッチング素子ＳＷ１の状態がオフ状態である垂直ブランキング期間Ｔｖｂにおいて、オンレベルＬｖ１を示す電圧Ｖ１、または、レベルＬｖ０１を示す電圧Ｖ０１を、スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する電圧印加処理を行う。【選択図】図６
2017151345.tif 000002
【特許請求の範囲】
【請求項１】
映像を表示する表示装置であって、
前記映像を表示するために使用される第１スイッチング素子と、
前記第１スイッチング素子の状態を検査するための第２スイッチング素子と、を備え、
前記表示装置は、前記第１スイッチング素子を駆動させることにより、前記映像を表示し、
前記第１スイッチング素子および前記第２スイッチング素子の各々であるスイッチング素子は、第１電極、第２電極および第３電極を有し、
前記スイッチング素子の状態には、当該スイッチング素子の前記第１電極および前記第２電極が電気的に接続されたオン状態と、当該スイッチング素子の当該第１電極および当該第２電極が電気的に接続されていないオフ状態とが存在し、
前記第３電極は、前記スイッチング素子の状態を前記オン状態にするための電圧である第１電圧、および、当該スイッチング素子の状態を前記オフ状態にするための電圧である第２電圧が選択的に印加されるための電極であり、
前記第２スイッチング素子の前記第２電極は、前記第１スイッチング素子に接続されており、
前記表示装置は、当該表示装置が前記映像を表示している期間である表示期間において、前記スイッチング素子である前記第２スイッチング素子の状態を前記オフ状態にするための前記第２電圧であるオフ第２電圧を、当該第２スイッチング素子の前記第３電極に印加し、
前記表示装置は、前記第１スイッチング素子の状態が前記オフ状態である期間において、前記第１電圧、または、前記オフ第２電圧の値と当該第１電圧の値との間の値を示す第３電圧を、前記第２スイッチング素子の前記第３電極に印加する電圧印加処理を行う
表示装置。
【請求項２】
前記表示装置が表示する前記映像は、当該表示装置が、静止画像である複数のフレームを順次表示することにより、表現され、
前記複数のフレームのうちのｎ番目のフレームが表示される期間と、当該複数のフレームのうちの（ｎ＋１）番目のフレームが表示される期間との間の期間である垂直ブランキング期間において、前記表示装置は前記電圧印加処理を行う
請求項１に記載の表示装置。
【請求項３】
前記映像は、静止画像を含み、
前記表示装置が前記静止画像全体を表示するための期間には、水平ブランキング期間が含まれ、
前記表示装置は、前記水平ブランキング期間において、前記電圧印加処理を行う
請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子の検査を行う構成を有する表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では、通常、シール材により互いに貼り合わせられた２つの電極基板と、当該シール材とで形成される空間に液晶が封入される。当該各電極基板には、透明電極が形成されている。また、当該シール材は、映像を表示するための表示領域の周辺に形成される。以下においては、表示領域の周辺の領域を、「周辺領域」ともいう。周辺領域は、平面視（ＸＹ面）において、表示領域を囲む領域である。周辺領域は、液晶表示装置の額縁領域でもある。
【０００３】
また、液晶表示装置の駆動方式には、アクティブマトリクス型、パッシブマトリクス型が存在する。アクティブマトリクス型の液晶表示装置は、スイッチング素子である薄膜トランジスタがマトリクス状に形成されたＴＦＴアレイ基板を有する。当該液晶表示装置では、ＴＦＴアレイ基板および対向基板がシール材を介して互いに貼り合わされている。ＴＦＴアレイ基板と対向基板との間には液晶が封入されている。
【０００４】
ＴＦＴアレイ基板の表示領域には、ゲート配線、ソース配線、画素電極等が設けられている。ゲート配線を伝播するゲート信号によって、スイッチング素子であるＴＦＴの状態が、オン状態またはオフ状態に設定される。ソース配線を伝播するソース信号が、ＴＦＴを介して画素電極に供給される。
【０００５】
そして、画素電極にソース信号が供給されると、対向電極と画素電極との間にソース信号に応じた表示電圧が印加される。これにより、液晶が駆動する。ゲート配線を伝播するゲート信号、及びソース配線を伝播するソース信号は、ドライバＩＣから供給される。
【０００６】
したがって、周辺領域には、ドライバＩＣと、ゲート配線およびソース配線とを接続するための配線が形成されている。また、周辺領域には、シール材および共通配線が形成される。共通配線には、対向基板に共通電位を与えるための共通信号が伝播される。
【０００７】
液晶表示装置には、当該液晶表示装置が正常に動作するかを確認するために、通常、各種検査を行うための構成（以下、「検査用構成」ともいう）が設けられている。特許文献１には、検査用構成が設けられた液晶表示パネル（装置）が開示されている。また、特許文献１には、検査用構成を用いた技術（以下、「関連技術Ａ」ともいう）が開示されている。
【０００８】
関連技術Ａでは、検査端子から、複数の走査線（ゲート配線）、および複数のデータ線（ソース配線）へ、検査用信号が伝達される。そして、検査端子と当該複数の走査線との間、および、検査端子と複数のデータ線との間に設けられた複数の検査用ＴＦＴが制御されることにより、各種検査が行われる。関連技術Ａでは、例えば、当該複数の検査用ＴＦＴを一括制御することにより、数個の検査用信号により検査可能な構成が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−３３８３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
関連技術Ａでは、液晶表示パネル（液晶表示装置）の駆動時には、検査用ＴＦＴに対し、当該検査用ＴＦＴをオフ状態にするための、一定のレベルの電圧が印加される。
【００１１】
一般的に、検査用スイッチング素子（検査用ＴＦＴ）に同じレベルの電圧が印加される期間が長い程、当該検査用スイッチング素子の閾値の変化が大きくなる。すなわち、検査用スイッチング素子に同じレベルの電圧が印加される期間が長い程、外部からの予期されない電圧により、当該検査用スイッチング素子の状態はオン状態になる場合がある。
【００１２】
この場合、オン状態の検査用スイッチング素子から、映像を表示するためのスイッチング素子へ、不必要な電流（リーク電流）が流れてしまい、映像の品質が低下するという不具合が発生するという問題がある。
【００１３】
そのため、上記不具合の発生を防ぐためには、液晶表示装置等の表示装置が、映像を表示している期間、映像を表示していない期間等に関わらず、検査用スイッチング素子に同じレベルの電圧が印加される期間の長期化を抑制することが求められる。
【００１４】
本発明は、このような問題を解決するためになされたものであり、検査用のスイッチング素子に同じレベルの電圧が印加される期間の長期化を抑制した表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一態様に係る表示装置は、映像を表示する。前記表示装置は、前記映像を表示するために使用される第１スイッチング素子と、前記第１スイッチング素子の状態を検査するための第２スイッチング素子と、を備え、前記表示装置は、前記第１スイッチング素子を駆動させることにより、前記映像を表示し、前記第１スイッチング素子および前記第２スイッチング素子の各々であるスイッチング素子は、第１電極、第２電極および第３電極を有し、前記スイッチング素子の状態には、当該スイッチング素子の前記第１電極および前記第２電極が電気的に接続されたオン状態と、当該スイッチング素子の当該第１電極および当該第２電極が電気的に接続されていないオフ状態とが存在し、前記第３電極は、前記スイッチング素子の状態を前記オン状態にするための電圧である第１電圧、および、当該スイッチング素子の状態を前記オフ状態にするための電圧である第２電圧が選択的に印加されるための電極であり、前記第２スイッチング素子の前記第２電極は、前記第１スイッチング素子に接続されており、前記表示装置は、当該表示装置が前記映像を表示している期間である表示期間において、前記スイッチング素子である前記第２スイッチング素子の状態を前記オフ状態にするための前記第２電圧であるオフ第２電圧を、当該第２スイッチング素子の前記第３電極に印加し、前記表示装置は、前記第１スイッチング素子の状態が前記オフ状態である期間において、前記第１電圧、または、前記オフ第２電圧の値と当該第１電圧の値との間の値を示す第３電圧を、前記第２スイッチング素子の前記第３電極に印加する電圧印加処理を行う。
【発明の効果】
【００１６】
本発明によれば、前記表示装置は、表示期間において、前記第２スイッチング素子の状態を前記オフ状態にするためのオフ第２電圧を、当該第２スイッチング素子の前記第３電極に印加する。
【００１７】
また、前記表示装置は、前記第１スイッチング素子の状態が前記オフ状態である期間において、前記第１電圧、または、前記オフ第２電圧の値と当該第１電圧の値との間の値を示す第３電圧を、前記第２スイッチング素子の前記第３電極に印加する電圧印加処理を行う。
【００１８】
なお、前記第１スイッチング素子の状態が前記オフ状態である期間は、映像を表示するために使用される前記第１スイッチング素子が使用されない期間（映像が表示されない期間）である。
【００１９】
以上により、前記第１スイッチング素子の状態を検査するための第２スイッチング素子に同じレベルの電圧が印加される期間の長期化を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る表示装置の断面図である。
【図２】本発明の実施の形態１に係る表示装置に含まれる後述の基板の構成を示す平面図である。
【図３】基板の表示領域の中央部の画素構成を示す平面図である。
【図４】図３のＡ１−Ａ２線に沿った、表示パネルの断面図である。
【図５】検査用構成を説明するための図である。
【図６】本発明の実施の形態１に係る表示装置が行う処理を説明するための図である。
【図７】実施の形態１の変形例における処理を説明するための図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照しつつ、本発明の好ましい実施の形態について説明する。以下の図面では、同一の各構成要素には同一の符号を付してある。同一の符号が付されている各構成要素の名称および機能は同じである。したがって、同一の符号が付されている各構成要素の一部についての詳細な説明を省略する場合がある。
【００２２】
以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施の形態に限定されるものではない。また、説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている場合がある。
【００２３】
なお、実施の形態において例示される各構成要素の寸法、材質、形状、当該各構成要素の相対配置などは、本発明が適用される装置の構成、各種条件等により適宜変更されてもよい。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
【００２４】
＜実施の形態１＞
（表示装置の全体の基本構成）
図１は、本発明の実施の形態１に係る表示装置５００の断面図である。表示装置５００は、例えば、液晶を利用して映像を表示する液晶表示装置である。なお、表示装置５００は、液晶表示装置に限定されず、他の方式の表示装置であってもよい。表示装置５００は、例えば、有機ＥＬ（Electroluminescence）ディスプレイであってもよい。
【００２５】
図１において、Ｘ方向、Ｙ方向およびＺ方向の各々は、互いに直交する。以下の図に示されるＸ方向、Ｙ方向およびＺ方向の各々も、互いに直交する。以下においては、Ｘ方向と、当該Ｘ方向の反対の方向（−Ｘ方向）とを含む方向を「Ｘ軸方向」ともいう。また、以下においては、Ｙ方向と、当該Ｙ方向の反対の方向（−Ｙ方向）とを含む方向を「Ｙ軸方向」ともいう。また、以下においては、Ｚ方向と、当該Ｚ方向の反対の方向（−Ｚ方向）とを含む方向を「Ｚ軸方向」ともいう。
【００２６】
また、以下においては、Ｘ軸方向およびＹ軸方向を含む平面を、「ＸＹ面」ともいう。また、以下においては、Ｘ軸方向およびＺ軸方向を含む平面を、「ＸＺ面」ともいう。また、以下においては、Ｙ軸方向およびＺ軸方向を含む平面を、「ＹＺ面」ともいう。
【００２７】
図２は、本発明の実施の形態１に係る表示装置５００に含まれる後述の基板１１０の構成を示す平面図である。
【００２８】
図１および図２を参照して、表示装置５００は、表示パネル１００と、バックライトユニットＢＬ１と、光学フィルムＬＦ１とを含む。表示パネル１００は、例えば、ＦＦＳ（Frings Field Switching）モードの液晶表示パネルである。
【００２９】
なお、表示パネル１００は、液晶表示パネルに限定されず、他の方式のパネルであってもよい。表示パネル１００は、例えば、有機ＥＬパネルであってもよい。
【００３０】
表示パネル１００は、映像を表示するためのパネルである。以下においては、表示パネル１００のうち、映像が表示される側を、「視認側」ともいう。また、以下においては、表示パネル１００のうち、映像が表示されない側を、「反視認側」ともいう。
【００３１】
バックライトユニットＢＬ１は、表示パネル１００が映像を表示するために使用する光を出射する。バックライトユニットＢＬ１は、表示パネル１００の反視認側に設けられている。表示パネル１００と、バックライトユニットＢＬ１との間には、光学フィルムＬＦ１が設けられている。光学フィルムＬＦ１は、例えば、位相差板等から構成される。
【００３２】
以下においては、バックライトユニットＢＬ１から出射される光を、「光Ｌａ」ともいう。光Ｌａは、バックライトユニットＢＬ１から、Ｚ軸方向へ伝播する光である。表示パネル１００は、バックライトユニットＢＬ１から出射される光Ｌａを使用して、映像を表示する。
【００３３】
なお、表示装置５００は、さらに、筐体（図示せず）を備える。筐体は、樹脂、金属等から構成される。表示装置５００の筐体は、当該表示装置５００が備える各構成要素を収容する。当該各構成要素は、例えば、表示パネル１００、バックライトユニットＢＬ１、光学フィルムＬＦ１等である。
【００３４】
表示パネル１００は、基板１１０，１２０と、液晶層３０とを備える。基板１１０，１２０の各々は、透光性を有する。基板１１０は、液晶層３０を制御するための構成を有するアレイ基板である。基板１２０は、表示パネル１００の視認側に設けられている。基板１２０は、当該基板１２０を透過する光を、色光として出射するカラーフィルタ基板である。当該色光は、例えば、赤色光、緑色光、青色光等である。
【００３５】
基板１１０および基板１２０は、シール材ＳＬ１により、互いに貼り合わせられる。すなわち、表示パネル１００は、シール材ＳＬ１により、基板１１０および基板１２０が互いに貼り合わせられた構造を有する。つまり、基板１２０は、基板１１０に対向する対向基板である。平面視（ＸＹ面）における、シール材ＳＬ１の形状は、閉ループ状（枠状）である。
【００３６】
液晶層３０は、複数の液晶分子３１を含む。なお、図１では、構成を見易くするために、２つの液晶分子３１のみを示しているが、実際には、液晶層３０は、非常に多くの液晶分子３１を含む。基板１１０、基板１２０およびシール材ＳＬ１により形成される領域（空間）には、液晶層３０が封入される。
【００３７】
表示パネル１００は、表示領域Ｒｇ１と周辺領域（額縁領域）Ｒｇ２とを有する。表示領域Ｒｇ１は、表示パネル１００が、平面視（ＸＹ面）において、映像を表示するための領域である。表示領域Ｒｇ１は、平面視（ＸＹ面）において行列状に配置された複数の画素部（図示せず）を含む。表示パネル１００は、当該複数の画素部を利用して映像を表示する。当該各画素部は、赤画素、緑画素および青画素から構成される。
【００３８】
以下においては、画素部を構成する赤画素、緑画素および青画素の各々を、「画素Ｐｘ」または「画素」ともいう。画素Ｐｘは、表示パネル１００に映像を表示する単位となるものである。表示領域Ｒｇ１は、行列状に配置された複数の画素Ｐｘから構成される。すなわち、表示領域Ｒｇ１は、行列状に配置された複数の画素部から構成される。また、以下においては、画素が形成されている領域を、「画素領域」ともいう。
【００３９】
周辺領域Ｒｇ２は、平面視（ＸＹ面）において、表示領域Ｒｇ１の周辺に設けられている。具体的には、周辺領域Ｒｇ２は、平面視（ＸＹ面）において、表示領域Ｒｇ１を囲む領域である。平面視（ＸＹ面）における周辺領域Ｒｇ２の形状は閉ループ状（額縁状）である。
【００４０】
なお、表示領域Ｒｇ１および周辺領域Ｒｇ２は、表示パネル１００が構成される空間と、当該空間におけるＸＹ面、ＸＺ面およびＹＺ面とに対しても、表示パネル１００と同様に適用される。すなわち、表示領域Ｒｇ１および周辺領域Ｒｇ２は、表示パネル１００を構成する各構成要素（基板１１０，１２０、液晶層３０等）に対しても、表示パネル１００と同様に適用される。そのため、例えば、図１のように、表示パネル１００の基板１１０は、表示領域Ｒｇ１と周辺領域Ｒｇ２とを有する。
【００４１】
次に、アレイ基板としての基板１１０について詳細に説明する。図１および図２を参照して、基板１１０は、複数のゲート配線ＧＬと、複数のソース配線ＳＬと、透明基板１１１と、複数のスイッチング素子ＳＷ１と、複数の画素電極ＧＥ１と、偏光板６５ａと、配向膜１１２と、を含む。
【００４２】
なお、図２では、構成を分かり易くするために、４本のゲート配線ＧＬと、５本のソース配線ＳＬとを示している。しかしながら、実際には、基板１１０は、ｎ（５以上の整数）本のゲート配線ＧＬと、ｓ（６以上の整数）本のソース配線ＳＬとを含む。
【００４３】
各ゲート配線ＧＬおよび各ソース配線ＳＬは、詳細は後述するが、各スイッチング素子ＳＷ１を制御するための信号を、当該各スイッチング素子ＳＷ１へ伝達するための配線である。各スイッチング素子ＳＷ１は、当該信号を利用して、後述の画素電極ＧＥ１に電圧を供給する。
【００４４】
各ゲート配線ＧＬは、表示領域Ｒｇ１において、平行に設けられている。具体的には、各ゲート配線ＧＬは、図２のように、基板１１０の表示領域Ｒｇ１において、行方向（Ｘ軸方向）に延在するように設けられている。各ゲート配線ＧＬは、走査信号線として機能する。
【００４５】
また、各ソース配線ＳＬは、表示領域Ｒｇ１において、平行に設けられている。具体的には、各ソース配線ＳＬは、図２のように、表示領域Ｒｇ１において、列方向（Ｙ軸方向）に延在するように設けられている。各ソース配線ＳＬは、表示信号線として機能する。複数のゲート配線ＧＬと、複数のソース配線ＳＬとにより形成される矩形が、「画素Ｐｘ」に相当する。
【００４６】
基板１１０の表示領域Ｒｇ１を構成する各画素Ｐｘには、スイッチング素子ＳＷ１が設けられている。すなわち、各スイッチング素子ＳＷ１は、行列状に設けられている。具体的には、各ゲート配線ＧＬと各ソース配線ＳＬとが交差する部分の近傍には、スイッチング素子ＳＷ１が設けられている。なお、表示領域Ｒｇ１には、各スイッチング素子ＳＷ１がアレイ（行列）状に設けられているため、当該表示領域Ｒｇ１を、「アレイ領域」ともいう。
【００４７】
偏光板６５ａは、互いに直交する透過軸および吸収軸を有する。偏光板６５ａは、吸収軸に沿って振動する光を吸収する。すなわち、偏光板６５ａは、当該偏光板６５ａの吸収軸に沿って振動する光を透過させない。
【００４８】
透明基板１１１は、透光性を有する。透明基板１１１は、絶縁性材料で構成される。例えば、透明基板１１１は、ガラス基板、半導体基板等である。透明基板１１１の一方の面には、複数のスイッチング素子ＳＷ１が設けられている。なお、前述の偏光板６５ａは、透明基板１１１の他方の面に設けられている。
【００４９】
各スイッチング素子ＳＷ１は、例えば、非晶質シリコン、酸化物半導体等で構成されるＴＦＴ（Thin Film Transistor）である。具体的には、各スイッチング素子ＳＷ１は、例えば、Ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。
【００５０】
各スイッチング素子ＳＷ１は、ドレイン電極、ソース電極およびゲート電極を有する。以下においては、スイッチング素子ＳＷ１のドレイン電極およびソース電極が電気的に接続された状態を、「オン状態」ともいう。また、以下においては、スイッチング素子ＳＷ１のドレイン電極およびソース電極が電気的に接続されていない状態を、「オフ状態」ともいう。スイッチング素子ＳＷ１の状態には、オン状態と、オフ状態とが存在する。
【００５１】
各スイッチング素子ＳＷ１は、オン状態またはオフ状態に設定される。なお、各スイッチング素子ＳＷ１は、Ｐチャネル型のＭＯＳＦＥＴであってもよい。
【００５２】
各スイッチング素子ＳＷ１には、後述の画素電極ＧＥ１（図示せず）が接続される。具体的には、各スイッチング素子ＳＷ１のドレイン電極には、後述の画素電極ＧＥ１が接続される。
【００５３】
各画素電極ＧＥ１は、表示領域Ｒｇ１の各画素Ｐｘに対応して設けられている。各画素電極ＧＥ１は、当該画素電極ＧＥ１に電圧が印加されることにより、液晶層３０において電界を発生させるための電極である。具体的には、各画素電極ＧＥ１は、液晶層３０において、液晶分子３１の向きを変化させるための電界を発生させるために使用される。画素電極ＧＥ１の形状は、平板状である。画素電極ＧＥ１は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電膜から構成される透明導電膜パターンである。
【００５４】
配向膜１１２は、液晶分子３１を配向させるための膜である。配向膜１１２は、透明基板１１１の一方の面に設けられている。
【００５５】
次に、カラーフィルタ基板としての基板１２０について詳細に説明する。図１を参照して、基板１２０は、偏光板６５ｂと、透明基板１２１と、カラーフィルタＣＦ１と、ブラックマトリクス（Ｂｌａｃｋ  Ｍａｔｒｉｘ）ＢＭ１と、図示されない共通電極（対向電極）と、配向膜１２２とを含む。
【００５６】
偏光板６５ｂは、偏光板６５ａと同じ機能および構成を有する板である。透明基板１２１は、透光性を有する透明基板である。透明基板１２１の一方の面には、カラーフィルタＣＦ１およびブラックマトリクスＢＭ１が設けられている。なお、偏光板６５ｂは、透明基板１２１の他方の面に設けられている。
【００５７】
ブラックマトリクスＢＭ１は、光の一部を遮る遮光部材である。また、ブラックマトリクスＢＭ１は、基板１２０が有する周辺領域Ｒｇ２を光が透過しないように、当該周辺領域Ｒｇ２に設けられている。
【００５８】
図示されない共通電極（対向電極）は、ブラックマトリクスＢＭ１および各カラーフィルタＣＦ１を覆うように設けられている。共通電極は、絶縁膜を介して、各画素電極ＧＥ１と対向するように設けられている。共通電極には、例えば、スリットが設けられている。
【００５９】
配向膜１２２は、液晶分子３１を配向させるための膜である。配向膜１２２は、当該配向膜１２２が表示領域Ｒｇ１内の共通電極（図示せず）の一部を覆うように、設けられている。
【００６０】
次に、基板１１０の電気的な構成について詳細に説明する。図２を参照して、基板１１０の周辺領域Ｒｇ２には、走査信号駆動回路４６ａ、表示信号駆動回路４６ｂ、配線変換部４５、引出配線４７ａ１，４７ａ２，４７ｂ１，４７ｂ２、および外部接続端子４８ａ１，４８ａ２，４８ｂ１，４８ｂ２が設けられている。
【００６１】
ゲート配線ＧＬは、表示領域Ｒｇ１から周辺領域Ｒｇ２まで延びている。ゲート配線ＧＬは、引出配線４７ａ１に接続されている。引出配線４７ａ１を構成する材料は、ゲート配線ＧＬを構成する材料と同じである。引出配線４７ａ１は外部接続端子４８ａ１を介して走査信号駆動回路４６ａと接続されている。
【００６２】
ソース配線ＳＬは、表示領域Ｒｇ１から周辺領域Ｒｇ２まで延びている。ソース配線ＳＬは、配線変換部４５を介して、引出配線４７ｂ１に接続されている。引出配線４７ｂ１を構成する材料は、ゲート配線ＧＬを構成する材料と同じである。引出配線４７ｂ１は、ソース配線ＳＬと同層に形成されている。引出配線４７ｂ１は、例えば、導電膜で形成される。ソース配線ＳＬは、外部接続端子４８ｂ１の導電膜に電気的に接続される。引出配線４７ｂ１は外部接続端子４８ｂ１を介して表示信号駆動回路４６ｂと接続されている。
【００６３】
走査信号駆動回路４６ａの近傍には、引出配線４７ａ２および外部接続端子４８ａ２を介して、外部配線４９ａが接続されている。また、表示信号駆動回路４６ｂの近傍には、引出配線４７ｂ２および外部接続端子４８ｂ２を介して、外部配線４９ｂが接続されている。外部配線４９ａ，４９ｂは、たとえば、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）などの配線基板である。
【００６４】
走査信号駆動回路４６ａには、外部配線４９ａおよび引出配線４７ａ２を介して、外部からの各種信号が供給される。表示信号駆動回路４６ｂには、外部配線４９ｂおよび引出配線４７ｂ２を介して、外部からの各種信号が供給される。
【００６５】
走査信号駆動回路４６ａは外部からの制御信号に基づいて、ゲート信号（走査信号）を、ｎ本のゲート配線ＧＬに順次供給する。このゲート信号によってｎ本のゲート配線ＧＬのいずれかが順次選択されていく。
【００６６】
表示信号駆動回路４６ｂは、外部からの制御信号または表示データに基づいて、表示信号を、ｓ本のソース配線ＳＬの一部または全てに供給する。これにより、表示データに応じた表示電圧を各画素Ｐｘに供給することができる。前述したように、各画素Ｐｘには、スイッチング素子ＳＷ１が設けられている。
【００６７】
例えば、スイッチング素子ＳＷ１が、画素電極ＧＥ１に表示電位を供給する。具体的には、ゲート配線ＧＬからのゲート信号によって、スイッチング素子ＳＷ１がオン状態またはオフ状態に設定される。オン状態のスイッチング素子ＳＷ１においては、ソース配線ＳＬから、当該スイッチング素子ＳＷ１のドレイン電極に接続された画素電極ＧＥ１に、表示電位が印加される。
【００６８】
なお、基板１２０の共通電極には、共通電位が供給される。画素電極ＧＥ１と、共通電極との間には、表示電圧に応じたフリンジ電界が生じる。当該表示電圧は、画素電極ＧＥ１に供給される表示電位から、共通電極に供給される共通電位を減算することにより得られる電圧である。
【００６９】
なお、フリンジ電界の発生により液晶が駆動される。すなわち、液晶層３０に含まれる液晶分子３１の向きが変化する。これにより、液晶層３０を通過する光の偏光状態が変化する。偏光板６５ａを通過して直線偏光となった光は、液晶層３０によって、偏光状態が変化する。
【００７０】
具体的には、バックライトユニットＢＬ１から出射される光Ｌａは、基板１１０の偏光板６５ａによって直線偏光になる。この直線偏光が、液晶層３０を通過することによって、偏光状態が変化する。液晶層３０を通過した光の偏光状態によって、基板１２０の偏光板６５ｂを通過する光量は変化する。
【００７１】
すなわち、バックライトユニットＢＬ１から表示パネル１００を透過する透過光のうち、表示パネル１００の視認側（基板１２０）の偏光板６５ｂを通過する光の光量が変化する。液晶分子３１の向きは、当該液晶分子３１に印加される表示電圧の大きさによって変化する。従って、表示パネル１００は、表示電圧を制御することによって、表示パネル１００の基板１２０側の偏光板６５ｂを通過する光量を変化させることができる。すなわち、表示パネル１００は、各画素Ｐｘ毎に、当該画素Ｐｘに印加される表示電圧を変えることによって、表示領域Ｒｇ１に所望の映像を表示することができる。
【００７２】
次に、実施の形態１に係る表示装置５００に含まれる表示パネル１００の基板１１０の表示領域Ｒｇ１の詳細な構成について説明する。図３は、基板１１０の表示領域Ｒｇ１の中央部の画素構成を示す平面図である。図４は、図３のＡ１−Ａ２線に沿った、表示パネル１００の断面図である。なお、図３では、構成を分かり易くするために、後述の絶縁膜８、層間絶縁膜９および半導体膜３を示していない。
【００７３】
図３および図４を参照して、スイッチング素子ＳＷ１は、ゲート電極Ｇｅと、絶縁膜８と、半導体層３と、オーミックコンタクト膜４と、ソース電極Ｓｅと、ドレイン電極Ｄｅとを有する。ゲート電極Ｇｅは、ゲート配線ＧＬの一部である。
【００７４】
ゲート配線ＧＬは、導電膜によって形成されている。当該導電膜は、例えば、高融点金属、低抵抗金属等から構成される。また、導電膜は、例えば、合金膜または積層膜から構成されてもよい。当該合金膜は、高融点金属、低抵抗金属等を主成分とする膜である。積層膜は、高融点金属、低抵抗金属等が積層された膜である。当該導電膜は、例えば、Ｃｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等を用いて構成される。
【００７５】
透明基板１１１上には、ゲート配線ＧＬが設けられている。ゲート配線ＧＬは、スイッチング素子ＳＷ１のゲート電極Ｇｅと接続される。ゲート絶縁膜としての絶縁膜８はゲート配線ＧＬを覆っている。
【００７６】
絶縁膜８上には半導体層３が設けられている。半導体層３は、平面視（ＸＹ）面において、ゲート配線ＧＬの一部と重なるように設けられている。半導体層３は、非結晶シリコン、多結晶シリコンなどにより構成される。半導体層３上は、導電型不純物がドーピングされたオーミックコンタクト膜４が設けられている。
【００７７】
具体的には、オーミックコンタクト膜４は、半導体層３のうち、チャネル領域ＲｇＣＨ以外の部分上に設けられている。すなわち、半導体層３のチャネル領域ＲｇＣＨ上には、オーミックコンタクト膜４は、設けられていない。
【００７８】
なお、半導体層３のうち、オーミックコンタクト膜４が設けられている部分は、チャネル領域ＲｇＣＨを挟む、スイッチング素子ＳＷ１のソース−ドレイン領域として機能する。また、図４において、半導体層３上にオーミックコンタクト膜４が設けられている当該半導体層３のうち、チャネル領域ＲｇＣＨの左側の部分がソース領域である。また、半導体層３上にオーミックコンタクト膜４が設けられている。当該半導体層３のうち、チャネル領域ＲｇＣＨの右側の部分がドレイン領域である。
【００７９】
オーミックコンタクト膜４は、ｎ型非結晶シリコン、ｎ型多結晶シリコンなどにより構成される。当該ｎ型非結晶シリコン、ｎ型多結晶シリコンなどは、リン（Ｐ）などの不純物が高濃度にドーピングされたシリコンである。
【００８０】
オーミックコンタクト膜４上には、ソース電極Ｓｅおよびドレイン電極Ｄｅが設けられている。具体的には、半導体層３のソース領域に対応するオーミックコンタクト膜４上にソース電極Ｓｅが設けられている。
【００８１】
また、半導体層３のドレイン領域に対応するオーミックコンタクト膜４上にドレイン電極Ｄｅが設けられている。このような構成により、チャネルエッチ型のスイッチング素子ＳＷ１が構成されている。
【００８２】
なお、ソース電極Ｓｅおよびドレイン電極Ｄｅは、オーミックコンタクト膜４と同様、半導体層３のチャネル領域ＲｇＣＨ上には設けられていない。また、ソース電極Ｓｅは、半導体層３のチャネル領域ＲｇＣＨの外側へ延びる。ソース電極Ｓｅは、図３に示すように、ソース配線ＳＬと接続されている。
【００８３】
なお、ソース配線ＳＬは、Ｙ軸方向に延びるように設けられている。従って、ソース配線ＳＬの一部は、当該ソース配線ＳＬとゲート配線ＧＬとの交差部において、Ｘ方向へ延びる。Ｘ方向へ延びる、当該ソース配線ＳＬの一部は、ソース電極Ｓｅである。
【００８４】
ソース電極Ｓｅ、ドレイン電極Ｄｅ、およびソース配線ＳＬは、同層に形成される。ソース電極Ｓｅ、ドレイン電極Ｄｅ、およびソース配線ＳＬの各々は、同一材料により構成さえる金属パターンである。
【００８５】
ソース電極Ｓｅ、ドレイン電極Ｄｅ、およびソース配線ＳＬの各々は、例えば、下層と、当該下層上の上層とから構成される。当該下層は、導電膜によって形成されている。当該導電膜は、例えば、高融点金属、低抵抗金属等から構成される。また、導電膜は、例えば、合金膜または積層膜から構成されてもよい。当該合金膜は、高融点金属、低抵抗金属等を主成分とする膜である。積層膜は、高融点金属、低抵抗金属等が積層された膜である。当該導電膜は、例えば、Ｃｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等を用いて構成される。当該上層は、例えば、Ａｌを主成分とした金属膜である。
【００８６】
また、ドレイン電極Ｄｅは、半導体層３のチャネル領域ＲｇＣＨの外側へ延びる。ドレイン電極Ｄｅは、画素電極ＧＥ１と電気的に接続されている。
【００８７】
本実施の形態では、画素電極ＧＥ１の端部は、ドレイン電極Ｄｅの端部上に、直接、重なる。すなわち、画素電極ＧＥ１の端部の下面が、ドレイン電極Ｄｅの端部の上面と直接接触する。つまり、画素電極ＧＥ１は、平面視（ＸＹ面）において、当該画素電極ＧＥ１の一部が、ドレイン電極Ｄｅの一部に重なるように、設けられている。
【００８８】
また、画素電極ＧＥ１は、ドレイン電極Ｄｅの端部上から、画素Ｐｘ内へ延びる。図３のように、複数のゲート配線ＧＬと、複数のソース配線ＳＬとにより形成される矩形領域（画素Ｐｘ）の大部分に、画素電極ＧＥ１は設けられている。
【００８９】
この様に、画素電極ＧＥ１は、絶縁膜を介さずに、ドレイン電極Ｄｅの端部上に直接重なる。この構成により、画素電極ＧＥ１をドレイン電極Ｄｅと電気的に接続するためのコンタクトホールが不要となる。したがって、画素電極ＧＥ１をドレイン電極Ｄｅに接続するためのコンタクトホールを配置するエリアを設ける必要がないので、基板１１０の開口率を高くすることができる。
【００９０】
以下においては、ドレイン電極Ｄｅの端部上に存在する、画素電極ＧＥ１の一部を、「透明導電膜パターンＰｔ１」ともいう。また、以下においては、複数のゲート配線ＧＬと、複数のソース配線ＳＬとにより形成される矩形領域（画素Ｐｘ）の大部分に存在する画素電極ＧＥ１を、「透明導電膜パターンＰｔ２」ともいう。
【００９１】
上記においては、画素電極ＧＥ１は、透明導電膜パターンＰｔ１と、透明導電膜パターンＰｔ２とが一体化されたものであるとした。なお、透明導電膜パターンＰｔ１および透明導電膜パターンＰｔ２の各々は、同一材料である透明導電膜で構成される。また、透明導電膜パターンＰｔ１および透明導電膜パターンＰｔ２の各々は、同層に設けられている。
【００９２】
しかしながら、透明導電膜パターンＰｔ２が、実質的には画素電極ＧＥ１として機能する。そのため、透明導電膜パターンＰｔ１は、画素電極ＧＥ１と区別されても良い。
【００９３】
更に、実質的に画素電極ＧＥ１として機能する透明導電膜パターンＰｔ２は、当該透明導電膜パターンＰｔ２に隣接する別の画素電極ＧＥ１にとっては、当該別の画素電極ＧＥ１と同層に存在する透明導電膜パターンＰｔ１であると解釈できる。そのため、透明導電膜パターンＰｔ１は、画素電極ＧＥ１と区別されることなく、画素電極ＧＥ１全体を、透明導電膜パターンと解釈しても良い。
【００９４】
また、スイッチング素子ＳＷ１および画素電極ＧＥ１上には、上層絶縁膜としてしての絶縁膜９が設けられている。絶縁膜９は、スイッチング素子ＳＷ１および画素電極ＧＥ１を覆うように設けられている。絶縁膜９は、スイッチング素子ＳＷ１の保護膜として機能している。絶縁膜９は、例えば、窒化シリコン、酸化シリコンなどにより構成される。なお、絶縁膜９は、塗布型の絶縁膜で構成されてもよい。また、絶縁膜９は、窒化シリコン、酸化シリコンなどが積層した膜により構成されてもよい。
【００９５】
また、本実施の形態では、画素電極ＧＥ１上に、絶縁膜９を介して、共通電極としての対向電極ＣＥ１が設けられている。対向電極ＣＥ１は、絶縁膜９を介して、画素電極ＧＥ１と対向するように設けられている。対向電極ＣＥ１には、当該対向電極ＣＥ１と画素電極ＧＥ１との間に、フリンジ電界を発生させるためのスリットＳＬｔが設けられている。
【００９６】
以上のような構成において、表示装置５００（表示パネル１００）は、画素電極ＧＥ１と対向電極ＣＥ１と間にフリンジ電界を発生させ、液晶層３０を駆動させる。これにより、ＦＦＳモードの表示パネル１００を構成することができる。
【００９７】
なお、画素電極ＧＥ１と対向電極ＣＥ１とは、絶縁膜９により絶縁されている。そのため、絶縁膜９は、層間絶縁膜としても機能している。
【００９８】
なお、図３のように、列方向（Ｙ軸方向）に並ぶ複数の画素Ｐｘに対し、対向電極ＣＥ１が設けられている。対向電極ＣＥ１は、列方向（Ｙ軸方向）にのびる。対向電極ＣＥ１は、ＩＴＯなどの透明導電膜で構成される。
【００９９】
なお、対向電極ＣＥ１の構成は、図３に示される構成に限定されない。例えば、表示領域Ｒｇ１全体に１つの対向電極ＣＥ１が設けられるように、当該対向電極ＣＥ１は構成されてもよい。
【０１００】
また、本実施の形態の表示装置５００には、さらに、検査用構成が設けられる。当該検査用構成は、基板１１０に設けられる。次に、検査用構成について詳細に説明する。図５は、検査用構成を説明するための図である。
【０１０１】
図５を参照して、基板１１０の透明基板１１１の周辺領域Ｒｇ２には、検査端子部７０と、検査回路部８０Ｇ，８０Ｓとが設けられる。
【０１０２】
検査端子部７０は、端子Ｔｍ１，Ｔｍ２，Ｔｍ３を含む。検査回路部８０Ｇおよび検査回路部８０Ｓは、ゲート配線ＧＬとソース配線ＳＬとに接続されている構成要素（スイッチング素子ＳＷ１）等を検査するための回路である。
【０１０３】
検査回路部８０Ｇは、ｎ個のスイッチング素子ＳＷｔｇを含む。ｎ個のスイッチング素子ＳＷｔｇは、それぞれ、ｎ本のゲート配線ＧＬと接続される。
【０１０４】
検査回路部８０Ｓは、ｓ個のスイッチング素子ＳＷｔｓを含む。ｓ個のスイッチング素子ＳＷｔｓは、それぞれ、ｓ本のソース配線ＳＬと接続される。
【０１０５】
以下においては、スイッチング素子ＳＷｔｇおよびスイッチング素子ＳＷｔｓの各々を、総括的に、「スイッチング素子ＳＷｔ」ともいう。スイッチング素子ＳＷｔは、スイッチング素子ＳＷ１の状態を検査するための素子である。すなわち、スイッチング素子ＳＷｔは、検査用のスイッチング素子である。検査回路部８０Ｇおよび検査回路部８０Ｓの各々に含まれるスイッチング素子ＳＷｔは、例えば、Ｎチャネル型のＭＯＳＦＥＴである。
【０１０６】
スイッチング素子ＳＷｔは、前述のスイッチング素子ＳＷ１と同じ構成を有する。すなわち、スイッチング素子ＳＷｔは、ドレイン電極Ｅ１、ソース電極Ｅ２およびゲート電極Ｅ３を有する。以下においては、スイッチング素子ＳＷｔのドレイン電極Ｅ１およびソース電極Ｅ２が電気的に接続された状態を、「オン状態」ともいう。また、以下においては、スイッチング素子ＳＷｔのドレイン電極Ｅ１およびソース電極Ｅ２が電気的に接続されていない状態を、「オフ状態」ともいう。スイッチング素子ＳＷｔの状態には、オン状態と、オフ状態とが存在する。なお、スイッチング素子ＳＷｔは、Ｐチャネル型のＭＯＳＦＥＴであってもよい。
【０１０７】
以下においては、スイッチング素子ＳＷ１およびスイッチング素子ＳＷｔの各々を、総括的に、「スイッチング素子ＳＷ」ともいう。スイッチング素子ＳＷは、スイッチング素子ＳＷ１、スイッチング素子ＳＷｔｇおよびスイッチング素子ＳＷｔｓのいずれかである。
【０１０８】
以下においては、スイッチング素子ＳＷの状態をオン状態にするための電圧を、「電圧Ｖ１」ともいう。また、以下においては、スイッチング素子ＳＷの状態をオフ状態にするための電圧を、「電圧Ｖ０」ともいう。スイッチング素子ＳＷのゲート電極Ｇｅ（ゲート電極Ｅ３）は、電圧Ｖ１および電圧Ｖ０が選択的に印加されるための電極である。
【０１０９】
端子Ｔｍ１は、配線ＴＬ１を介して、検査回路部８０Ｇに含まれるｎ個のスイッチング素子ＳＷｔｇの各々のゲート電極Ｅ３に接続される。ｎ個のスイッチング素子ＳＷｔｇのソース電極Ｅ２は、それぞれ、ｎ本のゲート配線ＧＬと接続される。各ゲート配線ＧＬは、各スイッチング素子ＳＷ１のゲート電極Ｅ３に接続されている。すなわち、各スイッチング素子ＳＷｔｇのソース電極Ｅ２は、ゲート配線ＧＬを介して、スイッチング素子ＳＷ１のゲート電極Ｇｅに接続されている。つまり、各スイッチング素子ＳＷｔｇのソース電極Ｅ２は、スイッチング素子ＳＷ１に接続されている。
【０１１０】
また、端子Ｔｍ１は、配線ＴＬ１を介して、検査回路部８０Ｓに含まれるｓ個のスイッチング素子ＳＷｔｓの各々のゲート電極Ｅ３に接続される。ｓ個のスイッチング素子ＳＷｔｓのソース電極Ｅ２は、それぞれ、ｓ本のソース配線ＳＬと接続される。各ソース配線ＳＬは、各スイッチング素子ＳＷ１のソース電極Ｓｅに接続されている。すなわち、各スイッチング素子ＳＷｔｓのソース電極Ｅ２は、ソース配線ＳＬを介して、スイッチング素子ＳＷ１のソース電極Ｓｅに接続されている。つまり、各スイッチング素子ＳＷｔｓのソース電極Ｅ２は、スイッチング素子ＳＷ１に接続されている。
【０１１１】
端子Ｔｍ２は、配線ＴＬ２を介して、検査回路部８０Ｇに含まれるｎ個のスイッチング素子ＳＷｔｇの各々のドレイン電極Ｅ１に接続される。端子Ｔｍ３は、配線ＴＬ３を介して、検査回路部８０Ｓに含まれるｓ個のスイッチング素子ＳＷｔｓの各々のドレイン電極Ｅ１に接続される。
【０１１２】
なお、表示装置５００は、複数のスイッチング素子ＳＷ１を駆動（オン）させることにより、映像を表示する。具体的には、表示装置５００は、走査信号駆動回路４６ａおよび表示信号駆動回路４６ｂを制御して、表示領域Ｒｇ１に含まれる複数のスイッチング素子ＳＷ１を駆動させることにより、表示領域Ｒｇ１に映像を表示する。すなわち、表示領域Ｒｇ１に含まれる複数のスイッチング素子ＳＷ１は、映像を表示するために使用される。
【０１１３】
以下においては、表示装置５００が映像を表示している期間を、「表示期間Ｔｄ」または「Ｔｄ」ともいう。また、以下においては、表示装置５００が表示する映像を、「映像Ｉｍｇ」ともいう。映像Ｉｍｇは、例えば、動画像である。例えば、映像Ｉｍｇは、表示装置５００が、静止画像である複数のフレームを順次表示することにより、表現される。
【０１１４】
以下においては、当該複数のフレームのうちのｎ番目のフレームが表示される期間を、「期間Ｔｍｎ」ともいう。また、以下においては、当該複数のフレームのうちの（ｎ＋１）番目のフレームが表示される期間を、「期間Ｔｍ（ｎ＋１）」ともいう。また、以下においては、表示期間Ｔｄである期間Ｔｍｎと、表示期間Ｔｄである期間Ｔｍ（ｎ＋１）との間の期間を、「垂直ブランキング期間Ｔｖｂ」または「Ｔｖｂ」ともいう。すなわち、表示期間Ｔｄと、垂直ブランキング期間Ｔｖｂとは交互に繰り返し発生する。垂直ブランキング期間Ｔｖｂは、垂直帰線期間ともいう。
【０１１５】
以下においては、表示領域Ｒｇ１におけるｎ本のゲート配線ＧＬのうち、ｍ（自然数）番目のゲート配線ＧＬを、「ゲート配線ＧＬｍ」ともいう。「ｍ」は、１からｎの範囲のいずれかの値である。また、以下においては、ｍ番目のゲート配線ＧＬに供給されるゲート信号を、「ゲート信号Ｇｍ」または「Ｇｍ」ともいう。例えば、ゲート信号Ｇ２は、２番目のゲート配線ＧＬに供給されるゲート信号である。
【０１１６】
図６は、本発明の実施の形態１に係る表示装置５００が行う処理を説明するための図である。
【０１１７】
以下においては、スイッチング素子ＳＷの状態をオン状態にするための電圧Ｖ１のレベルを、「オンレベルＬｖ１」または「Ｌｖ１」ともいう。スイッチング素子ＳＷは、前述したように、スイッチング素子ＳＷ１、スイッチング素子ＳＷｔｇおよびスイッチング素子ＳＷｔｓのいずれかである。オンレベルＬｖ１は、複数種類の値（例えば、正の実数）を示す。オンレベルＬｖ１は、例えば、１０Ｖから２０Ｖの範囲のレベルである。
【０１１８】
また、以下においては、スイッチング素子ＳＷの状態をオフ状態にするための電圧のレベルを、「オフレベルＬｖ０」または「Ｌｖ０」ともいう。オフレベルＬｖ０は、例えば、−２０Ｖから−１０Ｖの範囲のレベルである。
【０１１９】
以下においては、オフレベルＬｖ０が示す値のうち、最も確実に、スイッチング素子ＳＷのオフ状態にするための電圧のレベルを、「レベルＬｖ０Ｌ」または「Ｌｖ０Ｌ」ともいう。スイッチング素子ＳＷがＮチャネル型のＭＯＳＦＥＴである場合、レベルＬｖ０Ｌは、例えば、オフレベルＬｖ０が示す複数の値のうち最も小さい値（例えば、−２０Ｖ）である。
【０１２０】
表示装置５００は、表示期間Ｔｄにおいて、映像表示処理を行う。表示期間Ｔｄは、表示装置５００が、１フレーム（静止画像）を表示している期間に対応する。
【０１２１】
映像表示処理では、走査信号駆動回路４６ａが、ゲート信号Ｇｍ（Ｇ１からＧｎ）を、ｎ本のゲート配線ＧＬに順次供給する。ゲート信号Ｇ１からＧｎは、図６のように、パルス号である。当該パルス信号は、オンレベルＬｖ１の電圧を有する信号である。これにより、少なくとも１本のゲート配線ＧＬに、オンレベルＬｖ１の電圧が供給される。
【０１２２】
また、表示信号駆動回路４６ｂが、外部からの表示データに基づいて、表示信号を、ｓ本のソース配線ＳＬの一部または全てに供給する。したがって、表示データに応じた表示電圧を各画素Ｐｘに供給することができる。これにより、表示装置５００は、表示データに基づいた映像を、表示領域Ｒｇ１に表示する。
【０１２３】
以下においては、表示装置５００は、表示期間Ｔｄにおいて、スイッチング素子ＳＷｔの状態をオフ状態にするための電圧Ｖ０を、「電圧Ｖ０ａ」ともいう。電圧Ｖ０ａは、レベルＬｖ０Ｌを示す電圧である。
【０１２４】
さらに、本実施の形態の表示装置５００は、表示期間Ｔｄにおいて、電圧Ｖ０ａを、全てのスイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。具体的には、表示装置５００は、表示期間Ｔｄにおいて、端子Ｔｍ１に電圧Ｖ０ａを印加する。
【０１２５】
これにより、レベルＬｖ０Ｌを示す電圧Ｖ０ａは、配線ＴＬ１を介して、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔの各々のゲート電極Ｅ３に供給される。したがって、スイッチング素子ＳＷの状態を、確実にオフ状態にすることができる。その結果、映像が表示される表示期間Ｔｄにおいて、各スイッチング素子ＳＷｔから、表示領域Ｒｇ１内のスイッチング素子ＳＷ１へ電流（リーク電流）が流れることを確実に防ぐことができる。
【０１２６】
また、本実施の形態の表示装置５００は、スイッチング素子ＳＷ１の状態を検査するための検査処理Ｐｔｓを行う。検査処理Ｐｔｓは、スイッチング素子ＳＷ１が故障しているか否かを判定するための処理でもある。
【０１２７】
検査処理Ｐｔｓでは、表示装置５００が、端子Ｔｍ１に、制御信号を供給する。当該制御信号は、オンレベルＬｖ１の電圧を有する信号である。これにより、制御信号は、配線ＴＬ１を介して、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔの各々のゲート電極Ｅ３に供給される。すなわち、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔのゲート電極Ｅ３にオンレベルＬｖ１の電圧が印加される。
【０１２８】
その結果、当該複数のスイッチング素子ＳＷｔの状態がオン状態になる。この状態で、表示装置５００が、端子Ｔｍ２に検査信号Ｓｇを供給し、端子Ｔｍ３に表示信号を供給する。当該検査信号Ｓｇは、オンレベルＬｖ１の電圧を有する信号である。当該表示信号は、例えば、表示領域Ｒｇ１にベタの画像（白色の画像）を表示させるための電圧を有する信号である。
【０１２９】
端子Ｔｍ２に検査信号Ｓｇが供給されることにより、当該検査信号Ｓｇは、配線ＴＬ２、および、ｎ個のスイッチング素子ＳＷｔｇを介して、ｎ本のゲート配線ＧＬに供給される。その結果、ｎ本のゲート配線ＧＬｍの各々に接続されるスイッチング素子ＳＷ１の状態がオン状態になる。
【０１３０】
また、端子Ｔｍ３が表示信号が供給されることにより、当該表示信号は、配線ＴＬ３、および、ｓ個のスイッチング素子ＳＷｔｓを介して、ｓ本のソース配線ＳＬに供給される。
【０１３１】
すなわち、表示領域Ｒｇ１に含まれる各スイッチング素子ＳＷ１に、ベタの画像に対応する電圧を有する信号が供給される。これにより、スイッチング素子ＳＷ１が故障しているか否かが判定できる。例えば、表示領域Ｒｇ１に含まれる複数の画素Ｐｘのうちの１つの画素Ｐｘが発光しなかった場合、当該発光しなかった画素Ｐｘに対応するスイッチング素子ＳＷ１が故障していることが分かる。
【０１３２】
（特徴的な処理）
次に、本実施の形態の特徴的な処理（以下、「表示安定処理Ｐｒ１」ともいう）について説明する。以下においては、表示安定処理Ｐｒ１に使用される制御信号を、「制御信号Ｇｔｓ」または「Ｇｔｓ」ともいう。
【０１３３】
図６を参照して、制御信号Ｇｔｓは、オンレベルＬｖ１を示す電圧Ｖ１を有するパルス信号である。なお、当該パルス信号の幅に対応する期間は、垂直ブランキング期間Ｔｖｂより短い期間である。
【０１３４】
表示安定処理Ｐｒ１では、表示装置５００が、垂直ブランキング期間Ｔｖｂにおいて、電圧印加処理を行う。
【０１３５】
また、表示装置５００は、垂直ブランキング期間Ｔｖｂにわたって、表示領域Ｒｇ１の全てのゲート配線ＧＬの電圧のレベルをオフレベルＬｖ０とするための処理を行う。すなわち、垂直ブランキング期間Ｔｖｂは、表示領域Ｒｇ１の全てのゲート配線ＧＬの電圧のレベルが、オフレベルＬｖ０である期間である。つまり、垂直ブランキング期間Ｔｖｂは、表示領域Ｒｇ１の全てのゲート配線ＧＬの各々に接続されるスイッチング素子ＳＷ１の状態がオフ状態である期間である。
【０１３６】
電圧印加処理では、表示装置５００は、垂直ブランキング期間Ｔｖｂにおいて、オンレベルＬｖ１を示す電圧Ｖ１を、スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。具体的には、電圧印加処理では、表示装置５００が、垂直ブランキング期間Ｔｖｂにおいて、端子Ｔｍ１に、オンレベルＬｖ１の電圧Ｖ１を有する制御信号Ｇｔｓを供給する。これにより、制御信号Ｇｔｓは、配線ＴＬ１を介して、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔの各々のゲート電極Ｅ３に供給される。
【０１３７】
以上説明したように、本実施の形態によれば、表示装置５００は、表示期間Ｔｄにおいて、スイッチング素子ＳＷｔの状態をオフ状態にするための、レベルＬｖ０Ｌの電圧Ｖ０ａを、当該スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。また、表示装置５００は、スイッチング素子ＳＷ１の状態がオフ状態である垂直ブランキング期間Ｔｖｂにおいて、オンレベルＬｖ１を示す電圧Ｖ１を、スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する電圧印加処理を行う。
【０１３８】
なお、スイッチング素子ＳＷ１の状態がオフ状態である期間は、映像を表示するために使用されるスイッチング素子ＳＷ１が使用されない期間（映像が表示されない期間）である。これにより、スイッチング素子ＳＷ１の状態を検査するためのスイッチング素子ＳＷｔに同じレベルの電圧が印加される期間の長期化を抑制することができる。
【０１３９】
なお、一般的に、スイッチング素子ＳＷｔに同じレベルの電圧（例えば、負電圧）が印加される期間が長い程、当該スイッチング素子ＳＷｔの閾値（Ｖｔｈ）の変化が大きくなる。本実施の形態では、スイッチング素子ＳＷ１の状態を検査するためのスイッチング素子ＳＷｔに同じレベルの電圧が印加される期間の長期化を抑制することができる。そのため、スイッチング素子ＳＷｔの閾値（Ｖｔｈ）の変化を抑制することができる。
【０１４０】
また、本実施の形態によれば、映像が表示されない垂直ブランキング期間Ｔｖｂにおいて、オンレベルＬｖ１を示す電圧Ｖ１を有する制御信号Ｇｔｓが、配線ＴＬ１を介して、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔの各々のゲート電極Ｅ３に供給される。この処理が、表示装置５００が表示する映像の品質に影響することはない。
【０１４１】
以下においては、電圧Ｖ０ａの値（Ｌｖ０Ｌ）と電圧Ｖ１の値（Ｌｖ１）との間の値を、「レベルＬｖ０１」または「Ｌｖ０１」ともいう。また、以下においては、レベルＬｖ０１を示す電圧を「電圧Ｖ０１」ともいう。ここで、Ｌｖ０Ｌが−２０Ｖであり、Ｌｖ１が、１０Ｖから２０Ｖの範囲の値であると仮定する。この場合、レベルＬｖ０１は、−１９Ｖから９Ｖの範囲の値である。
【０１４２】
なお、制御信号Ｇｔｓは、オンレベルＬｖ１の電圧Ｖ１を有するパルス信号に限定されない。制御信号Ｇｔｓは、レベルＬｖ０１を示す電圧Ｖ０１を有するパルス信号である構成（以下、「構成Ｃｔ１」ともいう）としてもよい。スイッチング素子ＳＷがＮチャネル型のＭＯＳＦＥＴである場合、当該レベルＬｖ０１は、Ｌｖ０Ｌより大きい値である。
【０１４３】
構成Ｃｔ１では、表示装置５００は、表示期間Ｔｄにおいて、スイッチング素子ＳＷｔの状態をオフ状態にするための、電圧Ｖ０ａを、当該スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。また、構成Ｃｔ１が適用された電圧印加処理では、表示装置５００は、垂直ブランキング期間Ｔｖｂにおいて、レベルＬｖ０１を示す電圧Ｖ０１を、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。
【０１４４】
これにより、構成Ｃｔ１においても、前述の効果が得られる。すなわち、スイッチング素子ＳＷｔの閾値（Ｖｔｈ）の変化を抑制することができる。
【０１４５】
なお、仮に、表示期間Ｔｄにおいて、オンレベルＬｖ１を示す電圧Ｖ１が、配線ＴＬ１に印加された仮定とする。この場合、ゲート配線ＧＬの電圧のレベルは、オンレベルＬｖ１であり、当該ゲート配線ＧＬに接続される各スイッチング素子ＳＷ１の状態は、オン状態である。また、電圧Ｖ１が、ソース配線ＳＬおよびスイッチング素子ＳＷ１を介して、画素電極ＧＥ１に印加される。そのため、表示領域Ｒｇ１に表示される映像の品質が低下するという不具合が生じる。
【０１４６】
一方、本実施の形態では、垂直ブランキング期間Ｔｖｂにおいて、電圧Ｖ１が、配線ＴＬ１に印加される。また、本実施の形態では、表示期間Ｔｄにわたって、電圧Ｖ１が配線ＴＬ１に印加されることはない。そのため、上記の不具合は発生することを防ぐことができる。
【０１４７】
なお、本実施の形態では、スイッチング素子ＳＷは、Ｎチャネル型のＭＯＳＦＥＴであるとしたが、当該スイッチング素子ＳＷは、多結晶シリコン等で構成されるＰチャネル型のＭＯＳＦＥＴであってもよい。この場合、前述の制御信号Ｇｔｓを使用した構成における各電圧の大小関係を逆にすることにより、上記と同様な効果が得られる。
【０１４８】
なお、前述の関連技術Ａでは、液晶表示パネル（液晶表示装置）の駆動時には、検査用スイッチング素子に対し、当該検査用スイッチング素子をオフ状態にするための一定の電圧が印加される。この場合、液晶表示装置の駆動中に、表示領域の各スイッチング素子には、オンレベルの電圧またはオフレベルの電圧が印加される。なお、検査用スイッチング素子には、オフレベルの電圧のみが印加されている。
【０１４９】
この場合、表示領域のスイッチング素子より、検査用スイッチング素子の閾値の経時変化の方が大きくなる。そのため、検査用スイッチング素子のリーク電流により、表示の不具合が発生するという問題がある。
【０１５０】
また、関連技術Ａでは、液晶表示装置の駆動時において検査用スイッチング素子の閾値を、表示領域のスイッチング素子の閾値よりも高くなるような処理を、液晶表示装置の検査後に行う。なお、当該処理の実行には時間がかかり、結果的に、コストアップするという問題がある。
【０１５１】
また、検査用スイッチング素子がバックチャネルエッチ型のＴＦＴである場合、当該検査用スイッチング素子の閾値を高くしすぎると、当該検査用スイッチング素子のリーク電流が大きくなる。そのため、スイッチング素子の閾値を高くするための処理の制御が難しいという問題も存在する。
【０１５２】
そこで、本実施の形態の表示装置５００は上記のように構成されるため、上記の問題を解決することができる。したがって、低コストで信頼性の高い表示装置５００を得ることができる。
【０１５３】
＜実施の形態１の変形例＞
本実施の形態の変形例の構成は、電圧印加処理が行われる期間を、垂直ブランキング期間Ｔｖｂと異なる期間にした構成（以下、「構成Ｃｔ２」ともいう）である。構成Ｃｔ２における表示装置は、実施の形態１の表示装置５００である。
【０１５４】
構成Ｃｔ２において、映像Ｉｍｇは、静止画像（フレーム）を含む。以下においては、表示装置５００が、１枚の静止画像（フレーム）全体を表示するための期間を、「表示期間Ｔｄｓ」ともいう。表示期間Ｔｄｓには、複数の水平ブランキング期間Ｔｈｂ（水平帰線期間）が含まれる。以下においては、水平ブランキング期間Ｔｈｂを、単に、「Ｔｈｂ」ともいう。
【０１５５】
図７は、実施の形態１の変形例における処理を説明するための図である。なお、図７では、図を見やすくするために、１つの水平ブランキング期間Ｔｈｂのみを示している。なお、図７において、図６に示される用語と同じ用語の説明は省略する。
【０１５６】
水平ブランキング期間Ｔｈｂは、ゲート信号Ｇｍが発生する期間と、ゲート信号Ｇ（ｍ＋１）が発生する期間との間の期間である。以下においては、表示期間Ｔｄｓのうち、水平ブランキング期間Ｔｈｂ以外の期間を、「表示期間Ｔｄｘ」という。表示期間Ｔｄｘは、表示装置５００が映像（静止画像）を表示している期間である。
【０１５７】
構成Ｃｔ２では、表示装置５００は、表示期間Ｔｄｓのうち、水平ブランキング期間Ｔｈｂ以外の期間（表示期間Ｔｄｘ）において、実施の形態１と同様、レベルＬｖ０Ｌを示す電圧Ｖ０ａを、全てのスイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。
【０１５８】
構成Ｃｔ２では、実施の形態１と同様に、検査処理Ｐｔｓが行われる。
【０１５９】
また、構成Ｃｔ２が適用された表示安定処理Ｐｒ１では、表示装置５００は、水平ブランキング期間Ｔｈｂにおいて、電圧印加処理を行う。
【０１６０】
また、構成Ｃｔ２が適用された表示安定処理Ｐｒ１では、表示装置５００は、水平ブランキング期間Ｔｈｂにわたって、表示領域Ｒｇ１の全てのゲート配線ＧＬの電圧のレベルをオフレベルＬｖ０とするための処理を行う。すなわち、水平ブランキング期間Ｔｈｂは、表示領域Ｒｇ１の全てのゲート配線ＧＬの電圧のレベルが、オフレベルＬｖ０である期間である。つまり、水平ブランキング期間Ｔｈｂは、表示領域Ｒｇ１の全てのゲート配線ＧＬの各々に接続されるスイッチング素子ＳＷ１の状態がオフ状態である期間である。
【０１６１】
構成Ｃｔ２が適用された電圧印加処理では、表示装置５００は、水平ブランキング期間Ｔｈｂにおいて、オンレベルＬｖ１を示す電圧Ｖ１を、スイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。
【０１６２】
具体的には、構成Ｃｔ２が適用された電圧印加処理では、表示装置５００が、水平ブランキング期間Ｔｈｂにおいて、端子Ｔｍ１に、オンレベルＬｖ１の電圧Ｖ１を有する制御信号Ｇｔｓを供給する。これにより、制御信号Ｇｔｓは、配線ＴＬ１を介して、検査回路部８０Ｇ，８０Ｓの各々に含まれる複数のスイッチング素子ＳＷｔの各々のゲート電極Ｅ３に供給される。
【０１６３】
以上の構成Ｃｔ２が適用された表示安定処理Ｐｒ１においても、実施の形態１と同様な効果が得られる。すなわち、スイッチング素子ＳＷ１の状態を検査するためのスイッチング素子ＳＷｔに同じレベルの電圧が印加される期間の長期化を抑制することができる。また、スイッチング素子ＳＷｔの閾値（Ｖｔｈ）の変化を抑制することができる。
【０１６４】
なお、構成Ｃｔ２が適用された電圧印加処理で使用される制御信号Ｇｔｓは、オンレベルＬｖ１の電圧Ｖ１を有するパルス信号でなく、実施の形態１の構成Ｃｔ１と同様、レベルＬｖ０１を示す電圧Ｖ０１を有するパルス信号であってもよい。すなわち、構成Ｃｔ２が適用された電圧印加処理では、表示装置５００は、水平ブランキング期間Ｔｈｂにおいて、レベルＬｖ０１を示す電圧Ｖ０１を、スイッチング素子ＳＷｔのゲート電極Ｅ３に印加してもよい。
【０１６５】
当該レベルＬｖ０１は、前述したように、電圧Ｖ０ａの値（Ｌｖ０Ｌ）と電圧Ｖ１の値（Ｌｖ１）との間の値である。この構成においても、上記と同様な効果が得られる。
【０１６６】
なお、本発明は、その発明の範囲内において、実施の形態、実施の形態の変形例を自由に組み合わせたり、実施の形態、実施の形態の変形例を適宜、変形、省略することが可能である。
【０１６７】
例えば、構成Ｃｔ２を、実施の形態１の表示安定処理Ｐｒ１に適用した構成（以下、「構成Ｃｔ１２」ともいう）としてもよい。構成Ｃｔ１２が適用された表示安定処理Ｐｒ１では、表示装置５００が、垂直ブランキング期間Ｔｖｂにおいて実施の形態１の電圧印加処理を行い、表示装置５００が、水平ブランキング期間Ｔｈｂにおいて構成Ｃｔ２が適用された前述の電圧印加処理を行う。
【０１６８】
なお、構成Ｃｔ１２では、表示装置５００は、垂直ブランキング期間Ｔｖｂおよび水平ブランキング期間Ｔｈｂの各々にわたって、表示領域Ｒｇ１の全てのゲート配線ＧＬの電圧のレベルをオフレベルＬｖ０とするための処理を行う。これにより、構成Ｃｔ１２の垂直ブランキング期間Ｔｖｂおよび水平ブランキング期間Ｔｈｂは、スイッチング素子ＳＷ１の状態がオフ状態である期間である。
【０１６９】
また、構成Ｃｔ１２では、表示装置５００は、表示期間Ｔｄｘにわたって、実施の形態１と同様、電圧Ｖ０ａを、全てのスイッチング素子ＳＷｔのゲート電極Ｅ３に印加する。
【０１７０】
これにより、構成Ｃｔ１２においても、実施の形態１、または、実施の形態１の変形例と同様な効果が得られる。
【０１７１】
また、例えば、実施の形態１、または、実施の形態１の変形例では、制御信号Ｇｔｓが印加される期間（Ｔｖｂ，Ｔｈｂ）は、表示領域Ｒｇ１の全てのゲート配線ＧＬの電圧のレベルが、オフレベルＬｖ０としていたが、これに限定されない。
【０１７２】
例えば、各ゲート配線ＧＬの電圧のレベルがオンレベルＬｖ１であっても、ソース配線ＳＬに電圧が印加されない構成としてもよい。当該構成では、例えば、スイッチング素子Ｓｗｔとスイッチング素子ＳＷ１との間に別のスイッチング素子が設けられる。当該別のスイッチング素子は、各ゲート配線ＧＬの電圧のレベルがオンレベルＬｖ１であっても、ソース配線ＳＬに電圧が印加されないようにするための素子である。当該構成では、表示期間Ｔｄ以外の期間において、別のスイッチング素子の状態がオフ状態であれば、ゲート配線ＧＬの電圧のレベルがオンレベルＬｖ１であっても、スイッチング素子ＳＷｔのゲート電極に制御信号Ｇｔｓが印加することができる。
【０１７３】
また、対向電極ＣＥ１には、スリットＳＬｔが設けられない構成としてもよい。当該構成では、対向電極ＣＥ１の形状は、例えば、櫛歯状である。
【符号の説明】
【０１７４】
１００  表示パネル、１１０，１２０  基板、５００  表示装置、ＧＥ１  画素電極、ＳＷ，ＳＷ１，ＳＷｔ，ＳＷｔｇ，ＳＷｔｓ  スイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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