(57)【要約】      （修正有）【課題】電界効果トランジスタとユニポーラダイオードとを同一素子内に含み、小型化及び大電流化の可能な半導体素子を提供する。【解決手段】第１炭化珪素半導体層と、ソースパッド５１及びソース配線５２を含むソースと、ゲートパッド及びゲート配線４２を含むゲートと、第１素子領域に配置された複数の第１ユニットセル１００と、第２素子領域に配置された複数の第２ユニットセル２００とを備える。第１素子領域１０１と第２素子領域１０２とは、ゲート配線を介して隣接し、複数の第１及び複数の第２ユニットセルの少なくとも一部は、ソースパッドまたはソース配線の下方に位置する。第１素子領域には、複数の第１ユニットセルの各々のゲート電極を含む第１電極２１が配置され、第２素子領域には、複数の第２ユニットセルの各々のゲート電極１８を含む第２電極２２が配置され、第１電極と第２電極とはゲート配線の下方で分離される。【選択図】図５Ａ
2017069551.tif 000002
【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面上に配置された第１導電型の第１炭化珪素半導体層と、
複数のユニットセルと、
ソースパッドと、前記ソースパッドから延びるソース配線とを含むソースと、
ゲートパッドと、前記ゲートパッドから延びるゲート配線とを含むゲートと
を備え、
前記複数のユニットセルのそれぞれは、
前記第１炭化珪素半導体層内に位置する第２導電型のボディ領域と、
前記ボディ領域に接して配置された第１導電型のソース領域と、
前記第１炭化珪素半導体層上であって、前記ボディ領域の少なくとも一部および前記ソース領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層と、
前記第２炭化珪素半導体層上に配置されたゲート絶縁層と、
前記ゲート絶縁層上であって、前記ゲート絶縁層および第２炭化珪素半導体層を介して前記ボディ領域の上方に配置されたゲート電極と、
前記ソース領域と電気的に接続され、前記ソースと電気的に接続されたソース電極と、
前記半導体基板の前記第２主面に配置されたドレイン電極と
を備え、
前記複数のユニットセルは、第１素子領域に配置された複数の第１ユニットセルと、第２素子領域に配置された複数の第２ユニットセルとを含み、平面視において、前記第１素子領域と前記第２素子領域とは、前記ゲート配線を介して隣接しており、
前記複数の第１ユニットセルの少なくとも一部は、前記ソースパッドまたは前記ソース配線の下方に位置し、
前記複数の第２ユニットセルの少なくとも一部は、前記ソースパッドまたは前記ソース配線の下方に位置し、
前記第１素子領域には、前記複数の第１ユニットセルのそれぞれの前記ゲート電極を含む第１電極が配置され、前記第１電極は前記ゲートと電気的に接続されており、
前記第２素子領域には、前記複数の第２ユニットセルのそれぞれの前記ゲート電極を含む第２電極が配置され、前記第２電極は前記ゲートと電気的に接続されておらず、
前記第１電極と前記第２電極とは前記ゲート配線の下方において分離されている、半導体素子。
【請求項２】
前記第１電極は、前記ゲート配線の下方において、前記ゲート配線と電気的に接続されている、請求項１に記載の半導体素子。
【請求項３】
前記第２電極は、前記ソースと電気的に接続されている、請求項１または２に記載の半導体素子。
【請求項４】
平面視において、前記第２電極は前記ゲート配線と部分的に重なっている、請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記複数のユニットセルは、第３素子領域に配置された複数の第３ユニットセルをさらに含み、
平面視において、前記第３素子領域は、前記ゲート配線を介して、前記第１素子領域と隣接しており、
前記第３素子領域には、前記複数の第３ユニットセルのそれぞれの前記ゲート電極を含む第３電極が配置され、前記第３電極は、前記第１電極および前記第２電極から分離されている、請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記第３電極は、前記ソースと電気的に接続されている、請求項５に記載の半導体素子。
【請求項７】
前記第３電極は、前記ゲートと電気的に接続されている、請求項５に記載の半導体素子。
【請求項８】
平面視において、前記第３電極は、前記ゲート配線と部分的に重なっている、請求項５から７のいずれかに記載の半導体素子。
【請求項９】
前記ゲート配線の下方に位置し、かつ、前記第１炭化珪素半導体層内に配置された第２導電型領域をさらに備え、
平面視において、前記第１電極と前記第２電極とは前記第２導電型領域の上方において分離されている、請求項１から８のいずれかに記載の半導体素子。
【請求項１０】
平面視において、前記第２導電型領域は、前記第１電極の一部および前記第２電極の一部と重なっており、
前記第１電極の開口部内および前記第２電極の開口部内で、前記第２導電型領域と前記ソースとが電気的に接続されている、請求項９に記載の半導体素子。
【請求項１１】
前記複数の第１ユニットセルのそれぞれにおいて、前記ソース電極を基準として前記ドレイン電極および前記ゲート電極に印加される電位をそれぞれＶｄｓおよびＶｇｓとし、ゲート閾値電圧をＶｔｈとすると、
Ｖｇｓ≧Ｖｔｈの場合、前記ドレイン電極から前記ソース電極へ電流が流れ、
Ｖｇｓ＜Ｖｔｈの場合、Ｖｄｓが０ボルトよりも小さくなるにつれて、前記ソース電極から前記ボディ領域を介して前記ドレイン電極へ電流が流れ始める前に前記ソース電極から前記第２炭化珪素半導体層を介して前記ドレイン電極へ電流が流れる、請求項１から１０のいずれかに記載の半導体素子。
【請求項１２】
Ｖｇｓが０ボルトのとき、前記ソース電極から前記第２炭化珪素半導体層を介して前記ドレイン電極へ１ｍＡの電流が流れるときのＶｄｓは室温で−１Ｖ以上である、請求項１１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体素子に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点がある。
【０００３】
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）およびショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーバリアダイオード（Ｊｕｎｃｔｉｏｎ−ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
【０００４】
ＳｉＣ−ＭＩＳＦＥＴは、例えば、モータ等の負荷を駆動制御する電力変換器などに用いるスイッチング素子として使用することが検討されている。電力変換器のスイッチング素子としてＭＩＳＦＥＴを用いる場合、ＭＩＳＦＥＴがオフ状態であるときに、電力変換器に還流電流を流すことがある。一般的なインバータ回路では、ＭＩＳＦＥＴに対して逆並列となるように、外付けで接続された還流ダイオードに還流電流が流れる。ＳｉＣ−ＭＩＳＦＥＴをインバータ回路に適用する場合には、還流ダイオードとしてＳｉＣからなるＳＢＤが選択される。ＳＢＤはユニポーラ素子であり、バイポーラ素子であるｐｎダイオードに比べて逆回復損失が小さいというメリットを有する。なお、ＳｉＣ−ＭＩＳＦＥＴ内にはｐｎ接合からなる寄生ｐｎダイオードが存在している。本明細書では、この寄生ｐｎダイオードを「ボディダイオード」と呼ぶ。一般に、還流ダイオードとして、ボディダイオードは積極的には使われず、ユニポーラ素子であるＳＢＤが選択される。
【０００５】
しかしながら、トランジスタと、還流ダイオードとして機能するダイオードとをそれぞれ独立した半導体チップで形成すると、総チップ数の増加に伴って実装面積が増大する可能性がある。また、チップ間配線が増えるため、寄生インダクタンスが増加してノイズが発生する可能性がある。このため、トランジスタとダイオードとを１つの半導体チップ内に形成する構成が提案されている。本明細書では、このような構成を有するトランジスタを、「ダイオード内蔵トランジスタ」と称する。
【０００６】
ＳｉＣを用いたダイオード内蔵トランジスタは、例えば特許文献１に提案されている。特許文献１は、ＳｉＣ−ＭＩＳＦＥＴに、ショットキー電極を有するダイオードセルを配置する例を開示している。この例では、ＭＩＳＦＥＴに対して逆並列に接続されたＳＢＤをチップ内に形成できるので、ＭＩＳＦＥＴのスイッチングの機能と還流ダイオードの機能とを併せ持つ半導体チップが得られる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００７／０１３３６７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されたダイオード内蔵トランジスタは、通常のＭＩＳＦＥＴには必要がないショットキー電極を有する。このため、ＭＩＳＦＥＴ形成工程に加えてショットキー電極を形成する工程が別途必要となり、製造プロセスが複雑になる。
【０００９】
本開示の一態様は、金属−絶縁体―半導体電界効果トランジスタと、ショットキー電極を必要としないユニポーラダイオードとを同一素子内に配置することが可能な新規な半導体素子を提供する。
【課題を解決するための手段】
【００１０】
本開示の一態様は、第１主面および第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に配置された第１導電型の第１炭化珪素半導体層と、複数のユニットセルと、ソースパッドと、前記ソースパッドから延びるソース配線とを含むソースと、ゲートパッドと、前記ゲートパッドから延びるゲート配線とを含むゲートとを備え、前記複数のユニットセルのそれぞれは、前記第１炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域に接して配置された第１導電型のソース領域と、前記第１炭化珪素半導体層上であって、前記ボディ領域の少なくとも一部および前記ソース領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層と、前記第２炭化珪素半導体層上に配置されたゲート絶縁層と、前記ゲート絶縁層上であって、前記ゲート絶縁層および第２炭化珪素半導体層を介して前記ボディ領域の上方に配置されたゲート電極と、前記ソース領域と電気的に接続され、前記ソースと電気的に接続されたソース電極と、前記半導体基板の前記第２主面に配置されたドレイン電極とを備え、前記複数のユニットセルは、第１素子領域に配置された複数の第１ユニットセルと、第２素子領域に配置された複数の第２ユニットセルとを含み、平面視において、前記第１素子領域と前記第２素子領域とは、前記ゲート配線を介して隣接しており、前記複数の第１ユニットセルの少なくとも一部は、前記ソースパッドまたは前記ソース配線の下方に位置し、前記複数の第２ユニットセルの少なくとも一部は、前記ソースパッドまたは前記ソース配線の下方に位置し、前記第１素子領域には、前記複数の第１ユニットセルのそれぞれの前記ゲート電極を含む第１電極が配置され、前記第１電極は前記ゲートと電気的に接続されており、前記第２素子領域には、前記複数の第２ユニットセルのそれぞれの前記ゲート電極を含む第２電極が配置され、前記第２電極は前記ゲートと電気的に接続されておらず、前記第１電極と前記第２電極とは前記ゲート配線の下方において分離されている半導体素子を含む。
【発明の効果】
【００１１】
本開示の一態様によると、金属−絶縁体―半導体電界効果トランジスタと、ショットキー電極を必要としないユニポーラダイオードとを同一素子内に配置することが可能な新規な半導体素子を提供できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体素子の一部を例示する模式的な上面図である。
【図２】実施の形態１の半導体素子を例示する模式的な上面図である。
【図３】実施の形態１の半導体素子における第１ユニットセルおよび第２ユニットセルの一例を示す模式的な断面図である。
【図４】第１素子領域において、複数の第１ユニットセルが並列して配置された構成を例示する断面図である。
【図５Ａ】実施の形態１の半導体素子の模式的な断面図である。
【図５Ｂ】実施の形態１の半導体素子における第１電極、第２電極およびコンタクト部の配置関係を説明するための上面図である。
【図５Ｃ】実施の形態１の半導体素子の模式的な断面図である。
【図６】実施の形態１の半導体素子における第１電極、第２電極およびコンタクト部の配置関係の他の例を説明するための上面図である。
【図７Ａ】ダイオードセルを内蔵していない比較例のＭＩＳＦＥＴの電流―電圧特性を示す図である。
【図７Ｂ】ダイオードセルを内蔵した実施例のＭＩＳＦＥＴの電流―電圧特性を示す図である。
【図８】素子領域全体に対するダイオード領域の面積比率Ｒと、順方向のトランジスタ電流および逆方向のダイオード電流の絶対値との関係を例示する図である。
【図９Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図９Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１０Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１０Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１１Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１１Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１２Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１２Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１３Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１３Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１４Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１４Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１５Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１５Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１６Ａ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１６Ｂ】実施の形態１の半導体素子の製造方法を説明するための工程断面図である。
【図１７】実施の形態１の変形例の半導体素子の一部を例示する平面図である。
【図１８Ａ】実施の形態１の変形例の半導体素子における第１電極、第２電極およびコンタクト部の配置関係を説明するための上面図である。
【図１８Ｂ】実施の形態１の変形例の半導体素子の模式的な断面図である。
【図１８Ｃ】実施の形態１の変形例の半導体素子の模式的な断面図である。
【図１９】実施の形態１の他の変形例の半導体素子の一部を例示する平面図である。
【図２０Ａ】第３素子領域における第３電極と配線との接続例を説明するための模式的な上面図である。
【図２０Ｂ】第３素子領域における第３電極と配線との接続例を説明するための模式的な上面図である。
【図２１Ａ】実施の形態１の他の変形例の半導体素子における第１電極、第３電極およびコンタクト部の配置関係の一例を説明するための上面図である。
【図２１Ｂ】実施の形態１の他の変形例の半導体素子の一例を示す模式的な断面図である。
【図２１Ｃ】実施の形態１の他の変形例の半導体素子の一例を示す模式的な断面図である。
【図２２Ａ】実施の形態１の他の変形例の半導体素子の製造方法を説明するための工程断面図である。
【図２２Ｂ】実施の形態１の他の変形例の半導体素子の製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【００１３】
本開示の一態様の概要は以下のとおりである。
【００１４】
本開示の半導体素子の一態様は、第１主面および第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に配置された第１導電型の第１炭化珪素半導体層と、複数のユニットセルと、ソースパッドと、前記ソースパッドから延びるソース配線とを含むソースと、ゲートパッドと、前記ゲートパッドから延びるゲート配線とを含むゲートとを備え、前記複数のユニットセルのそれぞれは、前記第１炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域に接して配置された第１導電型のソース領域と、前記第１炭化珪素半導体層上であって、前記ボディ領域の少なくとも一部および前記ソース領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層と、前記第２炭化珪素半導体層上に配置されたゲート絶縁層と、前記ゲート絶縁層上であって、前記ゲート絶縁層および第２炭化珪素半導体層を介して前記ボディ領域の上方に配置されたゲート電極と、前記ソース領域と電気的に接続され、前記ソースと電気的に接続されたソース電極と、前記半導体基板の前記第２主面に配置されたドレイン電極とを備え、前記複数のユニットセルは、第１素子領域に配置された複数の第１ユニットセルと、第２素子領域に配置された複数の第２ユニットセルとを含み、平面視において、前記第１素子領域と前記第２素子領域とは、前記ゲート配線を介して隣接しており、前記複数の第１ユニットセルの少なくとも一部は、前記ソースパッドまたは前記ソース配線の下方に位置し、前記複数の第２ユニットセルの少なくとも一部は、前記ソースパッドまたは前記ソース配線の下方に位置し、前記第１素子領域には、前記複数の第１ユニットセルのそれぞれの前記ゲート電極を含む第１電極が配置され、前記第１電極は前記ゲートと電気的に接続されており、前記第２素子領域には、前記複数の第２ユニットセルのそれぞれの前記ゲート電極を含む第２電極が配置され、前記第２電極は前記ゲートと電気的に接続されておらず、前記第１電極と前記第２電極とは前記ゲート配線の下方において分離されている。
【００１５】
本開示の半導体素子の一態様によると、金属−絶縁体―半導体電界効果トランジスタと、ショットキー電極を必要としないユニポーラダイオードとを同一素子内に配置することができる。
【００１６】
本開示の半導体素子の一態様において、前記第１電極は、前記ゲート配線の下方において、前記ゲート配線と電気的に接続されていてもよい。
【００１７】
本開示の半導体素子の一態様において、前記第２電極は、前記ソースと電気的に接続されていてもよい。
【００１８】
本開示の半導体素子の一態様において、平面視において、前記第２電極は前記ゲート配線と部分的に重なっていてもよい。
【００１９】
本開示の半導体素子の一態様において、前記複数のユニットセルは、第３素子領域に配置された複数の第３ユニットセルをさらに含み、平面視において、前記第３素子領域は、前記ゲート配線を介して、前記第１素子領域と隣接しており、前記第３素子領域には、前記複数の第３ユニットセルのそれぞれの前記ゲート電極を含む第３電極が配置され、前記第３電極は、前記第１電極および前記第２電極から分離されていてもよい。
【００２０】
本開示の半導体素子の一態様において、前記第３電極は、前記ソースと電気的に接続されていてもよい。
【００２１】
本開示の半導体素子の一態様において、前記第３電極は、前記ゲートと電気的に接続されていてもよい。
【００２２】
ある実施形態において、平面視において、前記第３電極は、前記ゲート配線と部分的に重なっていてもよい。
【００２３】
本開示の半導体素子の一態様において、前記ゲート配線の下方に位置し、かつ、前記第１炭化珪素半導体層内に配置された第２導電型領域をさらに備え、平面視において、前記第１電極と前記第２電極とは前記第２導電型領域の上方において分離されていてもよい。
【００２４】
本開示の半導体素子の一態様において、平面視において、前記第２導電型領域は、前記第１電極の一部および前記第２電極の一部と重なっており、前記第１電極の開口部内および前記第２電極の開口部内で、前記第２導電型領域と前記ソースとが電気的に接続されていてもよい。
【００２５】
本開示の半導体素子の一態様において、前記複数の第１ユニットセルのそれぞれにおいて、前記ソース電極を基準として前記ドレイン電極および前記ゲート電極に印加される電位をそれぞれＶｄｓおよびＶｇｓとし、ゲート閾値電圧をＶｔｈとすると、Ｖｇｓ≧Ｖｔｈの場合、前記ドレイン電極から前記ソース電極へ電流が流れ、Ｖｇｓ＜Ｖｔｈの場合、Ｖｄｓが０ボルトよりも小さくなるにつれて、前記ソース電極から前記ボディ領域を介して前記ソース電極へ電流が流れ始める前に前記ソース電極から前記第２炭化珪素半導体層を介して前記ドレイン電極へ電流が流れてもよい。
【００２６】
本開示の半導体素子の一態様において、Ｖｇｓが０ボルトのとき、前記ソース電極から前記第２炭化珪素半導体層を介して前記ドレイン電極へ１ｍＡの電流が流れるときのＶｄｓは室温で−１Ｖ以上であってもよい。
【００２７】
（実施の形態１）
以下、本開示による実施の形態１の半導体素子を説明する。ここでは、ダイオード内蔵ＳｉＣ−ＭＩＳＦＥＴを例に説明するが、本実施形態の半導体素子は、１つの素子内に、ダイオードと電界効果トランジスタとが同一の炭化珪素半導体層を用いて形成された素子であればよい。
【００２８】
本実施形態の半導体素子は、ユニポーラダイオードを内蔵するＳｉＣ−ＭＩＳＦＥＴである。半導体素子は、トランジスタとして機能する複数のトランジスタセルと、ユニポーラダイオードとして機能する複数のダイオードセルとを備える。本実施形態におけるダイオードセルは、ゲートとソースとが電気的に接続されたトランジスタ構造を有していてもよい。ダイオードセルのソースは、トランジスタセルのソースと共通であり、ダイオードのアノードとして機能する。ダイオードセルのドレインは、トランジスタセルのドレインと共通であり、ダイオードのカソードとして機能する。本明細書では、トランジスタ構造を有するダイオードセルの各電極を、トランジスタセルと同様に、ソース、ドレインおよびゲートと呼ぶ。
【００２９】
図１は、本実施形態の半導体素子１００１の一部を例示する模式的な上面図である。
【００３０】
半導体素子１００１は、基板に支持された複数のユニットセルと、ゲートパッド４１およびゲート配線４２を含むゲート４０と、ソースパッド５１およびソース配線５２を含むソース５０とを有している。ソース５０およびゲート４０は、複数のユニットセルの上方に配置されている。ゲートパッド４１およびソースパッド５１は、半導体素子１００１に対して電気的な信号を与えるためのパッドであり、例えばアルミニウムからなるワイヤがボンディングされる。
【００３１】
ソース配線５２は、ソースパッド５１から延びている。ゲート配線４２は、ゲートパッド４１から延びている。また、ゲート配線４２の少なくとも一部は、ソースパッド５１とソース配線５２との間に、これらを分断するように配置されている。
【００３２】
複数のユニットセルは、第１素子領域１０１および第２素子領域１０２を含む素子領域に配置されている。第１素子領域１０１には複数の第１ユニットセルが配置され、第２素子領域１０２には複数の第２ユニットセルが配置されている。第１ユニットセルおよび第２ユニットセルのそれぞれは、後で詳述するように、ソース電極、ドレイン電極およびゲート電極を有するトランジスタ構造を有している。本実施形態では、第１ユニットセルはトランジスタセル、第２ユニットセルはダイオードセルである。
【００３３】
本明細書では、複数のトランジスタセルが配置された素子領域を「トランジスタ領域」、複数のダイオードセルが配置された素子領域を「ダイオード領域」と称する。本実施形態における第１素子領域１０１はトランジスタ領域、第２素子領域１０２はダイオード領域である。
【００３４】
第１素子領域１０１と第２素子領域１０２とは、ゲート配線４２のうちソースパッド５１とソース配線５２との間に位置する部分を境界として配置されている。ここでは、第１素子領域１０１における複数の第１ユニットセルの少なくとも一部は、ソースパッド５１の下方に配置され、第２素子領域１０２における複数の第２ユニットセルの少なくとも一部は、ソース配線５２の下方に配置されている。なお、第１ユニットセルの少なくとも一部がソース配線５２の下方に配置され、第２ユニットセルの少なくとも一部がソースパッド５１の下方に配置されていてもよい。以下では、簡単のため、図１に示す配置関係を例に説明する。
【００３５】
第１素子領域１０１には、ゲート４０と電気的に接続された第１電極２１が配置されている。第１電極２１は、第１素子領域１０１からゲート配線４２の下方まで延びており、ゲート配線４２の下方において、ゲート配線４２と電気的に接続されている。各第１ユニットセルは、第１電極２１の一部をゲート電極として含んでいる。各第１ユニットセルのソース電極は、ソース５０と電気的に接続されている。
【００３６】
第２素子領域１０２には、第２電極２２が配置されている。第２電極２２は、ゲート４０と電気的に接続されていない。各第２ユニットセルは、第２電極２２の一部をゲート電極として含んでいる。第２電極２２は、ソース５０と接続されていてもよいし、いずれの配線にも接続されず、フローティング状態であってもよい。各第２ユニットセルのソース電極は、ソース５０と電気的に接続されている。
【００３７】
第１ユニットセルのゲート電極となる第１電極２１と、第２ユニットセルのゲート電極となる第２電極２２とは、一定の間隔を隔てて配置されており、電気的に分離されている。本実施形態では、第１素子領域１０１と第２素子領域１０２との間に、第１電極２１と第２電極２２とを分離する絶縁領域１０３が配置されている。絶縁領域１０３の少なくとも一部は、ゲート配線４２の下方に位置している。
【００３８】
本実施形態では、ダイオードセルである第２ユニットセルも、トランジスタセルである第１ユニットセルと同様のトランジスタ構造を有するので、例えばショットキー電極などを形成する必要がない。従って、製造プロセスを複雑にすることなく、ダイオード内蔵トランジスタを提供できる。
【００３９】
また、本実施形態では、第１素子領域１０１と第２素子領域１０２とを、ゲート配線４２を隔てて隣接して配置し、ゲート配線４２の下方に絶縁領域１０３を配置する。これにより、次のような効果を奏する。
【００４０】
ゲート配線４２の下方には、一般に、耐圧を確保するための第２導電型領域が形成される。第２導電型領域については後で詳述する。このため、ゲート配線４２が配置されている領域は、ユニットセルが形成されない領域である。本実施形態の半導体素子１００１では、ユニットセルが形成されない領域を利用して、第１電極２１および第２電極２２を離間させる。このように、素子内の別の機能を有する領域を有効活用することにより、ユニットセルを配置可能な領域に「機能しない領域」を生じさせることなく、第１電極２１と第２電極２２とを絶縁させることができる。従って、本実施形態によると、例えばソースパッドの下方に、ダイオードセルとトランジスタセルとを間隔を空けて配置する構成（例えば本出願人による国際公開第２０１４／０４１８０８号）と比べて、ダイオード内蔵トランジスタのさらなる小型化を実現できる。
【００４１】
図１に示す例では、第２電極２２は、平面視において、ソース配線５２と重なるように配置されており、ゲート配線４２とは重なっていない。なお、後述するように、第２素子領域１０２の第２電極２２は、ゲート配線４２の下方まで延びていてもよい。すなわち、平面視において、第２電極２２とゲート配線４２とは部分的に重なっていてもよい。
【００４２】
半導体素子１００１は、複数の第３ユニットセルが配置された第３素子領域をさらに有していてもよい。第３素子領域は、平面視において、第１素子領域１０１または第２素子領域１０２とゲート配線４２を介して隣接していてもよい。第３素子領域には、第３ユニットセルのゲート電極となる第３電極が配置される。第３電極は、第１電極２１および第２電極２２と離間して配置され、ソース５０またはゲート４０に電気的に接続される。第３電極がソース５０に接続されると、第３ユニットセルはダイオードセルとして機能する。第３電極がゲート４０に接続されると、第３ユニットセルはトランジスタセルとして機能する。このように、第３素子領域は、ダイオード領域およびトランジスタ領域のいずれであってもよい。なお、本明細書において、第１電極２１、第２電極２２および第３電極のように、１つの素子領域内の複数のユニットセルのゲート電極として機能する電極を「ゲート共通電極」と呼ぶことがある。
【００４３】
次に、図面を参照しながら、半導体素子１００１におけるソース５０およびゲート４０とトランジスタ領域およびダイオード領域との配置関係の一例を説明する。
【００４４】
図２は、本実施形態の半導体素子１００１を例示する模式的な上面図である。半導体素子１００１は、例えば図１に示すように、半導体ウェハから四角形に切り出される。
【００４５】
図２に示す例では、ソース配線５２は、ソースパッド５１を包囲するように延びている。ゲート配線４２は、ソースパッド５１とソース配線５２との間に、これらを分断するように配置されている。ただし、ソース配線５２とソースパッド５１とを電気的に接続させるため、例えばソースパッド５１とソース配線５２とを繋ぐ接続領域４３にはゲート配線４２は形成されない。図示するように、ソースパッド５１は複数に分割されていてもよい。ゲート配線４２の一部は、分割されたソースパッド５１の間に配置されてもよい。
【００４６】
ゲート配線４２の幅はゲートパッド４１の幅よりも小さい。ゲート配線４２の幅は、例えば、第１ユニットセルのセルピッチ以上、ゲートパッド４１の短辺の長さ以下である。図示していないが、ソース５０およびゲート４０の上に、ソースパッド５１およびゲートパッド４１の一部に開口を有するパッシベーション膜が配置されていてもよい。
【００４７】
半導体素子１００１は、周縁部に終端領域８０を有している。終端領域８０は、高耐圧を維持するために、半導体素子中に例えばｐ型の不純物を注入し形成される。終端領域８０の構造としては、例えばＦＬＲ（Ｆｌｏａｔｉｎｇ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）およびＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）などが挙げられる。終端領域８０は、例えば、ソースパッド５１、ソース配線５２、ゲートパッド４１およびゲート配線４２が配置された領域を囲むように配置される。
【００４８】
半導体素子１００１において、ソースパッド５１およびソース配線５２が形成されている領域は、ユニットセルを配置可能な領域である。この例では、ソースパッド５１の下方の領域２１０、および、ソース配線５２の下方の領域２０１から領域２０５を素子領域として使用できる。
【００４９】
本実施形態では、ソースパッド５１の下方の領域２１０を、トランジスタ領域である第１素子領域１０１として用いる。この場合、領域２１０とゲート配線４２を挟んで隣接する領域２０１から領域２０５の一部または全部を、ダイオード領域として用いることができる。
【００５０】
ここでは、例えば領域２０４をダイオード領域である第２素子領域１０２として用いる。このとき、ユニットセルを配置可能な他の領域２０１、２０２、２０３、２０５のそれぞれは、ダイオード領域として用いてもよいし、トランジスタ領域として用いてもよい。例えば、全ての領域２０１から領域２０５をダイオード領域として用いてもよい。あるいは、一部の領域、例えば領域２０３および２０５をトランジスタ領域として用い、他の領域２０１、２０２、２０４をダイオード領域として用いてもよい。
【００５１】
領域２０１、２０２、２０３、２０５のそれぞれに、複数のユニットセルと、これらのユニットセルのゲート電極となるゲート共通電極を配置してもよい。各領域のゲート共通電極は、隣接する領域のゲート共通電極と接触しないように、離間して配置される。ゲート共通電極同士を分離する絶縁領域は、ゲート配線４２の下方に配置されてもよい。各領域のゲート共通電極は、ソース５０およびゲート４０のいずれか一方に電気的に接続される。ゲート共通電極をソース５０に電気的に接続すると、そのゲート共通電極を含むユニットセルはダイオードセルとなり、ゲート４０に電気的に接続すると、そのゲート共通電極を含むユニットセルはトランジスタセルとなる。例えば領域２０３、２０５にそれぞれ配置されたゲート共通電極をゲート配線４２に接続することによって、これらの領域２０３、２０５をトランジスタ領域として使用し、領域２０１、２０２、２０５にそれぞれ配置されたゲート共通電極をソース配線５２に接続することによって、これらの領域２０１、２０２、２０５をダイオード領域として使用してもよい。トランジスタセルに対するダイオードセルの割合を大きくすることにより、後に説明する逆方向ダイオード電流を大きくできる。
【００５２】
次に、半導体素子１００１におけるユニットセルの構造を説明する。半導体素子１００１は、第１ユニットセルおよび第２ユニットセルを含む複数のユニットセルを有している。本実施形態では、これらのユニットセルは、同様のトランジスタ構造を有し、共通のプロセスで製造され得る。
【００５３】
図３は、半導体素子１００１における第１ユニットセル１００および第２ユニットセル２００の一例を示す模式的な断面図である。第１ユニットセル１００および第２ユニットセル２００は同様の断面構造を有する。図４は、第１素子領域１０１において、複数の第１ユニットセル１００が並列して配置された構成を例示する断面図である。第２素子領域１０２では、図４に示す構成と同様に、複数の第２ユニットセル２００が並列して配置される。以下、第１ユニットセル１００を例に断面構造を説明する。
【００５４】
第１ユニットセル１００は、基板１１と、基板１１の主面上に位置する第１導電型の第１炭化珪素半導体層２０とを備える。ここでは、第１導電型がｎ型であり第２導電型がｐ型である例を説明する。なお、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。基板１１として、例えばｎ+型の導電性を有する炭化珪素基板を用いる。第１炭化珪素半導体層２０は、ｎ-型である。ｎまたはｐの導電型の右肩の「＋」または「−」は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。１つの第１ユニットセル１００は、基板１１の主面の法線方向から半導体素子１００１を見たとき、例えば正方形状を有している。第１ユニットセル１００は、長方形、または四角形以外の多角形形状を有していてもよいし、一方向に伸びた縦長のユニットセルであってもよい。
【００５５】
第１炭化珪素半導体層２０は、第１炭化珪素半導体層２０の表面の少なくとも一部に位置する第２導電型のボディ領域１３と、ボディ領域１３に接して配置された第１導電型のソース領域１４とを含む。第１ユニットセル１００は、ソース領域１４およびボディ領域１３の上面に位置する第２炭化珪素半導体層１６と、少なくとも第２炭化珪素半導体層１６の一部を覆うゲート絶縁層１７と、ゲート電極１８と、ソース電極１９と、ドレイン電極２８とをさらに備える。第２炭化珪素半導体層１６はチャネル層として機能する。第１炭化珪素半導体層２０のうち、ボディ領域１３などの第２導電型の不純物領域が形成されていない第１導電型の領域はドリフト領域１２となる。本実施形態において、ボディ領域１３はｐ型であり、ソース領域１４はｎ+型である。第１炭化珪素半導体層２０は、基板１１とドリフト領域１２との間に配置された第１導電型のバッファー層１１２を含んでいてもよい。
【００５６】
第２炭化珪素半導体層１６は、少なくとも、各第１ユニットセル１００において第１炭化珪素半導体層２０の表面に露出したボディ領域１３上を覆っている。ゲート絶縁層１７は、第２炭化珪素半導体層１６上に形成され、第２炭化珪素半導体層１６を介して第１炭化珪素半導体層２０の表面に露出したボディ領域１３を覆っている。
【００５７】
ゲート電極１８は、ボディ領域１３上に第２炭化珪素半導体層１６およびゲート絶縁層１７を介して配置されている。ここでは、ゲート電極１８は、第１炭化珪素半導体層２０の表面において、ボディ領域１３のうち、ドリフト領域１２とソース領域１４とに挟まれた部分の上方に位置している。ボディ領域１３のうち、ドリフト領域１２とソース領域１４とに挟まれた部分の上方に配置された第２炭化珪素半導体層１６において、チャネルが形成される。
【００５８】
ソース電極１９は、第１炭化珪素半導体層２０上に設けられ、ソース領域１４と電気的に接続されている。この例では、ソース電極１９はソース領域１４に対してオーミック接合を形成している。ボディ領域１３内には、ボディ領域１３よりも高い不純物濃度を有する第２導電型のコンタクト領域１５が設けられていてもよい。本実施形態において、コンタクト領域１５はｐ+型である。コンタクト領域１５は、ボディ領域１３に接している。ソース電極１９は、ソース領域１４およびコンタクト領域１５の両方と接するように配置され、ソース領域１４およびコンタクト領域１５の両方と電気的に接続されている。ソース電極１９は、ソース領域１４およびコンタクト領域１５の両方とオーミック接合を形成していてもよい。なお、ボディ領域１３の不純物濃度が十分に大きい場合には、コンタクト領域１５を設けなくてもよい。この場合、ソース領域１４に、ボディ領域１３を露出するコンタクトトレンチを設け、トレンチ内にソース電極１９を形成することによりボディ領域１３とソース電極１９とを直接接触させてもよい。
【００５９】
ドレイン電極２８は、基板１１の裏面、すなわち第１炭化珪素半導体層２０が形成された表面と反対側の表面に配置されている。ドレイン電極２８は基板１１と電気的に接続されている。ここでは、基板１１とオーミック接触を形成している。なお、ドレイン電極２８と基板１１との接触抵抗を低減するために、基板１１の裏面に、第１導電型の裏面コンタクト領域１１１を形成してもよい。また、ドレイン電極２８上に裏面電極２９が形成されていてもよい。
【００６０】
本実施形態では、ゲート電極１８を覆うように層間絶縁層３０が形成されている。層間絶縁層３０上には、ソース５０が設けられている。ソース５０とソース電極１９とは電気的に接続されている。ソース５０とソース電極１９とはオーミック接触を形成していてもよい。ソース５０は、層間絶縁層３０に設けられたソースコンタクトホール内において、各第１ユニットセル１００のソース電極１９に電気的に接続されている。ソース５０とソース電極１９との接続部を「ソースコンタクト部」と呼ぶ。図示するように、層間絶縁層３０上およびソースコンタクトホール内にバリア金属層１５０が設けられていてもよい。この場合、層間絶縁層３０上にバリア金属層１５０を介してソース５０が設けられる。ソース５０は、バリア金属層１５０を介してソース電極１９に接続されている。ソース５０上にパッシベーション層３１が設けられていてもよい。
【００６１】
図５Ａは、図２に示す５Ａ−５Ａ線に沿った模式的な断面図であり、第１素子領域１０１、第２素子領域１０２および絶縁領域１０３の一部を示す。図面の簡単化のため、図５Ａにおいては、図４で示した裏面コンタクト領域１１１、バッファー層１１２、バリア金属層１５０、パッシベーション層３１を省略する。
【００６２】
図５Ａに示す断面では、層間絶縁層３０の上に、ソースパッド５１、ソース配線５２およびゲート配線４２が設けられている。ゲート配線４２は、ソースパッド５１とソース配線５２との間に配置されている。本実施形態では、ソースパッド５１は第１素子領域１０１に配置され、ソース配線５２は第２素子領域１０２に配置されている。ゲート配線４２の下方には、ユニットセルは形成されていない。
【００６３】
第１素子領域１０１には、複数の第１ユニットセル１００が並列に配置されている。第１ユニットセル１００は、例えばソースパッド５１の下に配置されている。第１ユニットセル１００のソース電極１９は、層間絶縁層３０に設けられたソースコンタクトホール３８内でソースパッド５１と電気的に接続されている。第１素子領域１０１には、複数の第１ユニットセル１００のゲート電極１８を含む第１電極２１が配置されている。この例では、第１電極２１は、ゲート配線４２の下方まで延びており、第１ゲートコンタクト部１２１において、層間絶縁層３０の開口部内でゲート配線４２と直接接している。
【００６４】
第２素子領域１０２には、複数の第２ユニットセル２００が並列に配置されている。第２ユニットセル２００は、例えばソース配線５２の下に配置されている。第２素子領域１０２には、複数の第２ユニットセル２００のゲート電極１８を含む第２電極２２が配置されている。この例では、第２電極２２は、第２ゲートコンタクト部１２２において、層間絶縁層３０の開口部内でソース配線５２と直接接している。従って、第２ユニットセル２００のゲート電極１８の電位は、ソース電極１９の電位と等しい。
【００６５】
本明細書では、ゲート電極１８がゲート４０に電気的に接続されていないユニットセルを、ダイオードセルと呼ぶ。本実施形態では、ダイオードセルにおいて、ゲート電極１８の電位とソース電極１９の電位とは等しい。ゲート電極１８の電位が固定されるため、ダイオードセルはトランジスタとしては動作しない。しかしながら、ボディ領域１３の濃度、第２炭化珪素半導体層の濃度および厚さ等を適切に選択することによって、ダイオードセルをユニポーラ型のチャネルダイオードとして機能させることが可能である。ユニポーラ型のチャネルダイオードについては後述する。
【００６６】
第１電極２１と第２電極２２とは、直接接しておらず、ゲート配線４２の下方において、絶縁領域１０３によって離間して配置されている。絶縁領域１０３は、層間絶縁層３０で構成されていてもよい。この例では、第１電極２１および第２電極２２は、同一の導電膜のパターニングによって形成されている。層間絶縁層３０は、第１電極２１の端部および第２電極２２の端部を覆うように配置されている。
【００６７】
また、ゲート配線４２の下方において、第１炭化珪素半導体層２０内に、第２導電型領域１１３が配置されている。第２導電型領域１１３は、耐圧を確保するために設けられている。第２導電型領域１１３は、第１炭化珪素半導体層２０の表面側に第２導電型のコンタクト領域１１５を含んでいてもよい。平面視において、絶縁領域１０３の少なくとも一部は第２導電型領域１１３と重なっていてもよい。これにより、素子領域を減らすことなく、絶縁領域１０３を配置できる。
【００６８】
第２導電型領域１１３は、基板１１の主面の法線方向から見て、第１素子領域１０１と第２素子領域１０２とを繋ぐように延びていてもよい。第２導電型領域１１３がソースパッド５１およびソース配線５２の少なくとも一方と接続されることにより、第２導電型領域１１３の電位がソースの電位に固定されていてもよい。例えば、第２導電型領域１１３は、ソース電極１９と同一の導電膜から形成されたコンタクト電極１１９を介して、ソースパッド５１またはソース配線５２に電気的に接続されていてもよい。図５Ａに示す断面では、第１素子領域１０１と絶縁領域１０３との間において、層間絶縁層３０に形成されたコンタクトホール３６内に、第２導電型領域１１３と接するようにコンタクト電極１１９が配置されている。第２導電型領域１１３は、コンタクト電極１１９を介してソースパッド５１と電気的に接続されている。なお、本明細書では、第２導電型領域１１３とソース配線５２またはソースパッド５１との接続部を「ボディコンタクト部」と呼ぶ。また、ボディコンタクト部を形成するためのコンタクトホール３６を「ボディコンタクトホール」と呼ぶ。図５Ｂおよび図５Ｃを参照しながら後述するように、ボディコンタクト部は、第１素子領域１０１と絶縁領域１０３との間だけでなく、第２素子領域１０２と絶縁領域１０３との間に設けられていてもよい。
【００６９】
図５Ｂは、第１電極２１、第２電極２２、第１ゲートコンタクト部１２１、第２ゲートコンタクト部１２２およびボディコンタクト部の配置関係を説明するための上面図である。簡単のため、第１電極２１、第２電極２２、ソース電極１９、コンタクト電極１１９のみを示している。図５Ｃは、図５Ｂに示す５Ｃ−５Ｃ線に沿った断面図である。上述した図５Ａは、図５Ｂに示す５Ａ−５Ａ線に沿った断面に相当する。
【００７０】
図５Ｂに示すように、第１電極２１と第２電極２２とは、絶縁領域１０３によって分離されており、直接接していない。
【００７１】
第１素子領域１０１において、第１電極２１には複数の開口部１２８が形成されている。各開口部１２８内には第１ユニットセルのソース電極１９が配置されている。第１電極２１とソース電極１９とは層間絶縁層３０によって分断されている。第１電極２１の開口部１２８内に、第１ユニットセルのソース電極１９とソース５０とを接続するソースコンタクト部が形成される。本明細書では、このような開口部１２８を「ソースコンタクト用開口部」と呼ぶ。同様に、第２素子領域１０２において、第２電極２２には複数の開口部１２８が形成されている。各開口部１２８内には、ソースコンタクトホール３８および第２ユニットセルのソース電極１９が配置されており、ソースコンタクト部が形成されている。
【００７２】
第１電極２１のうち第１素子領域１０１よりも絶縁領域１０３側の領域には、複数の開口部１２６と、複数の第１ゲートコンタクト部１２１とが形成されている。第１ゲートコンタクト部１２１において、第１電極２１はゲート配線４２に接続されている。各開口部１２６内には、ボディコンタクトホール３６およびコンタクト電極１１９が配置されている。第１電極２１とコンタクト電極１１９とは層間絶縁層３０によって分断されている。ボディコンタクト部は、これらの開口部１２６内に形成される。本明細書では、このような開口部１２６を「ボディコンタクト用開口部」と呼ぶ。
【００７３】
第２電極２２のうち第２素子領域１０２よりも絶縁領域１０３側の領域には、複数のボディコンタクト用開口部１２６と、複数の第２ゲートコンタクト部１２２とが形成されている。第２ゲートコンタクト部１２２において、第２電極２２はソース配線５２に接続されている。ボディコンタクト用開口部１２６内には、ボディコンタクト部を構成するコンタクト電極１１９が配置されている。図５Ｃに示すように、ボディコンタクト部では、コンタクト電極１１９を介して、ソース配線５２と第２導電型領域１１３とが電気的に接続されている。
【００７４】
なお、図５Ｂでは、第１ゲートコンタクト部１２１、第２ゲートコンタクト部１２２、ソースコンタクト用開口部１２８、ボディコンタクト用開口部１２６をいずれも四角形状で示しているが、これらの形状は四角形状に限定されない。
【００７５】
図５Ｂに示す例では、第１電極２１の平面視において、第１ゲートコンタクト部１２１およびボディコンタクト用開口部１２６をそれぞれ、第１電極２１の絶縁領域１０３側のエッジに平行に、一列に配列している。さらに、第２電極２２の平面視において、第２ゲートコンタクト部１２２およびボディコンタクト用開口部１２６を、第２電極２２の絶縁領域１０３側のエッジに平行に交互に配列している。なお、第１ゲートコンタクト部１２１、第２ゲートコンタクト部１２２およびボディコンタクト用開口部１２６の配置、個数などは図５Ｂに示す例に限定されない。例えば、ソース配線５２は第２導電型領域１１３と電気的に接続されていなくてもよい。すなわち、第２電極２２にボディコンタクト用開口部１２６が設けられていなくてもよい。さらに、第２電極２２は、ソース配線５２と電気的に接続されていなくてもよい。例えば、第２電極２２は第２ゲートコンタクト部１２２を有しておらず、フローティング状態であってもよい。
【００７６】
図６は、本実施形態の半導体素子における第１電極２１および第２電極２２の他の例を示す上面図である。図６に示す５Ｃ−５Ｃ線に沿った断面は、図５Ｃと同様の構造を有する。図６に示す例では、第２電極２２は、第２ゲートコンタクト部１２２を有しておらず、ソース５０ともゲート４０とも接続されていない。このように第２電極２２に電位が与えられていない場合でも、第２ユニットセル２００はダイオードセルとして機能する。
【００７７】
本実施形態の半導体素子１００１は、ゲートパッド４１に加えてゲート配線４２を有している。この理由は次の通りである。
【００７８】
炭化珪素などのワイドギャップ半導体を用いたパワー素子では例えば１０Ａ以上の大電流を流すことが要求される。素子面積を大きくすることにより、より大きい電流を流すことの可能なＭＩＳＦＥＴを実現できる。ＭＩＳＦＥＴにおいては、各ユニットセルに配置されたゲート電極に、ゲートパッドからゲート信号を与えることでスイッチング動作を実現する。本実施形態では、ゲートパッド４１に加えて、ゲートパッド４１に接続されたゲート配線４２が設けられているので、ゲート信号をＭＩＳＦＥＴに配置された全ての第１ユニットセル１００に遅延無く伝播させることが可能になり、ゲート信号の遅延を緩和できる。つまり、ゲート配線４２を設けることで、ゲート信号の遅延を抑制し、かつ大きい電流を流すことの可能なＭＩＳＦＥＴを実現できる。
【００７９】
続いて、半導体素子１００１の動作について説明する。
【００８０】
半導体素子１００１は、第１ユニットセル１００を含むトランジスタセルと、第２ユニットセル２００を含むダイオードセルとを有している。以下では、第１導電型をｎ型、第２導電型をｐ型とした例について説明する。
【００８１】
トランジスタセルおよびダイオードセルにおいて、ゲート電極１８とゲート絶縁層１７とｎ型の第２炭化珪素半導体層１６とはＭＯＳ構造を形成している。また、ソース電極１９は、ｎ型のソース領域１４とオーミック接合を形成している。ここで、ｐ型のボディ領域１３の不純物濃度、ｎ型の第２炭化珪素半導体層１６の不純物濃度および厚さ、ゲート絶縁層１７の膜厚と誘電率、第１電極２１の材質または仕事関数を適切に選択することにより、トランジスタセルおよびダイオードセルを両方ともダイオードとして機能させることができる。すなわち、トランジスタセルを、トランジスタの閾値電圧Ｖｔｈを正に維持しながら、ソース電極１９の電位を基準とするゲート電極１８の電位Ｖｇｓがトランジスタの閾値電圧Ｖｔｈ未満の場合に、ソース電極１９から第２炭化珪素半導体層１６を介してドレイン電極２８にユニポーラ電流を流すダイオードとして動作させることが可能である。本明細書では、このように動作するダイオードを「チャネルダイオード」と称する。これに対し、半導体素子１００１のドリフト領域１２とボディ領域１３とによって形成されるｐｎ接合ダイオードを「ボディダイオード」と称する。
【００８２】
より具体的には、ボディ領域１３の不純物濃度及び第２炭化珪素半導体層１６の不純物濃度をいずれも高くしつつ、第２炭化珪素半導体層１６を薄く設定することにより、チャネルダイオードの立ち上がり電圧を、ドリフト領域１２とボディ領域１３とによって形成されるボディダイオードに電流が流れ始める電圧よりも小さく設定できる。例えば、チャネルダイオードの立ち上がり電圧を１Ｖ以下にすることが可能である。本明細書において、「立ち上がり電圧」は、チャネルダイオードに絶対値で１ｍＡの電流を流すのに必要な、ソース電極−ドレイン電極間の電圧を意味する。
【００８３】
例えばゲート電極１８およびソース電極１９を０Ｖとし、ドレイン電極２８に−１から−２Ｖ程度の電圧を印加すると、ソース電極１９側から、ｎ型の第２炭化珪素半導体層１６、ｎ型の第１炭化珪素半導体層２０、ｎ型の半導体基板１１を介してドレイン電極２８に向かって電流を流すことができる。ここで、ソース電極１９とドレイン電極２８の間には、ｐ型のボディ領域１３とｎ型のドリフト領域１２からなるボディダイオードも存在している。ボディダイオードのｐｎ接合に電流が流れる前に、ｎ型の第２炭化珪素半導体層１６、ｎ型のドリフト領域１２、ｎ型の半導体基板１１を介してユニポーラ電流が流れる。
【００８４】
このように、半導体素子１００１は、ボディダイオードと、チャネルダイオードとが並列に内蔵された構成を有する。ボディ領域１３およびドリフト領域１２が４Ｈ−ＳｉＣから構成されている場合、ボディダイオードとして、４Ｈ−ＳｉＣからなるｐｎ接合ダイオードが形成される。
【００８５】
まず、本半導体素子１００１をＭＩＳＦＥＴとして機能させる動作について説明する。
【００８６】
ソースパッド５１を０Ｖとし、裏面電極２９に正の電圧、例えば１から２Ｖを印加する。このとき、ゲートパッド４１に例えば２０Ｖの電圧を印加すると、半導体素子１００１がオンし、裏面電極２９からソースパッド５１の方向に電流が流れる。このとき、トランジスタセルの第１電極２１にはゲートパッド４１に印加された電圧が伝播するので、トランジスタセルはトランジスタとして機能し、オン電流を流すことができる。このように、Ｖｇｓが閾値電圧Ｖｔｈ以上の場合、第２炭化珪素半導体層１６を介して裏面電極２９からソース電極１９へ電流が流れる。一方、ダイオードセルでは、ゲート電極１８はゲートパッド４１と電気的に接続されていないので、ゲートパッド４１に印加された電圧はゲート電極１８には伝播しない。ダイオードセルのゲート電極１８がソース配線５２に接続されている場合、ゲート電極１８の電圧は０Ｖであるので、ダイオードセルがトランジスタとしてオン電流を流すことはない。
【００８７】
次に、本半導体素子１００１をダイオードとして機能させる動作について説明する。
【００８８】
パワー素子として使用されるＭＩＳＦＥＴは、一般に、ＭＩＳＦＥＴに対して逆並列となるように接続されたダイオード素子と組み合わせて使用される。例えばＭＩＳＦＥＴとダイオード素子をインバータに適用する場合、ダイオードはＭＩＳＦＥＴがオフ状態のときに、還流電流を流すために用いられる。ＭＩＳＦＥＴをオフにするためにはゲートパッドに例えば０Ｖの電圧を印加すればよい。しかし、外部ノイズなどの影響でＭＩＳＦＥＴが誤点弧を起こさないように、ゲートパッドに負の電圧を与えることがある。例えば−５Ｖがゲートパッドに印加される。
【００８９】
本実施形態では、半導体素子１００１が素子内にダイオードセルを有しているため、上述したダイオード素子は不要である。以下、ダイオードセルを内蔵していない比較例のＭＩＳＦＥＴと、ダイオードセルを素子内に含む実施例のＭＩＳＦＥＴとの電流―電圧特性を比較した結果を説明する。
【００９０】
図７Ａは、ダイオードセルを内蔵していない比較例のＭＩＳＦＥＴの電流―電圧特性を示す図である。図７Ａの第１象限は、トランジスタ特性の電流−電圧特性を示し、ここではＶｇｓ＝０Ｖおよび２０Ｖのときの特性を示している。第３象限は、ダイオード特性の電流−電圧特性を示す。ここではＶｇｓ＝０Ｖおよび−５Ｖのときの特性を示している。
【００９１】
ソースパッドを０Ｖとし、裏面電極に負の電圧（例えば−１から−２．５Ｖ）を印加する。このとき、ゲートパッドの電圧Ｖｇｓを０Ｖとすることにより、ＭＩＳＦＥＴはダイオードとして機能し、ソースパッドから裏面電極の方向に電流が流れる。このとき、トランジスタセルのゲート電極の電位はゲートパッドの電位と等しくなるので、トランジスタセルは、ダイオードとして機能し、ユニポーラ電流を流す。
【００９２】
４Ｈ−ＳｉＣからなるｐｎ接合を有するｐｎダイオードでは、室温で約２．５Ｖ程度の順方向電圧を印加することで、バイポーラ電流が流れ始めることが知られている。本明細書では、流れ始める電流を例えば１ｍＡと定義する。しかしながら、比較例のＭＩＳＦＥＴでは、１Ｖ以下の順方向電圧、すなわち図７Ａのグラフ上では−１Ｖ以上の電圧から電流が流れている。この電流は、ｐｎ接合を経由したバイポーラ電流ではなく、チャネルを介して流れるユニポーラ電流であると考えられる。なお、裏面電極２９に例えば−４Ｖの負の電圧をかけると、ボディダイオードにも電流が流れる。この場合はユニポーラ電流だけでなくバイポーラ電流も流れる。
【００９３】
比較例のＭＩＳＦＥＴにおいて、ゲート電圧Ｖｇｓが−５Ｖでは、ゲート電圧Ｖｇｓが０Ｖのときよりも、ダイオード電流の絶対値が減少している。これは、ゲート電圧Ｖｇｓを０Ｖから−５Ｖに変化させると、ゲート絶縁層１７と第２炭化珪素半導体層１６との界面における電位が持ち上げられる結果、ソース電極１９からみた電位障壁がより高くなり、ダイオード電流の絶対値が減少するからである。
【００９４】
図７Ｂは、ダイオードセルを内蔵した実施例のＭＩＳＦＥＴの電流−電圧特性をシミュレーションにより求めた結果を示す図である。比較のため、比較例のＭＩＳＦＥＴにおけるＶｇｓ＝２０Ｖでのトランジスタ特性と、Ｖｇｓ＝−５Ｖでのダイオード特性とを図７Ｂに破線で示している。
【００９５】
図７Ｂに示す結果から分かるように、順方向、すなわちソースパッド５１に対して裏面電極２９に正の電圧を印加する場合には、比較例と比べて、ダイオードセルを含む分だけトランジスタとしてのオン電流が減少する。一方、逆方向、すなわちソースパッド５１に対して裏面電極２９に負の電圧を印加する場合には、比較例と比べて、ダイオードセルを含む分だけダイオード電流の絶対値が増加する。この理由を以下に説明する。
【００９６】
ダイオードセルでは、第２電極２２の一部であるゲート電極１８は、ゲートパッド４１と電気的に接続されておらず、例えばソース配線５２と電気的に接続されている。このため、ゲート電極１８の電位はゲートパッド４１の電位と異なり、ゲート電極１８の電圧は０Ｖとなる。ゲート絶縁層１７と第２炭化珪素半導体層１６との界面における電位は変化せず、ソース電極１９からみた電位障壁も変化しない。従って、ゲートパッド４１に負の電圧が印加された場合、トランジスタセルよりもダイオードセルの方がダイオード電流の絶対値が大きくなる。この結果、実施例では、比較例のＭＩＳＦＥＴのダイオード特性よりもダイオード電流の絶対値が増加する。一方、ゲートパッド４１に正の電圧が印加されても、ダイオードセルはトランジスタとして機能しないので、比較例のＭＩＳＦＥＴのトランジスタ特性よりもオン電流が減少する。
【００９７】
上述したトランジスタ電流の減少とダイオード電流の増加の比率は、ダイオードセルおよびトランジスタセルのセルピッチが等しい場合、素子領域全体に対するダイオード領域の面積比率Ｒによって変わる。半導体素子１００１におけるトランジスタ領域の合計面積をＴ、ダイオード領域の合計面積をＤとすると、上記面積比率Ｒは、Ｄ／（Ｔ＋Ｄ）で表される。
【００９８】
再び図２を参照しながら、面積比率Ｒを制御する方法の一例を説明する。図２に示す例において、ソースパッド５１が配置された領域２１０をトランジスタ領域である第１素子領域１０１として用いると、ダイオードセルを配置可能な領域、ここでは領域２０１から領域２０５で示される領域のうちどれだけをダイオードセル領域として用いるかによって、面積比率Ｒを選択できる。
【００９９】
ここでは、ソースパッド５１の下方に位置する領域２１０の面積をＳ210、領域２０１から領域２０５のそれぞれの面積をＳ201、Ｓ202、Ｓ203、Ｓ204、Ｓ205とし、これらの面積の比を、
Ｓ210：Ｓ201：Ｓ202：Ｓ203：Ｓ204：Ｓ205＝５０：２：２：５：４：５
とする。領域２１０は、トランジスタセルである第１ユニットセルが配置されるトランジスタ領域である。領域２０１から領域２０５は、前述したように、ゲート共通電極をゲート４０に接続させるか否かによって、トランジスタ領域としてもダイオード領域としても使用され得る。
【０１００】
一例として、ダイオードセルを配置可能な領域のうち領域２０１のみをダイオード領域として用い、それ以外の領域２０２から領域２０５にはトランジスタセルを配置すると、面積比率Ｒは、下記式に示すように０．０３程度である。
Ｒ＝Ｄ／（Ｔ＋Ｄ）＝Ｓ201／（Ｓ210＋Ｓ201＋Ｓ202＋Ｓ203＋Ｓ204＋Ｓ205）
＝２／（５０＋２＋２＋５＋４＋５）≒０．０３
【０１０１】
また、ダイオードセルを配置可能な領域の全ての領域２０１から領域２０５をダイオード領域として用いると、面積比率Ｒは、下記式に示すように０．２６程度である。
Ｒ＝Ｄ／（Ｔ＋Ｄ）＝（Ｓ201＋Ｓ202＋Ｓ203＋Ｓ204＋Ｓ205）／（Ｓ210＋Ｓ201＋Ｓ202＋Ｓ203＋Ｓ204＋Ｓ205）
＝（２＋２＋５＋４＋５）／（５０＋２＋２＋５＋４＋５）≒０．２６
【０１０２】
このように、領域２０１から領域２０５にダイオードセルを配置するか、トランジスタセルを配置するかによって、面積比率Ｒを高い自由度で変更できる。面積比率Ｒを制御することで、順方向のトランジスタ電流と、逆方向のダイオード電流とを調整することが可能である。
【０１０３】
図８は、素子領域全体に対するダイオード領域の面積比率Ｒと、Ｖｇｓ＝２０Ｖにおける順方向のトランジスタ電流およびＶｇｓ＝−５Ｖにおける逆方向のダイオード電流の絶対値との関係を例示する図である。裏面電極に１Ｖを印加したとき、すなわちＶｄｓ＝１Ｖのときの順方向のトランジスタ電流を破線で示し、裏面電極に−２．５Ｖを印加したとき、すなわちＶｄｓ＝−２．５Ｖのときの逆方向のダイオード電流を実線で示す。図８に例示するグラフから、面積比率Ｒを制御することで、半導体素子１００１のサイズおよび構成を大幅に変更することなく、順方向と逆方向との電流比率を変更できることが確認される。なお、図８の例においては逆方向のダイオード電流を得るＶｇｓは−５Ｖとしたが、これに限定されない。Ｖｇｓの値を変更することにより、逆方向のダイオード電流を増減させてもよい。
【０１０４】
＜半導体素子１００１の製造方法＞
次に、図面を参照しながら、本実施形態の半導体素子１００１の製造方法の一例を詳述する。以下で説明される特定の数値、材料、プロセス条件は、あくまでも一例である。
【０１０５】
図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａおよび図１６Ｂは、それぞれ、半導体素子１００１の製造方法を説明するための工程断面図であり、図２における５Ａ−５Ａ線に沿った断面構造を示している。
【０１０６】
まず、基板１１を準備する。基板１１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
【０１０７】
図９Ａに示すように、基板１１の上に高抵抗でｎ型の第１炭化珪素半導体層２０をエピタキシャル成長により形成する。第１炭化珪素半導体層２０を形成する前に、基板１１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファー層１１２を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、バッファー層の厚さは、例えば、１μｍである。第１炭化珪素半導体層２０は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度および厚さは、それぞれ、例えば１×１０16ｃｍ-3および１０μｍである。
【０１０８】
次に、図９Ｂに示すように、第１炭化珪素半導体層２０の上に、例えばＳｉＯ2からな
るマスク６１を形成し、例えばＡｌ（アルミニウム）イオンを第１炭化珪素半導体層２０に注入する。これにより、ボディ注入領域９３および第２導電型注入領域１９３を形成する。例えば、注入されるＡｌイオンの濃度は２×１０19ｃｍ-3程度であり、注入されるＡｌイオンの深さが０．５から１．０μｍ程度となるように、イオン注入のエネルギーとドーズ量とを調整する。ここでいう深さとは、第１炭化珪素半導体層２０の表面から、注入されたＡｌイオンの濃度が第１炭化珪素半導体層２０のｎ型不純物濃度と等しくなる位置までの距離に相当する。ボディ注入領域９３は、第１素子領域１０１および第２素子領域１０２に配置され、第１ユニットセルおよび第２ユニットセルのボディ領域１３を画定する。第２導電型注入領域１９３は、第１素子領域１０１と第２素子領域１０２との間であって、ゲート配線が形成される領域に配置される。第２導電型注入領域１９３は、第２導電型領域１１３を画定する。
【０１０９】
半導体素子１００１がチャネルダイオードとして機能するために、ボディ領域となるボディ注入領域９３の表面におけるＡｌ濃度は５×１０18ｃｍ-3以上１×１０20ｃｍ-3以下であってもよい。第２導電型領域となる第２導電型注入領域１９３も、ボディ注入領域９３と同じ不純物濃度を有してもよい。
【０１１０】
次に、図１０Ａに示すように、イオン注入後、マスク６１を除去し、例えばＳｉＯ2からなるマスク６２を形成する。マスク６２を用いて、ボディ注入領域９３に、例えば窒素をイオン注入することによってソース注入領域９４を形成する。ソース注入領域９４の深さが例えば２５０ｎｍ、平均的な不純物濃度が約５×１０19ｃｍ-3となるように、イオン注入プロファイルを調整する。イオン注入後、マスク６２を除去する。
【０１１１】
なお、マスク６１の一部を残したままで、さらにＳｉＯ2等を堆積し、部分的に加工することにより、マスク６１の側壁にマスクとしてサイドウォールを形成してもよい。この場合、マスク６１およびサイドウォールをマスク６２の一部として用いることができる。つまり、ボディ注入領域９３に対してソース注入領域９４を自己整合的に形成することができる。
【０１１２】
次いで、図１０Ｂに示すように、マスク６３を形成した後に、第１炭化珪素半導体層２０にＡｌを注入することによって、コンタクト注入領域９５、１９５を形成する。コンタクト注入領域９５はボディ注入領域９３内に、ボディ注入領域９３と接するように配置される。コンタクト注入領域１９５は第２導電型注入領域１９３内に、第２導電型注入領域１９３と接するように配置される。
【０１１３】
コンタクト注入領域９５、１９５の深さは例えば４００ｎｍ、平均的な不純物濃度は約１×１０20ｃｍ-3である。コンタクト注入領域９５、１９５の深さは、例えば５×１０17ｃｍ-3の不純物濃度が得られる深さとする。この後、マスク６３を除去する。
【０１１４】
このとき、基板１１の主面の法線方向から見て、第１ユニットセルおよび第２ユニットセルにおいて、第１炭化珪素半導体層２０のうちボディ注入領域９３、ソース注入領域９４およびコンタクト注入領域９５のいずれも形成されていない領域をＪＦＥＴ領域とする。基板１１の主面の法線方向から見て、ＪＦＥＴ領域を含むように、不図示の第１導電型の注入領域を形成してもよい。この注入領域は、例えば窒素をイオン注入して形成する。この注入領域は、基板１１の主面の垂直方向に対して、第１炭化珪素半導体層２０の表面から、ボディ注入領域９３より深い位置まで形成されてもよい。この注入領域の平均不純物濃度は、例えば、約１×１０17ｃｍ-3に設定される。
【０１１５】
さらに、基板１１における第１炭化珪素半導体層２０が堆積された表面の反対側の表面に、後に形成するドレイン電極２８との接触抵抗を低減する目的で、不図示の裏面コンタクト注入領域を形成してもよい。裏面コンタクト注入領域は、後に示す活性化工程を経て裏面コンタクト領域となる。この注入領域の平均不純物濃度は、例えば約５×１０19ｃｍ-3に設定される。
【０１１６】
これらのイオン注入後に、第１炭化珪素半導体層２０に注入された不純物を活性化させる高温熱処理を行う。高温熱処理は、活性化アニールとも呼ばれる。高温熱処理は、例えば図１１Ａに示したように、イオン注入された第１炭化珪素半導体層２０の表面上に、例えばカーボンを主とする薄膜７１を２００ｎｍ程度堆積した状態で、ＡｒまたはＮ2等の不活性ガス雰囲気中または真空中にて行ってもよい。高温熱処理は、例えば、約１７００℃の温度で３０分程度行う。裏面コンタクト領域を形成する場合には、第１炭化珪素半導体層２０の裏面側にも薄膜７１を堆積してもよい。
【０１１７】
高温熱処理の後に、カーボンからなる薄膜７１を除去することにより、図１１Ｂに示すように、ボディ領域１３、第２導電型領域１１３、コンタクト領域１５、コンタクト領域１１５、および、ソース領域１４が得られる。なお、高温熱処理後の第１炭化珪素半導体層２０の表面清浄化のために、第１炭化珪素半導体層２０の表層を除去してもよい。表層の除去は、例えば第１炭化珪素半導体層２０の熱酸化後にその熱酸化膜を除去する犠牲酸化工程によって行ってもよい。これにより、例えば第１炭化珪素半導体層２０の表面は約１０から２０ｎｍ除去される。
【０１１８】
次に、図１２Ａに示すように、第１炭化珪素半導体層２０の表面側に、チャネル層となる第２炭化珪素半導体層１６を堆積する。第２炭化珪素半導体層１６はＳｉＣのエピタキシャル成長によって形成されてもよい。第２炭化珪素半導体層１６は、ｎ型のドーパントとして窒素またはリンを含んでもよい。第２炭化珪素半導体層１６は、後のゲート絶縁層形成工程で表面が除去される分だけ余分に堆積される。例えば第２炭化珪素半導体層１６は１００ｎｍ程度堆積される。
【０１１９】
次に、図１２Ｂに示すように、ゲート絶縁層１７を形成する。ここでは、第２炭化珪素半導体層１６の表面部分を犠牲酸化で除去した後、熱酸化工程を行うことによって、第２炭化珪素半導体層１６の表面にゲート絶縁層１７を形成してもよい。この工程により、第２炭化珪素半導体層１６の一部が除去され、第２炭化珪素半導体層１６の厚さが、例えば約５０ｎｍ程度となる。また、ゲート絶縁層１７の厚さは例えば７０ｎｍである。
【０１２０】
なお、半導体素子１００１がチャネルダイオードとして機能するために、ゲート絶縁層１７を形成した後の第２炭化珪素半導体層１６の厚さは２０から６０ｎｍ、平均不純物濃度は５×１０17から５×１０18ｃｍ-3であってもよい。第２炭化珪素半導体層１６の平均不純物濃度は、第２炭化珪素半導体層１６に接するボディ領域１３表面の平均不純物濃度よりも小さくてもよい。これにより、半導体素子１００１が室温にてノーマリーオフのＭＩＳＦＥＴとして機能することが可能になる。ゲート絶縁層１７を第２炭化珪素半導体層１６の熱酸化で形成する場合には、ゲート絶縁層１７の厚さは５０から１００ｎｍ程度であってもよい。
【０１２１】
この後、ゲート絶縁層１７上に、ゲート電極用導電膜として、例えばリンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。続いて、不図示のマスクを用いて、多結晶シリコン膜をドライエッチングする。これにより、図１３Ａに示すように、第１素子領域１０１に、第１ユニットセルのゲート電極１８となる第１電極２１を形成し、第２素子領域１０２に、第２ユニットセルのゲート電極１８となる第２電極２２を形成する。第１電極２１と第２電極２２とは、例えば上記のドライエッチング工程にて分離されており、電気的に接続されていない。
【０１２２】
続いて、第１電極２１および第２電極２２の表面および第２炭化珪素半導体層１６の表面を覆うように、例えばＳｉＯ2を用いた層間絶縁層３０をＣＶＤ法によって堆積する。層間絶縁層３０の厚さは、例えば１μｍである。次に、フォトレジストによる不図示のマスクを用いて、ドライエッチングにより、コンタクト領域１５の表面上と、ソース領域１４の一部の表面上とにある層間絶縁層３０の一部およびゲート絶縁層１７の一部を除去する。これにより図１３Ｂに示したように、層間絶縁層３０およびゲート絶縁層１７に、ボディコンタクトホール３６およびソースコンタクトホール３８を形成する。ボディコンタクトホール３６は、第２導電型領域１１３内のコンタクト領域１１５を露出するように配置される。ソースコンタクトホール３８は、第１および第２ユニットセルのソース領域１４およびコンタクト領域１５を露出するように配置される。
【０１２３】
この後、図１４Ａに示すように、ボディコンタクトホール３６内にコンタクト電極１１９を形成し、ソースコンタクトホール３８内に、ソース電極１９を形成する。コンタクト電極１１９およびソース電極１９は、例えばＮｉを含んでもよく、Ｎｉシリサイド電極であってもよい。
【０１２４】
ここでは、例えば厚さ１００ｎｍ程度のＮｉ膜を、層間絶縁層３０上、ボディコンタクトホール３６内およびソースコンタクトホール３８内に形成する。次いで、不活性雰囲気中で、例えば９５０℃の温度で、１分間の熱処理を行う。これにより、Ｎｉ膜と第２炭化珪素半導体層１６とが反応し、Ｎｉシリサイドで構成されるコンタクト電極１１９およびソース電極１９が得られる。次いで、エッチングによって、層間絶縁層３０上のＮｉ膜を除去する。第２炭化珪素半導体層１６の厚さが小さい場合には、Ｎｉ膜のシリサイド化により、ソース電極１９は、第２炭化珪素半導体層１６の下方にあるコンタクト領域１５またはソース領域１４と導通する。同様に、コンタクト電極１１９は、コンタクト領域１１５と導通する。
【０１２５】
次に、図１４Ｂに示すように、基板１１の裏面にドレイン電極２８を形成する。ここでは、例えば基板１１の裏面全体にＮｉ膜を堆積し、上記と同様の熱処理を行うことによって、基板１１の裏面とＮｉ膜とを反応させ、Ｎｉシリサイドからなるドレイン電極２８を形成する。
【０１２６】
次に、図１５Ａに示すように、フォトレジストによる不図示のマスクを形成後、層間絶縁層３０の一部をエッチングすることにより、第１ゲートコンタクトホール３２および第２ゲートコンタクトホール３４を形成する。第１ゲートコンタクトホール３２は、第１電極２１のうち第２導電型領域１１３上に位置する部分の一部を露出するように配置される。第２ゲートコンタクトホール３４は、第２電極２２のうち第２導電型領域１１３上に位置する部分の一部を露出するように配置される。
【０１２７】
続いて、図示しないが、層間絶縁層３０上、ソースコンタクトホール３８内、ボディコンタクトホール３６内、第１ゲートコンタクトホール３２内、および第２ゲートコンタクトホール３４にバリア金属層を形成してもよい。バリア金属層は、例えばＴｉおよびＴｉＮを含む積層膜であってもよい。具体的には、まず、層間絶縁層３０上および各コンタクトホール内に、例えばＴｉを下層とし、ＴｉＮを上層とする積層膜を堆積する。ここでは、下層のＴｉ膜は、ソースコンタクトホール３８内でソース電極１９と接し、ボディコンタクトホール３６内でコンタクト電極１１９と接し、第１ゲートコンタクトホール３２内で第１電極２１と接し、かつ、第２ゲートコンタクトホール３４内で第２電極２２と接するように配置される。次いで、フォトレジストによるマスクを形成し、積層膜のエッチングを行う。これにより、所望の位置にバリア金属層を形成する。バリア金属層におけるＴｉ膜の厚さは例えば２０ｎｍ、ＴｉＮ膜の厚さは例えば４０ｎｍである。
【０１２８】
続いて、図１５Ｂに示すように、ソースパッド５１、不図示のゲートパッド、ゲート配線４２、ソース配線５２を形成する。ここでは、バリア金属層および層間絶縁層３０の上に、配線用金属膜としてアルミニウム膜を堆積し、所望のパターンにエッチングする。アルミニウム膜の厚さは例えば４μｍ程度であってもよい。これにより、第１素子領域１０１にソースパッド５１、第２素子領域１０２にソース配線５２、第２導電型領域１１３上にゲート配線４２を設ける。
【０１２９】
ソースパッド５１またはソース配線５２は、ソースコンタクトホール３８内で第１および第２ユニットセルのソース電極１９と電気的に接続され、ソースコンタクト部を形成する。また、ソースパッド５１またはソース配線５２は、ボディコンタクトホール３６内でコンタクト電極１１９と電気的に接続され、ボディコンタクト部を形成する。ゲート配線４２は、第１ゲートコンタクトホール３２内で第１電極２１と電気的に接続され、第１ゲートコンタクト部１２１を形成する。また、ソース配線５２は、第２ゲートコンタクトホール３４内で第２電極２２と電気的に接続され、第２ゲートコンタクト部１２２を形成する。
【０１３０】
次いで、図１６Ａに示すように、ソースパッド５１、ソース配線５２、ゲートパッド、ゲート配線４２を覆うように、パッシベーション層３１を形成する。パッシベーション層３１として、例えば、１から２μｍ程度の厚さを有するＳｉＮおよびポリイミド等を用いてもよい。パッシベーション層３１は、ソースパッド５１およびゲートパッド４１の少なくとも一部が露出するよう、パターニングされる。
【０１３１】
続いて、図１６Ｂに示すように、ドレイン電極２８の裏面に、ダイボンド用の裏面電極２９を形成する。ここでは、例えばＴｉ膜、Ｎｉ膜およびＡｇ膜をこの順で堆積することにより、Ｔｉ／Ｎｉ／Ａｇの積層膜からなる裏面電極２９を得る。Ｔｉ膜、Ｎｉ膜およびＡｇ膜の厚さは、それぞれ、例えば０．１μｍ、０．３μｍおよび０．７μｍである。このようにして、半導体素子１００１が製造される。
【０１３２】
（変形例）
図面を参照しながら、本実施形態の半導体素子の変形例を説明する。
【０１３３】
図１７は、変形例の半導体素子１００２の一部を例示する平面図である。図１７では、図１と同様の構成要素には同じ参照符号を付している。
【０１３４】
半導体素子１００２は、第２素子領域１０２の第２電極２２が、ゲート配線４２の下方まで延びている点で、図１に示す半導体素子１００１と異なっている。従って、平面視において、第２電極２２とゲート配線４２とは部分的に重なっている。このような構成により、ゲートコンタクトホールの位置を変更するだけで、製造方法を複雑にすることなく、第２電極２２をゲート配線４２およびソース配線５２のいずれか一方を選択して接続させることが可能になる。
【０１３５】
図１８Ａは、変形例の半導体素子１００２における第１電極２１、第２電極２２、第１ゲートコンタクト部１２１、第２ゲートコンタクト部１２２、ボディコンタクト部およびソースコンタクト部の配置関係を示す上面図である。図１８Ｂおよび図１８Ｃは、それぞれ、図１８Ａに示す１８Ｂ−１８Ｂ線および１８Ｃ−１８Ｃ線に沿った断面図である。これらの図では、図５Ａから図５Ｃと同様の構成要素には同じ参照符号を付している。
【０１３６】
以下、図５Ａから図５Ｃに示す半導体素子１００１とは異なる点を説明する。半導体素子１００１と同様の構成については、説明を省略する。
【０１３７】
前述の半導体素子１００１では、第２電極２２はゲート配線４２の下方まで延びておらず、平面視において、第２電極２２とゲート配線４２とは重なっていない。これに対し、本変形例の半導体素子１００２では、第２電極２２が第２素子領域１０２からゲート配線４２の下方まで延びている。半導体素子１００２を上方から見た場合、ゲート配線４２と第２電極２２とがオーバーラップしている領域の幅は、層間絶縁層３０に形成される第２ゲートコンタクトホールの幅または内径以上となるように設定されている。従って、オーバーラップした領域に第２ゲートコンタクト部１２２を配置することが可能になる。
【０１３８】
半導体素子１００２では、第１素子領域１０１に配置された第１ユニットセル１００はトランジスタとして機能する。一方、第２素子領域１０２に配置された第２ユニットセル２００は、そのゲート電極１８を含む第２電極２２がソース配線５２と電気的に接続されているため、ダイオードとして機能する。
【０１３９】
図５Ａに示す半導体素子１００１と図１８Ａで示した半導体素子１００２とは、略同等の静特性、すなわちトランジスタおよびダイオードとしての電流−電圧特性を有し得る。ただし、半導体素子１００２では、第２電極２２がゲート配線４２と部分的に重なるように延びているので、半導体素子形成工程の一部を変更するだけで、第２ユニットセル２００の機能を変更することができる。具体的には、第２電極２２とゲート配線４２とのオーバーラップ領域に第２ゲートコンタクト部１２２を配置することにより、第２ゲートコンタクト部１２２において、第２電極２２をゲート配線４２に電気的に接続させることができる。これにより、第２素子領域１０２をトランジスタ領域として用いることが可能になる。
【０１４０】
図１９は、他の変形例の半導体素子１００３の一部を例示する平面図である。図１９では、図１７と同様の構成要素には同じ参照符号を付している。
【０１４１】
半導体素子１００３は、第１素子領域１０１および第２素子領域１０２に加えて、第３素子領域１０４をさらに有している点で半導体素子１００２と異なっている。図１９に示す例では、図２に示す領域２１０にトランジスタ領域である第１素子領域１０１を配置し、図２に示す領域２０３にダイオード領域である第２素子領域１０２を配置し、図２に示す領域２０２に第３素子領域１０４を配置しているが、各素子領域の配置はこの例に限定されない。以下、半導体素子１００２と異なる点のみを説明する。
【０１４２】
第３素子領域１０４は、平面視において、ゲート配線４２を介して、第１素子領域１０１と隣接している。第３素子領域１０４は、複数の第３ユニットセルを含んでいる。第３ユニットセルは、図３を参照しながら前述した第１ユニットセル１００および第２ユニットセル２００と同様の構成を有している。第３素子領域１０４には、複数の第３ユニットセルのそれぞれのゲート電極を含む第３電極２３が配置されている。第３電極２３は、第１電極２１および第２電極２２と分離されている。第３電極２３は、ゲート配線４２の下方まで延びていてもよい。
【０１４３】
第３電極２３は、例えばソース５０に電気的に接続されている。この場合、第３ユニットセルはダイオードセルとして機能する。なお、後述するように、第３電極２３はゲート４０に接続されていてもよい。この場合、第３ユニットセルはトランジスタセルとして機能する。
【０１４４】
本実施形態では、平面視において、第２電極２２および第３電極２３の一部がゲート配線４２と重なっているので、ゲートコンタクトホールの位置を変更するだけで、製造方法を複雑にすることなく、第２電極２２および第３電極２３をゲート配線４２およびソース配線５２のいずれか一方を選択して接続させることが可能になる。以下、図面を参照しながら、第３電極２３と配線との接続例を説明する。
【０１４５】
図２０Ａおよび図２０Ｂは、それぞれ、第１素子領域１０１および第３素子領域１０４を例示する模式的な上面図である。
【０１４６】
第１電極２１および第３電極２３は、いずれも、ゲート配線４２の下方まで延びている。第１電極２１は、第１ゲートコンタクト部１２１において、ゲート配線４２と接続されている。第１ゲートコンタクト部１２１は、第１電極２１とゲート配線４２とが重なっている領域に配置されている。
【０１４７】
図２０Ａに示すように、第３電極２３とゲート配線４２とが重なっている領域に、第３電極２３とゲート配線４２とを接続する第３ゲートコンタクト部１２３を配置し、第３ゲートコンタクト部１２３において、第３電極２３とゲート配線４２とを接続してもよい。この場合、第３ユニットセルはトランジスタセルとして機能し、第３素子領域１０４はトランジスタ領域となる。
【０１４８】
一方、図２０Ｂに示すように、第３電極２３とソース配線５２とが重なっている領域に第３ゲートコンタクト部１２３を配置し、第３ゲートコンタクト部１２３において、第３電極２３とソース配線５２とを接続してもよい。この場合、第３ユニットセルはダイオードセルとして機能し、第３素子領域１０４はダイオード領域となる。
【０１４９】
半導体素子１００３の第１素子領域１０１および第２素子領域１０２の構成は、図１８Ａ、図１８Ｂおよび図１８Ｃを参照しながら前述した構成と同様である。第３素子領域１０４は、第３素子領域１０４をダイオード領域として用いるか、トランジスタ領域として用いるかによって異なる構成を有する。第３素子領域１０４をダイオード領域として用いる場合には、第３素子領域１０４は、第２素子領域１０２と同様の構成を有するので、説明を省略する。
【０１５０】
以下、図面を参照しながら、第３素子領域１０４をトランジスタ領域として用いる場合の第３素子領域１０４の構成を説明する。
【０１５１】
図２１Ａは、半導体素子１００３の第１素子領域１０１および第３素子領域１０４における第１電極２１、第３電極２３およびコンタクト部の配置関係を示す上面図である。図２１Ｂおよび図２１Ｃは、それぞれ、図２１Ａに示す２１Ｂ−２１Ｂ線および２１Ｃ−２１Ｃ線に沿った断面図である。第１素子領域１０１および第２素子領域１０２は、半導体素子１００２と同様であるので説明を省略する。
【０１５２】
半導体素子１００３の第３素子領域１０４には、複数の第３ユニットセル３００と、第３ユニットセル３００のゲート電極１８を含む第３電極２３とが配置されている。第３ユニットセル３００は、例えばソース配線５２の下方に配置されている。
【０１５３】
第３ユニットセル３００のそれぞれは、図３を参照しながら前述した構成を有する。また、第３素子領域１０４におけるボディコンタクト部およびソースコンタクト部の構成は、図１８Ａ、図１８Ｂおよび図１８Ｃを参照しながら前述した第２素子領域１０２のボディコンタクト部およびソースコンタクト部の構成と同様である。ここでは、第２素子領域１０２と同様の構成要素には同じ参照符号を付している。
【０１５４】
第３電極２３は、平面視において、第３素子領域１０４からゲート配線４２の下方まで延びている。ゲート配線４２と第３電極２３とがオーバーラップした領域に、第３ゲートコンタクト部１２３が配置されている。ゲート配線４２と第３電極２３とがオーバーラップしている領域の幅は、例えば、層間絶縁層３０に形成されるゲートコンタクトホールの幅または内径以上となるように設定されている。
【０１５５】
第３ゲートコンタクト部１２３において、第３電極２３は、層間絶縁層３０に形成された第３ゲートコンタクトホール内で、ゲート配線４２と電気的に接続されている。従って、第３ユニットセル３００は、トランジスタセルとして機能する。
【０１５６】
第３素子領域１０４をダイオード領域およびトランジスタ領域のいずれの領域として用いるかは、層間絶縁層３０に、第３電極２３を露出する第３ゲートコンタクトホールを形成するためのマスクを変更するだけで選択することが可能である。
【０１５７】
図２２Ａは、第３素子領域１０４をダイオード領域として用いる場合の半導体素子１００３の製造方法を説明するための工程断面図である。図２２Ｂは、第３素子領域１０４をトランジスタ領域として用いる場合の半導体素子１００３の製造方法を説明するための工程断面図である。図２２Ａおよび図２２Ｂは、いずれも、第１素子領域１０１および第３素子領域１０４における層間絶縁層３０のエッチング工程を示している。第２素子領域１０２については、図１５Ａを参照しながら前述したため、図示および説明を省略する。
【０１５８】
層間絶縁層３０のエッチング工程では、図１５Ａを参照しながら前述した方法と同様の方法で、フォトレジストによるマスクを形成後、層間絶縁層３０の一部をエッチングすることにより、第１ゲートコンタクトホール３２および第３ゲートコンタクトホール３３を形成する。第１ゲートコンタクトホール３２は、第１電極２１のうち第２導電型領域１１３上に位置する部分の一部を露出するように配置される。第３ゲートコンタクトホール３３は、第３電極２３のうち第２導電型領域１１３上に位置する部分の一部を露出するように配置される。このとき、第３素子領域１０４としてダイオード領域を形成する際には、図２２Ａに示すように、第３ゲートコンタクトホール３３を、後の工程でソース配線５２が形成される領域に配置する。これに対し、第３素子領域１０４としてトランジスタ領域を形成する際には、図２２Ｂに示すように、第３ゲートコンタクトホール３３を、後の工程でゲート配線４２が形成される領域に配置する。従って、図２２Ｂでは、第３ゲートコンタクトホール３３の位置は、図２２Ａよりも、第１素子領域１０１に近づいている。
【０１５９】
このように、第３電極２３をゲート配線４２の下方まで延伸させると、層間絶縁層３０のエッチング工程で使用するマスクを変更することで、第３素子領域１０４の構造および機能を任意に選択できる。
【０１６０】
ここで、再び図２を参照する。ソースパッド５１の下方にトランジスタ領域である第１素子領域１０１を配置すると、領域２０１から領域２０５の一部または全部をダイオード領域として用いることが可能である。このとき、領域２０１から領域２０５のそれぞれに、複数のユニットセルと、ゲート共通電極とを配置し、各ゲート共通電極をゲート配線４２の下方まで延伸させてもよい。これにより、図２０Ａおよび図２０Ｂを参照して前述したように、ゲートコンタクトホールの配置によって、ゲート共通電極をゲートおよびソースのいずれに接続するかを変更できる。従って、領域２０１から領域２０５のそれぞれにおいて、ダイオードセルを配置するか、トランジスタセルを配置するかを、任意に変換できる。なお、領域２０１から領域２０５のうち一部の領域のゲート共通電極のみをゲート配線４２の下方まで延伸させてもよい。
【０１６１】
本実施形態では、トランジスタ領域とダイオード領域とをゲート配線４２を境界として配置させればよい。上記の例では、トランジスタ領域をソースパッド５１の下方に配置し、ダイオード領域をソース配線５２の下方に配置したが、トランジスタ領域をソース配線５２の下方に配置し、ダイオード領域をソースパッド５１の下方に配置してもよい。あるいは、図２に示すように、ソースパッド５１を分割し、分割した２つのソースパッドの間にゲート配線４２を設ける場合には、分割した２つのソースパッドの一方の下にトランジスタ領域を配置し、他方のソースパッドの下にダイオード領域を配置してもよい。このように、トランジスタ領域およびダイオード領域は、ソースパッド５１またはソース配線５２が形成された領域２０１から領域２０５および領域２１０のいずれに配置してもよい。
【０１６２】
上記の実施形態においては、炭化珪素が４Ｈ−ＳｉＣである例を説明したが、炭化珪素は、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、基板１１として、主面が（０００１）面からオフカットした面であるＳｉＣ基板を用いているが、代わりに、主面が（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であるＳｉＣ基板を用いてもよい。また、基板１１はＳｉ基板であり、第１炭化珪素半導体層２０が３Ｃ−ＳｉＣ層であってもよい。この場合、３Ｃ−ＳｉＣ層に注入された不純物イオンを活性化するためのアニールは、Ｓｉ基板の融点以下の温度で実施してもよい。
【産業上の利用可能性】
【０１６３】
本開示の一態様にかかる半導体素子は、ダイオードとトランジスタとを併用する半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
【符号の説明】
【０１６４】
１１      基板
１２      ドリフト領域
１３      ボディ領域
１１３    第２導電型領域
１４      ソース領域
１５、１１５    コンタクト領域
１６      第２炭化珪素半導体層
１７      ゲート絶縁層
１８      ゲート電極
１９      ソース電極
２０      第１炭化珪素半導体層
２１      第１電極
２２      第２電極
２８      ドレイン電極
２９      裏面電極
３０      層間絶縁層
３１      パッシベーション層
４０      ゲート
４１      ゲートパッド
４２      ゲート配線
５０      ソース
５１      ソースパッド
５２      ソース配線
１００    第１ユニットセル
２００    第２ユニットセル
３００    第３ユニットセル
１００１、１００２、１００３      半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
2017069551.tif 000007
【図５Ｂ】
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【図５Ｃ】
2017069551.tif 000009
【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
2017069551.tif 000036
【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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