(57)【要約】【課題】ファンアウトを一致させつつ、出力回路に必要なダミーゲート容量の数を削減する。【解決手段】電源配線Ｖ１と、出力端子４と、選択信号Ｘに応答して活性化され電源配線Ｖ１と出力端子４との間に並列に接続された少なくとも第１及び第２の出力ドライバを含む複数の出力ドライバ３０〜３６とを備える。第１の出力ドライバ３２は、少なくとも第１及び第２のトランジスタＮ２１，Ｎ２２を含む直列接続された複数のトランジスタを有し、第２の出力ドライバ３４は、少なくとも第３及び第４のトランジスタＮ４１，Ｎ４２を含む、並列接続された複数のトランジスタを有する。第１のトランジスタＮ２１の制御電極には選択信号Ｘが供給され、第２のトランジスタＮ２２の制御電極には第１の制御信号Ｃ＜２＞が供給され、第３及び第４のトランジスタＮ４１，Ｎ４２の制御電極には第２の制御信号Ｄ＜４＞が共通に供給される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源配線と、
出力端子と、
選択信号に応答して活性化され、前記電源配線と前記出力端子との間に並列に接続された少なくとも第１及び第２の出力ドライバを含む複数の出力ドライバと、を備え、
前記第１の出力ドライバは、少なくとも第１及び第２のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第２の出力ドライバは、少なくとも第３及び第４のトランジスタを含む、並列接続された複数のトランジスタを有し、
前記第１のトランジスタの制御電極には前記選択信号が供給され、
前記第２のトランジスタの制御電極には第１の制御信号が供給され、
前記第３及び第４のトランジスタの制御電極には、第２の制御信号が共通に供給される、半導体装置。
【請求項２】
前記選択信号及び第３の制御信号を受け、前記第２の制御信号を出力する第１の論理ゲート回路をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記第１乃至第４のトランジスタは、実質的に同じトランジスタサイズを有している、請求項１に記載の半導体装置。
【請求項４】
前記複数の出力ドライバは、第３の出力ドライバをさらに含み、
前記第３の出力ドライバは、制御電極に第４の制御信号が供給され、前記第１乃至第４のトランジスタと実質的に同じトランジスタサイズを有する第５のトランジスタを含む、請求項３に記載の半導体装置。
【請求項５】
前記選択信号及び第５の制御信号を受け、前記第４の制御信号を出力する第２の論理ゲート回路をさらに備える、請求項４に記載の半導体装置。
【請求項６】
前記第２の論理ゲート回路の出力ノードと前記第５のトランジスタの前記制御電極との間に接続された容量素子をさらに備える、請求項５に記載の半導体装置。
【請求項７】
前記複数の出力ドライバは、第３の出力ドライバをさらに含み、
前記第３の出力ドライバは、前記電源配線と前記出力端子との間に並列に接続された第１及び第２のサブドライバを含み、
前記第１のサブドライバは、直列接続された第５及び第６のトランジスタを含み、
前記第２のサブドライバは、直列接続された第７及び第８のトランジスタを含み、
前記第５及び第７のトランジスタの制御電極には前記選択信号が共通に供給され、
前記第６及び第８のトランジスタの制御電極には第３の制御信号が共通に供給される、請求項１に記載の半導体装置。
【請求項８】
前記第１乃至第８のトランジスタは、実質的に同じトランジスタサイズを有している、請求項７に記載の半導体装置。
【請求項９】
前記複数の出力ドライバは、第３の出力ドライバをさらに含み、
前記第３の出力ドライバは、少なくとも第５、第６、第７及び第８のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第５のトランジスタの制御電極には前記選択信号が供給され、
前記第６のトランジスタの制御電極には第３の制御信号が供給される、請求項１に記載の半導体装置。
【請求項１０】
前記第７及び第８のトランジスタの制御電極には固定電位が供給される、請求項９に記載の半導体装置。
【請求項１１】
前記複数の出力ドライバは、第３の出力ドライバをさらに含み、
前記第３の出力ドライバは、少なくとも第５及び第６のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第５のトランジスタの制御電極には前記選択信号が供給され、
前記第６のトランジスタの制御電極には第３の制御信号が供給され、
前記第５及び第６のトランジスタは、前記第１乃至第４のトランジスタとは異なるトランジスタサイズを有している、請求項１に記載の半導体装置。
【請求項１２】
前記複数の出力ドライバは、第３の出力ドライバをさらに含み、
前記第３の出力ドライバは、一端が他のトランジスタを介することなく前記電源配線に接続され、他端が他のトランジスタを介することなく前記出力端子に接続され、制御電極に前記選択信号が供給される第３のトランジスタを含む、請求項１に記載の半導体装置。
【請求項１３】
電源配線と、
出力端子と、
前記電源配線と前記出力端子との間に並列に接続された少なくとも第１及び第２の出力ドライバを含む複数の出力ドライバと、を備え、
前記第１の出力ドライバは、少なくとも第１及び第２のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第２の出力ドライバは、少なくとも第３乃至第６のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第１及び第３のトランジスタの制御電極には第１の制御信号が共通に供給され、
前記第２のトランジスタの制御電極には第２の制御信号が供給され、
前記第４のトランジスタの制御電極には第３の制御信号が供給され、
前記第５及び第６のトランジスタの制御電極には固定電位が供給される、半導体装置。
【請求項１４】
前記第１乃至第６のトランジスタは、実質的に同じトランジスタサイズを有している、請求項１３に記載の半導体装置。
【請求項１５】
前記複数の出力ドライバは、第３の出力ドライバをさらに含み、
前記第３の出力ドライバは、前記電源配線と前記出力端子との間に並列に接続された第１及び第２のサブドライバを含み、
前記第１のサブドライバは、直列接続された第７及び第８のトランジスタを含み、
前記第２のサブドライバは、直列接続された第９及び第１０のトランジスタを含み、
前記第７及び第９のトランジスタの制御電極には前記第１の制御信号が共通に供給され、
前記第８及び第１０のトランジスタの制御電極には第４の制御信号が共通に供給される、請求項１４に記載の半導体装置。
【請求項１６】
前記第１乃至第１０のトランジスタは、実質的に同じトランジスタサイズを有している、請求項１５に記載の半導体装置。
【請求項１７】
キャリブレーションコマンドに応答して、少なくとも前記第２及び第３の制御信号を含むインピーダンスコードの値を更新するキャリブレーション回路をさらに備える、請求項１３に記載の半導体装置。
【請求項１８】
第１の電源配線と、
第２の電源配線と、
出力端子と、
第１の選択信号に応答して活性化され、前記第１の電源配線と前記出力端子との間に並列に接続された少なくとも第１及び第２のプルダウンドライバを含む複数のプルダウンドライバと、
第２の選択信号に応答して活性化され、前記第２の電源配線と前記出力端子との間に並列に接続された少なくとも第１及び第２のプルアップドライバを含む複数のプルアップドライバと、を備え、
前記第１のプルダウンドライバは、少なくとも第１及び第２のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第２のプルダウンドライバは、少なくとも第３及び第４のトランジスタを含む、並列接続された複数のトランジスタを有し、
前記第１のプルアップドライバは、少なくとも第５及び第６のトランジスタを含む、直列接続された複数のトランジスタを有し、
前記第２のプルアップドライバは、少なくとも第７及び第８のトランジスタを含む、並列接続された複数のトランジスタを有し、
前記第１のトランジスタの制御電極には第１の制御信号が供給され、
前記第２のトランジスタの制御電極には第２の制御信号が供給され、
前記第３及び第４のトランジスタの制御電極には、第３の制御信号が共通に供給され、
前記第５のトランジスタの制御電極には第４の制御信号が供給され、
前記第６のトランジスタの制御電極には第５の制御信号が供給され、
前記第７及び第８のトランジスタの制御電極には、第６の制御信号が共通に供給される、半導体装置。
【請求項１９】
前記第１乃至第４のトランジスタは、実質的に同じトランジスタサイズを有しており、
前記第５及び第６のトランジスタは、前記第７及び第８のトランジスタと異なるトランジスタサイズを有している、請求項１９に記載の半導体装置。
【請求項２０】
前記第１乃至第８のトランジスタは互いに同一の導電型である、請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、並列接続された複数の出力ドライバからなるバッファ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
出力端子を駆動するバッファ回路は、特許文献１，２に記載されているように、並列接続された複数の出力ドライバによって構成されることがある。このような構成によれば、活性化させる出力ドライバをインピーダンスコードに基づいて選択することにより、出力端子から出力される信号のインピーダンスを微調整することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６２０８１６８号明細書
【特許文献２】米国特許第７９６１００１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
出力端子から出力される信号のインピーダンスを高精度に微調整するためには、複数の出力ドライバが互いに異なるインピーダンスを持つよう設計することが好ましい。しかしながら、この場合、各出力ドライバの動作タイミングを一致させることは容易ではない。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、電源配線と、出力端子と、選択信号に応答して活性化され、前記電源配線と前記出力端子との間に並列に接続された少なくとも第１及び第２の出力ドライバを含む複数の出力ドライバと、を備え、前記第１の出力ドライバは、少なくとも第１及び第２のトランジスタを含む、直列接続された複数のトランジスタを有し、前記第２の出力ドライバは、少なくとも第３及び第４のトランジスタを含む、並列接続された複数のトランジスタを有し、前記第１のトランジスタの制御電極には前記選択信号が供給され、前記第２のトランジスタの制御電極には第１の制御信号が供給され、前記第３及び第４のトランジスタの制御電極には、第２の制御信号が共通に供給される。
【０００６】
本発明の他の側面による半導体装置は、電源配線と、出力端子と、前記電源配線と前記出力端子との間に並列に接続された少なくとも第１及び第２の出力ドライバを含む複数の出力ドライバと、を備え、前記第１の出力ドライバは、少なくとも第１及び第２のトランジスタを含む、直列接続された複数のトランジスタを有し、前記第２の出力ドライバは、少なくとも第３乃至第６のトランジスタを含む、直列接続された複数のトランジスタを有し、前記第１及び第３のトランジスタの制御電極には第１の制御信号が共通に供給され、
前記第２のトランジスタの制御電極には第２の制御信号が供給され、前記第４のトランジスタの制御電極には第３の制御信号が供給され、前記第５及び第６のトランジスタの制御電極には固定電位が供給される。
【発明の効果】
【０００７】
本発明によれば、各出力ドライバを活性化させるための信号の負荷が低減されるため、出力信号のジッタを低減することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、半導体装置の出力回路の構成を説明するためのブロック図である。
【図２】図２は、プルアップ用出力バッファ３Ｐとプルダウン用出力バッファ３Ｎの回路図である。
【図３】図３は、参考例によるプルダウンユニット２１の回路図である。
【図４】図４は、第１の参考例によるＺＱセレクタ２Ｎの回路図である。
【図５】図５は、第２の参考例によるＺＱセレクタ２Ｎの回路図である。
【図６】図６は、本発明の第１の実施形態によるプルダウンユニット２１の回路図である。
【図７】図７は、本発明の第１の実施形態によるＺＱセレクタ２Ｎの回路図である。
【図８】図８は、図３及び図５に示した参考例による回路を一般化した図である。
【図９】図９は、図６及び図７に示した実施形態による回路を一般化した図である。
【図１０】図１０は、第１の実施形態による効果を説明するためのグラフである。
【図１１】図１１は、本発明の第２の実施形態によるプルダウンユニット２１の回路図である。
【図１２】図１２は、本発明の第２の実施形態によるＺＱセレクタ２Ｎの回路図である。
【図１３】図１３は、図１１及び図１２に示した実施形態による回路を一般化した図である。
【図１４】図１４は、第２の実施形態による効果を説明するためのグラフである。
【図１５】図１５は、本発明の第３の実施形態によるプルアップユニット１１の回路図である。
【図１６】図１６は、半導体装置の全体構成を説明するためのブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明のいくつかの実施形態について詳細に説明する。
【００１０】
図１は、半導体装置の出力回路の構成を説明するためのブロック図である。
【００１１】
図１に示す出力回路は、出力端子であるＤＱパッド４を駆動するための回路である。ＤＱパッド４には、プルアップ用出力バッファ３Ｐとプルダウン用出力バッファ３Ｎが接続されている。図２に示すように、プルアップ用出力バッファ３Ｐは並列接続された複数のプルアップユニット１１，１２，１３・・・１ｎによって構成され、プルダウン用出力バッファ３Ｎは並列接続された複数のプルダウンユニット２１，２２，２３・・・２ｎによって構成される。プルアップユニット１１，１２，１３・・・１ｎは、電源電位ＶＤＤＱが供給される電源配線Ｖ２とＤＱパッド４との間に並列に接続されている。プルダウンユニット２１，２２，２３・・・２ｎは、接地電位ＶＳＳＱが供給される電源配線Ｖ１とＤＱパッド４との間に並列に接続されている。プルアップユニット１１，１２，１３・・・１ｎのインピーダンスは、互いに同じであっても構わないし、少なくとも一部に重み付けがされていても構わない。同様に、プルダウンユニット２１，２２，２３・・・２ｎのインピーダンスは、互いに同じであっても構わないし、少なくとも一部に重み付けがされていても構わない。
【００１２】
詳細については後述するが、これらプルアップユニット１１，１２，１３・・・１ｎ及びプルダウンユニット２１，２２，２３・・・２ｎは、いずれも複数の出力ドライバが並列接続された構成を有している。いずれの出力ドライバを活性化させるかは、前段に位置するＺＱセレクタ２Ｐ，２Ｎによって選択される。ＺＱセレクタ２Ｐは、プルアップ用出力バッファ３Ｐを制御することによって、プルアップユニット１１，１２，１３・・・１ｎのインピーダンスを調整する。ＺＱセレクタ２Ｎは、プルダウン用出力バッファ３Ｎを制御することによって、プルダウンユニット２１，２２，２３・・・２ｎのインピーダンスを調整する。ＺＱセレクタ２Ｐによるインピーダンス調整は、キャリブレーション回路５から供給されるインピーダンスコードＺＱＰに基づいて行われる。ＺＱセレクタ２Ｎによるインピーダンス調整は、キャリブレーション回路５から供給されるインピーダンスコードＺＱＮに基づいて行われる。キャリブレーション回路５はＺＱパッド６に接続されており、キャリブレーションコマンドに応答してＺＱパッド６のインピーダンスを参照することにより、インピーダンスコードＺＱＰ，ＺＱＮの生成を行う。
【００１３】
ＺＱセレクタ２Ｐ，２Ｎの前段には、それぞれドライバストレングスセレクタ１Ｐ，１Ｎが設けられている。ドライバストレングスセレクタ１Ｐは、プルアップユニット１１，１２，１３・・・１ｎのいずれを活性化させるか（何個活性化させるか）を選択する回路であり、ドライバストレングスセレクタ１Ｎは、プルダウンユニット２１，２２，２３・・・２ｎのいずれを活性化させるか（何個活性化させるか）を選択する回路である。ドライバストレングスセレクタ１Ｐ，１Ｎによる選択は、モードレジスタ７から供給されるモード信号ＭＤに基づいて行われる。モードレジスタ７の設定内容はユーザの操作によって書き替えることができ、これによりプルアップ用出力バッファ３Ｐ及びプルダウン用出力バッファ３Ｎを所望のドライバストレングスで動作させることができる。ドライバストレングスセレクタ１Ｐ，１Ｎには、ＤＱパッド４から出力すべきデータの論理レベルを示す内部データＤＡＴＡが供給される。
【００１４】
図１６は、本実施形態による半導体装置の全体構成を説明するためのブロック図である。
【００１５】
図１６に示すように、本実施形態による半導体装置１００は、外部端子として上述したＤＱパッド４及びＺＱパッド６の他に、ＣＡパッド８を備えている。ＣＡパッド８は、外部からコマンドアドレス信号が入力される外部端子である。ＣＡパッド８に入力されたコマンドアドレス信号は、コマンドアドレス入力ブロック１０１を介して、コマンドアドレス制御回路１０２に供給される。コマンドアドレス制御回路１０２は、コマンドアドレス信号のうち、ロウアドレスをロウデコーダ１０３に供給し、カラムアドレスをカラムデコーダ１０４に供給する。また、コマンドアドレス信号ＣＡに含まれるモード信号は、モードレジスタ７に供給される。
【００１６】
半導体装置１００は、メモリセルアレイ１０５を備えている。メモリセルアレイ１０５は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にそれぞれメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１０３によって行われ、ビット線ＢＬの選択はカラムデコーダ１０４によって行われる。ロウデコーダ１０３及びカラムデコーダ１０４によって選択されたメモリセルＭＣは、入出力回路ブロック１０６に接続される。入出力回路ブロック１０６には、上述したドライバストレングスセレクタ１Ｐ，１Ｎ、ＺＱセレクタ２Ｐ，２Ｎ、プルアップ用出力バッファ３Ｐ及びプルダウン用出力バッファ３Ｎが含まれている。
【００１７】
次に、ＺＱセレクタ２Ｎ及びプルダウンユニット２１の回路構成について説明する。
【００１８】
ここで、本発明のいくつかの実施形態によるＺＱセレクタ２Ｎ及びプルダウンユニット２１の回路構成について説明する前に、参考例によるＺＱセレクタ２Ｎ及びプルダウンユニット２１の回路構成について説明する。
【００１９】
図３は、参考例によるプルダウンユニット２１の回路図である。
【００２０】
図３に示す参考例によるプルダウンユニット２１は、複数の出力ドライバ３０〜３６が並列接続された構成を有している。このうち、出力ドライバ３０〜３５はインピーダンスに２のべき乗の重み付けがされた出力ドライバであり、ＺＱセレクタ２Ｎから供給される制御信号Ｄ＜０＞〜Ｄ＜５＞によってそれぞれ制御される。一方、出力ドライバ３６は、抵抗値バイアス用のドライバであり、制御信号Ｄ＜０＞〜Ｄ＜５＞とは無関係にオン又はオフする。制御信号Ｄ＜０＞〜Ｄ＜５＞の値は、リード動作時において内部データＤＡＴＡがローレベルの出力を示している場合に、インピーダンスコードＺＱＮの値と一致する。
【００２１】
出力ドライバ３０は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された８個のＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０８によって構成される。このうち、トランジスタＮ０１のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｄ＜０＞が供給される。他のトランジスタＮ０２〜Ｎ０８のゲート電極には制御信号Ｄ＜０＞が活性化する時に示す電位と等しい電源電位が固定的に供給されており、常時オン状態である。かかる構成により、活性化時における出力ドライバ３０のインピーダンスは、１個のトランジスタのインピーダンスの８倍となる。
【００２２】
出力ドライバ３１は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された４個のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ１４によって構成される。このうち、トランジスタＮ１１のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｄ＜１＞が供給される。他のトランジスタＮ１２〜Ｎ１４のゲート電極には制御信号Ｄ＜１＞が活性化する時に示す電位と等しい電源電位が固定的に供給されており、常時オン状態である。かかる構成により、活性化時における出力ドライバ３１のインピーダンスは、１個のトランジスタのインピーダンスの４倍となる。
【００２３】
出力ドライバ３２は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ２１，Ｎ２２によって構成される。このうち、トランジスタＮ２１のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｄ＜２＞が供給される。他のトランジスタＮ２２のゲート電極には制御信号Ｄ＜２＞が活性化する時に示す電位と等しい電源電位が固定的に供給されており、常時オン状態である。かかる構成により、活性化時における出力ドライバ３２のインピーダンスは、１個のトランジスタのインピーダンスの２倍となる。
【００２４】
出力ドライバ３３は、ＤＱパッド４と電源配線Ｖ１との間に接続された１個のＮチャンネル型ＭＯＳトランジスタＮ３１によって構成される。トランジスタＮ３１のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｄ＜３＞が供給される。かかる構成により、活性化時における出力ドライバ３３のインピーダンスは、１個のトランジスタのインピーダンスと同じとなる。
【００２５】
出力ドライバ３４は、ＤＱパッド４と電源配線Ｖ１との間に並列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ４１，Ｎ４２によって構成される。トランジスタＮ４１，Ｎ４２のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｄ＜４＞が共通に供給される。かかる構成により、活性化時における出力ドライバ３４のインピーダンスは、１個のトランジスタのインピーダンスの１／２となる。
【００２６】
出力ドライバ３５は、ＤＱパッド４と電源配線Ｖ１との間に並列接続された４個のＮチャンネル型ＭＯＳトランジスタＮ５１〜Ｎ５４によって構成される。トランジスタＮ５１〜Ｎ５４のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｄ＜５＞が共通に供給される。かかる構成により、活性化時における出力ドライバ３５のインピーダンスは、１個のトランジスタのインピーダンスの１／４となる。
【００２７】
尚、出力ドライバ３０〜３５を構成するこれらトランジスタのトランジスタサイズは互いに同じである。
【００２８】
一方、出力ドライバ３６は、ＤＱパッド４と電源配線Ｖ１との間に接続されたトランジスタサイズの大きなＮチャンネル型ＭＯＳトランジスタＮ６１によって構成される。トランジスタＮ６１のゲート電極には、プルダウン用出力バッファ３Ｎを活性化させるための選択信号Ｘが供給される。選択信号Ｘは、リード動作時において内部データＤＡＴＡがローレベルの出力を示している場合に活性化される信号である。したがって、内部データＤＡＴＡがローレベルの出力を示している場合は、制御信号Ｄ＜０＞〜Ｄ＜５＞とは無関係に出力ドライバ３６が活性化することになる。
【００２９】
図４は、第１の参考例によるＺＱセレクタ２Ｎの回路図である。
【００３０】
図４に示すＺＱセレクタ２Ｎは、プルダウンデータＤＡＴＡＮをバッファリングするドライバ７６と、ドライバ７６の出力ノードに並列に接続された６個のパスゲート７０〜７５と、パスゲート７０〜７５の各出力ノードに接続され、パスゲート７０〜７５のいずれかがオフしたときにその出力ノードの電位を非活性レベルに固定するレベル保持用トランジスタ７０Ｒ〜７５Ｒを備えている。プルダウンデータＤＡＴＡＮは、リード動作時において内部データＤＡＴＡがローレベルの出力を示している場合に活性化される信号である。パスゲート７０〜７５はいずれもＮチャンネル型ＭＯＳトランジスタからなり、各ゲート電極にはインピーダンスコードＺＱＮを構成する制御信号ＤＰ＜０＞〜ＤＰ＜５＞がそれぞれ供給される。レベル保持用トランジスタ７０Ｒ〜７５Ｒには制御信号ＤＰ＜０＞〜ＤＰ＜５＞の反転論理信号ＤＰＢ＜０＞〜ＤＰＢ＜５＞がそれぞれ供給される。パスゲート７０〜７５の出力は、それぞれ制御信号Ｄ＜０＞〜Ｄ＜５＞として用いられる。また、ドライバ７６の出力信号は、そのまま選択信号Ｘとして用いられる。
【００３１】
かかる構成により、プルダウンデータＤＡＴＡＮが活性化すると、インピーダンスコードＺＱＮを構成する制御信号ＤＰ＜０＞〜ＤＰ＜５＞の値に基づき、１又は２以上の出力ドライバ３０〜３６が活性化し、ＤＱパッド４がローレベル（ＶＳＳＱ）に駆動される。これにより、１個のプルダウンユニット２１のインピーダンスは、インピーダンスコードＺＱＰによって微調整されることになる。
【００３２】
しかしながら、図４に示すＺＱセレクタ２Ｎは、単にパスゲート７０〜７５を用いているだけであることから、インピーダンスコードＺＱＰによってドライバ７６のファンアウトが大きく変化する。このため、出力データ波形のスリューレートや、制御信号ＤＰ＜０＞〜ＤＰ＜５＞の伝播遅延、波形のなまり具合などが、インピーダンスコードに依存して変わってしまうという問題がある。また、パスゲート７０〜７５の抵抗は無視できず、さらにはレベル保持用のトランジスタ７０Ｒ〜７５Ｒも容量負荷として見えるので、パスゲート７０〜７５を介してスリューレートの速い波形を実現するにはドライバ７６のサイズを大きくする必要があり、消費電流が増加してしまう問題もある。
【００３３】
図５は、第２の参考例によるＺＱセレクタ２Ｎの回路図である。
【００３４】
図５に示すＺＱセレクタ２Ｎは、ＡＮＤゲート回路８０〜８５と、プルダウンデータＤＡＴＡＮをバッファリングするドライバ８６とを備えている。ＡＮＤゲート回路８０〜８５の一方の入力ノードにはプルダウンデータＤＡＴＡＮが共通に入力されるとともに、他方の入力ノードには、インピーダンスコードＺＱＮを構成する制御信号ＤＰ＜０＞〜ＤＰ＜５＞がそれぞれ供給される。ＡＮＤゲート回路８０〜８５の出力は、それぞれ制御信号Ｄ＜０＞〜Ｄ＜５＞として用いられる。また、ドライバ８６の出力信号は、選択信号Ｘとして用いられる。
【００３５】
かかる構成により、図４に示したＺＱセレクタ２Ｎを用いた場合と同様、プルダウンデータＤＡＴＡＮが活性化すると、インピーダンスコードＺＱＮを構成する制御信号ＤＰ＜０＞〜ＤＰ＜５＞の値に基づき、１又は２以上の出力ドライバ３０〜３６が活性化し、ＤＱパッド４がローレベル（ＶＳＳＱ）に駆動される。これにより、１個のプルダウンユニット２１のインピーダンスは、インピーダンスコードＺＱＰによって微調整されることになる。
【００３６】
図５に示すＺＱセレクタ２Ｎは、制御信号Ｄ＜０＞〜Ｄ＜５＞にそれぞれＡＮＤゲート回路８０〜８５が割り当てられていることから、図４に示したＺＱセレクタ２Ｎを用いた場合の上述した問題点は解消される。特に、図５に示すＺＱセレクタ２Ｎにおいては、ＡＮＤゲート回路８５の駆動能力を２倍に高めるとともに、ダミーゲート容量ＤＧ０〜ＤＧ３を用いることによって、ＡＮＤゲート回路８０〜８５のファンアウトを一致させている。
【００３７】
具体的には、出力ドライバ３４を基準とした場合、これを駆動するＡＮＤゲート回路８４に比べ、出力ドライバ３０〜３３を駆動するＡＮＤゲート回路８０〜８３のファンアウトは小さく、逆に、出力ドライバ３５を駆動するＡＮＤゲート回路８５のファンアウトは大きくなる。これは、基準となる出力ドライバ３４が２つのトランジスタＮ４１，Ｎ４２の並列回路からなり、制御信号Ｄ＜４＞が２つのゲート電極に供給されるのに対し、制御信号Ｄ＜０＞〜Ｄ＜３＞はそれぞれ１つのゲート電極に供給され、制御信号Ｄ＜５＞は４つのゲート電極に供給されるためである。
【００３８】
このような差を解消すべく、図５に示すＺＱセレクタ２Ｎは、ＡＮＤゲート回路８０〜８３の出力ノードにダミーゲート容量ＤＧ０〜ＤＧ３をそれぞれ接続するとともに、ＡＮＤゲート回路８５の駆動能力をＡＮＤゲート回路８４の２倍に設計している。ダミーゲート容量ＤＧ０〜ＤＧ３は、いずれもＭＯＳトランジスタのゲート容量（ＭＯＳ容量）であり、そのトランジスタサイズは、出力ドライバ３０〜３５を構成する各トランジスタのトランジスタサイズと同じである。
【００３９】
これにより、ＡＮＤゲート回路８０〜８５のファンアウトが互いに一致することから、図４に示したＺＱセレクタ２Ｎが抱える問題を解消することができる。しかしながら、図５に示したＺＱセレクタ２Ｎは、ファンアウトを揃えるために必要なダミーゲート容量の数が多く、これにより消費電流が増加するという別の問題がある。この問題は、プルダウンユニット２１を構成する出力ドライバの数が増加すればするほど顕著となる。したがって、ファンアウトを一致させつつ、必要なダミーゲート容量の数を削減可能な回路構成が望まれている。
【００４０】
図６は、本発明の第１の実施形態によるプルダウンユニット２１の回路図である。
【００４１】
図６に示すように、本実施形態によるプルダウンユニット２１は、図３に示したプルダウンユニット２１と同様、複数の出力ドライバ３０〜３６が並列接続された構成を有している。このうち、出力ドライバ３０〜３５はインピーダンスに２のべき乗の重み付けがされた出力ドライバであり、ＺＱセレクタ２Ｎから供給される制御信号Ｃ＜０＞〜Ｃ＜２＞，Ｄ＜３＞〜Ｄ＜５＞によってそれぞれ制御される。一方、出力ドライバ３６は、抵抗値バイアス用のドライバであり、制御信号Ｃ＜０＞〜Ｃ＜２＞，Ｄ＜３＞〜Ｄ＜５＞とは無関係にオン又はオフする。
【００４２】
出力ドライバ３０は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された８個のＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０８によって構成される。このうち、トランジスタＮ０１のゲート電極には選択信号Ｘが供給され、トランジスタＮ０２のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｃ＜０＞が供給される。他のトランジスタＮ０３〜Ｎ０８のゲート電極には選択信号Ｘや制御信号Ｃ＜０＞が活性化する時に示す電位と等しい電源電位が固定的に供給されており、常時オン状態である。かかる構成により、活性化時における出力ドライバ３０のインピーダンスは、１個のトランジスタのインピーダンスの８倍となる。
【００４３】
出力ドライバ３１は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された４個のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ１４によって構成される。このうち、トランジスタＮ１１のゲート電極には選択信号Ｘが供給され、トランジスタＮ１２のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｃ＜１＞が供給される。他のトランジスタＮ１３，Ｎ１４のゲート電極には選択信号Ｘや制御信号Ｃ＜１＞が活性化する時に示す電位と等しい電源電位が固定的に供給されており、常時オン状態である。かかる構成により、活性化時における出力ドライバ３１のインピーダンスは、１個のトランジスタのインピーダンスの４倍となる。
【００４４】
出力ドライバ３２は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ２１，Ｎ２２によって構成される。このうち、トランジスタＮ２１のゲート電極には選択信号Ｘが供給され、トランジスタＮ２２のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｃ＜２＞が供給される。かかる構成により、活性化時における出力ドライバ３２のインピーダンスは、１個のトランジスタのインピーダンスの２倍となる。
【００４５】
出力ドライバ３３〜３６の構成は、図３に示したプルダウンユニット２１と同じである。したがって、活性化時における出力ドライバ３３〜３５のインピーダンスは、１個のトランジスタのインピーダンスのそれぞれ１倍、１／２及び１／４となる。尚、出力ドライバ３０〜３５を構成するこれらトランジスタのトランジスタサイズは互いに同じである。また、内部データＤＡＴＡがローレベルの出力を示している場合は、制御信号Ｄ＜０＞〜Ｄ＜５＞とは無関係に出力ドライバ３６が活性化する。
【００４６】
図７は、本発明の第１の実施形態によるＺＱセレクタ２Ｎの回路図である。
【００４７】
図７に示すＺＱセレクタ２Ｎは、ＡＮＤゲート回路８３〜８５と、プルダウンデータＤＡＴＡＮをバッファリングするドライバ８６とを備えている。つまり、図５に示した第２の参考例によるＺＱセレクタ２Ｎから、ＡＮＤゲート回路８０〜８２及びダミーゲート容量ＤＧ０〜ＤＧ２が削除された構成を有している。ＡＮＤゲート回路８３〜８５の一方の入力ノードにはプルダウンデータＤＡＴＡＮが共通に入力されるとともに、他方の入力ノードには、インピーダンスコードＺＱＮを構成する制御信号ＤＰ＜３＞〜ＤＰ＜５＞がそれぞれ供給される。ＡＮＤゲート回路８３〜８５の出力は、それぞれ制御信号Ｄ＜３＞〜Ｄ＜５＞として用いられる。また、ドライバ８６の出力信号は、選択信号Ｘとして用いられる。さらに、インピーダンスコードＺＱＮを構成する制御信号ＤＰ＜０＞〜ＤＰ＜２＞は、そのまま制御信号Ｃ＜０＞〜Ｃ＜２＞として用いられる。
【００４８】
制御信号Ｄ＜３＞〜Ｄ＜５＞が活性化した場合におけるプルダウンユニット２１の動作は、既に説明したとおりである。一方、制御信号Ｃ＜０＞〜Ｃ＜２＞が活性化した場合の動作は、それぞれ対応する出力ドライバ３０〜３２において、選択信号ＸとのＡＮＤ動作となる。つまり、出力ドライバ３０は制御信号Ｃ＜０＞と選択信号Ｘの両方がハイレベルである場合に活性化し、出力ドライバ３１は制御信号Ｃ＜１＞と選択信号Ｘの両方がハイレベルである場合に活性化し、出力ドライバ３２は制御信号Ｃ＜２＞と選択信号Ｘの両方がハイレベルである場合に活性化する。
【００４９】
しかしながら、制御信号Ｃ＜０＞〜Ｃ＜２＞は選択信号Ｘに連動して活性化するため、制御信号Ｃ＜０＞〜Ｃ＜２＞がハイレベルとなる期間においては、選択信号Ｘも必ずハイレベルとなる。
【００５０】
そして、制御信号Ｃ＜０＞〜Ｃ＜２＞が入力されるトランジスタＮ０２，Ｎ１２，Ｎ２２は、選択信号Ｘが入力されるトランジスタＮ０１，Ｎ１１，Ｎ２１にそれぞれ直列接続されているため、出力ドライバ３０〜３２の動作タイミングは実質的に選択信号Ｘによって決まる。このため、制御信号Ｃ＜０＞〜Ｃ＜２＞の遷移タイミングが選択信号Ｘよりも早い限りにおいて、制御信号Ｃ＜０＞〜Ｃ＜２＞の遷移タイミングを制御信号Ｄ＜３＞〜Ｄ＜５＞の遷移タイミングに合わせる必要はなく、したがって、制御信号ＤＰ＜０＞〜ＤＰ＜２＞をそのまま制御信号Ｃ＜０＞〜Ｃ＜２＞として用いることができる。
【００５１】
かかる構成により、本実施形態においては、図５に示した第２の参考例によるＺＱセレクタ２Ｎにおいて必要であったダミーゲート容量ＤＧ０〜ＤＧ２が不要となる。具体的には、出力ドライバ３６を構成するトランジスタＮ６１のゲート容量をＡとし、出力ドライバ３０〜３５を構成する各トランジスタのゲート容量をＢとした場合、図５に示した第２の参考例によるＺＱセレクタ２Ｎでは、合計でＡ＋１４Ｂのゲート容量を駆動する必要があるのに対し、図７に示す第１の実施形態によるＺＱセレクタ２Ｎでは、合計でＡ＋１１Ｂのゲート容量を駆動するだけで足りる。つまり、３ゲート分のゲート容量が削減される。また、出力ドライバ３０〜３５を構成するトランジスタのサイズが互いに同一であることから、製造ばらつきなどに起因するインピーダンスのばらつきもほとんど無い。
【００５２】
図８及び図９を用いて、本発明の第１実施形態による効果を一般化して説明する。
【００５３】
図８は、図３及び図５に示した参考例による回路を一般化した図である。ダミーゲート容量は、２ｎを法とした出力ドライバをドライブすることに対してファンアウトをそろえるために追加されるので、図８では出力ドライバのゲート電極とダミーゲート容量の総和が２ａとなるものとして示してある。出力ドライバで縦済みで構成されているｋ個のゲートに関しては、１（＝２０）ゲートをドライブするので、（２ａ−２０）ゲート相当のダミーゲートが接続されている。単独で存在する１ゲートに関しても、１（＝２０）ゲートをドライブするので（２ａ−２０）ゲート相当のダミーゲートが接続されている。その１桁上は出力ドライバの２（＝２１）ゲートをドライブするので（２ａ−２１）ゲート相当のダミーゲートが接続されている。この桁上げは合計でａ回続く。さらに１回桁上げが進むと２ａゲートをドライブすることになり必要なダミーゲートはゼロになる。その上の桁ではドライバは２ｎの法で増えてゆく。また、抵抗値バイアス用のドライバはトランジスタＮ６１をドライブする。
【００５４】
図９は、図６及び図７に示した本実施形態による回路を一般化した図である。ダミーゲート容量は、２ｎを法とした出力ドライバをドライブすることに対してファンアウトをそろえるために追加されるので、図９では出力ドライバのゲート電極とダミーゲート容量の総和が２ａとなるものとして示してある。縦積みで構成されているｋ個は、その縦積みゲートがセレクタとして流用される。出力ドライバの素子数が増加することはない。ＤＱパッド４から見えるピン容量の増加もない。データに相当する信号のドライブは抵抗値バイアス用のドライバを流用しており、そのドライバのサイズは自由に変えることができ、ダミーゲート容量は必要ない。それ以降は図９と変わらず、単独で存在する１ゲートに関しては、１（＝２０）ゲートをドライブするので（２ａ−２０）ゲート相当のダミーゲート容量が接続されている。その１桁上は２（＝２１）ゲートをドライブするので（２ａ−２１）ゲート相当のダミーゲートが接続されている。この桁上げは合計でａ回続く。さらに１回桁上げが進むと２ａゲートをドライブすることになり必要なダミーゲート容量はゼロになる。その上の桁ではドライバは２ｎの法で増えてゆく。また、抵抗値バイアス用のドライバは（Ａ＋ｋ）ゲートをドライブする。
【００５５】
図８の構成に対する、図９の構成でドライブされるゲートの減少分はｋ×２ａ−ｋ＝ｋ×（２ａ−１）となる。これが本実施形態で得するゲート数である。これを図１０にグラフ化した。キャリブレーション調整の粒度を小さくするため縦積みにされるゲートの数ｋが増えるに比例して得するゲート数は増え、電流を小さくするために単位ドライバが受け持つ桁ａを大きく設定すると、単位ドライバが受け持つゲート数２ａに比例して得するゲート数は増える。なお、ダミーゲートがゼロ（ａ＝０）、又は、縦積みとなるゲート数がゼロ（ｋ＝０）だと得はなくなるが、精度を上げることを考えれば、ａ≠０、ｋ≠０となると考えられる。
【００５６】
図１１は、本発明の第２の実施形態によるプルダウンユニット２１の回路図である。
【００５７】
図１１に示すように、本実施形態によるプルダウンユニット２１は、出力ドライバ３３の構成が異なる点において、図６に示した第１の実施形態によるプルダウンユニット２１と異なる。その他の構成は、図６に示した第１の実施形態によるプルダウンユニット２１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５８】
出力ドライバ３３は、ＤＱパッド４と電源配線Ｖ１との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ３１，Ｎ３２からなるサブドライバと、ＤＱパッド４と電源配線Ｖ１との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ３３，Ｎ３４からなるサブドライバによって構成される。このうち、トランジスタＮ３１，Ｎ３３のゲート電極には選択信号Ｘが供給され、トランジスタＮ３２，Ｎ３４のゲート電極にはＺＱセレクタ２Ｎから供給される制御信号Ｃ＜３＞が供給される。かかる構成により、活性化時における出力ドライバ３３のインピーダンスは、１個のトランジスタのインピーダンスと実質的に一致する。
【００５９】
図１２は、本発明の第２の実施形態によるＺＱセレクタ２Ｎの回路図である。
【００６０】
図１２に示すＺＱセレクタ２Ｎは、ＡＮＤゲート回路８３及びダミーゲート容量ＤＧ３が削除されている点において、図７に示した第１の実施形態によるＺＱセレクタ２Ｎと相違している。その他の構成は、図７に示した第１の実施形態によるＺＱセレクタ２Ｎと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６１】
図１２に示すＺＱセレクタ２Ｎにおいては、インピーダンスコードＺＱＮを構成する制御信号ＤＰ＜０＞〜ＤＰ＜３＞がそのまま制御信号Ｃ＜０＞〜Ｃ＜３＞として用いられる。このように、本実施形態においては、ＺＱセレクタ２Ｎにダミーゲート容量が用いられない。
【００６２】
本実施形態においては、１個のトランジスタのインピーダンスを持つ出力ドライバ３３を並列接続された２つのサブドライバによって構成していることから、出力ドライバ３３についても、出力ドライバ３０〜３２と同様に、選択信号Ｘを用いることができる。つまり、出力ドライバ３３は、制御信号Ｃ＜３＞と選択信号Ｘの両方がハイレベルである場合に活性化する。
【００６３】
かかる構成により、本実施形態においては、図５に示した第２の参考例によるＺＱセレクタ２Ｎにおいて必要であったダミーゲート容量ＤＧ０〜ＤＧ３が全て不要となる。具体的には、出力ドライバ３６を構成するトランジスタＮ６１のゲート容量をＡとし、出力ドライバ３０〜３５を構成する各トランジスタのゲート容量をＢとした場合、図５に示した第２の参考例によるＺＱセレクタ２Ｎでは、合計でＡ＋１４Ｂのゲート容量を駆動する必要があるのに対し、図１２に示す第２の実施形態によるＺＱセレクタ２Ｎでは、合計でＡ＋１１Ｂのゲート容量を駆動するだけで足りる。つまり、３ゲート分のゲート容量が削減される。尚、第１の実施形態に対して駆動すべきゲート容量に差が無いのは、ＡＮＤゲート回路８３が削除されることにより２Ｂゲート分の負荷が減る一方で、ドライバ８６の負荷が２Ｂゲート分増加するからである。
【００６４】
図１３を用いて、本発明の第２実施形態による効果を一般化して説明する。
【００６５】
図１３に示すように、本実施形態においては、出力ドライバの複数ゲートをドライブしつつダミーゲートも持っていたａ個のドライバが改良の対象となる。抵抗値バイアス用のドライバは、出力ドライバの１（＝２０）ゲートをドライブしていたドライバの代わりに２段縦積みを２（＝２×２０）ゲートドライブすることになり、出力ドライバの２（＝２１）ゲートをドライブしていたドライバの代わりに２段縦積みを４（＝２×２１）ゲートドライブすることになる。つまり、出力ドライバの２（ａ−１）ゲートをドライブしていたドライバの代わりに２段縦積みを２×２（ａ−１）ゲートドライブすることになり、合計で２×（２ａ−１）ゲートドライブすることになる。無くなるドライバがドライブしていたゲートはａ×２ａ個であり、この部分のドライブされるゲートの減少分は、ａ×２ａ−２×（２ａ−１）＝（ａ−２）×２ａ＋２となる。これが本実施形態で新たに得するゲート数である。これを図１４にグラフ化した。ａ＝１までは得はないが、２以上になると指数関数的に得するゲートが増える。出力バッファのＭＯＳの増分、面積の増分、およびピン容量の増分が許容範囲であれば、より小電流の設計が可能であることを意味する。
【００６６】
図１５は、本発明の第３の実施形態によるプルアップユニット１１の回路図である。
【００６７】
図１５に示すように、本実施形態によるプルアップユニット１１は、複数の出力ドライバ４０〜４６が並列接続された構成を有している。このうち、出力ドライバ４０〜４５はインピーダンスに２のべき乗の重み付けがされた出力ドライバであり、ＺＱセレクタ２Ｐから供給される制御信号Ｃ＜０＞〜Ｃ＜２＞，Ｄ＜３＞〜Ｄ＜５＞によってそれぞれ制御される。一方、出力ドライバ４６は、抵抗値バイアス用のドライバであり、制御信号Ｃ＜０＞〜Ｃ＜２＞，Ｄ＜３＞〜Ｄ＜５＞とは無関係にオン又はオフする。
【００６８】
出力ドライバ４０は、ＤＱパッド４と電源配線Ｖ２との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ０１，Ｎ０２によって構成される。このうち、トランジスタＮ０２のゲート電極には選択信号Ｘが供給され、トランジスタＮ０１のゲート電極にはＺＱセレクタ２Ｐから供給される制御信号Ｃ＜０＞が供給される。トランジスタＮ０１，Ｎ０２のサイズは、基準サイズの１／２である。かかる構成により、活性化時における出力ドライバ４０のインピーダンスは、基準サイズを有する１個のトランジスタのインピーダンスの４倍となる。
【００６９】
出力ドライバ４１は、ＤＱパッド４と電源配線Ｖ２との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２によって構成される。このうち、トランジスタＮ１２のゲート電極には選択信号Ｘが供給され、トランジスタＮ１１のゲート電極にはＺＱセレクタ２Ｐから供給される制御信号Ｃ＜１＞が供給される。トランジスタＮ１１，Ｎ１２のサイズは、基準サイズである。かかる構成により、活性化時における出力ドライバ４１のインピーダンスは、基準サイズを有する１個のトランジスタのインピーダンスの２倍となる。
【００７０】
出力ドライバ４２は、ＤＱパッド４と電源配線Ｖ２との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ２１，Ｎ２２からなるサブドライバと、ＤＱパッド４と電源配線Ｖ２との間に直列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ２３，Ｎ２４からなるサブドライバによって構成される。このうち、トランジスタＮ２２，Ｎ２４のゲート電極には選択信号Ｘが供給され、トランジスタＮ２１，Ｎ２３のゲート電極にはＺＱセレクタ２Ｐから供給される制御信号Ｃ＜２＞が供給される。トランジスタＮ２１〜Ｎ２４のサイズは、基準サイズである。かかる構成により、活性化時における出力ドライバ４２のインピーダンスは、基準サイズを有する１個のトランジスタのインピーダンスの１倍となる。
【００７１】
出力ドライバ４３は、ＤＱパッド４と電源配線Ｖ２との間に接続された１個のＮチャンネル型ＭＯＳトランジスタＮ３１によって構成される。トランジスタＮ３１のゲート電極にはＺＱセレクタ２Ｐから供給される制御信号Ｄ＜３＞が供給される。トランジスタＮ３１のサイズは、基準サイズの２倍である。かかる構成により、活性化時における出力ドライバ４３のインピーダンスは、基準サイズを有する１個のトランジスタのインピーダンスの１／２倍となる。
【００７２】
出力ドライバ４４は、ＤＱパッド４と電源配線Ｖ２との間に並列接続された２個のＮチャンネル型ＭＯＳトランジスタＮ４１，Ｎ４２によって構成される。トランジスタＮ４１，Ｎ４２のゲート電極にはＺＱセレクタ２Ｐから供給される制御信号Ｄ＜４＞が共通に供給される。トランジスタＮ４１，Ｎ４２のサイズは、基準サイズの２倍である。かかる構成により、活性化時における出力ドライバ４４のインピーダンスは、基準サイズを有する１個のトランジスタのインピーダンスの１／４倍となる。
【００７３】
出力ドライバ４５は、ＤＱパッド４と電源配線Ｖ２との間に並列接続された４個のＮチャンネル型ＭＯＳトランジスタＮ５１〜Ｎ５４によって構成される。トランジスタＮ５１〜Ｎ５４のゲート電極にはＺＱセレクタ２ｐから供給される制御信号Ｄ＜５＞が共通に供給される。トランジスタＮ５１〜Ｎ５４のサイズは、基準サイズの２倍である。かかる構成により、活性化時における出力ドライバ４５のインピーダンスは、基準サイズを有する１個のトランジスタのインピーダンスの１／８倍となる。
【００７４】
出力ドライバ４６は、ＤＱパッド４と電源配線Ｖ２との間に接続されたトランジスタサイズの大きなＮチャンネル型ＭＯＳトランジスタＮ６１によって構成される。トランジスタＮ６１のゲート電極には、選択信号Ｘが供給される。
【００７５】
ＺＱセレクタ２Ｐについては、図７に示したＺＱセレクタ２Ｎと同様の回路構成とすることができる。これにより、第１の実施形態と同様の効果を得ることができるとともに、プルアップユニット１１を構成するトランジスタ数をより削減することが可能となる。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記の実施形態では、プルダウンユニット２１については図６又は図１１に示す回路構成とし、プルアップユニット１１については図１５に示す回路構成としているが、プルアップユニット１１についても図６又は図１１に示す回路構成としても構わない。この場合、プルアップユニット１１をＰチャンネル型ＭＯＳトランジスタによって構成しても構わない。
【符号の説明】
【００７８】
１Ｐ，１Ｎ    ドライバストレングスセレクタ
２Ｐ，２Ｎ    ＺＱセレクタ
３Ｎ      プルダウン用出力バッファ
３Ｐ      プルアップ用出力バッファ
４        ＤＱパッド
５        キャリブレーション回路
６        ＺＱパッド
７        モードレジスタ
１１，１２，１３・・・１ｎ    プルアップユニット
２１，２２，２３・・・２ｎ    プルダウンユニット
３０〜３６，４０〜４６    出力ドライバ
７０〜７５    パスゲート
７６      ドライバ
８０〜８５    ＡＮＤゲート回路
８６      ドライバ
ＤＧ０〜ＤＧ３    ダミーゲート容量
Ｖ１，Ｖ２    電源配線
【図１】
2017216611.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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