(57)【要約】【課題】プラズマを用いる半導体製造装置の信頼性を向上する。また、半導体集積回路装置の信頼性を向上させ、不良率を低下させる。【解決手段】静電チャックの吸着ヘッドと保護リングの隙間をプラズマの分子の平均自由行程よりも小さくする。【選択図】図１Ｂ
2017034113.tif 000002
【特許請求の範囲】
【請求項１】
ウエハを搭載する吸着ヘッドと、
前記吸着ヘッドの外周を囲むように設置された保護リングと、を備え、
前記吸着ヘッドは、基盤および前記基盤上にエポキシ樹脂により接着されたステージからなり、
前記ステージから前記保護リングまでの距離がプラズマの分子の平均自由行程より小さい半導体製造装置。
【請求項２】
請求項１に記載の半導体製造装置であって、
前記保護リングは、その端部が前記吸着ヘッドに近い下部領域と、
その端部が前記下部領域よりも前記吸着ヘッドから遠い上部領域と、を有し、
前記吸着ヘッドにウエハを搭載した際に、当該ウエハから前記下部領域の表面までの距離がプラズマの分子の平均自由行程より小さい半導体製造装置。
【請求項３】
請求項１に記載の半導体製造装置であって、
前記保護リングは、その端部が前記吸着ヘッドに近い下部領域と、
その端部が前記下部領域よりも前記吸着ヘッドから遠い上部領域と、を有し、
前記吸着ヘッドにウエハを搭載した際に、前記上部領域の最表面における前記吸着ヘッド側の端部と、前記ウエハの端部と、前記エポキシ樹脂とを結ぶ仮想直線を引いた場合において、当該仮想直線が前記下部領域に遮られる半導体製造装置。
【請求項４】
請求項２に記載の半導体製造装置であって、
前記ステージは、前記保護リングと対向する側面に凹部を有し、
前記下部領域の一部が前記凹部内に延在している半導体製造装置。
【請求項５】
請求項１に記載の半導体製造装置であって、
前記保護リングは、その端部が前記吸着ヘッドに近い下部領域と、
その端部が前記下部領域よりも前記吸着ヘッドから遠い中部領域と、
その端部が前記中部領域よりも前記吸着ヘッドから遠い上部領域と、を有し、
前記ステージの端部は、前記下部領域の端部と前記中部領域の端部との間に位置する半導体製造装置。
【請求項６】
請求項５に記載の半導体製造装置であって、
前記保護リングは、少なくとも二分割以上に分割可能である半導体製造装置。
【請求項７】
請求項１に記載の半導体製造装置であって、
前記半導体製造装置は、ドライエッチング装置、プラズマＣＶＤ装置、スパッタリング装置のいずれかである半導体製造装置。
【請求項８】
請求項１に記載の半導体製造装置であって、
前記保護リングは、石英からなる半導体製造装置。
【請求項９】
（ａ）半導体基板の主面に被加工膜を成膜する工程、
（ｂ）前記被加工膜上にフォトレジスト膜を塗布する工程、
（ｃ）フォトリソグラフィにより前記フォトレジスト膜に所定の回路パターンを転写し、マスクパターンを形成する工程、
（ｄ）吸着ヘッドのステージから保護リングまでの距離がプラズマの分子の平均自由行程より小さいドライエッチング装置を用いて、前記被加工膜および前記マスクパターンにドライエッチング処理を施す工程、
を有する半導体集積回路装置の製造方法。
【請求項１０】
請求項９に記載の半導体集積回路装置の製造方法であって、
前記保護リングは、その端部が前記吸着ヘッドに近い下部領域と、
その端部が前記下部領域よりも前記吸着ヘッドから遠い上部領域と、を有し、
前記吸着ヘッドにウエハを搭載した際に、当該ウエハから前記下部領域の表面までの距離がプラズマの分子の平均自由行程より小さい半導体集積回路装置の製造方法。
【請求項１１】
請求項９に記載の半導体集積回路装置の製造方法であって、
前記保護リングは、その端部が前記吸着ヘッドに近い下部領域と、
その端部が前記下部領域よりも前記吸着ヘッドから遠い上部領域と、を有し、
前記吸着ヘッドにウエハを搭載した際に、前記上部領域の最表面における前記吸着ヘッド側の端部と、前記ウエハの端部と、前記ステージを基盤上に接着するエポキシ樹脂とを結ぶ仮想直線を引いた場合において、当該仮想直線が前記下部領域に遮られる半導体集積回路装置の製造方法。
【請求項１２】
請求項９に記載の半導体集積回路装置の製造方法であって、
前記ステージは、前記保護リングと対向する側面に凹部を有し、
前記下部領域の一部が前記凹部内に延在している半導体集積回路装置の製造方法。
【請求項１３】
請求項９に記載の半導体集積回路装置の製造方法であって、
前記保護リングは、その端部が前記吸着ヘッドに近い下部領域と、
その端部が前記下部領域よりも前記吸着ヘッドから遠い中部領域と、
その端部が前記中部領域よりも前記吸着ヘッドから遠い上部領域と、を有し、
前記ステージの端部は、前記下部領域の端部と前記中部領域の端部との間に位置する半導体集積回路装置の製造方法。
【請求項１４】
請求項１３に記載の半導体集積回路装置の製造方法であって、
前記保護リングは、少なくとも二分割以上に分割可能である半導体集積回路装置の製造方法。
【請求項１５】
請求項９に記載の半導体集積回路装置の製造方法であって、
前記被加工膜は、ポリシリコン膜、シリコン酸化膜、または、アルミニウム膜のいずれかである半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造装置およびそれを用いた半導体集積回路装置の製造方法に係り、特に、プラズマを用いる半導体製造装置に関する。
【背景技術】
【０００２】
静電気力により半導体ウエハをステージ（試料台）上に固定する静電チャックは、半導体製造ラインにおいて、ドライエッチング装置やＣＶＤ装置（ＣＶＤ：Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング装置等の半導体製造装置で広く用いられている。また、最近ではイオン注入装置、アッシング装置、ウエハ検査装置等の真空中のプロセスを伴う多くの半導体製造装置においても採用が広まっている。
【０００３】
これらの半導体製造装置のうち、特にドライエッチング装置やＣＶＤ装置のようにプラズマを用いる半導体製造装置においては、プラズマに対する静電チャックの耐食性の向上が課題となっており、より耐久性の高い静電チャックの素材や構造の開発が進められている。
【０００４】
静電チャックの構造に関する背景技術として、例えば、特許文献１のような技術がある。特許文献１には、「チャック本体の試料基板に接する面に使用ガスの充填圧力における平均自由行程以下の深さの溝が加工されている静電チャック」が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２１９４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のドライエッチング装置では、プラズマによるウエハ処理中は静電チャックの表面は半導体ウエハで覆われ（保護され）ており、静電チャックの側面は石英リングにより保護されているが、静電チャックの側面と石英リングとの隙間にプラズマが回り込み、静電チャックの母材やエポキシ樹脂、石英リングにダメージを与えている。その結果、エポキシ樹脂の削れ・剥離による装置トラブルや発塵等の問題が生じている。すなわち、半導体製造装置の信頼性を向上させることが求められている。
また、アルミニウム等からなる母体が削れた場合、発塵が無かったとしても、ウエハが金属汚染されて信頼性が低下し、製品不良となる恐れがある。特に、トランジスタのゲート電極、層間絶縁膜及びアルミニウム等の配線をエッチング加工する工程においては、そのような金属汚染の影響が大きい。すなわち、半導体集積回路装置の信頼性を向上させることや、不良率を低下させることが求められている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、静電チャックの吸着ヘッドと保護リングの隙間をプラズマの分子の平均自由行程よりも小さくする。
【発明の効果】
【０００９】
前記一実施の形態によれば、ドライエッチング装置やＣＶＤ装置、スパッタリング装置等のプラズマを用いる半導体製造装置の信頼性が向上する。また、半導体集積回路装置の信頼性を向上させ、不良率を低下させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の一実施形態に係る半導体製造装置の一部平面図である。
【図１Ｂ】図１ＡのＡ−Ａ’部断面の拡大図である。
【図１Ｃ】図１ＡのＡ−Ａ’部断面の拡大図である。
【図２Ａ】本発明の一実施形態に係る半導体製造装置の保護リングの平面図である。
【図２Ｂ】図２ＡのＤ−Ｄ’部断面の拡大図である。
【図２Ｃ】図２ＡのＤ−Ｄ’部断面の拡大図である。
【図３】本発明の一実施形態に係る半導体製造装置の一部断面図である。
【図４】本発明の一実施形態に係る半導体製造装置の一部断面図である。
【図５】本発明の一実施形態に係る半導体集積回路装置の製造工程の一部を示す断面図である。
【図６】本発明の一実施形態に係る半導体集積回路装置の製造工程の一部を示す断面図である。
【図７】本発明の一実施形態に係る半導体集積回路装置の製造工程の一部を示す断面図である。
【図８】本発明の一実施形態に係る半導体製造装置の全体概要を示す平面図である。
【図９】本発明の一実施形態に係る半導体製造装置の処理室の概要を示す断面図である。
【図１０Ａ】半導体製造装置の一部平面図である。
【図１０Ｂ】図１０ＡのＧ−Ｇ’部断面の拡大図である。
【図１０Ｃ】図１０ＡのＧ−Ｇ’部断面の拡大図である。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００１２】
先ず、図８および図９を用いて、本実施例における半導体製造装置についてドライエッチング装置を例に説明する。図８はドライエッチング装置ＤＥの全体概要を示す平面図である。また、図９は図８におけるエッチングチャンバーＥＣの概要を示す断面図である。
【００１３】
図８を参照して、本実施例のドライエッチング装置は、ウエハを装置に搬入および装置から搬出するローダ／アンローダＬＵ、ウエハを大気中で搬送する大気搬送室ＡＴ、ウエハを真空中で搬送する真空搬送室ＶＴ、ウエハの処理室である３つのエッチングチャンバーＥＣおよび１つのアッシングチャンバーＡＣから構成されている。
【００１４】
ローダ／アンローダＬＵにセットされたウエハは、大気搬送室ＡＴのロボットアームＲＡにより一枚ずつ真空搬送室ＶＴへ搬入される。真空搬送室ＶＴ内に搬入されたウエハは、真空搬送室ＶＴ内の搬送アームにより３つのエッチングチャンバーＥＣのいずれかに搬入され、エッチングチャンバーＥＣ内でプラズマによるドライエッチング処理が施される。その後、搬送アームにより真空搬送室ＶＴに戻され、アッシングチャンバーＡＣに搬入され、アッシングチャンバーＡＣ内で酸素（Ｏ２）プラズマによりアッシング処理が施される。
【００１５】
搬送アームにより再び真空搬送室ＶＴに戻された後、ロボットアームＲＡにより大気搬送室ＡＴを介して、ローダ／アンローダＬＵに回収される。
【００１６】
エッチングチャンバーＥＣは、図９に示すように、その上部に上部マッチングボックスＵＭが搭載され、側面に下部マッチングボックスＬＭが設置されている。高周波電源（図示せず）から出力された高周波電力は、上部マッチングボックスＵＭによりインピーダンス整合された後、高周波アンテナＲＡに供給され、エッチングチャンバーＥＣ内に供給されたプロセスガスを励起することによりプラズマ（放電）ＰＤを発生させる。いわゆる誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ−Ｃｏｕｐｌｅｄ−Ｐｌａｓｍａ）と呼ばれるプラズマ生成方式である。
【００１７】
また、別の高周波電源（図示せず）から出力された高周波電力は、下部マッチングボックスＬＭにより同様にインピーダンス整合された後、下部電極すなわち静電チャック（ＥＳＣ）へ供給され、プラズマ中のイオンのウエハへの入射エネルギーを制御するＲＦバイアスとして利用される。
【００１８】
エッチングチャンバーＥＣの下部には、自動圧力調整バルブ（ＡＰＣ）ＡＰを介してターボ分子ポンプ（ＴＭＰ）ＴＭが連結されており、エッチングチャンバーＥＣの真空排気を行う。
【００１９】
静電チャック（ＥＳＣ）のウエハ搭載部である吸着ヘッドＣＨは、基盤となるアルミニウム（ＡＬ）の母材上にセラミック板（ステージＳＴ）をエポキシ樹脂ＥＲで接着して形成されている。アルミニウム母材は表面保護のためにアルマイト処理が施されている。また、ステージＳＴとなるセラミック板には、誘電体を含むアルミナセラミック（Ａｌ２Ｏ３）が用いられる。
【００２０】
吸着ヘッドＣＨの周囲には、吸着ヘッドＣＨの外周を囲むように、ベースＢＳおよび保護リングＰＲが設置されている。ベースＢＳおよび保護リングＰＲの母材には、電気的に絶縁性が高く、不純物の含有が少ない石英が使用される。このベースＢＳおよび保護リングＰＲは、石英に替えて、シリコン（Ｓｉ）が使用される場合もある。
【００２１】
次に、図１０Ａから図１０Ｃを用いて、静電チャックと保護リングとの隙間へのプラズマの回り込みによる問題について説明する。図１０Ａは図９におけるＥ−Ｅ’矢視図である。また、図１０Ｂおよび図１０Ｃは、図９におけるＦ部の拡大図であり、図１０ＡにおけるＧ−Ｇ’部断面の拡大図である。なお、各構成部材の位置関係を分かり易くするために、図１０Ａではウエハを搭載していない状態を示し、図１０Ｂおよび図１０Ｃではウエハを搭載した状態を示している。
【００２２】
図１０Ａに示すように、静電チャックおよび保護リングＰＲを上面から見た場合、静電チャック（吸着ヘッドＣＨ）のステージＳＴの外周を囲むように保護リングＰＲが設置されている。吸着ヘッドＣＨには様々な構造があるが、本実施例における吸着ヘッドＣＨは上述したようにステージＳＴとなるセラミック板がアルミニウム母材にエポキシ樹脂により接着されている。このエポキシ樹脂による接着面は耐プラズマ性が極めて低いため、接着面にプラズマが接触しないよう保護リングＰＲが設置されている。
【００２３】
図１０Ａのように、ステージＳＴと保護リングＰＲとの間には隙間ａがあり、この隙間は０．１５ｍｍ程度である。ステージＳＴや保護リングＰＲの各々の加工公差±０．０２ｍｍを考慮すると、この隙間ａは０．１１ｍｍ〜０．１９ｍｍ程度となる。
【００２４】
また、図１０Ｂに示すように、ステージＳＴ上にウエハＷＦを搭載した際、ウエハＷＦの裏面と保護リングＰＲとの間には隙間ｂがあり、この隙間ｂは０．３５ｍｍ程度である。保護リングＰＲの加工公差±０．０２を考慮すると、この隙間ｂは０．３３ｍｍ〜０．３７ｍｍ程度となる。
【００２５】
図１０Ｂのように、吸着ヘッドＣＨおよびその構成部材であるステージＳＴの側面と保護リングＰＲとの隙間ａ、ウエハＷＦの裏面と保護リングＰＲとの隙間ｂは、いずれも幅が広く、プラズマＰＤ中の分子（イオン）が容易に入射するため、吸着ヘッドＣＨの接着面であるエポキシ樹脂ＥＲのプラズマ接触防止効果が低い。
【００２６】
この隙間ａが広い理由は、保護リングＰＲの内径が吸着ヘッドＣＨの外径に対する機械的な合わせ公差を基に設計されているためである。つまり、プラズマの特性を考慮した構成になっていない。
【００２７】
また、隙間ｂが広い理由は、保護リングＰＲの高さ（厚さ）がベースＢＳや吸着ヘッドＣＨの高さ（厚さ）に対する機械的な合わせ公差を基に設計されているためである。隙間ｂについても、隙間ａと同様に、プラズマの特性を考慮した構成になっていない。
【００２８】
その結果、図１０Ｃに示すように、プラズマ中の分子（イオン）の入射によるエポキシ樹脂ＥＲのダメージ（削れや剥離）が発生し、発塵源となったり、削れによって生じた空間に微小な異常放電が発生し、静電吸着エラー等の装置トラブルに至る場合もある。
【００２９】
また、保護リングＰＲ自体もプラズマ中の分子（イオン）の入射によるダメージ（削れや消耗）が発生するため、ウエハＷＦの裏面側や側面側の隙間が拡大し、プラズマがさらに回り込み易くなる問題も生じる。
【００３０】
図１Ａから図１Ｃを用いて、本実施例の吸着ヘッドＣＨおよび保護リングＰＲ周りの構成について説明する。図１Ｂおよび図１Ｃは、図１ＡにおけるＡ−Ａ’部断面の拡大図である。なお、各構成部材の位置関係を分かり易くするために、図１Ａではウエハを搭載していない状態を示し、図１Ｂおよび図１Ｃではウエハを搭載した状態を示している。
【００３１】
図１Ａに示すように、本実施例では、吸着ヘッドＣＨのステージＳＴと保護リングＰＲとの間の隙間ａが狭く構成されている。具体的には、この隙間ａは０．０５ｍｍ以下になるよう構成されている。なお、ステージＳＴや保護リングＰＲの各々の加工公差±０．０２ｍｍを考慮すると、この隙間ａは０．０１ｍｍ〜０．０９ｍｍ程度が許容範囲となる。０．０１ｍｍ以下であっても良いが、ウエハのプロセス処理（ドライエッチング）による温度上昇に伴うステージＳＴや保護リングＰＲの熱膨張による石英製の保護リングＰＲの破損を避けるため、ステージＳＴおよび保護リングＰＲの熱膨張を考慮し、少なくとも０．０１ｍｍ程度の隙間を設けるのが望ましい。
【００３２】
また、図１Ｂに示すように、ステージＳＴ上にウエハＷＦを搭載した際、ウエハＷＦの裏面と保護リングＰＲとの隙間ｂも同様に狭く構成されている。具体的には、この隙間ｂは０．１５ｍｍ以下になるよう構成されている。なお、保護リングＰＲの加工公差±０．０２を考慮すると、この隙間ｂは０．１３ｍｍ〜０．１７ｍｍ程度が許容範囲となる。０．１３ｍｍ以下であっても良いが、ベースＢＳや保護リングＰＲの組み付け精度を考慮すると、少なくともウエハＷＦをステージＳＴ上に搭載した際に、保護リングＰＲとウエハＷＦが接触しない程度の隙間を設けるのが望ましい。
【００３３】
なお、上記の隙間ａ、隙間ｂの数値は、本実施例による効果を最大限に得るためのより好適な数値であって、これらの数値に限定されるものではない。隙間ａ、隙間ｂは、図１ＢのようにプラズマＰＤ中の分子（イオン）が容易に入射できない程度の幅に構成すれば良い。つまり、プラズマＰＤ中の分子（イオン）の平均自由行程以下、或いは、プラズマＰＤの分子（イオン）の振動の振幅よりも小さい幅にするのが好ましい。
【００３４】
また、保護リングＰＤは、図１Ｂのように、その端部が吸着ヘッドＣＨに近い側面（以下、下部領域と呼ぶ）およびその端部が下部領域よりも吸着ヘッドＣＨから遠い側面（以下、上部領域）を有している。従って、上記の隙間ｂ、すなわちウエハＷＦの裏面から保護リングＰＲの下部領域の表面までの距離がプラズマＰＤ中の分子（イオン）の平均自由行程以下、或いは、プラズマＰＤの分子（イオン）の振動の振幅よりも小さい幅にするのが好ましい。
【００３５】
保護リングＰＲの上部領域の最表面における吸着ヘッドＣＨ側の端部Ｂ、ウエハＷＦの端部Ｃ、エポキシ樹脂ＥＲの各々の位置関係について各部を結ぶ仮想直線を用いて示したのが図１Ｃである。吸着ヘッドＣＨにウエハＷＦを搭載した際、保護リングＰＲの上部領域の最表面における吸着ヘッドＣＨ側の端部Ｂと、ウエハＷＦの端部Ｃと、エポキシ樹脂とを結ぶ仮想直線を想定した（引いた）場合、この仮想直線が保護リングＰＲの下部領域に遮られるような構成になる。
【００３６】
図１Ａから図１Ｃを用いて説明した本実施例の作用を説明する。真空中においてプラズマ放電が発生し難い間隔（隙間）は、真空度およびガス種の構成によっても異なるが、一般的に０．１ｍｍ未満である。また、プラズマ中で分子（イオン）等が散乱で妨害されることなく進むことのできる平均距離（平均自由行程）は、３Ｐａ〜３０Ｐａのプロセス領域においては、０．１ｍｍ〜１０ｍｍである。従って、これ以下の間隔（隙間）であれば、隙間でのプラズマ放電が発生し難くなり、プラズマ中の分子（イオン）も入射し難くなる。
【００３７】
そこで、上述したように、吸着ヘッドＣＨのステージＳＴと保護リングＰＲとの隙間ａを０．０５ｍｍ以下（加工公差を考慮した場合、０．０９ｍｍ以下）にすることで、吸着ヘッドＣＨと保護リングＰＲ間へのプラズマの回り込み、および、プラズマの発生を防止することができる。
【００３８】
また、ステージＳＴ上にウエハＷＦを搭載した際のウエハＷＦの裏面と保護リングＰＲとの隙間ｂを０．１５ｍｍ以下（加工公差を考慮した場合、０．１７ｍｍ以下）にすることで、吸着ヘッドＣＨの側面へのプラズマの回り込みをさらに抑制することができる。
【００３９】
以上説明したように、本実施例の構成によれば、静電チャック（吸着ヘッド）と保護リングとの隙間を狭くすることにより、具体的には、プラズマ化するガス分子の平均自由行程、或いは、プラズマ中でのガス分子の振動の振幅よりも狭い寸法にすることで、静電チャック（吸着ヘッド）と保護リングとの隙間へのプラズマの回り込みやプラズマの発生を防止することができる。
【００４０】
また、静電チャック（吸着ヘッド）上にウエハを搭載した際のウエハの裏面と保護リングとの隙間を狭く構成することにより、具体的には、プラズマ化するガス分子の平均自由行程、或いは、プラズマ中でのガス分子の振動の振幅よりも狭い寸法にすることで、静電チャック（吸着ヘッド）と保護リングとの隙間へのプラズマの回り込みやプラズマの発生をさらに抑制することができる。
【００４１】
これらの効果により、保護リングの静電チャック（吸着ヘッド）の保護能力を大幅に向上することができ、静電チャック（吸着ヘッド）側面のエポキシ樹脂の削れ・剥離による装置トラブルや発塵を低減することができる。
【実施例２】
【００４２】
図２Ａから図４を用いて、本実施例の吸着ヘッドＣＨおよび保護リングＰＲ周りの構成について説明する。図２Ｂは図２ＡにおけるＤ−Ｄ’部断面の拡大図である。但し、保護リングＰＲの形状を分かり易く示すため、図２ＡにおいてはウエハＷＦおよび吸着ヘッドＣＨ（ステージＳＴ）は省略している。また、図２Ｃ、図３、図４はそれぞれ図２Ｂの変形例である。
【００４３】
図２Ｂを参照して、本実施例の吸着ヘッドＣＨはエポキシ樹脂ＥＲにより上部に接着されているセラミック板すなわちステージＳＴがアルミニウム母材よりも広く形成されている。また、保護リングＰＲは吸着ヘッドＣＨの側面の形状に合わせて、複数の段差を有して形成されている。
【００４４】
また、図２Ｂのように、保護リングＰＲは、その端部が吸着ヘッドＣＨに近い側面（以下、下部領域）、その端部が下部領域よりも吸着ヘッドＣＨから遠い側面（以下、中部領域）、その端部が中部領域よりも吸着ヘッドＣＨから遠い側面（以下、上部領域）を有している。さらに、ステージＳＴの端部は、下部領域の端部と中部領域の端部との間に位置するように配置されている。
【００４５】
吸着ヘッドＣＨおよび保護リングＰＲをそれぞれ上記のような構造とすることで、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間が、いわゆるラビリンス構造となり、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間へのプラズマの回り込みや隙間でのプラズマの発生を防止することができる。また、ラビリンス構造にすることで、プラズマＰＤからエポキシ樹脂ＥＲまでの距離（経路）が長くなるため、プラズマによるエポキシ樹脂のダメージ（削れや剥離）を効果的に防止することができる。
【００４６】
吸着ヘッドＣＨ（ステージＳＴ）と保護リングＰＲとの各部の距離は、プラズマ化するガス分子の平均自由行程、或いは、プラズマ中でのガス分子の振動の振幅よりも狭い寸法にするのが望ましいが、ラビリンス構造にすることでプラズマが回り込み難くなるため、実施例１の隙間ａ，隙間ｂと比較して広めに構成することができ、保護リングＰＲやステージＳＴの加工公差を緩和することができる。
【００４７】
なお、図２Ｂの構成では、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間が階段状になっており、吸着ヘッドＣＨのステージＳＴが隙間に蓋をするような構造となっているため、吸着ヘッドＣＨ（ステージＳＴ）がエッチングチャンバーＥＣ内に固定された状態では、エッチングチャンバーＥＣ内のメンテナンス時に保護リングＰＲの取り外しができない。そこで、図２Ａのように、保護リングＰＲを少なくとも２分割以上に分割できる構造とすることで、吸着ヘッドＣＨ（ステージＳＴ）がエッチングチャンバーＥＣ内に固定された状態でも、保護リングＰＲを容易に着脱することが可能となる。
【００４８】
図２Ｃに本実施例の変形例を示す。図２Ａに示すように、保護リングＰＲを分割構造とした場合、ベースＢＳ上に装着する際に複数に分割された保護リングの合わせの精度が問題となる。合せの精度が悪い場合、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間が必要以上に広くなる箇所が生じてしまい、プラズマの回り込みやプラズマの発生が起こり易くなる。そこで、図２Ｃのように、例えば、保護リングＰＲの下部に凸部ＣＶを設け、ベースＢＳの上部に凹部ＣＣを設けることで、複数に分割された保護リングの合わせの精度向上することができ、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間を一定に保つことができる。
【００４９】
また、ベースＢＳの組み付け精度により静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間のバラつきが生じるのを防ぐため、吸着ヘッドＣＨとベースＢＳの間に、セパレートスペーサ（スリーブ）ＳＳを設置しても良い。このセパレートスペーサ（スリーブ）ＳＳは、例えば、石英やアルミナセラミック、シリコン、ポリイミド樹脂などの耐熱性プラスチック等を用いて形成する。
【００５０】
図３に本実施例の別の変形例を示す。図２Ｂの構成では、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲとの隙間が階段状になっており、吸着ヘッドＣＨのステージＳＴが隙間に蓋をするような構造となっている。一方、図３の構成では、ステージＳＴの保護リングＰＲと対向する側面に凹部を設け、さらに、保護リングＰＲの下部領域の一部がステージＳＴの凹部内に延在するように、保護リングＰＲの下部領域の一部が突出して形成されている。このように保護リングの一部を突出させて、吸着ヘッドＣＨと保護リングＰＲとの隙間に蓋をするような構成とすることで、吸着ヘッドＣＨと保護リングＰＲとの隙間をラビリンス構造とし、吸着ヘッドＣＨと保護リングＰＲとの隙間へのプラズマの回り込みや隙間でのプラズマの発生を防止することができる。
【００５１】
図４に本実施例のさらに別の変形例を示す。図２Ｂのように、静電チャック（吸着ヘッドＣＨ）と保護リングＰＲの形状を変更する代わりに、図４の構成では、吸着ヘッドＣＨとベースＢＳ，保護リングＰＲとの隙間にセパレートスペーサ（スリーブ）ＳＳを設けている。このような構成とすることで、吸着ヘッドＣＨと保護リングＰＲとの隙間へのプラズマの回り込みや隙間でのプラズマの発生を防止することが可能である。このセパレートスペーサ（スリーブ）ＳＳは、例えば、石英やアルミナセラミック、シリコン、ポリイミド樹脂などの耐熱性プラスチック等を用いて形成する。
【００５２】
但し、吸着ヘッドＣＨの母材にアルミニウム（ＡＬ）を用いており、石英やセラミック等と比較して熱膨張係数が大きいため、ウエハのプロセス処理（ドライエッチング）時の温度上昇によるセパレートスペーサ（スリーブ）ＳＳの破損が懸念されるため、吸着ヘッドＣＨの熱膨張を考慮したセパレートスペーサ（スリーブ）ＳＳの厚み（寸法）設定が必要となる。
【実施例３】
【００５３】
図５から図７を用いて、本実施例における半導体集積回路装置の製造方法について説明する。図５はトランジスタのゲート電極ＧＥを加工するドライエッチング工程を示している。また、図６は層間絶縁膜であるシリコン酸化膜（ＳｉＯ２）に下層配線と上層配線とを導通させるためのコンタクトホールＣＨを加工するドライエッチング工程を示している。図７はアルミニウム配線ＡＷを加工するドライエッチング工程を示している。
【００５４】
図５を参照して、ポリシリコン膜のドライエッチング工程について説明する。ドライエッチングの対象となるポリシリコン膜ＰＳは、図５の左図に示すように、シリコン基板ＳＳ上に下層から順に被加工膜であるポリシリコン膜ＰＳ、反射防止膜（ＢＡＲＣ）ＢＣ、ドライエッチング時のエッチングマスク（マスクパターン）となるフォトレジストパターンＰＰが積層して形成されている。
【００５５】
上記の積層構造は、次のような工程を経て形成される。先ず、半導体基板であるシリコン基板ＳＳの主面上に低圧ＣＶＤ装置によりポリシリコン膜ＰＳを成膜した後、塗布装置により反射防止膜（ＢＡＲＣ）ＢＣを塗布する。なお、反射防止膜（ＢＡＲＣ）ＢＣはプロセス条件や対象となる製品（半導体集積回路装置）により、省略される場合がある。
【００５６】
次に、反射防止膜（ＢＡＲＣ）ＢＣ上に（反射防止膜（ＢＡＲＣ）ＢＣが省略される場合はポリシリコン膜ＰＳ上に）塗布装置によりフォトレジスト膜を塗布する。その後、フォトリソグラフィによりフォトレジスト膜に所定の回路パターン（ここではゲート電極パターン）を転写し、フォトレジストパターン（マスクパターン）ＰＰを形成する。
【００５７】
上記のような工程を経て形成されたポリシリコン膜ＰＳを含む積層膜構造を、実施例１或いは実施例２で説明したドライエッチング装置によりドライエッチング処理する。つまり、吸着ヘッドＣＨのステージＳＴから保護リングＰＰまでの距離がプラズマの分子の平均自由行程より小さいドライエッチング装置を用いて、被加工膜であるポリシリコン膜ＰＳおよびフォトレジストパターン（マスクパターン）ＰＰにドライエッチング処理を施す。（図５の中央の図）
このポリシリコン膜ＰＳのドライエッチングには、六フッ化硫黄（ＳＦ６）／ジフルオロメタン（ＣＨ２Ｆ２）の混合ガスを主成分とするプロセスガスや臭化水素（ＨＢｒ）或いは塩素（ＣＬ２）を主成分とするプロセスガスを用いる。また、反射防止膜（ＢＡＲＣ）ＢＣのドライエッチングには、塩素（ＣＬ２）／酸素（Ｏ２）／ヘリウム（Ｈｅ）の混合ガスなどを用いる。
【００５８】
最後に、アッシング装置を用いて酸素（Ｏ２）プラズマによるアッシング処理を行い、エッチングされずに残ったフォトレジストパターン（マスクパターン）ＰＰと反射防止膜（ＢＡＲＣ）ＢＣを除去して、ゲート電極ＧＥが形成される。
【００５９】
図６を参照して、シリコン酸化膜のドライエッチング工程について説明する。ドライエッチングの対象となるシリコン酸化膜ＳＯは、図６の左図に示すように、シリコン基板ＳＳ上に下層から順にエッチングストッパー膜であるシリコン窒化膜ＳＮ、被加工膜であるシリコン酸化膜ＳＯ、反射防止膜（ＢＡＲＣ）ＢＣ、ドライエッチング時のエッチングマスク（マスクパターン）となるフォトレジストパターンＰＰが積層して形成されている。
【００６０】
上記の積層構造は、次のような工程を経て形成される。先ず、半導体基板であるシリコン基板ＳＳの主面上にプラズマＣＶＤ装置によりシリコン窒化膜ＳＮを成膜した後、同じくプラズマＣＶＤ装置によりシリコン酸化膜ＳＯを成膜し、シリコン酸化膜ＳＯ上に塗布装置により反射防止膜（ＢＡＲＣ）ＢＣを塗布する。なお、反射防止膜（ＢＡＲＣ）ＢＣはプロセス条件や対象となる製品（半導体集積回路装置）により、省略される場合がある。
【００６１】
次に、反射防止膜（ＢＡＲＣ）ＢＣ上に（反射防止膜（ＢＡＲＣ）ＢＣが省略される場合はポリシリコン膜ＰＳ上に）塗布装置によりフォトレジスト膜を塗布する。その後、フォトリソグラフィによりフォトレジスト膜に所定の回路パターン（ここではコンタクトホールパターン）を転写し、フォトレジストパターン（マスクパターン）ＰＰを形成する。
【００６２】
上記のような工程を経て形成されたシリコン酸化膜ＳＯを含む積層膜構造を、実施例１或いは実施例２で説明したドライエッチング装置によりドライエッチング処理する。つまり、吸着ヘッドＣＨのステージＳＴから保護リングＰＰまでの距離がプラズマの分子の平均自由行程より小さいドライエッチング装置を用いて、被加工膜であるシリコン酸化膜ＳＯおよびフォトレジストパターン（マスクパターン）ＰＰにドライエッチング処理を施す。（図６の中央の図）
このシリコン酸化膜ＳＯのドライエッチングには、オクタフルオロシクロペンテン（Ｃ５Ｆ８）／酸素（Ｏ２）／アルゴン（Ａｒ）の混合ガスを主成分とするプロセスガスを用いる。また、反射防止膜（ＢＡＲＣ）ＢＣのドライエッチングには、オクタフルオロシクロブタン（Ｃ４Ｆ８）／酸素（Ｏ２）／アルゴン（Ａｒ）の混合ガスなどを用いる。シリコン窒化膜ＳＮのドライエッチングには、ジフルオロメタン（ＣＨ２Ｆ２）／酸素（Ｏ２）／アルゴン（Ａｒ）の混合ガスなどを用いる。
【００６３】
最後に、アッシング装置を用いて酸素（Ｏ２）プラズマによるアッシング処理を行い、エッチングされずに残ったフォトレジストパターン（マスクパターン）ＰＰと反射防止膜（ＢＡＲＣ）ＢＣを除去して、シリコン酸化膜ＳＯにコンタクトホールＣＨが形成される。
【００６４】
図７を参照して、アルミニウム膜のドライエッチング工程について説明する。ドライエッチングの対象となるアルミニウム膜ＡＬは、図７の左図に示すように、シリコン基板ＳＳ上に下層から順に被加工膜であるアルミニウム膜ＡＬ、反射防止膜（ＢＡＲＣ）ＢＣ、ドライエッチング時のエッチングマスク（マスクパターン）となるフォトレジストパターンＰＰが積層して形成されている。
【００６５】
上記の積層構造は、次のような工程を経て形成される。先ず、半導体基板であるシリコン基板ＳＳの主面上にスパッタリング装置によりアルミニウム膜ＡＬを成膜した後、アルミニウム膜ＡＬ上に塗布装置により反射防止膜（ＢＡＲＣ）ＢＣを塗布する。なお、反射防止膜（ＢＡＲＣ）ＢＣはプロセス条件や対象となる製品（半導体集積回路装置）により、省略される場合がある。
【００６６】
次に、反射防止膜（ＢＡＲＣ）ＢＣ上に（反射防止膜（ＢＡＲＣ）ＢＣが省略される場合はアルミニウム膜ＡＬ上に）塗布装置によりフォトレジスト膜を塗布する。その後、フォトリソグラフィによりフォトレジスト膜に所定の回路パターン（ここではアルミニウム配線パターン）を転写し、フォトレジストパターン（マスクパターン）ＰＰを形成する。
【００６７】
上記のような工程を経て形成されたアルミニウム膜ＡＬを含む積層膜構造を、実施例１或いは実施例２で説明したドライエッチング装置によりドライエッチング処理する。つまり、吸着ヘッドＣＨのステージＳＴから保護リングＰＰまでの距離がプラズマの分子の平均自由行程より小さいドライエッチング装置を用いて、被加工膜であるアルミニウム膜ＡＬおよびフォトレジストパターン（マスクパターン）ＰＰにドライエッチング処理を施す。（図７の中央の図）
このアルミニウム膜ＡＬのドライエッチングには、塩素（ＣＬ２）／三塩化ホウ素（ＢＣＬ３）の混合ガスを主成分とするプロセスガスを用いる。また、反射防止膜（ＢＡＲＣ）ＢＣのドライエッチングには、六フッ化硫黄（ＳＦ６）／酸素（Ｏ２）／アルゴン（Ａｒ）の混合ガスなどを用いる。
【００６８】
最後に、アッシング装置を用いて酸素（Ｏ２）プラズマによるアッシング処理を行い、エッチングされずに残ったフォトレジストパターン（マスクパターン）ＰＰと反射防止膜（ＢＡＲＣ）ＢＣを除去して、アルミニウム配線ＡＷが形成される。
【００６９】
以上説明したように、本実施例によれば、被加工膜であるポリシリコン膜、シリコン酸化膜、アルミニウム膜をドライエッチングする際に、実施例１或いは実施例２で説明した静電チャック（吸着ヘッド）のステージから保護リングまでの距離がプラズマ化するガス分子の平均自由行程、或いは、プラズマ中でのガス分子の振動の振幅よりも狭い（小さい）ドライエッチング装置を用いて処理する。これにより、静電チャック（吸着ヘッド）側面のエポキシ樹脂の削れ・剥離による装置トラブルや発塵を低減することができる。その結果、ドライエッチング処理中の装置トラブルによる製品不良や異物による製品歩留りの低下を抑制することができる。
【００７０】
なお、実施例１から実施例３においては、半導体製造装置として主にドライエッチング装置の例を用いて説明したが、同様の静電チャックおよび保護リングの構造を有する装置であれば、各実施例で説明した構成にすることで、同様の効果を得ることができる。例えば、プラズマＣＶＤ装置やスパッタリング装置等、プラズマを用いる半導体製造装置にも適用することができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
ＰＲ…保護リング、ＳＴ…ステージ、ＢＳ…ベース、ＥＲ…エポキシ樹脂（接着材）、ＣＨ…吸着ヘッド、ＰＤ…プラズマ（放電）、ＷＦ…ウエハ、ＳＳ…セパレートスペーサ（スリーブ）、ＣＣ…凹部、ＣＶ…凸部、ＳＳ…シリコン基板、ＰＳ…ポリシリコン膜（Ｐｏｌｙ−Ｓｉ）、ＢＣ…反射防止膜（ＢＡＲＣ）、ＰＰ…フォトレジストパターン（マスクパターン）、ＧＥ…ゲート電極、ＳＮ…シリコン窒化膜（Ｓｉ３Ｎ４）、ＳＯ…シリコン酸化膜（ＳｉＯ２）、ＣＨ…コンタクトホール、ＡＬ…アルミニウム膜（ＡＬ）、ＡＷ…アルミニウム配線、ＤＥ…ドライエッチング装置、ＬＵ…ローダ／アンローダ、ＡＴ…大気搬送室、ＲＡ…ロボットアーム、ＶＴ…真空搬送室、ＥＣ…エッチングチャンバー、ＡＣ…アッシングチャンバー、ＵＭ…上部マッチングボックス、ＬＭ…下部マッチングボックス、ＡＰ…自動圧力調整バルブ（ＡＰＣ）、ＴＭ…ターボ分子ポンプ（ＴＭＰ）、ＲＡ…高周波アンテナ、ＲＩ…高周波導入窓。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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