(57)【要約】【課題】歩留まりを向上することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ１１を備える。メモリセルアレイは、半導体基板の上方に複数の配線層が積層され、複数のメモリセルを含む第１領域ＣＲと、配線層の端部を含む第２領域ＨＲと、を含む。複数の配線層は、互いに分離された第１及び第２配線層と、第１及び第２配線層の上方に設けられ、互いに分離された第３及び第４配線層と、を含む。第２領域は、第１乃至第４配線層面にそれぞれ接する第１乃至第４プラグＣＰと、第１及び第２プラグに接する第５配線層ＳＷ０と、第３及び第４プラグに接する第６配線層ＳＷ１と、を含む。【選択図】図８
2017163114.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に複数の配線層が積層され、複数のメモリセルを含む第１領域と、前記配線層の端部を含み、該端部上に設けられた複数のプラグを含み、前記半導体基板の面内方向である第１方向に沿って前記第１領域と並ぶ第２領域と、を含むメモリセルアレイを備え、
前記複数の配線層は、
互いに分離された第１及び第２配線層と、
前記第１及び第２配線層の上方に設けられ、互いに分離された第３及び第４配線層と、を含み、
前記第２領域において、前記第１配線層は、該第１配線層の上面の一部であって且つ前記第３配線層と重ならない第１面を有し、前記第２配線層は、該第２配線層の上面の一部であって且つ前記第４配線層と重ならない第２面を有し、前記第３及び第４配線層は、該第３及び第４配線層の上面の一部である第３及び第４面を有し、
前記複数のプラグは、前記第１乃至第４面にそれぞれ接する第１乃至第４プラグを含み、
前記第２領域は、前記第１及び第２プラグに接する第５配線層と、前記第３及び第４プラグに接する第６配線層と、をさらに含み、
前記第１及び第３面は、前記半導体基板の面内方向であって且つ前記第１方向と異なる第２方向に沿って配置され、
前記第２及び第４面は、前記第２方向に沿って配置され、
前記第１及び第３プラグは前記半導体基板の面内方向であって且つ前記第１及び第２方向と交差する第３方向に沿って配置され、
前記第２及び第４プラグは前記半導体基板の面内方向であって且つ前記第１及び第２方向と交差する第４方向に沿って配置される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第５及び第６配線層は前記第２方向に沿って設けられる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２領域において、
前記第３配線層の端部の幅が前記第１配線層における端部の幅より狭くされることにより、前記第１面が設けられ、
前記第４配線層の端部の幅が前記第２配線層における端部の幅より狭くされることにより、前記第２面が設けられる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１領域において、
前記第１及び前記第３配線層の前記幅は同じであり、前記第１及び第３配線層は互いに重なり合い、
前記第２及び前記第４配線層の前記幅は同じであり、前記第１及び第３配線層は互いに重なり合う
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第５配線層と、前記第６配線層は同じ層に設けられる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記複数の配線層は、
前記第３及び第４配線層の上方に設けられ、互いに分離された第７及び第８配線層と、
前記第７及び第８配線層の上方に設けられ、互いに分離された第９及び第１０配線層と、
をさらに含み、前記第２領域において、前記第７配線層は、該第７配線層の上面の一部であって且つ前記第９配線層と重ならない第５面を有し、前記第８配線層は、該第８配線層の上面の一部であって且つ前記第１０配線層と重ならない第２面を有し、前記第９及び第１０配線層は、該第９及び第１０配線層の上面の一部である第５及び第６面を有し、
前記複数のプラグは、前記第５乃至第８面にそれぞれ接する第５乃至第８プラグを含み、
前記第２領域は、前記第５及び第６プラグに接する第１１配線層と、前記第７及び第８プラグに接する第１２配線層と、をさらに含み、
前記第１乃至第４面と、前記第５乃至第８面とはそれぞれ前記第１方向に沿って配置され、
前記第５及び第７面は、前記第２方向に沿って配置され、
前記第６及び第８面は、前記第２方向に沿って配置され、
前記第５及び第７プラグは前記半導体基板の面内方向であって且つ前記第１及び第２方向と交差する第５方向に沿って配置され、
前記第６及び第８プラグは前記半導体基板の面内方向であって且つ前記第１及び第２方向と交差する第６方向に沿って配置される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第５、第６、第１１、及び第１２配線層は前記第２方向に沿って配置される
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第５、第６、第１１、及び第１２配線層は同じ層に設けられる
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
前記複数の配線層は、
前記第３及び第４配線層の上方に設けられ、互いに分離された第７及び第８配線層をさらに含み、
前記第２領域において、前記第３配線層は、該第３配線層の上面の一部であって且つ前記第７配線層と重ならない第５面を有し、前記第４配線層は、該第４配線層の上面の一部であって且つ前記第８配線層と重ならない第６面を有し、前記第７及び第８配線層は、該第７及び第８配線層の上面の一部である第７及び第８面を有し、
前記複数のプラグは、前記第７及び第８面にそれぞれ接する第５及び第６プラグをさらに含み、
前記第２領域は、前記第５及び第６プラグに接する第９配線層をさらに含み、
前記第５及び第７面は、前記第２方向に沿って配置され、
前記第６及び第８面は、前記第２方向に沿って配置され、
前記第３及び第５プラグは前記半導体基板の面内方向であって且つ前記第１及び第２方向と交差する第５方向に沿って配置され、
前記第４及び第６プラグは前記半導体基板の面内方向であって且つ前記第１及び第２方向と交差する第６方向に沿って配置される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記第５、第６、及び第９配線層は前記第２方向に沿って配置される
ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第２領域において、
前記第７配線層の端部の幅が前記第３配線層における端部の幅より狭くされることにより、前記第５面が設けられ、
前記第８配線層の端部の幅が前記第４配線層における端部の幅より狭くされることにより、前記第６面が設けられる
ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
前記第１領域において、
前記第１、第３、及び第７配線層の前記幅は同じであり、前記第３及び第７配線層は互いに重なり合い、
前記第２、第４、及び第８配線層の前記幅は同じであり、前記第４及び第８配線層は互いに重なり合う
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記第５、第６、及び第９配線層は同じ層に設けられる
ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１４】
前記第２領域の前記複数のプラグを介して前記複数の配線層と接続されるロウデコーダをさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
前記メモリセルアレイは、選択ゲート線としてそれぞれ機能し、前記第３配線層の上方に設けられ且つ互いに分離された第７及び第８配線層をさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが積層された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００８−２５８４５８号公報
【特許文献３】特開２０１０−１９２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
歩留まりを向上することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルアレイを備える。メモリセルアレイは、半導体基板の上方に複数の配線層が積層され、複数のメモリセルを含む第１領域と、配線層の端部を含み、この端部上に設けられた複数のプラグを含み、半導体基板の面内方向である第１方向に沿って第１領域と並ぶ第２領域と、を含む。複数の配線層は、互いに分離された第１及び第２配線層と、第１及び第２配線層の上方に設けられ、互いに分離された第３及び第４配線層と、を含む。第２領域において、第１配線層は、第１配線層の上面の一部であって且つ第３配線層と重ならない第１面を有し、第２配線層は、第２配線層の上面の一部であって且つ第４配線層と重ならない第２面を有し、第３及び第４配線層は、第３及び第４配線層の上面の一部である第３及び第４面を有する。複数のプラグは、第１乃至第４面にそれぞれ接する第１乃至第４プラグを含む。第２領域は、第１及び第２プラグに接する第５配線層と、第３及び第４プラグに接する第６配線層と、をさらに含む。第１及び第３面は、半導体基板の面内方向であって且つ第１方向と異なる第２方向に沿って配置される。第２及び第４面は、第２方向に沿って配置される。第１及び第３プラグは半導体基板の面内方向であって且つ第１及び第２方向と交差する第３方向に沿って配置される。第２及び第４プラグは半導体基板の面内方向であって且つ第１及び第２方向と交差する第４方向に沿って配置される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるロウデコーダの回路図。
【図４】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。
【図５】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における平面レイアウト図。
【図６】図４のＶＩ−ＶＩ線に沿った断面図。
【図７】第１実施形態に係る半導体記憶装置におけるメモリセルアレイの斜視図。
【図８】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの配線引き出し領域における平面レイアウト図。
【図９】図４のＩＸ−ＩＸ線に沿った断面図。
【図１０】図４のＸ−Ｘ線に沿った断面図。
【図１１】配線引き出し領域における比較例を示す平面レイアウト図。
【図１２】第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの配線引き出し領域における平面レイアウト図。
【図１３】配線引き出し領域における比較例を示す平面レイアウト図。
【図１４】配線引き出し領域における比較例を示す平面レイアウト図。
【図１５】第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの配線引き出し領域における平面レイアウト図。
【図１６】配線引き出し領域における比較例を示す平面レイアウト図。
【図１７】配線引き出し領域における比較例を示す平面レイアウト図。
【図１８】第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。
【図１９】第４実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における平面レイアウト図。
【図２０】図１８のＸＸ−ＸＸ線に沿った断面図。
【図２１】第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿った断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。参照される図面は模式的なものである。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。つまり実施形態の技術的思想は、使用方法、構成部品等を下記のものに特定するものではない。
【０００８】
尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。参照符号を構成する数字の後ろの“数字”及び“ハイフンと数字の組み合わせ”は、同じ数字又はアルファベットを含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は数字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
【００１０】
［１−１］第１実施形態の構成
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１１】
［１−１−１］半導体記憶装置１の全体構成
まず、図１を用いて半導体記憶装置の全体構成について説明する。図１には半導体記憶装置１のブロック図が示されている。図１に示すように半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、シーケンサ１７、及び電圧生成回路１８を備えている。
【００１２】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。
【００１３】
センスアンプモジュール１２は、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要に応じて読み出したデータＤＡＴを外部のコントローラに出力する。また、センスアンプモジュール１２は、コントローラから受け取った書き込みデータＤＡＴに基づいて、ビット線に電圧を印加する。
【００１４】
ロウデコーダ１３は、読み出し及び書き込みを行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線及び非選択のワード線にそれぞれ所望の電圧を印加する。
【００１５】
ステータスレジスタ１４は、半導体記憶装置１のステータス情報ＳＴＳを保持する。
【００１６】
アドレスレジスタ１５は、コントローラから送信されたアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１５は、アドレス情報ＡＤＤに含まれたカラムアドレス信号ＣＡ及びロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に送信する。
【００１７】
コマンドレジスタ１６は、外部のコントローラから送信されたコマンドＣＭＤを保持する。そしてコマンドレジスタ１６は、コマンドＣＭＤをシーケンサ１７に送信する。
【００１８】
シーケンサ１７は、半導体記憶装置１０全体の動作を制御する。
【００１９】
電圧生成回路１８は、メモリセルアレイ１１、センスアンプモジュール１２、及びロウデコーダ１３に適切な電圧を生成する。
【００２０】
［１−１−２］メモリセルアレイ１１及びロウデコーダ１３の回路構成
次に、上記メモリセルアレイ１１及びロウデコーダ１３の回路構成について順に説明する。
【００２１】
［１−１−２−１］メモリセルアレイ１１の回路構成
まず、メモリセルアレイ１１の回路構成について説明する。先に説明したように、メモリセルアレイ１１は複数のブロックＢＬＫを備えている。そして複数のブロックＢＬＫは、不揮発性のメモリセルとして機能する複数のメモリセルトランジスタを備えている。図２は、いずれかのブロックＢＬＫの回路図である。
【００２２】
図２に示すようにブロックＢＬＫは、例えば４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。各ストリングユニットＳＵには、それぞれ異なる選択ゲート線ＳＧＤが設けられている。そして各ストリングユニットＳＵは、複数のワード線ＷＬ、選択ゲート線ＳＧＳ、及びソース線ＣＥＬＳＲＣを共有している。また、各ストリングユニットＳＵはそれぞれ、複数のＮＡＮＤストリングＮＳを含んでいる。
【００２３】
各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００２４】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２は、書き込み等の動作の際に各ストリングユニットＳＵを選択する。
【００２５】
各ＮＡＮＤストリングＮＳにおいてメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。また、選択トランジスタＳＴ１のドレインは対応するビット線ＢＬに接続されている。つまり、ブロックＢＬＫにおいて同一列にあるＮＡＮＤストリングＮＳは、対応するビット線ＢＬに共通接続されている。さらに、複数のブロックＢＬＫ間においても同様に、同一列にあるＮＡＮＤストリングＮＳは対応するビット線ＢＬに共通接続されている。
【００２６】
ストリングユニットＳＵ０〜ＳＵ３において選択トランジスタＳＴ１のゲートはそれぞれ、選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、選択トランジスタＳＴ２のゲートは選択ゲート線ＳＧＳに共通接続され、選択トランジスタＳＴ２のソースはソース線ＣＥＬＳＲＣに共通接続されている。
【００２７】
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルの保持する１ビットデータの集合を「ページ」と呼ぶ。「ページ」は、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部と定義することも出来る。
【００２８】
尚、１つのブロックＢＬＫが含むストリングユニットＳＵの数、及び１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数は上記に限定されず、任意の数にすることが出来る。また、同一のブロックＢＬＫ内において選択ゲート線ＳＧＳは、ストリングユニットＳＵ毎に設けても良い。
【００２９】
［１−１−２−２］ロウデコーダ１３の回路構成
次に、図３を用いてロウデコーダ１３の回路構成について説明する。図３には、ロウデコーダ１３の回路図が示されている。以下ではロウデコーダ１３を、電圧生成回路１８との接続関係と共に説明する。
【００３０】
図３に示すようにロウデコーダ１３は、ブロックＢＬＫ０〜ＢＬＫｎにそれぞれ対応付けられた転送部１９−０〜１９−ｎを含んでいる。転送部１９は、書き込み等の動作の際に対応するブロックＢＬＫを選択する。また、各転送部１９はそれぞれ、複数の高耐圧ｎチャネルＭＯＳトランジスタＴＲ及びブロックデコーダＢＤを含んでいる。
【００３１】
トランジスタＴＲは、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに対応して設けられている。そしてトランジスタＴＲは、各種信号線を介して電圧生成回路１８から供給された電圧を、対応付けられたブロックＢＬＫに転送する。ここでワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する信号線のことをそれぞれ、信号線ＣＧ並びに信号線ＳＧＤＤ及びＳＧＳＤと呼ぶ。これらの信号線は、各転送部１９間で共通に用いられる。尚、電圧生成回路１８は、ロウアドレス信号ＲＡのうちのページアドレスをデコードして、デコードされたページアドレスに基づいて各種信号線に所望の電圧を印加する。
【００３２】
より具体的には、トランジスタＴＲ０〜ＴＲ７はそれぞれ、一端がワード線ＷＬ０〜ＷＬ７に接続され、他端が信号線ＣＧ０〜ＣＧ７に接続されている。トランジスタＴＲ８〜ＴＲ１１はそれぞれ、一端が選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続されている。トランジスタＴＲ１２は、一端が選択ゲート線ＳＧＳに接続され、他端が信号線ＳＧＳＤに接続されている。これらトランジスタＴＲ０〜ＴＲ１２のゲートは、転送ゲート線ＴＧに共通接続されている。
【００３３】
ブロックデコーダＢＤは、アドレスレジスタ１５から受信したロウアドレス信号ＲＡに含まれたブロックアドレスをデコードし、デコードされたブロックアドレスに基づいて転送ゲート線ＴＧに電圧を印加する。具体的には、各種動作時において選択及び非選択ブロックＢＬＫに対応するブロックデコーダＢＤはそれぞれ、“Ｈ”レベル及び“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。すると、選択ブロックＢＬＫに対応する転送部１９では各トランジスタＴＲがオン状態になり、非選択ブロックＢＬＫに対応する転送部１９では各トランジスタＴＲがオフ状態になる。
【００３４】
例えば、ブロックＢＬＫ０が選択された場合、転送部１９−０に含まれたトランジスタＴＲ０〜ＴＲ１２がオン状態になり、他の転送部１９に含まれたトランジスタＴＲ０〜ＴＲ１２はオフ状態になる。これにより、ブロックＢＬＫ０のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ各種信号線に電気的に接続され、他のブロックＢＬＫのワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳは各種信号線から電気的に分離される。
【００３５】
以上のように、ロウデコーダ１３の各転送部１９において、各ワード線ＷＬに対応するトランジスタＴＲはストリングユニットＳＵ間で共通に設けられ、各選択ゲート線ＳＧＤに対応するトランジスタＴＲはストリングユニットＳＵ毎に独立して設けられている。
【００３６】
尚、ワード線ＷＬに対応するトランジスタＴＲと、選択ゲート線ＳＧＤ及びＳＧＳに対応するトランジスタＴＲとは、異なる構成にしても良い。例えば、各種信号線に供給される電圧の違いから、対応するトランジスタＴＲの耐圧を変えることが考えられる。
【００３７】
また、以上の説明において電圧生成回路１８がページアドレスをデコードする場合を説明したがこれに限定されない。例えば、電圧生成回路１８及びロウデコーダ１３間にドライバ回路を設けて、このドライバ回路にページアドレスをデコードさせて各種信号線に所望の電圧を印加させるようにしても良い。
【００３８】
［１−１−３］メモリセルアレイ１１の平面及び断面構造
次に、メモリセルアレイ１１の平面及び断面構造について説明する。以下に、まずメモリセルアレイ１１の全体構造について説明し、続けてメモリセルアレイ１１を領域毎に分けてそれぞれの詳細な構造について説明する。
【００３９】
［１−１−３−１］メモリセルアレイ１１の全体構造
まず、図４を用いてメモリセルアレイ１１の全体構造について説明する。図４には、メモリセルアレイ１１に含まれた１つのブロックＢＬＫの平面レイアウトが示されている。図４のＸ方向、Ｙ方向、及びＺ方向を示す矢印は、それぞれが互いに直交しており、Ｚ方向は半導体基板表面に対する鉛直方向に相当する。
【００４０】
図４に示すようにメモリセルアレイ１１には、Ｘ方向に沿って複数のストリングユニットＳＵが設けられている。ストリングユニットＳＵは、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＤと絶縁膜とが交互に設けられた積層構造を備えている。
【００４１】
Ｘ方向で隣り合うストリングユニットＳＵ間の領域では、上記積層構造が存在しないスリットが設けられ、スリット内を絶縁膜が埋め込んでいる。このスリット内の絶縁膜により、ストリングユニットＳＵ間の上記配線層は分離されている。また、スリット内には、例えばコンタクトプラグＬＩが、Ｙ方向に沿ったライン形状に設けられる。
【００４２】
このようにストリングユニットＳＵは、１つのブロックＢＬＫ内をコンタクトプラグＬＩによって区切られた領域と定義することも出来る。または、上記積層構造を分離するスリットによって区切られた領域と定義することも出来る。尚、本実施形態において隣り合うストリングユニットＳＵは、Ｙ方向を対称軸とする線対称の構成となっている。
【００４３】
また、ストリングユニットＳＵは、大まかにセル領域ＣＲと、引き出し領域ＨＲとを備える。セル領域ＣＲは、上記積層構造内にメモリセルが形成される領域であり、実質的なデータ保持領域として機能する。これに対して引き出し領域ＨＲは、ストリングユニットＳＵに形成された上記配線層とロウデコーダ１３とを接続するためのコンタクトプラグが設けられる領域である。そして、セル領域ＣＲと引き出し領域ＨＲとは、Ｙ方向において隣り合っている。
【００４４】
つまり、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳは、Ｙ方向に沿って設けられ、その端部が引き出し領域ＨＲまで引き出されている。そして、この引き出し領域ＨＲにおいて、ロウデコーダ１３と接続するための配線層に接続される。
【００４５】
［１−１−３−２］セル領域の平面及び断面構造
次に、上記セル領域ＣＲの詳細な構造について説明する。  
まず、図５を用いてセル領域ＣＲの詳細な平面レイアウトについて説明する。図５にはストリングユニットＳＵ０及びＳＵ１のセル領域ＣＲにおける平面レイアウトが示されている。
【００４６】
図５に示すように各ストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＤと絶縁膜とが交互に設けられた積層構造内に、複数の半導体ピラーＭＨが設けられている。半導体ピラーＭＨは、Ｘ方向とＹ方向の平面内に例えば４列の千鳥状に設けられている。この１つの半導体ピラーＭＨは、前述した１つのＮＡＮＤストリングＮＳに対応しており、１つの半導体ピラーＭＨには１本のビット線ＢＬが接続される。具体的には、半導体ピラーＭＨ０〜ＭＨ７にはそれぞれ、ビット線コンタクトＢＬＣを介してビット線ＢＬ０〜ＢＬ７が接続される。
【００４７】
各ビット線ＢＬはＸ方向に沿って設けられている。本例の場合、半導体ピラーＭＨが４列の千鳥状に配置されているので、半導体ピラーＭＨ上には例えば２本のビット線ＢＬが通過する。つまりビット線コンタクトＢＬＣは、半導体ピラーＭＨと対応するビット線ＢＬとの間に設けられる。
【００４８】
尚、半導体ピラーＭＨ上を通過数ビット線ＢＬの本数は、２本に限定されない。例えばば、半導体ピラーＭＨ上を３本以上のビット線ＢＬが通過しても良い。
【００４９】
また、コンタクトプラグＬＩは、例えば図示せぬソース線ＣＥＬＳＲＣ又はウェル線ＣＰＷＥＬＬと接続される。コンタクトプラグＬＩは、全てがソース線ＣＥＬＳＲＣと接続されていても良いし、一部がウェル線ＣＰＷＥＬＬに接続されるようにしても良い。
【００５０】
次に、図６を用いてセル領域ＣＲの断面構造について説明する。図６には、図４のＶＩ−ＶＩ線に沿った断面が示されている。尚、以下の説明に用いる図面では、層間絶縁膜を省略して示している。
【００５１】
図６に示すように半導体基板のＰ型ウェル領域２０上には、それぞれが層間絶縁膜を介して、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤに対応する配線層が順に積層されている。つまり、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、Ｘ方向とＹ方向に広がった板状に形成されている。
【００５２】
半導体ピラーＭＨは、Ｚ方向に沿って選択ゲート線ＳＧＤの上面からＰ型ウェル領域２０の上面に達するように形成されている。つまり半導体ピラーＭＨは、選択ゲート線ＳＧＤ、ワード線ＷＬ７〜ＷＬ０、及びソース線ＳＧＳを通過している。半導体ピラーＭＨの側面には、ブロック絶縁膜２１、絶縁膜（電荷蓄積層）２２、及びトンネル酸化膜２３が順に形成されている。また、半導体ピラーＭＨにおいてトンネル酸化膜２３より内側には、導電性の材料を含む半導体材料２４が埋め込まれている。尚、半導体ピラーＭＨにおいて、トンネル酸化膜２３より内側に半導体材料２４の膜を形成し、さらにその内側に絶縁体を埋め込むようにしても良い。
【００５３】
選択ゲート線ＳＧＤの上方には、ビット線ＢＬに対応する配線層が形成されている。ビット線ＢＬと、対応する半導体ピラーＭＨとの間には、導電性の材料を含むビット線コンタクトＢＬＣが形成されている。
【００５４】
コンタクトプラグＬＩは、導電性の材料を含み、Ｐ型ウェル領域２０の表面内に形成されたｎ＋不純物拡散領域２５に接続されている。
【００５５】
以上の構成により、半導体ピラーＭＨ内にＮＡＮＤストリングＮＳが形成される。具体的には、選択ゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。また、図示せぬソース線ＣＥＬＳＲＣは、コンタクトプラグＬＩ及びＰ型ウェル領域２０を介して各半導体ピラーＭＨに接続される。
【００５６】
尚、以下の説明においてワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとは、各ストリングユニットＳＵに形成された配線層のことを示し、これらの配線層に電気的に接続されたコンタクトプラグや他の配線層のことを除外する。
【００５７】
［１−１−３−３］配線引き出し領域ＨＲの平面及び断面構造
次に、引き出し領域ＨＲにおける詳細な構造について説明する。図７は、１つのストリングユニットＳＵにおけるワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳと、絶縁膜との積層構造の斜視図である。
【００５８】
図示するように、セル領域ＣＲでは、ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳとして機能する配線層が、ほぼ完全にオーバーラップしている。
【００５９】
これに対して、引き出し領域ＨＲもセル領域ＣＲと同様に、半導体基板のＰ型ウェル領域２０上に、それぞれが層間絶縁膜を介して選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤが順に積層されている。しかし、下層の配線層の端部は、上層の配線層と重ならない領域を有する。この結果、引き出し領域ＨＲにおいて各配線層の端部は、階段状に形成されている。
【００６０】
具体的には、選択ゲート線ＳＧＳは１層上の配線層であるワード線ＷＬ０とＹ方向に段差を形成し、ワード線ＷＬ０は１層上の配線層であるワード線ＷＬ１とＸ方向に段差を形成している。そして、ワード線ＷＬ０及びＷＬ１はそれぞれ２層上の配線層であるワード線ＷＬ２及びＷＬ３とＹ方向に段差を形成している。同様に、ワード線ＷＬ２及びＷＬ３はそれぞれ２層上の配線層であるワード線ＷＬ４及びＷＬ５とＹ方向に段差を形成し、ワード線ＷＬ４及びＷＬ５はそれぞれ２層上の配線層であるワード線ＷＬ６及びＷＬ７とＹ方向に段差を形成している。さらに、ワード線ＷＬ７は１層上の配線層である選択ゲート線ＳＧＤとＹ方向に段差を形成している。
【００６１】
このように引き出し領域ＨＲでは、各ワード線ＷＬによりＸ方向に配線層１層分の段差が形成され、Ｙ方向に配線層２層毎の階段が形成されている。つまりワード線ＷＬは、Ｙ方向に沿って２列の階段状に形成されている。尚、以下の説明では、各配線層において上層の配線層と重ならない領域のことを「引き出し部」と呼ぶ。
【００６２】
各配線層の引き出し部にはそれぞれ、図４に示すようにコンタクトプラグＣＰが設けられている。具体的には、各ストリングユニットＳＵにおいて、Ｘ方向の一方側に配置されたワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６の引き出し部分にそれぞれコンタクトプラグＣＰ０が設けられ、Ｘ方向の他方側に配置されたワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７の引き出し部にはそれぞれコンタクトプラグＣＰ１が設けられている。
【００６３】
各ストリングユニットＳＵにおいて、Ｘ方向に配列するワード線ＷＬの引き出し部に設けられるコンタクトプラグＣＰは、それぞれＹ方向にずれて配置される。具体的には、ストリングユニットＳＵ０においてコンタクトプラグＣＰ０及びＣＰ１は、Ｚ方向に直交し、且つＸ方向及びＹ方向と交差する第１方向Ｄ１に沿って配置される。また、選択ゲート線ＳＧＤ及びＳＧＳの引き出し部にはそれぞれ、コンタクトプラグＣＰ２及びＣＰ３が設けられている。尚、本実施形態においてストリングユニットＳＵ１はストリングユニットＳＵ０に対してＹ方向を対称軸とした線対称の構成となっているため、ストリングユニットＳＵ１においてコンタクトプラグＣＰ０及びＣＰ１は、第１方向Ｄ１に対してＹ方向を対称軸として線対称とした第２方向Ｄ２に配列している。
【００６４】
次に、図８を用いて引き出し領域ＨＲの詳細な平面レイアウトについて説明する。図８には、４つのストリングユニットＳＵ０〜ＳＵ３におけるワード線ＷＬ０〜ＷＬ３の引き出し部を抽出して示している。
【００６５】
図８に示すように領域ＨＲには、複数のショート配線ＳＷが設けられている。このショート配線ＳＷは、各ストリングユニットＳＵ間で対応するワード線ＷＬを電気的に共通接続し、図示せぬ配線層を介してロウデコーダ１３に接続される。ここで「対応するワード線ＷＬ」とは、同一のブロックＢＬＫにおいてワード線ＷＬとして機能する配線層のうち、同一の層に形成されたものを示している。また「対応するワード線ＷＬ」について、Ｐ型ウェル領域２０上から数えた層数が一致している配線層や、Ｐ型ウェル領域２０上からの高さが一致している配線層や、半導体記憶装置１の動作上同じ電位を印加する必要がある配線層と定義することも出来る。
【００６６】
より具体的には、配線ＳＷ０は各ストリングユニットＳＵのワード線ＷＬ０を共通接続するように設けられている。配線ＳＷ１は各ストリングユニットＳＵのワード線ＷＬ１を共通接続するように設けられている。同様に、配線ＳＷ２及びＳＷ３はそれぞれ、各ストリングユニットＳＵのワード線ＷＬ２及びＷＬ３を共通接続するように設けられている。その他の配線ＳＷも同様の構成となっている。
【００６７】
ショート配線ＳＷと対応するワード線ＷＬとの間にはコンタクトプラグＣＰが配置され、対応するワード線ＷＬ間はこのコンタクトプラグＣＰを介してショートされる。このような、対応するワード線ＷＬ間の接続に用いられるコンタクトプラグＣＰは、Ｘ方向に沿った直線上に配置される。つまり、対応するワード線ＷＬ間の接続に用いられるコンタクトプラグＣＰは、仮想的なビット線ＢＬ方向（Ｘ方向）に平行な直線に沿って配置される。
【００６８】
より具体的には、配線ＳＷ０と各ストリングユニットＳＵのワード線ＷＬ０との間には、コンタクトプラグＣＰ０が配置される。配線ＳＷ１と各ストリングユニットＳＵのワード線ＷＬ０との間には、コンタクトプラグＣＰ１が配置される。同様に、配線ＳＷ２及びＳＷ３と、各ストリングユニットＳＵのワード線ＷＬ２及びＷＬ３との間にはそれぞれ、コンタクトプラグＣＰ０及びＣＰ１が配置される。
【００６９】
以上の構成において、複数の配線ＳＷはＸ方向に沿って設けられている。つまり複数の配線ＳＷは、ビット線ＢＬ方向に対して平行に設けられている。また、配線ＳＷは、例えば直線状に設けられている。尚、「直線状」とは、形成された配線におけるラフネス等のばらつきも含み、概ね直線状であることを示している。また、「直線上に配置」とは、完全な直線上に配置されているだけでなく、ずれていても良い。例えば、コンタクトプラグＣＰがＸ方向に沿った直線上に配置されるとする場合、各コンタクトプラグＣＰは、対応するコンタクトプラグＣＰ上に形成されるショート配線ＳＷを直線状に設けることが出来るように配置される。
【００７０】
尚、コンタクトプラグＬＩ間において、ビット線ＢＬ方向（Ｘ方向）に各ワード線ＷＬによって形成される引き出し部の数と、このようにビット線ＢＬ方向に並ぶ引き出し部と重なり、且つ直線状に設けられた配線層の数は同じになる。例えば、図８に示すように、コンタクトプラグＬＩ間において、ビット線ＢＬ方向にワード線ＷＬ０及びＷＬ１によって２つの引き出し部が設けられている場合、これらのワード線ＷＬをブロックＢＬＫ内のストリングユニットＳＵ間でショートさせるショート配線ＳＷは２本設けられる。
【００７１】
次に、図９及び図１０を用いて引き出し領域ＨＲの断面構造について説明する。図９には、図４のＩＸ−ＩＸ線に沿った断面であり、ワード線ＷＬ０及びＷＬ１の引き出し部を含んでいる。図１０には、図４のＸ−Ｘ線に沿った断面が示されている。
【００７２】
図９に示すように、２つのコンタクトプラグＬＩの間には１つのストリングユニットＳＵが配置されている。各ストリングユニットＳＵにおいて、Ｐ型ウェル領域２０上には、それぞれが層間絶縁膜を介して選択ゲート線ＳＧＳ、ワード線ＷＬ０及びＷＬ１が順に積層されている。そして、ワード線ＷＬ０及びＷＬ１はＸ方向に段差を形成し、それぞれが上層の配線層と重ならない構造となっている。つまり、領域ＨＲにおいてワード線ＷＬ１の端部における幅が、ワード線ＷＬ０の端部における幅よりも狭くなることにより、ワード線ＷＬ０の引き出し部が設けられる。尚、セル領域ＣＲにおいてワード線ＷＬ０及びＷＬ１の幅は同じであり、ワード線ＷＬ０及びＷＬ２は互いに重なり合っている。
【００７３】
さらに、ワード線ＷＬ０及びＷＬ１上にはそれぞれ、導電性の材料を含むコンタクトプラグＣＰ０及びＣＰ１が、例えば同じ高さの層まで形成されている。また、図１０に示すようにコンタクトプラグＣＰ０及びＣＰ１は、Ｙ方向に離れて配置されている。
【００７４】
また、図９に示すようにコンタクトプラグＬＩの上方には、ショート配線ＳＷ０及びＳＷ１が形成されている。ショート配線ＳＷ０と、各ストリングユニットＳＵのワード線ＷＬ０に対応するコンタクトプラグＣＰ０との間には、導電性の材料を含むワード線コンタクトＷＬＣが形成されている。同様に、ショート配線ＳＷ１と、各ストリングユニットＳＵのワード線ＷＬ１に対応するコンタクトプラグＣＰ１との間には、導電性の材料を含むワード線コンタクトＷＬＣが形成されている。
【００７５】
また、Ｐ型ウェル領域２０の表面内には、Ｘ方向において周期的にｎ＋不純物拡散領域２５が形成されている。そして、これらのｎ＋不純物拡散領域２５にはそれぞれコンタクトプラグＬＩが形成され、コンタクトプラグＬＩ上にはソース線ＣＥＬＳＲＣが形成されている。
【００７６】
また、図１０に示すように選択ゲート線ＳＧＤはコンタクトプラグＣＰ２を介して引き出し配線ＨＷ０に対応する配線層に接続され、選択ゲート線ＳＧＳはコンタクトプラグＣＰ２を介して引き出し配線ＨＷ１に対応する配線層に接続されている。この引き出し配線ＨＷ０及びＨＷ１はそれぞれ、選択ゲート線ＳＧＤ及びＳＧＳをロウデコーダ１３に接続するための配線である。
【００７７】
以上の構成において、ショート配線ＳＷは、例えば半導体ピラーＭＨの上端とビット線ＢＬとの間の配線層に形成される。また、引き出し配線ＨＷは、例えばショート配線ＳＷと半導体ピラーＭＨの上端との間の配線層に形成される。
【００７８】
尚、ショート配線ＳＷ及び引き出し配線ＨＷが形成される配線層は、上記に限定されない。例えば、ショート配線ＳＷとビット線ＢＬとを同じ配線層に形成しても良いし、ショート配線ＳＷと引き出し配線ＨＷとを同じ配線層に形成しても良い。また、図１０では半導体ピラーＭＨの上端と、引き出し配線ＨＷに対応する配線層の下端が揃っているが、これに限定されない。例えば、引き出し配線ＨＷを、半導体ピラーＭＨの上端とショート配線ＳＷとの間の配線層に形成しても良い。
【００７９】
また、ショート配線ＳＷとコンタクトプラグＣＰとの間の接続方法は、上記に限定されない。例えば、ショート配線ＳＷとコンタクトプラグＣＰとの間を、ワード線コンタクトＷＬＣを設けずに直接接続するようにしても良い。この場合、コンタクトプラグＣＰの上端は、コンタクトプラグＬＩの上端よりも高く形成される。同様に、引き出し配線ＨＷとコンタクトプラグＣＰとの間の接続方法は、上記に限定されず、複数のコンタクトプラグＣＰを介するようにしても良い。
【００８０】
［１−２］第１実施形態の効果
次に、第１実施形態の効果について説明する。本実施形態に係る半導体記憶装置１によれば、歩留まりを向上することが出来る。以下に、この効果の詳細について説明する。
【００８１】
メモリセルが積層された半導体記憶装置では、各層のメモリセルに対応するワード線がそれぞれ板状に形成される。このように積層されたワード線は、セルアレイの端部に向かって複数列の階段を形成することにより引き出され、それぞれこの引き出し部に接続されたコンタクトプラグを介して周辺回路に接続される。
【００８２】
そして、メモリセルアレイを形成する複数のブロックがそれぞれ複数のストリングユニットを含む場合、ブロック内に形成された各ストリングユニット間でワード線に対応する配線層が分離されることがある。このような構成のとき、ブロック内の各ストリングユニットに形成されたワード線は、異なる配線層を介してショートされる。
【００８３】
例えば、ワード線ＷＬの引き出し部を２列の階段状に形成する場合、図１１に示す構成を用いても良い。この場合、引き出し領域の平面レイアウトのように、Ｘ方向（ビット線方向）に段差を形成するワード線ＷＬ（例えば、ＷＬ０及びＷＬ１）に対応するコンタクトプラグＣＰは、Ｘ方向に沿った直線上に配置される。これらのコンタクトプラグＣＰ間を接続するショート配線ＳＷ（例えば、ＳＷ０及びＳＷ１）は、図１１に示すようにそれぞれが接触しないように設けられる。より具体的には、直線上に配置されたコンタクトプラグＣＰを挟むようにショート配線ＳＷ０及びＳＷ１を配置する。そして、ショート配線ＳＷ０及びＳＷ１はそれぞれ、Ｙ方向の一方側及び他方側から対応するコンタクトプラグＣＰと接続される。つまり、図１１に示すような構成の場合、引き出し部がビット線方向に隣り合う２本のワード線にそれぞれ対応する２本のショート配線ＳＷを形成するためには、ショート配線ＳＷの配線幅に加えて、対応しないコンタクトプラグＣＰとの接続を避けるためのマージンが必要になる。
【００８４】
これに対して第１実施形態は、ワード線ＷＬの引き出し部が２列の階段状に形成された半導体記憶装置１において、ビット線方向に階段を形成するワード線の引き出し部に設けるコンタクトプラグＣＰを、ワード線方向にずらして配置する。すると、図８に示すようにビット線方向に配列するコンタクトプラグＣＰに、異なるワード線ＷＬに対応するコンタクトプラグＣＰが含まれなくなる。つまり、ショート配線ＳＷを直線状に形成することが可能となる。
【００８５】
これにより、ショート配線ＳＷの設計を簡素にすることが出来る。ショート配線ＳＷを図８に示すような直線状の周期パターンにすることが出来ると、リソグラフィ法によるパターニングの難易度が低下する。つまり本実施形態に係る半導体記憶装置１は、製造時におけるリソグラフィ法起因の不良を抑制することが出来、歩留まりを向上することが出来る。
【００８６】
また、本実施形態に係る半導体記憶装置１では、ショート配線ＳＷのレイアウトを設計する場合に、対応しないコンタクトプラグＣＰを避けるためのマージンを考慮する必要が無くなる。つまり、ワード線ＷＬの引き出し部におけるワード線方向の幅が、ショート配線ＳＷによる加工の制約によって律速される懸念が小さくなる。これにより本実施形態に係る半導体記憶装置１は、チップ面積の増大を抑制することが出来る。
【００８７】
また、本実施形態に係る半導体記憶装置１は、ショート配線ＳＷを１つの配線層で実現することが出来る。これにより本実施形態に係る半導体記憶装置１は、ワード線ＷＬをロウデコーダ１３に接続する配線の設計マージンを確保することが出来る。
【００８８】
［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１について説明する。第２実施形態は、上記第１実施形態で説明した引き出し領域ＨＲにおけるワード線ＷＬを、２列の階段状から３列の階段状に変更したものである。以下に、第１実施形態と異なる点を説明する。
【００８９】
［２−１］第２実施形態の構成
まず、図１２を用いてメモリセルアレイ１１の引き出し領域ＨＲにおける平面レイアウトについて説明する。図１２には、ブロックＢＬＫ内の各ストリングユニットＳＵにおけるワード線ＷＬ０〜ＷＬ５の引き出し部を抽出して示している。
【００９０】
図１２に示すように、ワード線ＷＬの引き出し部はＹ方向に３列に設けられている。具体的には、ワード線ＷＬ０〜ＷＬ２の引き出し部がＸ方向に配列する。ワード線ＷＬ０〜ＷＬ２の引き出し部とそれぞれＹ方向に隣り合うようにワード線ＷＬ３〜ＷＬ５の引き出し部が配置される。つまり、ワード線ＷＬ０〜ＷＬ２の引き出し部、及びワード線ＷＬ３〜ＷＬ５の引き出し部はそれぞれＸ方向に階段状に形成され、ワード線ＷＬ０〜ＷＬ２の引き出し部とワード線ＷＬ３〜ＷＬ５の引き出し部との間にはそれぞれ配線層３層分の段差が形成される。このように、ワード線ＷＬはＹ方向に沿って３列の階段状に形成される。
【００９１】
尚、引き出し領域ＨＲにおいて、ワード線ＷＬ０の引き出し部は、ワード線ＷＬ１の端部における幅がワード線ＷＬ０の端部における幅よりも狭くなることにより設けられる。同様に、ワード線ＷＬ１の引き出し部は、ワード線ＷＬ２の端部における幅が、ワード線ＷＬ１の端部における幅よりも狭くなることにより設けられる。また、セル領域ＣＲにおいてワード線ＷＬ０〜ＷＬ２の幅は同じであり、ワード線ＷＬ０〜ＷＬ２は互いに重なり合っている。
【００９２】
各ストリングユニットＳＵにおいて、Ｘ方向に配列するワード線ＷＬの引き出し部に設けられるコンタクトプラグＣＰは、それぞれ第Ｙ方向にずれて配置されている。具体的には、ワード線ＷＬ０〜ＷＬ２の引き出し部にそれぞれコンタクトプラグＣＰ−１〜ＣＰ−３が設けられている。そしてコンタクトプラグＣＰ−１〜ＣＰ−３はそれぞれ、ストリングユニットＳＵ０において第１方向Ｄ１に沿って配置され、ストリングユニットＳＵ１において第２方向Ｄ２に沿って配置される。同様に、ワード線ＷＬ３〜ＷＬ５に対応するコンタクトプラグＣＰ−１〜ＣＰ−３もそれぞれＹ方向にずれて配置される。
【００９３】
また、ストリングユニットＳＵ間でショートさせるワード線ＷＬの引き出し部に対応するコンタクトプラグＣＰはそれぞれ、Ｘ方向に沿って直列に配置されている。つまり、ストリングユニットＳＵ間でＸ方向に配列するコンタクトプラグＣＰには、異なるワード線ＷＬに対応するものが含まれない。
【００９４】
そして、各ワード線ＷＬに対応するコンタクトプラグＣＰ上にはそれぞれ、ショート配線ＳＷが設けられる。具体的には、配線ＳＷ０は各ストリングユニットＳＵのワード線ＷＬ０に対応するコンタクトプラグＣＰ−１を共通接続するように設けられ、配線ＳＷ１は各ストリングユニットＳＵのワード線ＷＬ１に対応するコンタクトプラグＣＰ−２を共通接続するように設けられ、配線ＳＷ２は各ストリングユニットＳＵのワード線ＷＬ２に対応するコンタクトプラグＣＰ−３を共通接続するように設けられている。同様に配線ＳＷ３〜ＳＷ５はそれぞれ、各ストリングユニットＳＵのワード線ＷＬ３〜ＷＬ５に対応するコンタクトプラグＣＰ−１〜ＣＰ−３を共通接続するように設けられている。その他の配線ＳＷも同様の構成となっている。
【００９５】
以上の構成において、例えば各配線層ＳＷは同じ層に形成され、各コンタクトプラグＣＰはそれぞれ同じ高さの層まで形成される。また、コンタクトプラグＣＰ及び配線層ＳＷ間は直接接続しても良いし、ワード線コンタクトＷＬＣを介して接続しても良い。
【００９６】
［２−２］第２実施形態の効果
次に、第２実施形態の効果について説明する。第２実施形態に係る半導体記憶装置１によれば、第１実施形態と同様の効果を得ることが出来る。さらに、第２実施形態に係る半導体記憶装置１によれば、ストリングユニットＳＵ間のワード線ＷＬをショートするのに必要な配線層の数を抑制することが出来る。以下に、この詳細について説明する。
【００９７】
メモリセルが積層された半導体記憶装置は、メモリセルの積層数の増加に伴いワード線の積層数も増加する。そこで回路面積の増大を抑えるために、ワード線の引き出し部を３列の階段状にすることがある。
【００９８】
例えば、ワード線ＷＬの引き出し部を３列の階段状に形成する場合、図１３及び図１４に示す構成を用いても良い。図１３に示す構成は１つのブロックＢＬＫに含まれるストリングユニットＳＵが２つの場合に対応し、図１４に示す構成は１つのブロックＢＬＫに含まれるストリングユニットＳＵが４つの場合に対応している。
【００９９】
図１３に示す構成の場合、Ｘ方向（ビット線方向）に段差を形成するワード線ＷＬに対応するコンタクトプラグＣＰは、Ｘ方向に沿った直線上に配置される。すると、第１実施形態で説明したように、ショート配線ＳＷの配線幅に加えて、対応しないコンタクトプラグＣＰとの接続を避けるためのマージンが必要になる。
【０１００】
さらに、図１４に示す構成のように、ストリングユニットＳＵが３つ以上になった場合、隣り合うワード線を接続するショート配線ＳＷは、さらに上の配線層を介して接続される。例えば、ワード線ＷＬ２に対応するショート配線として、ストリングユニットＳＵ０及びＳＵ１間のショート配線ＳＷ２−１と、ストリングユニットＳＵ２及びＳＵ３間のショート配線ＳＷ２−２と、ショート配線ＳＷ２−１及びＳＷ２−２間を接続するためのショート配線ＳＷ２−３が設けられる。ショート配線ＳＷ２−３はショート配線ＳＷ２−１及びＳＷ２−２上にそれぞれ設けられたコンタクトプラグＣＰ−２を介してショート配線ＳＷ２−１及びＳＷ２−２と接続される。
【０１０１】
このように、ワード線ＷＬの引き出し部を３列の階段状に形成し、且つ１つのブロックＢＬＫに含まれるストリングユニットＳＵが３つ以上になる場合、引き出し部がビット線方向に配列する３本のワード線にそれぞれ対応する３本のショート配線ＳＷを形成するためには、２層分の配線層が必要になる。
【０１０２】
一方でワード線ＷＬとロウデコーダを接続するための配線は、図１４に示すＹ方向に沿って設けられる。この配線の本数は、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの数とそれらの制御方法によって決定される。図１４に示すようにショート配線ＳＷはＸ方向に沿って設けられることから、ショート配線ＳＷは引き出し配線と直交し、その配置を阻害する場合がある。このため、ショート配線ＳＷに必要な配線層の数が増大すると、所望の本数の引き出し配線を配置するために追加の配線層が必要となる場合がある。
【０１０３】
これに対して第２実施形態は、ワード線ＷＬの引き出し部が３列の階段状に形成された半導体記憶装置１において、ビット線方向に階段を形成するワード線の引き出し部に設けるコンタクトプラグＣＰを、ワード線方向にずらして配置する。すると、図１２に示すようにビット線方向に配列するコンタクトプラグＣＰが、ショートするワード線ＷＬに対応したものとなり、ショート配線ＳＷを直線状に形成することが可能となる。
【０１０４】
これにより、第１実施形態と同様にショート配線ＳＷの設計を簡素にすることが出来、リソグラフィ法によるパターニングの難易度が低下する。つまり本実施形態に係る半導体記憶装置１は、製造時におけるリソグラフィ法起因の不良を抑制することが出来、歩留まりを向上することが出来る。
【０１０５】
さらに、本実施形態に係る半導体記憶装置１は、ワード線ＷＬの引き出し部が３列の階段状に形成された場合においても、１層の配線層でショート配線ＳＷを形成することが出来る。つまり本実施形態に係る半導体記憶装置１は、ストリングユニットＳＵ間のワード線ＷＬをショートするのに必要な配線層の数を抑制することが出来、半導体記憶装置１の製造コストを削減することが出来る。
【０１０６】
［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置１について説明する。第３実施形態は、上記第１実施形態で説明した配線引き出し領域におけるワード線ＷＬを、２列の階段状から４列の階段状に変更したものである。以下に、第１及び第２実施形態と異なる点を説明する。
【０１０７】
［３−１］第３実施形態の構成
まず、図１５を用いてメモリセルアレイ１１の引き出し領域ＨＲにおける平面レイアウトについて説明する。図１５には、ブロックＢＬＫ内の各ストリングユニットＳＵにおけるワード線ＷＬ０〜ＷＬ７の引き出し部を抽出して示している。
【０１０８】
図１５に示すように、ワード線ＷＬの引き出し部はＹ方向に４列に設けられている。具体的には、ワード線ＷＬ０〜ＷＬ３の引き出し部がＸ方向に配列し、ワード線ＷＬ０〜ＷＬ３の引き出し部とそれぞれＹ方向に隣り合うようにワード線ＷＬ４〜ＷＬ７の引き出し部が配置されている。つまり、ワード線ＷＬ０〜ＷＬ３の引き出し部、及びワード線ＷＬ４〜７の引き出し部はそれぞれＸ方向に階段状に形成され、ワード線ＷＬ０〜ＷＬ３の引き出し部とワード線ＷＬ４〜ＷＬ７の引き出し部との間にはそれぞれ配線層４層分の段差が形成される。このように、ワード線ＷＬはＹ方向に沿って４列の階段状に形成される。
【０１０９】
尚、引き出し領域ＨＲにおいて、ワード線ＷＬ０の引き出し部は、ワード線ＷＬ１の端部における幅がワード線ＷＬ０の端部における幅よりも狭くなることにより設けられる。同様に、ワード線ＷＬ１の引き出し部は、ワード線ＷＬ２の端部における幅が、ワード線ＷＬ１の端部における幅よりも狭くなることにより設けられ、ワード線ＷＬ２の引き出し部は、ワード線ＷＬ３の端部における幅が、ワード線ＷＬ２の端部における幅よりも狭くなることにより設けられる。また、セル領域ＣＲにおいてワード線ＷＬ０〜ＷＬ３の幅は同じであり、ワード線ＷＬ０〜ＷＬ３は互いに重なり合っている。
【０１１０】
各ストリングユニットＳＵにおいて、Ｘ方向に配列するワード線ＷＬの引き出し部に設けられるコンタクトプラグＣＰは、それぞれＹ方向にずれて配置されている。具体的には、ワード線ＷＬ０〜ＷＬ３の引き出し部にそれぞれコンタクトプラグＣＰ−１〜ＣＰ−４が設けられている。そして、コンタクトプラグＣＰ−１〜ＣＰ−４はそれぞれ、ストリングユニットＳＵ０において第１方向Ｄ１に沿って配置され、ストリングユニットＳＵ１において第２方向Ｄ２に沿って配置される。同様に、ワード線ＷＬ４〜ＷＬ７に対応するコンタクトプラグＣＰ−１〜ＣＰ−４もそれぞれＹ方向にずれて配置される。
【０１１１】
また、ストリングユニットＳＵ間でショートさせるワード線ＷＬの引き出し部に対応するコンタクトプラグＣＰはそれぞれ、Ｘ方向に沿って直列に配置されている。つまり、ストリングユニットＳＵ間でＸ方向に配列するコンタクトプラグＣＰには、異なるワード線ＷＬに対応するものが含まれない。
【０１１２】
そして、各ワード線ＷＬに対応するコンタクトプラグＣＰ上にはそれぞれ、ショート配線ＳＷが設けられる。具体的には、配線ＳＷ０は各ストリングユニットＳＵのワード線ＷＬ０に対応するコンタクトプラグＣＰ−１を共通接続するように設けられ、配線ＳＷ１は各ストリングユニットＳＵのワード線ＷＬ１に対応するコンタクトプラグＣＰ−２を共通接続するように設けられ、配線ＳＷ２は各ストリングユニットＳＵのワード線ＷＬ２に対応するコンタクトプラグＣＰ−３を共通接続するように設けられ、配線ＳＷ２は各ストリングユニットＳＵのワード線ＷＬ３に対応するコンタクトプラグＣＰ−４を共通接続するように設けられている。同様に配線ＳＷ４〜ＳＷ７はそれぞれ、各ストリングユニットＳＵのワード線ＷＬ３〜ＷＬ７に対応するコンタクトプラグＣＰ−１〜ＣＰ−４を共通接続するように設けられている。
【０１１３】
以上の構成において、例えば各配線層ＳＷは同じ層に形成され、各コンタクトプラグＣＰはそれぞれ同じ高さの層まで形成される。また、コンタクトプラグＣＰ及び配線層ＳＷ間は直接接続しても良いし、ワード線コンタクトＷＬＣを介して接続しても良い。
【０１１４】
［３−２］第３実施形態の効果
次に、第３実施形態の効果について説明する。第２実施形態に係る半導体記憶装置１によれば、第２実施形態と同様の効果を得ることが出来る。以下に、この詳細について説明する。
【０１１５】
メモリセルが積層された半導体記憶装置は、前述した理由により、回路面積の増大を抑えるためにワード線の引き出し部を４列の階段状にすることがある。
【０１１６】
例えば、ワード線ＷＬの引き出し部を４列の階段状に形成する場合、図１６及び図１７に示す構成を用いても良い。図１６に示す構成は１つのブロックＢＬＫに含まれるストリングユニットＳＵが２つの場合に対応し、図１７に示す構成は１つのブロックＢＬＫに含まれるストリングユニットＳＵが４つの場合に対応している。
【０１１７】
図１６に示す構成の場合、Ｘ方向（ビット線方向）に段差を形成するワード線ＷＬに対応するコンタクトプラグＣＰは、Ｘ方向に沿った直線上に配置される。この場合、前述したようにショート配線ＳＷの配線幅に加えて、対応しないコンタクトプラグＣＰとの接続を避けるためのマージンが必要になる。
【０１１８】
さらに、図１７に示す構成のように、ストリングユニットＳＵが３つ以上になった場合、隣り合うワード線を接続するショート配線ＳＷは、さらに上の配線層を介して接続される。例えば、ワード線ＷＬ２及びＷＬ３に対応するショート配線としてそれぞれ、ストリングユニットＳＵ０及びＳＵ１間のショート配線ＳＷ２−１及びＳＷ３−１と、ストリングユニットＳＵ２及びＳＵ３間のショート配線ＳＷ２−２及びＳＷ３−２が設けられ、さらにショート配線ＳＷ２−１及びＳＷ２−２間を接続するためのショート配線ＳＷ２−３と、ショート配線ＳＷ３−１及びＳＷ３−２間を接続するためのショート配線ＳＷ３−３と、が設けられる。ショート配線ＳＷ２−３はショート配線ＳＷ２−１及びＳＷ２−２上にそれぞれ設けられたコンタクトプラグＣＰ−２を介してショート配線ＳＷ２−１及びＳＷ２−２と接続され、ショート配線ＳＷ３−３はショート配線ＳＷ３−１及びＳＷ３−２上にそれぞれ設けられたコンタクトプラグＣＰ−２を介してショート配線ＳＷ３−１及びＳＷ３−２と接続される。
【０１１９】
このように、ワード線ＷＬの引き出し部を４列の階段状に形成し、且つ１つのブロックＢＬＫに含まれるストリングユニットＳＵが３つ以上になる場合、引き出し部がビット線方向に配列する４本のワード線にそれぞれ対応する４本のショート配線ＳＷを形成するためには、２層分の配線層が必要になる。
【０１２０】
これに対して第３実施形態は、ワード線ＷＬの引き出し部が４列の階段状に形成された半導体記憶装置１において、ビット線方向に階段を形成するワード線の引き出し部に設けるコンタクトプラグＣＰを、ワード線方向にずらして配置する。すると、図１５に示すようにビット線方向に配列するコンタクトプラグＣＰが、ショートするワード線ＷＬに対応したものとなり、ショート配線ＳＷを直線状に形成することが可能となる。
【０１２１】
これにより、本実施形態に係る半導体記憶装置１は、ワード線ＷＬの引き出し部が４列の階段状に形成された場合においても、第２実施形態と同様の効果を得ることが出来る。
【０１２２】
［４］第４実施形態
次に、第４実施形態に係る半導体記憶装置１について説明する。第４実施形態は、上記第１実施形態で説明した１つのストリングユニットＳＵにおいて、セル領域に浅いスリットを形成することにより、選択ゲート線ＳＧＤを分割したものである。以下に、第１〜第３実施形態と異なる点を説明する。
【０１２３】
［４−１］第４実施形態の構成
［４−１−１］メモリセルアレイ１１の平面及び断面構造
まず、図１８乃至図２０を用いてメモリセルアレイ１１の平面及び断面構造について説明する。図１８にはメモリセルアレイ１１に含まれた１つのブロックＢＬＫの平面レイアウトが示され、図１９にはストリングユニットＳＵ０及びＳＵ１のセル領域ＣＲにおける平面レイアウトが示され、図２０には図１８のＸＸ−ＸＸ線に沿った断面が示されている。
【０１２４】
図１８に示すように、第４実施形態に係る半導体記憶装置１におけるメモリセルアレイ１１の平面レイアウトは、第１実施形態で説明した図４に対して、１つのブロックＢＬＫ内でコンタクトプラグＬＩによって区切られた領域に、２つのストリングユニットＳＵを形成している点が異なっている。
【０１２５】
具体的には、例えばストリングユニットＳＵ０及びＳＵ１において、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７は共有され、選択ゲート線ＳＧＤがセルアレイスリットＳＨＥ０によって分割されている。このセルアレイスリットＳＨＥ０は、ストリングユニットＳＵ０及びＳＵ１の間にＹ方向に沿ったライン形状に設けられ、Ｙ方向の長さが選択ゲート線ＳＧＤより長く、且つワード線ＷＬ６及びＷＬ７より短い。
【０１２６】
また、図１９に示すように、ストリングユニットＳＵ０及びＳＵ１における詳細な平面レイアウトは、ストリングユニットＳＵ０及びＳＵ１間にセルアレイスリットＳＨＥ０が設けられている以外は第１実施形態で説明した図５と同様である。
【０１２７】
このセルアレイスリットＳＨＥを含むセル領域ＣＲの断面構造は図２０に示すものとなる。図２０に示すようにセルアレイスリットＳＨＥ０は、Ｚ方向に沿って選択ゲート線ＳＧＤを区切るように形成されている。具体的には、ストリングユニットＳＵ０及びＳＵ１に対応する選択ゲート線ＳＧＤの配線層は、スリットＳＨＥによって分離される。これにより、ストリングユニットＳＵ０及びＳＵ１にそれぞれ対応する選択ゲート線ＳＧＤ０及びＳＧＤ１が形成される。
【０１２８】
セルアレイスリットＳＨＥの側面には、ブロック絶縁膜２１、絶縁膜（電荷蓄積層）２２、及びトンネル酸化膜２３が順に形成されている。また、半導体ピラーＭＨにおいてトンネル酸化膜２３より内側には、導電性の材料を含む半導体材料２４が埋め込まれている。つまり、セルアレイスリットＳＨＥは、例えば半導体ピラーＭＨと同様の構成となっている。その他の断面構成は、第１実施形態で説明した図６と同様である。
【０１２９】
以上のように、第４実施形態に係る半導体記憶装置１は、１つのブロックＢＬＫ内でコンタクトプラグＬＩによって区切られた領域毎に、ワード線ＷＬを共有する２つのストリングユニットＳＵを形成している。
【０１３０】
このような構成の場合、引き出し領域ＨＲおけるショート配線ＳＷは、コンタクトプラグＬＩで区切られた領域毎に設けられる。例えば図１８に示すように、ワード線ＷＬを共有するストリングユニットＳＵ０及びＳＵ１の組と、ワード線ＷＬを共有するストリングユニットＳＵ２及びＳＵ３の組との間でショート配線ＳＷを設ける。このショート配線ＳＷを設ける構成は、第１実施形態と同様となる。
【０１３１】
尚、上記構成において、１つのブロックＢＬＫ内でコンタクトプラグＬＩによって区切られた領域に、２つのストリングユニットＳＵを形成しているが、これに限定されない。例えば、コンタクトプラグＬＩによって区切られた領域に複数のセルアレイスリットＳＨＥを設けても良い。この場合、コンタクトプラグＬＩによって区切られた領域に対して３つ以上のストリングユニットＳＵを形成することが出来る。
【０１３２】
また、図１８は引き出し領域ＨＲにおいてワード線ＷＬを２列の階段状に形成した場合を例に示したが、これに限定されない。このようなセルアレイスリットＳＨＥを用いた半導体記憶装置１においても、第２及び第３実施形態を適用することが可能である。また、ワード線ＷＬを４列以上の階段状にすることも可能である。
【０１３３】
また、本実施形態においてスリットＳＨＥの下部には、ダミーの半導体ピラーＭＨを形成しても良い。このダミーの半導体ピラーＭＨを形成した場合、スリットＳＨＥは、ダミーの半導体ピラーＭＨに設けられたダミーメモリセルトランジスタのゲートを分離するようにしても良い。
【０１３４】
また、ワード線ＷＬ及び選択ゲート線ＳＧＳの形状は、スリットＳＨＥにより部分的に切断されていても良く、スリットＳＨＥを形成した際、２つに分離されない形状であれば特に限定されない。
【０１３５】
また、スリットＳＨＥの底部は下層のワード線ＷＬに達していても良い。例えば、スリットＳＨＥがワード線ＷＬ７を貫通してワード線ＷＬ６に達していた場合、引き出し領域ＨＲにおいてワード線ＷＬ７の端部が分割されていなければ良い。
【０１３６】
また、スリットＳＨＥ内部に半導体材料２４が含まれていなくても良い。例えばスリットＳＨＥの幅が狭い場合、ブロック絶縁膜２１、電荷蓄積層２２、トンネル酸化膜２３を形成した段階でスリットＳＨＥ内部が埋め込まれても良い。
【０１３７】
また、図２０は模式的なものであり、半導体ピラーＭＨ及びセルアレイスリットＳＨＥの配置は、等間隔ではなくずれて配置さても良い。
【０１３８】
［４−２］第４実施形態の効果
次に、第４実施形態の効果について説明する。第４実施形態に係る半導体記憶装置１０によれば、１つのブロックＢＬＫ内でコンタクトプラグＬＩによって区切られた領域に、２つのストリングユニットＳＵを形成した場合においても、第１〜第３実施形態を適用することが出来る。以下に、この詳細について説明する。
【０１３９】
メモリセルが積層された半導体記憶装置は、セルアレイスリットＳＨＥを用いて選択ゲート線ＳＧＤを区切ることにより、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有した複数のストリングユニットを形成することがある。
【０１４０】
そこで本実施形態は、このようなセルアレイスリットＳＨＥを用いて複数のストリングユニットＳＵを形成した半導体記憶装置１に対して、第１〜第３実施形態を適用する。第１実施形態の構成は、スリットＳＨＥにより選択ゲート線ＳＧＤが分割されていても適用することが可能である。同様に、第２及び第３実施形態の構成についてもこのような構造を適用することも可能である。つまり、半導体記憶装置１は、ワード線ＷＬを共有する複数のストリングユニットＳＵにおいて、ワード線ＷＬの引き出し部を何列の階段状に形成するのかを、自由に設計することが出来る。
【０１４１】
これにより、本実施形態に係る半導体記憶装置１は、第１〜第３実施形態と同様の効果を得ることが出来る。
【０１４２】
［５］第５実施形態
次に、第５実施形態に係る半導体記憶装置１について説明する。第５実施形態は、上記第１実施形態で説明したメモリセルアレイ１１の配線引き出し領域に、選択ゲート線ＳＧＤをメモリセルアレイ下の回路に接続するための溝を設ける。以下に、第１〜第４実施形態と異なる点を説明する。
【０１４３】
［５−１］第５実施形態の構成
［５−１−１］メモリセルアレイ１１の平面及び断面構成
まず、図２１及び図２２を用いてメモリセルアレイ１１の平面及び断面構造について説明する。図２１にはメモリセルアレイ１１に含まれた１つのブロックＢＬＫの平面レイアウトが示され、図２２には図２１のＸＸＩＩ−ＸＸＩＩ線に沿った断面が示されている。
尚、図２２に示す断面は、紙面の奥側に対応する要素も全て実線で示している。
【０１４４】
図２１に示すように、第５実施形態に係る半導体記憶装置１におけるメモリセルアレイ１１の平面レイアウトは、第１実施形態で説明した図４に対して、選択ゲート線ＳＧＤの端部、且つコンタクトプラグＣＰ２及びワード線ＷＬ間に溝ＤＹが設けられている点が異なっている。
【０１４５】
また、図２２に示すように本実施形態に係る半導体記憶装置１は、メモリセルアレイ１１とＰ型ウェル領域２０との間にロウデコーダ１３が設けられた構造となっている。図２２には、ロウデコーダ１３に含まれる１つのトランジスタＴＲを例として示している。この場合、メモリセルアレイ１１は、ソース線ＳＬに対応する配線層上に形成される。このソース線ＳＬは、導電性の材料で形成され、図６に示すソース線ＣＥＬＳＲＣと同じ機能を有している。
【０１４６】
溝ＤＹは、最上層の選択ゲート線ＳＧＤからソース線ＳＬまでを貫くように設けられている。この溝ＤＹ内は、図示せぬ層間絶縁膜によって埋め込まれている。また、図２２に示す領域では、溝ＤＹによってワード線ＷＬ、セレクトゲート線ＳＧＳ、及びソース線ＳＬとして機能する導電層が２つの領域に分割されているが、両者は図示せぬ領域において接続されている。
【０１４７】
選択ゲート線ＳＧＤに電気的に接続された配線ＨＷ０は、溝ＤＹを通過するように設けられたコンタクトプラグＣＰ５を介して下層のロウデコーダ１３に接続される。また、選択ゲート線ＳＧＳに電気的に接続された配線ＨＷ１は、引き出し領域ＨＲの端部を通過するように設けられたコンタクトプラグＣＰ６を介して下層のロウデコーダ１３に接続される。同様にワード線ＷＬはショート配線ＳＷと、図示せぬ配線層及びコンタクトプラグＣＰを介して下層のロウデコーダ１３に接続される。
【０１４８】
［５−２］第５実施形態の効果
次に、第５実施形態の効果について説明する。第５実施形態に係る半導体記憶装置１によれば、ストリングユニットＳＵ内に下層に形成されたロウデコーダと接続するための溝を形成した場合においても、第１乃至第４実施形態を適用することが出来る。以下に、この詳細について説明する。
【０１４９】
半導体記憶装置は、回路面積の抑制のために半導体基板とメモリセルアレイとの間にロウデコーダを形成する場合がある。この場合、例えばメモリセルアレイの配線を引き出す領域に、選択ゲート線ＳＧＤ、ワード線ＷＬ、及び選択ゲート線ＳＧＳに対応する配線層を通過する溝を設けることがある。このような構造のとき、例えば選択ゲート線ＳＧＤは、この溝を通過するように設けられたコンタクトプラグを介してメモリセルアレイ下の回路に接続される。
【０１５０】
そこで本実施形態は、このような溝を設けた半導体記憶装置１に対して、第１〜第４実施形態を適用する。第１実施形態の構成は、図２１に示すように選択ゲート線ＳＧＤに形成した溝を通過して選択ゲート線ＳＧＤと下層の回路を接続する場合においても適用することが可能である。同様に、第２〜第４実施形態の構成についてもこのような構造を適用することが可能である。つまり、第１〜第３実施形態のような引き出し領域ＨＲの構成や、第４実施形態のようなセル領域ＣＲの構成は、このような溝を設けた場合においても適用することが出来る。
【０１５１】
これにより、本実施形態に係る半導体記憶装置１は、第１〜第４実施形態と同様の効果を得ることが出来る。
【０１５２】
［６］変形例等
上記実施形態に係る半導体記憶装置≪１、図１≫は、メモリセルアレイ≪１１、図１≫を備える。メモリセルアレイは、半導体基板の上方に複数の配線層が積層され、複数のメモリセルを含む第１領域≪ＣＲ、図４≫と、配線層の端部を含み、この端部上に設けられた複数のプラグ≪ＣＰ、図４≫を含み、半導体基板の面内方向である第１方向≪Ｙ方向、図４≫に沿って第１領域と並ぶ第２領域≪ＨＲ、図４≫と、を含む。複数の配線層は、互いに分離された第１及び第２配線層≪WL0 in SU0＆SU1、図９≫と、第１及び第２配線層の上方に設けられ、互いに分離された第３及び第４配線層≪WL1 in SU0＆SU1、図９≫と、を含む。第２領域において、第１配線層は、第１配線層の上面の一部であって且つ第３配線層と重ならない第１面を有し、第２配線層は、第２配線層の上面の一部であって且つ第４配線層と重ならない第２面を有し、第３及び第４配線層は、第３及び第４配線層の上面の一部である第３及び第４面を有する。複数のプラグは、第１乃至第４面にそれぞれ接する第１乃至第４プラグ≪CP0&CP1 in SU0＆SU1、図９≫を含む。第２領域は、第１及び第２プラグ≪CP0 in SU0＆SU1、図８≫に接する第５配線層≪WS0、図８≫と、第３及び第４プラグ≪CP1 in SU0＆SU1、図８≫に接する第６配線層≪WS1、図８≫と、をさらに含む。第１及び第３面は、半導体基板の面内方向であって且つ第１方向と異なる第２方向≪Ｘ方向、図８≫に沿って配置される。第２及び第４面は、第２方向に沿って配置される。第１及び第３プラグは半導体基板の面内方向であって且つ第１及び第２方向と交差する第３方向≪Ｄ１、図８≫に沿って配置される。第２及び第４プラグは半導体基板の面内方向であって且つ第１及び第２方向と交差する第４方向≪Ｄ２、図８≫に沿って配置される。
【０１５３】
これにより、歩留まりを向上することが可能な半導体記憶装置を提供することが出来る。
【０１５４】
尚、実施形態は上記第１〜第５実施形態に限定されず、種々の変形が可能である。例えば、上記実施形態において隣り合うストリングユニットＳＵは、Ｙ方向を対称軸とする線対称の構成となっているが、これに限定されない。つまり、隣り合うストリングユニットは同様の構成となっていても良い。
【０１５５】
また、上記実施形態において、メモリセルアレイ１１内で複数の半導体ピラーＭＨを何列の千鳥状に配置するのかは上記に限定されず、任意の列数にすることが出来る。例えば、複数の半導体ピラーＭＨを９列の千鳥状に配置しても良い。また、複数の半導体ピラーＭＨをマトリクス状に配置しても良い。
【０１５６】
また、上記実施形態において、上層の配線層と、下層の配線層又は基板との間を、１つ又は２つのコンタクトプラグを介して電気的に接続する場合を例に説明したが、これに限定されない。上層及び下層間についてコンタクトプラグを介して接続する場合、コンタクトプラグは複数個連結されていても良い。また、コンタクトプラグ間には配線が設けられていても良い。
【０１５７】
また、上記実施形態において、ワード線ＷＬの引き出し部が複数列の階段状に形成された半導体記憶装置１において、ビット線方向に階段を形成するワード線の引き出し部に設けるコンタクトプラグＣＰを、ワード線方向にずらして配置する場合を例に説明したが、これに限定されない。例えば、図１１に示すように２列の階段状に形成されたワード線ＷＬの引き出し部に設けるコンタクトプラグをＸ方向に沿った直線上に配置した場合においても、半導体ピラーＭＨの上端とショート配線ＳＷに対応する配線層との間の配線層を用いて、ショート配線ＳＷに接続されるコンタクトプラグをワード線方向にずらして配置するようにしても良い。この場合においても、ショート配線ＳＷを直線状に形成することが可能になるため、上記実施形態と同様の効果を得ることが出来る。
【０１５８】
また、上記実施形態において、引き出し領域ＨＲにおける各配線層の構造は上記に限定されない。例えば、上記実施形態ではワード線ＷＬのみで複数列の階段を形成していたが、選択ゲート線ＳＧＤ及びＳＧＳの配線層も含めて複数列の階段を形成してもよい。
【０１５９】
また、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の引き出し部の配置は任意に設定可能である。例えば第１実施形態で説明したワード線ＷＬの引き出し部の構成において、奇数ワード線ＷＬと、偶数ワード線の配置を入れ替えても良い。また、ワード線ＷＬの引き出し部は、５列以上の階段状に形成されても良い。
【０１６０】
また、上記第１実施形態において、コンタクトプラグＬＩ間において、ビット線ＢＬ方向（Ｘ方向）に各ワード線ＷＬによって形成される引き出し部の数と、このようにビット線ＢＬ方向に並ぶ引き出し部と重なり、且つ直線状に設けられた配線層の数は同じになると説明したが、これは第１実施形態に限定されない。例えば、第２実施形態のようにビット線ＢＬ方向に各ワード線ＷＬによって形成される引き出し部の数が３つの場合、ビット線ＢＬ方向に並ぶ引き出し部と重なり、且つ直線状に設けられた配線層の数は３本になる。これは第３実施形態についても同様であり、ワード線ＷＬを５列以上の階段状に形成した場合についても同様である。
【０１６１】
また、上記実施形態において、メモリセルアレイ１１に選択ゲート線ＳＧＤ及びＳＧＳがそれぞれ１本ずつ設けられているがこれに限定されず、それぞれ複数本設けても良い。また、メモリセルアレイ１１にダミーワード線を１本又は複数本設けても良い。
【０１６２】
また、上記実施形態において、ワード線ＷＬの配線はＹ方向の一方側からのみ引き出されているが、これに限定されない。例えば、引き出し領域ＨＲを、セル領域ＣＲを挟むようにそれぞれ配置して、Ｙ方向の両側から配線を引き出すようにしても良い。この場合において、引き出し領域ＨＲの構成は上記実施形態を適用することが出来る。
【０１６３】
また、上記実施形態において、選択ゲート線ＳＧＤ及びＳＧＳに相当する配線層が１層の場合を例に説明したが、これに限定されない。選択ゲート線ＳＧＤ及びＳＧＳに相当する配線層は、１層以上設けられていれば良い。選択トランジスタＳＴ２において、選択ゲート線ＳＧＳに相当する配線層が２層以上ある場合には、一部の層はメモリセルトランジスタＭＴと同様にゲートを電気的に接続し、残りの層はＮＡＮＤストリングＮＳ毎にゲート入力が異なるようにしても良い。
【０１６４】
また、ＮＡＮＤストリングＮＳには、ダミーのメモリセルトランジスタＭＴが含まれても良い。この場合、ダミーワード線ＷＬが例えば選択ゲート線ＳＧＳとワード線ＷＬ０の間、あるいは選択ゲート線ＳＧＤとワード線ＷＬ７の間に設けられても良い。
【０１６５】
また、上記説明において「接続」とは電気的に接続していることを示し、直接接続される場合だけでなく、任意の素子を介して接続される場合も含んでいる。
【０１６６】
尚、メモリセルアレイ１１は、その他の構成であっても良い。その他の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１６７】
また、上記実施形態において、ブロックＢＬＫがデータの消去単位にならなくても良い。例えば他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１６８】
尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６９】
１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…ステータスレジスタ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、１８…電圧生成回路、２０…Ｐ型ウェル領域、２１…ブロック絶縁膜、２２…絶縁膜、２３…トンネル酸化膜、２４…半導体材料、２５…不純物拡散領域、ＣＰ…コンタクトプラグ、ＨＷ…引き出し配線、ＳＷ…ショート配線、ＭＨ…半導体ピラー、ＳＧＤ,ＳＧＳ…選択ゲート線、ＷＬ…ワード線、ＳＨＥ…セルアレイスリット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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