(57)【要約】【課題】大面積、低コスト、高品質なダイヤモンド電子素子及びダイヤモンド電子素子の製造方法を提供する。【解決手段】ダイヤモンド電子素子であって、シリコン基材と、該シリコン基材上に形成され、単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層のいずれかからなる中間層と、該中間層上に形成され、イリジウム層、ロジウム層、白金層のいずれかからなる下地層と、該下地層上に形成された単結晶ダイヤモンド層とを有し、前記単結晶ダイヤモンド層の厚みが、３００μｍ以下のものであることを特徴とするダイヤモンド電子素子。【選択図】  図１
2017034220.tif 000002
【特許請求の範囲】
【請求項１】
ダイヤモンド電子素子であって、
シリコン基材と、該シリコン基材上に形成され、単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層のいずれかからなる中間層と、該中間層上に形成され、イリジウム層、ロジウム層、白金層のいずれかからなる下地層と、該下地層上に形成された単結晶ダイヤモンド層とを有し、
前記単結晶ダイヤモンド層の厚みが、３００μｍ以下のものであることを特徴とするダイヤモンド電子素子。
【請求項２】
前記シリコン基材と前記中間層との間に、金、白金、チタン、クロム、イリジウム、ロジウム、シリコン、酸化シリコン（ＳｉＯ２）のいずれかからなる薄膜が１層以上形成されたものであることを特徴とする請求項１に記載のダイヤモンド電子素子。
【請求項３】
前記単結晶ダイヤモンド層の結晶性が、波長λ＝１．５４ÅのＸ線回折法で分析したダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークのロッキングカーブ半値幅（ＦＷＨＭ）が３°以下のものであることを特徴とする請求項１又は請求項２に記載のダイヤモンド電子素子。
【請求項４】
前記単結晶ダイヤモンド層は、ボロン不純物を導入したｐ型単結晶ダイヤモンド、リン不純物を導入したｎ型単結晶ダイヤモンド、不純物を導入しない高抵抗単結晶ダイヤモンドのいずれかから選択される単結晶ダイヤモンド層が２層以上積層されたものであることを特徴とする請求項１から請求項３のいずれか一項に記載のダイヤモンド電子素子。
【請求項５】
ダイヤモンド電子素子の製造方法であって、
シリコン基材を準備する準備工程と、該シリコン基材上に単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層の内のいずれかからなる中間層を形成する中間層工程と、前記中間層上にイリジウム層、ロジウム層、白金層のいずれかからなる下地層を形成する下地層工程と、前記下地層上に単結晶ダイヤモンド層を形成する単結晶ダイヤモンド層工程とを含み、
前記単結晶ダイヤモンド層工程において形成する前記単結晶ダイヤモンド層の厚みを、３００μｍ以下とすることを特徴とするダイヤモンド電子素子の製造方法。
【請求項６】
前記準備工程と前記中間層工程との間に、前記シリコン基材上に金、白金、チタン、クロム、イリジウム、ロジウム、シリコン、酸化シリコン（ＳｉＯ２）のいずれかからなる薄膜を１層以上形成する工程を有することを特徴とする請求項５に記載のダイヤモンド電子素子の製造方法。
【請求項７】
前記単結晶ダイヤモンド層工程において、前記下地層上に形成する単結晶ダイヤモンド層の結晶性を、波長λ＝１．５４ÅのＸ線回折法で分析したダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークのロッキングカーブ半値幅（ＦＷＨＭ）が３°以下とすることを特徴とする請求項５又は請求項６に記載のダイヤモンド電子素子の製造方法。
【請求項８】
前記単結晶ダイヤモンド層工程において、前記下地層上に形成する単結晶ダイヤモンド層として、ボロン不純物を導入したｐ型単結晶ダイヤモンド、リン不純物を導入したｎ型単結晶ダイヤモンド、不純物を導入しない高抵抗単結晶ダイヤモンドのいずれかから選択される単結晶ダイヤモンド層を２層以上積層させることを特徴とする請求項５から請求項７のいずれか一項に記載のダイヤモンド電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤモンド電子素子及びダイヤモンド電子素子の製造方法に関する。
【背景技術】
【０００２】
ダイヤモンドは、５．４７ｅＶのワイドバンドギャップで絶縁破壊電界強度も１０ＭＶ／ｃｍと非常に高い。更に物質で最高の熱伝導率を有することから、これを電子デバイスに用いれば、高出力電力デバイスとして有利である。
【０００３】
また、ダイヤモンドは、ドリフト移動度も高く、Ｊｏｈｎｓｏｎ性能指数を比較しても、半導体の中でも最も高速電力デバイスとしても有利である。従って、ダイヤモンドは、高周波・高出力電子デバイスに適した究極の半導体と云われている。
【０００４】
現在、ダイヤモンド半導体作製用の単結晶ダイヤモンドは、高温高圧法（ＨＰＨＴ）で合成されたＩｂ型と呼ばれるダイヤモンドがほとんどである。このＩｂ型ダイヤモンドは、窒素不純物を多く含み、かつ最大でも８ｍｍ角程度のサイズ迄しか得られず、実用性は低い。また、ＨＰＨＴ基板を多数個並べて繋ぎあわせるモザイク法と呼ばれるものも提案させている（非特許文献１）が、継目の不完全性の問題は残されている。
【０００５】
それに対して、気相合成（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法では、多結晶ダイヤモンドならば、高純度に６インチ（１５０ｍｍ）径程度の大面積なダイヤモンドが得られるものの、通常電子デバイスに適する、単結晶化が困難であった。これは、基板として従来単結晶Ｓｉが用いられるため、ダイヤモンドとの格子定数の差が大きく（ミスマッチ度５２．６％）直接ヘテロエピタキシャル成長させることが非常に困難であるからである。
【０００６】
このため、種々の検討が進み、Ｐｔ（非特許文献２）やＩｒ（非特許文献３）を下地膜としてこの上にダイヤモンドを製膜することが有効であるとの報告がある。
【０００７】
現在、特にＩｒ下地膜を用いた研究が最も進んでいる。これは、ＭｇＯなどの基材上にＩｒ膜をヘテロエピタキシャル成長させる。次に、ＤＣプラズマ法で水素希釈メタンガスによるバイアス前処理、更にプラズマＣＶＤ法でダイヤモンド長時間成長を行って、通常４００μｍ〜１０００μｍ厚程度のダイヤモンドの自立基板としてから利用するものである。
【０００８】
しかしながら、基材とＩｒ膜、更にはダイヤモンドの線膨張係数の差は大きく、例えばＭｇＯ基板とＩｒ膜、更にはダイヤモンドの線膨脹係数がそれぞれ、１３．８×１０−６Ｋ−１、７．１×１０−６Ｋ−１、１．１×１０−６Ｋ−１であり、ダイヤモンドと下地基板との間には大きな熱応力が発生する（非特許文献４）。
【０００９】
また、ダイヤモンドは一般的に結晶成長と共に急激に大きな内部応力が発生することも判っている（非特許文献５）。実際に、Ｉｒ製膜済み基材上にダイヤモンドを２００μｍ、場合によっては１ｍｍ程度まで厚く形成を試みた例もあるが、そのままではやはりクラックが入ってしまい、実用にならない（非特許文献６）。
【００１０】
また、ＨＰＨＴにしても従来のヘテロエピダイヤモンド自立基板にしても、ハンドリング可能な程度の厚みまでのダイヤモンド成長と、スライス、大きな凹凸表面に対する研磨加工などがあり、高コストとなってしまうプロセス要素を多く含むものであった。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Ｈ．Ｙａｍａｄａ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．１０４，１０２１１０（２０１４）．
【非特許文献２】Ｙ．Ｓｈｉｎｔａｎｉ，Ｊ．Ｍａｔｅｒ．Ｒｅｓ．１１，２９５５（１９９６）．
【非特許文献３】Ｋ．Ｏｈｔｓｕｋａ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５，Ｌ１０７２（１９９６）．
【非特許文献４】Ａ．Ｋ．Ｓｈｉｎｈａ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４９，２４２３（１９７８）．
【非特許文献５】Ｈ．Ｎｏｇｕｃｈｉ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１６，１１６７（１９９８）．
【非特許文献６】澤邊厚仁，日本結晶成長学会誌３９，１７９（２０１２）．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は前述のような問題に鑑みてなされたもので、大面積、低コスト、高品質なダイヤモンド電子素子及びダイヤモンド電子素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明によれば、ダイヤモンド電子素子であって、
シリコン基材と、該シリコン基材上に形成され、単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層のいずれかからなる中間層と、該中間層上に形成され、イリジウム層、ロジウム層、白金層のいずれかからなる下地層と、該下地層上に形成された単結晶ダイヤモンド層とを有し、
前記単結晶ダイヤモンド層の厚みが、３００μｍ以下のものであることを特徴とするダイヤモンド電子素子を提供する。
【００１４】
このようなものであれば、大面積、低コスト、高品質なダイヤモンド電子素子となる。特に、単結晶ダイヤモンド層の厚みが３００μｍ以下であるので、単結晶ダイヤモンド層を形成する時間が短くなる。また、単結晶ダイヤモンド層の表面の凹凸が抑制されたものとなるので、研磨加工に要する時間が短くなる。そのため、低コストなものとなる。また、単結晶ダイヤモンド層の反りが抑制されるため、クラックの発生や破損が防止され、研磨加工やデバイス作製を容易に行うことができるものとなる。
【００１５】
このとき、前記シリコン基材と前記中間層との間に、金、白金、チタン、クロム、イリジウム、ロジウム、シリコン、酸化シリコン（ＳｉＯ２）のいずれかからなる薄膜が１層以上形成されたものであることが好ましい。
【００１６】
このようなものであれば、薄膜が介在していることによって、中間層とシリコン基材との接続性が向上して、より良好な中間層が形成されたものとなる。
【００１７】
またこのとき、前記単結晶ダイヤモンド層の結晶性が、波長λ＝１．５４ÅのＸ線回折法で分析したダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークのロッキングカーブ半値幅（ＦＷＨＭ）が３°以下のものであることができる。
【００１８】
このような範囲の半値幅を有するものであれば、充分なデバイス性能を得ることが可能となる。
【００１９】
またこのとき、前記単結晶ダイヤモンド層は、ボロン不純物を導入したｐ型単結晶ダイヤモンド、リン不純物を導入したｎ型単結晶ダイヤモンド、不純物を導入しない高抵抗単結晶ダイヤモンドのいずれかから選択される単結晶ダイヤモンド層が２層以上積層されたものであることが好ましい。
【００２０】
このような、２層以上よりなる積層の単結晶ダイヤモンド層が形成されたものとすることで、目的に応じて種々のデバイスとして好適に動作させることができる。
【００２１】
また、本発明によれば、ダイヤモンド電子素子の製造方法であって、
シリコン基材を準備する準備工程と、該シリコン基材上に単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層の内のいずれかからなる中間層を形成する中間層工程と、前記中間層上にイリジウム層、ロジウム層、白金層のいずれかからなる下地層を形成する下地層工程と、前記下地層上に単結晶ダイヤモンド層を形成する単結晶ダイヤモンド層工程とを含み、
前記単結晶ダイヤモンド層工程において形成する前記単結晶ダイヤモンド層の厚みを、３００μｍ以下とすることを特徴とするダイヤモンド電子素子の製造方法を提供する。
【００２２】
このようにすれば、大面積、低コスト、高品質なダイヤモンド電子素子を製造することができる。特に、単結晶ダイヤモンド層の厚みを３００μｍ以下とするので、単結晶ダイヤモンド層を形成するための時間が短くなる。また、単結晶ダイヤモンド層の表面の凹凸を抑制することができるので、研磨加工に要する時間も短くなる。そのため、低コストとすることができる。また、単結晶ダイヤモンド層の反りが抑制されるため、クラックの発生や破損を防止することができ、研磨加工やデバイス作製を容易に行うことができる。
【００２３】
このとき、前記準備工程と前記中間層工程との間に、前記シリコン基材上に金、白金、チタン、クロム、イリジウム、ロジウム、シリコン、酸化シリコン（ＳｉＯ２）のいずれかからなる薄膜を１層以上形成する工程を有することが好ましい。
【００２４】
このようにすれば、薄膜が介在させることによって、中間層とシリコン基材との接続性が向上して、より良好な中間層を形成することが可能となる。
【００２５】
またこのとき、前記単結晶ダイヤモンド層工程において、前記下地層上に形成する単結晶ダイヤモンド層の結晶性を、波長λ＝１．５４ÅのＸ線回折法で分析したダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークのロッキングカーブ半値幅（ＦＷＨＭ）が３°以下とすることが好ましい。
【００２６】
このような範囲の半値幅とすることによって、充分なデバイス性能を得ることが可能となる。
【００２７】
またこのとき、前記単結晶ダイヤモンド層工程において、前記下地層上に形成する単結晶ダイヤモンド層として、ボロン不純物を導入したｐ型単結晶ダイヤモンド、リン不純物を導入したｎ型単結晶ダイヤモンド、不純物を導入しない高抵抗単結晶ダイヤモンドのいずれかから選択される単結晶ダイヤモンド層を２層以上積層させることができる。
【００２８】
このようにして、２層以上よりなる積層の単結晶ダイヤモンド層を形成することで、目的に応じて種々のデバイスとして好適に動作させることができる。
【発明の効果】
【００２９】
本発明のダイヤモンド電子素子及びダイヤモンド電子素子の製造方法であれば、大面積、低コスト、高品質なダイヤモンド電子素子となる。このようなダイヤモンド電子素子を、ＬＥＤ、パワーデバイスなどの用途とすれば、大面積に低コストで所望の特性を充分に得ることが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明のダイヤモンド電子素子の一例を示した概略図である。
【図２】本発明のダイヤモンド電子素子の製造方法の一例を示した概略図である。
【図３】実施例において作製したダイヤモンド・ショットキーバリアダイオードの概略断面図である。
【図４】実施例において作製したダイヤモンド・ショットキーバリアダイオードの外観写真である。
【図５】実施例において作製したダイヤモンド・ショットキーバリアダイオードのＩ−Ｖ特性の測定結果を示したグラフである。
【発明を実施するための形態】
【００３１】
以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
【００３２】
前述したように、従来、大面積、低コスト、高品質なダイヤモンド電子素子を製造することができなかった。そこで、本発明者はこのような問題を解決すべく鋭意検討を重ねた。その結果、基材をシリコン基材として、その上に中間層、下地層、単結晶ダイヤモンド層の構成とすることが最適と考え、鋭意検討した結果、中間層及び下地層の材料、更には単結晶ダイヤモンド層の厚みを３００μｍ以下と規定することで所望の性能を有するダイヤモンド電子素子が得られることを見出し、本発明を完成させた。
【００３３】
まず、本発明のダイヤモンド電子素子について図１を参照して説明する。
図１に示すように、本発明のダイヤモンド電子素子１は、シリコン基材２と、該シリコン基材２上に形成される中間層３と、該中間層３上に形成される下地層４と、該下地層４上に形成された単結晶ダイヤモンド層５とを有している。
【００３４】
中間層３は、単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層のいずれかからなる。また、下地層４は、イリジウム層、ロジウム層、白金層のいずれかからなる。
【００３５】
このとき、シリコン基材２と中間層３との間に、金、白金、チタン、クロム、イリジウム、ロジウム、シリコン、酸化シリコン（ＳｉＯ２）のいずれかからなる薄膜６が１層以上形成されたものであることが好ましい。
【００３６】
このようなものであれば、薄膜６が介在していることによって、中間層３とシリコン基材２との接続性が向上して、より良好な状態の中間層３が形成されたものとなる。
【００３７】
尚、本発明においては、シリコン基材より上に中間層を有し、中間層より上に下地層を有し、この下地層より上に単結晶ダイヤモンド層を有すればよく、これらの層の間に目的に応じて緩和層等を設けても良い。また、前記各層は、２層以上から成るものとしても良い。
【００３８】
下地層４上に形成された単結晶ダイヤモンド層５の結晶性が、波長λ＝１．５４ÅのＸ線回折法で分析したダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークのロッキングカーブ半値幅（ＦＷＨＭ）が３°以下のものであることが好ましい。
このような範囲の半値幅を有するものであれば、充分なデバイス性能を得ることが可能となる。
【００３９】
ここで、単結晶ダイヤモンド層５の厚みは、３００μｍ以下である必要がある。
このように、本発明のダイヤモンド電子素子において、単結晶ダイヤモンド層５の厚みは３００μｍ以下であるので、単結晶ダイヤモンド層５を形成するための時間が短くなる。さらに、単結晶ダイヤモンド層５の表面の凹凸が抑制されたものとなるので、研磨加工に要する時間も短くなる。そのため、低コストなものとなる。さらに、単結晶ダイヤモンド層５の反りが抑制されるため、クラックの発生や破損が防止され、研磨加工やデバイス作製を容易に行うことができるものとなる。
【００４０】
単結晶ダイヤモンド層５は、ボロン不純物を導入したｐ型単結晶ダイヤモンド、リン不純物を導入したｎ型単結晶ダイヤモンド、不純物を導入しない高抵抗単結晶ダイヤモンドのいずれかから選択される単結晶ダイヤモンド層が２層以上積層されたものとすることができる。この積層させる単結晶ダイヤモンド層５の選択は特に限定されず、例えば、ｐ型単結晶ダイヤモンドを２層積層させるなど、適宜決定することができる。
【００４１】
このような、２層以上よりなる積層の単結晶ダイヤモンド層５が形成されたものとすることで、目的に応じて種々のデバイスとして好適に動作させることができる。例えば、具体的にはＬＥＤ、パワーデバイスなどの用途とすることができる。
【００４２】
上記のような２層以上よりなる積層の単結晶ダイヤモンド層が形成される場合には、それらの合計の厚さが３００μｍ以下である必要がある。
【００４３】
このような本発明のダイヤモンド電子素子１であれば、大面積、低コスト、高品質なダイヤモンド電子素子となる。このようなダイヤモンド電子素子１を、ＬＥＤ、パワーデバイスなどの用途とすれば、大面積に低コストで所望の特性を充分に得ることが可能となる。
【００４４】
次に、本発明のダイヤモンド電子素子の製造方法について図１、図２を参照して説明する。
（準備工程：図２のＳＰ１）
まず、シリコン基材２を準備する。
準備するシリコン基材２としては、特に限定されず、例えば両面研磨した直径５〜１５０ｍｍの単結晶シリコンウェーハとすることができる。シリコンウェーハは、安価に大面積かつ高品質なものの入手が可能である。
【００４５】
ここで、上述の準備工程（図２のＳＰ１）と後述する中間層工程（図２のＳＰ２）との間に、シリコン基材２上に金、白金、チタン、クロム、イリジウム、ロジウム、シリコン、酸化シリコン（ＳｉＯ２）のいずれかからなる薄膜を１層以上形成する工程を行うことが好ましい。
【００４６】
このように、シリコン基材２と中間層３との間に薄膜６を１層以上介在させることで、中間層３とシリコン基材２との接続性が向上して、より良好な状態の中間層３を形成することが可能となる。形成方法は特に限定されず、従来行われているいずれの方法も採用可能である。
【００４７】
（中間層工程：図２のＳＰ２）
次に、シリコン基材２上に単結晶ＭｇＯ層、単結晶ＳｒＴｉＯ３層、α−Ａｌ２Ｏ３層、ＹＳＺ（イットリア安定化ジルコニア）層の内のいずれかからなる中間層３を形成する。
【００４８】
中間層３は、例えば、スパッター、電子ビーム蒸着、気相合成、分子ビームエピタキシー法など、または、貼り合わせ法、接着剤法などを用いて形成することができる。
【００４９】
（下地層工程；図２のＳＰ３）
次に、中間層３上にイリジウム層、ロジウム層、白金層のいずれかからなる下地層４を形成する。
【００５０】
下地層４は、例えば、スパッター、電子ビーム蒸着、気相合成、分子線エピタキシー法などでヘテロエピタキシャル成長させることで、形成することができる。
【００５１】
（単結晶ダイヤモンド層工程：図２のＳＰ４）
そして、下地層４上に単結晶ダイヤモンド層５を形成する。
このとき、単結晶ダイヤモンド層５の厚みが、３００μｍよりも厚いと、長時間成長が必要となったり、表面の凹凸が大きくなり長時間の研磨加工を要したりして、高コスト要因となる。また、反りが大きくなり、研磨加工やデバイス作製が困難となる。場合によってはクラックの発生や、破損の原因となってしまう。
【００５２】
そのため、単結晶ダイヤモンド層工程において形成する単結晶ダイヤモンド層５の厚みを、３００μｍ以下とする。これにより、単結晶ダイヤモンド層を形成するための時間が短くなり、さらに、単結晶ダイヤモンド層の表面の凹凸を抑制することができるので、研磨加工に要する時間も短くなる。このため、低コストとすることができる。また、単結晶ダイヤモンド層の反りが抑制されるため、クラックの発生や破損を防止することができ、研磨加工やデバイス作製を容易に行うことができる。
【００５３】
単結晶ダイヤモンド層５は、マイクロ波ＣＶＤ、ＤＣプラズマＣＶＤ、熱フィラメントＣＶＤ、アーク放電ＣＶＤ法などでヘテロエピタキシャル成長させることで、形成することができる。
【００５４】
このとき、下地層４上に形成する単結晶ダイヤモンド層５の結晶性を、波長λ＝１．５４ÅのＸ線回折法で分析したダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークのロッキングカーブ半値幅（ＦＷＨＭ）が３°以下とすることが好ましい。このような結晶性を有するダイヤモンド層５の形成は、例えば、下地層４の表面にダイヤモンドの核形成のための前処理（バイアス処理）を行った後、マイクロ波ＣＶＤ、ＤＣプラズマＣＶＤ、熱フィラメントＣＶＤ、アーク放電ＣＶＤ法などによって、単結晶ダイヤモンド層５をヘテロエピタキシャル成長させることで行うことができる。
【００５５】
このようにすれば、半値幅が十分に小さくなり、充分なデバイス性能を得ることがより確実にできる。
【００５６】
またこのとき、下地層４上に形成する単結晶ダイヤモンド層５として、ボロン不純物を導入したｐ型単結晶ダイヤモンド、リン不純物を導入したｎ型単結晶ダイヤモンド、不純物を導入しない高抵抗単結晶ダイヤモンドのいずれかから選択される単結晶ダイヤモンド層５を２層以上積層させることができる。この積層させる単結晶ダイヤモンド層５の選択は特に限定されず、例えば、ｐ型単結晶ダイヤモンドを２層積層させるなど、適宜決定することができる。
【００５７】
このような２層以上よりなる積層の単結晶ダイヤモンド層５を形成されたものとすることで、目的に応じて種々のデバイスとして好適に動作させることができる。
【００５８】
また、単結晶ダイヤモンド層５を上記のように２層以上の層構造とする場合には、それらの合計の厚さを３００μｍ以下とする必要がある。
【００５９】
このような本発明のダイヤモンド電子素子の製造方法であれば、大面積、低コスト、高品質なダイヤモンド電子素子を製造することができる。このようなダイヤモンド電子素子を、ＬＥＤ、パワーデバイスなどの用途とすれば、大面積に低コストで所望の特性を充分に得ることが可能となる。
【実施例】
【００６０】
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
【００６１】
（実施例１）
まず、１０．０ｍｍ直径、厚さが１．０ｍｍで方位（１００）の両面研磨された単結晶シリコンウェーハをシリコン基材２として用意した。
【００６２】
そして、単結晶ダイヤモンド層５の製膜を行う面側に単結晶ＭｇＯ層を電子ビーム蒸着法で、真空中、基板温度９００℃の条件で単結晶ＭｇＯ層が１μｍになるまでエピタキシャル成長して、中間層３を形成した。
【００６３】
次に、単結晶ＭｇＯ層上にＩｒ（イリジウム）層をヘテロエピタキシャル成長させて、下地層４を形成した。製膜には直径６インチ（１５０ｍｍ）、厚み５ｍｍ、純度９９．９％以上のＩｒをターゲットとしたＲ．Ｆ．（１３．５６ＭＨｚ）マグネトロンスパッター法を用いた。単結晶ＭｇＯ層が形成済みの基板を８００℃に加熱し、ベースプレッシャーが６×１０−７Ｔｏｒｒ（約８．０×１０−５Ｐａ）以下になるのを確認した後、Ａｒガスを１０ｓｃｃｍ導入した。排気系に通じるバルブの開口度を調節して５×１０−２Ｔｏｒｒ（約６．７Ｐａ）とした後、Ｒ．Ｆ．電力１０００Ｗを入力して１５分間製膜を行った。得られたＩｒ層は厚さ０．７μｍであった。
【００６４】
次に、ダイヤモンドの核形成のための前処理（バイアス処理）を行った。Ｉｒ層が形成された基板を、１５ｍｍ直径で平板型の電極上にセットし、ベースプレッシャーが１×１０−６Ｔｏｒｒ（約１．３×１０−４Ｐａ）以下になるのを確認した後、水素希釈メタン（ＣＨ４／（ＣＨ４＋Ｈ２）＝５．０ｖｏｌ．％）を５００ｓｃｃｍ導入した。排気系に通じるバルブの開口度を調節して１００Ｔｏｒｒ（約１．３×１０４Ｐａ）とした後、基板側電極に負電圧を印加して９０ｓｅｃ間プラズマにさらして、基板表面をバイアス処理した。
【００６５】
最後に、ＤＣプラズマＣＶＤ法によって単結晶ダイヤモンド層５をヘテロエピタキシャル成長させた。バイアス処理を施した基板を、ＤＣプラズマＣＶＤ装置のチャンバー内にセットし、ロータリーポンプで１０−３Ｔｏｒｒ（約１．３×１０−１Ｐａ）以下のベースプレッシャーまで排気した後、原料ガスである水素希釈メタン（ＣＨ４／（ＣＨ４＋Ｈ２）＝５．０ｖｏｌ．％）を１０００ｓｃｃｍ導入した。排気系に通じるバルブの開口度を調節してチャンバー内を１１０Ｔｏｒｒ（約１．５×１０４Ｐａ）にした後、２．０Ａの直流電流を流して１０時間製膜を行った。製膜中の基板温度をパイロメーターで測定したところ９５０℃であった。
【００６６】
得られた単結晶ダイヤモンド層５は１０ｍｍ直径の基板全面で剥離も無く完全な連続膜であり、膜厚は５０μｍであった。この単結晶ダイヤモンド層５をＸ線回折測定（入射Ｘ線波長１．５４Å）したところ、ダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークの半値幅が６００ａｒｃｓｅｃ（約０．１６７°）であった。
【００６７】
この基板から２ｍｍ角を切り出して基板とし、ダイヤモンド・ショットキーバリアダイオード（ｄｉａｍｏｎｄ  Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ：ＳＢＤ）を作製した。
【００６８】
まず、単結晶ダイヤモンド層５の表面を研磨加工して表面粗さＲＭＳ＝０．３ｎｍ（１０μｍ角領域ＡＦＭ測定）とした。次に、マイクロ波ＣＶＤ法で、高濃度ボロンドープしたｐ型の単結晶ダイヤモンド層５ａ（Ｐ＋、１０２０ａｔｏｍｓ／ｃｍ３）を１μｍ厚形成した。更に低ボロンドープしたｐ型の単結晶ダイヤモンド層５ｂ（Ｐ、４×１０１６ａｔｏｍｓ／ｃｍ３）を１μｍ厚形成した。電極には、３８０μｍ直径のオーミック電極７（Ａｕ／Ｐｔ／Ｔｉ界面側）、ＳＢＤのために、１８０μｍ直径のＰｔのショットキー電極８を形成した。図３は、作成したＳＢＤの概略断面図である。図４は、作製したＳＢＤの外観写真である。
【００６９】
このようにして作製したＳＢＤのＩ−Ｖ特性を測定した。このときの測定結果を図５に示した。測定結果より導出された整流特性は１０１２であり、Ｉｄｅａｌｉｔｙ  ｆａｃｔｏｒは、ｎ＝１．２であった。これらは、ＨＰＨＴダイヤモンドと同等の値である。
【００７０】
（実施例２）
実施例１において、シリコン基材２上にスパッター法でＰｔの薄膜を１μｍ形成してから、単結晶ＭｇＯ層（中間層）のヘテロエピタキシャル成長を行った以外は同様にして、厚み５０μｍの単結晶ダイヤモンド層５を形成したところ、この単結晶ダイヤモンド層５をＸ線回折測定（入射Ｘ線波長１．５４Å）したところ、ダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークの半値幅が５３０ａｒｃｓｅｃ（約０．１４７°）であった。実施例１と同様にＳＢＤを作製して、Ｉ−Ｖ特性を測定したところ、ＨＰＨＴダイヤモンドと同等の特性を示すことができた。
【００７１】
（実施例３）
実施例１において、シリコン基材２上の単結晶ダイヤモンド層５の製膜を行う面側に、単結晶ＭｇＯ層を分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）法で、厚みが５０ｎｍになるまでエピタキシャル成長してから、Ｉｒ層（下地層４）のヘテロエピタキシャル成長を行った以外は同様にして、厚み５０μｍの単結晶ダイヤモンド層５を形成したところ、この単結晶ダイヤモンド層５をＸ線回折測定（入射Ｘ線波長１．５４Å）したところ、ダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークの半値幅が５６０ａｒｃｓｅｃ（約０．１５６°）であった。実施例１と同様にＳＢＤを作製して、Ｉ−Ｖ特性を測定したところ、ＨＰＨＴダイヤモンドと同等の特性を示すことができた。
【００７２】
（実施例４）
実施例１において、シリコン基材２上の単結晶ダイヤモンド層５の製膜を行う面側に、単結晶ＭｇＯ層をパルスレーザーデポジション（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ）法で、厚みが１０μｍになるまでエピタキシャル成長してから、Ｉｒ層（下地層４）のヘテロエピタキシャル成長を行った以外は同様にして、厚み５０μｍの単結晶ダイヤモンド層５を形成したところ、この単結晶ダイヤモンド層５をＸ線回折測定（入射Ｘ線波長１．５４Å）したところ、ダイヤモンド（００４）帰属の２θ＝１１９．５°における回折強度ピークの半値幅が６１０ａｒｃｓｅｃ（約０．１６９°）であった。実施例１と同様にＳＢＤを作製して、Ｉ−Ｖ特性を測定したところ、ＨＰＨＴダイヤモンドと同等の特性を示すことができた。
【００７３】
（実施例５）
実施例１と同様にしてＤＣプラズマＣＶＤで５０μｍの単結晶ダイヤモンド層５を形成した後、単結晶ダイヤモンド層５をマイクロ波ＣＶＤで３５ｈ追加成長させて、単結晶ダイヤモンド層５の合計厚みを２９８μｍとした。その後、実施例１と同様して、マイクロ波ＣＶＤ法で、高濃度ボロンドープした単結晶ダイヤモンド層５ａを１μｍ厚、更に低ボロンドープした単結晶ダイヤモンド層５ｂを１μｍ厚形成した（図３参照）。即ち、実施例５における単結晶ダイヤモンド層５、５ａ、５ｂの合計の厚みは、３００μｍとした。その後、実施例１と同様にして、ＳＢＤを作製し、そのＩ−Ｖ特性を測定したところ、ＨＰＨＴダイヤモンドと同等の特性を示すことができた。
【００７４】
（実施例６）
実施例１と同様にしてＤＣプラズマＣＶＤで１０μｍの単結晶ダイヤモンド層５を形成した後、単結晶ダイヤモンド層５をマイクロ波ＣＶＤで１３ｈ追加成長させて、単結晶ダイヤモンド層５の合計厚みを１０１μｍとした。その後、実施例１と同様して、マイクロ波ＣＶＤ法で、高濃度ボロンドープした単結晶ダイヤモンド層５ａを１μｍ厚、更に低ボロンドープした単結晶ダイヤモンド層５ｂを１μｍ厚形成した（図３参照）。即ち、実施例６における単結晶ダイヤモンド層５、５ａ、５ｂの合計の厚みは、１０３μｍとした。その後、実施例１と同様にして、ＳＢＤを作製し、そのＩ−Ｖ特性を測定したところ、ＨＰＨＴダイヤモンドと同等の特性を示すことができた。
【００７５】
（実施例７）
実施例１と同様にしてＤＣプラズマＣＶＤで１０μｍの単結晶ダイヤモンド層５を形成した後、単結晶ダイヤモンド層５をマイクロ波ＣＶＤで２７ｈ追加成長させて、単結晶ダイヤモンド層５の合計厚みを１９９μｍとした。その後、実施例１と同様して、マイクロ波ＣＶＤ法で、高濃度ボロンドープした単結晶ダイヤモンド層５ａを１μｍ厚、更に低ボロンドープした単結晶ダイヤモンド層５ｂを１μｍ厚形成した（図３参照）。即ち、実施例７における単結晶ダイヤモンド層５、５ａ、５ｂの合計の厚みは、２０１μｍとした。その後、実施例１と同様にして、ＳＢＤを作製し、そのＩ−Ｖ特性を測定したところ、ＨＰＨＴダイヤモンドと同等の特性を示すことができた。
【００７６】
このように、実施例１〜７で、ＨＰＨＴダイヤモンドと同等の品質で、大面積、低コストなダイヤモンド電子素子を作成することができた。
【００７７】
（比較例１）
実施例１において用いたシリコン基材を用いないで、代わりに、１０．０ｍｍ直径、厚さが１．０ｍｍで方位（１００）の両面研磨した単結晶ＭｇＯを基材として用い、これに実施例１と同様にＩｒ層を製膜、バイアス処理、ＤＣプラズマＣＶＤをして５０μｍ厚の単結晶ダイヤモンド層を成長させた。ＣＶＤ終了後、室温に戻して、チャンバーから取り出すと、単結晶ＭｇＯ層面から単結晶ダイヤモンド層／Ｉｒ層が剥離して散らばっていた。これは、応力が大きいため剥離したと考えられる。
【００７８】
（比較例２）
実施例１と同様にしてＤＣプラズマＣＶＤで５０μｍの単結晶ダイヤモンド層を形成した後、マイクロ波ＣＶＤで４３ｈ追加成長させて、単結晶ダイヤモンド層の合計厚みを３５０μｍとした。その後、室温に戻して、チャンバーから取り出すと、単結晶ダイヤモンド層の全面に多数のクラックが入っていた。
【００７９】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００８０】
１…ダイヤモンド電子素子、  ２…シリコン基材、  ３…中間層、  ４…下地層、
５、５ａ、５ｂ…単結晶ダイヤモンド層、  ６…薄膜、  ７…オーミック電極、
８…ショットキー電極。
【図１】
2017034220.tif 000003
【図２】
2017034220.tif 000004
【図３】
2017034220.tif 000005
【図５】
2017034220.tif 000006
【図４】
2017034220.tif 000007