(57)【要約】【課題】スイッチングトランジスタのオンオフを切り替えるスイッチング速度を高速にする。【解決手段】トランジスタ駆動回路１は、インダクタＬ１をスイッチング制御するスイッチングトランジスタＱ１を駆動する。動作電圧発生回路１０は、信号Ｐｗｍ１がハイレベルであるとき、抵抗１４を介してスイッチングトランジスタＱ１のゲートから他端に電流Ｉｍ５を流し、スイッチングトランジスタＱ１の動作電圧を発生する。パルス発生回路１５は、信号Ｐｗｍ１がハイレベルに立ち上がったとき、信号Ｐｗｍ１の立ち上がりタイミングｔ２後の所定のタイミングｔ３を発生する。ＰＭＯＳトランジスタＭ６は、高電圧ＶＰＰを印加される一端と、スイッチングトランジスタＱ１のゲートに接続された他端とを有する。ＰＭＯＳトランジスタＭ６は、信号Ｐｗｍ１の立ち上がりタイミングｔ２から所定のタイミングｔ３までの期間中オンする。【選択図】図２
2017011898.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を入力する一端と他端を有するスイッチングトランジスタであって、上記他端とゲート間の電圧差に基づき上記他端に接続された誘導性負荷をスイッチング制御するスイッチングトランジスタを駆動するトランジスタ駆動回路であって、
外部から入力される信号がハイレベルであるとき、抵抗を介して上記スイッチングトランジスタのゲートから上記スイッチングトランジスタの他端に所定の電流を流し、上記スイッチングトランジスタの動作電圧を発生する動作電圧発生回路と、
上記信号がハイレベルに立ち上がったとき、上記信号の立ち上がりタイミング後の所定のタイミングを発生するタイミング発生回路と、
上記信号のハイレベルの電圧よりも高い高電圧を印加される一端と、上記スイッチングトランジスタのゲートに接続された他端とを有し、上記信号の立ち上がりタイミングから上記所定のタイミングまでの期間中にオンする第１のトランジスタと
を備えたことを特徴とするトランジスタ駆動回路。
【請求項２】
上記所定のタイミングは、上記信号の立ち上がりタイミングから所定の遅延期間を経過したタイミングであることを特徴とする請求項１に記載のトランジスタ駆動回路。
【請求項３】
上記タイミング発生回路は、上記信号がハイレベルに立ち上がったとき、上記スイッチングトランジスタの他端の電位の立ち上がりタイミングを上記所定のタイミングとして検出することを特徴とする請求項１に記載のトランジスタ駆動回路。
【請求項４】
上記動作電圧発生回路は、所定の出力インピーダンスと上記高電圧に基づき上記所定の電流を発生し、
上記第１のトランジスタは、上記動作電圧発生回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１〜３のいずれか１項に記載のトランジスタ駆動回路。
【請求項５】
上記スイッチングトランジスタの他端とゲートとの間に接続され、上記信号がローレベルであるときにオンする第２のトランジスタと、
上記第２のトランジスタのゲートに接続された一端と他端を有し、上記第２のトランジスタがオンしているときにオンする第３のトランジスタと、
上記第３のトランジスタの他端と接地との間に接続され、上記信号がハイレベルであるときにオンする第４のトランジスタと
をさらに備えることを特徴とする請求項１〜４のいずれか１項に記載のトランジスタ駆動回路。
【請求項６】
上記スイッチングトランジスタの他端とゲートとの間に接続され、上記信号がローレベルであるときにオンする第２のトランジスタと、
上記スイッチングトランジスタのゲートと接地との間に接続され、上記信号がローレベルであるときにオンする第５のトランジスタと
をさらに備えることを特徴とする請求項１〜４のいずれか１項に記載のトランジスタ駆動回路。
【請求項７】
上記第２のトランジスタに接続されたアノードと、上記第５のトランジスタに接続されたカソードとを有する第１のダイオードをさらに備えることを特徴とする請求項６項に記載のトランジスタ駆動回路。
【請求項８】
上記第２のトランジスタのゲートに接続されたカソードを有する第２のダイオードをさらに備えることを特徴とする請求項５〜７のいずれか１項に記載のトランジスタ駆動回路。
【請求項９】
上記スイッチングトランジスタは、上記誘導性負荷を同期整流するようにオンオフ動作する同期整流トランジスタに接続されていることを特徴とする請求項１〜８のいずれか１項に記載のトランジスタ駆動回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のトランジスタ駆動回路を備え、上記トランジスタ駆動回路によって駆動されるスイッチングトランジスタのスイッチング制御により、誘導性負荷を有するモータを駆動することを特徴とするモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ駆動回路、及びトランジスタ駆動回路を備えたモータ駆動装置に関する。
【背景技術】
【０００２】
誘導性負荷をスイッチング制御により駆動する場合において、入力電圧を誘導性負荷に供給する高圧側のスイッチングトランジスタに、コスト及び低オン抵抗の観点からＮＭＯＳトランジスタを用いることがある。
【０００３】
特許文献１は、オン抵抗の低いＮＭＯＳトランジスタのゲートソース間容量は大きいため、ハイサイド（高圧側）で高速駆動するためには駆動回路の消費電力が大きくなってしまうことを解決するためのトランジスタの駆動方法を開示している。特許文献１の駆動方法では、ブリッジを構成するハイサイドのトランジスタのゲートとソース間に接続された抵抗に、電流スイッチング機能を備えた電流ミラー回路の出力電流を流し、抵抗の端子間電圧によってトランジスタをスイッチ動作させる。
【０００４】
特許文献１のトランジスタの駆動方法によると、電流ミラー回路の出力電流は、ハイサイドのトランジスタのゲートとソース間に接続された抵抗だけでなくゲートソース間容量などの寄生容量にも流れる。このため、ハイサイドのトランジスタをオンするためにはゲートソース間容量を充電するまでの期間を費やし、オフからオンに切り替わる速度が遅かった。また、ハイサイドのトランジスタをオフするときにも、ゲートソース間容量などの寄生容量に充電された電荷を抵抗によって放電するまでの期間を費やし、オンからオフに切り替わる速度も遅かった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の誘導性負荷を高圧側でスイッチング制御するスイッチングトランジスタの駆動技術では、スイッチングトランジスタのオンオフを切り替えるスイッチング速度が遅いという問題があった。
【０００６】
本発明の目的は、従来技術と比較して、スイッチングトランジスタのオンオフを切り替えるスイッチング速度を高速にすることができるトランジスタ駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るトランジスタ駆動回路は、入力電圧を入力する一端と他端を有するスイッチングトランジスタであって、上記他端とゲート間の電圧差に基づき上記他端に接続された誘導性負荷をスイッチング制御するスイッチングトランジスタを駆動する。トランジスタ駆動回路は、動作電圧発生回路と、タイミング発生回路と、第１のトランジスタとを備える。動作電圧発生回路は、外部から入力される信号がハイレベルであるとき、抵抗を介して上記スイッチングトランジスタのゲートから上記スイッチングトランジスタの他端に所定の電流を流し、上記スイッチングトランジスタの動作電圧を発生する。タイミング発生回路は、上記信号がハイレベルに立ち上がったとき、上記信号の立ち上がりタイミング後の所定のタイミングを発生する。第１のトランジスタは、上記信号のハイレベルの電圧よりも高い高電圧を印加される一端と、上記スイッチングトランジスタのゲートに接続された他端とを有し、上記信号の立ち上がりタイミングから上記所定のタイミングまでの期間中にオンする。
【発明の効果】
【０００８】
本発明に係るトランジスタ駆動回路によれば、従来技術と比較して、スイッチングトランジスタのオンオフを切り替えるスイッチング速度を高速にすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係るモータ駆動装置の構成を示すブロック図である。
【図２】図１のトランジスタ駆動回路１の構成を示す回路図である。
【図３】図１のトランジスタ駆動回路１による動作を示す各信号のタイミングチャートである。
【図４】実施形態１の変形例に係るトランジスタ駆動回路１Ａの構成を示す回路図である。
【図５】図４のトランジスタ駆動回路１Ａによる動作を示す各信号のタイミングチャートである。
【図６】実施形態２に係るトランジスタ駆動回路１Ｂの構成を示す回路図である。
【図７】図６のトランジスタ駆動回路１Ｂの立ち上がりタイミング検出回路３の構成例を示す回路図である。
【図８】図６のトランジスタ駆動回路１Ｂによる動作を示す各信号のタイミングチャートである。
【図９】実施形態２の変形例に係るトランジスタ駆動回路１ａの構成を示す回路図である。
【図１０】実施形態２の変形例の立ち上がりタイミング検出回路３Ａを示す回路図である。
【図１１】実施形態３に係るトランジスタ駆動回路１Ｃの構成を示す回路図である。
【図１２】図１１のトランジスタ駆動回路１Ｃによる動作を示す各信号のタイミングチャートである。
【図１３】実施形態３の変形例１に係るトランジスタ駆動回路１Ｄの構成を示す回路図である。
【図１４】実施形態３の変形例２に係るトランジスタ駆動回路１ｂの構成を示す回路図である。
【図１５】実施形態３の変形例３に係るトランジスタ駆動回路１ｃの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
実施形態１．
図１は、本発明の実施形態１に係るモータ駆動装置の構成を示すブロック図である。図１において、モータ駆動装置は、モータ５と、制御部５０と、複数の駆動部５１と、入力電圧発生部５２とを備える。モータ５は、例えば三相ＤＣ（直流）ブラシレスモータで構成され、３つのインダクタＬ１を備える。複数の駆動部５１は、それぞれインダクタＬ１を駆動する同期整流型駆動回路であり、それぞれトランジスタ駆動回路１と、高電圧発生回路５３と、インバータ素子５４，５５と、スイッチングトランジスタＱ１と、同期整流トランジスタＱ２とを備える。本実施形態のモータ駆動装置は、スイッチングトランジスタＱ１と同期整流トランジスタＱ２のスイッチング制御によってモータ５を駆動する装置である。
【００１２】
図１において、制御部５０は、例えばロジック回路で構成され、スイッチングトランジスタＱ１のオンオフ動作をＰＷＭ（パルス幅変調）制御するためのＰＷＭ信号Ｐｗｍ１を生成して、駆動部５１のトランジスタ駆動回路１に出力する。制御部５０は、ＰＷＭ信号Ｐｗｍ１に同期する同期ＰＷＭ信号Ｐｗｍ２を生成して、インバータ素子５４に出力する。入力電圧発生部５２は、例えば交流源と交流源からの交流電圧を入力電圧ＶＩＮに変換するＡＣ／ＤＣ（交流／直流）コンバータで構成され、入力電圧ＶＩＮをスイッチングトランジスタＱ１に入力する。
【００１３】
駆動部５１において、高電圧発生回路５３は、例えばチャージポンプ回路で構成され、例えば入力電圧ＶＩＮから入力電圧ＶＣＣよりも高い高電圧ＶＰＰを発生してトランジスタ駆動回路１に供給する。トランジスタ駆動回路１は、詳細後述するように、制御部５０からのＰＷＭ信号Ｐｗｍ１に基づいて、スイッチングトランジスタＱ１のゲートとソース間の電圧差であるゲートソース間電圧Ｖｇｓ１を発生し、スイッチングトランジスタＱ１を駆動する。インバータ素子５４，５５は互いに直列に接続され、制御部５０からの同期ＰＷＭ信号Ｐｗｍ２を、例えば５Ｖなどの電源電圧ＶＣＣと接地電圧の間の電圧として、同期整流トランジスタＱ２のゲートに出力する。
【００１４】
スイッチングトランジスタＱ１は、本実施形態ではＮＭＯＳＦＥＴ（ｎ型金属酸化膜半導体電界効果トランジスタ）で構成される。スイッチングトランジスタＱ１において、入力電圧ＶＩＮはドレインに印加され、ソースは同期整流トランジスタＱ２のドレイン及びインダクタＬ１に接続される。同期整流トランジスタＱ２は、本実施形態ではＮＭＯＳＦＥＴで構成され、同期整流トランジスタＱ２のソースは接地される。
【００１５】
本実施形態において、入力電圧ＶＩＮと接地電圧の間の高圧側からインダクタＬ１をスイッチング制御するスイッチングトランジスタＱ１は、ｐ型ではなくｎ型のトランジスタで構成される。このため、本実施形態におけるトランジスタ駆動回路１は、スイッチングトランジスタＱ１のドレインの電圧よりも高い高電圧ＶＰＰを用いてスイッチングトランジスタＱ１を駆動する。
【００１６】
図２は、図１のトランジスタ駆動回路１の構成を示す回路図である。図２において、トランジスタ駆動回路１は、動作電圧発生回路１０と、パルス発生回路１５と、レベルシフタ回路１６と、インバータ素子１１，１７と、ＰＭＯＳ（ｐ型ＭＯＳ）トランジスタＭ６と、ツェナーダイオードＺＤ１と、スイッチング回路２０とを備える。動作電圧発生回路１０は、ＮＭＯＳトランジスタＭ１〜Ｍ３と、ＰＭＯＳトランジスタＭ４，Ｍ５と、電流源Ｓ１と、抵抗１４とを備える。スイッチング回路２０は、インバータ素子２１と、ＮＭＯＳトランジスタＭ７〜Ｍ９，Ｍ１２と、ＰＭＯＳトランジスタＭ１０，Ｍ１１と、電流源Ｓ２と、抵抗２４と、ツェナーダイオードＺＤ２とを備える。
【００１７】
図２において、図１の制御部５０からのＰＷＭ信号Ｐｗｍ１はインバータ素子１１及びパルス発生回路１５に入力される。インバータ素子１１は、ＰＷＭ信号Ｐｗｍ１のハイレベル又はローレベルの電圧を反転して、出力電圧Ｖ１１としてＮＭＯＳトランジスタＭ１のゲート及びインバータ素子２１に出力する。図１の高電圧発生回路５３からの高電圧ＶＰＰは、ＰＭＯＳトランジスタＭ４〜Ｍ６，Ｍ１０，Ｍ１１に供給される。
【００１８】
動作電圧発生回路１０において、ＮＭＯＳトランジスタＭ１の一端は電流源Ｓ１及びＮＭＯＳトランジスタＭ２に接続され、他端は接地される。ＮＭＯＳトランジスタＭ１は、インバータ素子１１の出力電圧Ｖ１１がハイレベルであるときにオンし、ローレベルであるときにオフする。電流源Ｓ１は電源電圧ＶＣＣに基づき駆動し、定電流Ｉｓ１を発生する。定電流Ｉｓ１は、ＮＭＯＳトランジスタＭ１がオンのときＮＭＯＳトランジスタＭ１に流れ、ＮＭＯＳトランジスタＭ１がオフのときＮＭＯＳトランジスタＭ２に流れる。
【００１９】
ＮＭＯＳトランジスタＭ２のゲートはＮＭＯＳトランジスタＭ３のゲートに接続され、ＮＭＯＳトランジスタＭ２，Ｍ３はカレントミラー回路１２を構成する。カレントミラー回路１２は、定電流Ｉｓ１に対応する電流を発生し、ＰＭＯＳトランジスタＭ４からＮＭＯＳトランジスタＭ３に流す。ＰＭＯＳトランジスタＭ４，Ｍ５のゲートは互いに接続され、ＰＭＯＳトランジスタＭ４，Ｍ５はカレントミラー回路１３を構成する。カレントミラー回路１３のＰＭＯＳトランジスタＭ５は、ＰＭＯＳトランジスタＭ４から流れる電流に対応する電流Ｉｍ５を発生して抵抗１４に流す。
【００２０】
抵抗１４は抵抗値Ｒ１４を有し、スイッチングトランジスタＱ１のゲートとソースの間に接続される。定電流Ｉｓ１、ＮＭＯＳトランジスタＭ２，Ｍ３のサイズ比、ＰＭＯＳトランジスタＭ４，Ｍ５のサイズ比及び抵抗値Ｒ１４は、電流Ｉｍ５と抵抗値Ｒ１４との乗算値がスイッチングトランジスタＱ１の動作電圧以上になるように設定される。動作電圧発生回路１０は、電流Ｉｍ５を抵抗１４に流すことによって、スイッチングトランジスタＱ１のゲートソース間電圧Ｖｇｓ１を発生する。スイッチントランジスタＱ１は、ゲートソース間電圧Ｖｇｓ１の発生後、寄生のゲート容量に電荷が充電されてからオンする。
【００２１】
パルス発生回路１５は、例えばＲＣ遅延回路を備えて構成され、ＰＷＭ信号Ｐｗｍ１がハイレベルに立ち上がったとき、ＰＷＭ信号Ｐｗｍ１の立ち上がりタイミングから所定の遅延期間を示すパルス幅のパルス信号を発生してレベルシフタ回路１６に出力する。なお、パルス発生回路１５は、ＲＣ遅延回路に代えて、又はこれに加えて、定電流源及びキャパシタを備えて構成されてもよい。パルス発生回路１５は、ＰＭＯＳトランジスタＭ６をオンオフ動作するタイミングを発生するタイミング発生回路の一例である。
【００２２】
レベルシフタ回路１６は、例えば増幅回路を備えて構成され、パルス発生回路１５からのパルス信号のハイレベルの電圧を電源電圧ＶＣＣから高電圧ＶＰＰにシフトするように、パルス信号を増幅する。インバータ素子１７は、レベルシフタ回路１６からのパルス信号を反転してＰＭＯＳトランジスタＭ６のゲートに出力する。
【００２３】
ＰＭＯＳトランジスタＭ６は、カレントミラー回路１３のＰＭＯＳトランジスタＭ５の出力インピーダンスよりも低い出力インピーダンスを有し、ＰＭＯＳトランジスタＭ６のドレインはスイッチングトランジスタＱ１のゲートに接続される。ＰＭＯＳトランジスタＭ６は、インバータ素子１７の出力電圧に基づいて、ゲート電位Ｘｍ６がハイレベルであるときにオフし、ゲート電位Ｘｍ６がローレベルであるときにオンする。ＰＭＯＳトランジスタＭ６は、オン時において、ドレインに印加された高電圧ＶＰＰに基づきスイッチングトランジスタＱ１のゲート電位ＸＨを引き上げる。
【００２４】
ツェナーダイオードＺＤ１は、スイッチングトランジスタＱ１のゲートにカソードを接続され、スイッチングトランジスタＱ１のソースにアノードを接続される。高電圧ＶＰＰと入力電圧ＶＩＮの電圧差がスイッチングトランジスタＱ１のゲートとソース間の耐圧を超えた場合、ＰＭＯＳトランジスタＭ６からの電流Ｉｍ６はツェナーダイオードＺＤ１に流れ、スイッチングトランジスタＱ１は保護される。
【００２５】
スイッチング回路２０において、インバータ素子２１はインバータ素子１７の出力電圧Ｖ１１を反転してＮＭＯＳトランジスタＭ７のゲートに出力する。ＮＭＯＳトランジスタＭ７の一端は電流源Ｓ２及びＮＭＯＳトランジスタＭ８に接続され、他端は接地される。電流源Ｓ２は電源電圧ＶＣＣに基づき駆動して定電流Ｉｓ２を発生し、定電流Ｉｓ２は、ＮＭＯＳトランジスタＭ７がオンであるときＮＭＯＳトランジスタＭ７に流れ、ＮＭＯＳトランジスタＭ７がオフであるときＮＭＯＳトランジスタＭ８に流れる。
【００２６】
ＮＭＯＳトランジスタＭ８，Ｍ９のゲートは互いに接続され、ＮＭＯＳトランジスタＭ８，Ｍ９はカレントミラー回路２２を構成する。カレントミラー回路２２は、定電流Ｉｓ２に対応する電流を発生し、ＰＭＯＳトランジスタＭ１０からＮＭＯＳトランジスタＭ９に流す。ＰＭＯＳトランジスタＭ１０，Ｍ１１のゲートは互いに接続され、ＰＭＯＳトランジスタＭ１０，Ｍ１１はカレントミラー回路２３を構成する。カレントミラー回路２３のＰＭＯＳトランジスタＭ１１は、ＰＭＯＳトランジスタＭ１０から流れる電流に対応する電流Ｉｍ１１を発生して抵抗２４に流す。
【００２７】
抵抗２４は抵抗値Ｒ２４を有し、ＮＭＯＳトランジスタＭ１２のゲートとソースの間に接続される。定電流Ｉｓ２、各トランジスタＭ８〜Ｍ１１のサイズ比及び抵抗値Ｒ２４は、電流Ｉｍ１１と抵抗値Ｒ２４の乗算値がＮＭＯＳトランジスタＭ１２の動作電圧以上になるように設定される。
【００２８】
ＮＭＯＳトランジスタＭ１２のドレインはスイッチングトランジスタＱ１のゲートに接続され、ＮＭＯＳトランジスタＭ１２のソースはスイッチングトランジスタＱ１のソースに接続される。ＮＭＯＳトランジスタＭ１２はスイッチングトランジスタＱ１より小さいサイズを有し、ＮＭＯＳトランジスタＭ１２のゲート容量などの寄生容量及び動作電圧はスイッチングトランジスタＱ１の寄生容量及び動作電圧よりも小さい。
【００２９】
ツェナーダイオードＺＤ２は、ＮＭＯＳトランジスタＭ１２のゲートにカソードを接続され、ＮＭＯＳトランジスタＭ１２のソースにアノードを接続され、ＮＭＯＳトランジスタＭ１２のゲートソース間の耐圧を保護する。
【００３０】
以上のように構成されたモータ駆動装置のトランジスタ駆動回路１の動作について、図２及び図３を参照して説明する。
【００３１】
図３は、図１のトランジスタ駆動回路１による動作を示す各信号のタイミングチャートである。図３（ａ）は、図１の制御部５０からのＰＷＭ信号Ｐｗｍ１のタイミングを示す。図３（ｂ）は、制御部５０からの同期ＰＷＭ信号Ｐｗｍ２のタイミングを示す。図３（ｃ）は、図２のトランジスタ駆動回路１のインバータ素子１７の出力電圧Ｖ１１のタイミングを示す。図３（ｄ）は、ＰＭＯＳトランジスタＭ６のゲート電位Ｘｍ６のタイミングを示す。図３（ｅ）は、図２のスイッチングトランジスタＱ１のゲート電位ＸＨのタイミングを示す。
【００３２】
図３において、図１の制御部５０は、ＰＷＭ信号Ｐｗｍ１のデューティ比を比Ｔ１：Ｔ２に設定し、ハイレベルの電圧を電源電圧ＶＣＣに設定し、ローレベルの電圧を接地電圧に設定している。時刻ｔ１において、図３（ｂ）に示す同期ＰＷＭ信号Ｐｗｍ２はハイレベルからローレベルになり、図２の同期整流トランジスタＱ２をオフする。時刻ｔ１からデッドタイムを示す所定の期間Ｔ３において、図３（ａ）のＰＷＭ信号Ｐｗｍ１は、同期整流トランジスタＱ２と同時にスイッチングトランジスタＱ１をオンさせないように、ローレベルで保持される。
【００３３】
次いで、期間Ｔ３経過後の時刻ｔ２において、図３（ａ）のＰＷＭ信号Ｐｗｍ１はハイレベルに立ち上がり、図３（ｃ）に示すインバータ素子１１の出力電圧Ｖ１１はローレベルになり、図２の動作電圧発生回路１０は電流Ｉｍ５を抵抗１４に流す。ここで、電流Ｉｍ５を増やすことでスイッチングトランジスタＱ１をオンする動作の高速化が行われた場合、図１の高電圧発生回路５３の負荷が大きくなり、電流損失の増大を招いてしまう。
【００３４】
そこで、本実施形態では、図３（ｄ）に示すように、ＰＷＭ信号Ｐｗｍ１の立ち上がりに応じてＰＭＯＳトランジスタＭ６を所定のパルス幅の期間Ｔ４だけオンし、図３（ｅ）に示すスイッチングトランジスタＱ１のゲート電位ＸＨを高電圧ＶＰＰまで引き上げる。このとき、ＰＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ５の出力インピーダンスよりも低い出力インピーダンスに基づいて、電流Ｉｍ５よりも大きい電流Ｉｍ６を、期間Ｔ４のみスイッチングトランジスタＱ１のゲート容量に流す。これにより、電流損失の増大を抑制してスイッチングトランジスタＱ１をオンする速度を高速化することができる。
【００３５】
なお、ＰＭＯＳトランジスタＭ６がオンしたときのゲート電位ＸＨは、適宜スイッチングトランジスタＱ１の動作電圧以上に高電圧ＶＰＰ以下の範囲で、適宜設定される。また、ＰＭＯＳトランジスタＭ６のオフ時のゲート電圧Ｘｍ６は、本実施形態では入力電圧ＶＩＮに設定しているが、入力電圧ＶＩＮに限らず、ＰＭＯＳトランジスタＭ６の動作電圧以上でゲートとソース間の耐圧以下の範囲内で適宜設定されればよい。
【００３６】
スイッチングトランジスタＱ１がオンした後に、ＰＭＯＳトランジスタＭ６は、図３（ｄ）に示すように期間Ｔ４経過後の時刻ｔ３にオフする。すると、スイッチングトランジスタＱ１のゲートソース間電圧Ｖｇｓ１は、動作電圧発生回路１０のＰＭＯＳトランジスタＭ５の電流Ｉｍ５と抵抗１４の抵抗値Ｒ１４との乗算値で維持される。これにより、例えば図１のインダクタＬ１から流れるインダクタ電流ＩＬの増大によってスイッチングトランジスタＱ１のソース電位ＸＳが下がった場合であっても、スイッチングトランジスタＱ１のゲートソース間電圧Ｖｇｓ１を一定値に保持することができる。また、図２のツェナーダイオードＺＤ１により、スパイク状等のノイズが生じた場合であっても、スイッチングトランジスタＱ１の耐圧を超えないように保護することができる。
【００３７】
次いで、時刻ｔ２から期間Ｔ１経過後の時刻ｔ４において、図３（ａ）のＰＷＭ信号Ｐｗｍ１はローレベルになり、図３（ｃ）のインバータ素子１１の出力電圧Ｖ１１はハイレベルになり、図２の動作電圧発生回路１０は電流Ｉｍ５の発生を停止する。図３（ｅ）のスイッチングトランジスタＱ１のゲート電位ＸＨは、抵抗１４により寄生容量に充電された電荷の放電によって下がり始める。さらに、ハイレベルの出力電圧Ｖ１１に基づいて、図２のスイッチング回路２０は電流Ｉｍ１１を発生して抵抗２４に流し、ＮＭＯＳトランジスタＭ１２のゲート容量を充電する。
【００３８】
次いで、時刻ｔ５において、スイッチング回路２０のＮＭＯＳトランジスタＭ１２はオンしてスイッチングトランジスタＱ１のゲートとソースを導通する。これにより、図３（ｅ）に示すように、スイッチングトランジスタＱ１のゲート電位ＸＨはソース電位ＸＳと同電位になり、スイッチングトランジスタＱ１はオフする。スイッチング回路２０の動作により、スイッチングトランジスタＱ１の寄生容量の電荷を抵抗１４のみで放電する場合よりもスイッチングトランジスタＱ１をオフする速度を高速化できる。
【００３９】
次いで、時刻ｔ４からデッドタイムを示す所定の期間Ｔ５経過後の時刻ｔ６において、図３（ｂ）の同期ＰＷＭ信号Ｐｗｍ２はハイレベルになり、図２の同期整流トランジスタＱ２はオンする。同期整流トランジスタＱ２をオンしている期間中、図２のスイッチング回路２０はＮＭＯＳトランジスタＭ１２をオンし続ける。これにより、インダクタ電流ＩＬの増大と同期整流トランジスタＱ２のオン抵抗により生じる電圧差がスイッチングトランジスタＱ１の動作電圧を超えた場合であっても、スイッチングトランジスタＱ１をオンさせず、貫通電流の発生を回避することができる。
【００４０】
次いで、時刻ｔ７において、図３（ｂ）の同期ＰＷＭ信号Ｐｗｍ２はローレベルになり、同期整流トランジスタＱ２はオフする。時刻ｔ７から期間Ｔ３経過後、ＰＷＭ信号Ｐｗｍ１は再度、ハイレベルになり、図２のトランジスタ駆動回路１は上記の動作を繰り返し行う。このとき、図２のＮＭＯＳトランジスタＭ１２は、抵抗２４において寄生容量の電荷を放電することによりオフする。
【００４１】
以上のトランジスタ駆動回路１の動作により、スイッチングトランジスタＱ１のオンオフを切り替えるスイッチング速度を高速化して、スイッチングトランジスタＱ１と同期整流トランジスタＱ２によるインダクタＬ１のインダクタ電流ＩＬの同期整流を行える。スイッチングトランジスタＱ１のスイッチング速度が高速であるため、ＰＷＭ信号Ｐｗｍ１と同期ＰＷＭ信号Ｐｗｍ２のデッドタイムの期間Ｔ３，Ｔ５を短縮可能であり、制御部５０においてデューティ比の変化範囲を大きく設定することができる。
【００４２】
以上のように構成された実施形態１に係るトランジスタ駆動回路１によれば、スイッチングトランジスタＱ１を駆動する。スイッチングトランジスタＱ１は、入力電圧ＶＩＮを入力する一端と他端を有し、他端とゲート間の電圧差Ｖｓｇ１に基づき他端に接続されたインダクタＬ１をスイッチング制御する。トランジスタ駆動回路１は、動作電圧発生回路１０と、パルス発生回路１５と、ＰＭＯＳトランジスタＭ６とを備える。動作電圧発生回路１０は、外部から入力されるＰＷＭ信号Ｐｗｍ１がハイレベルであるとき、抵抗１４を介してスイッチングトランジスタＱ１のゲートから他端に電流Ｉｍ５を流し、スイッチングトランジスタＱ１の動作電圧を発生する。パルス発生回路１５は、ＰＷＭ信号Ｐｗｍ１がハイレベルに立ち上がったとき、ＰＷＭ信号Ｐｗｍ１の立ち上がりタイミングｔ２後の所定のタイミングｔ３を発生する。ＰＭＯＳトランジスタＭ６は、ＰＷＭ信号Ｐｗｍ１のハイレベルの電源電圧ＶＣＣよりも高い高電圧ＶＰＰを印加される一端と、スイッチングトランジスタＱ１のゲートに接続された他端とを有する。ＰＭＯＳトランジスタＭ６は、ＰＷＭ信号Ｐｗｍ１の立ち上がりタイミングｔ２から所定のタイミングｔ３までの期間中オンする。
【００４３】
これにより、ＰＷＭ信号Ｐｗｍ１の立ち上がりタイミングに応じてＰＭＯＳトランジスタＭ６をオンし、スイッチングトランジスタＱ１のゲート電位ＸＨが引き上げられる。このため、スイッチングトランジスタＱ１のオンオフを切り替えるスイッチング速度を高速にすることができる。
【００４４】
実施形態１の変形例．
実施形態１では、図２のスイッチングトランジスタＱ１がオンするとき、抵抗２４においてＮＭＯＳトランジスタＭ１２の寄生容量の電荷を放電することによりＮＭＯＳトランジスタＭ１２をオフした。ＰＭＯＳトランジスタＭ６からＮＭＯＳトランジスタＭ１２への貫通電流を考慮すると、ＮＭＯＳトランジスタＭ１２をオフする期間は短いことが望ましい。ＮＭＯＳトランジスタＭ１２をオフする期間を短縮する方法の一例について、以下説明する。
【００４５】
図４は、実施形態１の変形例に係るトランジスタ駆動回路１Ａの構成を示す回路図である。図４のトランジスタ駆動回路１Ａは図２のトランジスタ駆動回路１と比較して、ＰＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４をさらに備えることを特徴とする。ＰＭＯＳトランジスタＭ１３は、ゲートとソースをそれぞれＮＭＯＳトランジスタＭ１２のソースとゲートに接続され、ドレインをＮＭＯＳトランジスタＭ１４のドレインに接続される。ＮＭＯＳトランジスタＭ１４のソースは接地される。ＰＷＭ信号Ｐｗｍ１はインバータ素子１１，２１を介してＮＭＯＳトランジスタＭ１４のゲートに印加される。
【００４６】
図５は、図４のトランジスタ駆動回路１Ａによる動作を示す各信号のタイミングチャートである。図５（ａ）及び図５（ｂ）は、それぞれ図１の制御部５０からのＰＷＭ信号Ｐｗｍ１及び同期ＰＷＭ信号Ｐｗｍ２のタイミングを示す。図５（ｃ）及び図５（ｄ）は、それぞれ図４のトランジスタ駆動回路１Ａのインバータ素子１７の出力電圧Ｖ１１及びＰＭＯＳトランジスタＭ６のゲート電位Ｘｍ６のタイミングを示す。図５（ｅ）及び図５（ｆ）は、それぞれ図４のスイッチングトランジスタＱ１のゲート電位ＸＨ及びソース電位ＸＳのタイミングを示す。図５（ｇ）は、図４のＮＭＯＳトランジスタＭ１２のゲート電位Ｘｍ１２のタイミングを示す。
【００４７】
図５（ｆ）に示すように、ＮＭＯＳトランジスタＭ１２をオフする前の期間Ｔ３において、スイッチングトランジスタＱ１のソース電位ＸＳはローレベルであり、図４のＰＭＯＳトランジスタＭ１３はオンしている。時刻ｔ２ａにおいて、図５（ａ）のＰＷＭ信号Ｐｗｍ１はハイレベルになり、ＮＭＯＳトランジスタＭ１４はオンしてＰＭＯＳトランジスタＭ１３のドレインを接地する。ＮＭＯＳトランジスタＭ１２のゲートはＰＭＯＳトランジスタＭ１３のソースに接続されているため、図５（ｇ）に示すゲート電位Ｘｍ１２は、ソース電位ＸＳ近傍でＰＭＯＳトランジスタＭ１３のしきい値電圧にまで下がる。このため、ＮＭＯＳトランジスタＭ１２はオフする。
【００４８】
以上のように、トランジスタＭ１３，Ｍ１４を介してＮＭＯＳトランジスタＭ１２のゲートを接地することで、ＮＭＯＳトランジスタＭ１２をオフするまでの期間を、抵抗２４による放電のみでオフする場合よりも短縮することができる。また、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１２のしきい値電圧を略一致する、もしくはＰＭＯＳトランジスタＭ１３のしきい値電圧の大きさをトランジスタＭ１２のしきい値電圧よりも小さくなるように設定する。これにより、時刻ｔ２ａにおけるＮＭＯＳトランジスタＭ１２のオン抵抗は非常に高くなる。このため、図５のＰＭＯＳトランジスタＭ６からＮＭＯＳトランジスタＭ１２への貫通電流を大幅に減少させることができる。
【００４９】
実施形態２．
実施形態１では、ＰＭＯＳトランジスタＭ６をオンする期間は一定の期間Ｔ４であったが、一定期間でなくでもよい。実施形態２では、ＰＭＯＳトランジスタＭ６をオンした後にオフするタイミングとして、スイッチングトランジスタＱ１のソース電位ＸＳの立ち上がりタイミングを検出する。これにより、例えばスイッチングトランジスタＱ１が外付けでゲート容量が不定の場合において、ＰＭＯＳトランジスタＭ６をオンする期間を予め設定することなくスイッチング速度を高速化できる。以下、図６〜図８を参照して実施形態２について説明する。
【００５０】
図６は、実施形態２に係るトランジスタ駆動回路１Ｂの構成を示す回路図である。図６のトランジスタ駆動回路１Ｂは、図２のトランジスタ駆動回路１と比較して、パルス発生回路１５に代えて、立ち上がりタイミング検出回路３及びアンドゲート１８を備えることを特徴とする。この相違点について、以下説明する。
【００５１】
図６において、立ち上がりタイミング検出回路３は、スイッチングトランジスタＱ１のソース電位ＸＳの立ち上がりタイミングを検出して、検出結果を示す信号をアンドゲート１８に出力する。アンドゲート１８は、立ち上がりタイミング検出回路３の出力信号とＰＷＭ信号Ｐｗｍ１の論理和を演算して、演算結果を示す信号をレベルシフタ回路１６に出力する。立ち上がりタイミング検出回路３は、ＰＭＯＳトランジスタＭ６をオンオフ動作するタイミングを発生するタイミング発生回路の一例である。
【００５２】
図７は、図６のトランジスタ駆動回路１Ｂの立ち上がりタイミング検出回路３の構成例を示す回路図である。図７において、立ち上がりタイミング検出回路３は、分圧回路３０と、基準電圧Ｖｒｅｆを発生する基準電圧発生回路３３と、コンパレータ３４と、インバータ素子３５とを備える。分圧回路３０は、抵抗値Ｒ３１，Ｒ３２をそれぞれ有する抵抗３１，３２の直列回路で構成され、ソース電位ＸＳと接地電位との間の電圧を抵抗分圧し、分圧電圧Ｖｘｓを発生する。コンパレータ３４は、分圧電圧Ｖｘｓを基準電圧Ｖｒｅｆと比較して、比較結果を示す信号を、インバータ素子３５を介して出力電圧Ｖ３５として、図６のアンドゲート１８に出力する。出力電圧Ｖ３５は、分圧電圧Ｖｘｓが基準電圧Ｖｒｅｆ未満であるときハイレベルを有し、分圧電圧Ｖｘｓが基準電圧Ｖｒｅｆ以上であるときローレベルを有する。
【００５３】
図８は、図６のトランジスタ駆動回路１Ｂによる動作を示す各信号のタイミングチャートである。図８（ａ）及び図８（ｂ）は、それぞれ図１の制御部５０からのＰＷＭ信号Ｐｗｍ１及び同期ＰＷＭ信号Ｐｗｍ２のタイミングを示す。図８（ｃ）及び図８（ｄ）は、それぞれ図６のトランジスタ駆動回路１Ｂのインバータ素子１７の出力電圧Ｖ１１及びＰＭＯＳトランジスタＭ６のゲート電位Ｘｍ６のタイミングを示す。図８（ｅ）及び図８（ｆ）は、それぞれ図６のスイッチングトランジスタＱ１のソース電位ＸＳ及びゲート電位ＸＨのタイミングを示す。
【００５４】
図８の時刻ｔ２において、図８（ａ）のＰＷＭ信号Ｐｗｍ１はハイレベルになり、図８（ｄ）のＰＭＯＳトランジスタＭ６のゲート電位Ｘｍ６はローレベルになる。ＰＭＯＳトランジスタＭ６はオンし、スイッチングトランジスタＱ１のゲート電位ＸＨを引き上げる。ここで、スイッチングトランジスタＱ１がオフからオンに切り替わるとき、スイッチングトランジスタＱ１は電流を流し出す。このため、図８（ｅ）に示すように、スイッチングトランジスタＱ１のソース電位ＸＳは接地電位から立ち上がり、時刻ｔ３ａにおいて図７の基準電圧Ｖｒｅｆに対応するしきい値電位Ｖｒに到達する。このとき、図７の立ち上がりタイミング検出回路３において出力電圧Ｖ３５はハイレベルからローレベルに切り替わり、図８（ｄ）のゲート電位Ｘｍ６はハイレベルになり、ＰＭＯＳトランジスタＭ６はオフする。
【００５５】
以上のように構成されたトランジスタ駆動回路１Ｂによると、スイッチングトランジスタＱ１をオンするとき、スイッチングトランジスタＱ１のソース電位ＸＳの立ち上がりタイミングを検出し、ＰＭＯＳトランジスタＭ６をオンオフ動作させる。これにより、スイッチングトランジスタＱ１のゲート容量の充電期間のばらつきに応じてＰＭＯＳトランジスタＭ６をオンする期間を変化させることができる。
【００５６】
実施形態２の変形例．
図９は、実施形態２の変形例に係るトランジスタ駆動回路１ａの構成を示す回路図である。図９の実施形態２の変形例に係るトランジスタ駆動回路１ａは、図６の実施形態２に係るトランジスタ駆動回路１Ｂに比較して、ＰＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４をさらに備えることを特徴とする。これにより、実施形態１の変形例のトランジスタ駆動回路１Ａと同様に、ＮＭＯＳトランジスタＭ１２をオフする期間を短縮することができる。
【００５７】
図１０は、実施形態２の変形例の立ち上がりタイミング検出回路３Ａを示す回路図である。図７の立ち上がりタイミング検出回路３は、ソース電位ＸＳが所定値に到達したタイミングをソース電位ＸＳの立ち上がりタイミングとして検出した。ソース電位ＸＳの立ち上がりタイミングの検出方法はこれに限らず、例えばソース電位ＸＳの変化量が所定値以上に到達するタイミングを検出してもよい。
【００５８】
図１０の立ち上がりタイミング検出回路３Ａは、図７の立ち上がりタイミング検出回路３に比較して、分圧回路３０に代えて微分回路３０Ａを備え、フリップフロップ３７をさらに備える。微分回路３０Ａはキャパシタ３６と抵抗３２の直列回路で構成され、電位ＸＳと接地電位との間の電圧の微分量を示す微分電圧Ｖｘｓａを発生してコンパレータ３４に出力する。コンパレータ３４は、微分電圧Ｖｘｓａを基準電圧Ｖｒｅｆと比較して、比較結果を示す信号をフリップフロップ３７に出力する。
【００５９】
フリップフロップ３７は、制御部５０からのクロック信号ＣＬＫに同期して、コンパレータ３４の出力信号を保持し、インバータ素子３５を介して出力電圧Ｖ３５ａとして、アンドゲート１８に出力する。出力電圧Ｖ３５ａは、微分電圧Ｖｘｓａが基準電圧Ｖｒｅｆ未満であるときハイレベルであり、微分電圧Ｖｘｓａが基準電圧Ｖｒｅｆ以上になったときローレベルになり、その後クロック信号ＣＬＫの１周期経過まで保持される。これにより、ＰＷＭ信号Ｐｗｍ１の立ち上がりタイミング後、ソース電位ＸＳの変化量が基準電圧Ｖｒｅｆに対応する所定値以上に到達するタイミングまで、ＰＭＯＳトランジスタＭ６をオンすることができる。
【００６０】
実施形態３．
実施形態１では、ＮＭＯＳトランジスタＭ１２によってスイッチングトランジスタＱ１のゲート電位ＸＨ及びソース電位ＸＳを同電位にすることにより、スイッチングトランジスタＱ１をオフした。実施形態３では、さらにゲート電位ＸＨを接地することにより、スイッチングトランジスタＱ１をオフする速度の高速化を達成する。
【００６１】
図１１は、実施形態３に係るトランジスタ駆動回路１Ｃの構成を示す回路図である。図１１のトランジスタ駆動回路１Ｃは、図２のトランジスタ駆動回路１と比較して、ＮＭＯＳトランジスタＭ１５とダイオードＳＤ１とをさらに備えることを特徴とする。この相違点について、以下説明する。
【００６２】
図１１において、ＮＭＯＳトランジスタＭ１５のドレインは、ダイオードＳＤ１を介してスイッチングトランジスタＱ１のゲートに接続され、ソースは接地される。インバータ素子１１の出力電圧Ｖ１１はＮＭＯＳトランジスタＭ１５のゲートに印加される。ダイオードＳＤ１のアノードはスイッチングトランジスタＱ１のゲートとＮＭＯＳトランジスタＭ１２のドレインの接続点に接続され、カソードはＮＭＯＳトランジスタＭ１５のドレインに接続される。なお、ＮＭＯＳトランジスタＭ１５のドレインは、ダイオードＳＤ１を省略して、直接スイッチングトランジスタＱ１のゲートに接続されてもよい。
【００６３】
図１２は、図１１のトランジスタ駆動回路１Ｃによる動作を示す各信号のタイミングチャートである。図１２（ａ）及び図１２（ｂ）は、それぞれ図１の制御部５０からのＰＷＭ信号Ｐｗｍ１及び同期ＰＷＭ信号Ｐｗｍ２のタイミングを示す。図１２（ｃ）及び図１２（ｄ）は、それぞれ図１１のトランジスタ駆動回路１Ｃのインバータ素子１７の出力電圧Ｖ１１及びＰＭＯＳトランジスタＭ６のゲート電位Ｘｍ６のタイミングを示す。図１２（ｅ）及び図１２（ｆ）は、それぞれ図１１のスイッチングトランジスタＱ１のゲート電位ＸＨ及びＮＭＯＳトランジスタＭ１２のゲート電位Ｘｍ１２のタイミングを示す。
【００６４】
図１２の期間Ｔ１において、ＰＷＭ信号Ｐｗｍ１はハイレベルであり、スイッチングトランジスタＱ１はオンしており、ＮＭＯＳトランジスタＭ１５はオフしている。次いで、時刻ｔ４ａにおいて、ＰＷＭ信号Ｐｗｍ１はローレベルになり、インバータ素子１１の出力電圧Ｖ１１はハイレベルになり、図１１の動作電圧発生回路１０は電流Ｉｍ５の供給を停止する。さらに、ハイレベルの出力電圧Ｖ１１に基づきＮＭＯＳトランジスタＭ１５はオンして、スイッチングトランジスタＱ１のゲートを接地する。このため、図１２（ｆ）に示すように、スイッチングトランジスタＱ１のゲート電位ＸＨは急峻に下がり、スイッチングトランジスタＱ１を急速にオフすることができる。
【００６５】
次いで、時刻ｔ４ａ以降の期間Ｔ２において、ＮＭＯＳトランジスタＭ１２はオンしてスイッチングトランジスタＱ１のゲート電位ＸＨとソース電位ＸＳを同電位にする。これにより、インダクタ電流ＩＬの増大と同期整流トランジスタＱ２のオン抵抗によりソース電位ＸＳが接地電位以下に下がった場合であっても、スイッチングトランジスタＱ１をオンさせず、貫通電流の発生を回避することができる。
【００６６】
また、スイッチングトランジスタＱ１のソース電位ＸＳが接地電位以下である場合、ＮＭＯＳトランジスタＭ１５，Ｍ１２を介してスイッチングトランジスタＱ１のソースに流れる電流により、ＮＭＯＳトランジスタＭ１５付近の基板電位が負電位となり得る。これに対して、本実施形態では、ダイオードＳＤ１によりＮＭＯＳトランジスタＭ１５からＮＭＯＳトランジスタＭ１２に電流が流れることを防ぎ、上記のような負電位による寄生バイポーラトランジスタのラッチアップ及び誤動作の原因となる事態を回避できる。
【００６７】
実施形態３の変形例．
図１３は、実施形態３の変形例１に係るトランジスタ駆動回路１Ｄの構成を示す回路図である。図１３のトランジスタ駆動回路１Ｄは、図１１のトランジスタ駆動回路１Ｃに比較して、電流源Ｓ２，カレントミラー回路２２，２３，ＮＭＯＳトランジスタＭ７及びインバータ素子２１を省略して、ダイオードＳＤ２を備えることを特徴とする。これにより、スイッチングトランジスタＱ１をオフするための回路の回路規模を削減できる。
【００６８】
図１３において、ダイオードＳＤ２は、インバータ素子１１の出力端子にアノードを接続され、ＮＭＯＳトランジスタＭ１２のゲートにカソードを接続される。本実施形態において、ＮＭＯＳトランジスタＭ１２はインバータ素子１１の出力電圧Ｖ１１に基づきオンオフ動作する。具体的には、ハイレベルの出力電圧Ｖ１１に基づきＮＭＯＳトランジスタＭ１５がオンし、スイッチングトランジスタＱ１のゲート電位ＸＨが下がることで、スイッチングトランジスタＱ１はオフする。スイッチングトランジスタＱ１のソース電位ＸＳは接地電位にあり、ＮＭＯＳトランジスタＭ１２がオンしてスイッチングトランジスタＱ１のゲートとソースを導通し、スイッチングトランジスタＱ１のオフ状態を保持する。
【００６９】
インバータ素子１１の出力電圧Ｖ１１は電源電圧ＶＣＣ以下である一方でＮＭＯＳトランジスタＭ１２のゲート電位Ｘｍ１２は高電圧ＶＰＰに到達し得る（図１２（ｃ），図１２（ｆ）参照）。これに対して、本実施形態ではダイオードＳＤ２の挿入により、回路耐圧を保護できる。この場合、ＮＭＯＳトランジスタＭ１２は抵抗２４において寄生容量の電荷を放電することでオフする。
【００７０】
図１４は、実施形態３の変形例２に係るトランジスタ駆動回路１ｂの構成を示す回路図である。図１５は、実施形態３の変形例３に係るトランジスタ駆動回路１ｃの構成を示す回路図である。図１４のトランジスタ駆動回路１ｂは、図１１のトランジスタ駆動回路１Ｃに、実施形態２の構成を組み合わせたことを特徴とする。図１５のトランジスタ駆動回路１ｃは、図１３のトランジスタ駆動回路１Ｄに、実施形態２の構成を組み合わせたことを特徴とする。以上のように、各実施形態に係るトランジスタ駆動回路の特徴は適宜組み合わせてもよい。
【００７１】
変形例．
上記各実施形態では、トランジスタ駆動回路１，１Ａ〜１Ｄ，１ａ〜１ｃは、制御部５０からのＰＷＭ信号Ｐｗｍ１に基づきスイッチングトランジスタＱ１を駆動した。しかし、ＰＷＭ信号に限らず、トランジスタ駆動回路１，１Ａ〜１Ｄ，１ａ〜１ｃは外部から入力される信号に基づきスイッチングトランジスタＱ１を駆動してもよい。例えば、トランジスタ駆動回路１，１Ａ〜１Ｄ，１ａ〜１ｃはＰＦＭ（パルス周波数変調）信号に基づきスイッチングトランジスタＱ１を駆動してもよい。
【００７２】
上記各実施形態では、スイッチングトランジスタＱ１はＮＭＯＳトランジスタで構成された。しかし、スイッチングトランジスタＱ１はＮＭＯＳトランジスタに限らず、例えばｎ型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）で構成されてもよいし、ｎｐｎ型のバイポーラトランジスタで構成されてもよい。
【００７３】
また、上記各実施形態では高電圧発生回路５３がチャージポンプ回路で構成される例について説明したが、チャージポンプ回路に限らず例えば外部電源で構成されてもよい。
【００７４】
また、スイッチングトランジスタＱ１は同期整流トランジスタＱ２に接続され、誘導性負荷であるインダクタＬ１を同期整流駆動した。しかし、これに限らず、例えば同期整流トランジスタＱ２に代えてショットキーバリアダイオードを接続して、誘導性負荷を駆動してもよい。
【００７５】
また、上記各実施形態に係るモータ駆動装置は、三相ＤＣ（直流）ブラシレスモータを駆動する例について説明したが、モータ駆動装置はこれに限らず、例えば他のブラシレスモータを駆動してもよいし、サーボモータを駆動してもよい。
【００７６】
また、上記各実施形態に係るトランジスタ駆動回路１，１Ａ〜１Ｄ，１ａ〜１ｃを、モータ駆動装置に適用する場合について説明した。トランジスタ駆動回路１，１Ａ〜１Ｄ，１ａ〜１ｃを適用する装置はモータ駆動装置に限らず、例えばＤＣ／ＤＣコンバータであってもよい。
【００７７】
実施形態のまとめ．
本発明の第１の態様に係るトランジスタ駆動回路は、入力電圧を入力する一端と他端を有するスイッチングトランジスタであって、上記他端とゲート間の電圧差に基づき上記他端に接続された誘導性負荷をスイッチング制御するスイッチングトランジスタを駆動する。トランジスタ駆動回路は、動作電圧発生回路と、タイミング発生回路と、第１のトランジスタとを備える。動作電圧発生回路は、外部から入力される信号がハイレベルであるとき、抵抗を介して上記スイッチングトランジスタのゲートから上記スイッチングトランジスタの他端に所定の電流を流し、上記スイッチングトランジスタの動作電圧を発生する。タイミング発生回路は、上記信号がハイレベルに立ち上がったとき、上記信号の立ち上がりタイミング後の所定のタイミングを発生する。第１のトランジスタは、上記信号のハイレベルの電圧よりも高い高電圧を印加される一端と、上記スイッチングトランジスタのゲートに接続された他端とを有し、上記信号の立ち上がりタイミングから上記所定のタイミングまでの期間中にオンする。これにより、スイッチングトランジスタをオンする速度を向上でき、スイッチングトランジスタのオンオフを切り替えるスイッチング速度を高速にすることができる。
【００７８】
本発明の第２の態様に係るトランジスタ駆動回路は、第１の態様に係るトランジスタ駆動回路において、上記所定のタイミングは、上記信号の立ち上がりタイミングから所定の遅延期間を経過したタイミングであることを特徴とする。これにより、第１のトランジスタは所定の一定期間中オンされ、安定してスイッチングトランジスタをオンする速度を高速化できる。
【００７９】
本発明の第３の態様に係るトランジスタ駆動回路は、第１の態様に係るトランジスタ駆動回路において、上記タイミング発生回路は、上記所定のタイミングを検出することを特徴とする。上記タイミング発生回路は、上記信号がハイレベルに立ち上がったとき、上記スイッチングトランジスタの他端の電位の立ち上がりタイミングを上記所定のタイミングとして検出する。これにより、スイッチングトランジスタのゲート容量などのばらつきに応じて適切に第１のトランジスタをオンすることができる。
【００８０】
本発明の第４の態様に係るトランジスタ駆動回路は、第１〜３の態様に係るトランジスタ駆動回路において、上記動作電圧発生回路は、所定の出力インピーダンスと上記高電圧に基づき上記所定の電流を発生する。上記第１のトランジスタは、上記動作電圧発生回路の出力インピーダンスよりも低い出力インピーダンスを有する。これにより、第１のトランジスタから上記所定の電流よりも大きい電流がスイッチングトランジスタのゲート容量に流れ、スイッチングトランジスタをオンする速度を向上できる。
【００８１】
本発明の第５の態様に係るトランジスタ駆動回路は、第１〜４の態様に係るトランジスタ駆動回路において、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとをさらに備える。第２のトランジスタは、上記スイッチングトランジスタの他端とゲートとの間に接続され、上記信号がローレベルであるときにオンする。第３のトランジスタは、上記第２のトランジスタのゲートに接続された一端と他端を有し、上記第２のトランジスタがオンしているときにオンする。第４のトランジスタは、上記第３のトランジスタの他端と接地との間に接続され、上記信号がハイレベルであるときにオンする。これにより、上記信号がローレベルからハイレベルになったとき、第２のトランジスタのゲートは第３及び第４のトランジスタを介して接地され、第２のトランジスタのオフする期間を短縮できる。
【００８２】
本発明の第６の態様に係るトランジスタ駆動回路は、第１〜４の態様に係るトランジスタ駆動回路において、第２のトランジスタと、第５のトランジスタとをさらに備える。第５のトランジスタは、上記スイッチングトランジスタのゲートと接地との間に接続され、上記信号がローレベルであるときにオンする。これにより、信号がローレベルであるときにスイッチングトランジスタのゲートを第５のトランジスタを介して接地し、スイッチングトランジスタをオフする速度を高速化できる。
【００８３】
本発明の第７の態様に係るトランジスタ駆動回路は、第１〜４の態様に係るトランジスタ駆動回路において、上記第２のトランジスタに接続されたたアノードと、上記第５のトランジスタに接続されたカソードとを有する第１のダイオードをさらに備える。これにより、上記第５のトランジスタから第５のトランジスタに電流が流れることを防止できる。
【００８４】
本発明の第８の態様に係るトランジスタ駆動回路は、第５〜７の態様に係るトランジスタ駆動回路において、上記第２のトランジスタのゲートに接続されたカソードを有する第２のダイオードをさらに備える。これにより、第２のトランジスタに信号を入力する回路を簡単に構成することができる。
【００８５】
本発明の第９の態様に係るトランジスタ駆動回路は、第１〜８の態様に係るトランジスタ駆動回路において、上記スイッチングトランジスタは、上記誘導性負荷を同期整流するようにオンオフ動作する同期整流トランジスタに接続されている。これにより、トランジスタ駆動回路を用いて誘導性負荷を同期整流するように駆動できる。
【００８６】
本発明の第１０の態様に係るモータ駆動装置は、第１〜９の態様に係るトランジスタ駆動回路を備え、上記トランジスタ駆動回路によって駆動されるスイッチングトランジスタのスイッチング制御により、誘導性負荷を有するモータを駆動することを特徴とする。これにより、スイッチングトランジスタのスイッチング速度を高速化し、デューティ比の変化範囲を広げてモータの駆動制御を行うことが可能となる。
【符号の説明】
【００８７】
１，１Ａ〜１Ｄ，１ａ〜１ｃ…トランジスタ駆動回路、
１０…動作電圧発生回路、
１４…抵抗、
１５…パルス発生回路、
３…立ち上がりタイミング検出回路、
５…モータ、
５０…制御部、
Ｌ１…インダクタ、
Ｍ６，Ｍ１３…ＰＭＯＳトランジスタ、
Ｍ１２，Ｍ１４，Ｍ１５…ＮＭＯＳトランジスタ、
Ｑ１…スイッチングトランジスタ、
Ｑ２…同期整流トランジスタ、
ＳＤ１，ＳＤ２…ダイオード。
【先行技術文献】
【特許文献】
【００８８】
【特許文献１】特許第４６４０６８０号公報
【図１】
2017011898.tif 000003
【図２】
2017011898.tif 000004
【図３】
2017011898.tif 000005
【図４】
2017011898.tif 000006
【図５】
2017011898.tif 000007
【図６】
2017011898.tif 000008
【図７】
2017011898.tif 000009
【図８】
2017011898.tif 000010
【図９】
2017011898.tif 000011
【図１０】
2017011898.tif 000012
【図１１】
2017011898.tif 000013
【図１２】
2017011898.tif 000014
【図１３】
2017011898.tif 000015
【図１４】
2017011898.tif 000016
【図１５】
2017011898.tif 000017