(57)【要約】【課題】入力されたアナログ信号をデジタル信号に変換するＡＤ変換器を提供する。【解決手段】アナログ入力信号が入力され、アナログ入力信号に基づく第１のアナログ出力信号および第２のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、第１のアナログ出力信号および第２のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部とを備えるＡＤ変換器を提供する。【選択図】図１
2017216523.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号が入力され、前記アナログ入力信号に基づく第１のアナログ出力信号および第２のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、
前記第１のアナログ出力信号および前記第２のアナログ出力信号を積分する積分部と、
前記積分部の積分結果を量子化したデジタル信号を生成する量子化部と
を備えるＡＤ変換器。
【請求項２】
前記積分部は、前記第１のアナログ出力信号および前記第２のアナログ出力信号を異なるタイミングで積分する
請求項１に記載のＡＤ変換器。
【請求項３】
前記アナログ信号入力部は、
前記アナログ入力信号が入力され、前記第１のアナログ出力信号を出力する第１のアナログ信号入力回路と、
前記アナログ入力信号が前記第１のアナログ信号入力回路と異なるタイミングで入力され、前記第２のアナログ出力信号を出力する第２のアナログ信号入力回路と
を備え、
前記第１のアナログ信号入力回路および前記第２のアナログ信号入力回路は、共通の前記積分部に接続されている
請求項１又は２に記載のＡＤ変換器。
【請求項４】
前記積分部により前記第１のアナログ出力信号を積分する第１の動作期間と、
前記積分部により前記第２のアナログ出力信号を積分する第２の動作期間と
を時分割で繰り返す
請求項３に記載のＡＤ変換器。
【請求項５】
前記第１の動作期間において、前記第１のアナログ信号入力回路が前記積分部に前記第１のアナログ出力信号を出力し、前記第２のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、
前記第２の動作期間において、前記第１のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、前記第２のアナログ信号入力回路が前記積分部に前記第２のアナログ出力信号を出力する
請求項４に記載のＡＤ変換器。
【請求項６】
前記第１のアナログ信号入力回路は、
前記アナログ入力信号をサンプリングする第１のアナログ容量部と、
前記第１のアナログ容量部に前記アナログ入力信号を入力するか否かを切り替える第１のアナログ入力切替部と、
前記第１のアナログ容量部から前記積分部に前記第１のアナログ出力信号を出力するか否かを切り替える第１のアナログ出力切替部と
を備え、
前記第２のアナログ信号入力回路は、
前記アナログ入力信号をサンプリングする第２のアナログ容量部と、
前記第２のアナログ容量部に前記アナログ入力信号を入力するか否かを切り替える第２のアナログ入力切替部と、
前記第２のアナログ容量部から前記積分部に前記第２のアナログ出力信号を出力するか否かを切り替える第２のアナログ出力切替部と
を備える
請求項５に記載のＡＤ変換器。
【請求項７】
予め定められた基準入力信号が入力され、前記基準入力信号に基づく第１のフィードバック信号および第２のフィードバック信号を異なるタイミングで前記積分部に出力するフィードバック部を
更に備える請求項５に記載のＡＤ変換器。
【請求項８】
前記フィードバック部は、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第１のフィードバック信号を出力する第１の基準信号入力回路と、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第２のフィードバック信号を出力する第２の基準信号入力回路と
を備える請求項７に記載のＡＤ変換器。
【請求項９】
前記第１の基準信号入力回路は、
前記基準入力信号が入力される第１の基準容量部と、
前記第１の基準容量部に前記基準入力信号を入力するか否かを切り替える第１の基準入力切替部と、
前記第１の動作期間において、前記第１の基準容量部と前記積分部とを接続するか否かを切り替える第１の基準出力切替部と
を備え、
前記第２の基準信号入力回路は、
前記基準入力信号が入力される第２の基準容量部と、
前記第２の基準容量部に前記基準入力信号を入力するか否かを切り替える第２の基準入力切替部と、
前記第２の動作期間において、前記第２の基準容量部と前記積分部とを接続するか否かを切り替える第２の基準出力切替部と
を備える
請求項８に記載のＡＤ変換器。
【請求項１０】
前記第１の基準信号入力回路は、前記デジタル信号に応じて、前記第１のフィードバック信号を加算すべく前記積分部に出力する加算状態と、前記第１のフィードバック信号を減算すべく前記積分部に出力する減算状態とを切り替える第１の選択部を更に備え、
前記第２の基準信号入力回路は、前記デジタル信号に応じて、前記第２のフィードバック信号を加算すべく前記積分部に出力する加算状態と、前記第２のフィードバック信号を減算すべく前記積分部に出力する減算状態とを切り替える第２の選択部を更に備える
請求項８又は９に記載のＡＤ変換器。
【請求項１１】
前記量子化部による量子化のタイミングを制御する制御部を更に備え、
前記制御部は、前記量子化部に積分完了前の前記積分部の積分結果を量子化させる
請求項１から１０のいずれか一項に記載のＡＤ変換器。
【請求項１２】
前記制御部は、前記積分部の積分完了を指示するクロック信号の立ち上がり時刻又は立ち下がり時刻より前に、前記量子化部に前記積分部の積分結果の量子化を開始させる
請求項１１に記載のＡＤ変換器。
【請求項１３】
アナログ入力信号が入力され、前記アナログ入力信号に基づく第１のアナログ出力信号を出力するアナログ信号入力部と、
前記第１のアナログ出力信号を積分する積分部と、
前記積分部の積分結果を量子化したデジタル信号を生成する量子化部と、
前記デジタル信号に基づく第１のフィードバック信号および第２のフィードバック信号を異なるタイミングで前記積分部に出力するフィードバック部と
を備え、
前記フィードバック部は、
予め定められた基準入力信号が入力され、前記基準入力信号に応じた前記第１のフィードバック信号を出力する第１の基準信号入力回路と、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第２のフィードバック信号を出力する第２の基準信号入力回路と
を有する
ＡＤ変換器。
【請求項１４】
前記アナログ信号入力部は、前記アナログ入力信号に基づく前記第１のアナログ出力信号および第２のアナログ出力信号を異なるタイミングで出力し、
前記積分部は、前記第１のアナログ出力信号および前記第２のアナログ出力信号を積分する
請求項１３に記載のＡＤ変換器。
【請求項１５】
前記積分部の動作状態に応じて、前記量子化部の量子化のタイミングを制御する制御部を更に備え、
前記制御部は、前記量子化部に積分完了前の前記積分部の積分結果を量子化させる
請求項１３又は１４に記載のＡＤ変換器。
【請求項１６】
アナログ入力信号が入力され、前記アナログ入力信号に基づく第１のアナログ出力信号を出力するアナログ信号入力部と、
前記第１のアナログ出力信号を積分する積分部と、
前記積分部の積分結果を量子化したデジタル信号を生成する量子化部と、
前記積分部の動作状態に応じて、前記量子化部の量子化のタイミングを制御する制御部と
を備え、
前記制御部は、前記量子化部に積分完了前の前記積分部の積分結果を量子化させる
ＡＤ変換器。
【請求項１７】
前記制御部は、前記積分部の積分完了を指示するクロック信号の立ち上がり時刻又は立ち下がり時刻より前に、前記量子化部に前記積分部の積分結果の量子化を開始させる
請求項１６に記載のＡＤ変換器。
【請求項１８】
前記アナログ信号入力部は、前記アナログ入力信号に基づく前記第１のアナログ出力信号および第２のアナログ出力信号を異なるタイミングで出力し、
前記積分部は、前記第１のアナログ出力信号および前記第２のアナログ出力信号を積分する
請求項１７に記載のＡＤ変換器。
【請求項１９】
前記デジタル信号に基づく第１のフィードバック信号および第２のフィードバック信号を異なるタイミングで前記積分部に出力するフィードバック部を更に備える
請求項１７又は１８に記載のＡＤ変換器。
【請求項２０】
前記フィードバック部は、
予め定められた基準入力信号が入力され、前記基準入力信号に応じた前記第１のフィードバック信号を出力する第１の基準信号入力回路と、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第２のフィードバック信号を出力する第２の基準信号入力回路と
を有する
請求項１９に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器に関する。
【背景技術】
【０００２】
従来、量子化器および積分器を有し、入力されたアナログ信号をデジタル信号に変換するＡＤ変換器が知られている（例えば、特許文献１参照）。
特許文献１  特開平０７−１４３００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のＡＤ変換器は、量子化器又は積分器における消費電力を低減することが要求されている。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、アナログ入力信号が入力され、アナログ入力信号に基づく第１のアナログ出力信号および第２のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、第１のアナログ出力信号および第２のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部とを備えるＡＤ変換器を提供する。
【０００５】
本発明の第２の態様においては、アナログ入力信号が入力され、アナログ入力信号に基づく第１のアナログ出力信号を出力するアナログ信号入力部と、第１のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部と、デジタル信号に基づく第１のフィードバック信号および第２のフィードバック信号を異なるタイミングで積分部に出力するフィードバック部とを備え、フィードバック部は、予め定められた基準入力信号が入力され、基準入力信号に応じた第１のフィードバック信号を出力する第１の基準信号入力回路と、基準入力信号が入力され、基準入力信号に応じた第２のフィードバック信号を出力する第２の基準信号入力回路とを有するＡＤ変換器を提供する。
【０００６】
本発明の第３の態様においては、アナログ入力信号が入力され、アナログ入力信号に基づく第１のアナログ出力信号を出力するアナログ信号入力部と、第１のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部と、積分部の動作状態に応じて、量子化部の量子化のタイミングを制御する制御部とを備え、制御部は、量子化部に積分完了前の積分部の積分結果を量子化させるＡＤ変換器を提供する。
【０００７】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】ＡＤ変換器１００の構成の概要を示す。
【図２】実施例１に係るＡＤ変換器１００の構成の概要を示す。
【図３】実施例１に係るＡＤ変換器１００の具体的な構成の一例を示す。
【図４】実施例１に係るＡＤ変換器１００のタイミングチャートの一例を示す。
【図５】比較例１に係るＡＤ変換器のタイミングチャートの一例を示す。
【図６】実施例２に係るＡＤ変換器１００の構成の概要を示す。
【図７】実施例２に係るＡＤ変換器１００の具体的な構成の一例を示す。
【図８】実施例２に係るＡＤ変換器１００のタイミングチャートの一例を示す。
【図９】実施例３に係るＡＤ変換器１００の構成の一例を示す。
【図１０】実施例３に係るＡＤ変換器１００のタイミングチャートの一例を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、ＡＤ変換器１００の構成の概要を示す。本例のＡＤ変換器１００は、アナログ信号入力部１０、フィードバック部２０、積分部３０および量子化部４０を備える。一例において、ＡＤ変換器１００は、入力されたアナログ入力信号Ａｉｎをビットデータに量子化して出力する。例えば、ＡＤ変換器１００は、１次のデルタシグマ変調器を有するＡＤコンバータである。
【００１１】
アナログ信号入力部１０は、アナログ入力信号Ａｉｎが入力され、アナログ入力信号Ａｉｎに応じたアナログ出力信号Ａｏｕｔを生成する。アナログ信号入力部１０は、アナログ入力信号Ａｉｎを所定のタイミングで、所定の期間サンプリングする。本例のアナログ信号入力部１０は、クロックＰ１に応じたタイミングおよび期間でアナログ入力信号Ａｉｎをサンプリングする。例えば、アナログ信号入力部１０は、クロックＰ１がＨの場合にサンプリング動作を実行する。アナログ信号入力部１０は、サンプリングしたアナログ入力信号Ａｉｎをアナログ出力信号Ａｏｕｔとして出力する。
【００１２】
積分部３０は、アナログ信号入力部１０が出力したアナログ出力信号Ａｏｕｔを積分する。積分部３０は、積分結果を量子化部４０に出力する。本例の積分部３０は、クロックＰ２に応じたタイミングで積分動作を実行する。例えば、積分部３０は、クロックＰ２がＨの場合に積分動作を実行する。積分部３０は、積分結果に応じた出力信号ＡＯＵＴＢを量子化部４０に出力する。
【００１３】
量子化部４０は、積分部３０の積分結果を量子化したデジタル信号Ｄおよびその反転信号ＤＢを生成する。量子化部４０は、生成したデジタル信号Ｄおよびその反転信号ＤＢをフィードバック部２０に出力する。また、量子化部４０は、積分部３０の積分結果を量子化して、ＡＤ変換器１００の外部に出力してよい。
【００１４】
フィードバック部２０は、積分部３０の積分結果に応じたフィードバック信号Ｓｆｂを積分部３０に入力することにより、ＡＤ変換器１００を負帰還で動作させる。フィードバック部２０には、基準入力信号Ｓｒｅｆ、デジタル信号Ｄおよび反転信号ＤＢが入力される。フィードバック部２０は、基準入力信号Ｓｒｅｆ、デジタル信号Ｄおよびその反転信号ＤＢに基づくフィードバック信号Ｓｆｂを生成する。フィードバック部２０は、生成したフィードバック信号Ｓｆｂをアナログ出力信号Ａｏｕｔに加算又は減算して、積分部３０に出力する。例えば、フィードバック部２０は、デジタル信号をアナログ信号に変換するＤＡ変換器を有する。
【００１５】
［実施例１］
図２は、実施例１に係るＡＤ変換器１００の構成の概要を示す。本例のＡＤ変換器１００は、制御部５０を更に備える。アナログ信号入力部１０は、アナログ容量部１３、アナログ入力切替部１４およびアナログ出力切替部１５を備える。フィードバック部２０は、基準容量部２３、基準入力切替部２４、基準出力切替部２５および選択部２６を備える。
【００１６】
制御部５０は、積分部３０の動作状態に応じて、量子化部４０の量子化のタイミングを制御する。本例の制御部５０は、量子化部４０における量子化のタイミングを制御するために、ＰＣＯＭＰ信号を量子化部４０に出力する。本例の制御部５０は、量子化部４０へのスピード要求を緩和すべく、量子化部４０の動作を制御する。例えば、制御部５０は、量子化部４０に積分完了前の積分部３０の積分結果を量子化させる。
【００１７】
アナログ容量部１３は、アナログ入力信号Ａｉｎをサンプリングする。本例のアナログ容量部１３は、キャパシタを有することにより、アナログ入力信号Ａｉｎに応じた電荷を蓄積する。アナログ容量部１３は、蓄積した電荷に応じたアナログ出力信号Ａｏｕｔを出力する。
【００１８】
アナログ入力切替部１４には、アナログ入力信号Ａｉｎが入力される。アナログ入力切替部１４は、入力されたアナログ入力信号Ａｉｎをアナログ容量部１３に出力するか否かを切り替える。本例のアナログ入力切替部１４は、スイッチを有する。
【００１９】
アナログ出力切替部１５には、アナログ容量部１３からアナログ出力信号Ａｏｕｔが入力される。アナログ出力切替部１５は、積分部３０にアナログ出力信号Ａｏｕｔを出力するか否かを切り替える。本例のアナログ出力切替部１５は、スイッチを有する。
【００２０】
基準容量部２３は、基準入力信号Ｓｒｅｆが入力され、基準入力信号Ｓｒｅｆに応じた電荷を蓄積する。本例の基準容量部２３は、基準容量部２３ａおよび基準容量部２３ｂを備える。一例において、基準容量部２３ａは、フィードバック信号Ｓｆｂをアナログ出力信号Ａｏｕｔに加算すべく動作する。一方、基準容量部２３ｂは、フィードバック信号Ｓｆｂをアナログ出力信号Ａｏｕｔから減算すべく動作する。
【００２１】
基準入力切替部２４は、基準入力切替部２４ａおよび基準入力切替部２４ｂを備える。基準入力切替部２４ａは、基準容量部２３ａに基準入力信号Ｓｒｅｆを入力するか否かを切り替える。また、基準入力切替部２４ｂは、基準容量部２３ｂに基準入力信号Ｓｒｅｆを入力するか否かを切り替える。
【００２２】
基準出力切替部２５は、基準出力切替部２５ａおよび基準出力切替部２５ｂを備える。基準出力切替部２５ａ，２５ｂは、基準容量部２３ａ，２３ｂと積分部３０とを接続するか否かをそれぞれ切り替える。基準出力切替部２５ａは、基準容量部２３ａのフィードバック信号Ｓｆｂを選択部２６に出力するか否かを切り替える。また、基準出力切替部２５ｂは、基準容量部２３ｂのフィードバック信号Ｓｆｂを選択部２６に出力するか否かを切り替える。基準出力切替部２５ａは、フィードバック信号Ｓｆｂを加算する場合に、正のフィードバック信号＋Ｓｆｂを出力する。一方、基準出力切替部２５ｂは、フィードバック信号Ｓｆｂを減算する場合に、負のフィードバック信号−Ｓｆｂを出力する。
【００２３】
選択部２６は、フィードバック信号Ｓｆｂを積分部３０に出力する場合の極性を選択する。即ち、選択部２６は、フィードバック信号Ｓｆｂを加算すべく積分部３０に出力する加算状態と、フィードバック信号Ｓｆｂを減算すべく積分部３０に出力する減算状態とを切り替える。つまり、選択部２６は、フィードバック部２０から正のフィードバック信号＋Ｓｆｂを出力するか、負のフィードバック信号−Ｓｆｂを出力するかを選択する。本例の選択部２６は、デジタル信号Ｄおよび反転信号ＤＢに応じて、フィードバック信号Ｓｆｂの極性を選択する。
【００２４】
例えば、選択部２６は、量子化部４０の出力がＨの場合に基準出力切替部２５ｂと積分部３０とを接続することにより、負のフィードバック信号−Ｓｆｂを出力する。一方、選択部２６は、量子化部４０の出力がＬの場合に基準出力切替部２５ａと積分部３０とを接続することにより、正のフィードバック信号＋Ｓｆｂを出力する。
【００２５】
図３は、実施例１に係るＡＤ変換器１００の具体的な構成の一例を示す。本例のＡＤ変換器１００は、アナログ信号入力部１０としてアナログ信号入力回路１１を備え、フィードバック部２０として基準信号入力回路２１を備える。量子化部４０は、コンパレータ４１および論理回路４２を備える。
【００２６】
アナログ信号入力回路１１は、キャパシタＣＡ１およびスイッチＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２を備える。キャパシタＣＡ１は、アナログ容量部１３の一例である。スイッチＳＡ１，ＳＡ２は、アナログ入力切替部１４の一例である。スイッチＳＢ１，ＳＢ２は、アナログ出力切替部１５の一例である。
【００２７】
スイッチＳＡ１，ＳＢ１は、クロックＰ１がＨの時オンとなり、スイッチＳＡ２，ＳＢ２は、クロックＰ２がＨの時オンとなる。アナログ信号入力回路１１は、クロックＰ１がＨの時にアナログ入力信号Ａｉｎに応じた電荷をキャパシタＣＡ１に蓄積する。また、アナログ信号入力回路１１は、次のクロックＰ２がＨの時に蓄積された電荷を積分部３０に転送する。本例のクロックＰ１は、動作期間ｐｈｉ（１）でＨとなり、クロックＰ２は、動作期間ｐｈｉ（２）でＨとなる。即ち、アナログ信号入力回路１１は、動作期間ｐｈｉ（１）にサンプリング動作を実行し、動作期間ｐｈｉ（２）に積分動作を実行する。
【００２８】
積分部３０は、オペアンプ３１およびキャパシタＣＦを備える。キャパシタＣＦは、オペアンプ３１の反転入力端子と出力端子との間に設けられる。オペアンプ３１の正転入力端子は、グランド等の予め定められた電位に設定される。積分部３０は、アナログ信号入力回路１１からの電荷転送を受けて電圧を保持する。積分部３０は、保持した電圧に応じた出力信号ＡＯＵＴＢを出力する。なお、本例のオペアンプ３１は、正転入力端子がグランドに接続されたシングルエンド入力になっているが、差動入力であってもよい。
【００２９】
コンパレータ４１は、入力端子を有し、オペアンプ３１の出力信号ＡＯＵＴＢが入力される。コンパレータ４１は、出力信号ＡＯＵＴＢを量子化した量子化信号Ｃを生成する。本例のコンパレータ４１は、ＰＣＯＭＰ信号の立下り時刻に入力されている出力信号ＡＯＵＴＢを量子化して量子化信号Ｃを生成する。コンパレータ４１は、生成した量子化信号Ｃを論理回路４２に出力する。本例のコンパレータ４１は、１ビット量子化器であるが、マルチビット量子化器であってもよい。
【００３０】
論理回路４２は、コンパレータ４１の出力した量子化信号Ｃに応じてデジタル信号Ｄを出力する。本例の論理回路４２は、ＤフリップフロップＤＦＦで構成されている。論理回路４２のＤ端子には、量子化信号Ｃが入力され、ＣＬＫ端子には、クロックＰ２が入力される。ＣＬＫ端子には、クロックＰ１が入力されてもよい。論理回路４２は、クロックＰ２の立ち上がりでその入力をデジタル信号Ｄとして出力する。論理回路４２は、次のクロックＰ２の立ち上がりまで同じ出力信号を保持する。なお、論理回路４２のＣＬＫ端子には、積分動作との重複を避けるために、クロックＰ２の立ち上がりよりも早い立ち上がりのクロック信号が入力されてもよい。
【００３１】
基準信号入力回路２１は、キャパシタＣＲ１，ＣＲ１ＢおよびスイッチＳＥ１,ＳＥ２，ＳＦ１，ＳＦ２，ＳＧ１，ＳＧ２，ＳＨ１，ＳＨ２，ＳＳ１，ＳＳ１Ｂを備える。キャパシタＣＲ１は、基準容量部２３ａの一例であり、ＣＲ１Ｂは、基準容量部２３ｂの一例である。スイッチＳＥ１,ＳＥ２は、基準入力切替部２４ａの一例であり、スイッチＳＧ１，ＳＧ２は、基準入力切替部２４ｂの一例である。スイッチＳＦ１，ＳＦ２は、基準出力切替部２５ａの一例であり、スイッチＳＨ１，ＳＨ２は、基準出力切替部２５ｂの一例である。スイッチＳＳ１，ＳＳ１Ｂは、選択部２６の一例である。
【００３２】
スイッチＳＥ１，ＳＦ１，ＳＧ１，ＳＨ１は、クロックＰ１がＨの時オンとなる。これにより、動作期間ｐｈｉ（１）において、キャパシタＣＲ１は、基準入力信号Ｓｒｅｆに応じた電荷をサンプリングする。また、キャパシタＣＲ１Ｂは、蓄積された電荷をリセットする。言い換えると、キャパシタＣＲ１Ｂは、ゼロＶを意図するゼロ信号を電荷としてサンプリングしている。
【００３３】
スイッチＳＥ２，ＳＦ２，ＳＧ２，ＳＨ２は、クロックＰ２がＨの時オンとなる。これにより、スイッチＳＳ１には、キャパシタＣＲ１でサンプリングした電荷に応じた信号が入力される。また、スイッチＳＳ１Ｂには、キャパシタＣＲ１Ｂでサンプリングした電荷に応じた信号が入力される。
【００３４】
スイッチＳＳ１，ＳＳ１Ｂは、量子化部４０からのデジタル信号Ｄおよび反転信号ＤＢに応じてオンオフが切り替えられる。スイッチＳＳ１，ＳＳ１Ｂは、キャパシタＣＲ１およびキャパシタＣＲ１Ｂを積分部３０に接続するか否かを切り替える。スイッチＳＳ１，ＳＳ１Ｂは、キャパシタＣＲ１，ＣＲ１Ｂのいずれか一方を選択的に積分部３０と接続する。本例の基準信号入力回路２１は、動作期間ｐｈｉ（２）でスイッチＳＦ２，ＳＨ２がオンされている状態で、キャパシタＣＲ１およびキャパシタＣＲ１Ｂのいずれかを積分部３０と接続する。一方、動作期間ｐｈｉ（１）では、スイッチＳＦ２，ＳＨ２がオフされているので、スイッチＳＳ１，ＳＳ１Ｂの状態によらず、キャパシタＣＲ１，ＣＲ１Ｂが積分部３０に接続されない。
【００３５】
例えば、論理回路４２からのデジタル信号ＤがＨの場合に、キャパシタＣＲ１Ｂと積分部３０とを接続することにより、アナログ入力信号Ａｉｎからフィードバック信号Ｓｆｂを減算する。即ち、積分部３０の入力からキャパシタＣＲ１Ｂに電荷が引き抜かれる。一方、論理回路４２の出力がＬの場合に、キャパシタＣＲ１と積分部３０とを接続することにより、アナログ入力信号Ａｉｎにフィードバック信号Ｓｆｂを加算する。即ち、キャパシタＣＲ１Ｂから積分部３０に電荷が転送される。
【００３６】
図４は、実施例１に係るＡＤ変換器１００のタイミングチャートの一例を示す。本例のＡＤ変換器１００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を時分割で交互に繰り返して動作する。ＡＤ変換器１００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を１周期として動作する。本例の動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）は、同一の長さであるが、異なる長さであってもよい。
【００３７】
動作期間ｐｈｉ（１）において、アナログ信号入力部１０は、クロックＰ１に同期してサンプリング動作を実行する。一方、本例の積分部３０は、動作期間ｐｈｉ（１）において積分動作を実行しない。
【００３８】
動作期間ｐｈｉ（２）において、積分部３０は、クロックＰ２に同期して積分動作を実行する。本例のアナログ信号入力部１０は、動作期間ｐｈｉ（１）においてサンプリング動作を実行しない。出力信号ＡＯＵＴＢは、デジタル信号ＤがＬである場合に、積分部３０の積分動作により上昇する。本例の出力信号ＡＯＵＴＢは、積分部３０の積分完了により積分終了値ＡＯ１となる。
【００３９】
デジタル信号Ｄは、クロックＰ２の立ち上がり時刻における量子化信号Ｃに応じて決定される。本例のデジタル信号Ｄ０は、クロックＰ２の立ち上がり時刻における量子化信号Ｃ０に応じて決定されている。また、デジタル信号Ｄ１は、次のクロックＰ２の立ち上がり時刻における量子化信号Ｃ１に応じて決定されている。これにより、ＡＤ変換器１００は、クロックＰ２の立ち上がり時刻から次のクロックＰ２の立ち上がり時刻までの間、設定された極性で動作する。
【００４０】
本例の制御部５０は、積分部３０の積分完了前の時刻で量子化部４０に量子化を開始させる。積分完了前とは、積分開始から積分完了までの時刻であれば特に限定されない。例えば、制御部５０は、クロックＰ２の立下り時刻より前に、量子化部４０に積分部３０の積分結果の量子化を開始させる。即ち、制御部５０は、クロックＰ２の立下り時刻より前に、ＰＣＯＭＰ信号が立下るように制御する。
【００４１】
ここで、量子化部４０は、ＰＣＯＭＰ信号の立下り時刻に入力されている信号ＡＯＵＴＢを量子化した量子化信号Ｃを出力する。本例の量子化部４０は、積分部３０の出力信号ＡＯＵＴＢがＡＯ１ａの時点で量子化を開始する。論理回路４２は、クロックＰ２の立ち上がりでその入力をデジタル信号Ｄとして出力し、次のクロックＰ２の立ち上がりまで同じ出力信号を保持する。
【００４２】
本例の量子化部４０は、期間ｔＣＯＭＰの長さに応じて、消費電力が変化する。本明細書において、期間ｔＣＯＭＰとは、量子化動作の開始時刻から出力信号を確定させる時刻までを指す。例えば、期間ｔＣＯＭＰが長くなると、量子化部４０へのスピード要求が緩和されるので、量子化部４０における消費電力が低減される。本例の期間ｔＣＯＭＰは、ＰＣＯＭＰ信号の立下り時刻から、クロックＰ２の立ち上がり時刻までを指す。なお、期間ｔＣＯＭＰの長さは、要求される量子化部４０の消費電力に応じて決定されてよい。即ち、制御部５０は、要求される量子化部４０の消費電力に応じて、ＰＣＯＭＰ信号の立下り時刻を決定してよい。
【００４３】
ここで、本例のＡＤ変換器１００は、積分部３０の積分終了値ＡＯ１となる前の積分器出力信号ＡＯ１aを量子化部４０により量子化している。量子化される信号の値ＡＯ１aと積分終了値ＡＯ１には誤差のある場合がある。しかしながら、ＡＤ変換器１００は、量子化される信号に含まれる誤差ノイズを量子化後の信号においてノイズ・シェーピングしているのでＡＤ変換対象の低周波信号領域のノイズとしては極めて小さく抑えている。一方、本例のＡＤ変換器１００は、後述の比較例に係る場合と同じ積分動作期間を確保しているので、比較例と比べて精度を低下させることがない。
【００４４】
なお、本例のＡＤ変換器１００は、１次のデルタシグマ変調器を有するＡＤコンバータである。但し、ＡＤ変換器１００は、高次のデルタシグマ変調器を有してもよい。ＡＤ変換器１００は、高次のデルタシグマ変調器とすることにより、量子化ノイズを高周波側に移動させて変換精度を高められる。
【００４５】
［比較例１］
図５は、比較例１に係るＡＤ変換器のタイミングチャートの一例を示す。本例のＡＤ変換器は、時分割でサンプリング動作と積分動作とを繰り返す。比較例１に係るＡＤ変換器は、期間ｔＣＯＭＰ'において量子化動作を実行する。期間ｔＣＯＭＰ'は、積分完了時刻から次の積分開始時刻までの期間である。即ち、期間ｔＣＯＭＰ'は、クロックＰ２'の立下り時刻から次のクロックＰ２'の立ち上がり時刻までの期間となる。
【００４６】
一方、実施例１に係る期間ｔＣＯＭＰは、積分完了時刻より前の時刻から次の積分開始時刻までの期間である。そのため、実施例１に係るＡＤ変換器１００は、比較例１に係るＡＤ変換器よりも期間ｔＣＯＭＰを長くできる。よって、特性的なデメリットを被ることなく量子化部４０へのスピード要求が緩和される。これにより、本例のＡＤ変換器１００は、量子化部４０における消費電力を低減できる。
【００４７】
［実施例２］
図６は、実施例２に係るＡＤ変換器１００の構成の概要を示す。本例のＡＤ変換器１００は、アナログ信号入力部１０として、アナログ信号入力回路１１およびアナログ信号入力回路１２を備える。また、ＡＤ変換器１００は、フィードバック部２０として、基準信号入力回路２１および基準信号入力回路２２を備える。なお、他の実施例と同一の符号が付された構成は、他の実施例の場合と同一の回路構成を有してよい。
【００４８】
アナログ信号入力回路１１，１２には、それぞれにアナログ入力信号Ａｉｎが入力される。但し、アナログ信号入力回路１１，１２は、互いに異なるタイミングでアナログ入力信号Ａｉｎをサンプリングする。本例のアナログ信号入力回路１１は、動作期間ｐｈｉ（１）において、アナログ入力信号Ａｉｎをサンプリングする。また、アナログ信号入力回路１２は、動作期間ｐｈｉ（２）において、アナログ入力信号Ａｉｎをサンプリングする。アナログ信号入力回路１１，１２は、アナログ入力信号Ａｉｎをサンプリングして、アナログ出力信号Ａｏｕｔ１，Ａｏｕｔ２をそれぞれ出力する。
【００４９】
また、アナログ信号入力回路１１，１２は、共通の積分部３０に接続されている。これにより、アナログ信号入力回路１１，１２は、アナログ出力信号Ａｏｕｔ１，Ａｏｕｔ２の両方を積分部３０に出力する。但し、本例のアナログ信号入力回路１１，１２は、アナログ出力信号Ａｏｕｔ１，Ａｏｕｔ２を異なるタイミングで積分部３０に出力する。例えば、本例のアナログ信号入力回路１１は、動作期間ｐｈｉ（２）において、アナログ出力信号Ａｏｕｔ１を出力する。また、アナログ信号入力回路１２は、動作期間ｐｈｉ（１）において、アナログ出力信号Ａｏｕｔ２を出力する。
【００５０】
基準信号入力回路２１，２２は、基準入力信号Ｓｒｅｆに応じて、フィードバック信号Ｓｆｂ１，Ｓｆｂ２をそれぞれ生成する。基準信号入力回路２１，２２は、互いに異なるタイミングで積分部３０にフィードバック信号Ｓｆｂ１，Ｓｆｂ２を出力する。
【００５１】
基準信号入力回路２１には、基準入力信号Ｓｒｅｆが入力される。基準信号入力回路２１は、基準入力信号Ｓｒｅｆに応じた正のフィードバック信号＋Ｓｆｂ１および負のフィードバック信号−Ｓｆｂ１を生成する。本例の基準信号入力回路２１は、動作期間ｐｈｉ（２）において、積分部３０に正負のフィードバック信号±Ｓｆｂ１を出力する。
【００５２】
基準信号入力回路２２には、基準入力信号Ｓｒｅｆが入力される。基準信号入力回路２２は、基準入力信号Ｓｒｅｆに応じた正のフィードバック信号＋Ｓｆｂ２および負のフィードバック信号−Ｓｆｂ２を生成する。本例の基準信号入力回路２２は、動作期間ｐｈｉ（１）において、積分部３０に正負のフィードバック信号±Ｓｆｂ２を出力する。
【００５３】
本例のＡＤ変換器１００は、アナログ出力信号Ａｏｕｔの積分を、アナログ出力信号Ａｏｕｔ１およびアナログ出力信号Ａｏｕｔ２に分割して積分部３０に実行させる。同様に、ＡＤ変換器１００は、フィードバック信号Ｓｆｂの積分を、フィードバック信号Ｓｆｂ１およびフィードバック信号Ｓｆｂ２に分割して積分部３０に実行させる。これにより、本例のＡＤ変換器１００は、積分部３０における積分動作のスピード要求を緩和して、積分部３０の消費電力を低減できる。なお、本例のＡＤ変換器１００は、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂの両方を分割して、積分部３０で積分しているが、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂのいずれかを分割すれば、積分部３０の消費電力を低減させる効果が得られる。
【００５４】
図７は、実施例２に係るＡＤ変換器１００の具体的な構成の一例を示す。アナログ信号入力回路１１および基準信号入力回路２１は、実施例１の場合と同一の回路構成を有する。本例では、実施例１に係るＡＤ変換器１００と異なる構成について特に説明する。
【００５５】
アナログ信号入力回路１２は、キャパシタＣＡ２およびスイッチＳＣ１，ＳＣ２，ＳＤ１，ＳＤ２を備える。キャパシタＣＡ２は、アナログ容量部１３の一例である。また、スイッチＳＣ１，ＳＣ２は、アナログ入力切替部１４の一例であり、スイッチＳＤ１，ＳＤ２は、アナログ出力切替部１５の一例である。
【００５６】
スイッチＳＣ１，ＳＤ１は、クロックＰ１がＨの時オンとなり、スイッチＳＣ２，ＳＤ２は、クロックＰ２がＨの時オンとなる。アナログ信号入力回路１２は、クロックＰ２がＨの時にアナログ入力信号Ａｉｎに応じた電荷をキャパシタＣＡ２に蓄積する。また、アナログ信号入力回路１２は、次のクロックＰ１がＨの時に蓄積された電荷を積分部３０に転送する。本例のクロックＰ１は、動作期間ｐｈｉ（１）でＨとなり、クロックＰ２は、動作期間ｐｈｉ（２）でＨとなる。即ち、アナログ信号入力回路１２は、動作期間ｐｈｉ（２）にサンプリング動作を実行し、動作期間ｐｈｉ（１）に積分動作を実行する。即ち、アナログ信号入力回路１１，１２は、サンプリング動作および積分動作の内、互いに異なる動作を選択して、交互に繰り返している。
【００５７】
基準信号入力回路２２は、キャパシタＣＲ２，ＣＲ２ＢおよびスイッチＳＩ１,ＳＩ２，ＳＪ１，ＳＪ２，ＳＫ１，ＳＫ２，ＳＬ１，ＳＬ２を備える。また、基準信号入力回路２２は、スイッチＳＳ２，ＳＳ２Ｂを備える。キャパシタＣＲ２，ＣＲ２Ｂは、基準容量部２３の一例である。スイッチＳＩ１,ＳＩ２,ＳＫ１，ＳＫ２は、基準入力切替部２４の一例である。スイッチＳＪ１，ＳＪ２，ＳＬ１，ＳＬ２は、基準出力切替部２５の一例である。スイッチＳＳ１，ＳＳ１Ｂは、選択部２６の一例である。
【００５８】
スイッチＳＩ２，ＳＪ２，ＳＬ２，ＳＫ２は、クロックＰ２がＨの時オンとなる。これにより、動作期間ｐｈｉ（２）において、キャパシタＣＲ２に基準入力信号Ｓｒｅｆに応じた電荷がサンプリングされる。また、キャパシタＣＲ２Ｂに蓄積された電荷がリセットされる。言い換えると、キャパシタＣＲ２Ｂは、ゼロＶを意図するゼロ信号を電荷としてサンプリングする。
【００５９】
スイッチＳＩ１，ＳＪ１，ＳＬ１，ＳＫ１は、クロックＰ１がＨの時オンとなる。これにより、スイッチＳＳ２には、動作期間ｐｈｉ（１）において、キャパシタＣＲ２でサンプリングした電荷に応じた信号が入力される。また、スイッチＳＳ２Ｂには、動作期間ｐｈｉ（１）において、キャパシタＣＲ２Ｂでサンプリングした電荷に応じた信号が入力される。
【００６０】
スイッチＳＳ２，ＳＳ２Ｂは、量子化部４０からのデジタル信号Ｄおよび反転信号ＤＢに応じてオンオフが切り替えられる。スイッチＳＳ２，ＳＳ２Ｂは、キャパシタＣＲ２およびキャパシタＣＲ２Ｂを積分部３０に接続するか否かを切り替える。スイッチＳＳ２，ＳＳ２Ｂは、キャパシタＣＲ２，ＣＲ２Ｂのいずれか一方を選択的に積分部３０と接続する。本例の基準信号入力回路２２は、動作期間ｐｈｉ（１）において、キャパシタＣＲ１およびキャパシタＣＲ１Ｂのいずれかを積分部３０と接続する。
【００６１】
なお、本例の論理回路４２には、クロックＰ１が入力されている。但し、論理回路４２には、積分動作との重複を避けるためにクロックＰ１の立ち上がりよりもわずかに早い時刻に立ち上がるクロック信号が入力されてもよい。
【００６２】
また、スイッチＳＳ１，ＳＳ２は、同じタイミングでオンになってもよく、また、半相ずれてオンになってもよい。同様に、スイッチＳＳ１ＢとＳＳ２Ｂも同じタイミングでオンになってもよく、また、半相ずれてオンになってもよい。そして、スイッチＳＳ１とＳＳ１Ｂの選択は、クロックＰ２の立ち上がりに、またはそれよりもわずかに早い時刻に、デジタル信号Ｄと反転信号ＤＢを再同期化させた信号で行ってもよい。
【００６３】
なお、本例では、アナログ信号入力部１０がアナログ信号入力回路１１およびアナログ信号入力回路１２を備える場合と、フィードバック部２０が基準信号入力回路２１および基準信号入力回路２２を備える場合について説明した。即ち、本例のＡＤ変換器１００は、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂの両方を２分割して、積分部３０で積分している。但し、ＡＤ変換器１００は、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂのいずれか一方を分割するように構成されてもよい。また、ＡＤ変換器１００は、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂを３分割や４分割等の、２分割と異なる割合で分割してもよい。
【００６４】
図８は、実施例２に係るＡＤ変換器１００のタイミングチャートの一例を示す。本例のＡＤ変換器１００は、実施例１の場合と同様に、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を交互に繰り返して動作する。本例のＡＤ変換器１００は、サンプリング動作をサンプリング動作（１）およびサンプリング動作（２）に分割して実行する。また、ＡＤ変換器１００は、積分動作を積分動作（１）および積分動作（２）に分割して実行する。
【００６５】
動作期間ｐｈｉ（１）において、アナログ信号入力回路１１および基準信号入力回路２１は、クロックＰ１の入力に応じてサンプリング動作（１）を実行する。続く動作期間ｐｈｉ（２）において、積分部３０は、アナログ信号入力回路１１および基準信号入力回路２２からの入力に応じて積分動作（１）を実行する。
【００６６】
動作期間ｐｈｉ（２）において、アナログ信号入力回路１２および基準信号入力回路２２は、クロックＰ２の入力に応じてサンプリング動作（２）を実行する。続く動作期間ｐｈｉ（１）において、積分部３０は、アナログ信号入力回路１２および基準信号入力回路２２の入力に応じて積分動作（２）を実行する。即ち、本例のＡＤ変換器１００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）のいずれにおいても、サンプリング動作および積分動作を実行している。
【００６７】
ここで、本例のＡＤ変換器１００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）の１周期を複数回に分割して積分動作を行っている。即ち、本例のＡＤ変換器１００は、１回分の積分を１周期かけて実行している。一方、比較例１に係るＡＤ変換器は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）の１周期の半分で積分動作を実行せずに他の半分で積分動作を行っていない。即ち、比較例１に係るＡＤ変換器は、１回分の積分を半周期で実行している。
【００６８】
したがって、本例のＡＤ変換器１００は、比較例１に係るＡＤ変換器と比べて、１回の積分を複数回に分けることにより、積分部３０のスルーイング要求（即ち、出力変化スピード要求）を緩和する。これにより、ＡＤ変換器１００は、積分部３０における消費電力を低減できる。なお、本例のＡＤ変換器１００は、１回の積分を２回に分けて実行しているが、３回以上に分けて実行してもよい。
【００６９】
［実施例３］
図９は、実施例３に係るＡＤ変換器１００の構成の一例を示す。図１０は、実施例３に係るＡＤ変換器１００のタイミングチャートの一例を示す。本例のＡＤ変換器１００は、制御部５０を備える点で実施例２に係るＡＤ変換器１００と異なる。即ち、本例のＡＤ変換器１００は、実施例２に係るＡＤ変換器１００と動作タイミングが異なる。なお、他の実施例と同一の符号が付された構成は、他の実施例の場合と同一の回路構成を有してよい。
【００７０】
制御部５０は、実施例１に係るＡＤ変換器１００と同様に、積分部３０の積分完了前である出力信号ＡＯＵＴＢがＡＯ１ａの時点で量子化を開始する。これにより、期間ｔＣＯＭＰが長くなる。よって、本例のＡＤ変換器１００は、量子化部４０の消費電力を低減できる。
【００７１】
本例のアナログ信号入力部１０は、アナログ信号入力回路１１およびアナログ信号入力回路１２を備えることにより、アナログ信号入力部１０がサンプリングしたアナログ入力信号Ａｉｎを積分部３０に分割して出力する。これにより、実施例２に係るＡＤ変換器１００と同様に積分部３０における消費電力を低減する。
【００７２】
本例のフィードバック部２０は、基準信号入力回路２１および基準信号入力回路２２を備えることにより、フィードバック信号Ｓｆｂを積分部３０に分割して出力する。これにより、実施例２に係るＡＤ変換器１００と同様に積分部３０における消費電力を低減する。
【００７３】
以上の通り、本例のＡＤ変換器１００は、実施例１のＡＤ変換器１００と同様に、量子化部４０における消費電力を低減する。また、ＡＤ変換器１００は、実施例２に係るＡＤ変換器１００と同様に、積分部３０における消費電力を低減する。これにより、本例のＡＤ変換器１００は、積分部３０および量子化部４０における消費電力をさらに低減できる。
【００７４】
なお、本明細書に係るＡＤ変換器１００の実施形態は、実施例１〜３に限定されるものではなく、特許請求の範囲に記載の範囲内であれば、その構成部材等の置換、変更、追加、個数の増減、形状の設計変更等の各種変形が可能である。例えば、本明細書に係るＡＤ変換器１００は、全てシングルエンド回路で記載したが差動回路に置き換えてもよい。また、本明細書に係るＡＤ変換器１００は、積分部３０を１つ有したが、複数の積分部３０を有してもよい。さらに、ＡＤ変換器１００は、ゲイン段を設けて複数の積分部３０の出力を加算してから、量子化部４０に出力してもよい。
【００７５】
以上の通り、本明細書に係るＡＤ変換器１００は、積分部３０および量子化部４０における消費電力を低減できる。例えば、ＡＤ変換器１００は、オーディオ機器や通信機器に搭載されることにより、機器の電池寿命を長くし、発熱を抑制できる。
【００７６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７８】
１０・・・アナログ信号入力部、１１・・・アナログ信号入力回路、１２・・・アナログ信号入力回路、１３・・・アナログ容量部、１４・・・アナログ入力切替部、１５・・・アナログ出力切替部、２０・・・フィードバック部、２１・・・基準信号入力回路、２２・・・基準信号入力回路、２３・・・基準容量部、２４・・・基準入力切替部、２５・・・基準出力切替部、２６・・・選択部、３０・・・積分部、３１・・・オペアンプ、４０・・・量子化部、４１・・・コンパレータ、４２・・・論理回路、５０・・・制御部、１００・・・ＡＤ変換器
【図１】
2017216523.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017216523.tif 000009
【図８】
2017216523.tif 000010
【図９】
2017216523.tif 000011
【図１０】
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