(57)【要約】      （修正有）【課題】基板へのナノインプリントクロスポイント配列の接触を提供する。【解決手段】従来通りに処理された回路に相互接続されたナノインプリントパターンを有する記憶装置は、複数の導電性トレース４００、４０６、複数の導電性パッド４０４、４１０を有する基板及び複数の導電性ポスト４０２、４０８を含む。各導電性パッド４０４、４１０は、ナノインプリント工程に固有の整合誤差を考慮するようにサイズ調整されている。各導電性ポスト４０２、４０８が導電性トレース４００、４０６と導電性パッド４０４、４１０との間に結合されて、ナノインプリントリソグラフィの非常に微細にサイズ調整された特徴を、従来通りにパターン化されたウエハーのより大きい特徴に相互接続することを可能にする。【選択図】図４Ｂ
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【特許請求の範囲】
【請求項１】
複数の導電性トレースであって、共通面に配置されており、前記複数の導電性トレースのうちの第１の導電性トレースは第１の長さを有し、前記複数の導電性トレースのうちの第２の導電性トレースは第２の長さを有し、及び前記第２の長さは前記第１の長さよりも短い、複数の導電性トレースと、
基板であって、その中に形成されている複数の導電性パッドを有する基板と、
複数の導電性ポストであって、前記複数の導電性ポストのうちの第１の導電性ポストは、前記第１の導電性トレースと前記複数の導電性パッドのうちの第１の導電性パッドとの間に結合されており、前記複数の導電性ポストのうちの第２の導電性ポストは、前記第２の導電性トレースと前記複数の導電性パッドのうちの第２の導電性パッドとの間に結合されている、複数の導電性ポストと
を含む、記憶装置。
【請求項２】
前記複数の導電性トレースの各導電性トレースは、長さ、幅及び高さを有し、且つ前記複数の導電性ポストの各導電性ポストは、長さ、幅及び高さを有し、前記幅は、前記複数の導電性トレースの各トレースの前記幅と略等しい、請求項１に記載の記憶装置。
【請求項３】
前記複数の導電性パッドの各パッドは、長さ及び幅を有し、前記長さ及び前記幅は、前記複数の導電性ポストの各導電性ポストの長さ及び幅よりも大きい、請求項１に記載の記憶装置。
【請求項４】
第３の導電性トレースを更に含み、前記第３の導電性トレースは第３の長さを有し、及び前記第３の長さは前記第２の長さよりも短い、請求項１に記載の記憶装置。
【請求項５】
前記第１の長さを有する第４の導電性トレース、前記第２の長さを有する第５の導電性トレース、及び前記第３の長さを有する第６の導電性トレースを更に含む、請求項４に記載の記憶装置。
【請求項６】
前記複数の導電性ポストの各々は、前記複数の導電性トレースのうちの導電性トレースに自己整合される、請求項１に記載の記憶装置。
【請求項７】
前記複数の導電性ポストの各々は、前記複数の導電性トレースのうちの導電性トレースの端部に接続される、請求項１に記載の記憶装置。
【請求項８】
前記複数の導電性ポストの各々は、前記複数の導電性トレースのうちの導電性トレースに、端部から離れた前記導電性トレースに沿った位置で接続される、請求項１に記載の記憶装置。
【請求項９】
共通面に配置されている複数の導電性トレースと、
基板であって、その中に形成されている複数の導電性パッドを有し、前記複数の導電性パッドのうちの第１の導電性パッドは、Ｘ寸法及びＹ寸法の両方において前記複数の導電性パッドのうちの第２の導電性パッドから離れている、基板と、
複数の導電性ポストであって、前記複数の導電性ポストのうちの第１の導電性ポストは、前記第１の導電性パッドと前記複数の導電性トレースのうちの第１の導電性トレースとの間に延在しており、前記複数の導電性ポストのうちの第２の導電性ポストは、前記第２の導電性パッドと前記複数の導電性トレースのうちの第２の導電性トレースとの間に延在している、複数の導電性ポストと
を含む、記憶装置。
【請求項１０】
前記複数の導電性トレースの各トレースは、長さ、幅及び高さを有し、且つ前記複数の導電性ポストの各導電性ポストは、長さ、幅及び高さを有し、前記幅は、前記複数の導電性トレースの各トレースの前記幅と略等しい、請求項９に記載の記憶装置。
【請求項１１】
前記複数の導電性パッドの各導電性パッドは、長さ及び幅を有し、前記長さ及び前記幅は、前記複数の導電性ポストの各導電性ポストの長さ及び幅よりも大きい、請求項９に記載の記憶装置。
【請求項１２】
前記複数の導電性パッドのうちの第３の導電性パッドは、Ｘ寸法及びＹ寸法の両方において前記複数の導電性パッドのうちの前記第２の導電性パッドから離れている、請求項９に記載の記憶装置。
【請求項１３】
前記複数の導電性パッドのうちの第４の導電性パッドは、Ｘ寸法及びＹ寸法の両方において前記複数の導電性パッドのうちの前記第３の導電性パッドから離れており、且つ前記Ｙ寸法において前記複数の導電性パッドのうちの前記第１の導電性パッドと共線及び共面にある、請求項１２に記載の記憶装置。
【請求項１４】
前記複数の導電性ポストの各々は、前記複数の導電性トレースのうちの導電性トレースに自己整合される、請求項９に記載の記憶装置。
【請求項１５】
前記複数の導電性ポストの各々は、前記複数の導電性トレースのうちの導電性トレースの端部に接続される、請求項９に記載の記憶装置。
【請求項１６】
前記複数の導電性ポストの各々は、前記複数の導電性トレースのうちの導電性トレースに、端部から離れた前記導電性トレースに沿った位置で接続される、請求項９に記載の記憶装置。
【請求項１７】
１つ又は複数の導電性パッドを第１の層上に形成するステップと、
前記１つ又は複数の導電性パッドの上にフォトレジストを付着させるステップと、
第２の層を表すインプリントリソグラフィスタンプを前記第１の層に整合させるステップと、
インプリントリソグラフィを用いて前記第２の層に１つ又は複数の導電性ポスト及び１つ又は複数の導電性トレースを同時に形成するステップであって、前記第２の層の前記第１の層への前記整合は、±ΔＸのＸ寸法における整合誤差及び±ΔＹのＹ寸法における整合誤差を含み、前記１つ又は複数の導電性ポストは、前記Ｘ寸法におけるＦＸのサイズ及び前記Ｙ寸法におけるＦＹのサイズを有し、前記１つ又は複数の導電性パッドは、前記Ｘ寸法において少なくとも２ΔＸ−ＦＸであり、且つ前記Ｙ寸法において少なくとも２ΔＹ−ＦＹであるサイズを有し、及び前記１つ又は複数の導電性ポストは、導電性パッド及び導電性トレースの両方を接触させる、ステップと
を含む、方法。
【請求項１８】
前記１つ又は複数の導電性ポストの各々は、前記１つ又は複数の導電性トレースのうちの導電性トレースに自己整合される、請求項１７に記載の方法。
【請求項１９】
前記１つ又は複数の導電性ポストの各々は、前記１つ又は複数の導電性トレースのうちの導電性トレースの端部に接続される、請求項１７に記載の方法。
【請求項２０】
前記１つ又は複数の導電性ポストの各々は、前記１つ又は複数の導電性トレースのうちの導電性トレースに、前記導電性トレースに沿った位置で接続される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、概して、半導体製造記憶装置に関し、より詳細には、従来通りに処理された回路に相互接続されたナノインプリントパターンを有する記憶装置に関する。
【背景技術】
【０００２】
記憶装置の半導体製造では、非常に小さい形状でデータビットの配列を構成することによって高密度を実現することができる。従来、フォトリソグラフィがこれらの配列を構成するのに使用されてきた。しかし、フォトリソグラフィには欠点がある。フォトリソグラフィのツールは、製造するのに高価であり、ツール１台当たりのコストが数千万ドルになることが多い。
【０００３】
フォトリソグラフィの代替手段が提案されている。このような代替手段の１つは、ナノインプリントリソグラフィである。ナノインプリントリソグラフィでは、１０ナノメートル以下の小さい特徴の複製が可能になる。ナノインプリントの工程は、半導体ウエハー上に特徴をパターン化するのに使用できる、ポリマーにパターンをインプリントするステップを含む。ナノインプリントリソグラフィのコストは比較的低い。しかし、ポリマーの半流動性のために、整合精度ではインプリント特徴の小さいサイズを適合させることができず、整合誤差が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、必要なものは、このようなナノインプリントパターンをウエハーにおける従来通りに処理された回路にコスト効率よく相互接続できると共に、ナノインプリンティングの利益を得ることができる方法である。
【課題を解決するための手段】
【０００５】
本開示の実施形態は、概して、従来通りに処理された回路に相互接続されたナノインプリントパターンを有する記憶装置、及びその製造方法に関する。記憶装置は、複数の導電性トレース、複数の導電性パッドを有する基板、及び複数の導電性ポストを含む。各導電性パッドは、ナノインプリント工程に固有の整合誤差を考慮するようにサイズ調整されている。各導電性ポストが導電性トレースと導電性パッドとの間に結合されて、ナノインプリントリソグラフィの非常に微細にサイズ調整された特徴を、従来通りにパターン化されたウエハーのより大きい特徴に相互接続することを可能にする。
【０００６】
一実施形態において、記憶装置を開示する。記憶装置は、複数の導電性トレースを含む。複数の導電性トレースは、共通面に配置されている。複数の導電性トレースのうちの第１の導電性トレースは第１の長さを有する。複数の導電性トレースのうちの第２の導電性トレースは第２の長さを有し、及び第２の長さは第１の長さよりも短い。記憶装置は、基板であって、その中に形成されている複数の導電性パッドを有する基板も含む。記憶装置は、複数の導電性ポストも含む。複数の導電性ポストのうちの第１の導電性ポストは、第１の導電性トレースと複数の導電性パッドのうちの第１の導電性パッドとの間に結合されている。複数の導電性ポストのうちの第２の導電性ポストは、第２の導電性トレースと複数の導電性パッドのうちの第２の導電性パッドとの間に結合されている。
【０００７】
別の実施形態において、記憶装置を開示する。記憶装置は、共通面に配置されている複数の導電性トレースを含む。記憶装置は、基板であって、その中に形成されている複数の導電性パッドを有する基板も含む。複数の導電性パッドのうちの第１の導電性パッドは、Ｘ寸法及びＹ寸法の両方において複数の導電性パッドのうちの第２の導電性パッドから離れている。記憶装置は、複数の導電性ポストも含む。複数の導電性ポストのうちの第１の導電性ポストは、第１の導電性パッドと複数の導電性トレースのうちの第１の導電性トレースとの間に延在している。複数の導電性ポストのうちの第２の導電性ポストは、第２の導電性パッドと複数の導電性トレースのうちの第２の導電性トレースとの間に延在している。
【０００８】
別の実施形態において、方法を開示する。方法は、１つ又は複数の導電性パッドを第１の層上に形成するステップと、１つ又は複数の導電性パッドの上にフォトレジストを付着させるステップと、第２の層を表すインプリントリソグラフィスタンプを第１の層に整合させるステップと、インプリントリソグラフィを用いて第２の層に１つ又は複数の導電性ポスト及び１つ又は複数の導電性トレースを同時に形成するステップとを含む。第２の層の第１の層への整合は、±ΔＸのＸ寸法における整合誤差及び±ΔＹのＹ寸法における整合誤差を含む。導電性ポストの各々は、Ｘ寸法におけるＦＸのサイズ及びＹ寸法におけるＦＹのサイズを有する。導電性パッドの各々は、Ｘ寸法において少なくとも２ΔＸ−ＦＸであり、且つＹ寸法において少なくとも２ΔＹ−ＦＹであるサイズを有する。１つ又は複数の導電性ポストの各々は、導電性パッド及び導電性トレースの両方を接触させる。
【０００９】
本開示の上記に列挙される特徴を詳細に理解できるようにするために、実施形態の一部を添付図面で図示しながら実施形態を参照して、上で簡単に要約された本開示のより詳細な説明を行うことができる。しかし、本開示は他の均等に有効な実施形態を認め得るため、添付図面は、本開示の典型的な実施形態のみを図示し、従って、その範囲を限定するとみなされるべきではないことに留意すべきである。
【００１０】
理解を容易にするために、図面に共通の同一要素を示すのに同一の参照符号を可能な限り使用している。一実施形態に開示された要素を、詳説することなく他の実施形態で有益に利用できることが考えられる。
【図面の簡単な説明】
【００１１】
【図１】本明細書に記載の一実施形態による記憶配列の概略図である。
【図２】本明細書に記載の一実施形態による記憶配列の概略斜視図である。
【図３】本明細書に記載の一実施形態による、基板上に自己整合導電性ポストを有する複数の導電性トレースをナノインプリントするスタンプとして使用できるパターンの陰画像トポグラフィである。
【図４Ａ】本明細書に記載の一実施形態による、基板上の各導電性パッドに相互接続された自己整合導電性ポストを各々が有する１つ又は複数の導電性トレースの上下面図を示す。
【図４Ｂ】本明細書に記載の一実施形態による、基板上の各導電性パッドに相互接続された自己整合導電性ポストを各々が有する１つ又は複数の導電性トレースの上下面図を示す。
【図４Ｃ】本明細書に記載の一実施形態による、基板上の各導電性パッドに相互接続された自己整合導電性ポストを各々が有する１つ又は複数の導電性トレースの上下面図を示す。
【図４Ｄ】本明細書に記載の一実施形態による、基板上の各導電性パッドに相互接続された自己整合導電性ポストを各々が有する１つ又は複数の導電性トレースの上下面図を示す。
【図４Ｅ】本明細書に記載の一実施形態による、基板上の各導電性パッドに相互接続された自己整合導電性ポストを各々が有する１つ又は複数の導電性トレースの上下面図を示す。
【図５】本明細書に記載の一実施形態による、従来通りに処理されたトランジスタ回路に相互接続されたナノインプリントパターンを有するウエハーの断面図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施形態を参照する。しかし、本開示は、記載の特定の実施形態に限定されないことが理解されるべきである。代わりに、異なる実施形態に関連するか否かにかかわらず、以下の特徴及び要素の任意の組み合わせが本開示を実装及び実行するために想定される。更に、本開示の実施形態は、他の可能な解決策及び／又は先行技術を上回る利点を実現できるが、特定の利点が所与の実施形態によって実現されるか否かにかかわらず、本開示は限定されない。従って、以下の態様、特徴、実施形態及び利点は、例示に過ぎず、特許請求の範囲で明示的に記載される場合を除いて、添付の特許請求の範囲の限定又は要素であるとみなされない。同様に、「本開示」の参照は、本明細書に開示される任意の発明主題の一般化と解釈されるものではなく、特許請求の範囲で明示的に記載される場合を除いて、添付の特許請求の範囲の限定又は要素であるとみなされるものではない。
【００１３】
本開示の実施形態は、概して、従来通りに処理された回路に相互接続されたナノインプリントパターンを有する記憶装置、及びその製造方法に関する。記憶装置は、複数の導電性トレース、複数の導電性パッドを有する基板、及び複数の導電性ポストを含む。各導電性パッドは、ナノインプリント工程に固有の整合誤差を考慮するようにサイズ調整されている。各導電性ポストが導電性トレースと導電性パッドとの間に結合されて、ナノインプリントリソグラフィの非常に微細にサイズ調整された特徴を、従来通りにパターン化されたウエハーのより大きい特徴に相互接続することを可能にする。
【００１４】
図１は、本明細書に記載の一実施形態による記憶配列１００の概略図である。記憶配列１００は、複数の記憶セル１０２、第１の複数の並列線１０４、及び第２の複数の並列線１０６を含む。第１の複数の並列線１０４は、第２の複数の並列線１０６と直交して並んでいる。第１の複数の並列線１０４は、ビット線を表す。第２の複数の並列線１０６は、ワード線を表す。各記憶セル１０２は、ビット線１０４及びワード線１０６に結合されている。共線記憶セル１０２は、１本の共通線、及び他の共線記憶セルと共通でない１本の線に結合されている。
【００１５】
図２は、本明細書に記載の一実施形態による記憶配列１００の概略斜視図である。第１の複数の並列線１０４は、共通面に配置されている。第２の複数の並列線１０６は、第１の複数の並列線１０４から上方に離れて共通面に配置されている。第１の記憶セル１０２Ａが第１の複数の並列線１０４の第１の線１０４Ａに結合されるように、配列１００は配列されている。更に、第１の記憶セル１０２Ａは、第２の複数の並列線１０６の第１の線１０６Ａに結合されている。第２の記憶セル１０２Ｂは、第１の線１０４Ａ、及び第２の複数の並列線１０６の第２の線１０６Ｂに結合されている。第３の記憶セル１０２Ｃは、第１の複数の並列線１０４の第２の線１０４Ｂに結合されている。更に、第３の記憶セル１０２Ｃは、第１の線１０６Ａに結合されている。第４の記憶セル１０２Ｄは、第２の線１０４Ｂ及び第２の線１０６Ｂの両方に結合されている。
【００１６】
図３は、本明細書に記載の一実施形態による、基板上に自己整合導電性ポストを有する複数の導電性トレースをナノインプリントするナノインプリントスタンプ３００として使用できるパターンの陰画像トポグラフィである。複数の導電性トレースは、印刷されると共通面に配置される。スタンプ３００は、トレース部３０２及びポスト部３０４を含む。トレース部３０２は、導電性トレースを配置する位置をインプリントするのに使用される。同様に、ポスト部３０４は、導電性ポストを形成する位置をインプリントするのに使用される。スタンプ３００を基板から取り外した後、トレース及びポストを自己整合させるように導電性材料を基板上に形成するように、トレース部３０２及びポスト部３０４は予め整合される。
【００１７】
ナノインプリントスタンプ３００は、ナノインプリントリソグラフィの当業者に周知のナノインプリントスタンプを製造する様々な技法によって製造してもよい。一実施形態において、反転パターンのトポグラフィのエッチング及びリソグラフィによって、ナノインプリントスタンプ３００を直接形成することができる。別の実施形態において、子パターンスタンプを相補的陰画像として製造する親として使用できる陽画像として、ナノインプリントスタンプ３００をパターン化してエッチングすることができる。一実施形態において、電子ビームリソグラフィを用いて、ナノインプリントスタンプ３００を製造する。別の実施形態において、フォトリソグラフィを用いて、ナノインプリントスタンプ３００を製造する。一実施形態において、ナノインプリントスタンプ３００は、Ｓｉを含んでもよい。別の実施形態において、ナノインプリントスタンプ３００は、Ｓｉ２Ｏを含んでもよい。
【００１８】
図４Ａ〜図４Ｅは、本明細書に記載の一実施形態による、基板上の各導電性パッドに相互接続された自己整合導電性ポストを各々が有する１つ又は複数の導電性トレースの上下面図を示す。
【００１９】
図４Ａは、基板上に付着される第１の導電性パッド４０４に相互接続されるべき第１の導電性ポスト４０２を有する第１の導電性トレース４００の上下面図を示す。第１の導電性ポスト４０２は、第１の導電性トレース４００に自己整合される。第１の導電性トレース４００及び第１の導電性ポスト４０２は互いに変動しないが、基板に対して得られる位置は、Ｘ寸法及びＹ寸法の両方で変動することがある。図４Ａに示すように、第１の導電性パッド４０４は、第１の導電性ポスト４０２の長さ及び幅よりも実質的に大きい長さ及び幅を有する。後述するように、スタンプ３００の整合不良を許容するために、第１の導電性パッド４０４は一層大きい。スタンプ３００の僅かな整合不良がある場合でもなお、第１の導電性ポスト４０２を第１の導電性パッド４０４と電気的接触して形成することができる。
【００２０】
図４Ｂは、それぞれ第１の導電性パッド４０４及び第２の導電性パッド４１０に相互接続されるべき第１の導電性ポスト４０２及び第２の導電性ポスト４０８を有する第１の導電性トレース４００及び第２の導電性トレース４０６の上下面図を示す。導電性パッド４０４及び４１０は、基板上に付着される。導電性パッド４０４及び４１０の間には、Ｘ寸法間隔４４２及びＹ寸法間隔４４４がある。Ｘ寸法間隔４４２は基板形状及びリソグラフィと関連があるのに対して、Ｙ寸法間隔４４４はナノインプリント形状と関連がある。
【００２１】
一実施形態において、第１の導電性トレース４００は第１の長さを有し、第２の導電性トレース４０６は第２の長さを有する。第２の長さは、第１の長さよりも短い。上述のように、導電性パッド４０４、４１０は互い違いに配置されている。導電性パッド４０４、４１０と、ひいては導電性ポスト４０２、４０８及び導電性トレース４００、４０６とを互い違いに配置することによって、装置の設置面積が減少する。導電性パッド４０４、４１０を、Ｘ及びＹ方向に距離４４２だけ間隔を空けて配置する必要がある。距離４４２は、隣接するトレース４００、４０６間の距離４４４よりも長い。従って、導電性パッド４０４、４１０が互い違いに配置されていない場合、隣接するトレース４００、４０６間の距離４４４は、少なくとも距離４４２と同程度である必要がある。更に、導電性パッド４０４、４１０が互い違いに配置されていない場合、トレース４００、４０６が距離４４４だけ間隔を空けて配置されていると、導電性パッド４０４、４１０は必ず重複する。本質的には、導電性パッド４０４、４１０の重複は、各ポスト４０２、４０８と個々の相互作用を不可能にする単一の大きい導電性パッドである。
【００２２】
図４Ｃは、それぞれ第１の導電性パッド４０４、第２の導電性パッド４１０、第３の導電性パッド４１６及び第４の導電性パッド４２２に相互接続されるべき第１の導電性ポスト４０２、第２の導電性ポスト４０８、第３の導電性ポスト４１４及び第４の導電性ポスト４２０を有する第１の導電性トレース４００、第２の導電性トレース４０６、第３の導電性トレース４１２及び第４の導電性トレース４１８の上下面図を示す。導電性パッド４０４、４１０、４１６及び４２２は、基板上に付着される。導電性パッド４０４、４１０、４１６及び４２２が互い違いに配置されるように、Ｘ寸法間隔４４２及びＹ寸法間隔４４４を空けて各導電性パッド４０４、４１０、４１６及び４２２を配置する。
【００２３】
一実施形態において、第１の導電性トレース４００は第１の長さを有し、第２の導電性トレース４０６は第２の長さを有し、第３の導電性トレース４１２は第３の長さを有し、第４の導電性トレース４１８は第１の長さを有する。第２の長さは第１の長さよりも短く、第３の長さは第２の長さよりも短い。第１の導電性トレース４００及び第４の導電性トレース４１８の長さは等しい。別の実施形態において、図４Ｄに示すように、第１の長さ、第２の長さ及び第３の長さは等しい。
【００２４】
図４Ｄは、それぞれ第１の導電性パッド４０４、第２の導電性パッド４１０、第３の導電性パッド４１６及び第４の導電性パッド４２２に相互接続されるべき第１の導電性ポスト４０２、第２の導電性ポスト４０８、第３の導電性ポスト４１４及び第４の導電性ポスト４２０を有する第１の導電性トレース４００、第２の導電性トレース４０６、第３の導電性トレース４１２及び第４の導電性トレース４１８の上下面図を示す。導電性パッド４０４、４１０、４１６及び４２２は、基板上に付着される。導電性パッド４０４、４１０、４１６及び４２２が互い違いに配置されるように、Ｘ寸法間隔４４２及びＹ寸法間隔４４４を空けて各導電性パッド４０４、４１０、４１６及び４２２を配置する。図示のように、導電性ポスト４０２、４０８、４１４及び４２０は、複数の導電性トレースのうちの導電性トレースに、端部から離れた導電性トレースに沿った位置で接続される。
【００２５】
図４Ｅは、それぞれ導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８を有する複数の導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６の上下面図を示す。導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８は、それぞれ導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０に相互接続されるべきである。導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０は、基板上に付着される。導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０が互い違いに配置されるように、Ｘ寸法間隔４４２及びＹ寸法間隔４４４を空けて各導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０を配置する。
【００２６】
一実施形態において、複数の導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６の各々は、長さを有する。第２の導電性トレース４０６は、第１の導電性トレース４００の長さよりも短い長さを有する。第３の導電性トレース４１２は、第２の導電性トレース４０６よりも短い長さを有する。第４の導電性トレース４１８は、第１の導電性トレース４００の長さと等しい長さを有する。第５の導電性トレース４２４は、第２の導電性トレース４０６の長さと等しい長さを有する。第６の導電性トレース４３０は、第３の導電性トレース４１２の長さと等しい長さを有する。第７の導電性トレース４３６は、第４の導電性トレース４１８の長さと等しい長さを有する。別の実施形態において、複数の導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６の各々の長さは等しい。
【００２７】
一実施形態において、導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８の幅は、各々の導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６の幅と等しい。
【００２８】
一実施形態において、導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８は、各々の導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６の端部で接続される。別の実施形態において、導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８は、図４Ｄに示すように、各々の導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６に、端部から離れた導電性トレースに沿った位置で接続される。
【００２９】
一実施形態において、導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６及び導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８の許容整合誤差は、Ｘ寸法で±ΔＸであり、Ｙ寸法で±ΔＹである。
【００３０】
一実施形態において、各導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０は、導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８の長さ及び幅よりも大きい長さ及び幅を有する。別の実施形態において、導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０は、２ΔＸの長さ及び２ΔＹの幅を有する。別の実施形態において、導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８は、Ｆの長さ及び幅を有する。従って、導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０は、２ΔＸ＋Ｆの長さ及び２ΔＹ＋Ｆの幅を有する。別の実施形態において、導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８は、ＦＸの長さ及びＦＹの幅を有する。従って、導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０は、２ΔＸ＋ＦＸの調整長さ及び２ΔＹ＋ＦＹの調整幅を有する。更に別の実施形態において、導電性パッド４０４、４１０、４１６、４２２、４２８、４３４及び４４０のサイズは、導電性トレース４００、４０６、４１２、４１８、４２４、４３０及び４３６及び導電性ポスト４０２、４０８、４１４、４２０、４２６、４３２及び４３８を形成するのに使用されるインプリントリソグラフィの整合許容範囲で決まる。
【００３１】
図５は、本明細書に記載の一実施形態による、従来通りに処理されたトランジスタ回路５０８に相互接続されたクロスポイント配列を表すナノインプリントパターン５０２を有するウエハー５００の断面図である。ナノインプリントパターン５０２は、導電性ポスト５０６を介して、従来通りに処理されたトランジスタ回路５０８にも接続される導電性パッド５０４に結合されている。
【００３２】
一実施形態において、クロスポイント配列を表すナノインプリントパターン５０２は非常に小さい形状を有し、導電性ポスト５０６は中位の形状を有し、従来通りに処理されたトランジスタ回路５０８は中位の形状を有する。
【００３３】
一実施形態において、トランジスタ回路５０８は、得られる論理回路がバイポーラトランジスタであることができる１つ又は複数のトランジスタを用いて構成してもよい。別の実施形態において、トランジスタ回路５０８は、得られる論理回路がＭＯＳ回路であることができる１つ又は複数のトランジスタを用いて構成してもよい。得られる論理回路がＭＯＳ回路である場合、トランジスタ回路５０８は、ＮＭＯＳ型トランジスタのみ、ＰＭＯＳ型トランジスタのみ、又はＮＭＯＳ及びＰＭＯＳの両方のトランジスタ（ＣＭＯＳトランジスタ）からなることができる。ナノインプリントパターン５０２の最小特徴サイズは、そのパターンの形成に使用されるインプリントリソグラフィ方法の幾何学的性能に左右される。従来通りに処理されたトランジスタ回路５０８の最小特徴サイズは、その回路を形成するのに使用されるフォトリソグラフィ工程の幾何学的性能で決まる。
【００３４】
一実施形態において、導電性パッド５０４の上にフォトレジスト材料を付着させてもよい。次に、フォトレジスト材料にナノインプリントパターン５０２をスタンプしてもよい。別の実施形態において、導電性パッド５０４の上に誘電材料を付着させてもよい。次に、誘電材料の上にフォトレジスト材料を付着させてから、フォトレジスト材料にナノインプリントパターン５０２をスタンプしてもよい。
【００３５】
本開示は、ウエハー上の従来通りに処理された回路に相互接続されたナノインプリントパターンを有する記憶装置、及びその製造方法を提供する。フォトリソグラフィ処理ウエハー回路にナノインプリント特徴を相互接続することにより、非常に小さい形状を有する記憶装置をコスト効率よく製造することができる。
【００３６】
上述の内容は本開示の実施形態に関するが、本開示の基本的な範囲及び下記の特許請求の範囲で決まる範囲から逸脱することなく、本開示の更に他の実施形態が考案され得る。
【符号の説明】
【００３７】
１００  記憶配列
１０２  記憶セル
１０２Ａ  第１の記憶セル
１０２Ｂ  第２の記憶セル
１０２Ｃ  第３の記憶セル
１０２Ｄ  第４の記憶セル
１０４  第１の複数の並列線
１０４Ａ  第１の線
１０４Ｂ  第２の線
１０６  第２の複数の並列線
１０６Ａ  第１の線
１０６Ｂ  第２の線
３００  ナノインプリントスタンプ
３０２  トレース部
３０４  ポスト部
４００  第１の導電性トレース
４０２  第１の導電性ポスト
４０４  第１の導電性パッド
４０６  第２の導電性トレース
４０８  第２の導電性ポスト
４１０  第２の導電性パッド
４１２  第３の導電性トレース
４１４  第３の導電性ポスト
４１６  第３の導電性パッド
４１８  第４の導電性トレース
４２０  第４の導電性ポスト
４２２  第４の導電性パッド
４２４  第５の導電性トレース
４２６  導電性ポスト
４２８  導電性パッド
４３０  第６の導電性トレース
４３２  導電性ポスト
４３４  導電性パッド
４３６  第７の導電性トレース
４３８  導電性ポスト
４４０  導電性パッド
４４２  Ｘ寸法間隔
４４４  Ｙ寸法間隔
５００  ウエハー
５０２  ナノインプリントパターン
５０４  導電性パッド
５０６  導電性ポスト
５０８  従来通りに処理されたトランジスタ回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
2017085086.tif 000011
【外国語明細書】
2017085086000001.pdf