(57)【要約】【課題】半導体装置を小型化すること、或いは、表示領域の額縁領域を狭小化すること。【解決手段】一実施形態の半導体装置は、第１及び第２ゲート電極と、半導体層と、出力電極と、半導体層及び出力電極の間に形成された絶縁層とを備えている。半導体層は、ｐ型トランジスタの第１ソース領域及び第１ドレイン領域と、第１ソース領域と第１ドレイン領域との間に形成され第１ゲート電極と対向する第１チャネル領域と、ｎ型トランジスタの第２ソース領域及び第２ドレイン領域と、第２ソース領域と第２ドレイン領域との間に形成され第２ゲート電極と対向する第２チャネル領域とを有する。この半導体装置において、第１及び第２ドレイン領域は互いに接しており、絶縁層は第１及び第２ドレイン領域のいずれか一方に通じる孔部を有し、出力電極は孔部を通じて第１及び第２ドレイン領域のいずれか一方と接触している。【選択図】図３
2017034060.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート電極及び第２ゲート電極と、
ｐ型トランジスタの第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に形成され、前記第１ゲート電極と対向する第１チャネル領域と、ｎ型トランジスタの第２ソース領域及び第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に形成され、前記第２ゲート電極と対向する第２チャネル領域と、を有する半導体層と、
前記第１ドレイン領域及び前記第２ドレイン領域に生じる電圧を出力する出力電極と、
前記半導体層及び前記出力電極の間に形成された絶縁層と、
を備え、
前記第１ドレイン領域及び前記第２ドレイン領域は、互いに接しており、
前記絶縁層は、前記第１ドレイン領域及び前記第２ドレイン領域のいずれか一方に通じる孔部を有し、
前記出力電極は、前記孔部を通じて前記第１ドレイン領域及び前記第２ドレイン領域のいずれか一方と接触している、
半導体装置。
【請求項２】
前記孔部は、前記第２ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第２ドレイン領域に接触している、
請求項１に記載の半導体装置。
【請求項３】
前記出力電極と前記第１ドレイン領域との間にダイオードが形成されている、
請求項２に記載の半導体装置。
【請求項４】
前記孔部は、前記第１ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第１ドレイン領域に接触している、
請求項２に記載の半導体装置。
【請求項５】
前記出力電極と前記第２ドレイン領域との間にダイオードが形成されている、
請求項４に記載の半導体装置。
【請求項６】
画像が表示される表示領域において画素ごとに設けられたスイッチング素子と、
前記スイッチング素子に接続された配線と、
前記表示領域の外において前記配線に接続された半導体装置と、
を備え、
前記半導体装置は、
第１ゲート電極及び第２ゲート電極と、
ｐ型トランジスタの第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に形成され、前記第１ゲート電極と対向する第１チャネル領域と、ｎ型トランジスタの第２ソース領域及び第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に形成され、前記第２ゲート電極と対向する第２チャネル領域と、を有する半導体層と、
前記第１ドレイン領域及び前記第２ドレイン領域に生じる電圧を前記配線に出力する出力電極と、
前記半導体層及び前記出力電極の間に形成された絶縁層と、
を備え、
前記第１ドレイン領域及び前記第２ドレイン領域は、互いに接しており、
前記絶縁層は、前記第１ドレイン領域及び前記第２ドレイン領域のいずれか一方に通じる孔部を有し、
前記出力電極は、前記孔部を通じて前記第１ドレイン領域及び前記第２ドレイン領域のいずれか一方と接触している、
表示装置。
【請求項７】
前記孔部は、前記第２ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第２ドレイン領域に接触している、
請求項６に記載の表示装置。
【請求項８】
前記出力電極と前記第１ドレイン領域との間にダイオードが形成されている、
請求項７に記載の表示装置。
【請求項９】
前記孔部は、前記第１ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第１ドレイン領域に接触している、
請求項６に記載の表示装置。
【請求項１０】
前記出力電極と前記第２ドレイン領域との間にダイオードが形成されている、
請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び表示装置に関する。
【背景技術】
【０００２】
近年、例えば液晶表示素子や有機エレクトロルミネッセンス表示素子を用いた表示装置において、画像が表示される表示領域の周囲の額縁領域の狭小化が求められている。
額縁領域には、表示領域に形成された画素を駆動するためのドライバなどの周辺回路が形成されている。例えば、周辺回路は、ｐ型トランジスタとｎ型トランジスタとを含むＣＭＯＳ回路を備えている。このＣＭＯＳ回路などの半導体装置を小型化すれば、額縁領域の狭小化に寄与し得る。
【０００３】
なお、小型化された半導体装置は、表示装置の周辺回路としてだけでなく、他種のデバイスの回路に利用した場合であっても、当該デバイスの小型化などの好適な作用をもたらし得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１２５０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様における目的は、半導体装置を小型化すること、或いは、表示領域の額縁領域を狭小化することである。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、第１ゲート電極及び第２ゲート電極と、半導体層と、出力電極と、絶縁層とを備えている。上記半導体層は、ｐ型トランジスタの第１ソース領域及び第１ドレイン領域と、上記第１ソース領域と上記第１ドレイン領域との間に形成され、上記第１ゲート電極と対向する第１チャネル領域と、ｎ型トランジスタの第２ソース領域及び第２ドレイン領域と、上記第２ソース領域と上記第２ドレイン領域との間に形成され、上記第２ゲート電極と対向する第２チャネル領域と、を有する。上記出力電極は、上記第１ドレイン領域及び上記第２ドレイン領域に生じる電圧を出力する。上記絶縁層は、上記半導体層及び上記出力電極の間に形成されている。この半導体装置において、上記第１ドレイン領域及び上記第２ドレイン領域は互いに接しており、上記絶縁層は上記第１ドレイン領域及び上記第２ドレイン領域のいずれか一方に通じる孔部を有し、上記出力電極は上記孔部を通じて上記第１ドレイン領域及び上記第２ドレイン領域のいずれか一方と接触している。
【０００７】
一実施形態に係る表示装置は、画像が表示される表示領域において画素ごとに設けられたスイッチング素子と、上記スイッチング素子に接続された配線と、上記表示領域の外において上記配線に接続された上記半導体装置とを備えている。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る表示装置の概略的な構成を示す平面図である。
【図２】図２は、第１実施形態に係る表示装置が備える表示パネルの一部を拡大して示す図である。
【図３】図３は、第１実施形態に係るインバータの構造例を概略的に示す平面図である。
【図４】図４は、図３におけるIV−IV線に沿う断面の一例を概略的に示す図である。
【図５】図５は、第１実施形態に係るインバータの等価回路の一例を示す図である。
【図６】図６は、第１実施形態に係るインバータの出力電圧の変化を示す図である。
【図７】図７は、第１実施形態との比較例を示す図である。
【図８】図８は、第２実施形態に係るインバータの構造例を概略的に示す平面図である。
【図９】図９は、第３実施形態に係る多段型のインバータの等価回路の一例を示す図である。
【図１０】図１０は、変形例に係るインバータの構造を概略的に示す図である。
【発明を実施するための形態】
【０００９】
いくつかの実施形態につき、図面を参照しながら説明する。  
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【００１０】
各実施形態においては、表示装置の一例として、液晶表示素子を用いた表示パネルを備える表示装置を開示する。ただし、各実施形態は、液晶表示素子以外の表示素子を用いた表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。このような表示装置としては、例えば有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、或いは電気泳動素子等を有する電子ペーパ型の表示装置などが挙げられる。
【００１１】
（第１実施形態）  
第１実施形態について説明する。  
図１は、本実施形態に係る表示装置１の概略的な構成を示す平面図である。表示装置１は、アレイ基板ＡＲ（第１基板）及び対向基板ＣＴ（第２基板）を含む表示パネル２を備えている。図１の例において、アレイ基板ＡＲは対向基板ＣＴよりもサイズが大きい。アレイ基板ＡＲ及び対向基板ＣＴは、３辺を揃えて貼り合わされている。
【００１２】
表示パネル２は、アレイ基板ＡＲと対向基板ＣＴとが重なる領域において、画像表示のための画素ＰＸが形成された表示領域ＤＡと、表示領域ＤＡの周囲の周辺領域ＦＡ（額縁領域）とを有している。さらに、表示パネル２は、アレイ基板ＡＲと対向基板ＣＴとが重ならない非対向領域ＮＡ（端子領域）を有している。例えば、異なる色に対応する複数の画素ＰＸによって、カラー表示のための１つの画素が構成される。画素ＰＸは、副画素と呼ばれることもある。
【００１３】
アレイ基板ＡＲは、表示領域ＤＡにおいて、第１方向Ｘに沿って延びるとともに第２方向Ｙに沿って並ぶ複数の走査線Ｇと、第２方向Ｙに沿って延びるとともに第１方向Ｘに沿って並ぶ複数の信号線Ｓとを備えている。各画素ＰＸは、例えば、隣り合う２本の走査線Ｇと隣り合う２本の信号線Ｓとによって区画されている。
【００１４】
各画素ＰＸにおいて、アレイ基板ＡＲは、走査線Ｇ及び信号線Ｓと電気的に接続されたスイッチング素子ＳＷと、スイッチング素子ＳＷと電気的に接続された画素電極ＰＥとを備えている。画素電極ＰＥは、複数の画素ＰＸに対して共通に設けられた共通電極ＣＥとの間で、液晶層ＬＣを駆動するための電界を形成する。共通電極ＣＥは、対向基板ＣＴに設けられても良いし、アレイ基板ＡＲに設けられても良い。液晶層ＬＣは、アレイ基板ＡＲ及び対向基板ＣＴの間に封入されている。
【００１５】
さらに、アレイ基板ＡＲは、各走査線Ｇと電気的に接続されたゲートドライバＧＤと、各信号線Ｓと電気的に接続されたソースドライバＳＤとを備えている。図１の例において、ゲートドライバＧＤは、周辺領域ＦＡにおいて表示領域ＤＡの第２方向Ｙに沿う一方の辺に沿って設けられ、ソースドライバＳＤは、周辺領域ＦＡにおいて表示領域ＤＡと非対向領域ＮＡとの間に設けられている。ゲートドライバＧＤ及びソースドライバＳＤは、他の態様で表示パネル２に設けられても良い。例えば、ゲートドライバＧＤは、表示領域ＤＡを挟んだ両側に設けられても良い。この場合において、非対向領域ＮＡの側から偶数番目の走査線Ｇが一方のゲートドライバＧＤに接続され、奇数番目の走査線Ｇが他方のゲートドライバＧＤに接続されても良い。
【００１６】
非対向領域ＮＡには、表示ドライバとして機能するドライバＩＣ３が実装されている。ドライバＩＣ３は、複数の接続配線Ｌを介してゲートドライバＧＤ及びソースドライバＳＤと電気的に接続されている。
さらに、非対向領域ＮＡには、ドライバＩＣ３と電気的に接続された複数の接続端子Ｐが形成されている。接続端子Ｐには、表示装置１が実装される電子機器のメインボードなどと表示装置１とを接続するためのフレキシブル配線基板が接続される。
【００１７】
図２は、表示パネル２の一部を拡大して示す図である。ゲートドライバＧＤは、走査線Ｇに走査信号を順次供給するバッファＢＦを備えている。バッファＢＦは、各走査線Ｇに対して１つずつ設けられている。図２の例においては、バッファＢＦが第２方向Ｙに並んでいる。
【００１８】
ゲートドライバＧＤは、バッファＢＦの他にも、シフトレジスタＳＲを備えている。シフトレジスタＳＲは、バッファＢＦに対して１つずつ設けられている。ゲートドライバＧＤは、このシフトレジスタＳＲにより、走査線Ｇに走査信号を供給させるための制御信号を、各バッファＢＦに供給する。
シフトレジスタＳＲは、少なくとも１つのインバータＩＮＶを含んでいる。本実施形態において開示するインバータＩＮＶは、半導体装置の一例である。インバータＩＮＶを含め、ゲートドライバＧＤを構成する要素は、いずれも表示領域ＤＡに形成されたスイッチング素子ＳＷなどの要素の製造プロセスにおいて、これら表示領域ＤＡの要素とともに周辺領域ＦＡに形成される。
【００１９】
インバータＩＮＶの構造につき、図３及び図４を用いて説明する。図３は、インバータＩＮＶの構造例を概略的に示す平面図である。図４は、図３におけるIV−IV線に沿う断面の一例を概略的に示す図である。
図３及び図４に示すように、インバータＩＮＶは、半導体層ＳＣと、第１ゲート電極ＧＥ１と、第２ゲート電極ＧＥ２と、第１配線ＳＬ１と、第２配線ＳＬ２と、出力電極ＯＥとを備えている。
【００２０】
図４に示すように、半導体層ＳＣは、例えばガラス基板である絶縁基板４の主面４ａに形成されている。主面４ａは対向基板ＣＴと向い合う面であり、この主面４ａの上方に図１に示したスイッチング素子ＳＷや画素電極ＰＥが形成されている。半導体層ＳＣは、例えばアモルファスシリコンやポリシリコンによって形成することができる。半導体層ＳＣと絶縁基板４の主面４ａとの間に他の層が介在しても良い。
【００２１】
半導体層ＳＣは、ゲート絶縁膜として機能する第１絶縁層５によって覆われている。第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２は、第１絶縁層５の上に形成され、半導体層ＳＣと対向している。第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２は、第１絶縁層５の上に形成された第２絶縁層６によって覆われている。
【００２２】
半導体層ＳＣは、第１ゲート電極ＧＥ１と対向する第１チャネル領域１０と、第２ゲート電極と対向する第２チャネル領域２０とを有している。さらに、半導体層ＳＣは、第１チャネル領域１０を挟む位置に形成された第１ソース領域１１及び第１ドレイン領域１２と、第２チャネル領域２０を挟む位置に形成された第２ソース領域２１及び第２ドレイン領域２２とを有している。
【００２３】
図３及び図４の例において、第１ドレイン領域１２及び第２ドレイン領域２２は、いずれも第１チャネル領域１０及び第２チャネル領域２０の間に形成されている。第１ドレイン領域１２及び第２ドレイン領域２２は、互いに接している。
例えば図３中に１点鎖線で示す第１拡散領域Ａ１に第１導電型の不純物イオンを注入することにより、第１ソース領域１１及び第１ドレイン領域１２には第１導電型の不純物イオンがドープされている。また、例えば図３中に２点鎖線で示す第２拡散領域Ａ２に第２導電型の不純物イオンを注入することにより、第２ソース領域２１及び第２ドレイン領域２２には第２導電型の不純物イオンがドープされている。
【００２４】
本実施形態においては、第１導電型がｐ型であり、第２導電型がｎ型である場合を想定する。ｐ型の不純物イオンとしては、例えばボロン（Ｂ）イオンを用いることができる。ｎ型の不純物イオンとしては、例えばリン（Ｐ）イオンを用いることができる。例えば、第１チャネル領域１０にはｎ型の不純物イオンが低濃度（ｎ−）にドープされ、第２チャネル領域２０にはｐ型の不純物イオンが低濃度（ｐ−）にドープされている。
【００２５】
第１ドレイン領域１２と第２ドレイン領域２２とが互いに接しているために、第１ドレイン領域１２と第２ドレイン領域２２との境界部分においては、ｐｎ接合によりダイオードＤが形成される。
第１配線ＳＬ１は、第１絶縁層５及び第２絶縁層６を貫通する第１コンタクトホールＣＨ１を通じて第１ソース領域１１に接触している。第２配線ＳＬ２は、第１絶縁層５及び第２絶縁層６を貫通する第２コンタクトホールＣＨ２を通じて第２ソース領域２１に接触している。出力電極ＯＥは、第１絶縁層５及び第２絶縁層６を貫通する第３コンタクトホールＣＨ３を通じて第２ドレイン領域２２に接触している。第３コンタクトホールＣＨ３は、孔部の一例である。
【００２６】
第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第１配線ＳＬ１、及び第２配線ＳＬ２は、例えば単層構造或いは積層構造の金属線である。積層構造としては、例えばＭＡＭやＴＡＴが挙げられる。ここで、ＭＡＭは、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏの略称であり、酸化され易いＡｌ層を酸化されにくいＭｏ層で挟み込んだ構造である。一方、ＴＡＴは、Ｔｉ（チタン）／Ａｌ／Ｔｉの略称であり、酸化され易いＡｌ層を酸化されにくいＴｉ層で挟み込んだ構造である。Ａｌ層としては、例えば、Ａｌ・Ｎｄ（アルミニウム−ネオジウム系合金）などのアルミニウム系合金を用いることができる。
【００２７】
以上のようなインバータＩＮＶにおいては、第１チャネル領域１０、第１ソース領域１１、第１ドレイン領域１２、第１ゲート電極ＧＥ１、及び第１配線ＳＬ１により、第１導電型（ｐ型）の第１トランジスタＴＲ１が構成される。また、第２チャネル領域２０、第２ソース領域２１、第２ドレイン領域２２、第２ゲート電極ＧＥ２、及び第２配線ＳＬ２により、第２導電型（ｎ型）の第２トランジスタＴＲ２が構成される。第１配線ＳＬ１は第１トランジスタＴＲ１のソース電極として機能し、第２配線ＳＬ２は第２トランジスタＴＲ２のソース電極として機能する。さらに、出力電極ＯＥは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２に共通のドレイン電極として機能する。
【００２８】
インバータＩＮＶの動作について説明する。図５は、インバータＩＮＶの等価回路の一例を示す図である。本実施形態において、インバータＩＮＶは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が直列接続となり、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に出力電極ＯＥが配置され、出力電極ＯＥと第１トランジスタＴＲ１との間にダイオードＤが配置された回路構成を有している。
【００２９】
第１配線ＳＬ１には第１電圧ＶＨが供給される。第２配線ＳＬ２には第１電圧ＶＨよりも低い第２電圧ＶＬが供給される（ＶＨ＞ＶＬ）。ダイオードＤの閾値電圧はＶｔｈである。第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２には、同じゲート電圧ＶＧが供給される。例えば、ゲート電圧ＶＧは、第１電圧ＶＨと第２電圧ＶＬとの間でスウィングされる。出力電極ＯＥからは、ゲート電圧ＶＧの変化に応じた出力電圧ＶＯが得られる。
【００３０】
図６は、出力電極ＯＥの出力電圧ＶＯの変化を示す図である。ゲート電圧ＶＧが第１電圧ＶＨであるとき、第１トランジスタＴＲ１がオフとなり、第２トランジスタＴＲ２がオンとなる。この場合、出力電圧ＶＯは、概ね第２電圧ＶＬと一致する。
一方、ゲート電圧ＶＧが第２電圧ＶＬであるとき、第１トランジスタＴＲ１がオンとなり、第２トランジスタＴＲ２がオフとなる。この場合、出力電圧ＶＯは、第１電圧ＶＨからダイオードＤの閾値電圧Ｖｔｈを差し引いた値と概ね一致する。
【００３１】
例えば、出力電極ＯＥには、走査線Ｇが接続されたバッファＢＦが直接或いは他の回路素子を介して接続される。すなわち、出力電極ＯＥにはバッファＢＦ等を介して走査線Ｇが接続されており、走査線Ｇの電圧は、出力電圧ＶＯに応じて変化する。このような各走査線Ｇの電圧変化と、各信号線Ｓに供給される映像信号とに基づいて各画素ＰＸのスイッチング素子ＳＷが選択的にオンオフされ、表示領域ＤＡに画像が表示される。
【００３２】
以上説明した本実施形態によれば、第１トランジスタＴＲ１と第２トランジスタＴＲ２とを１つの半導体層ＳＣにより形成し、さらには１つの第３コンタクトホールＣＨ３を通じてこれらトランジスタＴＲ１，ＴＲ２と出力電極ＯＥとを接続している。このような構成であれば、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を別々の半導体層により形成する場合や、同一の半導体層に形成するが別々のコンタクトホールを通じて出力電極ＯＥと接続する場合に比べ、インバータＩＮＶを小型化することができる。さらに、小型化されたインバータＩＮＶを用いればゲートドライバＧＤを小型化でき、ひいては周辺領域ＦＡの狭小化を実現できる。
【００３３】
ここで、本実施形態との比較のために、本実施形態とは異なる構造のインバータＩＮＶａを図７に示す。図示したインバータＩＮＶａは、第３コンタクトホールＣＨ３が第１ドレイン領域１２及び第２ドレイン領域２２の双方に通じており、かつ出力電極ＯＥがこの第３コンタクトホールＣＨ３を通じて第１ドレイン領域１２及び第２ドレイン領域２２の双方に接触している点で、本実施形態に係るインバータＩＮＶと相違する。
【００３４】
一般に、ドレイン領域と出力電極とのコンタクト抵抗を低減するためには、ドレイン領域と出力電極との接触面積を大きく確保する必要がある。すなわち、図７のインバータＩＮＶａにおいて低いコンタクト抵抗を実現するためには、第１ドレイン領域１２と出力電極ＯＥとの接触面積、及び、第２ドレイン領域２２と出力電極ＯＥとの接触面積のそれぞれを大きくしなければならない。この場合、第３コンタクトホールＣＨ３の開口面積は、出力電極ＯＥと第１ドレイン領域１２或いは第２ドレイン領域２２とを単独で接続する場合の開口面積のおよそ２倍の面積を要する。
【００３５】
さらに、図７のインバータＩＮＶａにおいて、第１ドレイン領域１２と第２ドレイン領域２２との境界部分にｐ型及びｎ型が混在する領域が形成された場合、この領域は真正半導体に近い状態となり、コンタクト抵抗が上昇してしまう。これを回避するには、出力電極ＯＥと第１ドレイン領域１２及び第２ドレイン領域２２との接触面積を一層増やす必要がある。
【００３６】
一方で、本実施形態に係るインバータＩＮＶは、第２ドレイン領域２２にのみ出力電極ＯＥが接触している。この場合は、図７の比較例のように第３コンタクトホールＣＨ３の開口面積を広げて接触面積を増やさずとも、出力電極ＯＥと第２ドレイン領域２２との低いコンタクト抵抗を実現できる。したがって、本実施形態に係るインバータＩＮＶは、図７の比較例よりも小型化の観点から有利である。  
以上説明した他にも、本実施形態からは種々の好適な作用を得ることができる。
【００３７】
（第２実施形態）  
第２実施形態について説明する。ここでは主に第１実施形態との相違点に着目し、第１実施形態と重複する説明を省略することがある。
図８は、本実施形態に係るインバータＩＮＶの構造例を概略的に示す平面図である。このインバータＩＮＶにおいては、第３コンタクトホールＣＨ３が第１ドレイン領域１２に通じている。さらに、出力電極ＯＥが第３コンタクトホールＣＨ３を通じて第１ドレイン領域１２に接触している。
【００３８】
図８の構造においては、第１ドレイン領域１２と第２ドレイン領域２２とのｐｎ接合により形成されるダイオードＤが、出力電極ＯＥと第２トランジスタＴＲ２との間に位置する。したがって、ゲート電圧ＶＧが第１電圧ＶＨである場合の出力電圧ＶＯは、第２電圧ＶＬにダイオードＤの閾値電圧Ｖｔｈを加えた値と概ね一致する。一方で、ゲート電圧ＶＧが第２電圧ＶＬである場合の出力電圧ＶＯは、第１電圧ＶＨと概ね一致する。
【００３９】
本実施形態であっても、第１実施形態と同様に、インバータＩＮＶを小型化することができる。さらに、小型化されたインバータＩＮＶを用いればゲートドライバＧＤを小型化でき、ひいては周辺領域ＦＡの狭小化を実現できる。
【００４０】
（第３実施形態）  
第３実施形態について説明する。本実施形態では、第１実施形態にて開示したインバータＩＮＶを用いて構成された多段型のインバータを開示する。
図９は、多段型のインバータＩＮＶＸの等価回路の一例を示す図である。インバータＩＮＶＸは、複数のインバータＩＮＶ１〜ＩＮＶｎを備えている。ここに、ｎは２以上の整数である。
【００４１】
インバータＩＮＶ１〜ＩＮＶｎは、いずれも第１実施形態にて開示したインバータＩＮＶと同様の構成を備えている。インバータＩＮＶ１が最前段に位置し、インバータＩＮＶｎが最後段に位置する。前段のインバータＩＮＶの出力電極ＯＥが次段のインバータＩＮＶの第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２に接続されている。したがって、前段のインバータＩＮＶの出力電圧ＶＯが次段のインバータＩＮＶのゲート電圧ＶＧとなる。例えば、インバータＩＮＶｎの出力電極ＯＥには、バッファＢＦが直接或いは他の回路素子を介して接続される。
【００４２】
このような構成においては、最前段のインバータＩＮＶ１を除き、ゲート電圧ＶＧが第２電圧ＶＬと、第１電圧ＶＨから閾値電圧Ｖｔｈを差し引いた値との間でスウィングする。一般に、ｐｎ接合により形成されたダイオードＤの閾値電圧Ｖｔｈは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２をオンオフするための閾値電圧よりも十分に小さい。そのため、閾値電圧Ｖｔｈにより第１トランジスタＴＲ１及び第２トランジスタＴＲ２が誤作動することはない。
【００４３】
なお、インバータＩＮＶ１〜ＩＮＶｎの全て或いは一部が、第２実施形態にて開示したインバータＩＮＶであっても良い。  
また、インバータＩＮＶ１〜ＩＮＶｎの一部が第１実施形態及び第２実施形態とは異なるインバータ、例えば図７の比較例に示したインバータＩＮＶａであっても良い。例えば最後段のインバータＩＮＶｎを、インバータＩＮＶａのようにダイオードＤを備えないインバータとすることで、多段型のインバータＩＮＶＸの出力電圧ＶＯ（インバータＩＮＶｎの出力電圧ＶＯ）への閾値電圧Ｖｔｈの影響を排除することができる。
【００４４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４５】
例えば、第１実施形態及び第２実施形態にて開示した半導体層ＳＣ、第３コンタクトホールＣＨ３、及び出力電極ＯＥ等の構成は、インバータ以外の半導体装置、例えばＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、或いはＸＯＲ回路など、電流の流れる方向が一定である論理回路の出力端子に適用することができる。また、インバータや上記各論理回路などの半導体装置は、ゲートドライバＧＤだけでなく、ソースドライバＳＤなど表示装置１の他の要素に利用することができる。
【００４６】
第１実施形態及び第２実施形態においては、第１トランジスタＴＲ１及び第２トランジスタＴＲ２がいずれもトップゲート型である場合を例示した。しかしながら、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、及び第１絶縁層５が絶縁基板４の側に配置されたボトムゲート型であっても良い。
【００４７】
第１実施形態及び第２実施形態においては、第１トランジスタＴＲ１及び第２トランジスタＴＲ２がいずれもシングルゲート型である場合を例示した。しかしながら、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２がそれぞれ半導体層ＳＣと平面視で２回交差するダブルゲート型であっても良い。
【００４８】
一例として、第１実施形態における第１トランジスタＴＲ１及び第２トランジスタＴＲ２をダブルゲート型とした場合のインバータＩＮＶの構造につき、図１０を用いて説明する。この図に示すインバータＩＮＶは、２つの第１ゲート電極ＧＥ１ａ，ＧＥ１ｂと、２つの第２ゲート電極ＧＥ２ａ，ＧＥ２ｂとを備える点で、図３に示したものと相違する。
【００４９】
半導体層ＳＣは、第１ゲート電極ＧＥ１ａと対向する第１チャネル領域１０ａと、第１ゲート電極ＧＥ１ｂと対向する第１チャネル領域１０ｂと、第２ゲート電極ＧＥ２ａと対向する第２チャネル領域２０ａと、第２ゲート電極ＧＥ２ｂと対向する第２チャネル領域２０ｂとを有している。第１チャネル領域１０ａ，１０ｂ間には第１中間領域１３が形成され、第２チャネル領域２０ａ，２０ｂ間には第２中間領域１４が形成されている。
【００５０】
なお、第２実施形態における第１トランジスタＴＲ１及び第２トランジスタＴＲ２についても、図１０の例と同様にダブルゲート型とすることができる。
【符号の説明】
【００５１】
ＩＮＶ…インバータ、ＳＣ…半導体層、ＯＥ…出力電極、Ｄ…ダイオード、ＴＲ１…第１トランジスタ、ＴＲ２…第２トランジスタ、ＧＥ１…第１ゲート電極、ＧＥ２…第２ゲート電極、ＳＬ１…第１配線、ＳＬ２…第２配線、ＣＨ３…第３コンタクトホール、１０…第１チャネル領域、１１…第１ソース領域、１２…第１ドレイン領域、２０…第２チャネル領域、２１…第２ソース領域、２２…第２ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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