(57)【要約】【課題】高速起動することができる発振器を提供する。【解決手段】電圧制御発振器が有する前段のインバータの出力端子と後段のインバータの入力端子との間にトランジスタを設け、当該トランジスタのオン抵抗によってクロック信号の発振周波数を制御する。また、電源電圧の供給停止時には当該トランジスタをオフすることよってインバータの入力端子に電源電圧の供給停止直前に入力された信号を保持する。この動作により、電源電圧の供給再開時に電源電圧の供給停止前と同じ周波数のクロック信号を速やかに出力することができる。【選択図】図１
2017085571.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、を有する半導体装置であって、
前記第１のトランジスタは前記第２のトランジスタと異なる極性を有し、
前記第１のトランジスタのゲートは前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは前記容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極は前記第１のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第３のトランジスタおよび前記第４のトランジスタは、チャネルが形成される領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、容量素子と、を有する半導体装置であって、
前記第１のトランジスタは前記第２のトランジスタと異なる極性を有し、
前記第５のトランジスタは前記第２のトランジスタと同じ極性を有し、
前記第１のトランジスタのゲートは前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第５のトランジスタのゲートは前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは前記容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極は前記第２のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタは、チャネルが形成される領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれか一項において、
前記第１のトランジスタのソースまたはドレインの他方は高電位電源線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は低電位電源線と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第２のトランジスタは、チャネルが形成される領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記第１のトランジスタはｐチャネル型であり、前記第２のトランジスタはｎチャネル型であることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の半導体装置と、
表示装置と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）は発振回路の１つであり、供給する信号電圧により出力信号の発振周波数を制御することができる。例えば、リングオシレータ型のＶＣＯが知られており、特許文献１にその一例が開示されている。
【０００５】
電圧制御発振器は、位相同期回路（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）やＤＣ−ＤＣコンバータに用いられている。ＰＬＬは、安定した周波数信号を生成するための回路として、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やプログラマブルロジックデバイス等に用いられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−３１０９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＰＵなどの高機能回路では高速化が望まれる一方で、低消費電力化が課題となっている。低消費電力化の一手段として、アイドリング時に電源供給を停止するなどの制御方法がある。
【０００８】
図９はリングオシレータ型電圧制御発振器の一例である。ｐチャネル型のトランジスタＭ１およびｎチャネル型のトランジスタＭ２で構成されるインバータＩＮＶと、トランジスタＭ２と接地端子との間に接続されたｎチャネル型のトランジスタＭ３で信号伝達回路（遅延回路ともいう）を構成し、トランジスタＭ３のオン抵抗をＶｂｉａｓで変化させることで発振周波数を制御する。
【０００９】
上記の電圧制御発振器においては、電源供給を停止するとトランジスタを介して電荷が流出するため、インバータの入力電位が変化する。そのため、再度電源を投入してから発振周波数が安定化するまでに時間を要してしまう。つまり、図９に示すような電圧制御発振器は高速起動することが困難である。
【００１０】
したがって、本発明の一態様では、高速起動することができる発振器を提供することを目的の一つとする。または、電源電圧の供給を停止し、電源電圧の供給を再開したときに速やかに電源電圧供給停止前の周波数で発振することのできる発振器を提供することを目的の一つとする。または、インバータの入力端子に入力信号を保持することのできる発振器を提供することを目的の一つとする。または、発振周波数を制御する信号を記憶する回路を有する発振器を提供することを目的の一つとする。または、広い温度範囲において使用可能な発振器を提供することを目的の一つとする。または、信頼性の高い発振器を提供することを目的の一つとする。または、新規な発振器などを提供することを目的の一つとする。または、上記発振器の動作方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、高速起動することができる発振器に関する。
【００１３】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、を有する半導体装置であって、第１のトランジスタは第２のトランジスタと異なる極性を有し、第１のトランジスタのゲートは第２のトランジスタのゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは容量素子の一方の電極と電気的に接続され、容量素子の他方の電極は第１のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする半導体装置である。
【００１４】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、容量素子と、を有する半導体装置であって、第１のトランジスタは第２のトランジスタと異なる極性を有し、第５のトランジスタは第２のトランジスタと同じ極性を有し、第１のトランジスタのゲートは第２のトランジスタのゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのゲートは第１のトランジスタのソースまたはドレインの他方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは容量素子の一方の電極と電気的に接続され、容量素子の他方の電極は第２のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする半導体装置である。
【００１５】
上記二つの態様の半導体装置において、第１のトランジスタのソースまたはドレインの他方は高電位電源線と電気的に接続し、第２のトランジスタのソースまたはドレインの他方は低電位電源線と電気的に接続することができる。
【００１６】
上記二つの態様の半導体装置に用いられるトランジスタのうち、第３のトランジスタ、第４のトランジスタおよび第５のトランジスタは、チャネルが形成される領域に酸化物半導体を有することが好ましい。
【００１７】
酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することが好ましい。また、第２のトランジスタもチャネルが形成される領域に酸化物半導体を有していてもよい。
【発明の効果】
【００１８】
本発明の一態様を用いることで、高速起動することができる発振器を提供することができる。または、電源電圧の供給を停止し、電源電圧の供給を再開したときに速やかに電源電圧供給停止前の周波数で発振することのできる発振器を提供することができる。または、インバータの入力端子に入力信号を保持することのできる発振器を提供することができる。または、発振周波数を制御する信号を記憶する回路を有する発振器を提供することができる。または、広い温度範囲において使用可能な発振器を提供することができる。または、信頼性の高い発振器を提供することができる。または、新規な発振器などを提供することができる。または、上記発振器の動作方法を提供することができる。または、新規な半導体装置などを提供することができる。
【００１９】
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００２０】
【図１】信号伝達回路を説明する回路図。
【図２】電圧制御発振器およびＰＬＬを説明するブロック図。
【図３】信号伝達回路を説明する回路図。
【図４】電圧制御発振器の動作を説明するタイミングチャート。
【図５】信号伝達回路を説明する回路図。
【図６】信号伝達回路を説明する回路図。
【図７】電圧制御発振器を説明するブロック図。
【図８】電圧制御発振器の動作を説明するタイミングチャート。
【図９】信号伝達回路を説明する回路図。
【図１０】信号伝達回路を説明する回路図。
【図１１】信号伝達回路を説明する断面図。
【図１２】信号伝達回路を説明する断面図。
【図１３】信号伝達回路を説明する断面図。
【図１４】トランジスタを説明する上面図および断面図。
【図１５】トランジスタを説明する上面図および断面図。
【図１６】トランジスタのチャネル幅方向の断面を説明する図。
【図１７】トランジスタのチャネル長方向の断面を説明する図。
【図１８】半導体層を説明する上面図および断面図。
【図１９】トランジスタを説明する上面図および断面図。
【図２０】トランジスタを説明する上面図および断面図。
【図２１】トランジスタのチャネル幅方向の断面を説明する図。
【図２２】トランジスタのチャネル長方向の断面を説明する図。
【図２３】トランジスタを説明する上面図および断面図。
【図２４】トランジスタを説明する上面図。
【図２５】酸化物半導体の原子数比の範囲を説明する図。
【図２６】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２７】酸化物半導体の積層構造におけるバンド図。
【図２８】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図２９】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図３０】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図３１】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図３２】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図３３】プロセッシングユニット（無線ＩＣ）の構成例を示すブロック図。
【図３４】プロセッシングユニット（ＰＬＤ）の構成例を示す模式図。
【図３５】プロセッシングユニット（ＭＣＵ）の構成例を示すブロック図。
【図３６】表示装置の一例を示す分解斜視図。
【図３７】撮像装置の構成例を示すブロック図、および駆動回路の構成例を示すブロック図。
【図３８】電子機器の構成例を示す図。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２２】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２３】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２４】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２５】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２８】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００２９】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３０】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３１】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３２】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３３】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３４】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３５】
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
【００３６】
（実施の形態１）
本実施の形態では、本発明の一態様である発振器について、図面を参照して説明する。
【００３７】
本発明の一態様は、発振中に電源電圧の供給を停止し、電源電圧の供給を再開したときに、電源電圧供給停止直前の周波数で速やかに発振することのできる電圧制御発振器の回路構成および動作方法である。
【００３８】
本発明の一態様を用いることによって、ＣＰＵなどにおいてアイドリング時に一時的に、電圧制御発振器への電源電圧の供給を停止し、発振を停止した場合においても電源電圧の供給再開時に速やかに発振を開始することができる。つまり、特定の発振周波数の出力信号に同期して動作する回路を高速に起動することができる。
【００３９】
本発明の一態様では、電圧制御発振器が有する前段のインバータの出力端子と後段のインバータの入力端子との間にトランジスタを設け、当該トランジスタのオン抵抗によって出力信号の発振周波数を制御する。また、電源電圧の供給停止時には当該トランジスタをオフすることよってインバータの入力端子に電源電圧の供給停止直前に入力された信号を保持する。この動作により、電源電圧の供給再開時に電源電圧の供給停止前と同じ周波数の信号を速やかに出力することができる。
【００４０】
上記トランジスタには、チャネル形成領域に酸化物半導体を有するトランジスタを用いることができる。当該トランジスタはオフ電流が小さく、電源電圧の供給停止直前に入力された信号を保持するメモリを簡易に構成することができる。
【００４１】
チャネル形成領域に酸化物半導体を有するトランジスタは、シリコンを活性領域または活性層に用いたトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、チャネル形成領域に酸化物半導体を有するトランジスタが設けられた発振器および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適する。
【００４２】
図１は、本発明の一態様の発振器が有する回路２０の回路図である。回路２０は、トランジスタ４１、トランジスタ４２と、トランジスタ４３と、トランジスタ４４と、容量素子Ｃ１と、を有する。ここで、トランジスタ４１およびトランジスタ４２は、インバータ４０を構成する。
【００４３】
図１に示す回路２０において、トランジスタ４１のゲートは、トランジスタ４２のゲートと電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、容量素子Ｃ１の一方の電極と電気的に接続される。容量素子Ｃ１の他方の電極は、トランジスタ４１のソースまたはドレインの他方と電気的に接続される。
【００４４】
なお、図１に示す構成ではトランジスタ４１をｐチャネル型、トランジスタ４２をｎチャネル型としたＣＭＯＳ回路でインバータ４０を構成した例を示しているが、本発明の一態様はこれに限定されず、インバータ４０はＮＭＯＳ型インバータまたはＰＭＯＳ型インバータであってもよい。また、トランジスタ４４がｎチャネル型である場合の例を示しているが、ｐチャネル型トランジスタに置き換えてもよい。
【００４５】
ここで、トランジスタ４３のゲート、容量素子Ｃ１の一方の電極、トランジスタ４４のソースまたはドレインの一方が接続される配線をノードＦＤとする。また、トランジスタ４１のゲートおよびトランジスタ４２のゲートが電気的に接続される配線は、回路２０の入力端子ＩＮとして機能する。また、トランジスタ４３のソースまたはドレインの他方と電気的に接続される配線は、回路２０の出力端子ＯＵＴとして機能する。
【００４６】
図１において、トランジスタ４１のソースまたはドレインの他方は、配線７１と電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＧＮＤ）と電気的に接続される。トランジスタ４４のソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。トランジスタ４４のゲートは、配線６１（Ｗ）と電気的に接続される。
【００４７】
配線７１（ＶＤＤ）および配線７２（ＧＮＤ）は、電源線としての機能を有することができる。配線７１（ＶＤＤ）は高電位電源線として機能させることができ、例えば電源電圧ＶＤＤを供給する。配線７２（ＧＮＤ）は低電位電源線として機能させることができ、例えば０Ｖまたは接地電位ＧＮＤを供給する。なお、電源電圧の供給を停止するとき、配線７１（ＶＤＤ）は、例えば０Ｖまたは接地電位ＧＮＤを供給する。
【００４８】
配線６１（Ｗ）は、トランジスタ４４の導通を制御する信号線として機能させることができる。配線７３（ＷＤ）は、ノードＦＤに所望の電位を供給するための信号線として機能させることができる。
【００４９】
回路２０は、リングオシレータの信号伝達回路として機能させることができる。図２（Ａ）は、本発明の一態様の電圧制御発振器２１の回路図であり、ｎ段（ｎは奇数）の回路２０を有するリングオシレータ２２と、バッファ回路２３を有する。前段の回路２０の出力端子ＯＵＴは後段の回路２０の入力端子ＩＮと電気的に接続され、最終段の回路２０の出力端子ＯＵＴは１段目の回路２０の入力端子ＩＮおよびバッファ回路２３の入力端子と電気的に接続される。
【００５０】
回路２０は入力信号に対して反転信号を出力する機能を有し、奇数段が接続されることでリングオシレータ２２を構成し、特定の発振周波数の出力信号を出力することができる。バッファ回路２３は、リングオシレータ２２が出力する出力信号を外部へ出力する際に電流を増幅する機能を有する。なお、バッファ回路２３を設けない構成とすることもできる。
【００５１】
図２（Ｂ）に、本発明の一態様の電圧制御発振器２１を用いることができるＰＬＬの構成の一例を示す。ＰＬＬは位相比較器１０、ループフィルタ１５、電圧制御発振器２１および分周器２５を有する。位相比較器１０は二つの入力信号の位相差を検出する機能を有し、ｆｉｎ（基本周波数）およびｆｏｕｔ／Ｎ（比較周波数）の周波数を持つ信号の位相差を電圧信号として出力する。ループフィルタ１５は、電圧制御発振器２１に入力するための直流電圧信号ＤＡＴＡを生成する機能を有する。ループフィルタ１５には、位相比較器１０の出力信号に含まれる高周波数成分を取り除く必要があるため、ローパスフィルタなどが用いられる。電圧制御発振器２１は、ＤＡＴＡに依存して特定の発振周波数を示す出力信号を出力する機能を有する。分周器２５は電圧制御発振器２１から出力された特定の発振周波数を示す出力信号を１／Ｎ（Ｎは整数）倍に変化させた信号を生成する機能を有する。
【００５２】
図１に示す回路２０の動作、および当該回路２０を適用した図２（Ａ）に示す電圧制御発振器２１の動作を説明する。まず、トランジスタ４４を導通させ、配線７３（ＷＤ）の電位に対応するアナログデータをノードＦＤに書き込む。その後、トランジスタ４４を非導通として、ノードＦＤに当該アナログデータを保持する。
【００５３】
トランジスタ４３はノードＦＤに保持したアナログデータに応じて導通、非導通が制御される。トランジスタ４３が導通する場合、回路２０は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は発振する。一方、トランジスタ４３が非導通の場合、回路２０の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【００５４】
トランジスタ４３のオン電流は、ノードＦＤに保持したアナログデータに応じて制御される。ノードＦＤに比較的高いアナログ電位が与えられているとき、トランジスタ４３のオン抵抗は低い値をとる。すなわち、電圧制御発振器２１の出力信号の発振周波数は大きくなる。一方、ノードＦＤに比較的低いアナログ電位が与えられているとき、トランジスタ４３のオン抵抗は高い値をとる。すなわち、電圧制御発振器２１の出力信号の発振周波数は小さくなる。つまり、電圧制御発振器２１は、回路２０のノードＦＤに保持させるアナログ電位に応じて発振周波数を制御することができる。
【００５５】
トランジスタ４３およびトランジスタ４４にはオフ電流が非常に小さい、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。
【００５６】
当該トランジスタを用いることで、トランジスタ４４をオフ状態とした場合、ノードＦＤの電位は長時間保持される。また、トランジスタ４３をオフ状態とした場合、回路２０の出力端子ＯＵＴの電位（リングオシレータ２２における後段の回路２０の入力端子ＩＮの電位）は、長期間保持される。
【００５７】
したがって、電圧制御発振器２１が発振しているときにノードＦＤの電位を”Ｌ”レベルとして発振を停止させた場合、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに発振を停止させる直前の電圧が保持される。例えば、１段目の回路２０の出力端子ＯＵＴ（２段目の回路２０の入力端子ＩＮ）に”Ｈ”レベルの電位が保持され、２段目の回路２０の出力端子ＯＵＴ（３段目の回路２０の入力端子ＩＮ）に”Ｌ”レベルの電位が保持される。そのため、電圧制御発振器２１は、ノードＦＤの電位を”Ｌ”レベルとして発振を長時間停止させた場合でも、再びノードＦＤの電位を”Ｈ”レベルとすることで、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに保持された電圧に従って速やかに発振を開始することができる。
【００５８】
電圧制御発振器２１の発振を停止する場合には、配線７１（ＶＤＤ）から電源電圧ＶＤＤ（”Ｈ”レベル）の供給を停止することが有効である。具体的には、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベル（０ＶまたはＧＮＤ電位など）に変化させる。このとき、インバータ４０は機能しなくなるため、回路２０は信号を伝達できなくなる。すなわち、電圧制御発振器２１は発振を停止する。
【００５９】
また、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベルへと変化させることにより容量素子Ｃ１を介した容量結合が起こり、ノードＦＤの電位は”Ｌ”レベルへと低下する。すなわち、トランジスタ４３は非導通となる。つまり、電源電圧ＶＤＤの供給の停止とともにトランジスタ４３を非導通とすることができる。また、トランジスタ４３が非導通となると同時に、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１が発振を停止する直前の電圧が保持される。
【００６０】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、容量素子Ｃ１を介した容量結合が起こりノードＦＤの電位は”Ｈ”レベルに上昇する。したがって、トランジスタ４３は導通し、電圧制御発振器２１は発振を速やかに再開する。
【００６１】
なお、電圧制御発振器２１の発振を停止するには、配線７３（ＷＤ）を”Ｌ”レベルとし、トランジスタ４４を導通させてノードＦＤを”Ｌ”レベルとする動作を行ってもよい。この場合、再度電圧制御発振器２１を発振させる場合は、配線７１（ＶＤＤ）の電圧レベルは変化させず、配線７３（ＷＤ）を”Ｈ”レベルとし、トランジスタ４４を導通させてノードＦＤを”Ｈ”レベルとする動作を行えばよい。
【００６２】
図４（Ａ）は、図２（Ａ）に示す電圧制御発振器２１に図１に示す回路２０を用いた場合の駆動方法の一例を示すタイミングチャートである。ＶＤＤは配線７１（ＶＤＤ）の電位、ＷＤは配線７３（ＷＤ）の電位、Ｗは配線６１（Ｗ）の電位、ＦＤはノードＦＤの電位、ＩＮは特定の回路２０の入力端子ＩＮの電位、ＯＵＴは特定の回路２０の出力端子ＯＵＴの電位である。また、正論理を与える電圧をＶ１（”Ｈ”レベル）とし、負論理を与える電圧をＧＮＤ（”Ｌ”レベル）とする。
【００６３】
時刻Ｔ０にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）、配線７３（ＷＤ）にアナログ電位Ｖａを供給する。なお、Ｖａはトランジスタ４３のしきい値電圧（Ｖｔｈ）以上の値とする。
【００６４】
時刻Ｔ１にて、配線６１（Ｗ）に”Ｈ”レベルの電位を供給することで、トランジスタ４４が導通し、ノードＦＤの電位がＶａとなる。これに伴ってトランジスタ４３が導通するため、電圧制御発振器２１は発振を開始する。ただし、初めて動作させる場合においては、回路２０の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。
【００６５】
時刻Ｔ２にて配線６１（Ｗ）に”Ｌ”レベルの電位を供給することで、トランジスタ４４は非導通となり、ノードＦＤにアナログ電位Ｖａが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【００６６】
時刻Ｔ３にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位を供給すると、インバータ４０が非動作となるとともに、容量素子Ｃ１を介した容量結合によりノードＦＤの電位が低下し、”Ｌ”レベルとなる。したがって、トランジスタ４３は非導通となる。トランジスタ４３が非導通となることで、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。このとき、特定の回路２０において、入力端子ＩＮには”Ｌ”レベルの電位が、出力端子ＯＵＴには”Ｈ”レベルの電位が保持されたものとする。
【００６７】
時刻Ｔ４にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位を供給すると、インバータ４０が動作状態となるとともに、容量素子Ｃ１を介した容量結合によりノードＦＤの電位が昇圧され、Ｖａとなる。したがって、トランジスタ４３は導通する。トランジスタ４３が導通することで、各回路２０は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１は、配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると速やかに発振することができる。
【００６８】
回路２０は、図３（Ａ）に示す構成であってもよい。図３（Ａ）に示す回路２０は、トランジスタ４１、トランジスタ４２と、トランジスタ４３と、トランジスタ４４と、トランジスタ４５と、容量素子Ｃ１と、を有する。
【００６９】
図３（Ａ）に示す回路２０において、トランジスタ４１のゲートは、トランジスタ４２のゲートと電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４５のソースまたはドレインの一方と電気的に接続される。トランジスタ４５のゲートはトランジスタ４１のソースまたはドレインの他方と電気的に接続される。トランジスタ４５のソースまたはドレインの他方は、トランジスタ４３のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、容量素子Ｃ１の一方の電極と電気的に接続される。容量素子Ｃ１の他方の電極は、トランジスタ４２のソースまたはドレインの他方と電気的に接続される。
【００７０】
図３（Ａ）に示す回路２０は、トランジスタ４５を有する点、トランジスタ４５のゲートがトランジスタ４１のソースまたはドレインの他方と電気的に接続する点、および容量素子Ｃ１の他方の電極がトランジスタ４２のソースまたはドレインの他方と電気的に接続する点が図１に示す回路２０と異なる。なお、図３（Ｂ）に示すように、トランジスタ４３のソースまたはドレインの一方がトランジスタ４１のソースまたはドレインの一方と電気的に接続され、トランジスタ４３のソースまたはドレインの他方とトランジスタ４５のソースまたはドレインの一方が電気的に接続される構成であってもよい。
【００７１】
トランジスタ４５にはオフ電流が非常に小さい、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。当該トランジスタを用いることで、トランジスタ４５をオフ状態とした場合、回路２０の出力端子ＯＵＴの電位（リングオシレータ２２における後段の回路２０の入力端子ＩＮの電位）は、長期間保持される。
【００７２】
図３（Ａ）、（Ｂ）に示す回路２０では、インバータ４０の出力側と回路２０の出力端子ＯＵＴとの間にトランジスタ４５が設けられ、トランジスタ４５のゲートが配線７１（ＶＤＤ）と電気的に接続されている。したがって、配線７１（ＶＤＤ）に電源電圧ＶＤＤを供給するとインバータ４０が動作状態となり、かつトランジスタ４５が導通し、回路２０は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は発振する。また、電源電圧ＶＤＤの供給を停止するとインバータ４０が非動作状態となり、かつトランジスタ４５が非導通となるため、回路２０の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【００７３】
電圧制御発振器２１が発振しているときに電源電圧ＶＤＤの供給を停止すると、配線７１（ＶＤＤ）の電圧レベルが”Ｈ”レベルから”Ｌ”レベルに変化する。したがって、トランジスタ４５が非導通となり、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１が発振を停止する直前の電圧が保持される。
【００７４】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、トランジスタ４５が導通し、電圧制御発振器２１は発振を速やかに再開する。
【００７５】
図４（Ｂ）は図２（Ａ）に示す電圧制御発振器２１に図３（Ａ）または図３（Ｂ）に示す回路２０を用いた場合の駆動方法の一例を示すタイミングチャートである。
【００７６】
時刻Ｔ０にて、配線７３（ＷＤ）にアナログ電位Ｖａを供給する。なお、Ｖａはトランジスタ４３のしきい値電圧（Ｖｔｈ）以上の値とする。
【００７７】
時刻Ｔ１にて、配線６１（Ｗ）に”Ｈ”レベルの電位を供給することで、トランジスタ４４が導通し、ノードＦＤの電位がＶａとなる。
【００７８】
時刻Ｔ２にて、配線６１（Ｗ）に”Ｌ”レベルの電位を供給することで、トランジスタ４４は非導通となり、ノードＦＤにアナログ電位Ｖａが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【００７９】
時刻Ｔ３にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）を供給すると、トランジスタ４５が導通するため、電圧制御発振器２１は発振を開始する。ただし、初めて動作させる場合においては、回路２０の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。
【００８０】
時刻Ｔ４にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位を供給すると、トランジスタ４５は非導通となる。トランジスタ４５が非導通となることで、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。
【００８１】
時刻Ｔ５にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位を供給すると、トランジスタ４５は導通する。トランジスタ４５が導通することで、各回路２０は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１は、配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると速やかに発振することができる。
【００８２】
上述した回路２０（図１、図３（Ａ）、（Ｂ））は、ノードＦＤの電位を書き換えることによって異なる発振周波数の出力信号を出力することのできる構成であったが、マルチコンテキスト機能を備えた回路を電圧制御発振器２１の信号伝達回路に用いてもよい。
【００８３】
マルチコンテキスト機能を有する信号伝達回路を用いることで、発振周波数の切り替えが容易になる。ここで、コンテキストとは、電圧制御発振器の発振を制御する回路構成を意味し、選択されたコンテキストに保持されたアナログ電位に従って、電圧制御発振器２１は特定の発振周波数で発振する。
【００８４】
図５（Ａ）は、２つのコンテキスト機能を備えた回路２４の回路図である。回路２４は、トランジスタ４１、トランジスタ４２と、トランジスタ４３ａと、トランジスタ４３ｂと、トランジスタ４４ａと、トランジスタ４４ｂと、トランジスタ４６ａと、トランジスタ４６ｂと、容量素子Ｃ１と、容量素子Ｃ２と、を有する。ここで、トランジスタ４１およびトランジスタ４２は、インバータ４０を構成する。また、トランジスタ４３ａ、トランジスタ４４ａ、トランジスタ４６ａおよび容量素子Ｃ１は、第１のコンテキストを構成する。また、トランジスタ４３ｂ、トランジスタ４４ｂ、トランジスタ４６ｂおよび容量素子Ｃ２は、第２のコンテキストを構成する。
【００８５】
図５（Ａ）に示す回路２４において、トランジスタ４１のゲートは、トランジスタ４２のゲートと電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３ａのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ａのゲートは、トランジスタ４４ａのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ａのソースまたはドレインの他方はトランジスタ４６ａのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ａのゲートは、容量素子Ｃ１の一方の電極と電気的に接続される。容量素子Ｃ１の他方の電極は、トランジスタ４１のソースまたはドレインの他方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ｂのゲートは、トランジスタ４４ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ｂのソースまたはドレインの他方はトランジスタ４６ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ｂのゲートは、容量素子Ｃ２の一方の電極と電気的に接続される。容量素子Ｃ２の他方の電極は、トランジスタ４１のソースまたはドレインの他方と電気的に接続される。トランジスタ４６ａのソースまたはドレインの他方は、トランジスタ４６ｂのソースまたはドレインの他方と電気的に接続される。
【００８６】
なお、図５（Ｂ）に示すように、トランジスタ４６ａをインバータ４０の出力側とトランジスタ４３ａとの間に設け、トランジスタ４６ｂをインバータ４０の出力側とトランジスタ４３ｂとの間に設けてもよい。この場合、トランジスタ４３ａのソースまたはドレインの他方とトランジスタ４３ｂのソースまたはドレインの他方は電気的に接続される。
【００８７】
ここで、トランジスタ４３ａのゲート、容量素子Ｃ１の一方の電極、トランジスタ４４ａのソースまたはドレインの一方が接続される配線をノードＦＤ１とする。トランジスタ４３ｂのゲート、容量素子Ｃ２の一方の電極、トランジスタ４４ｂのソースまたはドレインの一方が接続される配線をノードＦＤ２とする。また、トランジスタ４１のゲートおよびトランジスタ４２のゲートが電気的に接続される配線は、回路２４の入力端子ＩＮとして機能する。また、図５（Ａ）において、トランジスタ４６ａのソースまたはドレインの他方およびトランジスタ４６ｂのソースまたはドレインの他方と電気的に接続される配線は、回路２４の出力端子ＯＵＴとして機能する。また、図５（Ｂ）において、トランジスタ４３ａのソースまたはドレインの他方およびトランジスタ４３ｂのソースまたはドレインの他方と電気的に接続される配線は、回路２４の出力端子ＯＵＴとして機能する。
【００８８】
図５（Ａ）、（Ｂ）において、トランジスタ４１のソースまたはドレインの他方は、配線７１（ＶＤＤ）と電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＧＮＤ）と電気的に接続される。トランジスタ４４ａのソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。トランジスタ４４ａのゲートは、配線６２（Ｗ１）と電気的に接続される。トランジスタ４６ａのゲートは、配線６４（ＳＥ１）と電気的に接続される。トランジスタ４４ｂのソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。トランジスタ４４ｂのゲートは、配線６３（Ｗ２）と電気的に接続される。トランジスタ４６ｂのゲートは、配線６５（ＳＥ２）と電気的に接続される。
【００８９】
配線６２（Ｗ１）は、トランジスタ４４ａの導通を制御する信号線として機能させることができる。配線６３（Ｗ２）は、トランジスタ４４ｂの導通を制御する信号線として機能させることができる。配線６４（ＳＥ１）は、トランジスタ４６ａの導通を制御する信号線として機能させることができる。配線６５（ＳＥ２）は、トランジスタ４６ｂの導通を制御する信号線として機能させることができる。配線７３（ＷＤ）は、ノードＦＤ１またはノードＦＤ２に所望の電位を供給するための信号配線として機能させることができる。
【００９０】
図７は、回路２４を適用することのできる電圧制御発振器２１であり、ｎ段（ｎは奇数）の回路２４を有するリングオシレータ２６と、バッファ回路２７を有する。前段の回路２４の出力端子ＯＵＴは後段の回路２４の入力端子ＩＮと電気的に接続され、最終段の回路２４の出力端子ＯＵＴは１段目の回路２４の入力端子ＩＮおよびバッファ回路２７の入力端子と電気的に接続される。なお、バッファ回路２７を設けない構成とすることもできる。
【００９１】
図５（Ａ）、（Ｂ）に示す回路２４の動作、および当該回路２４を適用した図７に示す電圧制御発振器２１の動作を説明する。まず、トランジスタ４４ａを導通させ、配線７３（ＷＤ）の電位ＶｂをノードＦＤ１に書き込む。その後、トランジスタ４４ａを非導通として、ノードＦＤ１にアナログ電位Ｖｂを保持する。また、配線７３（ＷＤ）の電位をＶｃに変化させた後、トランジスタ４４ｂを導通させ、配線７３（ＷＤ）の電位ＶｃをノードＦＤ２に書き込む。その後、トランジスタ４４ｂを非導通として、ノードＦＤ２にアナログ電位Ｖｃを保持する。
【００９２】
トランジスタ４３ａは、ノードＦＤ１に保持したアナログデータに応じて導通、非導通が制御される。また、トランジスタ４３ｂは、ノードＦＤ２に保持したアナログデータに応じて導通、非導通が制御される。
【００９３】
トランジスタ４３ａのオン電流は、ノードＦＤ１に保持したアナログデータに応じて制御される。また、トランジスタ４３ｂのオン電流は、ノードＦＤ２に保持したアナログデータに応じて制御される。第１のコンテキストにおいて、ノードＦＤ１に比較的高いアナログ電位が与えられているとき、トランジスタ４３ａのオン抵抗は低い値をとる。すなわち、電圧制御発振器２１の出力信号の発振周波数は大きくなる。一方、ノードＦＤ１に比較的低いアナログ電位が与えられているとき、トランジスタ４３ａのオン抵抗は高い値をとる。すなわち、電圧制御発振器２１の出力信号の発振周波数は小さくなる。第２のコンテキストも同様にノードＦＤ２の電位に応じて、電圧制御発振器２１の出力信号の発振周波数が変化する。
【００９４】
第１のコンテキストにおいて、トランジスタ４６ａは配線６４（ＳＥ１）から入力される信号により、導通、非導通が制御される。配線６４（ＳＥ１）の電位が”Ｈ”レベルのとき、トランジスタ４６ａは導通する。したがって、トランジスタ４３ａがノードＦＤ１の電位Ｖｂに応じたオン状態であって、かつトランジスタ４６ａが導通する場合、回路２４は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は、第１の発振周波数で発振する。一方、トランジスタ４６ａが非導通の場合、回路２４の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【００９５】
また、第２のコンテキストにおいて、トランジスタ４６ｂは配線６５（ＳＥ２）から入力される信号により、導通、非導通が制御される。配線６５（ＳＥ２）の電位が”Ｈ”レベルのとき、トランジスタ４６ｂは導通する。したがって、トランジスタ４３ｂがノードＦＤ２の電位Ｖｃに応じたオン状態であって、かつトランジスタ４６ｂが導通する場合、回路２４は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は、第２の発振周波数で発振する。一方、トランジスタ４６ｂが非導通の場合、回路２４の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【００９６】
つまり、第１のコンテキストまたは第２のコンテキストのいずれか一方を選択することで、電圧制御発振器２１は周波数の異なる第１の発振周波数または第２の発振周波数で発振することができる。第１のコンテキストを選択するには、配線６４（ＳＥ１）の電位を”Ｈ”レベル、配線６５（ＳＥ２）の電位を”Ｌ”レベルとすればよい。また、第２のコンテキストを選択するには、配線６４（ＳＥ１）の電位を”Ｌ”レベル、配線６５（ＳＥ２）の電位を”Ｈ”レベルとすればよい。
【００９７】
トランジスタ４３ａ、トランジスタ４３ｂ、トランジスタ４６ａおよびトランジスタ４６ｂにはオフ電流が非常に小さい、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。当該トランジスタを用いることで、トランジスタ４６ａ、トランジスタ４６ｂをオフ状態とした場合、回路２４の出力端子ＯＵＴの電位（リングオシレータ２６における後段の回路２４の入力端子ＩＮの電位）は、長期間保持される。
【００９８】
したがって、第１のコンテキストを選択した場合、電圧制御発振器２１が第１の発振周波数で発振しているときにトランジスタ４６ａを非導通として電圧制御発振器２１の発振を停止させると、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１が発振を停止する直前の電圧が保持される。そのため、電圧制御発振器２１は、トランジスタ４６ａを非導通として発振を長時間停止させた場合でも、再びトランジスタ４６ａを導通することで、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに保持された電圧に従って速やかに第１の発振周波数で発振を開始することができる。同様に第２のコンテキストを選択した場合も、第２の発振周波数で発振しているときに、電圧制御発振器２１の発振を長時間停止させた場合であっても、速やかに第２の発振周波数で発振を開始することができる。
【００９９】
電圧制御発振器２１の発振を停止する場合には、配線７１（ＶＤＤ）からの電源電圧ＶＤＤ（”Ｈ”レベル）の供給を停止してもよい。具体的には、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベル（０ＶまたはＧＮＤ電位など）に変化させる。このとき、インバータ４０は機能しなくなるため、回路２４は信号を伝達できなくなる。すなわち、電圧制御発振器２１は発振を停止する。
【０１００】
また、第１のコンテキストを選択した場合において、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベルへと変化させることにより容量素子Ｃ１を介した容量結合が起こり、ノードＦＤ１の電位は”Ｌ”レベルへと低下する。すなわち、トランジスタ４３ａは非導通となる。つまり、電源電圧ＶＤＤの供給の停止とともにトランジスタ４３ａを非導通とすることができる。また、トランジスタ４３ａが非導通となると同時に各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに、第１の発振周波数で発振している電圧制御発振器２１が発振を停止する直前の電圧が保持される。
【０１０１】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、容量素子Ｃ１を介した容量結合が起こりノードＦＤ１の電位は”Ｈ”レベルに上昇する。したがって、トランジスタ４３ａは導通し、電圧制御発振器２１は第１の発振周波数で発振を速やかに再開する。同様に第２のコンテキストを選択した場合も、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに第２の発振周波数で発振している電圧制御発振器２１が発振を停止する直前の電圧を保持することができ、電源電圧ＶＤＤを再度供給したときに第２の発振周波数で発振を速やかに再開することができる。
【０１０２】
図８（Ａ）は、図７に示す電圧制御発振器２１に図５（Ａ）または図５（Ｂ）に示す回路２４を用いた場合の駆動方法の一例を示すタイミングチャートである。ＶＤＤは配線７１（ＶＤＤ）の電位、ＷＤは配線７３（ＷＤ）の電位、Ｗ１は配線６２（Ｗ１）の電位、Ｗ２は配線６３（Ｗ２）の電位、ＦＤ１はノードＦＤ１の電位、ＦＤ２はノードＦＤ２の電位、ＳＥ１は配線６４（ＳＥ１）の電位、ＳＥ２は配線６５（ＳＥ２）の電位、ＩＮは特定の回路２４の入力端子ＩＮの電位、ＯＵＴは特定の回路２４の出力端子ＯＵＴの電位である。また、正論理を与える電圧をＶ１（”Ｈ”レベル）とし、負論理を与える電圧をＧＮＤ（”Ｌ”レベル）とする。
【０１０３】
時刻Ｔ０にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）、配線７３（ＷＤ）にアナログ電位Ｖｂを供給する。なお、Ｖｂはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上の値とする。
【０１０４】
時刻Ｔ１にて、配線６２（Ｗ１）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ａが導通し、ノードＦＤ１の電位がＶｂとなる。
【０１０５】
時刻Ｔ２にて、配線６２（Ｗ１）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ａは非導通となり、ノードＦＤ１にアナログ電位Ｖｂが保持される。その後、配線７３（ＷＤ）にはアナログ電位Ｖｃが供給される。ここでは、Ｖｃはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上であってＶｂより小さい値とする。
【０１０６】
時刻Ｔ３にて、配線６３（Ｗ２）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ｂが導通し、ノードＦＤ２の電位がＶｃとなる。
【０１０７】
時刻Ｔ４にて、配線６３（Ｗ２）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ｂは非導通となり、ノードＦＤ２にアナログ電位Ｖｃが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【０１０８】
時刻Ｔ５にて、配線６４（ＳＥ１）に”Ｈ”レベルの電位を供給するとトランジスタ４６ａは導通し、回路２４は入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１が第１の発振周波数で発振し始める。ただし、初めて動作させる場合においては、回路２４の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。このとき、配線６４（ＳＥ１）に”Ｈ”レベルの電位が供給され、配線６５（ＳＥ２）に”Ｌ”レベルの電位が供給されることで、第１のコンテキスト回路が選択された状態となる。
【０１０９】
時刻Ｔ６にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位が供給されると、インバータ４０が非動作となり、第１の発振周波数で発振している電圧制御発振器２１の発振が停止するとともに、容量素子Ｃ１を介した容量結合によりノードＦＤ１の電位が低下し、”Ｌ”レベルとなる。したがって、トランジスタ４３ａは非導通となる。トランジスタ４３ａが非導通となることで、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。
【０１１０】
時刻Ｔ７にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位が供給されると、容量素子Ｃ１を介した容量結合によりノードＦＤ１の電位が昇圧され、Ｖｂとなる。したがって、トランジスタ４３ａは導通する。トランジスタ４３ａが導通することで、各回路２４は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１は配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると、第１の発振周波数で速やかに発振することができる。
【０１１１】
時刻Ｔ８にて、配線６４（ＳＥ１）に”Ｌ”レベルの電位を供給し、配線６５（ＳＥ２）に”Ｈ”レベルの電位を供給すると、トランジスタ４６ａは非導通となり、トランジスタ４６ｂは導通状態となる。すなわち、第２のコンテキスト回路が選択された状態となる。すなわち、電圧制御発振器２１は、第２の発振周波数で発振する。
【０１１２】
このとき、ノードＦＤ２に保持されている電位Ｖｃは、ノードＦＤ１に保持されている電位Ｖｂより小さいため、トランジスタ４３ｂのオン抵抗はトランジスタ４３ａのオン抵抗よりも大きくなる。したがって、第２の発振周波数は、第１の発振周波数よりも小さくなる。
【０１１３】
また、図７に示す電圧制御発振器２１の信号伝達回路に用いることのできるマルチコンテキスト機能を備えた回路は、図６（Ａ）、（Ｂ）に示す回路２４であってもよい。
【０１１４】
図６（Ａ）は、２つのコンテキスト機能を備えた回路２４の回路図である。回路２４は、トランジスタ４１、トランジスタ４２と、トランジスタ４３ａと、トランジスタ４３ｂと、トランジスタ４４ａと、トランジスタ４４ｂと、トランジスタ４６ａと、トランジスタ４６ｂと、トランジスタ４７と、容量素子Ｃ１と、容量素子Ｃ２と、を有する。ここで、トランジスタ４１およびトランジスタ４２は、インバータ４０を構成する。また、トランジスタ４３ａ、トランジスタ４４ａ、トランジスタ４６ａおよび容量素子Ｃ１は、第１のコンテキストを構成する。また、トランジスタ４３ｂ、トランジスタ４４ｂ、トランジスタ４６ｂおよび容量素子Ｃ２は、第２のコンテキストを構成する。
【０１１５】
図６（Ａ）に示す回路２４は、トランジスタ４７を有する点、トランジスタ４７のゲートがトランジスタ４１のソースまたはドレインの一方と電気的に接続する点、および容量素子Ｃ１の他方の電極および容量素子Ｃ２の他方の電極がトランジスタ４２のソースまたはドレインの他方と電気的に接続する点が図５（Ａ）に示す回路２４と異なる。
【０１１６】
なお、図６（Ａ）では、インバータ４０と、第１のコンテキストおよび第２のコンテキストとの間にトランジスタ４７を設ける構成であるが、図６（Ｂ）に示すように第１のコンテキストおよび第２のコンテキストと、出力端子ＯＵＴとの間にトランジスタ４７を設ける構成であってもよい。
【０１１７】
トランジスタ４７にはオフ電流が非常に小さい、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。当該トランジスタを用いることで、トランジスタ４７をオフ状態とした場合、回路２４の出力端子ＯＵＴの電位（リングオシレータ２６における後段の回路２４の入力端子ＩＮの電位）は、長期間保持される。
【０１１８】
図６（Ａ）、（Ｂ）に示す回路２４では、インバータ４０の出力側と回路２４の出力端子ＯＵＴとの間にトランジスタ４７が設けられ、トランジスタ４７のゲートが配線７１（ＶＤＤ）と電気的に接続されている。したがって、配線７１（ＶＤＤ）に電源電圧ＶＤＤを供給するとインバータ４０が動作状態となり、かつトランジスタ４７が導通する。そして、トランジスタ４６ａまたはトランジスタ４６ｂのいずれか一方が導通状態であれば、回路２４は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は発振する。また、電源電圧ＶＤＤの供給を停止するとインバータ４０が非動作状態となり、かつトランジスタ４７が非導通となるため、回路２４の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【０１１９】
電圧制御発振器２１が発振しているときに電源電圧ＶＤＤの供給を停止すると、配線７１（ＶＤＤ）の電圧レベルが”Ｈ”レベルから”Ｌ”レベルに変化する。したがって、トランジスタ４７が非導通となり、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１が発振を停止する直前の電圧が保持される。
【０１２０】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、トランジスタ４７が導通し、電圧制御発振器２１は発振を速やかに再開する。
【０１２１】
図８（Ｂ）は図７に示す電圧制御発振器２１に図６（Ａ）または図６（Ｂ）に示す回路２４を用いた場合の駆動方法の一例を示すタイミングチャートである。
【０１２２】
時刻Ｔ０にて、配線７３（ＷＤ）にアナログ電位Ｖｂを供給する。なお、Ｖｂはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上の値とする。
【０１２３】
時刻Ｔ１にて、配線６２（Ｗ１）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ａが導通し、ノードＦＤ１の電位がＶｂとなる。
【０１２４】
時刻Ｔ２にて、配線６２（Ｗ１）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ａは非導通となり、ノードＦＤ１にアナログ電位Ｖｂが保持される。その後、配線７３（ＷＤ）にはアナログ電位Ｖｃが供給される。ここでは、Ｖｃはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上であってＶｂより小さい値とする。
【０１２５】
時刻Ｔ３にて、配線６３（Ｗ２）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ｂが導通し、ノードＦＤ２の電位がＶｃとなる。
【０１２６】
時刻Ｔ４にて、配線６３（Ｗ２）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ｂは非導通となり、ノードＦＤ２にアナログ電位Ｖｃが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【０１２７】
時刻Ｔ５にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）、配線６４（ＳＥ１）に”Ｈ”レベルの電位を供給すると、トランジスタ４７およびトランジスタ４６ａは導通し、回路２４は入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１が第１の発振周波数で発振し始める。ただし、初めて動作させる場合においては、回路２４の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。このとき、配線６４（ＳＥ１）に”Ｈ”レベルの電位が供給され、配線６５（ＳＥ２）に”Ｌ”レベルの電位が供給されることで、第１のコンテキスト回路が選択された状態となる。
【０１２８】
時刻Ｔ６にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位が供給されると、インバータ４０が非動作となり、第１の発振周波数で発振している電圧制御発振器２１の発振が停止するとともに、トランジスタ４７は非導通となる。トランジスタ４７が非導通となることで、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。
【０１２９】
時刻Ｔ７にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位が供給されると、トランジスタ４７は導通する。トランジスタ４７が導通することで、各回路２４は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１は、配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると、第１の発振周波数で速やかに発振することができる。
【０１３０】
時刻Ｔ８にて、配線６４（ＳＥ１）に”Ｌ”レベルの電位を供給し、配線６５（ＳＥ２）に”Ｈ”レベルの電位を供給すると、トランジスタ４６ａは非導通となり、トランジスタ４６ｂは導通状態となる。すなわち、第２のコンテキスト回路が選択された状態となり、電圧制御発振器２１は第２の発振周波数で発振する。
【０１３１】
上述した図１、図３（Ａ）、（Ｂ）、図５（Ａ）、（Ｂ）、図６（Ａ）、（Ｂ）の構成、および動作方法を用いることで、電圧制御発振器２１は一時的に電源電圧の供給を停止しても電源電圧の供給再開時に速やかに発振することができる。
【０１３２】
また、回路２０および回路２４に用いるトランジスタは、バックゲートを設けた構成であってもよい。例えば、図１０（Ａ）、（Ｂ）は、図１に示す回路２０のトランジスタ４３およびトランジスタ４４にバックゲートを設けた構成である。図１０（Ａ）は、当該バックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。図１０（Ａ）では、一例としてバックゲートが低電位を供給する配線７２（ＧＮＤ）と接続する例を示しているが、その他の配線に接続する構成であってもよい。また、図１０（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させ、かつオフ電流を減少させることができる。また、所望のトランジスタが適切な電気特性を有するように、図１０（Ａ）および図１０（Ｂ）の構成などを組み合わせた構成としてもよい。なお、バックゲートが設けられないトランジスタがあってもよい。また、トランジスタにバックゲートを設ける構成は、図３（Ａ）、（Ｂ）、図５（Ａ）、（Ｂ）、図６（Ａ）、（Ｂ）の構成にも適用することができる。
【０１３３】
本発明の一態様の発振器の具体的な構成例について、図面を参照して説明する。図１１（Ａ），（Ｂ）は、図１に示す回路２０におけるトランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ４４および容量素子Ｃ１の具体的な接続形態の一例を示している。図１１（Ａ）はトランジスタのチャネル長方向を表す断面図であり、図１１（Ｂ）はトランジスタのチャネル幅方向を表す断面図である。
【０１３４】
トランジスタ４１およびトランジスタ４２は、高速動作とＣＭＯＳ回路での構成を両立させるため、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いて作製することが好ましい。例えば、基板６００をシリコン基板とし、基板６００にトランジスタ４１およびトランジスタ４２を形成することができる。また、トランジスタ４３およびトランジスタ４４は、オフ電流が低いなどの理由から酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）を用いて作製することが好ましい。
【０１３５】
基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
【０１３６】
したがって、図１１（Ａ）に示すように、トランジスタ４１およびトランジスタ４２が設けられる層１１００と、トランジスタ４３およびトランジスタ４４が設けられる層１２００との積層構成とすることができる。当該構成とすることで、発振器の面積を小さくすることができる。
【０１３７】
容量素子Ｃ１は、例えば、トランジスタ４３のゲートとトランジスタ４４のソースまたはドレインの一方を接続する配線７５を一方の電極、配線７１（ＶＤＤ）を他方の電極、絶縁層８４を誘電体として、層１２００に設けることができる。絶縁層８４には、例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。なお、容量素子Ｃ１は、層１１００に設けてもよい。
【０１３８】
本実施の形態で説明する断面図において、配線、電極およびコンタクトプラグ（導電体８８）を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線と電極が導電体８８を介して接続される形態は一例であり、電極が配線と直接接続される場合もある。
【０１３９】
各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８１乃至絶縁層８３等が設けられる。例えば、絶縁層８１乃至絶縁層８３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１乃至絶縁層８３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。
【０１４０】
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
【０１４１】
図１１（Ａ）において、トランジスタ４３およびトランジスタ４４はバックゲートを有する形態を例示しているがバックゲートを有さない形態であってもよい。または、一部のトランジスタ、例えばトランジスタ４３のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の回路の構成にも適用することができる。
【０１４２】
ここで、図１１（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図１２（Ａ）に示すようにプレーナー型であってもよい。または、図１２（Ｂ）に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。また、図１２（Ｂ）の構成において、基板６１０にはガラス基板などを用いることができる。
【０１４３】
図１１（Ａ）、（Ｂ）に示すように、酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が形成される領域と、Ｓｉトランジスタが形成される領域との間には絶縁層８０が設けられる。
【０１４４】
トランジスタ４１およびトランジスタ４２の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ４１およびトランジスタ４２の信頼性を向上させる効果がある。一方、トランジスタ４３等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４３等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ４１およびトランジスタ４２の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４１等の信頼性も向上させることができる。
【０１４５】
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０１４６】
また、本発明の一態様の発振器は、図１３に示す構成とすることができる。図１３に示す発振器は図１１（Ａ）に示す発振器の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
【０１４７】
ここで、層１１００に設けるＳｉトランジスタであるトランジスタ４１はｐ−ｃｈ型とし、層１２００に設けるＯＳトランジスタであるトランジスタ４２はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみを基板６００に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
【０１４８】
図１３に示す発振器において、トランジスタ４２は、層１２００に形成するトランジスタ４３およびトランジスタ４４と同一の工程で作製することができる。したがって、発振器の製造工程を簡略化することができる。また、ＯＳトランジスタは極めてオフ電流が低いため、静的な消費電力が極めて少ないＣＭＯＳ回路を構成することができる。
【０１４９】
なお、本実施の形態における発振器が有するトランジスタの構成は一例である。したがって、例えば、トランジスタ４１およびトランジスタ４２の両方または一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。また、トランジスタ４３およびトランジスタ４４の両方または一方を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。
【０１５０】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、発振器に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、発振器に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【０１５１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１５２】
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０１５３】
図１４（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図１４（Ｂ）に相当する。また、図１４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図１６（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
【０１５４】
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０１５５】
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０１５６】
図１４（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０１５７】
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
【０１５８】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
【０１５９】
導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０１６０】
導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０１６１】
本発明の一態様のトランジスタは、図１４（Ｃ）、（Ｄ）に示す構成であってもよい。図１４（Ｃ）はトランジスタ１０２の上面図であり、図１４（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図１４（Ｄ）に相当する。また、図１４（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図１６（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
【０１６２】
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
【０１６３】
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
【０１６４】
本発明の一態様のトランジスタは、図１４（Ｅ）、（Ｆ）に示す構成であってもよい。図１４（Ｅ）はトランジスタ１０３の上面図であり、図１４（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図１４（Ｆ）に相当する。また、図１４（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
【０１６５】
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０１６６】
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０１６７】
図１４（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０１６８】
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
【０１６９】
本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）に示す構成であってもよい。図１５（Ａ）はトランジスタ１０４の上面図であり、図１５（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図１５（Ｂ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
【０１７０】
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
【０１７１】
図１５（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
【０１７２】
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
【０１７３】
領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
【０１７４】
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
【０１７５】
本発明の一態様のトランジスタは、図１５（Ｃ）、（Ｄ）に示す構成であってもよい。図１５（Ｃ）はトランジスタ１０５の上面図であり、図１５（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図１５（Ｄ）に相当する。また、図１５（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
【０１７６】
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
【０１７７】
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０１７８】
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０１７９】
本発明の一態様のトランジスタは、図１５（Ｅ）、（Ｆ）に示す構成であってもよい。図１５（Ｅ）はトランジスタ１０６の上面図であり、図１５（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図１５（Ｆ）に相当する。また、図１５（Ｅ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
【０１８０】
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０１８１】
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０１８２】
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０１８３】
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
【０１８４】
トランジスタ１０５における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０１８５】
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
【０１８６】
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
【０１８７】
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
【０１８８】
本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図１６（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０１８９】
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図１６（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
【０１９０】
図１４および図１５におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図１８（Ｂ）、（Ｃ）または図１８（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
【０１９１】
図１８（Ａ）は酸化物半導体層１３０の上面図であり、図１８（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図１８（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
【０１９２】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
【０１９３】
本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構成であってもよい。図１９（Ａ）はトランジスタ１０７の上面図であり、図１９（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
【０１９４】
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０１９５】
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
【０１９６】
本発明の一態様のトランジスタは、図１９（Ｃ）、（Ｄ）に示す構成であってもよい。図１９（Ｃ）はトランジスタ１０８の上面図であり、図１９（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図１９（Ｄ）に相当する。また、図１９（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図２１（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
【０１９７】
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
【０１９８】
本発明の一態様のトランジスタは、図１９（Ｅ）、（Ｆ）に示す構成であってもよい。図１９（Ｅ）はトランジスタ１０９の上面図であり、図１９（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図１９（Ｆ）に相当する。また、図１９（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
【０１９９】
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０２００】
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
【０２０１】
本発明の一態様のトランジスタは、図２０（Ａ）、（Ｂ）に示す構成であってもよい。図２０（Ａ）はトランジスタ１１０の上面図であり、図２０（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図２０（Ｂ）に相当する。また、図２０（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
【０２０２】
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
【０２０３】
本発明の一態様のトランジスタは、図２０（Ｃ）、（Ｄ）に示す構成であってもよい。図２０（Ｃ）はトランジスタ１１１の上面図であり、図２０（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図２０（Ｄ）に相当する。また、図２０（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
【０２０４】
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０２０５】
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
【０２０６】
本発明の一態様のトランジスタは、図２０（Ｅ）、（Ｆ）に示す構成であってもよい。図２０（Ｅ）はトランジスタ１１２の上面図であり、図２０（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図２０（Ｆ）に相当する。また、図２０（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
【０２０７】
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
【０２０８】
本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２１（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０２０９】
本発明の一態様のトランジスタは、図２３（Ａ）および図２３（Ｂ）に示す構成とすることもできる。図２３（Ａ）は上面図であり、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２１０】
図２３（Ａ）および図２３（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
【０２１１】
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソースまたはドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。トランジスタ１１３の上面は、図２３（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
【０２１２】
本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図２４（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図２４（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
【０２１３】
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２１４】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
【０２１５】
以上の構成とすることで、トランジスタの電気特性を向上することができる。
【０２１６】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２１７】
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。
【０２１８】
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
【０２１９】
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
【０２２０】
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
【０２２１】
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
【０２２２】
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
【０２２３】
酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
【０２２４】
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー差）が大きい酸化物半導体を用いる。
【０２２５】
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
【０２２６】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該ＯＳトランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、またはＳｎ等のスタビライザーを含むことが好ましい。
【０２２７】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
【０２２８】
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
【０２２９】
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層の中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０２３０】
導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
【０２３１】
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
【０２３２】
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０２３３】
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０２３４】
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
【０２３５】
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０２３６】
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０２３７】
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
【０２３８】
また、導電層１７０にはＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどの酸化物導電層を用いてもよい。
【０２３９】
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
【０２４０】
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。
【０２４１】
絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
【０２４２】
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０２４３】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小させるとオン電流は低下してしまう。
【０２４４】
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
【０２４５】
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
【０２４６】
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
【０２４７】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２４８】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２４９】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２５０】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２５１】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
【０２５２】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０２５３】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０２５４】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２５５】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体層、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、さらにその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
【０２５６】
酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）と呼ぶこともできる。
【０２５７】
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０２５８】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２５９】
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説明する。
【０２６０】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍとしてアルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、元素Ｍとしては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２６１】
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。
【０２６２】
まず、図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０２６３】
図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２６４】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０２６５】
また、図２５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０２６６】
図２５（Ａ）および図２５（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０２６７】
一例として、図２６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２６に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０２６８】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２６に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０２６９】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０２７０】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０２７１】
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０２７２】
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０２７３】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０２７４】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
【０２７５】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０２７６】
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０２７７】
また、図２５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０２７８】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０２７９】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０２８０】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２８１】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２８２】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２８３】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２８４】
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２８５】
ここで、酸化物半導体中における各不純物の影響について説明する。
【０２８６】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体または酸化物半導体と接する層との界面近傍においては、シリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
【０２８７】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれているＯＳトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
【０２８８】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の窒素濃度（ＳＩＭＳ分析により得られる濃度）が、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
【０２８９】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれているＯＳトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の水素濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。
【０２９０】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。また、高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０２９１】
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２７を用いて説明する。なお、酸化物半導体Ｓ１は酸化物半導体層１３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ、酸化物半導体Ｓ３は酸化物半導体層１３０ｃに相当する。
【０２９２】
図２７（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２７（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０２９３】
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０２９４】
図２７（Ａ）、および図２７（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２９５】
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０２９６】
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２９７】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０２９８】
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２５（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。
【０２９９】
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上となるような原子数比の酸化物半導体を用いることが好適である。
【０３００】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３０１】
（実施の形態５）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。
【０３０２】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０３０３】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０３０４】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０３０５】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３０６】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３０７】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３０８】
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３０９】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３１０】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３１１】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３１２】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３１３】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２８（Ｅ）に示す。図２８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３１４】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３１５】
図２９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３１６】
図２９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３１７】
また、図２９（Ｂ）および図２９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２９（Ｄ）および図２９（Ｅ）は、それぞれ図２９（Ｂ）および図２９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３１８】
図２９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３１９】
図２９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３２０】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３２１】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３２２】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３２３】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３２４】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３２５】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３２６】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３２７】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３０（Ｂ）に示す。図３０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３２８】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３２９】
図３０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３３０】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３３１】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３３２】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３３３】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３３４】
図３１に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３１（Ａ）および図３１（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０３３５】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３３６】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３３７】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０３３８】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３３９】
図３２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３２より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３２より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０３４０】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３４１】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０３４２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０３４３】
なお、同じ組成の単結晶酸化物半導体が存在しない場合、任意の割合で組成の異なる単結晶酸化物半導体を組み合わせることにより、所望の組成における単結晶酸化物半導体に相当する密度を見積もることができる。所望の組成の単結晶酸化物半導体に相当する密度は、組成の異なる単結晶酸化物半導体を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶酸化物半導体を組み合わせて見積もることが好ましい。
【０３４４】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３４５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３４６】
（実施の形態６）
本実施の形態では、本発明の一態様の発振器、または当該発振器を有するＰＬＬをクロック信号の生成回路として用いることのできる半導体装置の例について説明する。
【０３４７】
ＰＬＬは、例えば、プロセッシングユニットに組み込まれ、クロック生成回路として機能させることができる。プロセッシングユニットとして、例えば、ＣＰＵ（中央演算装置）、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、カスタムＬＳＩなどがある。また、無線でデータを送受信することが可能な無線ＩＣがある。
【０３４８】
図３３に無線ＩＣの一例を示す。無線ＩＣは、無線チップ、ＲＦＩＣ、ＲＦチップなどと呼ばれる場合がある。無線ＩＣにＰＬＬを組み込むことで、例えば、搬送波もしくは復調信号に同期したクロック信号を生成することができる。
【０３４９】
図３３に示す無線ＩＣ１０００は、整流回路１００１、電源回路１００２、復調回路１００３、変調回路１００４、ＰＬＬ１００５、論理回路１００６、記憶装置１００７、およびＲＯＭ（読み取り専用メモリ）１００８を有する。これらの回路は、必要に応じて、適宜、取捨することができる。無線ＩＣ１０００は、アンテナ１０１０と電気的に接続されている。ＰＬＬ１００５として、本発明の一態様の発振器、または当該発振器を有するＰＬＬを適用することができる。
【０３５０】
本実施の形態に示す無線ＩＣ１０００の種類は特段の制約はない。図３３の例では無線ＩＣ１０００は、パッシブ型であるが、もちろん、無線ＩＣ１０００は、電池を内蔵したアクティブ型でもよい。また、使用する周波数帯域によって、無線ＩＣ１０００の通信方式や、アンテナ１０１０の構造等を決定すればよい。
【０３５１】
アンテナ１０１０は、通信器１０１２に接続されたアンテナ１０１１との間で無線信号１０１３の送受信を行うためのものである。アンテナ１０１０は通信帯域に応じた性能を有する。データの伝送方式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。
【０３５２】
整流回路１００１は、アンテナ１０１０で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。整流回路１００１の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０３５３】
電源回路１００２は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。電源回路１００２は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１００６のリセット信号を生成するための回路である。
【０３５４】
復調回路１００３は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。変調回路１００４は、アンテナ１０１０から出力するデータに応じて変調を行うための回路である。ＰＬＬ１００５は、復調信号に同期したクロック信号を生成するための回路である。
【０３５５】
論理回路１００６は復調信号を解読し、解読結果に基づき処理を行うことができる機能を有する。論理回路１００６は、例えば、コード認識および判定回路、符号化回路等を有する。コード認識および判定回路は、クロック信号に基づき、復調信号のコードを解析し、対応するデータ情報を得る。論理回路１００６は、解析された情報に応じて、記憶装置１００７とデータのやりとりと行う。記憶装置１００７から出力されたデータは、符号化回路において符号化される。符号化された信号は、変調回路１００４に出力される。
【０３５６】
記憶装置１００７は、入力されたデータを保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ１００８は、固有番号（ＩＤ）などを保持するための回路であり論理回路１００６の処理に応じて、ＲＯＭ１００８はデータを出力する。
【０３５７】
図３４にプログラマブルロジックデバイス（ＰＬＤ）の一例を示す。図３４では、プログラマブルロジックデバイス１０５０は、Ｉ／Ｏ（入出力）エレメント１０５１、ランダムアクセスメモリ（ＲＡＭ）１０５２、乗算器１０５３、ＰＬＬ１０５４、およびプログラマブルロジックエレメント（ＰＬＥ）１０５５を有する。Ｉ／Ｏエレメント１０５１は、プログラマブルロジックデバイス１０５０の外部回路からの信号の入力、および外部回路への信号の出力を制御するインターフェイスの機能を有する。ＰＬＬ１０５４は、クロック信号を生成する機能を有する。ＲＡＭ１０５２は、論理演算に用いられるデータを保持する機能を有する。乗算器１０５３は、乗算専用の論理回路に相当する。プログラマブルロジックデバイス１０５０に乗算を行う機能が含まれていれば、乗算器１０５３は必ずしも設ける必要はない。
【０３５８】
図３５にマイクロコントローラユニット（ＭＣＵ）１０７０の一例を示す。ＭＣＵ１０７０はＣＰＵコア１０７１、電源管理装置（ＰＭＵ）１０７２、パワーゲート１０７３、タイマー１０７４、ＰＬＬ１０７５、アナログーデジタル変換器（ＡＤＣ）１０８１、ウオッチドッグタイマー１０８２、ＲＯＭ１０８３、不揮発性記憶装置（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ、ＮＶＭともいう）１０８４、電源回路１０８５、ＩＦ（インターフェイス）エレメント１０８６等を有する。
【０３５９】
ＰＬＬ１０７５は、クロック信号を生成し、ＣＰＵコア１０７１、タイマー１０７４等の内部回路に出力する。ＣＰＵコア１０７１、タイマー１０７４は、クロック信号を用いて処理を行うことができる機能を有する。ＰＭＵ１０７２はパワーゲート１０７３を制御し、ＭＣＵ１０７０の内部回路への電源電圧ＶＤＤの供給を制御する。タイマー１０７４およびＰＬＬ１０７５は、パワーゲート１０７３を介さずにＶＤＤを供給することが可能となっている。ＰＭＵ１０７２はパワーゲート１０７３を制御して、動作させる必要がない内部回路への電源供給を遮断する。
【０３６０】
図３５は、ＭＣＵ１０７０は無線通信が可能な無線モジュール１０８０を制御する例を示している。ＡＤＣ１０８１には、センサユニット等の半導体装置が接続されている。ＭＣＵ１０７０は、ＡＤＣ１０８１に入力される信号を処理して、処理結果を無線モジュール１０８０によって、他の無線モジュールに送信するための制御を行うことができる。あるいは、ＭＣＵ１０７０は、無線モジュール１０８０の受信信号を処理して、処理結果を無線モジュール１０８０によって他の無線モジュールに送信するための制御を行うことができる。
【０３６１】
ＰＭＵ１０７２によってパワーゲート１０７３がオンになる。それによってＣＰＵコア１０７１、ウオッチドッグタイマー１０８２、ＲＯＭ１０８３、電源回路１０８５、ＩＦエレメント１０８６が稼働する。ＣＰＵコア１０７１で演算処理されたデータはＩＦエレメント１０８６から無線モジュール１０８０に出力される。無線モジュール１０８０は無線送信を行う。無線モジュール１０８０の出力信号は、ＩＦエレメント１０８６を介してＡＤＣ１０８１に入力される。ＡＤＣ１０８１は入力信号をデジタル信号に変換して、ＣＰＵコア１０７１に出力する。ＣＰＵコア１０７１は、入力信号を演算処理する。演算処理された信号は、ＩＦエレメント１０８６を介して無線モジュール１０８０に出力される。無線モジュール１０８０は無線送信を行う。送信終了後、ＰＭＵ１０７２はパワーゲート１０７３をオフし、ＣＰＵコア１０７１等への電源供給を停止する。電源供給の停止後、ＰＭＵ１０７２はタイマー１０７４を制御し、時間計測を開始させる。ＰＭＵ１０７２は、タイマー１０７４の計測時間が設定値に達すると、再びパワーゲート１０７３をオンにして、ＣＰＵコア１０７１等へ電源の供給を再開する。
【０３６２】
図３６に表示装置の一例を示す。図３６は表示装置の分解斜視図である。ＰＬＬは、表示装置の駆動回路にクロック信号を供給するために組み込まれる。
【０３６３】
図３６に示す表示装置１４００は、上部カバー１４２１と下部カバー１４２２との間に、ＦＰＣ１４２３に接続されたタッチパネルユニット１４２４、ＦＰＣ１４２５に接続された表示パネル１４１０、バックライトユニット１４２６、フレーム１４２８、プリント基板１４２９、バッテリー１４３０を有する。なお、バックライトユニット１４２６、バッテリー１４３０、タッチパネルユニット１４２４などは、設けられてない場合もある。例えば、表示装置１４００が反射型の液晶表示装置やエレクトロルミネセンス（ＥＬ）表示装置の場合は、バックライトユニット１４２６は必要のない部品である。また、表示装置１４００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０３６４】
上部カバー１４２１および下部カバー１４２２は、タッチパネルユニット１４２４および表示パネル１４１０のサイズに合わせて、形状や寸法を適宜変更することができる。
【０３６５】
タッチパネルユニット１４２４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル１４１０に重畳して用いることができる。また、表示パネル１４１０の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル１４１０の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル１４１０の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
【０３６６】
バックライトユニット１４２６は、光源１４２７を有する。光源１４２７をバックライトユニット１４２６の端部に設け、光拡散板を用いる構成としてもよい。
【０３６７】
フレーム１４２８は、表示パネル１４１０の保護機能の他、プリント基板１４２９の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム１４２８は、放熱板としての機能を有していてもよい。
【０３６８】
プリント基板１４２９は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。信号処理回路にＰＬＬが組み込まれる。ＰＬＬで生成されるクロック信号は、表示パネル１４１０の駆動回路、およびタッチパネルユニット１４２４の駆動回路に供給される。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー１４３０による電源であってもよい。バッテリー１４３０は、商用電源を用いる場合には、省略可能である。
【０３６９】
図３７（Ａ）に示す撮像装置１５００は、画素部１５１０と、駆動回路１５２１、駆動回路１５２２、駆動回路１５２３、および駆動回路１５２４を有する。撮像装置にＰＬＬを組み込むことができる。ＰＬＬは画素部を駆動する駆動回路にクロック信号を生成する。
【０３７０】
画素部１５１０は、ｐ行ｑ列（ｐおよびｑは２以上の自然数）のマトリクス状に配置された複数の画素１５１１（撮像素子）を有する。駆動回路１５２１乃至駆動回路１５２４は、画素部１５１０と電気的に接続し、画素部１５１０を駆動するための信号を供給する機能を有する。画素１５１１は、光電変換素子、および画素回路を有する。画素回路は、光電変換素子の受光量に応じたアナログ信号を生成する機能を有する。
【０３７１】
また、例えば、駆動回路１５２２または駆動回路１５２３は、信号を読み出す画素１５１１を選択する選択信号を生成して出力する機能を有する。なお、駆動回路１５２２または駆動回路１５２３を、行選択回路、または垂直駆動回路と呼ぶ場合がある。駆動回路１５２１乃至駆動回路１５２４のうち、少なくとも１つを省略してもよい。例えば、駆動回路１５２１または駆動回路１５２４の一方の機能を、駆動回路１５２１または駆動回路１５２４の他方に付加して、駆動回路１５２１または駆動回路１５２４の一方を省略してもよい。また、例えば、駆動回路１５２２または駆動回路１５２３の一方の機能を、駆動回路１５２２または駆動回路１５２３の他方に付加して、駆動回路１５２２または駆動回路１５２３の一方を省略してもよい。また、例えば、駆動回路１５２１乃至駆動回路１５２４のいずれか１つに、他の回路の機能を付加して、駆動回路１５２１乃至駆動回路１５２４のいずれか１つ以外を省略してもよい。
【０３７２】
例えば、駆動回路１５２１または駆動回路１５２４は、画素１５１１から出力されたアナログ信号を処理する機能を有する。例えば、図３７（Ｂ）に駆動回路１５２１の構成例を示す。図３７（Ｂ）示す駆動回路１５２１は、信号処理回路１５３１、列駆動回路１５３２、および出力回路１５３３などを有する。
【０３７３】
信号処理回路１５３１は、列ごとに設けられた回路１５３４を有する。回路１５３４は、ノイズの除去、アナログーデジタル変換などの信号処理を行う機能を有することができる。図３７（Ｂ）に示す回路１５３４は、アナログーデジタル変換の機能を有する。信号処理回路１５３１は列並列型（カラム型）アナログ−デジタル変換装置として機能することができる。
【０３７４】
回路１５３４は、コンパレータ１５４１とカウンタ回路１５４２を有する。コンパレータ１５４１は、列ごとに設けられた配線１５４０から入力されるアナログ信号と、配線１５３７から入力される参照用電位信号（例えば、ランプ波信号）の電位を比較する機能を有する。配線１５３８には、ＰＬＬからクロック信号が入力される。カウンタ回路１５４２は、クロック信号を用いて、コンパレータ１５４１での比較動作により第１の値が出力されている期間を計測し、計測結果をＮビットデジタル値として保持する機能を有する。
【０３７５】
列駆動回路１５３２は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路１５３２は、信号を読み出す列を選択する選択信号を生成する。列駆動回路１５３２は、シフトレジスタなどで構成することができる。列駆動回路１５３２により列が順次選択され、選択された列の回路１５３４から出力された信号が、配線１５３９を介して出力回路１５３３に入力される。配線１５３９は水平転送線として機能することができる。
【０３７６】
出力回路１５３３に入力された信号は、出力回路１５３３で処理されて、撮像装置１５００の外部に出力される。出力回路１５３３は、例えばバッファ回路で構成することができる。また、出力回路１５３３は、撮像装置１５００の外部に信号を出力するタイミングを制御できる機能を有していてもよい。
【０３７７】
上述した各種のプロセッシングユニットや、表示装置等の半導体装置は、様々な電子機器に組み込むことができる。例えば、図３３に示す無線チップを組み込むことで、電子機器に無線通信機能を持たせることができる。例えば、図３６に示す表示装置を組み込むことで、電子機器に情報の表示機能を持たせることができる。例えば、図３７（Ａ）、（Ｂ）に示す撮像素子を組み込むことで、電子機器に撮像機能を持たせることができる。
【０３７８】
電子機器としては、例えば、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３８に示す。
【０３７９】
図３８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図３８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３８０】
図３８（Ｂ）はビデオカメラであり、第１筐体９１１、第２筐体９１２、表示部９１３、操作キー９１４、レンズ９１５、接続部９１６等を有する。操作キー９１４およびレンズ９１５は第１筐体９１１に設けられており、表示部９１３は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１６により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１６により変更が可能である。表示部９１３における映像を、接続部９１６における第１筐体９１１と第２筐体９１２との間の角度に従って切り替える構成としても良い。
【０３８１】
図３８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３８２】
図３８（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０３８３】
図３８（Ｅ）は携帯データ端末であり、第１筐体９４１、表示部９４２、カメラ９４９等を有する。表示部９４２が有するタッチパネル機能により情報の入力を行うことができる。
【０３８４】
図３８（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３８５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【符号の説明】
【０３８６】
１０    位相比較器
１５    ループフィルタ
２０    回路
２１    電圧制御発振器
２２    リングオシレータ
２３    バッファ回路
２４    回路
２５    分周器
２６    リングオシレータ
２７    バッファ回路
４０    インバータ
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４３ａ    トランジスタ
４３ｂ    トランジスタ
４４    トランジスタ
４４ａ    トランジスタ
４４ｂ    トランジスタ
４５    トランジスタ
４６ａ    トランジスタ
４６ｂ    トランジスタ
４７    トランジスタ
６１    配線
６２    配線
６３    配線
６４    配線
６５    配線
７１    配線
７２    配線
７３    配線
７５    配線
８０    絶縁層
８１    絶縁層
８３    絶縁層
８４    絶縁層
８８    導電体
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１５    基板
１２０    絶縁層
１３０    酸化物半導体層
１３０ａ    酸化物半導体層
１３０ｂ    酸化物半導体層
１３０ｃ    酸化物半導体層
１４０    導電層
１４１    導電層
１４２    導電層
１５０    導電層
１５１    導電層
１５２    導電層
１６０    絶縁層
１７０    導電層
１７１    導電層
１７２    導電層
１７３    導電層
１７５    絶縁層
１８０    絶縁層
１９０    絶縁層
２３１    領域
２３２    領域
２３３    領域
３３１    領域
３３２    領域
３３３    領域
３３４    領域
３３５    領域
６００    基板
６１０    基板
６５０    活性層
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９０９    カメラ
９１１    筐体
９１２    筐体
９１３    表示部
９１４    操作キー
９１５    レンズ
９１６    接続部
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    表示部
９３３    リストバンド
９３５    ボタン
９３６    竜頭
９３９    カメラ
９４１    筐体
９４２    表示部
９４９    カメラ
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１０００    無線ＩＣ
１００１    整流回路
１００２    電源回路
１００３    復調回路
１００４    変調回路
１００５    ＰＬＬ
１００６    論理回路
１００７    記憶装置
１００８    ＲＯＭ
１０１０    アンテナ
１０１１    アンテナ
１０１２    通信器
１０１３    無線信号
１０５０    プログラマブルロジックデバイス
１０５１    Ｉ／Ｏエレメント
１０５２    ＲＡＭ
１０５３    乗算器
１０５４    ＰＬＬ
１０７０    ＭＣＵ
１０７１    ＣＰＵコア
１０７２    ＰＭＵ
１０７３    パワーゲート
１０７４    タイマー
１０７５    ＰＬＬ
１０８０    無線モジュール
１０８１    ＡＤＣ
１０８２    ウオッチドッグタイマー
１０８３    ＲＯＭ
１０８５    電源回路
１０８６    ＩＦエレメント
１１００    層
１２００    層
１４００    表示装置
１４１０    表示パネル
１４２１    上部カバー
１４２２    下部カバー
１４２３    ＦＰＣ
１４２４    タッチパネルユニット
１４２５    ＦＰＣ
１４２６    バックライトユニット
１４２７    光源
１４２８    フレーム
１４２９    プリント基板
１４３０    バッテリー
１５００    撮像装置
１５１０    画素部
１５１１    画素
１５２１    駆動回路
１５２２    駆動回路
１５２３    駆動回路
１５２４    駆動回路
１５３１    信号処理回路
１５３２    列駆動回路
１５３３    出力回路
１５３４    回路
１５３７    配線
１５３８    配線
１５３９    配線
１５４０    配線
１５４１    コンパレータ
１５４２    カウンタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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