(57)【要約】      （修正有）【課題】ＭＯＳトランジスタのしきい値のバラツキが大きくなっても正確にデータ値をセンスする。【解決手段】不揮発性記憶装置のメモリセルにデータを書き込み又は読み出すときにデータを一時的に格納するラッチＬ１を含むページバッファＰＢｎに設けられ、データをセンスするセンス回路３０Ａにおいて、第１の信号ラインＢとラッチの第１の端子ＳＬＳ１との間に直列に接続された第１のスイッチ素子Ｎ３及びスタックト・ゲート型制御素子Ｎ１と、第１のスイッチ素子とスタックト・ゲート型制御素子との間に接続された第２のスイッチ素子Ｎ２とを備える。センスイネーブル信号ＳＷにより第１のスイッチ素子がオンされるセンス開始前に、スタックト・ゲート型制御素子のフローティングゲートの電圧は、スタックト・ゲート型制御素子のフローティングゲートから見たしきい値電圧に所定電圧を加算した電圧値に設定された後、メモリセルのデータをセンスする。【選択図】図７
2017073183.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶装置のメモリセルにデータを書き込み又は読み出すときにデータを一時的に格納するラッチを含むページバッファに設けられ、上記データをセンスするセンス回路において、
第１の信号ラインと上記ラッチの第１の端子との間に挿入され、互いに直列に接続された第１のスイッチ素子及びスタックト・ゲート型制御素子と、
上記第１のスイッチ素子と上記スタックト・ゲート型制御素子との間に接続された第２のスイッチ素子とを備え、
上記ラッチの第１の端子は上記第１のスイッチ素子の第１の端子に接続され、
上記第１のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子の第１の端子及び上記第２のスイッチ素子の第１の端子に接続され、
上記第２のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子のフローティングゲートに接続され、
上記スタックト・ゲート型制御素子の第２の端子は上記第１の信号ラインに接続され、
上記第１のスイッチ素子はセンスイネーブル信号によりオン又はオフされ、
上記第２のスイッチ素子はセンス判断切替信号によりオン又はオフされ、
上記スタックト・ゲート型制御素子は、上記ラッチの第２の端子に接続された上記センス回路のセンスノードの信号電圧により制御され、
上記センスイネーブル信号により第１のスイッチ素子がオンされるセンス開始前に、上記スタックト・ゲート型制御素子のフローティングゲートの電圧は、上記スタックト・ゲート型制御素子のフローティングノードから見たしきい値電圧に所定電圧を加算した電圧値に設定され
た後、上記メモリセルのデータをセンスして上記ラッチに格納することを特徴とするセンス回路。
【請求項２】
上記スタックト・ゲート型制御素子は、
（１）スタックト・ゲート型ＭＯＳトランジスタ、もしくは
（２）キャパシタが接続されたゲートを有するＭＯＳトランジスタ
であることを特徴とする請求項１記載のセンス回路。
【請求項３】
上記スタックト・ゲート型ＭＯＳトランジスタは上記不揮発性記憶装置のメモリセルのＭＯＳトランジスタのうちのスタックト・ゲート型ＭＯＳトランジスタと同様の構造を有することを特徴とする請求項２記載のセンス回路。
【請求項４】
上記所定電圧は、０Ｖ〜１．５Ｖの範囲のうちの１つの電圧値であることを特徴とする請求項１〜３のうちのいずれか１つに記載のセンス回路。
【請求項５】
上記スタックト・ゲート型制御素子のフローティングゲートの電圧の電圧設定は、上記ラッチの第１の端子又は上記第１の信号ラインからのチャージにより実行されることを特徴とする請求項１〜４のうちのいずれか１つに記載のセンス回路。
【請求項６】
第２の信号ラインと上記第１のスイッチ素子の第２の端子との間に挿入され、互いに直列に接続された第３及び第４のスイッチ素子をさらに備え、
上記第３のスイッチ素子の第１の端子は上記第２の信号ラインに接続され、上記第３のスイッチ素子の第２の端子は上記第４のスイッチ素子の第１の端子に接続され、上記第４のスイッチ素子の第２の端子は上記第１のスイッチ素子の第２の端子に接続され、
上記第３のスイッチ素子は上記ラッチの第１の端子の電圧又は上記ラッチの第２の端子によりオン又はオフされ、
上記第４のスイッチ素子は所定のベリファイ判断切替信号によりオン又はオフされることを特徴とする請求項１〜５のうちのいずれか１つに記載のセンス回路。
【請求項７】
上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記ラッチの第１の端子又は上記第１の信号ラインからのチャージにより実行されることを特徴とする請求項６記載のセンス回路。
【請求項８】
上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記第１の信号ライン又は上記第２の信号ラインからのチャージにより実行されることを特徴とする請求項６記載のセンス回路。
【請求項９】
上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記第１の信号ラインからのチャージにより実行されることを特徴とする請求項６記載のセンス回路。
【請求項１０】
第２の信号ラインと上記第１のスイッチ素子の第２の端子との間に接続された第５のスイッチ素子をさらに備え、
上記第１のスイッチ素子の第１の端子は上記ラッチの第１の端子に代えて、上記ラッチの第２の端子に接続され、
上記第５のスイッチ素子の第１の端子は上記第２の信号ラインに接続され、上記第５のスイッチ素子の第２の端子は上記第１のスイッチ素子の第２の端子に接続され、
上記第５のスイッチ素子は上記ラッチの第１の端子の電圧又は上記ラッチの第２の端子によりオン又はオフされることを特徴とする請求項１〜５のうちのいずれか１つに記載のセンス回路。
【請求項１１】
上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記ラッチに格納されたデータを反転した後、上記ラッチの第２の端子又は上記第１の信号ラインからのチャージにより実行されることを特徴とする請求項１０記載のセンス回路。
【請求項１２】
上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記第２の信号ライン又は上記第１の信号ラインからのチャージを行った後、上記ラッチに格納されたデータを反転し、上記第２の信号ラインをフローティングにして、上記第１の信号ラインを上記所定電圧に設定することにより実行されることを特徴とする請求項１０記載のセンス回路。
【請求項１３】
上記第３のスイッチ素子はＮチャンネルＭＯＳトランジスタであり、
上記第３のスイッチ素子は上記ラッチの第１の端子の電圧によりオン又はオフされることを特徴とする請求項６記載のセンス回路。
【請求項１４】
上記第３のスイッチ素子はＰチャンネルＭＯＳトランジスタであり、
上記第３のスイッチ素子は上記ラッチの第２の端子の電圧によりオン又はオフされることを特徴とする請求項６記載のセンス回路。
【請求項１５】
上記第５のスイッチ素子はＮチャンネルＭＯＳトランジスタであり、
上記第５のスイッチ素子は上記ラッチの第１の端子の電圧によりオン又はオフされることを特徴とする請求項１０記載のセンス回路。
【請求項１６】
上記第５のスイッチ素子はＰチャンネルＭＯＳトランジスタであり、
上記第５のスイッチ素子は上記ラッチの第２の端子の電圧によりオン又はオフされることを特徴とする請求項１０記載のセンス回路。
【請求項１７】
請求項１〜１６のうちのいずれか１つに記載のセンス回路を備えたことを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のためのセンス回路及び不揮発性記憶装置に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００３】
図１Ａは従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図１Ｂは図１Ａのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【０００４】
図１Ａにおいて、従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路を含むページバッファ回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【０００５】
メモリセルアレイ１０は、図１Ｂに示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含む。
【０００６】
図１Ｂのメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図１Ｂは、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【０００７】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ信号線５２を介して、入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。データ入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。データ入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【０００８】
ページバッファ回路１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【０００９】
図１Ｃは図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてページバッファ回路１４及びプログラム終了検出回路１６の構成例を示すブロック図である。図１Ｃにおいて、プログラム終了検出回路１６は、ページバッファＰＢｎ（ｎ＝０，１，２，…，Ｎ）からの判断制御信号に基づいてプログラムの終了を検出する。以下、プログラム（データ書き込み）及びベリファイ判断、並びにフェイルビットの計数について以下に説明する。
【００１０】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、１ページのデータが１回でメモリセルに書き込まれる。ここで、すべてのビットが書き込まれたか否かをチェックするためにビット毎のプログラムベリファイ処理（以下、プログラムベリファイを「ベリファイ」とも記載する）が採用されている。基本的には、すべてのビットが所定のしきい値電圧Ｖｔｈを超えた後に、すべてのビットがパスしたとしてベリファイ処理が完了する。しかしながら、最近のフラッシュメモリでは、いくつかのフェイルビットが残っていてもパス状態にされる。これは「擬似パス処理」と呼ばれ、ユーザモードでパスをセットするために用いられる。これは、多数のビットが、ＥＣＣ（Error Checking and Correction）機能のもとで動作しているときに用いられ、多くのビットのＥＣＣ機能のために、データ書き込み時における少しのビットを擬似パスしても、全体としては問題とならない。なお、プログラム特性又はフェイル解析を行うときは擬似パスのビット数を増減するなどして評価することにより、時間短縮や効率アップを図ることができる。
【００１１】
図２は図１Ｃのプログラム終了検出回路１６の詳細構成例を示す回路図である。また、図３は図２のページバッファＰＢｎとプログラム終了判断部２９−ｎの構成例を示す回路図である。
【００１２】
図２において、電源電圧ＶＤＤはＭＯＳトランジスタ２１及び２２を介して接地され、ＭＯＳトランジスタ２１及び２２の接続点は判断結果が出力される信号出力ラインである信号ラインＡ（ＰＢＰＵＰ）及びインバータ２３を介してパス状態か否かを示す状態信号ＳＴＢを生成する。判断イネーブル信号ＪＥＮＢはＭＯＳトランジスタ２１のゲートに印加され、判断リセット信号ＪＲＳＴはＭＯＳトランジスタ２２のゲートに印加される。信号ラインＡ（ＰＢＰＵＰ）は、各ページバッファＰＢｎに接続されるＭＯＳトランジスタＴＪｎ及びベリファイ判断切り替え信号ＪＤＧ＿ＳＷがゲートに印加されるＭＯＳトランジスタＴＪＥｎを介して接地される（ｎ＝０，１，…，Ｎ）。各ＭＯＳトランジスタＴＪｎ，ＴＪＥｎはプログラム終了判断部２９−ｎを構成しており、全体でプログラム終了判断回路２７を構成する。
【００１３】
図３において、ＭＯＳトランジスタＴｊｎのゲートはページバッファＰＢｎのラッチＬ１のノードＳＬＳ１に接続される。また、ページバッファＰＢｎは、２個のインバータ６１，６２にてなるラッチＬ１と、２個のインバータ６３，６４にてなるラッチＬ２と、ベリファイ用キャパシタ７０と、プリチャージ用トランジスタ７１と、ベリファイ用トランジスタ７２〜７４と、カラムゲートトランジスタ８１，８２と、転送スイッチトランジスタ８３〜８５，８８，８９と、ビットライン選択トランジスタ８６，８７と、リセットトランジスタ９０とを備えて構成される。
【００１４】
図３において、２本のビット線ＢＬｅ，ＢＬｏがページバッファＰＢｎに選択的に接続されるようになっている。この場合、ビット線選択信号ＢＬＳＥ又はＢＬＳＯによって、ビットライン選択トランジスタ８６又は８７を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファＰＢｎに接続する。なお、一方のビット線が選択されている間、非選択状態である他方のビット線は、ビット線非選択信号ＹＢＬＥ又はＹＢＬＯにより固定の接地電位や電源電圧電位にすることによって、隣接ビット線間のノイズを削減する。
【００１５】
図３のページバッファＰＢｎは、第１のラッチＬ１と、第２のラッチＬ２とを有する。ページバッファＰＢｎは所定の動作制御によって、主に読み出し、書き込み動作に寄与する。また、第２のラッチＬ２は、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合には当該ページバッファＰＢｎの動作に補助的に寄与して多値動作を実現する。
【００１６】
ラッチＬ１は、クロックト・インバータ６１，６２を逆並列接続して構成されている。メモリセルアレイ１０のビット線ＢＬｅ，ＢＬｏは、転送スイッチトランジスタ８５を介してセンスノードＳＮＳに接続され、センスノードＳＮＳはさらに転送スイッチトランジスタ８３を介してラッチＬ１のデータ保持ノードＳＬＲ１に接続されている。センスノードＳＮＳには、プリチャージ用トランジスタ７１が設けられている。ノードＳＬＲ１は、転送スイッチトランジスタ７４を介してノードＳＬＲ１のデータを一時記憶するための一時記憶ノードＮ３に接続されている。ノードＮ３はトランジスタ７２のゲートに接続され、トランジスタ７２のドレインは電圧Ｖ２にソースはスイッチトランジスタ７３を介してセンスノードＳＮＳに接続されて、スイッチトランジスタ７３の信号ＲＥＧ及びノードＮ３の電圧値によりセンスノードＳＮＳと電圧Ｖ２の接続又は遮断が制御される。さらに、センスノードＳＮＳには、ビット線ＢＬｅ，ＢＬｏに対して電圧Ｖ１をプリチャージするためのプリチャージ用トランジスタ７１も接続されている。センスノードＳＮＳにはレベル保持のためのキャパシタ７０が接続されている。キャパシタ７０の他端は接地される。
【００１７】
第２のラッチＬ２は、第１のラッチＬ１と同様に、クロックト・インバータ６３，６４を逆並列接続して構成されている。ラッチＬ２の２つのデータノードＳＬＲ２，ＳＬＳ２は、カラム選択信号ＣＳＬにより制御されるカラムゲートトランジスタ８１，８２を介して、データ入出力バッファ５０に接続されるデータ信号線５２に接続される。ノードＳＬＲ２は、転送スイッチトランジスタ８４を介して、センスノードＳＮＳに接続される。
【００１８】
図１Ｂは、メモリセルアレイ１０と、ページバッファＰＢｎと、データ入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位は、あるロウアドレスでの同時に選択される１ページ分の容量（例えば５１２バイト）となっている。８個のデータ入出力端子５１があるため、１つのデータ入出力端子５１に対しては、例えば５１２ビットとなっており、図１Ｂではその５１２ビット分の構成を示している。
【００１９】
データをメモリセルに書き込む場合には、データ信号線５２から書き込みデータを第２のラッチＬ２に取り込む。書き込み動作を開始するには、書き込みデータが第１のラッチＬ１になければならないので、続いて、ラッチＬ２に保持したデータをラッチ回路Ｌ１に転送する。また、読み出し動作においては、データ入出力端子５１にデータを出力するには、読み出したデータがラッチＬ２になければならないので、ラッチＬ１で読み出したデータをラッチＬ２に転送する必要がある。従って、転送スイッチトランジスタ８３，８４を導通状態にしてラッチＬ１とラッチＬ２の間でデータの転送を行うことが可能なように構成されている。このとき、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後転送先のラッチ回路を活性状態に戻してデータを保持することなる。
【００２０】
次いで、図２及び図３のプログラム終了検出回路１６の動作について以下に説明する。
【００２１】
まず、プログラム対象ではないメモリセルに対応するページバッファＰＢｎのラッチＬ１にはデータ「１」がセットされ、ノードＳＬＲ１の電圧はハイレベルとなり、ベリファイ判断処理の対象から除外される。そして、プログラム対象のメモリセルに対して、プログラムベリファイフェイルのときは、ページバッファＰＢｎのラッチＬ１にはデータ「０」がセットされたままで、ノードＳＬＲ１の電圧はローレベルとなる。プログラムベリファイパスのときは、ページバッファＰＢｎのラッチＬ１にはデータ「１」がセットされ、ノードＳＬＲ１の電圧はハイレベルとなる。これらのラッチＬ１の状態はＭＯＳトランジスタＴＪｎのオンオフ状態に反映されてベリファイ判断処理に用いられる。図２に示すように、ＭＯＳトランジスタＴＪｎ（ｎ＝０，１，…，Ｎ）はＮＯＲ演算を行う信号ラインＡ（ＰＢＰＵＰ）に接続される。もし１ページのすべてのメモリセルに対してプログラムが終了して、すべてのノードＳＬＲ１がハイレベルになるならば、すべてのＭＯＳトランジスタＴＪｎはオフされる。そのとき、信号ラインＡ（ＰＢＰＵＰ）はハイレベルとなり、状態信号ＳＴＢがローレベルとなって、プログラムが終了したことを知ることができる。
【００２２】
次いで、従来技術に係る「擬似パスプログラム」について以下に説明する。
【００２３】
図４は図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６Ａの構成例を示す回路図である。
【００２４】
図４の左側に、プログラム終了判断部２９−０〜２９−Ｎを備えた上述のプログラム終了判断回路２７が設けられ、信号ラインＡ（ＰＢＰＵＰ）には、電源電圧ＶＤＤからＭＯＳトランジスタ２４を介してドレイン電流Ｉｄの整数ｎ倍のドレイン電流ｎ×Ｉｄが流れる。ここでの整数ｎはまだプログラムベリファイがパスしていないメモリセルの数に相当してドレイン電流Ｉｄを流している回路２９の数である。一方、図４の右側の基準電流発生回路２８は基準電圧発生部２９ａ−０〜２９ａ−Ｊを備え、信号ラインＡ’（ＰＢＲＥＦ）と接地との間に接続された複数のＭＯＳトランジスタ対（ＢＦｊ，ＢＦＥｊ）（ここで、ｊ＝０，１，…，Ｊ）を備えて構成される。ここで、ＭＯＳトランジスタＢＦＥ１〜ＢＦＥＪは回路２９のドレイン電流Ｉｄと同じ値の電流Ｉｄが流れるようにトランジスタのサイズと電圧印加が全く同等に設定されるレプリカ回路である。ＭＯＳトランジスタＢＦ０及びＢＦＥ０はドレイン電流０．５Ｉｄが流れるようにサイズ或いはゲート電圧が制御される。また、信号ラインＰＢＲＥＦには、電源電圧ＶＤＤからＭＯＳトランジスタ２５を介して、それぞれ各１対のＭＯＳトランジスタ（ＢＦ０，ＢＦＥ０；ＢＦ１，ＢＦＥ１；ＢＦ２，ＢＦＥ２；…）からなる各基準電流発生部が流す単位基準電流の和であるしきい値基準電流Ｉｒｅｆが流れる。
【００２５】
そして、プログラム終了判断回路２７における各ＭＯＳトランジスタＴＪｎのオンする個数ｎに応じて、ＭＯＳトランジスタ２４に流れるドレイン電流ｎ×Ｉｄに対応する電圧はコンパレータ２６の反転入力端子に印加される一方、ＭＯＳトランジスタ２５に流れるしきい値基準電流Ｉｒｅｆに対応する電圧はコンパレータ２６の非反転入力端子に印加され、コンパレータ２６は、ｎ×Ｉｄ＜Ｉｒｅｆとなったときにローレベルの状態信号ＳＴＢを出力する。すなわち、しきい値基準電流Ｉｒｅｆを流すＪ＋１組のＭＯＳトランジスタＢＦｊ、ＢＦＥｊ（ｊ＝０，１，…，Ｊ）に対してプログラムベリファイがパスしていないメモリセルの数ＮがＪ≧Ｎとなった時に状態信号ＳＴＢはローレベルとなり擬似パスと判断される。例えば、Ｊ＝２ではしきい値基準電流Ｉｒｅｆ＝２．５Ｉｄだから、プログラム終了判断回路２７に流れるドレイン電流Ｎ×ＩｄはＮ≦２で疑似パスとなる。
【００２６】
また、図５は図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムパス判断処理を示すフローチャートである。図５において、まず、ステップＳ１０１でデータをロードし、ステップＳ１０２においてデータをプログラムした後、ステップＳ１０３においてベリファイする。ステップＳ１０４においてすべてのメモリセル（１ページ分）がすべて「１」であれば、ステップＳ１０５において「真実のパス」と判断して当該処理を終了する。一方、ステップＳ１０４においてＮＯであれば、ステップＳ１０６においてタイムアウトしたか否かが判断され、ＮＯのときはステップＳ１０２に戻る一方、ＹＥＳのときはステップＳ１０７に進む。ステップＳ１０７では、耐えうるエラーであるか否かが判断され、ＹＥＳのときはステップＳ１０８に進む一方、ＮＯのときはステップＳ１０９に進む。ステップＳ１０８では、「擬似パス」と判断して当該処理を終了する。ステップＳ１０９では、「フェイル」と判断して当該処理を終了する。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平９−１４７５８２号公報
【特許文献２】特開２００６−１３４４８２号公報
【特許文献３】特開２０１３−１２７８２７号公報
【特許文献４】特開２００８−００４１７８号公報
【特許文献５】特開２００８−１９８３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
従来のＮＡＮＤ型フラッシュメモリはメモリセルのデータ読み出し時にたとえば図３のインバータ６２のようなインバータ型の回路をセンスアンプとして使用しており、ビットライン電圧がインバータのトリップポイントより高ければ０データ、インバータのトリップポイントより低ければ１データと判定している。しかしながらこのような簡単なセンスアンプ回路ではＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、製造バラつきによるトリップポイントのバラツキが大きくなり、正確にデータを判定できなくなるという問題点があった。
【００２９】
また、昨今のＮＡＮＤ型フラッシュメモリは４ビット以上のＥＣＣ（Error Checking and Correction）の能力を有するので、ＥＣＣ能力のいくらかは、図４に図示されたプログラム又はデータ消去のフェイルビットの救済に割り当てることができる。信号ラインＡ（ＰＢＰＵＰ）の電流Ｉｄ×ｎは基準信号ラインＰＢＲＥＦの基準電流Ｉｒｅｆと比較される。このとき、ＭＯＳトランジスタＢＦ０がオンされて基準電流Ｉｒｅｆ＝０．５×Ｉｄであるとき、もしプログラムされていないメモリセルが１以上であるならば、プログラム終了通知信号ＳＴＢはハイレベルとなり、フェイル状態を示す。一方、もしすべてのメモリセルがプログラムされているとき、プログラム状態はパス状態となり、プログラム終了通知信号ＳＴＢはローレベルとなる。また、例えば基準電流Ｉｒｅｆが２．５×Ｉｄに設定されるとき、プログラムされていないメモリセルが２以下であってもパス状態と設定され、これが「擬似パス状態」である。ＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、ＥＣＣにより救済するビット数が増大し、また、擬似パスビット数が増大できる。しかしながらこのような簡単なプログラム終了検出回路１６Ａでは、多数ビットの擬似パス状態に対応できないという問題点があった。
【００３０】
図６は図３のページバッファＰＢｎおよびプログラム終了判断部２９−ｎを構成するＭＯＳトランジスタの配置例を示す平面図であり、図６（ａ）はゲートをビット線沿い方向に配置した平面図であり、図６（ｂ）はゲートをビット線に対して直角に配置したものの例を示す平面図である。図６において、Ｇ１，Ｇ２はゲートであり、ＡＲ１，ＡＲ２はアクティブ領域であり、ＣＨ１，ＣＨ２はコンタクトホールである。
【００３１】
例えば、ＮＡＮＤ型フラッシュメモリの構成例において、１対のメモリセルのピッチは例えば３０ｎｍ×２であり、ページバッファＰＢｎをビット線１６本分のスペースにレイアウトするとして、ページバッファＰＢｎのピッチは０．９６μｍである。ここで、１レイアウト当たり、８個のＰＢｎがスタックされる。
【００３２】
図６において、例えば０．９６μｍの非常に狭いページバッファＰＢｎのピッチのレイアウトにおいて上述のＭＯＳトランジスタＴＪｎ，ＴＪＥｎを形成する必要がある。もちろん、２×０．９６μｍのエリアを用いることも可能であるが、もしすべての部分でこのサイズを用いるとページバッファＰＢｎの高さも２倍になり、ページバッファＰＢｎのサイズが大幅に増大する。従って、フラッシュメモリの微細化に従ってこれらのＭＯＳトランジスタはより小さく形成する必要があり、これらのＭＯＳトランジスタの電気的特性のバラツキもますます増大するという問題点があった。
【００３３】
また、ページサイズが今後さらに増大する可能性が高く、それに伴って１チップ内のＭＯＳトランジスタの電気的特性のバラツキも増大する。もしバラツキが標準偏差σ＝１０ｍＶ（２％）としセンスアンプのトリップポイントの平均電圧を０．５Ｖとすると、最悪のバラツキはページバッファにおいて１０％になる。そして、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとが少し離れて配列されていると、トリップポイントのバラツキは最悪時に１０％以上異なる可能性がある。このように、ＭＯＳトランジスタの電気的特性のバラツキは、より微小化されるフラッシュメモリのセンスの正確さに大きく影響を与えることになる。
【００３４】
本発明の目的は、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴って周辺回路のトランジスタサイズが小さくなっても、従来技術に比較して正確にデータ値をセンスすることができる、不揮発性記憶装置のためのセンス回路及び不揮発性記憶装置を提供することにある。
【課題を解決するための手段】
【００３５】
第１の発明に係るセンス回路は、不揮発性記憶装置のメモリセルにデータを書き込み又は読み出すときにデータを一時的に格納するラッチを含むページバッファに設けられ、上記データをセンスするセンス回路において、
第１の信号ラインと上記ラッチの第１の端子との間に挿入され、互いに直列に接続された第１のスイッチ素子及びスタックト・ゲート型制御素子と、
上記第１のスイッチ素子と上記スタックト・ゲート型制御素子との間に接続された第２のスイッチ素子とを備え、
上記ラッチの第１の端子は上記第１のスイッチ素子の第１の端子に接続され、
上記第１のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子の第１の端子及び上記第２のスイッチ素子の第１の端子に接続され、
上記第２のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子のフローティングゲートに接続され、
上記スタックト・ゲート型制御素子の第２の端子は上記第１の信号ラインに接続され、
上記第１のスイッチ素子はセンスイネーブル信号によりオン又はオフされ、
上記第２のスイッチ素子はセンス判断切替信号によりオン又はオフされ、
上記スタックト・ゲート型制御素子は、上記ラッチの第２の端子に接続された上記センス回路のセンスノードの信号電圧により制御され、
上記センスイネーブル信号により第１のスイッチ素子がオンされるセンス開始前に、上記スタックト・ゲート型制御素子のフローティングゲートの電圧は、上記スタックト・ゲート型制御素子のフローティングノードから見たしきい値電圧に所定電圧を加算した電圧値に設定された後、上記メモリセルのデータをセンスして上記ラッチに格納することを特徴とする。
【００３６】
上記センス回路において、上記スタックト・ゲート型制御素子は、
（１）スタックト・ゲート型ＭＯＳトランジスタ、もしくは
（２）キャパシタが接続されたゲートを有するＭＯＳトランジスタ
であることを特徴とする。
【００３７】
また、上記センス回路において、上記スタックト・ゲート型ＭＯＳトランジスタは上記不揮発性記憶装置のメモリセルのＭＯＳトランジスタのうちのスタックト・ゲート型ＭＯＳトランジスタと同様の構造を有することを特徴とする。
【００３８】
さらに、上記センス回路において、上記所定電圧は、０Ｖ〜１．５Ｖの範囲のうちの１つの電圧値であることを特徴とする。
【００３９】
またさらに、上記センス回路において、上記スタックト・ゲート型制御素子のフローティングゲートの電圧の電圧設定は、上記ラッチの第１の端子又は上記第１の信号ラインからのチャージにより実行されることを特徴とする。
【００４０】
また、上記センス回路において、第２の信号ラインと上記第１のスイッチ素子の第２の端子との間に挿入され、互いに直列に接続された第３及び第４のスイッチ素子をさらに備え、
上記第３のスイッチ素子の第１の端子は上記第２の信号ラインに接続され、上記第３のスイッチ素子の第２の端子は上記第４のスイッチ素子の第１の端子に接続され、上記第４のスイッチ素子の第２の端子は上記第１のスイッチ素子の第２の端子に接続され、
上記第３のスイッチ素子は上記ラッチの第１の端子の電圧又は上記ラッチの第２の端子によりオン又はオフされ、
上記第４のスイッチ素子は所定のベリファイ判断切替信号によりオン又はオフされることを特徴とする。
【００４１】
さらに、上記センス回路において、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記ラッチの第１の端子又は上記第１の信号ラインからのチャージにより実行されることを特徴とする。
【００４２】
またさらに、上記センス回路において、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記第１の信号ライン又は上記第２の信号ラインからのチャージにより実行されることを特徴とする。
【００４３】
ここで、上記センス回路において、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記第１の信号ラインからのチャージにより実行されることを特徴とする。
【００４４】
上記センス回路において、第２の信号ラインと上記第１のスイッチ素子の第２の端子との間に接続された第５のスイッチ素子をさらに備え、
上記第１のスイッチ素子の第１の端子は上記ラッチの第１の端子に代えて、上記ラッチの第２の端子に接続され、
上記第５のスイッチ素子の第１の端子は上記第２の信号ラインに接続され、上記第５のスイッチ素子の第２の端子は上記第１のスイッチ素子の第２の端子に接続され、
上記第５のスイッチ素子は上記ラッチの第１の端子の電圧又は上記ラッチの第２の端子によりオン又はオフされることを特徴とする。
【００４５】
また、上記センス回路において、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記ラッチに格納されたデータを反転した後、上記ラッチの第２の端子又は上記第１の信号ラインからのチャージにより実行されることを特徴とする。
【００４６】
さらに、上記センス回路において、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記第２の信号ライン又は上記第１の信号ラインからのチャージを行った後、上記ラッチに格納されたデータを反転し、上記第２の信号ラインをフローティングにして、上記第１の信号ラインを上記所定電圧に設定することにより実行されることを特徴とする。
【００４７】
上記センス回路において、上記第３のスイッチ素子はＮチャンネルＭＯＳトランジスタであり、
上記第３のスイッチ素子は上記ラッチの第１の端子の電圧によりオン又はオフされることを特徴とする。
【００４８】
また、上記センス回路において、上記第３のスイッチ素子はＰチャンネルＭＯＳトランジスタであり、
上記第３のスイッチ素子は上記ラッチの第２の端子の電圧によりオン又はオフされることを特徴とする。
【００４９】
さらに、上記センス回路において、上記第５のスイッチ素子はＮチャンネルＭＯＳトランジスタであり、
上記第５のスイッチ素子は上記ラッチの第１の端子の電圧によりオン又はオフされることを特徴とする。
【００５０】
またさらに、上記センス回路において、上記第５のスイッチ素子はＰチャンネルＭＯＳトランジスタであり、
上記第５のスイッチ素子は上記ラッチの第２の端子の電圧によりオン又はオフされることを特徴とする。
【００５１】
第２の発明に係る不揮発性記憶装置は、上記センス回路を備えたことを特徴とする。
【発明の効果】
【００５２】
本発明に係る不揮発性記憶装置のためのセンス回路によれば、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴って周辺回路のトランジスタサイズが小さくなっても、従来技術に比較して正確にデータ値をセンスすることができる。
【図面の簡単な説明】
【００５３】
【図１Ａ】従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図１Ｂ】図１Ａのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図１Ｃ】図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてページバッファ回路１４及びプログラム終了検出回路１６の構成例を示すブロック図である。
【図２】図１Ｃのプログラム終了検出回路１６の詳細構成例を示す回路図である。
【図３】図２のページバッファＰＢｎとプログラム終了判断部２９−ｎの構成例を示す回路図である。
【図４】図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６Ａの構成例を示す回路図である。
【図５】図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムパス判断処理を示すフローチャートである。
【図６】図３のページバッファＰＢｎおよびプログラム終了判断部２９−ｎを構成するＭＯＳトランジスタの配置例を示す平面図であり、（ａ）はゲートをビット線沿い方向に配置した平面図であり、（ｂ）はゲートをビット線に対して直角に配置したものの例を示す平面図である。
【図７】実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ａ及びページバッファＰＢｎの構成例を示す回路図である。
【図８】図７のセンス回路３０Ａ及びページバッファＰＢｎにより実行されるデータ読み出し処理を示すフローチャートである。
【図９】実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ｂ及びページバッファＰＢｎの構成例を示す回路図である。
【図１０】図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合）を示すフローチャートである。
【図１１】図１０のサブルーチンであるデータ判断処理を示すフローチャートである。
【図１２】図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合）を示すフローチャートである。
【図１３】図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合）を示すフローチャートである。
【図１４】図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合）を示すフローチャートである。
【図１５】図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−３に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合）を示すフローチャートである。
【図１６】図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−３に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合）を示すフローチャートである。
【図１７】実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ｃ及びページバッファＰＢｎの構成例を示す回路図である。
【図１８】図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合）を示すフローチャートである。
【図１９】図１８のサブルーチンであるデータ判断処理を示すフローチャートである。
【図２０】図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合）を示すフローチャートである。
【図２１】図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合）を示すフローチャートである。
【図２２】図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合）を示すフローチャートである。
【図２３】実施形態４に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ｄ及びページバッファＰＢｎの構成例を示す回路図である。
【図２４】変形例に係るセンス回路３０Ｅの一部の構成例を示す回路図である。
【発明を実施するための形態】
【００５４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００５５】
実施形態１．
図７は実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ａ及びページバッファＰＢｎの構成例を示す回路図である。図７において、実施形態１に係るセンス回路３０Ａは各ページバッファＰＢｎ毎に設けられかつページバッファＰＢｎのノードＳＮＳ,ＳＬＳ１と信号ラインＢとの間に設けられ、１個のスタックト・ゲート型ＮチャンネルＭＯＳトランジスタＮ１と、それぞれスイッチ素子である２個のＮチャンネルＭＯＳトランジスタＮ２，Ｎ３とを備えて構成される。
【００５６】
ＭＯＳトランジスタＮ１のコントロールゲートはノードＳＮＳ（ページバッファＰＢｎのセンスノード）に接続され、ＭＯＳトランジスタＮ１のフローティングゲートはＭＯＳトランジスタＮ２のソースに接続され、ＭＯＳトランジスタＮ１のソースは信号ラインＢに接続される。ＭＯＳトランジスタＮ１のドレインはＭＯＳトランジスタＮ３のソース及びＭＯＳトランジスタＮ２のドレインに接続される。また、ＭＯＳトランジスタＮ２のゲートには、センス回路３０Ａの判断を切り替えるための信号であってＭＯＳトランジスタＮ１のソース及びフローティングゲートの電位を設定するときにオンとなるセンス判断切替信号ＪＤＧ＿ＳＷが印加される。さらに、ＭＯＳトランジスタＮ３のゲートには、センス回路３０Ａを動作状態（センス状態）にするためのセンスイネーブル信号ＳＷが印加される。なお、上記センス判断切替信号ＪＤＧ＿ＳＷ及びセンスイネーブル信号ＳＷは図１の制御回路１１により発生される。
【００５７】
ページバッファＰＢｎのラッチＬ１はページバッファＰＢｎに対応するメモリセルのプログラムデータあるいはプログラムベリファイの状態を記憶する一時記憶素子であって、ページバッファＰＢｎのラッチＬ１のノードＳＬＳ１はＭＯＳトランジスタＮ３のドレインに接続され、ページバッファＰＢｎのノードＳＮＳの信号電圧はＭＯＳトランジスタＮ１のコントロールゲートに印加される。ここで、ＭＯＳトランジスタＮ１のドレインの信号電圧又はノードをＪＤＧ＿Ｄで記述し、ＭＯＳトランジスタＮ１のフローティングゲートの信号電圧又はノードをＪＤＧ＿Ｇで記述する。
【００５８】
本実施形態では、ＭＯＳトランジスタのしきい値のバラツキを補償するために、スタックト・ゲート型ＭＯＳトランジスタＮ１を備えたセンス回路３０Ａを備えたことを特徴とする。センス回路３０ＡはラッチＬ１のノードＳＬＳ１に接続され、センス回路３０Ａの動作は、ページバッファＰＢｎのノードＳＮＳの信号電圧をゲート電圧として受けるスタックト・ゲート型ＭＯＳトランジスタＮ１により決定される。そして、スタックト・ゲート型ＭＯＳトランジスタＮ１はフローティングゲートの電圧を、フローティングゲートから見たＮ１のしきい値に基づいた値に設定することにより、コントロールゲートから見たＭＯＳトランジスタのしきい値のバラツキを補償することができる。（なお、以降、本スタックト・ゲート型ＭＯＳトランジスタＮ１を単にＭＯＳトランジスタＮ１と記載することもある。）
【００５９】
図８は図７のセンス回路３０Ａ及びページバッファＰＢｎにより実行される、メモリセルからのデータ読み出し処理を示すフローチャートである。なお、本願明細書及び図面において、説明の簡単化のために、各ノードの符号はノード名称の符号及びそのノード電圧又は信号電圧の符号として共用する。また、以下の各処理のフローチャートにおいて、「＝」は各信号の設定、もしくは処理結果としての信号電圧を表す。また、例えばＮ３＝ＯＮはＭＯＳトランジスタＮ３がオンされることを表し、Ｎ３＝ＯＦＦはＭＯＳトランジスタＮ３がオフされることを表す。さらに、Ｈｉｇｈは例えば５Ｖなどの所定のハイレベルを表し、Ｌｏｗは例えば０Ｖ（接地電圧）などの所定のローレベルを表す。
【００６０】
図８のステップＳ１において、ラッチＬ１のデータをリセットすることでノードＳＬＳ１を電源電圧ＶＤＤとし、センスイネーブル信号ＳＷを０ＶにすることでＭＯＳトランジスタＮ３をオフし、ノードＳＮＳを電源電圧ＶＤＤにする。次いで、ステップＳ２において、信号ラインＢを電源電圧ＶＤＤにセットし、センス判断切替信号ＪＤＧ＿ＳＷを電源電圧ＶＤＤにセットすることでＭＯＳトランジスタＮ２をオンし、センスイネーブル信号ＳＷを電源電圧ＶＤＤにセットすることでＭＯＳトランジスタＮ３をオンする。このとき、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式となる。
【００６１】
ＪＤＧ＿Ｄ＝ＶＤＤ−Ｖｔｈ（Ｎ３）      （１）
ＪＤＧ＿Ｇ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ３））      （２）
【００６２】
ここで、Ｖｔｈ（Ｎ３）はＭＯＳトランジスタＮ３のしきい値電圧を表し、Ｍａｘ（・）は複数の引数のうちの最大値を示す最大値関数であって、例えば、Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ３））はＭＯＳトランジスタＮ２のしきい値電圧とＭＯＳトランジスタＮ３のしきい値電圧のうちの高い方のしきい値電圧を表し、以下同様である。
【００６３】
ステップＳ３においてセンスイネーブル信号ＳＷを０Ｖ（接地電圧）とすることでＭＯＳトランジスタＮ３をオフする。次いで、ステップＳ４において信号ラインＢを所定電圧Ｖａ（例えば０Ｖ〜１．５Ｖ）にセットすることで、このときノードＪＤＧ＿ＧからＭＯＳトランジスタＮ２、ノードＪＤＧ＿Ｄ、及びＭＯＳトランジスタＮ１を介して信号ラインＢに電流が流れる。この電流電荷のチャージにより、ノード電圧ＪＤＧ＿Ｇは次式となる。
【００６４】
ＪＤＧ＿Ｇ＝ＪＤＧ＿Ｄ＝Ｖｔｈ（Ｎ１）＋Ｖａ      （３）
【００６５】
ここで、Ｖｔｈ（Ｎ１）はＭＯＳトランジスタＮ１のフローティングゲートから見たＭＯＳトランジスタＮ１のしきい値電圧を表す。式（３）から明らかなように、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定される。
【００６６】
次いで、ステップＳ５においてセンス判断切替信号ＪＤＧ＿ＳＷを０Ｖ（接地電圧）にすることでＭＯＳトランジスタＮ２をオフする。このとき、ＭＯＳトランジスタＮ１のフローティングゲートＪＤＧ＿Ｇは電圧Ｖｔｈ（Ｎ１）＋Ｖａを保ったままフローティング状態となる。ステップＳ６では、ページバッファＰＢｎにおいてビット線ＢＬｅ又はＢＬｏを接続するためにＢＬＳＥ＝Ｈｉｇｈ，ＢＬＣＬＡＭＰ＝Ｈｉｇｈによりトランジスタ８５，８６をオンし、もしくはＢＬＳＯ＝Ｈｉｇｈ，ＢＬＣＬＡＭＰ＝Ｈｉｇｈによりトランジスタ８５，８７をオンすることで、メモリセルから読み出したデータをＳＮＳに転送する。ステップＳ７において、ラッチＬ１はハイインピーダンス状態になり、インバータ６１，６２は非動作状態になる。
【００６７】
そして、ステップＳ８において、信号ラインＢを０Ｖ（接地電圧）に設定する。この条件下では、コントロールゲートから見たＭＯＳトランジスタＮ１のしきい値は、ＶＤＤ−Ｖａ／α（αはカップリングレシオと呼ばれ、ＭＯＳトランジスタＮ１のコントロールゲートとフローティングゲート間の容量と、フローティングゲートと基板間の容量の容量比で決まる０以上で１以下の値）となる。そしてセンスイネーブル信号ＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ３をＯＮしてデータのセンスを開始する。ステップＳ９において、ノード電圧ＳＮＳが上記コントロールゲートから見たＭＯＳトランジスタＮ１のしきい値以上であってプログラム状態か否かが判断され、ＹＥＳのときはステップＳ１０に進む一方、ＮＯのときはステップＳ１１に進む。ステップＳ１０において、このときＭＯＳトランジスタＮ１はオンでありかつＭＯＳトランジスタＮ３はオンであるので、ノードＳＬＳ１からＭＯＳトランジスタＮ３，Ｎ１を介して信号ラインＢに電流が流れ、ノード電圧ＳＬＳ１はローレベル（０Ｖ）となり、ステップＳ１２に進む。一方、ステップＳ１１においてノード電圧ＪＤＧ＿ＧはＭＯＳトランジスタＮ１の容量カップリングにより低下し、ＭＯＳトランジスタＮ１はオフ状態になり、ノードＳＬＳ１からＭＯＳトランジスタＮ３，Ｎ１を介して信号ラインＢに電流が流れず、ノード電圧ＳＬＳ１はハイレベル（電源電圧ＶＤＤ）を保持し、ステップＳ１２に進む。さらに、ステップＳ１２において、センスイネーブル信号ＳＷを０Ｖ（接地電圧）に設定することでＭＯＳトランジスタＮ３をオフし、ステップＳ１３でインバータ６１が動作状態にされた後、インバータ６２が動作状態にされる。このとき、ラッチＬ１はメモリセルから読み出されたデータを保持して当該処理を終了する。なお、上記ステップＳ１３の処理ののち、データは従来技術と同様に、ラッチＬ２（図１Ｂ、図３参照）に転送され、データ出力などが実行される。
【００６８】
以上説明したように、本実施形態によれば、メモリセルのデータのセンスの前に、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定されるので、メモリセルのデータ電圧を、センスアンプのＭＯＳトランジスタのしきい値のバラツキを補償してセンスすることができる。これにより、従来技術に比較して、メモリセルから読み出されたデータ電圧を正確にセンスすることができる。
【００６９】
以上の実施形態において、スタックト・ゲート型ＭＯＳトランジスタＮ１は、好ましくは、例えばフラッシュメモリなどの不揮発性記憶装置において、コントロールゲートとフローティングゲートを直接接続した構造を有する周辺回路のＭＯＳトランジスタではなく、メモリセル用のスタックト・ゲート型ＭＯＳトランジスタと同様の構造を有するように形成される。これについては、後述する実施形態及び変形例においても同様である。なお、フローティングゲートという名称はメモリセルのフローティングゲートから来ているが、このスタックト・ゲート型ＭＯＳトランジスタＮ１においては他回路と接続できるようにゲート電極を作成する。
【００７０】
実施形態２．
図９は実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ｂ及びページバッファＰＢｎの構成例を示す回路図である。実施形態２に係るセンス回路３０Ｂは、データの読み出しに加え、データプログラム及びベリファイ処理（ノード電圧ＳＬＲ１がローレベルでプログラムする場合、及びノード電圧ＳＬＲ１がハイレベルでプログラムしない場合を含む）のためのセンス回路であって、図７の実施形態１に係るセンス回路３０Ａに比較して以下の点が異なる。
（１）センス回路３０Ｂは、ＭＯＳトランジスタＮ１，Ｎ２に加えて、信号ラインＡ及びノードＳＬＳ１に接続されるスイッチ素子であるＮチャンネルＭＯＳトランジスタＮ５と、ベリファイ判断切替信号ＶＳＷに基づいてオン／オフされるスイッチ素子であるＮチャンネルＭＯＳトランジスタＮ４とをさらに備えて構成される。
（２）ＭＯＳトランジスタＮ３は、センスイネーブル信号ＳＷに代えて、センスイネーブル信号ＳＳＷに基づいてオン／オフされる。
【００７１】
図９において、信号ラインＡ（ＰＢＰＵＰ）とＭＯＳトランジスタＮ３のソースとの間に、ＭＯＳトランジスタＮ５，Ｎ４が挿入されて接続される。ここで、信号ラインＡ（ＰＢＰＵＰ）はＭＯＳトランジスタＮ５のドレインに接続され、ＭＯＳトランジスタＮ５のソースはＭＯＳトランジスタＮ４のドレインに接続され、ＭＯＳトランジスタＮ４のソースはＭＯＳトランジスタＮ３のソース及び、ＭＯＳトランジスタＮ１及びＮ２の各ドレインに接続される。
【００７２】
ここで、信号ラインＡ（ＰＢＰＵＰ），Ｂはプログラム終了判断信号を出力するための１対の信号ラインである（例えば図４参照）。なお、上記センス判断切替信号ＪＤＧ＿ＳＷ、センスイネーブル信号ＳＳＷ及びベリファイ判断切替信号ＶＳＷは図１の制御回路１１により発生される。
【００７３】
実施形態２−１．
図１０は図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合でＳＬＲ１＝０Ｖ，ＳＬＳ１＝ＶＤＤのとき）を示すフローチャートである。図１０のデータプログラム及びベリファイ処理は、図８のデータ読み出し処理に比較して以下の点が異なる。なお、図１０の各処理において、図８の対応する処理との相違点を下線で示し、以下同様に前の対応する処理との相違点を下線で示す。
（１）図８のステップＳ１〜Ｓ４に代えて、ステップＳ２１，Ｓ２２の処理を含む。
（２）図８のステップＳ８、Ｓ１２に代えてそれぞれ、ステップＳ８Ａ、Ｓ１２Ａの処理を含む。
（３）ステップＳ１３の処理ののちに、図１１のプログラム終了判断処理（Ｓ１４）を実行する。
以下、上記相違点について詳述する。
【００７４】
図１０のステップＳ２１において、センスイネーブル信号ＳＳＷ及びベリファイ判断切替信号ＶＳＷをともに０Ｖ（接地電圧）設定することでＭＯＳトランジスタＮ３，Ｎ４をともにオフにして、例えばＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ）法などのプログラムパルスを用いたプログラムシーケンスを実行する。次いで、ステップＳ２２において、ステップＳ２２−１〜Ｓ２２−４を含むノード電圧「ＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａ」の設定処理を以下のように行う。
【００７５】
ステップＳ２２−１において、上述のようにノード電圧ＳＬＳ１が電源電圧ＶＤＤに設定されており、センスイネーブル信号ＳＳＷを０Ｖ（接地電圧）に設定することでＭＯＳトランジスタＮ３をオフし、ノード電圧ＳＮＳをＶＤＤに設定する。次いで、ステップＳ２２−２において信号ライン電圧Ｂを電源電圧ＶＤＤに設定し、センス判断切替信号ＪＤＧ＿ＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ２をオンにし、センスイネーブル信号ＳＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ３をオンする。このとき、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式で表される。
【００７６】
ＪＤＧ＿Ｄ＝ＶＤＤ−Ｖｔｈ（Ｎ３）      （４）
ＪＤＧ＿Ｇ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ３））      （５）
【００７７】
ステップＳ２２−３において、センスイネーブル信号ＳＳＷを０Ｖ（接地電圧）に設定することで、ＭＯＳトランジスタＮ３をオフする。次いで、ステップＳ２２−４において信号ライン電圧Ｂを所定電圧Ｖａ（＝０Ｖ〜１．５Ｖ）に設定する。このとき、ノードＪＤＧ＿ＧからＭＯＳトランジスタＮ２、ノードＪＤＧ＿Ｄ、及びＭＯＳトランジスタＮ１を介して信号ラインＢに電流が流れる。これにより、ノード電圧ＪＤＧ＿Ｇは次式で表される。
【００７８】
ＪＤＧ＿Ｇ＝ＪＤＧ＿Ｄ＝Ｖｔｈ（Ｎ１）＋Ｖａ      （６）
【００７９】
次いで、図８と同様に、ステップＳ５，Ｓ６，Ｓ７の処理を実行した後、ステップＳ８Ａにおいて、信号ライン電圧Ｂを０Ｖ（接地電圧）に設定する。この条件下では、コントロールゲートから見たＭＯＳトランジスタＮ１のしきい値は、ＶＤＤ−Ｖａ／α（αはカップリングレシオと呼ばれ、ＭＯＳトランジスタＮ１のコントロールゲートとフローティングゲート間の容量と、フローティングゲートと基板間の容量の比で決まる０以上で１以下の値）となる。そしてセンスイネーブル信号ＳＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ３をオンしてデータのセンスを開始する。さらに、ステップＳ９〜Ｓ１３の処理を実行した後、サブルーチンであるプログラム終了判断処理Ｓ１４を実行して当該データプログラム及びベリファイ処理を終了する。
【００８０】
図１１は図１０のサブルーチンである、プログラムベリファイのためのプログラム終了判断処理（Ｓ１４）を示すフローチャートである。
【００８１】
図１１のステップＳ３１において、ノード電圧ＳＮＳは所定の固定電圧Ｖｆに設定される。次いで、ステップＳ３２において、ベリファイ判断切替信号ＶＳＷをハイレベルに設定した後、ステップＳ３３において当該プログラムシーケンス終了の判断処理を実行し、元のメインルーチンに戻る。図９におけるＭＯＳトランジスタＮ５は図２、図３あるいは図４のＭＯＳトランジスタＴＪｎに相当し、ＭＯＳトランジスタＮ４及びＮ１はＭＯＳトランジスタＴＪＥｎに相当して、プログラム終了検出回路１６あるいは１６Ａとともに前述のように動作を行い、当該プログラムシーケンスがベリファイをパスして終了するか、まだパスしておらずプログラムを続行すべきかの判断処理を行う。
【００８２】
図１２は図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合でＳＬＲ１＝ＶＤＤ，ＳＬＳ１＝０Ｖのとき）を示すフローチャートである。図１２のデータプログラム及びベリファイ処理は、図１０のデータプログラム及びベリファイ処理と行う処理シーケンスは全く同じだが、ラッチＬ１の状態に応じて、図１０に比較して以下の点が異なるようになる。なお、図１２において、対応する図１０の処理とは相違する処理について下線を付す。
（１）ＳＬＲ１＝０Ｖ，ＳＬＳ１＝ＶＤＤの条件に代えて、ＳＬＲ１＝ＶＤＤ，ＳＬＳ１＝０Ｖの条件となる。
（２）ステップＳ２２に代えてステップ２２Ａの処理を含む。ここで、式（４）、（５）に代えてそれぞれ次式のみ異なる。
ＪＤＧ＿Ｄ＝ＶＤＤ−Ｖｔｈ（Ｎ１）
ＪＤＧ＿Ｇ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ１））
（３）ステップＳ１０に代えて、ステップＳ１０Ａの結果となる。
（４）ステップＳ１１に代えて、ステップＳ１１Ａの結果となる。
（５）ステップＳ１３に代えて、ステップＳ１３Ａの処理を実行する。処理自体は全く同じだが結果が異なる。
以下、相違点について詳述する。
【００８３】
図１２は、ノード電圧ＳＬＳ１が電源電圧ＶＤＤ（図１０）ではなく、０Ｖ（接地電圧）に設定されている場合、すなわち、プログラムデータが「書き込まない」である場合あるいはすでにメモリセルが書き込まれてベリファイをパスした場合に対応する。このとき、ステップＳ１０Ａ及びＳ１１Ａでは、ステップＳ１０とＳ１１と違ってノード電圧ＳＬＳ１はすでにローレベルとなっているので、ノードＳＮＳの電圧あるいはＭＯＳトランジスタＮ１のオン／オフに関係なくノード電圧ＳＬＳ１はローレベルを保持する。すなわち、ノード電圧ＳＬＳ１はメモリセルから読み出されたデータに関わらずＳＬＳ１＝Ｌｏｗ、ＳＬＲ１＝Ｈｉｇｈを保持する。次いで、ステップＳ１３Ａにおいて、インバータ６１及び６２が動作状態にされ、ラッチＬ１はメモリセルから読み出されたデータに関わらずＳＬＳ１＝Ｌｏｗ、ＳＬＲ１＝Ｈｉｇｈの保持が確定する。さらに、ステップＳ１４において、図１１のプログラム終了判断処理を実行して当該データプログラム及びベリファイ処理を終了する。
【００８４】
以上の実施形態２−１によれば、図１２のステップＳ２２−２においてノードＳＬＳ１＝０Ｖで信号ラインＢ＝ＶＤＤに設定しているが、ここで、ＭＯＳトランジスタＮ１，Ｎ３がオンされているので、ノードＪＤＧ＿Ｄ上のパスで異なる電圧同士がぶつかる、いわゆるバスファイトが発生するが、各素子の電圧側で電圧が確定しているので当該実施形態２−１において誤動作することはなく、また、たとえ上記バスファイトによりＭＯＳトランジスタＮ１のフローティングゲート電圧ＪＤＧ＿Ｇが正しくセットされなかったとしても、ステップＳ１３Ａにおいて、ラッチＬ１はメモリセルから読み出されたデータに関わらずＳＬＳ１＝Ｌｏｗ、ＳＬＲ１＝Ｈｉｇｈを保持するため、動作的な問題点は発生しない。
【００８５】
従って、実施形態２−１によれば、メモリセルのデータのセンスの前に、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定されるので、メモリセルのデータ電圧を、センスアンプのＭＯＳトランジスタのしきい値のバラツキを補償してセンスすることができる。これにより、従来技術に比較して、メモリセルから読み出されたデータ電圧を正確にセンスすることができる。
【００８６】
以上の図１０〜図１２においては、図９の実施形態２のセンス回路３０Ｂ及びページバッファＰＢｎを用いた実施形態２−１に係るデータプログラム及びベリファイ処理について説明したが、本発明はこれに限らず、以下の図１３及び図１４の実施形態２−２に係るデータプログラム及びベリファイ処理、並びに、図１５及び図１６の実施形態２−３に係るデータプログラム及びベリファイ処理を用いてもよい。
【００８７】
実施形態２−２．
図１３は図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合でＳＬＲ１＝０Ｖ，ＳＬＳ１＝ＶＤＤのとき）を示すフローチャートである。図１３の実施形態２−２に係るデータプログラム及びベリファイ処理は図１０のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）ステップＳ２２に代えて、ステップＳ２２Ｂの処理を実行する。ここで、ステップＳ２２Ｂの処理は、図１０のステップＳ２２−１，Ｓ２２−２，Ｓ２２−３，Ｓ２２−４に代えて、ステップＳ２２−１，Ｓ２２−２Ｂ，Ｓ２２−３Ｂ，Ｓ２２−４の処理を含むことを特徴とする。以下、相違点について詳述する。
【００８８】
ステップＳ２２Ｂにおいて、ＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定処理を行う。ここで、ステップＳ２２−２Ｂにおいて、信号ラインＢを電源電圧ＶＤＤに設定し、信号ラインＡを電源電圧ＶＤＤに設定し、センス判断切替信号ＪＤＧ＿ＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ２をオンし、ベリファイ判断切替信号ＶＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ４をオンする。このとき、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式で表される。
【００８９】
ＪＤＧ＿Ｄ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ４），Ｖｔｈ（Ｎ５））      （７）
ＪＤＧ＿Ｇ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ４），Ｖｔｈ（Ｎ５））
（８）
【００９０】
次いで、ステップＳ２２−３Ｂにおいて、ベリファイ判断切替信号ＶＳＷを０Ｖ（接地電圧）に設定することでＭＯＳトランジスタＮ４をオフする。なお、その後の処理は図１０と同様である。
【００９１】
図１４は図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合でＳＬＲ１＝ＶＤＤ，ＳＬＳ１＝０Ｖのとき）を示すフローチャートである。図１４のデータプログラム及びベリファイ処理は、図１２のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）図１２のステップＳ２２Ａに代えてステップＳ２２Ｂの処理を実行する。ステップＳ２２Ｂの処理は、図１２のステップＳ２２−１，Ｓ２２−２，Ｓ２２−３，Ｓ２２−４に代えてそれぞれ、ステップＳ２２−１，Ｓ２２−２Ｂ，Ｓ２２−３Ｂ，Ｓ２２−４の処理を実行する。
図１４の処理は図１３の場合と同様であり、処理の結果（Ｓ１０Ａ，Ｓ１１Ａ，Ｓ１３Ａ）は図１２と同様であり、詳細説明を省略する。
【００９２】
以上の実施形態２−２によれば、図１４のステップＳ２２−１においてセンスイネーブル信号ＳＳＷ＝０Ｖ（Ｎ３＝ＯＦＦ）であり、ステップＳ２２−２Ｂにおいて信号ライン電圧Ｂ＝ＶＤＤに設定している。この場合においてＭＯＳトランジスタＮ３がオフされているのでバスファイトは発生しないので、当該実施形態２−２において誤動作することはなく、動作的な問題点は発生しない。
【００９３】
従って、実施形態２−２によれば、メモリセルのデータのセンスの前に、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定されるので、メモリセルのデータ電圧を、センスアンプのＭＯＳトランジスタのしきい値のバラツキを補償してセンスすることができる。これにより、従来技術に比較して、メモリセルから読み出されたデータ電圧を正確にセンスすることができる。
【００９４】
実施形態２−３．
図１５は図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−３に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合でＳＬＲ１＝０Ｖ，ＳＬＳ１＝ＶＤＤのとき）を示すフローチャートである。図１５の実施形態２−３に係るデータプログラム及びベリファイ処理は図１０のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）ステップＳ２２に代えて、ステップＳ２２Ｄの処理を実行する。ここで、ステップＳ２２Ｄの処理は、図１０のステップＳ２２−１，Ｓ２２−２，Ｓ２２−３，Ｓ２２−４に代えて、ステップＳ２２−１，Ｓ２２−２Ｄ，Ｓ２２−４の処理を含む（Ｓ２２−３に相当する処理はない）ことを特徴とする。以下、相違点について詳述する。
【００９５】
図１５のステップＳ２２Ｄは、ＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定処理を以下のように行う。まず、ステップＳ２２−１において、センスイネーブル信号ＳＳＷを０Ｖ（接地電圧）に設定することでＭＯＳトランジスタＮ３をオフし、ノード電圧ＳＮＳを電源電圧ＶＤＤに設定する。次いで、ステップＳ２２−２Ｄにおいて、信号ライン電圧Ｂを電源電圧ＶＤＤに設定し、センス判断切替信号ＪＤＧ＿ＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ２をオンする。このとき、信号ラインＢからＭＯＳトランジスタＮ１、ノードＪＤＧ＿Ｄ及びＭＯＳトランジスタＮ２を介してノードＪＤＧ＿Ｇに電流が流れる。これにより、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式で表される。
【００９６】
ＪＤＧ＿Ｄ＝Ｖｄｄ−Ｖｔｈ（Ｎ１）      （１１）
ＪＤＧ＿Ｇ＝Ｖｄｄ-Ｍａｘ（Ｖｔｈ（Ｎ１），Ｖｔｈ（Ｎ２））      （１２）
【００９７】
さらに、ステップＳ２２−４の処理を図１０と同様に実行することにより、ＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定を行う。
【００９８】
図１６は図９のセンス回路３０Ｂ及びページバッファＰＢｎにより実行される、実施形態２−３に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合でＳＬＲ１＝ＶＤＤ，ＳＬＳ１＝０Ｖのとき）を示すフローチャートである。図１６の実施形態２−３に係るデータプログラム及びベリファイ処理は図１２のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）ステップＳ２２Ａに代えて、図１５と同じステップＳ２２Ｄの処理を実行する。ここで、ステップＳ２２Ｄの処理は、図１２のステップＳ２２−１，Ｓ２２−２，Ｓ２２−３，Ｓ２２−４に代えて、ステップＳ２２−１，Ｓ２２−２Ｄ，Ｓ２２−４の処理を含むことを特徴とする。その他の処理は図１２と同様である。
【００９９】
以上の実施形態２−３によれば、図１４のステップＳ２２−１においてセンスイネーブル信号ＳＳＷ＝０Ｖ（Ｎ３＝ＯＦＦ）であり、ステップＳ２２−２Ｄにおいて信号ライン電圧Ｂ＝ＶＤＤに設定している。また、ステップＳ２１においてＭＯＳトランジスタＮ４がオフされている。この場合においてＭＯＳトランジスタＮ３，Ｎ４がオフされているのでバスファイトは発生しないので、当該実施形態２−３においても誤動作することはなく、動作的な問題点は発生しない。
【０１００】
従って、実施形態２−３によれば、メモリセルのデータのセンスの前に、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定されるので、メモリセルのデータ電圧を、センスアンプのＭＯＳトランジスタのしきい値のバラツキを補償してセンスすることができる。これにより、従来技術に比較して、メモリセルから読み出されたデータ電圧を正確にセンスすることができる。
【０１０１】
実施形態３．
図１７は実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ｃ及びページバッファＰＢｎの構成例を示す回路図である。図１７のセンス回路３０Ｃは、データプログラム及びベリファイ処理（ノード電圧ＳＬＲ１がローレベルでプログラムする場合、及びノード電圧ＳＬＲ１がハイレベルでプログラムしない場合を含む）のためのセンス回路であって、図９の実施形態２に係るセンス回路３０Ｂに比較して以下の点が異なる。
（１）ＭＯＳトランジスタＮ４を省略したこととＭＯＳトランジスタＮ３のドレインをラッチのノードＳＬＲ１に接続を変更したことを特徴としている。ここで、信号ラインＡ（ＰＢＰＵＰ）はＭＯＳトランジスタＮ５のドレインに接続され、ＭＯＳトランジスタＮ５のゲートはノードＳＬＳ１に接続され、ＭＯＳトランジスタＮ３のドレインはノードＳＬＲ１に接続される。なお、制御信号として、制御回路１１からのセンスイネーブル信号ＳＳＷ及びセンス判断切替信号ＪＤＧ＿ＳＷを用いる。また、当然、ＭＯＳトランジスタＮ４を省略せずに、ＭＯＳトランジスタＮ３のドレイン接続の変更だけでも、本実施形態と同様の動作を行うことができるのは言うまでもない。
【０１０２】
実施形態３−１．
図１８は図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合でＳＬＲ１＝０Ｖ，ＳＬＳ１＝ＶＤＤのとき）を示すフローチャートである。図１８のデータプログラム及びベリファイ処理は、図１０のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）ステップＳ２１の後であってステップＳ２２Ｅの前に、ステップＳ２１Ａの処理を実行する。
（２）図１０のステップＳ２２に代えて、ステップＳ２２Ｅの処理を実行する。
（３）図１０のステップＳ９〜Ｓ１４に代えて、ステップＳ９、Ｓ１０Ｅ、Ｓ１１Ｅ、Ｓ１２Ａ、Ｓ１３Ｅ、Ｓ１４Ｅの処理を実行する。
以下、相違点について詳述する。
【０１０３】
ステップＳ２１Ａにおいて、ラッチＬ１の格納データを反転させる。これにより、ノードＳＬＲ１＝ＶＤＤとなる。ステップＳ２２ＥはＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定処理を行うが、回路が変わっていても、図１０のステップＳ２２と同じ処理である。ステップＳ２１Ａにおいて、上述のようにノード電圧ＳＬＲ１を電源電圧ＶＤＤに設定されており、図１０のステップＳ２２と同じ動作条件となるので、ステップＳ２２Ｅの処理は図１０のステップＳ２２の処理と同様である。
【０１０４】
図１８の実施形態３−１では、次いで、ステップＳ５，Ｓ６，Ｓ７，Ｓ８Ａの処理を図１０と同様に実行する。さらに、ステップＳ９においてノード電圧ＳＮＳがコントロールゲートから見たＭＯＳトランジスタＮ１のしきい値以上であってプログラム状態か否かが判断され、ＹＥＳのときはステップＳ１０Ｅに進む一方、ＮＯのときはステップＳ１１Ｅに進む。ステップＳ１０Ｅにおいて、このときＭＯＳトランジスタＮ１，Ｎ３はともにオンであり、ノード電圧ＳＬＲ１からＭＯＳトランジスタＮ３，Ｎ１を介して信号ラインＢに電流が流れ、ノード電圧ＳＬＲ１はローレベル（０Ｖ）になり、ステップＳ１２Ａに進む。一方、ステップＳ１１Ｅでは、ノード電圧ＪＤＧ＿ＧはトランジスタＮ１の容量カップリングにより低下し、トランジスタＮ１はオフとなり、ノードＳＬＲ１からＭＯＳトランジスタＮ３，Ｎ１を介して信号ラインＢに電流が流れず、ノード電圧ＳＬＲ１はハイレベルである電源電圧ＶＤＤを保持し、ステップＳ１２Ａに進む。ステップＳ１２Ａでは、センスイネーブル信号ＳＳＷを０Ｖ（接地電圧）に設定することでＭＯＳトランジスタＮ３をオフし、ステップＳ１３Ｅでは、インバータ６２が動作状態にされた後、インバータ６１が動作状態にされる。このときラッチＬ１はメモリセルから読み出されたデータを保持し、ステップＳ１４Ｅにおいて図１９のサブルーチンであるプログラム終了判断処理を実行した後、当該データプログラム及びベリファイ処理を終了する。
【０１０５】
ここで、図１７のセンス回路３０Ｃは図９におけるトランジスタＮ４に相当するスイッチトランジスタを持たないので、トランジスタＮ３がオンすれば信号ラインＡからトランジスタＮ５，Ｎ３を経由してノードＳＬＲ１につながるパスができるが、本動作においては、ノードＳＬＲ１がＶＤＤになるのでノードＳＬＳ１は０Ｖ、すなわちトランジスタＮ５のゲートは０Ｖでオフとなるため動作に影響は無い。
【０１０６】
図１９は図１８のサブルーチンである、プログラムベリファイのためのプログラム終了判断処理（Ｓ１４Ｅ）を示すフローチャートである。
【０１０７】
図１９のステップＳ３４において、まず、ラッチＬ１の格納データを反転させる。次いで、ステップＳ３１においてノード電圧ＳＮＳを所定の固定電圧Ｖｆに設定する。さらに、ステップＳ３３において、プログラム終了の判断処理を実行した後、元のルーチンに戻る。
【０１０８】
図２０は図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−１に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合でＳＬＲ１＝ＶＤＤ，ＳＬＳ１＝０Ｖのとき）を示すフローチャートである。図２０のデータプログラム及びベリファイ処理は、図１２のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）ステップＳ２１の後であってステップＳ２２Ｆの前に、ステップＳ２１Ａの処理を実行する。
（２）図１２のステップＳ２２Ａに代えて、ステップＳ２２Ｆの処理を実行する。
（３）図１２のステップＳ１０Ａ、Ｓ１１Ａ、Ｓ１２Ａ、Ｓ１３Ａ、Ｓ１４に代えて、ステップＳ１０Ｆ、Ｓ１１Ｆ，Ｓ１２Ａ、Ｓ１３Ｆ、Ｓ１４Ｅを実行する。
以下、相違点について詳述する。
【０１０９】
ステップＳ２１Ａにおいて、ラッチＬ１の格納データを反転させる。これにより、ノードＳＬＲ１は０Ｖとなる。ステップＳ２２Ｆでは、ＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定処理を行うが、回路が変わっていても、図１２のステップＳ２２の処理と同様である。ステップＳ２１Ａにおいて、上述のようにノード電圧ＳＬＲ１はＶＤＤ（電源電圧）に設定されており、図１２のステップＳ２２Ａと同じ動作条件となるので、ステップＳ２２Ｆの処理は図１２のステップＳ２２Ａの処理と同様である。
【０１１０】
図２０の実施形態３−１では、次いで、ステップＳ５，Ｓ６，Ｓ７の処理を図１２と同様に実行する。さらに、ステップＳ８Ａにおいてセンス動作を開始してノードＳＮＳにメモリセルのデータ状態を取り込むが、ステップＳ９で分岐したステップＳ１０ＦあるいはＳ１１Ｆにおいて、トランジスタＮ１のオン／オフに係らず、すでにノードＳＬＲ１は０Ｖであるので、ノード電圧ＳＬＲ１はローレベルを保持する。これによりノード電圧ＳＬＲ１はノードＳＮＳの状態から独立になる。次いで、ステップＳ１２Ａにおいて、センスイネーブル信号ＳＳＷを０Ｖ（接地電圧）に設定することでＭＯＳトランジスタＮ３をオフし、ステップＳ１３Ｆにおいてインバータ６２が動作状態にされた後、インバータ６１が動作状態にされる。これによりノード電圧ＳＬＳ１はハイレベルの状態が回復され、ラッチＬ１はメモリセルから読み出されたデータに関わらずＳＬＳ１＝Ｈｉｇｈ、ＳＬＲ１＝Ｌｏｗを保持する。さらに、ステップＳ１４Ｅにおいて図１９のプログラム終了判断処理を実行して当該データプログラム及びベリファイ処理を終了する。
【０１１１】
以上の実施形態３−１によれば、図２０のステップＳ２１ＡにおいてノードＳＬＲ１＝０Ｖであり、ステップＳ２２−２において信号ラインＢ＝ＶＤＤに設定して、ＭＯＳトランジスタＮ３はオンされているので、バスファイトが発生するが、各素子の電圧側で電圧が確定しているので当該実施形態３−１において誤動作することはなく、また、たとえ上記バスファイトによりＭＯＳトランジスタＮ１のフローティングゲート電圧ＪＤＧ＿Ｇが正しくセットされなかったとしても、ステップＳ１３Ｆにおいて、ラッチＬ１はメモリセルから読み出されたデータに関わらずＳＬＳ１＝Ｈｉｇｈ、ＳＬＲ１＝Ｌｏｗを保持するため動作的な問題点は発生しない。
【０１１２】
また、ステップＳ２２Ｆ、Ｓ１０ＦあるいはＳ１１Ｆにおいて、トランジスタＮ３がオンの期間はノードＳＬＳ１がハイレベルなので、信号ラインＡ−トランジスタＮ５−トランジスタＮ３−ノードＳＬＲ１のパスがつながると同時に、信号ラインＡ−トランジスタＮ５−トランジスタＮ１−信号ラインＢのパスもトランジスタＮ１がＯＮならばつながることとなる。信号ラインＡの設定は、ノードＳＬＲ１のローレベルに少し影響はしても上記のように反転させることはないが、電流を流すことになり好ましくはないので、フローティングあるいは信号ラインＢの設定と同じにすることが望ましい。
【０１１３】
従って、実施形態３−１によれば、メモリセルのデータのセンスの前に、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定されるので、メモリセルのデータ電圧を、センスアンプのＭＯＳトランジスタのしきい値のバラツキを補償してセンスすることができる。これにより、従来技術に比較して、メモリセルから読み出されたデータ電圧を正確にセンスすることができる。
【０１１４】
実施形態３−２．
図２１は図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｌｏｗでプログラムする場合でＳＬＲ１＝０Ｖ，ＳＬＳ１＝ＶＤＤのとき）を示すフローチャートである。図２１のデータプログラム及びベリファイ処理は、図１０のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）図１０のステップＳ２２に代えて、ステップＳ２２Ｇの処理を実行する。
（２）図１０のステップＳ９〜Ｓ１４に代えて、ステップＳ９、Ｓ１０Ｅ、Ｓ１１Ｅ、Ｓ１２Ａ、Ｓ１３Ｅ、Ｓ１４Ｅを実行する。
以下、相違点のステップＳ２２Ｇについて詳述する。なお、ステップＳ１０Ｅ〜Ｓ１４Ｅについては上述（図１８）と同様なので説明を省略する。
【０１１５】
ステップＳ２２ＧはＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定処理を行うが、図１０のステップＳ２２と比較して、図１０のステップＳ２２−１は同じだが、図１０のステップＳ２２−２，Ｓ２２−３，Ｓ２２−４に代えてそれぞれ、ステップＳ２２−２Ｇ，Ｓ２２−３Ｇ，Ｓ２２−４Ｇの処理を実行することを特徴とする。ステップＳ２２−２Ｇにおいて、信号ライン電圧Ｂを電源電圧ＶＤＤに設定し、センス判断切替信号ＪＤＧ＿ＳＷを電源電圧ＶＤＤに施定することでＭＯＳトランジスタＮ２をオンし、さらに、信号ライン電圧Ａを電源電圧ＶＤＤに設定する。このとき、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式で表される。
【０１１６】
ＪＤＧ＿Ｄ＝ＶＤＤ−Ｖｔｈ（Ｎ５）      （１３）
ＪＤＧ＿Ｇ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ５））      （１４）
【０１１７】
次いで、ステップＳ２２−３ＧにおいてラッチＬ１の格納データを反転させ、ノードＳＬＳ１をローレベルにすると、トランジスタＮ５がオフする。さらに、ステップＳ２２−４Ｇにおいて信号ラインＡをフローティング状態に設定して、信号ライン電圧Ｂを所定電圧Ｖａ（＝０Ｖ〜１．５Ｖ）に設定する。このとき、ノードＪＤＧ＿ＧからＭＯＳトランジスタＮ２、ノードＪＤＧ＿Ｄ、ＭＯＳトランジスタＮ１を介して信号ラインＢに電流が流れる。これにより、ノード電圧ＪＤＧ＿Ｇは次式で表される。
【０１１８】
ＪＤＧ＿Ｇ＝ＪＤＧ＿Ｄ＝Ｖｔｈ（Ｎ１）＋Ｖａ      （１５）
【０１１９】
次いで、ステップＳ５以降の処理は図１８と同様に実行される。
【０１２０】
図２２は図１７のセンス回路３０Ｃ及びページバッファＰＢｎにより実行される、実施形態３−２に係るデータプログラム及びベリファイ処理（ＳＬＲ１＝Ｈｉｇｈでプログラムしない場合でＳＬＲ１＝ＶＤＤ，ＳＬＳ１＝０Ｖのとき）を示すフローチャートである。図２２のデータプログラム及びベリファイ処理は、図１２のデータプログラム及びベリファイ処理に比較して以下の点が異なる。
（１）図１２のステップＳ２２Ａに代えて、ステップＳ２２Ｈの処理を実行する。
（２）図１２のステップＳ１０Ａ〜Ｓ１３Ａ、Ｓ１４に代えて、ステップＳ１０Ｆ〜Ｓ１３Ｆ、Ｓ１４Ｅを実行する。
以下、相違点のステップＳ２２Ｈについて詳述する。なお、ステップＳ１０Ｆ〜Ｓ１４Ｅの処理は上述と同様なので説明を省略する。
【０１２１】
ステップＳ２２ＨはＪＤＧ＿Ｇ＝Ｖｔｈ（Ｎ１）＋Ｖａの設定処理を行うが、図１２のステップＳ２２Ａと比較して、ステップＳ２２−１，Ｓ２２−２Ｇ，Ｓ２２−３Ｇ，Ｓ２２−４Ｇを実行する。最初のステップＳ２２−１の処理は図１２と同様である。次いで、ステップＳ２２−２Ｇにおいて、信号ラインＢを電源電圧ＶＤＤに設定し、センス判断切替信号ＪＤＧ＿ＳＷを電源電圧ＶＤＤに設定することでＭＯＳトランジスタＮ２をオンし、信号ラインＡを電源電圧ＶＤＤに設定する。トランジスタＮ３はオフ、ノードＳＬＳ１はローレベルなのでトランジスタＮ５もオフだから、このとき、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式で表される。
【０１２２】
ＪＤＧ＿Ｄ＝ＶＤＤ−Ｖｔｈ（Ｎ１）      （１６）
ＪＤＧ＿Ｇ＝ＶＤＤ−Ｍａｘ（Ｖｔｈ（Ｎ２），Ｖｔｈ（Ｎ１））      （１７）
【０１２３】
ステップＳ２２−３Ｇにおいて、ラッチＬ１の格納データを反転させる。ノードＳＬＲ１＝０Ｖ、ＳＬＳ１＝ＶＤＤとなる。次いで、ステップＳ２２−４Ｇにおいて、信号ラインＡをフローティング状態に設定して、信号ラインＢを所定電圧Ｖａ（例えば０Ｖ〜１．５Ｖ）に設定する。このとき、ノードＪＤＧ＿ＧからＭＯＳトランジスタＮ２、ノードＪＤＧ＿Ｄ、ＭＯＳトランジスタＮ１を介して信号ラインＢに電流が流れる。これにより、ノード電圧ＪＤＧ＿Ｄ，ＪＤＧ＿Ｇは次式のように設定される。
【０１２４】
ＪＤＧ＿Ｇ＝ＪＤＧ＿Ｄ＝Ｖｔｈ（Ｎ１）＋Ｖａ      （１８）
【０１２５】
以上の実施形態３−２によれば、図２２のステップＳ２２−１においてノードＳＬＳ１＝０Ｖであり、ステップＳ２２−２Ｇにおいて信号ラインＢ＝ＶＤＤに設定しているが、ここで、ＭＯＳトランジスタＮ３はオフされているので、バスファイトが発生せず、各素子の電圧側で電圧が確定しているので当該実施形態３−２において誤動作することはなく、動作的な問題点は発生しない。
【０１２６】
従って、実施形態３−２によれば、メモリセルのデータのセンスの前に、ＭＯＳトランジスタＮ１のフローティングゲートのノード電圧ＪＤＧ＿Ｇは、当該ＭＯＳトランジスタＮ１のフローティングゲートから見たしきい値電圧に所定電圧Ｖａを加算してなる電圧に設定されるので、メモリセルのデータ電圧を、センスアンプのＭＯＳトランジスタのしきい値のバラツキを補償してセンスすることができる。これにより、従来技術に比較して、メモリセルから読み出されたデータ電圧を正確にセンスすることができる。
【０１２７】
実施形態４．
図２３は実施形態４に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのためのセンス回路３０Ｄ及びページバッファＰＢｎの構成例を示す回路図である。実施形態４に係るセンス回路３０Ｄは、図９の実施形態２に係るセンス回路３０Ｂの変形例であって、ＮチャンネルＭＯＳトランジスタＮ５をＰチャンネルＭＯＳトランジスタＰ５で構成し、ＭＯＳトランジスタＰ５のゲートをノードＳＬＲ１に接続したことを特徴としている。実施形態４に係るデータプログラム及びベリファイ処理は、実施形態２−１〜２−３と同様に実行でき、同様の作用効果を有する。また、当然、図１７の実施形態３に係るセンス回路３０Ｃにおいても同様の変形が可能であることは言うまでもない。
【０１２８】
変形例．
図２４は変形例に係るセンス回路３０Ｅの一部の構成例を示す回路図である。以上の実施形態１〜４においては、ＭＯＳトランジスタＮ１をスタックト・ゲート型ＭＯＳトランジスタで構成しているが、本発明はこれに限らず、図２４の変形例に示すように、キャパシタＣ１がゲートに接続されたＮチャンネルＭＯＳトランジスタＮ１Ａを用いてもよい。すなわち、フローティングゲート型ＭＯＳトランジスタＮ１、もしくはキャパシタＣ１を有するＭＯＳトランジスタＮ１Ａはスタックト・ゲート型制御素子を構成する。ここで、キャパシタＣ１は好ましくは、ＳｉＯ２、ＳｉＮ、ＳｉＯ２の順序で積層されたＯＮＯ型キャパシタである。
【０１２９】
図２４において、ノードＳＮＳはキャパシタＣ１を介してＭＯＳトランジスタＮ１Ａのゲートに接続され、当該ゲートはノードＪＤＧ＿Ｇに接続される。また、ＭＯＳトランジスタＮ１ＡのドレインはノードＪＤＧ＿Ｄに接続され、ＭＯＳトランジスタＮ１Ａのソースは信号ラインＢに接続される。
【０１３０】
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭなどのフラッシュメモリについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュメモリなどの不揮発性記憶装置に適用できる。
【０１３１】
さらに、以上の実施形態において、センス回路３０Ａ〜３０ＤをＭＯＳトランジスタＮ１〜Ｎ３等で構成しているが、本発明はこれに限らず、外部制御信号からオンオフ制御されるスイッチ素子で構成してもよい。
【産業上の利用可能性】
【０１３２】
以上詳述したように、本発明に係る不揮発性記憶装置のためのセンス回路によれば、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴って周辺回路のトランジスタサイズが小さくなっても、従来技術に比較して正確にデータ値をセンスすることができる。
【符号の説明】
【０１３３】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１６…プログラム終了検出回路、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２１，２２…ＭＯＳトランジスタ、
２３…インバータ、
２４，２５…ＭＯＳトランジスタ、
２６…コンパレータ、
２７…プログラム終了判断回路、
２８…基準電流発生回路、
２９−ｎ…プログラム終了判断部、
３０Ａ〜３０Ｄ…センス回路、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ信号線、
６１，６２…インバータ、
７１〜９０…ＭＯＳトランジスタ、
Ａ，Ｂ…出力ライン、
Ｌ１，Ｌ２…ラッチ、
Ｎ１〜Ｎ５，Ｎ１Ａ，Ｐ５…ＭＯＳトランジスタ、
ＰＢｎ…ページバッファ。
【図１Ａ】
2017073183.tif 000003
【図１Ｂ】
2017073183.tif 000004
【図１Ｃ】
2017073183.tif 000005
【図２】
2017073183.tif 000006
【図３】
2017073183.tif 000007
【図４】
2017073183.tif 000008
【図５】
2017073183.tif 000009
【図６】
2017073183.tif 000010
【図７】
2017073183.tif 000011
【図８】
2017073183.tif 000012
【図９】
2017073183.tif 000013
【図１０】
2017073183.tif 000014
【図１１】
2017073183.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
2017073183.tif 000019
【図１６】
2017073183.tif 000020
【図１７】
2017073183.tif 000021
【図１８】
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【図１９】
2017073183.tif 000023
【図２０】
2017073183.tif 000024
【図２１】
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【図２２】
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【図２３】
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【図２４】
2017073183.tif 000028
【手続補正書】
【提出日】平成28年11月17日(2016.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶装置のメモリセルにデータを書き込み又は読み出すときにデータを一時的に格納するラッチを含むページバッファに設けられ、上記データをセンスするセンス回路において、
第１の信号ラインと上記ラッチの第１の端子との間に挿入され、互いに直列に接続された第１のスイッチ素子及びスタックト・ゲート型制御素子と、
上記第１のスイッチ素子と上記スタックト・ゲート型制御素子との間に接続された第２のスイッチ素子とを備え、
上記ラッチの第１の端子は上記第１のスイッチ素子の第１の端子に接続され、
上記第１のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子の第１の端子及び上記第２のスイッチ素子の第１の端子に接続され、
上記第２のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子のフローティングゲートに接続され、
上記スタックト・ゲート型制御素子の第２の端子は上記第１の信号ラインに接続され、
上記第１のスイッチ素子はセンスイネーブル信号によりオン又はオフされ、
上記第２のスイッチ素子はセンス判断切替信号によりオン又はオフされ、
上記スタックト・ゲート型制御素子は、上記ラッチの第２の端子に接続された上記センス回路のセンスノードの信号電圧により制御され、
上記センスイネーブル信号により第１のスイッチ素子がオンされるセンス開始前に、上記スタックト・ゲート型制御素子のフローティングゲートの電圧は、上記スタックト・ゲート型制御素子のフローティングノードから見たしきい値電圧に所定電圧を加算した電圧値に設定された後、上記メモリセルのデータをセンスして上記ラッチに格納し、
上記センス回路は、第２の信号ラインと上記第１のスイッチ素子の第２の端子との間に挿入され、互いに直列に接続された第３及び第４のスイッチ素子をさらに備え、
上記第３のスイッチ素子の第１の端子は上記第２の信号ラインに接続され、上記第３のスイッチ素子の第２の端子は上記第４のスイッチ素子の第１の端子に接続され、上記第４のスイッチ素子の第２の端子は上記第１のスイッチ素子の第２の端子に接続され、
上記第３のスイッチ素子は上記ラッチの第１の端子の電圧又は上記ラッチの第２の端子によりオン又はオフされ、
上記第４のスイッチ素子は所定のベリファイ判断切替信号によりオン又はオフされ、
上記センス回路が、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記ラッチの第１の端子、もしくは上記第１又は第２の信号ラインからのチャージにより実行され、
上記センス回路は、
（１）上記センス判断切替信号により上記第２のスイッチ素子をオフし、
（２）上記メモリセルから読み出した電圧を上記スタックト・ゲート型制御素子のゲートに転送し、
（３）上記ラッチの出力をハイインピーダンス状態にし、
（４）上記センスイネーブル信号により上記第１のスイッチ素子をオンしてセンスを開始し、
（５）上記センスイネーブル信号により上記第１のスイッチ素子をオフし、
（６）上記ラッチをアクティブ状態にして上記メモリセルから読み出したデータ又は所定のデータを上記ラッチに保持し、
（７）上記スタックト・ゲート型制御素子のゲートを所定の固定電圧に設定してベリファイ動作を行うことでデータ書き込み時の終了判断処理を行う
ことを特徴とするセンス回路。
【請求項２】
不揮発性記憶装置のメモリセルにデータを書き込み又は読み出すときにデータを一時的に格納するラッチを含むページバッファに設けられ、上記データをセンスするセンス回路において、
第１の信号ラインと上記ラッチの第１の端子との間に挿入され、互いに直列に接続された第１のスイッチ素子及びスタックト・ゲート型制御素子と、
上記第１のスイッチ素子と上記スタックト・ゲート型制御素子との間に接続された第２のスイッチ素子とを備え、
上記ラッチの第２の端子は上記第１のスイッチ素子の第１の端子に接続され、
上記第１のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子の第１の端子及び上記第２のスイッチ素子の第１の端子に接続され、
上記第２のスイッチ素子の第２の端子は上記スタックト・ゲート型制御素子のフローティングゲートに接続され、
上記スタックト・ゲート型制御素子の第２の端子は上記第１の信号ラインに接続され、
上記第１のスイッチ素子はセンスイネーブル信号によりオン又はオフされ、
上記第２のスイッチ素子はセンス判断切替信号によりオン又はオフされ、
上記スタックト・ゲート型制御素子は、上記ラッチの第２の端子に接続された上記センス回路のセンスノードの信号電圧により制御され、
上記センスイネーブル信号により第１のスイッチ素子がオンされるセンス開始前に、上記スタックト・ゲート型制御素子のフローティングゲートの電圧は、上記スタックト・ゲート型制御素子のフローティングノードから見たしきい値電圧に所定電圧を加算した電圧値に設定された後、上記メモリセルのデータをセンスして上記ラッチに格納し、
上記センス回路は、第２の信号ラインと上記第１のスイッチ素子の第２の端子との間に接続された第５のスイッチ素子をさらに備え、
上記第５のスイッチ素子は上記ラッチの第１の端子の電圧又は上記ラッチの第２の端子によりオン又はオフされ、
上記センス回路が、上記データの書込み後にベリファイ読出しのためにデータをセンスするときにおいて、上記スタックト・ゲート型制御素子のフローティングゲートの電圧設定は、上記ラッチに格納されたデータを反転した後、上記ラッチの第２の端子又は上記第１の信号ラインからのチャージにより実行され、
上記センス回路は、
（１）上記センス判断切替信号により上記第２のスイッチ素子をオフし、
（２）上記メモリセルから読み出した電圧を上記スタックト・ゲート型制御素子のゲートに転送し、
（３）上記ラッチの出力をハイインピーダンス状態にし、
（４）上記センスイネーブル信号により上記第１のスイッチ素子をオンしてセンスを開始し、
（５）上記センスイネーブル信号により上記第１のスイッチ素子をオフし、
（６）上記ラッチをアクティブ状態にして上記メモリセルから読み出したデータ又は所定のデータを上記ラッチに保持し、
（７）上記ラッチが保持するデータを反転させ、上記スタックト・ゲート型制御素子のゲートを所定の固定電圧に設定してベリファイ動作を行うことでデータ書き込み時の終了判断処理を行う
ことを特徴とするセンス回路。
【請求項３】
上記スタックト・ゲート型制御素子は、
（１）スタックト・ゲート型ＭＯＳトランジスタ、もしくは
（２）キャパシタが接続されたゲートを有するＭＯＳトランジスタ
であることを特徴とする請求項１又は２記載のセンス回路。
【請求項４】
上記スタックト・ゲート型ＭＯＳトランジスタは上記不揮発性記憶装置のメモリセルのＭＯＳトランジスタのうちのスタックト・ゲート型ＭＯＳトランジスタと同様の構造を有することを特徴とする請求項３記載のセンス回路。
【請求項５】
上記所定電圧は、０Ｖ〜１．５Ｖの範囲のうちの１つの電圧値であることを特徴とする請求項１〜４のうちのいずれか１つに記載のセンス回路。
【請求項６】
上記第３のスイッチ素子はＮチャンネルＭＯＳトランジスタであり、
上記第３のスイッチ素子は上記ラッチの第１の端子の電圧によりオン又はオフされることを特徴とする請求項１記載のセンス回路。
【請求項７】
上記第３のスイッチ素子はＰチャンネルＭＯＳトランジスタであり、
上記第３のスイッチ素子は上記ラッチの第２の端子の電圧によりオン又はオフされることを特徴とする請求項１記載のセンス回路。
【請求項８】
上記第５のスイッチ素子はＮチャンネルＭＯＳトランジスタであり、
上記第５のスイッチ素子は上記ラッチの第１の端子の電圧によりオン又はオフされることを特徴とする請求項２記載のセンス回路。
【請求項９】
上記第５のスイッチ素子はＰチャンネルＭＯＳトランジスタであり、
上記第５のスイッチ素子は上記ラッチの第２の端子の電圧によりオン又はオフされることを特徴とする請求項２記載のセンス回路。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載のセンス回路を備えたことを特徴とする不揮発性記憶装置。