(57)【要約】【課題】２ｂｙｔｅ幅のデータバスでデータが入力され、それを８ｂ／１０ｂエンコーダでシリアル信号に変換して出力するトランスミッタを備えたビデオ信号伝送装置において、レシーバ側で簡単な構成で受信データを再生する。【解決手段】第１フォーマットデータプロセッサ１１０は、ビデオ信号ソース３００から得られるピクセルクロック、垂直同期信号、水平同期信号、データイネーブル信号及びフィールド信号から、画面のフォーマットを表わす複数のデータを生成し、これら複数のデータをシリアルデータとして順次出力する。トランスミッタ１２０は、ビデオ信号ソースから得られる画像データ、垂直同期信号及びピクセルクロックと、第１フォーマットデータプロセッサから得られるシリアルデータとを、レシーバにシリアル伝送する。【選択図】図１
2017011686.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ信号ソースから供給されるピクセルクロックと、前記ビデオ信号ソースから供給され、前記ピクセルクロックに同期した垂直同期信号、水平同期信号、データイネーブル信号、フィールド信号及び画像データと、を伝送するビデオ信号伝送装置であって、
前記ビデオ信号ソースから得られる前記ピクセルクロック、前記垂直同期信号、前記水平同期信号、前記データイネーブル信号及び前記フィールド信号から画面のフォーマットを表わす複数のデータを生成し、前記画面のフォーマットを表わす複数のデータをシリアルデータとして順次出力する第１フォーマットデータプロセッサと、
前記ビデオ信号ソースから得られる前記画像データ、前記垂直同期信号及び前記ピクセルクロックと、前記第１フォーマットデータプロセッサから得られる前記シリアルデータと、をレシーバにシリアル伝送するトランスミッタと、
を備える、ビデオ信号伝送装置。
【請求項２】
前記画面のフォーマットを表わす複数のデータは、
前記水平同期信号のパルス幅、前記水平同期信号のパルス周期、画像有効領域の水平幅、前記水平同期信号のパルスの立ち上りエッジから前記画像有効領域の開始位置までの間隔、前記垂直同期信号のパルス周期、前記画像有効領域の垂直幅、前記垂直同期信号のパルスの立ち上りエッジから前記画像有効領域の開始位置までの間隔及び偶数または奇数フィールドを示す８個のデータからなる、請求項１に記載のビデオ信号伝送装置。
【請求項３】
前記レシーバで受信された前記垂直同期信号と、前記ピクセルクロックと、前記画面のフォーマットを表わす複数のデータが供給される第２フォーマットデータプロセッサを備え、
前記第２フォーマットデータプロセッサは、前記垂直同期信号と、前記ピクセルクロックと、前記画面のフォーマットを表わす複数のデータから、前記水平同期信号、前記データイネーブル信号及び前記フィールド信号を再生成する、請求項１または２に記載のビデオ信号伝送装置。
【請求項４】
前記シリアルデータは１ビット幅である、請求項１〜３の何れかに記載のビデオ信号伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ビデオ信号をデバイス間で送受信するための信号伝送装置に関する。
【背景技術】
【０００２】
特許文献１には、データ転送に要する信号線の本数や入出力ピンの個数を減らすことが可能な、シリアル画像信号の転送に適したインターフェース装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２６６７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、２バイト（ｂｙｔｅ）幅のデータバスでデータが入力され、それを８ｂ／１０ｂエンコーダでシリアル信号に変換して出力するトランスミッタを使用する場合において、レシーバ側で簡単な構成で受信データを再生できるようにしたビデオ信号伝送装置を提供する。
【課題を解決するための手段】
【０００５】
本開示は、ビデオ信号ソースから供給されるピクセルクロックと、ビデオ信号ソースから供給され、ピクセルクロックに同期した垂直同期信号、水平同期信号、データイネーブル信号、フィールド信号及び画像データと、を伝送するビデオ信号伝送装置である。ビデオ信号伝送装置は、第１フォーマットデータプロセッサ及びトランスミッタを備える。第１フォーマットデータプロセッサは、ビデオ信号ソースから得られるピクセルクロック、垂直同期信号、水平同期信号、データイネーブル信号及びフィールド信号から画面のフォーマットを表わす複数のデータを生成し、これら複数のデータをシリアルデータとして順次出力する。トランスミッタは、ビデオ信号ソースから得られる画像データ、垂直同期信号及びピクセルクロックと、第１フォーマットデータプロセッサから得られるシリアルデータと、をレシーバにシリアル伝送する。
【発明の効果】
【０００６】
本開示のビデオ信号伝送装置は、２ｂｙｔｅ幅のデータバスでデータが入力され、それを８ｂ／１０ｂエンコーダでシリアル信号に変換して出力するトランスミッタを使用する場合において、レシーバ側で簡単な構成で受信データを再生できる。
【図面の簡単な説明】
【０００７】
【図１】実施の形態のビデオ信号伝送装置を示すブロック図
【図２】実施の形態の第１フォーマットデータプロセッサの詳細を示す図
【図３】実施の形態の第２フォーマットデータプロセッサの詳細を示す図
【図４】実施の形態におけるタイミング情報信号を説明するための図
【図５】実施の形態におけるタイミング情報の項目を示す図
【図６】実施の形態におけるタイミング情報を説明するための図
【図７】実施の形態における水平カウンタの動作を説明するための信号波形図
【図８】実施の形態における垂直カウンタの動作を説明するための信号波形図
【発明を実施するための形態】
【０００８】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【０００９】
なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。
【００１０】
（実施の形態）
以下、図１〜図８を用いて、本開示のビデオ信号伝送装置を説明する。
【００１１】
［構成］
図１は、ビデオ信号伝送装置１０００とそれに画像信号を供給するビデオ信号ソース３００を示すブロック図である。ビデオ信号伝送装置１０００は、送信側デバイス１００と受信側デバイス２００を備える。第１フォーマットデータプロセッサ１１０とトランスミッタ１２０は送信側デバイス１００に、第２フォーマットデータプロセッサ２１０とレシーバ２２０は受信側デバイス２００にそれぞれ含まれる。
【００１２】
ビデオ信号ソース３００は、例えば、パーソナルコンピュータやＤＶＤ再生機である。トランスミッタ１２０とレシーバ２２０は、高速シリアル伝送用の信号線４００で接続され、ＲＧＢ各１０ビット（ｂｉｔ）の画像データ（ＤＡＴＡ信号）、ＶＳ信号、ＨＳ信号、ＤＥ信号、ＦＬＤ信号及びＰＣＬＫ信号からなる画像信号（ビデオ信号）の送受信を行う。ここで、ＶＳ（Ｖｅｒｔｉｃａｌ  Ｓｙｎｃ）信号は垂直同期信号、ＨＳ（Ｈｏｒｉｚｏｎｔａｌ  Ｓｙｎｃ）信号は水平同期信号、ＤＥ（Ｄａｔａ  Ｅｎａｂｌｅ）信号は画像有効領域を示すデータイネーブル信号である。また、ＦＬＤ（Ｆｉｅｌｄ  Ｉｎｄｅｘ）信号はインターレース系フォーマットの際に偶数フィールドか奇数フィールドかを示すフィールド信号、ＰＣＬＫ信号はピクセルクロック（Ｐｉｘｅｌ  Ｃｌｏｃｋ）である。
【００１３】
ビデオ信号ソース３００からは、画像データとともに、ＶＳ信号、ＨＳ信号、ＤＥ信号、ＦＬＤ信号、ＰＣＬＫ信号が送信側デバイス１００に供給される。この時、画像データ、ＶＳ信号、ＨＳ信号、ＤＥ信号、ＦＬＤ信号は、ＰＣＬＫ信号と同期して供給される。ビデオ信号ソース３００から送信側デバイス１００に送られた信号のうち、画像データを除く信号、すなわち、ＶＳ信号、ＨＳ信号、ＤＥ信号、ＦＬＤ信号、ＰＣＬＫ信号が第１フォーマットデータプロセッサ１１０に供給される。ビデオ信号ソース３００から送られた画像データ、ＶＳ信号及びＰＣＬＫ信号と、第１フォーマットデータプロセッサ１１０から出力される１ビット幅のタイミング情報信号Ｔと、がトランスミッタ１２０に供給される。
【００１４】
トランスミッタ１２０は、これらの信号を後述する方法（８ｂ／１０ｂエンコード）で高速シリアルインターフェース（Ｉ／Ｆ）である信号線４００を介して受信側デバイス２００のレシーバ２２０に供給する。レシーバ２２０は、受信されたデータからＶＳ信号、ＰＣＬＫ信号、タイミング情報信号Ｔ（１ビット幅）を抽出して、第２フォーマットデータプロセッサ２１０に供給する。第２フォーマットデータプロセッサ２１０は、供給されたデータからＨＳ信号、ＤＥ信号、ＦＬＤ信号を再生成し出力する。
【００１５】
また、レシーバ２２０は、３０ビットの画像データを抽出し、ＰＣＬＫ信号、ＶＳ信号とともに出力する。その結果、受信側デバイス２００からは、レシーバ２２０から出力される画像データ、ＰＣＬＫ信号及びＶＳ信号と、第２フォーマットデータプロセッサ２１０から得られるＨＳ信号、ＤＥ信号及びＦＬＤ信号とが、後段の回路部（図示せず）に出力される。
【００１６】
図１に示すトランスミッタ１２０及びレシーバ２２０はそれぞれ高速シリアル信号の送受信を行う。送信部としてのトランスミッタ１２０はシリアライザ、８ｂ／１０ｂエンコーダ、トランスミッタ回路等で構成される。受信部としてのレシーバ２２０はデシリアライザ、８ｂ／１０ｂデコーダ、レシーバ回路等で構成される。
【００１７】
送信側デバイス１００、及び受信側デバイス２００は、主にＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を用いて構成される。
【００１８】
図２に第１フォーマットデータプロセッサ１１０の詳細を示す。第１フォーマットデータプロセッサ１１０は、第１タイミング検出回路１１１、第２タイミング検出回路１１２及びタイミング情報信号生成回路１１３を備える。第１タイミング検出回路１１１は、ＨＳ信号、ＶＳ信号及びＰＣＬＫ信号から、３項目のタイミング情報（Ｈ−Ｐｕｌｓｅ−Ｗｉｄｔｈ、Ｈ−Ｔｏｔａｌ、Ｖ−Ｔｏｔａｌ）を検出し、タイミング情報信号生成回路１１３に出力する。第２タイミング検出回路１１２は、ＨＳ信号、ＶＳ信号及びＰＣＬＫ信号から、４項目のタイミング情報（Ｈ−Ａｃｔｉｖｅ、Ｈ−Ｂａｃｋ−Ｐｏｒｃｈ、Ｖ−Ａｃｔｉｖｅ、Ｖ−Ｂａｃｋ−Ｐｏｒｃｈ）を検出し、タイミング情報信号生成回路１１３に出力する。タイミング情報の詳細については後述する。第１タイミング検出回路１１１と第２タイミング検出回路１１２はタイミング検出回路として一体的に構成してもよい。
【００１９】
タイミング情報信号生成回路１１３には、第１タイミング検出回路１１１と第２タイミング検出回路１１２から出力された７項目のタイミング情報、ＦＬＤ信号、ＰＣＬＫ信号及びＶＳ信号が入力される。タイミング情報信号生成回路１１３は、７項目のタイミング情報とＦＬＤ信号のステータスを読み取り、ＰＣＬＫ信号とＶＳ信号にもとづいて１ビット幅のタイミング情報信号Ｔを生成する。
【００２０】
図３に第２フォーマットデータプロセッサ２１０の詳細を示す。第２フォーマットデータプロセッサ２１０は、ＨＳ生成部２１１、Ｈカウンタ２１２、Ｖカウンタ２１３及びＤＥ／ＦＬＤ生成部２１４を備える。ＨＳ生成部２１１は、ＰＣＬＫ信号と、ＶＳ信号と、タイミング情報信号ＴからＨＳ信号を生成する。Ｈカウンタ２１２、Ｖカウンタ２１３は、ＨＳ信号、ＶＳ信号の周期をカウントアップする。ＤＥ／ＦＬＤ生成部２１４は、ＶＳ信号、タイミング情報信号Ｔ、ＰＣＬＫ信号、Ｈカウンタの出力及びＶカウンタの出力からＤＥ信号、ＦＬＤ信号を生成する。
【００２１】
［動作］
図１〜図３に示す本実施の形態におけるビデオ信号伝送装置の動作を、図４〜図８を参照しつつ説明する。
【００２２】
ビデオ信号ソース３００から出力されたビデオ信号は、ＲＧＢ各１０ビットの画像データ（ＤＡＴＡ［２９：０］）とＶＳ信号、ＨＳ信号、ＤＥ信号、ＦＬＤ信号からなり、ピクセルクロックＰＣＬＫ信号に同期した全３４ｂｉｔ幅のパラレル信号としてビデオ信号伝送装置１０００の送信側デバイス１００に入力される。ここで、ＶＳ信号、ＨＳ信号、ＤＥ信号はいずれもＨｉｇｈアクティブとする。また、ＦＬＤ信号は、入力フォーマットがインターレース系の場合にのみ使用し、その場合以外はＬｏｗに固定されている。
【００２３】
高速シリアル伝送のトランスミッタ１２０は、入力ポートのバス幅は通常２ｂｙｔｅオーダーになっている場合が多い。したがって、全３４ｂｉｔのデータを全て入力することができない。そこで第１フォーマットデータプロセッサ１１０は、ＨＳ信号、ＤＥ信号、ＦＬＤ信号を、ＶＳ信号の立ち上がりエッジにおいて、タイミング情報信号Ｔとして１ｂｉｔ幅のシリアル信号に変換する。
【００２４】
タイミング情報信号Ｔのフォーマットを図４に示す。本実施の形態では、２ｂｙｔｅの“スタートエレメント（１６ｂｉｔ／０ｘＦＦＦＦ）”の後に、１ｂｙｔｅの“アドレス（８ｂｉｔ）”、２ｂｙｔｅの”データ（１６ｂｉｔ）“が続く。なお、スタートエレメントは受信側でシリアルデータのアライメントをとるために使用する。タイミング情報の送信時以外においては、タイミング情報信号ＴをＬｏｗに固定する。
【００２５】
タイミング情報信号Ｔは、図５に示す８項目で構成される。図５に示すように、アドレス“０ｘ０１”から“０ｘ０８”に対応して８項目のタイミング情報が割り付けられている。ここで、“０ｘ”は１６進数であることを表している。各項目のデータは画像信号のフレーム毎に更新される。
【００２６】
また、図２に示す第１タイミング検出回路１１１からの３項目のタイミング情報（Ｈ−Ｐｕｌｓｅ−Ｗｉｄｔｈ、Ｈ−Ｔｏｔａｌ、Ｖ−Ｔｏｔａｌ）、第２タイミング検出回路１１２からの４項目のタイミング情報（Ｈ−Ａｃｔｉｖｅ、Ｈ−Ｂａｃｋ−Ｐｏｒｃｈ、Ｖ−Ａｃｔｉｖｅ、Ｖ−Ｂａｃｋ−Ｐｏｒｃｈ）及びＦＬＤ信号からのタイミング情報（Ｆｉｅｌｄ）のデータは、一旦メモリに格納される。そして、これらのデータは、図４に示すタイミング情報信号Ｔによって、１ビット幅のシリアルデータとしてタイミング情報信号生成回路１１３から出力される。タイミング情報信号Ｔのスタートエレメント、アドレス、データは、図４のように、連続して送信する必要があるが、各項目の送信タイミングについては規定されない。すなわち、画像信号の１フレーム期間に、これら項目がすべて送信できればよい。
【００２７】
８項目のタイミング情報に関して、図６を参照しつつ説明する。
【００２８】
Ｈ−Ｐｕｌｓｅ−Ｗｉｄｔｈは、ＨＳ信号のパルス幅を示す。このパルス幅は、ＨＳ信号の立ち上がりエッジから立ち下がりエッジまでの間隔を、ＰＣＬＫ信号の立ち上がりエッジでカウントアップして算出される。
【００２９】
Ｈ−Ｔｏｔａｌは、ＨＳ信号のパルス周期を示す。このパルス周期は、ＨＳ信号の立ち上がりエッジから次のＨＳ信号の立ち上がりエッジまでの間隔を、ＰＣＬＫ信号の立ち上がりエッジでカウントアップして算出される。
【００３０】
Ｈ−Ａｃｔｉｖｅは、画像有効領域の水平幅を示す。この水平幅は、ＤＥ信号の立ち上がりエッジから立ち下がりエッジまでの間隔を、ＰＣＬＫ信号の立ち上がりエッジでカウントアップして算出される。
【００３１】
Ｈ−Ｂａｃｋ−Ｐｏｒｃｈは、ＨＳ信号から画像有効領域の開始位置までの間隔を示す。この間隔は、ＨＳ信号の立ち上がりエッジからＤＥ信号の立ち上がりエッジまでの間隔を、ＰＣＬＫ信号の立ち上がりエッジでカウントアップして算出される。
【００３２】
Ｖ−Ｔｏｔａｌは、ＶＳ信号のパルス周期をラインオーダーで示す。このパルス周期は、ＶＳ信号の立ち上がりエッジから次のＶＳ信号の立ち上がりエッジまでの間隔を、ＨＳ信号の立ち上がりエッジでカウントアップして算出される。
【００３３】
Ｖ−Ａｃｔｉｖｅは、画像有効領域の垂直幅をラインオーダーで示す。この垂直幅は、画像信号の各フレームに対して、ＤＥ信号の第一パルスの立ち上がりエッジから最終パルスの立ち上がりエッジまでの間隔を、ＨＳ信号の立ち上がりエッジでカウントアップして算出される。
【００３４】
Ｖ−Ｂａｃｋ−Ｐｏｒｃｈは、ＶＳ信号から画像有効領域の開始位置までの間隔をラインオーダーで示す。この間隔は、ＶＳ信号の立ち上がりエッジからＤＥ信号の第一パルスの立ち上がりエッジまでの間隔を、ＨＳ信号の立ち上がりエッジでカウントアップして算出される。
【００３５】
Ｆｉｅｌｄは、入力信号がインターレース系フォーマットの際に、偶数フィールドか奇数フィールドかを示す情報であり、０か１の値をとる。
【００３６】
このように、８項目のタイミング情報は、画面のフォーマットを表わすデータである。
【００３７】
以上８項目のタイミング情報を用いて、ＨＳ信号、ＤＥ信号、ＦＬＤ信号を、受信側デバイス２００は、カウンタ回路により、データ再生のための基準信号としてそのまま送られるＶＳ信号の立ち上がりエッジを基準に、再生成することが出来る。
【００３８】
これらの情報は、図４に示すタイミング情報信号の“アドレス（８ｂｉｔ）”に図５に示すアドレス（例えば、“０ｘ０１”）を入れ、それに続いて“データ（１６ｂｉｔ）”にそのアドレスに対応する項目のデータ（アドレスが“０ｘ０１”であれば、Ｈ−Ｐｕｌｓｅ−Ｗｉｄｔｈ（ＨＳ信号のパルス幅）を表すピクセル数）を入れて、伝送される。以下、Ｈ−Ｐｕｌｓｅ−Ｗｉｄｔｈ以外の項目に対応するデータを同様に送る。
【００３９】
図２に示す第１フォーマットデータプロセッサ１１０は、入力されたＰＬＣＫ信号、ＶＳ信号、ＨＳ信号が、第１タイミング検出回路１１１に入力されると、Ｈ−Ｐｕｌｓｅ−Ｗｉｄｔｈ、Ｈ−Ｔｏｔａｌ、Ｖ−Ｔｏｔａｌの各データを算出する。一方で、第２タイミング検出回路１１２は、ＰＣＬＫ信号、ＶＳ信号、ＨＳ信号及びＤＥ信号が入力されると、Ｈ−Ａｃｔｉｖｅ、Ｈ−Ｂａｃｋ−Ｐｏｒｃｈ、Ｖ−Ａｃｔｉｖｅ、Ｖ−Ｂａｃｋ−Ｐｏｒｃｈの各データを算出する。タイミング情報信号生成回路１１３は、これらの算出されたデータとＦＬＤ信号のステータスから、１ビット幅のシリアル形式のタイミング情報信号Ｔを生成し、フレーム毎に情報更新を行う。
【００４０】
図３に示す第２フォーマットデータプロセッサ２１０は、入力されたＶＳ信号とタイミング情報信号ＴとＰＣＬＫ信号から、ＨＳ生成部２１１はＨＳ信号を再生成し出力する。ここでは、ＶＳ信号の立ち上がりエッジを基準としたＰＣＬＫ信号のカウント値及びタイミング情報信号ＴのＨ−Ｐｕｌｓｅ−Ｗｉｄｔｈ、Ｈ−ＴｏｔａｌのデータからＨＳ信号の再生成を行う。
【００４１】
Ｈカウンタ２１２（水平カウンタ）の動作を図７に示す。Ｈカウンタ２１２は、ＨＳ信号の立ち上がりエッジから次のＨＳ信号の立ち上がりエッジまでの間隔を、ＰＣＬＫ信号の立ち上がりエッジでカウントアップする。つまり、ＨＳ信号のパルス周期がピクセルオーダーでカウントされ、カウント値（Ｈカウント）が出力される。
【００４２】
Ｖカウンタ２１３（垂直カウンタ）の動作を図８に示す。Ｖカウンタ２１３は、ＶＳ信号の立ち上がりエッジから次のＶＳ信号の立ち上がりエッジまでの間隔を、ＨＳ信号の立ち上がりエッジでカウントアップする。つまり、ＶＳ信号のパルス周期がラインオーダーでカウントされ、カウント値（Ｖカウント）が出力される。
【００４３】
その後、図３に示すように、Ｈカウンタ２１２及びＶカウンタ２１３の出力はＤＥ／ＦＬＤ生成部２１４に入力され、ＤＥ／ＦＬＤ生成部２１４はタイミング情報信号ＴをもとにＶＳ信号の立ち上がりエッジを基準としたＤＥ信号、ＦＬＤ信号を再生成する。また、Ｈカウンタ２１２の出力は、次のＨＳ信号の出力タイミングの基準とするため、ＨＳ生成部２１１にもフィードバックする。
【００４４】
ＤＥ／ＦＬＤ生成部２１４から出力されるＤＥ信号は、タイミング情報信号ＴのＨ−Ａｃｔｉｖｅ、Ｈ−Ｂａｃｋ−Ｐｏｒｃｈ、Ｖ−Ａｃｔｉｖｅ、Ｖ−Ｂａｃｋ−Ｐｏｒｃｈの各データをもとに、Ｈカウンタ２１２の出力値とＶカウンタ２１３の出力値が画像有効領域と一致する場合にＨｉｇｈとなり、それ以外はＬｏｗになる。
【００４５】
ＤＥ／ＦＬＤ生成部２１４から出力されるＦＬＤ信号は、タイミング情報信号ＴのＦｉｅｌｄのデータにより、フレーム毎にＨｉｇｈかＬｏｗを出力する。
【００４６】
以上のようにして、ビデオ信号伝送装置１０００は、ＲＧＢ各１０ｂｉｔの画像データと同期信号であるＶＳ信号、ＨＳ信号、ＤＥ信号、ＦＬＤ信号からなる全３４ｂｉｔのデータ信号を欠損なく送受信することができる。
【００４７】
［効果］
従来技術ではフォーマット検出が複雑な演算処理になる事と、フォーマット毎にＦＬＤ信号，ＤＥ信号の位相情報をデータテーブルとして持つ必要があるため、システムの移植性に問題があった。しかし、本実施の形態では、受信側デバイス２００でＶＳ信号を基準にシリアル通信により伝送されるタイミング情報信号Ｔの位相情報からＨＳ信号、ＦＬＤ信号、ＤＥ信号を自動で生成するため、フォーマット検出処理とデータテーブルが必要なく、システムの合理化に繋がる。
【００４８】
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施の形態にも適用できる。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
【産業上の利用可能性】
【００４９】
本開示は、ＦＰＧＡで構成された高速シリアル伝送のトランスミッタ、及びレシーバを備えるビデオ信号伝送装置、及びそれを使用した画像装置に適用可能である。
【符号の説明】
【００５０】
１０００    ビデオ信号伝送装置
１００    送信側デバイス
１１０    第１フォーマットデータプロセッサ
１１１    第１タイミング検出回路
１１２    第２タイミング検出回路
１１３    タイミング情報信号生成回路
１２０    トランスミッタ
２００    受信側デバイス
２１０    第２フォーマットデータプロセッサ
２１１    ＨＳ生成部
２１２    Ｈカウンタ
２１３    Ｖカウンタ
２１４    ＤＥ／ＦＬＤ生成部
２２０    レシーバ
３００    ビデオ信号ソース
４００    信号線
【図１】
2017011686.tif 000003
【図２】
2017011686.tif 000004
【図３】
2017011686.tif 000005
【図４】
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【図５】
2017011686.tif 000007
【図６】
2017011686.tif 000008
【図７】
2017011686.tif 000009
【図８】
2017011686.tif 000010