(57)【要約】  【課題】  より高集積で低コストなチップを実現するため、単位面積あたりのＬＤＭＯＳＦＥＴの電流性能を向上させる。  【解決手段】  埋め込み酸化膜上の半導体領域と、半導体領域の表面に選択的に形成されたフィールド酸化膜と、フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、フィールド酸化膜の近傍に第１の導電領域と電気的に接して形成された第１の給電領域と、フィールド酸化膜を挟んで第１の給電領域の反対側に設けられた第２の給電領域と、第１の給電領域と第２の給電領域の間に形成され、第１の導電領域と異なる第２の導電領域と、第２の導電領域上に、ゲート酸化膜を介して、第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、第２の給電領域から埋め込み酸化膜までの距離が、第１の給電領域から埋め込み酸化膜までの距離より小さいことを特徴とする。【選択図】  図９
2017073410.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜上の半導体領域と、
前記半導体領域の表面に選択的に形成されたフィールド酸化膜と、
前記フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、
前記フィールド酸化膜の近傍に前記第１の導電領域と電気的に接して形成された第１の給電領域と、
前記フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、
前記第１の給電領域と前記第２の給電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、
前記第２の導電領域上に、ゲート酸化膜を介して、前記第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、
前記第２の給電領域から前記埋め込み酸化膜までの距離が、前記第１の給電領域から前記埋め込み酸化膜までの距離より小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記フィールド酸化膜および前記第１の導電領域は、前記第１の給電領域および前記第２の給電領域間において、段差部を有して形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第２の給電領域から前記埋め込み酸化膜までの距離は、前記第１の給電領域から前記埋め込み酸化膜までの距離の４０％以下であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１の導電領域はドレインドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により電界効果トランジスタを構成するＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により絶縁ゲートバイポーラトランジスタを構成するＩＧＢＴであることを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置であって、
前記フィールド酸化膜および前記第１の導電領域の段差部は、前記半導体領域の表面を反応性イオンエッチングで選択的にエッチングすることにより形成されていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記フィールド酸化膜は、前記半導体領域の表面を酸素雰囲気の熱反応により成長させるＬＯＣＯＳ、もしくは、前記半導体領域の表面を反応性イオンエッチングした後に酸化物を埋め込んで形成するＳＴＩのいずれかであることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記第１の給電領域、前記第２の給電領域は、各々コンタクトを介して、平坦な同一層の金属配線と接続されていることを特徴とする半導体装置。
【請求項９】
以下の工程を含む半導体装置の製造方法；
（ａ）埋め込み酸化膜を有する半導体基板の主面に選択的にハードマスクを形成する工程、
（ｂ）前記ハードマスクを用いて、前記半導体基板に反応性イオンエッチング処理を行い、前記半導体基板の主面に段差部を形成する工程、
（ｃ）前記段差部を跨いで、前記半導体基板の主面に選択的にフィールド酸化膜を形成する工程、
（ｄ）イオン打ち込みにより、前記フィールド酸化膜の下に第１の導電領域を形成する工程、
（ｅ）前記半導体基板の主面において、埋め込み酸化膜との距離が短い領域に、ゲート酸化膜およびゲート電極を形成する工程、
（ｆ）前記ゲート電極および前記ゲート酸化膜によるセルフアラインで、イオン打ち込みにより前記半導体基板に第２の導電領域を形成する工程、
（ｇ）前記フィールド酸化膜によるセルフアラインで、イオン打ち込みにより前記第１の導電領域内に第１の給電領域を形成する工程、
（ｈ）前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、イオン打ち込みにより前記第２の導電領域内に第２の給電領域を形成する工程。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記第１の導電領域は、前記半導体基板の深さ方向に所定の濃度分布を有して形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法であって、
前記フィールド酸化膜は、前記半導体基板の表面を酸素雰囲気の熱反応により成長させるＬＯＣＯＳ、もしくは、前記半導体基板の表面を反応性イオンエッチングした後に酸化物を埋め込んで形成するＳＴＩのいずれかであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法であって、
前記（ｈ）工程の後、さらに以下の工程を含む半導体装置の製造方法、
（ｉ）前記第１の給電領域、前記第２の給電領域上に、絶縁膜を成膜する工程、
（ｊ）ＣＭＰ研磨により前記絶縁膜を平坦化した後、前記絶縁膜内に前記第１の給電領域および前記第２の給電領域と各々電気的に接続する配線層を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧の横型拡散ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ−ＭＯＳＦＥＴ、以下、ＬＤＭＯＳＦＥＴ）、横型絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）の素子構造に関する。
【背景技術】
【０００２】
高耐圧のスイッチング動作回路を構成する素子として、高耐圧ＬＤＭＯＳＦＥＴが挙げられる。図１に、ＬＤＭＯＳＦＥＴの適用例として、大容量負荷２１を駆動する高電圧パルス送信集積回路の構成図を示す。本回路は、スイッチ素子１（ｎ型チャネルＬＤＭＯＳＦＥＴで構成される事が多い）とスイッチ素子２（ｐ型チャネルＬＤＭＯＳＦＥＴで構成される事が多い）が交互にスイッチングするように、各々のゲート電圧が、ゲート制御回路３により制御される。
【０００３】
図２は、図１における通常動作時の出力点（出力端子）４の電圧変化を模式的に示したものである。スイッチ素子２がＯＮ，スイッチ素子１がＯＦＦのとき、出力点４は、電源線５にかかる正電圧に上昇し、スイッチ素子１がＯＮ，スイッチ素子２がＯＦＦのとき、出力点４は、電源線６にかかる負電圧に降下する。よって、出力点４は、正高電圧電源線５および負高電圧電源線６の各々の電圧が、スイッチ素子１，スイッチ素子２のＯＮ，ＯＦＦのタイミングで、上昇、降下する。ここでスイッチ素子１、スイッチ素子２には、正高電圧電源線５、負高電圧電源線６の電位に耐え得る耐圧が求められる。
【０００４】
具体的には、超音波診断装置用途のパルス送信集積回路においては、＋１００Ｖに給電された正高電圧電源線５、及び−１００Ｖに給電された負高電圧電源線６に接続されたスイッチ素子１，スイッチ素子２のスイッチングにより、±１００Ｖの高周波パルスが生成され、振動子、即ち大容量負荷２１を駆動させる。
【０００５】
従って、図３に示す様なスイッチ素子１がＯＮ，スイッチ素子２がＯＦＦの際のソース−ドレイン端子にかかる電位より、スイッチ素子２のドレイン−ソース間に２００Ｖの耐圧が要求される。また同様に、図４に示す様なスイッチ素子１がＯＦＦ，スイッチ素子２がＯＮの際のソース−ドレイン端子にかかる電位より、同様にスイッチ素子１のドレイン−ソース間に２００Ｖの耐圧が要求される。
【０００６】
この高耐圧の要求を満たすため、図５に示す様なＬＤＭＯＳＦＥＴ構造が従来から適用されている。（特許文献１）なお、図５はｐ型チャネルのＬＤＭＯＳＦＥＴ構造を示している。これはｐ型ドレイン給電層７と同じ導電型の電界緩和ドリフト層であるｐ型ドリフト層８を有し、ｐ型ソース層９、ゲート酸化膜１０、ゲート電極１１、ｎ型ウェル層１２によりスイッチ動作させる構造である。
【０００７】
高耐圧を得る為には、ｐ型ドリフト層８の濃度及び、ｐ型ドレイン給電層７に至る寸法を長くし、高電圧印加時に、ＰＮ接合からの空乏層をドリフト層内に広げ、電界を緩和させる事が有効であるが、一方でドリフト領域８の抵抗が増大し、ＬＤＭＯＳＦＥＴの電流性能が低下する副作用がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１８１７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図６に、縦軸を単位面積当たりの電流性能１９、横軸を耐圧２０とし、ＬＤＭＯＳＦＥＴの性能を模式的に記した。ドリフト領域８の長さ５８を増大することにより、
高耐圧化する一方で、電流性能は低下し、即ち、両者はトレードオフの関係に位置する。
【００１０】
図７は、ＬＤＭＯＳＦＥＴのＩＶ特性と、パルス送信集積回路出力点の電圧時間推移の関係を模式的に示したものである。上述の超音波診断装置用途のパルス送信集積回路における波形の立ち上がり時間Ｔｒ（２２）、及び立ち下がり時間Ｔｆ（２３）は、ＬＤＭＯＳＦＥＴの抵抗、即ち電流性能に依存する。ＬＤＭＯＳＦＥＴの電流性能が高まる、即ち抵抗値が下がることで、大容量負荷２１をチャージする時間が低減し、波形のＴｒとＴｆが下がる。本パルス送信集積回路の設計においては、適用する超音波診断装置の要求を満たす規格に設定されたＴｒとＴｆを出力する様、ＬＤＭＯＳＦＥＴの奥行き方向の幅（Ｗ）１８をパラメータに電流性能が調整される。従って、単位面積当たりの電流性能１９を上昇させ、所望の電流性能を得る幅１８を縮小すること、即ち単位面積あたりの電流性能と耐圧のトレードオフを改善する事により、パルス送信機能有する集積回路チップの大きさを縮小でき、低コスト化が図れる。
【００１１】
そこで本発明は、より高集積で低コストなチップを実現するため、単位面積あたりのＬＤＭＯＳＦＥＴの電流性能を向上させることを目的とする。すなわち、耐圧を維持したまま、電流経路を拡大し、抵抗を下げ、電流性能を向上（増大）させることを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、埋め込み酸化膜上の半導体領域と、前記半導体領域の表面に選択的に形成されたフィールド酸化膜と、前記フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、前記フィールド酸化膜の近傍に前記第１の導電領域と電気的に接して形成された第１の給電領域と、前記フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、前記第１の給電領域と前記第２の給電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、前記第２の導電領域上に、ゲート酸化膜を介して、前記第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、前記第２の給電領域から前記埋め込み酸化膜までの距離が、前記第１の給電領域から前記埋め込み酸化膜までの距離より小さいことを特徴とする。
【００１３】
また、本発明は、（ａ）埋め込み酸化膜を有する半導体基板の主面に選択的にハードマスクを形成する工程、（ｂ）前記ハードマスクを用いて、前記半導体基板に反応性イオンエッチング処理を行い、前記半導体基板の主面に段差部を形成する工程、（ｃ）前記段差部を跨いで、前記半導体基板の主面に選択的にフィールド酸化膜を形成する工程、（ｄ）イオン打ち込みにより、前記フィールド酸化膜の下に第１の導電領域を形成する工程、（ｅ）前記半導体基板の主面において、埋め込み酸化膜との距離が短い領域に、ゲート酸化膜およびゲート電極を形成する工程、（ｆ）前記ゲート電極および前記ゲート酸化膜によるセルフアラインで、イオン打ち込みにより前記半導体基板に第２の導電領域を形成する工程、（ｇ）前記フィールド酸化膜によるセルフアラインで、イオン打ち込みにより前記第１の導電領域内に第１の給電領域を形成する工程、（ｈ）前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、イオン打ち込みにより前記第２の導電領域内に第２の給電領域を形成する工程、を含む半導体装置の製造方法である。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的な一実施の形態によって得られる効果を簡単に説明すれば以下の通りである。
【００１５】
本発明により形成されるＬＤＭＯＳＦＥＴにより、従来構造よりも単位面積当たりの電流性能が向上し、同じ性能を得るための必要なＬＤＭＯＳＦＥＴの面積が小さくなる。すなわち集積回路チップの大きさを縮小でき、低コスト化を図れる。
【００１６】
また、本発明により形成されるＬＤＭＯＳＦＥＴは、従来構造と同等の耐圧性能２００Ｖ以上を有する。従って、図１に示す±１００Ｖ電源線に接続されたスイッチ素子１、スイッチ素子２に、本発明より形成されるＬＤＭＯＳＦＥＴを接続しても破壊することなく、パルス送信が可能となる。
【００１７】
以上より、本発明により、従来よりも高集積なパルス送信集積回路を実現でき、超音波診断装置の部品コスト低減を実現できる。
【００１８】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１９】
【図１】高電圧パルス信号送信回路と駆動する負荷の回路図である。
【図２】高電圧パルス信号送信回路の通常動作時の出力端子４における電圧変化の模式図である。
【図３】ｎ型チャネルＬＤＭＯＳＦＥＴオン時のｐ型チャネルＬＤＭＯＳＦＥＴにかかる電圧を示す模式図である。
【図４】ｐ型チャネルＬＤＭＯＳＦＥＴオン時のｎ型チャネルＬＤＭＯＳＦＥＴにかかる電圧を示す模式図である。
【図５】従来のｐ型チャネルＬＤＭＯＳＦＥＴ構造を示す断面図である。
【図６】ＬＤＭＯＳＦＥＴの単位面積当たりの電流性能とオフ耐圧のトレードオフ相関を示す模式図である。
【図７】ＬＤＭＯＳＦＥＴの性能と、高電圧パルス信号送信回路に適用した場合得られる送信パルス波形の関係を示す模式図である。
【図８】本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す平面図である。
【図９】本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す断面図である。（図８におけるＡ−Ａ’断面）
【図１０】ｐ型チャネルＬＤＭＯＳＦＥＴの動作性能を評価するための回路構成を示す回路図である。
【図１１】従来と本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの動作性能、ＩＤ−ＶＤＳ波形の計算結果である。
【図１２】第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴにおける、ソース領域の半導体表面と埋め込み酸化膜間の距離に対する、性能向上率の計算結果である。
【図１３Ａ】従来のｐ型チャネルＬＤＭＯＳＦＥＴにおける、電流が流れている条件でのホールキャリア濃度分布の計算結果である。
【図１３Ｂ】本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴにおける、電流が流れている条件でのホールキャリア濃度分布の計算結果である。
【図１４】ｐ型チャネルＬＤＭＯＳＦＥＴのリーク特性と耐圧を評価するための回路構成を示す回路図である。
【図１５】従来と本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの動作性能、リーク特性波形の計算結果である。
【図１６Ａ】従来のｐ型チャネルＬＤＭＯＳＦＥＴにおける、アバランシェ降伏時の等電位線分布の計算結果である。
【図１６Ｂ】本発明の第１実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴにおける、アバランシェ降伏時の等電位線分布の計算結果である。
【図１７】本発明の第２実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＬＤＭＯＳＦＥＴの断面構造を示す図である。
【図１８】本発明の第２実施形態に係る高電圧パルス信号送信回路の回路図である。
【図１９】本発明の第３実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す平面図である。
【図２０】本発明の第３実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの構造を示す断面図である。（図１９におけるＡ−Ａ’断面）
【図２１】本発明の第４実施形態に係る絶縁ゲートバイポーラトランジスタの構造を示す平面図である。
【図２２】本発明の第４実施形態に係る絶縁ゲートバイポーラトランジスタの構造を示す断面図である。（図２１におけるＡ−Ａ’断面）
【図２３Ａ】本発明の第５実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２３Ｂ】本発明の第５実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２３Ｃ】本発明の第５実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２３Ｄ】本発明の第５実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２３Ｅ】本発明の第５実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２３Ｆ】本発明の第５実施形態に係るｐ型チャネルＬＤＭＯＳＦＥＴの製造方法を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面を用いて本発明の実施例を説明する。なお、各図面および各実施例において同一又は類似の構成要素については同じ符号を付し、重複する部分についてはその詳細な説明を省略する。また、以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型それぞれの逆極性としても同様の効果が期待できるものである。
【実施例１】
【００２１】
図８および図９を用いて、本発明の第１の実施例について説明する。図８は、本実施例に係るｐ型チャネルＬＤＭＯＳＦＥＴの素子構造を示す平面図である。図９は図８におけるＡ−Ａ’部断面を示している。
【００２２】
埋め込み酸化膜２７を有するｎ型半導体基板１４表面上に、フィールド酸化膜１５が選択的に形成されている。ここで、フィールド酸化膜１５は、酸素雰囲気の熱反応により成長する酸化膜（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）である。このフィールド酸化膜１５は、ｎ型半導体基板１４表面上における素子間分離層である。
【００２３】
また、薄い濃度のｐ型ドリフト層８がイオン打ち込み（インプラ）および熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン給電層７がフィールド酸化膜１５を排除している領域に形成される。ゲート酸化膜１０、ゲート電極１１、ｐ型ソース層９は、フィールド酸化膜１５を介して対極側に配置される。
【００２４】
また、ゲート酸化膜１０の直下に、ｎ型ウェル層１２が形成され、その表面において、ゲート電極１１に電圧が印加された際、チャネルが形成され、ｐ型ドレイン層７、及びｐ型ソース層９間にｐ型ドリフト層８を介して電流が流れる。
【００２５】
ここで、ｐ型ソース層９（ソース領域）の半導体表面は、ｐ型ドレイン給電層７（ドレイン領域）の半導体表面に対し、低く位置しており、これは、ｎ型半導体基板１４表面のフィールド酸化膜１５の形成前に、反応性イオンエッチングによりｎ型半導体基板１４の表面を加工することで形成される。また、ゲート酸化膜１０、及びゲート電極１１は、ｐ型ソース層９（ソース領域）の半導体表面の直線上に形成される。
【００２６】
次に、本発明を適用することによる電流性能向上の効果を示す。図１０および図１１は、ＬＤＭＯＳの電流性能の評価回路と、図５に示す段差形状を有さない従来構造の断面、及び図９に示す本発明を適用した構造の断面を、プロセスシミュレータにてモデル化し、電流性能を計算した結果である。ここで、本発明を適用した構造は、ｎ型ウェル給電層１３（ソース領域）の半導体表面−埋め込み酸化膜２７間の距離を、ｐ型ドレイン給電層７（ドレイン領域）の半導体表面−埋め込み酸化膜２７の距離の４０％に削減したものとした。
【００２７】
また、計算においては、適用回路の電源±１００Ｖに接続したＬＤＭＯＳの動作状態を想定し、ソース電位２８を＋１００Ｖ、埋め込み酸化膜２７下の基板電位２９を０Ｖに固定し、ゲート電位３０は、ソースに対し−５Ｖを印加してチャネルを形成し、ドレイン電位３１を＋１００Ｖから−１００Ｖに挿印することで波形を取得した。本発明の第１の実施形態を適用した構造は、従来構造に対し、３５％飽和電流性能が向上した。
【００２８】
図１２は、ｐ型ソース層９（ソース領域）の半導体表面−埋め込み酸化膜２７の距離に対するｐ型ドレイン給電層７（ドレイン領域）の半導体表面−埋め込み酸化膜２７の距離の比率７６をパラメータに計算し、各構造において従来構造に対する電流性能の向上比率７７をプロットした結果である。ｐ型ソース層９（ソース領域）の半導体表面と埋め込み酸化膜２７の距離が縮まり近接することで、電流性能が向上する効果を得た。
【００２９】
次に、電流性能向上の効果を得る理由を説明する。図１３Ａおよび図１３Ｂは、電流が流れている条件、すなわち、ソース電位２８、埋め込み酸化膜２７下の基板電位２９、ゲート電位３０、ドレイン電位３１を、それぞれ＋１００Ｖ、０Ｖ、＋９５Ｖ、−１００Ｖ印加されている際の、ホールキャリア密度分布を示す。
【００３０】
図１３Ａは従来構造、図１３Ｂは本発明第１の実施形態を適用した構造での計算結果である。ソース領域の半導体表面−埋め込み酸化膜２７間の距離を縮小することで、電流の流れる経路が拡大する。これは、ソース電位２８と埋め込み酸化膜下基板電位２９間の電界において、垂直方向３２の電界が高まるためである。その電界によりキャリアは垂直方向への力が高まり、電流の流れる経路幅が広がる。
【００３１】
これにより、ゲート電極１１に電圧が印加されチャネルが形成された際の、ｐ型ソース層９とｐ型ドレイン給電層７の間の抵抗が従来構造に対し小さくなり、電流性能が向上する。
【００３２】
次に、本発明を適用した構造が、耐圧性能を維持し、すなわち性能上の副作用が無いことを説明する。図１４および図１５は、ＬＤＭＯＳのチャネル未形成状態（オフ状態）の耐圧の評価回路と、図５に示す段差形状を有さない従来構造の断面、及び図９に示す本発明を適用した構造の断面を、プロセスシミュレータにてモデル化し、リーク波形及び耐圧を計算した結果である。
【００３３】
ここで、本発明を適用した構造は、ｐ型ソース層９の半導体表面−埋め込み酸化膜２７間の距離を、ｐ型ドレイン給電層７の半導体表面−埋め込み酸化膜２７の距離の４０％に削減たものとした。
【００３４】
また、計算においては、適用回路の電源±１００Ｖに接続したＬＤＭＯＳの動作状態を想定し、ソース電位２８を＋１００Ｖ、埋め込み酸化膜２７下の基板電位２９を０Ｖに固定し、ゲート電位３０は、１００Ｖを印加してチャネルを形成せず、ドレイン電位３１を＋１００Ｖから低い電位へ挿印することで波形を取得した。
【００３５】
本発明の第１の実施形態を適用した構造は、従来構造と同等の２５０Ｖにてアバランシェ降伏が発生し、即ち同等の耐圧を得た。図１６Ａおよび図１６Ｂは、オフ状態でアバランシェ降伏が発生している際の等電位線の計算結果を示す。図１６Ａは従来構造、図１６Ｂは本発明の第１の実施形態を適用した構造での計算結果である。
【００３６】
ここでは、ソース電位２８、埋め込み酸化膜２７下の基板電位２９、ゲート電位３０、ドレイン電位３１が、それぞれ＋１００Ｖ、０Ｖ、＋１００Ｖ、−１５０Ｖ印加されている。ｐ型ドリフト層８とｎ型半導体基板１４で形成されるＰＮ接合３３から、電圧により空乏層端部３４まで、空乏層が成長する。
【００３７】
ここで、本発明を適用した構造は、従来構造と等しいｐ型ドレイン給電層７（ドレイン領域）の半導体表面−埋め込み酸化膜２７の距離を有する為、空乏層は従来構造同様に、ｐ型ドリフト層８内部を伸びる。
【００３８】
これにより、ｐ型ドリフト層８内部の等電位線間隔は、従来構造での間隔を維持し、従って高電圧印加により発生するｐ型ドリフト層８内部の電界は等しく、同等のアバランシェ降伏特性を得る事ができる。
【実施例２】
【００３９】
本発明の第２の実施例について説明する。図１７および図１８は、本実施例に係るｐ型チャネルＬＤＭＯＳＦＥＴ２４とｎ型チャネルＬＤＭＯＳＦＥＴ３９の断面図と、それらから構成されるパルス送信集積回路図を示す。
【００４０】
埋め込み酸化膜２７を有するｎ型半導体基板１４表面上に、フィールド酸化膜１５が選択的に形成されている。このフィールド酸化膜１５は、ｎ型半導体基板１４表面上における素子間分離層である。また、薄い濃度のｐ型ドリフト層８とｎ型ドリフト層３５がイオン打ち込み（インプラ）および熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン層７とｎ型ドレイン層３６がフィールド酸化膜１５を排除している領域に形成される。ゲート酸化膜１０、ゲート電極１１、ゲート電極４７、ｐ型ソース層９、ｎ型ソース層３７は、フィールド酸化膜１５を介して対極側に配置される。
【００４１】
また、ゲート酸化膜１０の直下に、ｎ型ウェル層１２、ｐ型ウェル層３８が形成され、その表面において、ゲート電極１１、ゲート電極４７に電圧が印加された際、チャネルが形成され、ｐ型チャネルＬＤＭＯＳＦＥＴ２４においては、ｐ型ドレイン給電層７、及びｐ型ソース層９間にｐ型ドリフト層８を介して電流が流れ、またｎ型チャネルＬＤＭＯＳＦＥＴ３９においては、ｎ型ドレイン層３６、及びｎ型ソース層３７間にｎ型ドリフト層３５を介して電流が流れる。
【００４２】
ここで、ｐ型ソース層９（ソース領域）、ｎ型ソース層３７（ソース領域）の半導体表面は、ｐ型ドレイン給電層７（ドレイン領域）の半導体表面およびｎ型ドレイン層３６（ドレイン領域）に対し、低く位置しており、これは、ｎ型半導体基板１４表面のフィールド酸化膜１５の形成前に、反応性イオンエッチングによりｎ型半導体基板１４の表面を加工することで形成される。また、ゲート酸化膜１０、及びゲート電極１１，ゲート電極４７は、ｐ型ソース層９（ソース領域），ｎ型ソース層３７（ソース領域）の半導体表面の直線上に形成される。
【００４３】
これらの断面構造を有するＬＤＭＯＳＦＥＴにより、パルス送信回路が生成され、＋１００Ｖに給電された電源線５に、ｐ型チャネルＬＤＭＯＳＦＥＴ２４のソース電極１６が接続され、―１００Ｖに給電された電源線６に、ｎ型チャネルＬＤＭＯＳＦＥＴ３９のソース電極４１が接続される。
【００４４】
また、パルス波形の出力端子４に、ｎ型チャネルＬＤＭＯＳＦＥＴおよびｐ型チャネルＬＤＭＯＳＦＥＴのドレイン電極４２が接続される。さらに、ｐ型チャネルＬＤＭＯＳＦＥＴ２４のゲート電極１１と、ｎ型チャネルＬＤＭＯＳＦＥＴ３９のゲート電極４７は、ＬＤＭＯＳゲート制御回路３に接続される。このゲート制御回路３からの５Ｖのオン／オフ制御信号により、ｐ型チャネルＬＤＭＯＳＦＥＴ２４、及びｎ型チャネルＬＤＭＯＳＦＥＴ３９を介して、＋１００Ｖ電源線５、及び−１００Ｖ電源線６から、出力端子４に電荷が流れ込むことで、出力端子４に接続された大容量負荷（プローブ負荷容量）２１に、±１００Ｖのパルス電圧信号を送信できる。
【００４５】
本発明を適用したＬＤＭＯＳＦＥＴ２４、ｎ型チャネルＬＤＭＯＳＦＥＴ３９により、ある定められたパルス電圧信号の立ち上がり時間Ｔｒと及び立ち下がり時間Ｔｆを満足する為の電流性能を、従来に対しより小さい素子サイズで実現でき、パルス送信回路部のレイアウト面積を縮小できる。
【実施例３】
【００４６】
図１９および図２０を用いて、本発明の第３の実施例について説明する。図１９は、本実施例に係るｐ型チャネルＬＤＭＯＳＦＥＴの素子構造を示す平面図である。図２０は図１９におけるＡ−Ａ’部断面を示している。
【００４７】
埋め込み酸化膜２７を有するｎ型半導体基板１４表面上に、フィールド酸化膜５０が選択的に形成されている。ここで、フィールド酸化膜５０は、ｎ型半導体基板１４表面を反応性イオンエッチングした後、酸化物を埋め込んで形成する酸化膜（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）である。
【００４８】
また、薄い濃度のｐ型ドリフト層８がイオン打ち込み（インプラ）および熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン給電層７がフィールド酸化膜５０を排除している領域に形成される。ゲート酸化膜１０、ゲート電極１１、ｐ型ソース層９は、ＳＴＩフィールド酸化膜５０を介して対極側に配置される。
【００４９】
また、ゲート酸化膜１０の直下に、ｎ型ウェル層１２が形成され、その表面において、ゲート電極１１に電圧が印加された際、チャネルが形成され、ｐ型ドレイン給電層７、及びｐ型ソース層９間にｐ型ドリフト層８を介して電流が流れる。
【００５０】
ここで、ｐ型ソース層９（ソース領域）の半導体表面は、ｐ型ドレイン給電層７（ドレイン領域）の半導体表面に対し、低く位置しており、これは、ｎ型半導体基板１４表面のＳＴＩフィールド酸化膜５０の形成前に、反応性イオンエッチングによりｎ型半導体基板１４を加工することで形成される。また、ゲート酸化膜１０、及びゲート電極１１は、ｐ型ソース層９（ソース領域）の半導体表面の直線上に形成される。
【００５１】
従来のＳＴＩフィールド酸化膜を適用したＬＤＭＯＳＦＥＴに対し、本発明構造は、電流性能が高く、適用回路のレイアウト面積を縮小できる効果を有する。
【実施例４】
【００５２】
図２１および図２２を用いて、本発明の第４の実施例について説明する。図２１は、本実施例に係る絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の素子構造を示す平面図である。図２２は図２１におけるＡ−Ａ’部断面を示している。
【００５３】
埋め込み酸化膜２７を有するｎ型半導体基板１４表面上に、フィールド酸化膜１５が選択的に形成されている。ここで、フィールド酸化膜１５は、酸素雰囲気の熱反応により成長する酸化膜（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）である。このフィールド酸化膜１５は、ｎ型半導体基板１４表面上における素子間分離層である。
【００５４】
また、薄い濃度のｎ型コレクタドリフト層５１がイオン打ち込み（インプラ）および熱拡散により選択的に形成され、それに電気的に接触するｐ型コレクタ層５２がフィールド酸化膜１５を排除している領域に形成される。ゲート酸化膜１０、ゲート電極１１、ｎ型エミッタ層５３は、フィールド酸化膜１５を介して対極側に配置される。
【００５５】
また、ゲート酸化膜１０の直下に、ｐ型ベース層５４が形成され、その表面において、ゲート電極１１に電圧が印加された際、チャネルが形成され、ｐ型コレクタ層５２、及びｎ型エミッタ層５３間にｎ型コレクタドリフト層５１を介して電流が流れる。
【００５６】
ここで、ｎ型エミッタ層５３（エミッタ領域）の半導体表面は、ｐ型コレクタ層５２（コレクタ領域）の半導体表面に対し、低く位置しており、これは、ｎ型半導体基板１４表面のフィールド酸化膜１５の形成前に、反応性イオンエッチングによりｎ型半導体基板１４を加工することで形成される。また、ゲート酸化膜１０、及びゲート電極１１は、ｎ型エミッタ層５３の半導体表面の直線上に形成される。
【００５７】
従来のＩＧＢＴに対し、本発明構造は、高い電流性能を有し、本素子を適用することで、適用回路のレイアウト面積を縮小できる効果を有する。
【実施例５】
【００５８】
図２３Ａ乃至図２３Ｆを用いて、本発明の第５の実施例に係るＬＤＭＯＳＦＥＴの製造工程を説明する。図２３Ａ乃至図２３Ｆは、各工程におけるＬＤＭＯＳＦＥＴの一部断面図である。なお、本実施例においては、実施例１で説明した高耐圧ＬＤＭＯＳＦＥＴの素子構造を例に説明する。図２３Ａ乃至図２３Ｆの各図面は、図８におけるＡ−Ａ’部断面を示している。
【００５９】
まず、図２３Ａに示すように、ｎ型半導体基板１４の表面にハードマスク５５をパターニングした後、反応性イオンエッチングを用いて、シリコン（ｎ型半導体基板１４）を加工し、溝（段差部）を形成する。ここで、ハードマスク５５は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ−ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）などにより堆積した窒化ケイ素(Ｓｉ３Ｎ４)膜等を用いる。
【００６０】
次に、図２３Ｂに示すように、ハードマスク５５を剥離した後、フィールド酸化膜１５を選択的に形成する。ここで、フィールド酸化膜１５は、酸素雰囲気の熱反応により成長するＬＯＣＯＳ、もしくは、シリコンを反応性イオンエッチングした後、酸化物を埋め込んで形成するＳＴＩにより形成する。
【００６１】
続いて、図２３Ｃに示すように、ｐ型ドリフト層８を選択的にイオン打ち込み（インプラ）および熱拡散により形成する。
【００６２】
その後、図２３Ｄに示すように、ゲート酸化膜１０を酸化処理により形成した後、ゲート電極１１を形成する。
【００６３】
続いて、図２３Ｅに示すように、ｎ型ウェル層１２をゲート電極１１を利用したセルフアラインによりイオン打ち込み（インプラ）および熱拡散にて形成した後、ｐ型ソース層９、ｎ型ウェル層１２、ｐ型ドレイン給電層７をイオン打ち込み（インプラ）および熱拡散にて形成する。
【００６４】
さらに、図２３Ｆに示すように、素子分離領域５６を形成した後、層間絶縁膜を堆積し、最後に、配線加工工程にて、電極プラグ（コンタクト）、ソース電極１６、ドレイン電極１７を形成することで、本発明に係るＬＤＭＯＳＦＥＴ構造が完成する。なお、ｐ型ドレイン給電層７、ｎ型ウェル給電層１３は、各々コンタクトを介して、平坦な同一層の金属配線（ソース電極１６、ドレイン電極１７）と接続されている。ｎ型半導体基板１４の表面に形成された段差部の影響を、上層の金属配線層の平坦性に及ぼさないためである。従って、層間絶縁膜を堆積した後、ＣＭＰ研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉｓｈｉｎｇ）により層間絶縁膜を平坦化し、層間絶縁膜内にシングルダマシン法やデュアルダマシン法等により、ソース電極１６、ドレイン電極１７を形成する。
【００６５】
本発明構造に係るｐ型ドリフト層８、ｐ型ソース層９、ｎ型ウェル層１２、ｐ型ドレイン給電層７を形成するに当たり、ｎ型半導体基板１４（半導体）表面から深さ方向の不純物濃度分布が、従来と等しく、従って副作用を招かない点に、本発明の効果が存在する。
【００６６】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００６７】
１…スイッチ素子(ｎ型チャネルＬＤＭＯＳＦＥＴ）
２…スイッチ素子(ｐ型チャネルＬＤＭＯＳＦＥＴ)
３…ゲート制御回路
４…出力点（出力端子）
５…電源線（正高電圧電源線）
６…電源線（負高電圧電源線）
７…ｐ型ドレイン給電層
８…ｐ型ドリフト層（ｐ型ドリフト領域）
９…ｐ型ソース層
１０…ゲート酸化膜
１１…ゲート電極
１２…ｎ型ウェル層
１３…ｎ型ウェル給電層
１４…ｎ型半導体基板
１５…フィールド酸化膜
１６…ソース電極
１７…ドレイン電極
１８…ＬＤＭＯＳＦＥＴの幅（Ｗ）
１９…単位面積当たりの電流性能
２０…オフ耐圧
２１…駆動する負荷の容量（大容量負荷）
２２…波形の立ち上がり時間（Ｔｒ）
２３…波形の立ち下がり時間（Ｔｆ）
２４…ｐ型チャネルＬＤＭＯＳＦＥＴ
２７…埋め込み酸化膜
２８…ソース電位
２９…埋め込み酸化膜下の基板電位
３０…ゲート電位
３１…ドレイン電位
３２…垂直方向の電界
３３…ＰＮ接合
３４…空乏層の端部
３５…ｎ型ドリフト層
３６…ｎ型ドレイン層
３７…ｎ型ソース層
３８…ｐ型ウェル層
３９…ｎ型チャネルＬＤＭＯＳＦＥＴ
４０…ｐ型ウェル給電層
４１…ｎ型チャネルＬＤＭＯＳＦＥＴのソース電極
４２…ｎ型チャネルＬＤＭＯＳＦＥＴおよびｐ型チャネルＬＤＭＯＳＦＥＴのドレイン電極
４７…ｎ型チャネルＬＤＭＯＳＦＥＴのゲート電極
４９…ｐ型ベース給電層
５０…ＳＴＩフィールド酸化膜ＳＴＩ
５１…ｎ型コレクタドリフト層
５２…ｐ型コレクタ層
５３…ｎ型エミッタ層
５４…ｐ型ベース層
５５…シリコン加工時のハードマスク
５６…素子分離領域
５８…ドリフト領域８の長さ
５９…ドレイン−ソース間電圧
６０…電流性能
６１…低い電流性能を示すｐ／ｎ型チャネルＬＤＭＯＳＦＥＴのＩＶ波形
６２…高い電流性能を示すｐ／ｎ型チャネルＬＤＭＯＳＦＥＴのＩＶ波形
６３…低い電流性能を示すｐ／ｎ型チャネルＬＤＭＯＳＦＥＴによるパルス波形
６４…高い電流性能を示すｐ／ｎ型チャネルＬＤＭＯＳＦＥＴによるパルス波形
６５…フィールド酸化膜の段差部
６７…＋１００Ｖ
６８…−５Ｖ
６９…＋１００Ｖ→−１００Ｖ
７０…ＧＮＤ
７１…従来構造のｐ型チャネルＬＤＭＯＳＦＥＴのＩＶ波形
７２…本発明実施例1記載のｐ型チャネルＬＤＭＯＳＦＥＴのＩＶ波形
７３…従来構造のｐ型チャネルＬＤＭＯＳＦＥＴのリーク波形
７４…本発明の実施例1記載のｐ型チャネルＬＤＭＯＳＦＥＴのリーク波形
７５…＋１００Ｖ→−２００Ｖ
７６…ソース領域（９）表面と埋め込み酸化膜(２７)間の距離のドレイン領域(７)表面と埋め込み酸化膜(２７)間の距離に対する割合
７７…従来構造に対する電流性能の向上率。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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