(57)【要約】【課題】通電時間の経過に応じたドレイン電流の減少を抑制できる半導体装置を提供する。【解決手段】半導体装置は、ＧａＮからなるチャネル層３と、チャネル層３上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる電子供給層４と、電子供給層４上に設けられ、ｎ型ＧａＮからなるキャップ層５と、キャップ層５上に設けられ、開口部６ｃを有する絶縁膜６と、開口部６ｃ内のキャップ層５に接して設けられた、ゲート電極９と、を備える。開口部６ｃ内におけるキャップ層５の厚さは、開口部６ｃ外の領域のキャップ層５よりも小さく、かつ、開口部６ｃ外の領域におけるキャップ層５の厚さは５ｎｍ以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＮからなるチャネル層と、
前記チャネル層上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる電子供給層と、
前記電子供給層上に設けられ、ｎ型ＧａＮからなるキャップ層と、
前記キャップ層上に設けられ、開口部を有する絶縁膜と、
前記開口部内の前記キャップ層に接して設けられた、ゲート電極と、を有し、
前記開口部内における前記キャップ層の厚さは、前記開口部外の領域の前記キャップ層の厚さよりも小さく、かつ、前記開口部外の領域における前記キャップ層の厚さは５ｎｍ以下である、半導体装置。
【請求項２】
前記開口部外の領域における前記キャップ層の厚さは、３ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記開口部内における前記キャップ層の厚さは、０．５ｎｍ〜２．０ｎｍである、請求項１または２に記載の半導体装置。
【請求項４】
前記開口部内における前記キャップ層の厚さと、前記開口部外の領域における前記キャップ層の厚さとの差は、１ｎｍ〜３ｎｍである、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記開口部内における前記キャップ層は、前記絶縁膜の開口部内に露出した前記キャップ層の表層部をエッチングして形成された残存部を含む、請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、高出力及び高耐圧を有する窒化ガリウム（ＧａＮ）系材料を用いた半導体装置（パワー半導体デバイス）として、高電子移動度トランジスタ（ＨＥＭＴ）が知られている。例えば下記特許文献１に記載されたＨＥＭＴは、絶縁性の基板上に順番に形成された、緩衝層、下側障壁層、チャネル層、上側障壁層、及びキャップ層を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−８６１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したＨＥＭＴの閾値電圧を制御するために、キャップ層の厚さを小さくすることがある。この場合、ＨＥＭＴに対する通電時間の経過に応じて、該ＨＥＭＴの電気的特性が顕著に変動する。具体的には、ＨＥＭＴに対する通電時間の経過に応じて該ＨＥＭＴの閾値電圧がプラス側にシフトすることにより、所定のゲート電圧に固定した時（ゲート電圧固定時）のＨＥＭＴ内を流れるドレイン電流が顕著に減少する問題がある。
【０００５】
本発明は、通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の減少を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一形態に係る半導体装置は、ＧａＮからなるチャネル層と、チャネル層上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる電子供給層と、電子供給層上に設けられ、ｎ型ＧａＮからなるキャップ層と、キャップ層上に設けられ、開口部を有する絶縁膜と、開口部内のキャップ層に接して設けられたゲート電極と、を有し、開口部内におけるキャップ層の厚さは、開口部外の領域のキャップ層の厚さよりも小さく、かつ、開口部外の領域におけるキャップ層の厚さは５ｎｍ以下である。
【発明の効果】
【０００７】
本発明によれば、通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の減少を抑制できる半導体装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態に係る半導体装置を示す断面図である。
【図２】図２の（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を説明する図である。
【図３】図３の（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を説明する図である。
【図４】図４の（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、比較例に係るトランジスタの通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の変化を示すグラフである。
【図６】図６は、本実施形態に係るトランジスタ１の通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の減少量を示すグラフである。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、ＧａＮからなるチャネル層と、チャネル層上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる電子供給層と、電子供給層上に設けられ、ｎ型ＧａＮからなるキャップ層と、キャップ層上に設けられ、開口部を有する絶縁膜と、開口部内のキャップ層に接して設けられたゲート電極と、を有し、開口部内におけるキャップ層の厚さは、開口部外の領域のキャップ層の厚さよりも小さく、かつ、開口部外の領域におけるキャップ層の厚さは５ｎｍ以下である半導体装置である。
【００１０】
チャネル層、キャップ層及びゲート電極を有する半導体装置において、キャップ層の厚さを小さくする場合、特にキャップ層の厚さを５ｎｍ以下にする場合、ゲート電圧固定時におけるチャネル層内を流れるドレイン電流は、通電時間の経過に応じて顕著に減少することを本発明者らは発見した。本発明者らはこの発見に対してさらに検討を行うことにより、開口部内におけるキャップ層の厚さを開口部外の領域のキャップ層の厚さよりも小さくし、且つ、ゲート電極を開口部内におけるキャップ層に接して設けることは、上記ドレイン電流の減少を抑制するために極めて有効であることを見出した。したがって、上記半導体装置によれば、通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の減少を抑制できる。
【００１１】
また、開口部外の領域におけるキャップ層の厚さは、３ｎｍ以下であってもよい。開口部外の領域におけるキャップ層の厚さを３ｎｍ以下にした場合、ドレイン電流の減少は通電時間の経過に応じて一層顕著となる。この場合であっても、開口部内におけるキャップ層の厚さを開口部外の領域のキャップ層の厚さよりも小さくすることにより、上記ドレイン電流の減少を顕著に抑制できる。
【００１２】
また、開口部内におけるキャップ層の厚さは、０．５ｎｍ〜２．０ｎｍであってもよい。
【００１３】
また、開口部内におけるキャップ層の厚さと、開口部外の領域におけるキャップ層の厚さとの差は、１ｎｍ〜３ｎｍであってもよい。
【００１４】
また、開口部内におけるキャップ層は、絶縁膜の開口部内に露出したキャップ層の表層部をエッチングして形成された残存部を含んでもよい。
【００１５】
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１６】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す断面図である。図１に示されるように、半導体装置であるトランジスタ１は、基板２、チャネル層３、電子供給層４、キャップ層５、絶縁膜６、ソース電極７、ドレイン電極８、及びゲート電極９を備えている。トランジスタ１はＨＥＭＴであり、チャネル層３と電子供給層４との界面に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層３内にチャネル領域が形成される。
【００１７】
基板２は、結晶成長用の基板である。基板２として、例えばＳｉ基板、ＳｉＣ基板、サファイア基板、又はダイヤモンド基板が挙げられる。本実施形態では、基板２はＳｉＣ基板である。
【００１８】
チャネル層３は、基板２上にエピタキシャル成長した層であり、上述した２次元電子ガスが生じ、ドレイン電流が流れるチャネル領域を有する層である。チャネル層３は、窒化物半導体を有しており、例えばＧａＮからなる。チャネル層３がＧａＮからなる場合、チャネル層３には不純物が含まれてもよい。チャネル層３の厚さは、例えば２００ｎｍ以上２０００ｎｍ以下である。
【００１９】
電子供給層４は、チャネル層３上にエピタキシャル成長した層である。電子供給層４は、チャネル層３よりも電子親和力が大きい窒化物半導体を有しており、例えばＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる。電子供給層４がＡｌＧａＮ、ＩｎＡｌＮおよびＩｎＡｌＧａＮの何れかからなる場合、電子供給層４には不純物が含まれてもよい。本実施形態では、電子供給層４は、ｎ型のＡｌＧａＮ層である。電子供給層４の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。
【００２０】
キャップ層５は、電子供給層４上にエピタキシャル成長した層である。キャップ層５は、窒化物半導体を有しており、例えばＧａＮ層である。本実施形態では、キャップ層５は、ｎ型ＧａＮ（つまり、ｎ型のＧａＮ層）からなる。キャップ層５の厚さの下限値は、例えば１ｎｍである。キャップ層５の厚さの上限値は、例えば５ｎｍである。キャップ層５の厚さは、３ｎｍ以下でもよい。
【００２１】
絶縁膜６は、キャップ層５上に設けられており、例えば１００ｎｍ程度の厚さを有する窒化シリコン膜である。絶縁膜６には開口部６ａ〜６ｃが設けられている。基板２の厚さ方向（以下、単に厚さ方向とする）において、開口部６ａ，６ｂと重なるキャップ層５は除去されており、電子供給層４が露出している。厚さ方向において開口部６ｃと重なるキャップ層５の表層部は除去されており、キャップ層５の一部である残存部１１が該開口部６ｃによって露出している。この残存部１１の厚さは、例えば０．５ｎｍ〜２．０ｎｍであり、好ましくは０．５〜１．５ｎｍである。開口部６ｃ内のキャップ層５に含まれる残存部１１の厚さと、キャップ層５の開口部６ｃ外の領域の厚さとの差は、１ｎｍ〜３ｎｍであってよい。
【００２２】
ソース電極７及びドレイン電極８は、少なくとも電子供給層４に接するように設けられている。具体的には、ソース電極７は開口部６ａを介して電子供給層４に接するように設けられており、ドレイン電極８は開口部６ｂを介して電子供給層４に接するように設けられている。ソース電極７及びドレイン電極８は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を有する。例えばＡｌ層は、基板２に対するチャネル層３の厚さ方向において、Ｔｉ層によって挟まれていてもよい。
【００２３】
ゲート電極９は、絶縁膜６上に設けられると共に、キャップ層５上に接するように設けられている。具体的には、ゲート電極９は、開口部６ｃ内のキャップ層５の残存部１１に接して設けられている。ゲート電極９は、キャップ層５の残存部１１における表面１１ａの一部に接してもよいし、該表面１１ａの全体に接してもよい。ゲート電極９は、その厚さ方向と垂直であってソース電極７からドレイン電極８へ向かう方向において、ソース電極７及びドレイン電極８の間に設けられている。ゲート電極９はキャップ層５とショットキ接触する材料であり、例えばニッケル（Ｎｉ）層とパラジウム（Ｐｄ）層と金（Ａｕ）層との積層構造を有する。なお、キャップ層５とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）が採用され得る。
【００２４】
次に、図２〜図４を用いながら本実施形態に係る半導体装置の製造方法を説明する。図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｃ）、及び図４の（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法を説明する図である。
【００２５】
まず、図２の（ａ）に示されるように、第１ステップとして、チャネル層３、電子供給層４、及びキャップ層５を基板２上に形成する。例えば、有機金属気相成長法（以下、ＭＯＶＰＥ（Metal Organic Vapor  Phase  Epitaxy）法とする）によって、チャネル層３として機能するＧａＮ層、電子供給層４として機能するＡｌＧａＮ層、及びキャップ層５として機能する５ｎｍ以下の厚さを有するｎ型のＧａＮ層を、基板２として機能するＳｉＣ基板上に順番に成長する。
【００２６】
次に、図２の（ｂ）に示されるように、第２ステップとして、絶縁膜６をキャップ層５上に形成する。例えば、シランガス及びアンモニアガスを用いたプラズマ化学気相成長法（プラズマＣＶＤ法）により、絶縁膜６として機能する窒化シリコン膜を形成する。
【００２７】
次に、図２の（ｃ）に示されるように、第３ステップとして、絶縁膜６の一部を選択的にエッチングし、開口部６ａ，６ｂを形成する。例えば、レジストマスクを用いたドライエッチングにより、絶縁膜６に開口部６ａ，６ｂを形成する。これにより、開口部６ａ，６ｂを介してキャップ層５の表面５ａの一部を露出させる。
【００２８】
次に、図３の（ａ）に示されるように、第４ステップとして、厚さ方向において開口部６ａ，６ｂに重なるキャップ層５を除去すると共に、除去されたキャップ層５に重なる電子供給層４の一部を除去する。これにより、リセス３１，３２を形成する。そして、リセス３１に接するようにソース電極７をパターニング形成すると共に、リセス３２に接するようにドレイン電極８をパターニング形成する。
【００２９】
次に、図３の（ｂ）に示されるように、第５ステップとして、絶縁膜６上にパターニングされたレジストマスク２１を形成する。例えば、フォトリソグラフィーによって、絶縁膜６の一部を露出する開口部２１ａを有するレジストマスク２１を形成する。この開口部２１ａは、電子ビーム露光により形成されてもよい。
【００３０】
次に、図３の（ｃ）に示されるように、第６ステップとして、絶縁膜６を選択的にエッチングし、該絶縁膜６に開口部６ｃを形成する。例えば、フッ素系ガスとしてＳＦ６（六フッ化硫黄）を用いたフッ素系プラズマ処理によって、絶縁膜６を選択的にドライエッチングする。上記フッ素系プラズマ処理は、誘導結合型の反応性イオンエッチング（ICP-RIE: Inductive Coupled Plasma-Reactive Ion Etching）である。フッ素系プラズマ処理の条件として、例えば、気圧が１Ｐａ、パワーが１００Ｗ〜５００Ｗ、バイアスが１０Ｗ〜３０Ｗにそれぞれ設定される。このフッ素系プラズマ処理で形成された開口部６ｃにより、キャップ層５の表面５ａの一部が露出する。
【００３１】
次に、図４の（ａ）に示されるように、第７ステップとして、開口部６ｃによって露出したキャップ層５の表面５ａに対して、塩素系プラズマを曝す（塩素系プラズマ処理）。塩素系プラズマは、塩素系ガスを用いることによって発生するプラズマであり、塩素系ガスとして例えばＣｌ２及びＳｉＣｌ４の少なくとも一方が含まれたガスが用いられる。この塩素系プラズマ処理は、誘導結合型の反応性イオンエッチング（ICP-RIE: Inductive Coupled Plasma-Reactive Ion Etching）であり、絶縁膜６の開口部６ｃ内に露出したキャップ層５の表面５ａに重なる表層部２２（図３の（ｃ）参照）を除去し、残存部１１を形成する。この残存部１１の厚さは、塩素系プラズマ処理のエッチングレートと時間とを調整することによって決定される。例えば、なお、塩素系プラズマ処理の条件として、例えば、ＳｉＣｌ４ガスとＣｌ２ガスとの混合ガスをエッチングガスに用い、ＳｉＣｌ４ガスのガス流量を２ｓｃｃｍ〜１００ｓｃｃｍ、Ｃｌ２ガスのガス流量を５ｓｃｃｍ〜２００ｓｃｃｍとし、圧力を０．２Ｐａ〜４Ｐａ、ＲＦパワーを２０Ｗ〜３００Ｗ、バイアスを３Ｗ〜１００Ｗとする。
【００３２】
次に、図４の（ｂ）に示されるように、第８ステップとして、レジストマスク２１を除去した後、ゲート電極９をパターニング形成する。例えば、ＰＶＤ法又はスパッタリング等の蒸着法によって金属層を形成した後、リフトオフ法によるパターニングを行うことにより、ゲート電極９を形成する。以上により、トランジスタ１を形成する。この第８ステップでは、キャップ層５における塩素系プラズマが曝された表面である残存部１１の表面１１ａの全体に接するようにゲート電極９を設ける。本実施形態では、ゲート電極９には、残存部１１に接してショットキ接触する部分と、残存部１１の周囲の絶縁膜６上に設けられる部分とが存在する。
【００３３】
次に、本実施形態に係るトランジスタ１と、比較例に係るトランジスタとのそれぞれに対して、通電時間に応じたゲート電圧固定時におけるドレイン電流の変化を確認した結果を、図５及び図６を用いながら説明する。なお、比較例に係るトランジスタは、キャップ層５の表層部２２が除去されず、残存部１１が設けられていないこと以外はトランジスタ１と同様の条件にて製造されたトランジスタである。
【００３４】
図５は、比較例に係るトランジスタの通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の変化を示すグラフである。図６は、本実施形態に係るトランジスタ１の通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の減少量を示すグラフである。図５及び図６において、縦軸は規格化ドレイン電流を示し、横軸はトランジスタに通電した時間を示す。規格化ドレイン電流とは、トランジスタに通電を開始した際のドレイン電流を１００として算出される。図５及び図６において、データ４１，５１は、キャップ層の厚さが１０ｎｍである場合のドレイン電流の変化を示し、データ４２，５２は、キャップ層の厚さが５ｎｍである場合のドレイン電流の変化を示し、データ４３，５３は、キャップ層の厚さが３ｎｍである場合のドレイン電流の変化を示す。なお、図６の評価においては、残存部の厚みは、いずれも２ｎｍ程度である。また、キャップ層の厚さと、残存部の厚さの差は、１ｎｍ〜３ｎｍである。例えば、それぞれのキャップ層の厚みが５ｎｍ、３ｎｍ、１．５ｎｍとなり、それぞれの残存部の厚みが、２ｎｍ、２ｎｍ、０．５ｎｍとなる場合、キャップ層の厚さと残存部の厚さとの差が、それぞれ３ｎｍ、１ｎｍ、１ｎｍとなる。
【００３５】
図５のデータ４１〜４３に示されるように、通電時間の経過に応じたゲート電圧固定時におけるドレイン電流の減少量は、キャップ層の厚さが１０ｎｍである場合よりも、キャップ層の厚さが５ｎｍ以下である場合の方が大きくなっている。また、キャップ層の厚さが３ｎｍである場合、通電時間の経過に応じたドレイン電流の減少量は、キャップ層の厚さが５ｎｍである場合よりも極めて大きくなっている。これらのデータ４１〜４３より、キャップ層の厚さが５ｎｍ以下である場合、ゲート電圧固定時におけるチャネル層内を流れるドレイン電流は、通電時間の経過に応じて顕著に減少することがわかる。このドレイン電流の減少は、通電時間の経過に応じてトランジスタの閾値電圧がプラス側にシフトすることにより発生するものと考えられる。
【００３６】
一方、本実施形態に係るトランジスタ１では、図６のデータ５１〜５３に示されるように、キャップ層５の厚さが５ｎｍ以下である場合であっても、ゲート電圧固定時におけるチャネル層３内を流れるドレイン電流の減少量は、キャップ層５の厚さが１０ｎｍである場合と殆ど変化していない。
【００３７】
ここで、本実施形態によって形成される残存部１１について考察する。トランジスタなどの半導体装置において、ゲート電極が形成される領域の半導体層の厚みを一部除去して、いわゆるゲートリセスを形成することは知られている。一般に、ゲートリセスの目的は、ゲート電極とチャネルとの距離の調整による、しきい値制御にある。いっぽう、本実施形態では、キャップ層５の厚さが５ｎｍ以下である場合に、その厚みの一部を除去して残存部１１を形成している。したがって、残存部１１と、それ以外のキャップ層５の厚みの差は、５ｎｍ未満である。このように、キャップ層５に設けられる厚みの差がきわめて小さいことから、しきい値制御による効果が生じたとは認められず、いわゆるゲートリセスとは異なる効果が発揮されているものと推測される。また、図５及び図６に示されるように、キャップ層５の厚さが１０ｎｍの場合は、残存部１１の形成による効果はほとんど認められない。したがって、残存部１１を形成することによる、残存部１１の表面１１ａの清浄化（クリーニング）の効果が発揮されたと見ることも困難である。すなわち、本実施形態による残存部１１は、ゲートリセスや清浄化による効果とは別の効果により、通電時間の経過に応じたドレイン電流の減少が抑制されていると推察される。なお、残存部１１の厚さと、残存部１１以外のキャップ層５の厚さの差は、１ｎｍ〜３ｎｍの範囲から選択できる。
【００３８】
したがって、以上説明した本実施形態に係る製造方法によって製造される半導体装置によれば、５ｎｍ以下の厚さであるキャップ層５の塩素系プラズマが曝された表面１１ａに接するようにゲート電極９を設ける。このような製造方法によって製造される半導体装置では、通電時間の経過に応じた閾値電圧のプラス側のシフトが抑制されるので、ゲート電圧固定時におけるチャネル層３内を流れるドレイン電流の減少を抑制できる。
【００３９】
また、上記第１ステップにて形成されるキャップ層５の厚さは、３ｎｍ以下であってもよい。前述のようにキャップ層５の厚さを３ｎｍ以下にした場合、ドレイン電流の減少は通電時間の経過に応じて一層顕著となる。この場合であっても、残存部１１の厚さを開口部６ｃ外の領域のキャップ層５の厚さよりも小さくすることにより、上記ドレイン電流の減少を顕著に抑制できる。
【００４０】
また、開口部６ｃ内におけるキャップ層５の厚さは、０．５ｎｍ〜２．０ｎｍであってもよい。
【００４１】
また、開口部６ｃ内におけるキャップ層５の厚さと、開口部６ｃ外の領域におけるキャップ層５の厚さとの差は、１ｎｍ〜３ｎｍであってもよい。
【００４２】
また、開口部６ｃ内におけるキャップ層５は、絶縁膜６の開口部６ｃ内に露出したキャップ層５の表層部２２をエッチングして形成された残存部１１を含んでもよい。
【００４３】
また、ゲート電極９は、キャップ層５の残存部１１の表面１１ａの全体に接していてもよい。この場合、ドレイン電流の減少を好適に抑制できる。
【００４４】
また、上記第６ステップでは、フッ素系プラズマによって絶縁膜６を選択的にエッチングして開口部６ｃを形成してもよい。この場合、開口部６ｃの形状を好適に制御して形成できる。
【００４５】
また、本実施形態に係る製造方法では、第６ステップの前にパターニングされたレジストマスク２１を形成すると共に、第７ステップ後にレジストマスク２１を除去してもよい。この場合、第６ステップ及び第７ステップを、同一のレジストマスク２１を用いて行うことができる。これにより、上記製造方法の簡略化が可能になる。
【００４６】
本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態において、基板２とチャネル層３との間にＡｌＮを含むバッファ層を設けてもよい。バッファ層は、例えばエピタキシャル成長によって形成される。
【００４７】
また、上記実施形態によれば、第６ステップ及び第７ステップを同一のレジストマスク２１を用いて行っているが、レジストマスク２１と異なるレジストマスクを用いて第７ステップを実施してもよい。
【符号の説明】
【００４８】
１…トランジスタ、２…基板、３…チャネル層、４…電子供給層、５…キャップ層、５ａ…表面、６…絶縁膜、７…ソース電極、８…ドレイン電極、９…ゲート電極、１１…残存部、１１ａ…表面、２１…レジストマスク、２２…表層部、３１，３２…リセス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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