(57)【要約】【課題】特性劣化が抑制される半導体装置を提供する。【解決手段】マイクロ波信号が入出力される半導体装置１は、主面２ａ、第１側面、及び第２側面を有する半導体基板２と、主面２ａ上に設けられる回路部３と、回路部３上であって第１側面側に設けられ、回路部３に接続される出力端子４と、回路部３上であって第２側面側に設けられ、回路部３に接続される入力端子５と、回路部３上に設けられ、基準電位が入力される導電層６と、を備える。導電層６には、平面視にて出力端子４と入力端子５とを結ぶ直線ＳＬに交差するように延在したスリット２１が設けられる。【選択図】図１
2017085040.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ波信号が入出力される半導体装置であって、
主面、第１側面、及び第２側面を有する半導体基板と、
前記主面上に設けられる回路部と、
前記回路部上であって前記第１側面側に設けられ、前記回路部に接続される出力端子と、
前記回路部上であって前記第２側面側に設けられ、前記回路部に接続される入力端子と、
前記回路部上に設けられ、基準電位が入力される導電層と、
を備え、
前記導電層には、平面視にて前記出力端子と前記入力端子とを結ぶ直線に交差するように延在したスリットが設けられる、
半導体装置。
【請求項２】
前記半導体基板は、前記第２側面に対向する第３側面をさらに有し、
前記第２側面は、前記第１側面に隣接し、
前記スリットは、前記導電層における前記第２側面の縁から前記第３側面側に向かって延在するように設けられる、請求項１に記載の半導体装置。
【請求項３】
前記スリットは、前記導電層を、前記出力端子側の第１領域と、前記入力端子側の第２領域とに分離する、請求項１又は２に記載の半導体装置。
【請求項４】
前記マイクロ波信号の波長がλである場合、前記スリットの長さは、λ／８よりも大きく、３λ／８よりも小さい、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記スリットに重なって設けられる電源配線をさらに備える、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体基板及び前記導電層に接続されると共に、前記主面上で前記回路部を囲むように設けられる配線体をさらに備え、
前記配線体は、互いに接続されると共に互いに積層される複数の配線層を有しており、前記入力端子及び前記出力端子と電気的に絶縁している、請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、ミリ波帯等の高周波信号が入出力されるマイクロ波集積回路（以下、ＭＭＩＣ：Monolithic  Microwave  Integrated  Circuitとする）等の半導体チップは、球状のバンプを用いた表面実装技術によって基板に実装される。このように実装された半導体チップと基板との間に生じる電磁界は、半導体チップ内に設けられた回路部の動作に影響を与えることがある。この場合、半導体チップのアイソレーション特性が著しく劣化してしまう。
【０００３】
例えば下記特許文献１には、半導体チップの本体と外部電極である球状のバンプとの間に、シールドメッキ層を設ける技術が開示されている。この半導体チップが上記バンプを介して基板に実装された場合、半導体チップと基板との間に生じる電磁界がシールドメッキ層によって遮断され得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４０１０２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１においては、例えば出力端子から出力された信号がシールドメッキ層を介して入力端子に帰還する（フィードバックする）ことがある。この信号帰還による半導体チップの特性劣化は、小型化に伴い顕著になってしまう。このため、チップサイズ等に依拠することなく半導体チップの特性劣化を抑制する手法が求められている。
【０００６】
本発明は、特性劣化が抑制される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面に係るマイクロ波信号が入出力される半導体装置は、主面、第１側面、及び第２側面を有する半導体基板と、主面上に設けられる回路部と、回路部上であって第１側面側に設けられ、回路部に接続される出力端子と、回路部上であって第２側面側に設けられ、回路部に接続される入力端子と、回路部上に設けられ、基準電位が入力される導電層と、を備え、導電層には、平面視にて出力端子と入力端子とを結ぶ直線に交差するように延在したスリットが設けられる。
【発明の効果】
【０００８】
本発明によれば、特性劣化が抑制される半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、本実施形態に係る半導体装置１の概略平面図である。図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線断面図である。
【図２】図２（ａ）は、第１変形例の半導体装置１Ａを示す概略平面図である。図２（ｂ）は、図２（ａ）のＩＩｂ−ＩＩｂ線断面図である。
【図３】図３は、図２（ｂ）における半導体基板２、導電層６、及び配線体３１，４１によって構成される等価回路図である。
【図４】図４（ａ）は、第２変形例の半導体装置１Ｂを示す概略平面図である。図４（ｂ）は、図４（ａ）のＩＶｂ−ＩＶｂ線断面図である。
【図５】図５（ａ）は、実施例１の測定用試料の平面図を示す。図５（ｂ）は、図５（ａ）におけるスリット及びその周辺の拡大図である。
【図６】図６は、各測定用試料のアイソレーション特性のシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、マイクロ波信号が入出力される半導体装置であって、主面、第１側面、及び第２側面を有する半導体基板と、主面上に設けられる回路部と、回路部上であって第１側面側に設けられ、回路部に接続される出力端子と、回路部上であって第２側面側に設けられ、回路部に接続される入力端子と、回路部上に設けられ、基準電位が入力される導電層と、を備え、導電層には、平面視にて出力端子と入力端子とを結ぶ直線に交差するように延在したスリットが設けられる半導体装置である。
【００１１】
この半導体装置では、基準電位が入力される導電層は、半導体基板の主面上に設けられる回路部上に設けられる。この導電層は、回路部に対して外部からの電磁界の干渉を防ぐシールドとして機能し得る。また、上記導電層には、平面視にて出力端子と入力端子とを結ぶ直線に交差するように延在したスリットが設けられる。この場合、導電層を伝搬すると共に、上記直線に沿って出力端子から入力端子に帰還しようとするマイクロ波信号は、スリットによって遮断される。これにより、導電層におけるマイクロ波信号の伝搬経路を長くすることができるので、当該マイクロ波信号が入力端子に入力されにくくなる。したがって、導電層を伝搬するマイクロ波信号が回路部に入力しにくくなるので、半導体装置の特性劣化が抑制される。
【００１２】
また、半導体基板は、第２側面に対向する第３側面をさらに有し、第２側面は、第１側面に隣接し、スリットは、導電層における第２側面の縁から第３側面側に向かって延在するように設けられてもよい。この場合、出力端子から入力端子に帰還しようとするマイクロ波信号のうち、第２側面側の導電層を伝搬する信号は、スリットによって遮断される。したがって、導電層を伝搬するマイクロ波信号の伝搬経路をさらに長くすることができるので、当該マイクロ波信号が入力端子に一層入力されにくくなる。
【００１３】
また、スリットは、導電層を、出力端子側の第１領域と、入力端子側の第２領域とに分離してもよい。この場合、第１領域内を流れるマイクロ波信号はスリットにより遮断され、第２領域に伝搬しない。したがって、上記マイクロ波信号が導電層を伝搬して入力端子に入力されなくなるので、半導体装置の特性劣化が好適に抑制される。
【００１４】
また、マイクロ波信号の波長がλである場合、スリットの長さは、λ／８よりも大きく、３λ／８よりも小さくてもよい。この場合、スリットがオープンスタブとしても機能するので、スリット端面がマイクロ波信号に対しショート面を形成し、マイクロ波信号の伝搬をより効果的に抑制し得る。
【００１５】
また、上記半導体装置は、スリットに重なって設けられる電源配線をさらに備えてもよい。この場合、電源配線を介した入力端子と出力端子との間の信号伝搬が抑制され、より高いアイソレーションを実現することが可能となる。
【００１６】
また、半導体基板及び導電層に接続されると共に、主面上で回路部を囲むように設けられる配線体をさらに備え、配線体は、互いに接続されると共に互いに積層される複数の配線層を有しており、入力端子及び出力端子と電気的に絶縁していてもよい。この場合、出力端子から導電層に伝搬したマイクロ波信号を、配線体、及び半導体基板を誘電体とした容量を介して外部に逃がすことができる。これにより、半導体装置の特性劣化が好適に抑制される。
【００１７】
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１８】
図１（ａ）は、本実施形態に係る半導体装置１の概略平面図である。図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線断面図である。図１（ａ），（ｂ）に示される半導体装置１は、マイクロ波信号が入出力されるＭＭＩＣであり、例えば３０ＧＨｚ以上３００ＧＨｚ以下のミリ波帯で用いられるものである。半導体装置１は、主面２ａを有する半導体基板２と、主面２ａ上に設けられる回路部３と、回路部３上に設けられる出力端子４及び入力端子５と、回路部３上に設けられると共に出力端子４及び入力端子５と電気的に絶縁している導電層６と、出力端子４上に設けられる第１外部端子７と、入力端子５上に設けられる第２外部端子８と、導電層６上に設けられる第３外部端子９とを有する。
【００１９】
半導体基板２は、平面視にて略矩形状である主面２ａに加えて、側面２ｂ〜２ｅを有する略直方体形状の基板である。互いに対向する側面２ｂ，２ｃは、主面２ａの一辺をそれぞれ含んでいる。互いに対向する側面２ｄ，２ｅは、主面２ａの他辺をそれぞれ含んでいる。側面２ｂ，２ｃの各々は、側面２ｄ，２ｅに隣接している。主面２ａの一辺の長さは例えば５００μｍ以上５０００μｍ以下であり、主面２ａの他辺の長さは例えば５００μｍ以上５０００μｍ以下である。半導体基板２は、例えばＧａＡｓ基板である。
【００２０】
回路部３は、入力されたマイクロ波信号を増幅等する部分である。回路部３は、主面２ａ上に設けられる絶縁層１１内に埋め込まれて形成される部分である。回路部３は、例えば図１（ｂ）の破線で囲われた部分に設けられている。回路部３は、電界効果トランジスタ等の半導体素子と、当該半導体素子同士を接続するための配線と、キャパシタ等の受動素子とを有する（半導体素子、配線、及び受動素子は図示しない）。なお、絶縁層１１は、複数の誘電体層から構成されている。これらの誘電体層は、例えばポリイミド等の有機樹脂から構成される。回路部３内の配線は、絶縁層１１内にて積層されている。積層された配線は、例えばビア配線等によって互いに接続する。
【００２１】
出力端子４は、半導体装置１にて発生する信号を外部に出力するための端子であり、回路部３を埋め込む絶縁層１１上の側面２ｂ側（第１側面側）の中央部に設けられる。したがって、出力端子４は、絶縁層１１内に埋め込まれた配線１２等を介して回路部３に接続される。出力端子４は、第１外部端子７が設けられる第１領域４ａと、半導体装置１の検査時にプローブ電極等を接触させるための第２領域４ｂとを有する。第１領域４ａは、平面視にて第２領域４ｂよりも主面２ａの中央側に位置する。換言すると、第２領域４ｂは第１領域４ａよりも側面２ｂ側に設けられる。第１領域４ａは平面視にて略円形状であり、第２領域４ｂは平面視にて略矩形状である。出力端子４は、例えば金（Ａｕ）から構成される金属層であり、その厚さは例えば５００ｎｍ以上５０００ｎｍ以下である。出力端子４は、入力端子５及び導電層６と同一の金属層から形成される。例えば、絶縁層１１上に形成された金属層をエッチングすることによって、出力端子４、入力端子５、及び導電層６を同時に形成する。
【００２２】
入力端子５は、外部からの信号を回路部３に入力するための端子であり、回路部３を埋め込む絶縁層１１上の側面２ｄ側（第２側面側）に設けられる。したがって、入力端子５は、絶縁層１１内に埋め込まれた配線１３等を介して回路部３に接続される。入力端子５は、第２外部端子８が設けられる第１領域５ａと、半導体装置１の検査時にプローブ電極等を接触させるための第２領域５ｂとを有する。第１領域５ａは、平面視にて第２領域５ｂよりも主面２ａの中央側に位置する。換言すると、第２領域５ｂは第１領域５ａよりも側面２ｄ側に設けられる。第１領域５ａは平面視にて略円形状であり、第２領域５ｂは平面視にて略矩形状である。入力端子５は、出力端子４と同様に、例えば金（Ａｕ）から構成される金属層である。
【００２３】
導電層６は、外部から基準電位が入力される層であり、絶縁層１１上に設けられる。導電層６は、絶縁層１１に埋め込まれる図示しない複数の配線のうち少なくとも１つの配線を介して回路部３に接続される。導電層６は、複数の配線のうち少なくとも１つの別の配線とマイクロストリップ線路（ＭＳＬ）を構成する。この別の配線は、マイクロ波信号を伝搬し、回路部３と入力端子５又は出力端子４とを接続する。導電層６は、平面視にて略矩形状であり、側面２ｂ側の縁から中央に向かって窪む第１凹部１４と、側面２ｄ側の縁から中央に向かって窪む第２凹部１５とを有する。この第１凹部１４内には、出力端子４が導電層６に接しないように設けられている。平面視における導電層６と出力端子４との間の距離（すなわち、第１凹部１４の幅）は、例えば１０μｍ以上１００μｍ以下である。同様に、第２凹部１５内には、入力端子５が導電層６に接しないように設けられている。平面視における導電層６と入力端子５との間の距離（すなわち、第２凹部１５の幅）は、例えば１０μｍ以上１００μｍ以下である。
【００２４】
導電層６には、平面視にて出力端子４と入力端子５とを結ぶ直線ＳＬに交差するように延在した直線状のスリット２１が設けられている。このスリット２１は、第２凹部１５よりも側面２ｂ側であって、側面２ｄから側面２ｅ側（第３側面側）に向かって延在するように設けられる。これにより、導電層６は、スリット２１よりも側面２ｂ側に位置する第１領域６ａと、スリット２１よりも側面２ｃ側に位置する第２領域６ｂと、スリット２１よりも側面２ｅ側に位置すると共に第１領域６ａ及び第２領域６ｂをつなぐ第３領域６ｃとによって構成される。第１領域６ａは第２領域６ｂよりも出力端子４側に位置しており、第２領域６ｂは第１領域６ａよりも入力端子５側に位置している。
【００２５】
本実施形態における直線ＳＬは、出力端子４と入力端子５との最短距離を結ぶ直線である。この直線ＳＬは、出力端子４と入力端子５との最短距離を結ぶと共に、出力端子４の第１領域４ａの中心及び入力端子５の第１領域５ａの中心とを通過している。
【００２６】
スリット２１は、長手方向における一端２１ａ及び他端２１ｂを有している。一端２１ａは導電層６の側面２ｄ側の縁に揃うように位置しており、他端２１ｂは出力端子４よりも側面２ｅ側に位置している。スリット２１の幅は、例えば１μｍ以上１００μｍ以下である。スリット２１の長さＬは、例えば半導体装置１に入力されるマイクロ波信号の波長λに依拠する。本実施形態では、スリット２１の長さＬは、λ／８よりも大きく、３λ／８よりも小さくなっている。また、スリット２１は、入力端子５、出力端子４、及び導電層６を形成する際に同時に形成される。なお、当該スリット２１に重なると共に絶縁層１１内に埋め込まれる電源配線が設けられてもよい。もしくは、この電源配線は、絶縁層１１上に設けられると共にスリット２１内に設けられてもよい。
【００２７】
第１外部端子７、第２外部端子８、及び第３外部端子９は、回路部３と、配線基板等の外部装置とを接続するために設けられている。例えば、第１外部端子７は外部装置の入力端子に接続され、第２外部端子８は外部装置の出力端子に接続され、第３外部端子９は接地されている。第１外部端子７は出力端子４の第１領域４ａ上に１つ設けられ、第２外部端子８は入力端子５の第１領域５ａ上に１つ設けられる。一方、第３外部端子９は、導電層６上に複数設けられる。本実施形態では、第１外部端子７、第２外部端子８、及び第３外部端子９のそれぞれは、例えばスズ、銀、銅等の金属又はそれらの合金等の導電性材料で形成された球形状のはんだボールである。本実施形態では、はんだボール同士のピッチは、約３００μｍに設定されている。半導体装置１は、フリップチップ実装をするため、図示しない配線基板に搭載される。半導体装置１の複数の第３外部端子９は、配線基板上の金属パターンで電気的に接続される。これによって、複数の第３外部端子９のそれぞれは、電気的に接続される。
【００２８】
以上に説明した、本実施形態の半導体装置１では、基準電位が入力される導電層６は、半導体基板２の主面２ａ上に設けられる回路部３上に設けられる。この導電層６は、回路部３に対して外部からの電磁界の干渉を防ぐシールドとして機能し得る。また、導電層６には、平面視にて出力端子４と入力端子５とを結ぶ直線ＳＬに交差するように延在したスリット２１が設けられる。この場合、導電層６を伝搬すると共に、直線ＳＬに沿って出力端子４から入力端子５に帰還しようとするマイクロ波信号は、スリット２１によって遮断される。これにより、導電層６におけるマイクロ波信号の伝搬経路を長くすることができるので、当該マイクロ波信号が入力端子５に入力されにくくなる。したがって、導電層６を伝搬するマイクロ波信号が回路部３に入力しにくくなるので、半導体装置１の特性劣化が抑制される。
【００２９】
また、半導体基板２は、側面２ｄに対向する側面２ｅをさらに有し、側面２ｄは、側面２ｂに隣接し、スリット２１は、側面２ｄから側面２ｅに向かって延在するように設けられてもよい。この場合、出力端子４から入力端子５に帰還しようとするマイクロ波信号のうち、側面２ｄ側の導電層６を伝搬する信号は、スリット２１によって遮断される。換言すれば、導電層６を伝搬して出力端子４から入力端子５に帰還しようとするマイクロ波信号は、第１領域６ａ、第３領域６ｃ、及び第２領域６ｂの全てを介さなければならない。したがって、導電層を伝搬するマイクロ波信号の伝搬経路をさらに長くすることができるので、当該マイクロ波信号が入力端子５に一層入力されにくくなる。本実施形態の半導体装置１では、導電層６の第１領域６ａと第２領域６ｂが、第３領域６ｃで繋がっていることから、導電層６の第１領域６ａと第２領域６ｂとの間の基準電位の変動が抑制される。これにより、回路部３で増幅等がなされるマイクロ波信号の変動を抑制することができる。
【００３０】
また、半導体装置１に入出力されるマイクロ波信号の波長がλである場合、スリット２１の長さＬは、λ／８よりも大きく、３λ／８よりも小さくてもよい。この場合、スリット２１がオープンスタブとしても機能するので、スリット端面がマイクロ波信号に対しショート面を形成し、マイクロ波信号の伝搬をより効果的に抑制し得る。
【００３１】
また、半導体装置１は、スリット２１に重なって設けられる電源配線を備えてもよい。この場合、電源配線を介した入力端子５と出力端子４との間の信号伝搬が抑制され、より高いアイソレーションを実現することが可能となる。
【００３２】
図２（ａ）は、第１変形例の半導体装置１Ａを示す概略平面図である。図２（ｂ）は、図２（ａ）のＩＩｂ−ＩＩｂ線断面図である。第１変形例では、第１外部端子７、第２外部端子８、及び第３外部端子９が省略される。
【００３３】
図２（ａ）及び図２（ｂ）に示されるように、半導体装置１Ａは、絶縁層１１内に埋め込まれると共に、半導体基板２及び導電層６に接続される配線体３１，４１を有している。配線体３１は、配線体４１よりも主面２ａの中心側に設けられており、出力端子４及び入力端子５と電気的に絶縁している。配線体４１は、平面視にて主面２ａ上で回路部３を囲むように設けられており、出力端子４及び入力端子５と電気的に絶縁している。具体的には、配線体４１は、導電層６の外縁に沿って設けられている。本実施形態では、配線体４１は、少なくとも図２（ａ）に示される仮想線で示された矢印Ａに沿って設けられている。配線体４１は、第１凹部１４の縁及び周辺に設けられなくてもよい。同様に、配線体４１は、第２凹部１５の縁及び周辺に設けられなくてもよい。
【００３４】
矢印Ａは、導電層６の縁に沿って出力端子４から入力端子５へ伝搬するマイクロ波信号の経路を示している。具体的には、矢印Ａは、側面２ｂ側であって第１凹部１４よりも側面２ｅ側に位置する導電層６の縁と、側面２ｅ側の導電層６の縁と、側面２ｃ側の導電層６の縁と、側面２ｄ側であって第２凹部１５よりも側面２ｃ側に位置する導電層６の縁とに沿って延在している。
【００３５】
配線体３１は、半導体基板２側から互いに積層された複数の配線層３２〜３４と、半導体基板２側から互いに積層されたビア配線３５〜３８とを有している。ビア配線３５は、半導体基板２と配線層３２との間に位置すると共に、半導体基板２と配線層３２との両方に接している。ビア配線３６は、配線層３２，３３の間に位置すると共に、配線層３２，３３の両方に接している。ビア配線３７は、配線層３３，３４の間に位置すると共に、配線層３３，３４の両方に接している。ビア配線３８は、配線層３４と導電層６との間に位置すると共に、配線層３４と導電層６との両方に接している。配線層３２〜３４及びビア配線３５〜３８は、例えば金（Ａｕ）から構成される金属層である。配線層３２〜３４の厚さは例えば５００ｎｍ以上５０００ｎｍ以下であり、ビア配線３５〜３８の厚さは例えば５００ｎｍ以上５０００ｎｍ以下である。
【００３６】
配線体４１は、半導体基板２側から互いに積層された複数の配線層４２〜４４と、半導体基板２側から互いに積層されたビア配線４５〜４８とを有している。配線層４２〜４４は、回路部３を囲むように導電層６の外縁に沿って設けられている。同様に、ビア配線４５〜４８についても、導電層６の外縁に沿って設けられている。
【００３７】
ビア配線４５は、半導体基板２と配線層４２との間に位置すると共に、半導体基板２と配線層４２との両方に接している。ビア配線４６は、配線層４２，４３の間に位置すると共に、配線層４２，４３の両方に接している。ビア配線４７は、配線層４３，４４の間に位置すると共に、配線層４３，４４の両方に接している。ビア配線４８は、配線層４４と導電層６との間に位置すると共に、配線層４４と導電層６との両方に接している。配線層４２〜４４及びビア配線４５〜４８は、例えば金（Ａｕ）から構成される金属層である。配線層４２〜４４の厚さは例えば５００ｎｍ以上５０００ｎｍ以下であり、ビア配線４５〜４８の厚さは例えば５００ｎｍ以上５０００ｎｍ以下である。
【００３８】
配線層３２は、配線層４２と同時に形成されて同じ層内に位置する。同様に、配線層３３は配線層４３と同時に形成されて同じ層内に位置し、配線層３４は配線層４４と同時に形成されて同じ層内に位置する。また、ビア配線３５は、ビア配線４５と同時に形成されて同じ層内に位置する。同様に、ビア配線３６はビア配線４６と同時に形成されて同じ層内に位置し、ビア配線３７はビア配線４７と同時に形成されて同じ層内に位置し、ビア配線３８はビア配線４８と同時に形成されて同じ層内に位置する。
【００３９】
図３は、図２（ｂ）における半導体基板２、導電層６、及び配線体３１，４１によって構成される等価回路図である。図３に示される等価回路５１は、端子Ｔ１，Ｔ２の間に設けられる抵抗成分５２，５３と、抵抗成分５２，５３の間に接続されるＬＣ成分５４とを有する。ＬＣ成分５４は、インダクタンス成分５５と、容量成分５６と、抵抗成分５７を有する。抵抗成分５２の一端は端子Ｔ１に接続され、抵抗成分５２の他端は抵抗成分５３の一端及びインダクタンス成分５５の一端に接続される。抵抗成分５３の他端は、端子Ｔ２に接続される。インダクタンス成分５５の他端は、容量成分５６の一端及び抵抗成分５７の一端に接続される。容量成分５６の他端及び抵抗成分５７の他端は接地されている。容量成分５６と抵抗成分５７とは、並列関係になっている。
【００４０】
端子Ｔ１は、図２（ｂ）における矢印Ａの一端Ａ１に対応する。端子Ｔ２は、図２（ｂ）における矢印Ａの他端Ａ２に対応する。抵抗成分５２は、図２（ｂ）における導電層６に対応する。抵抗成分５３は、図２（ｂ）における導電層６に対応する。ＬＣ成分５４のインダクタンス成分５５は、図２（ｂ）における半導体基板２に対応する。ＬＣ成分５４の容量成分５６及び抵抗成分５７は、図２（ｂ）における半導体基板２に対応する。容量成分５６及び抵抗成分５７は、半導体基板２に接続されて接地されている。
【００４１】
上述した第１変形例においても、上記実施形態と同等の効果を奏する。さらに、半導体装置１Ａは、半導体基板２及び導電層６に接続されると共に、主面２ａ上で回路部３を囲むように設けられる配線体４１を備えている。この場合、出力端子４から導電層６に伝搬したマイクロ波信号を、配線体４１、及び半導体基板２を誘電体とした容量成分５６を介して外部に逃がすことができる。これにより、半導体装置１Ａの特性劣化が好適に抑制される。
【００４２】
図４（ａ）は、第２変形例の半導体装置１Ｂを示す概略平面図である。図４（ｂ）は、図４（ａ）のＩＶｂ−ＩＶｂ線断面図である。図４（ａ），（ｂ）に示されるように、半導体装置１Ｂの入力端子５Ａは、側面２ｃ側の中央部に設けられており、出力端子４と対向している。具体的には、入力端子５Ａの設けられる位置は、主面２ａの中心に対して出力端子４の設けられる位置と点対称になっている。このため、出力端子４と入力端子５Ａとを結ぶ直線ＳＬは、平面視にて側面２ｄ，２ｅの延在方向に沿って延在している。また、導電層６の第２凹部１５Ａは、側面２ｃ側の縁から中央に向かって窪んでいる。
【００４３】
スリット２１Ａは、側面２ｄ側から側面２ｅに向かって直線状に延在しており、導電層６を、出力端子４側の第１領域６ａと、入力端子５Ａ側の第２領域６ｂとに分離している。換言すれば、導電層６の第１領域６ａと第２領域６ｂとは、スリット２１Ａによって分離されている。したがって、第２変形例においては、上記実施形態及び第１変形例とは異なり、第３領域６ｃが設けられていない。また、スリット２１Ａは、直線ＳＬと略直交している。
【００４４】
上述した第２変形例においても、上記実施形態と同等の効果を奏する。さらに、第１領域６ａ内を流れるマイクロ波信号はスリット２１Ａにより遮断され、第２領域６ｂに伝搬しない。したがって、上記マイクロ波信号が導電層６を伝搬して入力端子５Ａに入力されなくなるので、半導体装置１Ｂの特性劣化が好適に抑制される。半導体装置１は、フリップチップ実装をするため、図示しない配線基板に搭載される。半導体装置１の複数の第３外部端子９は、配線基板上の金属パターンで電気的に接続される。これによって、複数の第３外部端子９のそれぞれは、電気的に接続される。これにより、第１領域６ａと第２領域６ｂは分離されているが、複数の第３外部端子９と配線基板上の金属パターンを介して、電気的に接続される。このため、導電層６は基準電位を保持することができる。
【００４５】
本発明による半導体装置は、上記実施形態及び上記変形例に限られるものではなく、他に様々な変形が可能である。上記実施形態及び上記変形例の記載内容を適宜組み合わせてもよい。例えば、第２変形例に第１変形例の内容を組み合わせてもよい。すなわち、第２変形例の導電層６の第１領域６ａと半導体基板２とを接続すると共に、回路部３の一部を囲う配線体が設けられてもよい。また、上記実施形態に第２変形例の内容を組み合わせてもよい。すなわち、上記実施形態の導電層６にスリット２１Ｂが設けられてもよい。
【００４６】
また、上記実施形態及び上記変形例において、導電層６に設けられるスリットの形状は、直線ＳＬに交差する限りどのような形状でもよい。導電層６に設けられるスリットは、平面視にて曲線状でもよいし、波線状でもよいし、ジグザグ状でもよい。これらの場合、スリットの長さは、長手方向における一端から他端までの合計距離に相当する。上記実施形態及び第１変形例におけるスリットは、例えば側面２ｄ側の縁から側面２ｂ側の縁あるいは側面２ｃ側の縁に向かって延在してもよい。また、スリットは側面２ｂ側の縁から側面２ｂ側の縁、側面２ｃ側の縁、もしくは側面２ｄ側の縁に向かって延在してもよい。なお、上記実施形態及び上記変形例のスリットは、開口部、溝、除去部、又は切欠部と呼称してもよい。
【００４７】
また、上記実施形態及び上記変形例において、長手方向におけるスリットの一端及び他端は、導電層６内に設けられてもよい。加えて、導電層６内には、複数のスリットが設けられてもよい。この場合、少なくとも一つのスリットが直線ＳＬに交差すればよく、全てのスリットが直線ＳＬに交差しなくてもよい。また、マイクロ波信号の波長がλである場合、直線ＳＬに交差するスリットの長さがλ／８よりも大きく、３λ／８よりも小さければよく、他のスリットの長さはλ／８以下でもよいし、３λ／８以上でもよい。
【００４８】
また、上記実施形態及び上記変形例において、直線ＳＬは、出力端子と入力端子との最短距離を結ばなくてもよい。直線ＳＬは、出力端子の任意の一点と入力端子の任意の一点とを結ぶ直線であればよい。例えば、直線ＳＬは、出力端子の第２領域の中心と入力端子の第２領域の中心とを結ぶ直線であってもよく、出力端子と入力端子との最大距離を結ぶ直線であってもよい。
【００４９】
また、上記実施形態及び上記変形例において、半導体基板は、ＧａＡｓ基板以外でもよい。例えば、半導体基板はＡｌＮ基板でもよいし、ＳｉＣ基板等でもよい。また、出力端子、入力端子、導電層、及び配線体はＡｕ層以外でもよい。例えば、出力端子、入力端子、導電層、及び配線体は、複数の積層された金属層でもよいし、合金層でもよい。また、回路部３を埋め込む絶縁層は、無機絶縁物によって構成されてもよい。
【実施例】
【００５０】
本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。以下の実施例１，２及び比較例にて記載される測定用試料は、仮想上のものである。
【００５１】
（実施例１）
図５（ａ）は、実施例１の測定用試料６０の平面図を示す。図５（ｂ）は、図５（ａ）におけるスリット２１Ｂ及びその周辺の拡大図である。図５（ａ），（ｂ）に示される測定用試料６０は、周波数を３８ＧＨｚに設定されたマイクロ波信号が入出力されるＭＭＩＣとする。測定用試料６０は、絶縁層内に埋め込まれる回路部が設けられた半導体基板２と、出力端子４と、入力端子５と、２つの屈曲点を有するスリット２１Ｂが設けられた導電層６とを備える。導電層６には、第１凹部１４及び第２凹部１５に加えて、スリット２１Ｂに繋がる凹部１６が設けられる。この凹部１６には電源端子１７が設けられており、当該電源端子１７はスリット２１Ｂの形状に沿って延在する電源配線１８に接続されている。この電源配線１８は、スリット２１Ｂに重なる又はスリット２１Ｂに内包されており、電源端子１７に接続される。また、導電層６には、第１凹部１４、第２凹部１５、凹部１６以外の凹部が適宜設けられるものとする。
【００５２】
測定用試料６０においては、半導体基板２は、厚さ２７５μｍ、比誘電率１２．９のＧａＡｓ基板に設定される。また、半導体基板２を平面視した際に、側面２ｂ，２ｃの長さは２２７０μｍに設定され、側面２ｄ，２ｅの長さは１６３０μｍに設定される。出力端子４、入力端子５、及び導電層６は、厚さ２μｍのＡｕ層に設定される。スリット２１Ｂの幅Ｗは２０μｍに設定され、スリット２１Ｂの長さＬは１５５０μｍに設定される。電源配線１８は、幅１５μｍ、厚さ１μｍのＡｕ層に設定される。電源配線１８と電源端子１７とを接続するビア配線は、厚さ１．５μｍのＡｕ層に設定される。回路部を埋め込む絶縁層は複数のポリイミド層に設定される。絶縁層の合計厚さは１０．９μｍに設定され、絶縁層の非誘電率は３．５に設定される。なお、出力端子４と入力端子５とは、互いに電気的に絶縁した状態に設定される。
【００５３】
（実施例２）
実施例２の測定用試料は、実施例１の測定用試料６０に対して、図２（ｂ）に示される配線層４２〜４４及びビア配線４５〜４８を有する配線体４１を設けたものである。具体的には、配線体４１の配線層４２〜４４を、導電層６の外縁に沿って設ける。実施例２の測定用試料では、配線層４２〜４４の厚さはそれぞれ１μｍに設定され、ビア配線４５の厚さは１．４μｍに設定され、ビア配線４６〜４８の厚さはそれぞれ１．５μｍに設定される。
【００５４】
（比較例）
比較例の測定用試料では、実施例１の測定用試料６０に対して、導電層６にスリット２１Ｂが形成されていない。
【００５５】
（アイソレーション特性のシミュレーション結果）
実施例１，２及び比較例の測定用試料は、アルミナ製の基台に載置され、外部からのノイズが入力されない状態にそれぞれ設定される。これらの測定用試料を上述した条件に設定した後、各測定用試料のアイソレーション特性をシミュレートした。具体的には、３５〜３９ＧＨｚの周波数の信号が入力された各測定用試料のアイソレーション特性をシミュレートした。なお、アイソレーション特性は、入力電力と出力電力との比率（デジベル（ｄＢ））で表され、信号の漏れの程度を示す。アイソレーション特性の値が小さいほど、出力端子から入力端子に信号が帰還しにくいと評価される。
【００５６】
図６は、測定用試料のアイソレーション特性のシミュレーション結果を示すグラフである。図６に示されるグラフ７１は実施例１のシミュレーション結果を示し、グラフ７２は実施例２のシミュレーション結果を示し、グラフ７３は比較例のシミュレーション結果を示す。図６に示されるように、実施例１，２のアイソレーション特性は、比較例のアイソレーション特性よりも小さくなった。具体的には、３８ＧＨｚの信号が入力された際に、実施例１は−５７．１ｄＢを示し、実施例２は−６７．４ｄＢを示し、比較例は−４９．８ｄＢを示した。これにより、導電層６を伝搬して帰還しようとする信号は、スリット２１Ｂに遮断され、アイソレーション特性が小さくなることが推察できる。また、実施例２のアイソレーション特性は、実施例１のアイソレーション特性よりも小さくなった。これにより、導電層６を伝搬して帰還しようとする信号は、配線体４１及び半導体基板２を介して外部へ放射され、アイソレーション特性がさらに小さくなることが推察できる。
【００５７】
（電磁界シミュレーション）
各測定試料について、アイソレーション特性の測定と同じ条件下にて、３８ＧＨｚの周波数の信号が入力された際の導電層６の電界分布をシミュレートした。この場合、実施例１，２における出力端子４の周囲の電界密度は、比較例における出力端子４の周囲の電界密度よりも低かった。また、実施例２における入力端子５の周囲の電界密度は、実施例１における入力端子５の周囲の電界密度よりも低かった。
【符号の説明】
【００５８】
１，１Ａ，１Ｂ…半導体装置、２…半導体基板、２ａ…主面、２ｂ〜２ｅ…側面、３…回路部、４…出力端子、５，５Ａ…入力端子、６…導電層、６ａ…第１領域、６ｂ…第２領域、６ｃ…第３領域、１１…絶縁層、１４…第１凹部、１５，１５Ａ…第２凹部、１７…電源端子、１８…電源配線、２１，２１Ａ，２１Ｂ…スリット、２１ａ…一端、２１ｂ…他端、３１，４１…配線体、３２〜３４，４２〜４４…配線層、３５〜３８，４５〜４８…ビア配線、５４…ＬＣ成分、６０…測定用試料、Ａ…矢印、Ｌ…長さ、ＳＬ…直線、λ…波長。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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