(57)【要約】【課題】  小規模な構成でクロックを再生する伝送装置及びクロック生成方法を提供する。【解決手段】  伝送装置は、受信した信号から受信データとクロック成分を抽出し、前記クロック成分に同期したクロック信号に基づき前記受信データを伝送する伝送装置において、前記クロック成分と前記クロック信号の周波数の差を検出する検出部と、０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択する選択部と、前記選択部により選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力する出力部とを有する。【選択図】図２
2017011342.tif 000002
【特許請求の範囲】
【請求項１】
受信した信号から受信データとクロック成分を抽出し、前記クロック成分に同期したクロック信号に基づき前記受信データを伝送する伝送装置において、
前記クロック成分と前記クロック信号の周波数の差を検出する検出部と、
０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択する選択部と、
前記選択部により選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力する出力部とを有することを特徴とする伝送装置。
【請求項２】
前記選択部は、前記周波数の差が所定値以上である場合、前記周波数の差が前記所定値より小さい場合より前記クロック信号の位相が大きく遷移するようにパラレルデータを選択することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記検出部は、前記クロック成分に同期してカウント動作する第１カウンタと、前記クロック信号に同期してカウント動作する第２カウンタとを有し、前記第１カウンタと前記第２カウンタのカウンタ値の差を算出することにより前記周波数の差を検出することを特徴とする請求項１または２に記載の伝送装置。
【請求項４】
前記選択部は、前記周波数の差がない場合、パラレルデータの選択を維持することを特徴とする請求項１乃至３の何れかに記載の伝送装置。
【請求項５】
前記複数のパラレルデータの誤りを検出して訂正する訂正部を、さらに有することを特徴とする請求項１乃至４の何れかに記載の伝送装置。
【請求項６】
受信した信号から受信データとクロック成分を抽出し、前記受信データを伝送するために、前記クロック成分に同期したクロック信号を再生するクロック再生方法において、
前記クロック成分と前記クロック信号の周波数の差を検出し、
０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択し、
該選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力することを特徴とするクロック再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、伝送装置及びクロック再生方法に関する。
【背景技術】
【０００２】
信号伝送を行う伝送装置には、受信した信号からデータとクロックを抽出する機能を備えるものがある。この種の伝送装置は、例えばＤＰＬＬ（Digital Phase Locked Loop）やジッタクリーナーなどのクロック専用の電気部品（以下、クロック専用部品）により、抽出したクロックから、このクロックに同期する伝送クロックを再生する（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３６３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
クロック専用部品は、構成が複雑であるため、ＦＰＧＡ（Field Program Gate Array）などの１チップの電気部品に組み込むことが難しい。このため、例えばＳＯＮＥＴ（Synchronous Optical Networking）／ＳＤＨ（Synchronous Digital Hierarchy）やＯＴＮ（Optical transport Network）のように、複数回線の信号を多重化する伝送方式の場合、伝送装置は、信号処理用のチップ部品とは別に、回線分のクロック専用部品を実装する必要があるため、規模が大きくなる。
【０００５】
そこで本件は上記の課題に鑑みてなされたものであり、小規模な構成でクロックを再生する伝送装置及びクロック再生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本明細書に記載の伝送装置は、受信した信号から受信データとクロック成分を抽出し、前記クロック成分に同期したクロック信号に基づき前記受信データを伝送する伝送装置において、前記クロック成分と前記クロック信号の周波数の差を検出する検出部と、０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択する選択部と、前記選択部により選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力する出力部とを有する。
【０００７】
本明細書に記載のクロック再生方法は、受信した信号から受信データとクロック成分を抽出し、前記受信データを伝送するために、前記クロック成分に同期したクロック信号を再生するクロック再生方法において、前記クロック成分と前記クロック信号の周波数の差を検出し、０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択し、該選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力する方法である。
【発明の効果】
【０００８】
小規模な構成でクロックを再生できる。
【図面の簡単な説明】
【０００９】
【図１】伝送装置の一例を示す構成図である。
【図２】クライアント処理部の一例を示す構成図である。
【図３】周波数差検出部の一例を示す構成図である。
【図４（ａ）】ビットデータテーブルの一例を示す図である。
【図４（ｂ）】シリアル変換後の出力ビットデータの一例を示す図である。
【図５】クロック位相の調整処理の一例を示すフローチャートである。
【図６（ａ）】位相を遷移させない場合の受信クロック信号の出力例を示す図である。
【図６（ｂ）】位相を−側に遷移させる場合の受信クロック信号の出力例を示す図である。
【図７（ａ）】位相を遷移させない場合の受信クロック信号の出力例を示す図である。
【図７（ｂ）】位相を＋側に遷移させる場合の受信クロック信号の出力例を示す図である。
【図８（ａ）】ΔＳＴ＝１の場合のクロック信号の出力例を示す図である。
【図８（ｂ）】ΔＳＴ＝２の場合のクロック信号の出力例を示す図である。
【図９】遷移制御部の一例を示す構成図である。
【図１０】制御値の変化量の決定処理の一例を示すフローチャートである。
【図１１】クロック位相の調整例を示す図である。
【図１２】クライアント処理部の他例を示す構成図である。
【図１３（ａ）】ΔＳＴ＝１の場合のビットデータの検査例を示す図である。
【図１３（ｂ）】ΔＳＴ＝２の場合のビットデータの検査例を示す図である。
【図１４】ジッタ成分の算出例を示す表である。
【発明を実施するための形態】
【００１０】
図１は、伝送装置の一例を示す構成図である。本実施例では伝送装置として、ＯＴＮのマックスポンダを挙げるが、これに限定されず、他種の伝送装置であってもよい。ＯＴＮの技術は、ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector（国際電気通信連合））勧告Ｇ．７０９に規定されている。
【００１１】
伝送装置は、ネットワーク側光送受信器１０と、ネットワーク（ＮＷ）処理部１１と、ＤＥＭＵＸ部１２と、ＭＵＸ部１３と、クロスコネクト部１４と、複数のクライアント処理部１５と、複数の光送受信器１６とを有する。ネットワーク側光送受信器１０は、ネットワークの伝送路（光ファイバなど）を介して他の伝送装置との間で光信号を送受信する。ネットワーク側光送受信器１０は、例えば、電気信号を光信号に変換する電気−光変換部及び光信号を電気信号に変換する光−電気変換部を有する。
【００１２】
ネットワーク処理部１１は、ネットワーク側光送受信器１０から入力された電気信号の受信処理を行い、ＯＴＮフレームとしてＤＥＭＵＸ部１２に出力する。また、ネットワーク処理部１１は、ＭＵＸ部１３からＯＴＮフレームを受信し、送信処理を行ってネットワーク側光送受信器１０に出力する。
【００１３】
ＤＥＭＵＸ部１２は、例えば、ネットワーク処理部１１から入力されたＯＴＵフレームから複数のＯＤＵ（Optical Data Unit）フレームを取得してクロスコネクト部１４に出力する。ＭＵＸ部１３は、クロスコネクト部１４から入力された複数のＯＤＵフレームを多重することでＯＴＵフレームを生成しネットワーク処理部１１に出力する。
【００１４】
クロスコネクト部１４は、ＤＥＭＵＸ部１２、ＭＵＸ部１３、及び複数のクライアント処理部１５の間でＯＤＵフレームを交換する。より具体的には、クロスコネクト部１４は、ＤＥＭＵＸ部１２から入力されたＯＤＵフレームを、その宛先に応じたクライアント処理部１５に出力する。また、クロスコネクト部１４は、クライアント処理部１５から入力されたＯＤＵフレームをＭＵＸ部１３に出力する。
【００１５】
クライアント処理部１５は、光送受信器１６から入力されたクライアント信号の受信処理を行い、ＯＤＵフレームとしてクロスコネクト部１４に出力する。また、クライアント処理部１５は、クロスコネクト部１４から入力されたＯＤＵフレームの送信処理を行い、クライアント信号として光送受信器１６に出力する。
【００１６】
光送受信器１６は、クライアント処理部１５から入力されたクライアント信号を光信号に変換して、クライアント側のネットワークへ送信する。また、光送受信器１６は、クライアント側ネットワークから入力されたクライアント信号を電気信号に変換して、クライアント処理部１５に出力する。
【００１７】
図２は、クライアント処理部１５の一例を示す構成図である。クライアント処理部１５は、マッピング部３１と、Ｔｘ側ＳＥＲＤＥＳ（Serializer/Deserializer）３２と、デマッピング部３３と、クロック切り替え部３４と、Ｒｘ側ＳＥＲＤＥＳ３５と、発振器３６と、クロック同期部２を有する。
【００１８】
発振器３６は、例えば水晶発振器であり、基準クロック信号ＣＬＫｒを生成してＴｘ側ＳＥＲＤＥＳ３２及びクロック同期部２に出力する。Ｔｘ側ＳＥＲＤＥＳ３２は、光送受信器１６から入力されたクライアント信号の送信データＴｘＤＴを、基準クロック信号ＣＬＫｒに基づいて、シリアルデータからｎ（bit）幅のパラレルデータに変換してマッピング部３１に出力する。また、Ｔｘ側ＳＥＲＤＥＳ３２は、基準クロック信号ＣＬＫｒをｎ分周することにより、送信データＴｘＤＴに同期した送信クロック信号ＴｘＣＬＫを生成してマッピング部３１に出力する。
【００１９】
マッピング部３１は、送信クロック信号ＴｘＣＬＫに基づきパラレルデータの送信データＴｘＤＴを受信する。マッピング部３１は、送信データＴｘＤＴをＯＤＵフレームＳ１にマッピングし、送信信号Ｓ１としてクロスコネクト部１４に出力する。
【００２０】
デマッピング部３３は、クロスコネクト部１４からＯＤＵフレームＳ２を受信して、デマッピング処理を行う。これにより、デマッピング部３３は、ＯＤＵフレームＳ２から受信データＲｘＤＴとそのクロック成分ｅｎを抽出する。クロック成分ｅｎは、ＯＰＵ（Optical channel Payload Unit）オーバーヘッド内のＪＣ（Justification Control）に基づき抽出される。
【００２１】
デマッピング部３３は、受信データＲｘＤＴとそのクロック成分ｅｎをクロック切り替え部３４に出力する。受信データＲｘＤＴは、ｎ（bit）のパラレルデータとしてクロック切り替え部３４に出力される。また、クロック成分ｅｎは、クロック同期部２に入力される。
【００２２】
クロック同期部２は、クロック成分ｅｎに同期した受信クロック信号ＲｘＣＬＫをＲｘ側ＳＥＲＤＥＳ３５に出力する。より具体的には、クロック同期部２は、発振器３６から入力された基準クロック信号ＣＬＫｒをクロック成分ｅｎに同期させ、受信クロック信号ＲｘＣＬＫとして出力する。
【００２３】
Ｒｘ側ＳＥＲＤＥＳ３５は、受信クロック信号ＲｘＣＬＫに基づき、クロック切り替え部３４から入力されたパラレルデータの受信データＲｘＤＴをシリアルデータに変換して光送受信器１６に出力する。つまり、Ｒｘ側ＳＥＲＤＥＳ３５は、受信クロック信号ＲｘＣＬＫに基づき受信データＲｘＤＴを伝送する。
【００２４】
また、Ｒｘ側ＳＥＲＤＥＳ３５は、受信クロック信号ＲｘＣＬＫをｎ分周することにより、パラレルデータの受信データＲｘＤＴに同期したパラレル用受信クロック信号ＲｘＣＬＫｐを生成しクロック切り替え部３４に出力する。クロック切り替え部３４は、受信データＲｘＤＴの伝送クロックをクロック成分ｅｎからパラレル用受信クロック信号ＲｘＣＬＫｐに切り替えて、受信データＲｘＤＴをＲｘ側ＳＥＲＤＥＳ３５に出力する。
【００２５】
このように、伝送装置は、受信した信号Ｓ２から受信データＲｘＤＴとクロック成分ｅｎを抽出し、クロック成分ｅｎに同期した受信クロック信号ＲｘＣＬＫに基づき受信データＲｘＤＴを伝送する。なお、本実施例において、クロック成分ｅｎはＪＣから抽出されるが、ＳＯＮＥＴ／ＳＤＨの伝送装置の場合、Ｐ．Ｊ（Pointer Justification）から抽出され、スタッフ多重の伝送装置の場合、Staff Bitから抽出される。
【００２６】
クロック同期部２は、基準クロック信号ＣＬＫｒをクロック成分ｅｎに同期させることで、受信クロック信号ＲｘＣＬＫを再生する。仮にクロック同期部２がＤＰＬＬやジッタクリーナーなどのクロック専用部品により同期処理を行う場合、伝送装置は、信号処理用のチップ部品とは別に、クライアント信号分のクロック専用部品を実装する必要があるため、規模が大きくなる。
【００２７】
そこで、クロック同期部２は、以下に述べるように、クロック専用部品を用いず、パラレルデータをＳＥＲＤＥＳによりシリアル変換することで、小規模な構成で受信クロック信号ＲｘＣＬＫを再生する。より具体的には、クロック同期部２は、周波数差検出部２０と、フィルタ２１と、遷移制御部２２と、ビットデータテーブル２３と、ＳＥＲＤＥＳ２４とを有する。
【００２８】
周波数差検出部２０は、検出部の一例であり、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫ’の周波数の差Δｆを検出する。受信クロック信号ＲｘＣＬＫ’は、基準クロック信号ＣＬＫｒに基づき生成された、受信クロック信号ＲｘＣＬＫと同一の信号であり、ＳＥＲＤＥＳ２４から周波数差検出部２０に出力される。フィルタ２１は、例えばＦＩＲ（Finite Impulse Response）フィルタやＩＩＲ（Infinite Impulse Response）フィルタであり、周波数の差Δｆを平滑化してそのノイズ成分を除去する。なお、フィルタ２１は、周波数の差Δｆのノイズ成分が十分に少なければ、設けなくてもよい。
【００２９】
遷移制御部２２は、選択部の一例であり、ビットデータテーブル２３内の複数のビットデータから、周波数の差Δｆに応じたビットデータＸを選択してＳＥＲＤＥＳ２４に出力する。ビットデータＸは、パラレルデータの一例であり、ｎ（bit）の幅を有する。遷移制御部２２は、周波数の差Δｆに応じて、受信クロック信号ＲｘＣＬＫの位相の遷移方向及び遷移量を決定し、その決定に応じた制御値ＳＴをビットデータテーブル２３に出力する。
【００３０】
ビットデータテーブル２３には、０と１（２進数）がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得られる複数のビットデータが記録されている。ビットデータテーブル２３は、遷移制御部２２から入力された制御値ＳＴに応じたビットデータＸをＳＥＲＤＥＳ２４に出力する。なお、ビットデータテーブル２３は、例えばＲＡＭ（Random Access Memory）などにより形成されている。
【００３１】
ＳＥＲＤＥＳ２４は、出力部の一例であり、遷移制御部２２により選択されたビットデータＸをシリアルデータに変換し、受信クロック信号ＲｘＣＬＫとしてＲｘ側ＳＥＲＤＥＳ３５に出力する。
【００３２】
したがって、クロック同期部２は、受信クロック信号ＲｘＣＬＫとクロック成分ｅｎの周波数の差Δｆに応じてビットデータＸを選択し、選択したビットデータＸをシリアルデータに変換することにより受信クロック信号ＲｘＣＬＫを再生する。このとき、ビットデータＸは、０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得られる複数のビットデータから選択されるため、受信クロック信号ＲｘＣＬＫの位相が選択に応じて遷移する。
【００３３】
このため、受信クロック信号ＲｘＣＬＫは、クロック成分ｅｎと周波数が一致して同期することができる。したがって、クロック同期部２は、クロック専用部品を用いずに小規模な構成で受信クロック信号ＲｘＣＬＫを再生できる。以下にクロック同期部２の詳細を説明する。
【００３４】
図３は、周波数差検出部２０の一例を示す構成図である。周波数差検出部２０は、カウンタ２００，２０３と、カウンタ値保持部２０１と、監視部２０２と、セレクタ２０４と、減算回路２０５とを有する。
【００３５】
カウンタ２００は、第１カウンタの一例であり、クロック成分ｅｎに同期してカウント動作する。より具体的には、カウンタ２００が計数するカウンタ値Ｃ１は、一定期間ごとのクロック成分ｅｎのクロック数である。カウンタ値保持部２０１は、例えばメモリであり、監視部２０２の指示に従いカウンタ２００のカウンタ値Ｃ１（以下、Ｃ１’）を保持する。
【００３６】
セレクタ２０４は、監視部２０２から入力された選択信号ＳＥＬに基づいて、カウンタ２００のカウンタ値Ｃ１とカウンタ値保持部２０１が保持したカウンタ値Ｃ１’の一方を選択して減算回路２０５に出力する。
【００３７】
監視部２０２は、クロック成分ｅｎの入力断及び周期の異常を監視し、監視周期ごとにカウンタ値保持部２０１にカウンタ値の保持を指示する。監視部２０２は、クロック成分ｅｎが正常状態である場合、カウンタ２００のカウンタ値Ｃ１が選択されるように選択信号ＳＥＬを出力し、クロック成分ｅｎが異常状態である場合、カウンタ値保持部２０１のカウンタ値Ｃ１’が選択されるように選択信号ＳＥＬを出力する。
【００３８】
一方、カウンタ２０３は、第２カウンタの一例であり、受信クロック信号ＲｘＣＬＫ’に同期してカウント動作する。より具体的には、カウンタ２０３が計数するカウンタ値Ｃ２は、一定期間ごとの受信クロック信号ＲｘＣＬＫ’のクロック数である。
【００３９】
減算回路２０５は、カウンタ２０３のカウンタ値Ｃ２から、セレクタ２０４から出力されたカウンタ値Ｃ１，Ｃ１’を減算して、周波数の差Δｆとして出力する。すなわち、減算回路２０５は、カウンタ２００のカウンタ値（クロック数）Ｃ１とカウンタ２０３のカウンタ値Ｃ２の差を算出することにより周波数の差Δｆを検出する。このため、周波数差検出部２０は、簡単な構成で周波数の差Δｆを検出できる。
【００４０】
また、監視部２０２は、クロック成分ｅｎが異常である場合、カウンタ値保持部２０１に保持されたカウンタ値Ｃ１’を減算回路２０５に出力させる。このため、周波数差検出部２０は、クロック成分ｅｎが異常である場合でも、異常になる前のカウンタ値Ｃ１’を用いて、周波数の差Δｆの検出を継続できる。
【００４１】
図４（ａ）には、ビットデータテーブル２３の一例が示されている。ビットデータテーブル２３には、制御値ＳＴ（＝０，１，２・・・，７）に対応する７種のビットデータが記録されている。各ビットデータは、一例として、８（bit）幅のパラレルデータである。ビットデータテーブル２３は、遷移制御部２２から入力された制御値ＳＴに応じたビットデータをＳＥＲＤＥＳ２４に出力する。なお、図４（ａ）には、その出力順が矢印で示されている。
【００４２】
制御値ＳＴ＝０のビットデータは、連続する４個の「０」と連続する４個の「１」から構成される。制御値ＳＴ＝１のビットデータは、制御値ＳＴ＝０のビットデータを上位側（出力順が最も早いのビット側）へ１ビットシフトしたものであり、制御値ＳＴ＝２のビットデータは、制御値ＳＴ＝０のビットデータを上位側へ２ビットシフトしたものである。制御値ＳＴ＝３〜７のビットデータは、制御値ＳＴ＝０のビットデータを上位側へそれぞれ３〜７ビットシフトしたものである。
【００４３】
また、シフト方向を反転させて見た場合、制御値ＳＴ＝７のビットデータは、制御値ＳＴ＝０のビットデータを下位側（出力順が最も遅いビット側）へ１ビットシフトしたものであり、制御値ＳＴ＝６のビットデータは、制御値ＳＴ＝０のビットデータを下位側へ２ビットシフトしたものである。制御値ＳＴ＝５〜１のビットデータは、制御値ＳＴ＝０のビットデータを下位側へそれぞれ３〜７ビットシフトしたものである。
【００４４】
このように、ビットデータテーブル２３には、「０」と「１」がそれぞれ連続するビットパタンを１ビットずつシフトして得たビットデータが記録されているため、制御値ＳＴを調整することで、ＳＥＲＤＥＳ２４から出力されるシリアルデータ（つまりビット列）により構成される受信クロック信号ＲｘＣＬＫの位相が調整される。
【００４５】
図４（ｂ）には、シリアルデータの一例が示されている。シリアルデータは、制御値ＳＴ＝０〜７の各々の場合について示されている。
【００４６】
ＳＴ＝０の場合のシリアルデータを参照すると、ビットデータＸは「０」と「１」をそれぞれ４（bit）ずつ有しているため、受信クロック信号ＲｘＣＬＫのデューティー比は５０（％）となる。また、他のＳＴの場合のシリアルデータは、ＳＴ＝０の場合のシリアルデータを１ビットずつシフトしたものである。このため、遷移制御部２２は、制御値ＳＴに応じて受信クロック信号ＲｘＣＬＫの位相を遷移させることができる。
【００４７】
遷移制御部２２は、図４（ａ）中の遷移方向の＋側（ＳＴ＝０からＳＴ＝７に向かう方向及びＳＴ＝７→０の切り替え方向）へ制御値ＳＴを変化させることで受信クロック信号ＲｘＣＬＫの位相を早めることができる。また、遷移方向の−側（ＳＴ＝７からＳＴ＝０に向かう方向及びＳＴ＝０→７の切り替え方向）へ制御値ＳＴを変化させることで受信クロック信号ＲｘＣＬＫの位相を遅らせることができる。以下に受信クロック信号ＲｘＣＬＫの位相調整について述べる。
【００４８】
図５は、クロック位相の調整処理の一例を示すフローチャートである。本処理は、一定時間ごとに繰り返し実行される。
【００４９】
周波数差検出部２０は、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫ’の周波数の差Δｆを検出する（ステップＳｔ１）。次に、遷移制御部２２は、周波数の差Δｆが０であるか否かを判定する（ステップＳｔ２）。遷移制御部２２は、周波数の差Δｆが０である場合（ステップＳｔ２のＹｅｓ）、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫが同期しているため、制御値ＳＴを変更しない（ステップＳｔ４）。
【００５０】
すなわち、遷移制御部２２は、周波数の差Δｆがない場合（Δｆ＝０）、ビットデータＸの選択を維持する。このため、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫの同期状態（周波数の一致）が維持される。
【００５１】
また、遷移制御部２２は、周波数の差Δｆが０ではない場合（ステップＳｔ２のＮｏ）、周波数の差Δｆが０より大きいか否か（つまり正負）を判定する（ステップＳｔ３）。遷移制御部２２は、周波数の差Δｆが正である場合（ステップＳｔ３のＹｅｓ）、制御値ＳＴを遷移方向の−側へ変化させる（ステップＳｔ５）。
【００５２】
図６（ａ）及び図６（ｂ）は、制御値ＳＴを遷移方向の−側へ変化させた場合の例を示す。図６（ａ）には位相を遷移させない場合の受信クロック信号の出力例が示され、図６（ｂ）には位相を−側に遷移させる場合の受信クロック信号の出力例が示されている。
【００５３】
本例では、ビットデータＤ１〜Ｄ４が、この順でＳＥＲＤＥＳ２４へ出力され、ＳＥＲＤＥＳ２４は、基準クロック信号ＣＬＫｒに基づきビットデータＤ１〜Ｄ４を順次にシリアルデータに変換し、受信クロック信号ＲｘＣＬＫとして出力する。遷移制御部２２は、位相を遷移させない場合、図６（ａ）に示されるように、ＳＴ＝０のビットデータＤ１〜Ｄ４を出力する。このため、ＳＥＲＤＥＳ２４は、立ち上がりと立ち下がりが１クロックの時間幅Ｔに合った受信クロック信号ＲｘＣＬＫを出力する。
【００５４】
一方、遷移制御部２２は、位相を−側に遷移させる場合、図６（ｂ）に示されるように、ＳＴ＝０のビットデータＤ１，Ｄ２とＳＴ＝７のビットデータＤ３，Ｄ４を順次に出力する。このため、ＳＥＲＤＥＳ２４は、ビットデータＤ３，Ｄ４をシリアルデータとして出力したとき、立ち上がりと立ち下がりが１クロックの時間幅Ｔから時間Δｔだけずれた受信クロック信号ＲｘＣＬＫを出力する。ここで、時間Δｔは、１クロックの時間幅Ｔの８分の１に相当する。
【００５５】
すなわち、ＳＥＲＤＥＳ２４は、図６（ａ）の場合より１／８クロック分だけ遅延した受信クロック信号ＲｘＣＬＫを出力する。これにより、遷移制御部２２は、受信クロック信号ＲｘＣＬＫの位相を−側へ遷移させる。
【００５６】
再び図５を参照すると、遷移制御部２２は、周波数の差Δｆが負である場合（ステップＳｔ３のＮｏ）、制御値ＳＴを遷移方向の＋側へ変化させる（ステップＳｔ６）。このようにして、クロック位相の調整処理は行われる。
【００５７】
図７（ａ）及び図７（ｂ）は、制御値ＳＴを遷移方向の＋側へ変化させた場合の例を示す。図７（ａ）には位相を遷移させない場合の受信クロック信号の出力例が示され、図７（ｂ）には位相を＋側に遷移させる場合の受信クロック信号の出力例が示されている。なお、図７（ａ）は、図６（ａ）と同一であるため、説明を省略する。
【００５８】
遷移制御部２２は、位相を＋側に遷移させる場合、図７（ｂ）に示されるように、ＳＴ＝０のビットデータＤ１，Ｄ２とＳＴ＝１のビットデータＤ３，Ｄ４を順次に出力する。このため、ＳＥＲＤＥＳ２４は、ビットデータＤ３，Ｄ４をシリアルデータとして出力したとき、立ち上がりと立ち下がりが１クロックの時間幅Ｔから時間Δｔだけずれた受信クロック信号ＲｘＣＬＫを出力する。
【００５９】
すなわち、ＳＥＲＤＥＳ２４は、図７（ａ）の場合より１／８クロック分だけ早い受信クロック信号ＲｘＣＬＫを出力する。これにより、遷移制御部２２は、受信クロック信号ＲｘＣＬＫの位相を＋側へ遷移させる。
【００６０】
本実施例において、ビットデータは８（bit）幅のパラレルデータであるため、受信クロック信号ＲｘＣＬＫの位相は１／８クロックの単位時間Δｔで調整されるが、ビットデータの幅を増やせば分解能を向上することができる。例えば、ビットデータの幅を１６（bit）とした場合、受信クロック信号ＲｘＣＬＫの位相は１／１６クロックの単位時間Δｔで調整される。
【００６１】
しかし、ビットデータの幅を増やせば、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫの同期処理の所要時間が増加する。そこで、遷移制御部２２は、周波数の差Δｆに応じて位相の遷移量を決定する。例えば、遷移制御部２２は、周波数の差Δｆが所定の閾値ＴＨより小さい場合、図６（ａ）〜図７（ｂ）の例のように、制御値ＳＴを１つずつ変化させるが、周波数の差Δｆが所定の閾値ＴＨより小さい場合、制御値ＳＴを２つずつ変化させる。つまり、遷移制御部２２は、周波数の差Δｆに応じて制御値ＳＴの変化量ΔＳＴを選択する。
【００６２】
図８（ａ）にはΔＳＴ＝１の場合のクロック信号の出力例が示され、図８（ｂ）にはΔＳＴ＝２の場合のクロック信号の出力例が示されている。本例では、受信クロック信号ＲｘＣＬＫは、クロック成分ｅｎと同期するために２×Δｔ、つまり１／１６クロック分だけ位相を遅延させる必要があると仮定する。
【００６３】
遷移制御部２２は、ΔＳＴ＝１の場合、図８（ａ）に示されるように、ＳＴ＝０のビットデータＤ１、ＳＴ＝７のビットデータＤ２、ＳＴ＝６のビットデータＤ３，Ｄ４を順次に出力する。このため、ＳＥＲＤＥＳ２４は、ビットデータＤ２をシリアルデータとして出力したとき、１／８クロック分（Δｔ）だけ遅延した受信クロック信号ＲｘＣＬＫを出力し、ビットデータＤ３をシリアルデータとして出力したとき、１／１６クロック分（２×Δｔ）だけ遅延した受信クロック信号ＲｘＣＬＫを出力する。
【００６４】
このため、遷移制御部２２は、受信クロック信号ＲｘＣＬＫの同期処理に、２回の制御値ＳＴの出力が必要となる。したがって、受信クロック信号ＲｘＣＬＫの同期処理の所要時間は２×Ｔとなる。
【００６５】
一方、遷移制御部２２は、ΔＳＴ＝２の場合、図８（ｂ）に示されるように、ＳＴ＝０のビットデータＤ１、ＳＴ＝６のビットデータＤ２〜Ｄ４を順次に出力する。このため、ＳＥＲＤＥＳ２４は、ビットデータＤ２をシリアルデータとして出力したとき、１／１６クロック分（２×Δｔ）だけ遅延した受信クロック信号ＲｘＣＬＫを出力する。
【００６６】
このため、遷移制御部２２は、１回の制御値ＳＴの出力のみで受信クロック信号ＲｘＣＬＫの同期処理を行うことができる。したがって、受信クロック信号ＲｘＣＬＫの同期処理の所要時間はＴとなり、ΔＳＴ＝１の場合の１／２に短縮される。
【００６７】
このように、遷移制御部２２は、周波数の差Δｆが所定の閾値ＴＨ以上である場合、周波数の差Δｆが所定の閾値ＴＨより小さい場合より受信クロック信号ＲｘＣＬＫの位相が大きく遷移するようにビットデータＸを選択する。このため、受信クロック信号ＲｘＣＬＫの同期処理の所要時間が短縮される。
【００６８】
図９は、遷移制御部２２の一例を示す構成図である。遷移制御部２２は、遷移方向判定部２２０と、遷移量判定部２２１と、制御値決定部２２２とを有する。遷移量判定部２２１は、比較部２２１ａ及びセレクタ２２１ｂを有する。
【００６９】
遷移方向判定部２２０は、図５を参照して述べたように、周波数の差Δｆに基づいて制御値ＳＴの制御方向ＳＧ（＋側または−側）を判定し、判定結果を制御値決定部２２２に出力する。比較部２２１ａは、周波数の差Δｆと閾値ＴＨを比較し、比較結果ＳＬをセレクタ２２１ｂに出力する。セレクタ２２１ｂは、制御値ＳＴの変化量ΔＳＴ＝０〜２から比較結果ＳＬに応じたΔＳＴを選択して、制御値決定部２２２に出力する。制御値決定部２２２は、制御値ＳＴの変化量ΔＳＴと制御方向ＳＧから制御値ＳＴを決定し、ビットデータテーブル２３に出力する。
【００７０】
図１０は、制御値ＳＴの変化量の決定処理の一例を示すフローチャートである。本処理は、例えば一定周期ごとに行われる。
【００７１】
遷移量判定部２２１は、周波数の差Δｆが０であるか否かを判定する（ステップＳｔ１１）。遷移量判定部２２１は、周波数の差Δｆが０である場合（ステップＳｔ１１のＹｅｓ）、制御値ＳＴの変化量ΔＳＴ＝０とする（ステップＳｔ１４）。この場合、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫは同期しているため、遷移制御部２２は制御値ＳＴを維持する。
【００７２】
また、遷移量判定部２２１は、周波数の差Δｆが０ではない場合（ステップＳｔ１１のＮｏ）、周波数の差Δｆの絶対値（｜Δｆ｜）を所定の閾値ＴＨと比較する（ステップＳｔ１２）。遷移量判定部２２１は、周波数の差Δｆの絶対値が所定の閾値ＴＨより小さい場合（ステップＳｔ１２のＹｅｓ）、制御値ＳＴの変化量ΔＳＴ＝１とする（ステップＳｔ１３）。このため、例えば、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫが何かの影響で同期状態から非同期状態になった場合、伝送性能を維持するのに十分なジッタ特性の受信クロック信号ＲｘＣＬＫを生成することができる。
【００７３】
また、遷移量判定部２２１は、周波数の差Δｆの絶対値が所定の閾値ＴＨ以上である場合（ステップＳｔ１２のＮｏ）、制御値ＳＴの変化量ΔＳＴ＝２とする（ステップＳｔ１５）。このため、例えば、クロック断やクロック切り替えの直後のためにクロック成分ｅｎと受信クロック信号ＲｘＣＬＫが非同期状態である場合、迅速に同期状態を確立することができる。このようにして、制御値ＳＴの変化量の決定処理は行われる。
【００７４】
図１１にはクロック位相の調整例が示されている。図１１において、横軸は時刻を示し、縦軸は期間Ｔ１〜Ｔ４で検出された周波数の差Δｆを示す。本例において、周波数の差Δｆは、期間Ｔ１では１、期間Ｔ２では４、期間Ｔ３では２、期間Ｔ４では０であるものとする。また、閾値ＴＨは３とする。
【００７５】
期間Ｔ１において、周波数の差Δｆ＝１は閾値ＴＨ（＝３）より小さい。このため、遷移制御部２２は、次の期間Ｔ２において、変化量ΔＳＴ＝１として、８回の制御値ＳＴの出力を行う。これにより、周波数の差Δｆ＝１に応じた、１／８クロック×８回＝１クロック分の位相の遷移が行われる。
【００７６】
期間Ｔ２において、周波数の差Δｆ＝４は閾値ＴＨ（＝３）より大きい。このため、遷移制御部２２は、次の期間Ｔ３において、変化量ΔＳＴ＝２として、１６回の制御値ＳＴの出力を行う。これにより、周波数の差Δｆ＝４に応じた、１／４クロック×１６回＝４クロック分の位相の遷移が行われる。
【００７７】
期間Ｔ３において、周波数の差Δｆ＝２は閾値ＴＨ（＝３）より小さい。このため、遷移制御部２２は、次の期間Ｔ４において、変化量ΔＳＴ＝１として、１６回の制御値ＳＴの出力を行う。これにより、周波数の差Δｆ＝２に応じた、１／８クロック×１６回＝２クロック分の位相の遷移が行われる。
【００７８】
期間Ｔ４において、周波数の差Δｆ＝０であるため、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫは同期している。このため、期間Ｔ４の次の期間では、遷移制御部２２は、現在の制御値ＳＴを維持するので、変化量ΔＳＴ＝０である。したがって、クロック位相の遷移はない。
【００７９】
このように、遷移制御部２２は、クロック成分ｅｎに対する受信クロック信号ＲｘＣＬＫの追従特性に応じて、制御値ＳＴの変化量ΔＳＴと閾値ＴＨを決定し、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫを同期させることができる。なお、本例では、最初の期間Ｔ１からクロック位相の制御を行っているため、高速に受信クロック信号ＲｘＣＬＫをクロック成分ｅｎに追従させているが、これに限定されず、本例より緩やかに追従させてもよい。
【００８０】
また、ビットデータテーブル２３は、論理回路で構成してもよいが、回路規模の観点からすると、ＲＡＭで構成することが望ましい。この場合、ビットデータテーブル２３から読み出されたビットデータＸにビットエラーが生ずるおそれがあるため、ビットエラーの検出手段及び訂正手段を設けることが望ましい。
【００８１】
図１２は、クライアント処理部１５の他例を示す構成図である。より具体的には、図１２は、クロック同期部２を示す。なお、図１２において、図２と共通する構成については、同一の符号を付し、その説明を省略する。
【００８２】
クロック同期部２は、周波数差検出部２０と、フィルタ２１と、遷移制御部２２と、ビットデータテーブル２３と、ＳＥＲＤＥＳ２４と、比較訂正部２５と、前値保持部２６とを有する。比較訂正部２５は、訂正部の一例であり、ビットデータテーブル２３から出力されたビットデータＸn[7:0]を前値保持部に保持された前回のビットデータＸn-1[7:0]と比較することにより、ビットデータＸn[7:0]の誤りを検出して訂正する。
【００８３】
比較訂正部２５は、訂正されたビットデータＸを前値保持部２６及びビットデータテーブル２３に出力する。前値保持部２６は、出力されたビットデータＸを保持し、比較訂正部２５に前回のビットデータＸn-1[7:0]として出力する。ビットデータテーブル２３は、ビットデータにビットエラーがある場合、比較訂正部２５から出力されたビットデータＸに基づいてビットデータを修正する。
【００８４】
比較訂正部２５は、ＥＣＣ（Error Checking and Correction）によりビットエラー訂正を行ってもよいが、データ処理量を低減するため、ビットデータＸの規則性に基づきビットエラー訂正を行う。このため、比較訂正部２５は、制御値ＳＴの変化量ΔＳＴに応じた手法でビットデータＸn[7:0]と前回のビットデータＸn-1[7:0]を比較し、ビットデータＸを検査する。
【００８５】
図１３（ａ）にはΔＳＴ＝１の場合のビットデータの検査例が示されている。本例では、制御値ＳＴが１から２に変化した場合を例に挙げる。このため、ビットデータＸn[7:0]=「11000011」であり、前回のビットデータＸn-1[7:0] =「11100001」である。
【００８６】
ΔＳＴ＝１の場合、ビットデータＸn[7:0]は、前回のビットデータＸn-1[7:0]を上位側へ１ビットシフトものであるため、比較訂正部２５は、点線で示されるように、Ｘn[i]とＸn-1[(i+1) mod 8]（i=0-7）を比較する。比較訂正部２５は、比較の結果、不一致がある場合、ビットエラーを検出し、前回のビットデータＸn-1[7:0]に基づきビットデータＸn[7:0]を訂正する。
【００８７】
また、図１３（ｂ）にはΔＳＴ＝２の場合のビットデータの検査例が示されている。本例では、制御値ＳＴが１から３に変化した場合を例に挙げる。このため、ビットデータＸn[7:0]=「10000111」であり、前回のビットデータＸn-1[7:0] =「11100001」である。
【００８８】
ΔＳＴ＝２の場合、ビットデータＸn[7:0]は、前回のビットデータＸn-1[7:0]を上位側へ２ビットシフトものであるため、比較訂正部２５は、点線で示されるように、Ｘn[i]とＸn-1[(i+2) mod 8]を比較する。比較訂正部２５は、比較の結果、不一致がある場合、ビットエラーを検出し、前回のビットデータＸn-1[7:0]に基づきビットデータＸn[7:0]を訂正する。なお、ΔＳＴ＝０の場合、比較訂正部２５は、Ｘn[i]とＸn-1[i]を比較する。
【００８９】
このように、比較訂正部２５は、ビットデータＸの誤りを検出して訂正するため、誤ったビットデータＸによる受信クロック信号ＲｘＣＬＫの異常が防止される。
【００９０】
上述したクロックの再生方法によると、ＩＴＵ−Ｔ勧告Ｇ．８２５に規定されるＳＯＮＥＴのジッタ成分の要求値を満足することができる。
【００９１】
図１４にはジッタ成分の算出例が示されている。本例では、ＳＯＮＥＴ−ＯＣ３の受信信号Ｓ２の受信クロック信号ＲｘＣＬＫの再生を行い、ＳＥＲＤＥＳ２４の出力レートを１５５．５２（ＭＨｚ）とする。
また、本例では、ＳＥＲＤＥＳ２４に入力されるビットデータの幅ｎを８，１６，３２，６４（bit）とし、ビットデータのデータレートを１．２４４１６、２．４８８３２、４．９７６６４、９．９５３２８（Ｇｂｐｓ）とする。
【００９２】
ＳＯＮＥＴのＯＣ３のクロック成分の周波数及び基準クロック信号ＣＬＫｒを１５５．５２（ＭＨｚ）±２０（ｐｐｍ）とすると、周波数偏差の最大値は４０（ｐｐｍ）である。このため、両者の周波数の差Δｆは、最大で１５５．５２（ＭＨｚ）×４０（ｐｐｍ）／１００００００＝６２２０（Ｈｚ）となる。
【００９３】
ビットデータの幅ｎが８（bit）である場合、遷移制御部２２は、１／８クロック（＝０．１２５ＵＩ（Unit Interval））ずつ受信クロック信号ＲｘＣＬＫの位相を調整できる。したがって、位相調整回数は、６２２０／（１／８）＝４９７６０（回）である。このため、ジッタ成分は、ＵＩが０．１２５で、周波数が４９．７６（ｋＨｚ）である。なお、他のビットデータの幅ｎの場合のジッタ成分も上記と同様の手法で算出される。
【００９４】
これまで述べたように、実施例に係る伝送装置は、受信した信号Ｓ２から受信データＲｘＤＴとクロック成分ｅｎを抽出し、クロック成分ｅｎに同期した受信クロック信号ＲｘＣＬＫに基づき受信データＲｘＤＴを伝送する。伝送装置は、周波数差検出部２０と、遷移制御部２２と、ＳＥＲＤＥＳ２４とを有する。
【００９５】
周波数差検出部２０は、クロック成分ｅｎと受信クロック信号ＲｘＣＬＫの周波数の差Δｆを検出する。遷移制御部２２は、０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得られる複数のビットデータから、周波数の差Δｆに応じたビットデータＸを選択してＳＥＲＤＥＳ２４に出力する。ＳＥＲＤＥＳ２４は、遷移制御部２２により選択されたビットデータＸをシリアルデータに変換し、受信クロック信号ＲｘＣＬＫとして出力する。
【００９６】
上記の構成によると、伝送装置は、受信クロック信号ＲｘＣＬＫとクロック成分ｅｎの周波数の差Δｆに応じてビットデータＸを選択し、選択したビットデータＸをシリアルデータに変換することにより受信クロック信号ＲｘＣＬＫを再生する。このとき、ビットデータＸは、０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得られる複数のビットデータから選択されるため、受信クロック信号ＲｘＣＬＫの位相が選択に応じて遷移する。
【００９７】
このため、受信クロック信号ＲｘＣＬＫは、クロック成分ｅｎと周波数が一致して同期することができる。したがって、実施例に係る伝送装置によると、クロック専用部品を用いずに小規模な構成で受信クロック信号ＲｘＣＬＫを再生できる。
【００９８】
また、実施例に係るクロック再生方法は、受信した信号Ｓ２から受信データＲｘＤＴとクロック成分ｅｎを抽出し、受信データＲｘＤＴを伝送するために、クロック成分ｅｎに同期した受信クロック信号ＲｘＣＬＫを再生する方法であり、以下のステップを含む。
ステップ（１）：クロック成分ｅｎと受信クロック信号ＲｘＣＬＫの周波数の差Δｆを検出する。
ステップ（２）：０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得られる複数のビットデータから、周波数の差Δｆに応じたビットデータＸを選択してＳＥＲＤＥＳ２４に出力する。
ステップ（３）：その選択されたビットデータＸをシリアルデータに変換し、受信クロック信号ＲｘＣＬＫとして出力する。
【００９９】
実施例に係るクロック再生方法は、上記の伝送装置と同様の構成を含むので、上述した内容と同様の作用効果を奏する。
【０１００】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１０１】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  受信した信号から受信データとクロック成分を抽出し、前記クロック成分に同期したクロック信号に基づき前記受信データを伝送する伝送装置において、
前記クロック成分と前記クロック信号の周波数の差を検出する検出部と、
０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択する選択部と、
前記選択部により選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力する出力部とを有することを特徴とする伝送装置。
（付記２）  前記選択部は、前記周波数の差が所定値以上である場合、前記周波数の差が前記所定値より小さい場合より前記クロック信号の位相が大きく遷移するようにパラレルデータを選択することを特徴とする付記１に記載の伝送装置。
（付記３）  前記検出部は、前記クロック成分に同期してカウント動作する第１カウンタと、前記クロック信号に同期してカウント動作する第２カウンタとを有し、前記第１カウンタと前記第２カウンタのカウンタ値の差を算出することにより前記周波数の差を検出することを特徴とする付記１または２に記載の伝送装置。
（付記４）  前記選択部は、前記周波数の差がない場合、パラレルデータの選択を維持することを特徴とする付記１乃至３の何れかに記載の伝送装置。
（付記５）  前記複数のパラレルデータの誤りを検出して訂正する訂正部を、さらに有することを特徴とする付記１乃至４の何れかに記載の伝送装置。
（付記６）  受信した信号から受信データとクロック成分を抽出し、前記受信データを伝送するために、前記クロック成分に同期したクロック信号を再生するクロック再生方法において、
前記クロック成分と前記クロック信号の周波数の差を検出し、
０と１がそれぞれ連続するビットパタンを互いに異なるビット数だけシフトして得た複数のパラレルデータから、前記周波数の差に応じたパラレルデータを選択し、
該選択されたパラレルデータをシリアルデータに変換し、前記クロック信号として出力することを特徴とするクロック再生方法。
（付記７）  前記周波数の差が所定値以上である場合、前記周波数の差が前記所定値より小さい場合より前記クロック信号の位相が大きく遷移するようにパラレルデータを選択することを特徴とする付記６に記載のクロック再生方法。
（付記８）  前記クロック成分に同期してカウント動作する第１カウンタのカウンタ値と前記クロック信号に同期してカウント動作する第２カウンタのカウンタ値のカウンタ値の差を算出することにより前記周波数の差を検出することを特徴とする付記６または７に記載のクロック再生方法。
（付記９）  前記周波数の差がない場合、パラレルデータの選択を維持することを特徴とする付記６乃至８の何れかに記載のクロック再生方法。
（付記１０）  さらに、前記複数のパラレルデータの誤りを検出して訂正することを特徴とする付記６乃至９の何れかに記載のクロック再生方法。
【符号の説明】
【０１０２】
２０       周波数差検出部
２２       遷移制御部
２３       ビットデータテーブル
２４       ＳＥＲＤＥＳ
ＲｘＣＬＫ      受信クロック信号
ｅｎ       クロック成分
ＲｘＤＴ      受信データ
【図１】
2017011342.tif 000003
【図２】
2017011342.tif 000004
【図３】
2017011342.tif 000005
【図４】
2017011342.tif 000006
【図５】
2017011342.tif 000007
【図６】
2017011342.tif 000008
【図７】
2017011342.tif 000009
【図８】
2017011342.tif 000010
【図９】
2017011342.tif 000011
【図１０】
2017011342.tif 000012
【図１１】
2017011342.tif 000013
【図１２】
2017011342.tif 000014
【図１３】
2017011342.tif 000015
【図１４】
2017011342.tif 000016