(57)【要約】【課題】信号特性の劣化を簡単な構成で抑制する。【解決手段】主配線（信号伝送ライン７ｂ）を、接続部（７ｅ）・（７ｅ）間の信号伝送時間が接続部（７ｅ）から集積回路（ドライバＬＳＩチップ７ｃ）までの分岐配線（分岐配線７ｄ・ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも長くなるように配置する。【選択図】図５
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【特許請求の範囲】
【請求項１】
主配線が形成された基板と、複数の集積回路と、前記集積回路を前記主配線にマルチドロップ接続する、前記集積回路毎に設けられた分岐配線とを備え、前記主配線における前記各分岐配線の接続部間の間隔が、当該接続部間の信号伝達時間が最短となるように配線した場合の当該接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造であって、
前記主配線は、前記接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも長くなるように配置されていることを特徴とする配線構造。
【請求項２】
前記接続部間の信号伝送時間が最短となるのは前記主配線を前記基板の表面に直線的に配置した場合であり、
前記主配線は、前記接続部間の配線長が当該接続部間の直線距離よりも長いことを特徴とする請求項１に記載の配線構造。
【請求項３】
前記接続部間の信号伝送時間が最短となるのは前記主配線を前記基板の表面に直線的に配置した場合であり、
前記主配線における前記接続部間の領域の一部または全部が前記基板の内層に埋め込まれており、
前記分岐配線は前記基板の基板面上または前記基板の外部に配置されていることを特徴とする請求項１または２に記載の配線構造。
【請求項４】
前記主配線の終端部に接続された終端抵抗を備え、
前記終端抵抗の抵抗値は、前記主配線に前記分岐配線が接続されていない場合の当該主配線の特性インピーダンスよりも低い値に設定されていることを特徴とする請求項１から３のいずれか１項に記載の配線構造。
【請求項５】
主配線が形成された基板と、複数の集積回路と、前記集積回路を前記主配線にマルチドロップ接続する、前記集積回路毎に設けられた分岐配線とを備え、前記主配線における前記各分岐配線の接続部間の間隔が、当該接続部間の信号伝達時間が最短となるように配線した場合の当該接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造であって、
前記主配線の終端部に接続された終端抵抗を備え、
前記終端抵抗の抵抗値は、前記主配線に前記分岐配線が接続されていない場合の当該主配線の特性インピーダンスよりも低い値に設定されていることを特徴とする配線構造。
【請求項６】
請求項１から５のいずれか１項に記載の配線構造を備えていることを特徴とする液晶表示装置。
【請求項７】
請求項６に記載の液晶表示装置を備えていることを特徴とするテレビジョン受像機。
【請求項８】
主配線が形成された基板と、複数の集積回路と、前記集積回路を前記主配線にマルチドロップ接続する、前記集積回路毎に設けられた分岐配線とを備え、前記主配線における前記各分岐配線の接続部間の間隔が、当該接続部間の信号伝達時間が最短となるように配線した場合の当該接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造の設計方法であって、
前記接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも長くなるように前記主配線を配置することを特徴とする方法。
【請求項９】
主配線が形成された基板と、複数の集積回路と、前記集積回路を前記主配線にマルチドロップ接続する、前記集積回路毎に設けられた分岐配線とを備え、前記主配線における前記各分岐配線の接続部間の間隔が、当該接続部間の信号伝達時間が最短となるように配線した場合の当該接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造の設計方法であって、
前記主配線の終端部に終端抵抗を接続し、
前記終端抵抗の抵抗値を、前記主配線に前記分岐配線が接続されていない場合の当該主配線の特性インピーダンスよりも低い値に設定することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の配線構造、液晶表示装置、テレビジョン受像機、および液晶表示装置の配線構造の設計方法に関するものである。
【背景技術】
【０００２】
従来、複数の集積回路が接続された信号伝送線路における信号特性の劣化を抑制するための技術が開発されている。
【０００３】
例えば、特許文献１には、複数の集積回路が直列に接続された信号伝送線路において、各集積回路に、信号伝送線路における当該集積回路に対応する部分の特性インピーダンスに整合するように設計された内蔵終端抵抗器を配置する技術が開示されている。
【０００４】
また、特許文献２には、主配線から分岐された多数の被供給先に信号を供給する配線構造において、一端が被供給先に接続され、他端が終端処理された分岐配線を、平行長さが所望の信号の１／４波長となるように主配線と平行に配置する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５３０００１号公報（２００２年９月１０日公開）
【特許文献２】特開２００４−１９３８２０号公報（２００４年７月８日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年、液晶表示パネルの高解像度化が進んでおり、いわゆる４Ｋパネル（横４０００画素×縦２０００画素程度の解像度を有する液晶表示パネル）や８Ｋパネル（横８０００画素×縦４０００画素程度の解像度を有する液晶表示パネル）などの高解像度の液晶表示パネルが実現している。
【０００７】
これらの高解像度の液晶表示パネルを備えた液晶表示装置では、一般に、液晶表示パネルの外縁部に沿って複数のソースドライバが等間隔で配置されている。また、それら複数のソースドライバは、一般に、配線数を低減するために、差動信号出力ＩＣから終端抵抗へと続く主配線にマルチドロップ接続されている。
【０００８】
ところが、複数のソースドライバを主配線にマルチドロップ接続した場合、主配線における各ソースドライバへの分岐配線の接続部において特性インピーダンスが低下してしまうという問題がある。
【０００９】
図９は、主配線１０１に複数のソースドライバ１０３をマルチドロップ接続した場合の特性インピーダンスの変化を示す説明図であり、（ａ）は主配線１０１からソースドライバ１０３までの分岐配線１０２の接続部間の距離Ｂが分岐配線１０２の長さＡに対して十分に長い場合（接続部間の信号伝送に要する時間が接続部からソースドライバ１０３までの信号伝送に要する時間よりも十分に長い場合）を示しており、（ｂ）は分岐配線１０２の接続部間の距離Ｂが分岐配線１０２の長さＡよりも短い場合（接続部間の信号伝送に要する時間が接続部からソースドライバ１０３までの信号伝送に要する時間以下である場合）を示している。
【００１０】
図９の（ａ）に示すように、分岐配線１０２の接続部間の距離が十分に長い場合には、主配線１０１における各ソースドライバ１０３への分岐配線１０２の接続部において特性インピーダンスの低下が生じた場合であっても次の接続部に至るまでの間に特性インピーダンスは回復する。
【００１１】
ところが、図９の（ｂ）に示すように分岐配線１０２の接続部間の距離が短い場合には、次の接続部あるいは終端抵抗に至るまでの間に特性インピーダンスが十分に回復せず、低下したまま次の接続部あるいは終端抵抗に至ってしまう。このため、分岐配線１０２の接続部間の距離が短い場合には、次の接続部あるいは終端抵抗１０４との接続部において伝送信号の反射が生じるなどして伝送信号の波形劣化が生じてしまう。その結果、液晶表示パネルを安定して駆動することが困難になる。
【００１２】
特に、４Ｋパネルや８Ｋパネルなどの高解像度の液晶表示パネルの場合、ソースドライバの数が多くなり、かつソースドライバ間の間隔も狭くなるので、上記のような伝送信号の波形劣化が生じやすい。
【００１３】
そこで、４Ｋパネルや８Ｋパネルなどの高解像度の液晶表示パネルを備えた液晶表示装置において、上述した特許文献１や特許文献２の技術を利用することが考えられる。
【００１４】
しかしながら、上記特許文献１の技術には、集積回路毎に内蔵終端抵抗器を配置する必要があるので、部品点数が増加し、製造コストが増大してしまうという問題がある。また、特許文献１の技術には、集積回路間の配線状況毎に各集積回路に備えられる内蔵終端抵抗器の抵抗値を設定変更する必要があるので、設計に手間がかかるという問題もある。
【００１５】
また、上記特許文献２の技術では、被供給先の内部の信号伝送特性が考慮されていないので、十分な信号劣化の抑制効果が得ることができない場合がある。また、特許文献２の技術には、高速伝送が要求され、かつ配線数が多い場合に、分岐部分から被供給先までの配線長を短くすることが困難であるという問題もある。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複数のソースドライバがマルチドロップ接続された液晶表示装置の配線構造において、信号特性の劣化を簡単な構成で抑制することにある。
【課題を解決するための手段】
【００１７】
本発明の一態様にかかる液晶表示パネルの配線構造は、主配線が形成された基板と、複数の集積回路と、前記集積回路を前記主配線にマルチドロップ接続する、前記集積回路毎に設けられた分岐配線とを備え、前記主配線における前記各分岐配線の接続部間の間隔が、当該接続部間の信号伝達時間が最短となるように配線した場合の当該接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも短くなる間隔である液晶表示パネルの配線構造であって、前記主配線は、前記接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも長くなるように配置されていることを特徴としている。
【発明の効果】
【００１８】
上記の構成によれば、前記主配線が、前記接続部間の信号伝送時間が前記接続部から前記集積回路までの前記分岐配線を介した信号伝送時間よりも長くなるように配置されている。これにより、分岐配線の接続部間の直線距離が短い場合であっても、特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１にかかる液晶モニタの概略構成を示す分解斜視図である。
【図２】図１に示した液晶モニタに備えられる液晶コントロール基板およびソースドライバ基板の概略構成を示す説明図である。
【図３】図１に示した液晶モニタに備えられる液晶コントロール基板およびソースドライバ基板の概略構成を示す説明図である。
【図４】図１に示した液晶モニタに備えられるソースドライバ基板の断面図である。
【図５】（ａ）は図１に示した液晶モニタに備えられるソースドライバ基板に形成される信号伝送ラインの構成を示す説明図であり、（ｂ）はその変形例を示す説明図である。
【図６】本発明の実施形態２にかかる液晶モニタに備えられるソースドライバ基板の断面図である。
【図７】（ａ）は本発明の比較例にかかるソースドライバ基板におけるドライバＬＳＩチップの受信信号の波形を実測した結果を示す説明図であり、（ｂ）はそのシミュレーション結果を示している。
【図８】本発明の実施形態３にかかるソースドライバ基板におけるドライバＬＳＩチップの受信信号の波形を実測した結果を示す説明図であり、（ｂ）はそのシミュレーション結果を示している。
【図９】主配線に複数のソースドライバをマルチドロップ接続した従来のソースドライバ基板における特性インピーダンスの変化を示す説明図であり、（ａ）は主配線からソースドライバまでの分岐配線の接続部間の距離が分岐配線の長さに対して十分に長い場合の例を示しており、（ｂ）は分岐配線の接続部間の距離が短い場合の例を示している。
【発明を実施するための形態】
【００２０】
〔実施形態１〕
本発明の一実施形態について説明する。
【００２１】
図１は、本実施形態にかかる液晶モニタ１の概略構成を示す分解斜視図である。図１に示すように、液晶モニタ１は、液晶表示装置２と、液晶表示装置２を収容する背面側キャビネット４と、液晶表示装置２を収容した背面側キャビネットの前面側に取り付けられる額縁状の前面側キャビネット３とを備えている。
【００２２】
液晶表示装置２は、液晶表示パネル９、液晶コントロール基板５、ソースドライバ基板（基板）７、およびゲートドライバ基板（図示せず）などを備えている。
【００２３】
また、本実施形態では、矩形形状の液晶表示パネル９における長辺部分に沿って複数のソースドライバ基板７が配置されている。また、一部のソースドライバ基板７は伝送ケーブル６ａを介して液晶コントロール基板５に接続されており、当該ソースドライバ基板７に他のソースドライバ基板７が伝送ケーブル６ｂを介して接続されている。これにより、液晶コントロール基板５からの出力信号が各ソースドライバ基板７に順次伝送されるようになっている。なお、図１に示した構成では、４つのソースドライバ基板７を備えているが、ソースドライバ基板７の個数はこれに限るものではなく、１つであってもよく、２つまたは３つであってもよく、５つ以上であってもよい。
【００２４】
なお、液晶コントロール基板５は、伝送ケーブルを介してゲートドライバ基板にも接続されており、ゲートドライバ基板に備えられている各ゲートドライバを駆動するための信号を出力するようになっている（いずれも図示せず）。
【００２５】
図２および図３は、液晶コントロール基板５およびソースドライバ基板７の概略構成を示す説明図である。
【００２６】
図２に示したように、液晶コントロール基板５は、液晶コントロールＩＣ（集積回路）５ａ、信号伝送ライン５ｂ、およびケーブル接続コネクタ５ｃを備えている。また、信号伝送ライン５ｂの一端側は液晶コントロールＩＣ５ａに接続され、他端側はケーブル接続コネクタ５ｃに接続されている。
【００２７】
また、図２および図３に示したように、ソースドライバ基板７は、ケーブル接続コネクタ７ａ、信号伝送ライン（主配線）７ｂ、およびソースドライバ８を備えている。
【００２８】
信号伝送ライン７ｂの一端側はケーブル接続コネクタ７ａに接続され、他端側は終端抵抗７ｃに接続されており、ケーブル接続コネクタ７ａから終端抵抗７ｃに至るまでの領域に複数のドライバＬＳＩチップ（集積回路）８ｃがマルチドロップ接続されている。
【００２９】
本実施形態では、ソースドライバ８を少ない配線数で駆動するために、液晶コントロールＩＣ５ａが差動信号を出力するようになっている。差動信号とは、２本の配線を用いて互いに位相が反転した反転信号を送り、受信側でそれら２つの信号の差分を取ることにより、２つの信号に共通して含まれる外部影響等に起因するノイズを打ち消すための信号である。このため、本実施形態では、出力信号毎に２本の信号伝送ライン７ｂが備えられている。
【００３０】
なお、図２および図３では、説明の便宜上、１つの信号に対応する信号伝送ライン７ｂ（２本の信号伝送ライン７ｂ）のみを図示しているが、実際には液晶コントロールＩＣ５ａから各ドライバＬＳＩチップ８ｃへの出力信号の数に応じた数の信号伝送ライン７ｂが形成されている。
【００３１】
ドライバＬＳＩチップ８ｃは、ドライバＬＳＩチップ８ｃ毎に備えられた、ＳＯＦ（System On Film）と呼ばれるソースドライバ用ＦＰＣ（フレキシブルプリント基板）８ａ上に形成されており、同じくソースドライバ用ＦＰＣ８ａ上に形成されたＳＯＦ内配線（分岐配線）８ｂに接続されている。また、ＳＯＦ内配線８ｂは、信号伝送ライン７ｂに接続部７ｅで接続された分岐配線７ｄに接続されている。すなわち、ドライバＬＳＩチップ８ｃは、ＳＯＦ内配線８ｂおよび分岐配線７ｄを介して信号伝送ライン７ｂの接続部７ｅに接続されている。
【００３２】
また、ドライバＬＳＩチップ８ｃは、液晶表示パネル９に設けられた多数のソースバスライン（図示せず）に接続されており、ＳＯＦ内配線８ｂを介して入力される液晶コントロールＩＣ５ａからの制御信号に応じて各ソースバスラインに画像データに応じた電位を印加する。
【００３３】
図４は、ソースドライバ基板７の断面図である。この図に示すように、ソースドライバ基板７は、基材部７ｆと、基材部７ｆ上に形成されたＧＮＤ層７ｇと、ＧＮＤ層７ｇ上に形成された絶縁層７ｈとを備えており、絶縁層７ｈ上（ソースドライバ基板７の表層）に信号伝送ライン７ｂが形成されている。
【００３４】
本実施形態では、ＧＮＤ層７ｇの厚さを３５μｍ、絶縁層７ｈの厚さを１００μｍ、信号伝送ライン７ｂ（配線層）の厚さを３８μｍとした。また、絶縁層７ｈとして、誘電率ε＝４．２の絶縁材料からなる層を用いた。また、各信号伝送ライン７ｂにおける延伸方向に垂直かつソースドライバ基板７の基板面に平行な方向の幅を１２４μｍとし、信号伝送ライン７ｂ同士の間隔を１２６μｍとした。これにより、信号伝送ライン７ｂの特性インピーダンス（各接続部７ｅに分岐配線７ｄが接続されていない場合の信号伝送ライン７ｂの特性インピーダンス）は９８．５３９Ω、信号伝送速度は０．１９０ｍｍ／ｐｓｅｃとなっている。また、本実施形態では、信号伝送ライン７ｂの上記特性インピーダンスと整合させるべく、終端抵抗７ｃの抵抗値を１００Ωとしている。
【００３５】
また、本実施形態では、矩形形状からなる液晶表示パネル９の長手方向に沿って３２個のソースドライバ用ＦＰＣ８ａが備えられている。また、本実施形態では、７０インチサイズ（対角線の長さが約７０インチ）である液晶表示パネル９を用いており、各ソースドライバ用ＦＰＣ８ａの間隔は約４８．４ｍｍになっている。したがって、本実施形態では、接続部７ｅ同士の間隔（直線距離）も約４８．４ｍｍになっている。
【００３６】
なお、ソースドライバ用ＦＰＣ８ａの間隔ΔＳは、液晶表示パネル９のサイズ（表示画面の対角線のインチ数）をα、ソースドライバ用ＦＰＣ８ａの配置個数をβ、液晶表示パネル９の表示画面の縦横比を９：１６とすると、「ΔＳ＝α×２５．４×（１６２／（１６２＋９２））１／２／３２」により算出される。
【００３７】
また、信号伝送ライン７ｂと分岐配線７ｄとの接続部７ｅから分岐配線７ｄおよびＳＯＦ内配線８ｂを介してドライバＬＳＩチップ８ｃに到達するまでの信号伝送時間は、当該接続部７ｅ間の信号伝達時間が最短となるように信号伝送ライン７ｂを配線した場合（具体的には、信号伝送ライン７ｂをソースドライバ基板７の表層に直線的に配置した場合）に当該信号伝送ライン７ｂを信号が５３ｍｍ伝送される時間と同じであった。すなわち、接続部７ｅからドライバＬＳＩチップ８ｃまでの区間の配線長を、当該区間の信号伝送時間と同時間で信号が接続部７ｅ間の信号伝達時間が最短となるように配線された信号伝送ライン７ｂを伝播する距離に換算した配線長である換算配線長は５３ｍｍであった。
【００３８】
このように、本実施形態では、ドライバＬＳＩチップ８ｃの配置ピッチ（信号伝送ライン７ｂにおける接続部７ｅ間の直線距離；４８．４ｍｍ）が、接続部７ｅからドライバＬＳＩチップ８ｃまでの換算配線長（５３ｍｍ）よりも短くなっている。
【００３９】
このため、伝送信号の波形劣化を抑制するための対策を何も行なわずに、信号伝送ライン７ｂにおける接続部７ｅ間の領域をソースドライバ基板７の表層に直線的に形成すると、上述した図９の（ｂ）と同様、接続部７ｅで生じる特性インピーダンスの低下が次の接続部７ｅあるいは終端抵抗に至るまでに回復せず、伝送信号の波形劣化が生じてしまう。
【００４０】
そこで、本実施形態では、図５の（ａ）に示すように、信号伝送ライン７ｂを、接続部７ｅ同士の間の区間、および接続部７ｅから終端抵抗７ｃまでの区間において複数箇所で屈曲させることにより、それら各区間に信号伝送ライン７ｂを直線的に配置する場合よりも、配線長を長くしている（信号伝送ライン７８ｂを冗長化させている）。
【００４１】
これにより、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間、および接続部７ｅから終端抵抗７ｃまでの区間における配線長を、接続部７ｅからドライバＬＳＩチップ８ｃまでの換算配線長よりも長くすることができる。すなわち、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間、および接続部７ｅから終端抵抗７ｃまでの区間における信号伝送時間を、接続部７ｅからドライバＬＳＩチップ８ｃまでの信号伝送時間よりも長くすることができる。このため、特性インピーダンスの不整合に起因する信号の反射によって信号劣化が生じることを抑制することができる。したがって、液晶表示パネル９をより安定して駆動することができる。
【００４２】
なお、信号伝送ライン７ｂの配置方法は、図５の（ａ）に示した配置方法に限るものではなく、接続部７ｅ同士の間の区間、および接続部７ｅから終端抵抗７ｃまでの区間の配線長が接続部７ｅからドライバＬＳＩチップ８ｃまでの換算配線長よりも長くなる配置方法であればよい。例えば、図５の（ｂ）に示すようにＳ字状に屈曲させた形状としてもよい。
【００４３】
ただし、伝送経路における信号劣化をより適切に抑制するために、図５の（ａ）および（ｂ）に示したように、信号伝送ライン７ｂの配線屈曲部の角度を１３５度以上とし、信号伝送ライン７ｂの直線部分の最小長さＢを信号伝送ライン７ｂの幅Ａの２倍以上とすることが好ましい。また、伝送経路における信号劣化をより適切に抑制するために、差動配線を構成するための対を成す２本の信号伝送ライン７ｂの配線長を、互いに略同じ長さにするとともに、それら両信号伝送ライン７ｂ間の間隔を常に一定にすることが好ましい。
【００４４】
また、信号伝送ライン７ｂを屈曲させて配置する構成に限らず、曲線状に湾曲させて配置してもよい。
【００４５】
〔実施形態２〕
本発明の他の実施形態について説明する。なお、説明の便宜上、実施形態１と同じ機能を有する部材には同じ符号を付し、その説明を省略する。
【００４６】
実施形態１では、信号伝送ライン７ｂを、接続部７ｅ同士の間の区間、および接続部７ｅから終端抵抗７ｃまでの区間において複数箇所で屈曲あるいは湾曲させることにより、それら各区間の配線長を接続部７ｅからドライバＬＳＩチップ８ｃまでの換算配線長よりも長くする構成について説明した。
【００４７】
これに対して、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間を、ソースドライバ基板７の内層（絶縁層７ｈ内）に埋め込んで配置する。これにより、当該信号伝送ライン７ｂにおける信号伝送速度をソースドライバ基板７の表層に配置する場合よりも低下させ、当該各区間の換算配線長（当該信号伝送ライン７ｂにおける接続部７ｅ間の信号伝送時間と同時間で、ソースドライバ基板７の表層に直線的に配置された信号伝送ラインを信号が伝播する距離）を接続部７ｅからドライバＬＳＩチップ８ｃまでの換算配線長よりも長くする。すなわち、接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間の信号伝送に要する時間を、接続部７ｅからドライバＬＳＩチップ８ｃまでの信号伝送に要する時間よりも長くする。
【００４８】
図６は、本実施形態にかかるソースドライバ基板７における信号伝送ライン７ｂの接続部７ｅ同士の間の領域における信号伝送ライン７ｂの延伸方向に垂直な断面の断面図である。
【００４９】
図６に示したように、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間を、ソースドライバ基板７の内層（絶縁層７ｈ内）に埋め込んで配置する。
【００５０】
これにより、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間の特性インピーダンスは９８．５３９Ωとなり、信号伝送速度は０．１５３ｍｍ／ｐｓｅｃとなる。すなわち、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間の信号伝送速度を、信号伝送ライン７ｂをソースドライバ基板７の表層に形成する場合の約８０％に低下させている。
【００５１】
このように、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間をソースドライバ基板７の内層に埋め込むことにより、信号伝送速度を、信号伝送ライン７ｂをソースドライバ基板７の表層に形成する場合よりも低下させる。これにより、上記各区間の換算配線長を接続部７ｅからドライバＬＳＩチップ８ｃまでの換算配線長よりも長くすることができ、特性インピーダンスの不整合に起因する信号の反射によって信号劣化が生じることを抑制することができる。したがって、液晶表示パネル９をより安定して駆動することができる。
【００５２】
なお、接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間について、必ずしもそれら各区間の全域で信号伝送ライン７ｂがソースドライバ基板７の内層に埋め込まれている必要はなく、それら各区間の少なくとも一部において信号伝送ライン７ｂがソースドライバ基板７の内層に埋め込まれていればよい。
【００５３】
また、実施形態１と実施形態２とを組み合わせ、信号伝送ライン７ｂを複数の屈曲部あるいは湾曲部を有する構成にするとともに、信号伝送ライン７ｂをソースドライバ基板７の内層に埋め込んでもよい。
【００５４】
〔実施形態３〕
本発明のさらに他の実施形態について説明する。なお、説明の便宜上、上述した実施形態と同じ機能を有する部材には同じ符号を付し、その説明を省略する。
【００５５】
実施形態１，２では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間を、複数の屈曲部あるいは湾曲部を有する構成にするか、あるいはソースドライバ基板７の内層に埋め込むことにより、当該各区間の信号伝送時間を接続部７ｅからドライバＬＳＩチップ８ｃまでの信号伝送時間よりも長くして信号特性の劣化を抑制する構成について説明した。
【００５６】
これに対して、本実施形態では、各接続部７ｅにおける特性インピーダンスの低下を考慮して終端抵抗７ｃの抵抗値を設定することにより、信号の反射による波形劣化を抑制する。
【００５７】
具体的には、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間を、ソースドライバ基板７の表層に直線的に形成するとともに、終端抵抗７ｃとして抵抗値８０Ωの抵抗器を用いた。すなわち、終端抵抗７ｃの抵抗値を、各接続部７ｅに分岐配線７ｄが接続されていない場合の信号伝送ライン７ｂの特性インピーダンスと整合する値（１００Ω）よりも低い値に設定した。
【００５８】
図７の（ａ）は、終端抵抗７ｃの抵抗値を１００Ωとして比較例におけるドライバＬＳＩチップ８ｃの受信信号の波形を実測した結果を示しており、（ｂ）はその場合のドライバＬＳＩチップ８ｃにおける受信信号の波形のシミュレーション結果を示している。
【００５９】
図７の（ａ）および（ｂ）に示したように、終端抵抗７ｃの抵抗値を１００Ωに設定した場合、信号の反射によって伝送波形の劣化が生じる。
【００６０】
図８の（ａ）は、終端抵抗７ｃの抵抗値を、各接続部７ｅにおける特性インピーダンスの低下を考慮し、低下した特性インピーダンスと整合させるように設定した場合（終端抵抗７ｃとして抵抗値８０Ωの抵抗器を用いた場合）のドライバＬＳＩチップ８ｃにおける受信信号の波形を実測した結果を示しており、（ｂ）はその場合のドライバＬＳＩチップ８ｃにおける受信信号の波形のシミュレーション結果を示している。
【００６１】
図８の（ａ）および（ｂ）に示したように、終端抵抗７ｃの抵抗値を、各接続部７ｅにおける特性インピーダンスの低下を考慮して設定することにより、最大振幅ｙはやや小さくなるものの、ジッターを改善してアイ（Ｅｙｅパターン）を広げ、伝送波形の劣化を抑制することができる。これにより、液晶表示パネル９をより安定して駆動することができる。
【００６２】
なお、本実施形態では、信号伝送ライン７ｂにおける接続部７ｅ同士の間の区間および接続部７ｅから終端抵抗７ｃまでの区間をソースドライバ基板７の表層に直線的に形成する構成について説明したが、これに限るものではない。例えば、実施形態１の構成と組み合わせ、信号伝送ライン７ｂにおける上記各区間を複数の屈曲部あるいは湾曲部を有する形状にするとともに、各接続部７ｅにおける特性インピーダンスの低下を考慮して終端抵抗７ｃの抵抗値を設定するようにしてもよい。また、実施形態２の構成と組み合わせ、信号伝送ライン７ｂをソースドライバ基板７の内層に埋め込むとともに、各接続部７ｅにおける特性インピーダンスの低下を考慮して終端抵抗７ｃの抵抗値を設定するようにしてもよい。
【００６３】
〔付記事項〕
上述した液晶モニタ１とチューナとを備えるテレビジョン受像機も本明細書に記載の発明の範疇に含まれる。
【００６４】
〔まとめ〕
本発明の態様１にかかる液晶表示装置の配線構造は、主配線（信号伝送ライン７ｂ）が形成された基板（ソースドライバ基板７）と、複数の集積回路（ドライバＬＳＩチップ）（ドライバＬＳＩチップ）と、前記集積回路（ドライバＬＳＩチップ）を前記主配線（信号伝送ライン７ｂ）にマルチドロップ接続する、前記集積回路（ドライバＬＳＩチップ）毎に設けられた分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）とを備え、前記主配線（信号伝送ライン７ｂ）における前記各分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の間隔が、当該接続部７ｅ間の信号伝達時間が最短となるように配線した場合の当該接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造であって、前記主配線（信号伝送ライン７ｂ）は、前記接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも長くなるように配置されていることを特徴としている。
【００６５】
上記の構成によれば、前記主配線（信号伝送ライン７ｂ）が、前記接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも長くなるように配置されている。これにより、分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の直線距離が短い場合であっても、特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制することができる。
【００６６】
本発明の態様２にかかる液晶表示装置の配線構造は、上記態様１において、前記接続部７ｅ間の信号伝送時間が最短となるのは前記主配線（信号伝送ライン７ｂ）を前記基板（ソースドライバ基板７）の表面に直線的に配置した場合であり、前記主配線（信号伝送ライン７ｂ）は、前記接続部７ｅ間の配線長が当該接続部７ｅ間の直線距離よりも長い構成である。
【００６７】
上記の構成によれば、前記主配線（信号伝送ライン７ｂ）における前記接続部７ｅ間の配線長が当該接続部７ｅ間の直線距離よりも長くすることにより、前記接続部７ｅ間の信号伝送時間を、前記主配線（信号伝送ライン７ｂ）における前記接続部７ｅ間が前記基板（ソースドライバ基板７）上で直線的に接続されている場合よりも長くすることができる。
【００６８】
本発明の態様３にかかる液晶表示装置の配線構造は、上記態様１または２において、前記接続部７ｅ間の信号伝送時間が最短となるのは前記主配線（信号伝送ライン７ｂ）を前記基板（ソースドライバ基板７）の表面に直線的に配置した場合であり、前記主配線（信号伝送ライン７ｂ）における前記接続部７ｅ間の領域の一部または全部が前記基板（ソースドライバ基板７）の内層に埋め込まれており、前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）は前記基板（ソースドライバ基板７）の基板（ソースドライバ基板７）面上または前記基板（ソースドライバ基板７）の外部に配置されている構成である。
【００６９】
上記の構成によれば、前記主配線（信号伝送ライン７ｂ）における前記接続部７ｅ間の領域の一部または全部を前記基板（ソースドライバ基板７）の内層に埋め込むことにより、前記接続部７ｅ間の信号伝送時間を、前記主配線（信号伝送ライン７ｂ）における前記接続部７ｅ間が前記基板（ソースドライバ基板７）上で直線的に接続されている場合よりも長くすることができる。
【００７０】
本発明の態様４にかかる液晶表示装置の配線構造は、前記主配線（信号伝送ライン７ｂ）の終端部に接続された終端抵抗７ｃを備え、前記終端抵抗７ｃの抵抗値は、前記主配線（信号伝送ライン７ｂ）に前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）が接続されていない場合の当該主配線（信号伝送ライン７ｂ）の特性インピーダンスよりも低い値に設定されている構成である。
【００７１】
上記の構成によれば、主配線（信号伝送ライン７ｂ）における分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）との接続部７ｅにおいて特性インピーダンスの低下が生じる場合であっても、終端抵抗７ｃの抵抗値を予め低く設定しておくことにより特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制することができる。
【００７２】
本発明の態様５にかかる配線構造は、主配線（信号伝送ライン７ｂ）が形成された基板（ソースドライバ基板７）と、複数の集積回路（ドライバＬＳＩチップ）と、前記集積回路（ドライバＬＳＩチップ）を前記主配線（信号伝送ライン７ｂ）にマルチドロップ接続する、前記集積回路（ドライバＬＳＩチップ）毎に設けられた分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）とを備え、前記主配線（信号伝送ライン７ｂ）における前記各分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の間隔が、当該接続部７ｅ間の信号伝達時間が最短となるように配線した場合の当該接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造であって、前記主配線（信号伝送ライン７ｂ）の終端部に接続された終端抵抗７ｃを備え、前記終端抵抗７ｃの抵抗値は、前記主配線（信号伝送ライン７ｂ）に前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）が接続されていない場合の当該主配線（信号伝送ライン７ｂ）の特性インピーダンスよりも低い値に設定されていることを特徴としている。
【００７３】
上記の構成によれば、主配線（信号伝送ライン７ｂ）における分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）との接続部７ｅにおいて特性インピーダンスの低下が生じる場合であっても、終端抵抗７ｃの抵抗値を予め低く設定しておくことにより特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制することができる。
【００７４】
本発明の態様６にかかる液晶表示装置２は、上記したいずれかの配線構造を備えていることを特徴としている。
【００７５】
上記の構成によれば、分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の直線距離が短い場合であっても、特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制し、安定した表示を行うことができる。
【００７６】
本発明の態様７にかかるテレビジョン受像機は、上記態様６の液晶表示装置２を備えている。
【００７７】
上記の構成によれば、テレビジョン受像機において、分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の直線距離が短い場合であっても、特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制し、安定した表示を行うことができる。
【００７８】
本発明の態様８にかかる液晶表示装置の配線構造の設計方法は、主配線（信号伝送ライン７ｂ）が形成された基板（ソースドライバ基板７）と、複数の集積回路（ドライバＬＳＩチップ）と、前記集積回路（ドライバＬＳＩチップ）を前記主配線（信号伝送ライン７ｂ）にマルチドロップ接続する、前記集積回路（ドライバＬＳＩチップ）毎に設けられた分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）とを備え、前記主配線（信号伝送ライン７ｂ）における前記各分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の間隔が、当該接続部７ｅ間の信号伝達時間が最短となるように配線した場合の当該接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造の設計方法であって、前記接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも長くなるように前記主配線（信号伝送ライン７ｂ）を配置することを特徴としている。
【００７９】
上記の構成によれば、分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の直線距離が短い場合であっても、特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制することができる。
【００８０】
本発明の態様９にかかる液晶表示装置の配線構造の設計方法は、主配線（信号伝送ライン７ｂ）が形成された基板（ソースドライバ基板７）と、複数の集積回路（ドライバＬＳＩチップ）と、前記集積回路（ドライバＬＳＩチップ）を前記主配線（信号伝送ライン７ｂ）にマルチドロップ接続する、前記集積回路（ドライバＬＳＩチップ）毎に設けられた分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）とを備え、前記主配線（信号伝送ライン７ｂ）における前記各分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）の接続部７ｅ間の間隔が、当該接続部７ｅ間の信号伝達時間が最短となるように配線した場合の当該接続部７ｅ間の信号伝送時間が前記接続部７ｅから前記集積回路（ドライバＬＳＩチップ）までの前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）を介した信号伝送時間よりも短くなる間隔である液晶表示装置の配線構造の設計方法であって、前記主配線（信号伝送ライン７ｂ）の終端部に終端抵抗７ｃを接続し、前記終端抵抗７ｃの抵抗値を、前記主配線（信号伝送ライン７ｂ）に前記分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）が接続されていない場合の当該主配線（信号伝送ライン７ｂ）の特性インピーダンスよりも低い値に設定することを特徴としている。
【００８１】
上記の構成によれば、主配線（信号伝送ライン７ｂ）における分岐配線（分岐配線７ｄ，ＳＯＦ内配線８ｂ）との接続部７ｅにおいて特性インピーダンスの低下が生じる場合であっても、終端抵抗７ｃの抵抗値を予め低く設定しておくことにより、特性インピーダンスの不整合に起因する信号の反射により信号劣化が生じることを抑制することができる。
【００８２】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００８３】
１  液晶モニタ
２  液晶表示装置
３  前面側キャビネット
４  背面側キャビネット
５  液晶コントロール基板
５ａ  液晶コントロールＩＣ
５ｂ  信号伝送ライン
５ｃ  ケーブル接続コネクタ
６ａ  伝送ケーブル
６ｂ  伝送ケーブル
７  ソースドライバ基板（基板）
７ａ  ケーブル接続コネクタ
７ｂ  信号伝送ライン（主配線）
７ｃ  終端抵抗
７ｄ  分岐配線
７ｅ  接続部
７ｆ  基材部
７ｇ  ＧＮＤ層
７ｈ  絶縁層
８  ソースドライバ
８ａ  ソースドライバ用ＦＰＣ
８ｂ  ＳＯＦ内配線（分岐配線）
８ｃ  ドライバＬＳＩチップ（集積回路）
９  液晶表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図７】
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【図８】
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