(57)【要約】【課題】消費電流を低減可能なドライバ及びそれを用いた半導体リレーを提供する。【解決手段】ドライバ１は、発振回路２と、昇圧回路３と、充放電回路４とを備える。発振回路２は、一対の入力端子６１，６２間に電気的に接続され、一対の入力端子６１，６２間に入力される入力信号に応じた第１発振信号Ｓ１及び第２発振信号Ｓ２を発生する。充放電回路４は、一対の出力端子７１，７２間に電気的に接続された出力回路５に電気的に接続され、第１発振信号Ｓ１及び第２発振信号Ｓ２に応じた制御信号を出力回路５に出力する。昇圧回路３は、発振回路２と充放電回路４との間に電気的に接続された複数のキャパシタ３１，３２を有し、発振回路２と充放電回路４とを電気的に絶縁する。発振回路２は、入力信号により駆動される能動素子と、能動素子と一対の入力端子６１，６２の一方との間に電気的に接続される容量素子とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の入力端子間に電気的に接続され、前記一対の入力端子間に入力される入力信号に応じた出力信号を発生する入力回路と、
一対の出力端子間に電気的に接続された出力回路に電気的に接続され、前記出力信号に応じた制御信号を前記出力回路に出力する制御回路と、
前記入力回路と前記制御回路との間に電気的に接続された複数のキャパシタを有し、前記入力回路と前記制御回路とを電気的に絶縁する絶縁回路とを備え、
前記入力回路は、前記入力信号により駆動される能動素子と、前記能動素子と前記一対の入力端子の一方との間に電気的に接続される容量素子とを有していることを特徴とするドライバ。
【請求項２】
前記入力回路は、前記能動素子の入力端子と出力端子との間に電気的に接続される少なくとも１つの抵抗器をさらに有していることを特徴とする請求項１記載のドライバ。
【請求項３】
前記少なくとも１つの抵抗器は、前記能動素子に電気的に接続された導体の寄生抵抗であることを特徴とする請求項２記載のドライバ。
【請求項４】
前記容量素子は、前記能動素子の寄生容量であることを特徴とする請求項１〜３の何れか１項に記載のドライバ。
【請求項５】
前記能動素子は、１つであることを特徴とする請求項１〜４の何れか１項に記載のドライバ。
【請求項６】
前記制御回路は、前記出力回路が有する半導体スイッチのゲート容量を充放電する充放電回路であることを特徴とする請求項１〜５の何れか１項に記載のドライバ。
【請求項７】
前記充放電回路は、前記半導体スイッチのゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子と、少なくとも１つのダイオードで構成されて前記半導体素子のゲート−ソース間に電気的に接続されるバイパス回路とを有していることを特徴とする請求項６記載のドライバ。
【請求項８】
請求項１〜７の何れか１項に記載のドライバと、
前記出力回路を構成し、前記制御信号に応じて制御される半導体スイッチとを備えていることを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ及びそれを用いた半導体リレーに関し、より詳細には、入出力間を電気的に絶縁するドライバ及びそれを用いた半導体リレーに関する。
【背景技術】
【０００２】
従来、入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する光起電力素子と、光起電力素子で発生した起電力によってオン／オフするＭＯＳトランジスタとを備えた半導体リレーが提供されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６４−４１３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の特許文献１記載の半導体リレーでは、発光素子を発光させるために比較的大きな電流が必要であった。
【０００５】
本発明は上記課題に鑑みてなされており、消費電流を低減可能なドライバ及びそれを用いた半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の形態のドライバは、一対の入力端子間に電気的に接続され、前記一対の入力端子間に入力される入力信号に応じた出力信号を発生する入力回路と、一対の出力端子間に電気的に接続された出力回路に電気的に接続され、前記出力信号に応じた制御信号を前記出力回路に出力する制御回路と、前記入力回路と前記制御回路との間に電気的に接続された複数のキャパシタを有し、前記入力回路と前記制御回路とを電気的に絶縁する絶縁回路とを備え、前記入力回路は、前記入力信号により駆動される能動素子と、前記能動素子と前記一対の入力端子の一方との間に電気的に接続される容量素子とを有していることを特徴とする。ここに、能動素子とは、電圧・電流を印加した際に増幅機能やスイッチング機能を有する回路素子のことをいい、特に入力電圧が高電位になると出力電圧が低電位になる回路素子のことをいう。例えば、能動素子には、トランジスタ、インバータ、オペアンプ、コンパレータなどがある。
【０００７】
第２の形態のドライバでは、第１の形態において、前記入力回路は、前記能動素子の入力端子と出力端子との間に電気的に接続される少なくとも１つの抵抗器をさらに有していることを特徴とする。
【０００８】
第３の形態のドライバでは、第２の形態において、前記少なくとも１つの抵抗器は、前記能動素子に電気的に接続された導体の寄生抵抗であることを特徴とする。
【０００９】
第４の形態のドライバでは、第１〜第３の形態のうち何れかの形態において、前記容量素子は、前記能動素子の寄生容量であることを特徴とする。
【００１０】
第５の形態のドライバでは、第１〜第４の形態のうち何れかの形態において、前記能動素子は、１つであることを特徴とする。
【００１１】
第６の形態のドライバでは、第１〜第５の形態のうち何れかの形態において、前記制御回路は、前記出力回路が有する半導体スイッチのゲート容量を充放電する充放電回路であることを特徴とする。
【００１２】
第７の形態のドライバでは、第６の形態において、前記充放電回路は、前記半導体スイッチのゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子と、少なくとも１つのダイオードで構成されて前記半導体素子のゲート−ソース間に電気的に接続されるバイパス回路とを有していることを特徴とする。
【００１３】
第８の形態の半導体リレーは、上記のドライバと、前記出力回路を構成し、前記制御信号に応じて制御される半導体スイッチとを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明は、キャパシタを用いた絶縁回路により入力回路と制御回路とを電気的に絶縁しているので、発光素子と光起電力素子とを用いた従来の絶縁回路に比べて、消費電流を低減することができるという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るドライバを用いた半導体リレーの概略回路図である。
【図２】図２Ａ〜図２Ｃは本発明の実施形態に係るドライバを構成する、インバータを用いた発振回路の回路図である。
【図３】本発明の実施形態に係るドライバを構成する、オペアンプを用いた発振回路の回路図である。
【図４】本発明の実施形態に係るドライバを構成する、トランジスタを用いた発振回路の回路図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態に係るドライバ１及び半導体リレー１０について図面を参照しながら具体的に説明する。ただし、以下に説明する構成は、本発明の一例に過ぎず、本発明は下記の実施形態に限定されない。したがって、この実施形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
【００１７】
本実施形態のドライバ１は、例えば半導体リレー１０に用いられる。半導体リレー１０は、メカニカルリレーのような可動接点を持たない無接点リレーであり、例えばセキュリティ機器、アミューズメント機器、医療機器や蓄電池システム、ヒータ、ＤＣモータ等の制御など、種々の用途がある。
【００１８】
本実施形態の半導体リレー１０は、図１に示すように、ドライバ１と、出力回路５とを備える。また、本実施形態の半導体リレー１０は、一対の入力端子６１，６２と、一対の出力端子７１，７２とをさらに備える。ドライバ１は、発振回路２と、昇圧回路３と、充放電回路４とを備える。なお、出力回路５は半導体リレー１０の構成要素ではあるが、ドライバ１の構成要素ではない。
【００１９】
一対の入力端子６１，６２は、発振回路２の入力端に電気的に接続され、一対の出力端子７１，７２は、出力回路５の出力端に電気的に接続されている。一対の入力端子６１，６２には、例えばマイコン（マイクロコンピュータ）が電気的に接続され、マイコンからの電気信号が、入力信号として一対の入力端子６１，６２に入力される。また、一対の出力端子７１，７２には、負荷と負荷に電力を供給する電源とが電気的に接続される。
【００２０】
発振回路２は、図２Ａに示すように、インバータ２１１，２１２と、キャパシタ２２１と、抵抗器２３１と、一対の出力端子６３，６４とを有する。インバータ２１１，２１２は、一対の入力端子６１，６２に入力される入力信号（電気信号）から電源が供給される。
【００２１】
インバータ２１１の入力端と入力端子６２との間には、キャパシタ２２１が電気的に接続されている。このように、キャパシタ２２１の片方の電極を入力端子６２に直接かつ電気的に接続することで、キャパシタ２２１の片方の電極の電位が安定する。また、インバータ２１１の入力端と出力端との間には、抵抗器２３１が電気的に接続されている。
【００２２】
インバータ２１１の出力端は、出力端子６３に直接かつ電気的に接続され、さらにインバータ２１２を介して出力端子６４に電気的に接続されている。すなわち、本実施形態の発振回路２では、インバータ２１１の出力信号（第１発振信号Ｓ１）が出力端子６３から出力され、インバータ２１１の出力信号の位相をインバータ２１２により反転させた出力信号（第２発振信号Ｓ２）が出力端子６４から出力される。
【００２３】
ここに、本実施形態では、発振回路２が入力回路であり、インバータ２１１が能動素子であり、キャパシタ２２１が容量素子である。
【００２４】
本実施形態の発振回路２のように、能動素子（インバータ２１１）が１つである場合には、能動素子が複数である場合に比べて発振回路２の小型化及び低コスト化を図ることができる。なお、本実施形態では、容量素子として１つのキャパシタ２２１を用いているが、容量素子は複数であってもよい。
【００２５】
昇圧回路３は、複数（ここでは２つ）のキャパシタ３１，３２と、複数（ここでは３つ）のダイオード３３〜３５とを備えた、いわゆるチャージポンプ式の昇圧回路である。
【００２６】
キャパシタ３１の第１電極は、発振回路２の高圧側の出力端子６３に電気的に接続され、キャパシタ３１の第２電極は、ダイオード３３のアノードに電気的に接続されている。キャパシタ３２の第１電極は、発振回路２の低圧側の出力端子６４に電気的に接続され、キャパシタ３２の第２電極は、ダイオード３４のカソードに電気的に接続されている。
【００２７】
ダイオード３３のカソードは、充放電回路４の高圧側の第１入力端に電気的に接続され、ダイオード３４のアノードは、充放電回路４の低圧側の第２入力端に電気的に接続されている。ダイオード３５のアノードは、キャパシタ３２とダイオード３４との接続点に電気的に接続され、ダイオード３５のカソードは、キャパシタ３１とダイオード３３との接続点に電気的に接続されている。
【００２８】
キャパシタ３１には、発振回路２から第１発振信号Ｓ１が入力され、キャパシタ３２には、発振回路２から第２発振信号Ｓ２が入力される。そして、昇圧回路３は、入力される第１発振信号Ｓ１及び第２発振信号Ｓ２を昇圧して後述の充放電回路４に出力する。
【００２９】
ここで、キャパシタ３１，３２の第１電極は、それぞれ発振回路２（すなわち、入力側の回路）に電気的に接続されている。また、キャパシタ３１，３２の第２電極は、それぞれ充放電回路４（すなわち、出力側の回路）に電気的に接続されている。したがって、本実施形態のドライバ１では、昇圧回路３のキャパシタ３１，３２によって入出力間が電気的に絶縁されている。ここに、本実施形態では、昇圧回路３が絶縁回路である。
【００３０】
充放電回路４は、半導体素子４１と、抵抗器４２と、バイパス回路４３とを有する。半導体素子４１は、ｎチャネルのデプレッション型ＭＯＳＦＥＴである。半導体素子４１のドレインは、昇圧回路３の高圧側の第１出力端に電気的に接続され、半導体素子４１のゲートは、昇圧回路３の低圧側の第２出力端に電気的に接続されている。
【００３１】
また、半導体素子４１のソースは、抵抗器４２を介して昇圧回路３の低圧側の第２出力端に電気的に接続されている。言い換えれば、抵抗器４２は、半導体素子４１のゲート−ソース間に電気的に接続されている。
【００３２】
さらに、半導体素子４１のゲート−ソース間には、複数（ここでは３つ）のダイオード４３１〜４３３の直列回路からなるバイパス回路４３が電気的に接続されている。これらのダイオード４３１〜４３３は、カソードが半導体素子４１のゲート側、アノードが半導体素子４１のソース側となる向きで、半導体素子４１のゲート−ソース間に電気的に接続されている。言い換えれば、ダイオード４３１〜４３３は、抵抗器４２に対して並列接続されている。
【００３３】
ところで、上述のバイパス回路４３がない場合、半導体素子４１のゲート−ソース間に電気的に接続された抵抗器４２によって、後述の半導体スイッチ５１，５２に流れる充電電流は小さくなる。その結果、充電時間が長くなって半導体リレー１０がオンするまでの時間も長くなる。
【００３４】
一方、本実施形態のように、抵抗器４２に対してバイパス回路４３を並列接続することで、上記充電電流がバイパス回路４３を流れることになり、抵抗器４２の影響がなくなって充電電流が大きくなる。その結果、充電時間が短くなって半導体リレー１０がオンするまでの時間を短くすることができる。
【００３５】
また従来、エンハンスメント型ＭＯＳＦＥＴを用いたバイパス回路も提供されているが、このバイパス回路では、バイパス開始電圧に合わせてＭＯＳＦＥＴの閾値電圧を調整する必要があり、製造コストがかかるという問題があった。
【００３６】
一方、本実施形態のように、ダイオード４３１〜４３３でバイパス回路４３を構成した場合には、上述のような閾値調整が不要であり、ダイオードの個数を調整するだけでいいので、調整にかかる製造コストが不要になる。また、ＭＯＳＦＥＴよりもダイオードのほうが小型であるため、半導体リレー１０の小型化も可能である。
【００３７】
さらに、従来の光絶縁型の半導体リレーでは、発光素子から出射する光によってバイパス回路を構成するダイオードが誤動作する可能性がある。これに対して、本実施形態の容量絶縁型の半導体リレー１０では、ダイオード４３１〜４３３に光が照射されないため、誤動作することなく、安定したオン／オフ動作が可能な半導体リレー１０を実現することができる。ここに、本実施形態では、充放電回路４が制御回路である。
【００３８】
なお、バイパス回路を構成するダイオードの数は３つに限らず、１つ、２つ、又は４つ以上であってもよい。また、半導体リレー１０がオンするまでの時間を短くする必要がない場合には、バイパス回路を設けなくてもよい。
【００３９】
出力回路５は、２つの半導体スイッチ５１，５２で構成される。半導体スイッチ５１，５２は、いずれもｎチャネルのエンハンスメント型ＭＯＳＦＥＴである。半導体スイッチ５１のドレインは、出力端子７１に電気的に接続され、半導体スイッチ５２のドレインは、出力端子７２に電気的に接続されている。また、半導体スイッチ５１のゲート及び半導体スイッチ５２のゲートは、いずれも充放電回路４の高圧側の第１出力端に電気的に接続されている。
【００４０】
そして、半導体スイッチ５１のソース及び半導体スイッチ５２のソースは、いずれも充放電回路４の低圧側の第２出力端に電気的に接続されている。つまり、半導体スイッチ５１，５２は、一対の出力端子７１，７２間に逆直列かつ電気的に接続されている。
【００４１】
次に、本実施形態の発振回路２の動作について説明する。
【００４２】
一対の入力端子６１，６２に入力信号が入力された直後では、インバータ２１１への入力電圧は低く、そのためインバータ２１１は高電位の電圧信号を出力する。キャパシタ２２１は、抵抗器２３１を介して上記電圧信号が印加されて充電状態になる。
【００４３】
その後、インバータ２１１への入力電圧（キャパシタ２２１の電圧）がインバータ２１１の閾値電圧を超えると、インバータ２１１は低電位の電圧信号を出力する。これにより、キャパシタ２２１は、充電状態から放電状態になり、抵抗器２３１を介して放電する。そして、発振回路２は、上述の動作を繰り返すことによって発振する。
【００４４】
続いて、本実施形態のドライバ１及び半導体リレー１０の動作について説明する。
【００４５】
一対の入力端子６１，６２に入力信号が入力されると、発振回路２は、第１発振信号Ｓ１及び第２発振信号Ｓ２を出力する。第１発振信号Ｓ１及び第２発振信号Ｓ２が昇圧回路３に入力されると、昇圧回路３は、第１発振信号Ｓ１（第２発振信号Ｓ２）の電圧の振幅を約２倍に昇圧した電圧信号を出力する。
【００４６】
ここで、一対の入力端子６１，６２に入力信号を入力した直後においては、半導体素子４１はオン状態にあり、半導体素子４１のドレイン−ソース間は低インピーダンス状態である。したがって、昇圧回路３から出力される電流は、半導体素子４１及び抵抗器４２を流れる。
【００４７】
すると、抵抗器４２において電圧降下が生じ、この電圧降下によって半導体素子４１のドレイン−ソース間が低インピーダンス状態から高インピーダンス状態になる。つまり、半導体素子４１がオフ状態になる。このため、昇圧回路３から出力される電流は、出力回路５の半導体スイッチ５１，５２のゲートに流れ込む。
【００４８】
つまり、充放電回路４は、一対の入力端子６１，６２に入力信号が入力されると、半導体スイッチ５１，５２のゲート容量を充電する。すると、半導体スイッチ５１，５２のドレイン−ソース間が高インピーダンス状態から低インピーダンス状態になることで、半導体スイッチ５１，５２がオン状態になる。このため、一対の出力端子７１，７２間が導通する。
【００４９】
なお、「ゲート容量」とは、半導体スイッチ５１，５２のゲート−ソース間に存在するキャパシタ（一般に、「ゲート入力容量」という）、及びゲート−ドレイン間に存在するキャパシタ（一般に、「ゲート出力容量」という）である。
【００５０】
一対の入力端子６１，６２に入力信号が入力されなくなると、昇圧回路３から電流が出力されなくなるため、抵抗器４２において電圧降下が生じなくなり、半導体素子４１がオン状態になる。すると、半導体素子４１のドレイン−ソース間が高インピーダンス状態から低インピーダンス状態になるため、半導体スイッチ５１，５２のゲート容量は、半導体素子４１を介した経路で急速に放電される。
【００５１】
そして、半導体スイッチ５１，５２のドレイン−ソース間が低インピーダンス状態から高インピーダンス状態になることで、半導体スイッチ５１，５２がオフ状態になる。
【００５２】
つまり、一対の入力端子６１，６２に入力信号が入力されている間は、半導体スイッチ５１，５２がオン状態となり、一対の出力端子７１，７２間が導通する。言い換えれば、本実施形態の半導体リレー１０がオン状態になる。一方、一対の入力端子６１，６２に入力信号が入力されていない間は、半導体スイッチ５１，５２がオフ状態になる。言い換えれば、本実施形態の半導体リレー１０がオフ状態になる。
【００５３】
ところで、発振回路２は、図２Ｂに示す変形例１であってもよい。変形例１の発振回路２は、複数（ここでは３つ）のインバータ２１３〜２１６と、キャパシタ２２２と、抵抗器２３２と、一対の出力端子６３，６４とを有する。
【００５４】
インバータ２１３の出力端は、インバータ２１４の入力端に電気的に接続され、インバータ２１４の出力端は、インバータ２１５の入力端に電気的に接続されている。すなわち、変形例１では、インバータ２１３〜２１５が直列かつ電気的に接続されている。また、インバータ２１３の入力端は、抵抗器２３２を介してインバータ２１５の出力端に電気的に接続されている。さらに、インバータ２１３の出力端と入力端子６２との間には、キャパシタ２２２が電気的に接続されている。
【００５５】
インバータ２１５の出力端は、出力端子６３に直接かつ電気的に接続され、さらにインバータ２１６を介して出力端子６４に電気的に接続されている。すなわち、変形例１の発振回路２では、第１発振信号Ｓ１が出力端子６３から出力され、第１発振信号Ｓ１の位相をインバータ２１６により反転させた第２発振信号Ｓ２が出力端子６４から出力される。ここに、変形例１では、インバータ２１３〜２１５が能動素子であり、キャパシタ２２２が容量素子である。
【００５６】
変形例１の発振回路２のように、複数のインバータ２１３〜２１５を用いた場合には、１つのインバータを用いる場合に比べて、より確実なオン／オフ動作を行うことができ、発振動作が安定するという利点がある。
【００５７】
なお、変形例１の発振回路２では、インバータ２１３の入力端とインバータ２１５の出力端との間に抵抗器２３２を電気的に接続したが、抵抗器を接続する位置は変形例１に限らず、任意の位置でよい。
【００５８】
また、変形例１の発振回路２では、インバータ２１３の出力端と入力端子６２との間にキャパシタ２２２（容量素子）を電気的に接続したが、容量素子を接続する位置は変形例１に限らず、任意の位置でよい。さらに、容量素子（キャパシタ）は１つに限らず、複数であってもよい。
【００５９】
発振回路２は、図２Ｃに示す変形例２であってもよい。変形例２の発振回路２では、インバータ２１３の入力端とインバータ２１５の出力端とを電気的に接続する導体２６１の寄生抵抗を抵抗器としている点で変形例１と異なっている。なお、それ以外の構成は変形例１と同様であり、ここでは詳細な説明を省略する。
【００６０】
なお、変形例２の発振回路２において、導体２６１の寄生抵抗は抵抗値が小さいのが好ましく、これにより周囲温度の影響を受けにくくなるという利点がある。ただし、この場合には、発振動作を可能にするために、キャパシタ２２２の静電容量を大きくするなど調節する必要がある。
【００６１】
また、変形例２の発振回路２において、インバータ２１３〜２１５の寄生容量を容量素子としてもよい。この場合、インバータ２１３〜２１５の寄生容量を利用することで部品点数を削減することができ、発振回路２の小型化及び低コスト化を図ることができる。
【００６２】
発振回路２は、図３に示す変形例３であってもよい。変形例３の発振回路２は、オペアンプ２４１と、キャパシタ２２３と、複数（ここでは３つ）の抵抗器２３３〜２３５と、インバータ２１７と、一対の出力端子６３，６４とを有する。オペアンプ２４１及びインバータ２１７は、一対の入力端子６１，６２に入力される入力信号（電圧信号）から電源が供給される。
【００６３】
オペアンプ２４１の反転入力端子（−）は、キャパシタ２２３を介して入力端子６２に電気的に接続されている。また、オペアンプ２４１の反転入力端子と出力端子との間には、抵抗器２３３が電気的に接続されている。
【００６４】
オペアンプ２４１の非反転入力端子（＋）は、抵抗器２３５を介して入力端子６２に電気的に接続されている。また、オペアンプ２４１の非反転入力端子と出力端子との間には、抵抗器２３４が電気的に接続されている。
【００６５】
オペアンプ２４１の出力端子は、出力端子６３に直接かつ電気的に接続され、さらにインバータ２１７を介して出力端子６４に電気的に接続されている。すなわち、変形例３の発振回路２では、第１発振信号Ｓ１が出力端子６３から出力され、第１発振信号Ｓ１の位相をインバータ２１７により反転させた第２発振信号Ｓ２が出力端子６４から出力される。ここに、変形例３では、オペアンプ２４１が能動素子であり、キャパシタ２２３が容量素子である。
【００６６】
発振回路２は、図４に示す変形例４であってもよい。変形例４の発振回路２は、複数（ここでは２つ）のトランジスタ２５１，２５２と、複数（ここでは２つ）のキャパシタ２２６，２２７と、複数（ここでは４つ）の抵抗器２７１〜２７４と、一対の出力端子６３，６４とを有する。
【００６７】
トランジスタ２５１は、ｎｐｎ型のバイポーラトランジスタであり、トランジスタ２５１のエミッタは、入力端子６２に直接かつ電気的に接続されている。また、トランジスタ２５１のコレクタは、出力端子６３に直接かつ電気的に接続され、さらに抵抗器２７１を介して入力端子６１に電気的に接続されている。さらに、トランジスタ２５１のベースは、抵抗器２７３を介して入力端子６１に電気的に接続されている。
【００６８】
トランジスタ２５２は、ｎｐｎ型のバイポーラトランジスタであり、トランジスタ２５２のエミッタは、入力端子６２に直接かつ電気的に接続されている。また、トランジスタ２５２のコレクタは、出力端子６４に直接かつ電気的に接続され、さらに抵抗器２７４を介して入力端子６１に電気的に接続されている。さらに、トランジスタ２５２のベースは、抵抗器２７２を介して入力端子６１に電気的に接続されている。
【００６９】
トランジスタ２５１のコレクタとトランジスタ２５２のベースとの間には、キャパシタ２２６が電気的に接続され、トランジスタ２５２のコレクタとトランジスタ２５１のベースとの間には、キャパシタ２２７が電気的に接続されている。ここに、変形例４では、トランジスタ２５１，２５２が能動素子であり、キャパシタ２２６，２２７が容量素子である。
【００７０】
なお、変形例４では、キャパシタ２２６，２２７を入力端子６１に直接接続しておらず、抵抗器２７１，２７４を介して接続しているが、能動素子を介して入力端子６１に接続する場合に比べれば、キャパシタ２２６，２２７の入力端子６１側の電位が安定する。
【００７１】
ところで、入力回路は発振回路２に限らず、入力信号に応じた出力信号を発生するように構成されていれば、他の回路でもよい。また、制御回路についても充放電回路４に限らず、入力回路からの出力信号に応じた制御信号を出力回路に出力するように構成されていれば、他の回路でもよい。さらに、絶縁回路についても昇圧回路３に限らず、複数のキャパシタを有し、入力回路と制御回路とを電気的に絶縁するように構成されていれば、他の回路でもよい。
【００７２】
以上説明したように、本実施形態のドライバ１は、入力回路（発振回路２）と、絶縁回路（昇圧回路３）と、制御回路（充放電回路４）とを備える。入力回路は、一対の入力端子６１，６２間に電気的に接続され、一対の入力端子６１，６２間に入力される入力信号に応じた出力信号（第１発振信号Ｓ１及び第２発振信号Ｓ２）を発生する。制御回路は、一対の出力端子７１，７２間に電気的に接続された出力回路５に電気的に接続され、上記出力信号に応じた制御信号を出力回路５に出力する。絶縁回路は、入力回路と制御回路との間に電気的に接続された複数のキャパシタ３１，３２を有し、入力回路と制御回路とを電気的に絶縁する。入力回路は、入力信号により駆動される能動素子（例えば図２Ａのインバータ２１１）と、能動素子と一対の入力端子６１，６２の一方との間に電気的に接続される容量素子（例えば図２Ａのキャパシタ２２１）とを有する。
【００７３】
上記構成によれば、キャパシタ３１，３２を用いた絶縁回路により入力回路と制御回路とを電気的に絶縁しているので、発光素子と光起電力素子とを用いた従来の絶縁回路に比べて、消費電流を低減することができる。また、高温環境下では発光素子の光出力が低下するため、従来の半導体リレーを高温環境下で使用するのは難しいが、本実施形態のドライバ１によれば、高温環境下でも使用可能な半導体リレー１０を実現することができる。
【００７４】
また、本実施形態のドライバ１のように、入力回路（発振回路２）は、能動素子（例えば図２Ａのインバータ２１１）の入力端子と出力端子との間に電気的に接続される少なくとも１つの抵抗器（例えば図２Ａの抵抗器２３１）をさらに有するのが好ましい。
【００７５】
上記構成によれば、矩形波状の電気信号を発生させることができる。
【００７６】
また、本実施形態のドライバ１のように、少なくとも１つの抵抗器は、能動素子（例えば図２Ｃのインバータ２１３，２１５）に電気的に接続された導体２６１の寄生抵抗であるのが好ましい。
【００７７】
上記構成によれば、抵抗器を新たに設けなくてもいいので、ドライバ１の小型化及び低コスト化を図ることができる。また、導体２６１の寄生抵抗の抵抗値が小さい場合には、周囲温度の影響を受けにくくなるという利点もある。
【００７８】
また、本実施形態のドライバ１のように、容量素子は、能動素子の寄生容量であるのが好ましい。
【００７９】
上記構成によれば、容量素子を新たに設けなくてもいいので、ドライバ１の小型化及び低コスト化を図ることができる。
【００８０】
また、本実施形態のドライバ１のように、能動素子（例えば図２Ａのインバータ２１１）は、１つであるのが好ましい。
【００８１】
上記構成によれば、能動素子が複数である場合に比べて、ドライバ１の小型化及び低コスト化を図ることができる。
【００８２】
また、本実施形態のドライバ１のように、制御回路は、出力回路５が有する半導体スイッチ５１，５２のゲート容量を充放電する充放電回路４であるのが好ましい。
【００８３】
上記構成によれば、半導体スイッチ５１，５２のゲート容量を充放電することができる。
【００８４】
また、本実施形態のドライバ１のように、充放電回路４は、半導体素子４１と、バイパス回路４３とを有するのが好ましい。この場合、半導体素子４１は、半導体スイッチ５１，５２のゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる。また、バイパス回路４３は、少なくとも１つのダイオード４３１〜４３３で構成されて、半導体素子４１のゲート−ソース間に電気的に接続される。
【００８５】
上記構成によれば、バイパス回路４３を設けることで、高速スイッチングが可能なドライバ１を小型かつ低コストで実現することができる。
【００８６】
本実施形態の半導体リレー１０は、ドライバ１と、半導体スイッチ５１，５２とを備える。半導体スイッチ５１，５２は、出力回路５を構成し、制御信号に応じて制御される。
【００８７】
上記構成によれば、上述のドライバ１を用いることによって、消費電流を低減可能な半導体リレー１０を提供することができる。
【符号の説明】
【００８８】
１  ドライバ
２  発振回路（入力回路）
３  昇圧回路（絶縁回路）
４  充放電回路（制御回路）
５  出力回路
１０  半導体リレー
３１，３２  キャパシタ
４１  半導体素子
４３  バイパス回路
５１，５２  半導体スイッチ
６１，６２  入力端子
７１，７２  出力端子
２１１，２１３〜２１５  インバータ（能動素子）
２２１〜２２４，２２６，２２７  キャパシタ（容量素子）
２３１〜２３９  抵抗器
２７１〜２７４  抵抗器
２４１，２４２  オペアンプ（能動素子）
２５１，２５２  トランジスタ（能動素子）
４３１〜４３３  ダイオード
Ｓ１  第１発振信号（出力信号）
Ｓ２  第２発振信号（出力信号）
【図１】
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【図２】
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【図３】
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【図４】
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