(57)【要約】【課題】ゲート電極に接続された配線と、電極パッドと、の間の電気抵抗を低減できる半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、ゲート配線と、第２絶縁層と、第１電極と、を有する。ゲート配線は、第１部分と、第２部分と、を有する。第１部分は、第３方向に延びている。第２部分は、第１部分に囲まれている。第２部分は、第３方向に延びている。第２部分の第１方向における厚みは、第１部分の第１方向における厚みよりも薄い。第２絶縁層は、第２領域の上に設けられている。第２絶縁層は、第１部分を覆っている。第１電極は、ゲート配線の上および第２絶縁層の上に設けられている。第１電極は、ゲート配線と接している。【選択図】図３
2017034156.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に選択的に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１領域の上に設けられ、前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延び、前記第１方向および前記第２方向に対して垂直な第３方向において第１絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第３方向に延びる第１部分と、
前記第１部分に囲まれ、前記第３方向に延び、前記第１方向における厚みが、前記第１部分の前記第１方向における厚みよりも薄い第２部分と、
を有し、前記第２領域の上に設けられ、前記ゲート電極と電気的に接続され、前記第２方向における長さが前記ゲート電極の前記第３方向における長さよりも長く、前記第１絶縁層を介して前記第１半導体領域に囲まれたゲート配線と、
前記第２領域の上に設けられ、前記第１部分を覆う第２絶縁層と、
前記ゲート配線の上および前記第２絶縁層の上に設けられ、前記ゲート配線と接する第１電極と、
を備えた半導体装置。
【請求項２】
前記ゲート電極は、前記第３方向において複数設けられ、
前記ゲート配線は、それぞれの前記ゲート電極の前記第２方向における端部と接する請求項１記載の半導体装置。
【請求項３】
第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に選択的に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１領域の上に設けられ、前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延び、前記第１方向および前記第２方向に対して垂直な第３方向において第１絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第２方向に延びる第１部分と、
前記第１部分に囲まれ、前記第２方向に延び、前記第１方向における厚みが、前記第１部分の前記第１方向における厚みよりも薄い第２部分と、
を有し、前記第２領域の上に設けられ、前記ゲート電極と電気的に接続され、前記第３方向における長さが、前記ゲート電極の前記第３方向における長さよりも長く、前記第１絶縁層を介して前記第１半導体領域に囲まれたゲート配線と、
前記第２領域の上に設けられ、前記第１部分を覆う第２絶縁層と、
前記ゲート配線の上および前記第２絶縁層の上に設けられ、前記第１部分と接する第１電極と、
を備えた半導体装置。
【請求項４】
前記ゲート電極および前記ゲート配線は、前記第３方向において複数設けられ、
それぞれの前記ゲート配線は、それぞれの前記ゲート電極と、前記第２方向において並び、
前記第１電極は、前記複数のゲート配線と接する請求項３記載の半導体装置。
【請求項５】
前記第２絶縁層は、
前記第２配線部分の上に設けられ、前記第２方向において前記第１半導体領域の一部と並ぶ第１絶縁部分と、
前記第１方向において前記第１半導体領域の前記一部と並ぶ第２絶縁部分と、
を有し、
前記第２半導体領域の前記第１方向の端部と、前記配線部の前記第１方向の端部と、の間の前記第１方向における距離は、前記第２絶縁部分の前記第１方向における厚みよりも大きい請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１絶縁部分の前記第２方向における厚みは、前記第２絶縁部分の前記第１方向における前記厚みよりも薄い請求項５記載の半導体装置。
【請求項７】
前記ゲート配線は、前記第２部分に囲まれた第３部分をさらに有し、
前記第３部分の前記第１方向における厚みは、前記第２部分の前記第１方向における厚みよりも薄い請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第２絶縁層の一部は、前記ゲート電極の上に設けられた請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第２半導体領域の上および前記第３半導体領域の上に、前記第１電極と離間して設けられ、前記第２半導体領域および前記第３半導体領域と電気的に接続された第２電極をさらに備え、
前記第２絶縁層の前記一部は、前記第１方向において、前記ゲート電極と前記第２電極との間に設けられ、
前記第２絶縁層の前記一部は、前記第３方向において、前記第１絶縁層の一部と他の一部との間に設けられ、
前記第１絶縁層の前記一部および前記他の一部は、前記第１方向において前記第２電極と接する請求項８記載の半導体装置。
【請求項１０】
第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域に対して、前記第１領域の上に、前記第１領域から前記第２領域に向かう第２方向に延びる第１トレンチを形成し、前記第２領域の上に、前記第１領域から前記第２領域に向かう方向であって前記第２方向に対して垂直な前記第３方向に延び、前記第２領域の上において前記第１トレンチと繋がり、前記第２方向における長さが、前記第１トレンチの前記第３方向における長さよりも長い第２トレンチを形成する工程と、
前記第１トレンチの内壁および前記第２トレンチの内壁に第１絶縁層を形成する工程と、
前記第１トレンチ内部の一部であって前記第１絶縁層の上に第１導電部を形成し、前記第２トレンチ内部の一部であって前記第１絶縁層の上に第２導電部を形成する工程と、
前記第１導電部の上および前記第２導電部の上に、前記第１トレンチを埋め込むとともに、前記第２トレンチの一部を埋め込む第２絶縁層を形成する工程と、
前記第２絶縁層の一部を除去し、前記第２導電部の表面の一部を露出させる工程と、
を備えた半導体装置の製造方法。
【請求項１１】
前記第２絶縁層を形成する工程において、前記第２絶縁層を、前記第２トレンチの内部において、前記第２導電部の上面および前記第２トレンチの側壁に沿って形成する請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２導電部の表面の一部を露出させる工程において、前記第２絶縁層のうち前記第２トレンチの側壁に沿って形成された部分をマスクとして用いて、自己整合的に前記第２絶縁層の前記一部を除去する請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２絶縁層を形成する工程において、前記第１領域の表面および前記第２領域の表面を覆うように、前記第２絶縁層を形成し、
前記第２導電部の表面の一部を露出させる工程において、前記第２絶縁層の前記一部を除去するとともに、前記第１絶縁層の一部および前記第２絶縁層の他の一部を除去し、前記第１領域の表面の少なくとも一部を露出させる請求項１０〜１２のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置において、トレンチの内部にゲートが形成された、トレンチ型ゲート構造を有するものがある。
トレンチ型ゲート構造では、配線が半導体装置の外周に埋め込まれ、この配線がゲート電極および電極パッドと接続される場合がある。この半導体装置をオン状態にする場合、配線を通じて、電極パッドからゲート電極に電圧が印加される。
当該配線と電極パッドとの間の電気抵抗は、低いことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−８４９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート電極に接続された配線と、電極パッドと、の間の電気抵抗を低減できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、ゲート配線と、第２絶縁層と、第１電極と、を有する。
第１半導体領域は、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する。
第２半導体領域は、第１領域の上に選択的に設けられている。
第３半導体領域は、第２半導体領域の上に選択的に設けられている。
ゲート電極は、第１領域の上に設けられている。ゲート電極は、第１領域から第２半導体領域に向かう第１方向に対して垂直な第２方向に延びている。ゲート電極は、第１方向および第２方向に対して垂直な第３方向において第１絶縁層を介して第２半導体領域と対面している。
ゲート配線は、第１部分と、第２部分と、を有する。第１部分は、第３方向に延びている。第２部分は、第１部分に囲まれている。第２部分は、第３方向に延びている。第２部分の第１方向における厚みは、第１部分の第１方向における厚みよりも薄い。ゲート配線は、第２領域の上に設けられている。ゲート配線は、ゲート電極と電気的に接続されている。ゲート配線の第２方向における長さは、ゲート電極の第３方向における長さよりも長い。ゲート配線は、第１絶縁層を介して第１半導体領域に囲まれている。
第２絶縁層は、第２領域の上に設けられている。第２絶縁層は、第１部分を覆っている。
第１電極は、ゲート配線の上および第２絶縁層の上に設けられている。第１電極は、ゲート配線と接している。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】図１のＢ−Ｂ´断面の一部を拡大した、部分拡大断面図である。
【図４】図１の部分Ｃを拡大した、部分拡大平面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図８】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図９】第２実施形態に係る半導体装置の平面図である。
【図１０】図９のＢ−Ｂ´断面の一部を拡大した、部分拡大断面図である。
【図１１】図９の部分Ｃを拡大した、部分拡大平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
実施形態の説明には、ＸＹＺ直交座標系を用いる。第１領域Ｒ１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直な方向な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１〜図４を参照して、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ´断面図である。
図３は、図１のＢ−Ｂ´断面の一部を拡大した、部分拡大断面図である。
図４は、図１の部分Ｃを拡大した、部分拡大平面図である。
なお、図１において、ｎ−形半導体領域１が有する第１領域Ｒ１および第２領域Ｒ２を、破線で表している。
図４において、ゲート電極パッド３２は省略されており、ゲート電極１０およびゲート配線１１を破線で表している。
【０００９】
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１〜図４に表すように、半導体装置１００は、ｎ＋形（第１導電形）のドレイン領域５、ｎ−形半導体領域１（第１半導体領域）、ｐ形（第２導電形）のベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ゲート電極１０、ゲート配線１１、絶縁層２１（第１絶縁層）、絶縁層２２（第２絶縁層）、ドレイン電極３１、ゲート電極パッド３２（第１電極）、およびソース電極３３（第２電極）を有する。
【００１０】
図１に表すように、第２領域Ｒ２は、Ｘ−Ｙ面に沿って第１領域Ｒ１の周りに設けられている。ソース電極３３の少なくとも一部は、第１領域Ｒ１の上に設けられ、ゲート電極パッド３２の少なくとも一部は、第２領域Ｒ２の上に設けられている。
【００１１】
ゲート電極パッド３２の一部は、Ｘ方向およびＹ方向に延びている。ゲート電極パッド３２とソース電極３３との間には絶縁層２２が設けられ、ゲート電極パッド３２とソース電極３３は互いに分離されて設けられている。
【００１２】
図２に表すように、ドレイン電極３１は、ｎ＋形ドレイン領域５の下に設けられている。ドレイン電極３１は、ｎ＋形ドレイン領域５と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ−形半導体領域１は、第１領域Ｒ１と、第１領域Ｒ１の周りに設けられた第２領域Ｒ２と、を有する。
【００１３】
ｐ形ベース領域２は、第１領域Ｒ１の上に設けられている。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、ｐ形ベース領域２の上にそれぞれ選択的に設けられている。
ｐ形ベース領域２、ｎ＋形ソース領域３、およびｐ＋形コンタクト領域４は、Ｙ方向において複数設けられ、それぞれの半導体領域はＸ方向に延びている。
【００１４】
ゲート電極１０は、第１領域Ｒ１の上に設けられている。ゲート電極１０はＹ方向において複数設けられ、それぞれのゲート電極１０はＸ方向に延びている。ゲート電極１０の一部は、Ｘ−Ｙ面に沿ってｎ−形半導体領域１に囲まれている。また、ゲート電極１０は、Ｙ方向において、絶縁層２１を介してｐ形ベース領域２と対面している。
【００１５】
ソース電極３３は、第１領域Ｒ１の上および第２領域Ｒ２の一部の上に設けられている。ソース電極３３は、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４と電気的に接続されている。
ｐ＋形コンタクト領域４のＺ方向における位置は、ｎ＋形ソース領域３のＺ方向における位置よりも低い。このため、ｐ＋形コンタクト領域４の上であってｎ＋形ソース領域３同士の間には、ソース電極３３の一部が設けられている。
【００１６】
絶縁層２２は、第１領域Ｒ１の上および第２領域Ｒ２の上に設けられている。絶縁層２２の一部はゲート電極１０の上に設けられており、ゲート電極１０とソース電極３３は絶縁層２２によって電気的に分離されている。また、絶縁層２２の当該一部は、Ｙ方向において絶縁層２１の一部と他の一部との間に位置しており、絶縁層２１の当該一部および当該他の一部は、Ｚ方向においてソース電極３３と接している。すなわち、絶縁層２１の当該一部および当該他の一部は、Ｚ方向においてｎ＋形ソース領域３よりも上部まで設けられている。
【００１７】
図３および図４に表すように、ゲート配線１１は第２領域Ｒ２の上に設けられ、Ｙ方向に延びている。ゲート配線１１は、第１絶縁層２１を介してｎ−形半導体領域１に囲まれている。
【００１８】
ゲート配線１１は、第１部分１１１と、第２部分１１２と、第３部分１１３と、を有する。第１部分１１１〜第３部分１１３は、Ｙ方向に延びている。
第２部分１１２は、Ｘ−Ｙ面に沿って第１部分１１１に囲まれている。第２部分１１２のＺ方向における厚みＴ２は、第１部分１１１のＺ方向における厚みＴ１よりも薄い。
第３部分１１３は、Ｘ−Ｙ面に沿って第２部分１１２に囲まれている。第３部分１１３のＺ方向における厚みＴ３は、厚みＴ２よりも薄い。
【００１９】
絶縁層２２は、第２領域Ｒ２の上において、ゲート配線１１の第１部分１１１を覆っている。絶縁層２２は、第１絶縁部分２２１および第２絶縁部分２２２を有する。
第１絶縁部分２２１は、第１部分１１１の上に設けられており、ｎ−形半導体領域１の部分１ｂとＸ方向において並んでいる。
第２絶縁部分２２２は、部分１ｂとＺ方向において並んでいる。
【００２０】
第１絶縁部分２２１のＸ方向における厚みＴ４は、第２絶縁部分２２２のＺ方向における厚みＴ５よりも薄い。また、ｎ−形半導体領域１のＺ方向の端部と、ゲート配線１１のＺ方向の端部と、の間のＺ方向における距離Ｄ１は、厚みＴ５よりも大きい。
【００２１】
ゲート電極パッド３２は、絶縁層２２の上およびゲート配線１１の上に設けられている。ゲート電極パッド３２は、ゲート配線１１と電気的に接続されている。より具体的には、ゲート電極パッド３２は、第２部分１１２の上面、および第３部分１１３の上面に接している。
【００２２】
図４に表すように、ゲート配線１１とゲート電極パッド３２との接触面は、ゲート配線１１に沿ってＹ方向に延びている。また、ゲート配線１１は、複数のゲート電極１０と接している。ゲート配線１１のＸ方向における長さＬ１は、ゲート電極１０のＹ方向における長さＬ２よりも長い。
【００２３】
ここで、各構成要素の材料の一例について説明する。
各半導体領域は、シリコン、炭化シリコン、ガリウムヒ素、または窒化ガリウムを含む。
ゲート電極１０およびゲート配線１１は、ポリシリコンを含む。
絶縁層２１および２２は、酸化シリコンを含む。
ドレイン電極３１、ゲート電極パッド３２、およびソース電極３３は、アルミニウムを含む。
【００２４】
次に、第１実施形態に係る半導体装置１００の製造方法の一例について、図５〜図８を用いて説明する。
図５〜図８は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。図５（ａ）〜図８（ｂ）のそれぞれにおいて、左側の図は、図１のＡ−Ａ´線が付された位置に対応する工程断面図であり、右側の図は、図１のＢ−Ｂ´線が付された位置に対応する工程断面図である。
【００２５】
まず、ｎ＋形の半導体層５ａの上にｎ−形の半導体層１ａが形成された半導体基板を用意する。続いて、ｎ−形半導体層１ａの表面を熱酸化して絶縁層を形成する。この絶縁膜をパターニングすることでマスク２０を形成する。
【００２６】
次に、マスク２０を用いて、図５（ａ）に表すように、第１トレンチＴｒ１および第２トレンチＴｒ２を形成する。第１トレンチＴｒ１はＸ方向に延びており、第１領域Ｒ１の上に複数形成される。第２トレンチＴｒ２はＸ方向に延びており、第２領域Ｒ２の上に形成される。第１トレンチＴｒ１の一部は第２領域Ｒ２まで延びており、第２トレンチＴｒ２は、複数の第１トレンチＴｒ１と第２領域Ｒ２の上において繋がっている。第１トレンチＴｒ１および第２トレンチＴｒ２は、第２トレンチＴｒ２の幅（Ｙ方向における長さ）が、第１トレンチＴｒ１の幅（Ｙ方向における長さ）よりも広く（長く）なるように、形成される。
【００２７】
次に、各トレンチの内壁を熱酸化する。このとき形成される酸化層と、先に形成された酸化層により、絶縁層２１ａが形成される。続いて、絶縁層２１ａの上に、導電層を形成する。この導電層の一部をエッチングし、導電層の表面を後退させる。この工程により、第１トレンチＴｒ１の内部にゲート電極１０（第１導電部）が形成され、第２トレンチＴｒ２の内部にゲート配線１１（第２導電部）が形成される。
【００２８】
続いて、半導体層１ａの上に、図５（ｂ）に表すように、絶縁層２２ａを形成する。絶縁層２２ａは、第１トレンチＴｒ１が絶縁層２２ａによって埋め込まれ、第２トレンチＴｒ２の一部のみが絶縁層２２ａによって埋め込まれるように、形成する。このとき、絶縁層２２ａは、ゲート配線１１の上面および第２トレンチＴｒ２の内壁に沿って形成されるため、ゲート配線１１の上の絶縁層２２ａの表面に、凹部２２ｂが形成される。
【００２９】
さらに、ゲート配線１１および絶縁層２２ａは、ｎ−形半導体層１ａの上面とゲート配線１１のＺ方向における端部との間のＺ方向における距離Ｄ１が、絶縁層２２のＺ方向における厚みＴよりも大きくなるように、形成される。
【００３０】
次に、絶縁層２２ａの上にマスク２３を形成する。マスク２３は、第２領域Ｒ２の上に設けられており、開口ＯＰを有する。開口ＯＰのＸ方向における長さは、凹部２２ｂのＸ方向における長さよりも、長い。
【００３１】
このマスク２３を用いて、図６（ａ）に表すように、絶縁層２１ａの一部および絶縁層２２ａの一部を除去する。この工程により、第１領域Ｒ１の上に設けられていた絶縁層２１ａおよび２２ａがエッチングされ、半導体層１ａの表面が露出する。同時に、ゲート配線１１の上において、凹部２２ｂの側壁をマスクとして、自己整合的に凹部２２ｂの底面がエッチングされ、ゲート配線１１の表面の一部が露出する。
【００３２】
次に、マスク２３を除去し、露出した半導体層１ａの表面をエッチングすることで、半導体層１ａの表面を後退させる。このとき、ゲート配線１１の一部もエッチングされ、ゲート配線１１のうち表面が露出している部分の厚みが、他の部分の厚みよりも薄くなる。また、絶縁層２２のうち、第２トレンチＴｒ２の側壁に沿って形成される部分の膜厚は、絶縁層２１の上面の上に形成される部分の膜厚より薄くなる。
【００３３】
次に、第１領域Ｒ１の表面部分にｐ形不純物およびｎ形不純物を順次イオン注入することで、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。ｎ−形半導体層１ａのうち、ｐ形ベース領域２およびｎ＋形ソース領域３以外の領域が、ｎ−形半導体領域１に対応する。
続いて、図６（ｂ）に表すように、第１領域Ｒ１の上および第２領域Ｒ２の上に絶縁層２４を形成する。
【００３４】
次に、図７（ａ）に表すように、絶縁層２４の一部を除去する。この工程により、ｎ＋形ソース領域３の上には、絶縁層２１の側壁に沿う絶縁層２４ａが形成される。また、ゲート配線１１上には、絶縁層２２の側壁に沿う絶縁層２４ｂが形成される。
【００３５】
次に、図７（ｂ）に表すように、絶縁層２４ａをマスクとして用いて、ｐ形ベース領域２の一部およびｎ＋形ソース領域３の一部を、自己整合的にエッチングする。同時に、絶縁層２４ｂをマスクとして、ゲート配線１１の一部がエッチングされる。
【００３６】
この結果、絶縁層２４ｂに覆われていない部分の厚みは、絶縁層２４ｂに覆われた部分の厚みよりも薄くなる。また、絶縁層２４ｂに覆われた部分の厚みは、絶縁層２２に覆われた部分の厚みよりも薄くなる。それぞれの部分は、図３に表す、第１部分１１１、第２部分１１２、および第３部分１１３に対応する。
【００３７】
次に、ｐ形ベース領域２のうち絶縁層２４ａに覆われてない領域にｐ形不純物をイオン注入することで、ｐ＋形コンタクト領域４を形成する。続いて、絶縁層２４ａおよび２４ｂを除去する。
【００３８】
次に、第１領域Ｒ１の上および第２領域Ｒ２の上に、金属層を形成する。このとき、金属層の一部は、第２トレンチＴｒ２の内側に設けられ、ゲート配線１１と接続される。この金属層をパターニングすることで、図８（ａ）に表すように、ゲート電極パッド３２およびソース電極３３が形成される。
【００３９】
次に、図８（ｂ）に表すように、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研磨する。残ったｎ＋形半導体層５ａは、ｎ＋形ドレイン領域５に対応する。
続いて、ｎ＋形ドレイン領域５の裏面に金属層を形成する。この金属層をパターニングしてドレイン電極３１を形成することで、図１〜図４に表す半導体装置１００が得られる。
【００４０】
ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置において、ゲート配線１１の長さＬ１は、ゲート電極１０の長さＬ２よりも長い。さらに、ゲート配線１１は、第１部分１１１と、第１部分１１１よりも薄い第２部分１１２と、を有している。
【００４１】
このような構成を採用することで、ゲート配線１１とゲート電極パッド３２との間の接触面積を増加させることができる。ゲート配線１１とゲート電極パッド３２との接触面積を増加させることで、ゲート配線１１とゲート電極パッド３２との間の電気抵抗を低減することが可能となる。
【００４２】
また、ゲート配線１１が、第２部分１１２よりも薄い第３部分１１３を有することで、ゲート配線１１とゲート電極パッド３２との接触面積をさらに増加させ、ゲート配線１１とゲート電極パッド３２との間の電気抵抗をより一層低減することが可能となる。
【００４３】
加えて、第１絶縁部分２２１の厚みＴ４を、第２絶縁部分２２２の厚みＴ５よりも薄くすることで、ゲート配線１１とゲート電極パッド３２との接触面積をさらに増加させることができる。従って、このような構成を採用することで、ゲート配線１１とゲート電極パッド３２との間の電気抵抗をより一層低減することが可能である。
【００４４】
また、本実施形態によれば、Ｚ方向において、ゲート電極パッド３２とｎ−形半導体領域１と間には、ゲート配線１１の一部が設けられている。このため、金属材料を含むゲート電極パッド３２と、半導体材料を含むｎ−形半導体領域１と、の間の距離を長くし、金属材料と半導体材料の相互拡散が生じる可能性を低減することができる。
【００４５】
次に、本実施形態に係る半導体装置の製造方法の作用および効果について説明する。
本実施形態に係る製造方法によれば、絶縁層２２ａに形成された凹部２２ｂによって、凹部２２ｂの底部に位置する絶縁層２２ａの一部が自己整合的にエッチングされて、ゲート配線１１の表面の一部が露出される。
【００４６】
このため、絶縁層２２ａの上にフォトリソグラフィ法を用いてマスクを形成し、このマスクを用いて絶縁層２２ａの一部をエッチングする場合に比べて、ゲート配線１１の露出される部分の位置ずれを低減することができる。位置ずれを低減することで、ゲート配線１１とゲート電極パッド３２との間の電気抵抗の変動を抑制し、ゲートリーク電流の変動を抑制することが可能となる。
【００４７】
また、距離Ｄ１が厚みＴよりも大きくなるように、第２トレンチＴｒ２、ゲート配線１１、および絶縁層２２を形成することで、凹部２２ｂの形成が容易となり、凹部２２ｂの形状のばらつきを低減することができる。このため、ゲート配線１１のうち、凹部２２ｂを用いた自己整合エッチングによって露出される部分の位置ずれを、より一層低減することが可能となる。
【００４８】
なお、本実施形態に係る半導体装置の一例として、ＭＯＳＦＥＴを用いて説明したが、本発明は、ＩＧＢＴにも適用することが可能である。半導体装置１００がＩＧＢＴである場合、例えば、ドレイン電極３１とｎ＋形ドレイン領域５との間に、ｐ＋形の半導体領域が設けられる。また、この場合、ドレイン電極３１はコレクタ電極として機能し、ソース電極３３はエミッタ電極として機能する。
【００４９】
（第２実施形態）
図９〜図１１を参照して、第２実施形態に係る半導体装置の一例について説明する。
図９は、第２実施形態に係る半導体装置２００の平面図である。
図１０は、図９のＢ−Ｂ´断面の一部を拡大した、部分拡大断面図である。
図１１は、図９の部分Ｃを拡大した、部分拡大平面図である。
図９において、ｎ−形半導体領域１が有する第１領域Ｒ１および第２領域Ｒ２を、破線で表している。
また、図１１において、ゲート電極パッド３２は省略されており、ゲート電極１０およびゲート配線１１を破線で表している。
【００５０】
第２実施形態に係る半導体装置２００は、半導体装置１００との比較において、ゲート配線１１の構造に関して差異を有する。
図９のＡ−Ａ´断面における構造は、例えば、図２に表される構造と同様である。
【００５１】
図１０に表すように、ゲート配線１１はＹ方向において複数設けられている。それぞれのゲート配線１１は、Ｘ方向に延びた第１部分１１１〜第３部分１１３を有する。ゲート電極パッド３２は、複数のゲート配線１１の上をＹ方向に延びている。ゲート電極パッド３２は、複数の第２部分１１２の上面および複数の第３部分１１３の上面と接している。
【００５２】
図１１に表すように、それぞれのゲート配線１１は、それぞれのゲート電極１０とＸ方向において並んでいる。ゲート配線１１のＹ方向における長さＬ１は、ゲート電極１０のＹ方向における長さＬ２よりも長い。
また、半導体装置１００と同様に、厚みＴ４は、厚みＴ５よりも薄い。厚みＴ５は、距離Ｄ１よりも小さい。
【００５３】
本実施形態に係る半導体装置を作製する場合、図５（ａ）に表される工程において、第１トレンチＴｒ１および第２トレンチＴｒ２は、Ｙ方向において複数形成される。それぞれの第２トレンチＴｒ２は、それぞれの第１トレンチＴｒ１と繋がっている。
【００５４】
第１トレンチＴｒ１および第２トレンチＴｒ２を形成した後には、図５（ｂ）〜図８（ｂ）に表される工程と同様の工程を実行することで、半導体装置２００を作製することが可能である。
【００５５】
本実施形態においても、第１実施形態と同様に、ゲート配線１１とゲート電極パッド３２との間の電気抵抗を低減することが可能である。
また、本実施形態に係る製造方法においても、ゲート配線１１の露出される部分の位置ずれを低減することができ、この結果、ゲートリーク電流の変動を抑制することが可能である。
【００５６】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００５７】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域５、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ゲート電極１０、ドレイン電極３１、ゲート電極パッド３２、およびソース電極３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５８】
１００、２００…半導体装置  １…ｎ−形半導体領域  ２…ｐ形ベース領域  ３…ｎ＋形ソース領域  ４…ｐ＋形コンタクト領域  ５…ｎ＋形ドレイン領域  １０…ゲート電極  １１…ゲート配線  ２１、２２…絶縁層  ３１…ドレイン電極  ３２…ゲート電極パッド  ３３…ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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