(57)【要約】【課題】磁気相殺する２つのインダクタが巻回されたコアのサイズを低減した電圧変換装置、及び前記コアのサイズを低減することが可能な漏れインダクタンス決定方法を提供する。【解決手段】制御部５０ａが電圧変換回路１ａのＦＥＴ１１及び１２を交互にオン／オフし、コア２０に巻回されて互いに磁気を打ち消し合うインダクタ２１及び２２夫々に流れる電流をＦＥＴ１１及び１２でスイッチングすることにより、電圧変換回路１ａに入力された電圧が変換されて出力される。インダクタ２１及び２２は、漏れインダクタンスと密接に関係する結合係数ｋが−０．９９≦ｋ≦−０．７８の範囲内にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
コアに巻回されて磁気相殺する２つのインダクタ及び夫々のインダクタに流れる電流をスイッチングするスイッチング素子を有する電圧変換回路と、各スイッチング素子を交互にオン／オフする制御部とを備える電圧変換装置であって、
前記２つのインダクタは、結合係数が−０．９９以上、且つ−０．７８以下の範囲内にある電圧変換装置。
【請求項２】
前記制御部が各スイッチング素子をオンするデューティ比は、０．１以上、且つ０．７以下の範囲内にある請求項１に記載の電圧変換装置。
【請求項３】
前記電圧変換回路をＮ個（Ｎは２以上の自然数）備え、
該Ｎ個の電圧変換回路同士を並列に接続してあり、
前記制御部は、各電圧変換回路のスイッチング素子をπ／Ｎずつ異なる位相でオン／オフする
請求項１又は２に記載の電圧変換装置。
【請求項４】
コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流を、制御部がオン／オフするスイッチング素子でスイッチングする電圧変換装置における前記２つのインダクタの漏れインダクタンスを決定する方法であって、
結合係数が０である２つの第１インダクタと、
該第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しており結合係数を−１に近づけた２つの第２インダクタとを用意し、
前記２つのインダクタに代えて前記２つの第１インダクタを接続し、
該第１インダクタに流れるリップル電流について、前記制御部が各スイッチング素子をオンする所定範囲のデューティ比に対する第１変化特性を取得し、
前記２つの第１インダクタに代えて前記２つの第２インダクタを接続し、
該第２インダクタに流れるリップル電流について、前記所定範囲のデューティ比に対する第２変化特性を取得し、
取得した第１及び第２変化特性を比較した結果に基づいてリップル電流の低減率を算出し、
算出した低減率に基づいて前記２つのインダクタ夫々の漏れインダクタンスを決定する
漏れインダクタンス決定方法。
【請求項５】
前記低減率の算出は、前記第１変化特性に対し、前記第２変化特性にて最も低い割合でリップル電流が低減されるデューティ比におけるリップル電流の低減率を算出し、
前記２つのインダクタ夫々の漏れインダクタンスの決定は、算出した低減率で前記第２インダクタの漏れインダクタンスの大きさを低減して行う
請求項４に記載の漏れインダクタンス決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流をスイッチング素子でスイッチングする電圧変換装置及び漏れインダクタンス決定方法に関する。
【背景技術】
【０００２】
直流電圧を昇圧又は降圧して所望の直流電圧に変換するＤＣ／ＤＣコンバータ（以下、単にコンバータという）が様々な分野で使用されている。コンバータは、インダクタに流れる電流をスイッチングすることによって所要の電圧を出力する。出力電流を大きくすると共に出力電流のリップルを小さくし、且つ装置の小型化を図るために、複数のコンバータを互いに異なる位相で作動させて並列に接続したマルチフェーズ（多相）コンバータが利用されている。
【０００３】
例えば特許文献１には、同一のコア上に互いに逆方向に巻回された第１及び第２のコイルと一対のスイッチとを用いて第１及び第２夫々のコイルに交互に励磁電流を流すことにより、第２及び第１のコイルにコアの磁束を相殺する方向に電流を発生させ、第２及び第１のコイルからの電流をダイオードで足し合わせて出力する昇圧型のＤＣ／ＤＣコンバータが記載されている。このＤＣ／ＤＣコンバータは、第１及び第２のコイルによるコアの磁化が相殺されるため、コアの磁気飽和が抑制されてコアの小型化が可能になるものである。
【０００４】
特許文献１に記載された技術を用いた所謂インターリーブ型のＤＣ／ＤＣコンバータでは、第１及び第２のコイル間の結合係数と、第１及び第２のコイル内のリップル電流とが密接に関連することが知られている。この点に着目して、特許文献２では、第１及び第２のコイルに相当する２つのインダクタに流れる電流を５％乃至４０％の範囲のデューティ比でスイッチングする場合に、インダクタ間の結合係数ｋが−０．４＜ｋ≦−０．１の範囲内にあるようにすることにより、ｋが０のときよりもリップル電流を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２２４０５８号公報
【特許文献２】特開２０１５−２３１３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された技術は、インダクタに流れる電流をスイッチングするデューティ比が５０％を超えるとインダクタが短絡状態になるとの記載があることから、漏れインダクタンスが限りなく０に近いインダクタ、換言すればｋが実質的に−１であるインダクタが想定されており、デューティ比の可変範囲に大きな制約がある。
【０００７】
また、特許文献２に開示された技術は、自己インダクタンスが一定である２つのインダクタが一定サイズのコアに巻回されている（記載内容からそのように解される）場合に、結合係数ｋが０のときよりもインダクタのリップル電流が低減されるｋの範囲を開示するものであって、コアのサイズを小さくすることを課題とするものではなかった。このため、特許文献２には、結合係数ｋが０のときと比較してインダクタのリップル電流が増加しない範囲でコアのサイズを小さくする技術は開示も示唆もされていない。
【０００８】
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、磁気相殺する２つのインダクタが巻回されたコアのサイズを低減した電圧変換装置、及び前記コアのサイズを低減することが可能な漏れインダクタンス決定方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る電圧変換装置は、コアに巻回されて磁気相殺する２つのインダクタ及び夫々のインダクタに流れる電流をスイッチングするスイッチング素子を有する電圧変換回路と、各スイッチング素子を交互にオン／オフする制御部とを備える電圧変換装置であって、前記２つのインダクタは、結合係数が−０．９９以上、且つ−０．７８以下の範囲内にある。
【００１０】
本発明の一態様に係る漏れインダクタンスの決定方法は、コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流を、制御部がオン／オフするスイッチング素子でスイッチングする電圧変換装置における前記２つのインダクタの漏れインダクタンスを決定する方法であって、結合係数が０である２つの第１インダクタと、該第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しており結合係数を−１に近づけた２つの第２インダクタとを用意し、前記２つのインダクタに代えて前記２つの第１インダクタを接続し、該第１インダクタに流れるリップル電流について、前記制御部が各スイッチング素子をオンする所定範囲のデューティ比に対する第１変化特性を取得し、前記２つの第１インダクタに代えて前記２つの第２インダクタを接続し、該第２インダクタに流れるリップル電流について、前記所定範囲のデューティ比に対する第２変化特性を取得し、取得した第１及び第２変化特性を比較した結果に基づいてリップル電流の低減率を算出し、算出した低減率に基づいて前記２つのインダクタ夫々の漏れインダクタンスを決定する。
【００１１】
なお、本願は、このような特徴的な処理部及びステップを夫々備える電圧変換装置及び漏れインダクタンスの決定方法として実現することができるだけでなく、電圧変換装置の一部又は全部を半導体集積回路として実現したり、電圧変換装置を含むその他のシステムとして実現したりすることができる。
【発明の効果】
【００１２】
上記によれば、磁気相殺する２つのインダクタが巻回されたコアのサイズを低減することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施形態１に係る電圧変換装置の構成例を示すブロック図である。
【図２】実施形態１に係る電圧変換装置におけるＦＥＴの駆動信号とインダクタに流れる電流とのタイミング関係を示すタイミングチャートである。
【図３】漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフである。
【図４】漏れインダクタンスが４μＨの場合のデューティ比とリップル電流との関係を示すグラフである。
【図５】コア内を通ってインダクタと鎖交する磁束を説明するための説明図である。
【図６】インダクタの等価回路を示す回路図である。
【図７】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図８】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図９】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１０】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１１】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１２】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１３】漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１４】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１５】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１６】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１７】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１８】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図１９】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図２０】漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。
【図２１】漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフである。
【図２２】漏れインダクタンスの低減前後におけるデューティ比とリップル電流との関係を示すグラフである。
【図２３】漏れインダクタンスが０．９μＨの場合の結合コイルについて実測したコアの体積を示す図表である。
【図２４】基準結合コイルを用いた場合のリップル電流の波形を示すグラフである。
【図２５】結合コイルＡを用いた場合のリップル電流の波形を示すグラフである。
【図２６】結合コイルＢを用いた場合のリップル電流の波形を示すグラフである。
【図２７】結合コイルＣを用いた場合のリップル電流の波形を示すグラフである。
【図２８】結合コイルＤを用いた場合のリップル電流の波形を示すグラフである。
【図２９】実施形態２に係る電圧変換装置の構成例を示すブロック図である。
【図３０】実施形態２に係る電圧変換装置におけるＦＥＴの駆動信号と各部に流れる電流とのタイミング関係を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１５】
（１）本発明の一態様に係る電圧変換装置は、コアに巻回されて磁気相殺する２つのインダクタ及び夫々のインダクタに流れる電流をスイッチングするスイッチング素子を有する電圧変換回路と、各スイッチング素子を交互にオン／オフする制御部とを備える電圧変換装置であって、前記２つのインダクタは、結合係数が−０．９９以上、且つ−０．７８以下の範囲内にある。
【００１６】
本態様にあっては、制御部が電圧変換回路の２つのスイッチング素子を交互にオン／オフし、コアに巻回されて互いに磁気を打ち消し合う２つのインダクタに流れる電流を夫々のスイッチング素子でスイッチングすることにより、電圧変換回路に入力された電圧が変換されて出力される。２つのインダクタは、漏れインダクタンスと密接に関係する結合係数ｋが−０．９９≦ｋ≦−０．７８の範囲内にある。
つまり、２つのインダクタ間の結合係数ｋが０のときよりもインダクタのリップル電流を増加させない範囲で、従来（特許文献２に記載された−０．４＜ｋ≦−０．１）よりもｋを−１に近づけることができ、ｋを−１に近づけるほど、ｋが０のときの自己インダクタンスより小さい漏れインダクタンスを有するインダクタが適用できる。
【００１７】
（２）前記制御部が各スイッチング素子をオンするデューティ比は、０．１以上、且つ０．７以下の範囲内にあることが好ましい。
【００１８】
本態様にあっては、２つのインダクタ夫々に流れる電流を０．１≦Ｄ≦０．７の範囲のデューティ比Ｄでスイッチングする。
これにより、従来（特許文献１に記載されたＤ＜０．５、又は特許文献２に記載された０．０５≦Ｄ≦０．４０）よりも高いデューティ比に対応可能であり、同じ入力電圧に対して高い出力電圧が得られる。
【００１９】
（３）前記電圧変換回路をＮ個（Ｎは２以上の自然数）備え、該Ｎ個の電圧変換回路同士を並列に接続してあり、前記制御部は、各電圧変換回路のスイッチング素子をπ／Ｎずつ異なる位相でオン／オフすることが好ましい。
【００２０】
本態様にあっては、制御部がＮ個の電圧変換回路夫々に含まれる２つのスイッチング素子を位相差πで交互にオン／オフすると共に、２つのスイッチング素子の何れについてもπ／Ｎずつ異なる位相でオン／オフする。
これにより、スイッチング損失がＮ個の電圧変換回路に均等に分散されると共に、出力に含まれるリップル電流が１／Ｎに低減される。
【００２１】
（４）本発明の一態様に係る漏れインダクタンスの決定方法は、コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流を、制御部がオン／オフするスイッチング素子でスイッチングする電圧変換装置における前記２つのインダクタの漏れインダクタンスを決定する方法であって、結合係数が０である２つの第１インダクタと、該第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しており結合係数を−１に近づけた２つの第２インダクタとを用意し、前記２つのインダクタに代えて前記２つの第１インダクタを接続し、該第１インダクタに流れるリップル電流について、前記制御部が各スイッチング素子をオンする所定範囲のデューティ比に対する第１変化特性を取得し、前記２つの第１インダクタに代えて前記２つの第２インダクタを接続し、該第２インダクタに流れるリップル電流について、前記所定範囲のデューティ比に対する第２変化特性を取得し、取得した第１及び第２変化特性を比較した結果に基づいてリップル電流の低減率を算出し、算出した低減率に基づいて前記２つのインダクタ夫々の漏れインダクタンスを決定する。
【００２２】
本態様にあっては、結合係数ｋが０である２つの第１インダクタを用いて取得した、所定範囲のデューティ比に対するリップル電流の第１変化特性と、第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しｋを−１に近づけた２つの第２インダクタを用いて取得した、所定範囲のデューティ比に対するリップル電流の第２変化特性とを所定範囲のデューティ比にわたって逐次比較し、比較結果に基づいて算出したリップル電流の低減率によって、２つのインダクタ夫々の漏れインダクタンスを決定する。
これにより、ｋを−１に近づけることによるリップル電流の低減率と、漏れインダクタンスを低減することによるリップル電流の増加率とが相殺されるため、漏れインダクタンスの低減に応じてコアのサイズが低減される。
【００２３】
（５）前記低減率の算出は、前記第１変化特性に対し、前記第２変化特性にて最も低い割合でリップル電流が低減されるデューティ比におけるリップル電流の低減率を算出し、前記２つのインダクタ夫々の漏れインダクタンスの決定は、算出した低減率で前記第２インダクタの漏れインダクタンスの大きさを低減して行うことが好ましい。
【００２４】
本態様にあっては、第１及び第２変化特性を所定範囲のデューティ比にわたって逐次比較し、第１変化特性におけるリップル電流に対する第２変化特性におけるリップル電流について最も低い低減率を算出し、算出した低減率で第２インダクタの漏れインダクタンスの大きさを低減し、大きさを低減した漏れインダクタンスを、２つのインダクタ夫々の漏れインダクタンスと決定する。
これにより、所定範囲のデューティ比についてワーストケースで保証されるリップル電流の低減率が算出されるため、同じ低減率で第２インダクタの漏れインダクタンスの大きさを低減して２つのインダクタの漏れインダクタンスと決定した場合に、所定範囲のデューティ比に対するリップル電流が、２つの第１インダクタを用いたときのリップル電流を超えることがない。
【００２５】
［本発明の実施形態の詳細］
本発明の実施形態に係る電圧変換装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
【００２６】
（実施形態１）
図１は、実施形態１に係る電圧変換装置の構成例を示すブロック図である。電圧変換装置は、外部の電源２から供給された電圧を降圧して外部の負荷３に供給する電圧変換回路１ａと、該電圧変換回路１ａによる電圧の変換を制御する制御部５０ａとを備える。電源２及び負荷３夫々には、コンデンサ３１及び３２が並列に接続されている。
【００２７】
電圧変換回路１ａは、コア２０に巻回されて電源２からの電流による磁気を打ち消し合うインダクタ２１及び２２と、電源２からインダクタ２１及び２２夫々に流れる電流をスイッチングするスイッチング素子であるＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴという）１１及び１２とを有する。
【００２８】
ＦＥＴ１１及び１２は、ドレインが電源２のプラス側に接続されており、ゲートが制御部５０ａに接続されている。ＦＥＴ１１及び１２夫々のソースは、インダクタ２１及び２２の一端に接続されている。インダクタ２１及び２２の他端は、負荷３の一端に接続されている。インダクタ２１及び２２夫々とＦＥＴ１１及び１２との接続点は、同期整流用のＦＥＴ１３及び１４のドレインに接続されている。ＦＥＴ１３及び１４のゲートは、制御部５０ａに接続されている。電源２のマイナス側と、ＦＥＴ１３及び１４のソースと、負荷３の他端とは、共通の接地電位に接続されている。
【００２９】
制御部５０ａは、ＦＥＴ１１及び１２夫々のゲートに位相がπだけ異なる駆動信号を与えることにより、ＦＥＴ１１及び１２を交互にオン／オフする。制御部５０ａは、また、ＦＥＴ１３及び１４夫々のゲートに、ＦＥＴ１１及び１２の駆動信号とはオン／オフの位相が反転した駆動信号を与えることにより、ＦＥＴ１１及び１２夫々がオフの間にインダクタ２１及び２２に電流を還流させる。
【００３０】
上述の構成にてインダクタ２１及び２２に流れるリップル電流（以下、混乱のない限り単にリップル電流という）について説明する。
図２は、実施形態１に係る電圧変換装置におけるＦＥＴ１１及び１２の駆動信号とインダクタ２１及び２１に流れる電流とのタイミング関係を示すタイミングチャートである。図２に示す４つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、図の上段から順に、ＦＥＴ１１の駆動信号、ＦＥＴ１２の駆動信号、インダクタ２１に流れる電流、及びインダクタ２２に流れる電流を示してある。インダクタ２１及び２２夫々に流れる電流の変動成分がリップル電流である。制御部５０ａがＦＥＴ１１及び１２及び２２夫々をオンするデューティ比（以下、混乱のない限り単にデューティ比と言う）は、例として略３０％である。
【００３１】
各信号及び各電流の周期はＴである。最初の１周期にてＦＥＴ１１及び１２夫々の駆動信号が立ち上がる時刻をｔ０及びｔ２とし、夫々の駆動信号が立ち下がる時刻をｔ１及びｔ３とする。時刻ｔ０から１周期後の時刻をｔ４とする。ＦＥＴ１１及び１２の駆動信号は互いに位相がπだけずれている。即ち、時刻ｔ０から時刻ｔ２までの時間はＴ／２に相当する。ＦＥＴ１３の不図示の駆動信号は、ＦＥＴ１１の駆動信号と比較してオン／オフの位相が反転している。即ち、ＦＥＴ１３の駆動信号がオンの場合、ＦＥＴ１１の駆動信号はオフしており、ＦＥＴ１３の駆動信号がオフの場合、所謂デッドタイムを除いてＦＥＴ１１の駆動信号はオンしている。同様にＦＥＴ１４の不図示の駆動信号は、ＦＥＴ１２の駆動信号と比較してオン／オフの位相が反転している。
【００３２】
時刻ｔ０からｔ１までの間では、ＦＥＴ１１がオンし、電源２からインダクタ２１を介してコンデンサ３２及び負荷３に電流が流れる。この間、電源２からインダクタ２１にエネルギーが注入されるため、インダクタ２１の電流が増加する。一方のＦＥＴ１２はオフしているが、インダクタ２１に流れる電流を打ち消すようにインダクタ２２に電流が誘起されるため、インダクタ２２の電流が時間の経過と共に増加する。この電流は、コンデンサ３２及び負荷３からＦＥＴ１４を介して還流する。
【００３３】
時刻ｔ１からｔ２までの間では、ＦＥＴ１１がオフし、インダクタ２１に流れる電流がＦＥＴ１３を介して還流する。また、インダクタ２２に流れる電流は、依然としてＦＥＴ１４を介して還流する。この間、電源２からインダクタ２１及び２２にエネルギーが注入されないため、インダクタ２１及び２２の電流が共に減少する。
【００３４】
時刻ｔ２からｔ３までの間では、ＦＥＴ１２がオンして電源２からインダクタ２２を介してコンデンサ３２及び負荷３に電流が流れる。この間にインダクタ２２に流れる電流の増加分は、時刻ｔ０からｔ１までの間におけるインダクタ２１の電流の増加分と同等である。一方のＦＥＴ１１はオフしているが、インダクタ２２に流れる電流を打ち消すようにインダクタ２１に電流が誘起されるため、インダクタ２１の電流が時間の経過と共に増加する。この電流は、コンデンサ３２及び負荷３からＦＥＴ１３を介して還流する。
【００３５】
時刻ｔ３からｔ４までの間では、ＦＥＴ１２がオフし、インダクタ２２に流れる電流がＦＥＴ１４を介して還流する。また、インダクタ２１に流れる電流は、依然としてＦＥＴ１３を介して還流する。この間、電源２からインダクタ２１及び２２にエネルギーが注入されないため、インダクタ２１及び２２の電流が共に減少する。時刻ｔ４以降の周期における各信号及び各電流の変化は、時刻ｔ０からｔ４までの周期におけるものと同様である。
【００３６】
ここで、インダクタ２１及び２２間の磁気結合がない場合、即ちインダクタ２１及び２２間の結合係数ｋが０の場合を想定すると、時刻ｔ０からｔ１までの間にインダクタ２１に流れる電流の増加分ΔｉＬは、以下の式（１）で表される。時刻ｔ１からｔ４までの間にインダクタ２１に流れる電流の減少分は、式（１）と絶対値が同じで符号が異なっている。
【００３７】
ΔｉＬ＝｛（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１｝Ｄ・Ｔ・・・・・・・・・・・（１）
但し、Ｖｉｎ  ：電圧変換回路１ａの入力電圧（＝電源２の電圧）
Ｖｏｕｔ：電圧変換回路１ａの出力電圧
Ｌ１    ：インダクタ２１の自己インダクタンス
Ｄ      ：制御部５０ａがＦＥＴ１１をオンするデューティ比
Ｔ      ：ＦＥＴ１１の駆動信号の周期
【００３８】
電圧変換回路１ａの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係が以下の式（２）で表されるから、式（２）の左辺を式（１）の右辺に代入して、式（１）が以下の式（３）のとおり変形される。
【００３９】
Ｖｏｕｔ＝Ｄ・Ｖｉｎ・・・・・・・・・・・・・・・・・・・・・・・（２）
ΔｉＬ＝｛Ｖｉｎ（１−Ｄ）／Ｌ１｝Ｄ・Ｔ・・・・・・・・・・・・・（３）
【００４０】
式（３）により、インダクタ２１のリップル電流が自己インダクタンスＬ１に反比例することが示される。式（３）によれば、デューティ比が０及び１の場合にΔｉＬが０になるのに対し、デューティ比が０．５の場合にΔｉＬが極大となる。
【００４１】
一方、インダクタ２１及び２２間の結合係数ｋが０＜ｋ＜１の範囲内にある場合、インダクタ２１のインダクタンス成分のうち、式（１）における自己インダクタンスＬ１と置き換えられてチョークコイルとして機能する成分は、後述する漏れインダクタンスＬｅ１（図６参照）である。以下、インダクタ２１，２２又はこれに代わる２つのインダクタに係る漏れインダクタンスを、単に漏れインダクタンスという。式（１）の自己インダクタンスＬ１を同じ大きさの漏れインダクタンスＬｅ１に置き換えた場合におけるインダクタ２１のリップル電流は、図２に示すように、ｋ＝０の場合よりも小刻みに増減を繰り返すため、ｋ＝０の場合よりも小さくなる。
【００４２】
特にｋを限りなく１に近付けた場合、デューティ比が０．５のときに、ＦＥＴ１１がオンの期間中にインダクタ２１に流れる電流と、ＦＥＴ１１がオフの期間中にＦＥＴ１２によってインダクタ２１に誘起する電流とが一致するようになるため、インダクタ２１のリップル電流が限りなく小さくなる。デューティ比が０及び１のときは、ｋ＝０の場合と同様に、インダクタ２１のリップル電流が０となることが明らかである。
【００４３】
以上の考察を踏まえて、デューティ比とリップル電流との関係をシミュレーションした結果について説明する。
図３は、漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフであり、図４は、漏れインダクタンスが４μＨの場合のデューティ比とリップル電流との関係を示すグラフである。図３及び４の横軸はデューティ比を表し、縦軸はリップル電流（Ａｐｐ：Ａｍｐｅｒｅ  ｐｅａｋ−ｔｏ−ｐｅａｋ）を表す。
【００４４】
図３及び４で、実線及び破線の夫々は、結合係数ｋが０及び０．９９の場合のデューティ比に対するリップル電流の変化特性を示している。ｋ＝０の場合は漏れインダクタンスを自己インダクタンスというべきであるが、ここでは漏れインダクタンスで統一する。上記で考察したように、ｋ＝０の場合のリップル電流は、デューティ比が０．５のときに極大となって上に凸の曲線を描く。また、ｋ＝０．９９の場合のリップル電流は、デューティ比が０．５のときに略０の極小となり、０及び０．５の間と、０．５及び１の間とで極大となる曲線を描く。
【００４５】
図３及び図４に実線で示された場合を比較すると、ｋ＝０の場合は漏れインダクタンスが２μＨから４μＨに倍増されたときに、デューティ比の全範囲にわたってリップル電流が半減することが把握される。同様に破線で示された場合を比較すると、ｋ＝０．９９の場合は漏れインダクタンスが２μＨから４μＨに倍増されたときに、デューティ比の全範囲にわたってリップル電流が半減することが把握される。つまり、リップル電流と漏れインダクタンスとが反比例の関係にあると言える。
【００４６】
次に、コア２０と、インダクタ２１及び２２との関係について詳細に説明する。
図５は、コア２０内を通ってインダクタ２１及び／又は２２と鎖交する磁束を説明するための説明図であり、図６はインダクタ２１及び２２の等価回路を示す回路図である。図５に示すコア２０は所謂ＥＩコアであり、Ｅ型形状を有するコア２０の一部とＩ型形状を有するコア２０の他の一部との間には、中央の脚部２０ｂにてギャップが形成されている。コア２０はＥＩコアに限定されない。インダクタ２１及び２２夫々は、コア２０の一側方の脚部２０ａ及び他側方の脚部２０ｃに巻回されている。
【００４７】
図６に移って、インダクタ２１及び２２夫々の自己インダクタンスはＬ１及びＬ２であり、インダクタ２１及び２２間の結合係数はｋである。これを等価回路に展開すると、インダクタ２１及び２２は、漏れインダクタンスＬｅ１及Ｌｅ２に対応するインダクタ２３及び２４の一端と、相互インダクタンスＭに対応するインダクタ２５の一端とが接続された三端子回路で表される。Ｌｅ１及びＬｅ２の夫々は以下の式（４）及び（５）で表される。
【００４８】
Ｌｅ１＝（１−ｋ）Ｌ１・・・・・・・・・・・・・・・・・・・・・・（４）
Ｌｅ２＝（１−ｋ）Ｌ２・・・・・・・・・・・・・・・・・・・・・・（５）
【００４９】
結合係数ｋと、相互インダクタンスＭとは同符号で定義され、ｋ及びＭが正であるか負であるかの違いは、インダクタ２１及び２２間の磁気結合の方向に依存する。一般的には磁気結合の方向性に関わらず、ｋの符号を正として定義することが多いため、以下ではｋが０又は正の数で表されるものと仮に定めて説明する。実際にはｋが０又は負の数で表されるべきものであることが、インダクタ２１及び２２夫々の一端に付与されたドット記号により、互いの磁気結合の方向が逆であることが示されていることによって明らかとなる。
【００５０】
より具体的に言えば、互いに結合する２つのインダクタにてドット記号が付与された夫々の一端に電流が流入する場合に、互いに磁束を強め合う（又は弱め合う）ときは、相互インダクタンスＭの符号が正（又は負）であると定義される。よって、図１に示すインダクタ２１及び２２間の結合係数ｋ及び相互インダクタンスＭの符号が正であると定めた場合、ＦＥＴ１１及び１２夫々のソースからインダクタ２１及び２２の一端に電流が流入したときに互いの磁束を弱め合うことが図から把握されるため、インダクタ２１及び２２における互いの磁気結合の方向が逆であることが明らかとなる。
【００５１】
なお、結合係数ｋ及び相互インダクタンスＭの符号が負であると定義して厳密に図１を記載する場合は、ＦＥＴ１１及び１２夫々のソースと接続されたインダクタ２１及び２２の一端にドット記号を付与することとなり、互いの磁気結合の方向が逆であることが却って把握され難くなるため、ここではそのような記載方法を用いない。
【００５２】
図５に戻って、ＦＥＴ１１からインダクタ２１の一端に電圧を印加した場合、インダクタ２１に励磁電流ｉｍが流れ、相互インダクタンスＭに相当する励磁インダクタンスによってコア２０に主磁束φｍが発生する。この主磁束φｍがインダクタ２２に鎖交して電磁誘導により負荷電流ｉ２が流れ、負荷電流ｉ２に応じてインダクタ２１に負荷電流ｉ１が流れる。
【００５３】
この場合、インダクタ２１の巻線電流（ｉ１＋ｉｍ）により、インダクタ２２に鎖交しない漏れ磁束φ１が発生し、インダクタ２２の巻線電流（ｉ２）により、インダクタ２１に鎖交しない漏れ磁束φ２が発生する。漏れ磁束φ１及びφ２は、コア２０の中央の脚部２０ｂを通る。上述の漏れインダクタンスＬｅ１及びＬｅ２を用いると、漏れ磁束φ１及びφ２の夫々が以下の式（６）及び（７）で表される。
【００５４】
φ１＝Ｌｅ１（ｉ１＋ｉｍ）・・・・・・・・・・・・・・・・・・・・（６）
φ２＝Ｌｅ２・ｉ２・・・・・・・・・・・・・・・・・・・・・・・・（７）
【００５５】
主磁束φｍは負荷電流ｉ１及びｉ２によって増加することがないのに対し、漏れ磁束φ１及びφ２の夫々は、負荷電流ｉ１及びｉ２に比例して増加する。よって、負荷電流ｉ１及びｉ２が一定の場合、式（６）及び（７）は、コア２０内の磁束（磁束量）Φが漏れインダクタンスＬｅ１及びＬｅ２に比例することを示している。以下、負荷電流ｉ１及びｉ２を一定にして比較することを想定する。磁束Φは、コア２０内の磁束密度Ｂとコア２０の有効断面積Ａｅとの積で表されるから、コア２０内の磁束密度Ｂが一定である場合は、有効断面積Ａｅと漏れインダクタンスＬｅ１及びＬｅ２とが比例関係にあると言える。
【００５６】
ところで一般的に、コア内の磁束密度は、最大磁束密度Ｂｍａｘを超えることができない。この点を考慮し、例えばコアの形状を変えずにサイズを小さくする場合、コア内の磁束密度を変えずにコアの有効断面積を低減するには、上記の比例関係に基づいて、有効断面積を低減する割合だけ漏れインダクタンスを低減すればよい。但し、上述したように、リップル電流と漏れインダクタンスとが反比例の関係にあるため、コアの大きさを小さくするために漏れインダクタンスを低減するとリップル電流が増大するというジレンマがある。
【００５７】
そこで、結合係数ｋが０のときよりもインダクタのリップル電流を増加させない範囲でコアの大きさを小さくする方策を探るため、漏れインダクタンスを一定にして結合係数を変化させた２つのインダクタを用いた場合に、リップル電流がどのように変化するかを示すグラフを作図した。
【００５８】
図７から１３までは、漏れインダクタンスが１μＨの場合の結合係数とリップル電流との関係を示すグラフであり、図１４から２０までは、漏れインダクタンスが２μＨの場合の結合係数とリップル電流との関係を示すグラフである。各図の横軸は結合係数を表し、縦軸はリップル電流（Ａｐｐ）を表す。図７、８、９、１０、１１、１２及び１３の夫々と、図１４、１５、１６、１７、１８、１９及び２０の夫々とでは、デューティ比が０．１、０．２、０．３、０．４、０．５、０．６及び０．７の場合について、リップル電流が結合係数に応じて変化する様子が示されている。この場合の電源２の電圧は４８Ｖであり、周期Ｔは１０μｓ（周波数が１００ｋＨｚ）である。
【００５９】
図７から２０の何れにあっても、結合係数が大きいほどリップル電流が小さくなることが把握される。この点に着目し、漏れインダクタンスが２μＨの場合を取り上げて、デューティ比を変化させたときにリップル電流がどのように変化するかを評価するため、図１４から２０までに記載のグラフに基づいて１つのグラフを作図した。
【００６０】
図２１は、漏れインダクタンスが２μＨの場合のデューティ比とリップル電流との関係を示すグラフである。図の横軸はデューティ比を表し、縦軸はリップル電流（Ａｐｐ）を表す。図中の実線、破線及び一点鎖線の夫々は、結合係数ｋが０．０、０．９及び０．９９のときのデューティ比に対するリップル電流の変化特性を示している。上述したように、結合係数ｋが大きいほどリップル電流が小さくなる傾向が明らかであるため、結合係数ｋが０．０より大きく０．９より小さい範囲内にあるときの作図は行っていない。
【００６１】
別の見方をすれば、図２１に示す実線は、漏れインダクタンス（実際には自己インダクタンスに相当）が２μＨで結合係数ｋが０である２つの第１インダクタを用いて取得した、０から１までの範囲のデューティ比に対するリップル電流の第１変化特性である。また、図２１に示す破線又は一点鎖線は、第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しｋを−１に近づけた２つの第２インダクタを用いて取得した、０から１までの範囲のデューティ比に対するリップル電流の第２変化特性である。これらの変化特性を一定範囲のデューティ比にわたって逐次比較し、第１変化特性におけるリップル電流に対する第２変化特性におけるリップル電流について最も低い低減率を図２１から読み取った値に基づいて算出することができる。
【００６２】
この場合、上述したように、リップル電流と漏れインダクタンスとが反比例の関係にあること、及び、コア内の磁束密度を一定にして漏れインダクタンスを低減した場合に低減した割合だけコアの有効断面積が低減されることが分かっている。これらのことから、図２１から読み取って算出した低減率だけ第２インダクタの漏れインダクタンスを低減することによってリップル電流が増大する割合と、ｋを０から０．９９にすることによってリップル電流が低減される割合とを相殺させることができる。このようにして、結合係数ｋが０のときよりもインダクタのリップル電流を増加させない範囲でコア内の磁束密度を変えずにコアのサイズを低減することができる。
【００６３】
より具体的に、例えば図２１でデューティ比が０．１から０．７まで変化する場合、結合係数ｋを０から０．９９に近づけたときにリップル電流が低減される割合が最も小さいのは、デューティ比が０．１のときであり、このときの低減率は０．５５である。換言すれば、デューティ比が０．１のときは、ｋを０から０．９９にすることによってリップル電流が０．４５倍にしか低減されず、その他のデューティ比ではリップル電流がより大きく低減されて０．４５倍より小さくなる。よって、漏れインダクタンスを、２μＨの０．４５倍である０．９μＨに低減し、且つ結合係数ｋを０．９９にすることにより、０．１から０．７までの範囲のデューティ比について、ｋが０のときよりもリップル電流を増加させないようにできる。そして、漏れインダクタンスを０．４５倍（低減率は０．５５）に低減することによって、コア内の磁束密度を変えずにコアのサイズ（有効断面積）を０．４５倍にすることができる。
【００６４】
次に、漏れインダクタンスを低減し、且つｋを０から０．９９にしたことによるリップル電流への影響について説明する。
図２２は、漏れインダクタンスの低減前後におけるデューティ比とリップル電流との関係を示すグラフである。図の横軸はデューティ比を表し、縦軸はリップル電流（Ａｐｐ）を表す。図中の実線は、漏れインダクタンス（漏れＬ）が２μＨ、且つｋ＝０のときのデューティ比に対するリップル電流の変化特性を示している。この実線は、図２１における実線と全く同じものである。また、破線は、漏れインダクタンスが０．９μＨ、且つｋ＝０．９９のときのデューティ比に対するリップル電流の変化特性を示している。
【００６５】
破線で示されるリップル電流が、デューティ比が０．５のときに略０の極小となり、０及び０．５の間と、０．５及び１の間とで極大となる曲線を描くのは、図３及び４の場合と同様である。図２２によれば、漏れインダクタンスを２μＨから０．９μＨに低減し、且つｋを０から０．９９にした場合であっても、少なくとも０．１から０．７までのデューティ比の範囲にわたってリップル電流の増大が抑制されている。
【００６６】
次に、コアのサイズが低減される効果の確認結果について説明する。
図２３は、漏れインダクタンスが０．９μＨの場合の結合コイルについて実測したコアの体積を示す図表である。ここでは、コアを介して２つのインダクタを結合させて漏れインダクタンスを０．９μＨにした結合コイルＡ、Ｂ、Ｃ及びＤの４種類について、結合係数が夫々０．７８、０．８６、０．９６及び０．９８となるように試作し、コアの体積を測定してコアのサイズの低減効果を実際に確認した。
【００６７】
実測の結果、結合コイルＡ、Ｂ、Ｃ及びＤ夫々のコアの体積が、２２ｃｍ3 、２４ｃｍ3 、２３ｃｍ3 及び２１ｃｍ3 であった。一方、比較の基準となる漏れインダクタンスが２．０μＨでｋ＝０の基準結合コイルについては、コアの体積が３８ｃｍ3 であった。これらの結果より、ｋが０．７８から０．９８までの広い範囲にわたって、コアのサイズが十分に低減される効果があると言える。
【００６８】
最後に、結合コイルＡ、Ｂ、Ｃ及びＤ夫々を用いた場合のリップル電流について説明する。
図２４は、基準結合コイルを用いた場合のリップル電流の波形を示すグラフであり、図２５、２６、２７及び２８の夫々は、結合コイルＡ、Ｂ、Ｃ及びＤを用いた場合のリップル電流の波形を示すグラフである。各図の横軸は時間（ｔ）を表し、縦軸はインダクタ２１又は２２の電流（Ａ）を表す。図２４から２８までの夫々で横軸の基準となる５μｓの時間スケールと、縦軸の基準となる２０Ａの電流スケールとを夫々の図中の適当な箇所に示す。測定条件は、入力電圧が２４Ｖ、出力電流が概ね７０Ａ、周波数が８０ｋＨｚ、デューティ比が０．６である。
【００６９】
ここでは電流振幅の大きさに意味があるため、図２４から２８までの夫々では、各結合コイルに含まれる２つのインダクタのリップル電流の波形を区別せずに示してある。これらの図では、２つのリップル電流の波形の位相が、互いにπだけずれていることが把握される。そして、図２５から２８までの夫々に示すリップル電流が、図２４に示すリップル電流と同等以下に抑制されていることが確認できる。
【００７０】
なお、本実施形態１にあっては、図２１を用いてｋを０から０．９９（実際は−０．９９）に近づけたときのリップル電流の低減率を算出したが、必ずしもｋを０．９９まで近づける必要はない。上述の説明より、ｋを１に（実際には−１に）近づけるほどリップル電流が低減される割合が大きくなることが明らかであり、リップル電流が低減される割合が大きいほどコア２０のサイズを低減できる割合が大きくなる。
【００７１】
以上のように本実施形態１によれば、制御部５０ａが電圧変換回路１ａのＦＥＴ１１及び１２を交互にオン／オフし、コア２０に巻回されて互いに磁気を打ち消し合うインダクタ２１及び２２夫々に流れる電流をＦＥＴ１１及び１２でスイッチングすることにより、電圧変換回路１ａに入力された電圧が変換されて出力される。インダクタ２１及び２２は、漏れインダクタンスＬｅ１及びＬｅ２と密接に関係する結合係数ｋが０．９９≧ｋ≧０．７８（実際には−０．９９≦ｋ≦−０．７８）の範囲内にある。
【００７２】
つまり、２つのインダクタ間の結合係数ｋが０のときよりもインダクタ２１及び２２のリップル電流を増加させない範囲で、従来（特許文献２に記載された−０．４＜ｋ≦−０．１）よりもｋを−１に近づけることができ、ｋを−１に近づけるほど、ｋが０のときの自己インダクタンスより小さい漏れインダクタンスＬｅ１及びＬｅ２夫々を有するインダクタ２１及び２２が適用できる。
従って、漏れインダクタンスＬｅ１及びＬｅ２の低減に応じてコア２０のサイズが低減されることと併せて、磁気相殺するインダクタ２１及び２２が巻回されたコア２０のサイズを低減することが可能となる。
【００７３】
また、実施形態１によれば、インダクタ２１及び２２夫々に流れる電流を０．１≦Ｄ≦０．７の範囲のデューティ比Ｄでスイッチングする。
従って、従来（特許文献１に記載されたＤ＜０．５、又は特許文献２に記載された０．０５≦Ｄ≦０．４０）よりも高いデューティ比に対応可能であり、同じ入力電圧に対して高い出力電圧を得ることが可能となる。
【００７４】
更に、実施形態１によれば、結合係数ｋが０である２つの第１インダクタを用いて取得した、０から１までの範囲のデューティ比に対するリップル電流の第１変化特性と、第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しｋを−１に近づけた２つの第２インダクタを用いて取得した、０から１までの範囲のデューティ比に対するリップル電流の第２変化特性とを、０．１から０．７までの範囲のデューティ比にわたって逐次比較し、比較結果に基づいて算出したリップル電流の低減率によって、インダクタ２１及び２２夫々の漏れインダクタンスＬｅ１及びＬｅ２を決定する。
従って、ｋを−１に近づけることによるリップル電流の低減率と、漏れインダクタンスＬｅ１及びＬｅ２を低減することによるリップル電流の増加率とが相殺されるため、漏れインダクタンスＬｅ１及びＬｅ２の低減に応じてコア２０のサイズを低減することが可能となる。
【００７５】
更にまた、実施形態１によれば、第１及び第２変化特性を０．１から０．７までの範囲のデューティ比にわたって逐次比較し、第１変化特性におけるリップル電流に対する第２変化特性におけるリップル電流について最も低い低減率（＝０．４５）を算出し、算出した低減率で第２インダクタの漏れインダクタンスの大きさを低減し、大きさを低減した漏れインダクタンスを、インダクタ２１及び２２夫々の漏れインダクタンスＬｅ１及びＬｅ２と決定する。
従って、０．１から０．７までの範囲のデューティ比についてワーストケースで保証されるリップル電流の低減率が算出されるため、同じ低減率で第２インダクタの漏れインダクタンスの大きさを低減してインダクタ２１及び２２夫々の漏れインダクタンスＬｅ１及びＬｅ２と決定した場合に、０．１から０．７までの範囲のデューティ比に対するリップル電流が、２つの第１インダクタを用いたときのリップル電流を超えないようにすることが可能となる。
【００７６】
（実施形態２）
実施形態１が、電圧変換回路１ａで電源２の電圧を降圧する形態であるのに対し、実施形態２は、電圧変換回路で電源２の電圧を昇圧する形態である。
図２９は、実施形態２に係る電圧変換装置の構成例を示すブロック図である。電圧変換装置は、外部の電源２から供給された電圧を昇圧して外部の負荷３に供給する電圧変換回路１ｂと、該電圧変換回路１ｂによる電圧の変換を制御する制御部５０ｂとを備える。電源２及び負荷３夫々には、コンデンサ３１及び３２が並列に接続されている。
【００７７】
電圧変換回路１ｂは、コア２０に巻回されて電源２からの電流による磁気を打ち消し合うインダクタ２１及び２２と、電源２からインダクタ２１及び２２夫々に流れる電流をスイッチングするＦＥＴ１１及び１２とを有する。インダクタ２１及び２２の一端は、電源２のプラス側に接続されている。インダクタ２１の他端は、ＦＥＴ１１のドレイン及びダイオード４１のアノードに接続されている。インダクタ２２の他端は、ＦＥＴ１２のドレイン及びダイオード４２のアノードに接続されている。ＦＥＴ１１及び１２のゲートは、制御部５０ｂに接続されている。ダイオード４１及び４２のカソードは、負荷３の一端に接続されている。電源２のマイナス側と、ＦＥＴ１１及び１２のソースと、負荷３の他端とは、共通の接地電位に接続されている。
【００７８】
制御部５０ｂは、ＦＥＴ１１及び１２夫々のゲートに位相がπだけ異なる駆動信号を与えることにより、ＦＥＴ１１及び１２を交互にオン／オフする。その他、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
【００７９】
上述の構成にてインダクタ２１及び２２に流れるリップル電流（以下、混乱のない限り単にリップル電流という）について説明する。
図３０は、実施形態２に係る電圧変換装置におけるＦＥＴ１１及び１２の駆動信号と各部に流れる電流とのタイミング関係を示すタイミングチャートである。図６に示す６つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、図の上段から順に、ＦＥＴ１１の駆動信号、ＦＥＴ１２の駆動信号、インダクタ２１に流れる電流、インダクタ２２に流れる電流、ダイオード４１の順電流、及びダイオード４２の順電流を示してある。インダクタ２１及び２２夫々に流れる電流の変動成分がリップル電流である。制御部５０ｂがＦＥＴ１１及び１２及び２２夫々をオンするデューティ比（以下、混乱のない限り単にデューティ比と言う）は、例として略３０％である。
【００８０】
各信号及び各電流の周期はＴである。最初の１周期にてＦＥＴ１１及び１２夫々の駆動信号が立ち上がる時刻をｔ０及びｔ２とし、夫々の駆動信号が立ち下がる時刻をｔ１及びｔ３とする。時刻ｔ０から１周期後の時刻をｔ４とする。ＦＥＴ１１及び１２の駆動信号は互いに位相がπだけずれている。即ち、時刻ｔ０から時刻ｔ２までの時間はＴ／２に相当する。
【００８１】
時刻ｔ０からｔ１までの間では、ＦＥＴ１１がオンして電源２からインダクタ２１に電流が流れる。この間、電源２からインダクタ２１にエネルギーが注入されるため、インダクタ２１の電流が増加する。一方のＦＥＴ１２はオフしているが、インダクタ２１に流れる電流を打ち消すようにインダクタ２２に電流が誘起されるため、インダクタ２２の電流が時間の経過と共に増加する。この電流は、ダイオード４２を介してコンデンサ３２及び負荷３に流れる。
【００８２】
時刻ｔ１からｔ２までの間では、ＦＥＴ１１がオフし、インダクタ２１に流れる電流がダイオード４１とコンデンサ３２及び負荷３とを介して還流する。また、インダクタ２２に流れる電流は、依然としてダイオード４２を介してコンデンサ３２及び負荷３に流れる。この間、電源２からインダクタ２１及び２２にエネルギーが注入されないため、インダクタ２１及び２２の電流が共に減少する。
【００８３】
時刻ｔ２からｔ３までの間では、ＦＥＴ１２がオンして電源２からインダクタ２２に電流が流れる。この間にインダクタ２２に流れる電流の増加分は、時刻ｔ０からｔ１までの間におけるインダクタ２１の電流の増加分と同等である。一方のＦＥＴ１１はオフしているが、インダクタ２２に流れる電流を打ち消すようにインダクタ２１に電流が誘起されるため、インダクタ２１の電流が時間の経過と共に増加する。この電流は、ダイオード４１を介してコンデンサ３２及び負荷３に流れる。
【００８４】
時刻ｔ３からｔ４までの間では、ＦＥＴ１２がオフし、インダクタ２２に流れる電流がダイオード４２とコンデンサ３２及び負荷３とを介して還流する。また、インダクタ２１に流れる電流は、依然としてダイオード４１を介してコンデンサ３２及び負荷３に流れる。この間、電源２からインダクタ２１及び２２にエネルギーが注入されないため、インダクタ２１及び２２の電流が共に減少する。時刻ｔ４以降の周期における各信号及び各電流の変化は、時刻ｔ０からｔ４までの周期におけるものと同様である。
【００８５】
ここで、インダクタ２１及び２２間の磁気結合がない場合、即ちインダクタ２１及び２２間の結合係数ｋが０の場合を想定すると、時刻ｔ０からｔ１までの間にインダクタ２１に流れる電流の増加分ΔｉＬは、以下の式（８）で表される。時刻ｔ１からｔ４までの間にインダクタ２１に流れる電流の減少分は、式（８）と絶対値が同じで符号が異なっている。
【００８６】
ΔｉＬ＝（Ｖｉｎ／Ｌ１）Ｄ・Ｔ・・・・・・・・・・・・・・・・・・（８）
但し、Ｖｉｎ  ：電圧変換回路１ｂの入力電圧（＝電源２の電圧）
Ｌ１    ：インダクタ２１の自己インダクタンス
Ｄ      ：制御部５０ｂがＦＥＴ１１をオンするデューティ比
Ｔ      ：ＦＥＴ１１の駆動信号の周期
【００８７】
式（８）により、インダクタ２１のリップル電流が、自己インダクタンスＬ１に反比例し、且つ、デューティ比に比例することが示される。
【００８８】
一方、インダクタ２１及び２２間の結合係数ｋが０＜ｋ＜１の範囲内にある場合、インダクタ２１のインダクタンス成分のうち、式（８）における自己インダクタンスＬ１と置き換えられてチョークコイルとして機能する成分は、漏れインダクタンスＬｅ１（図６参照）である。以下、インダクタ２１，２２又はこれに代わる２つのインダクタに係る漏れインダクタンスを、単に漏れインダクタンスという。式（８）の自己インダクタンスＬ１を同じ大きさの漏れインダクタンスＬｅ１に置き換えた場合におけるインダクタ２１のリップル電流は、図３０に示すように、ｋ＝０の場合よりも小刻みに増減を繰り返すため、ｋ＝０の場合よりも小さくなることが容易に推察される。
【００８９】
特にｋを限りなく１に近付けた場合、デューティ比が０．５のときに、ＦＥＴ１１がオンの期間中にインダクタ２１に流れる電流と、ＦＥＴ１１がオフの期間中にＦＥＴ１２によってインダクタ２１に誘起する電流とが一致するようになるため、インダクタ２１のリップル電流が限りなく小さくなる。
【００９０】
本実施形態２では、実施形態１の場合と同様に、リップル電流と漏れインダクタンスとが反比例の関係にあることが明らかである。また、コア内の磁束密度が一定である場合に、コアの有効断面積と漏れインダクタンスとが比例関係にあるこことも同様である。図示は省略するが、漏れインダクタンスを一定にして結合係数ｋを１に近づけるほどリップル電流が低減されるのも、実施形態１の場合と同様である。
【００９１】
そこで、実施形態１の図２１と同様に、漏れインダクタンスが一定で結合係数ｋが０及び０．９９夫々の場合について、０から１までの範囲のデューティ比に対するリップル電流の第１及び第２変化特性を示すグラフを作図する。作図した第１及び第２変化特性のグラフを０．１から０．７までの範囲のデューティ比にわたって逐次比較し、比較結果に基づいて算出したリップル電流の低減率によって、インダクタ２１及び２２夫々の漏れインダクタンスＬｅ１及びＬｅ２を決定することができる。
従って、ｋを−１に近づけることによるリップル電流の低減率と、漏れインダクタンスＬｅ１及びＬｅ２を低減することによるリップル電流の増加率とが相殺されるため、漏れインダクタンスＬｅ１及びＬｅ２の低減に応じてコア２０のサイズを低減することが可能となる。
【００９２】
なお、実施形態１（又は２）にあっては、電圧変換回路１ａ（又は１ｂ）を１つだけ備えていたが、電圧変換回路１ａ（又は１ｂ）の数は１つに限定されず、Ｎ個（Ｎは２以上の自然数）を備えて並列に接続するようにしてもよい。
電圧変換回路１ａ（又は１ｂ）をＮ個備える場合、制御部５０ａ（又は５０ｂ）が、Ｎ個の電圧変換回路１ａ（又は１ｂ）夫々に含まれるＦＥＴ１１及び１２を位相差πで交互にオン／オフすると共に、ＦＥＴ１１及び１２の何れについてもπ／Ｎずつ異なる位相でオン／オフする。
【００９３】
つまり、Ｎ個の電圧変換回路１ａ（又は１ｂ）に含まれるＦＥＴ１１及び１２の全てが２π／Ｎずつ異なる位相でオン／オフされる。
従って、スイッチング損失をＮ個の電圧変換回路１ａ（又は１ｂ）に均等に分散することができると共に、出力に含まれるリップル電流を１／Ｎに低減することが可能となる。
【符号の説明】
【００９４】
１ａ、１ｂ  電圧変換回路
１１、１２、１３、１４  ＦＥＴ
２０  コア
２０ａ、２０ｂ、２０ｃ  脚部
２１、２２  インダクタ
３１、３２  コンデンサ
４１、４２  ダイオード
５０ａ、５０ｂ  制御部
２  電源
３  負荷
【図１】
2017221088.tif 000003
【図２】
2017221088.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【手続補正書】
【提出日】平成29年4月3日(2017.4.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の一態様に係る電圧変換装置は、コアに巻回されて磁気相殺する２つのインダクタ及び夫々のインダクタに流れる電流をスイッチングするスイッチング素子を有する電圧変換回路と、各スイッチング素子を交互にオン／オフする制御部とを備える電圧変換装置であって、前記２つのインダクタの漏れインダクタンスの大きさは、前記２つのインダクタの結合係数が０である場合に、前記２つのインダクタに流れるリップル電流を所定の低減率で低減するために必要とされる自己インダクタンスの大きさの１倍未満、且つ０．４５倍以上の大きさであり、前記２つのインダクタの結合係数は、−０．９９以上、且つ−０．７８以下の範囲内にある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の一態様に係る漏れインダクタンスの決定方法は、コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流を、制御部がオン／オフするスイッチング素子でスイッチングする電圧変換装置における前記２つのインダクタの漏れインダクタンスを決定する方法であって、結合係数が０である２つの第１インダクタと、該第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しており結合係数を−１に近づけた２つの第２インダクタとを用意し、前記２つのインダクタに代えて前記２つの第１インダクタを接続し、該第１インダクタに流れるリップル電流について、前記制御部が各スイッチング素子をオンする所定範囲のデューティ比に対する第１変化特性を取得し、前記２つの第１インダクタに代えて前記２つの第２インダクタを接続し、該第２インダクタに流れるリップル電流について、前記所定範囲のデューティ比に対する第２変化特性を取得し、取得した第１及び第２変化特性を比較した結果に基づいてリップル電流の低減率を算出し、前記第２インダクタの漏れインダクタンスの大きさの低減率を、前記算出したリップル電流の低減率以下の低減率とし、該低減率となるように前記２つのインダクタの漏れインダクタンスの大きさを決定し、前記２つの第２インダクタの結合係数を前記２つのインダクタの結合係数にする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
（１）本発明の一態様に係る電圧変換装置は、コアに巻回されて磁気相殺する２つのインダクタ及び夫々のインダクタに流れる電流をスイッチングするスイッチング素子を有する電圧変換回路と、各スイッチング素子を交互にオン／オフする制御部とを備える電圧変換装置であって、前記２つのインダクタの漏れインダクタンスの大きさは、前記２つのインダクタの結合係数が０である場合に、前記２つのインダクタに流れるリップル電流を所定の低減率で低減するために必要とされる自己インダクタンスの大きさの１倍未満、且つ０．４５倍以上の大きさであり、前記２つのインダクタの結合係数は、−０．９９以上、且つ−０．７８以下の範囲内にある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
（４）本発明の一態様に係る漏れインダクタンスの決定方法は、コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流を、制御部がオン／オフするスイッチング素子でスイッチングする電圧変換装置における前記２つのインダクタの漏れインダクタンスを決定する方法であって、結合係数が０である２つの第１インダクタと、該第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しており結合係数を−１に近づけた２つの第２インダクタとを用意し、前記２つのインダクタに代えて前記２つの第１インダクタを接続し、該第１インダクタに流れるリップル電流について、前記制御部が各スイッチング素子をオンする所定範囲のデューティ比に対する第１変化特性を取得し、前記２つの第１インダクタに代えて前記２つの第２インダクタを接続し、該第２インダクタに流れるリップル電流について、前記所定範囲のデューティ比に対する第２変化特性を取得し、取得した第１及び第２変化特性を比較した結果に基づいてリップル電流の低減率を算出し、前記第２インダクタの漏れインダクタンスの大きさの低減率を、前記算出したリップル電流の低減率以下の低減率とし、該低減率となるように前記２つのインダクタの漏れインダクタンスの大きさを決定し、前記２つの第２インダクタの結合係数を前記２つのインダクタの結合係数にする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（５）前記低減率の算出は、前記第１変化特性に対し、前記第２変化特性にて最も低い割合でリップル電流が低減される一のデューティ比におけるリップル電流の低減率を算出し、前記第２インダクタの漏れインダクタンスの大きさの低減率を、前記算出したリップル電流の低減率と同じ低減率とし、該低減率となるように前記２つのインダクタの漏れインダクタンスの大きさを決定することが好ましい。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コアに巻回されて磁気相殺する２つのインダクタ及び夫々のインダクタに流れる電流をスイッチングするスイッチング素子を有する電圧変換回路と、各スイッチング素子を交互にオン／オフする制御部とを備える電圧変換装置であって、
前記２つのインダクタの漏れインダクタンスの大きさは、前記２つのインダクタの結合係数が０である場合に、前記２つのインダクタに流れるリップル電流を所定の低減率で低減するために必要とされる自己インダクタンスの大きさの１倍未満、且つ０．４５倍以上の大きさであり、
前記２つのインダクタの結合係数は、−０．９９以上、且つ−０．７８以下の範囲内にある電圧変換装置。
【請求項２】
前記制御部が各スイッチング素子をオンするデューティ比は、０．１以上、且つ０．７以下の範囲内にある請求項１に記載の電圧変換装置。
【請求項３】
前記電圧変換回路をＮ個（Ｎは２以上の自然数）備え、
該Ｎ個の電圧変換回路同士を並列に接続してあり、
前記制御部は、各電圧変換回路のスイッチング素子をπ／Ｎずつ異なる位相でオン／オフする
請求項１又は２に記載の電圧変換装置。
【請求項４】
コアに巻回されて磁気相殺する２つのインダクタ夫々に流れる電流を、制御部がオン／オフするスイッチング素子でスイッチングする電圧変換装置における前記２つのインダクタの漏れインダクタンスを決定する方法であって、
結合係数が０である２つの第１インダクタと、
該第１インダクタの自己インダクタンスと同じ大きさの漏れインダクタンスを有しており結合係数を−１に近づけた２つの第２インダクタとを用意し、
前記２つのインダクタに代えて前記２つの第１インダクタを接続し、
該第１インダクタに流れるリップル電流について、前記制御部が各スイッチング素子をオンする所定範囲のデューティ比に対する第１変化特性を取得し、
前記２つの第１インダクタに代えて前記２つの第２インダクタを接続し、
該第２インダクタに流れるリップル電流について、前記所定範囲のデューティ比に対する第２変化特性を取得し、
取得した第１及び第２変化特性を比較した結果に基づいてリップル電流の低減率を算出し、
前記第２インダクタの漏れインダクタンスの大きさの低減率を、前記算出したリップル電流の低減率以下の低減率とし、
該低減率となるように前記２つのインダクタの漏れインダクタンスの大きさを決定し、
前記２つの第２インダクタの結合係数を前記２つのインダクタの結合係数にする
漏れインダクタンス決定方法。
【請求項５】
前記低減率の算出は、前記第１変化特性に対し、前記第２変化特性にて最も低い割合でリップル電流が低減される一のデューティ比におけるリップル電流の低減率を算出し、
前記第２インダクタの漏れインダクタンスの大きさの低減率を、前記算出したリップル電流の低減率と同じ低減率とし、
該低減率となるように前記２つのインダクタの漏れインダクタンスの大きさを決定する
請求項４に記載の漏れインダクタンス決定方法。