(57)【要約】      （修正有）【課題】電力変換システムにおける電力スイッチのコントローラのような装置においてガルバニック直流絶縁された送信器と受信器の間の通信のための電源アーキテクチャを提供する。【解決手段】信号送信回路１０８が、導電性送信コイル１１１と、第１の電源と、送信コイルを第１の電源に反転可能に接続する半導体スイッチと、半導体スイッチにより第１の電源への送信コイルの接続を制御する制御回路と、制御回路に給電するように接続された第２の電源とを備える。【選択図】図１
2017073116.tif 000002
【特許請求の範囲】
【請求項１】
導電性送信コイルと、
第１の電源と、
前記送信コイルを前記第１の電源に反転可能に接続する半導体スイッチと、
前記半導体スイッチにより前記第１の電源への前記送信コイルの前記接続を制御する制御回路と、
前記制御回路に給電するように接続された第２の電源と、
を備える信号送信回路。
【請求項２】
前記第２の電源が、
前記第２の電源により供給される電荷を蓄積する電源コンデンサと、
要求信号に応答して前記電源コンデンサに供給される電流を増加させるように応答する可変電流源と、
を備える、請求項１の信号送信回路。
【請求項３】
前記第２の電源が、前記第２の電源の実際の出力電圧と所望の出力電圧との間の差分に応答した電流を出力する相互コンダクタンス増幅器を備え、例えば、前記相互コンダクタンス増幅段が、前記増幅された差分により線形モードにおいて駆動される第１のトランジスタを備える第１の増幅段を備える、
請求項１から請求項２のいずれか一項の信号送信回路。
【請求項４】
前記第２の電源が、
前記第２の電源により出力される電流を増幅する電流増幅器であって、当該電流増幅器が、前記第１の電源により供給される分岐を有するカレントミラーを備える、当該電流増幅器を備え、
例えば、前記電流増幅器が、
第１の比較的大きな上側カットオフ周波数を有する第１のカレントミラーと、
第２の比較的小さな上側カットオフ周波数を有する第２のカレントミラーと、
を備え、
例えば、前記第２の上側カットオフ周波数が、前記第１の上側カットオフ周波数の１／３０と１／２との間である、
請求項１から請求項３のいずれか一項の信号送信回路。
【請求項５】
前記第２の電源が、前記第２の電源の出力電流が閾値レベルを上回ったか検出して、それを示す信号を出力する閾値検出回路を備え、例えば、
前記信号送信回路が、前記可変電流源を備え、
前記出力電流が前記閾値電圧レベルを上回ったことを示す前記信号が、前記可変電流源により供給される前記電流の前記増加を低減するように動作する、
請求項１から請求項４のいずれか一項の信号送信回路。
【請求項６】
前記第２の電源の前記出力電圧が所望の電圧を上回ったことを示す信号に応答して、前記第２の電源における１つ以上のノードを放電するように接続された放電回路、例えば、前記放電回路が、前記第２の電源における複数のノードに接続されている、
請求項１から請求項５のいずれか一項の信号送信回路。
【請求項７】
前記第１の電源が、前記第２の電源に電力を供給する、
請求項１から請求項６のいずれか一項の信号送信回路。
【請求項８】
第１の電位を基準とする第１の回路であって、当該第１の回路が、信号送信回路を備える、当該第１の回路と、
第２の電位を基準として前記第１の回路からガルバニック直流絶縁された第２の回路であって、当該第２の回路が信号受信回路を備える、当該第２の回路と、
前記ガルバニック直流絶縁をまたいだ前記第１の回路から前記第２の回路までの間の磁気結合であって、当該磁気結合が、導電性送信コイルと導電性受信コイルとを備える、当該磁気結合と、
を備え、
前記信号送信回路が、
前記第１の電位に対して第１の極性をもつ第１の電源と、
前記導電性送信コイルと前記第１の電源との間に接続されており、その間で電流の伝導を切り替える出力段スイッチと、
高導通状態と低導通状態との間で前記出力段スイッチを断続的に切り替えることにより前記送信コイルを通して信号を送信するように接続された制御回路であって、当該制御回路が、さらに、前記高導通状態から前記低導通状態に前記出力段スイッチが切り替えられたことに応答して、前記送信コイルにより生成される電圧を制御するように接続されている、当該制御回路と、
を備え、
前記送信コイルにより生成される前記電圧が、前記第１の電位に対して逆の第２の極性である、
装置。
【請求項９】
前記信号送信回路が、請求項１から請求項７のいずれか一項の前記信号送信回路を備える、
請求項８の装置。
【請求項１０】
前記制御回路が、前記出力段におけるトランジスタの制御端子に逆極性電圧を印加するように接続されている、
請求項８から請求項９のいずれか一項の装置。
【請求項１１】
前記出力段が、第１のトランジスタと第２のトランジスタとを備え、
前記第１のトランジスタが、前記電源電圧と前記第２のトランジスタとの間に接続されており、
前記第２のトランジスタが、前記第２のトランジスタと前記送信コイルとの間に接続されており、
前記制御回路が、前記第２のトランジスタの制御端子に印加される電位と、前記第２のトランジスタの主端子間の電位とを制御するように接続されている、
請求項８から請求項１０のいずれか一項の装置。
【請求項１２】
前記制御回路が、前記第２のトランジスタの前記主端子間に１つ以上の切り替え可能な電流路を備える、
請求項１１の装置。
【請求項１３】
前記第２のトランジスタの前記制御端子と第２の電源電圧との間に接続されたｐチャネルＭＯＳＦＥＴであって、
前記出力段スイッチが前記高導通状態にあるとき、当該ｐチャネルＭＯＳＦＥＴが、導通して前記第２の電源電圧を前記第２のトランジスタの前記制御端子に接続し、前記出力段スイッチが前記低導通状態にあるとき、前記ｐチャネルＭＯＳＦＥＴが、前記第２の電源電圧から前記第２のトランジスタの前記制御端子を絶縁する、
当該ｐチャネルＭＯＳＦＥＴと、任意選択的に
前記第２のトランジスタの前記制御端子と前記第１の極性に対して逆の第２の極性をもつ前記基準電圧との間に接続されたｎチャネルＭＯＳＦＥＴであって、
前記出力段スイッチが前記低導通状態にあるとき、当該ｎチャネルＭＯＳＦＥＴが導通して前記第２のトランジスタの前記制御端子を前記基準電圧に接続する、
当該ｎチャネルＭＯＳＦＥＴと、
をさらに備える、
請求項１１から請求項１２のいずれか一項の装置。
【請求項１４】
前記第２のトランジスタが、前記第２のトランジスタの基板と前記第２のトランジスタの活性領域のバルクとの間に配設された電気的な絶縁を備え、例えば、前記電気的な絶縁が、深いｎウェル内のＮＭＯＳ、または、シリコン・オン・インシュレータ装置の絶縁層を備える、
請求項１１から請求項１３のいずれか一項の装置。
【請求項１５】
前記制御回路が、
前記第１のトランジスタと前記第２のトランジスタとの間の前記電位を前記送信コイルにより生成される前記電圧に接続する調節可能な電流回路を備え、例えば、前記調節可能な電流回路が、前記第１のトランジスタと前記第２のトランジスタとの間の前記電位を前記送信コイルにより生成される前記電圧に接続する１つ以上のカレントミラーを備える、
請求項１１から請求項１４のいずれか一項の装置。
【請求項１６】
前記第１の回路と前記第２の回路とが、単一の半導体パッケージ内に配設されており、例えば、前記磁気結合が、前記単一の半導体パッケージ内に配設されており、例えば、前記送信コイルが、
リードフレームの一部と、
集積回路の上層金属化部と、
ボンドワイヤと、
の１つを備える、
請求項８から請求項１５のいずれか一項の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、例えば、ガルバニック直流絶縁された送信器と受信器との間の通信のための電源アーキテクチャにおける、誘導結合を利用した、ガルバニック直流絶縁をまたいだ送信器と受信器との間の通信に関する。
【背景技術】
【０００２】
多くの電気装置は、ガルバニック直流絶縁されて異なるグランド電位を基準とする送信器と受信器との間で情報を送信する通信システムを含む。例として、電力変換装置、医療機器、海事関連機器などが挙げられる。
【０００３】
１つのこのような通信システムは、磁気結合した配線を使用して、送信器と受信器との間で情報を送信する。誘導結合とも呼ばれる場合があり、送信導体を通って流れて変化する電流が、受信導体の端部間に、変化する電圧を誘導する。導体間の結合は、様々な方法で強化され得る。例えば、配線は、磁心付きで、または磁心なしで巻き付けられてコイルを形成し得る。例示的な誘導結合は、変圧器と結合インダクタを含む
【０００４】
このような導体の磁気結合にもかかわらず、導体は、その間で電気的に大幅に導通することなく電圧差が生じ得るように、互いに電気的に絶縁されたまま維持され得る。しかし、導体間の磁気結合が十分に強い限り、この電気的な絶縁をまたいで情報が伝達され得る。
【０００５】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照番号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明の教示に従った、送信器と受信器との間で通信する通信リンクを含む例示的なスイッチコントローラーを示す。
【図２】図２は、本発明の教示に従った、例示的なドライバインターフェース電源を示す。
【図３】図３は、さらに、本発明の教示に従った、ドライバインターフェース電源の実施態様を示す。
【図４】図４は、本発明の教示に従った、例示的な駆動回路電源を示す。
【図５】図５は、さらに、本発明の教示に従った、駆動回路電源の第１のカレントミラーと第２のカレントミラーと第３のカレントミラーと第４のカレントミラーとを示す。
【図６】図６は、さらに、本発明の教示に従った、ドライバインターフェース電源の電流閾値検出回路を示す。
【図７】図７は、さらに、本発明の教示に従った、ドライバインターフェース電源の放電カレントミラーを示す。
【図８】図８は、本発明の教示に従った、集積回路パッケージ内のダイ間の他の例示的な接続を示す一例である。
【図９】図９は、本発明の教示に従った、例示的なパルス出力段である。
【図１０】図１０は、さらに、本発明の教示に従ったパルス出力段の例示的なドレイン制御回路を示す。
【図１１】図１１は、さらに、本発明の教示に従った、パルス出力段のバッファ回路とゲート制御回路とを示す。
【発明を実施するための形態】
【０００７】
対応する参照符号は、図面中の複数の図にわたり、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張されている場合がある。さらに、市販に適した実施形態で有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれていない。
【０００８】
以下の説明では、本発明を十分に理解できるように、多くの具体的な詳細事項が記載されている。本発明を実施する際に具体的な詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法は、本発明が理解しにくくなるのを防ぐため、詳細には説明されていない。
【０００９】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例に関連して説明されている特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句が使用されていても、必ずしもすべてが同じ実施形態または実施例を参照しているわけではない。さらに、１つ以上の実施形態または例において、特定の特徴、構造または特性は、任意の適切な組み合わせ、及び／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明されている機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることと、図面が必ずしも一定の縮尺で描かれているわけではないこととが理解される。
【００１０】
上述のとおり、電気装置は、ガルバニック直流絶縁された送信器と受信器との間で情報を送信する誘導結合を含み得る。信号は、送信導体を通って流れる電流を変化させることにより、受信器に送信され得る。変化する電流は、受信導体の端部間に電圧を誘導する。場合によっては、送信器により送信される信号は、受信器において電圧パルス波形を誘導する電流パルス波形であり得る。
【００１１】
いくつかの電気装置では、送信導体を通る電流の比較的大きな変化が、受信導体において比較的小さな電圧変化を引き起こすという意味で、誘導結合において、導体は、弱く結合するのみであり得る。これは、例えば、リードフレーム、半導体チップの上部金属化層、ボンドワイヤなどの導体により少なくとも部分的に形成される誘導結合の場合に特にあてはまる。特に、このような導体は寸法が小さく、安価であり、さらに、半導体パッケージ内に配設され得るが、それらは、通常、少ない巻き数（典型的には１巻き）で形成され、一般的には、高透磁率コアを含まない。例えば、送信導体と受信導体とは、５０ｎＨ以下、例えば、２０ｎＨ以下、または、１０ｎＨ以下にもなるインダクタンスをもつコイルであり得る。従って、受信導体における振幅は、送信導体を通る電流の変化率と比較して比較的小さい。
【００１２】
受信導体における誘導電圧が比較的小さい場合、誘導電圧をノイズと区別しにくくなり得る。これは、コントローラーの様々な部分が互いにガルバニック直流絶縁されている電力スイッチ用コントローラー内など、ノイズの多い環境で特にあてはまる。特に、電力スイッチによりスイッチングされた電力は、誘導結合をまたいで送信された信号の電力より、はるかに大きなものであり得る。例えば、電力スイッチは、１００ボルト台、または、１０００ボルト台をもスイッチングし得、これに対し、受信される信号は、１００ｍＶ台、１０ｍＶ台、または、さらに少ないものであり得る。このような条件下で、信号電圧をノイズと区別することは、一般的に困難である。
【００１３】
受信される電圧の大きさを増加させる１つのアプローチは、送信導体を通る電流の変化率を増加させることである。例えば、送信される信号は、持続期間が１０ナノ秒以下、例えば、５ナノ秒以下であるパルスを含み得る。さらに、それらのパルスに関連する電流振動の振幅は、できる限り高くなければならない。
【００１４】
しかし、送信導体を通したこのような電流パルスの導通は、電源電圧の不安定さをもたらし得る。この点において、このような電流パルスを提供するため、信号送信回路の電源は、ゼロ（または他の定常状態）の電流を提供することから、短い（例えば、ナノ秒スケールの）時間枠で大電流を提供することへと遷移できなければならない。電源における十分に大きなバイパスコンデンサは、理論的には、電流需要のこのような急激な変化によりもたらされる電源電圧の変化を減衰させるが、実際にはこのようなバイパスコンデンサの寸法は、不都合なほどに大きい。半導体パッケージ内の比較的弱い誘導結合を配置することにより達成される省スペース化は、バイパスコンデンサがパッケージの外部にあるか、半導体ダイに一体化されているかに関わらず、大きなバイパスコンデンサにより占有される空間により相殺される。
【００１５】
一般的に電圧によりもたらされる回路の性質に応じて決まるいくつかの理由により、電源電圧の不安定さが問題となり得る。例えば、いくつかのデジタル回路は、電源電圧の変化において比較的小さな許容範囲をもち得る。他の例として、電源電圧が過度に変化すると、トランジスタまたは他の回路要素が、それらの安全な動作範囲から逸脱する場合がある。
【００１６】
これらの課題及び他の課題を解決するため、本明細書で説明する電子装置は、２つの電源を含み得る。例えば、いくつかの実施態様において、複数の電源のうちの第１の電源は、ガルバニック直流絶縁をまたいで磁気結合の送信導体に電流の大部分を供給し得る。複数の電源のうちの第１の電源は、第２の局所電源にも電流を供給し得る。さらに、局所電源は、ガルバニック直流絶縁に対して送信導体と第１の電源と同じ側にある（すなわち、同じ電位を基準とする）他の回路に対して供給し得る。動作時、局所電源は、第１の電源より安定し得る。この安定性は、適切な動作を確実にするのに役立ち得、さらに、場合によっては、局所電源により供給を受ける回路を、安全でない動作条件から保護するのに役立ち得る。
【００１７】
いくつかの実施態様において、局所電源から供給を受ける回路は、磁気結合の受信導体にガルバニック直流絶縁をまたいで情報を送信するために使用される電流パルスを制御するパルス制御回路を含む。
【００１８】
いくつかの実施態様において、複数の局所電源は、複数の別々のネットワークに給電するために使用され得る。例えば、１つの局所電源は、その大きな電流要求に起因する比較的大きな電源振動をもたらし、その比較的大きな電源振動を許容する補助駆動回路に給電し得る。他の局所電源は、より小さな電源振動を必要とするアナログ回路に給電し得る。さらに別の局所電源は、アナログ回路より大きな電源振動を許容し得るデジタル回路に給電し得る。その結果、比較的小さな総電源バイパス静電容量を使用しながら、適切な独自の電源振動を達成可能であり得る。これは、信号送受信回路に加えて、磁気結合と複数の電源とが、大きな内部または外部のバイパスコンデンサを使用せずに単一の半導体パッケージ内に配設されることを可能にし得る。
【００１９】
いくつかの実施態様において、第１の電源における比較的低周波のパルスを局所電源から絶縁する一方向電流路を使用して、局所電源が第１の電源から分離されている。より速いパルスに対して、ＲＣ回路は、第１の電源から局所電源を絶縁し得る。ＲＣ回路の抵抗は、負荷条件に適応する能動素子により提供され得る。一方向電流路は、第１の電源から局所電源に電流が流れること、すなわち、局所電源に給電することを可能にする。しかし、動作条件によっては、電流と電力との供給は連続的ではない。特に、第１の電源と局所電源との間の電位差は、動作中、時折、切り替わり得る。電流路の一方向性は、例えば、第１の電源が磁気結合の送信導体に電流を供給している間に、複数の電源のうちの第１の電源が、局所電源から電力を取り出すことを防止する。これにより、局所電源による電圧の供給を、より安定化することができる。
【００２０】
磁気結合の送信導体にパルスを供給するときに、電流が非常に速く（例えば、１０ｎｓ未満、例えば、５ｎｓの時間に）立ち上がる。この電流をできる限り速く低減させて約ゼロに戻すため、送信導体に、比較的大きな負の電圧が印加されなければならない。
【００２１】
これらの教示による恩恵を受け得る例示的な装置は、電力変換システムにおいて電力スイッチを制御するスイッチコントローラーである。例示的な電力スイッチは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。ＩＧＢＴ用のスイッチコントローラーまたは他の電力スイッチは、通信リンクとして機能する誘導結合を通して通信するように接続されたドライバインターフェースと駆動回路とを含み得る。ドライバインターフェースは、スイッチコントローラーの一次側であり得、駆動回路は、二次側であり得る。誘導結合は、通信リンクとして機能し、さらに、一次側と二次側との間のガルバニック直流絶縁を橋渡しする。一次側のドライバインターフェースは、別のデジタル、アナログ、及び補助駆動回路を伴う一つの局所電源または複数の局所電源により給電され得る。ドライバインターフェースは、入力信号を受信するように接続され得、入力信号は、ＩＧＢＴ電力スイッチの現在の状態を示す情報を提供し、または、オン状態とオフ状態との間で遷移している。次に、入力信号内の情報は、誘導結合を介して駆動回路に伝達される。次に、この情報に応答して、駆動回路は、電力スイッチのスイッチングを駆動する駆動信号を生成する。
【００２２】
いくつかの実施態様において、ガルバニック直流絶縁をまたいだ２方向通信が望ましい場合がある。このような場合において、一次側と二次側との両方が、各々、データ送信回路とデータ受信回路との両方を含み得る。
【００２３】
さらに、一次側と二次側との両方が、１つ以上の局所電源を含み得る。しかし、低インピーダンスの電源接続を有しないパッケージを使用したとき、短パルスが、寄生電源インダクタンスから大きな電圧降下と大きなオーバーシュートとをもたらし得る。例えば、ボンドワイヤ接続の寄生インダクタンスが、内在的な性質により、大きな電圧降下と大きな電圧オーバーシュートとを生成する。これらの課題は、送信振幅を制限し得、オーバーシュートは、装置の安全な動作状態を危険にさらし得る。
【００２４】
一般的に、単一の誘導結合は、２方向通信リンクとして機能し得、情報を両方向に、すなわち、一次側から二次側に、及び、二次側から一次側に伝達し得る。しかし、必ずこうなるわけではない。いくつかの実施態様において、複数の誘導結合が使用され得る。
【００２５】
一般的に、一次側回路と二次側回路と（例えば、ドライバインターフェースと駆動回路とを含む）は、集積回路（ＩＣ）として実装される。本明細書で説明するいくつかの実施態様において、一次側集積回路と二次側集積回路とが、誘導結合と共に、単一のパッケージにパッケージ化され得る。この点で、集積回路パッケージは、一般的に、内在的な性質により、１つ以上のリードフレームを含む。リードフレームは、集積回路パッケージ内にパッケージ化された一つまたは複数のダイに機械的支持を提供する。一般的に、リードフレームは、半導体ダイが装着され得るダイ装着パッドを含む。加えて、一般的に、リードフレームは、集積回路パッケージ外の回路への電気配線として機能する導線をさらに含む。リードフレームは、一般的に金属の平板で形成されている。あるパターンで金属の平板が打抜き加工、エッチング、穿孔などされ得、これが、リードフレームのダイ装着パッドと様々な導線とを画定する。
【００２６】
図１は、本発明の教示に従った、送信器と受信器との間で通信する通信リンクを含む、例示的なスイッチコントローラーを示す。システム１００は、互いにガルバニック直流絶縁された一次側と二次側とをもつスイッチコントローラー１０２を含む。スイッチコントローラー１０２は、誘導結合を利用してガルバニック直流絶縁をまたいで通信するデータ送信回路とデータ受信回路とを含む。場合によっては、一次側と二次側との１つのみが、データ送信回路を含む。他の場合において、一次側と二次側との両方が、各々、データ送信回路とデータ受信回路とを含む。さらに、誘導結合の送信導体を通して情報を送信するように駆動する電流を供給する電源より安定した電源を使用して、その側で他の回路に給電する局所電源を含み得るデータ送信回路を含むスイッチコントローラー１０２の各側。
【００２７】
示された実施態様において、システム１００は、スイッチコントローラー１０２だけでなく、システムコントローラー１０４と電力スイッチ１０６とを含む。システムコントローラー１０４は、システムコントローラーにより使用され得る情報を表す１つ以上のシステム入力１２０を受信して、電力スイッチ１０６がオンまたはオフのいずれであるべきか示す信号ＵＩＮ１２２を生成するように接続された制御装置である。いくつかの実施態様において、システムコントローラー１０４は、信号ＵＩＮ１２２などの信号をいくつかの様々なスイッチコントローラーに出力するように接続されている。システムコントローラー１０４は、例えば、モーター駆動装置、発電システム、送電システム、及び電力調整システムを含む様々な異なる状況で、複数のスイッチコントローラーを制御し得る。電力スイッチ１０６は、ＩＧＢＴとして図示されているが、例えば、パワーＭＯＳＦＥＴ、パワーＪＦＥＴなどを含む、あらゆる電力半導体スイッチであり得る。
【００２８】
スイッチコントローラー１０２は、一次側ドライバインターフェース１０８と、二次側駆動回路１１０と、それらの間でガルバニック直流絶縁を橋渡しする通信リンクを形成する誘導結合１１２とを含む。
【００２９】
一次側ドライバインターフェース１０８は、コントローラー１０２とシステムコントローラー１０４とのインターフェースをとるように構成された回路である。一次側ドライバインターフェース１０８は、システムコントローラー１０４から信号ＵＩＮ１２２を受信して、その中の情報を二次側駆動回路１１０に伝達するように接続されている。
【００３０】
一次側ドライバインターフェース１０８は、パルス生成回路１１４と局所電源１０９とを含む。パルス生成回路１１４は、復号器回路１８０とパルス出力段１８１とを含む。復号器回路１８０は、パルス出力段１８１による二次側駆動回路１１０への送信のため、信号ＵＩＮ１２２内の情報を復号する。復号器回路１８０は、さらに、出力段１８１による１つ以上の電流パルスの出力が切迫していることを局所電源１０９に示すパルス要求信号ＵＰＲ１１６を生成する。パルス出力段１８１は、復号器回路１８０により信号ＵＩＮ１２２から復号された情報に従って、誘導結合１１２の一次側導電ループ１１１に電流パルスを出力する。
【００３１】
局所電源１０９は、一次側ドライバインターフェース１０８内の少なくともいくつかの回路に給電する電源である。局所電源１０９により供給される電力は、パルス出力段１８１により一次側導電ループ１１１に出力される電流パルス内の電流の大部分を供給する電源（図示せず）より少ない電圧リップルをもたらす。局所電源１０９により供給を受ける回路は、ガルバニック直流絶縁をまたいで情報を送信するために使用される電流パルスを制御するための、パルス出力段１８１内のパルス制御回路を含み得る。
【００３２】
二次側駆動回路１１０は、復号器回路１１６と電力スイッチドライバ１１８とを含む。復号器回路１１６は、二次側導電ループ１２６に接続されており、一次側導電ループ１１１を通して電流パルスにより二次側導電ループ１２６内に誘導された電圧パルスを受信して復号する。電力スイッチドライバ１１８は、復号器回路１１６により電圧パルスから復号された情報に従って電力スイッチ１０６を駆動するように接続されている。いくつかの実施態様において、電力スイッチドライバ１１８は、電力スイッチ１０６の制御端子に駆動信号を出力する。
【００３３】
示された実施態様において、一次側ドライバインターフェース１０８は、二次側駆動回路１１０と通信する。二次側駆動回路１１０は、局所電源１１５を含み、一次側ドライバインターフェース１０８と同様の、それ自身のパルス生成器回路をさらに含み得る。いくつかの実施態様において、二次側駆動回路１１０は、局所電源１１５とパルス生成器回路とを含むわけではない。しかし、この示された実施態様において、局所電源１１５は、二次側駆動回路１１０から一次側ドライバインターフェース１０８に情報を通信するため、二次側パルス生成器回路（図示せず）に給電するように接続されている。局所電源１１５は、二次側駆動回路１１０から一次側ドライバインターフェース１０８に情報を送信するため、二次側導電ループ１１３に出力される電流パルスのための電流の大部分を供給する電源（図示せず）により供給される電力より安定した電圧を提供する。局所電源１１５は、高い入力電圧を受信して、電流の急激な変化の間でも安定した電圧を提供する。局所電源１１５により供給を受ける回路は、ガルバニック直流絶縁をまたいで情報を送信するために使用される電流パルスを制御するためのパルス制御回路をさらに含み得る。
【００３４】
誘導結合１１２は、一次側導電ループ１１１と二次側導電ループ１２６とを含む。誘導結合１１２は、一次側ドライバインターフェース１０８と二次側駆動回路１１０との間に、ガルバニック直流絶縁をまたいだ通信リンクを形成する。ループ１１１、１１３は、様々な異なる方法で磁気結合され得る。例えば、いくつかの実施態様において、ループ１１１、１１３は、共通の高透磁率コアの周囲に巻かれて変圧器を形成し得る。しかし、他の実施態様において、ループ１１１、１１３は、共通のコアを共有しない。ループ１１１、１１３の間における磁気結合の強さは、すべてのコアと周辺媒体との性質と、ループ１１１、１１３の外形と配置と、ループ１１１、１１３の巻き数とを含むいくつかの因子により決定される。さらに後述するように、いくつかの実施態様において、ループ１１１、１１３は、各々、半導体チップパッケージのリードフレーム（例えば、図８）により少なくとも部分的に形成されて比較的小さなインダクタンスをもつ単一ループのインダクタであり得る。例えば、ループ１１１、１１３は、５０ｎＨ以下または２０ｎＨ以下のインダクタンスをもち得る。
【００３５】
図１は、さらに、
−電力スイッチ１０６の主端子（本明細書では、コレクタとエミッタと）の間に発生する電圧ＶＣＥ１０５と、
−電力スイッチ１０６の主端子（本明細書では、コレクタとエミッタと）の間に流れる電流ＩＣＥ１０７と、
−信号入力信号ＵＩＮ１２２を生成するためシステムコントローラーにより使用され得る情報を表す１つ以上のシステム入力１２０と、
−電力スイッチ１０６がオンまたはオフのいずれであるべきか示す入力信号ＵＩＮ１２２と、
−一次側導電ループ１１１を通して伝わる送信電流ＩＴ１２５と、
−送信電流ＩＴ１２５の変化により二次側導電ループ１２６内に誘導される受信器電圧ＶＲ１２６と、
−復号器回路１１６による受信器電圧ＶＲ１２６の復号により得られる、復号された信号ＵＤＥＣ１２８と、
−電力スイッチ１０６を駆動するためドライバ１１８により出力される駆動信号ＵＤ１３０と、
を示す。
【００３６】
動作時、システムコントローラー１０４は、システム入力１２０を受信する。システムコントローラー１０４は、システム入力１２０に基づいて、スイッチコントローラー１０２が電力スイッチ１０６をオンに切り替えるべきか、または、オフに切り替えるべきか判定し、その判定の結果を特徴付ける入力信号ＵＩＮ１２２を生成する。例示的なシステム入力１２０は、汎用モーター駆動装置、マルチレベル電力変換装置のオンへの切り替えとオフへの切り替えとのシーケンス、または、システム異常オフ切り替え要求のためのパルス幅変調（ＰＷＭ）信号を含む。
【００３７】
示されたシステム１００において、システムコントローラー１０４は、入力信号ＵＩＮ１２２をスイッチコントローラー１０２に出力する。場合によっては、入力信号ＵＩＮ１２２は、持続期間の変化する論理ハイセクションと論理ローセクションとを含む方形パルス波形であり得る。例えば、論理ハイ値は、電力スイッチ１０６がオン状態になるべきことを示し得る。論理ロー値は、電力スイッチ１０６がオフ状態になるべきことを示し得る。論理ハイ／論理値の持続期間は、電力スイッチ１０６の所望の駆動に対応し得る。
【００３８】
スイッチコントローラー１０２の一次側ドライバインターフェース１０８は、入力信号ＵＩＮ１２２を受信するように接続されている。一次側ドライバインターフェース１０８は、誘導結合１１２を介したその中の情報の少なくとも一部の送信のため、入力信号ＵＩＮ１２２を復号する復号器回路１８０を含む。一次側ドライバインターフェース１０８は、その情報が二次側駆動回路１１０に送信されることを具現化する電流パルスＩＴ１２５を生成するパルス出力段１８１をさらに含む。例えば、いくつかの実施態様において、複数の電流パルスが、単一の情報状態を符号化し得る。これらの電流パルスのための電流は、一次側ドライバインターフェース１０８の外部電源などの第１の電源により供給されるのに対し、これらのパルスを制御するため出力段１８１により使用される電力の少なくとも一部は、局所電源１０９により提供される。
【００３９】
一次側ドライバインターフェース１０８は、誘導結合１１２の磁気結合されたループ１１１、１１３を介して二次側駆動回路１１０に電流パルスを送信する。二次側駆動回路１１０は、電力スイッチ１０６のスイッチングを駆動する駆動回路である。示されている例において、一次側導電ループ１１１を通って変化する送信器電流ＩＴ１２５は、二次側導電ループ１１３に電圧ＶＲ１２６を誘導する。これにより、二次側駆動回路１１０は、一次側ドライバインターフェース１０８から情報を受信する。さらに説明するとおり、一次側導電ループ１１１と二次側導電ループ１１３とは、いくつかの実施態様において、集積回路パッケージ内のリードフレーム（図８）または集積回路のシリコンの上部金属化を使用して形成され得る。
【００４０】
示された実施態様において、二次側駆動回路１１０は、復号器回路１１６と駆動回路電源１１５とドライバ１１８とを含む。ドライバ１１８は、駆動信号ＵＤ１３０を出力する。駆動信号ＵＤ１３０は、電力スイッチ１０６のスイッチングを制御するため、電力スイッチ１０の制御端子において受信されるように接続されている。示された実施態様において、電力スイッチ１０６は、ＩＧＢＴであり、駆動信号ＵＤ１３０は、ＩＧＢＴ１０６のゲート端子において受信される。復号器回路１１６は、受信器信号ＶＲ１２６を受信するように接続されており、電力スイッチ１０６がオン状態からオフ状態に遷移すべきであること、またはその逆を、受信された信号ＶＲ１２６が示すか判定する。復号器回路１１６は、この判定の結果を特徴付ける復号された信号ＵＤＥＣ１２８を出力する。一例において、復号器回路１１６は、マルチレベル状態表示における変化する長さを区別するパルス密度判定回路を含む。ドライバ１１８は、復号された信号ＵＤＥＣ１２８を受信して、駆動信号ＵＤ１３０を出力するように接続されている。
【００４１】
いくつかの実施態様において、二次側駆動回路１１０は、一次側ドライバインターフェース１０８に情報を送信する。例示的なこのような情報は、例えば、エラー通知、確認信号、及びフィードバック情報を含み得る。このような場合において、二次側駆動回路１１０は、二次側導電ループ１１３を通して電流パルスを駆動する。二次側導電ループ１１３を通る電流の変化は、一次側導電ループ１１１において電圧を誘導する。これにより、一次側ドライバインターフェース１０８は、二次側駆動回路１１０から情報を受信する。
【００４２】
図２は、本発明の教示に従った、例示的なドライバインターフェース電源を示す。示された実施態様において、局所電源２０９がスイッチコントローラーの一次側に位置する場合（すなわち、局所電源２０９が（図１）で説明したスイッチコントローラー１０２における局所電源１０９として機能する場合）に妥当であるように、局所電源２０９は、生の外部電圧ＶＰＣＢ２２３への接続を含む。
【００４３】
局所電源２０９は、差動電圧増幅器２１３、相互コンダクタンス増幅段２１５、電流ブースト回路２１７、第１の電流増幅段２１９、及び第２の電流増幅段２２１を含む。
【００４４】
差動電圧増幅器２１３は、反転入力と非反転入力とを含む。非反転入力は、局所電源２０９により供給される所望の電圧を表す基準電圧ＶＲＥＦ２１２に接続されている。反転入力は、局所電源２０９の出力、すなわち、電源電圧ＶＬ１  ２２５に接続されている。一例において、基準電圧ＶＲＥＦ２１２は、約５ボルトであり得る。差動電圧増幅器２１３は、エラー増幅器として機能し、エラー信号は、所望の出力（すなわち、基準電圧ＶＲＥＦ２１２）と実際の出力（すなわち、電源電圧ＶＬ１  ２２５）との間の差分を表す出力電圧ＶＡ２１４である。
【００４５】
相互コンダクタンス増幅段２１５は、出力電圧ＶＡ２１４を受信するように接続されており、出力電圧ＶＡ２１４の大きさを表す電流を出力する。従って、相互コンダクタンス増幅段２１５から出力される電流の大きさは、所望の出力（すなわち、基準電圧ＶＲＥＦ２１２）と実際の出力（すなわち、電源電圧ＶＬ１  ２２５）との間の差分を表す。
【００４６】
第１の電流増幅段２１９は、相互コンダクタンス増幅段２１５に接続されており、所望の出力（すなわち、基準電圧ＶＲＥＦ２１２）と実際の出力（すなわち、電源電圧ＶＬ１  ２２５）との間の差分を表す電流を受信する。第１の電流増幅段２１９は、例えば、１つ以上のカレントミラーを使用して、この電流を増幅して、所望の出力（すなわち、基準電圧ＶＲＥＦ２１２）と実際の出力（すなわち、電源電圧ＶＬ１  ２２５）との間の差分を表すさらに別の電流を出力するように構成されている。
【００４７】
電流ブースト回路２１７は、パルス要求信号ＵＰＲ２１６を受信するように接続されている。パルス要求信号ＵＰＲ２１６は、局所電源２０９により供給を受ける回路による電流需要の増加が切迫していることを示す信号である。局所電源２０９自体が、磁気結合のコイルに出力される電流パルスを形成する電流の大部分を提供するわけではないが、このようなパルスの出力は、局所電源２０９により供給を受ける回路による電流需要の増加をもたらし得る。従って、切迫した需要の増加を見越して、所望のレベルの電源電圧ＶＬ１  ２２５を確実にするため、パルス生成器１１４から来るパルス要求信号ＵＰＲ２１６は、局所電源２０９の出力電流容量を増加させるためのトリガとして局所電源２０９により使用され得る。
【００４８】
切迫した需要の増加の提示に応答して、電流ブースト回路２１７は、第１の電流増幅段２１９から出力される電流と共に第２の電流増幅段２２１により受信される電流を出力する。
【００４９】
第２の電流増幅段２２１は、第１の電流増幅段２１９と電流ブースト回路２１７とから出力される電流を受信して、それらを増幅し、及び充電電流ＩＣ２９０を出力するように接続されている。第２の電流増幅段２２１は、負電位へのバックスイング中、電源電圧（例えば、生の外部電圧ＶＰＣＢ２２３）にも接続される。第２の電流増幅段は、外部電圧ＶＰＣＢ２２３のこのバックスイング中、ＶＬ１  ２２５からＶＰＣＢ２２３への制御された逆電流路をさらに提供するように（すなわち、制御されたスイッチ装置の真性ボディダイオードが順方向にならないように）構成されている。第２の電流増幅回路２２１は、パルス送信中の負荷条件に対して制御される制御可能な抵抗を、スイッチの機能に提供することによって、これを達成する。
【００５０】
充電電流ＩＣ２９０は、局所電源２０９に関連した電源コンデンサ（図示せず）に出力される。この電源コンデンサは、局所電源２０９により給電される回路に給電する電荷を蓄える。前述のとおり、局所電源２０９の局所電源電圧ＶＬ１  ２１７は、磁気結合の送信導体を通って流れる電流の大部分を供給する電源により供給される電圧より安定している。
【００５１】
図３は、さらに、本発明の教示に従った、ドライバインターフェース電源の実施態様を示す。低電圧（例えば、５Ｖ）の生の電源への接続が利用可能であり、平均の生の電圧が所望の電圧に近い場合、ドライバインターフェース電源は、二次側駆動回路１１０の局所電源１１５としても使用可能である。
【００５２】
示された実施態様の局所電源３０９は、生の外部電圧ＶＰＣＢ３２３への接続を含み、これは、局所電源３０９が、スイッチコントローラーの一次側に位置する場合（すなわち、図１で説明したスイッチコントローラー１０２において、局所電源３０９が局所電源１０９として機能する場合）に妥当である。示された実施態様の局所電源３０９は、相互コンダクタンス増幅段３１５と電流ブースト回路３１７と第１の電流増幅段３１９と第２の電流増幅段３２１とを含む。相互コンダクタンス増幅段３１５は、その制御端子における所望の出力と実際の出力との間の差分を表すエラー信号電圧ＶＡ３１４を受信するように接続されたＮＭＯＳトランジスタ３２９を含む。ＮＭＯＳトランジスタ３２９のソースは、負の電源電圧ＶＳＳ３４１に接続されている。ＮＭＯＳトランジスタ３２９は、エラー信号電圧ＶＡ２１４の大きさに略比例する電流を伝達するように、主に線形モードで動作する。この電流は、相互コンダクタンス増幅段３１５から第１の電流増幅段３１９に出力される。
【００５３】
第１の電流増幅段３１９は、第１のＰＭＯＳトランジスタ３２７と第２のＰＭＯＳトランジスタ３２９とで形成されるカレントミラーを含む。第１のＰＭＯＳトランジスタ３２７を通って流れる電流は、相互コンダクタンス増幅段３１５から出力される電流に実質的に等しい。第２のＰＭＯＳトランジスタ３２９を通って流れる電流は、第１のＰＭＯＳトランジスタ３２７を通って流れる電流をミラーする。
【００５４】
電流ブースト回路３１７は、ＮＭＯＳトランジスタ３２８と電流源３３２とを含む。ＮＭＯＳトランジスタ３２８の制御端子は、磁気結合の導体への１つ以上の電流パルスの出力が切迫しているときにＮＭＯＳトランジスタ３２８を通る電流の流れを増加させるパルス要求信号ＵＰＲ３１６を受信するように接続されている。ＮＭＯＳトランジスタ３２８のソースが、負の電源電圧ＶＳＳ３４１に接続されているのに対し、ＮＭＯＳトランジスタ３２８のドレインは、ノード３７０に接続されている。磁気結合の導体への１つ以上の電流パルスの出力が切迫していることを示す論理ハイ状態にパルス要求信号ＵＰＲ３１６が立ち上がったことに応答して、ＮＭＯＳトランジスタ３２８は、電流源３３２と共にオフセット電流を提供して、第１の増幅段３１９にブースト電流を提供する。
【００５５】
第２の電流増幅段３２１は、カレントミラー内で接続された１組のＰＭＯＳトランジスタ３３１、３３５に加えて、ＰＭＯＳトランジスタ３３３を含む。ＰＭＯＳトランジスタ３３３は、生の外部電圧ＶＰＣＢ３２３に接続されたドレインとノード３７０に接続された制御端子とを含む。ＰＭＯＳトランジスタ３３３、３３５は、逆直列接続されたボディダイオードを含み、これらのボディダイオードを通る不要な制御外の（及び、過剰である可能性のある）寄生電流の流れを防ぐ。
【００５６】
図４は、本発明の教示に従った、例示的な駆動回路電源を示す。局所電源４１５は、スイッチコントローラー１０２（図１）において局所電源１０９、１１５のいずれかとして機能し得る。局所電源４１５に所望の電圧に近い電圧が供給される場合、スイングバック中またはその他において、他の電源（すなわち、それ自体が局所電源４１５に電力を供給している電源）が極性を反転させないことを確実にするため、局所電源４１５は、制御された逆電流をさらに含む。
【００５７】
局所電源４１５は、相互コンダクタンス差動増幅器４０２と放電カレントミラー４０４と第１の電流増幅段４７７と第２の電流増幅段４７８と電流閾値検出回路４１４と電流ブースト回路４２５とを含む。
【００５８】
局所電源４１５は、電源電圧ＶＳＵＰＰＬＹ４２０を受信するように接続されている。いくつかの実施態様において、電源電圧ＶＳＵＰＰＬＹ４２０は、ガルバニック直流絶縁の二次側に配設された局所電源４１５に供給するように接続された生の外部電圧であり得る。他の実施態様において、電源電圧ＶＳＵＰＰＬＹ４２０は、電力変換装置の電力スイッチによりスイッチングされる電圧により給電される調整された電圧などの、高電圧源に由来する電源電圧であり得る。一事例において、ＶＳＵＰＰＬＹ４２０の値は、平均値が約２５ボルトであり得るが、ＩＧＢＴを制御するための１０．５ボルトから３０ボルトの間の範囲であり得る。対称的に、局所電源４１５は、より安定だがより小さい平均電圧を出力し得る。例えば、局所電源４１５は、公称５ボルトの出力をもち得る。前述のとおり、受信導体で十分な電圧が生成されるように、送信中、比較的大きく、大きさが急激に変化する電流パルスが所望される。このような電流パルスは、それら電流パルスを供給する電源、すなわち、電源電圧ＶＳＵＰＰＬＹ４２０を供給する同じ電源において比較的大きな振動をもたらし得る。それらの比較的大きな振動にもかかわらず、局所電源４１５は、例えば、それらの電流パルスの搬送を制御する回路を含む他の回路に、比較的安定な電源電圧を供給可能である。
【００５９】
相互コンダクタンス差動増幅器４０２は、反転入力と非反転入力とを含む。相互コンダクタンス差動増幅器４０２は、反転入力において、局所電源４１５から負荷４１６に出力される電源電圧ＶＯＵＴ４２２を受信するように接続されている。相互コンダクタンス差動増幅器４０２は、非反転入力において基準電圧ＶＲＥＦ４０３を受信するように接続されている。相互コンダクタンス差動増幅器４０２の出力は、ダイオード４８０と４８２とに接続されている。ダイオード４８０、４８２は、例示的な目的のみであり、出力電圧ＶＯＵＴ４２２が電圧基準ＶＲＥＦ４０３より大きいこと、または、電圧基準ＶＲＥＦ４０３より小さいことに応答して、相互コンダクタンス差動増幅器４０２が、正の出力電流ＩＯＵＴＰ４８４と負の出力電流ＩＯＵＴＮ４８６とのいずれを出力し得るかを表す。
【００６０】
基準電圧ＶＲＥＦ４０３は、局所電源４１５により供給される所望の電圧を表す。相互コンダクタンス差動増幅器４０２は、基準電圧ＶＲＥＦ４０３と電源電圧ＶＯＵＴ４２２との間の差分を増幅する。相互コンダクタンス差動増幅器４０２に接続された第１のカレントミラー４０６の入力信号の極性は、放電カレントミラー４０４の入力信号の極性と逆であり、ＶＯＵＴ４２２＜ＶＲＥＦ４０３の場合に電流を負荷４１６へと駆動するため、電流が、放電カレントミラー４０４に供給されるか、または、第１の電流増幅段４７７に供給されるか判定する。図５と図７とに従った実施態様において、ＶＯＵＴ４２２＜ＶＲＥＦ４０３の場合に第１のカレントミラー４０６を駆動するため、及びＶＯＵＴ４２２＞ＶＲＥＦ４０３の場合に放電カレントミラー回路４０４を駆動するため、相互コンダクタンス差動増幅器４０２の利得は、負でなければならない。正の電流ＩＯＵＴＰ４８４が、相互コンダクタンス差動増幅器４０２から流れ出る場合、これが、放電カレントミラー回路４０４内のトランジスタを駆動する。負の電流ＩＯＵＴＮ４８６が、相互コンダクタンス差動増幅器４０２から流れ出る場合、これが、第１のカレントミラー４０６を駆動する。
【００６１】
電流ブースト回路４２５は、ノード４７０に電流、すなわち、ブースト電流ＩＢ４１８を出力するようにも接続されている。電流ブースト回路４２５は、比較器４２８と電流源４３２とを含む。比較器４２８は、反転入力と非反転入力とを含む。非反転入力は、送信が切迫しているか否かを表す要求信号ＵＲＥＱ４２１を受信するように接続されている。反転入力は、閾値信号ＵＴＨＲ４２６を受信するように接続されており、さらに負荷Ｒ３  ４２９に接続されている。場合によっては、負荷Ｒ３  ４２９は、カレントミラーの入力抵抗により、または、線形モードで動作するＭＯＳＦＥＴトランジスタにより提供され得る。比較器４２８は、カレントミラー内のトランジスタが負荷に最小電流を送信できることを示す閾値信号ＵＴＨＲ４２６を受信するように接続されている。最小電流は、ゲート閾値電圧ＶＧＳ２  ４１９を使用して測定され得る。
【００６２】
示された実施態様において、閾値信号ＵＴＨＲ４２６がハイである場合、これが、トランジスタが最小電流容量に達したことを示す。閾値信号ＵＴＨＲ４２６がローである場合、トランジスタがまだ最小電流ではなく、比較器４２８が、電流源４３２を制御してブースト電流ＩＢを提供し得る。相互コンダクタンス差動増幅器４０２からの出力電流ＩＯＵＴＮ４８６と電流ブースト回路４２５からのブースト電流ＩＢ４１８とは、第１の電流増幅段４７７内の第１のカレントミラー４０６と第２のカレントミラー４１０との両方によりミラーされるように接続されている。
【００６３】
第１のカレントミラー４０６は、ノード４７０から受信された電流の増幅されたバージョンである電流Ｉ１  ４０７を出力するように接続された電流増幅器である。第１のカレントミラー４０６は、第１の上側カットオフ周波数ｆｃをもち、比較的速く、しかし、ノード４７０から受信された電流の変化には不十分に応答する。第２のカレントミラー４１０は、ノード４７０から受信された電流の増幅されたバージョンである電流Ｉ２  ４０９を出力するように接続された電流増幅器である。第２のカレントミラー４１０は、第１のカレントミラー４０６の第１の上側カットオフ周波数ｆｃより小さい第２の上側カットオフ周波数（例えば、示された実施態様では、第１の上側カットオフ周波数ｆｃの１／７）をもち、ノード４７０から受信された電流における大きな増幅を伴って比較的ゆっくりと応答する。制御理論用語では、第１のカレントミラー４０６は、比例項の一部と考えられ得るのに対し、第２のカレントミラー４１０は、積分項を提供すると考えられ得る。電流Ｉ１  ４０７と電流Ｉ２  ４０９との合計は、図４でＩＳ４２７と表記される。
【００６４】
第２の電流増幅段４７８は、第３のカレントミラー４０８と第４のカレントミラー４１２とを含む。第３のカレントミラー４０８は、合計電流ＩＳ４２７をミラーして、結果として得られる電流信号Ｉ３  ４１１を出力するように接続されている。第３のカレントミラーは、さらに、局所電源電圧ＶＳ２  ４１７を電流閾値検出回路４１４に提供する。第４のカレントミラー４１２は、第３のカレントミラー４０８からの第３の電流信号Ｉ３  ４１１をミラーして、第４の電流Ｉ４  ４１３を出力するように接続されている。第４の電流Ｉ４  ４１３は、局所電源４１５に関連した電源コンデンサ（図示せず）に出力される。結果として電源コンデンサの両端にかかる電位は、出力電圧ＶＯＵＴ４２２である。言い換えると、電源コンデンサは、局所電源４１５による給電を受ける回路、すなわち、負荷４１６に給電する電荷を蓄える。第４のカレントミラー４１２は、電流閾値検出回路４１４に第２のゲート・ソース電圧ＶＧＳ２  ４１９を提供するようにも接続されている。
【００６５】
電流閾値検出回路４１４は、第３のカレントミラー４０８から電源電圧ＶＳ２  ４１７を受信し、第４のカレントミラー４１２から第２のゲート・ソース電圧ＶＧＳ２  ４１９を受信し、出力電圧ＶＯＵＴ４２２を受信するように接続されている。電源電圧ＶＳ２  ４１７は、電流閾値回路４１４に給電する。電流閾値検出回路４１４は、局所電源４１５が安全な動作状態に留まることを確実にする電流レベルであって、さらに出力電圧ＶＯＵＴ４２２の可制御性が所望のレベルであることを確実にする電流レベルを検出するように設定される。電流閾値検出回路４１４は、最小電流がまだ出力されていないことに応答して、電流ブースト回路４２５に閾値信号ＵＴＨＲ４２６を出力するようにも接続されている。従って、閾値信号ＵＴＨＲ４２６は、電流閾値に達したことを電流ブースト回路４２５に示す。
【００６６】
放電カレントミラー４０４は、出力電圧ＶＯＵＴ４２２が電圧基準ＶＲＥＦ４０３を上回るように立ち上がったことに応答して、局所電源４１５内の様々なノードからの電流を放電するように接続された安全機構である。ＶＯＵＴ４２２が予定より大きい場合、相互コンダクタンス差動増幅器４０２は、正の電流ＩＯＵＴＰ４８４を出力する。カレントミラー４０４は、局所電源４１５内の様々なノードを放電する。示された実施態様において、放電カレントミラー４０４は、合計信号ＵＳ４５０のノードと、第３のカレントミラーＵ３  ４５２のノードと、ＶＯＵＴ４２２とを（少なくとも部分的に）放電するように接続されている。後者は、電圧ＶＯＵＴ４２２を直接低減させる。他の実施態様において、放電カレントミラー４０４は、示されたノードまたは別のノードの部分集合、例えば、第２のカレントミラー４１０の内部ノードであるノードＶＧＳ４３４を含む様々なノードを放電するように接続され得る。
【００６７】
図５は、さらに、本発明の教示に従った、駆動回路電源の第１のカレントミラー５０６と第２のカレントミラー５１０と第３のカレントミラー５０８と第４のカレントミラー５１２とを示す。
【００６８】
第１の電流増幅段５７７は、第１のカレントミラー５０６と第２のカレントミラー５１０との両方を含む。第１のカレントミラー５０６は、カレントミラー構成内で接続された２つのＰＭＯＳトランジスタ５３０と５３２とを含む。トランジスタ５３０とトランジスタ５３２とのソースは、電源電圧ＶＳＵＰＰＬＹ５２０に接続されている。ブースト電流（例えば、ブースト電流ＩＢ４１８）の合計と、エラー電圧（例えば、出力電流ＩＯＵＴＮ４８６）を表す電流とがミラーされて出力電流Ｉ１  ５０７を提供し得るように、トランジスタ５３０、５３２のゲートと、トランジスタ５３０のドレインとがノード５７０に接続されている。第１のカレントミラー５０６は、電流が安全な動作範囲（ＳＯＡ）内に留まるように、ＰＭＯＳトランジスタ５３２により許容される最大の利用可能な飽和電流に電流を増幅する。第１のカレントミラー５０６は、第１のカットオフ周波数ｆｃをもち、ノード５７０から受信された電流の小さな増幅を伴って比較的速く応答する。
【００６９】
第２のカレントミラー５１０は、２つのＰＭＯＳトランジスタ５３３、５３７を含む。明確さを目的として、トランジスタ５３７は、第１のカレントミラー５０６の第２の出力を示すように含まれる。トランジスタ５３３とトランジスタ５３７とのソースは、電源電圧ＶＳＵＰＰＬＹ５２０に接続されている。トランジスタ５３７のゲートとドレインとは、ノード５７０に接続されている。より高い周波数成分がトランジスタ５３３のゲートをバイアスすることを防止するため、トランジスタ５３３のゲートは、コンデンサＣ１  ５１１とノード５７０への抵抗器Ｒ１  ５１５とを含むＲＣ回路にも接続されている。示された実施態様において、このフィルタ回路は、コンデンサＣ１  ５１１と抵抗器Ｒ１  ５１５とを含むＲＣ回路として実装されている。他の実施態様が可能である。ブースト電流（例えば、ブースト電流ＩＢ４１８）と、周波数範囲にわたるエラー電圧を表す電流（例えば、出力電流ＩＯＵＴ４０５）との合計がミラーされて、出力電流Ｉ２  ５０９を提供し得る。
【００７０】
第２のカレントミラー５１０は、第１のカレントミラー５０６の上側カットオフ周波数ｆｃより小さな、例えば、第１のカレントミラー５０６の上側カットオフ周波数の１／７の第２の上側カットオフ周波数をもつ。
【００７１】
第２の電流増幅段５７８は、第３のカレントミラー５０８と第４のカレントミラー５１２とを含む。第３のカレントミラー５０８は、カレントミラー内で接続された１組のＮＭＯＳトランジスタ５３６、５３８を含む。ＮＭＯＳトランジスタ５３６、５３８のゲートとＮＭＯＳトランジスタ５３６のドレインとは、合計電流ＩＳ５２７を受信するように接続されている。合計電流ＩＳ５２７は、第１のカレントミラー５０６からの出力電流Ｉ１  ５０７と第２のカレントミラー５１０からの出力電流Ｉ２  ５０９との合計である。ＮＭＯＳトランジスタ５３８のドレインは、電源電圧ＶＳＵＰＰＬＹ５２０に接続されている。合計電流ＩＳ５２７の何倍か（例えば、６倍以上）に略等しい第３の電流Ｉ３  ５０７を第３のカレントミラー５０８が出力するように、ＮＭＯＳトランジスタ５３６、５３８のソースは、まとめて接続されている。トランジスタ５３６のドレインは、電流閾値回路５１４に電源電圧ＶＳ２  ５１７を提供するように接続されている。
【００７２】
第４のカレントミラー５１２は、カレントミラー内で接続された１組のＮＭＯＳトランジスタ５４０、５４４を含む。ＮＭＯＳトランジスタ５４０、５４４のゲートと、ＮＭＯＳトランジスタ５４０のドレインとは、第３の電流Ｉ３  ５１１を受信するように接続されている。ＮＭＯＳトランジスタ５４４のドレインは、電源電圧ＶＳＵＰＰＬＹ５２０に接続されている。第４のカレントミラー５１２が第４の電流Ｉ４  ５１３を出力するように、ＮＭＯＳトランジスタ５４０、５４４のソースがまとめて接続されている。第４の電流Ｉ４  ５１３は、コンデンサＣ２  ５６０を充電して、負荷５１６に供給される出力電圧ＶＯＵＴ５２２を生成するように接続されている。例えば、ＶＯＵＴ５２２は、公称５ボルトであり得る。
【００７３】
第４のカレントミラー４１２からの第２のゲート・ソース電圧ＶＧＳ２  ５１９は、電流閾値回路５１４に接続されている。さらに後述するように、電流閾値回路５１４は、ゲート電圧閾値を上回ることにより最小電流が負荷に伝達されるように利用可能であるときの標識として、第２のゲート・ソース電圧ＶＧＳ２  ５１９を使用する。
【００７４】
図６は、さらに、本発明の教示に従った、ドライバインターフェース電源の電流閾値検出回路を示す。電流閾値検出回路６１４は、局所電源の出力電流が閾値を上回ったか判定する。例えば、閾値は、その安全動作が確実であり得る所望の出力電流からの最大の正の逸脱を表し得る。電流閾値検出回路６１４は、例えば、電流閾値検出回路４１４、５１４（図４、５）として機能し得る。電流閾値検出回路６１４は、１組のＰＭＯＳトランジスタ６３０、６３２と検出トランジスタ６３４とカスコードトランジスタ６３６、６３８とを含む。
【００７５】
ＰＭＯＳトランジスタ６３０、６３２がまとめて接続されて、カレントミラーを形成している。トランジスタ６３０、６３２のソースは、まとめて電源電圧に接続されている。示された実施態様において、この電源電圧は、局所増幅器（例えば、図４、５の第２の電流増幅段４８８、５８８）における第２の電流増幅段の入力端子に由来する電源電圧ＶＳ２  ６１７である。他の実施態様において、他の電源電圧が可能である。
【００７６】
トランジスタ６３０、６３２のゲートと、トランジスタ６３０のドレインとは、すべて、検出トランジスタ６３４の第１の主端子に接続されている。トランジスタ６３２のドレインは、スイッチ６３８の第１の主端子に接続されている。示された実施態様において、検出トランジスタ６３４とスイッチ６３８との制御端子は、第４のカレントミラー６１２におけるトランジスタのゲートとソースとの間で降下した電圧を示す第２のゲート・ソース電圧ＶＧＳ２  ６１９に接続されている。
【００７７】
第２のゲート・ソース電圧ＶＧＳ２  ６１９（または、出力電流のレベルを示す、局所増幅器における他の電圧）が、正の閾値を上回っているとき、検出トランジスタ６３４が導通する。特に、検出トランジスタ６３４の制御端子における正のゲート・ソース電圧がそれを導通へと切り替え、ＰＭＯＳトランジスタ６３０と検出トランジスタ６３４とを通る電流の伝導経路が形成される。
【００７８】
第４のカレントミラー６１２からのゲート・ソース電圧ＶＧＳ２  ６１９がゲート閾値を上回ったときに、閾値信号ＵＴＨＲ６２６が電流を提供する。ゲート閾値を上回ったとき、これは、すべてのカレントミラーが負荷に電流を供給する準備を整えたことを示す。その結果、図４のブースト回路が、徐々に、または完全に、オフに切り替わる。
【００７９】
図７は、さらに、本発明の教示に従った、ドライバインターフェース電源の放電カレントミラーを示す。放電カレントミラー７０４は、局所電源の出力電圧がＶＲＥＦ４０３より大きいことの検出に応答して、局所電源（例えば、図１の局所電源１０９、１１５）を放電する。
【００８０】
放電カレントミラー７０４は、同時に、局所電源における様々な異なるノードを放電するように接続されている。同時に複数のノードを放電することにより、放電カレントミラー７０４は、放電中に、局所電源において過度に大きな電位差が発生することを防ぎ得る。
【００８１】
放電カレントミラー７０４の示された実施態様は、局所電源内のノードから、出力電流ＩＯＵＴＰ７８４と合計信号ＵＳ７５０と第３のカレントミラー出力信号Ｕ３  ７５２と出力電圧ＶＯＵＴ７５４との少なくとも一部を受信するように接続されている。局所電源４１５（図４）の実施態様において、電流ＩＯＵＴＰ７８４は、相互コンダクタンス差動増幅器４０２の出力から受信される。合計信号ＵＳ７５０は、第１の電流増幅段４７７の出力に接続されたノードから受信される。第３の電流出力信号Ｕ３  ７５２は、第２の電流増幅段４７８の内部にあるノード、すなわち、第３のカレントミラー４０８と第４のカレントミラー４１２との間に配設されたノードから受信される。出力電圧信号ＶＯＵＴ４２２は、第２の電流増幅段４８８の出力に接続されたノードから受信される。示された実施態様において、トランジスタ７３０は、局所電源の出力電圧が所望の電圧を上回ったことを示す正の電流ＩＯＵＴＰ７８４を受信するように接続されている。トランジスタ７３０は、トランジスタ７３２、７３４、７３６を放電して局所電源における様々なノードを同時に放電することにより電流の伝導を制御する。
【００８２】
図８は、本発明の教示に従った、集積回路パッケージ内のダイ間における他の例示的な結合を示す一例である。いくつかの実施態様において、送信器８０８と受信器８１０とが、一次側に含まれ得る。他の実施態様において、一次側と二次側との両方が、送信器８０８と受信器８１０とを含み得る。図８では、誘導結合は、集積回路パッケージのリードフレーム８００内に画定された送信ループ８１１と受信器ループ８１３とを含む。
【００８３】
図８は、誘導結合の下向きの透視図である。リードフレーム８００は、実質的に、集積回路パッケージの封止された部分８６３内に配設されている。示された実施態様において、リードフレーム８００は、送信ループ８１１を含む第１の導体と受信器ループ８１３を含む第２の導体とを含む。リードフレームの第２の導体は、第１の導体からガルバニック直流絶縁されている。送信器導電ループ８１１は、受信器導電ループ８１３に近接して配設されており、送信器導電ループ８１１と受信器導電ループ６１３との間で磁気結合された通信リンクを提供する。加えて、ダイ装着パッド８５４とダイ装着パッド８５３とにそれぞれ接続された導線８５１と導線８５２とである。封止部８６３内の要素は、集積回路パッケージの封止された部分内に配設されている。さらに、図８には、送信器８０８と、受信器８１０と、パッド８５５、８５６、８５７、８５８、８６４、８６６、８６８、８６９と、ボンドワイヤ８５９、８６０、８６１、８７０、８７２、８７４、８７６、８７８とが示されている。
【００８４】
一例において、送信器８０８と受信器８１０とは、集積回路パッケージの封止された部分内に含まれている集積回路ダイ内に回路として実装されている。リードフレーム８００のうち第１の導体の部分であるダイ装着パッド８５３は、図８では斜交平行ハッチングにより示されており、リードフレーム８００において送信器８０８が搭載されている部分を表す。同様に、ダイ装着パッド８５４は、リードフレーム８００のうち第２の導体の部分であり、図８では斜交平行ハッチングにより陰影が付けられており、リードフレーム８００において受信器８１０が搭載されている部分を表す。一例において、送信器８０８と受信器８１０とは、接着剤を使用して、リードフレーム８００の絶縁された第１の導体と第２の導体とのそれぞれに装着されている。接着剤は、非導電性であり得る。他の例において、接着剤は、導電性であり得る。
【００８５】
導線８５１と導線８５２とは、リードフレーム８００のうち、集積回路パッケージ外（言い換えると、輪郭８６３外）の回路に接続し得る部分を表す。図示されていないが、様々なボンドワイヤが、送信器８０８と受信器８１０とのいずれかを、任意の導線８５１または導線８５２に接続し得る。
【００８６】
リードフレーム８００のうち図８において低密度に密集した点により陰影が付けられた部分は、送信器導電ループ８１１に対応する。リードフレーム８００のその部分と、ボンドワイヤ８５９と８６０とが、送信器導電ループ８１１を完結させる。ボンドワイヤ８５９と８６０とは、ワイヤボンディング技術を使用して、リードフレーム８００のうち送信器導電ループ８１１に対応した部分に装着されている。さらに、ボンドワイヤ８５９は、パッド８５５を通して送信器８０８に接続されているのに対し、ボンドワイヤ８６０は、パッド８５６を通して送信器８０８に接続されている。
【００８７】
リードフレーム８００のうち図８において高密度に密集した点により陰影が付けられた部分は、受信器導電ループ８１３に対応する。ボンドワイヤ８６１と８５７とは、ワイヤボンディング技術を使用して、リードフレーム８００のうち受信器導電ループ８１３に対応する部分に装着されている。ボンドワイヤ８６１と８６２とは、それぞれ、リードフレーム８００のうち、受信器導電ループ８１３に対応する部分を、パッド８５８と８５７とを介して受信器８１０に接続する。ガルバニック直流絶縁されている磁気結合されたリードフレームの導電ループを使用することにより、追加コストを非常に低く抑えて、送信器と受信器との間に通信リンクを提供する。加えて、リードフレームを使用することはスイッチコントローラーの全体的な寸法とパッケージのコストをさらに低減し得る。
【００８８】
パッド８６８に接続されたボンドワイヤ８７０は、ドライバインターフェースの局所電源への電源電圧接続を表し得る。パッド８６４に接続されたボンドワイヤ８７２は、ドライバ回路の局所電源への電源電圧接続を表し得る。パッド８６６に接続されたボンドワイヤ８７４は、ドライバ回路の局所電源への局所グランド接続を表し得る。
【００８９】
図９は、本発明の教示に従った、例示的なパルス出力段である。パルス出力段９１４は、磁気結合の導体に電流パルスを出力する。パルス出力段９１４は、装置に応じて、一次側導電ループのいずれか、または、二次側導電ループの両方に、パルスを出力し得る。例えば、パルス出力段９１４は、パルス出力段１８１（図１）として機能し得る。
【００９０】
いくつかの実施態様において、磁気結合の送信ループは、比較的少ない巻き数（例えば、リードフレームの一部、ボンドワイヤ、または表面を金属化した材料を含んで一巻き）である。このようなループのインダクタンスは非常に小さい。所与の電圧ステップ入力に対して、ループを通る電流は、急速に定常状態に達し、ステップのほぼすべての電圧が、他のインピーダンス（例えば、電圧ステップを供給する回路の出力抵抗など）の両端で減少する。
【００９１】
しかし、送信ループを通る電流が定常状態に近づくにつれて、受信ループに誘導される電圧も同様にゼロに低減する。送信ループを通る定常電流の流れに起因して電力消費が継続しているにもかかわらず、情報は、もはや伝達されない。従って、前述のとおり、送信信号を、高振幅で変化の急激な比較的短い電流パルスに制限することが好ましい。送信コイルを通って流れる電流のこのような大きく急激な変化は、受信コイルに比較的大きな電圧信号を誘導する。
【００９２】
パルス出力段９１４は、比較的大きく急激な電流パルスの印加後における送信コイルの極性の反転を制御することにより、磁気的に蓄積されたエネルギーの消散を制御するように構成されている。逆極性の大きさは、送信コイルに蓄積されたエネルギーの比較的急速な消散の必要性と、逆極性電圧から電流パルスを提供する回路を保護する必要性とのバランスを取るように制御され得る。特に、パルスの逆方向における電圧は、送信コイルに蓄積された磁気エネルギーの消散を伴う。これは、さらに、受信コイルにおいて電圧を誘導する。
【００９３】
しかし、電圧の大きさは、一般的に、特定のレベルを上回ることができない。過度に大きな電圧は、安全な動作状態から外れて、電流パルスを出力する回路のいくつかの構成要素を駆動し得る。例えば、トランジスタ両端の電圧降下が、過度に大きくなると、トランジスタは、絶縁破壊するか、または別様に故障し得る。
【００９４】
パルス出力段９１４は、送信コイルの極性の反転を制御することにより、パルス間で送信コイルにおける電流がほぼゼロに低下することを確実にするように構成される。
【００９５】
パルス出力段９１４の示された実施態様は、バッファ回路９０４とドレイン制御回路９２４とゲート制御回路９２６と電流スイッチング段９９９と出力端子９２７とを含む
【００９６】
電流スイッチング段９９９は、出力端子９２７上に出力されて、結合インダクタ（図示せず）の送信コイルを通って流れる比較的大きく急激な電流パルスを切り替えるように接続されている。これらのパルスに対する電流は、この電流の引き出しの結果として、寄生インダクタンスに起因して比較的大きな電圧の振動を受ける電源から引き出される。例えば、結合インダクタの送信コイルを通って流れる電流は、外部電圧から、または、電力変換装置における電力スイッチへの結合から電力を引き出す電源から、引き出され得る。示された実施態様において、比較的大きく急激な電流パルスに対する電流は、生の外部電圧ＶＰＣＢ９２３により供給される。
【００９７】
電流スイッチング段９９９の示された実施態様は、カスコードに配設された第１のトランジスタ９２８と第２のトランジスタ９３０とを含む。トランジスタ９２８、９３０は、ＮＭＯＳであり、各々が、ゲートとソースとドレインとを含む。
【００９８】
いくつかの実施態様において、トランジスタ９２８の基板は、負の電圧の振動を可能にするため、深いｎウェルを含み得る。トランジスタ９３０の深いｎウェル構造は、そのトランスコンダクションを改善する。オフ状態において、トランジスタ９３０は、電源電圧ＶＰＣＢ９２３を下にシフトする。オン状態において、比較的大きな電流パルスは、トランジスタ９３０、９２８を通り、端子９２７と結合インダクタ（図示せず）の送信コイルとに出力するように接続されている。
【００９９】
トランジスタ９３０のドレインは、比較的大きく急激な電流パルスのための電流を引き出すため、比較的安定していない高電圧ＶＰＣＢ９２３に接続されている。さらに後述するように、いくつかの実施態様において、高電圧ＶＰＣＢ９２３の電圧の振動は、非常に大きいものであり得るため、高電圧ＶＰＣＢ９２３が、図２または図３に示すような、より安定した局所電源の出力レベル未満に減少し得る。
【０１００】
トランジスタ９３０のゲートは、このような局所電源により供給される、より安定した電源電圧ＶＤＤ５  ９２５に接続されている。例えば、電源電圧ＶＤＤ５  ９２５は、図１の局所電源１０９、１１５により供給され得る。トランジスタ９３０の電流容量は、ＶＰＣＢ９２３の下向き振動の間、低減されない。
【０１０１】
トランジスタ９３０のソースとトランジスタ９２８のドレインとドレイン制御回路９２４の出力とは、ノード９９７に接続されている。さらに後述するように、その中に蓄積された磁場の消散中において、送信コイルの両端における電圧の極性の反転中、トランジスタ９２８のドレインとソースとの間（すなわち、ノード９９７と出力端子９２７との間）の電圧差がトランジスタ９２８のドレイン・ソース間許容値を上回らないことを確実にするため、ドレイン制御回路９２４は、ノード９９７に接続されている。特に、ドレイン制御回路９２４は、より高電位のノード９９７とより低電位の出力端子９２７との間に電流が流れることを可能にするように接続されている。いくつかの実施態様において、ドレイン制御回路９２４は、電圧ＶＧＰ９３７をゲート制御回路９２６に提供するように接続されている。
【０１０２】
トランジスタ９２８のゲートは、ゲート制御回路９２６に接続されている。ゲート制御回路９２６は、トランジスタがオン状態にあるとき、及びオフ状態にあるとき、トランジスタ９２８のゲートに印加されるゲート電圧ＶＧ９３８を制御する。例えば、ゲート制御回路は、その中に蓄積された磁場の消散中において、送信コイルの両端における電圧の極性の反転中、ゲート電圧ＶＧ９３８を低下させるように接続されている。ゲート電圧ＶＧ９３８を低下させることにより、その中に蓄積された磁場の消散中において、送信コイルの両端における電圧の極性の反転中、トランジスタ９２８のゲートとソースとの間（すなわち、ゲート電圧ＶＧ９３８と出力端子９２７との間）の電圧差がトランジスタ９２８のゲート・ソース間許容値を上回らないことが確実となる。いくつかの実施態様において、ゲート制御回路９２６は、短パルスを実現するようにバックスイング中、負の電源ＶＳＳ９４１未満にゲート電圧ＶＧ９３８を低下させる。
【０１０３】
バッファ回路９０４は、電源電圧ＶＤＤ５  ９２５と負の電源電圧ＶＳＳ９４１とから電力を受信する。電源電圧ＶＤＤ５  ９２５は、局所電源、例えば、図１、２、４それぞれの局所電源１０９、１１５、２０９、４１５により供給される。
【０１０４】
バッファ回路９０４は、ゲート制御回路９２６に接続された信号ＵＰ９２１を出力する。信号ＵＰ９２１は、復号器回路により復号された情報を、受信コイルへの送信のため、ゲート制御回路９２６に伝達する。
【０１０５】
図１０は、さらに、本発明の教示に従った、パルス出力段の例示的なドレイン制御回路を示す。示されたドレイン制御回路は、磁気結合の送信コイルに伝達される比較的大きな電流パルスのスイッチングに関与する送信器の出力段におけるトランジスタ（例えば、図９のトランジスタ９２８）のドレインとソースとの間に接続され得る。ドレイン制御回路は、このようなトランジスタのドレインとソースとの間の電圧差が、その中に蓄積された磁場の消散中において、送信コイルの両端における電圧の極性の反転中、安全な動作範囲を出ないことを確実にするのに役立つ。
【０１０６】
示されたドレイン制御回路１０４０は、１組のノード１０９０、１０８９の間に接続された、切り替え可能な一群の電流路１０９１、１０９２、１０９３を含む。ノード１０９０、１０８９は、それぞれ、出力段におけるトランジスタ（例えば、図９のトランジスタ９２８）のドレインとソースとに接続され得る。トランジスタのドレインとソースとの間の電位差を制御するため、極性の反転中、電流路１０９１、１０９２、１０９３は、様々な大きさの電流を導通するように、及び／または、様々な時点または電圧で導通に切り替わるように構成されている。
【０１０７】
電流路１０９１は、第１のカレントミラー１００９と第２のカレントミラー１０１１とＮＭＯＳトランジスタ１０２４とＮＭＯＳトランジスタ１０２０とを含む。第１のカレントミラー１００９は、１組のＰＭＯＳトランジスタ１０１２、１０１４を含む。ＰＭＯＳトランジスタ１０１２、１０１４のソースは、ノード１０９０に接続されており、送信器の出力段におけるトランジスタのドレインに接続され得る。ＰＭＯＳトランジスタ１０１２、１０１４のゲートとＰＭＯＳトランジスタ１０１２のドレインは、まとめて、ＮＭＯＳトランジスタ１０２４のドレインとＮＭＯＳトランジスタ１０２０のゲートとに接続されている。ＮＭＯＳトランジスタ１０２４のゲートは、負の電源電圧ＶＳＳ１０４１に接続されている。
【０１０８】
第２のカレントミラー１０１１は、１組のＮＭＯＳトランジスタ１０１６、１０１８を含む。ＮＭＯＳトランジスタ１０１６、１０１８のソースは、両方とも、負の電源電圧ＶＳＳ１０４１に接続されている。ＮＭＯＳトランジスタ１０１６、１０１８のゲートとＮＭＯＳトランジスタ１０１６のドレインとは、すべてまとめて、ＰＭＯＳトランジスタ１０１４のドレインに接続されている。ＮＭＯＳトランジスタ１０１８のドレインは、ノード１０９０に接続されている。
【０１０９】
動作時、ノード１０８９の電位が、負の電源電圧ＶＳＳ１０４１を十分大きく下回るほど低下するのに伴って、ＮＭＯＳトランジスタ１０２４が、導通に切り替わる。ＮＭＯＳトランジスタ１０２４の線形領域において、この電流の大きさは、負の電源電圧ＶＳＳ１０４１とノード１０８９の電位との間の電位差に略等しい。
【０１１０】
この同じ電流は、ＰＭＯＳトランジスタ１０１２を通って導通し、ＰＭＯＳトランジスタ１０１４によりミラーされる。ＰＭＯＳトランジスタ１０１４を通る電流の流れは、第２のカレントミラー１０１１におけるＮＭＯＳトランジスタ１０１６、１０１８のゲートをバイアスする。ノード１０９０と負の電源ＶＳＳ１０４１との間に電流が流れるように、ＰＭＯＳトランジスタ１０１４とＮＭＯＳトランジスタ１０１６とを通る電流の流れは、ＮＭＯＳトランジスタ１０１８によりミラーされる。この電流は、トランジスタ９３０の電圧降下を増加させることにより、電流がトランジスタ９３０を通って流れるときに、ノード１０９０の電圧を下げるのに役立つ。
【０１１１】
電流路１０９２は、ＮＭＯＳトランジスタ１０４０を含む。ＮＭＯＳトランジスタ１０４０は、ゲートとソースとドレインとを含む。ＮＭＯＳトランジスタ１０４０のドレインは、ノード１０９０に接続されており、送信器の出力段におけるトランジスタのドレインに接続され得る。ＮＭＯＳトランジスタ１０４０のソースは、ノード１０８９に接続されており、同じトランジスタのソースに接続され得る。ＮＭＯＳトランジスタ１０４０のゲートは、負の電源電圧ＶＳＳ１０４１に接続されている。動作時、ノード１０８９の電位が負の電源電圧ＶＳＳ１０４１を十分大きく下回るほど低下するのに伴って、ＮＭＯＳトランジスタ１０４０が導通に切り替わる。電流は、ノード１０９０、１０８９の間を流れ、そこに接続されたトランジスタのソースとドレインとの間の電圧差を低減する。
【０１１２】
電流路１０９３は、ゲートとソースとドレインとを各々もつ、一群のＮＭＯＳトランジスタ１０３２、１０３４、１０３６、１０４２を含む。ＮＭＯＳトランジスタ１０３２、１０３４、１０４２は、すべて、ダイオード接続されている。ＮＭＯＳトランジスタ１０３４のゲートとドレインとは、正の電源電圧ＶＤＤ５  １００５に接続されている。正の電源電圧ＶＤＤ５  １００５は、図１と図４とに示す局所電源１１５、４１５により供給を受け得る。ＮＭＯＳトランジスタ１０３２のゲートとドレインとは、ＮＭＯＳトランジスタ１０３４のソースと、ＮＭＯＳトランジスタ１０３６のゲートとに接続されている。ＮＭＯＳトランジスタ１０３６のドレインは、ノード１０９０に接続されている。ＮＭＯＳトランジスタ１０３２、１０３６のソースは、両方とも、ＮＭＯＳトランジスタ１０４２のゲートとドレインとに接続されている。ＮＭＯＳトランジスタ１０３８のソースとボディとは、ＮＭＯＳトランジスタ１０３２、１０３６のボディと同様に、ノード１０８９に接続されている。
【０１１３】
動作時、ＮＭＯＳトランジスタ１０３２、１０３６、１０４２のゲートとそれらのそれぞれのボディとの間に正の電位差が発生するのに伴って、それらのそれぞれのソースとドレインとの間のチャネルにおいて導電率が増加する。ＮＭＯＳトランジスタ１０４２の場合、ノード１０８９の電圧が、ダイオード接続されているＮＭＯＳトランジスタ１０３２により設定された電位未満、すなわち、正の電源電圧ＶＤＤ５  １００５からＮＭＯＳトランジスタ１０３４とＮＭＯＳトランジスタ１０３２とにわたる電圧降下を減算したもの未満に低下するのに伴って、これが起こる。ＮＭＯＳトランジスタ１０４２が導通に切り替わるのに伴って、電流は、正の電源電圧ＶＤＤＤ５  １００５とノード１０９０との両方から、ノード１０８９に導通される。その結果、ノード１０９０、１０８９の間の電圧差（及び、送信コイルに電流パルスを導通させるトランジスタのドレインとソースとの間の電圧差）が、制御され得る。
【０１１４】
信号送信中におけるパルスの負のバックスイングが発生した場合において、１０２７における電圧がゼロ未満に立ち下がり、さらに、トランジスタ１０４０とトランジスタ１０２４とのゲート・ソース電圧が正となり、結果として、トランジスタ１０４０とトランジスタ１０２４とが十分なドレイン電流を提供する。トランジスタ１０４０のドレイン電流は、ノード１０９０から電流を引き込むため直接使用される。電流の引き込みのおかげで、トランジスタ９２８のドレイン・ソース電圧が安全な動作範囲に留まることを確実にするように、ノード１０９０における電圧レベルが限定される。
【０１１５】
いくつかの実施態様において、トランジスタ１０２４のドレイン電流は、カレントミラー１００９と１０１１とにより提供されるさらなる電流増幅によって、ノード１０９０から電流を引き込む。場合によっては、トランジスタ１０２０のゲート・ソース容量は、カレントミラー１００９の入力に電流を動的に注入して、電圧リミッタ機能の速度を増加させる。トランジスタ１０２４と１０４０とがトランジスタ９２８と同じ装置構成をもつので、これらの装置の特性は、互いに一致しやすく、電圧リミッタ機能は、装置形状の比により調節され得る。
【０１１６】
場合によっては、電流路１０９３は、マイクロアンペア域の電流を提供して、高電圧トランジスタ９３０の増加した可能性のある漏れ電流を引き込み、それにより、トランジスタ９２８のドレイン／ソース電圧を安全な動作範囲内に維持する。
【０１１７】
図１１は、さらに、本発明の教示に従った、パルス出力段のバッファ回路とゲート制御回路とを示す。バッファ１１０４回路は、ゲート制御回路に接続されている。バッファ回路１１０４は、パルス要求入力信号ＵＵＡ９２２の信号強度を増加させ得、ゲート制御回路１１２６のための電圧ＶＧＣ１１１３を提供し得る。
【０１１８】
示されたゲート制御回路は、磁気結合の送信コイルに伝達される比較的大きな電流パルスのスイッチングに関与する送信器の出力段におけるトランジスタ（例えば、図９におけるトランジスタ９２８）のゲート・ソース間に接続され得る。ゲート制御回路は、そのトランジスタのゲートとソースとの間の電圧差が、トランジスタの所望の状態（すなわち、オン状態中に増加する電流またはオフ状態中に減少する電流）に一致したまま留まることを確実にするのに役立ち得、同時に、その中に蓄積された磁場の消散中において、送信コイルの両端における電圧の極性の反転中、ゲート制御回路のすべての構成要素が安全な動作範囲を出ないことを確実にする。
【０１１９】
バッファ回路１１０４は、パルス要求信号ＵＵＡ９２２の信号強度を増加させ得る。バッファ回路は、ゲート制御回路１１２６に信号ＵＰ１１１２を出力する。バッファ回路１１０４は、第１のインバーター１１０５と第２のインバーター１１０７と第３のインバーター１１０９と第４のインバーター１１１１とを含む。第１、第２、第３、及び第４のインバーターは、正の電源電圧ＶＤＤ５  １１０３と負の電源ＶＳＳ１１４１とに接続されている。
【０１２０】
第２のインバーター１１０７は、さらに、出力電圧ＵＰ１１２を提供するトランジスタ１１３２と１１２８とを備える第５のインバーター回路を駆動し、これは、パルス要求入力信号ＵＵＵＡ１１２２の反転信号を提供する。第５のインバーター回路は、正の電源電圧ＶＤＤ５  １１０３と負の電源電圧ＶＳＳ１１４１とに接続されている。第５のインバーター回路の出力は、さらに、ＮＭＯＳトランジスタ１１３０に接続されている。
【０１２１】
ゲート制御回路１１２６は、ＰＭＯＳトランジスタ１１４６とＮＭＯＳトランジスタ１１３４、１１３６とを含む。トランジスタ１１３４、１１３６、１１４６は、各々、ソースとゲートとドレインとを含む。回路１１２６は、電源への比較的大きな電流パルスのスイッチングに関与するトランジスタのゲートへのゲート制御信号の接続と接続解除とを行う。ゲート制御信号のための電力は、磁気結合の送信コイルに伝達される比較的大きな電流パルスを提供する電源より安定した電源により提供される。例えば、ゲート制御信号のための電力は、例えば、図１、２、４のそれぞれにおける局所電源１０９、１１５、２０９、４１５などの局所電源により供給され得る。回路１１８７は、トランジスタ９２８のゲートの接続と接続解除とを行い、その中に蓄積された磁場の消散中、送信コイルの両端における電圧の極性を反転できるようにする。
【０１２２】
示された実施態様において、ゲート制御回路１１２６は、ＰＭＯＳトランジスタ１１４６を含む。ＰＭＯＳトランジスタ１１４６は、ソースとゲートとドレインとを含む。ＰＭＯＳトランジスタ１１４６のソースは、論理ハイ状態と論理ロー状態との間を切り替えるゲート制御信号に接続されている。論理ハイ状態は、磁気結合の送信コイルに正の電圧が供給されるべきであることを示す。論理ロー状態は、送信コイルに蓄積されたエネルギーが消散され得るように、このような比較的大きな電圧の供給がゼロに低減されるべきであることを示す。
【０１２３】
回路１１８７は、各々がゲートとソースとドレインとを含む１組のＮＭＯＳトランジスタ１１３４、１１３６を含む。例えば、図９に示すように、この出力は、それらの電流パルスのスイッチングに関与するＮＭＯＳトランジスタ（すなわち、図９におけるトランジスタ９２８）のソースにも接続されている。
【０１２４】
ＮＭＯＳトランジスタ１１３４のゲートは、コモンゲート信号ＶＧＰ１１３７に接続されている。トランジスタ１１３６のゲートは、制御された信号ＵＰ１１１２を受信するように接続されている。制御された信号ＵＰ１１１２は、トランジスタ１１３６に接続されている。
【０１２５】
動作時、ＰＭＯＳトランジスタ１１４６のゲートにおける基準電位とＰＭＯＳトランジスタ１１４６のソースにおけるゲート制御信号の電位との間の差分が、ＰＭＯＳトランジスタ１１４６の電圧の閾値未満に留まっている場合、（すなわち、ゲート制御信号が論理ハイ状態にあるとき）、ＰＭＯＳトランジスタ１１４６がオン状態になり、そのソースとドレインとの間に低インピーダンスチャネルが形成される。これは、電源への比較的大きな電流パルスのスイッチングに関与するＮＭＯＳトランジスタ（例えば、図９におけるトランジスタ９２８）のゲートにゲート制御信号の論理ハイレベルを印加し、それを、導電オン状態に駆動する。比較的大きな電流パルスが、磁気結合の送信コイルに印加される。
【０１２６】
しかし、ＰＭＯＳトランジスタ１１４６のゲートにおける基準電位とＰＭＯＳトランジスタ１１４６のソースにおけるゲート制御信号の電位との間の差分が、ＰＭＯＳトランジスタ１１４６の閾値電圧を上回るように立ち上がると、（すなわち、ゲート制御信号が論理ロー状態に切り替わると）、ＰＭＯＳトランジスタ１１４６がオフ状態に遷移しそのソースとドレインとの間のインピーダンスが増加する。これは、実質的に、比較的大きな電流パルスを終わらせ、磁気結合の送信コイルの両端における極性が反転する。
【０１２７】
正の電流パルスを使用する示された実施態様において、磁気結合の送信コイルの両端の電位が極性を反転させるのに伴って、パルス出力段の出力は、ＮＭＯＳトランジスタ１１３６の閾値電圧未満に低下し、導電オン状態に遷移する。電源への比較的大きな電流パルスのスイッチングに関与するＮＭＯＳトランジスタ（すなわち、図９におけるトランジスタ９２８）のゲートにおける電位は、ＮＭＯＳトランジスタ１１３４、１１３６により提供されるダイオード電圧降下オフセットを伴って、パルス出力段の負電位に追従する。送信コイルにおける磁場を消散させる電流は、ＮＭＯＳトランジスタ１１３４、１１３６、９２８、９３０と抵抗器Ｒ２  ９３４とを通って基準電位に流れ得る。
【０１２８】
信号送信中、パルス要求入力信号１１２２が高レベルにあるとき、バッファされた信号ＶＧＣ１１１３は、ＰＭＯＳトランジスタ１１４６を通ってトランジスタ９２８のゲート電位であるネットワーク１１３８に受け渡される。その結果、トランジスタ９２８がオンに切り替わり、それにより、送信器出力電圧（９２７、１１２７）の正の振動を引き起こす。
【０１２９】
信号送信中、パルス要求入力信号ＵＵＡ１１２２が低レベルにあるとき、送信器出力電圧１１２７のゼロ未満への遷移（バックスイング）が発生する。この遷移中、トランジスタ１１４６は、高インピーダンス出力を提供する。信号ＵＰ１１１２は、まず、実質的にゼロのトランジスタ９２８へのゲート・ソース電圧を提供することによってトランジスタ１１３６をオフに切り替える高レベルにある。トランジスタ９２８の初期のオフへの切り替えは、９２８のゲートを負の電源電圧に接続することにより提供され得る。
【０１３０】
送信器出力電圧１１２７の負の出力の場合、トランジスタ９２８のゲート・ソース電圧は、安全動作を確実なものとしながら、出力電圧１１２７の負のレベルが正の進行電圧レベルに一致することを確実にする固有の正の電圧レベルに制御される。次に、トランジスタ９２８に対して負の電源電圧ＶＳＳ９４１より小さなゲート電位を提供するため、トランジスタ１１３６のソースが、送信器出力電圧１１２７に接続されている。
【０１３１】
送信器出力電圧１１２７の負の出力は、さらに、コモンゲート信号ＶＧＰ（１０３７、１１３７）により、カレントミラー１０１１の第２の出力による、トランジスタ１１３４からのドレイン電流の引き込みをもたらす。この場合、複雑さの低減と省スペース化とのために、これらの機能が一体化される。トランジスタ１１３４のドレイン電流は、トランジスタ１１３６のゲート・ソース電圧を低減し、その結果、トランジスタ９２８のゲート・ソース電圧が増大し、従って、それに伴って、送信器出力電圧１１２７の負のレベルが低減する。
【０１３２】
この効果は、主に、トランジスタ１１３０により制限されるが、トランジスタ１１２８によっても制限される。寸法決定は、トランジスタ１１３６の全体的な安全な動作範囲の要求に従う。トランジスタ１１３６の寸法とゲート・ソース電圧とが、送信器出力電圧１１２７の負の出力レベルを規定するための重要なパラメータである。
【０１３３】
関与する回路が同じ基本的な装置構成を使用するので、これらの装置の特性が互いに一致し得、ゲート制御機能は、簡単に調節され得る。
【０１３４】
本発明に関して示された例についての上記の説明は、要約で説明されている事項を含め、網羅的であることも、開示されている形態そのものに制限することも意図されてはいない。本発明の特定の実施形態及び例は、本明細書において例示を目的として説明されており、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および実施例において他の値も使用され得ることとが理解される。
【０１３５】
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更がされ得る。後述の請求項で使用される用語は、本発明を明細書と請求項とに開示されている特定の実施形態に限定するように解釈されてはならない。むしろ、その範囲は、後述の請求項により完全に定義されるべきであり、その後述の請求項は、確立された請求項の解釈の原則に従って解釈されなければならない。従って、本明細書及び図は、限定するものではなく例示的なものとみなされる。
【０１３６】
例えば、本発明は、以下の実施形態の１つ以上に従って実現され得る。
【０１３７】
実施形態１。導電性送信コイルと、第１の電源と、送信コイルを第１の電源に反転可能に接続する半導体スイッチと、半導体スイッチにより第１の電源への送信コイルの接続を制御する制御回路と、制御回路に給電するように接続された第２の電源とを備える信号送信回路。
【０１３８】
実施形態２。第２の電源が、第２の電源により供給される電荷を蓄積する電源コンデンサと、ブーストする要求信号に応答して電源コンデンサに供給される電流を増加させるように応答する可変電流源とを備える、実施形態１の信号送信回路。
【０１３９】
実施形態３。第２の電源が、第２の電源の実際の出力電圧と所望の出力電圧との間の差分に応答した電流を出力する相互コンダクタンス増幅器を備える、実施形態１から実施形態２のいずれか１つの信号送信回路。
【０１４０】
実施形態４。相互コンダクタンス増幅段が、増幅された差分により線形モードにおいて駆動される第１のトランジスタを備える第１の増幅段を備える、実施形態３の信号送信回路。
【０１４１】
実施形態５。第２の電源が、第２の電源により出力される電流を増幅する電流増幅器を備え、電流増幅器が、第１の電源により供給される分岐を有するカレントミラーを備える、実施形態１から実施形態４のいずれか１つの信号送信回路。
【０１４２】
実施形態６。電流増幅器が、第１の比較的大きな上側カットオフ周波数をもつ第１のカレントミラーと、第２の比較的小さな上側カットオフ周波数をもつ第２のカレントミラーとを備え、例えば、第２の上側カットオフ周波数が、第１の上側カットオフ周波数の１／３０と１／２との間である、実施形態５の信号送信回路。
【０１４３】
実施形態７。第２の電源が、第２の電源の出力電流が閾値レベルを上回ったか検出して、それを示す信号を出力する閾値検出回路を備える、実施形態１から実施形態６のいずれか１つの信号送信回路。
【０１４４】
実施形態８。信号送信回路が、可変電流源を備える、出力電流が閾値電圧レベルを上回ったことを示す信号が、可変電流源により供給される電流の増加を低減するように動作する、実施形態７の信号送信回路。
【０１４５】
実施形態９。第２の電源の出力電圧が所望の電圧を上回ったことを示す信号に応答して、第２の電源における１つ以上のノードを放電するように接続された放電回路、実施形態１から実施形態８のいずれか１つの信号送信回路。
【０１４６】
実施形態１０。放電回路が、第２の電源における複数のノードに接続されている、実施形態９の信号送信回路。
【０１４７】
実施形態１１。放電回路は、第２の電源の出力電圧が上側閾値電圧を上回ったことを示す電流を受信する第１の接続と、第２の電源内のノードを放電する第２の接続とを有するカレントミラーを備える、実施形態９から実施形態１０のいずれか１つの信号送信回路。
【０１４８】
実施形態１２。第２の電源内のノードの放電の量が、第２の電源の出力電圧が上側閾値電圧を上回ったことを示す電流の大きさに比例する、実施形態１１の信号送信回路
【０１４９】
実施形態１３。第１の電源が、第２の電源に電力を供給する、実施形態１から実施形態１２のいずれか１つの信号送信回路。
【０１５０】
実施形態１４。第１の電位を基準とする第１の回路であって、当該第１の回路が信号送信回路を備える、当該第１の回路と、第２の電位を基準としており第１の回路からガルバニック直流絶縁された第２の回路であって、当該第２の回路が信号受信回路を備える、当該第２の回路と、ガルバニック直流絶縁をまたいだ第１の回路から第２の回路までの間の磁気結合であって、当該磁気結合が、導電性送信コイルと導電性受信コイルとを備える、当該磁気結合と、を備え、信号送信回路が、第１の電位に対して第１の極性をもつ第１の電源と、導電性送信コイルと第１の電源との間に接続されてその間における電流の伝導を切り替える出力段スイッチと、出力段スイッチを高導通状態と低導通状態との間で断続的に切り替えることにより送信コイルを通して信号を送信するように接続された制御回路であって、当該制御回路がさらに、出力段スイッチが高導通状態から低導通状態に切り替えられたことに応答して、送信コイルにより生成された電圧を制御するように接続されている、当該制御回路とを備え、送信コイルにより生成された電圧が、第１の電位に対して逆の第２の極性をもつ、装置。
【０１５１】
実施形態１５。信号送信回路が、実施形態１から実施形態１３のいずれか１つの信号送信回路を備える、実施形態１４の装置。
【０１５２】
実施形態１６。制御回路が、出力段におけるトランジスタの制御端子に逆極性電圧を印加するように接続されている、実施形態１４から実施形態１５のいずれか１つの装置。
【０１５３】
実施形態１７。出力段が、第１のトランジスタと第２のトランジスタとを備え、第１のトランジスタが、電源電圧と第２のトランジスタとの間に接続されており、第２のトランジスタが、第２のトランジスタと送信コイルとの間に接続されている、実施形態１４から実施形態１６のいずれか１つの装置。
【０１５４】
実施形態１８。制御回路が、第２のトランジスタの制御端子に印加される電位と、第２のトランジスタの主端子間の電位とを制御するように接続されている、実施形態１７の装置
【０１５５】
実施形態１９。制御回路が、第２のトランジスタの主端子間に１つ以上の切り替え可能な電流路を備える、実施形態１７から実施形態１８のいずれか１つの装置
【０１５６】
実施形態２０。第２のトランジスタの制御端子と第２の電源電圧との間に接続されたｐチャネルＭＯＳＦＥＴをさらに備え、出力段スイッチが高導通状態にあるとき、ｐチャネルＭＯＳＦＥＴが導通して第２の電源電圧を第２のトランジスタの制御端子に接続し、出力段スイッチが低導通状態にあるとき、ｐチャネルＭＯＳＦＥＴが第２の電源電圧から第２のトランジスタの制御端子を絶縁する、実施形態１７から実施形態１９のいずれか１つの装置。
【０１５７】
実施形態２１。第２のトランジスタの制御端子と第１の極性に対して逆の第２の極性をもつ基準電圧との間に接続されたｎチャネルＭＯＳＦＥＴをさらに備え、出力段スイッチが低導通状態にあるとき、ｎチャネルＭＯＳＦＥＴが導通して第２のトランジスタの制御端子を基準電圧に接続する、実施形態１７から実施形態２０のいずれか１つの装置。
【０１５８】
実施形態２２。第２のトランジスタが、第２のトランジスタの基板と第２のトランジスタの活性領域のバルクとの間に配設された電気的な絶縁を備える、実施形態１７から実施形態２１のいずれか１つの装置。
【０１５９】
実施形態２３。電気的な絶縁が、深いｎウェル内のＮＭＯＳ、または、シリコン・オン・インシュレータ装置の絶縁層を備える、実施形態２２の装置。
【０１６０】
実施形態２４。制御回路が、第１のトランジスタと第２のトランジスタとの間の電位を送信コイルにより生成された電圧に接続する調節可能な電流回路を備える、実施形態１７から実施形態２３のいずれか１つの装置。
【０１６１】
実施形態２５。調節可能な電流回路が、第１のトランジスタと第２のトランジスタとの間の電位を送信コイルにより生成された電圧に接続する１つ以上のカレントミラーを備える、実施形態２４の装置。
【０１６２】
実施形態２６。第１の回路と第２の回路とが、単一の半導体パッケージ内に配設されている、実施形態１４から実施形態２５のいずれか１つの装置。
【０１６３】
実施形態２７。磁気結合が、単一の半導体パッケージ内に配設されている、実施形態２６の装置。
【０１６４】
実施形態２８。送信コイルが、リードフレームの一部と、集積回路の上層金属化部と、ボンドワイヤとのうちの１つを備える、実施形態１から実施形態２７のいずれか１つの装置。
【０１６５】
実施形態２９。送信コイルが、５０ｎＨ以下、例えば、２０ｎＨ以下のインダクタンスをもつ、実施形態１から実施形態２８のいずれか１つの装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
COMMUNICATING ACROSS GALVANIC ISOLATION  
1.           Field of the Invention
The present invention relates generally to communication between a transmitter and receiver across galvanic isolation using an inductive coupling, for example, in the context of a power supply architecture for communication between a galvanically-isolated transmitter and receiver.  
2.           Background
Many electrical devices include a communication system to send information between a transmitter and a receiver that are galvanically isolated and refer to different ground potentials.  Examples include power converters, medical equipment, marine equipment, and the like.
One such communication system uses magnetically coupled wires to send information between a transmitter and a receiver.  Otherwise also known as inductive coupling, a varying current flowing through a transmitting conductor induces a varying voltage across the ends of a receiving conductor.  The coupling between the conductors can be strengthened in various ways.  For example, the wires may be wound into coils with or without a magnetic core.  Examples of inductive coupling include a transformer and a coupled inductor.  
Despite the magnetically coupling of such conductors, the conductors can remain electrically isolated from each other so that a voltage difference can be applied without significant electrical conduction therebetween.  However, so long as the magnetic coupling between the conductors is sufficiently strong, information can be conveyed across this electrical isolation.
BRIEF DESCRIPTION OF THE DRAWINGS
Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
FIG. 1 illustrates one example of a switch controller that includes a communication link to communicate between a transmitter and a receiver, in accordance with teachings of the present invention. 
FIG. 2 illustrates one example of a driver interface power supply, in accordance with teachings of the present invention.  
FIG. 3 further illustrates an implementation of a driver interface power supply in accordance with teachings of the present invention.
FIG. 4 illustrates one example of a drive circuit power supply in accordance with teachings of the present invention. 
FIG. 5 further illustrates a first current mirror, second current mirror, third current mirror, and fourth current mirror of the drive circuit power supply, in accordance with teachings of the present invention.
FIG. 6 further illustrates a current threshold detection circuit of the driver interface power supply, in accordance with teachings of the present invention.
FIG. 7 further illustrates a discharge current mirror of the driver interface power supply, in accordance with teachings of the present invention.
FIG. 8 is one example illustrating another example coupling between dies of within an integrated circuit package, in accordance with teachings of the present invention.
FIG. 9 is one example of a pulse output stage, in accordance with the teachings of the present invention. 
FIG. 10 further illustrates one example of the drain control circuit of the pulse output stage, in accordance with the teachings of the present invention.
FIG. 11 further illustrates the buffer circuit and gate control circuit of the pulse output stage, in accordance with the teachings of the present invention. 
Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
Reference throughout this specification to “one embodiment”, “an embodiment”, “one example” or “an example” means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases “in one embodiment”, “in an embodiment”, “one example” or “an example” in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
As mentioned above, electrical devices may include an inductive coupling to send information between a galvanically-isolated transmitter and receiver.  A signal can be sent to a receiver by varying the current flowing through a transmitting conductor.  The varying current induces a voltage across the ends of a receiving conductor.  In some cases, the signal sent by the transmitter may be a current pulse waveform that induces a voltage pulse waveform at the receiver.  
In some electrical devices, the conductors in the inductive coupling may only be weakly coupled in the sense that relatively large changes in current through the transmitting conductor produce relatively small changes in voltage at the receiving conductor.  This is especially true in the case of inductive couplings that are formed at least in part from conductors such as a lead frames, top metallization layers of a semiconductor chip, bond wires, and the like.  In particular, although such conductors are small in size, inexpensive, and can be disposed within a semiconductor package, they are usually formed with a small number of turns (one turn is typical) and generally do not include high magnetic permeability cores.  For example, the transmitting and receiving conductors can be coils that have an inductance of 50 nH or less, e.g., 20 nH or less or even 10 nH or less.  The amplitude swing in the receiving conductor is thus relatively small when compared to the rate of change of current through the transmitting conductor.
If the induced voltage in the receiving conductor is relatively small, it may be difficult to distinguish the induced voltage from noise.  This is especially true in the context of noisy environments, such as in controllers for power switches where different portions of the controller are galvanically isolated from one another.  In particular, the power switched by a power switch can be much larger than the power of a signal transmitted across an inductive coupling.  For example, a power switch may switch 100’s or even 1000’s of volts whereas the received signals may be 100’s of mV, 10’s of mV, or even less.  Distinguishing the signal voltage from noise under such conditions is generally difficult. 
One approach to increase the magnitude of the received voltage is to increase the rate of change of the current through the transmitting conductor.  For example, the transmitted signals can include pulses having durations of 10 nanoseconds or less, e.g., 5 nanoseconds or less.  Further, the amplitude of the current swing associated with those pulses should be as high as possible.  
However, the conduction of such current pulses through the transmitting conductor can lead to instability in the supply voltage.  In this regard, in order to provide such current pulses, the power supply of the signal transmission circuitry must be able to transition from providing zero (or other steady state) current to providing a high current in short (e.g., nanosecond-scale) time frames.  Although a sufficiently large bypass capacitor on the power supply could in theory damp the supply voltage changes that would result from such rapid changes in current demand, as a practical matter the size of such a bypass capacitor would be disadvantageously large.  Space savings achieved by disposing the relatively weak inductive coupling inside the semiconductor package would be counterbalanced the space consumed by the large bypass capacitor-- regardless of whether the bypass capacitor is external to the package or integrated into a semiconductor die.   
Instability in the supply voltage can be problematic for several reasons that generally depend on the nature of the circuitry that is supplied by the voltage.  For example, some digital circuitry has relatively small tolerances for variation in the supply voltage.  As another example, transistors or other circuit elements may move out of their safe operating area if the supply voltage varies excessively.   
To address these and other issues, the electronic devices described herein can include two power supplies.  For example, in some implementations, a first of the power supplies can supply the majority of current to the transmitting conductor of a magnetic coupling across galvanic isolation.  The first of the power supplies can also supply current to a second, local power supply.  In turn, the local power supply can supply other circuitry that is on the same side of the galvanic isolation (i.e., referenced to the same potential) as the transmitting conductor and the first power supply.  In operation, the local power supply can be more stable than the first power supply.  This stability can help ensure proper operation and even, in some cases, protect the circuitry that is supplied by the local power supply from unsafe operating conditions.  
In some implementations, the circuitry that is supplied by the local power supply includes pulse control circuitry for controlling the current pulses that are used to transmit information across the galvanic isolation to a receiving conductor of a magnetic coupling.  
In some implementations, a plurality of local power supplies can be used to power multiple separate nets.  For example, one local power supply can supply power to auxiliary driving circuits that cause and tolerate relatively large supply swings due to their large current requirements.  Another local power supply can supply power to analog circuitry that requires lower supply swings.  Yet another local power supply can supply power to digital circuitry that may tolerate relatively higher supply swings than analog circuitry.  As a result, adequate dedicated supply swings may be achievable with a relatively low total supply bypass capacitance.  This may allow the signal transmission and reception circuitry, as well as the magnetic coupling and multiple power supplies, to be disposed within a single semiconductor package without a large internal or external bypass capacitor.  
In some implementations, the local power supply is isolated from the first power supply with a unidirectional current path that isolates the local power supply from relatively lower frequency pulses at a first power supply.  For faster pulses, an RC circuit can isolate a local supply from the first power supply.  The resistance of the RC circuit can be provided by active devices that adjust to the load conditions. The unidirectional current flow path allows current to flow from the first power supply to the local power supply, i.e., to supply power to the local power supply.  However - depending on operating conditions - the current flow and supply of power are not continuous.  In particular, the potential difference between the first power supply and the local power supplies may at times switch during operation.  The unidirectionality of the current flow path prevents the first of the power supplies from drawing power from local power supply, e.g., while the first power supply is supplying current to the transmitting conductor of a magnetic coupling.  This allows the provision of voltage by the local power supply to be more stable.  
When supplying pulses to the transmitting conductor of a magnetic coupling, the current rises very fast (e.g. in in times of less than 10 ns, e.g., 5ns).  To reduce this current as quickly as possible back to approximately zero, a relatively large negative voltage should be applied across the transmitting conductor. 
One example device that may benefit from these teachings is a switch controller that controls a power switch in a power conversion system.  An example power switch is an insulated-gate bipolar transistor (IGBT).  A switch controller for an IGBT or other power switch may include a driver interface and a drive circuit that are coupled to communicate through an inductive coupling that functions as a communication link.  The driver interface may be on the primary side of the switch controller while the drive circuit may be on the secondary side.  The inductive coupling functions as a communication link and bridges the galvanic isolation between primary and the secondary sides.  The driver interface on the primary side may be powered by a local power supply or a plurality of local power supplies with separate digital, analog, and auxiliary driving circuitry.  The driver interface may be coupled to receive an input signal, which provides information indicating the current state of the IGBT power switch or is transitioning between an ON-state or an OFF-state.  The information in the input signal is then communicated to the drive circuit via the inductive coupling.  In response to this information, the drive circuit then generates a drive signal which drives the switching of the power switch.
In some implementations, two-way communications across the galvanic isolation may be desirable.  In such cases, both the primary side and the secondary side can each include both data transmission circuitry and data reception circuitry.
Further, both the primary side and the secondary side can both include one or more local power supplies.  However when using a package without low impedance supply connections, short pulses can lead to large voltage drops and large overshoots from parasitic supply inductance.  For example, the parasitic inductance of bond wire connections inherently produce large voltage drops and large voltage overshoots.  These issues can limit the transmit amplitude and overshoots can endanger the safe operating conditions of the device. 
In general, a single inductive coupling can act as a bidirectional communication link and carry information in both directions, i.e., from the primary side to the secondary side and from the secondary side to the primary side.  However, this is not necessarily the case.  In some implementations, multiple inductive couplings can be used.  
In general, the primary and secondary side circuits (including, e.g., the driver interface and drive circuit) are implemented as integrated circuits (ICs).  In some of the implementations described herein, the primary and secondary side integrated circuits - along with the inductive coupling - can be packaged in a single package.  In this regard, integrated circuit packages generally inherently include one or more lead frames.  A lead frame provides mechanical support for the die or dice that are packaged within the integrated circuit package.  In general, the lead frame includes a die attach pad to which a semiconductor die may be attached.  In addition, the lead frame generally also includes leads that serve as electrical connections to circuits external to the integrated circuit package.  The lead frame is generally constructed from a flat sheet of metal.  The flat sheet of metal may be stamped, etched, punched, etc., with a pattern, which defines the die attach pads and various leads of the lead frame.  
FIG. 1 illustrates one example of a switch controller that includes a communication link to communicate between a transmitter and a receiver, in accordance with teachings of the present invention.  System 100 includes a switch controller 102 that has a primary side and a secondary side that are galvanically isolated from one another.  Switch controller 102 includes data transmission circuitry and data reception circuitry that communicate across the galvanic isolation using an inductive coupling.  In some cases, only one of the primary side and the secondary side includes data transmission circuitry.  In other cases, both the primary side and the secondary side each include data transmission circuitry and data reception circuitry.  Further, each side in switch controller 102 that includes data transmission circuitry that can include a local power supply that supplies power to other circuitry on that side with a more stable source of power than the power supply which supplies the current that drives through the transmitting conductor of the inductive coupling to transmit information.
In the illustrated implementation, system 100 includes not only switch controller 102, but also a system controller 104 and a power switch 106.  System controller 104 is a control device that is coupled to receive one or more system inputs 120 that represent information that can be used by system controller to generate a signal UIN 122 that indicates whether power switch 106 should be ON or OFF.  In some implementations, system controller 104 is coupled to output a signal such as signal UIN 122 to a number of different switch controllers.  System controller 104 can control multiple switch controllers in a variety of different contexts, including e.g., motor drives, power generation systems, power transmission systems, and power conditioning systems.  Power switch 106 is illustrated as an IGBT but can be any power semiconductor switch, including, e.g., a power MOSFET, a power JFET, or the like.  
Switch controller 102 includes a primary-side driver interface 108, a secondary-side drive circuit 110, and an inductive coupling 112 that forms a communication link that bridges the galvanic isolation between them.  
Primary-side driver interface 108 is circuitry that is configured to interface controller 102 with system controller 104.  Primary-side driver interface 108 is coupled to receive signal UIN 122 from system controller 104 and convey the information therein to secondary-side drive circuit 110.  
Primary-side driver interface 108 includes pulse generation circuitry 114 and local power supply 109.  Pulse generation circuitry 114 includes a decoder circuit 180 and a pulse output stage 181.  Decoder circuit 180 decodes the information in signal UIN 122 for transmission by pulse output stage 181 to secondary-side drive circuit 110.  Decoder circuit 180 also generates a pulse request signal UPR 116 that indicates to local power supply 109 that output of one or more current pulses by output stage 181 is imminent.  Pulse output stage 181 outputs current pulses to the primary side conductive loop 111 of inductive coupling 112 in accordance with the information decoded from signal UIN 122 by decoder circuit 180.  
Local power supply 109 is a power supply that supplies power to at least some of the circuitry in primary-side driver interface 108.  The power supplied by local power supply 109 provides less voltage ripple than the power supply (not shown) that supplies the majority of the current in the current pulses output by pulse output stage 181 to the primary side conductive loop 111.  The circuitry that is supplied by local power supply 109 can include pulse control circuitry in pulse output stage 181 for controlling the current pulses that are used to transmit information across the galvanic isolation.  
Secondary-side drive circuit 110 includes a decoder circuit 116 and a power switch driver 118.  Decoder circuit 116 is coupled to secondary side conductive loop 126 to receive and decode the voltages pulses induced in secondary side conductive loop 126 by the current pulses through primary side conductive loop 111.  Power switch driver 118 is coupled to drive power switch 106 in accordance with the information decoded from the voltage pulses by decoder circuit 116.  In some implementations, power switch driver 118 outputs a drive signal to the control terminal of power switch 106.  
In the illustrated implementation, primary-side driver interface 108 communicates to the secondary-side drive circuit 110.  Secondary-side drive circuit 110 includes a local power supply 115 and may also contain its own pulse generator circuit similar to the primary side driver interface 108.   In some implementations, secondary-side drive circuit 110 does not include a local power supply 115 and a pulse generator circuit.  However, in this illustrated implementation, local power supply 115 is coupled to supply power to a secondary-side pulse generator circuit (not shown) for communicating information from secondary-side drive circuit 110 to primary-side driver interface 108.  Local power supply 115 provides a more stable voltage than the power supplied by the power supply (not shown) that supplies the majority of the current for the current pulses output to the secondary side conductive loop 113 for transmitting information from secondary-side drive circuit 110 to primary-side driver interface 108. The local power supply 115 receives a high input voltage and provides a stable voltage even during rapid changes in current. The circuitry that is supplied by local power supply 115 can also include pulse control circuitry for controlling the current pulses that are used to transmit information across the galvanic isolation.  
Inductive coupling 112 includes a primary side conductive loop 111 and a secondary side conductive loop 126.  Inductive coupling 112 forms a communication link across the galvanic isolation between the primary-side driver interface 108 and the secondary-side drive circuit 110.  Loops 111, 113 can be magnetically coupled in a variety of different ways.  For example, in some implementations, loops 111, 113 can be wound about a common high-magnetic-permeability core and form a transformer.  However, in other implementations, loops 111, 113 do not share a common core.  The strength of the magnetic coupling between loops 111, 113 is determined by several factors, including the nature of any core and surrounding medium, the geometry and disposition of loops 111, 113, and the number of windings in loops 111, 113.  As discussed further below, in some implementations, loops 111, 113 can each be single loop inductors formed at least in part by the lead frame of a semiconductor chip package (e.g., FIG. 8) and have relatively small-inductances.  For example, loops 111, 113 can have inductances of 50 nH or less or 20 nH or less.  
FIG. 1 also illustrates: 
-a voltage VCE 105 that is arises between the main terminals (here, the collector and the emitter) of power switch 106, 
-a current ICE 107 that flows between the main terminals (here, the collector and the emitter) of power switch 106, 
-one or more system inputs 120 that represent information that can be used by system controller to generate a signal input signal UIN 122, 
-input signal UIN 122 that indicates whether power switch 106 should be ON or OFF, 
-transmit current IT 125 that is conducted through primary side conductive loop 111, 
-receiver voltage VR 126 that is induced in secondary side conductive loop 126 by changes in transmit current IT 125, 
-decoded signal UDEC 128 that is yielded by the decoding of receiver voltage VR 126 by decoder circuit 116, and 
-drive signal UD 130 that is output by driver 118 to drive power switch 106.  
In operation, system controller 104 receives system inputs 120.  System controller 104 determines whether the switch controller 102 should turn ON or turn OFF the power switch 106 based on system inputs 120 and generates an input signal UIN 122 that characterizes the results of that determination.  Example system inputs 120 include the pulse width modulated (PWM) signal for a general purpose motor drive, a turn on and turn off sequence of a multi-level power converter, or a system fault turn-off request. 
In the illustrated system 100, system controller 104 outputs input signal UIN 122 to switch controller 102.  In some cases, input signal UIN 122 may be a rectangular pulse waveform that includes logic high and logic low sections of varying durations.  For example, logic high values may indicate that power switch 106 is to be in the ON state.  Logic low values may indicate that power switch 106 is to be in the OFF state.  The durations of the logic high/logic values can correspond to the desired driving of power switch 106. 
Primary-side driver interface 108 of switch controller 102 is coupled to receive input signal UIN 122.  Primary-side driver interface 108 includes a decoder circuit 180 that decodes input signal UIN 122 for transmission of at least some of the information therein over inductive coupling 112.  The primary-side driver interface 108 also includes pulse output stage 181 to generate the current pulses IT 125 that embody that information to be sent to the secondary-side drive circuit 110.  For example, in some implementations, multiple current pulses can encode a single information state.  The current for these current pulses is supplied by a first power supply such as an external power supply of primary-side driver interface 108, whereas at least some of the power used by output stage 181 to control these pulses is provided by local power supply 109. 
Primary-side driver interface 108 transmits the current pulses to the secondary-side drive circuit 110 via the magnetically coupled loops 111, 113 of inductive coupling 112.  Secondary-side drive circuit 110 is a drive circuit that drives the switching of power switch 106.  In the illustrated example, the changing transmitter current IT 125 through primary side conductive loop 111 induces a voltage VR 126 in secondary side conductive loop 113.  As such, the secondary-side drive circuit 110 receives information from primary-side driver interface 108.  As discussed further, primary side conductive loop 111 and secondary side conductive loop 113 can in some implementations be formed using a lead frame within an integrated circuit package (FIG. 8) or the top metallization of silicon of an integrated circuit.
In the illustrated implementation, secondary-side drive circuit 110 includes decoder circuit 116, drive circuit power supply 115, and driver 118.  Driver 118 outputs the drive signal UD 130.  Drive signal UD 130 is coupled to be received at the control terminal of power switch 10 to control the switching of the power switch 106.  In the illustrated implementation, power switch 106 is an IGBT and drive signal UD 130 is received at the gate-terminal of the IGBT 106.  Decoder circuit 116 is coupled to receive the receiver signal VR 126 and determine whether the received signal VR 126 indicates that the power switch 106 should transition from an ON state to an OFF state or vice-versa.  Decoder circuit 116 outputs decoded signal UDEC 128 that characterizes the results of this determination.  In one example, decoder circuit 116 includes a pulse density determination circuit to differentiate the varying lengths of the multi-level state representation.  Driver 118 is coupled to receive the decoded signal UDEC 128 and output the drive signal UD 130.
In some implementations, secondary-side drive circuit 110 will transmit information to primary-side driver interface 108.  Examples of such information can include, e.g., error notifications, confirmation signals, and feedback information.  In such cases, secondary-side drive circuit 110 drives current pulses through secondary side conductive loop 113.  The changes in current through secondary side conductive loop 113 induces a voltage in primary side conductive loop 111.  As such, the primary-side driver interface 108 receives information from secondary-side drive circuit 110.
FIG. 2 illustrates one example of a driver interface power supply, in accordance with teachings of the present invention.  In the illustrated implementation, local power supply 209 includes a coupling to a raw external voltage VPCB 223, as would be the case if local power supply 209 was located on the primary side of a switch controller (i.e., if local power supply 209 were acting as local power supply 109 in the context of switch controller 102 described in (FIG. 1)). 
Local power supply 209 includes a differential voltage amplifier 213, a transconductance amplification stage 215, a current boost circuit 217, a first current amplification stage 219, and a second current amplification stage 221.
Differential voltage amplifier 213 includes an inverting input and a non-inverting input.  The non-inverting input is coupled to a reference voltage VREF 212 that represents the desired voltage that is to be supplied by local power supply 209.  The inverting input is coupled to the output of local power supply 209, namely, a supply voltage VL1  225.  
In one example, the reference voltage VREF 212 may be approximately 5 volts.  Differential voltage amplifier 213 acts as an error amplifier and the error signal is an output voltage VA 214 that represents the difference between the desired output (i.e., reference voltage VREF 212) and the actual output (i.e., supply voltage VL1  225). 
Transconductance amplification stage 215 is coupled to receive output voltage VA 214 and output a current that is representative of the magnitude of output voltage VA 214.  The magnitude of the current output from transconductance amplification stage 215 is thus representative of the difference between the desired output (i.e., reference voltage VREF 212) and the actual output (i.e., supply voltage VL1 225).  
First current amplification stage 219 is coupled to transconductance amplification stage 215  to receive the current that is representative of the difference between the desired output (i.e., reference voltage VREF 212) and the actual output (i.e., supply voltage VL1 225).  The first current amplification stage 219 is configured to amplify this current, for example, using one or more current mirrors, and output yet another current that is representative of the difference between the desired output (i.e., reference voltage VREF 212) and the actual output (i.e., supply voltage VL1 225).  
Current boost circuit 217 is coupled to receive a pulse request signal UPR 216.  Pulse request signal UPR 216 is a signal that indicates that an increase in current demand by the circuitry supplied by local power supply 209 is imminent.  Although local power supply 209 does not itself provide the majority of the current that forms the current pulses output to a coil of a magnetic coupling, the output of such pulses can result in increased current demand by the circuitry that is supplied by local power supply 209.  Pulse request signal UPR 216 that comes from pulse generator 114 can thus be used as a trigger by local power supply 209 to increase the output current capability of the local power supply 209 in order to assure the desired level of the supply voltage VL1  225 in anticipation of the imminent increased demand.  
In response to the indication of imminent increased demand, current boost circuit 217 outputs a current that - along with the current output from first current amplification stage 219- is received by the second current amplification stage 221.
Second current amplification stage 221 is coupled to receive the current output from first current amplification stage 219 and current boost circuit 217, amplify them, and output a charging current IC 290.  Second current amplification stage 221 is also coupled to a supply voltage (e.g., raw external voltage VPCB 223) during backswings to negative potentials.  The second current amplification stage is configured to further provide a controlled reverse current path from VL1 225 to VPCB 223 (that is to avoid putting intrinsic body diodes of controlled switch devices in the forward direction) during this backswing of the external voltage VPCB 223.  Second current amplification circuit 221 achieves this by providing the functionality of a switch with a controllable resistance that is controlled to the load conditions during pulse transmission.  
Charging current IC 290 is output to a supply capacitor (not shown) associated with local power supply 209.  This supply capacitor stores charge that powers the circuitry powered by local power supply 209.  As discussed previously, the local supply voltage VL1 217 of local power supply 209 is more stable than the voltage supplied by the power supply that supplies the majority of the current that flows through a transmitting conductor of a magnetic coupling.  
FIG. 3 further illustrates an implementation of a driver interface power supply in accordance with teachings of the present invention.  The driver interface power supply could also be used as local power supply of 115 of the secondary-side drive circuit 110 if the coupling to a low voltage (e.g. 5V) raw power supply is available and the average raw voltage is close to the desired voltage. 
The illustrated implementation of local power supply 309 includes a coupling to a raw external voltage VPCB 323, as would be the case if local power supply 309 were located on the primary side of the switch controller (i.e., if local power supply 309 were acting as local power supply 109 in the context of switch controller 102 described in FIG.1).  The illustrated implementation of local power supply 309 includes a transconductance amplification stage 315, a current boost circuit 317, a first current amplification stage 319, and a second current amplification stage 321.  Transconductance amplification stage 315 includes an NMOS transistor 329 that is coupled to receive an error signal voltage VA 314 that represents the difference between the desired output and the actual output at its control terminal.  The source of NMOS transistor 329 is coupled to a negative supply voltage VSS 341.  NMOS transistor 329 operates primarily in the linear mode to conduct a current that is approximately proportional to the magnitude of error signal voltage VA 214.  This current is output from transconductance amplification stage 315 to first current amplification stage 319.
First current amplification stage 319 includes a current mirror formed from a first PMOS transistor 327 and a second PMOS transistor 329.  The current that flows through first PMOS transistor 327 is essentially equal to the current output from transconductance amplification stage 315.  The current that flows through second PMOS transistor 329 mirrors the current that flows through first PMOS transistor 327. 
Current boost circuit 317 includes an NMOS transistor 328 and a current source 332.  The control terminal of NMOS transistor 328 is coupled to receive a pulse request signal UPR 316 that increases the current flow through NMOS transistor 328 when the output of one or more current pulses onto a conductor of a magnetic coupling is imminent.  The source of NMOS transistor 328 is coupled to a negative supply voltage VSS 341, whereas the drain of NMOS transistor 328 is coupled to node 370.  In response to pulse request signal UPR 316 rising to a logic high state that indicates that output of one or more current pulses onto a conductor of a magnetic coupling is imminent, NMOS transistor 328 provides an offset current in conjunction with current source 332 to provide a boost current to the first amplification stage 319. 
Second current amplification stage 321includes a pair of PMOS transistors 331, 335 coupled in a current mirror, as well as a PMOS transistor 333.  PMOS transistor 333 includes a drain coupled to raw external voltage VPCB 323 and a control terminal that is coupled to node 370.  PMOS transistors 333, 335 include body diodes that are connected in anti-series to avoid an unwanted uncontrolled (and potentially excessive) parasitic current flow through these body diodes.  
FIG. 4 illustrates one example of a drive circuit power supply in accordance with teachings of the present invention.  Local power supply 415 can act as either of local power supply 109, 115 in the context of switch controller 102 (FIG. 1).  If local power supply 415 were to be supplied with a voltage close to the desired voltage,’’ local power supply 415 would additionally include a controlled reverse current to ensure that the other power supply (i.e., the power supply that is itself supplying local power supply 415 with power) does not reverse polarity during a swing back or otherwise. 
The local power supply 415 includes a transconductance differential amplifier 402, a discharge current mirror 404, a first current amplification stage 477, a second current amplification stage 478, a current threshold detection circuit 414, and a current boost circuit 425. 
Local power supply 415 is coupled to receive a supply voltage VSUPPLY 420.  In some implementations, supply voltage VSUPPLY 420 may be a raw external voltage that is coupled to supply a local power supply 415 that is disposed on the secondary side of a galvanic isolation.  In other implementations, supply voltage VSUPPLY 420 may be a supply voltage that is derived from a high voltage source, such as a regulated voltage that is powered by the voltage that is switched by the power switch of a power converter.  In one case, the value of VSUPPLY 420 may have an average value of about 25 volts, but may range between 10.5 volts to 30 volts for controlling an IGBT.  In contrast, the local power supply 415 may output a more stable, but lower average voltage.  For example, local power supply 415 may have a nominal 5 volt output.  As discussed above, during transmission, current pulses with relatively large and rapid changes in magnitude are desired so that a sufficient voltage is generated in the receiving conductor.  Such current pulses can lead to relatively large swings in the power supply that supplies those current pulses, i.e., the same power supply that supplies supply voltage VSUPPLY 420.  Notwithstanding those relatively large swings, local power supply 415 is able to supply a relatively more stable supply voltage to other circuitry, including, e.g., circuitry that controls the delivery of those current pulses.  
Transconductance differential amplifier 402 includes an inverting input and a non-inverting input.  Transconductance differential amplifier 402 is coupled to receive, at the inverting input, the supply voltage VOUT 422 that is output from local power supply 415 to a load 416.  Transconductance differential amplifier 402 is coupled to receive a reference voltage VREF  403 at the non-inverting input.  The output of transconductance differential amplifier 402 is coupled to diodes 480, and 482.  The diodes 480,482 are for illustrative purposes only and represent that transconductance differential amplifier 402 can output either a positive output current IOUTP 84 or a negative output current IOUTN 486 in response to the output voltage VOUT422 being greater than the voltage reference VREF  403 or less than the voltage reference VREF  403.
Reference voltage VREF 403 is representative of the desired voltage to be supplied by local power supply 415.  Transconductance differential amplifier 402 amplifies the difference between reference voltage VREF 403 and supply voltage VOUT 422.  The input signal polarity of the first current mirror 406 coupled to the transconductance differential amplifier 402 is inverse to the input signal polarity of discharge current mirror 404 and determines whether current is supplied to discharge current mirror 404 or to first current amplification stage 477 in order to drive current into the load 416 if VOUT422 < VREF 403.  For the implementation according to FIG. 5 and FIG. 7, the gain of the transconductance differential amplifier 402 has to be negative in order to drive the first current mirror 406 for VOUT422 < VREF  403, and to drive the discharge current mirror circuit 404 for VOUT422> VREF 403.  If a positive current IOUTP 484 flows out of transconductance differential amplifier 402, this will drive a transistor within the discharge current mirror circuit 404.  If a negative current IOUTN 486 flows out of transconductance differential amplifier 402, this will drive the first current mirror 406.  
Current boost circuit 425 is also coupled to output a current to node 470, namely, a boost current IB 418.  Current boost circuit 425 includes a comparator 428 and a current source 432.  Comparator 428 includes an inverting input and a non-inverting input.  The non-inverting input is coupled to receive a request signal UREQ 421 that represents if a transmission is imminent.  The inverting input is coupled to receive a threshold signal UTHR 426 that is further coupled to a load R3 429.  In some cases, load R3 429 may be provided by the input resistance of a current mirror or with a MOSFET transistor operating in linear mode.  Comparator 428 is coupled to receive the threshold signal UTHR 426 that indicates that the transistors within the current mirrors are capable of delivering a minimum current to the load.  The minimum current can be measured with a gate threshold voltage VGS2 419.
In the illustrated implementation, if threshold signal UTHR426 is high, this indicates the transistors have reached a minimum current capability.  If threshold signal UTHR426 is low, the transistors are not yet at the minimum current and comparator 428 may control a current source 432 to provide a boost current IB.  The output current IOUTN 486 from transconductance differential amplifier 402 and the boost current IB 418 from current boost circuit 425 are coupled to be mirrored by both first current mirror 406 and second current mirror 410 within first current amplification stage 477.  
First current mirror 406 is a current amplifier that is coupled to output a current I1 407 that is an amplified version of the current received from node 470.  First current mirror 406 has a first upper cut-off frequency fc and will respond relatively quickly but insufficiently to changes in current received from node 470.  Second current mirror 410 is a current amplifier that is coupled to output a current I2 409 that is an amplified version of the current received from node 470.  Second current mirror 410 has a second upper cutoff frequency that is lower than the first upper cutoff frequency fc of first current mirror 406 (e.g., 1/7th of first upper cutoff frequency fc in the illustrated implementation) and will respond relatively slowly with large amplification in current received from node 470.  In control theory terms, first current mirror 406 can be thought of as a part of the proportional term whereas second current mirror 410 can be thought of providing the integral term.  The sum of currents I1 407 and I2 409 is designated as IS 427 in FIG. 4.
Second current amplification stage 478 includes a third current mirror 408 and a fourth current mirror 412.  Third current mirror 408 is coupled to mirror sum current IS 427 and output a resulting current signal I3 411.  Third current mirror also provides a local supply voltage VS2 417 to the current threshold detection circuit 414.  Fourth current mirror 412 is coupled to mirror third current signal I3 411 from third current mirror 408 and output a fourth current I4 413.  Fourth current I4 413 is output to a supply capacitor (not shown) associated with local power supply 415.  The resulting potential across the supply capacitor is output voltage VOUT 422.  In other words, the supply capacitor stores charge that powers the circuitry powered by local power supply 415, i.e., load 416.  Fourth current mirror 412 is also coupled to provide a second gate-source voltage VGS2 419 to current threshold detection circuit 414. 
Current threshold detection circuit 414 is coupled to receive supply voltage VS2 417 from third current mirror 408, second gate-source voltage VGS2 419 from fourth current mirror 412, and output voltage VOUT 422.  Supply voltage VS2 417 powers current threshold circuit 414.  Current threshold detection circuit 414 is set to detect a current level that assures the local power supply 415 stays in safe operating conditions and furthermore assures the controllability of the output voltage VOUT 422 to the desired level.  Current threshold detection circuit 414 is also coupled to output a threshold signal UTHR 426 to the current boost circuit 425 in response to the minimum current not yet being output.  Threshold signal UTHR 426 thus indicates to the current boost circuit 425 that a current threshold has been reached.
Discharge current mirror 404 is a safety mechanism that is coupled to discharge currents from various nodes within local power supply 415 in response to output voltage VOUT 422 rising above the voltage reference VREF  403. If VOUT 422 is higher than desired, transconductance differential amplifier 402 outputs a positive current IOUTP 484.  
Current mirror 404 discharges various nodes within local power supply 415.  In the illustrated implementation, discharge current mirror 404 is coupled to discharge - at least in part - a node of sum signal US 450, a node of third current mirror U3 452, and VOUT 422.  The latter reduces the voltage VOUT 422 directly.  In other implementations, discharge current mirror 404 can be coupled to discharge different nodes, including a subset of the illustrated nodes or additional nodes, for example the node VGS 434, which is an internal node of the second current mirror 410. 
FIG. 5 further illustrates a first current mirror 506, second current mirror 510, third current mirror 508, and fourth current mirror 512 of the drive circuit power supply, in accordance with teachings of the present invention. 
First current amplification stage 577 includes both a first current mirror 506 and a second current mirror 510.  First current mirror 506 includes two PMOS transistors 530 and 532 coupled in a current mirror configuration.  The sources of transistor 530 and transistor 532 are coupled to the supply voltage VSUPPLY 520.  The gates of transistors 530, 532 and drain of transistor 530 are coupled to node 570 so that the sum of a boost current (e.g., boost current IB 418) and a current that represents an error voltage (e.g., output current IOUTN 486) can be mirrored to provide an output current I1 507.  First current mirror 506 amplifies the current to the maximum available saturation current allowed by PMOS transistor 532 such that the current remains within the safe operating area (SOA).  First current mirror 506 has a first cutoff frequency fc and will respond relatively quickly with low amplification of the current received from node 570.  
Second current mirror 510 includes two PMOS transistors 533, 537.  For clarity purposes, transistor 537 is included to show the second output of first current mirror 506.  The sources of transistor 533 and transistor 537 are coupled to the supply voltage VSUPPLY 520.  The gate and drain of transistor 537 is coupled to node 570.  The gate of transistor 533 is also coupled to an RC circuit that includes a capacitor C1 511 and a resistor R1 515 to node 570 to prevent higher frequency components from biasing the gate of transistor 533.  In the illustrated implementation, this filtering circuit is implemented as an RC circuit that includes a capacitor C1 511 and a resistor R1 515.  Other implementations are possible.  The sum of a boost current (e.g., boost current IB 418) and a current that represents an error voltage (e.g., output current IOUT 405) over the frequency range can be mirrored to provide an output current I2 509.  
Second current mirror 510 has a second upper cutoff frequency that is lower than the upper cutoff frequency FC of first current mirror 506, e.g., 1/7th of the upper cutoff frequency of first current mirror 506.  
Second current amplification stage 578 includes a third current mirror 508 and a fourth current mirror 512.  Third current mirror 508 includes a pair of NMOS transistors 536, 538 coupled in a current mirror.  The gates of NMOS transistors 536, 538 and the drain of NMOS transistor 536 are coupled to receive sum current IS 527.  Sum current IS 527 is the sum of output current I1 507 from first current mirror 506 and output current I2 509 from second current mirror 510.  The drain of NMOS transistor 538 is coupled to the supply voltage VSUPPLY 520.  The sources of NMOS transistors 536, 538 are coupled together so that third current mirror 508 outputs a third current I3 507 that is approximately equal to some multiple (e.g., six times or more) of sum current IS 527.  The drain of transistor 536 is coupled to provide a supply voltage VS2 517 to the current threshold circuit 514.  
Fourth current mirror 512 includes a pair of NMOS transistors 540, 544 coupled in a current mirror.  The gates of NMOS transistors 540, 544 and the drain of NMOS transistor 540 are coupled to receive third current I3 511.  The drain of NMOS transistor 544 is coupled to the supply voltage VSUPPLY 520.  The sources of NMOS transistors 540, 544 are coupled together so that fourth current mirror 512 outputs a fourth current I4 513.  Fourth current I4 513 is coupled to charge a capacitor C2 560 to produce an output voltage VOUT 522 that is supplied to load 516.  For example, VOUT 522 may be nominally 5 volts.  
The second gate-source voltage VGS2 519 from fourth current mirror 412 is coupled to the current threshold circuit 514.  As discussed further below, current threshold circuit 514 uses the second gate-source voltage VGS2 519 as an indicator of when a minimum current is available to be delivered to the load by exceeding a gate voltage threshold.
FIG. 6 further illustrates a current threshold detection circuit of the driver interface power supply, in accordance with teachings of the present invention.  A current threshold detection circuit 614 determines if the output current of a local power supply exceeds a threshold.  For example, the threshold can represent that the largest positive departure from the desired output current which safe operation can be assured.  Current threshold detection circuit 614 can act, e.g., as current threshold detection circuits 414, 514 (FIGS. 4, 5).  Current threshold detection circuit 614 includes a pair of PMOS transistors 630, 632, a sense transistor 634, and cascode transistors 636, 638.
PMOS transistors 630, 632 are coupled together to form a current mirror.  The sources of transistors 630, 632 are coupled together to a supply voltage.  In the illustrated implementation, this supply voltage is supply voltage VS2 617 that is derived from the input terminal of the second current amplification stage in the local amplifier (e.g., second current amplification stage 488, 588 of FIGS. 4, 5).  In other implementations, other supply voltages are possible.  
The gates of transistors 630, 632 and drain of transistor 630 are all coupled to first main terminal of sense transistor 634.  The drain of transistor 632 is coupled to a first main terminal of switch 638.  In the illustrated implementation, control terminals of sense transistor 634, and switch 638 are coupled to second gate-source voltage VGS2 619 that is indicative of the voltage dropped between the gate and the source of a transistor in the fourth current mirror 612.
When the second gate-source voltage VGS2 619 (or other voltage in the local amplifier that is indicative of the level of the output current) is beyond a positive threshold value, then sense transistor 634 conducts.  In particular, the positive gate-source voltage on the control terminal of sense transistor 634 switches it into conduction and a current conduction path that passes through PMOS transistor 630 and sense transistor 634 is formed. 
The threshold signal UTHR 626 provides a current when gate-source voltage VGS2 619 exceeds a gate threshold from the fourth current mirror 612.  When the gate threshold is exceeded, this indicates that all the current mirrors are ready to supply current to the load.  As a consequence the boost circuit from FIG.4 will be gradually or be completely switched off.  
FIG. 7 further illustrates a discharge current mirror of the driver interface power supply, in accordance with teachings of the present invention.  The discharge current mirror 704 discharges a local power supply (e.g., local power supplies 109, 115, FIG. 1) in response to detection that the output voltage of the local power supply is higher than VREF 403.  
Discharge current mirror 704 is coupled to discharge a variety of different nodes in the local power supply at the same time.  By discharging multiple nodes at the same time, discharge current mirror 704 can prevent excessively large potential differences from arising in the local power supply during discharge.
The illustrated implementation of discharge current mirror 704 is coupled to receive at least a part of output current IOUTP 784, a sum signal US 750, a third current mirror output signal U3 752, and an output voltage VOUT 754 from nodes within the local power supply.  In the implementation of local power supply 415 (FIG. 4), current IOUTP 784 is received from the output of transconductance differential amplifier 402.  Sum signal US 750 is received from a node coupled to the output of first current amplification stage 477.  Third current output signal U3 752 is received from a node that is internal to second current amplification stage 478 namely, a node disposed between third current mirror 408 and fourth current mirror 412.  Output voltage signal VOUT 422 is received from a node coupled to the output of second current amplification stage 488.  In the illustrated implementation, transistor 730 is coupled to receive a positive current IOUTP 784 that indicates that the output voltage of the local power supply exceeds the desired voltage.  Transistor 730 controls the conduction of current by discharge transistors 732, 734, 736 to discharge different nodes in the local power supply at the same time. 
FIG. 8 is one example illustrating another example coupling between dies of within an integrated circuit package, in accordance with teachings of the present invention.  In some implementations, a transmitter 808 and receiver 810 may be included on the primary side.  In other implementations, both the primary and secondary side can include a transmitter 808 and receiver 810.  In FIG. 8, the inductive coupling includes a transmit loop 811 and a receiver loop 813 that are defined in the lead frame 800 of the integrated circuit package.  
FIG. 8 is a top down perspective of the inductive coupling.  Lead frame 800 is disposed substantially within an encapsulated portion 863 of an integrated circuit package.  In the illustrated implementation, the lead frame 800 includes a first conductor including the transmit loop 811 and a second conductor including the receiver loop 813.  The second conductor of the lead frame is galvanically isolated from the first conductor.  Transmitter conductive loop 811 is disposed proximate to the receiver conductive loop 813 to provide a magnetically coupled communication link between the transmitter conductive loop 811 and the receiver conductive loop 613.  In addition, leads 851 and 852 that are coupled to a respective of die attach pad 854 and die attach pad 853.  Elements within the encapsulation 863 are disposed within the encapsulated portion of the integrated circuit package.  Further shown in FIG. 8 is a transmitter 808, a receiver 810, pads 855, 856, 857, 858, 864, 866, 868, 869, and bond wires 859, 860, 861, 870, 872, 874, 876, 878.   
In one example, transmitter 808 and receiver 810 are implemented as circuits in integrated circuit dice included within the encapsulated portion of the integrated circuit package.  Die attach pad 853, which is part of the first conductor of lead frame 800, is denoted by diagonal cross-hatching in FIG. 8 and denotes the portion of the lead frame 800 onto which transmitter 808 is mounted.  Similarly, die attach pad 854, which is part of the second conductor of lead frame 800, is shaded with diagonal cross-hatching in FIG. 8 and denotes the portion of the lead frame 800 onto which the receiver 810 is mounted.  In one example, the transmitter 808 and receiver 810 are attached to the respective isolated first and second conductors of the lead frame 800 utilizing an adhesive.  The adhesive may be non-conductive.  In another example, the adhesive may be conductive.  
Leads 851 and 852 denote portions of the lead frame 800 which may couple to circuits that are external to the integrated circuit package (in other words, outside of profile 863).  Although not shown, various bond wires may couple either the transmitter 808 or the receiver 810 to any of the leads 851 or 852.
The portion of lead frame 800 shaded by loosely packed dots in FIG. 8 corresponds to the transmitter conductive loop 811.  The portion of lead frame 800 and bond wires 859 and 860 complete the transmitter conductive loop 811.  Bond wire 859 and 860 is attached to the portion of lead frame 800 corresponding to the transmitter conductive loop 811 using wire bonding techniques.  Further, the bond wire 859 is coupled to transmitter 808 through pad 855 whereas bond wire 860 is coupled to the transmitter 808 through pad 856.
The portion of the lead frame 800 shaded by densely packed dots in FIG. 8 corresponds to the receiver conductive loop 813.  Bond wires 861 and 857 are attached to the portion of lead frame 800 corresponding to the receiver conduction loop 813 using wire bonding techniques.  Bond wire 861 and 862 couples the portion of the lead frame 800 corresponding to the receiver conduction loop 813 to the receiver 810 via pads 858 and 857, respectively.  By utilizing galvanically isolated magnetically coupled conductive loops of the lead frame to provide a communications link between the transmitter and receiver with very little cost added.  In addition, utilizing the lead frame may also reduce the overall size of the switch controller and the cost of the package.
Bond wires 870 coupled to pad 868 may represent a supply voltage connection to the local power supply of the driver interface.  Bond wire 872 coupled to pad 864 may represent a supply voltage connection to the local power supply of driver circuit. Bond wire 874 coupled to pad 866 may represent a local ground connection to the local power supply of driver circuit. 
FIG. 9 is one example of a pulse output stage, in accordance with the teachings of the present invention.  The pulse output stage 914 outputs current pulses to a conductor of a magnetic coupling.  Pulse output stage 914 can output pulses to either of a primary side conductive loop or both of a secondary side conductive loop, depending on the device.  For example, pulse output stage 914 can act as pulse output stage 181 (FIG. 1).  
In some implementations, the transmitting loop of the magnetic coupling has a relatively small number of turns (e.g., a single turn that includes a portion of a lead frame, a bondwire, or surface metallization).  The inductance of such a loop is very small.  For a given voltage step input, the current through the loop will rapidly reach a steady state and almost all of the voltage in the step will be dropped across other impedances (such as, e.g., the output resistance of the circuitry that supplies the voltage step).  
However, as the current through the transmitting loop approaches a steady state, the voltage induced in the receiving loop likewise reduces to zero.  Information is no longer conveyed notwithstanding the ongoing power consumption due to the steady state current flow through the transmitting loop.  As discussed above, it would thus be favorable to limit the transmission signals to relatively short current pulses with a high amplitude and rapid changes.  Such large, rapid changes in current flow through the transmitting coil will induce relatively large voltage signals in the receiving coil.
Pulse output stage 914 is configured to control the dissipation of the magnetically stored energy by controlling a reversal in polarity of the transmitting coil after the application of a relatively large, rapid current pulse.  The magnitude of the opposite polarity can be controlled to balance the need for relatively rapid dissipation of the energy stored in the transmitting coil with the need to protect the circuitry that provides the current pulses from the opposite polarity voltage.  In particular, a voltage in the opposite direction of the pulses accompanies the dissipation of the magnetic energy stored in the transmitting coil.  This also induces a voltage in the receiving coil.  
However, the magnitudes of the voltage generally cannot exceed a certain level.  An excessively large voltage may drive some components of the circuitry that outputs the current pulses out of the safe operating conditions.  For example, if the voltage drop across the transistors becomes excessively large, then the transistors may breakdown or otherwise fail.  
By controlling the reversal of the polarity of transmitting coil, pulse output stage 914 is configured to ensure that the current in the transmitting coil goes down to nearly zero between pulses. 
The illustrated implementation of pulse output stage 914 includes a buffer circuit 904, a drain control circuit 924, a gate control circuit 926, a current-switching stage 999, and an output terminal 927.  
Current-switching stage 999 is coupled to switch the relatively large, rapid current pulses that are output over output terminal 927 and flows through the transmitting coil of a coupled inductor (not shown).  The current for these pulses is drawn from a power supply that - as a result of this current draw-- undergoes relatively large voltage swings due to parasitic inductances.  For example, the current that flows through the transmitting coil of the coupled inductor can be drawn from an external voltage or a power supply that draws power from a coupling to a power switch in a power converter.  In the illustrated implementation, the current for the relatively large, rapid current pulses is supplied by a raw external voltage VPCB 923.  
The illustrated implementation of current-switching stage 999 includes a first transistor 928 and a second transistor 930 that are arranged in a cascode.  Transistors 928, 930 are NMOS and each include a gate, a source, and a drain.  
In some implementations, the substrate of transistor 928 may include a deep n-well to enable a negative voltage swing.  The deep n-well structure of transistor 930 improves its transconduction.  In the OFF state, transistor 930 shifts the supply voltage VPCB 923 down.  In the ON state, a relatively large current pulse passes through transistors 930, 928 and is coupled to output terminal 927 and the transmitting coil of a coupled inductor (not shown). 
The drain of transistor 930 is coupled to a relatively less stable high voltage VPCB 923 to draw current for the relatively large, rapid current pulses.  As discussed further below, in some implementations, the voltage swings of high voltage VPCB 923 may be so large that high voltage VPCB 923 may drop below the output level of a more stable local power supply as shown in FIG. 2 or FIG. 3.  
The gate of transistor 930 is coupled to a more stable supply voltage VDD5 925 that is supplied by such a local power supply.  For example, supply voltage VDD5 925 can be supplied by local power supplies 109, 115 in FIG. 1.  The current capability of transistor 930 will not be reduced during the downswing of VPCB 923. 
The source of transistor 930, the drain of transistor 928, and the output of a drain control circuit 924 are coupled to node 997.  As discussed further below, drain control circuit 924 is coupled to node 997 to ensure that the voltage difference between the drain and source of transistor 928 (i.e., between node 997 and output terminal 927) does not exceed the drain-to-source tolerance of transistor 928 during the reversal in the polarity of the voltage across the transmitting coil during dissipation of the magnetic field stored therein.  In particular, drain control circuit 924 is coupled to allow current to flow between a higher potential node 997 and a lower potential output terminal 927.  In some implementations, the drain control circuit 924 is coupled to provide a voltage VGP 937 to the gate control circuit 926.  
The gate of transistor 928 is coupled to gate control circuit 926.  Gate control circuit 926 controls the gate voltage VG 938 applied to the gate of transistor 928 while transistor is in the ON state and in the OFF state.  For example, gate control circuit is coupled to lower the gate voltage VG 938 during the reversal in the polarity of the voltage across the transmitting coil during dissipation of the magnetic field stored therein.  By lowering the gate voltage VG 938, it ensures that the voltage difference between the gate and source of transistor 928 (i.e., between gate voltage VG 938 and output terminal 927) does not exceed a gate-to-source tolerance of transistor 928 during the reversal in the polarity of the voltage across the transmitting coil during dissipation of the magnetic field stored therein.  In some implementations, the gate control circuit 926 lowers the gate voltage VG 938 below the negative supply VSS  941 during the backswing to achieve short pulses.  
Buffer circuit 904 receives power from supply voltage VDD5 925 and a negative supply voltage VSS 941.  Supply voltage VDD5 925 is supplied by a local power supply, e.g., local power supplies 109, 115, 209, 415 in the respective of FIGS. 1, 2, 4.
Buffer circuit 904 outputs a signal UP 921 that is coupled to the gate control circuit 926.  Signal UP 921 conveys information decoded by a decoder circuit to gate control circuit 926 for transmission to the receiving coil.  
FIG. 10 further illustrates one example of the drain control circuit of the pulse output stage, in accordance with the teachings of the present invention.  The illustrated drain control circuit can be coupled between the drain and the source of a transistor (e.g., transistor 928 in FIG. 9) in the output stage of a transmitter that participates in the switching the relatively large current pulses that are delivered to the transmitting coil of a magnetic coupling.  The drain control circuit helps ensure that the voltage difference between the drain and source of such a transistor does not exit the safe operating area during the reversal in the polarity of the voltage across the transmitting coil during dissipation of the magnetic field stored therein.  
The illustrated drain control circuit 1040 includes a group of switchable current flow paths 1091, 1092, 1093 that are coupled between a pair of nodes 1090, 1089.  Nodes 1090, 1089 can be coupled to the respective of the drain and source a transistor in the output stage (e.g., transistor 928 in FIG. 9).  Current flow paths 1091, 1092, 1093 are configured to conduct different magnitude currents and/or switch into conduction at different times or voltages during the reversal in the polarity to control the potential difference between the drain and source of the transistor.  
Current flow path 1091 includes a first current mirror 1009, a second current mirror 1011, an NMOS transistor 1024, and an NMOS transistor 1020.  First current mirror 1009 includes a pair of PMOS transistors 1012, 1014.  The sources of PMOS transistors 1012, 1014 are coupled to node 1090 and can be coupled to the drain of a transistor in the output stage of a transmitter.  The gates of PMOS transistors 1012, 1014 and the drain of PMOS transistor 1012 are coupled together to the drain of NMOS transistor 1024 and to the gate of NMOS transistor 1020.  The gate of NMOS transistor 1024 is coupled to a negative supply voltage VSS 1041.  
Second current mirror 1011 includes a pair of NMOS transistors 1016, 1018.  The sources of NMOS transistors 1016, 1018 are both coupled to negative supply voltage VSS 1041.  The gates of NMOS transistors 1016, 1018 and the drain of NMOS transistor 1016 are all coupled together to the drain of PMOS transistor 1014.  The drain of NMOS transistor 1018 is coupled to node 1090. 
In operation, NMOS transistor 1024 switches into conduction as the potential of node 1089 drops sufficiently far below negative supply voltage VSS 1041.  In the linear region of NMOS transistor 1024, the magnitude of this current is approximately equal to the potential difference between the negative supply voltage VSS 1041 and the potential of node 1089.   
This same current is conducted through PMOS transistor 1012 and mirrored by PMOS transistor 1014.  The current flow through PMOS transistor 1014 biases the gates of NMOS transistors 1016, 1018 in second current mirror 1011.  The current flow through PMOS transistor 1014 and NMOS transistor 1016 is mirrored by NMOS transistor 1018 so that current flows between node 1090 and the negative supply VSS 1041.  This current helps lowers the voltage on node 1090 as current flows through transistor 930 by increasing the voltage drop of transistor 930. 
Current flow path 1092 includes an NMOS transistor 1040. NMOS transistor 1040 includes a gate, a source, and a drain.  The drain of NMOS transistor 1040 is coupled to node 1090 and can be coupled to the drain of a transistor in the output stage of a transmitter.  The source of NMOS transistor 1040 is coupled to node 1089 and can be coupled to the source of the same transistor.  The gate of NMOS transistor 1040 is coupled to a negative supply voltage VSS 1041.  In operation, NMOS transistor 1040 switches into conduction as the potential of node 1089 drops sufficiently far below negative supply voltage VSS 1041.  Current flows between nodes 1090, 1089 and reduces the voltage difference between the source and drain of the transistor coupled thereto.
Current flow path 1093 includes a group of NMOS transistors 1032, 1034, 1036, 1042 that each has a gate, a source, and a drain.  NMOS transistors 1032, 1034, 1042 are all diode-connected.  The gate and drain of NMOS transistor 1034 are coupled to a positive supply voltage VDD5 1005.  Positive supply voltage VDD5 1005 can be supplied by local power supply 115, 415 in FIG.1 and FIG.4.  The gate and drain of NMOS transistor 1032 are coupled to the source of NMOS transistor 1034 as well as the gate of NMOS transistor 1036.  The drain of NMOS transistor 1036 is coupled to node 1090.  The sources of NMOS transistors 1032, 1036 are both coupled to the gate and drain of NMOS transistor 1042.  The source and body of NMOS transistor 1038 are coupled to node 1089 as are the bodies of NMOS transistors 1032, 1036.  
In operation, as a positive potential difference arises between the gates of NMOS transistors 1032, 1036, 1042 and their respective bodies, the channel between their respective sources and drains will increase in conductivity.  For NMOS transistor 1042, this happens as the voltage on node 1089 drops below the potential set by diode-connected NMOS transistor 1032, i.e., the positive supply voltage VDD5 1005 minus the voltage drops across NMOS transistor 1034 and NMOS transistor 1032.  As NMOS transistor 1042 switches into conduction, current will be conducted to node 1089 from both the positive supply voltage VDDD5 1005 and node 1090.  As a result, the voltage difference between nodes 1090, 1089 (and the voltage difference between the drain the source of the transistor that conducts the current pulses to the transmitting coil) can be controlled.    
In the event of a negative backswing of a pulse during signal transmission, then the voltage at 1027 falls below zero, then the gate source voltages of transistor 1040 and transistor 1024 become positive, and consequently transistor 1040 and transistor 1024 provide substantial drain currents.  The drain current of transistor 1040 is directly used to sink current from node 1090.  Thanks to the current sink, the voltage level at node 1090 is limited to assure that the drain source voltage of transistor 928 remains in the safe operating area. 
In some implementations, the drain current of transistor 1024 sinks current from node 1090 by means of a further current amplification provided by current mirrors 1009 and 1011.  In some cases, the gate-source capacitance of transistor 1020 dynamically injects current into the input of the current mirror 1009 to increase the speed the of voltage limiter function.  Because transistors 1024 and 1040 have the same device structure as transistor 928, the characteristics of these devices easily match each other and the voltage limiter function can be adjusted by the ratio of the device geometries. 
In some cases, current flow path 1093 provides a current in the microampere range to sink the potentially increased leakage current of the high voltage transistor 930, thereby keeping the drain/source voltage of transistor 928 within the safe operating area. 
FIG. 11 further illustrates the buffer circuit and gate control circuit of the pulse output stage, in accordance with the teachings of the present invention.  The buffer 1104 circuit is coupled to the gate control circuit.  The buffer circuit 1104 can increase the signal strength of pulse request input signal UUA 922 and provide a voltage VGC 1113 for the gate control circuit 1126.
The illustrated gate control circuit can be coupled between the gate and the source of a transistor (e.g., transistor 928 in FIG. 9) in the output stage of a transmitter that participates in the switching the relatively large current pulses that are delivered to the transmitting coil of a magnetic coupling.  The gate control circuit can help ensure that the voltage difference between the gate and source of that transistor remains consistent with the desired state of the transistor (i.e., the increasing current during ON-state or decreasing current curing OFF-state) while at the same time ensuring that all of the constituents of the gate control circuit do not exit the safe operating area during the reversal in the polarity of the voltage across the transmitting coil during dissipation of the magnetic field stored therein.   
Buffer circuit 1104 can increase the signal strength of the pulse request signal UUA 922.  The buffer circuit outputs a signal UP 1112 to the gate control circuit 1126.  Buffer circuit 1104 includes a first inverter 1105, a second inverter 1107, a third inverter 1109, and a fourth inverter 1111.  The first, second, third, and fourth inverters are coupled to a positive supply voltage VDD5 1103 and a negative supply VSS 1141. 
The second inverter 1107 also drives a fifth inverter circuit comprising of transistors 1132 and 1128 which provides an output voltage UP 112, which provides an inverse signal of pulse request input signal UUUA 1122. The fifth inverter circuit is coupled to a positive supply voltage VDD5 1103, and a negative supply voltage VSS 1141.  The output of the fifth inverter circuit is further coupled to an NMOS transistor 1130. 
Gate control circuit 1126 includes PMOS transistor 1146, and NMOS transistors 1134, 1136.  Transistors 1134, 1136, 1146 each include a source, a gate and a drain.  Circuitry 1126 couples and uncouples a gate control signal into the gate of the transistor that participates in the switching the relatively large current pulses to a power supply.  Power for the gate control signal is provided by a power supply that is more stable that the supply which provides the relatively large current pulses that are delivered to the transmitting coil of a magnetic coupling.  For example, the power for the gate control signal can be supplied by a local power supply such as, e.g., local power supplies 109, 115, 209, 415 in the respective of FIGS. 1, 2, 4.  Circuitry 1187 couples and uncouples the gate of transistor 928 to allow a reversed polarity voltage across the transmitting coil during dissipation of the magnetic field stored therein.  
In the illustrated implementation, gate control circuit 1126 includes a PMOS transistor 1146.  PMOS transistor 1146 includes a source, a gate, and a drain.  The source of PMOS transistor 1146 is coupled to a gate control signal that switches between logic high and logic low states.  A logic high states indicates that a positive voltage is to be supplied to the transmitting coil of the magnetic coupling.  A logic low states indicates that the supply of such a relatively large voltage is to be reduced to zero so that the energy stored in the transmitting coil can be dissipated.
Circuitry 1187 includes a pair of NMOS transistors 1134, 1136 each include a gate, source, and drain.  As shown, e.g., in FIG. 9, this output is also coupled to the source of an NMOS transistor that participates in the switching of those current pulses (i.e., transistor 928 in FIG. 9).  
The gate of NMOS transistor 1134 is coupled to a common gate signal VGP 1137.  The gate of transistor 1136 is coupled to receive the controlled signal UP 1112. The controlled signal UP 1112 is coupled to transistor 1136. 
In operation, if the difference between the reference potential on the gate of PMOS transistor 1146 and the potential of the gate control signal on the source of PMOS transistor 1146 remains below the threshold voltage of PMOS transistor 1146 (i.e., when the gate control signal is in a logic high state), then PMOS transistor 1146 will be in the ON state and a low impedance channel will be formed between its source and drain.  This will apply the logic high level of the gate control signal to the gate of an NMOS transistor that participates in the switching the relatively large current pulses to a power supply (e.g., transistor 928 in FIG. 9), driving it into the conductive ON-state.  A relatively large current pulse will be applied to the transmitting coil of the magnetic coupling.
However, if the difference between the reference potential on the gate of PMOS transistor 1146 and the potential of the gate control signal on the source of PMOS transistor 1146 rises above the threshold voltage of PMOS transistor 1146 (i.e., when the gate control signal switches into a logic low state), then PMOS transistor 1146 will transition into the OFF state and the impedance between its source and drain will increase.  This will in effect end the relatively large current pulse and the polarity across the transmitting coil of the magnetic coupling will reverse.  
In the illustrated implementation with positive current pulses, as the potential across the transmitting coil of the magnetic coupling reverses in polarity, the output of the pulse output stage will fall below the threshold voltage of NMOS transistor 1136 will transition into a conductive ON state.  The potential on the gate of the NMOS transistor that participates in the switching the relatively large current pulses to a power supply (i.e., transistor 928 in FIG. 9) will follow the negative potential of the pulse output stage with a diode-drop offset provided by NMOS transistors 1134, 1136.  Current that dissipates the magnetic field in the transmitting coil can flow through NMOS transistors 1134, 1136, 928, 930 and resistor R2 934 to the reference potential.
During signal transmission, when the pulse request input signal 1122 is at high level, a buffered signal VGC 1113 is passed through a PMOS transistor 1146 to the net 1138, which is the gate potential of transistor 928.  Consequently transistor 928 turns-on and which results in a positive swing of transmitter output voltage (927, 1127). 
During signal transmission, when the pulse request input signal UUA 1122 is at low level, a transition below zero (a backswing) of the transmitter output voltage 1127 will occur.  During this transition, transistor 1146 provides a high impedance output. The signal UP 1112 is at high level which initially turns off transistor 1136 by providing a gate-source voltage to transistor 928 of substantially zero.  The initial turn-off of transistor 928 could be provided by connecting the gate of 928 to a negative supply voltage. 
For a negative output of transmitter output voltage 1127, the gate-source voltage of transistor 928 is controlled to a dedicated positive voltage level which assures that the negative level of the output voltage 1127 matches the positive going voltage level while assuring safe operation. Then, to provide a lower gate potential than a negative supply voltage VSS 941 for transistor 928, the source of transistor 1136 is connected to the transmitter output voltage 1127. 
The negative output of transmitter output voltage 1127 also causes a sinking of drain current from transistor 1134 by a second output of the current mirror 1011 by the common gate signal VGP (1037, 1137).  These functions are combined in this case for the sake of reduced complexity and space savings.  The drain current of transistor 1134 reduces the gate source voltage of transistor 1136 and consequently the gate source voltage of the transistor 928 is increased, and thus the negative level of the transmitter output voltage 1127 is reduced accordingly.  
This effect is primarily limited by transistor 1130, but also by transistor 1128.  The dimensioning is according to the overall safe operating area requirements of transistor 1136.  The size and the gate source voltage of transistor 1136 are key parameters to define the negative output level of transmitter output voltage 1127. 
Because the involved circuitry use same basic device structures, the characteristics of these devices can be matched to each other and the gate control function can be easily adjusted.
The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be a limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.  
These modifications can be made to examples of the invention in light of the above detailed description.  The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims.  Rather, the scope is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation.  The present specification and figures are accordingly to be regarded as illustrative rather than restrictive.
For example, the invention may be implemented in accordance with one or more of the following embodiments.
Embodiment 1.  Signal transmission circuitry comprising a conductive transmitting coil, a first power supply, a semiconductor switch to reversibly couple the transmitting coil to the first power supply, control circuitry to control the coupling of the transmitting coil to the first power supply by the semiconductor switch, a second power supply coupled to supply power to the control circuitry.
Embodiment 2.  The signal transmission circuitry of embodiment 1, wherein the second power supply comprises  a supply capacitor that stores a charge supplied by the second power supply, and  a variable current source responsive to boost a current supplied to the supply capacitor in response to a request signal.
Embodiment 3.  The signal transmission circuitry of any one of embodiments 1 to 2, wherein the second power supply comprises a transconductance amplifier to output a current that is responsive to a difference between an actual output voltage and a desired output voltage of the second power supply.
Embodiment 4.  The signal transmission circuitry of embodiment 3, wherein the transconductance amplification stage comprises a first amplification stage comprising a first transistor driven in the linear mode by the amplified difference.
Embodiment 5.  The signal transmission circuitry of any one of embodiments 1 to 4, wherein the second power supply comprises a current amplifier to amplify a current to be output by the second power supply, wherein the current amplifier comprises a current mirror having a branch supplied by the first power supply.
Embodiment 6.  The signal transmission circuitry of embodiment 5, wherein the current amplifier comprises  a first current mirror having a first, relatively higher upper-cutoff frequency,  a second current mirror having a second, relatively lower upper-cutoff frequency, for example, wherein the second upper cut-off frequency is between 1/30th and 1/2 of the first upper cut-off frequency.
Embodiment 7.  The signal transmission circuitry of any one of embodiments 1 to 6, wherein the second power supply comprises a threshold detection circuit to detect whether an output current of the second power supply exceeds a threshold level and output a signal indicative thereof.
Embodiment 8.   The signal transmission circuitry of embodiment 7, wherein  the signal transmission circuitry comprises the variable current source, and  the signal indicative of the output current exceeding the threshold voltage level is operative to reduce the boosting of the current supplied by the variable current source.
Embodiment 9.    The signal transmission circuitry of any one of embodiments 1 to 8, a discharge circuit coupled to discharge one or more nodes in the second power supply in response to a signal indicating that the output voltage of the second power supply exceeds a desired voltage. 
Embodiment 10.  The signal transmission circuitry of embodiment 9, wherein the discharge circuit is coupled to a plurality of nodes in the second power supply.
Embodiment 11.  The signal transmission circuitry of any one of embodiments 9 to 10, wherein the discharge circuit comprises a current mirror having a first coupling to receive a current indicative of the output voltage of the second power supply exceeding the upper threshold voltage and a second coupling to discharge a node within the second power supply. 
Embodiment 12.   The signal transmission circuitry of embodiment 11, wherein an amount of the discharge of the node within the second power supply is proportional to a magnitude of the current indicative of the output voltage of the second power supply exceeding the upper threshold voltage.
Embodiment 13.  The signal transmission circuitry of any one of embodiments 1 to 12, wherein the first power supply supplies the second power supply with power. 
Embodiment 14.  A device comprising first circuitry referenced to a first potential, the first circuitry comprising signal transmission circuitry, second circuitry referenced to a second potential and galvanically isolated from the first circuitry, the second circuitry comprising signal reception circuitry, and  a magnetic coupling between the first circuitry to the second circuitry across the galvanic isolation, the magnetic coupling comprising a conductive transmitting coil and a conductive receiving coil,  wherein the signal transmission circuitry comprises a first supply having a first polarity with respect to the first potential,  an output stage switch coupled between the conductive transmitting coil and the first supply to switch current conduction therebetween, and control circuitry coupled to intermittently switch the output stage switch between a more conductive state and a less conductive state and thereby transmit a signal over the transmitting coil, the control circuitry further coupled to control a voltage generated by the transmitting coil in response to the output stage switch being switched from the more conductive state into the less conductive state, wherein the voltage generated by the transmitting coil has an opposite second polarity with respect to the first potential.
Embodiment 15.  The device of embodiment 14, wherein the signal transmission circuitry comprises the signal transmission circuitry of any one of embodiments 1 to 13.
Embodiment 16.  The device of any one of embodiments 14 to 15, wherein the control circuitry is coupled to apply an opposite polarity voltage to a control terminal of a transistor in the output stage. 
Embodiment 17.  The device of any one of embodiments 14 to 16, wherein  the output stage comprises a first transistor and a second transistor, the first transistor is coupled between the supply voltage and the second transistor,  the second transistor is coupled between the second transistor and the transmitting coil.
Embodiment 18.  The device of embodiment 17, wherein the control circuitry is coupled to control a potential applied to a control terminal of the second transistor and a potential across main terminals of the second transistor. 
Embodiment 19.  The device of any one of embodiments 17 to 18, wherein the control circuitry comprises one or more switchable current flow paths between the main terminals of the second transistor.
Embodiment 20.  The device of any one of embodiments 17 to 19, further comprising a p-channel MOSFET coupled between the control terminal of the second transistor and a second supply voltage, wherein the p-channel MOSFET conducts to couple the second supply voltage to the control terminal of the second transistor when the output stage switch is in the more conductive state and the p-channel MOSFET isolates the control terminal of the second transistor from the second supply voltage when the output stage switch is in the less conductive state.
Embodiment 21.  The device of any one of embodiments 17 to 20, further comprising an n-channel MOSFET coupled between the control terminal of the second transistor and a reference voltage having a second polarity opposite the first polarity, wherein the n-channel MOSFET conducts to couple the control terminal of the second transistor to the reference voltage when the output stage switch is in the less conductive state.
Embodiment 22.  The device of any one of one of embodiments 17 to 21 wherein the second transistor comprises electrical isolation disposed between a substrate of the second transistor and a bulk of an active region of the second transistor. 
Embodiment 23.  The device of embodiment 22, wherein the electrical isolation comprises an NMOS in deep n-well or an insulating layer of a silicon-on-insulator device. 
Embodiment 24.  The device of any one of embodiments 17 to 23, wherein the control circuitry comprises  adjustable current circuitry coupling the potential between the first transistor and the second transistor to the voltage generated by the transmitting coil.
Embodiment 25.  The device of embodiment 24, wherein the adjustable current circuitry comprises one or more current mirrors coupling the potential between the first transistor and the second transistor to the voltage generated by the transmitting coil.
Embodiment 26.  The device of any one of embodiments 14 to 25, wherein the first circuitry and the second circuitry are disposed in a single semiconductor package.
Embodiment 27.  The device of embodiment 26, wherein the magnetic coupling is disposed in the single semiconductor package.
Embodiment 28.  The device of any one of embodiments 1 to 27, where the transmitting coil comprises one of a portion of a lead frame, an upper layer metallization of an integrated circuit, and a bond wire.
Embodiment 29.  The device of any one of embodiments 1 to 28, wherein the transmitting coil has an inductance of 50 nH or less, e.g., 20 nH or less.
CLAIMS
1.         Signal transmission circuitry comprising
a conductive transmitting coil;
a first power supply;
a semiconductor switch to reversibly couple the transmitting coil to the first power supply;
control circuitry to control the coupling of the transmitting coil to the first power supply by the semiconductor switch;
a second power supply coupled to supply power to the control circuitry.
2.         The signal transmission circuitry of claim 1, wherein the second power supply comprises 
a supply capacitor that stores a charge supplied by the second power supply; and 
a variable current source responsive to boost a current supplied to the supply capacitor in response to a request signal.
3.         The signal transmission circuitry of any one of claims 1 to 2, wherein the second power supply comprises a transconductance amplifier to output a current that is responsive to a difference between an actual output voltage and a desired output voltage of the second power supply, for example, wherein the transconductance amplification stage comprises a first amplification stage comprising a first transistor driven in the linear mode by the amplified difference.
4.         The signal transmission circuitry of any one of claims 1 to 3, wherein the second power supply comprises
a current amplifier to amplify a current to be output by the second power supply, wherein the current amplifier comprises a current mirror having a branch supplied by the first power supply, for example, wherein the current amplifier comprises 
a first current mirror having a first, relatively higher upper-cutoff frequency; 
a second current mirror having a second, relatively lower upper-cutoff frequency,
for example, wherein the second upper cut-off frequency is between 1/30th and 1/2 of the first upper cut-off frequency.
5.         The signal transmission circuitry of any one of claims 1 to 4, wherein the second power supply comprises a threshold detection circuit to detect whether an output current of the second power supply exceeds a threshold level and output a signal indicative thereof, for example, wherein 
the signal transmission circuitry comprises the variable current source; and 
the signal indicative of the output current exceeding the threshold voltage level is operative to reduce the boosting of the current supplied by the variable current source.
6.       The signal transmission circuitry of any one of claims 1 to 5,
a discharge circuit coupled to discharge one or more nodes in the second power supply in response to a signal indicating that the output voltage of the second power supply exceeds a desired voltage, for example, wherein the discharge circuit is coupled to a plurality of nodes in the second power supply.
7.         The signal transmission circuitry of any one of claims 1 to 6, wherein the first power supply supplies the second power supply with power. 
8.         A device comprising
first circuitry referenced to a first potential, the first circuitry comprising signal transmission circuitry;
second circuitry referenced to a second potential and galvanically isolated from the first circuitry, the second circuitry comprising signal reception circuitry; and
a magnetic coupling between the first circuitry to the second circuitry across the galvanic isolation, the magnetic coupling comprising a conductive transmitting coil and a conductive receiving coil; 
wherein the signal transmission circuitry comprises
a first supply having a first polarity with respect to the first potential, 
an output stage switch coupled between the conductive transmitting coil and the first supply to switch current conduction therebetween, and
control circuitry coupled to intermittently switch the output stage switch between a more conductive state and a less conductive state and thereby transmit a signal over the transmitting coil, the control circuitry further coupled to control a voltage generated by the transmitting coil in response to the output stage switch being switched from the more conductive state into the less conductive state, wherein the voltage generated by the transmitting coil has an opposite second polarity with respect to the first potential.
9.         The device of claim 8, wherein the signal transmission circuitry comprises the signal transmission circuitry of any one of claims 1 to 7.
10.       The device of any one of claims 8 to 9, wherein the control circuitry is coupled to apply an opposite polarity voltage to a control terminal of a transistor in the output stage. 
11.       The device of any one of claims 8 to 10, wherein 
the output stage comprises a first transistor and a second transistor;
the first transistor is coupled between the supply voltage and the second transistor; 
the second transistor is coupled between the second transistor and the transmitting coil, wherein the control circuitry is coupled to control a potential applied to a control terminal of the second transistor and a potential across main terminals of the second transistor. 
12.       The device of claim 11, wherein the control circuitry comprises one or more switchable current flow paths between the main terminals of the second transistor.
13.       The device of any one of claims 11 to 12, further comprising
a p-channel MOSFET coupled between the control terminal of the second transistor and a second supply voltage, wherein the p-channel MOSFET conducts to couple the second supply voltage to the control terminal of the second transistor when the output stage switch is in the more conductive state and the p-channel MOSFET isolates the control terminal of the second transistor from the second supply voltage when the output stage switch is in the less conductive state; and optionally
an n-channel MOSFET coupled between the control terminal of the second transistor and a reference voltage having a second polarity opposite the first polarity, wherein the n-channel MOSFET conducts to couple the control terminal of the second transistor to the reference voltage when the output stage switch is in the less conductive state.
14.       The device of any one of claims 11 to 13 wherein the second transistor comprises electrical isolation disposed between a substrate of the second transistor and a bulk of an active region of the second transistor, for example, wherein the electrical isolation comprises an NMOS in deep n-well or an insulating layer of a silicon-on-insulator device. 
15.       The device of any one of claims 11 to 14, wherein the control circuitry comprises 
adjustable current circuitry coupling the potential between the first transistor and the second transistor to the voltage generated by the transmitting coil, for example, wherein the adjustable current circuitry comprises one or more current mirrors coupling the potential between the first transistor and the second transistor to the voltage generated by the transmitting coil.
16.       The device of any one of claims 8 to 15, wherein the first circuitry and the second circuitry are disposed in a single semiconductor package, for example, wherein the magnetic coupling is disposed in the single semiconductor package, for example, wherein the transmitting coil comprises one of
a portion of a lead frame;
an upper layer metallization of an integrated circuit; and 
a bond wire.
ABSTRACT OF THE DISCLOSURE
Signal transmission circuitry comprises a conductive transmitting coil, a first power supply, a semiconductor switch to reversibly couple the transmitting coil to the first power supply, control circuitry to control the coupling of the transmitting coil to the first power supply by the semiconductor switch, a second power supply coupled to supply power to the control circuitry.
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