(57)【要約】【課題】内部回路の電源よりも先にＩＯセル回路の電源を投入しても、外部デバイスとのインターフェイス部で衝突電流を流さず、電源投入後に制御回路の貫通電流を防止する。【解決手段】第１の電源電圧が供給される内部回路と、第１の電源電圧よりも高い第２の電源電圧が供給されかつ内部回路からの信号電圧を処理する入出力セル回路とを含む半導体装置において、第１の電源電圧及び第２の電源電圧に基づいて動作する追加回路をさらに備え、第２の電源電圧を供給した後、第１の電源電圧を供給したとき、第１の電源電圧を供給した後、第２の電源電圧を供給したときに第２の電源電圧に対応する電圧を出力端子から出力し、第１の電源電圧及び第２の電源電圧を実質的に同時に供給したときに出力端子をハイインピーダンスにし、追加回路の出力端子を、入出力セル回路内の所定のポートに接続することにより、入出力セル回路の出力端子をハイインピーダンスに固定する。【選択図】図４
2017034465.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される内部回路と、前記第１の電源電圧よりも高い第２の電源電圧が供給されかつ前記内部回路からの信号電圧を処理する入出力セル回路とを含む半導体装置において、
前記第１の電源電圧及び前記第２の電源電圧に基づいて動作する追加回路をさらに備え、
前記追加回路は、
（１）前記第２の電源電圧を供給した後、前記第１の電源電圧を供給したとき、並びに、
（２）前記第１の電源電圧を供給した後、前記第２の電源電圧を供給したときに、前記第２の電源電圧に対応する電圧を出力端子から出力し、
（３）前記第１の電源電圧及び前記第２の電源電圧を実質的に同時に供給したときに、前記追加回路の出力端子をハイインピーダンスにし、
前記追加回路の出力端子を、前記入出力セル回路内の所定のポートに接続することにより、前記入出力セル回路の出力端子をハイインピーダンスに固定する半導体装置。
【請求項２】
前記追加回路は、
前記第２の電源電圧が印加されたゲートと、前記第１の電源電圧が印加されたドレインとを有するＮチャンネルＭＯＳトランジスタと、
前記ＮチャンネルＭＯＳトランジスタのソースの電圧を整流して出力する整流素子と、
前記第２の電源電圧が供給され、前記整流された電圧を反転して出力する第１のインバータと、
前記第２の電源電圧が供給され、前記第１のインバータから出力される電圧を反転して出力する第２のインバータと、
前記第１のインバータから出力される電圧が印加されるゲートと、前記第２の電源電圧が印加されるソースと、前記整流素子の出力端子及び前記第１のインバータの入力端子に接続されるドレインとを有する第１のＰチャンネルＭＯＳトランジスタと、
前記第２のインバータから出力される電圧が印加されるゲートと、前記第２の電源電圧が印加されるソースと、当該追加回路の出力端子に接続されるドレインとを有する第２のＰチャンネルＭＯＳトランジスタとを備えた請求項１記載の半導体装置。
【請求項３】
前記整流素子はダイオードである請求項２記載の半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１つに記載の半導体装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば入出力セル回路（以下、ＩＯセル回路という。）を備えた半導体装置とそれを用いた電子機器に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は製造プロセスの微細化と大規模化に伴い、内部動作回路の電源電圧は低電圧化している。一方、外部デバイスとインターフェイスするＩＯセル回路は従来の多種多様な外部デバイスが接続されることや電源ノイズに対応するため、内部の動作電圧より高い電圧が設定されるのが一般的である。
【０００３】
微細化の進んだ半導体集積回路装置では、内部回路の電圧とＩＯセル回路の電圧が異なっており、それぞれ外部回路から、低電圧である内部回路電源電圧ＶＣＣｃｏｒｅと、高電圧であるＩＯセル回路の電源電圧ＶＣＣｉｏ（＞ＶＣＣｃｏｒｅ）が供給されていることが既に知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、今までの電源構成はＩＯセル回路の電源よりも内部回路の電源が先に投入される必要がある。ここで、内部回路の電源が投入されていない状態でＩＯセル回路の電源が投入される場合は、内部回路が制御されないためＩＯセル回路の出力電圧を確定できない場合がある。その場合、外部デバイスとのインターフェイス部で大きな衝突電流が発生し自身のデバイスもしくは外部デバイスの破壊につながる可能性が否定できないという問題があった。
【０００５】
例えば特許文献１には、内部回路の電源とＩＯセル回路の電源の電源投入制約をなくしても、外部デバイスとの衝突電流をなくす目的で、ＩＯセル回路の出力端子をハイインピーダンスに制御する制御回路が開示されている。しかし、当該制御回路では、内部回路の電源及びＩＯセル回路の電源投入後、当該制御回路に貫通電流が流れ続ける問題があった。
【０００６】
本発明の目的は内部回路の電源よりも先にＩＯセル回路の電源を投入しても、外部デバイスとのインターフェイス部で衝突電流を流さず、内部回路の電源及びＩＯセル回路の電源投入後、制御回路の貫通電流を防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、第１の電源電圧が供給される内部回路と、第１の電源電圧よりも高い第２の電源電圧が供給されかつ内部回路からの信号電圧を処理する入出力セル回路とを含む半導体装置において、
第１の電源電圧及び第２の電源電圧に基づいて動作する追加回路をさらに備え、
追加回路は、
（１）第２の電源電圧を供給した後、第１の電源電圧を供給したとき、並びに、
（２）第１の電源電圧を供給した後、第２の電源電圧を供給したときに、第２の電源電圧に対応する電圧を追加回路の出力端子から出力し、
（３）第１の電源電圧及び第２の電源電圧を実質的に同時に供給したときに出力端子をハイインピーダンスにし、
追加回路の出力端子を、入出力セル回路内の所定のポートに接続することにより、入出力セル回路の出力端子をハイインピーダンスに固定することを特徴とする。
【発明の効果】
【０００８】
従って、本発明に係る半導体装置によれば、上記第１の電源電圧である内部回路の電源よりも先に、上記第２の電源電圧であるＩＯセル回路の電源を投入しても、外部デバイスとのインターフェイス部で衝突電流を流さず、内部回路の電源及びＩＯセル回路の電源投入後、制御回路の貫通電流を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】比較例に係る半導体回路の構成例を示す回路図である。
【図２】図１の半導体回路においてＩＯセル回路１２の電源が先に投入されて内部回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。
【図３】図１の半導体回路において内部回路の電源が先に投入されてＩＯセル回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。
【図４】本発明の一実施形態に係る半導体回路の構成例を示す回路図である。
【図５】図４の半導体回路においてＩＯセル回路１２の電源が先に投入されて内部回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。
【図６】図４の半導体回路において内部回路の電源が先に投入されてＩＯセル回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。
【図７】図４の半導体回路において内部回路及びＩＯセル回路の電源が実質的に同時投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、比較例及び本発明に係る実施形態について図面を参照して説明する。なお、以下の比較例及び実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
比較例．
図１は比較例に係る半導体回路の構成例を示す回路図である。図１において、比較例に係る半導体回路は、入力バッファ回路１１と、ＩＯセル回路１２と、外部デバイス回路１３とを備えて構成される。入力バッファ回路１１は、内部回路の一部の回路であって、内部回路の電源電圧（第１の電源電圧）ＶＣＣｃｏｒｅが供給される２個のインバータ１，２を備える。ＩＯセル回路１２は、電源電圧（第２の電源電圧）ＶＣＣｉｏ（＞ＶＣＣｃｏｒｅ）の供給を受けつつ、入力バッファ回路１１からの信号電圧を処理するため、インバータ３，４、ナンドゲート５、ノアゲート６、及びＭＯＳトランジスタＱ１，Ｑ２を備える。外部デバイス回路１３は、電子機器等の外部デバイス回路であって、所定の電源電圧ＶＣＣが供給されるＭＯＳトランジスタＱ３，Ｑ４を含む。ここで、１対のＭＯＳトランジスタＱ１，Ｑ２は出力インバータ回路２１を構成し、１対のＭＯＳトランジスタＱ３，Ｑ４は入力インバータ回路２２を構成する。なお、各素子１〜６の出力電圧をそれぞれＶ１〜Ｖ６とする。
【００１２】
図１において、入力信号ＶＩＮは、インバータ１及び３を介してナンドゲート５の第１の入力端子及びノアゲート６の第１の入力端子に入力される。出力イネーブル信号ＯＥＢは、インバータ２及び４を介してナンドゲート５の反転入力端子である第２の入力端子に入力されるとともに、ノアゲート６の第２の入力端子に入力される。ナンドゲート５の出力端子からの出力信号はＭＯＳトランジスタＱ１のゲートに印加され、ノアゲート６の出力端子からの出力信号はＭＯＳトランジスタＱ２のゲートに印加される。ＭＯＳトランジスタＱ１，Ｑ２が構成するインバータ回路の出力信号（出力電圧ＶＯＵＴ）は出力端子Ｔ１を介して、例えば外部デバイス回路１３のＭＯＳトランジスタＱ３，Ｑ４からなるインバータ回路に入力される。
【００１３】
以上のように構成された比較例に係る半導体回路の動作について図２及び図３を参照して以下に説明する。
【００１４】
図２は図１の半導体回路においてＩＯセル回路１２の電源が先に投入されて内部回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。図２の時刻ｔ２〜ｔ３の場合において、ＩＯセル回路１２の電源電圧ＶＣＣｉｏが供給され、内部回路の電源電圧ＶＣＣｃｏｒｅが供給されていない。このとき、電源電圧ＶＣＣｃｏｒｅに接続されるインバータ１，２の出力電圧が不定（Ｘ）になり、次段のインバータ３，４以降に伝播して、最終段の出力ＭＯＳトランジスタＱ１，Ｑ２まで不定（Ｘ）が伝播する。このため、出力端子Ｔ１からの出力電圧も不定（Ｘ）になり、出力される信号電圧によって出力端子Ｔ１において流れる方向１０１，１０２（図２）が変化する。そして、外部デバイス回路１３からの信号電圧との間で衝突電流（時刻ｔ２〜ｔ３）を生じる可能性がある。この場合、１００ｍＡ程度の大電流が出力端子Ｔ１に流れ続け、図１の半導体回路のデバイス自身もしくは外部デバイス回路１３を破壊させる可能性がある。
【００１５】
図３は図１の半導体回路において内部回路の電源が先に投入されてＩＯセル回路１２の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。図３の時刻ｔ２〜ｔ３の場合において、内部回路の電源電圧ＶＣＣｃｏｒｅが供給され、ＩＯセル回路１２の電源電圧ＶＣＣｉｏが供給されていない。このとき、電源電圧ＶＣＣｃｏｒｅに接続されるインバータ３，４の出力端子が既に確定している。従って、時刻ｔ２から遅れて電源電圧ＶＣＣｉｏを投入されても当該投入と同時にＩＯセル回路１２の出力端子はハイインピーダンス状態となるため、上述の衝突電流は発生しない。
【００１６】
実施形態．
図４は本発明の一実施形態に係る半導体回路の構成例を示す回路図である。図４において、比較例に係る半導体回路のＩＯセル回路１２において、電源電圧Ｖｃｏｒｅ，ＶＣＣｉｏに基づいて動作し貫通電流防止するための追加回路１４をさらに備えたことを特徴としている。追加回路１４は、ＭＯＳトランジスタＱ１１〜Ｑ１３と、整流素子であるダイオード７と、インバータ８，９を備えて構成される。ここで、ＭＯＳトランジスタＱ１１はＮチャンネルＭＯＳトランジスタであり、ＭＯＳトランジスタＱ１２，Ｑ１３はＰチャンネルＭＯＳトランジスタである。また、各素子Ｑ１１，７，８，９，Ｑ１３の各出力電圧をそれぞれ、Ｖ１１，Ｖ７〜Ｖ９，Ｖ１３とする。
【００１７】
図５は図４の半導体回路においてＩＯセル回路１２の電源が先に投入されて内部回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。
【００１８】
図５の時刻ｔ２〜ｔ３において電源電圧ＶＣＣｉｏが先にオンされた後、電源電圧ＶＣＣｃｏｒｅがオフである。追加回路１４のＭＯＳトランジスタＱ１１のゲートにはオン時の電源電圧ＶＣＣｉｏが印加され、ＭＯＳトランジスタＱ１１のドレインにはオフ時の電源電圧ＶＣＣｃｏｒｅ（＝０Ｖ）が印加される。このとき、ＭＯＳトランジスタＱ１１はオンして導通状態にある。このため、出力電圧Ｖ１１は０Ｖになり、ダイオード７の出力電圧Ｖ７も０Ｖになる。インバータ８はハイレベル電圧Ｖ８をＭＯＳトランジスタＱ１２のゲートに印加するので、ＭＯＳトランジスタＱ１２はオフ状態となる。ここで、電源電圧ＶＣＣｃｏｒｅよりも高い電源電圧Ｖｉｏに接続されるインバータ８，９は入力される信号電圧を反転して出力するので、出力電圧Ｖ９は０Ｖとなる。さらに、ＭＯＳトランジスタＱ１３のソースは高電圧であるオン時の電源電圧ＶＣＣｉｏに接続され、ＭＯＳトランジスタＱ１３はオンされて導通状態となり、出力電圧Ｖ１３もハイレベル電圧（ＶＣＣｉｏに対応する電圧）になる。その結果、ＩＯセル回路１２の最終段のインバータ回路２１の出力端子Ｔ１はハイインピーダンス状態に固定され、外部デバイス回路１３からの電流との衝突電流を防止する。
【００１９】
以上説明したように、図４の追加回路１４は、電源電圧ＶＣＣｉｏがオンされた後、電源電圧ＶＣＣｃｏｒｅがオフされるとき、０Ｖよりも高いハイレベル電圧ＶＣＣｉｏをＩＯセル回路１２の電圧Ｖ４のポートに出力して当該ポートをハイレベル電圧に固定する。これにより、ＩＯセル回路１２の最終段のインバータ回路２１の出力端子Ｔ１はハイインピーダンス状態に固定され、外部デバイス回路１３からの電流との衝突電流を防止することができる。
【００２０】
図６は図４の半導体回路において内部回路の電源が先に投入されてＩＯセル回路の電源が未投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。図６の時刻ｔ２〜ｔ３において、内部回路の電源電圧ＶＣＣｃｏｒｅが供給され、ＩＯセル回路１２の電源電圧ＶＣＣｉｏが供給されていない。このとき、入力バッファ回路１１及びＩＯセル回路１２は上述の比較例の動作と同様に動作する。また、追加回路１４は、電源電圧ＶＣＣｉｏがオフのため、機能しておらず、出力端子Ｖ１３の単位はハイインピーダンス状態となり、ＩＯセル回路１２の動作に影響を与えない。
【００２１】
図７は図４の半導体回路において内部回路及びＩＯセル回路の電源が実質的に同時投入の場合における、半導体回路の動作を示す各信号電圧のタイミングチャートである。図７の時刻ｔ２において、内部回路の電源電圧（低電圧）ＶＣＣｃｏｒｅと、ＩＯセル回路１２の電源電圧（高電圧）ＶＣＣｉｏ（＞ＶＣＣｃｏｒｅ）とが例えば時刻差が数マイクロ秒以下の実質的に同時に印加された場合について考える。
【００２２】
このとき、特許文献１の図３の制御回路はその制御回路内で電源電圧ＶＣＣｃｏｒｅと電源電圧ＶＣＣｉｏの貫通電流が発生し常時流れ続ける回路構成であった。本実施形態に係る追加回路１４は、以下の理由から、この貫通電流も防止できる。
【００２３】
追加回路１４のＭＯＳトランジスタＱ１１のドレインに低電圧ＶＣＣｃｏｒｅ（＜ＶＣＣｉｏ）が印加され、ＭＯＳトランジスタＱ１１のゲートに高電圧ＶＣＣｉｏが印加され、ＭＯＳトランジスタＱ１１はオンされて導通状態となっている。このため、出力電圧Ｖ１１は低電圧ＶＣＣｃｏｒｅになり、ダイオード７を通過した出力電圧Ｖ７も低電圧ＶＣＣｃｏｒｅになる。高電圧ＶＣＣｉｏに接続されるインバータ８，９はそれぞれ入力信号電圧を反転して出力して、出力電圧Ｖ８は０Ｖとなり、出力電圧Ｖ９は高電圧ＶＣＣｉｏになる。なお、ＭＯＳトランジスタＱ１２はそのソースが高電圧ＶＣＣｉｏに接続され、そのゲートには高電圧ＶＣＣｉｏが印加される。そのために、当該ＭＯＳトランジスタＱ１２はオフし、ＭＯＳトランジスタＱ１２のドレインはハイインピーダンスになり、他の回路の動作に対し影響を与えない。
【００２４】
一方、高電圧ＶＣＣｉｏに接続されるインバータ８は低電圧ＶＣＣｃｏｒｅが印加されるため、インバータ８内で貫通電流が発生する。しかし、自身の出力電圧Ｖ８（＝０Ｖ）がＭＯＳトランジスタＱ１２のゲートにフィードバックされ、ＭＯＳトランジスタＱ１２をオンして導通状態にさせる。そして、出力電圧Ｖ７を低電圧ＶＣＣｃｏｒｅから高電圧ＶＣＣｉｏに引き上げ、インバータ８の貫通電流を止める。このとき、出力電圧Ｖ１１は低電圧Ｖｃｃｃｏｒｅで、出力電圧Ｖ７は高電圧ＶＣＣｉｏとなるが、ダイオード７により逆流電流を防止できる。
【００２５】
本実施形態によれば、上記追加回路１４をさらに備えることで、内部回路の電源電圧ＶＣＣｃｏｒｅよりも先にＩＯセル回路１２の電源電圧Ｖｉｏを投入しても、ＩＯセル回路１２の出力論理をハイインピーダンスに制御する。そして、外部デバイス回路１３との衝突電流を防止する。また、内部回路の電源電圧ＶＣＣｃｏｒｅの投入後も、上述のごとく貫通電流と逆流電流を防止するＭＯＳトランジスタＱ１２とダイオード７を付加した。さらに、正規の電源シーケンスを妨げない。
【００２６】
また、上記追加回路１４は、図４に示すごとく、簡単な構成で上記の作用効果を得ることができる。
【００２７】
なお、外部デバイス回路１３は、例えば画像形成装置、撮像装置、複合機、携帯電話機、スマートホン、パーソナルコンピュータなどの電子機器の回路であって、当該電子機器は上記入力バッファ回路１１及びＩＯセル回路１２を備えてもよい。
【００２８】
以上の実施形態においては、整流素子としてダイオード７を用いているが、本発明はこれに限らず、ダイオード７に代えて他の整流素子を用いてもよい。
【産業上の利用可能性】
【００２９】
以上詳述したように、本発明によれば、内部回路の電源よりも先にＩＯセル回路の電源を投入しても、外部デバイスとのインターフェイス部で衝突電流を流さず、内部回路の電源及びＩＯセル回路の電源投入後、制御回路の貫通電流を防止することができる。
【符号の説明】
【００３０】
１〜４…インバータ、
５…ナンドゲート、
６…ノアゲート、
７…ダイオード、
８…インバータ、
１１…入力バッファ回路、
１２…入出力セル回路（ＩＯセル回路）、
１３…外部デバイス回路、
１４…追加回路、
２１，２２…インバータ回路、
Ｑ１〜Ｑ１３…ＭＯＳトランジスタ、
Ｔ１…出力端子。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２０１３−１０６０６３号公報
【図１】
2017034465.tif 000003
【図２】
2017034465.tif 000004
【図３】
2017034465.tif 000005
【図４】
2017034465.tif 000006
【図５】
2017034465.tif 000007
【図６】
2017034465.tif 000008
【図７】
2017034465.tif 000009