(57)【要約】【課題】上部電極層における膜剥離や膜浮きを抑制する。【解決手段】本発明は、下部電極層２０、強誘電体層３０、上部電極層４０及びこの上部電極層４０と配線するための配線層５０を順次積層させて形成している圧電アクチュエータＡにおいて、上記上部電極層４０と配線層５０とを導通接続するためのコンタクトホール４６を、前記強誘電体層３０の上部以外の部分に配している。【選択図】図１
2017085005.tif 000002
【特許請求の範囲】
【請求項１】
下部電極層、強誘電体層、上部電極層及びこの上部電極層と配線するための配線層が順次積層されている圧電アクチュエータにおいて、
前記上部電極層と配線層とを導通接続するためのコンタクトホールを、前記強誘電体層の上部以外の部分に配していることを特徴とする圧電アクチュエータ。
【請求項２】
前記上部電極層は、これの一部を強誘電体層の上部以外の領域に延出させた延出部分を有しており、その延出部分にコンタクトホールを配していることを特徴とする請求項１に記載の圧電アクチュエータ。
【請求項３】
前記上部電極層は、これの一部を強誘電体層の側方に延出させた延出部分を有しており、その延出部分にコンタクトホールを配していることを特徴とする請求項２に記載の圧電アクチュエータ。
【請求項４】
下部電極層、強誘電体層、上部電極層及びこの上部電極層と配線するための配線層を順次積層させて形成している圧電アクチュエータの製造方法において、
前記上部電極層を強誘電体層の上部以外の領域に延出させて形成し、その上部電極層の延出部分に配線層とを導通接続するためのコンタクトホールを配設することを特徴とする圧電アクチュエータの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電アクチュエータ及び圧電アクチュエータの製造方法に関する。
【背景技術】
【０００２】
従来、圧電アクチュエータとして、上部電極層と下部電極層によって強誘電体層を挟み、それら上部，下部電極層に電圧を印加して駆動させる構造のものが知られている。図３は、従来の一例に係る圧電アクチュエータの製造方法を示す説明図である。
【０００３】
図３に示す従来の一例に係る圧電アクチュエータの製造方法は、以下の（ａ）〜（ｌ）に示す各工程を有するものである。
（ａ）図示しないシリコン基板上に、下地膜４、下部電極層３、強誘電体層２及び上部電極層１を順に成膜する。
下地膜４は、例えば熱酸化膜等の絶縁膜が、下部電極層３や上部電極層１にはプラチナやイリジウムの貴金属が、また、強誘電体層２にはＰＺＴ（チタン酸ジルコン酸鉛［Ｐｂ（Ｚｒ，Ｔｉ）］）が用いられる。
【０００４】
（ｂ）上部電極層１をパターニングするためにレジスト液を塗布し、リソグラフィ技術によってレジスト層５を形成する。
（ｃ）ドライエッチングにより上部電極層１を形成する。
（ｄ）上部電極層１を被覆するようにして、強誘電体層２を形成するためのレジスト層６をリソグラフィ技術により形成する。
【０００５】
（ｅ）ドライエッチングにより強誘電体層２を形成する。
（ｆ）上部電極層１，強誘電体層２を被覆するようにして、下部電極層３を形成するためのレジスト層７をリソグラフィ技術によって形成する。
（ｇ）ドライエッチングによって下部電極層３を形成する。
（ｈ）絶縁膜８をプラズマＣＶＤ（plasma-enhanced chemical vapor deposition）にて成膜する。
【０００６】
（ｉ）同図（ｊ）に示す上部電極層１の上部にコンタクトホール１０を形成のためのレジストパターン９を絶縁膜８上に形成する。なお、下部電極層３にもコンタクトホール１０を形成するが図示しない。
（ｊ）絶縁膜８をエッチング技術により開口した後にレジストパターン９を除去し、上部電極層１の上部にコンタクトホール１０を形成する。
（ｋ）配線層１１を成膜し、コンタクトホール１０を介して上部電極層１と導通させる。
（ｌ）成膜した配線層１１をパターニングして回路を完成させる。
なお、以降の工程は図示していない。
【０００７】
上記従来の圧電アクチュエータの製造方法においては、図３（ｊ）に示す絶縁膜８のエッチングによる開口時に、上部電極層１と強誘電体層２の界面においてエッチングダメージが生じ、上部電極層１に膜浮き、剥離、リーク電流の増加が生じる。
【０００８】
また、絶縁膜８の開口時におけるオーバーエッチングにより、上部電極層１は絶縁膜８の開口部分のみエッチングされ、その絶縁膜８で覆われた箇所より相対的に膜厚が薄くなることにより、局所的な応力変動が発生して膜浮き、剥離が生じる。
【０００９】
さらに、完成後の強誘電体層２の圧電効果による駆動変位応力により、コンタクトホール１０が強誘電体層２の上部にあることから、駆動変位応力を受けて膜浮き、剥離が生じる問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上記のような圧電アクチュエータを用いたものとして、強誘電体メモリとした名称において特許文献１に開示されたものがある。
特許文献１に開示された強誘電体メモリは、基板上に下部電極、強誘電体薄膜、上部電極を順次積層して形成された強誘電体容量素子と、この強誘電体容量素子を囲むように基板全面に形成され、上記上部電極の一部に対応する部分にコンタクトホールを有する層間絶縁膜と、上記層間絶縁膜のコンタクトホールを介して前記上部電極と接続する導電体とを具備し、上記層間絶縁膜としてリンケイ酸ガラス膜を用いたものである。
【００１１】
特許文献１に記載の強誘電体メモリでは、層間絶縁膜としてＰＳＧ（Phosphorus Silicon Glass）膜を用いているため、従来のように強誘電体薄膜と上部電極との間の密着強度が強まり、上部電極の剥離が無い。
しかしながら、特許文献１に記載の強誘電体メモリでは、強誘電体薄膜上にコンタクトホールが存在するという根本的な問題は解消できていない。
【００１２】
そこで本発明は、上部電極層における膜剥離や膜浮きを抑制できる圧電アクチュエータの提供を目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するための請求項１に記載した本発明は、下部電極層、強誘電体層、上部電極層及びこの上部電極層と配線接続するための配線層が順次積層されている圧電アクチュエータにおいて、上部電極層と配線層とを導通接続するためのコンタクトホールを、前記強誘電体の上部以外の部分に配したことを特徴としている。
【発明の効果】
【００１４】
本発明によれば、上部電極層における膜剥離や膜浮きを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る圧電アクチュエータの構造を示す断面図である。
【図２】同上の圧電アクチュエータの製造方法を示す説明図である。
【図３】従来の一例に係る圧電アクチュエータの製造方法を示す説明図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の一実施形態に係る圧電アクチュエータ及びその製造方法について、図面を参照して説明する。図１は、本発明の一実施形態に係る圧電アクチュエータの構造を示す断面図、図２は、本発明の一実施形態に係る圧電アクチュエータの製造方法を示す説明図である。
【００１７】
図１に示す本発明の一実施形態に係る圧電アクチュエータＡは、下地膜１５上に下部電極層２０、強誘電体層３０、絶縁層３５、上部電極層４０、絶縁層４５及び配線層５０を順次積層させて形成した構造のものである。
【００１８】
上記の下地膜１５には例えば熱酸化膜等の絶縁膜が、下部電極層２０や上部電極層４０にはプラチナやイリジウムの貴金属が、また、強誘電体層３０にはＰＺＴ（チタン酸ジルコン酸鉛［Ｐｂ（Ｚｒ，Ｔｉ）］）が用いられることは従来のものと同様である。
【００１９】
絶縁層３５は、強誘電体層３０の上部を被覆するように積層して形成されている。その強誘電体層３０の上部には、上部電極層４０と導通接続するための開口３５ａが開設されている。また、本実施形態においては、強誘電体層３０の側方の領域に、下地膜１５に積層させた延出部分３５ｂを形成している。
【００２０】
上部電極層４０は、上記した絶縁層３５の開口３５ａを覆うとともに、それの一部を強誘電体層３０の上部以外の領域に延出させた延出部分４０ａが形成されている。
本実施形態において示す延出部分４０ａは、上記絶縁層３５の延出部分３５ｂを覆うようにして強誘電体層３０の側方の領域に延出させている。
【００２１】
絶縁層４５は、上部電極層４０及び強誘電体層３０を被覆するように積層して形成されており、また、上部電極層４０の延出部分４０ａを覆うように積層させた延出部分４５ａを形成している。本実施形態においては、その延出部分４５ａにコンタクトホール４６を配設している。換言すると、上部電極層４０と配線層５０とを導通接続するためのコンタクトホール４６を、上記した強誘電体層３０の上部以外の部分に配している。
【００２２】
上記の構成からなる圧電アクチュエータＡの製造方法について、図２を参照して説明する。図２（ａ）〜（ｏ）は、本発明の一実施形態に係る圧電アクチュエータＡの製造方法を示す説明図である。
【００２３】
（ａ）図示しないシリコン基板上に下地膜１５、下部電極層２０、強誘電体層３０を順次に成膜する。この工程においては上部電極層４０は成膜しておらず、この点において従来のものとは相違している。
（ｂ） 強誘電体層３０を形成するためのレジスト層１６をリソグラフィ技術により形成する。
（ｃ）ドライエッチングによって強誘電体層３０を形成する。
【００２４】
（ｄ）強誘電体層３０を覆うようにして、下部電極層２０を形成するためのレジスト層１７をリソグラフィ技術によって形成する。
（ｅ）ドライエッチングによって下部電極層２０を形成する。
（ｆ）絶縁膜３５をプラズマＣＶＤによって成膜する。
（ｇ）絶縁膜３５上にレジストパターン１９を被覆形成する。
【００２５】
（ｈ）絶縁膜３５にエッチングによって開口３５ａを形成する。このときのエッチングでは上部電極層４０が成膜されていないため、まだ界面が存在しておらず、エッチングダメージによる膜浮き、剥離は発生しない。
（ｉ）上部電極層４０を成膜する。
【００２６】
（ｊ）上部電極層４０をパターニングするためのレジスト層１８を形成する。このとき、上部電極層４０は、従来においては強誘電体層３０上にのみ存在するが、本発明では上部電極層４０を強誘電体層３０の上部のみならず、その延出部分４０ａを被覆するようにしたレジスト層１８を形成する。
【００２７】
上部電極層４０と強誘電体層３０の絶縁性、あるいは上部電極層４０と下部電極層２０との絶縁性は絶縁層３５によって既に確保されているので、上部電極層４０の延出部分４０ａにおいても電気的な短絡は発生しない。
【００２８】
（ｋ）上部電極層４０をエッチングしてパターニングし、レジスト層１８を除去する。
このとき、強誘電体層３０上の上部電極層４０はレジスト層１８によって覆われているため、エッチングによる界面ダメージは発生しない。
（ｌ）絶縁層４５をプラズマＣＶＤにて成膜する。
（ｍ）絶縁層４５にコンタクトホール４６を開口形成するためのレジスト層２１をパターニングする。
【００２９】
（ｎ）エッチングによって絶縁層４５にコンタクトホール４６を開口形成し、レジスト層２１を除去する。
このときのエッチングでも強誘電体層３０上の上部電極層４０はレジスト層２１と絶縁層４５で覆われているため、エッチングによる界面ダメージは発生しない。また、コンタクトホール４６が位置する上部電極層４０の下部構造は絶縁層３５となっており、エッチングダメージが生じないようになっている。
（ｏ）配線層５０を成膜してパターニングし、コンタクトホール４６を介して上部電極層４０と導通接続を行う。なお、下部電極層２０にもコンタクトホールを形成するが図示しない。
【００３０】
上述した本発明によれば、強誘電体層３０上にコンタクトホール４６を配していないので、製造工程途中において、上部電極層４０と強誘電体層３０の界面でエッチングダメージが発生しない。
【００３１】
また、強誘電体層３０の圧電効果による駆動変位が生じても、その強誘電体層３０上にコンタクトホール４６が存在していない。このため、繰り返しの駆動応力変動が生じても上部電極層４０の構造はすべて同一であることから局所的な応力変動が発生せず、上部電極層４０の膜浮き、剥離を抑制することができる。
【符号の説明】
【００３２】
１５      下地膜
１８      レジスト層
２０      下部電極層  
３０      強誘電体層
３５      絶縁層
４０      上部電極層
４０ａ    上部電極層の延出部分
４５      絶縁層
４５ａ    絶縁層の延出部分
４６      コンタクトホール
５０      配線層
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開平５−３０３８８１号公報
【図１】
2017085005.tif 000003
【図２】
2017085005.tif 000004
【図３】
2017085005.tif 000005