(57)【要約】      （修正有）【課題】第１信号と第２信号との間のタイミング差異を測定するための正確性を伴う回路を提供する。【解決手段】測定オペレーションの最中に、第１信号Ｑ１に基づいて電流パルスを受け取るように構成されているテールノード３２と、第１及び第２パスのそれぞれに沿ってテールノードに対して伝導的に接続可能な第１ノード３４及び第２ノード３６と、第２信号Ｑ２に基づいて、テールノードと、第１及び第２ノードとの間のそうした接続をコントロールするように構成されている操縦回路２４であり、第１第２信号の間のタイミング差異に基づいて電流パルスの第１部分が第１パスに沿って進み、かつ、電流パルスの第２部分が第２パスに沿って進むように電流パルスを操縦する操縦回路と、第１第２部分のうち一つまたは両方に基づいて、タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニット５０とを含む。【選択図】図４
2017163546.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と第２信号との間のタイミング差異を測定するための電流モード回路であって、
測定オペレーションの最中に、前記第１信号に基づいて電流パルスを受け取る、ように構成されているテールノードと、
第１パスおよび第２パスのそれぞれに沿って、前記テールノードに対して伝導的に接続可能な第１ノードおよび第２ノードと、
前記測定オペレーションの最中に、前記第２信号に基づいて、前記テールノードと、前記第１ノードおよび第２ノードとの間のそうした接続をコントロールする、ように構成されている操縦回路であり、前記第１信号と第２信号との間のタイミング差異に基づいて、前記電流パルスの第１部分が前記第１パスに沿って進み、かつ、前記電流パルスの第２部分が前記第２パスに沿って進むように、前記電流パルスを操縦する、操縦回路と、
前記第１部分と前記第２部分のうち一つまたは両方に基づいて、前記タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニットと、
を含む、電流モード回路。
【請求項２】
前記操縦回路は、前記第１部分が前記第１パスに沿って進み、次に、前記第２部分が前記第２パスに沿って進むように、前記電流を操縦するように構成されている、
請求項１に記載の電流モード回路。
【請求項３】
制御回路は、パスに沿って備えられたスイッチング回路を含み、
前記スイッチング回路は、前記テールノードと、前記第１ノードおよび第２ノードとの間の前記接続の伝導性が前記第２信号によってコントロールされるように構成されている、
請求項１または２に記載の電流モード回路。
【請求項４】
前記スイッチング回路は、チャンネルが前記第１パスの一部を形成する第１トランジスタ、および、チャンネルが前記第２パスの一部を形成する第２トランジスタを含み、かつ、
これらのトランジスタのゲート端子は、前記第２信号によってコントロールされる、
請求項３に記載の電流モード回路。
【請求項５】
前記電流モード回路は、
前記第１信号に基づいて、前記電流パルスを提供するように構成されているコントロール可能な電流源、を含む、
請求項１乃至４いずれか一項に記載の電流モード回路。
【請求項６】
前記信号出力ユニットは、前記第１部分と前記第２部分のサイズにおける差異に基づいて、または、前記第１部分と前記第２部分のうち一つのサイズに基づいて、測定結果信号を出力するように構成されている、
請求項１乃至５いずれか一項に記載の電流モード回路。
【請求項７】
前記信号出力ユニットは、
前記電流パルスの前記第１部分と前記第２部分を、対応する第１ポテンシャル差異と第２ポテンシャル差異へと変換するために、前記第１ノードと前記第２ノード、それぞれに、接続されている第１キャパシタと第２キャパシタ、を含む
請求項１乃至６いずれか一項に記載の電流モード回路。
【請求項８】
前記信号出力ユニットは、
アナログ−デジタル変換器回路を含み、かつ、
前記測定結果信号は、デジタル信号である、
請求項１乃至７いずれか一項に記載の電流モード回路。
【請求項９】
前記第１信号と前記第２信号のうち一つ、または、両方は、スイッチされた論理レベル信号であり、及び／又は、
前記第１信号と前記第２信号は、クロック信号、または、他の反復的な信号である、
請求項１乃至８いずれか一項に記載の電流モード回路。
【請求項１０】
請求項１乃至９いずれか一項に記載の電流モード回路、を含む、
位相検出器。
【請求項１１】
前記電流モード回路は、前記第１信号と前記第２信号との間のタイミング差異を繰り返し測定するように構成されており、前記タイミング差異の一連の測定値を生成するものであり、
前記位相検出器は、
前記第１信号と前記第２信号との間のターゲットの関係に基づいて、前記ターゲットの関係に対応して、前記第１信号と前記第２信号との間のタイミング差異を示している一連の基準値を生成するように動作可能である、基準回路と、
前記一連の測定値を前記一連の基準値と比較するように構成されている比較回路と、
前記比較の結果に基づいて、位相検出信号を出力するように動作可能である信号出力ユニットと、
を含む、
請求項１０に記載の位相検出器。
【請求項１２】
前記位相検出器は、さらに、
前記一連の測定値と前記一連の基準値に基づいて、前記位相検出器の動作を較正するように動作可能である、較正回路、
を含む、請求項１１に記載の位相検出器。
【請求項１３】
請求項１０乃至１２いずれか一項に記載の位相検出器、を含む、
位相同期ループ回路。
【請求項１４】
請求項１乃至９いずれか一項に記載の電流モード回路、または、
請求項１０乃至１２いずれか一項に記載の位相検出器、もしくは、
請求項１３に記載の位相同期ループ回路、を含む、
デジタル−アナログ変換器回路またはアナログーデジタル変換器回路。
【請求項１５】
請求項１乃至９いずれか一項に記載の電流モード回路または請求項１０乃至１２いずれか一項に記載の位相検出器、または、
請求項１３に記載の位相同期ループ回路、もしくは、
請求項１４に記載のデジタル−アナログ変換器回路またはアナログーデジタル変換器回路、を含む、
フリップチップといった、ＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号間のタイミング差異を測定するための回路に関する。例えば、位相同期ループ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）または位相同期ループ（ＰＬＬ）回路における使用のためのものである。
【背景技術】
【０００２】
図１は、ＰＬＬ回路の例の模式的なダイヤグラムである。ＰＬＬ回路１は、基準クロック（ＲＥＦＣＬＫ）源２、位相比較器（ｐｈａｓｅ  ｃｏｍｐａｒａｔｏｒ）４、チャージポンプ６、ループフィルタ８、電圧制御発振器（ＶＣＯ）１０、クロック制御回路（ｃｌｏｓｋ−ｃｏｎｔｒｏｌｌｅｄ  ｃｉｒｃｕｉｔ）１２、および、分周器（ｄｉｖｉｄｅｒ）１４を含んでいる。
【０００３】
チャージポンプ６は、位相比較器４の出力によってコントロールされるように接続されている。チャージポンプ６の出力は、ループフィルタ８によってフィルタされた後で、ＶＣＯ１０をコントロールする。ＶＣＯ１０は、一つまたはそれ以上のクロック信号（図１の事例では、４つのクロック信号）をクロック制御回路１２に対して出力する。ＶＣＯから出力された一つまたはそれ以上のクロック信号（ＶＣＯＣＬＫ）は、また、分周器１４を介して、クロック信号ＶＣＯＤＩＶとして、位相比較器に対してもフィードバックされる。位相比較器は、また、基準クロック源２からの入力も受け取る。従って、一般的なＰＬＬ理論から知られるように、ＰＬＬ回路１１は、クロック信号又はＶＣＯ１０によって出力されるクロック信号を、基準クロック信号ＲＥＦＣＬＫとの位相合せ（ｐｈａｓｅ  ａｌｉｇｎｍｅｎｔ）へとロックするように働く。分周器１４における分周率セット（ｄｉｖｉｄｅｒ  ｒａｔｉｏ  ｓｅｔ）に応じて、クロック信号ＲＥＦＣＬＫとＶＣＯＣＬＬとの間で周波数におけるいくらかの差異を伴うものである。
【０００４】
典型的なＶＣＯ回路は、１つのクロック信号を出力するが、ＶＣＯ１０は、上述のように、４つのクロック信号を出力しているように示されている。このことは、ＰＬＬ回路１（そして、実際に本発明の実施例に係るもの）が、欧州特許出願公開第２２１１４６８号、その全ての内容がここにおいて参照によって包含されているもの、に係るアナログ−デジタル変換器について、および、欧州特許出願公開第２８４９３４５号、再びその全ての内容がここにおいて参照によって包含されているもの、に係るデジタル−アナログ変換器についての適用性を示している。欧州特許出願公開第２２１１４６８号の図９−１３から明らかなように、ＡＤＣ回路は、直角位相（ｑｕａｄｒａｔｕｒｅ）（４位相）のクロック信号に基づいて動作する。０°、９０°、１８０°、および２７０°の相対位相を有している４つの時間インターリーブされた（ｔｉｍｅ−ｉｎｔｅｒｌｅａｖｅｄ）実質的に正弦波状のクロック信号を含むものである。欧州特許出願公開第２２８４９３４５号のＤＡＣ回路についても全く同じであり、例えば、この文書の図１５Ｂを参照のこと。従って、図１のクロック制御回路１２は、例として、ＡＤＣまたはＤＡＣであるものとして示されている。そして、この例は、クロック制御回路１２が一つまたはそれ以上のクロック信号に基づいて動作可能なあらゆる回路であり得るという理解をもって、ここにおいて実行例として継続されよう。
【０００５】
ここで、図１の位相比較器（位相検出器）４に焦点をあてると、図２は、その入力クロック信号の信号ダイヤグラムを表している。つまり、分周器１４を介してＶＣＯ１０からフィードバックされたクロック信号であるクロック信号ＶＣＯＤＩＶと、基準クロック信号ＲＥＦＣＬＫである。
【０００６】
典型的に、ＰＬＬ回路１といったＰＬＬ回路のタスクは、クロック信号ＶＣＯＤＩＶと基準クロック信号ＲＥＦＣＬＫとの間の関係を維持することである。クロック制御回路１２に対してフィードされるクロック信号ＶＣＯＣＬＫと基準クロック信号ＲＥＦＣＬＫとの間の（要求される又はターゲットの）関係も、また、存在するようにである。
【０００７】
この要求される関係は、例えば、分周器１４によって適用される分割ファクタをコントロールすることにより、または、自身のための位相比較器といったＰＬＬ回路１におけるいくつかの他のエレメントをコントロールすることによって設定され得る。従って、位相比較器４（位相検出器）の仕事は、図２に示されるように、基準クロック信号ＲＥＦＣＬＫの各１サイクルについて、望まれるＸサイクルのクロック信号ＶＣＯＤＩＶが生じるように、ＶＣＯ１０へのパス（ｐａｔｈ）に沿ってフィードされるべき出力信号を生成することであるとして集約されてよい。ちなみに、クロック信号ＶＣＯＤＩＶが図２に示されているが、同様に、クロック信号ＶＣＯ自身、または、そこから生じるクロック信号が示され得るものであり、値Ｘがそれに応じて調整される。こういう理由で、そうした信号は、これ以降、ＶＣＯであるとして一般的に示される。
【０００８】
値Ｘは、整数コンポーネントと分数コンポーネントの両方を有し得ることを心に留めておくと、チャレンジは、意図されたＶＣＯクロック周波数を出力する（つまり、ターゲットのロック状態を達成する）ために、ＰＬＬ回路１について、そうした整数と分数の関係をできる限り正確に維持することである。このことは、もちろん、クロック制御回路１２のオペレーションに影響する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
位相検出器における使用のための既知の回路は、いくつかのアプリケーション、特には高周波数アプリケーションにとって、十分には正確でないことが分かってきた。従って、ＰＬＬ回路における使用のための改善された正確性を伴う回路を提供することが望ましい。
【課題を解決するための手段】
【００１０】
本発明の第１の態様に係る実施例に従って、第１信号と第２信号との間のタイミング差異を測定するための電流モード回路が提供される。本回路は、測定オペレーションの最中に第１信号に基づいて電流パルスを受け取るように構成されているテールノードと、第１パスおよび第２パスのそれぞれに沿ってテールノードに対して伝導的に接続可能な第１ノードおよび第２ノードと、測定オペレーションの最中に第２信号に基づいてテールノードと、第１ノードおよび第２ノードとの間のそうした接続をコントロールするように構成されている操縦回路（ｓｔｅｅｒｉｎｇ  ｃｉｒｃｕｉｔｒｙ）であり、第１信号と第２信号との間のタイミング差異に基づいて、電流パルスの第１部分が第１パスに沿って進み、かつ、電流パルスの第２部分が第２パスに沿って進むように電流パルスを操縦する操縦回路と、を含む。
【００１１】
電流モード回路への参照は、チャージモード回路に対する参照のように表現され得ることが正しく理解されよう。例えば、チャージは、パルス期間にわたる電流の積分である。電流パルスは、また、いくつかの実施例においては、単純に電流として説明されてよい。
【００１２】
そうした回路は、第１部分と第２部分のうち一つまたは両方に基づいて、タイミング差異の測定を示している測定結果信号を出力するように構成されている信号出力ユニット、を含む。
【００１３】
第１信号と第２信号との間のタイミング差異に基づいて電流を分割する技術は、有利にも、正確な測定が捉えられるようにできる。例えば、電流分割は、高周波数信号を用いてさえも正確に行われ得るものである。
【００１４】
操縦回路は、第１部分が第１パスに沿って進み、かつ、第２部分が第２パスに沿って進むように、電流パルスを操縦するように構成されている。つまり、電流は、最初にパスのうち一方に沿って進み、そして、次に、他方に沿って進む。おそらく（立上り／立下り時間、等に関して）いくらかの電流が同時に両方のパスに沿って進む、過渡的な期間だけを伴うものである。
【００１５】
制御回路は、パスに沿って備えられたスイッチング回路を含み、スイッチング回路は、テールノードと、第１ノードおよび第２ノードとの間の接続の伝導性が第２信号によってコントロールされるように構成されている。そうしたスイッチング回路は、ＭＯＳＦＥＴといったトランジスタを含んでよい。
【００１６】
スイッチング回路は、チャンネルが第１パスの一部を形成する第１トランジスタ、および、チャンネルが第２パスの一部を形成する第２トランジスタを含んでいる。これらのトランジスタのゲート端子は、第２信号によってコントロールされる。
【００１７】
本回路は、第１信号に基づいて、電流パルスを提供するように構成されているコントロール可能（例えば、電圧制御）な電流源を含む。第１信号は、望ましくは、矩形波またはスイッチされた論理レベルの信号であり、電流パルスは、スイッチされた論理レベルのフォーム、つまり、少なくともパルスの中心部の上がフラットトップである。このことは、回路の線形オペレーションをできるようにし、測定における正確性を改善している。
【００１８】
信号出力ユニットは、第１部分と第２部分のサイズにおける差異に基づいて、または、第１部分と第２部分のうち一つのサイズに基づいて、測定結果信号を出力するように構成されてよい。
【００１９】
信号出力ユニットは、電流パルスの第１部分と第２部分を、対応する第１ポテンシャル差異と第２ポテンシャル差異へと変換するために、第１ノードと第２ノード、それぞれに、接続されている第１キャパシタと第２キャパシタを含む。そうしたポテンシャル差異または電圧は、さらなる回路によって直ちに採用され得るものである。
【００２０】
信号出力ユニットは、アナログ−デジタル変換器回路を含んでよく、かつ、測定結果信号は、デジタル信号であってよい。従って、本発明の態様に従った回路は、時間−デジタル変換器（ＴＤＣ）回路として参照され得る。
【００２１】
上記のように、第１信号と第２信号のうち一つまたは両方は、スイッチされた論理レベル信号であってよい。望ましくは、少なくとも第１信号は論理レベル信号である。電流パルス幅変調のフォームをコントロールするからである。スイッチされたレベル、または、スイッチされた論理レベルのフォームを伴う電流パルスは、本発明の態様に従って、回路の線形オペレーションを促進し得るものである。そうしたスイッチされたレベルの信号は、立上りと立下りエッジを有しており、例えば、直ちに検出され得るものである。
【００２２】
第１信号と第２信号は、クロック信号、または、他の反復的な信号であってよい。例えば、エッジの繰り返しパターンを伴うものである。
【００２３】
本発明の第２の態様に係る実施例に従って、位相検出器が提供される。上記された本発明の第１の態様に従った、電流モード回路を含むものである。
【００２４】
そうした位相検出器において、電流モード回路は、第１信号と第２信号との間のそうしたタイミング差異を繰り返し測定するように構成されてよく、タイミング差異の一連の測定値を生成している。
【００２５】
そうした位相検出器は、第１信号と第２信号との間のターゲットの（または要求される、もしくは、入力または基準の）関係に基づいて、ターゲットの関係に対応して（または満たして、もしくは配慮して、または満足して）、第１信号と第２信号との間のタイミング差異を示している一連の基準値を生成するように動作可能である基準回路と、一連の測定値を一連の基準値と比較するように構成されている比較回路と、比較の結果に基づいて位相検出信号を出力するように動作可能である信号出力ユニットと、を含んでよい。
【００２６】
そうした位相検出器は、また、一連の測定値と一連の基準値に基づいて、位相検出器の動作を較正するように動作可能である較正回路も含んでよい。例えば、そうした回路は、それぞれの基準値と測定との間の差異に対応している、誤差値に基づいて動作し得る。較正回路は、ゲイン、及び／又は、オフセット誤差を検出するように構成されてよい。較正回路は−較正をもたらすために−電流モード回路のＡＤＣ基準値またはテール電流を調整するように、または、電流モード回路のＡＤＣ回路の中の比較器におけるオフセットトリムを調整するように構成されてよく、もしくは、使用されるクロック信号のタイミングを調整し、または、出力される測定に対してオフセットを付加するように構成されてよい。
【００２７】
本発明の第３の態様に係る実施例に従って、位相同期ループ回路が提供される。上記された本発明の第２の態様に従った、位相検出器を含むものである。
【００２８】
本発明の第４の態様に係る実施例に従って、デジタル−アナログ変換器回路またはアナログーデジタル変換器回路が提供される。上記された本発明の第１の態様に従った電流モード回路、または、上記された本発明の第２の態様に従った位相検出器、もしくは、上記された本発明の第３の態様に従った位相同期ループ回路を含むものである。
【００２９】
本発明の第５の態様に係る実施例に従って、フリップチップといった、ＩＣチップが提供される。上記された本発明の第１の態様に従った電流モード回路か、上記された本発明の第２の態様に従った位相検出器、または、上記された本発明の第３の態様に従った位相同期ループ回路、もしくは、上記された本発明の第４の態様に従ったデジタル−アナログ変換器回路またはアナログーデジタル変換器回路、を含むものである。
【００３０】
本発明は、装置の態様に対応している方法の態様まで拡張するものである。
【図面の簡単な説明】
【００３１】
これから、例として、添付の図面が参照される。
【図１】図１は、上述のように、ＰＬＬ回路の例の模式的なダイヤグラムである。
【図２】図２は、上述のように、図１の回路の意図されたオペレーションを理解するために役立つ信号ダイヤグラムを表している。
【図３】図３は、本発明の背後にある一般的な原理を理解するために役立つ模式的なダイヤグラムである。
【図４】図４は、本発明の一つの実施例を表している模式的なダイヤグラムである。
【図５】図５は、本発明の一つの実施例を表している模式的なダイヤグラムである。
【図６】図６は、クロック信号θＳＥＬに関してクロック信号ＲＥＦＣＬＫを示している信号タイミングダイヤグラムである。
【図７】図７は、本発明を具現しているＰＬＬ回路７０を示している模式的なダイヤグラムである。
【図８】図８は、図７の回路がどのようにコントロールされ得るかを理解するために役立つグラフを表している。
【発明を実施するための形態】
【００３２】
図３は、本発明の背後にある一般的な原理を理解するために役立つ模式的なダイヤグラムである。
【００３３】
第１信号と第２信号との間のタイミング差異（ｔｉｍｉｎｇ  ｄｉｆｆｅｒｅｎｃｅ）を測定する必要性が存在することを考慮すると、一般的なアイデアは、第１信号に基づいて電流パルスを生成し、そして、次に、その第１部分が第１パスに沿って進み、かつ、その第２部分が第２パスに沿って進むように、電流パルスを操縦するために第２信号を使用することである。それらの部分は、次に、タイミング差異の尺度（ｍｅａｓｕｒｅ）を示している測定信号を出力するために使用され得る。
【００３４】
図３においては、従って、「全体の（”ｔｏｔａｌ”）」電流ＩＴが示されている。例えば、ＶＣＯ１２による出力のような、ＶＣＯクロック信号に基づいて電流パルス（つまり、チャージに係るパルスまたはパケット）ＱＴを生成するように流れているものである。クロック信号ＲＥＦＣＬＫも、また、一つのエッジと共に示されている。この例においては立上りエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）であり、その電流パルスが流れている間に発生している。クロック信号ＲＥＦＣＬＫは、パルスＱＴの一つの（第１）部分Ｑ１を第１パスに沿って方向付け（ｄｉｒｅｃｔ）、かつ、別の（第２）部分Ｑ２を第２パスに沿って方向付けるために使用されるとの理解を伴うものである。この例において、２つの部分Ｑ１とＱ２は、一緒に全体パルスＱＴを作り上げている。部分Ｑ１とＱ２の相対的なサイズは、クロックＲＥＦＣＬＫの立上りエッジが電流パルスＱＴと比べてどこで降下するか、そして、従って、クロック信号ＲＥＦＣＬＫとＶＣＯクロック信号との間のタイミング差異（つまり、相対的タイミング、または、位相差）に依存することが正しく理解されよう。
【００３５】
図４と図５は、本発明の一つの実施例を表している模式的なダイヤグラムである。
【００３６】
図４（ａ）と図４（ｂ）は、回路配置２０と３０をそれぞれに表している。明らかになるように、回路配置２０と３０は、組み合わされて使用され得る。しかしながら、本発明のいくつかの実施例において、回路配置３０は、回路配置２０なしで使用されてよい。図５（ａ）から図５（ｃ）は、回路配置２０と３０のオペレーションを理解するために役立つ信号タイミングダイヤグラムである。
【００３７】
図４（ａ）の回路配置２０は、信号セレクタ（ｓｅｌｅｃｔｏｒ）２２とクロック配給回路２４を含んでいる。
【００３８】
信号セレクタ２２は、選択信号ＳＥＬに基づいて複数の入力信号のうち一つを選択し、そして、選択された信号を出力するように動作可能である。
【００３９】
図５（ａ）を見ると、ＶＣＯ出力クロック信号は、直角位相（ｑｕａｄｒａｔｕｒｅ）クロック信号、すなわち、示されるようにθ０、θ１、θ２、およびθ３の４つの時間インターリーブされた実質的に正弦波状のクロック信号のセットであり得ることが正しく理解されよう。上述の欧州特許出願公開第２２１１４６８号および第２２８４９３４５号について対応するものである。既に上記に述べたように、これらの信号θ０からθ３のうちあらゆる一つが、クロック信号ＶＣＯとして参照され得ることが正しく理解されよう。
【００４０】
図５（ｂ）は、論理レベルのクロック信号に転換された均等な（ｅｑｉｖａｌｅｎｔ）直角位相の矩形波を表しており、また、θ０、θ１、θ２、およびθ３にラベル付けされている。ＶＣＯ１０が、アプリケーションと使用されるクロック周波数に応じて、異なるタイプのクロック信号を出力し得ることを示すためである。分周器１４からのクロック信号出力は、また、入力信号が正弦波信号である場合でも、そうした矩形波信号であってもよい。
【００４１】
本発明の実施例は、正弦波または矩形波のクロック信号において動作し得る（他の形状のクロック信号も同様である）。しかしながら、本発明の理解を容易にするために、そうした矩形波クロック信号を（例えば、分周器１４による出力として）参照するものである。ここにおいて開示される技術と回路は正弦波または矩形波クロック信号に基づいて動作し得ることが正しく理解されるだろうが、そうした矩形波信号に関連して著しい利点（例えば、オペレーションにおける線形性）が存在することが明らかになるだろう。
【００４２】
図５（ｃ）に示されるように、直角位相の、時間インターリーブされたクロック信号θ０、θ１、θ２、およびθ３を用いて、それらのうちの一つを選択することが可能である。クロック信号ＲＥＦＣＬＫの立上りエッジが、矩形波信号の場合には信号がハイ（ｈｉｇｈ）である間（または、正弦波信号の場合は、谷間（ｔｒｏｕｇｈ）部分より、むしろピークにおいて）の時間期間の中央に向かって、または、中央部分の中に現れるものである。このことの利点は、以降に明らかになるだろう。θ０からθ３のクロック信号のうちどれを選択するか決定するために単純なエッジ検出器が使用され得る。もしくは、（例えば、ＰＬＬ回路全体が近く、または、ロックオンにあるときには）これらの信号のうちどれが選択されるべきかが知られ得る。または、これらのクロック信号全てが、どれについてクロック信号ＲＥＦＣＬＫの立上りエッジが望ましい期間の中に配置されているかを判断するための探索（ｓｅａｒｃｈ）オペレーションにおいてテストされてよい。
【００４３】
ちなみに、ここでは便利のために立上りエッジが注目されているが、立下りエッジも同様に使用され得るものである。信号θ０からθ３のロー（ｌｏｗ）／谷の期間も同様である。
【００４４】
従って、図５（ｃ）の信号セレクタ２２は、クロック信号θ０からθ３が供給され、そして、選択信号ＳＥＬに基づいて、それらのうち望ましい一つを選択し、かつ、選択された信号をクロック信号θＳＥＬとして出力するために使用されてよい。
【００４５】
回路３０は、共通テールノード３２、および、第１ノードと第２ノード３４と３６を含んでいる。第１信号パス３８は、共通テールノード３２を第１ノード３４に対して接続し、かつ、第２信号パス４０は、共通テールノード３２を第２ノード３６に対して接続している。
【００４６】
コントロール可能な電流源４２が、共通テールノード３２に対して接続されており、かつ、コントロール信号として選択されたクロック信号θＳＥＬを受け取るように接続されている。そのように、コントロール可能な電流源４２は、電流ＩＴ（図３を参照）から形成された電流パルスＱＴが、選択されたクロック信号θＳＥＬに基づいて、共通テールノード３２を通じて流れるようにさせるよう構成されている。
【００４７】
図５（ｂ）におけるクロック信号θ３をクロック信号θＳＥＬとして捉えると、クロック信号θ３がハイである期間の中で図５（ｃ）におけるクロック信号ＲＥＦＣＬＫの立上りエッジが快適に立下がるとすれば、コントロール可能な電流源４２は、クロック信号θ３がハイであるときに電流ＩＴが流れるようにさせるものと考えられてよい。図５（ｂ）におけるクロック信号θ３のクロスハッチングされた部分の形状を鏡に映すように電流パルスＱＴを生成するものである。
【００４８】
スイッチ４４と４６が、第１パスと第２パスに沿って、それぞれ備えられている。それらのスイッチ４４と４６は、また、図４（ａ）におけるクロック配給回路２４から提供されるクロック信号／ＲＥＦＣＬＫとＲＥＦＣＬＫに、それぞれに、基づいて、コントロールされるようにも接続されている。スイッチ４４は、ＲＥＦＣＬＫがローのときにクローズし（伝導性あり）、かつ、ＲＥＦＣＬＫがハイのときにオープンするように構成されており、そして、逆に、スイッチ４６は、ＲＥＦＣＬＫがローのときにオープンし、かつ、ＲＥＦＣＬＫがハイのときにクローズ（伝導性あり）するように構成されている。スイッチ４４と４６は、ＮＯＭＳ  ＭＯＳＦＥＴとして実施され得ることが正しく理解されよう。そのチャンネルは、３８と４０に沿ってそれぞれに接続されており、かつ、そのゲート端子は、クロック信号／ＲＥＦＣＬＫとＲＥＦＣＬＫによって、それぞれに、コントロールされるものである。
【００４９】
従って、クロックＲＥＦＣＬＫの立上りエッジの前の電流パルスＱＴの部分Ｑ１は、図３と一致して、第１パス３８に沿って流れるようにされ、そして、クロック信号ＲＥＦＣＬＫの立上りエッジの後の電流パルスＱＴの部分Ｑ２は、第２パス４０に沿って流れるようにされる。つまり、回路３０、そして特定的には、共通テールノード３２に接続されている第１パスおよび第２パス３８と４０に沿ったスイッチ４４と４６の配置は、クロック信号ＲＥＦＣＬＫに基づいて、一つのパスから次へ電流パルスＱＴを時間にわたり操縦するように構成されている。この電流モードオペレーションは、高度な正確性を与える。電流パルスＱＴの全てが、第１パスおよび第２パス３８と４０の一方または他方を流下（ｆｌｏｗ  ｄｏｗｎ）することを要するからである。つまり、電圧モードオペレーションとは対照的に、電流の損失が存在しない。電圧モードオペレーションは、損失を受け、かつ、不一致に対して敏感であり得るものであり、不正確性を導くものである。スイッチ４４と４６との間、および、キャパシタ６２と６４（以下に説明されるもの）との間の不一致は、以降に解説されるように修正され得る変換におけるゲインまたはオフセット誤差を導くであろう。時間−デジタル変換における線形誤差ではない。
【００５０】
回路３０は、さらに、出力信号ユニット５０を含んでいる。キャパシタバンク５２とＡＤＣユニット５４を含むものである。
【００５１】
キャパシタバンク５２は、キャパシタ６２と６４、および、リセットスイッチ６６と６８を含んでいる。キャパシタ６２と６４は、第１ノードと第２ノード３４と３６において、それぞれに、パス３８と４０の端に接続されている。従って、パルス部分Ｑ１とＱ２は、キャパシタ６２と６４にかかる対応するポテンシャル差異（ｐｏｔｅｎｔｉａｌ  ｄｉｆｆｅｒｅｎｃｅ）Ｖ１とＶ２を生成する。キャパシタ６２と６４が、同等なキャパシタンスを有する場合には、そして、ポテンシャル差異Ｖ１とＶ２は、パルス部分Ｑ１とＱ２におけるチャージ量に比例しており、かつ、その結果として、電流パルスＱＴに関してクロック信号ＲＥＦＣＬＫの立上りエッジの位置、そして、従って、クロック信号ＲＥＦＣＬＫとθＳＥＬとの間のタイミング差異（または位相差、もしくは位相遅れ）を反映している。
【００５２】
例えば、クロック信号ＲＥＦＣＬＫの立上りエッジが、クロック信号θＳＥＬがハイである期間の正確に真ん中にある場合には、そして、パルス部分Ｑ１とパルス部分Ｑ２は、お互いに同一のサイズであり（つまり、同一のチャージ量を有しており、同一の面積を有する電流パルスで構成されているものである）、キャパシタ６２と６４のキャパシタンスが同じであると仮定すれば、Ｖ１＝Ｖ２を導くものである。ＲＥＦＣＬＫの立上りエッジが僅かに早く来る場合には、そして、関係がＶ１＜Ｖ２であり、かつ、僅かに遅く来る場合には、そして、関係がＶ１＞Ｖ２である。従って、Ｖ１とＶ２を検査することによって、例えば差異Ｖ１−Ｖ２を見ることにより、またその逆も同様に、クロック信号θＳＥＬの立上りエッジに関するクロック信号ＲＥＦＣＬＫの立上りエッジの位置にアクセスすることができる。
【００５３】
図２に戻ってみると、このことは、値Ｘの分数部のアセスメントについて貢献することができる（整数部は、例えば単純なエッジカウントによってアセスされ得るだろう）。さらに、Ｘの信号値を得るために、ＲＥＦＣＬＫの連続した立上りエッジの相対的位置を見つけることが可能である。しかしながら、より実用的なスキームは、クロック信号θＳＥＬと比較したこれらのエッジの相対的位置に係る一連の測定値を得るように、クロック信号ＲＥＦＣＬＫの立上りエッジを継続的に「見守る（”ｗａｔｃｈ”）」ことである。つまり、これらの信号間のタイミング差異に係る測定値である。そうしたスキームが、以下により詳細に説明される。回路３０のリセットスイッチ６６と６８は、ＲＥＦＣＬＫとθＳＥＬとの間のタイミング差異のそうした測定値を獲得している合間に、キャパシタ６２と６４にかかるポテンシャル差異をリセットするために使用され得ることに留意する。複数の変換の結果を見ることによって、位相間またはサイクル間の差異を修正するために較正（ｃａｌｉｂｒａｔｉｏｎ）が使用され得ることが理解されよう。
【００５４】
ＡＤＣユニット５４は、ポテンシャル差異Ｖ１とＶ２、または、それらから生成される、Ｖ２−Ｖ１といった、ポテンシャル差異を受け取るように、そして、供給されるポテンシャル差異を示すデジタル値を出力するように接続されている。出力デジタル値（電圧Ｖ１及び／又はＶ２、または、実際にＶ２−Ｖ１と同一のやり方におけるもの）は、クロック信号ＲＥＦＣＬＫとθＳＥＬとの間のタイミング差異の測定値である。そのように、回路３０は、時間−デジタル変換器（ＴＤＣ）として参照され得るだろう。
【００５５】
図６は、クロック信号θＳＥＬに関してクロック信号ＲＥＦＣＬＫを示している信号タイミングダイヤグラムであり、そして、従って、図５の部分に類似している。
【００５６】
図５（ｂ）と図５（ｃ）に戻ってみると、クロック信号θ０からθ３までのうち一つを選択すること、クロック信号ＲＥＦＣＬＫの立上りエッジをハイ期間、図５（ｂ）の事例においてはクロック信号θ３のクロスハッチされた部分、の真ん中に向かって置くことの利点は、ＡＤＣユニット５４（そして、実際には電圧信号Ｖ１とＶ２、および、Ｖ２−Ｖ１の差異）が、図６において示されるように、線形領域に在ることである。
【００５７】
例えば、電流パルスＱＴが正確な長方形、つまり、完璧な立上りおよび立下りエッジを伴うもの、ではないことを考慮すると、そして、従って、真ん中部分（つまり、リーディングエッジとトレーリングエッジの部分をマイナスしたもの）は、パルスに係るより線形な部分であろう。電流パルスを生成するために、図５（ｂ）の矩形波信号を使用することは、また、図５（ａ）の正弦波信号を使用することより望ましいことにも留意する。結果として生じる電流パルスが、フラットトップ、正弦波、または、長方形状を有するからであり、（ａ）θＳＥＬに関してＲＥＦＣＬＫが現れるところと、（ｂ）電圧信号Ｖ１とＶ２におけるチャージとの間の線形な関係を支援している。
【００５８】
もちろん、図４（ａ）の回路２０を採用するよりむしろ、回路３０の４つのセットを提供することが可能であろう。つまり、対応するクロック信号θ０からθ３までのうち一つによってそれぞれコントロールされる、コントロール可能な電源４２を伴うものである。
【００５９】
このことは、回路３０のそうしたセットのうち少なくとも一つが、クロック信号ＲＥＦＣＬＫの立上りエッジをその線形領域において捉えるであろうことで利点を有し、回路３０の４つのセットの結果を見ることによって立上りエッジを（捜すことが）できるようにしている。また、ＡＤＣユニット５４がデジタル出力を生成する間に、キャパシタ６２と６４に係る電圧Ｖ１とＶ２を保持すること（例えば、ＳＡＲ  ＡＤＣの事例においては継続的な近似によるもの）、そして、次に、図６に示されるように、次の測定値が取られる以前に、リセットスイッチ６６と６８を使用して、こうした電圧をリセットすることの必要性を考慮する。上述のように、回路３０の４つのセットを用いて、このリニアホールドリセット（ｌｉｎｅａｒ−ｈｏｌｄ−ｒｅｓｅｔ）のサイクルは、それぞれのセットが自身の線形期間について測定を捉える準備ができているように、４つのセット間でスタッガされる（ｓｔａｇｇｅｒｅｄ）であろう。
【００６０】
しかしながら、図１のＰＬＬ回路１を再び考慮し、そして、回路３０は位相比較器４０において採用され得ることを心に留めておくと、ＰＬＬ回路がロックしている又はロックに近いときにクロック信号ＲＥＦＣＬＫの各立上りエッジについて、クロックθ０からθ３までのどれが線形期間の中にあるだろうかを知ることができる（図２ご参照）。クロック信号ＲＥＦＣＬＫの各立上りエッジについてクロック信号θ０からθ３までのうち適切な一つを選択するために、回路２０が使用され得るようにであり、従って、回路３０の４つのセットを提供する必要性を無くしている。
【００６１】
ＰＬＬ回路が、ロック、またはロックに近い状態にあるとき、値Ｘの整数部が知られ（安定であり、測定を要するというより、むしろ算出され得るという意味において）、そして、クロック信号ＲＥＦＣＬＫの立上りエッジがやって来る度に分数部だけが測定される必要がある。
【００６２】
さらに、クロック信号ＲＥＦＣＬＫのそれぞれの立上りエッジの相対的な位置を測定することを要しない。所定のそうしたエッジに係る相対的なタイミング位置だけを測定することが可能であり得る。例えば、一つ置き、または、さらに１００エッジ毎に１回である。これは、もちろん、実施の細部である。しかしながら、精度を犠牲にして、それぞれの立上りエッジを考慮しないことにおいて、いくらかの電力消費削減があり得るものである。
【００６３】
さらに、図３と図６の背後にある理論を考慮すると、いくつかの実施例において、回路３０によって測定される値は、Ｑ１−Ｑ２、事実上Ｖ１−Ｖ２である。ＲＥＦＣＬＫエッジがチャージパルスの真ん中に正確に居る場合に、結果はゼロである（そして、これがＡＤＣミッドスケール（ｍｉｄｓｃａｌｅ）として設定され得る）。図５（ｂ）を考慮すると、４つのクロックフェイズが存在しており、そして、この選択は、粗い（ｃｏａｒｓｅ）ＴＤＣと同等視するものと考えられ得る。一旦、一つのフェイズ、つまりθＳＥＬ、にフォーカスされると、回路３０におけるＡＤＣは９０°をカバーする必要があり、これは、細かな（ｆｉｎｅ）ＴＤＣと同等視するものである。この９０°は、一つのチャージパルスの全体幅の約半分である（つまり、各チャージパルスは、サイクル幅の概ね半分であり、１８０°と同一視している）。従って、パルスの開始および終了に近いパルスの部分を使用する必要が無い。上述のように、スイッチング効果、立上り／立下り時間、等のせいで、正確には線形（一定電流）でないところである。パルス形状が最も正確かつ線形である各パルスの真ん中部分にフォーカスすることが望ましい。この場所においては、予測可能なフラットトップ形状を有し、スイッチング効果、立上り／立下り時間、等が実質的に存在しないからである。
【００６４】
４つのフェイズによってカバーされる範囲間でのあらゆるオーバーラップの必要性を無視することで、次に、２５％：７５％（ＲＥＦＣＬＫ早期（ｅａｒｌｙ））のチャージパルス分割（ｓｐｌｉｔ）が、ＡＤＣネガティブフルスケール（例えば、８ビット（ｂ）ＡＤＣについて−１２８コード）として設定され得る。そして、７５％：２５％（ＲＥＦＣＬＫ末期（ｌａｔｅ））が、ＡＤＣポジティブフルスケール（例えば、８ビット（ｂ）ＡＤＣについて＋１２７コード）として設定され得る。
【００６５】
万一、いくらかのオーバーラップを許すためには、正しいパルス、つまり図５（ｂ）における正しいフェイズ、を選択することにおいていくらかのエラーが存在していた。９０°が全体のＡＤＣ範囲（２５６ＬＳＢ）を占有しないように、ＡＤＣゲインをこれより低くなるように設定することが可能である（例えば、チャージ：コードゲインを設定する基準電圧を調整することによる）。一つの例として、ゲインは、２２７ＬＳＢが９０°に対応するようであってよい。出力ＡＤＣコードを伴い、次に、計算のために２５６のデジタル範囲に戻すように９／８を掛け算されているものである。このようにして、ＡＤＣ範囲は、９０＊９／８＝１０１°をカバーするように調整されてよい。それぞれの端において概ね５°の「余分（”ｅｘｔｒａ”）」、または、隣接するパルス／フェイズ間において１０°の全体的なオーバーラップが存在することを意味しているものである。
【００６６】
図７は、本発明を具現しているＰＬＬ回路７０の模式的なダイヤグラムである。ＰＬＬ回路７０は、当然に、図１のＰＬＬ回路といくらかの類似性を有している。そして、従って、類似のエレメントは同一のやり方で表示され、かつ、重複する説明は省略される。
【００６７】
回路７０と回路１との間の著しい差異は、位相比較器４が位相比較器７１と置き換えられたことであり、それ自身が本発明を具現している。位相比較器７１は、時間−デジタル変換器（ＴＤＣ）７２、カウンタ７４、および減算器７６を含んでいる。ＴＤＣ７２それ自身は、本発明を具現するものである。
【００６８】
位相比較器７１は、基準クロック信号ＲＥＦＣＬＫと、ＶＣＯからフィードバックされたクロック信号、この事例においては分周器１４を介したもの、とを受け取るように接続されている。位相比較器７１の中の、ＴＤＣ７２も、または、これらの信号を受け取る。
【００６９】
ＴＤＣ７２は、受け取った信号に基づいて、一つの整数＋分数の値を出力するように動作可能である。図３から図６に関して上記された技術を使用して、ＲＥＦＣＬＫの立上りエッジがどこにあるかを測定し、かつ、デジタル出力を生成してきたものである。従って、ＴＤＣ７２は、図４の回路３０、または、回路２０と回路３０を組み合せて含むものと考えられてよい。上述のように、そうした回路は、基準クロック信号（ＲＥＦＣＬＫ）の１サイクルに対応するのは、ＶＣＯクロック信号のいくつのサイクル（請求整数＋分数）であるかを（例えば、カウンタを使用して、ＶＣＯＤＩＶをモニタリングすることを介して）判断するように動作可能である。
【００７０】
上述のように、ＡＤＣ７２は、また、そうした整数＋分数の値を繰り返して出力するように動作可能である。つまり、入力信号間のタイミング差異を繰り返し測定するものである。すなわち、基準クロック信号ＲＥＦＣＬＫおよびＶＣＯクロック信号の立上りエッジ間の関係を繰り返し測定してよい。
【００７１】
カウンタ７４は、「デマンド（”ｄｅｍａｎｄ”）」または目標値を受け取るように接続されている。基準クロック信号（ＲＥＦＣＬＫ）の１サイクルについてＶＣＯクロック信号のいくつのサイクル（整数＋分数）が対応すべきかとして表現された所望の出力周波数を示すものである。図７における例において、デマンド値は、７３．２１６９である。カウンタ７４は、このデマンド値をアナログ信号として受け取るように構成されてよい。しかしながら、デジタル値として受け取られることが望ましい。
【００７２】
カウンタ７４は、また、信号ＲＥＦＣＬＫによってクロックされるようにも接続されており、そして、クロックされる度毎にデマンド値による出力をインクリメント（ｉｎｃｒｅｍｅｎｔ）する。従って、この例における出力Ａは（図７ご参照）、連続するＲＥＦＣＬＫクロックサイクル（例えば、立上りエッジ）に関するターゲット値として、７３．２１６９、１４６．４３３８、２１９．６５０７、等である。
【００７３】
ＴＤＣ７２は、上述のように、対応する実際に測定された値に係る出力Ｂを出力するように構成されており、この例においては、出力Ａの値に関する同一の連続的なＲＥＦＣＬＫクロックサイクルに対応している。減算器７６は、示されるように、出力ＡとＢを受け取るため、そして、図７にまた示されるように、差異出力Ｃを生成するために接続されている。出力Ａ、Ｂ、およびＣについて例の値は、図７において一緒に示されており、そして、これら全てはデジタル値として取り扱われ得るものである。
【００７４】
出力Ｃは，位相比較器７１の出力であり、そして、ＶＣＯ１０をコントロールするために、（ノイズを平均化するように）ループフィルタ８を介してフィードされる。図１に関連して既に説明されたものと同様なやり方においてである。
【００７５】
上述のように、一旦ＰＬＬ回路７０がロック（又はロックに近く）されると、入力信号間のタイミング差異の整数部を測定することは、もはやＴＤＣ７２にとって必要ではない。つまり、整数部は効果的に知られ得るので、分数部だけが実際に測定される必要がある。さらに、図４と図５に関して説明したように、一旦ＰＬＬ回路７０がロック（又はロックに近く）されると、ＲＥＦＣＬＫの各立上りエッジがどのフェイズ（図５（ｂ）ご参照）において降下することになるかが知られ得る。線形オペレーションを達成するため、ＲＥＦＣＬＫの各立上りエッジについて使用されるべき適切なフェイズを順番に選択するためにセレクタ２２が使用され得るようにである。
【００７６】
図８は、本発明を具現している回路が、そのパフォーマンスを改善するために、どのように較正またはコントロールされ得るかを表している。
【００７７】
例えば、予測される（または要求される、もしくは、ターゲット又は基準の）分数値、および、対応している測定された実際の分数値を記録に残すことが可能であろう。これらは、図８における上側のグラフのようにプロットされ得るだろう。
【００７８】
予測される分数値に対するＸ軸は、ここでは、図５（ｂ）におけるようなＶＣＯクロックフェイズθ０からθ３のうち特定の一つ、例えばフェイズθ０、によってカバーされる９０°フェイズ範囲に関して示されている。Ｘ軸は、（図８には明示的に示されていないが）同様なやり方で他の３つのフェイズをカバーするように連続し得ることが正しく理解されよう。測定された分数値に対するＹ軸は、ここでは、一つの例として、０から２５５までのＡＤＣ範囲の中のＡＤＣ出力コード（つまり、デジタル値）として示されている。そうした軸の両方は、もちろん、ＡＤＣ出力コードまたはフェイズ範囲の観点において表わされ得る。
【００７９】
このように、可能な範囲の４分の１だけ（フェイズにおいて０°から９０°まで、分数値の観点で０から０．２５．まで）が、簡素化のために図８において示されている。（ＴＤＣの）ＡＤＣ範囲内に安全に保持するために、複数のＡＤＣのカバー範囲は、または、示されるように、オーバーラップされてもよい（示されたオーバー範囲（ｏｖｅｒ−ｒａｎｇｅ）領域も参照のこと）。一旦ＰＬＬ回路がロックされると、予測される分数値に基づいて、次に測定された値がどの範囲において降下するかが、もちろん、知られ得る。
【００８０】
ＴＤＣ７２を含み、ＰＬＬ回路７０が、完全に、かつ、ロックして動作している場合には、予測された値と測定された値は同一であることが期待され得る。そして、そのように、プロットされた値は、示される対角線（実際上は、Ｘ値＝Ｙ値）において降下するだろう。実際には、プロットされた値（クロス（ｃｒｏｓｓ）として示されているもの）は、示されるように、これらの対角線の近くで降下する。
【００８１】
図８における下側のグラフは、上側グラフに対するのと同じフェイズ範囲に対応しており、そして、同様に、他の３つのフェイズをカバーするように、（簡素化のために示されていないが）同様なやり方において拡張し得るものである。この下側グラフは、しかしながら、グラフにおいてプロットされた値に対応する誤差値（ｅｒｒｏｒ  ｖａｌｕｅ）をプロットするために提供されるものである。例えば、測定された分数−予測される分数、と同じである。
【００８２】
図８が複雑になり過ぎるのを避けるために、特定のそうした誤差値は、下側のグラフにおいてプロットされていない。しかしながら、これらの誤差値が作成する可能性のあるパターンが、破線で示されている。これらの値がどのようなフォームまたはパターンを作成するかは、（ＴＤＣの）ＡＤＣのゲインがあまりに高い又は低いか否か、もしくは、オフセット誤差が存在するか否かを示すものである。例えば、そうしたパターンの傾き（ｓｌｏｐｅ）は、ゲイン誤差（例えば、あまりに高い、または、あまりに低いゲイン）を示し、そして、そうしたパターンの垂直方向オフセットは、オフセット誤差を示し得る。
【００８３】
下側グラフにおけるトレースのフォームまたはパターン（例えば、傾きとオフセット）は、実際には、例えば、時間にわたり、上側グラフの左側半分（つまり、９０°フェイズ範囲）に関する誤差を一つのレジスタの中に、そして、上側グラフの右側半分に関する誤差を別のレジスタの中に累積すること／保管することによって、アセスされ得るものである。これらの値の時間にわたる合計または平均は、そして、フォームまたはパターンを示し得るものであり、グラフそれ自体を実際にプロットして、分析する必要性を無くしている。
【００８４】
従って、上記の回路は、予測された値と測定された値に係るそうした分析または比較に基づいて、動作可能な制御回路を備え得るものであり、ＴＤＣ７２、もしくは、回路７１または７０の他の部分をコントロールし、経験する誤差を低減する。ゲイン誤差は、例えば、ＡＤＣ基準値またはテール電流（ｔａｉｌ  ｃｕｒｒｅｎｔ）（つまり、ＩＴの大きさ）をトリミングすることによって補償され得る。オフセット誤差は、クロックにおけるタイミングを調整し、または、さらにＴＤＣ出力においてデジタルオフセットを追加して、ＡＤＣ比較器におけるオフセットトリムによって補償され得る。これらは、もちろん、単なる例である。
【００８５】
ここにおいて開示された回路は、時間−デジタル変換器として、位相検出器または位相比較器として、もしくは、ＰＬＬ回路として、第１信号と第２信号との間のタイミング差異を測定するための回路として説明され得ることが正しく理解されよう。そうした回路は、例えば、ＤＡＣまたはＡＤＣ回路といった、ミックス信号（ｍｉｘｅｄ−ｓｉｇｎａｌ）回路をコントロールするために、クロック源として提供されてよい。本発明に係る回路は、ＤＡＣまたはＡＤＣ回路として実施されてよい。
【００８６】
本発明に係る回路は、集積回路として実施されてよい。例えば、フリップチップといったＩＣチップである。本発明は、上述のような集積回路またはＩＣチップ、そうしたＩＣチップを含む回路基板、および、通信ネットワーク（例えば、インターネット光ファイバーネットワークと無線ネットワーク）、そして、そうした回路基板を含んでいる、そうしたネットワークに係るネットワーク装置、へと広がる。
【００８７】
本発明は、添付の請求項の精神および範囲の中で、上記の開示に照らして多くの異なるやり方において具現され得るものである。
【符号の説明】
【００８８】
２  基準クロック源
４  位相比較器
６  チャージポンプ
８  ループフィルタ
１０  電圧制御発振器
１４  分周器
２０  回路配置
２２  信号セレクタ
２４  クロック配給回路
３０  回路配置
７０  ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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