(57)【要約】【課題】  水平信号線の充電もしくは放電に要する時間を短縮する。【解決手段】  本発明の撮像装置は、複数の列アンプと、列アンプで増幅されたアナログ信号が出力されるブロック信号線と、ブロック信号線に出力されたアナログ信号を増幅するブロックアンプと、を有する処理回路を複数有し、複数の処理回路から出力されたアナログ信号を伝達する水平信号線と、を有する撮像装置であって、複数の列アンプは、前記ブロックアンプの入力ノードの容量を充電もしくは放電し、複数のブロックアンプは、前記水平信号線の容量を充電もしくは放電する。【選択図】  図１
2017034458.tif 000002
【特許請求の範囲】
【請求項１】
画素から出力されたアナログ信号を増幅する複数の列アンプと、
前記複数の列アンプで増幅されたアナログ信号が出力されるブロック信号線と、
前記ブロック信号線に出力されたアナログ信号を増幅するブロックアンプと、を有する処理回路を複数有し、
前記複数の処理回路から出力されたアナログ信号を伝達する水平信号線と、を有する撮像装置であって、
前記複数の列アンプは、前記ブロックアンプの入力ノードの容量を充電もしくは放電し、
前記複数のブロックアンプは、前記水平信号線の容量を充電もしくは放電することを特徴とする撮像装置。
【請求項２】
前記列アンプと前記ブロック信号線との間の電気経路に配された第１スイッチを有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記ブロック信号線に、前記第１スイッチとは異なる電気経路で所定の電圧を供給する第１電圧供給部を有することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記ブロックアンプと前記水平信号線との間の電気経路に配された第２スイッチを有することを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記水平信号線に、前記第２スイッチとは異なる電気経路で所定の電圧を供給する電圧供給部を有することを特徴とする請求項４に記載の撮像装置。
【請求項６】
各前記列アンプの前段に、
前記画素からのアナログ信号を保持する保持容量と、
前記保持容量の前段に設けられたスイッチと、
前記保持容量と前記列アンプとの間の経路に設けられたスイッチと、を有するアナログ信号保持回路が配されることを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記アナログ信号保持回路が、１つの前記列アンプに対し複数設けられていることを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記列アンプがレベルシフト部を有していることを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
【請求項９】
前記列アンプはソースフォロワであることを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記ブロックアンプはソースフォロワであることを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
【請求項１１】
各前記ブロックアンプの動作状態、非動作状態を切り替える制御パルスを供給する制御回路を有することを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
【請求項１２】
画素から出力されたアナログ信号を増幅する複数の第１ソースフォロワ回路と、
前記複数の第１ソースフォロワ回路の出力ノードに一端が接続された、複数の第１スイッチと、
前記複数の第１スイッチの他端に接続されたブロック信号線と、
前記ブロック信号線に入力ノードが接続された第２ソースフォロワ回路と、
前記第２ソースフォロワ回路の出力ノードに一端が接続された第２スイッチと、を有する処理回路を複数有し、
前記複数の第２スイッチの他端に接続された水平信号線と、を有する撮像装置であって、
前記第１スイッチと前記第２スイッチとを同時にオンさせる制御回路を有することを特徴とする撮像装置。
【請求項１３】
各前記第１ソースフォロワ回路の前段に、
前記画素からのアナログ信号を保持する保持容量と、
前記保持容量の前段に設けられたスイッチと、
前記保持容量と前記列アンプとの間の経路に設けられたスイッチと、を有するアナログ信号保持回路が配されることを特徴とする請求項１１に記載の撮像装置。
【請求項１４】
前記アナログ信号保持回路が、１つの前記第１ソースフォロワ回路に対し複数設けられていることを特徴とする請求項１３に記載の撮像装置。
【請求項１５】
前記第２ソースフォロワ回路を構成するトランジスタのサイズは、前記第１ソースフォロワ回路を構成するトランジスタのサイズはよりも大きいことを特徴とする請求項１１〜１４のいずれか１項に記載の撮像装置。
【請求項１６】
前記第２スイッチを構成するトランジスタのサイズは、前記第１スイッチを構成するトランジスタのサイズはよりも大きいことを特徴とする請求項１１〜１５のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、画素から出力されたアナログ信号を読み出す回路に関する。
【背景技術】
【０００２】
特許文献１には、画素列に対応した信号線に出力された信号を増幅する列アンプを有する構成が開示されている。特許文献１の第２図には、２つの列アンプ（ライン増幅トランジスタ）を１つの主水平走査トランジスタを介して水平信号線（ビデオライン）に接続することで、水平信号線の寄生容量を低減する構成が開示されている。列アンプは、水平選択スイッチ用トランジスタ、主水平走査トランジスタを介して水平信号線を充電もしくは放電する構成となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３‐１４２７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の構成では、列アンプが水平信号線を充電もしくは放電する際に、水平選択スイッチ用トランジスタ、主水平走査トランジスタを介しているために、水平信号線を充電もしくは放電するのに要する時間が長くなる恐れがある。
【０００５】
本発明は上記課題に鑑み、アンプを用いて水平信号線を充電もしくは放電する際に要する時間を短くすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は上記課題に鑑み、画素から出力されたアナログ信号を増幅する複数の列アンプと、前記複数の列アンプで増幅されたアナログ信号が出力されるブロック信号線と、前記ブロック信号線に出力されたアナログ信号を増幅するブロックアンプと、を有する処理回路を複数有し、前記複数の処理回路から出力されたアナログ信号を伝達する水平信号線と、を有する撮像装置であって、前記複数の列アンプは、前記ブロックアンプの入力ノードの容量を充電もしくは放電し、前記複数のブロックアンプは、前記水平信号線の容量を充電もしくは放電することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、アンプを用いた水平信号線の充電もしくは放電に要する時間を短くすることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】実施例１の撮像装置のブロック図
【図２】本発明の課題を説明するための図
【図３】実施例１の撮像装置の信号読み出しシーケンスを説明するための図
【図４】実施例２の撮像装置のブロック図
【図５】実施例２の撮像装置の信号読み出しシーケンスを説明するための図
【図６】ブロックアンプを説明するための図
【図７】実施例４の撮像装置のブロック図
【図８】実施例５の撮像装置の等価回路図
【発明を実施するための形態】
【０００９】
（実施例１）
図１に本実施例の撮像装置のブロック図を示す。
【００１０】
画素アレイ１０は２次元状に配された複数の画素から構成されている。第１方向に沿って配された複数の画素（以下、画素列と呼ぶ）が、第１方向とは異なる第２方向に沿って複数配されて構成される。第２方向に沿って配された複数の画素を画素行と呼ぶ。各画素行、各画素列には、数十から数千の画素が配される。各画素は、光電変換素子としてのフォトダイオードと、光電変換素子で生じたアナログ信号を増幅する増幅トランジスタを有する。増幅トランジスタからの出力信号はアナログ信号である。画素からのアナログ信号の出力は、不図示の走査回路からの制御信号によって画素行ごともしくは複数の画素行毎に制御される。
【００１１】
処理回路３１は複数の列回路３０を有する。各列回路３０は、画素列ごともしくは複数の画素列ごとに設けられ、アナログ信号保持回路２０、第１アンプ（以下、列アンプとも呼ぶ）２１、第１スイッチ２２を有する。第１スイッチ２２は、列アンプ２１とブロック信号線１３との間の電気経路に配される。
【００１２】
処理回路３１は更に第１信号線（以下、ブロック信号線とも呼ぶ）１３、第２アンプ（以下、ブロックアンプとも呼ぶ）２３、第２スイッチ２４を有している。第１信号線１３、ブロックアンプ２３、第２スイッチ２４は、複数の画素列に共通に設けられている。第２スイッチ２４は、ブロックアンプ２３と水平信号線１４との間の電気経路に配される。水平信号線１４はブロックアンプ２３により増幅された信号を伝達する。
【００１３】
各処理回路３１に含まれる列回路３０の数は等しくてもよいし異なっていてもよい。また複数の処理回路３１の総数Ｂは、必要とされる画素列の数と、各処理回路３１に含まれる列回路３１の数とで決定される。たとえば処理回路３１の総数Ｂは、１０≦Ｂ≦１００から選ぶとよい。
【００１４】
画素から出力されたアナログ信号は垂直信号線１２を介してアナログ信号保持回路２０で保持される。アナログ信号保持回路２０はスイッチと容量を含んで構成される。アナログ信号保持回路２０は、画素から出力されたアナログ信号を容量で保持した後、スイッチを介して列アンプ２１に出力する。列アンプ２１は、上述のスイッチを介して入力されたアナログ信号を増幅する。各列アンプ２１は第１スイッチ２２及びブロック信号線１３を介してブロックアンプ２３の入力ノード２６に接続されている。各列アンプ２１は、第１スイッチ２２を介してブロックアンプ２３の入力ノード２６の容量を充電もしくは放電する。ここで充電するか放電するかは、アンプが駆動するノードの電位によりかわる。以下では放電する場合も含めて充電するとして説明する。
【００１５】
ここで入力ノード２６の容量は、ブロックアンプ２３の入力トランジスタのゲート容量、ブロック信号線１３の寄生容量を含んで構成される。更に第１スイッチ２２が導通状態となっていれば、導通状態となっている第１スイッチ２２に対応する列アンプ２１の出力ノードの寄生容量も入力ノードの容量に含まれる。したがって導通状態となっている第１スイッチ２２の数によって入力ノード２６の容量は異なる。
【００１６】
水平走査回路１１はクロックに同期した制御信号を第１スイッチ２２、第２スイッチ２４に供給する。水平走査回路１１からの制御信号により第１スイッチ２２がオンすると、所定の列回路３０がブロック信号線１３に接続され、接続された列回路３０に含まれる列アンプ２１によりブロックアンプ２３の入力ノード２６の容量が充電される。更に、水平走査回路１１により第２スイッチ２４がオンすると、処理回路３１が水平信号線１４に接続され、接続された処理回路３１に含まれるブロックアンプ２３により水平信号線１４の容量が充電される。水平走査回路１１からの制御信号が、各処理回路３１に含まれる第１スイッチ２２を順次オンすることにより、各処理回路３１に含まれる列回路３０が順次ブロック信号線１３に接続される。そして、各列回路３０で処理されたアナログ信号が水平信号線１４へ順次出力される。水平走査回路１１にはシフトレジスタやデコーダが用いられる。
【００１７】
ここで本発明の課題を、図２を用いて詳細に説明する。図２（ａ）に撮像装置の等価回路図、図２（ｂ）に列アンプ２１で水平信号線１４を駆動する際の水平信号線１４の電位遷移の様子を示す。図１と同様の機能を有する部分には同様の符号を付し説明を省略する。
【００１８】
列アンプ２１はゲートにアナログ信号が供給されるソースフォロワトランジスタ１０１と、ソースフォロワトランジスタ１０１にバイアス電流を供給する電流源１０２とにより構成されている。
【００１９】
ここで列アンプ２１の実効抵抗をＲａｍｐ２１、第１スイッチ２２、第２スイッチ２４のオン抵抗をＲ１、Ｒｇｒｐ１とする。この場合、列アンプ２１が水平信号線１４の容量を充電する際の実効的な抵抗は、これら３つの抵抗を直列接続したものとなる。しかし、第１スイッチ２２、第２スイッチ２４がアンプを介さずに直列接続された場合には、Ｒ＝Ｒ１＋Ｒｇｒｐ１よりも実質的な抵抗が大きくなる動作領域が存在する。
【００２０】
列アンプ２１が水平信号線１４を充電する際の時定数Τは以下の式で表すことができる。
Τ＝（Ｒａｍｐ２１＋Ｒ１＋Ｒｇｒｐ１）×（Ｃｌｉｎｅ１＋Ｃｌｉｎｅ２）
【００２１】
ここでＣｌｉｎｅ１はブロック信号線１３の容量であり、Ｃｌｉｎｅ２は水平信号線１４の容量である。
【００２２】
図２（ｂ）に示すように、列アンプ２１が充電を開始する前の状態では、水平信号線１４の電位は初期レベルＶである。ここから列アンプ２１が充電し始めると、急激に水平信号線１４の電位が変化し始める。この期間を大信号期間と呼び、大信号期間においては電流源１０２により水平信号線１４が充電される。所定期間が経過すると小信号期間となる。小信号期間では、大信号期間に比べて水平信号線１４の単位時間当たりの電位変化は小さくなる。小信号期間では列アンプ２１の駆動力であるｇｍとＣ＿ｌｉｎｅ１で決まる時定数により水平信号線１４が充電される。
【００２３】
ここで列アンプ２１に流れる電流値ｉｄは、
ｉｄ＝ｖｇｓ×ｇｍ
で表すことができる。ｖｇｓはソースフォロワトランジスタ１０１のゲート、ソース間電圧である。ここでソースフォロワトランジスタ１０１の出力ノードであるソース電位は水平信号線１４の電位と等しく、充電され始めて水平信号線１４の電位が変化すると、ソースフォロワトランジスタ１０１のソース電位がゲート電位に近づいていく。つまりｖｇｓが小さくなる。ｖｇｓが小さくなると上記式で示したようにｉｄも小さくなる。したがって、小信号期間ではＲ＝Ｒ１＋Ｒｇｒｐ１よりも実質的な抵抗が大きくなる。
【００２４】
ここで充電に要する時間を短くするため、列アンプ２１に流す電流を増やし、列アンプ２１の実効抵抗Ｒａｍｐ２１を下げることで充電の時間を短縮することも考えられる。しかし列アンプ２１に流す電流を増やすと消費電力が増大してしまう。つまり、低消費電力と充電の高速化を両立することが困難である。特に、Ｒａｍｐ２１＜Ｒ１、Ｒａｍｐ２１＜Ｒｇｐｒ１の関係を満たす場合には、第１スイッチ２２、第２スイッチ２４の抵抗が、充電に要する時間決定に対し支配的となる。そのため、列アンプ２１に流れる電流を増やしても充電に要する時間を十分に短くすることはできない。
【００２５】
これに対し本実施例は、第１スイッチ２２、第２スイッチ２４の間にブロックアンプ２３を配する。この構成にすることで、第１スイッチ２２、第２スイッチ２４が直列接続されないようにすることが可能となる。この結果、ブロック信号線１３の容量は、配線成分Ｃ＿ｌｉｎｅ１と第１スイッチ２２のソース・ドレインの接合容量Ｃ＿ｓｄ１×各処理回路３０内の画素列数ｋとなる。また、水平信号線１４の容量は、配線成分Ｃ＿ｌｉｎｅ２と第２スイッチ２４のソース・ドレインの接合容量Ｃ＿ｓｄ２×ブロック数Ｂの和Ｃ＿ｌｉｎｅ２＋Ｃ＿ｓｄ×Ｂとなる。
【００２６】
図２（ａ）の構成では、列アンプ２１はＣ＿ｌｉｎｅ１＋Ｃ＿ｓｄ１×ｋ＋Ｃ＿ｌｉｎｅ２＋Ｃ＿ｓｄ×Ｂの容量値を有する容量を、実効的な抵抗が高い動作領域を有する、直列接続された第１スイッチ２２、第２スイッチ２４を介して充電する必要があった。
【００２７】
本実施例では、電流を要するアンプを二つ配置するが、列アンプ２１は容量の小さいＣ＿ｌｉｎｅ１＋Ｃ＿ｓｄ１×ｋを充電すればよいため、従来に比べ大幅に電流を抑制することができる。ブロック数Ｂが多いほど抑制できる。好適なブロックの数Ｂは、Ｂ＞１００である。
【００２８】
また、ブロックアンプ２３は第２スイッチ２４だけを介して水平信号線１４を充電するため、実効的な抵抗が高くなる動作領域を狭くすることができる。したがって、アンプを２つ配したとしても、トータルとして、列アンプ２１のみで充電する場合に比べて消費電流を抑えてかつ充電に要する時間を短くすることが可能となる。
【００２９】
次に図３を用いて本実施例の撮像装置の信号読み出しシーケンスを説明する。各制御信号はハイレベルで制御対象がオンとなる。
【００３０】
制御パルスΦＨｎ＿ｍは第１スイッチ２２のオン、オフを切り替え、制御パルスΦＢＬＫｎは第２スイッチ２４のオン、オフを切り替える。ここでｎは各処理回路３１を識別するための符号であり、ｍは各列回路３０を識別するための符号である。
【００３１】
時刻ｔ１において、ΦＢＬＫ１及びΦＨ１＿１がハイレベルとなり、１つ目の処理回路３１に含まれる、１つ目の列回路３０の信号に応じたレベルに水平信号線１４が充電されはじめ、所定期間経過後所望のレベルに充電される。
【００３２】
時刻ｔ２において、ΦＨ１＿１がローレベルとなり同時にΦＨ１＿２がハイレベルとなる。これにより、１つ目の処理回路３１に含まれる、２つ目の列回路３０の信号に応じたレベルに水平信号線１４が充電されはじめる。
【００３３】
そしてΦＢＬＫ１がハイレベルを維持した状態で、順次ΦＨ１＿３…ΦＨ１＿ｍがハイレベルとなり、１つ目の処理回路３１に含まれる各画素列３０の信号に応じたレベルに水平信号線１４が順次充電される。
【００３４】
そして時刻ｔ６においてΦＢＬＫ１がローレベル、ΦＢＬＫ２がハイレベル、ΦＨ２＿１がハイレベルとなる。これにより２つ目の処理回路３１に含まれる、１つ目の列回路３０の信号に応じたレベルに水平信号線１４が充電されはじめ、所定期間経過後、所望のレベルに水平信号線１４が充電される。
【００３５】
以降このような動作を時刻ｔ１８まで繰り返すことで、各処理回路３１に含まれる列回路３０の信号に応じたレベルに水平信号線１４が順次充電される。
【００３６】
また本実施例は、第１スイッチ２２、第２スイッチ２４を設けることなく実現することも可能である。具体的には列アンプ２１、ブロックアンプ２３のオン、オフを切り替えることで、信号を読み出す画素列及び処理回路を選択するのである。しかし、図１のように第１スイッチ２２、第２スイッチ２４を設けたほうがより好ましい。それは、列アンプ２１、ブロックアンプ２３は、アナログアンプであり、所定の入力レンジの信号が入力された際にリニアリティを保った状態で信号を出力する必要があるためである。そのため、各アンプの選択動作のためにオン、オフを繰り返すと、各アンプが動作状態となるまでに時間がかかり、トータルとして充電に要する時間を短くするのが困難となる。したがって、各アンプを動作可能な状態に保った状態で、第１スイッチ２２、第２スイッチ２４を設けた方がよい。
【００３７】
また、本実施例において、アナログ信号保持回路２０に保持される信号は、たとえば、画素のリセット信号、光信号、光信号とリセット信号の差分後の信号である。各アナログ信号保持回路２０に光信号、リセット信号をそれぞれ保持する保持部を設けて、水平信号線１４後段の回路または、撮像装置を構成するチップ外で差分処理をしてもよい。
【００３８】
（実施例２）
図４は本実施例の撮像装置の回路構成を示す図、図５は各処理回路３１に供給される制御パルスΦＢＬＫｎとブロックアンプ２３に供給される制御パルスΦＢＬＫＡＭＰｎを示した図、図６はブロックアンプ２３の簡易図である。実施例１と同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。
【００３９】
本実施例の実施例１と異なる点は、ブロックアンプ２３が、制御回路の一例である水平走査回路１１からの制御パルスΦＢＬＫＡＭＰｎを受け、動作状態、非動作状態が切り替わる点である。
【００４０】
消費電力を低減するためには、水平信号線１４の容量の充電を行なっていないブロックアンプ２３のバイアス電流を停止もしくは低減させることが有効である。ここで、制御パルスΦＢＬＫと制御パルスΦＢＬＫＡＭＰｎとを同じ位相のパルスを用いてもよい。各処理回路３１に対応するブロックアンプ２３及び第２スイッチ２４が同じ期間にのみオンするように制御してもよい。しかしこの場合、ブロックアンプ２３の出力が安定するまでに時間を要する。または、各処理回路３１において最初に読出しを行なう列回路３０の信号に応じたレベルに水平信号線１４を充電するための充分な時間が確保できない場合がある。これにより、画像に一定周期の黒く沈んだような縦縞が現れてしまうことがある。
【００４１】
これに対し本実施例においては、制御パルスΦＢＬＫｎ、ΦＢＬＫＡＭＰｎの波形を工夫した。少なくとも、制御パルスΦＢＬＫｎがハイレベルとなる期間の開始を制御パルスΦＢＬＫＡＭＰｎがハイレベルとなる期間の開始よりも先にした。このような制御パルスを用いることで、第２スイッチ２４がオンとなり、水平信号線１４の充電を開始する時点において、すでにブロックアンプ２３が動作状態となっており出力が安定しているため、出力安定に要する時間を短縮することが可能となる。
【００４２】
図５に制御パルスの一例を示す。
【００４３】
時刻Ｔ１においてΦＢＬＫＡＭＰ１がハイレベルとなり、時刻Ｔ２においてΦＢＬＫ１がハイレベルとなる。期間Ｔ１−Ｔ２において、１つ目の処理回路３１に対応したブロックアンプ２３の出力を安定させることができる。更に時刻Ｔ２においてΦＢＬＫＡＭＰ２がハイレベルとなる。
【００４４】
そして時刻Ｔ３においてΦＢＬＫ１がローレベルに遷移する。期間Ｔ２−Ｔ３において、実施例１の図３で述べたような動作によって、１つ目の処理回路３１に含まれる各列回路３０のアナログ信号に応じたレベルに、水平信号線１４が順次充電される。時刻Ｔ３において１つ目の処理回路３１の信号の読出しが完了する。更に時刻Ｔ３においてΦＢＬＫ２がハイレベルとなる。二つ目の処理回路３１に対応するブロックアンプ２３はすでに時刻Ｔ２において動作状態となる制御パルスΦＢＬＡＫＡＭＰ２が供給されている。このため、期間Ｔ２−Ｔ３において、二つ目の処理回路３１に対応したブロックアンプ２３の出力を安定させることができる。
【００４５】
そして時刻Ｔ４において、ΦＢＬＫＡＭＰ１及びΦＢＬＫ２がローレベル、ΦＢＬＫ３がハイレベルとなる。以下この動作を時刻Ｔ１０まで繰り返すことで、各処理回路３１に含まれる列回路３０の信号の読出しを行なう。
【００４６】
このような動作を行なうことでブロックアンプ２３における省電力を低減しつつ、水平信号線１４の容量の充電に要する時間を短縮することが可能となる。
【００４７】
図６に示すように、ブロックアンプ２３には電流駆動するアナログ増幅器を用いることができる。ブロックアンプ２３はボルテージフォロアでもよいし、ソースフォロア、差動増幅器でもよい。
【００４８】
（実施例３）
本実施例の実施例１、２との違いは、列アンプ２１及びブロックアンプ２３の構成である。具体的には本実施例の列アンプ２１及びブロックアンプ２３はレベルシフト部を有している。
【００４９】
画素において生じるリセットノイズを低減するために、画素のリセット信号と光信号とをこの順に読み出すことが多い。たとえばリセット信号を電源電圧側の所定電圧とし、入射光量が大きくなるにつれて、電圧が低下する系を考える。このような系の場合、ダイナミックレンジを広げるためには、リセット信号をなるべく高い電圧とすることが考えられる。
【００５０】
また、各アンプのトランジスタが、電源電圧と接地電位の間の動作点で動作する場合、ＭＯＳトランジスタのオン抵抗はＮ型のＭＯＳトランジスタ＜Ｐ型のＭＯＳトランジスタである。オン抵抗が略等しいトランジスタの場合、ＰＭＯＳトランジスタはＮＭＯＳトランジスタの約２倍のレイアウトサイズが必要である。そのため、第１スイッチ２２、第２スイッチ２４にはＮＭＯＳトランジスタを採用するのが好ましい。ところが、第１スイッチ２２、第２スイッチ２４にＮＭＯＳトランジスタを採用し、リセット信号として高い電圧を採用した場合、リセット信号を出力する際に、第１スイッチ２２、第２スイッチ２４のオン抵抗が上がる。列アンプ２１はブロックアンプ２３の入力ノードを駆動している。入力ノードの時定数は、ブロック信号線１３の寄生容量Ｃ１と第１スイッチ２２を構成するＮＭＯＳトランジスタのオン抵抗Ｒ１の時定数Ｃ１×Ｒ１が追加される。このため、ＮＭＯＳトランジスタのオン抵抗Ｒが上がると高速読出しするために列アンプ２１の駆動電流を大きくする必要があり、列アンプ２１の消費電力が増大してしまう。
【００５１】
これに対し、ＮＭＯＳトランジスタのオン抵抗を下げるためにＭＯＳトランジスタのサイズを大きくすると、チップサイズが大きくなるという問題が発生する。ブロックアンプ２３は水平信号線１４の寄生容量Ｃ２、第２スイッチ２４のオン抵抗Ｒ２の時定数Ｃ２×Ｒ２が追加される。
【００５２】
そこで本実施例においては、列アンプ２１とブロックアンプ２３が、画素からのリセット信号の電位をレベルシフトさせて電圧レベルを低下させることを可能とした。これによって、第１スイッチ２２及び第２スイッチ２４のＮＭＯＳトランジスタのオン抵抗を下げられる。このため、第１スイッチ２２、第２スイッチ２４のＭＯＳトランジスタのサイズを大きくすること無く、また、列アンプ２１とブロックアンプ２３の駆動電流を大きくすること無く、高速読出し可能が可能となる。
【００５３】
各アンプのレベルシフトを行うための具体的な手段は以下の通りである。
【００５４】
まず１つ目の手段は、列アンプ２１を差動入力アンプとし、反転入力端子と出力端子とを、フィードバック容量を介して接続する容量帰還型の反転アンプとする。この場合、非反転入力端子に入力される基準電圧を適宜選択することで所望の値にレベルシフトをすることができる。
【００５５】
本手段のその他の効果としては、アンプに入力される電圧振幅が小さい領域においては、ゲインをかけることで信号振幅を確保することができ、ＳＮ比を改善する効果がある。他には、比較的容量の小さい、ブロック信号線１３を駆動する駆動力に設定する際に設計するのが容易であり、アンプのゲインを上げても高速に読み出すことができる。
【００５６】
更に、上述の帰還容量にアナログ信号を保持させてもよい。その場合にはアナログ信号保持手段２０をなくすことができる。
【００５７】
もしくは列アンプ２１とブロックアンプ２３とをソースフォロワまたはエミッタフォロワとしてもよい。アンプのゲインを容量を用いずに決定することができるため、アンプ毎のゲインばらつきが生じにくくゲインの一様性が高くすることが可能となる。
【００５８】
（実施例４）
図７は、本実施例の撮像装置のブロック図である。
【００５９】
本実施例の実施例１〜３と異なる点は、水平信号線１４に電圧供給部２６を備えている点である。電圧供給部２６は第２スイッチを介することなく水平信号線に所定の電圧を供給する。したがって電圧供給部２６は、列回路３０からのアナログ信号を受けることなく、所定の電圧を水平信号線１４へ供給する。
【００６０】
撮像装置から信号を読み出す期間を２つの期間に分けることができる。１つ目の期間は、画素からのアナログ信号をアナログ信号保持回路２０に保持させる第１期間（以下、ブランキング期間とも呼ぶ）である。２つ目の期間は、クロックに同期した水平走査回路１１によって各列回路３０に含まれる第１スイッチ２２が順番に選択される。そして、アナログ信号保持回路２０に保持されたアナログ信号に応じたレベルに、ブロックアンプ２３を介して水平信号線１４が充電される第２期間（以下水平走査期間とも呼ぶ）である。
【００６１】
ブロックアンプ２３が水平信号線１４の充電を始める前の期間において、水平信号線１４の電位が不定であると、列回路３０に保持されたアナログ信号の大きさに応じて、水平信号線１４の静定にかかる時間の差が大きくなってしまう。そこで、水平走査期間前のブランキング期間中に水平信号線１４を電圧供給部２６からリセット信号に近い電圧に水平信号線１４を充電もしくは放電させておく。これにより高速読出しが可能となる。電圧供給部２６による水平信号線１４の充電もしくは放電時のターゲットとなる電圧をリセット信号としているが、これに限ったことではなく、水平走査期間の動作点レベルに近い信号にすればよい。
【００６２】
（実施例５）
図８に本実施例の撮像装置の等価回路図を示す。実施例１〜４と同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。図８では１つの処理回路に含まれる１つの列回路２０のみを図示しているが、図１等で示したように、実際は複数の処理回路が配され、それぞれの処理回路は複数の列回路を有した構成となっている。
【００６３】
本実施例の１つ目の特徴は、図１で例示した、アナログ信号保持回路２０、列アンプ２１、ブロックアンプ２３の具体的な回路の組み合わせである。
【００６４】
また別の特徴としては、ブロック信号線１３の電位をリセットするリセット部８０３を設けている点である。
【００６５】
まず１つ目の特徴に関して説明する。アナログ信号保持回路２０には垂直信号線１２を介して画素からのアナログ信号が供給される。アナログ信号保持回路２０は、垂直信号線１２に一方の端子が接続された２つのスイッチ２０１Ｓ、２０１Ｎ、各スイッチ２０１Ｓ、２０１Ｎの垂直信号線側と反対側に配された、他方の端子に接続された２つの保持容量２０２Ｓ、２０２Ｎを有している。更に、各保持容量２０２Ｓ、２０２Ｎに接続された２つのスイッチ２０３Ｓ、２０３Ｎを有している。画素からリセット信号が出力されている期間中に、スイッチ２０１Ｎがオンし、保持容量２０２Ｎにリセット信号が保持される。その後、画素から光信号が出力されている期間中にスイッチ２０１Ｓがオンし、保持容量２０２Ｓに光信号が保持される。
【００６６】
保持容量２０２Ｎに保持されたリセット信号は、スイッチ２０３Ｎを介して列アンプ２１に出力される。
【００６７】
列アンプ２１は第１ソースフォロワ回路により構成されており、第１ソースフォロワ回路の入力ゲートを有するソースフォロワトランジスタ８０１とソースフォロワトランジスタ８０１にバイアス電流を供給する電流源８０２を有している。そして、複数の第１スイッチ２２の一端が、複数の第１ソースフォロワ回路の出力ノードに接続されている。
【００６８】
列アンプ２１で増幅された後のリセット信号は、第１スイッチ２２を介してブロック信号線１３に出力される。具体的な動作としては、列アンプ２１によりブロック信号線１３の容量が充電される。ブロック信号線１３には複数の第１スイッチ２２の他端が接続されている。
【００６９】
ブロックアンプ２３は第２ソースフォロワ回路により構成されており、ソースフォロワ回路の入力ゲートを有するソースフォロワトランジスタ８０４とソースフォロワトランジスタ８０４にバイアス電流を供給する電流源８０５を有している。第２ソースフォロワ回路の入力ノードがブロック信号線１３に接続されている。
【００７０】
列アンプ２１で増幅された後のリセット信号がソースフォロワトランジスタ８０４のゲートに入力され、ソースフォロワトランジスタ８０４によりそのゲートに入力された信号に応じたレベルに水平信号線１４の容量が充電される。水平信号線１４に複数の第２スイッチ２４の他端が接続されている。
【００７１】
本実施例によれば、列アンプ２１、ブロックアンプ２３の両者をソースフォロワ回路により構成したため、回路面積を縮小することが可能となり、更に、ブロックアンプごともしくは列回路ごとのゲインばらつきを小さくすることが可能となる。
【００７２】
制御回路、たとえば、図１の水平走査回路１１、により、１つの第１スイッチと１つの第２スイッチとを同時にオンさせて動作させることで、水平信号線１４の容量の充電に要する時間を短くすることができる。また本実施例においても、図３、図４で示した制御パルスで動作させることができる。
【００７３】
また第２ソースフォロワトランジスタ８０４のサイズは、第１ソースフォロワトランジスタ８０１のサイズよりも大きい。ここでサイズはトランジスタのチャネル長とチャネル幅で規定することができる。このような関係とすることで、消費電力を大きくすることなく、第１ソースフォロワトランジスタ８０２及び第２ソースフォロワトランジスタ８０４による充電に要する時間の短縮化を実現することが可能となる。
【００７４】
また、第２スイッチ２４のサイズは、第１スイッチ２２のサイズよりも大きい。ここでサイズはトランジスタのチャネル長とチャネル幅で規定することができる。このような関係とすることで、充電する際の電圧レンジを狭めることなく、充電に要する時間の短縮化を実現することが可能となる。
【００７５】
例えば、第１ソースフォロワトランジスタ８０１を流れるバイアス電流Ｉ２は１２０μＡ、サイズは、Ｗ１／Ｌ１＝９．６／０．８＝１２である。ここでＷ１は第１ソースフォロワトランジスタ８０１のチャネル幅、Ｌ１は第１ソースフォロワトランジスタ８０１のチャネル長である。第２ソースフォロワトランジスタ８０４に流れるバイアス電流Ｉ２は２ｍＡ、サイズはＷ２／Ｌ２＝２５０／０．８＝３１２．５である。ここでＷ２は第２ソースフォロワトランジスタ８０４のチャネル幅、Ｌ２は第２ソースフォロワトランジスタ８０４のチャネル長である。また、第１スイッチ２２のサイズはＷ３／Ｌ３＝１６／０．８＝２０、第２スイッチ２４のサイズはＷ４／Ｌ４＝１００／０．８＝１２５である。ここでＷ３は第１スイッチ２２のチャネル幅、Ｌ３は第１スイッチ２２のチャネル長であり、Ｗ４は第２スイッチ２４のチャネル幅、Ｌ４は第２スイッチ２４のチャネル長である。
【００７６】
以上本発明具体的な実施例を挙げて説明をしたが、本発明の思想を超えない範囲で適宜組み合わせ、変更できる。
【符号の説明】
【００７７】
１３  ブロック信号線
１４  水平信号線
２１  列アンプ
２２  第１スイッチ
２３  ブロックアンプ
２４  第２スイッチ
【図１】
2017034458.tif 000003
【図２】
2017034458.tif 000004
【図３】
2017034458.tif 000005
【図４】
2017034458.tif 000006
【図５】
2017034458.tif 000007
【図６】
2017034458.tif 000008
【図７】
2017034458.tif 000009
【図８】
2017034458.tif 000010