(57)【要約】【課題】基板内に埋め込まれた光電変換層からの電荷の転送効率の低下を抑制しつつ、出力トランジスタのレイアウトの自由度を確保する。【解決手段】分離層２は、互いに隣接する画素ＰＣ間に配置され、画素ＰＣには、半導体基板１内に埋め込まれた光電変換層４が設けられるとともに、半導体基板１内に埋め込まれたゲート電極８が設けられ、ゲート電極８は画素ＰＣの四隅のうちの１つの隅に近接して配置され、半導体基板１内において上部より下部の方が面積が大きい部分を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に埋め込まれた光電変換層を有する画素と、
隣接画素間に配置され、前記半導体基板内で光と電荷の透過とを遮断する分離層と、
第１ゲート絶縁膜を介して前記光電変換層に対向するように前記半導体基板内に埋め込まれた第１ゲート電極とを備え、
前記第１ゲート電極は、前記半導体基板の基板面に投影されたときの面積が上部より下部で大きい部分を有するように前記半導体基板内に埋め込まれている固体撮像装置。
【請求項２】
前記第１ゲート電極の前記下部は略球状体である請求項１に記載の固体撮像装置。
【請求項３】
半導体基板と、
前記半導体基板内に埋め込まれた光電変換層を有する画素と、
隣接画素間に配置され、前記半導体基板内で光と電荷の透過とを遮断する分離層と、
第１ゲート絶縁膜を介して前記半導体基板における前記分離層と近接する画素端部領域内に、前記光電変換層に対向するように埋め込まれた第１ゲート電極とを備え、
前記第１ゲート電極は、前記半導体基板の浅い位置に比べて深い位置での前記光電変換層の中心方向への張り出しが大きい部分を有する固体撮像装置。
【請求項４】
前記第１ゲート電極の下部は平板状である請求項３に記載の固体撮像装置。
【請求項５】
前記第１ゲート電極は、前記画素の四隅のうちの１つの隅に近接して配置されている請求項１または３に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、混色を防止するため、１画素ずつ素子分離する構造があった。また、画素から信号を読み出す出力トランジスタの基板上のレイアウト面積を増大させるため、光電変換層を基板内に埋め込む構造があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２１１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、基板内に埋め込まれた光電変換層からの電荷の転送効率の低下を抑制しつつ、出力トランジスタのレイアウトの自由度を確保することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、半導体基板と、前記半導体基板内に埋め込まれた光電変換層を有する画素と、隣接画素間に配置され、前記半導体基板内で光及び電荷の透過を遮断する分離層と、第１ゲート絶縁膜を介して前記光電変換層に対向するように前記半導体基板内に埋め込まれた第１ゲート電極とを備える。前記第１ゲート電極は、前記半導体基板の基板面に投影されたときの面積が上部より下部で大きい部分を有するように前記半導体基板内に埋め込まれている。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１実施形態に係る固体撮像装置の画素の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線に沿って切断した断面図、図１（ｃ）は、図１（ｂ）のフォトダイオードからの電荷の転送時に経路ＫＴに沿ったポテンシャル分布を示す図である。
【図２】図２（ａ）〜図２（ｄ）は、第１実施形態に係る固体撮像装置の製造方法を示す断面図である。
【図３】図３（ａ）〜図３（ｄ）は、第１実施形態に係る固体撮像装置の製造方法を示す断面図である。
【図４】図４（ａ）は、第２実施形態に係る固体撮像装置の画素の概略構成を示す平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ´線に沿って切断した断面図である。
【図５】図５（ａ）〜図５（ｄ）は、第２実施形態に係る固体撮像装置の製造方法を示す断面図である。
【図６】図６（ａ）〜図６（ｅ）は、第２実施形態に係る固体撮像装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）は、第１実施形態に係る固体撮像装置の画素の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線に沿って切断した断面図、図１（ｃ）は、図１（ｂ）のフォトダイオードからの電荷の転送時に経路ＫＴに沿ったポテンシャル分布を示す図である。なお、この固体撮像装置として、裏面照射型ＣＭＯＳイメージセンサを例にとった。
図１（ａ）および図１（ｂ）において、半導体基板１には画素ＰＣが設けられている。半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＩｎＧａＡｓＰなどを用いることができる。また、半導体基板１には分離層２が埋め込まれている。分離層２は、半導体基板１の裏面に到達することができる。分離層２は、互いに隣接する画素ＰＣ間に配置され、半導体基板１内で光の透過を遮断することができる。分離層２は、光を吸収する光吸収層であってもよいし、光を反射する光反射層であってもよい。この光反射層は、半導体基板１の入射光を全反射させる全反射層であってもよい。分離層２の材料はＳｉＯ２、ＳｉＮあるいはＡｌ２Ｏ３などの絶縁体を用いるようにしてもよいし、あるいは、絶縁体と多結晶シリコンなどの半導体やＷなどの高融点金属を組み合わせて用いるようにしてもよい。
【０００９】
画素ＰＣには、半導体基板１内に埋め込まれた光電変換層４が設けられている。光電変換層４の周囲には、周縁拡散層３が分離層２に隣接して設けられており、互いに逆の導電型を有する光電変換層４と周縁拡散層３の間に形成されるＰＮ接合がフォトダイオードを構成する。半導体基板１の表面側には素子分離絶縁層５が形成されている。素子分離絶縁層５は、画素ＰＣから信号を読み出す出力トランジスタを分離することができる。この出力トランジスタは、光電変換層４に蓄積された電荷ｅ−をフローティングディフュージョン７に転送するリードトランジスタであってもよいし、フローティングディフュージョン７に転送された電荷ｅ−を電圧に変換するアンプトランジスタであってもよいし、フローティングディフュージョン７に転送された電荷ｅ−をリセットするリセットトランジスタであってもよい。
光電変換層４上には、ウェル層６およびフローティングディフュージョン７が半導体基板１に設けられている。ウェル層６には、素子分離絶縁層５で分離されたアクティブ領域を設けることができる。フローティングディフュージョン７は光電変換層４と同じ導電型を有し、これらとは逆の導電型を有するウェル層６が間に介在することにより、光電変換層４とは電気的に分離されて光電変換層４の上方に配置される。画素ＰＣの隅には、ウェル層６のコンタクトをとるコンタクト領域１２が設けられている。
【００１０】
また、画素ＰＣには、リードトランジスタのゲート電極８が設けられている。リードトランジスタのゲート電極８は、半導体基板１内に埋め込まれ、ゲート絶縁膜９Ｃを介して光電変換層４に接対向するように配置することができる。この時、ゲート電極８は、図１（ａ）に示すように、画素ＰＣの四隅のうちの１つの隅に近接して配置することができる。ゲート電極８は、半導体基板１内において上部より下部の方が面積が大きい部分を有する。なお、ここでの面積とは、図１（ａ）中に示されるような基板面にゲート電極８の上部や下部を投影したときの外形（８Ｂ、８Ｃの点線）で表される面積を意味する。例えば、ゲート電極８には、表面電極８Ａ、上部埋込電極８Ｂおよび下部埋込電極８Ｃを設けることができる。表面電極８Ａは半導体基板１上に配置され、上部埋込電極８Ｂおよび下部埋込電極８Ｃは半導体基板１内に埋め込まれている。表面電極８Ａ下にはゲート絶縁膜９Ａが形成され、上部埋込電極８Ｂ下にはゲート絶縁膜９Ｂが形成され、下部埋込電極８Ｃ下にはゲート絶縁膜９Ｃが形成されている。表面電極８Ａは、フローティングディフュージョン７に隣接するように配置することができる。下部埋込電極８Ｃは略球状体を構成することができる。この時、下部埋込電極８Ｃは、光電変換層４の端部近傍から中心側に向かって広がることができる。例えば、下部埋込電極８Ｃの中心が光電変換層４の端部近傍にあるとすると、下部埋込電極８Ｃの表面は光電変換層４の中心に近づけることができる。この時、上部埋込電極８Ｂおよび下部埋込電極８Ｃは、丸底フラスコの形状を取ることができる。ウェル層６上には、アンプトランジスタやリセットトランジスタのゲート電極１０が配置されている。ウェル層６には、ゲート電極１０下のチャネル領域を挟むようにソース層１１Ａおよびドレイン層１１Ｂが形成されている。
【００１１】
なお、半導体基板１はＰ−型、周縁拡散層３およびコンタクト領域１２はＰ＋型、ウェル層６はＰ型、光電変換層４はＮ型、フローティングディフュージョン７、ソース層１１Ａおよびドレイン層１１ＢはＮ＋型に設定することができる。この時、周縁拡散層３の不純物濃度は１０１８〜１０１９程度、ウェル層６の不純物濃度は１０１７程度、光電変換層４の不純物濃度は１０１６〜１０１７程度、フローティングディフュージョン７、ソース層１１Ａおよびドレイン層１１Ｂの不純物濃度は１０２０程度に設定することができる。なお、単位は１／ｃｍ３である。
また、素子分離絶縁層５およびゲート絶縁膜９Ａ〜９Ｃの材料は、例えば、ＳｉＯ２などを用いることができる。ゲート電極８、１０の材料は、例えば、多結晶シリコン、シリサイド、Ｗ、ＣｕまたはＡ１などを用いることができる。
【００１２】
そして、入射光ＬＩが半導体基板１の裏面側から光電変換層４に入射する。そして、光電変換層４において入射光ＬＩが電荷ｅ−に変換され、光電変換層４に蓄積される。この時、光電変換層４に入射した入射光ＬＩが分離層２に到達すると、その入射光ＬＩが分離層２にて反射され、元の光電変換層４に戻される。このため、自身のカラーフィルタとは異なる色のカラーフィルタを通過した入射光ＬＩの画素ＰＣ内への混入を防止することができ、混色を防止することができる。また、分離層２には入射光ＬＩが変換した電荷ｅ−が隣の画素へ混入する電気的混色を抑制する効果もある。
【００１３】
光電変換層４に蓄積された電荷ｅ−を読み出す場合、ゲート電極８にリードトランジスタがオンする電圧が印加される。この時、光電変換層４からフローティングディフュージョン７に向かってポテンシャル勾配が発生し、光電変換層４に蓄積された電荷ｅ−がフローティングディフュージョン７に転送される。ここで、半導体基板１内においてゲート電極８が上部から下部に向かって面積が小さくなる場合（下部埋込電極８Ｃ内の点線）、光電変換層４内のポテンシャルの制御性が弱くなる。このため、図１（ｃ）のＰ２に示すように、光電変換層４に蓄積された電荷ｅ−を読み出す場合、光電変換層４からフローティングディフュージョン７に至る経路ＫＴ上にポテンシャルバリアが発生し、光電変換層４からフローティングディフュージョン７への電荷ｅ−の転送が困難になる。一方、半導体基板１内において上部より下部の方が面積が大きい部分をゲート電極８が有する場合、光電変換層４内のポテンシャルの制御性が強くなる。このため、図１（ｃ）のＰ１に示すように、光電変換層４に蓄積された電荷ｅ−を読み出す場合、光電変換層４からフローティングディフュージョン７に至る経路ＫＴ上にポテンシャルバリアが発生せず、光電変換層４からフローティングディフュージョン７への電荷ｅ−の転送効率を向上させることができる。
また、画素ＰＣの隅にゲート電極８を配置することにより、分離層２の内側においてゲート電極１０のレイアウト面積を増大させることができる。このため、画素ＰＣの中央にゲート電極８を配置した場合に比べて、リードトランジスタ以外の出力トランジスタのサイズの制限を緩和することができ、読み出し速度の低下やノイズの増大を抑制することができる。
【００１４】
図２（ａ）〜図２（ｄ）および図３（ａ）〜図３（ｄ）は、第１実施形態に係る固体撮像装置の製造方法を示す断面図である。
図２（ａ）において、ＰまたはＡｓなどの不純物を半導体基板１にイオン注入することにより、半導体基板１内に光電変換層４を形成する。この時、半導体基板１の表面より深い位置にイオン注入することにより、半導体基板１内に光電変換層４を埋め込むことができる。
次に、図２（ｂ）に示すように、ＣＶＤなどの方法にて半導体基板１上にハードマスク材を成膜する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることでハードマスク材をパターニングし、半導体基板１上にハードマスクＭ１を形成する。この工程により分離層２の形成領域は、ハードマスクＭ１から露出される。なお、ハードマスクＭ１の材料は、例えば、ＳｉＮなどを用いることができる。そして、ハードマスクＭ１を介して半導体基板１をエッチングすることにより、半導体基板１にトレンチＴＨ１を形成する。このトレンチＴＨ１は光電変換層４を貫通する。次に、イオン注入法、固相拡散法またはプラズマドーピング法などにてＢなどの不純物をトレンチＴＨ１の側壁に導入することにより、トレンチＴＨ１の側壁に不純物層３´を形成する。
【００１５】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてトレンチＴＨ１内に分離層２を埋め込む。そして、ハードマスクＭ１を半導体基板１上から除去する。
次に、図２（ｄ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いることで半導体基板１にトレンチＴＨ２を形成する。そして、ＣＶＤなどの方法にてトレンチＴＨ２内に素子分離絶縁層５を埋め込みＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域を形成する。さらに、Ｂなどの不純物を半導体基板１にイオン注入することにより、半導体基板１内にウェル層６を形成する。この時、ウェル層６を形成するための活性化アニールにより、不純物層３´の不純物を拡散させ、周縁拡散層３を形成することができる。
【００１６】
次に、図３（ａ）に示すように、ＣＶＤなどの方法にて半導体基板１上にハードマスク材を成膜する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることでハードマスク材をパターニングし、半導体基板１上にハードマスクＭ２を形成する。この時、上部埋込電極８Ｂの形成領域は、ハードマスクＭ２から露出させることができる。この上部埋込電極８Ｂは、光電変換層４の端部近傍に配置することができる。なお、ハードマスクＭ２の材料は、例えば、ＳｉＮなどを用いることができる。そして、ハードマスクＭ２を介して半導体基板１を異方性エッチングすることにより、半導体基板１に溝穴部ＨＢを形成する。この溝穴部ＨＢは円筒状または逆円錐状に形成することができる。
次に、図３（ｂ）に示すように、ＣＶＤなどの方法にて溝穴部ＨＢの側壁に保護膜３０を形成する。そして、異方性エッチングにより、溝穴部ＨＢの側壁に保護膜３０が残るようにして溝穴部ＨＢの底の保護膜３０を除去する。そして、溝穴部ＨＢの底から半導体基板１を等方性エッチングすることにより、半導体基板１に空洞部ＨＣを形成する。等方性エッチングにて空洞部ＨＣを形成することにより、空洞部ＨＣは略球状をなすことができる。この時、空洞部ＨＣの径は溝穴部ＨＢの径よりも大きくする。
【００１７】
次に、図３（ｃ）に示すように、ハードマスクＭ２および保護膜３０を半導体基板１から除去する。そして、熱酸化などの方法にて半導体基板１の表面および溝穴部ＨＢ、空洞部ＨＣの側壁にゲート絶縁膜９Ａ〜９Ｃをそれぞれ形成する。そして、ＣＶＤなどの方法にて溝穴部ＨＢおよび空洞部ＨＣが埋め込まれるようにして半導体基板１上にゲート電極材を形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることでゲート電極材をパターニングし、ゲート電極８、１０を形成する。そして、ゲート電極８、１０をマスクとしてＰまたはＡｓなどの不純物を半導体基板１にイオン注入することにより、フローティングディフュージョン７、ソース層１１Ａおよびドレイン層１１Ｂを半導体基板１内に自己整合的に形成する。その後、ゲート電極８、１０、フローティングディフュージョン７、ソース層１１Ａおよびドレイン層１１Ｂに接続される配線を形成する。
次に、図３（ｄ）に示すように、ＣＭＰなどの方法にて半導体基板１の裏面を薄膜化することにより、半導体基板１の裏面側で分離層２を露出させる。以上により、図１（ｂ）に示した本実施形態の固体撮像装置を得ることができる。
【００１８】
（第２実施形態）
図４（ａ）は、第２実施形態に係る固体撮像装置の画素の概略構成を示す平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ´線に沿って切断した断面図である。なお、この固体撮像装置として、裏面照射型ＣＭＯＳイメージセンサを例にとった。
図４（ａ）および図４（ｂ）において、半導体基板１には画素ＰＣ´が設けられている。画素ＰＣ´には、図１（ａ）および図１（ｂ）のゲート電極８の代わりにゲート電極８´が設けられている。ゲート電極８´は、その上部が分離層２と近接する半導体基板１の画素端部領域内に設けられるとともに、半導体基板１の浅い位置に比べて深い位置での光電変換層４の中心方向への張り出しが大きい部分を有する。例えば、ゲート電極８´には、下部埋込電極８Ｃの代わりに下部埋込電極８Ｃ´を設ける。下部埋込電極８Ｃ´下にはゲート絶縁膜９Ｃ´が形成されている。この時、下部埋込電極８Ｃ´は、光電変換層４の端部近傍から中心側に向かって張り出した平板状に構成する。この時、上部埋込電極８Ｂおよび下部埋込電極８Ｃ´の断面形状は、Ｌ字状になる。
ここで、ゲート電極８´に下部埋込電極８Ｃ´を設けることにより、ゲート電極８に下部埋込電極８Ｃを設けた構成に比べて、光電変換層４の外部に下部埋込電極８Ｃ´が張り出す部分の体積を減少させることができ、下部埋込電極８Ｃ´の配置位置の自由度を向上させることができる。この時、下部埋込電極８Ｃに比べて下部埋込電極８Ｃ´の方が光電変換層４の中心に近づけやすいため、光電変換層４からフローティングディフュージョン７への電荷ｅ−の転送効率をより一層向上させることができる。
【００１９】
図５（ａ）〜図５（ｄ）および図６（ａ）〜図６（ｅ）は、第２実施形態に係る固体撮像装置の製造方法を示す断面図である。
図５（ａ）において、ＰまたはＡｓなどの不純物を半導体基板１−１にイオン注入することにより、半導体基板１−１に光電変換層４を形成する。この時、光電変換層４は、半導体基板１−１の表面から深さ方向に形成する。
次に、図５（ｂ）に示すように、ＣＶＤなどの方法にて半導体基板１−１上にハードマスク材を成膜する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることでハードマスク材をパターニングし、半導体基板１−１上にハードマスクＭ１１を形成する。この時、ハードマスクＭ１１には、下部埋込電極８Ｃ´の形成領域に対応した開口部Ｋ１が設けられる。ハードマスクＭ１１の材料は、例えば、ＳｉＮなどを用いることができる。そして、ハードマスクＭ１１を介して光電変換層４をエッチングすることにより、光電変換層４に凹部Ｋ２を形成する。
次に、図５（ｃ）に示すように、エピタキシャル成長法にて凹部Ｋ２内に犠牲層２１を選択的に形成する。犠牲層２１は、半導体基板１−１と格子定数が近い材料を選択する。また、犠牲層２１は、半導体基板１−１に対し選択的にエッチングができる材料を選択する。すなわち、犠牲層２１は半導体基板１−１よりもエッチングレートが大きい。例えば、半導体基板１−１がＳｉで構成される場合、犠牲層２１はＳｉＧｅを用いることができる。
次に、図５（ｄ）に示すように、ハードマスクＭ１１を半導体基板１−１上から除去する。そして、エピタキシャル成長法にて光電変換層４および犠牲層２１上に半導体層１−２を形成する。なお、半導体層１−２は、犠牲層２１及び半導体基板１−１と格子定数が近い材料を選択する。また、半導体層１−２は、犠牲層２１を選択的にエッチングできる材料を選択する。この時、半導体層１−２は、半導体基板１−１と同じ材料を用いるようにしてもよい。例えば、半導体基板１−１がＳｉ、犠牲層２１がＳｉＧｅで構成される場合、半導体層１−２はＳｉを用いることができる。ここで形成された半導体層１−２は、最終的に得られる固体撮像装置における基板の一部を構成し、以下半導体基板１−１および半導体層１−２を合わせて半導体基板１とする。
次に、図６（ａ）に示すように、図２（ｂ）〜図２（ｄ）と同様の方法で半導体基板１にトレンチＴＨ１を形成する。次に、イオン注入法、固相拡散法またはプラズマドーピング法などにてＢなどの不純物をトレンチＴＨ１の側壁に導入することにより、トレンチＴＨ１の側壁に不純物層３´を形成する。次に、ＣＶＤなどの方法にてトレンチＴＨ１内に分離層２を埋め込む。次に、フォトリソグラフィー技術およびドライエッチング技術を用いることで半導体基板１にトレンチＴＨ２を形成する。そして、ＣＶＤなどの方法にてトレンチＴＨ２内に素子分離絶縁層５を埋め込む。さらに、Ｂなどの不純物を半導体基板１にイオン注入することにより、半導体基板１内にウェル層６を形成する。この時、ウェル層６を形成するための活性化アニールにより、不純物層３´の不純物を拡散させ、周縁拡散層３を形成することができる。
【００２０】
次に、図６（ｂ）に示すように、ＣＶＤなどの方法にて半導体基板１上にハードマスク材を成膜する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることでハードマスク材をパターニングし、半導体基板１上にハードマスクＭ２２を形成する。この時、上部埋込電極８Ｂの形成領域は、ハードマスクＭ２２から露出される。なお、ハードマスクＭ２２の材料は、例えば、ＳｉＮなどを用いることができる。そして、ハードマスクＭ２２を介して半導体基板１を異方性エッチングすることにより、半導体基板１に溝穴部ＨＢを形成する。この時、溝穴部ＨＢは犠牲層２１を露出させる。
次に、図６（ｃ）に示すように、溝穴部ＨＢの底から犠牲層２１を選択的にエッチングすることにより、半導体基板１に空洞部ＨＣ´を形成する。ここで、犠牲層２１を選択的に除去することにより、半導体層１−２の浸食を防止しつつ、空洞部ＨＣ´を半導体層１−２下に配置することができる。この時、空洞部ＨＣ´は平板状をなすことができ、光電変換層４の中心方向に張り出すことができる。
【００２１】
次に、図６（ｄ）に示すように、ハードマスクＭ２２を半導体基板１から除去する。そして、熱酸化などの方法にて半導体基板１の表面および溝穴部ＨＢ、空洞部ＨＣ´の側壁にゲート絶縁膜９Ａ、９Ｂ、９Ｃ´をそれぞれ形成する。そして、ＣＶＤなどの方法にて溝穴部ＨＢおよび空洞部ＨＣ´が埋め込まれるようにして半導体基板１上にゲート電極材を形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることでゲート電極材をパターニングし、ゲート電極８´、１０を形成する。そして、ゲート電極８´、１０をマスクとしてＰまたはＡｓなどの不純物を半導体基板１にイオン注入することにより、フローティングディフュージョン７、ソース層１１Ａおよびドレイン層１１Ｂを半導体基板１内に自己整合的に形成する。その後、ゲート電極８´、１０、フローティングディフュージョン７、ソース層１１Ａおよびドレイン層１１Ｂに接続される配線を形成する。
次に、図６（ｅ）に示すように、ＣＭＰなどの方法にて半導体基板１の裏面を薄膜化することにより、半導体基板１の裏面側で分離層２を露出させる。以上により、図４（ｂ）に示した本実施形態の固体撮像装置を得ることができる。
【００２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２３】
１  半導体基板、２  分離層、３  周縁拡散層、４  光電変換層、５  素子分離絶縁層、６  ウェル層、７  フローティングディフュージョン、８、８´、１０  ゲート電極、８Ａ  表面電極、８Ｂ  上部埋込電極、８Ｃ、８Ｃ´  下部埋込電極、９Ａ〜９Ｃ、９Ｃ´  ゲート絶縁膜、１１Ａ  ソース層、１１Ｂ  ドレイン層、１２  コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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