(57)【要約】【課題】電力変換器におけるスイッチング素子の発振および誤動作を抑制する。【解決手段】スイッチング素子１１と、このスイッチング素子１１の端子に電気的に接続されたスタブ１４を有する発振抑制回路を備えた電力変換器。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子と、このスイッチング素子の端子に電気的に接続されたスタブを有する発振抑制回路を備えた電力変換器。
【請求項２】
前記発振抑制回路は、前記スイッチング素子のドレイン端子に電気的に接続したことを特徴とする請求項１に記載の電力変換器。
【請求項３】
前記発振抑制回路は、前記スイッチング素子のソース端子に電気的に接続したことを特徴とする請求項１に記載の電力変換器。
【請求項４】
前記発振抑制回路は、前記スイッチング素子のゲート端子に電気的に接続したことを特徴とする請求項１に記載の電力変換器。
【請求項５】
前記スタブは、発振周波数の１／４波長の奇数倍の長さを持ち、先端が開放されたことを特徴とする請求項１から請求項４のいずれか１項に記載の電力変換器。
【請求項６】
前記スタブは、電線で構成したことを特徴とする請求項５に記載の電力変換器。
【請求項７】
前記スタブは、基板パターンで構成したことを特徴とする請求項５に記載の電力変換器。
【請求項８】
前記基板パターンは、複数の層で構成されたことを特徴とする請求項７に記載の電力変換器。
【請求項９】
前記基板パターンは、前記スイッチング素子が実装された回路基板とは別基板の上に構成されたことを特徴とする請求項７に記載の電力変換器。
【請求項１０】
前記別基板の基材は、前記スイッチング素子が実装された回路基板の基材より高い誘電率を持つことを特徴とする請求項９に記載の電力変換器。
【請求項１１】
前記別基板の基材は、前記スイッチング素子が実装された回路基板の基材より薄いことを特徴とする請求項９または請求項１０に記載の電力変換器。
【請求項１２】
前記スイッチング素子は、ワイドバンドギャップ半導体であることを特徴とする請求項１から請求項１１のいずれか１項に記載の電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング素子を有する電力変換器に関するものである。
【背景技術】
【０００２】
電力変換器の高効率化と小型化のため、スイッチング素子として高速スイッチングおよび低オン抵抗のものが使用される。しかし、スイッチング速度が速くなるほど、回路寄生成分の影響を受けやすくなり、スイッチング素子の発振、誤動作が問題となる。
【０００３】
例えば、高速スイッチングおよび低オン抵抗のスイッチング素子として注目されるＧａＮ（ガリウムナイトライド）の場合について考える。ＧａＮは入力容量Ｃｉｓｓや出力容量Ｃｏｓｓなどの浮遊容量がＳｉ（シリコン）ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）より１桁小さいことを利用して、高速スイッチングを実現している。
【０００４】
一方、浮遊容量が非常に小さいためにＱ値が高くなりやすく、回路寄生インダクタンスと浮遊容量との共振周波数でインピーダンスが極端に低くなる。浮遊容量が小さいことから来るこの両特性によって、スイッチングのタイミングでスイッチング素子のドレインソース間、ゲートソース間に発振が起こり、スイッチング素子が誤動作、破損する原因となる。
【０００５】
上記例では、スイッチング素子としてＧａＮを取り上げたが、浮遊容量を小さくすることで高速スイッチングを実現しているスイッチング素子であれば、Ｓｉ  ＭＯＳＦＥＴ、ＳｉＣ（シリコンカーバイド）ＭＯＳＦＥＴ等でも同様である。また、スイッチング素子の種類に関わらず、回路パターンや配線の引き回し等により回路寄生インダクタンスが大きく、Ｑ値が高くなっている場合でも同様である。
【０００６】
このようなスイッチング素子の誤動作や寄生発振を防ぐため、正側電力端子にドレインが接続された第１のＭＩＳＦＥＴと、出力端子にドレインが接続された第２のＭＩＳＦＥＴとを備え、第１のＭＩＳＦＥＴのゲートおよびソース間に、ソースからゲートに向けて導通する電流経路を形成する制御回路（ゲートダイオード）を設けたものが知られている。さらにドレイン電圧サージを低減するために、正側電力端子と負側電力端子間にスナバキャパシタを接続することも記載されている。（特許文献１参照）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−１２６３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、スイッチング素子のゲートとソース間に、ツェナーダイオードやショツトキーバリアダイオードなどのゲートダイオードを接続することで発振を抑制している。しかし、この方法ではダイオード損失の発生やスイッチング素子の損失増加を招き、電力変換器の効率低下、またスイッチング素子用冷却器の大型化が課題となる。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、電力変換器の高効率化、小型化を維持しながら、スイッチング素子の発振を抑制するようにした電力変換器を得ることを目的とするものである。
【課題を解決するための手段】
【００１０】
この発明に係る電力変換器は、スイッチング素子と、このスイッチング素子の端子に電気的に接続されたスタブを有する発振抑制回路を備えたものである。
【発明の効果】
【００１１】
この発明によれば、スイッチング素子の端子にスタブを有する発振抑制回路を接続することで、スイッチング素子の損失を増やすことなく、スイッチング素子の発振、誤動作を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に係る電力変換器の基本構成図である。
【図２】電力変換器を構成するスイッチング素子周辺の寄生成分を含めた等価回路図である。
【図３】この発明によるスタブによる発振抑制の原理図である。
【図４】この発明の実施の形態２に係る電力変換器の基本構成図である。
【図５】この発明の実施の形態２に係る電力変換器の他の構成による基本構成図である。
【図６】この発明の実施の形態２に係る電力変換器の他の構成による基本構成図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
以下、この発明の実施の形態１に係る電力変換器を図１から図３に基づいて説明する。
図１は実施の形態１の電力変換器に使用されるスイッチング素子の周辺の構成図を示し、インバータやコンバータなどの電力変換器は、複数のスイッチング素子１１が正側電力端子と負側電力端子間にハーフブリッジ構成やフルブリッジ構成に接続されて構成される。
【００１４】
図１において、スイッチング素子１１は電力変換器を構成するＭＯＳＦＥＴなどのスイッチング素子の１つを示し、ドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇを備えている。回路基板１２にはプリント配線などにより複数の基板パターン１３が形成され、スイッチング素子１１のドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇの各端子はそれぞれの基板パターン１３に半田等で電気的に接続されている。スイッチング素子１１のドレイン端子Ｄには、スタブ用の電線１４の一端が電気的に接続され、スタブ用の電線１４の他端はどこにも接続されず開放状態となっている。また、スタブ用の電線１４の長さは、後述する発振周波数の１／４波長の奇数倍である。
【００１５】
なお、スタブとは、高周波回路における伝送線路に並列に接続される分布定数線路であって、終端負荷と線路長の波長に対する比により、入力端から見てキャパシタになったりインダクタになったりするものである。
スイッチング素子１１のドレイン端子Ｄに接続したスタブによる発振抑制原理を説明するため、まず、スタブがない場合の発振原理について説明する。
【００１６】
寄生成分を含めたスイッチング素子１１の周辺の等価回路を図２に示す。スイッチング素子１１は、スイッチング素子の浮遊容量２１と、スイッチング素子のボンディングワイヤーやリード端子等の寄生インダクタンス２２を有する。基板パターン１３は、寄生インダクタンス２３を有する。
【００１７】
スイッチング素子１１のドレインソース間の浮遊容量２１が小さく、スイッチング素子１１の寄生インダクタンス２２と基板パターン１３の寄生インダクタンス２３が大きい場合、Ｑ値が高くなり、スイッチングのタイミングでドレインソース間に発振が起こる。
発振周波数ｆは、スイッチング素子１１や基板パターン１３等からなる回路一巡の寄生インダクタンス成分Ｌと、スイッチング素子１１のドレインソース間の浮遊容量Ｃで決まり、以下の式（１）で求まる。
【数１】
2017216412.tif 000003
また、その時の発振周波数ｆの波長λは、真空中での伝播速度Ｃｏを用いて以下の式（２）で求まる。
【数２】
2017216412.tif 000004
【００１８】
次に、スタブによる発振抑制原理を説明する。スタブによる発振抑制原理の模式図を図３に示す。
図３において、３１はスタブ用の電線１４（左端がスイッチング素子１１との接続点、右端がスタブの先端部）、３２は発振周波数の入射波、３３は反射波である。また、スタブ用の電線１４の長さは発振周波数の１／４波長とする。
【００１９】
上述のスイッチング素子１１のドレインソース間に発振が起こると、発振周波数の信号がスイッチング素子１１とスタブ用の電線１４の接続点からスタブ用の電線１４内に入射する。スタブ用の電線１４の長さが発振周波数の１／４波長分であるため、入射波は１／４波長進み、スタブ用の電線１４の先端で反射する。スタブ用の電線１４の先端は開放されているため、反射波の位相は入射波と１８０度ずれ、入射波と反射波が互いに打ち消し合う。以上の原理で発振周波数はキャンセルされ、スイッチング素子１１の発振が抑制できる。
このようにスタブ用の電線１４は、スイッチング素子１１の発振を抑制するので、発振抑制回路として機能する。
【００２０】
なお、スイッチング素子１１としては、ＭＯＳＦＥＴに限らず、ＩＧＢＴなど全てのパワー回路用スイッチング素子が使用でき、特にワイドバンドギャップ半導体が好ましい。また、スイッチング素子１１の素材はＳｉ（シリコン）のみならず、ＳｉＣ（シリコンカーバイド）、ＧａＮ（ガリウムナイトライド）等のワイドギャップ半導体の場合でもよい。
スタブ用の電線１４は、上記ではドレイン端子Ｄに接続したが、スイッチング素子１１のソース端子Ｓに接続してもよい。
【００２１】
また、スイッチング素子１１のゲートソース間浮遊容量が小さく、ゲートソース間が発振した場合は、スイッチング素子１１のゲート端子Ｇまたはソース端子Ｓにスタブ用の電線１４を接続しても同様の効果が得られる。
以上のように、実施の形態１の発明は、スイッチング素子１１のドレイン、ソース、ゲートのいずれかの端子に、スタブ用の電線１４を有する発振抑制回路を接続するだけで、スナバ損失やスイッチング素子の損失を増やすことなく、スイッチング素子１１の発振や
誤動作を抑制することができる。
【００２２】
実施の形態２．
次に、この発明の実施の形態２に係る電力変換器を図４から図６に基づいて説明する。
図４から図６は実施の形態２の電力変換器に使用されるスイッチング素子の周辺の各構成図を示し、インバータやコンバータなどの電力変換器は複数のスイッチング素子１１が正側電力端子と負側電力端子間にブリッジ構成に接続されて構成される。なお、図４から図６において、図１と同じまたは相当する部分には同じ符号を付して、詳細な説明は省略する。
【００２３】
まず図４において、スイッチング素子１１は電力変換器を構成するＭＯＳＦＥＴなどのスイッチング素子の１つを示し、ドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇを備えている。回路基板１２には複数の基板パターン１３が形成され、スイッチング素子１１のドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇの各端子はそれぞれの基板パターン１３に半田等で電気的に接続されている。上記構成は実施の形態１の図１と同じである。
【００２４】
実施の形態１のスタブは、スイッチング素子１１の端子に電気的に接続される電線１４で構成したが、実施の形態２のスタブは、スイッチング素子１１のドレイン端子Ｄが接続される基板パターン１３の一部にスタブ用の基板パターン４４として構成したものである。
図４に示す通り、スタブ用の基板パターン４４は、ドレイン端子Ｄが接続される基板パターン１３から延長して渦巻き状に回路パターンを引くことで構成されている。
スタブ用の基板パターン４４の先端は開放状態となっており、基板パターン４４の長さは、発振周波数の１／４波長の奇数倍となっている。
このように構成することで、スタブ用の基板パターン４４がスイッチング素子１１の発振を抑制する発振抑制回路として機能し、また基板パターンの一部として構成されるので、回路基板１２上の占有面積を抑制でき、電力変換器の小型化に効果的である。
【００２５】
また、スタブを基板パターンで構成する場合、図５に示す通り、複数の層を使って基板パターンを引き、各層をスルホールなどで接続して構成した基板パターン５４にしてもよい。さらに、図５のように基板パターン５４は、らせん状にパターンを引くことで基板上の占有面積を抑制でき、電力変換器の小型化に効果的である。
【００２６】
また、スタブを基板パターンで構成する場合、図６に示す通り、スイッチング素子１１が実装された回路基板１２とは別の基板６５の上に、スタブ用の基板パターン６４として構成し、スタブ用の基板パターン６４を基板パターン１３と電気的に接続して構成してもよい。
【００２７】
スタブの基板パターン６４を別基板６５の上に構成する場合、スイッチング素子１１が実装された回路基板１２より高い誘電率の基材を使用した別基板を使用することで、発振周波数の波長が短くなり、スタブの長さを短縮できる。これにより、基板上の占有面積を抑制でき、電力変換器の小型化に効果的である。発振周波数の波長λａは、発振周波数ｆ、速度Ｃｏ、基材の実効比誘電率εｒを用いて以下の式（３）で求まる。
【数３】
2017216412.tif 000005
【００２８】
また、スタブの基板パターン６４を別基板６５の上に構成する場合、スイッチング素子１１が実装された回路基板１２より基材厚みが薄い基板を使用することで、発振周波数の波長が短くなり、スタブの長さを短縮できる。これにより、基板上の占有面積を抑制でき、電力変換器の小型化に効果的である。
なお、図４から図６においては、スタブ用の基板パターン４４、５４、６４は、スイッチング素子１１のドレイン端子Ｄが接続される基板パターン１３に接続した例を示したが、実施の形態１でも説明したように、スイッチング素子１１のソース端子Ｓまたはゲート端子Ｇが接続される基板パターン１３に接続してもよい。
【００２９】
以上、この発明の実施の形態を記述したが、この発明は実施の形態に限定されるものではなく、種々の設計変更を行うことが可能であり、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００３０】
１１：スイッチング素子、  １２：回路基板、  １３：基板パターン、
１４：スタブ用電線（発振抑制回路）、４４：スタブ用基板パターン（発振抑制回路）、５４：スタブ用基板パターン（発振抑制回路）、６４：スタブ用基板パターン、
６５：スタブ用別基板、Ｄ：ドレイン端子、Ｓ：ソース端子、Ｇ：ゲート端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成29年4月21日(2017.4.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチング素子と、このスイッチング素子の端子に電気的に接続されたスタブを有する発振抑制回路を備え、前記スタブは発振周波数の１／４波長の奇数倍の長さを持ち、先端が開放された基板パターンで構成され、前記基板パターンは、前記スイッチング素子が実装された回路基板とは別基板の上に構成されたことを特徴とする電力変換器。
【請求項２】
前記発振抑制回路は、前記スイッチング素子のドレイン端子に電気的に接続したことを特徴とする請求項１に記載の電力変換器。
【請求項３】
前記発振抑制回路は、前記スイッチング素子のソース端子に電気的に接続したことを特徴とする請求項１に記載の電力変換器。
【請求項４】
前記発振抑制回路は、前記スイッチング素子のゲート端子に電気的に接続したことを特徴とする請求項１に記載の電力変換器。
【請求項５】
前記基板パターンは、複数の層で構成されたことを特徴とする請求項１から請求項４のいずれか１項に記載の電力変換器。
【請求項６】
前記別基板の基材は、前記スイッチング素子が実装された回路基板の基材より高い誘電率を持つことを特徴とする請求項１から請求項４のいずれか１項に記載の電力変換器。
【請求項７】
前記別基板の基材は、前記スイッチング素子が実装された回路基板の基材より薄いことを特徴とする請求項１から請求項４、請求項６のいずれか１項に記載の電力変換器。
【請求項８】
前記スイッチング素子は、ワイドバンドギャップ半導体であることを特徴とする請求項１から請求項７のいずれか１項に記載の電力変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明に係る電力変換器は、スイッチング素子と、このスイッチング素子の端子に電気的に接続されたスタブを有する発振抑制回路を備え、スタブは発振周波数の１／４波長の奇数倍の長さを持ち、先端が開放された基板パターンで構成され、基板パターンは、スイッチング素子が実装された回路基板とは別基板の上に構成されたものである。