(57)【要約】【課題】ゲート抵抗の増加が抑制可能である半導体装置の構造を提案する。【解決手段】実施形態によれば、半導体装置は、基板と、ゲート電極を備える。前記ゲート電極は、第１絶縁膜を介して前記基板上に形成された、第１仕事関数を有する第１電極と、第２絶縁膜を介して前記基板上に形成された、前記第１仕事関数とは異なる第２仕事関数を有する第２電極と、を備える。前記第１電極は、当該ゲート電極の幅方向に中空を有する矩形状に形成されており、当該ゲート電極の長さ方向における側面に、前記幅方向に向けてスリットが形成されている。前記第２電極は、前記第１電極の前記スリットを含む側面に沿って形成されている。【選択図】図１
2017163048.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１絶縁膜を介して前記基板上に形成された、第１仕事関数を有する第１電極と、第２絶縁膜を介して前記基板上に形成された、前記第１仕事関数とは異なる第２仕事関数を有する第２電極と、を備えるゲート電極であって、前記第１電極は、当該ゲート電極の幅方向に中空を有する矩形状に形成されており、当該ゲート電極の長さ方向における前記第１電極の側面に、前記幅方向に向けてスリットが形成されており、前記第１電極の前記スリットを含む側面に沿って前記第２電極が形成されている、ゲート電極と、
を備える半導体装置。
【請求項２】
前記ゲート電極は、前記基板のアクティブ領域をまたぐように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第１電極の前記スリットは、前記基板上の前記アクティブ領域とは異なる領域上に形成される、請求項２に記載の半導体装置。
【請求項４】
前記第１電極の前記スリットをまたぐように形成されたコンタクトプラグであって、前記第１電極と前記第２電極とを電気的に接続する、コンタクトプラグを更に備える、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１電極は、前記中空が形成された当該第１電極の内側及び外側のいずれかの側面に前記スリットを有する、請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
基板上に、第１絶縁膜を介して、第１仕事関数を有する第１電極を、前記第１電極の幅方向に中空を有する矩形状に、かつ、前記第１電極の長さ方向の側面にスリットを有するように形成するステップと、
前記基板上及び前記第１電極の側面に、第２絶縁膜を介して、前記第１仕事関数とは異なる第２仕事関数を有する第２電極を形成するステップと、
前記第１電極の側面のうち、前記スリットを有しない側面に形成された前記第２電極を剥離し、ゲート電極を形成するステップと、
前記ゲート電極の側面に、絶縁性の側壁を形成するステップと、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＲＦ回路向けのアナログ回路においては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のトランスコンダクタンス（Ｇｍ）を高くすることと、出力抵抗を大きくすることが重要である。一般的な構造のＭＯＳＦＥＴでは、トランスコンダクタンス（Ｇｍ）を向上するためには、ゲート長を短くする必要がある。しかし、ゲート長を短くすると出力抵抗の低下を招くとともに、ドレインに高電圧を印加した場合にパンチスルーが発生しやすく、ドレインとソースがショートする危険性が増加する問題もある。
【０００３】
ソース側とドレイン側で異なる仕事関数のゲート電極を使用したＤＷＦ−ＭＯＳＦＥＴ（Dual Work Function Metal-Oxide-Semiconductor Field Effect Transistor、以下ＤＷＦ−ＦＥＴと呼ぶ）は、ゲート長を短くすることなくトランスコンダクタンス（Ｇｍ）を向上させることが可能な技術として現在盛んに研究されている。しかしながら、ＤＷＦ−ＦＥＴにおいても、電極のレイアウトにより、ゲート抵抗が増加してしまうという課題が残る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−４５９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ゲート抵抗の増加が抑制可能である半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、半導体装置は、基板と、ゲート電極を備える。前記ゲート電極は、第１絶縁膜を介して前記基板上に形成された、第１仕事関数を有する第１電極と、第２絶縁膜を介して前記基板上に形成された、前記第１仕事関数とは異なる第２仕事関数を有する第２電極と、を備える。前記第１電極は、当該ゲート電極の幅方向に中空を有する矩形状に形成されており、当該ゲート電極の長さ方向における側面に、前記幅方向に向けてスリットが形成されている。前記第２電極は、前記第１電極の前記スリットを含む側面に沿って形成されている。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体装置の断面を模式的に示す平面図。
【図２】図１における、Ａ−Ａ’端面図及びＢ−Ｂ’端面図。
【図３】本実施形態に係る半導体装置のプロセスを示す平面図及び端面図。
【図４】本実施形態に係る半導体装置の図３に続くプロセスを示す平面図及び端面図。
【図５】本実施形態に係る半導体装置の図４に続くプロセスを示す平面図及び端面図。
【図６】一変形例に係る半導体装置の平面図及び端面図。
【図７】別の変形例に係る半導体装置の平面図。
【図８】さらに別の変形例に係る半導体装置の平面図。
【図９】さらに別の変形例に係る半導体装置の平面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。
【０００９】
本実施形態は、半導体装置において、第１仕事関数を有する第１電極と第２仕事関数を有する第２電極とを接続するコンタクトプラグと、第２電極との接触する面積を広くすることにより、ゲート抵抗の低下を図るとともに、コンタクトプラグを接続するコンタクトプラグ領域のレイアウトの自由度を上げようとするものである。より詳しく、以下に説明する。
【００１０】
図１は、本実施形態に係る半導体装置１の平面視の断面図を模式的に示す図である。この図１に示すように、本実施形態に係る半導体装置１は、基板２と、アクティブ領域３と、トランジスタ、例えばＤＷＦ−ＦＥＴ  ４とを備えて構成される。なお、層間絶縁膜や金属配線等は、以下の図においては省略している。
【００１１】
基板２は、例えば、所謂シリコンウエハなどの半導体基板である。アクティブ領域３は、例えば、基板２に形成されたウェル領域などの領域である。このアクティブ領域３は、図１に示すように、例えば、ＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜により、他のアクティブ領域とは分離されている。
【００１２】
以下の説明においては、特に断りのない限り、電極の幅Ｗとは、アクティブ領域３上におけるゲート幅を意味するものとし、電極の長さＬとは、アクティブ領域３上におけるゲート長方向の電極の長さを意味するものとする。同様に、後述する第１電極１０の長さをＬ１、第２電極１２の長さをＬ２とする。また、幅方向とは、図１において、電極の長さの方向であるアクティブ領域３とほぼ垂直な方向であるものとし、長さ方向とは、電極の幅の方向であるアクティブ領域３とほぼ平行な方向であるものとする。
【００１３】
ＤＷＦ−ＦＥＴ  ４は、基板２及びアクティブ領域３上に形成されるトランジスタであり、第１電極１０と、第２電極１２と、側壁１４と、コンタクトプラグ領域１６とを主として備えて構成される。第１電極１０は、第１仕事関数を有する電極であり、第２電極１２は、第１仕事関数とは異なる第２仕事関数を有する電極である。これらの第１電極１０と第２電極１２によりゲート電極Ｇが構成される。
【００１４】
図１に示すように、第１電極１０は、後述する第１絶縁膜を介して、平面視において、内側に中空を有する矩形状に、かつ、この中空の矩形状の内側の側面にスリットＳＬ１を有するように、基板２上に形成される。このスリットＳＬ１は、第１電極１０の長さ方向の側面を第１電極１０の幅方向に切り欠くように、基板２上のアクティブ領域３上とは異なる領域に、形成されている。また、このスリットＳＬ１は、中空でもよい。さらにこのスリットＳＬ１は、第１電極１０の内側の側面と、外側の側面とが連続した側面とならないよう、平面視において第１電極１０を貫通しないように形成される。
【００１５】
第２電極１２は、第２絶縁膜１８を介して、第１電極１０のスリットを有する内側の側面に接するように、基板２上に形成される。すなわち、第２電極１２は、基板２及び第１電極１０の双方に、第２絶縁膜を介して接するように形成される。この第２電極１２は、第１電極１０のスリット内において、その間にスリットＳＬ２が存在するように形成される。この場合、第１電極１０に形成されたスリットＳＬ１のスリット幅ＤＳは、第２電極１２の長さＬ２の２倍より大きく形成されている。
【００１６】
第１電極１０と第２電極１２により構成されるゲート電極Ｇは、基板２上にアクティブ領域３をまたぐように形成されている。そして、これらの第１電極１０と第２電極１２により、アクティブ領域３は、平面視において、ゲート電極Ｇの内側部分と外側部分に分割される。例えば、第１仕事関数が、第２仕事関数より小さい仕事関数である場合、仕事関数の大きい第２電極１２側である内側部分３ａがソース領域となる。同様に、仕事関数の小さい第１電極１０側である外側部分３ｂがドレイン領域となる。また、ソース領域とドレイン領域を入れ替える場合には、第１仕事関数と第２仕事関数の大小関係を入れ替える。
【００１７】
側壁１４ａ、１４ｂは、基板２において、ソース領域とドレイン領域を形成するためにゲート電極Ｇの側面に設けられる絶縁性の側壁である。本実施形態においては、第２電極１２のスリットＳＬ２には、側壁１４は、形成されないように構成される。すなわち、第１電極１０の外側の側面に側壁１４ａが形成され、第２電極１２の内側の側面のうちスリットＳＬ２以外の側面において側壁１４ｂが形成される。
【００１８】
コンタクトプラグ領域１６は、第１電極１０と、第２電極１２とを電気的に接続するコンタクトプラグが設置されるための領域である。本実施形態において、コンタクトプラグ領域１６は、第１電極１０のスリットＳＬ１をまたぐように形成される。
【００１９】
図２（ａ）は、図１におけるコンタクトプラグ領域１６にコンタクトプラグ５が設置された様子を示すＡ−Ａ’端面図である。図１は、図２（ａ）、図２（ｂ）におけるＣ−Ｃ’断面図に相当する。この図２（ａ）に示すように、第１電極１０と、第２電極１２は、第２絶縁膜１８を介して接するように形成されている。そして、コンタクトプラグ領域１６は、コンタクトプラグ５が、ゲート電極Ｇの上面及びスリットＳＬ１、ＳＬ２内において、第１電極１０上と第２電極１２上に接し、かつ、第２電極１２の側面に接するように形成される。
【００２０】
図２（ｂ）は、図１におけるＢ−Ｂ’端面図である。この図２（ｂ）に示すように、第１電極１０と第２電極１２は、第２絶縁膜１８を介して接するように形成される。さらに、側壁１４ａは、第２絶縁膜１８を介して第１電極１０の第２電極１２と逆側の側面に形成され、側壁１４ｂは、第２電極１２の第２絶縁膜１８と反対側の側面に形成される。図２（ａ）に示すように、第２電極１２の側面に形成される側壁１４ｂは、スリットＳＬ２部分においては、取り除かれている。
【００２１】
次に、図を用いて、上述した半導体装置１の製造プロセスについて説明する。図３乃至図５は、本実施形態に係る半導体装置１の製造プロセスを示す図である。
【００２２】
まず、図３（ａ）に示すように、アクティブ領域３が形成された基板２上に第１仕事関数を有する第１電極１０を形成する。第１電極１０は、第１絶縁膜２０を介して基板２上にアクティブ領域３をまたぐように形成される。この第１電極１０は、幅方向に中空を有する矩形状に、その長さ方向における内側の側面に、幅方向のスリットを設けるような形状をしている。この工程は、例えば、熱酸化法によりゲート絶縁膜材を形成し、その上にポリシリコンを堆積させることによりゲート電極材を形成し、その後、エッチングによりスリットＳＬ１を有する中空の矩形状に成形し、第１電極１０を形成する。
【００２３】
図３（ｂ）は、図３（ａ）における第１電極１０のＢ−Ｂ’端面図である。図３（ａ）は、図３（ｂ）におけるＣ−Ｃ’断面図に相当する平面図である。この図３（ｂ）に示すように、上記のプロセスにより、第１電極１０は、アクティブ領域３（基板２）上に第１絶縁膜２０を介して形成される。
【００２４】
次に、図４（ａ）に示すように、基板２上及び第１電極１０の側面に、第２絶縁膜１８を介して第１仕事関数とは異なる第２仕事関数を有する第２電極１２を形成する。例えば、第２絶縁膜１８を形成した後に、サイドウォールを形成するプロセスにより、第２電極１２を形成する。このプロセスにより、第１電極１０の内側と外側の両側面に第２絶縁体１８を介して第２電極１２が形成される。
【００２５】
図４（ｂ）は、図４（ａ）における第１電極１０及び第２電極１２のＢ−Ｂ’端面図である。図４（ａ）は、図４（ｂ）におけるＣ−Ｃ’断面図に相当する平面図である。この図４（ｂ）に示すように、上記のプロセスにより、アクティブ領域３（基板２）上と第１電極１０の両側の側面に第２絶縁膜１８が形成される。そして、この第２絶縁膜１８を介してアクティブ領域３（基板２）上に第１電極１０の側面に接するように、第２電極１２が形成される。
【００２６】
次に、図５（ａ）に示すように、第１電極１０の片側の側面に形成された第２電極１２を剥離する。この第２電極１２の剥離により、ＤＷＦ−ＦＥＴ  ４のソース領域３ａとドレイン領域３ｂとが選択される。ＤＷＦ−ＦＥＴ  ４のソース領域３ａは、第２電極１２と平面視において接する側のアクティブ領域３の領域であり、ドレイン領域３ｂは、第１電極１０と平面視において第２絶縁膜１８を介して接する側のアクティブ領域３の領域である。図５（ａ）においては、ゲート電極の矩形の中空部分のアクティブ領域３がソース領域３ａ、矩形の外側のアクティブ領域３がドレイン領域３ｂとなる。
【００２７】
図５（ｂ）は、図５（ａ）における第１電極１０及び第２電極１２のＢ−Ｂ’端面図である。図５（ａ）は、図５（ｂ）におけるＣ−Ｃ’断面図に相当する平面図である。この図５（ｂ）に示すように、上記のプロセスにより、第１電極１０の一方の側面の第２電極１２が剥離され、他方の側面に第２電極１２が形成されている状態となる。
【００２８】
上記のプロセスの後、絶縁性の側壁１４ａ、１４ｂを第１電極１０及び第２電極１２の側面に形成する。続いて、スリットに形成されている第２電極１２の側面に形成された側壁１４を除去することにより、図１及び図２（ａ）、図２（ｂ）に示すようなゲート電極が形成される。この側壁１４ａ、１４ｂを形成する工程と、スリットに形成されている第２電極１２の側面に形成された側壁１４ｂを除去する工程は、例えば、側壁１４を形成する絶縁膜を基板２上に堆積させた後に、異方的にエッチングをすることにより同一工程として行うことも可能である。
【００２９】
次に、通常のＭＯＳＦＥＴのプロセスと同様のプロセスにより、ソース領域３ａとドレイン領域３ｂとを形成する。例えば、アクティブ領域３においてソース領域とドレイン領域を形成する表面の第２絶縁膜１８を取り除いた後に、アクティブ領域３に不純物を導入し、アニール工程により活性化することにより、ソース領域３ａとドレイン領域３ｂとが形成される。この後、ソース電極とドレイン電極をシリサイド工程により作成し、さらに、基板上に層間絶縁膜を形成する。
【００３０】
次に、ソース電極、ドレイン電極、及び、ゲート電極とコンタクトするためのプラグ領域をリソグラフィ等により層間絶縁膜を開口して形成する。ここで、図１に示すようにゲート電極のコンタクトプラグ５のためのコンタクトプラグ領域１６は、スリットＳＬ１をまたぐように形成する。より具体的には、コンタクトプラグ領域１６は、図２（ａ）に示されるように、第１電極１０及び第２電極１２の上面と、第２電極１２の側面に接するように形成される。この際、基板２に形成されている、アクティブ領域３と他のアクティブ領域とを分離するための素子分離絶縁膜を除去しないようにする。さらに、この工程の後、配線工程などにより、ＤＷＦ−ＦＥＴ  ４が形成される。
【００３１】
以上のように、本実施形態によれば、第１仕事関数を有する第１電極１０と、第１仕事関数とは異なる第２仕事関数を有する第２電極１２をゲート電極ＧとするＤＷＦ−ＦＥＴ  ４が形成される。この第１電極１０と第２電極１２は、ＤＷＦ−ＦＥＴ  ４に形成されるコンタクトプラグ領域１６に埋め込まれるコンタクトプラグ５により電気的に接続される。また、異なる仕事関数を有することから、コンタクトプラグ５を介して電圧を印加することにより、アクティブ領域３内のゲート領域において、ソース領域３ａ側とドレイン領域３ｂ側とに異なる厚さの空乏層を生成することが可能となる。このように、本実施形態によれば、第１電極１０と第２電極１２はシリサイドにより電気的に接続されている必要はなく、直接コンタクトプラグ５により電気的に接続することが可能となる。
【００３２】
この場合において、図２（ａ）に示すように、第２電極１２の側面とコンタクトプラグ５が接することにより、第２電極１２とコンタクトプラグ５の接する面積を従来と比較して広くすることができる。このため、第２電極１２とコンタクトプラグ５間のゲート抵抗を抑制することが可能となる。さらに、第１電極１０と、第２電極１２と、コンタクトプラグ５が、第１電極１０に設けられたスリット領域で接するため、ゲートパッド領域を広げることなくコンタクトプラグ領域１６を形成することが可能である。また、このようにコンタクトプラグ領域１６を形成することにより、製造工程においてコンタクトプラグ領域１６の位置合わせをすることが容易となる。
【００３３】
（変形例１）
上述した実施形態においては、第１電極１０のスリットＳＬ１のスリット幅ＤＳが、第２電極１２の長さＬ２の２倍よりも大きい場合について説明したが、第２電極１２とコンタクトプラグ５の接触面積が十分に広くとることが可能である場合、このスリット幅ＤＳを、第２電極１２の長さＬ２の２倍以下とすることもできる。図６（ａ）は、スリット幅ＤＳを第２電極１２の長さＬ２の２倍以下とした場合における、半導体装置１を示す図である。この場合、第１電極１２のスリットＳＬ１は、第２電極１２により埋められる構造となる。
【００３４】
図６（ｂ）は、図６（ａ）のＡ−Ａ’端面を示す図である。図６（ａ）は、図６（ｂ）におけるＣ−Ｃ’断面図に相当する平面図である。この図６（ｂ）に示すように、スリットを構成する第１電極１０の対面する側面の間には、第２絶縁膜１８を介して第２電極１２が形成される。そして、第１電極１０と第２電極１２の上面にコンタクトプラグ５が埋め込まれるコンタクトプラグ領域１６が形成される。
【００３５】
このような構造とすることにより、第１電極１０のスリットＳＬ１内において第２電極１２の側面に形成された側壁１４を除去する工程を省略することが可能となる。さらに、コンタクトプラグ領域１６を開口する際に、基板２においてアクティブ領域３同士を分離する素子分離絶縁膜を削ることなく加工することが容易となる。
【００３６】
（変形例２）
上述した実施形態及び変形例１においては、スリットＳＬ１がアクティブ領域３とは異なる側面の双方に形成されるものとしたが、第１電極１０と第２電極１２とコンタクトプラグ５が接する面積が十分に確保でき、ゲート抵抗を許容できる範囲で小さくできる場合には、スリットＳＬ１を１本とすることもできる。
【００３７】
図７（ａ）は、第１電極１０のスリットＳＬ１のスリット幅ＤＳが第２電極１２の長さＬ２の２倍よりも大きい場合に、スリットＳＬ１を１本としたものである。また、図７（ｂ）は、第１電極１０のスリットＳＬ１のスリット幅ＤＳが第２電極１２の長さＬ２の２倍以下である場合に、スリットＳＬ１を１本としたものである。この図７（ａ）及び図７（ｂ）に示すように、この場合、コンタクトプラグ５を埋め込む領域であるコンタクトプラグ領域１６は、１つのスリットＳＬ１に形成される。他の構造や、プロセスについては、上述した実施形態と同様である。
【００３８】
以上のように、本変形例によっても、異なる仕事関数を有する第１電極１０と第２電極１２を電気的に接続するコンタクトプラグ５を設置する、コンタクトプラグ領域１６を確保することが可能である。レイアウト上の制約等により、アクティブ領域３をまたいだ一方（例えば、図７（ａ）及び図７（ｂ）でいうと上方）にしか十分に領域を確保できない場合においても、同じような構造とすることが可能である。
【００３９】
また、レイアウトの制約上、アクティブ領域３をまたいだ一方にしかスリットＳＬ１を切り欠く領域を確保できない場合であって、１本のスリットＳＬ１によると第２電極１２とコンタクトプラグ５が接する領域が十分にとることが困難であるような場合は、アクティブ領域３の一方の領域に、２本のスリットＳＬ１を並行して形成することも可能である。このように、スリットＳＬ１は、１本や２本に限られず、さらに多くの本数のスリットを形成することも可能である。
【００４０】
さらに、このスリットＳＬ１は、アクティブ領域３上に形成されないのであれば、例えば、アクティブ領域３の一方（上方）や他方（下方）に複数本ずつ形成されても構わない。すなわち、スリットＳＬ１の本数が増えるほど、コンタクトプラグ５と、第２電極１２との間のゲート抵抗を抑制することが可能となるので、ゲート抵抗の値と、レイアウトの関係を考慮した上で、スリットＳＬ１の本数は、１本、２本、又は３本以上の複数本とすることが可能である。
【００４１】
（変形例３）
上述した実施形態及び変形例においては、ゲート電極Ｇを形成するゲートパッドの内側部分のアクティブ領域３が、ソース領域３ａであり、外側部分の領域がドレイン領域３ｂである場合について説明したが、これらのソース領域３ａと、ドレイン領域３ｂの位置を逆とすることも可能である。
【００４２】
本実施形態においては、アクティブ領域３の第１仕事関数を有する第１電極１０側の領域がドレイン領域３ｂとなり、第１仕事関数より大きい第２仕事関数を有する第２電極１２側の領域がソース領域３ａとなる。そこで、上述した実施形態とは逆に、中空の矩形状の第１電極１０の内側ではなく、外側にスリットＳＬ１を設けることにより、ソース領域３ａと、ドレイン領域３ｂとの位置関係を、ゲート電極Ｇが形成されるゲートパッド領域に対して逆にすることができる。
【００４３】
図８（ａ）は、第１電極１０の外側にスリットＳＬ１を設けた半導体装置１を示す図である。なお、詳しい構造及びプロセスについては、第１電極１０と第２電極１２の位置関係とスリットＳＬ１の位置以外は前述した実施形態と同様であるので説明は省略する。
【００４４】
この図８（ａ）に示すように、本変形例においては、スリットＳＬ１が第１電極１０の外側に設けられ、第１電極１０の外側に第２電極１２が第２絶縁膜１８を介して形成されている。第１電極１０の外側にあるスリットＳＬ１には、側壁１４ｂを除去した第２電極１２が形成され、その周辺部において、第１電極１０の上面と第２電極１２の上面と、第２電極１２の側面とに接するようにコンタクトプラグ領域１６が形成される。なお、本変形例に係る半導体装置１は、第２電極１２を除去する過程において、第１電極１０の内側の側面に形成された第２電極１２を除去することにより製造することが可能である。
【００４５】
このように、第１電極１０の外側に、スリットＳＬ１を有し、第２電極１２が第１電極１０の外側の側面に形成されるようにすることにより、アクティブ領域３におけるソース領域３ａとドレイン領域３ｂとの関係を、前述した実施形態及び変形例とは逆の関係にすることができる。すなわち、ゲートパッド領域の外側部分のアクティブ領域３をソース領域３ａとし、ゲートパッドの内側部分のアクティブ領域３をドレイン領域３ｂとすることが可能である。
【００４６】
以上のように、本変形例によっても、第１仕事関数を有する第１電極１０と、第１仕事関数とは異なる第２仕事関数を有する第２電極１２をゲート電極とするＤＷＦ−ＦＥＴ  ４を形成することが可能である。前述した実施形態とは、ソース領域３ａとドレイン領域３ｂの位置関係がゲートパッドに対して逆となるので、同じ導電型のＤＷＦ−ＦＥＴ  ４を形成する場合においても、ドレイン電流の向きを制御することが可能となる。この結果、回路設計やレイアウト上での必要性に応じて、前述した実施形態に係るＤＷＦ−ＦＥＴ  ４と、本変形例に係るＤＷＦ−ＦＥＴ  ４を使い分けることが可能となる。
【００４７】
なお、図８（ａ）に示す半導体装置１においては、第１電極１０のスリットＳＬ１のスリット幅ＤＳが、第２電極１２の長さＬ２の２倍よりも大きいものとしたが、図８（ｂ）に示すように、第１電極１０のスリットＳＬ１のスリット幅ＤＳが、第２電極１２の長さＬ２の２倍以下であるとすることも可能である。さらに、図９（ａ）及び図９（ｂ）に示すように、どちらの場合においても、スリットＳＬ１を１本とすることも可能である。この場合の効果については前述した変形例と同様である。すなわち、これらの図８（ａ）、図８（ｂ）、図９（ａ）、及び、図９（ｂ）に係る変形例は、トランジスタのレイアウトや設計上の必要性に応じて、自由に選択し、使い分けることが可能である。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
【００４９】
上述した実施形態及び変形例は以下の付記によっても開示される。
【００５０】
（付記１）
基板と、
第１絶縁膜を介して前記基板上に形成された、第１仕事関数を有する第１電極と、第２絶縁膜を介して前記基板上に形成された、前記第１仕事関数とは異なる第２仕事関数を有する第２電極と、を備えるゲート電極であって、前記第１電極は、当該ゲート電極の幅方向に中空を有する矩形状に形成されており、当該ゲート電極の長さ方向における前記第１電極の側面に、前記幅方向に向けてスリットが形成されており、前記第１電極の前記スリットを含む側面に沿って前記第２電極が形成されている、ゲート電極と、
を備える半導体装置。
【００５１】
（付記２）
前記第１電極に形成された前記スリットは、前記第１電極を前記ゲート電極の幅方向に貫通しない、付記１に記載の半導体装置。
【００５２】
（付記３）
前記ゲート電極は、前記基板のアクティブ領域をまたいでいる、付記１又は２に記載の半導体装置。
【００５３】
（付記４）
前記第１電極の前記スリットは、前記基板上の前記アクティブ領域とは異なる領域上に形成される、付記３に記載の半導体装置。
【００５４】
（付記５）
前記第１電極の前記スリットをまたいで形成されたコンタクトプラグであって、前記第１電極と前記第２電極とを電気的に接続する、コンタクトプラグを更に備える、付記１乃至４のいずれかに記載の半導体装置。
【００５５】
（付記６）
前記第１電極は、前記中空が形成された当該第１電極の内側の側面に前記スリットを有する、付記１乃至５のいずれかに記載の半導体装置。
【００５６】
（付記７）
前記第１電極は、前記中空が形成された当該第１電極の外側の側面に前記スリットを有する、付記１乃至５のいずれかに記載の半導体装置。
【００５７】
（付記８）
前記スリットは、前記第２電極の長さの２倍よりも大きいスリット幅を有する、付記１乃至７のいずれかに記載の半導体装置。
【００５８】
（付記９）
前記コンタクトプラグは、前記第１電極の前記スリットの側面で対向する前記第２電極間を埋める、付記８に記載の半導体装置。
【００５９】
（付記１０）
前記スリットは、前記第２電極の長さの２倍以下の大きさのスリット幅を有する、付記１乃至５のいずれかに記載の半導体装置。
【００６０】
（付記１１）
前記コンタクトプラグは、前記第１電極の前記スリットの側面に当該スリットを埋めて前記第２電極上に形成される、付記１０に記載の半導体装置。
【００６１】
（付記１２）
前記第１仕事関数は、前記第２仕事関数よりも小さい仕事関数である、付記１乃至１１のいずれかに記載の半導体装置。
【００６２】
（付記１３）
前記アクティブ領域の前記第１電極側の領域に形成された、ドレイン領域と、
前記アクティブ領域の前記第２電極側の領域に形成された、ソース領域と、を備え、
前記ゲート電極と前記ソース領域との間の電位差、及び、前記ドレイン領域と前記ソース領域との間の電位差に基づいて、前記ソース領域と前記ドレイン領域との間に電流を流すトランジスタを形成する、付記３又は４に記載の半導体装置。
【００６３】
（付記１４）
前記第１電極は、１又は複数の前記スリットを有する、付記１乃至１３のいずれかに記載の半導体装置。
【００６４】
（付記１５）
基板上に、第１絶縁膜を介して、第１仕事関数を有する第１電極であって、幅方向に中空を有する矩形状であり、かつ、長さ方向の側面にスリットを有する第１電極を形成し、
前記基板上及び前記第１電極の側面に、第２絶縁膜を介して、前記第１仕事関数とは異なる第２仕事関数を有する第２電極を形成し、
前記第１電極の側面のうち、前記スリットを有しない側面に形成された前記第２電極を剥離し、ゲート電極を形成し、
前記ゲート電極の側面に、絶縁性の側壁を形成すること、
を備える半導体装置の製造方法。
【００６５】
（付記１６）
前記第１電極を形成する際に、前記第１電極は、前記基板に形成されたアクティブ領域をまたいで形成され、前記スリットは、前記基板の前記アクティブ領域とは異なる領域上に形成される、付記１５に記載の半導体装置の製造方法。
【００６６】
（付記１７）
前記基板の前記アクティブ領域に、ソース領域とドレイン領域を形成し、
前記ソース領域と前記ドレイン領域上にシリサイドを形成し、
前記基板上に層間絶縁膜を形成し、
前記層間絶縁膜を開口し、前記スリットをまたいで、前記第１電極と前記第２電極とを電気的に接続するコンタクトプラグを形成すること、
をさらに備える付記１６に記載の半導体装置の製造方法。
【００６７】
（付記１８）
前記スリットは、そのスリット幅が前記第２電極の長さの２倍よりも大きく形成される、付記１５乃至１７のいずれかに記載の半導体装置の製造方法。
【００６８】
（付記１９）
絶縁性の前記側壁を形成した後に、前記第１電極の前記スリット内における前記第２電極の側面に形成された絶縁性の前記側壁を、取り除くことをさらに備え、
前記コンタクトプラグを形成する際に、前記コンタクトプラグを前記第１電極の前記スリット内に形成された前記第２電極間まで形成する、
付記１８に記載の半導体装置の製造方法。
【００６９】
（付記２０）
前記スリットは、そのスリット幅が前記第２電極の長さの２倍以下に形成される、付記１５乃至１７に記載の半導体装置の製造方法。
【符号の説明】
【００７０】
１：半導体装置、２：基板、３：アクティブ領域、３ａ：ソース領域、３ｂ：ドレイン領域、４：ＤＷＦ−ＦＥＴ、５：コンタクトプラグ、１０：第１電極、１２：第２電極、１４：側壁、１６：コンタクトプラグ領域、１８：第２絶縁膜、２０：第１絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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