(57)【要約】【課題】簡易な構成でＥＳＤ耐性を保持することが可能な半導体装置を提供する。【解決手段】半導体装置は、電源配線と、接地配線と、電源配線と接地配線との間に接続された入力回路と、入力回路と接続され、接地配線に供給される電圧よりも低い負電圧の入力が可能な入力パッドと、接地配線と、入力パッドとの間に設けられた複数の第１ダイオードと、入力パッドと電源配線との間に設けられた第２ダイオードとを備える。第２ダイオードの逆バイアス降伏電圧は、各第１ダイオードの逆バイアス降伏電圧よりも大きい。【選択図】図２
2017216325.tif 000002
【特許請求の範囲】
【請求項１】
電源配線と、
接地配線と、
前記電源配線と前記接地配線との間に接続された入力回路と、
前記入力回路と接続され、前記接地配線に供給される電圧よりも低い負電圧の入力が可能な入力パッドと、
前記接地配線と、前記入力パッドとの間に設けられた複数の第１ダイオードと、
前記入力パッドと前記電源配線との間に設けられた第２ダイオードとを備え、
前記第２ダイオードの逆バイアス降伏電圧は、各前記第１ダイオードの逆バイアス降伏電圧よりも大きい、半導体装置。
【請求項２】
電源配線と、
接地配線と、
前記電源配線と前記接地配線との間に接続された入力回路と、
前記入力回路と接続され、前記電源配線に供給される電圧よりも高い電圧の入力が可能な入力パッドと、
前記電源配線と、前記入力パッドとの間に設けられた複数の第１ダイオードと、
前記入力パッドと前記接地配線との間に設けられた第２ダイオードとを備え、
前記第２ダイオードの逆バイアス降伏電圧は、各前記第１ダイオードの逆バイアス降伏電圧よりも大きい、半導体装置。
【請求項３】
前記電源配線と前記接地配線との間に設けられる静電気放電に対する保護回路とをさらに備える、請求項１または２記載の半導体装置。
【請求項４】
前記複数の第１ダイオードのウェル濃度と前記第２ダイオードのウェル濃度とは異なる、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の第１ダイオードおよび前記第２ダイオードは、ＭＯＳトランジスタで構成される、請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、ＥＳＤ（Electro Static Discharge：静電気放電）保護に関する。
【背景技術】
【０００２】
半導体装置において、静電気による内部回路の破壊を防止するために、静電保護素子を設けることが行われている。例えば、電源電位が供給される配線（電源電位線）と接地電位が供給される配線（接地電位線）との間に、ダイオード又はサイリスタ（ＳＣＲ：Silicon Controlled Rectifier）等によって構成される静電保護素子が接続される。電源電位線と接地電位線との間に静電気が印加されると、静電保護素子を介して静電気が放電されて、内部回路に過大な電圧が印加されることがないので、内部回路の破壊を防止することができる。
【０００３】
この点で、特開２００３−２３０８４号公報（特許文献１）においては、負電位の入力が可能な構成が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で、負電位が入力されるような電圧範囲が広範囲な構成の場合には、接地電位線側および電源電位線側にダイオードの段数を増加させる必要が生じ、ダイオードの個数が増加するためレイアウト面積の増加につながるという課題がある。
【０００６】
本開示は、上記の課題を解決するためになされたものであって、簡易な構成でＥＳＤ耐性を保持することが可能な半導体装置を提供することを目的とする。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施例によれば、半導体装置は、電源配線と、接地配線と、電源配線と接地配線との間に接続された入力回路と、入力回路と接続され、接地配線に供給される電圧よりも低い負電圧の入力が可能な入力パッドと、接地配線と、入力パッドとの間に設けられた複数の第１ダイオードと、入力パッドと電源配線との間に設けられた第２ダイオードとを備える。第２ダイオードの逆バイアス降伏電圧は、各第１ダイオードの逆バイアス降伏電圧よりも大きい。
【発明の効果】
【０００９】
一実施例によれば、簡易な構成でＥＳＤ耐性を保持することが可能である。
【図面の簡単な説明】
【００１０】
【図１】実施形態１に基づく半導体装置１の全体を説明する図である。
【図２】実施形態１に基づくＩ／Ｏセル５００および電源セル６００の回路構成を説明する図である。
【図３】パッドＳＰに流れる電流経路を説明する図である。
【図４】保護ダイオードＤ１，Ｄ２のダイオード特性を説明する図である。
【図５】保護ダイオードＤ１およびＤ２を構成する回路構成図である。
【図６】実施形態２に基づく保護ダイオードの構成について説明する図である。
【発明を実施するための形態】
【００１１】
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。また、本実施形態において半導体装置とは、電子回路が集積して形成された半導体ウェハ、それを個片化した半導体チップ個々、及び、単一または複数の半導体チップが樹脂等でパッケージされたもの、のいずれをも指す。
【００１２】
［実施形態１］
図１は、実施形態１に基づく半導体装置１の全体を説明する図である。
【００１３】
図１に示されるように、半導体装置１は、外周領域に設けられる周回Ｉ／Ｏ領域４と、内側領域に配置され、所定の機能を有するＡＳＩＣ（application specific integrated circuit）として構成されるコアロジック領域２とを備える。
【００１４】
周回Ｉ／Ｏ領域４は、信号の入出力インターフェイスとなるＩ／Ｏセル５００と、外部電源の入力を受ける電源セル６００とが設けられる。ここでは、電源線ＶＭおよび接地線ＧＭが外周領域に配置される場合が示されている。パッドＶＰ，ＧＰが電源用パッド、接地用パッドであり、電源セル６００と接続される。パッドＳＰは、信号用パッドであり、Ｉ／Ｏセル５００と接続される。なお、パッドＶＰ，ＧＰ，ＳＰは、図１の半導体装置１の周辺に設けられる。
【００１５】
図２は、実施形態１に基づくＩ／Ｏセル５００および電源セル６００の回路構成を説明する図である。
【００１６】
図２に示されるようにＩ／Ｏセル５００は、保護ダイオードＤ１，Ｄ２と、ＰチャネルＭＯＳトランジスタ５０２と、ＮチャネルＭＯＳトランジスタ５０６と、ドライバ５０４，５０８と、抵抗５１０と、入出力回路５２０とを含む。
【００１７】
パッドＳＰは、ノードＮ４と接続される。ノードＮ４と電源線ＶＭとの間には、保護ダイオードＤ１が設けられ、アノード側がノードＮ４と接続され、カソード側が電源線ＶＭと接続される。ここで、パッドＳＰは、入出力用パッドであり、入力信号を受けることが可能であるとともに、出力信号を出力する。
【００１８】
ノードＮ４と接地線ＧＭとの間には、複数段（３段）の保護ダイオードＤ２が設けられ、アノード側が接地線ＧＭと接続され、カソード側がノードＮ４と接続される。抵抗５１０は、ノードＮ４と入力回路５２２との間に設けられる。
【００１９】
ＰチャネルＭＯＳトランジスタ５０２は、保護ダイオードＤ１と並列に設けられ、ノードＮ４と電源線ＶＭとの間に抵抗５１０を介して直列に接続される。ＰチャネルＭＯＳトランジスタ５０２は、ドライバ５０４の信号の入力を受ける。なお、ドライバ５０４、５０８は、インバータを偶数個備えたものであり、電源はそれぞれ電源線ＶＭ、接地線ＧＭから供給されている。
【００２０】
ＮチャネルＭＯＳトランジスタ５０６は、保護ダイオードＤ２と並列に設けられ、ノードＮ４と接地線ＧＭとの間に抵抗５１０を介して直列に接続される。ＮチャネルＭＯＳトランジスタ５０６は、ドライバ５０８の入力を受ける。
【００２１】
入出力回路５２０は、電源線ＶＭと接地線ＧＭとの間に設けられる。
入出力回路５２０は、ドライバ５０４，５０８を駆動する出力論理５２１と、パッドＳＰからの抵抗５１０を介する入力信号を処理する入力回路５２２と、信号レベルを昇圧／降圧するレベルシフタ５２３とを含む。
【００２２】
出力論理５２１からの信号に従ってドライバ５０４，５０８のいずれか一方が動作する。そして、ＰチャネルＭＯＳトランジスタ５０２あるいはＮチャネルＭＯＳトランジスタ５０６が導通してパッドＳＰから信号を出力する。
【００２３】
電源セル６００は、パワークランプ回路（保護回路）を構成するＮチャネルＭＯＳトランジスタ６０４と、インバータ６０３と、抵抗素子６０２，６０９と、容量素子６１０と、ＰチャネルＭＯＳトランジスタ６０６，６０７，６０８と、ＮチャネルＭＯＳトランジスタ６１１とを含む。ダイオード６０１は、ＮチャネルＭＯＳトランジスタ６０４の寄生ダイオードである。
【００２４】
ダイオード６０１は、アノード側が接地線ＧＭと接続され、カソード側が電源線ＶＭと接続される。
【００２５】
ＮチャネルＭＯＳトランジスタ６０４は、電源線ＶＭと接地線ＧＭとの間に接続され、そのゲートはインバータ６０３のノードＮ２と接続される。
【００２６】
ＰチャネルＭＯＳトランジスタ６０６は、抵抗素子６０９およびＮチャネルＭＯＳトランジスタ６１１と、電源線ＶＭと接地線ＧＭとの間に直列に接続される。
【００２７】
ＰチャネルＭＯＳトランジスタ６０６は、電源線ＶＭとノードＮ０との間に設けられ、そのゲートは、ノードＮ０と接続される。抵抗素子６０９は、ＰチャネルＭＯＳトランジスタ６０６と直列に接続され、一端側はノードＮ０と接続される。他端側はＮチャネルＭＯＳトランジスタ６１１と接続される。ＮチャネルＭＯＳトランジスタ６１１は、抵抗素子６０９と接地線ＧＭとの間に接続され、そのゲートはノードＮ２と接続される。
【００２８】
ＰチャネルＭＯＳトランジスタ６０７は、ＰチャネルＭＯＳトランジスタ６０６とカレントミラー回路を形成するように電源線ＶＭとノードＮ１との間に設けられ、そのゲートはノードＮ０と接続される。容量素子６１０は、ノードＮ１を介してＰチャネルＭＯＳトランジスタ６０７と直列に電源線ＶＭと接地線ＧＭとの間に接続される。
【００２９】
インバータ６０３は、ノードＮ１を入力側としてノードＮ２にノードＮ１の反転信号を出力する。なお、インバータ６０３の電源は図示していないが、電源線ＶＭ及び接地線ＧＭから供給されており、他の実施形態でも同様である。
【００３０】
抵抗素子６０２は、ノードＮ２と接地線ＧＭとの間に接続される。インバータ６０３の出力は、抵抗素子６０２を介して接地線ＧＭにプルダウンされているため、インバータ６０３の出力が不所望に変動した際にＮチャネルＭＯＳトランジスタ６０４のゲート入力が変動することを抑制することが可能である。
【００３１】
ＮチャネルＭＯＳトランジスタ６１１は、ＰチャネルＭＯＳトランジスタ６０６，６０７および抵抗素子６０９で構成されるカレントミラー回路を活性化する素子として機能する。ＮチャネルＭＯＳトランジスタ６１１がオンすることによりカレントミラー回路が活性化する。一方、ＮチャネルＭＯＳトランジスタ６１１がオフしている場合にはカレントミラー回路は非活性化されている。ここで、カレントミラー回路の活性化とは、カレントミラー回路を構成するトランジスタに電流を流し動作させることであり、他の実施形態でも同様である。ここで、カレントミラー回路の活性化とは、カレントミラー回路を構成するトランジスタに電流を流し動作させることであり、他の実施形態でも同様である。
【００３２】
ＰチャネルＭＯＳトランジスタ６０８は、ＰチャネルＭＯＳトランジスタ６０７と並列に電源線ＶＭとノードＮ１との間に接続され、そのゲートはノードＮ２と接続される。当該ＰチャネルＭＯＳトランジスタ６０８は、ＮチャネルＭＯＳトランジスタ６１１と相補的に動作する。すなわち、ＮチャネルＭＯＳトランジスタ６１１がオンしている場合には、ＰチャネルＭＯＳトランジスタ６０８はオフする。一方、ＮチャネルＭＯＳトランジスタ６１１がオフしている定常状態の場合には、ＰチャネルＭＯＳトランジスタ６０８はオンし、電源線ＶＭとノードＮ１とを接続して、ノードＮ１が不所望に変動することを抑制することが可能である。
【００３３】
なお、ここでは、電源セル６００の一例として、パワークランプ回路の構成について説明したが特にこれに限られず他の回路を構成しても良い。
【００３４】
ここで、パッドＶＰにＥＳＤ電流が流入（印加）される場合について説明する。
定常状態において、インバータ６０３のノードＮ２は「Ｌ」レベルに設定されている。従って、ＮチャネルＭＯＳトランジスタ６０４はオフしている。また、ＰチャネルＭＯＳトランジスタ６０８はオンしている。ノードＮ２は「Ｌ」レベルであるためＮチャネルＭＯＳトランジスタ６１１はオフしており、カレントミラー回路は非活性化されている。
【００３５】
一方、ＥＳＤ電流による高電圧がパッドＶＰに印加されると、それに追従して電源線ＶＭのレベルは直接的に変化する。これに伴いインバータ６０３を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間に一時的に電位差（Ｖｇｓ）を生じ、ＰチャネルＭＯＳトランジスタがオンする。これにより、ノードＮ２のレベルは一時的に「Ｌ」レベルから「Ｈ」レベルに変化する。
【００３６】
ノードＮ２のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオン状態にされ、電源線ＶＭの高電圧が接地線ＧＭに逃がされることになる。
【００３７】
また、ノードＮ２のレベルが「Ｈ」レベルに変化することに伴い、ＰチャネルＭＯＳトランジスタ６０８がオフする。また、ＮチャネルＭＯＳトランジスタ６１１がオンとなり、カレントミラー回路が動作する。
【００３８】
カレントミラー回路の活性化に伴い、ＰチャネルＭＯＳトランジスタ６０７を介して電源線ＶＭからノードＮ１と接続される容量素子６１０に対して電流が流入する。その際、ノードＮ１のレベル変化が時定数に従って遅延しながら上昇する。そして、ノードＮ１の電位がインバータ６０３の閾値を超えた場合にインバータ６０３のＮチャネルＭＯＳトランジスタがオンする。これにより、ノードＮ２のレベルは再び「Ｌ」レベルに遷移する。
【００３９】
ノードＮ２のゲート電位の変化に伴って、ＮチャネルＭＯＳトランジスタ６０４がオフ状態にされ、電源線ＶＭから接地線ＧＭへの電流の流出が停止する。また、ＮチャネルＭＯＳトランジスタ６１１がオフされ、カレントミラー回路が非活性化される。また、ＰチャネルＭＯＳトランジスタ６０８がオンし、ノードＮ１と電源線ＶＭとが電気的に接続される。これにより、再び定常状態に戻る。
【００４０】
ここで、パッドＳＰに入力される電圧レベルが接地線ＧＭよりも電圧レベルが低い場合について考える。
【００４１】
図３は、パッドＳＰに流れる電流経路を説明する図である。
図３に示されるように、パッドＳＰに入力される電圧レベルが接地線ＧＭよりも電圧レベルが低い場合には、ダイオードＤ２を介してＥＳＤ電流がパッドＳＰに流れ込むことになる。
【００４２】
そのため本構成では、パッドＳＰに入力される電流を抑制するために複数のダイオードＤ２を設ける構成としている。
【００４３】
しかしながら、ＥＳＤ電流が流れる当該構成においては、ノードＮ４と電源線ＶＭとの間に設けた保護ダイオードＤ１に対して高い逆バイアス電圧が印加される可能性がある。
【００４４】
したがって、電源線側にも保護ダイオードＤ１を複数段設けた場合には回路素子が増加し、回路面積の増大に繋がる。
【００４５】
それゆえ、実施形態１に従う構成は、保護ダイオードＤ１と保護ダイオードＤ２とのダイオード特性を変化させる。
【００４６】
図４は、保護ダイオードＤ１，Ｄ２のダイオード特性を説明する図である。
図４に示されるように、保護ダイオードＤ１の特性線ＬＡと、保護ダイオードＤ２の特性線Ｌ２とが示されている。
【００４７】
保護ダイオードＤ１の特性線ＬＡと、保護ダイオードＤ２の特性線ＬＢとは、逆バイアス降伏電圧（ジャンクション耐圧）の特性が異なる。
【００４８】
具体的には、保護ダイオードＤ１の特性線ＬＡの方が保護ダイオードＤ２の特性線ＬＢよりも逆バイアス降伏電圧（ジャンクション耐圧）が高い場合が示されている。
【００４９】
当該特性線ＬＡを有する保護ダイオードＤ１を設けることにより、個数を増加させることなく保護ダイオードＤ１を保護することが可能となる。
【００５０】
これに伴い、保護ダイオードＤ１の個数および面積を増加させることなく簡易な構成でＥＳＤ耐性を保持することが可能な半導体装置を実現することが可能である。
【００５１】
図５は、保護ダイオードＤ１およびＤ２を構成する回路構成図である。
図５に示されるように、保護ダイオードＤ１およびＤ２をＭＯＳトランジスタとして構成することが可能である。当該構成とすることにより簡易な構成で保護ダイオードＤ１，Ｄ２の面積を縮小することが可能である。
【００５２】
具体的には、保護ダイオードＤ１をソースをゲートと接続したＰチャネルＭＯＳトランジスタＰＴで構成する。保護ダイオードＤ２をソースをゲートと接続したＮチャネルＭＯＳトランジスタＮＴで構成する。当該構成によりＭＯＳトランジスタのスナップバック動作により高いＥＳＤ耐性を維持することが可能である。
【００５３】
また、保護ダイオードＤ１の逆バイアス降伏電圧を高くする方式として、トランジスタのウェル（Ｗｅｌｌ）濃度を調整する。
【００５４】
具体的には、プロセスチューニングの際に保護ダイオードＤ１のウェル濃度を保護ダイオードＤ２のウェル濃度よりも薄く設定するようにしても良い。
【００５５】
［実施形態２］
上記の実施形態１においては、パッドＳＰに入力される電圧レベルが接地線ＧＭよりも電圧レベルが低い場合にＥＳＤ耐性を維持する構成について説明した。
【００５６】
一方で、パッドＳＰに入力される電圧レベルが電源線ＶＭよりも高い場合も考えられる。
【００５７】
図６は、実施形態２に基づく保護ダイオードの構成について説明する図である。
図６を参照して、パッドＳＰに入力される電圧レベルが電源線ＶＭよりも高い場合には、保護ダイオードＤ１を保護ダイオードＤ１＃に置換するとともに、ノードＮ４と接地線ＧＭとの間に保護ダイオードＤ１＃を設ける。また、保護ダイオードＤ２を保護ダイオードＤ２＃に置換するとともに、ノードＮ４と電源線ＶＭとの間に複数段（３段）の保護ダイオードＤ２＃を設ける点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
【００５８】
本構成の場合には、パッドＳＰに入力される電圧レベルが電源線ＶＭよりも電圧レベルが高い場合には、ダイオードＤ２＃を介してＥＳＤ電流が電源線ＶＭ側に流れ込むことになる。
【００５９】
そのため本構成では、電源線ＶＭ側への電流を抑制するために複数のダイオードＤ２＃を設ける構成としている。
【００６０】
しかしながら、ＥＳＤ電流が流れる当該構成においては、ノードＮ４と接地線ＧＭとの間に設けた保護ダイオードＤ１＃に対して高い逆バイアス電圧が印加される可能性がある。
【００６１】
したがって、接地線側にも保護ダイオードＤ１＃を複数段設けた場合には回路素子が増加し、回路面積の増大に繋がる。
【００６２】
それゆえ、実施形態２に従う構成は、保護ダイオードＤ１＃と保護ダイオードＤ２＃とのダイオード特性を変化させる。
【００６３】
具体的には、実施形態１で説明したように保護ダイオードＤ１＃の逆バイアス降伏電圧（ジャンクション耐圧）を保護ダイオードＤ２＃よりも高く設定する。当該保護ダイオードＤ１＃を設けることにより、個数を増加させることなく保護ダイオードＤ１＃を保護することが可能となる。
【００６４】
これに伴い、保護ダイオードＤ１＃の個数および面積を増加させることなく簡易な構成でＥＳＤ耐性を保持することが可能な半導体装置を実現することが可能である。
【００６５】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６６】
１  半導体装置、２  コアロジック領域、４  周回Ｉ／Ｏ領域、５００  Ｉ／Ｏセル、５０２，５０６，６０４，６０６，６０７，６０８，６１１，ＮＴ  トランジスタ、５０４，５０８  ドライバ、５１０  抵抗、５２０  入出力回路、５２１  出力論理、５２２  入力回路、５２３  レベルシフタ、６００  電源セル、６０１，Ｄ１，Ｄ２  保護ダイオード、６０２，６０９  抵抗素子、６０３  インバータ、６１０  容量素子、ＧＭ  接地線、ＧＰ，ＳＰ，ＶＰ  パッド、ＶＭ  電源線。
【図１】
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【図２】
2017216325.tif 000004
【図３】
2017216325.tif 000005
【図４】
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【図５】
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【図６】
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