(57)【要約】  【課題】  高集積かつ高信頼なＣＭＯＳＦＥＴ／ＬＤＭＯＳＦＥＴ混載製品を提供する。  【解決手段】  論理回路を構成するＣＭＯＳトランジスタとパワー回路を構成する高耐圧の横型拡散型トランジスタが同一の半導体基板の主面に形成される半導体装置であって、高耐圧の横型拡散型トランジスタ領域において、半導体基板に形成された第１の導電領域と、第１の導電領域と電気的に接して形成された第１の給電領域と、フィールド酸化膜を挟んで第１の給電領域の反対側に設けられた第２の給電領域と、第２の給電領域と第１の導電領域の間に形成され、第１の導電領域と異なる第２の導電領域と、第２の導電領域上に、第１のゲート酸化膜を介して第２の導電領域と対向して設けられた第１のゲート電極と、を備え、フィールド酸化膜と第１の導電領域の界面は、角の無い緩やかな勾配を有し、フィールド酸化膜の表面は、半導体基板の主面と略同一に形成されている。【選択図】  図１０
2017073414.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を構成するＣＭＯＳトランジスタとパワー回路を構成する高耐圧の横型拡散型トランジスタが同一の半導体基板の主面に形成される半導体装置であって、
前記高耐圧の横型拡散型トランジスタ領域において、前記半導体基板に形成された第１の導電領域と、
前記第１の導電領域と電気的に接して形成された第１の給電領域と、
フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、
前記第２の給電領域と前記第１の導電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、
前記第２の導電領域上に、第１のゲート酸化膜を介して前記第２の導電領域と対向して設けられた第１のゲート電極と、を備え、
前記フィールド酸化膜と前記第１の導電領域の界面は、角の無い緩やかな勾配を有し、
前記フィールド酸化膜の表面は、前記半導体基板の主面と略同一に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ＣＭＯＳトランジスタ領域において、前記半導体基板に形成された第３の導電領域と、
前記第３の導電領域と電気的に接して形成された第３の給電領域と、
第２のゲート電極を挟んで前記第３の給電領域の反対側に設けられた第４の給電領域と、
前記第３の給電領域および前記第４の給電領域を他の素子から電気的に分離する素子分離絶縁膜と、を備え、
前記素子分離絶縁膜と前記第３の給電領域の界面、および前記素子分離絶縁膜と前記第４の給電領域の界面は、角の無い緩やかな勾配を有し、
前記素子分離絶縁膜の表面は、前記半導体基板の主面と略同一に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記フィールド酸化膜および前記素子分離絶縁膜は、前記半導体基板の酸素雰囲気下における熱反応により形成された酸化膜であること特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１の導電領域はドレインドリフト層であり、
前記第２の導電領域、前記第１のゲート酸化膜、前記第１のゲート電極により電界効果トランジスタを構成するＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域、前記第１のゲート酸化膜、前記第１のゲート電極により絶縁ゲートバイポーラトランジスタを構成するＩＧＢＴであることを特徴とする半導体装置。
【請求項６】
論理回路を構成するＣＭＯＳトランジスタとパワー回路を構成する高耐圧の横型拡散型トランジスタが同一の半導体基板の主面に形成される半導体装置の製造方法であって、以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に窒化ケイ素膜を成膜し、パターニングによりハードマスクを形成する工程、
（ｂ）前記半導体基板に酸素雰囲気下で熱処理を行い、前記ハードマスクで被覆されていない領域に酸化膜を形成する工程、
（ｃ）前記ハードマスクをストッパー層として、ＣＭＰ研磨により前記酸化膜の一部を研磨除去する工程、
（ｄ）ウェットエッチングにより、前記ハードマスクを除去する工程、
（ｅ）前記高耐圧の横型拡散型トランジスタ形成領域において、前記半導体基板の主面にイオン打ち込みにより不純物を注入し、前記酸化膜の下層に第１の導電領域を形成する工程、
（ｆ）前記半導体基板の主面に、ゲート酸化膜およびゲート電極を形成する工程、
（ｇ）前記高耐圧の横型拡散型トランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域において、前記半導体基板の主面にイオン打ち込みにより不純物を注入し、第２の導電領域を形成する工程、
（ｈ）前記高耐圧の横型拡散型トランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域において、前記半導体基板の主面にイオン打ち込みにより不純物を注入し、給電領域を形成する工程。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記高耐圧の横型拡散型トランジスタ形成領域における前記酸化膜は、複数の給電領域を電気的に分離するフィールド酸化膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記ＣＭＯＳトランジスタ形成領域における前記酸化膜は、前記ＣＭＯＳトランジスタを他の素子から電気的に分離する素子分離絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法であって、
前記第１の導電領域はドレインドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により電界効果トランジスタを構成するＬＤＭＯＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により絶縁ゲートバイポーラトランジスタを構成するＩＧＢＴであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧の横型拡散ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ−ＭＯＳＦＥＴ、以下、ＬＤＭＯＳＦＥＴ）或いは横型絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）と、低耐圧のＣＭＯＳＦＥＴを混載した半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、一般に、論理回路において集積化に優れるＣＭＯＳＦＥＴが用いられる。機能を実現するため複数のＣＭＯＳＦＥＴが同一半導体基板上に形成されるが、それら素子間を電気的に分離するための絶縁膜として、ＬＯＣＯＳ（Ｌｏｃａｌ−Ｏｘｉｄａｔａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ）が使用されることが多い。
【０００３】
さらに、ＣＭＯＳＦＥＴと同一半導体チップ上に混載される、高電圧で負荷を駆動する機能を目的とした高耐圧のＬＤＭＯＳＦＥＴにおいても、耐圧を得るために電界緩和ドリフト領域に厚い絶縁膜であるＬＯＣＯＳが使用される。
【０００４】
図１に同一半導体基板上に形成されたＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴの断面図を示す。ＣＭＯＳＦＥＴ（図１ではｎ型チャネルのＭＯＳＦＥＴ）においては、ドレイン領域（ｎ型ドレイン層１７）及びソース領域（ｎ型ソース層２０）を形成するｎ型不純物領域は、ＬＯＣＯＳ８が横方向の拡散のストッパーとなることで、他素子と電気的に分離され、独立したスイッチング動作が可能となる。
【０００５】
一方、ＬＤＭＯＳＦＥＴ（図１ではｎ型チャネルのＬＤＭＯＳＦＥＴ）においては、ドレイン領域（ｎ型ドレイン層１７）とソース領域（ｎ型ソース層２０）間を高耐圧化するため、高電圧印加時に電界緩和するための薄い不純物濃度のドリフト領域（ｎ型ドリフト層１６）が配置され、その上層に厚いフィールド絶縁膜であるＬＯＣＯＳ１５が形成され、ｎ型ドレイン層１７と電気的に接続されるｎ型ドリフト層１６とゲート電極１９の高耐圧性が確保される。以上により、ドレイン領域（ｎ型ドレイン層１７）に高電圧が印加でき、高耐圧性とスイッチング機能を両立できる。
【０００６】
ここで、ＬＤＭＯＳＦＥＴのフィールド絶縁膜（ＬＯＣＯＳ１５）とＣＭＯＳＦＥＴの素子分離用の絶縁膜（ＬＯＣＯＳ８）を共通化することは、最小コストで半導体素子を形成する上で必要不可欠であり、酸素雰囲気の熱負荷により簡便に厚い絶縁膜を形成できるＬＯＣＯＳプロセスが、従来より適用されてきた。
【０００７】
ところで、近年の集積回路適用機器の高機能化、低コスト化のニーズに応えるため、ＣＭＯＳＦＥＴの高性能化、小型化の為、ＣＭＯＳＦＥＴにおけるゲート長４の微細化が進んでいる。ゲートの加工は、材料であるポリシリコンをフォトリソグラフィ技術により加工する技術が適用されるが、ＬＯＣＯＳは微細化する上で不利な構造となる。
【０００８】
図２を用いて、ゲート電極加工の際のフォトリソグラフィ露光時における、光路の異常反射による異常露光、ハレーション現象について説明する。ＬＯＣＯＳ８のバーズビーク部９の形状による下地の盛り上がりにより、露光の光６１が異常反射６２し、フォトレジストのゲート加工位置上層の端部６３において、異常反応が発生する。
【０００９】
これにより、現像後のフォトレジストの形状異常が生じ、図３に示す様に、ゲート形状の線形性が崩れる。一般的に、この現象はハレーションと呼ばれる。ゲート長の微細化に伴い、このゲート端部の形状異常３７による非線形性が無視できなくなり、一般にＬＯＣＯＳを適用した場合において、ゲートの加工寸法限界は最小で０．８μｍ程度となる。従ってさらに微細化を施す場合、露光時の光路を制御することが重要であり、ＬＯＣＯＳのような盛り上がり形状のない絶縁膜を用いる必要がある。
【００１０】
図４に、ＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）をフィールド絶縁膜に適用したＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴの断面図を示す。ＳＴＩ１０およびＳＴＩ２１は、半導体基板表面をＲＩＥ（Ｒｉａｃｔｉｖｅ−Ｉｏｎ−Ｅｔｃｈｉｎｇ）により溝を形成し、酸化膜を埋設するプロセスにより形成され、ＬＯＣＯＳバーズビークのような盛り上がり形状の無い、厚い絶縁膜を選択的に形成することが可能である。
【００１１】
これにより、ＣＭＯＳＦＥＴゲート加工において、フォトリソグラフィの際、露光路の制御性が高くなり、ＣＭＯＳＦＥＴにおけるゲート長４の微細化が可能である。例えば、従来技術（非特許文献１）においては、０．１８μｍのゲート長を有したＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴの混載技術が記載されており、集積度はＬＯＣＯＳをフィールド絶縁膜に適用した場合に対し、格段に高くなる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平７−２５４６３９号公報
【特許文献２】特開平８−１５３７７９号公報
【非特許文献】
【００１３】
【非特許文献１】Ｒ．Ｒｏｇｇｅｒｏ，ｅｔ．ａｌ．／ＢＣＤ８ｓＰ：Ａｎ−Ａｄｖａｎｃｅｄ−０．１６μｍ−Ｔｅｃｈｎｏｌｏｇｙ−Ｐｌａｔｆｏｒｍ−ｗｉｔｈ−Ｓｔａｔｅ−ｏｆ−ｔｈｅ−Ａｒｔ−Ｐｏｗｅｒ−Ｄｅｖｉｃｅｓ／Ｐｒｏｄｅｅｄｉｎｇｓ−ｏｆ−ＩＳＰＳＤ２０１３，ｐｐ．３６１−３６４．
【非特許文献２】Ｓ．Ｒｅｇｇｉａｎｉ，ｅｔ．ａｌ．／Ｌｉｎｅａｒ−Ｄｒａｉｎ−Ｃｕｒｒｅｎｔ−Ｄｅｇｒａｄａｔｉｏｎ−ｏｆ−ＳＴＩ−ｂａｓｅｄ−ＬＤＭＯＳ−Ｔｒａｎｓｉｓｔｏｒｓ−ｕｎｄｅｒ−ＡＣ−Ｓｔｒｅｓｓ−Ｃｏｎｄｉｔｉｏｎｓ／Ｐｒｏｃｅｅｄｉｎｇｓ−ｏｆ−ＩＳＰＳＤ２０１４，ｐｐ．１９３−１９６．
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ＳＴＩをフィールド絶縁膜に適用したＬＤＭＯＳＦＥＴは、従来のＬＯＣＯＳをフィールド絶縁膜に適用したＬＤＭＯＳＦＥＴ対し、二つの点において性能上の劣点がある。
【００１５】
１つはオン抵抗が高いことである。図５Ｂに示す様に、ＳＴＩの端部はＳｉ基板表面と絶縁膜−Ｓｉ界面の作る角度３９が、図５Ａに示すＬＯＣＯＳの角度３８に対し大きくなる。これはＳＴＩが異方性ＲＩＥにより形成されることに因る。ＳＴＩにより形成されたＬＤＭＯＳの電流経路４１は図６Ｂに示す様に、ＬＯＣＯＳ形状での電流経路４０よりも、回り込む経路分長くなり、オン抵抗が高い。従って、ある回路性能を出力するにあたり、必要なオン抵抗を実現するＦＥＴのサイズは、ＬＯＣＯＳを用いたＬＤＭＯＳＦＥＴを適用する場合よりもＳＴＩを用いたＬＤＭＯＳＦＥＴを適用する場合の方が大きくなり、チップサイズの増大を招く。
【００１６】
もう一つは、特性変動が生ずる点にある。図７は、従来技術及び非特許文献２より報告された、ＳＴＩをフィールド絶縁膜に適用したＬＤＭＯＳＦＥＴにおいて観測された、電流印加ストレス時間に対する、オン抵抗の変動を示す。ＳＴＩをフィールド酸化膜に適用した数１０Ｖ耐圧のＬＤＭＯＳＦＥＴに、ＶＧＳ＝２Ｖ（４４）,ＶＤＳ＝高電圧（４５）による電流ストレスを室温で印加した。（図８）
オン抵抗の変動率４３は電流ストレス時間４２の増加に伴い上昇し、変動率は１０％程度に上るとの報告がなされた。同様の現象が、従来技術（非特許文献１）においても報告されている。また、本現象は、図８に示すようにＳＴＩ端部の鈍角領域１１において、酸化膜―Ｓｉの界面で電流が流れる際に、電界により電子キャリアトラップ１２が生じ、界面近傍のキャリアプロファイルが変化する事に因ると推察されている。
【００１７】
鈍角部の存在しない、緩やかな傾斜のバービーク形状有するＬＯＣＯＳを用いたＬＤＭＯＳＦＥＴにおいては、このような際立った特性シフトは報告されておらず、ＳＴＩを用いたＬＤＭＯＳＦＥＴが特性変動耐性において劣ることがわかる。
【００１８】
以上より、ＳＴＩをフィールド絶縁膜に用いるＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴの混載技術は、ＬＯＣＯＳを用いる混載技術に対し、ＣＭＯＳＦＥＴの集積化において有利に働く一方、ＬＤＭＯＳＦＥＴの集積化と信頼性において不利である。
【００１９】
従って集積度が高く、かつ高信頼なＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴを実現するには、従来のＬＯＣＯＳやＳＴＩとは異なる新たなフィールド絶縁膜構造が必要である。
【００２０】
本技術分野の背景技術として、上記の特許文献１や特許文献２のような技術がある。特許文献１には、「フィールド酸化膜とシリコン基板との段差を小さくする半導体集積回路装置の製造方法」が開示されている。また、特許文献２には、「フィールド酸化膜形成に用いた選択酸化用マスクを研磨ストッパーとしてフィールド酸化膜を研磨するフィールド酸化膜形成方法」が開示されている。
【００２１】
しかしながら、特許文献１、特許文献２のいずれにおいても、上述したようなＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴの混載技術での課題やその解決方法について記載されていない。
【００２２】
そこで本発明の目的は、ＣＭＯＳＦＥＴ／ＬＤＭＯＳＦＥＴ混載技術において、高集積かつ高信頼なＣＭＯＳＦＥＴ／ＬＤＭＯＳＦＥＴ混載製品を提供することにある。
【００２３】
また、本発明の別の目的は、ＣＭＯＳＦＥＴ／ＬＤＭＯＳＦＥＴ混載技術において、共通化した同一プロセスにより、製造コストを抑えつつ、高集積かつ高信頼なＣＭＯＳＦＥＴ／ＬＤＭＯＳＦＥＴ混載製品を製造する製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記課題を解決するために、本発明は、論理回路を構成するＣＭＯＳトランジスタとパワー回路を構成する高耐圧の横型拡散型トランジスタが同一の半導体基板の主面に形成される半導体装置であって、前記高耐圧の横型拡散型トランジスタ領域において、前記半導体基板に形成された第１の導電領域と、前記第１の導電領域と電気的に接して形成された第１の給電領域と、フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、前記第２の給電領域と前記第１の導電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、前記第２の導電領域上に、第１のゲート酸化膜を介して前記第２の導電領域と対向して設けられた第１のゲート電極と、を備え、前記フィールド酸化膜と前記第１の導電領域の界面は、角の無い緩やかな勾配を有し、前記フィールド酸化膜の表面は、前記半導体基板の主面と略同一に形成されていることを特徴とする。
【００２５】
また、本発明は、（ａ）半導体基板の主面に窒化ケイ素膜を成膜し、パターニングによりハードマスクを形成する工程、（ｂ）前記半導体基板に酸素雰囲気下で熱処理を行い、前記ハードマスクで被覆されていない領域に酸化膜を形成する工程、（ｃ）前記ハードマスクをストッパー層として、ＣＭＰ研磨により前記酸化膜の一部を研磨除去する工程、（ｄ）ウェットエッチングにより、前記ハードマスクを除去する工程、（ｅ）前記高耐圧の横型拡散型トランジスタ形成領域において、前記半導体基板の主面にイオン打ち込みにより不純物を注入し、前記酸化膜の下層に第１の導電領域を形成する工程、（ｆ）前記半導体基板の主面に、ゲート酸化膜およびゲート電極を形成する工程、（ｇ）前記高耐圧の横型拡散型トランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域において、前記半導体基板の主面にイオン打ち込みにより不純物を注入し、第２の導電領域を形成する工程、（ｈ）前記高耐圧の横型拡散型トランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域において、前記半導体基板の主面にイオン打ち込みにより不純物を注入し、給電領域を形成する工程、を含む、論理回路を構成するＣＭＯＳトランジスタとパワー回路を構成する高耐圧の横型拡散型トランジスタが同一の半導体基板の主面に形成される半導体装置の製造方法である。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的な一実施の形態によって得られる効果を簡単に説明すれば以下の通りである。
【００２７】
本発明を適用することで形成されるＣＭＯＳＦＥＴは、従来のＬＯＣＯＳをフィールド絶縁膜に適用したＣＭＯＳＦＥＴよりもゲート長が短く、即ち集積度が高い。従来のＳＴＩを適用したＣＭＯＳＦＥＴと同等の集積度が実現できる。
【００２８】
また、本発明を適用することで形成されるＬＤＭＯＳＦＥＴは、従来のＳＴＩをフィールド絶縁膜に適用したＬＤＭＯＳＦＥＴよりも、単位面積あたりのオン抵抗が低く即ち集積度が高い。また特性変動耐性が高い。従来のＬＯＣＯＳを適用したＬＤＭＯＳＦＥＴと同等の集積度、及び信頼性が実現できる。
【００２９】
以上より、本発明を適用した製造技術、素子構造は、従来のＬＯＣＯＳ，ＳＴＩによるフィールド絶縁膜を適用した製造技術、素子構造よりも、低コストで信頼性の高いデバイス性能と回路性能を実現できる。
【００３０】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００３１】
【図１】従来のＬＯＣＯＳをフィールド酸化膜と素子分離絶縁膜に適用したｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの断面図である。
【図２】従来のＣＭＯＳＦＥＴにおけるゲート形成工程でのフォトリソグラフィ露光時のＣＭＯＳＦＥＴ断面とフォトレジスト及び露光路を示す図である。
【図３】従来のＣＭＯＳＦＥＴにおけるゲート電極端部の異常形状を概念的に示す図である。
【図４】従来のＳＴＩをフィールド酸化膜と素子分離絶縁膜に適用したｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの断面図である。
【図５Ａ】ＬＯＣＯＳの端部におけるＳｉ基板表面と絶縁膜−Ｓｉ界面の作る角度を示す図である。
【図５Ｂ】ＳＴＩの端部におけるＳｉ基板表面と絶縁膜−Ｓｉ界面の作る角度を示す図である。
【図６Ａ】ＬＯＣＯＳの端部におけるＬＤＭＯＳＦＥＴの電流経路を示す図である。
【図６Ｂ】ＳＴＩの端部におけるＬＤＭＯＳＦＥＴの電流経路を示す図である。
【図７】従来技術及び非特許文献２にて報告された、従来のＳＴＩをフィールド酸化膜と素子分離絶縁膜に適用したｎ型チャネルＬＤＭＯＳＦＥＴにおいて、観測された電流ストレス時間に対するオン抵抗の変動率を示す図である。
【図８】電流ストレスによるオン抵抗変動の推定原因である電子キャリアトラップ現象を概念的に示す図である。
【図９】本発明の第１実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの構造を示す平面図である。
【図１０】本発明の第１実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの構造を示す断面図である。（図９におけるＡ−Ａ’断面）
【図１１Ａ】従来のＣＭＯＳＦＥＴの構造を示す断面図である。
【図１１Ｂ】本発明の第１実施形態に係るＣＭＯＳＦＥＴの構造を示す断面図である。
【図１２Ａ】従来のＳＴＩをフィールド酸化膜に適用したＬＤＭＯＳＦＥＴにおいて、ＶＧＳ＝２Ｖ、ＶＤＳ＝高電圧を印加した際の電子電流密度分布を計算した結果である。
【図１２Ｂ】本発明を適用したＬＤＭＯＳＦＥＴにおいて、ＶＧＳ＝２Ｖ、ＶＤＳ＝高電圧を印加した際の電子電流密度分布を計算した結果である。
【図１３】本発明の第２実施形態に係るｎ型チャネルＩＧＢＴとｎ型チャネルＣＭＯＳＦＥＴの構造を示す平面図である。
【図１４】本発明の第２実施形態に係るｎ型チャネルＩＧＢＴとｎ型チャネルＣＭＯＳＦＥＴの構造を示す断面図である。（図１３におけるＡ−Ａ’断面）
【図１５Ａ】本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの製造方法を示す図である。
【図１５Ｂ】本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの製造方法を示す図である。
【図１５Ｃ】本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの製造方法を示す図である。
【図１５Ｄ】本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの製造方法を示す図である。
【図１５Ｅ】本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの製造方法を示す図である。
【図１５Ｆ】本発明の第３実施形態に係るｎ型チャネルＬＤＭＯＳＦＥＴとｎ型チャネルＣＭＯＳＦＥＴの製造方法を示す図である。
【発明を実施するための形態】
【００３２】
以下、図面を用いて本発明の実施例を説明する。なお、各図面および各実施例において同一又は類似の構成要素については同じ符号を付し、重複する部分についてはその詳細な説明を省略する。
【００３３】
また、以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型それぞれの逆極性としても同様の効果が期待できるものである。
【実施例１】
【００３４】
以下に、本発明の第１の実施例について説明する。図９は、本実施例に係るＣＭＯＳＦＥＴとＬＤＭＯＳＦＥＴ（ここではｎ型チャネルの例を記載）の素子構造を示す平面図である。また、図１０は図９のＡ−Ａ’部の断面図を示している。
【００３５】
ｎ型基板１４の表面上に、フィールド酸化膜１と素子分離絶縁膜２が選択的に形成されている。ここで、フィールド酸化膜１と素子分離絶縁膜２は、酸素雰囲気の熱反応により成長する酸化膜（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）から形成され、その上半分が削除された構造を有している。
【００３６】
ｎ型チャネルのＬＤＭＯＳＦＥＴにおいては、薄い濃度のｎ型ドリフト層１６がイオン打ち込み（インプラ）および熱拡散により選択的に形成され、それに電気的に接触するｎ型ドレイン層１７がフィールド酸化膜１を排除している領域に形成される。ゲート酸化膜１８、ゲート電極１９、ｎ型ソース層２０は、フィールド酸化膜１を介してｎ型ドレイン層１７の対極側に配置される。また、ゲート酸化膜１８の直下に、ｐ型ウェル層２８が形成され、その表面において、ゲート電極１９に電圧が印加された際、チャネルが形成され、ｎ型ドレイン層１７、及びｎ型ソース層２０の間にｎ型ドリフト層１６を介して電流が流れる。
【００３７】
ｎ型チャネルのＣＭＯＳＦＥＴにおいては、素子分離絶縁膜２が、隣接した素子との素子分離、即ち電流経路を遮断する目的で形成されており、素子分離絶縁膜２が排除された領域に、ゲート酸化膜１８、及びゲート電極１９が形成されている。
【００３８】
なお、ＣＭＯＳＦＥＴのゲート酸化膜１８はＬＤＭＯＳＦＥＴのゲート酸化膜１８と同一製造工程で形成され、かつ同一の酸化膜厚を有することを前提として図１０に示しているが、ＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴの入力電源が別な場合、例えば、ＬＤＭＯＳＦＥＴの入力電源が５Ｖ，ＣＭＯＳＦＥＴの入力電源が１．８Ｖとした場合、素子性能を最適化する目的でゲート酸化膜１８の厚さはＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴで異なる場合が一般的には存在する。本発明はそのような構造においても適用が可能である。
【００３９】
ＣＭＯＳＦＥＴのｎ型ドレイン層１７とｎ型ソース層２０は、素子分離絶縁膜２とゲート電極が排除された領域に、イオン打ち込み（インプラ）および熱拡散により選択的に形成される。ここで、ＣＭＯＳＦＥＴのｎ型ドレイン層１７とｎ型ソース層２０においても、ＬＤＭＯＳＦＥＴのｎ型ドレイン層１７とｎ型ソース層２０と同一製造工程で形成され、かつ同一の不純物濃度を有することを前提として図１０に示しているが、素子性能を最適化する目的で、製造工程や濃度が異なる場合がある。本発明はそのような構造においても適用が可能である。
【００４０】
ここで、フィールド酸化膜１と素子分離絶縁膜２は、同一の製造工程及び製造条件により形成される。
【００４１】
本発明を適用することで、ＬＤＭＯＦＥＴおよびＣＭＯＳＦＥＴは高集積化及び高信頼化が可能である。図１に示すＬＯＣＯＳでかつ、上半分が削除されていない構造をフィールド酸化膜１５と素子分離絶縁膜８に適用した従来構造においては、図２を用いてすでに述べたように、露光異常によるハレーション現象により、ＣＭＯＳＦＥＴにおいて微細化の限界が存在する。
【００４２】
従来のＬＯＣＯＳでかつ、上半分が削除されていない構造を、素子分離絶縁膜に適用したＣＭＯＳＦＥＴ（図１１Ａ）と、本発明構造を適用したＣＭＯＳＦＥＴの断面構造（図１１Ｂ）を比較参照して、集積化の効果を明示する。一般的に数１００ｎｍのＬＯＣＯＳを素子分離領域に適用した場合、ＣＭＯＳＦＥＴのゲート長４の加工寸法限界は、最小０．８μｍである。
【００４３】
これに対し、本発明を適用した構造、すなわち、ＬＯＣＯＳの上半分を削除した素子分離絶縁膜を適用した場合、ハレーションを抑制でき、０．８μｍ未満に微細加工が可能となり、ゲート長限界はマスク寸法やリソグラフィ装置性能に依存するようになる。
【００４４】
ハレーションが抑制できる素子分離絶縁膜を適用した構造において、０．１８μｍの微細化が可能とされる。さらに、ＣＭＯＳＦＥＴ領域をその他集積回路領域と完全分離するＤＴＩ（Ｄｅｅｐ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）領域２２との空隙領域２３の縮小が可能である。これは、ＬＯＣＯＳによる膨らみが存在する従来構造においては、ＤＴＩの溝加工において、マスクとするフォトレジストの倒れを抑制するため、ＬＯＣＯＳの端部領域から一定の空隙が必要であるが、本発明によりＬＯＣＯＳ上部の膨らみが削除され、平坦な表面が可能となるため、その空隙領域２３を抑制できる。
【００４５】
本発明により、ＬＯＣＯＳでかつ、上半分が削除されていない構造を適用した従来構造に対し、ＣＭＯＳＦＥＴにおいては、面積を５０％以上に縮小可能となる。
【００４６】
また、図４に示すＳＴＩをフィールド酸化膜１０と素子分離絶縁膜２１に適用した従来構造に対し、本発明によりＬＤＭＯＳＦＥＴの低オン抵抗化と高信頼化が図れる。
【００４７】
従来のＳＴＩ１０をフィールド酸化膜に適用したＬＤＭＯＳＦＥＴ（図１２Ａ）と、本発明構造を適用したＬＤＭＯＳＦＥＴ（図１２Ｂ）における、オン状態での電子電流密度４６の分布を計算した結果を示す。ここで、ゲート電圧は２Ｖ、ドレイン電圧に高電圧を印加し、図１２Ａおよび図１２Ｂにおいてはフィールド酸化膜の端部をフォーカスした。
【００４８】
本発明を適用することで、そのＬＯＣＯＳバーズビーク領域３の有する緩やかな歪曲形状（図１２Ｂ）により、従来のＳＴＩを適用し鈍角を有する形状（図１２Ａ）の場合に対し、フィールド酸化膜端部での電流経路の歪曲率が下がり、ソースドレイン間の電流経路長が短縮され、抵抗が低下する効果を伺える。
【００４９】
さらに、ＳＴＩを適用した場合、ＳＴＩフィールド酸化膜の端部、即ち酸化膜の角部に電流経路が接する。この角部において界面電荷トラップ準位が存在するため、従来構造においては、電流のキャリアがその領域にトラップされ、素子性能が変動する。
【００５０】
一方で、本発明を適用した場合、ＬＯＣＯＳのバーズビーク形状により、終端部は緩やかな傾斜を有するため、界面準位が少なく素子の特性変動も小さい。
【００５１】
以上より、ＳＴＩを有する従来構造に対し、ＬＤＭＯＳＦＥＴの集積化と特性変動の耐性向上が図れる。
【実施例２】
【００５２】
以下に、本発明の第２の実施例について説明する。図１３は、本実施例に係るＣＭＯＳＦＥＴと絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ここではｎ型チャネルの例を記載）の素子構造を示す平面図である。また、図１４は図１３のＡ−Ａ’部の断面図を示している。
【００５３】
ｎ型基板１４の表面上に、フィールド酸化膜１と素子分離絶縁膜２が選択的に形成されている。ここで、フィールド酸化膜１と素子分離絶縁膜２は、酸素雰囲気の熱反応により成長する酸化膜（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）から形成され、その上半分が削除された構造を有している。
【００５４】
ｎ型チャネルのＩＧＢＴにおいては、薄い濃度のｎ型コレクタドリフト層２４がイオン打ち込み（インプラ）および熱拡散により選択的に形成され、それに電気的に接触するｐ型コレクタ層２５がフィールド酸化膜１を排除している領域に形成される。
【００５５】
ゲート酸化膜１８、ゲート電極１９、ｎ型エミッタ層２６は、フィールド酸化膜１を介してｐ型コレクタ層２５の対極側に配置される。また、ゲート酸化膜１８の直下にｐ型ウェル層２７が形成され、その表面において、ゲート電極１９に電圧が印加された際、チャネルが形成され、ｐ型コレクタ層２５及びｎ型エミッタ層２６の間にｎ型コレクタドリフト層２４を介して電流が流れる。
【００５６】
ｎ型チャネルのＣＭＯＳＦＥＴにおいては、素子分離絶縁膜２が、隣接した素子との素子分離、即ち電流経路を遮断する目的で設置されており、素子分離絶縁膜２が排除された領域に、ゲート酸化膜１８及びゲート電極１９が形成されている。
【００５７】
ここで、ＣＭＯＳＦＥＴのゲート酸化膜１８は、ＩＧＢＴのゲート酸化膜１８と同一製造工程で形成され、かつ同一の酸化膜厚を有することを前提として図１４に示しているが、ＩＧＢＴとＣＭＯＳＦＥＴの入力電源が別な場合、例えば、ＩＧＢＴの入力電源が５Ｖ，ＣＭＯＳＦＥＴの入力電源が１．８Ｖとした場合、素子性能を最適化する目的でゲート酸化膜１８の厚さはＩＧＢＴとＣＭＯＳＦＥＴで異なる場合が一般的には存在する。本発明はそのような構造においても適用が可能である。
【００５８】
また、ｐ型コレクタ層２５とｎ型エミッタ層２６は、フィールド酸化膜１とゲート電極１９が排除された領域に、イオン打ち込み（インプラ）および熱拡散により選択的に形成される。ここで、ｎ型ドレイン層１７とｎ型ソース層２０においても、ＩＧＢＴと同一製造工程で形成され、かつ同一の不純物濃度を有することを前提として図１４に示しているが、素子性能を最適化する目的で、製造工程や濃度が異なる場合が一般的には存在する。本発明はそのような構造においても適用が可能である。
【００５９】
ここで、フィールド酸化膜１と素子分離絶縁膜２は、同一の製造工程及び製造条件により形成される。
【００６０】
本発明を適用することで、ＩＧＢＴおよびＣＭＯＳＦＥＴは高集積化及び高信頼化が可能である。ＣＭＯＳＦＥＴの高集積化の効果に関しては、実施例１と同一であるためここでは割愛する。ＩＧＢＴに関しても、実施例１に記載された効果と同様に、従来のＳＴＩをフィールド酸化膜に適用した場合に対し、電流経路が短縮され、オン抵抗の低減が図れ、高集積化が可能となる。また電流経路に接触したフィールド酸化膜の角部が排除されるため、特性変動の耐性が向上し、高信頼化が可能である。
【実施例３】
【００６１】
図１５Ａ乃至図１５Ｆを用いて、本発明の第３の実施例に係るＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴの製造工程を説明する。ここではｎ型チャネルのＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴについて説明する。図１５Ａ乃至図１５Ｆは、各工程におけるＬＤＭＯＳＦＥＴ、並びにＣＭＯＳＦＥＴの一部断面図である。なお、本実施例においては、実施例１で説明した高耐圧ＬＤＭＯＳＦＥＴ，並びにＣＭＯＳＦＥＴの素子構造を例に説明する。図１５Ａ乃至図１５Ｆの各図面は、図９におけるＡ−Ａ’部断面を示している。
【００６２】
まず、図１５Ａに示すように、ｎ型基板１４の表面上にハードマスク３０をパターニングした後、後にフィールド酸化膜１と素子分離膜２となる厚い絶縁膜４８を同時に形成する。ここで、ハードマスク３０は主に窒化ケイ素(Ｓｉ３Ｎ４)膜が用いられる。またフィールド酸化膜１と素子分離膜２は、酸素雰囲気下でのシリコン（Ｓｉ）の熱反応により成長するＬＯＣＯＳを適用し、同時に生成する。
【００６３】
次に、図１５Ｂに示すように、ハードマスク３０を堆積させた状態にて、全面を化学機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）し、平坦化する。ここでハードマスク３０として用いる窒化ケイ素(Ｓｉ３Ｎ４)膜が研磨の停止層（ストッパー層）の役割を果たし、窒化ケイ素(Ｓｉ３Ｎ４)膜が存在する高さで平坦化する。その後、図１５Ｃに示すように、ハードマスク３０をウェットエッチング等により剥離する。
【００６４】
次に、図１５Ｄに示すように、ＬＤＭＯＳＦＥＴのｎ型ドリフト層１６をイオン打ち込み（インプラ）および熱拡散により形成した後、ゲート酸化膜１８とゲート電極１９をパターニング加工する。ここではＣＭＯＳＦＥＴのゲート酸化膜１８とＬＤＭＯＳＦＥＴのゲート酸化膜１８の膜厚が同一である場合を想定し、同時に形成する場合を記載したが、異なるゲート酸化膜厚とする場合は、ゲート酸化工程を２度に分け、また一方の酸化膜成長を保護するためのフォトリソグラフィ工程が追加される。
【００６５】
続いて、図１５Ｅに示すように、ＬＤＭＯＳＦＥＴのｐ型ウェル層２８、ＣＭＯＳＦＥＴのｐ型ウェル層２９をイオン打ち込み（インプラ）および熱拡散により形成した後、ＬＤＭＯＳＦＥＴ及びＣＭＯＳＦＥＴのｎ型ドレイン層１７とｎ型ソース層２０をイオン打ち込み（インプラ）および熱拡散により形成する。ここで、ＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴのドレイン、ソース濃度が異なる場合もあり、その場合、フォトリソグラフィ工程を追加し、イオン打ち込み（インプラ）を打ち分ける。
【００６６】
その後、図１５Ｆに示すように、完全素子分離領域であるＤＴＩ２２を形成した後、層間絶縁膜を堆積し（図示せず）、最後に、配線加工工程にて、電極プラグ（コンタクト）と、ＬＤＭＯＳのソース電極３１、ＬＤＭＯＳのドレイン電極３２、ＣＭＯＳのソース電極３３、ＣＯＭＯＳのドレイン電極３４を形成することで、本発明に係るＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴの構造が完成する。
【００６７】
従来のＳＴＩをフィールド酸化膜、素子分離領域に適用した構造においては、その形成時において、ｎ型基板１４表面をシリコンのエッチングにより溝形成した後、酸化膜を堆積し、その後ＣＭＰにより平坦化する。本発明を適用した場合、溝形成の製造工程が必要ないため、製造工程費用の削減効果が存在する。
【００６８】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００６９】
１…ＬＯＣＯＳの上半分を削除したフィールド酸化膜
２…ＬＯＣＯＳの上半分を削除した素子分離絶縁膜
３…上半分を削除したＬＯＣＯＳのバーズビーク領域
４…ＣＭＯＳＦＥＴのゲート長
８…ＬＯＣＯＳの素子分離絶縁膜
９…ＬＯＣＯＳのバーズビーク
１０…ＳＴＩのフィールド酸化膜
１１…ＳＴＩ端部の鈍角領域
１２…電子キャリアトラップ
１３…ｐ型ウェル給電層
１４…ｎ型基板
１５…ＬＯＣＯＳのフィールド酸化膜
１６…ｎ型ドリフト層
１７…ｎ型ドレイン層
１８…ゲート酸化膜
１９…ゲート電極
２０…ｎ型ソース層
２１…ＳＴＩの素子分離絶縁膜
２２…完全素子分離（ＤＴＩ）領域
２３…集積回路領域とＤＴＩ領域の空隙領域
２４…ｎ型コレクタドリフト層
２５…ｐ型コレクタ層
２６…ｎ型エミッタ層
２７…ｐ型ウェル層
２８…ＬＤＭＯＳＦＥＴのｐ型ウェル層
２９…ＣＭＯＳＦＥＴのｐ型ウェル層
３０…ＬＯＣＯＳ形成時のハードマスク
３１…ＬＤＭＯＳＦＥＴのソース電極
３２…ＬＤＭＯＳＦＥＴのドレイン電極
３３…ＣＭＯＳＦＥＴのソース電極
３４…ＣＭＯＳＦＥＴのドレイン電極
３７…ＣＭＯＳＦＥＴのゲート端部の形状異常
３８…ＬＣＯＯＳの端部においてＳｉ基板表面と絶縁膜−Ｓｉ界面の作る角度
３９…ＳＴＩの端部においてＳｉ基板表面と絶縁膜−Ｓｉ界面の作る角度
４０…ＬＯＣＯＳの端部における電流経路
４１…ＳＴＩの端部における電流経路
４２…電流ストレス時間
４３…ＬＤＭＯＳＦＥＴのオン抵抗、未ストレス状態からの変動率
４４…ゲート−ソース間電圧：２Ｖ
４５…ドレイン−ソース間電圧：高電圧
４６…電子電流密度
４７…高い電子電流密度を示す領域
５０…ＩＧＢＴのエミッタ電極
５１…ＩＧＢＴのコレクタ電極
６１…フォトリソグラフィ露光の光路
６２…異常反射
６３…フォトレジストのゲート加工位置上層の端部における異常露光領域
６４…マスクパターン
６５…フォトレジストにおける未露光領域
６６…フォトレジストにおける露光領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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