(57)【要約】【課題】部品内蔵基板を厚型化しても配線性や電気特性に優れた半導体集積回路装置、プリント基板、半導体集積回路装置の製造方法を提供する。【解決手段】半導体集積回路装置１０１は、第１の電子部品Ｃ２１が実装された第１のコア層Ｃｏ２１、第２の電子部品Ｃ２２が実装された第２のコア層Ｃｏ２２、第１のコア層Ｃｏ２１と第２のコア層Ｃｏ２２との間の接着層Ａｄ２１、及び、配線層Ｌ２１〜Ｌ２８が少なくとも積層された部品内蔵基板２１と、部品内蔵基板２１の第１のコア層Ｃｏ２１側に搭載され、配線層Ｌ２１〜Ｌ２８を介して第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つと電気的に接続された第３の電子部品ＳｏＣと、部品内蔵基板２１の第２のコア層Ｃｏ２２側に形成され、配線層Ｌ２１〜Ｌ２８を介して第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つと電気的に接続された外部接続端子ＢＥとを備えるものである。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の電子部品が実装された第１のコア層、第２の電子部品が実装された第２のコア層、前記第１のコア層と前記第２のコア層との間の接着層、及び、配線層が少なくとも積層された部品内蔵基板と、
前記部品内蔵基板の前記第１のコア層側に搭載され、前記配線層を介して前記第１又は第２の電子部品の少なくとも１つと電気的に接続された第３の電子部品と、
前記部品内蔵基板の前記第２のコア層側に形成され、前記配線層を介して前記第１又は第２の電子部品の少なくとも１つと電気的に接続された外部接続端子と
を備える半導体集積回路装置。
【請求項２】
前記第１の電子部品及び前記第２の電子部品が、略同一の平面座標上に配置された
請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の電子部品及び前記第２の電子部品が、前記第３の電子部品の電源端子の略直下にそれぞれ配置された
請求項１記載の半導体集積回路装置。
【請求項４】
前記第２の電子部品は、複数の前記第１の電子部品と平面座標の一部がそれぞれ重なるように配置された
請求項１記載の半導体集積回路装置。
【請求項５】
前記部品内蔵基板は、前記前記第１のコア層、前記接着層及び前記前記第２のコア層を少なくとも貫通する貫通電極を有する
請求項１記載の半導体集積回路装置。
【請求項６】
前記第１の電子部品は小容量のコンデンサであり、
前記第２の電子部品は大容量のコンデンサであり、
前記第３の電子部品は、前記貫通電極を介さずに前記第１の電子部品と電気的に接続され、前記貫通電極を介して前記第２の電子部品と電気的に接続された
請求項５記載の半導体集積回路装置。
【請求項７】
複数の前記第３の電子部品に対して、それぞれ異なる前記第１の電子部品及び前記第２の電子部品を介して、同一の前記外部接続端子から電位を供給する
請求項１記載の半導体集積回路装置。
【請求項８】
前記第１の電子部品はコンデンサであり、
前記第２の電子部品は抵抗又はインダクタンス素子であり、
前記第２の電子部品の一端はデジタル電源配線に接続し、前記第２の電子部品の他端は前記第１の電子部品を介して前記第３の電子部品のアナログ電源端子に接続し、
前記部品内蔵基板がフィルタ回路を構成する
請求項１記載の半導体集積回路装置。
【請求項９】
第１の電子部品が実装された第１のコア層、第２の電子部品が実装された第２のコア層、前記第１のコア層と前記第２のコア層との間の接着層、及び、配線層が少なくとも積層された部品内蔵基板を備え、
前記配線層は、
前記部品内蔵基板の前記第１のコア層側に搭載される第３の電子部品と、前記第１又は第２の電子部品の少なくとも１つとを電気的に接続するための表面側配線層と、
前記部品内蔵基板の前記第２のコア層側に形成される外部接続端子と、前記第１又は第２の電子部品の少なくとも１つとを電気的に接続するための裏面側配線層と
を有するプリント基板。
【請求項１０】
それぞれ配線層が形成された第１のコア層及び第２のコア層にそれぞれキャビティを形成する工程と、
前記第１のコア層の前記キャビティに第１の電子部品を実装し、前記第２のコア層の前記キャビティに第２の電子部品を実装する工程と、
前記第１の電子部品が実装された前記第１のコア層、接着層、及び、前記第２の電子部品が実装された前記第２のコア層を積層して部品内蔵基板を形成する工程と、
前記部品内蔵基板の前記第１のコア層側に前記第１又は第２の電子部品の少なくとも１つと前記配線層を介して電気的に接続するように第３の電子部品を搭載し、前記部品内蔵基板の前記第２のコア層側に前記第１又は第２の電子部品の少なくとも１つと前記配線層を介して電気的に接続するように外部接続端子を形成する工程と
を有する半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置、プリント基板、半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
３次元実装を可能にする部品内蔵基板が開発されている。例えば、非特許文献１には、多層配線基板に孔（キャビティ）を形成し、当該キャビティ内に電子部品を実装する部品内蔵基板の製造方法が記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】大日本印刷株式会社，"Ｂ２ｉｔ基板及び部品内蔵基板"，［online］，［平成28年6月1日検索］，インターネット＜URL: http://www.dnp.co.jp/about/business/fine/product5.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００４】
部品内蔵基板は、モバイル端末などで用いるために、４００〜１００μｍ程度に薄型化する方向で開発が進められている。これに対し、部品内蔵基板を自動車などに搭載し、更に反りを防ぐために８００μｍ程度に厚型化しようとすると、基板そのものが厚くなり、実装する電子部品が基板の一方の主面側に片寄って当該一方の主面側からしか電子部品の電極に電気的に接続できない、また、キャビティが深くなって実装する電子部品の実装精度が落ちるなどといった問題が生じていた。
【０００５】
そこで、部品内蔵基板を厚型化しても配線性や電気特性に優れた半導体集積回路装置、プリント基板、半導体集積回路装置の製造方法が望まれていた。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体集積回路装置は、第１の電子部品が実装された第１のコア層、第２の電子部品が実装された第２のコア層、第１のコア層と第２のコア層との間の接着層、及び、配線層が少なくとも積層された部品内蔵基板と、部品内蔵基板の第１のコア層側に搭載され、配線層を介して第１又は第２の電子部品の少なくとも１つと電気的に接続された第３の電子部品と、部品内蔵基板の第２のコア層側に形成され、配線層を介して第１又は第２の電子部品の少なくとも１つと電気的に接続された外部接続端子とを備えるものである。
【０００７】
なお、上記実施の形態の半導体集積回路装置を、半導体チップ、電子部品（受動部品）、基板などで構成されるハイブリッド集積回路装置や、半導体モジュールに置き換えて表現したもの、プリント基板、半導体集積回路装置の製造方法なども、本発明の態様としては有効である。
【発明の効果】
【０００８】
上記一実施の形態によれば、部品内蔵基板を厚型化しても配線性や電気特性に優れた半導体集積回路装置、プリント基板、半導体集積回路装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る部品内蔵基板１の概略構成を示す断面図である。
【図２】実施の形態１に係る部品内蔵基板１の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る別の部品内蔵基板１１の概略構成を示す断面図である。
【図４】実施の形態１に係る半導体集積回路装置１０１の概略構成を示す断面図である。
【図５】実施の形態１に係る部品内蔵基板２１におけるコンデンサＣ２１、Ｃ２２の配置を説明するための図である。
【図６】実施の形態１に係る別の半導体集積回路装置におけるコンデンサＣ３１〜Ｃ３３の配置を説明するための図である。
【図７】実施の形態２に係る半導体集積回路装置２０１の概略構成を示す断面図である。
【図８】実施の形態２に係る半導体集積回路装置２０１の等価回路図である。
【図９】実施の形態２に係る応用例のＳｉＰ３０１の概略構成を示す断面図である。
【図１０】実施の形態３に係る半導体集積回路装置４０１の概略構成を示す断面図である。
【図１１】他の実施の形態に係る半導体集積回路装置５０１の概略構成を示す断面図である。
【発明を実施するための形態】
【００１０】
説明の明確化のために、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。また、各図面において、その明瞭化のために、断面であってもハッチング等を省略する場合がある。
【００１１】
（実施の形態１）
本実施の形態１に係る半導体集積回路装置は、キャビティに電子部品を実装したコア層を、接着層を介して２枚以上貼り合わせて部品内蔵基板とし、更に、当該部品内蔵基板の表面側に電子部品を搭載し、裏面側に外部接続端子を形成したものである。このような構成により、部品内蔵基板を厚型化しても配線性や電気特性に優れた半導体集積回路装置とすることができる。
【００１２】
まず、本実施の形態１に係る半導体集積回路装置の一部を構成する部品内蔵基板について説明する。
図１は、本実施の形態１に係る部品内蔵基板１の概略構成を示す断面図である。
【００１３】
部品内蔵基板１は、図面上側から順番に、最上層メタル配線層（第１メタル配線層）Ｌ１、表面側ビルドアップ層（第１ビルドアップ層）Ｂｕ１、第２メタル配線層Ｌ２、第１コア層Ｃｏ１、第３メタル配線層Ｌ３、接着層Ａｄ１、第４メタル配線層Ｌ４、第２コア層Ｃｏ２、第５メタル配線層Ｌ５、裏面側ビルドアップ層（第２ビルドアップ層）Ｂｕ２、最下層メタル配線層（第６メタル配線層）Ｌ６などが積層されている。
【００１４】
また、部品内蔵基板１は、第１コア層Ｃｏ１及び第２コア層Ｃｏ２のキャビティ（図示せず）にそれぞれ実装された第１の電子部品ＥＣ１及び第２の電子部品ＥＣ２、最上層メタル配線層Ｌ１と第１の電子部品ＥＣ１とを電気的に接続し、第２の電子部品ＥＣ２と最下層メタル配線層Ｌ６とを電気的に接続する複数の非貫通電極（ブラインドビア）ＢＬＶ１、第１コア層Ｃｏ１、接着層Ａｄ１、第２コア層Ｃｏ２を貫通して、第２メタル配線層Ｌ２と第５メタル配線層Ｌ５とを電気的に接続する貫通電極（貫通ビア）ＴＨＶ１なども備えている。
【００１５】
また、最上層メタル配線層Ｌ１、最下層メタル配線層Ｌ６の一部がランドを構成していても良いし、最上層メタル配線層Ｌ１、表面側ビルドアップ層Ｂｕ１、裏面側ビルドアップ層Ｂｕ２、最下層メタル配線層Ｌ６の露出部分には、ソルダーレジストによる保護層を備えていても良い。
【００１６】
部品内蔵基板１では、各メタル配線層Ｌ１〜Ｌ６には、例えば、銅（Ｃｕ）を用いる。また、ビルドアップ層Ｂｕ１、Ｂｕ２には厚さ３０〜４０μｍのエポキシ−フェノール系樹脂を用いる。コア層Ｃｏ１、Ｃｏ２には厚さ３００〜４００μｍのガラスエポキシ樹脂を用いる。接着層Ａｄ１には厚さ１００〜２００μｍのプリプレグなどの熱硬化型のガラスエポキシ樹脂を用いる。
また、第１、第２の電子部品ＥＣ１、ＥＣ２は、例えば、ベアチップ、コンデンサ、インダクタンス素子、抵抗などである。
【００１７】
このような構成により、本実施の形態１に係る部品内蔵基板１は、基板全部で８００μｍ以上に厚型化することができるとともに、コア層Ｃｏ１、Ｃｏ２のキャビティは浅く、キャビティに電子部品ＥＣ１、ＥＣ２を実装しやすくなると共に、電子部品ＥＣ１、ＥＣ２に対して、電気的に接続しやすくなるので、配線性や電気特性に優れたものになる。
【００１８】
次に、本実施の形態１に係る部品内蔵基板１の製造方法について説明する。
図２は、本実施の形態１に係る部品内蔵基板１の製造方法を説明するための工程断面図である。
【００１９】
まず、図２（ａ）に示すように、各主面に第２メタル配線層Ｌ２又は第３メタル配線層Ｌ３が形成した第１コア層Ｃｏ１にキャビティ（図示せず）を形成し、当該キャビティ内に電子部品ＥＣ１を実装する。そして、電子部品ＥＣ１が実装されたキャビティ内に樹脂を注入して、電子部品ＥＣ１を封止し、電子部品ＥＣ１を第１コア層Ｃｏ１に内蔵する。なお、メタル配線層Ｌ２、Ｌ３は、電子部品ＥＣ１を第１コア層Ｃｏ１に内蔵した後に形成しても良い。
【００２０】
同様に、各主面に第４メタル配線層Ｌ４又は第５メタル配線層Ｌ５が形成した第２コア層Ｃｏ２にもキャビティを形成し、電子部品ＥＣ２を実装し、封止する（図示せず）。ここでは、第１コア層Ｃｏ１及び第２コア層Ｃｏ２の厚さは上述したように４００μｍ程度であり、電子部品ＥＣ１、ＥＣ２を実装するときの実装精度を良好にすることができる。
【００２１】
次に、図２（ｂ）に示すように、第１コア層Ｃｏ１と第２コア層Ｃｏ２とをそれらのメタル配線Ｌ３、Ｌ４側の主面を内側にして、接着層Ａｄ１を介して貼り合わせる。また、ドリルを用いて、第１コア層Ｃｏ１、接着層Ａｄ１及び第２コア層Ｃｏ２を貫通する貫通ビアホールＶＨ１を形成する。
次に、図２（ｃ）に示すように、貫通ビアホールＶＨ１の内周をメタルでメッキして貫通電極ＴＨＶ１を形成する。
【００２２】
最後に、図２（ｄ）に示すように、第１コア層Ｃｏ１及び第２コア層Ｃｏ２のメタル配線Ｌ２、Ｌ５が形成された側の主面上に、第１ビルドアップ層Ｂｕ１、第２ビルドアップ層Ｂｕ２を形成する。また、レーザを用いて、ビルドアップ層Ｂｕ１、Ｂｕ２の表面（露出面）からメタル配線層Ｌ２、Ｌ５にまで達するブラインドビアホール（図示せず）を形成する。そして、ブラインドビアホールをメタルで埋めて、非貫通電極ＢＬＶ１を形成し、また、ビルドアップ層Ｂｕ１、Ｂｕ２の表面にそれぞれ最上層メタル配線層Ｌ１、最下層メタル配線層Ｌ６を形成し、更に、必要により上述したソルダーレジストによる保護層（図示せず）を形成して、部品内蔵基板１を完成させる。
【００２３】
なお、部品内蔵基板１では、コア層Ｃｏ１、Ｃｏ２と接着層とを貼り合せた後に、ビルドアップ層Ｂｕ１、Ｂｕ２を形成したが、コア層にビルドアップ層を形成したもの同士を貼り合せても良い。
【００２４】
図３は、本実施の形態１に係る別の部品内蔵基板１１の概略構成を示す断面図である。
部品内蔵基板１１は、２個の電子部品ＥＣ１１、ＥＣ１２、２層のコア層Ｃｏ１１、Ｃｏ１２、６層のビルドアップ層Ｂｕ１１〜Ｂｕ１６、１０層のメタル配線層Ｌ１１〜Ｌ２０、１層の接着層Ａｄ１１、電子部品ＥＣ１１、ＥＣ１２の端子とメタル配線Ｌ１２、Ｌ１４、Ｌ１６、Ｌ１９とを電気的に接続し、メタル配線Ｌ１８とメタル配線Ｌ１９とを電気的に接続する複数の非貫通電極（ベリードビア）ＢＵＶ１１、最上層メタル配線層Ｌ１と第２メタル配線層Ｌ２とを電気的に接続し、第９メタル配線層Ｌ１９と最下層メタル配線層Ｌ２０とを電気的に接続する複数の非貫通電極（ブラインドビア）ＢＬＶ１１、第２ビルドアップ層Ｂｕ１２から第５ビルドアップ層Ｂｕ１５までを貫通する貫通電極（貫通ビア）ＴＨＶ１１などを備える。
【００２５】
部品内蔵基板１１は、各主面にメタル配線層Ｌ１３又はメタル配線層Ｌ１４が形成された第１コア層Ｃｏ１１のキャビティ（図示せず）に電子部品ＥＣ１１を実装し、２層のビルドアップ層Ｂｕ１２、Ｂｕ１３、複数の非貫通電極ＢＵＶ１１及び２層のメタル配線層Ｌ１２、Ｌ１５を形成したものと、各主面にメタル配線層Ｌ１７又はメタル配線層Ｌ１８が形成された第２コア層Ｃｏ１２のキャビティ（図示せず）に電子部品ＥＣ１２を実装し、２層のビルドアップ層Ｂｕ１４、Ｂｕ１５、複数の非貫通電極ＢＵＶ１１及び２層のメタル配線層Ｌ１６、Ｌ１８を形成したものとを、すなわち、コア層にビルドアップ層を形成したもの同士を、接着層Ａｄ１１を介して貼り合せ、ビルドアップ層Ｂｕ１２からビルドアップ層Ｂｕ１５までを貫通する貫通電極ＴＨＶ１１を形成した後に、ビルドアップ層Ｂｕ１１、Ｂｕ１６、複数の非貫通電極ＢＬＶ１１及びメタル配線層Ｌ１１、Ｌ２０を形成したものである。
【００２６】
このような構成により、本実施の形態１に係る部品内蔵基板１１は、全体として厚型化することができるとともに、コア層Ｃｏ１１、Ｃｏ１２のキャビティは浅く、配線性や特性に優れたものとなる。また、電子部品ＥＣ１１、ＥＣ１２に対して、それらを実装したコア層Ｃｏ１１、Ｃｏ１２の上下の配線層Ｌ１２、Ｌ１５、Ｌ１６、Ｌ１９から電気的に接続できるので、配線性が特に優れたものとなる。
【００２７】
なお、本実施の形態１に係る部品内蔵基板は、コア層を３層以上含むようにしても良い。例えば、図１に示した部品内蔵基板１のメタル配線層Ｌ３とメタル配線層Ｌ４との間に、それぞれ接着層を介して、図３に示した部品内蔵基板１１のメタル配線層Ｌ１２からメタル配線層Ｌ１５まで積層したものを挟んだ構造にして、コア層を３層としても良い。このときは、各コア層に内蔵する電子部品を縦方向に３つ重ねることができる。つまり、コア層の数だけ電子部品を縦方向に重ねることができる。
また、本実施の形態１に係る部品内蔵基板を用いて、プリント基板を構成しても良い。
【００２８】
次に、本実施の形態１に係る半導体集積回路装置の概略構成について説明する。
図４は、本実施の形態１に係る半導体集積回路装置１０１の概略構成を示す断面図である。
【００２９】
半導体集積回路装置１０１は、部品内蔵基板２１と、部品内蔵基板２１表面のランド及びバンプＢ２１〜Ｂ２４を介してフリップチップ接続されたＳｏＣと、部品内蔵基板２１裏面のランド上に形成され、外部接続端子であるＢＧＡ（Ball Grid Array）を構成するボール電極（はんだボール）ＢＥとを備えるものである。なお、半導体集積回路装置１０１は、外部接続端子として、ＢＧＡに代えてＬＧＡ（Land Grid Array）を用いても良い。また、部品内蔵基板２１表面には、ＳｏＣ以外にも、メモリ、パワーマネージメントＩＣ（ＰＭＩＣ）などを搭載しても良い。
【００３０】
部品内蔵基板２１は、給電経路上を流れる中周波数領域（数１０〜数１００ＭＨｚ）のノイズを除去する目的でコンデンサＣ２１、コンデンサＣ２２を内蔵している。
すなわち、給電経路では、いくつかの特定周波数において反共振ピークと呼ばれるインピーダンスが高くなる現象が生じることがあるが、コンデンサＣ２１、Ｃ２２は、経路によりつくインダクタンスとの共振ピークを反共振ピーク近傍に設けることでインピーダンスを低減している。
【００３１】
また、より高い周波数領域のノイズを除去するときは、コンデンサＣ２１、Ｃ２２を電源端子Ｂ２２（Ｐｏｗｅｒ１）の略直下に配置して、給電経路を短くし、インダクタンスを小さくする。これにより、電源インピーダンスの複数の周波数を更に抑制することができる。
【００３２】
図５は、本実施の形態１に係る部品内蔵基板２１におけるコンデンサＣ２１、Ｃ２２の配置を説明するための図である。部品内蔵基板２１を上から（ＳｏＣなどを搭載している側から）透視したときの配置を示している。左図は、比較例としての、従来の部品内蔵基板２６における配置を示し、右図は、部品内蔵基板２１における配置を示す。
【００３３】
従来の部品内蔵基板２６では、キャビティＣＡ２６内にコンデンサＣ２６を実装し、キャビティＣＡ２６の周辺にパターン禁止領域ＦＢ２６を形成している。また、パターン禁止領域ＦＢ２６と隣接して、コンデンサＣ２７を含むパターン禁止領域ＦＢ２７を形成している。このため、部品内蔵基板２６では、少なくとも、パターン禁止領域ＦＢ２６、ＦＢ２７がある層において、メタル配線Ｌ（図示せず）を形成できる領域は非常に限られている。
【００３４】
一方、部品内蔵基板２１は、上から透視したときに、コンデンサＣ２１、Ｃ２２がほぼ重なって見えるように、すなわち、コンデンサＣ２１、Ｃ２２の平面座標（ＸＹ座標）が略同じとなるように、コンデンサＣ２１、Ｃ２２を内蔵している。
このため、部品内蔵基板２１では、パターン禁止領域ＦＢ２１に隣接して貫通電極ＴＨＶを形成しても、部品内蔵基板２６と比べて、メタル配線Ｌを形成できる領域を大きくすることができるし、部品内蔵基板２１の面積そのものを小さくすることもできる。また、貫通電極ＴＨＶ１１の直径を大きくして貫通電極ＴＨＶの数を減らすこともできる。給電経路を経るインダクタンスを減らすこともできる。なお、貫通孔ＴＨＶ１１の配置は、パターン禁止領域ＦＢ２１の外であれば良く、図５に示したものに限られない。
【００３５】
なお、本実施の形態１に係る半導体集積回路装置では、部品内蔵基板上にＳｏＣを搭載する場合には、当該ＳｏＣの複数の電源端子のそれぞれの直下又は近傍にコンデンサを設けても良い。
【００３６】
図６は、本実施の形態１に係る別の半導体集積回路装置におけるコンデンサＣ３１〜Ｃ３３の配置を説明するための図である。部品内蔵基板を上から（ＳｏＣ側から）透視したときの配置を示している。
【００３７】
部品内蔵基板（図示せず）上には、狭ピッチのバンプ（図示せず）を介して、複数の電源を持つ（または、同種の電源でも特定単位、例えば、ｂｙｔｅ単位でインピーダンスを制御する必要がある）ＳｏＣが搭載されている。また、部品内蔵基板内部には、コンデンサＣ３１、Ｃ３３が上のコア層に、コンデンサＣ３２が下のコア層に内蔵され、上から透視したときに、コンデンサＣ３１、Ｃ３３とコンデンサＣ３２とはその一部がそれぞれ重なるように配置されている。
【００３８】
このような構造により、電源端子（バンプ）の密度の高く、従来技術では平面方向の配線リソースが不足するようなところであっても、ＳｏＣのデータｂｙｔｅ０用の複数の電源端子にコンデンサＣ３１を接続し、データｂｙｔｅ１用の複数の電源端子にコンデンサＣ３２を接続し、データｂｙｔｅ２用の複数の電源端子にコンデンサＣ３３を接続するようにして、電源端子とコンデンサとの距離を一定の範囲に収め、等価なインピーダンスを実現することができる。これは、半導体集積回路装置の低電圧化や信号の高速化がなされるような状況において、特に有効となる。
【００３９】
以上、説明したように、本実施の形態１に係る半導体集積回路装置１０１は、第１の電子部品Ｃ２１が実装された第１のコア層Ｃｏ２１、第２の電子部品Ｃ２２が実装された第２のコア層Ｃｏ２２、第１のコア層Ｃｏ２１と第２のコア層Ｃｏ２２との間の接着層Ａｄ２１、及び、配線層Ｌ２１〜Ｌ２８が少なくとも積層された部品内蔵基板２１と、部品内蔵基板２１の第１のコア層Ｃｏ２１側に搭載され、配線層Ｌ２１〜Ｌ２８を介して第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つと電気的に接続された第３の電子部品ＳｏＣと、部品内蔵基板２１の第２のコア層Ｃｏ２１側に形成され、配線層Ｌ２１〜Ｌ２８を介して第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つと電気的に接続された外部接続端子ＢＥとを備えるものである。
【００４０】
また、本実施の形態１に係る半導体集積回路装置１０１は、第１の電子部品Ｃ２１及び第２の電子部品Ｃ２２が、略同一の平面座標上に配置されることが好ましい。
また、本実施の形態１に係る半導体集積回路装置１０１は、第１の電子部品Ｃ２１及び第２の電子部品Ｃ２２が、第３の電子部品ＳｏＣの電源端子Ｂ２２（Ｐｏｗｅｒ１）の略直下にそれぞれ配置されることが好ましい。
【００４１】
また、本実施の形態１に係る半導体集積回路装置は、第２の電子部品Ｃ３２は、複数の第１の電子部品Ｃ３１、Ｃ３３と平面座標の一部がそれぞれ重なるように配置されることが好ましい。
また、本実施の形態１に係る半導体集積回路装置１０１は、部品内蔵基板２１は、第１のコア層Ｃｏ２１、接着層Ａｄ２１及び第２のコア層Ｃｏ２２を少なくとも貫通する貫通電極ＴＨＶ２１を有することが好ましい。
【００４２】
また、本実施の形態１に係るプリント基板は、第１の電子部品Ｃ２１が実装された第１のコア層Ｃｏ２１、第２の電子部品Ｃ２２が実装された第２のコア層Ｃｏ２２、第１のコア層Ｃｏ２１と第２のコア層Ｃｏ２２との間の接着層Ａｄ２１、及び、配線層Ｌ２１〜Ｌ２８が少なくとも積層された部品内蔵基板２１を備え、配線層Ｌ２１〜Ｌ２８は、部品内蔵基板２１の第１のコア層Ｃｏ２１側に搭載される第３の電子部品ＳｏＣと、第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つとを電気的に接続するための表面側配線層Ｌ２１と、部品内蔵基板２１の第２のコア層Ｃｏ２２側に形成される外部接続端子ＢＥと、第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つとを電気的に接続するための裏面側配線層Ｌ２８とを有するものである。
【００４３】
また、本実施の形態１に係る半導体集積回路装置１０１の製造方法は、それぞれ配線層Ｌ２３〜Ｌ２６が形成された第１のコア層Ｃｏ２１及び第２のコア層Ｃｏ２２にそれぞれキャビティＣＡ２１、ＣＡ２２を形成する工程と、第１のコア層Ｃｏ２１のキャビティＣＡ２１に第１の電子部品Ｃ２１を実装し、第２のコア層Ｃｏ２２のキャビティＣＡ２２に第２の電子部品Ｃ２２を実装する工程と、第１の電子部品Ｃ２１が実装された第１のコア層Ｃｏ２１、接着層Ａｄ２１、及び、第２の電子部品Ｃ２２が実装された第２のコア層Ｃｏ２１を積層して部品内蔵基板２１を形成する工程と、部品内蔵基板２１の第１のコア層Ｃｏ２１側に第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つと配線層Ｌ２１〜Ｌ２８を介して電気的に接続するように第３の電子部品ＳｏＣを搭載し、部品内蔵基板２１の第２のコア層Ｃｏ２１側に第１又は第２の電子部品Ｃ２１、Ｃ２２の少なくとも１つと配線層Ｌ２１〜Ｌ２８を介して電気的に接続するように外部接続端子ＢＥを形成する工程とを有するものである。
【００４４】
（実施の形態２）
実施の形態１に係る半導体集積回路装置１０１では、部品内蔵基板２１の上下のコア層Ｃｏ２１、Ｃｏ２２にそれぞれ電子部品、例えば、コンデンサＣ２１、Ｃ２２を内蔵したが、本実施の形態２に係る半導体集積回路装置では部品内蔵基板上に、例えば、ＳｏＣ、ＣＳＰ（Chip Size Package）などの電子部品を搭載するときに、部品内蔵基板の上下層で容量の異なるコンデンサを内蔵し、電子部品の同一の電源端子を当該容量の異なるコンデンサにそれぞれ接続して、高周波数領域及び低周波数領域のノイズを除去できるようにするものである。
【００４５】
図７は、本実施の形態２に係る半導体集積回路装置２０１の概略構成を示す断面図である。
部品内蔵基板３１は上のコア層Ｃｏ４１に小容量のコンデンサＣ４１を内蔵し、下のコア層Ｃｏ４２に大容量のコンデンサＣ４２を内蔵している。また、部品内蔵基板３１上には、電源電位供給用のバンプＢ４１及び接地電位供給用のバンプＢ４２を介してＳｏＣが搭載されている。コンデンサＣ４１、Ｃ４２は、略同一の平面座標（ＸＹ座標）を有していることが望ましい。
【００４６】
そして、ＳｏＣとコンデンサＣ４１とは、バンプＢ４１、Ｂ４２及び各非貫通電極ＢＬＶ４１を介して電気的に接続され、ＳｏＣとコンデンサＣ４２とは、バンプＢ４１、Ｂ４２、貫通電極ＴＨＶ４１、ＴＨＶ４２及び各非貫通電極ＢＬＶ４１を介して電気的に接続されている。
【００４７】
図８は、本実施の形態２に係る半導体集積回路装置２０１の等価回路図である。
ＳｏＣ側から見て電源端子側のバンプＢ４１からバイパスコンデンサ（パスコン）Ｃ４１、Ｃ４２を経由してＧＮＤ端子側のバンプＢ４２に至る経路が２つできている。下のコア層Ｃｏ４２のコンデンサＣ４２を経由する経路２には貫通電極ＴＨＶ４１、ＴＨＶ４２の２本分のインダクタンス（１〜２ｎＨ程度）が付く。
【００４８】
そして、上のコア層Ｃｏ４１のコンデンサＣ４１を小容量にし、下のコア層Ｃｏ４２のコンデンサＣ４２を大容量にすることで、高周波側に共振する効果がある経路１と低周波側に共振する効果がある経路２とを確保できるようになる。
ここで、本実施の形態２に係る半導体集積回路装置の応用例であるＳｉＰ（System in Package）についても説明する。
【００４９】
図９は、本実施の形態２に係る応用例のＳｉＰ３０１の概略構成を示す断面図である。
ＳｉＰ３０１は、部品内蔵基板４１の表面側に、ＳｏＣ、ＣＳＰ、各種メモリなどの複数種類の電子部品を搭載し、部品内蔵基板５１の裏面側に外部接続端子としてのボール電極ＢＥを形成している。
【００５０】
このとき、部品内蔵基板５１の表面側に搭載した複数種類の電子部品間で同電圧電源Ｐｏｗｅｒ１を共有する場合には、下のコア層Ｃｏ５２にコンデンサＣ５１、Ｃ５２を含む共通のプレーンパターンを設け、各電子部品の電源端子Ｂ５１、Ｂ５２、Ｂ５５には貫通電極ＴＨＶ５１、ＴＨＶ５２を経由して電源Ｐｏｗｅｒ１を供給する。また、この経路上の上のコア層Ｃｏ５１には必ずバイパスコンデンサＣ５３、Ｃ５４又はローパスフィルタを接続する。これにより、共通のプレーンパターンを経由した他の電子部品からのノイズ回り込みを防ぐことができる。
【００５１】
複数の電圧に対応するために、複数の共通のプレーンパターンを設けても良い。
このような構成により、ＳｉＰの複数種類の電子部品にそれぞれ同電位の電源電位又は接地電位を供給するためのボール電極ＢＥを最少で１つにまで削減することができる。
【００５２】
以上、説明したように、本実施の形態２に係る半導体集積回路装置２０１は、第１の電子部品は小容量のコンデンサＣ４１であり、第２の電子部品は大容量のコンデンサＣ４２であり、第３の電子部品ＳｏＣは、貫通電極ＴＨＶを介さずに第１の電子部品Ｃ４１と電気的に接続され、貫通電極ＴＨＶを介して第２の電子部品Ｃ４２と電気的に接続されることが好ましい。
【００５３】
また、本実施の形態２に係る半導体集積回路装置３０１は、複数の第３の電子部品ＳｏＣ、ＣＳＰに対して、それぞれ異なる第１の電子部品Ｃ５３、Ｃ５４及び第２の電子部品５１、Ｃ５２を介して、同一の外部接続端子ＢＥから電位を供給することが好ましい。
【００５４】
（実施の形態３）
実施の形態１、２に係る半導体集積回路装置１０１、２０１、３０１は、部品内蔵基板２１、４１、５１に複数のコンデンサを内蔵したが、本実施の形態３に係る半導体集積回路装置は、部品内蔵基板に抵抗又はインダクタンス素子と、コンデンサとを内蔵して、部品内蔵基板をローパスフィルタとして構成するものである。
【００５５】
図１０は、本実施の形態３に係る半導体集積回路装置４０１の概略構成を示す断面図である。
部品内蔵基板６１は、上のコア層Ｃｏ６１にコンデンサＣ６１を、下のコア層Ｃｏ６２に抵抗Ｒ６１を実装している。抵抗Ｒ６１に代えて、フェライトビーズなどのインダクタンス素子Ｌを実装しても良い。
【００５６】
供給電流は少ないが、ノイズ対策の為にデジタル電源Ｄｉｇｉｔａｌ  Ｐｏｗｅｒと分離しているアナログ電源Ａｎａｌｏｇ  Ｐｏｗｅｒに対し、抵抗Ｒ６１及びコンデンサＣ６１を用いてローパスフィルタを構成することで、半導体集積回路装置４０１の電源ピン（外部接続端子ＢＥ）数を削減することができる。加えて、部品内蔵基板６１に搭載する電子部品の点数も削減することができる。
【００５７】
また、給電経路上につくインダクタンス成分も最小限に抑えられるためローパスフィルタの設計が容易となる。
ローパスフィルタは、部品内蔵基板６１に内蔵する抵抗Ｒ６１やインダクタンス素子Ｌの一端子をデジタル電源パターンＬ６６に接続し、他の一端子をコンデンサＣ６１を経由してアナログ電源端子Ｂ６１に接続して形成する。
【００５８】
このとき、電源端子Ｂ６１に近い上のコア層Ｃｏ６１にコンデンサＣ６１を内蔵することが望ましい。また、給電経路を最小にするために、デジタル電源は下のコア層Ｃｏ６２側の、非貫通電極ＢＵＶ６１などで抵抗Ｒ６１に接続できるメタル配線層Ｌ６６にパターンを形成することが望ましい。
【００５９】
以上、説明したように、本実施の形態３に係る半導体集積回路装置４０１は、第１の電子部品はコンデンサＣ６１であり、第２の電子部品は抵抗Ｒ６１又はインダクタンス素子Ｌであり、第２の電子部品Ｒ６１、Ｌの一端はデジタル電源配線Ｌ６６に接続し、第２の電子部品Ｒ６１、Ｌの他端は第１の電子部品Ｃ６１を介して第３の電子部品ＳｏＣのアナログ電源端子Ｂ６１に接続し、部品内蔵基板６１がフィルタ回路を構成することが好ましい。
【００６０】
（他の実施の形態）
実施の形態１〜３では半導体集積回路装置１０１、２０１、３０１、４０１の構成について説明してきたが、各実施の形態に係る半導体集積回路装置１０１、２０１、３０１、４０１は、部品内蔵基板２１、３１、４１、５１上に搭載した電子部品上にヒートスプレッタを設けて、搭載した電子部品にかかる応力を抑制することもできる。
図１１は、他の実施の形態に係る半導体集積回路装置５０１の概略構成を示す断面図である。
【００６１】
部品内蔵基板７１にフリップチップ接続したＳｏＣ上に、更に、ヒートスプレッタＨＳを設ける。ヒートスプレッタＨＳは例えば銅で構成する。ヒートスプレッタＨＳは、部品内蔵基板７１のＧＮＤ端子に対してはんだＳＯを介して接続する。部品内蔵基板７１及びＳｏＣと、ヒートスプレッタＨＳとの間には、例えば、グリースなどの導電性のゲル状の放熱樹脂を充填する。
このような構成により、部品内蔵基板７１上に搭載したＳｏＣにかかる応力を抑制することができる。
【００６２】
以上、本発明者によってなされた発明を各実施の形態に基づき具体的に説明したが、本発明は既に述べた各実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００６３】
１０１、２０１、３０１、４０１、５０１    半導体集積回路装置
１、１１、２１、２６、３１、４１、５１、６１、７１    部品内蔵基板
Ｃｏ１、Ｃｏ２、Ｃｏ１１、Ｃｏ１２、Ｃｏ２１、Ｃｏ２２、Ｃｏ４１、Ｃｏ４２、Ｃｏ５１、Ｃｏ５２、Ｃｏ６１、Ｃｏ６２、Ｃｏ７１、Ｃｏ７２    コア層
Ａｄ１、Ａｄ１１、Ａｄ２１    接着層
Ｂｕ１、Ｂｕ２、Ｂｕ１１〜Ｂｕ１６    ビルドアップ層
Ｌ１〜Ｌ６、Ｌ１１〜Ｌ２０、Ｌ２１〜Ｌ２８、Ｌ５６、Ｌ６６    メタル配線層
ＢＬＶ１、ＢＬＶ１１    非貫通電極（ブラインドビア）
ＢＵＶ１１、ＢＵＶ６１    非貫通電極（ベリードビア）
ＴＨＶ１１、ＴＨＶ２１、ＴＨＶ５１    貫通電極
ＣＡ２１    キャビティ（孔）
ＦＢ２１、ＦＢ２６、ＦＢ２７    パターン禁止領域
Ｂ２１〜Ｂ２４、Ｂ４１、Ｂ４２、Ｂ５１〜Ｂ５５、Ｂ６１、Ｂ６２    バンプ
ＨＳ    ヒートスプレッタ
ＳＯ    はんだ
ＲＥ    樹脂
ＥＣ１、ＥＣ２、ＥＣ１１、ＥＣ１２、ＥＣ７１、ＥＣ７２    電子部品
ＢＥ、ＢＥ６１、ＢＥ６２    外部接続端子
Ｃ２１、Ｃ２２、Ｃ２６、Ｃ２７、Ｃ３１〜Ｃ３３、Ｃ４１、Ｃ４２、Ｃ５１〜Ｃ５３、Ｃ６１    コンデンサ
Ｒ６１    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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