(57)【要約】【課題】従来技術に比較して簡単な回路構成を有し、かつ回路雑音を大幅に低減できるＡ／Ｄ変換装置を提供する。【解決手段】アナログ乗算器１１はアナログ信号を局部発振信号と乗算して、高域変換されたアナログ信号を含む乗算結果の信号を低雑音増幅器１２を介して低域通過フィルタ１３に出力する。低域通過フィルタ１３は増幅された信号のうち高域変換されたアナログ信号よりも高い周波数成分を除去するように低域通過ろ波する。Ａ／Ｄ変換回路１４は低域通過ろ波された信号をディジタル信号にＡ／Ｄ変換し、ディジタル乗算器１５はディジタル信号を所定の遅延時間だけ遅延された局部発振信号と乗算して乗算結果のディジタル信号を出力する。低域通過フィルタ１８はディジタル信号からアナログ信号の周波数成分よりも高い周波数成分を除去するように低域通過ろ波して出力する。【選択図】図３
2017225031.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号を増幅してディジタル信号にＡ／Ｄ変換するＡ／Ｄ変換装置において、
上記アナログ信号の周波数よりも高い周波数を有する局部発振信号を発生する信号発生手段と、
上記アナログ信号を上記局部発振信号と乗算して、高域変換されたアナログ信号を含む乗算結果の信号を出力するアナログ乗算手段と、
上記乗算結果の信号を増幅して出力する増幅手段と、
上記増幅された信号のうち、上記高域変換されたアナログ信号よりも高い周波数成分を除去するように低域通過ろ波して、上記高域変換されたアナログ信号を含む信号を出力する第１の低域通過フィルタと、
上記第１の低域通過フィルタから出力される信号をディジタル信号にＡ／Ｄ変換するＡ／Ｄ変換手段と、
上記局部発振信号を、上記増幅手段、上記低域通過フィルタ及び上記Ａ／Ｄ変換回路の各処理時間に対応する遅延時間だけ遅延させる遅延手段と、
上記Ａ／Ｄ変換手段から出力されるディジタル信号を、上記遅延手段から出力される遅延された局部発振信号と乗算して、低域変換された上記アナログ信号の周波数成分を含む乗算結果のディジタル信号を出力するディジタル乗算手段と、
上記ディジタル乗算手段から出力されるディジタル信号から、上記アナログ信号の周波数成分よりも高い周波数成分を除去するように低域通過ろ波して、上記アナログ信号の周波数成分に対応する信号成分を含むディジタル信号を出力する第２の低域通過フィルタとを備えたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
上記Ａ／Ｄ変換手段は並列型確率的Ａ／Ｄ変換回路であることを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
上記アナログ信号は生体信号であることを特徴とする請求項１又は２記載のＡ／Ｄ変換装置。
【請求項４】
請求項１〜３のうちのいずれか１つに記載のＡ／Ｄ変換装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／ディジタル変換（以下、Ａ／Ｄ変換という。）装置及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
従来、高精度Ａ／Ｄ変換器の実現には、その内部で使用する比較器や増幅器の雑音の影響は１ＬＳＢ（Least Significant Bit）以下にすることが求められていた。特に、微弱な生体信号を対象とする場合は１／ｆ雑音対策が極めて重要となっている。
【０００３】
図１は、チョッパ増幅回路１０を用いた、従来例にかかるＡ／Ｄ変換装置の構成例を示すブロック図であり（例えば、特許文献１参照）、図２は図１の各信号Ｓ１〜Ｓ４の周波数スペクトルを示すスペクトル図である。図１において、Ａ／Ｄ変換装置は、チョッパ増幅回路１０と、Ａ／Ｄ変換器６とを備えて構成される。ここで、チョッパ増幅回路１０は、アナログ乗算器１と、低雑音増幅器２と、アナログ乗算器３と、低域通過フィルタ４と、パルス信号発生器５とを備えて構成される。
【０００４】
図１において、アナログ乗算器１は入力電圧Ｖｉｎである信号周波数ｆｉｎの低周波信号Ｓ１をパルス信号発生器１６からの周波数ｆｃのチョッピング用パルス信号Ｓ５と乗算し、乗算結果の信号を低雑音増幅器２に出力する。低雑音増幅器２で増幅した信号はアナログ乗算器３に出力される。この際、最大周波数ｆｎｍａｘの１／ｆ雑音が不可避に信号に加わる。次いで、アナログ乗算器３は入力される信号Ｓ２をパルス信号Ｓ５と乗算し、乗算結果の信号を１／ｆ雑音の周波数変換された成分を除去する低域通過フィルタ４を介してアナログ信号Ｓ４としてＡ／Ｄ変換器６に出力する。Ａ／Ｄ変換器６は入力されるアナログ信号Ｓ４を出力ディジタル信号Ｓ６にＡ／Ｄ変換して出力する。ここで、各信号Ｓ１〜Ｓ４の周波数スペクトルは図２（ａ）〜図２（ｄ）のようになる。
【０００５】
図１のＡ／Ｄ変換装置では、Ａ／Ｄ変換器６の前段で、チョッパ増幅回路１０内の低雑音増幅器２の前後で信号周波数ｆｉｎをアップ及びダウンするスイッチングを行うことで、その間の低雑音増幅器２の１／ｆ雑音（図２（ｂ））を、低周波信号と周波数的に分離する。当該従来例では、このようなチョッパ増幅回路１０を用いて、Ａ／Ｄ変換器６の信号対雑音比（Ｓ／Ｎ）への影響を相対的に低減させていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１８８７２９号公報
【特許文献２】特開２０１６−０９２６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来例にかかるＡ／Ｄ変換装置において、チョッパ増幅回路１０で発生するクロック雑音の低減のための低域通過フィルタが必要になるなど、回路の複雑化や集積回路の占有面積が増えるなどの問題があった。
【０００８】
本発明の目的は以上の問題点を解決し、従来技術に比較して簡単な回路構成を有し、かつ回路雑音を大幅に低減できるＡ／Ｄ変換装置及びそれを用いた電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
第１の発明にかかるＡ／Ｄ変換装置は、入力されるアナログ信号を増幅してディジタル信号にＡ／Ｄ変換するＡ／Ｄ変換装置において、
上記アナログ信号の周波数よりも高い周波数を有する局部発振信号を発生する信号発生手段と、
上記アナログ信号を上記局部発振信号と乗算して、高域変換されたアナログ信号を含む乗算結果の信号を出力するアナログ乗算手段と、
上記乗算結果の信号を増幅して出力する増幅手段と、
上記増幅された信号のうち、上記高域変換されたアナログ信号よりも高い周波数成分を除去するように低域通過ろ波して、上記高域変換されたアナログ信号を含む信号を出力する第１の低域通過フィルタと、
上記第１の低域通過フィルタから出力される信号をディジタル信号にＡ／Ｄ変換するＡ／Ｄ変換手段と、
上記局部発振信号を、上記増幅手段、上記低域通過フィルタ及び上記Ａ／Ｄ変換回路の各処理時間に対応する遅延時間だけ遅延させる遅延手段と、
上記Ａ／Ｄ変換手段から出力されるディジタル信号を、上記遅延手段から出力される遅延された局部発振信号と乗算して、低域変換された上記アナログ信号の周波数成分を含む乗算結果のディジタル信号を出力するディジタル乗算手段と、
上記ディジタル乗算手段から出力されるディジタル信号から、上記アナログ信号の周波数成分よりも高い周波数成分を除去するように低域通過ろ波して、上記アナログ信号の周波数成分に対応する信号成分を含むディジタル信号を出力する第２の低域通過フィルタとを備えたことを特徴とする。
【００１０】
上記Ａ／Ｄ変換装置において、上記Ａ／Ｄ変換手段は並列型確率的Ａ／Ｄ変換回路であることを特徴とする。
【００１１】
また、上記Ａ／Ｄ変換装置において、上記アナログ信号は生体信号であることを特徴とする。
【００１２】
第２の発明にかかる電子機器は、上記Ａ／Ｄ変換装置を備えたことを特徴とする。
【発明の効果】
【００１３】
従って、本発明に係るＡ／Ｄ変換装置によれば、従来技術に比較して簡単な回路構成を有し、かつ回路雑音を大幅に低減できる。
【図面の簡単な説明】
【００１４】
【図１】従来例にかかるＡ／Ｄ変換装置の構成例を示すブロック図である。
【図２】図１の各信号Ｓ１〜Ｓ４の周波数スペクトルを示すスペクトル図である。
【図３】本発明の実施形態にかかるＡ／Ｄ変換装置の構成例を示すブロック図である。
【図４】並列型確率的Ａ／Ｄ変換器（以下、ＳＦ−Ａ／Ｄ変換器という。）を用いた、図３のＡ／Ｄ変換器の構成例を示すブロック図である。
【図５】図３の各信号Ｓ１１，Ｓ１５，Ｓ１６の波形を示す波形図である。
【図６】図３の各信号Ｓ１１〜Ｓ１４の周波数スペクトルを示すスペクトル図である。
【図７】図１のＡ／Ｄ変換装置から出力される出力ディジタル信号Ｓ６のスペクトルを示すスペクトル図である。
【図８】図３のＡ／Ｄ変換装置から出力される出力ディジタル信号Ｓ１４のスペクトルを示すスペクトル図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１６】
図３は本発明の実施形態にかかるＡ／Ｄ変換装置の構成例を示すブロック図であり、図４は並列型確率的Ａ／Ｄ変換器（以下、ＳＦ−Ａ／Ｄ変換器という。）を用いた、図３のＡ／Ｄ変換器の構成例を示すブロック図である。また、図５は図３の各信号Ｓ１１，Ｓ１５，Ｓ１６の波形を示す波形図であり、図６は図３の各信号Ｓ１１〜Ｓ１４の周波数スペクトルを示すスペクトル図である。図３において、Ａ／Ｄ変換装置は、アナログ乗算器１１と、低雑音増幅器１２と、アンチエイリアス低域通過フィルタ１３と、Ａ／Ｄ変換回路１４と、ディジタル乗算器１５と、パルス信号発生器１６と、遅延回路１７と、ディジタル低域通過フィルタ１８とを備えて構成される。
【００１７】
図３において、アナログ乗算器１１は入力電圧Ｖｉｎである信号周波数ｆｉｎの低周波信号Ｓ１１をパルス信号発生器１６からの周波数ｆｃ（＞ｆｉｎ）のチョッピング用パルス信号（周波数変換のための局部発振信号である）Ｓ１５と乗算し、乗算結果の信号を低雑音増幅器１２を介してアンチエイリアス低域通過フィルタ１３に出力する。アンチエイリアス低域通過フィルタ１３は入力される信号のうち周波数ｆｉｎ＋ｆｃ（高域変換された入力アナログ信号の成分）よりも高い周波数成分を除去するように低域通過ろ波して信号Ｓ１２としてＡ／Ｄ変換回路１４に出力する。Ａ／Ｄ変換回路１４は例えば図４に示すＳＦ−Ａ／Ｄ変換回路であって、入力される信号Ｓ１２をディジタル信号にＡ／Ｄ変換してディジタル乗算器１５に出力する。パルス信号発生器１６からのチョッピング用パルス信号Ｓ１５は、遅延回路１７により、低雑音増幅器１２、低域通過フィルタ１３及びＡ／Ｄ変換回路１４においてかかる処理時間に対応する所定の遅延時間だけ遅延された後、ディジタル乗算器１５に入力される。ディジタル乗算器１５は入力される２つの信号を乗算して、乗算結果の信号Ｓ１３をディジタル低域通過フィルタ１８に出力する。ディジタル低域通過フィルタ１８は、入力される信号Ｓ１３のうち、最大周波数ｆｎｍａｘの１／ｆ雑音及びそれよりも高い周波数成分を除去するように低域通過ろ波した後、元の入力周波数ｆｉｎの成分のみを含む出力ディジタル信号Ｓ１４を出力する。
【００１８】
ここで、各信号Ｓ１１，Ｓ１５，Ｓ１６の信号波形はそれぞれ図５（ａ）、図５（ｂ）及び図５（ｃ）のようになる。また、各信号Ｓ１１〜Ｓ１４の周波数スペクトルは図６（ａ）〜図６（ｄ）のようになる。
【００１９】
次いで、図４を参照してＡ／Ｄ変換回路１４の一構成例である、ＳＦ−Ａ／Ｄ変換回路を用いた構成（例えば、特許文献２参照）について以下に説明する。ここで、ＳＦ−Ａ／Ｄ変換回路を用いてＤ／Ａ変換誤差補正回路を構成する。誤差をキャンセルするための最適なしきい値制御データＤｔｈの検出は当該構成を用いて行うことができる。
【００２０】
図４において、ＤＡＣ誤差補正回路は、マルチプレクサ１２１と、サンプルホールド回路を有する電荷転送型Ｄ／Ａ変換回路１３０と、ＳＦ−Ａ／Ｄ変換器１２３と、ディジタルコンパレータ１１１と、ＳＡＲ（Successive Approximation Register）ロジック回路１１２とを備えて構成される。ここで、ＳＡＲロジック回路１１２は、入力されるクロックに同期して、ディジタルコンパレータ１１１に入力される入力ディジタル値をディジタルしきい値Ｄｔｈと最上位ビットから最下位ビットまで繰り返して逐次比較することで出力ディジタル信号に変換して出力する。
【００２１】
図４において、Ｄ／Ａ変換回路１３０への入力をマルチプレクサ１２１により切り替えられるようにしておき、テストの際には外部からテスト用のディジタル信号（以下、テストデータという。）Ｄｉｎ，ｔｅｓｔを入力する。テストデータＤｉｎ，ｔｅｓｔに対応する理想Ｄ／Ａ変換器の出力電圧Ｖｄａｃ，ｉｄｅａｌを入力アナログ信号とすると（Ｖｉｎ＝Ｖｄａｃ，ｉｄｅａｌ（Ｄｉｎ，ｔｅｓｔ））、Ｄ／Ａ変換回路１３０の出力電圧Ｖｄａｃは誤差ΔＶｄａｃのみとなる。この誤差ΔＶｄａｃに対するＳＦ−Ａ／Ｄ変換器１２３の出力データＤｔｅｓｔをディジタルコンパレータ１１１のしきい値データＤｔｈとすることでＤ／Ａ変換回路１３０の誤差がキャンセルされる。このようにして検出された制御データＤｔｈを用いて動的にＤ／Ａ変換回路１３０の誤差をキャンセルすることで、ＳＡＲ−Ａ／Ｄ変換回路の高精度化が可能となる。ただし、このような補正を行う場合、すべての場合のＤ／Ａ変換回路１３０の誤差ΔＶｄａｃについて適切なしきい値を設定する必要がある。ここで、誤差ΔＶｄａｃは特許文献２に開示されているように、入力コードＤｉｎによって２ｎ通りの値をとる。
【００２２】
以上のように構成された本実施形態にかかるＡ／Ｄ変換装置は、Ａ／Ｄ変換装置に内蔵されるサンプリングにおいて、信号周波数ｆｉｎのアナログ信号Ｓ１１をアップコンバージョン（高域変換）するスイッチングを行うことを特徴としている。もう１つの特徴は、Ａ／Ｄ変換後のディジタル信号に対してディジタル的に信号周波数ｆｉｎをダウンコンバージョン（低域変換）する乗算処理を行うことである。この構成により、Ａ／Ｄ変換装置内部で発生した１／ｆ雑音の影響を大幅に低減できる。図１の従来例のごとく、チョッパ増幅回路１０及びＡ／Ｄ変換器６を各々個別に最適設計する場合に無駄に生じたアナログ回路を、アナログ信号処理全体を俯瞰して回路構成を考えることで、これを大幅に削減できる。
【００２３】
また、従来技術と異なり、アナログ回路の規模はほとんど増やすことなく、比較的小型実装し易いディジタル回路を具備するだけで実現できるため、回路の簡易化や集積回路の小占有面積にも有利である。
【００２４】
近年のセンサ用集積回路にも微細化、高速化、低消費電力化が望まれている。しかし、プロセスの微細化と低消費電力化によって、素子特性の相対ばらつきや雑音の影響などが大きくなり、従来例のＡ／Ｄ変換装置のままではダイナミックレンジの確保が困難となっている。従って、本実施形態は、先端プロセスでの高分解能Ａ／Ｄ変換装置の実現を容易にするものである。
【実施例】
【００２５】
本発明者らは、図１及び図３のＡ／Ｄ変換装置についてシミュレーションを行った。以下、その結果について説明する。
【００２６】
図７は図１のＡ／Ｄ変換装置から出力される出力ディジタル信号Ｓ６のスペクトルを示すスペクトル図である。また、図８は図３のＡ／Ｄ変換装置から出力される出力ディジタル信号Ｓ１４のスペクトルを示すスペクトル図である。
【００２７】
図３のＡ／Ｄ変換回路１４に並列型確率的Ａ／Ｄ変換器を搭載することで、１８ビットの高分解能を実現する構成としている。図７及び図８は、最大のＳＮＤＲが得られる入力波形（信号周波数ｆｉｎ＝１６４．９Ｈｚ）に対して、図１の従来例及び図３の実施形態にかかるＡ／Ｄ変換装置を用いた場合の出力スペクトルのシミュレーション結果を示している。
【００２８】
従来例のＡ／Ｄ変換装置では、図７に示すように信号周波数ｆｉｎの周辺に１／ｆ雑音が存在しているのに対して、実施形態では、図８に示すように、１／ｆ雑音がなくなっている。有効ビット数としては、従来例では１２．７ビットであり、実施形態では、１７．１ビットとなっている。なお、サンプリング周波数は５００ｋＨｚであり、アナログ乗算器１１において４サンプル毎に差動入力信号を入れ替えることで信号周波数をアップコンバージョン（高域変換）している。
【産業上の利用可能性】
【００２９】
以上詳述したように、本発明に係るＡ／Ｄ変換装置によれば、従来技術に比較して簡単な回路構成を有し、かつ回路雑音を大幅に低減できる。また、当該Ａ／Ｄ変換装置を用いて、例えばμＶオーダーであって例えば０．１〜２００Ｈｚの周波数を有する、脳波、心電信号、筋電信号などの生体信号を増幅してＡ／Ｄ変換するＡ／Ｄ変換装置を用いた医療機器などの電子機器に広く適用できる。
【符号の説明】
【００３０】
１…アナログ乗算器、
２…低雑音増幅器、
３…アナログ乗算器、
４…低域通過フィルタ、
５…パルス信号発生器、
６…Ａ／Ｄ変換器、
１０…チョッパ増幅回路、
１１…アナログ乗算器、
１２…低雑音増幅器、
１３…アンチエイリアス低域通過フィルタ、
１４…Ａ／Ｄ変換回路、
１５…ディジタル乗算器、
１６…パルス信号発生器、
１７…遅延回路、
１８…ディジタル低域通過フィルタ、
１１１…ディジタルコンパレータ、
１１２…ＳＡＲロジック回路、
１２１…マルチプレクサ、
１２３…ＳＦ−Ａ／Ｄ変換器、
１３０…Ｄ／Ａ変換回路
Ｓ１〜Ｓ１６…信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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