(57)【要約】【課題】スイッチング素子の保護を図るとともに、スイッチング素子のターンオフ損失を抑制する。【解決手段】実施形態のゲート駆動回路は、ゲート端子を備えたスイッチング素子を駆動するゲート駆動回路である。ゲート駆動回路の第１ドライブ回路は、ゲート端子に電気的に接続され、第１のオフゲート電流を供給し、第２ドライブ回路は、ゲート端子に電気的に接続され、第２のオフゲート電流を供給する。保護回路は、スイッチング素子に対する異常状態を検出して第１ドライブ回路を遮断するとともに、第２ドライブ回路を介してスイッチング素子の駆動制御を行わせる。【選択図】図１
2017034770.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子を備えたスイッチング素子を駆動するゲート駆動回路であって、
前記ゲート端子に電気的に接続され、第１のオフゲート電流を供給する第１ドライブ回路と、
前記ゲート端子に電気的に接続され、第２のオフゲート電流を供給する第２ドライブ回路と、
前記スイッチング素子に対する異常状態を検出して前記第１ドライブ回路を遮断するとともに、前記第２ドライブ回路を介して前記スイッチング素子のターンオフ制御を行わせる保護回路と、
を備えたゲート駆動回路。
【請求項２】
前記保護回路は、前記異常状態としての前記スイッチング素子の過電圧状態を検出する過電圧検出部を備え、前記過電圧検出部により前記過電圧状態が検出された場合に、前記第２ドライブ回路により前記スイッチング素子をターンオフする、
請求項１記載のゲート駆動回路。
【請求項３】
前記保護回路は、前記スイッチング素子に所定の電圧以上の電圧が印加された場合に、前記ゲート端子にゲート電流を注入するゲート電流注入回路と、
前記ゲート電流注入回路が前記ゲート電流を注入しているか否かに基づいて前記異常状態としての過電圧状態となっているか否かを判定する過電圧判定部と、を備え、
前記保護回路は、前記過電圧判定部により、前記過電圧状態となっていると判定された場合に、前記第２ドライブ回路により前記スイッチング素子をターンオフする、
請求項１記載のゲート駆動回路。
【請求項４】
前記ゲート電流注入回路として、定電圧ダイオードを用いた、
請求項３記載のゲート駆動回路。
【請求項５】
前記スイッチング素子は、ＩＧＢＴあるいはＭＯＳＦＥＴとして構成され、
前記保護回路は、前記ＩＧＢＴのコレクタ−エミッタ端子間電圧、あるいは、前記ＭＯＳＦＥＴのドレイン−ソース端子間電圧が前記所定の電圧以上の電圧となった状態を前記過電圧状態として、前記スイッチング素子をターンオフする、
請求項２乃至請求項４のいずれか一項記載のゲート駆動回路。
【請求項６】
前記スイッチング素子は、他のスイッチング素子と直列接続され、
前記保護回路は、前記異常状態としての前記他のスイッチング素子が短絡状態となっていることを検出する短絡検出部を備え、前記短絡検出部により前記短絡状態が検出された場合に、前記第２ドライブ回路により前記スイッチング素子をターンオフする、
請求項１乃至請求項５のいずれか一項記載のゲート駆動回路。
【請求項７】
所定のマスク時間を記憶するマスク時間記憶部を備え、
前記短絡検出部は、前記マスク時間が経過した後に、前記短絡状態となっていることを検出する、
請求項６記載のゲート駆動回路。
【請求項８】
直列接続された一対のスイッチング素子を、ｎ組（ｎ：２以上の整数）備えたアーム部と、
前記スイッチング素子のそれぞれに対応して設けられ、前記スイッチング素子のゲート端子を介して当該スイッチング素子を駆動する２ｎ個のゲート駆動回路と、を備え、
前記ゲート駆動回路は、前記ゲート端子に電気的に接続され、第１のオフゲート電流を供給する第１ドライブ回路と、前記ゲート端子に電気的に接続され、第２のオフゲート電流を供給する第２ドライブ回路と、前記スイッチング素子に対する異常状態を検出して前記第１ドライブ回路を遮断するとともに、前記第２ドライブ回路を介して前記スイッチング素子のターンオフ制御を行わせる保護回路と、を備えた、
電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート駆動回路及び電力変換装置に関する。
【背景技術】
【０００２】
電力用スイッチング素子を応用した電力変換装置（電力変換器）は、スイッチング素子の大容量化、高速化に伴い、その応用分野を着実に広げている。このような用途に用いられる電力用スイッチング素子において、最近応用分野を伸ばしてきているのがＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）である。
【０００３】
ＩＧＢＴやＭＯＳＦＥＴは、ノンラッチ型のスイッチング素子であり、サイリスタ等のラッチ型スイッチング素子に比べて、ゲート駆動による高い制御性が大きな利点である。このノンラッチ型のスイッチング素子は、ターンオン／ターンオフのスイッチング過渡期においても、ゲート制御によってサージ電圧やサージ電流を抑制したり、スイッチング過渡期の電流や電圧の傾きを自在に制御したりすることが可能になる。
【０００４】
この際、多くの応用回路では、スイッチング過渡期にある電力スイッチング素子などの出力電圧、出力電流をゲートにフィードバックして電力スイッチング素子を制御する、いわゆるアクティブゲート駆動技術を用いて、電力スイッチング素子などを制御している。
【０００５】
その中でも、電力スイッチング素子を多数直列接続するような電力変換装置では、アクティブゲート技術のみで各電力スイッチング素子のスイッチング時のタイミングのずれを最小化させて、電圧分担を均一化することができることから、従来の電力変換装置に比べて、スナバ回路などの電圧分担を均一化する回路を省略することができ、製造コストを低減することができるという利点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−０２９３７８号公報
【特許文献２】特開２００６−０９４６５４号公報
【特許文献３】特開２０１２−２５３４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、電力スイッチング素子として、ＩＧＢＴを用いた電力変換装置においては、スイッチングの制御行うためのパルス信号がパルス発生回路から出力されているにもかかわらず、ＩＧＢＴに印加される電圧が低下しない場合には、ＩＧＢＴの電圧を監視している短絡検出回路が短絡事故が発生したと判定し、ゲート電圧クランプ回路にＩＧＢＴのゲート電圧をクランプさせる構成を採っていた。この結果、短絡事故によるＩＧＢＴの破壊を未然に防止することとなっていた。
【０００８】
また、過電圧検出回路がサージ電圧などの過大な電圧を検出した場合には、ゲート電圧クランプ回路からゲートに電流を注入し、ＩＧＢＴの等価抵抗を実効的に減少させて、サージ電圧などに起因するＩＧＢＴが破壊されるのを防止していた。
このような従来のゲート駆動回路では、ゲート電圧クランプ回路の動作遅れが生じると、ＩＧＢＴのターンオフ損失が増加するという問題があった。
【０００９】
本発明は、上記に鑑みてなされたものであって、スイッチング素子の保護を図るとともに、スイッチング素子のターンオフ損失を抑制することが可能なゲート駆動回路及び電力変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
実施形態のゲート駆動回路は、ゲート端子を備えたスイッチング素子を駆動するゲート駆動回路である。
ゲート駆動回路の第１ドライブ回路は、ゲート端子に電気的に接続され、第１のオフゲート電流を供給し、第２ドライブ回路は、ゲート端子に電気的に接続され、第２のオフゲート電流を供給する。
そして、保護回路は、スイッチング素子に対する異常状態を検出して第１ドライブ回路を遮断するとともに、第２ドライブ回路を介してスイッチング素子のターンオフ制御を行わせる。
【図面の簡単な説明】
【００１１】
【図１】図１は、直流電車の駆動電源系統の概要構成ブロック図である。
【図２】図２は、インバータの詳細構成説明図である。
【図３】図３は、第１実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【図４】図４は、実施形態の動作タイミングチャートである。
【図５】図５は、図４の枠部分に相当する波形比較説明図である。
【図６】図６は、第２実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【図７】図７は、第３実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【図８】図８は、第４実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【発明を実施するための形態】
【００１２】
次に図面を参照して実施形態について説明する。
以下においては、直流電車の車両用電力変換装置を例として説明する。
図１は、直流電車の駆動電源系統の概要構成ブロック図である。
直流電車１０は、図１に示すように、き電線（架線）１１にパンタグラフ（集電装置）１２を介して接続されるとともに、車輪１３及び線路１４を介して設置される電力変換装置１５と、電力変換装置１５からの電力供給を受けて直流電車１０を駆動するモータ１６と、を備えている。
【００１３】
電力変換装置１５は、図示しない電圧源に接続され、制御電源として供給する制御電源２１と、電力変換装置１５全体を制御するコントローラ２２と、モータ１６を駆動するインバータ（ＶＶＶＦインバータ）２３と、インバータ２３を構成する後述のトランジスタのゲート制御を行うゲート制御回路２４と、を備えている。
【００１４】
図２は、インバータの詳細構成説明図である。
インバータ２３は、それぞれ絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴという。）として構成され、高電位側電源であるパンタグラフ１２側にコレクタ端子が接続された第１高電位側トランジスタＴＵ１、第２高電位側トランジスタＴＵ２及び第３高電位側トランジスタＴＵ３を備えている。
さらにインバータ２３は、それぞれＩＧＢＴとして構成され、低電位側電源である車輪１３側にエミッタ端子が接続された第１低電位側トランジスタＴＬ１、第２低電位側トランジスタＴＬ２及び第３低電位側トランジスタＴＬ３を備えている。
【００１５】
ここで、第１高電位側トランジスタＴＵ１のエミッタ端子は、第１低電位側トランジスタＴＬ１のコレクタ端子に接続されている。
【００１６】
また、第２高電位側トランジスタＴＵ２のエミッタ端子は、第２低電位側トランジスタＴＬ２のコレクタ端子に接続されている。
【００１７】
また、第３高電位側トランジスタＴＵ３のエミッタ端子は、第３低電位側トランジスタＴＬ３のコレクタ端子に接続されている。
更に、第１高位側トランジスタＴＵ１乃至第３高位側トランジスタＴＵ３には帰還ダイオードＤＵ１乃至ＤＵ３が並列に接続され、第１低位側トランジスタＴＬ１乃至第３低位側トランジスタＴＬ３には帰還ダイオードＤＬ１乃至ＤＬ３が並列に接続されている。
【００１８】
図２においては、第１高電位側トランジスタＴＵ１及び第１低電位側トランジスタＴＬ１が対のトランジスタ群(アーム)を構成しており、交互にオン・オフを繰り返すことにより、Ｕ相電流を供給する。
【００１９】
同様に第２高電位側トランジスタＴＵ２及び第２低電位側トランジスタＴＬ２が対のトランジスタ群(アーム)を構成しており、交互にオン・オフを繰り返すことにより、Ｖ相電流を供給する。
【００２０】
また、第３高電位側トランジスタＴＵ３及び第３低電位側トランジスタＴＬ３が対のトランジスタ群を構成しており、交互にオン・オフを繰り返すことにより、Ｗ相電流を供給する。
これらの結果、交流誘導電動機として構成されているモータ１６が駆動されることとなる。
【００２１】
［１］第１実施形態
次に第１実施形態のゲート制御回路を構成しているゲート駆動回路の構成について説明する。
図３は、第１実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【００２２】
図３においては、説明の簡略化のため、主として第１高電位側トランジスタＴＵ１及び帰還ダイオードＤＵ１で構成される系統に対応するゲート駆動回路２５Ｕ１について説明する。
【００２３】
ゲート駆動回路２５Ｕ１は、制御電源２１から直流電力信号ＰＷＤが供給されるとともに、コントローラ２２からのゲート制御信号（パルス信号）ＣＳが供給されて、ゲート抵抗３１を介して第１高電位側トランジスタＴＵ１のゲートＧに第１の電流Ｉ１を流すことが可能で、第１高電位側トランジスタＴＵ１のスイッチング速度が相対的に高速とする高速ドライブＩＣ３２と、制御電源２１から直流電力信号ＰＷＤが供給されるとともに、コントローラ２２からのゲート制御信号（パルス信号）ＣＳが供給されて、第２の電流量Ｉ２を第１高電位側トランジスタＴＵ１のゲートＧに流すことが可能で、第１高電位側トランジスタＴＵ１のスイッチング速度が相対的に低速とする低速ドライブＩＣ３３と、を備えている。
【００２４】
ここで、第１の電流Ｉ１及び第２の電流Ｉ２を加算した電流（＝Ｉ１＋Ｉ２）をゲート電流として用いた場合には、第１高電位側トランジスタＴＵ１が通常動作時の所望のスイッチング速度を満たすゲート電流量となっている。また、第２の電流Ｉ２は、当該第２の電流Ｉ２でスイッチングを行った場合に、単位時間当たりの電流変化量を小さくして、スイッチング速度は遅くなるものの、サージ電圧を抑制することが可能なゲート電流量となっている。
【００２５】
また、ゲート駆動回路２５Ｕ１は、ターンオン時に所定閾値時間経過した時点における第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧が、所定の第１閾値電圧（短絡検出閾値電圧）Ｖｔｈ１以上であることを検出して高速ドライブＩＣ３２の出力を遮断し、第１高電位側トランジスタＴＵ１を低速でターンオフさせる短絡検出回路３４と、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧が所定の第２閾値電圧（過電圧検出閾値電圧）Ｖｔｈ２を超えている場合に、高速ドライブＩＣ３２の出力を遮断する過電圧保護回路３５と、を備えている。
【００２６】
次に第１実施形態の動作について説明する。
まず通常時の動作について説明する。
通常動作時のターンオン動作時においては、ゲート駆動回路２５Ｕ１の高速ドライブIＣ３２は、制御電源２１から直流電力信号ＰＷＤが供給され、コントローラ２２からターンオン動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、ゲート抵抗３１を介して第１の電流量Ｉ１に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧに流入する。
【００２７】
これと並行して、低速ドライブＩＣ３３は、制御電源２１から直流電力信号ＰＷＤが供給され、コントローラ２２からターンオン動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、ゲート抵抗３１を介して第２の電流量Ｉ２に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧに流入する。
【００２８】
したがって、第１高電位側トランジスタＴＵ１のゲートＧに流入するゲート電流ＩＧ＝電流Ｉ１＋電流Ｉ２となり、第１高電位側トランジスタＴＵ１のスイッチング速度は、通常時の速度となって、第１高電位側トランジスタＴＵ１がターンオンされることとなる。
【００２９】
同様に、通常動作時のターンオフ動作時においては、ゲート駆動回路２５Ｕ１の高速ドライブIＣ３２は、制御電源２１から直流電力信号ＰＷＤが供給され、コントローラ２２からターンオフ動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、ゲート抵抗３１を介して第１の電流Ｉ１に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧから流出する。
【００３０】
これと並行して、低速ドライブＩＣ３３は、制御電源２１から直流電力信号ＰＷＤが供給され、コントローラ２２からターンオフ動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、ゲート抵抗３１を介して第２の電流量Ｉ２に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧから流出する。
【００３１】
したがって、第１高電位側トランジスタＴＵ１のゲートＧから流出するゲート電流ＩＧ＝電流Ｉ１＋電流Ｉ２となり、第１高電位側トランジスタＴＵ１のスイッチング速度は、通常時の速度となって、第１高電位側トランジスタＴＵ１がターンオフされることとなる。
尚、ここでは、ターンオン動作時とターンオフ動作時とで同じゲート抵抗３１を介してゲート電流が流れるものとして説明を行ったが、ターンオン動作時の特性とターンオフ動作時の特性を考慮して、ターンオン動作時とターンオフ動作時とでは異なる抵抗値を持ったゲート抵抗を介してゲート電流を流すようにしても良い。
【００３２】
次に短絡検出時の保護動作について説明する。
アーム短絡等の短絡事故が発生した場合には、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧が高くなる。
そこで、短絡検出回路３４は、ターンオン時に第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧を測定し、コレクタＣ−エミッタＥ間の電圧が所定の第１閾値電圧（短絡検出閾値電圧）Ｖｔｈ１以上であると検出した場合には、高速ドライブＩＣ３２の出力を遮断する。
【００３３】
この結果、低速ドライブＩＣ３３のみが動作し、コントローラ２２からターンオフ動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、第２の電流量Ｉ２に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧから流出する。
従って、第１高電位側トランジスタＴＵ１は、スイッチング速度が低下された状態、すなわち、サージ電圧を抑制した状態でターンオフされることとなる。これにより、過電圧により破壊されることなくターンオフすることが可能となる。
【００３４】
次に過電圧検出時の保護動作について説明する。
第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間に過電圧が印加された場合には、過電圧保護回路３５は、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧が所定の第２閾値電圧（過電圧検出閾値電圧）Ｖｔｈ２を超えている場合に、過電圧を検出したとして、高速ドライブＩＣ３２の出力を遮断する。
【００３５】
この結果、低速ドライブＩＣ３３のみが動作し、コントローラ２２からターンオフ動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、第２の電流量Ｉ２に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧから流出する。
従って、第１高電位側トランジスタＴＵ１は、スイッチング速度が低下された状態、すなわち、サージ電圧を抑制した状態でターンオフされることとなる。
【００３６】
以上の説明は、第１高電位側トランジスタＴＵ１を例として説明したが、第２高電位側トランジスタＴＵ２、第３高電位側トランジスタＴＵ３、第１低電位側トランジスタＴＬ１〜第３低電位側トランジスタＴＬ３についても同様に適用が可能である。
【００３７】
ここで、より具体的な動作について説明する。
図４は、実施形態の動作タイミングチャートである。
図４（ａ）に示す基準クロック信号に同期して、時刻ｔ１において、コントローラ２２からターンオン動作に相当する“Ｈ”レベルのゲート制御信号ＣＳが供給されると、高速ドライブＩＣ３２は、図４（ｅ）に示すように、ゲート抵抗３１を介して第１の電流Ｉ１に相当するゲート電流を対応するＩＧＢＴ（例えば、第１高電位側トランジスタＴＵ１）のゲートＧに流入させる。
【００３８】
同様に、低速ドライブＩＣ３３は、図４（ｄ）に示すように、ゲート抵抗３１を介して第２の電流Ｉ２に相当するゲート電流を対応するＩＧＢＴのゲートＧに流入させる。
この結果、ゲート抵抗３１を介してＩＧＢＴのゲートＧに流入するゲート電流は、図４（ｆ）に示すように、第１の電流Ｉ１と第２の電流Ｉ２を加算した電流となる。
【００３９】
そして、対応するＩＧＢＴのゲートＧ−エミッタＥ間電圧Ｖｇｅは、図４（ｃ）に示すように、所定の“Ｈ”レベルの電圧となる。これと並行して、対応するＩＧＢＴのコレクタＣ−エミッタＥ間電圧Ｖｃｅは、図４（ｇ）に示すように、所定の“Ｌ”レベルとなり、図４（ｈ）に示すように、コレクタ電流Ｉｃが徐々に増加する。
【００４０】
その後、図４（ａ）に示す基準クロック信号に同期して、時刻ｔ２において、コントローラ２２からターンオフ動作に相当する“Ｌ”レベルのゲート制御信号ＣＳが供給されると、高速ドライブＩＣ３２は、図４（ｅ）に示すように、ゲート抵抗３１を介して第１の電流Ｉ１に相当するゲート電流を対応するＩＧＢＴ（例えば、第１高電位側トランジスタＴＵ１）のゲートＧから流出させる。
【００４１】
同様に、低速ドライブＩＣ３３は、図４（ｄ）に示すように、ゲート抵抗３１を介して第２の電流Ｉ２に相当するゲート電流を対応するＩＧＢＴのゲートＧから流出させる。
この結果、ゲート抵抗３１を介してＩＧＢＴのゲートＧから流出するゲート電流は、図４（ｆ）に示すように、第１の電流Ｉ１と第２の電流Ｉ２を加算した電流となる。
【００４２】
この結果、対応するＩＧＢＴのコレクタＣ−エミッタＥ間電圧Ｖｃｅは、図４（ｇ）に示すように、所定の“Ｈ”レベルとなろうとするが、スイッチング動作に伴うサージ電圧により、電圧が上昇することとなる。また、対応するＩＧＢＴがオフ状態となるため、図４（ｈ）に示すように、コレクタ電流Ｉｃが再び零となる。
【００４３】
続いて、図４（ａ）に示す基準クロック信号に同期して、時刻ｔ３において、コントローラ２２からターンオン動作に相当する“Ｈ”レベルのゲート制御信号ＣＳが供給されると、高速ドライブＩＣ３２は、図４（ｅ）に示すように、ゲート抵抗３１を介して第１の電流Ｉ１に相当するゲート電流を対応するＩＧＢＴ（例えば、第１高電位側トランジスタＴＵ１）のゲートＧに流入させる。
【００４４】
同様に、低速ドライブＩＣ３３は、図４（ｄ）に示すように、ゲート抵抗３１を介して第２の電流Ｉ２に相当するゲート電流を対応するＩＧＢＴのゲートＧに流入させる。
この結果、ゲート抵抗３１を介してＩＧＢＴのゲートＧに流入するゲート電流は、図４（ｆ）に示すように、第１の電流Ｉ１と第２の電流Ｉ２を加算した電流となる。
【００４５】
そして、対応するＩＧＢＴのゲートＧ−エミッタＥ間電圧Ｖｇｅは、図４（ｃ）に示すように、再び所定の“Ｈ”レベルの電圧となる。これと並行して、対応するＩＧＢＴのコレクタＣ−エミッタＥ間電圧Ｖｃｅは、図４（ｇ）に示すように、所定の“Ｌ”レベルとなり、図４（ｈ）に示すように、時刻ｔ２で流れていたコレクタ電流Ｉｃを基準として、さらに増加することとなる。
【００４６】
図５は、図４の枠部分に相当する波形比較説明図である。
図５においては、第１実施形態のゲート駆動回路でドライブＩＣの切り替えを行った場合の波形と、ドライブＩＣの切り替えを行わずに、サージを抑制可能な低ｄＶ／ｄｔ（単位時間当たりの電圧変化量が低い状態）でスイッチングした場合の波形（比較例）と、ドライブＩＣの切り替えを行わずに、通常動作時のゲート電流でスイッチングを行う従来のゲート駆動回路でスイッチングした場合の波形と、を表示している。
【００４７】
より詳細には、図５は、図４の枠ＡＲ部分における一部波形の拡大説明図である。
図５（ａ）に示すように、従来のゲート駆動回路によれば、コレクタＣ−エミッタＥ間におけるサージ電圧が大きくなっているが、第１実施形態のゲート駆動回路を用いた場合とサージを抑制可能な低ｄＶ／ｄｔでスイッチングした場合には、いずれの場合もサージ電圧が抑制されているのがわかる。
【００４８】
しかしながら、ドライブＩＣの切り替えを行わずに、サージを抑制可能な低ｄＶ／ｄｔでスイッチングした場合には、図５（ｅ）に示すように、損失（＝Ｉｃ・Ｖｃｅ）が大きくなっているのがわかる。
【００４９】
これに対し、第１実施形態のゲート駆動回路でドライブＩＣの切り替えを行った場合には、サージ抑制に伴い、従来よりも多少損失は大きいが、ドライブＩＣの切り替えを行わずに、サージを抑制可能な低ｄＶ／ｄｔでスイッチングした場合よりも損失が低いことがわかる。
【００５０】
以上の説明のように、第１実施形態によれば、短絡事故が発生して印加される電圧が低下しない場合でも、ＩＧＢＴとして構成された第１高電位側トランジスタＴＵ１〜第３高電位側トランジスタＴＵ３、第１低電位側トランジスタＴＬ１〜第３低電位側トランジスタＴＬ３の対応する短絡検出回路３４によって検出、通常動作時よりも低速でターンオフさせることによって短絡によるＩＧＢＴとして構成された第１高電位側トランジスタＴＵ１〜第３高電位側トランジスタＴＵ３、第１低電位側トランジスタＴＬ１〜第３低電位側トランジスタＴＬ３の破壊を未然に防止することができる。
【００５１】
また、ＩＧＢＴとして構成された第１高電位側トランジスタＴＵ１〜第３高電位側トランジスタＴＵ３、第１低電位側トランジスタＴＬ１〜第３低電位側トランジスタＴＬ３のコレクタ−エミッタ間の過電圧を対応する過電圧保護回路３５で検出し、通常動作時よりも低速でターンオフさせることによってサージ電圧などに起因するＩＧＢＴとして構成された第１高電位側トランジスタＴＵ１〜第３高電位側トランジスタＴＵ３、第１低電位側トランジスタＴＬ１〜第３低電位側トランジスタＴＬ３の破壊を防止することが可能となる。
【００５２】
［２］第２実施形態
次に第２実施形態のゲート制御回路を構成しているゲート駆動回路の構成について説明する。
図６は、第２実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【００５３】
図６においても、第１実施形態と同様に、説明の簡略化のため、主として第１高電位側トランジスタＴＵ１及び帰還ダイオードＤＵ１で構成される系統に対応するゲート駆動回路２５Ｕ１について説明する。
【００５４】
図６において、図３と同様の部分には、同一の符号を付すものとする。
第２実施形態のゲート駆動回路２５Ｕ１が第１実施形態のゲート駆動回路２５Ｕ１と異なる点は、過電圧保護回路３５に代えて、過電圧判定回路４１及びゲート電流注入回路４２を設けた点である。
本第２実施形態において、通常時の動作及び短絡検出時の保護動作は、第１実施形態と同一であるので、以下においては、過電圧検出時の保護動作について説明する。
【００５５】
上記構成において、過電圧判定回路４１は、ＩＧＢＴとして構成された第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧があらかじめ設定されている電圧（第２閾値電圧Ｖｔｈ２）以上となったか否かを判定する。
【００５６】
これにより、ゲート電流注入回路４２は、過電圧判定回路４１の判定結果に基づいて、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧があらかじめ設定されている電圧（第２閾値電圧Ｖｔｈ２）以上となった場合には、第１高電位側トランジスタＴＵ１のゲートＧに電流を注入し、第１高電位側トランジスタＴＵ１の等価抵抗を実効的に減少させてサージ電圧を下げる。
さらに過電圧判定回路４１は、高速ドライブＩＣ３２の出力を遮断させて、低速ドライブIＣ３３のみ出力させることにより、第１高電位側トランジスタＴＵ１を低速でターンオフさせることによってさらにサージ電圧などに起因する第１高電位側トランジスタＴＵ１の破壊を防止する。
【００５７】
以上の説明のように、第２実施形態によれば、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧が過大である場合に、第１高電位側トランジスタＴＵ１のゲートＧに電流を注入して第１高電位側トランジスタＴＵ１の等価抵抗を実効的に減少させてサージ電圧を下げ、さらにスイッチング速度を低速にすることによってサージ電圧による破壊を防ぐことができる。
【００５８】
［３］第３実施形態
次に第３実施形態のゲート制御回路を構成しているゲート駆動回路の構成について説明する。
図７は、第３実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【００５９】
図７においても、第１実施形態と同様に、説明の簡略化のため、主として第１高電位側トランジスタＴＵ１及び帰還ダイオードＤＵ１で構成される系統に対応するゲート駆動回路２５Ｕ１について説明する。
図７において、図３と同様の部分には、同一の符号を付すものとする。
【００６０】
第３実施形態のゲート駆動回路が第１実施形態のゲート駆動回路と異なる点は、過電圧保護回路に代えて、第１高電位側トランジスタＴＵ１のゲートＧ−コレクタＣ端子間に定電圧ダイオード（ツェナーダイオード）４３及び過電圧判定回路４４を設けた点である。
【００６１】
本第３実施形態において、通常時の動作及び短絡検出時の保護動作は、第１実施形態と同一であるので、以下においては、過電圧検出時の保護動作について説明する。
上記構成において、定電圧ダイオード４３は、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧が所定の電圧（第２閾値電圧Ｖｔｈ２）以上となった場合にゲート電流ＩＧＤを供給するように動作する。
【００６２】
すなわち、定電圧ダイオード４３のツェナー電圧を第２閾値電圧Ｖｔｈ２とすることで、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧があらかじめ設定されている電圧（第２閾値電圧Ｖｔｈ２）以上となった場合には、定電圧ダイオード４３に電流が流れることになる。これにより、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧があらかじめ設定されている電圧（第２閾値電圧Ｖｔｈ２）以上となった場合には、第１高電位側トランジスタＴＵ１のゲートＧにゲート電流ＩＧＤを注入し、第１高電位側トランジスタＴＵ１の等価抵抗を実効的に減少させてサージ電圧を下げることとなる。
【００６３】
一方、上記動作と並行して、過電圧判定回路４４は、定電圧ダイオード動作信号ＳＤに基づいて、定電圧ダイオード４３がゲート電流ＩＧＤを供給したことを検出すると、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間電圧が過電圧状態となっていると判定する。そして、過電圧判定回路４４は、高速ドライブＩＣ３２の出力を遮断させて、低速ドライブIＣ３３のみを出力させることにより、第１高電位側トランジスタＴＵ１を低速でターンオフさせることによってさらにサージ電圧などに起因する第１高電位側トランジスタＴＵ１の破壊を防止する。
【００６４】
以上の説明のように、本第３実施形態によれば、第１高電位側トランジスタＴＵ１のコレクタ−エミッタ間の電圧が定電圧ダイオードの端子間電圧よりも過大である時、ゲートに電流が流れ、スイッチング速度が低速に切り替わることによってサージ電圧による破壊を防ぐことが可能になる。
【００６５】
［４］第４実施形態
次に第４実施形態のゲート制御回路を構成しているゲート駆動回路の構成について説明する。
図８は、第４実施形態のゲート制御回路を構成しているゲート駆動回路の概要構成ブロック図である。
【００６６】
図８においても、第１実施形態と同様に、説明の簡略化のため、主として第１高電位側トランジスタＴＵ１及び帰還ダイオードＤＵ１で構成される系統に対応するゲート駆動回路２５Ｕ１について説明する。
図８において、図７と同様の部分には、同一の符号を付すものとする。
【００６７】
第４実施形態のゲート駆動回路が第３実施形態のゲート駆動回路と異なる点は、短絡検出回路３４に代えて、所定のマスク時間Ｔｍｓｋを記憶するマスク時間記憶部５１と、マスク時間記憶部５１に記憶されたマスク時間Ｔｍｓｋの経過後、短絡判定を行う短絡判定回路５２を設けた点である。
本第４実施形態において、通常時の動作及び過電圧検出時の保護動作は、第３実施形態と同一であるので、以下においては、短絡検出時の保護動作について説明する。
【００６８】
短絡判定回路５２は、第１高電位側トランジスタＴＵ１がターンオンしてからマスク時間記憶部５１に記憶されているマスク時間Ｔｍｓｋが経過するまでは、短絡判定を行わない。
これは、スイッチング動作に伴うサージ電圧により、短絡判定の誤判定がなされてしまうのを防止するためである。
【００６９】
これに対し、短絡した場合には、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧が高くなったままとなるはずであるので、短絡判定回路５２は、マスク時間Ｔｍｓｋが経過した時点で第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧を測定し、コレクタＣ−エミッタＥ間の電圧が所定の第１閾値電圧（短絡検出閾値電圧）Ｖｔｈ１以上であると検出した場合には、高速ドライブＩＣ３２の出力を遮断する。
【００７０】
この結果、低速ドライブＩＣ３３のみが動作し、コントローラ２２からターンオフ動作に相当するゲート制御信号（パルス信号）ＣＳが供給されて、第２の電流量Ｉ２に相当するゲート電流が第１高電位側トランジスタＴＵ１のゲートＧから流出する。
【００７１】
従って、第１高電位側トランジスタＴＵ１は、スイッチング速度が低下された状態、すなわち、サージ電圧を抑制した状態でターンオフされることとなる。
以上の説明のように、本第４実施形態によれば、第１高電位側トランジスタＴＵ１のコレクタＣ−エミッタＥ間の電圧が定電圧ダイオード４３の降伏電圧（ツェナー電圧：第２閾値電圧Ｖｔｈ２に相当）よりも過大である時、ゲート抵抗３１を介して第１高電位側トランジスタＴＵ１のゲートＧにゲート電流が流れ、第１高電位側トランジスタＴＵ１の等価抵抗を実効的に減少させてサージ電圧を下げるとともに、スイッチング速度が低速に切り替わることによってサージ電圧による破壊を防ぐことが可能になる。
【００７２】
以上の説明は、第３実施形態の短絡検出回路に代えて、マスク時間記憶部及び短絡判定回路を設けた場合について説明したが、第１実施形態あるいは第２実施形態の短絡検出回路に代えてマスク時間記憶部及び短絡判定回路を設けるように構成することも可能である。
これらの構成によれば、サージ電圧の発生に伴う、短絡誤判定を抑制しつつ、より確実に短絡状態を判定することができる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７４】
例えば、上述した短絡検出回路（短絡判定回路）及び過電圧保護回路（過電圧判定回路）に代えて、電圧検出あるいは電流検出のための入力インタフェースを備えたいわゆるマイクロコンピュータとして構成することも可能である。
【００７５】
また、以上の説明においては、直流電車の車両用電力変換装置について説明したが、交流電車の車両用電力変換装置を構成しているコンバータ、インバータについて同様に適用が可能である。
【符号の説明】
【００７６】
１０    直流電車
１２    パンタグラフ
１３    車輪
１４    線路
１５    電力変換装置
１６    モータ
２１    制御電源
２２    コントローラ
２３    インバータ
２４    ゲート制御回路
３１    ゲート抵抗
３２    高速ドライブＩＣ（高速ドライブ回路）
３３    低速ドライブＩＣ（低速ドライブ回路）
３４    短絡検出回路
３５    過電圧保護回路
２５Ｕ１〜２５Ｕ３、２５Ｌ１〜２５Ｌ３  ゲート駆動回路
Ｇ      ゲート
ＩＧ    ゲート電流
Ｉ１    第１の電流（第１の速度のゲート電流）
Ｉ２    第２の電流（第２の速度のゲート電流）
ＴＬ１  第１低電位側トランジスタ
ＴＬ２  第２低電位側トランジスタ
ＴＬ３  第３低電位側トランジスタ
ＴＵ１  第１高電位側トランジスタ
ＴＵ２  第２高電位側トランジスタ
ＴＵ３  第３高電位側トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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