(57)【要約】【課題】ゲート電圧による制御性の劣化を防止し、ノーマリーオフ化が達成できるようにする。【解決手段】ゲート形成領域１２１のバリア層１０３の上に接して形成されたｐ型の半導体層１０６を備え、半導体層１０６の上にゲート電極１０７が形成されている。半導体層１０６は、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成する。これにより、窒化物半導体から構成する場合に比較して、半導体層１０６のｐ型不純物の濃度をより高濃度とすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
主表面を（０００１）面とした第１窒化物半導体から構成されて基板の上に形成されたチャネル層と、
前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体から構成されて前記チャネル層の上に形成されたバリア層と、
前記バリア層の上のゲート形成領域を挟んで前記バリア層の上に形成されたソース電極およびドレイン電極と、
前記ゲート形成領域の前記バリア層の上に接して形成されたｐ型の半導体層と、
前記半導体層の上に形成されたゲート電極と
を備え、
前記半導体層は、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成されている
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記半導体層は、シリコン，ゲルマニウム，ＧａＡｓ，ＧａＳｂのいずれかから構成されている
ことを特徴とする電界効果トランジスタ。
【請求項３】
基板の上に主表面を（０００１）面とした第１窒化物半導体から構成したチャネル層を形成する第１工程と、
前記チャネル層の上に前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体をエピタキシャル成長してバリア層を形成する第２工程と、
前記バリア層の上にゲート形成領域を挟んでソース電極およびドレイン電極を形成する第３工程と、
前記バリア層の上の前記ゲート形成領域に接してｐ型の半導体層を形成する第４工程と、
前記半導体層の上にゲート電極を形成する第５工程と
を備え、
前記半導体層は、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成する
ことを特徴とする電界効果トランジスタの製造方法。
【請求項４】
請求項３記載の電界効果トランジスタの製造方法において、
前記半導体層は、シリコン，ゲルマニウム，ＧａＡｓ，ＧａＳｂのいずれかから構成する
ことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体のヘテロ構造を用いた電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、高電子移動度トランジスタ（High Electron Mobility Transistor、ＨＥＭＴ）の研究が盛んに行われている。このトランジスタは、異なるバンドギャップを有する２種類の半導体のヘテロ接合により誘起された２次元電子ガス（２ＤＥＧ）をチャネルとした電界効果トランジスタである。この電界効果トランジスタの素材は様々存在するが、ＧａＮなどの窒化物半導体が特に注目されている。窒化物半導体は、シリコン（Ｓｉ）などと比較してバンドギャップエネルギーが大きく、また絶縁破壊電界および飽和電子速度が大きいため、電界効果トランジスタに用いることで、高出力動作、高温動作および高周波動作を可能にする。
【０００３】
例えば、図３に示す窒化物半導体を利用した電界効果トランジスタが広く用いられている。この電界効果トランジスタは、基板３０１の上にＧａＮから構成したチャネル層３０２を形成し、チャネル層３０２の上に不純物をドーピングしていないＡｌＧａＮから構成したバリア層３０３を形成し、バリア層３０３の上にソース電極３０４，ドレイン電極３０５，ゲート電極３０６を形成している。
【０００４】
具体的には、有機金属化学気相成長（ＭＯＣＶＤ）法などによって、基板３０１の上に、チャネル層３０２およびこの上に配置されるバリア層３０３による多層構造を形成する。各窒化物半導体の層は、極性面方向である＋ｃ面［（０００１）面］方向に形成される。また、オーム性接触を有する一対の金属層を局所的にバリア層３０３上に堆積し、堆積した一対の金属層を熱処理することで、ソース電極３０４およびドレイン電極３０５を形成する。また、ショットキー性接触を有する金属層をバリア層３０３上に堆積することによりゲート電極３００６を形成する。
【０００５】
この多層構造において、ｃ軸方向に結晶成長した窒化物半導体の強い分極効果により、チャネル層３０２とバリア層３０３とのヘテロ界面近傍に２ＤＥＧが発生する（非特許文献１参照）。このように、窒化物半導体を用いることで、キャリア供給のためのドーピングを施すことなく、ゲート電極３０６の下に２ＤＥＧによるチャネルが形成でき、電界効果トランジスタが実現できる。
【０００６】
ところで、上述した電界効果トランジスタは、ゲート電極に電圧が印加されていない状態であっても、ソース・ドレイン間が２ＤＥＧにより電気的に接続されたノーマリーオンの構成となっている。これに対し、ゲート電極下における２ＤＥＧの形成を抑制することで、ノーマリーオフの電界効果トランジスタが実現できる。
【０００７】
例えば、ゲート電極下方のゲート領域における２ＤＥＧの発生を抑えるために、ゲート電極とバリア層との間に、ｐ型の不純物をドーピングしたｐ型窒化物半導体層を配置した電界効果トランジスタが提案されている（特許文献１参照）。具体的には、図４に示すように、サファイアからなる基板４０１の上にＡｌＮから構成したバッファ層４０２を形成し、バッファ層４０２の上にアンドープＧａＮから構成したチャネル層４０３を形成し、チャネル層４０３の上にアンドープＡｌＧａＮから構成したバリア層４０４を形成し、バリア層４０４の上にオーム性接触するソース電極４０５，ドレイン電極４０６を形成している。
【０００８】
また、この電界効果トランジスタでは、ソース電極４０５とドレイン電極４０６との間のゲート形成領域にｐ型窒化物半導体からなる半導体層４０７，半導体層４０８を形成し、ｐ型の半導体層４０８の上にゲート電極４０９を形成している。例えば、ソース電極４０５およびドレイン電極４０６を形成する前に、バリア層４０４の上にｐ型不純物を導入したＧａＮ層、およびｐ型不純物を高濃度に導入したＧａＮ層をエピタキシャル成長し、これらＧａＮ層をパターニングしてゲート形成領域に半導体層４０７，半導体層４０８を形成する。この後、ゲート形成領域を挟むようにバリア層４０４の上にソース電極４０５およびドレイン電極４０６を形成し、また、半導体層４０８の上にゲート電極４０９を形成する。
【０００９】
この電界効果トランジスタでは、ｐ型の半導体層４０７，半導体層４０８によって、ゲート形成領域のチャネル層４０３のポテンシャルが持ち上げられる。このため、ゲート電極４０９下方のヘテロ接合界面における伝導帯下端のエネルギーＥｃが引き上げられ、ゲート形成領域において２ＤＥＧの発生が抑えられる。これによって、当該電界効果トランジスタでは、ゲート電極４０９にバイアス電圧をかけていないゼロバイアス時に電流が流れないノーマリーオフ化の実現を図っている。
【００１０】
また、ゲート電極４０９とバリア層４０４との間に半導体層４０７，半導体層４０８を設けており、ゲート電極４０９とｐ型の半導体層４０８との界面には、優れた熱安定性が得られる。このため、ゲート電極をバリア層にショットキー接続する構成に比較し、高温時の素子動作におけるゲート電極からバリア層へのトンネル効果によるゲートリーク電流増加の問題が発生せず、高温で動作させても素子特性はほとんど劣化することはない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４７０５４１２号公報
【非特許文献】
【００１２】
【非特許文献１】O. Ambacher, J. Smart, J. R. Shealy, N. G. Weimann, K. Chu, M. Murphy, W. J. Schaff, L. F. Eastman, R. Dimitrov, L. Wittmer, M. Stutzmann, W. Rieger, and J. Hilsenbeck, “Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures”, Journal of Applied Physics, vol.85, No.6, pp.3222-3233, 1999.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した構成では、ゲート電極とバリア層との間に配置する半導体層で、高いｐ型不純物濃度が得られない。窒化物半導体層におけるｐ型不純物濃度は、一般的に１．０×１０18ｃｍ-3程度に留まってしまう。このため、ゲート電極下方のヘテロ接合界面における伝導帯下端のエネルギーＥｃの引き上げ効果が、それほど発揮できず、ゼロバイアス時でもゲート領域に電子が生じてしまうことがあり、ノーマリーオフ化を達成することが容易ではないという問題がある。
【００１４】
また、ゲート電極とバリア層との間に配置する窒化物半導体層におけるｐ型不純物濃度が高くないため、窒化物半導体層のバリア層側の領域で空乏化が生じてしまい、ゲート電極とヘテロ界面との間のキャパシタンスが増大してしまう。これによって、ゲート電極にかける電圧により制御可能な電気量が低減してしまい、ゲート電極に印加するゲート電圧による制御性が劣化してしまうという問題があった。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、ゲート電圧による制御性の劣化を防止し、ノーマリーオフ化が達成できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体から構成されて基板の上に形成されたチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体から構成されてチャネル層の上に形成されたバリア層と、バリア層の上のゲート形成領域を挟んでバリア層の上に形成されたソース電極およびドレイン電極と、ゲート形成領域のバリア層の上に接して形成されたｐ型の半導体層と、半導体層の上に形成されたゲート電極とを備え、半導体層は、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成されている。
【００１７】
上記電界効果トランジスタにおいて、半導体層は、シリコン，ゲルマニウム，ＧａＡｓ，ＧａＳｂのいずれかから構成されていればよい。
【００１８】
本発明に係る電界効果トランジスタの製造方法は、基板の上に主表面を（０００１）面とした第１窒化物半導体から構成したチャネル層を形成する第１工程と、チャネル層の上に第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体をエピタキシャル成長してバリア層を形成する第２工程と、バリア層の上にゲート形成領域を挟んでソース電極およびドレイン電極を形成する第３工程と、バリア層の上のゲート形成領域に接してｐ型の半導体層を形成する第４工程と、半導体層の上にゲート電極を形成する第５工程とを備え、半導体層は、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成する。
【００１９】
上記電界効果トランジスタの製造方法において、半導体層は、シリコン，ゲルマニウム，ＧａＡｓ，ＧａＳｂのいずれかから構成すればよい。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、バリア層とゲート電極との間に、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成したｐ型の半導体層を設けるようにしたので、ゲート電圧による制御性の劣化を防止し、ノーマリーオフ化が達成できるという優れた効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態における電界効果トランジスタの構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図３】図３は、窒化物半導体のヘテロ構造を用いたノーマリーオン型の電界効果トランジスタの構成を示す断面図である。
【図４】図４は、窒化物半導体のヘテロ構造を用いたノーマリーオフ型の電界効果トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における電界効果トランジスタの構成を示す断面図である。図１では、断面を模式的に示している。
【００２３】
この電界効果トランジスタは、基板１０１と、基板１０１の上に形成されたチャネル層１０２と、チャネル層１０２の上に形成されたバリア層１０３とを備える。チャネル層１０２は、主表面を（０００１）面とした第１窒化物半導体から構成され、バリア層１０３は、チャネル層１０２を構成する第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体から構成されている。
【００２４】
また、この電界効果トランジスタは、バリア層１０３の上のゲート形成領域１２１を挟んでバリア層１０３の上に形成されたソース電極１０４およびドレイン電極１０５と、ゲート形成領域１２１のバリア層１０３の上に接して形成されたｐ型の半導体層１０６と、半導体層１０６の上に形成されたゲート電極１０７とを備える。
【００２５】
ここで、半導体層１０６は、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成することが重要である。半導体層１０６は、例えば、シリコン，ゲルマニウム，ＧａＡｓ，ＧａＳｂのいずれかから構成すれば良い。なお、実施の形態では、ソース電極１０４，ドレイン電極１０５の上、およびソース電極１０４，ドレイン電極１０５と半導体層１０６との間のバリア層１０３を覆う絶縁保護膜１１１を備える。
【００２６】
ここで、基板１０１は、例えば、主表面を（０００１）面とした単結晶のＧａＮから構成すればよい。また、チャネル層１０２は、基板１０１の上にエピタキシャル成長されたＧａＮから構成すればよい。また、バリア層１０３は、チャネル層１０２の上にエピタキシャル成長されたＡｌＧａＮから構成すればよい。バリア層１０３は、チャネル層１０２の上に接して形成されている。チャネル層１０２およびバリア層１０３のいずれも、アンドープとされている。また、実施の形態において、ソース電極１０４およびドレイン電極１０５は、バリア層１０３にオーム性接触している。ソース電極１０４およびドレイン電極１０５は、バリア層１０３に電気的に接続していれば良い。
【００２７】
実施の形態によれば、ゲート電極１０７とバリア層１０３との間の半導体層１０６を、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成しているので、窒化物半導体から構成する場合に比較して、半導体層１０６のｐ型不純物の濃度をより高濃度とすることができる。例えば、シリコン，ゲルマニウム，ＧａＡｓ，ＧａＳｂであれば、１．０×１０19ｃｍ-3を超える高濃度のｐ型不純物ドーピングを施すことが可能である。特に、ＧａＳｂはｐ型化しやすい材料であり、高濃度のｐ型ドーピングを容易に得ることができるため、本発明に適用するのに適している。
【００２８】
この結果、実施の形態によれば、ゲート形成領域１２１におけるチャネル層１０２とバリア層１０３とのヘテロ接合界面における伝導帯下端のエネルギーＥｃの引き上げ効果が、十分に得られるようになり、この領域における２ＤＥＧの発生が効果的に抑制できる。これにより、ゼロバイアス時のゲート領域における電子の発生が生じることが無く、ノーマリーオフ化が容易に達成できるようになる。
【００２９】
また、実施の形態によれば、半導体層１０６でｐ型不純物の高濃度化が実現できるので、半導体層１０６におけるバリア層１０３側の空乏化が抑制でき、ゲート電極１０７とヘテロ界面との間のキャパシタンスの増加が抑制できる。これにより、ゲート電圧により制御可能な電気量の低減が防止でき、ゲート電圧による制御性が十分に保たれるようになる。
【００３０】
次に、本発明の実施の形態における電界効果トランジスタの製造方法について、図２Ａ〜図２Ｇを用いて説明する。図２Ａ〜図２Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程の状態を示す断面図である。図２Ａ〜図２Ｇでは、断面を模式的に示している。
【００３１】
まず、図２Ａに示すように、基板１０１の上にチャネル層１０２を形成する（第１工程）。例えば、よく知られた有機金属化学気相成長（ＭＯＣＶＤ）法により、窒素原料としてアンモニア、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）を用い、成長温度を例えば１０００℃程度とすることで、基板１０１の上に、主表面を（０００１）面としてＧａＮをエピタキシャル成長させれば良い。
【００３２】
次に、図２Ｂに示すように、チャネル層１０２の上にバリア層１０３を形成する（第２工程）。例えば、ＭＯＣＶＤ法により、窒素原料としてアンモニア、Ｇａ原料としてＴＭＧ、Ａｌ原料としてトリメチルアルミニウム（ＴＭＡ）を用い、成長温度を例えば１０００℃程度とすることで、チャネル層１０２の上に、主表面を（０００１）面としてＡｌＧａＮをエピタキシャル成長させれば良い。
【００３３】
次に、図２Ｃに示すように、バリア層１０３の上にゲート形成領域１２１を挾み、所定の間隔を開けてソース電極１０４およびドレイン電極１０５を形成する（第３工程）。例えば、公知のフォトリソグラフィー技術により、電極形成領域に開口部を有するレジストパターンをバリア層１０３の上に形成する。次に、真空蒸着法やスパッタ法などのよく知られた堆積法により、電極材料を堆積する。この後、レジストパターンを除去（リフトオフ）することで、所定の箇所にソース電極１０４およびドレイン電極１０５が形成できる。
【００３４】
次に、図２Ｄに示すように、ソース電極１０４およびドレイン電極１０５を含めてバリア層１０３の上の全域に、絶縁保護膜１１１を形成する。例えば、スパッタ法や化学的気相成長（ＣＶＤ）法などのよく知られた堆積法により、ＳｉＮまたはＳｉＯ2を堆積することで、所定の厚さに絶縁保護膜１１１を形成すれば良い。このようにして絶縁保護膜１１１を形成した後、熱処理により、ソース電極１０４，ドレイン電極１０５とバリア層１０３との間のオーム性接触を得る。
【００３５】
次に、図２Ｅに示すように、絶縁保護膜１１１のゲート形成領域１２１に、開口部１１２を形成し、ゲート形成領域１２１のバリア層１０３表面を露出させる。例えば、公知のフォトリソグラフィー技術およびエッチング技術により、絶縁保護膜１１１をパターニングすることで、開口部１１２を形成すれば良い。
【００３６】
次に、開口部１１２に露出したバリア層１０３の上にｐ型のポリシリコンを堆積することで、図２Ｆに示すように、バリア層１０３の上のゲート形成領域１２１に接して半導体層１０６を形成する（第４工程）。例えば、プラズマアシストＣＶＤ法やスパッタ法などのよく知られた堆積法により、ｐ型のシリコンを堆積してポリシリコン膜を形成し、このポリシリコン膜をパターニングすることで、ｐ型のポリシリコンからなる半導体層１０６を形成すれば良い。
【００３７】
次に、図２Ｇに示すように、半導体層１０６の上にゲート電極１０７を形成する（第５工程）。これにより、実施の形態における電界効果トランジスタが得られる。例えば、公知のフォトリソグラフィー技術により、半導体層１０６の上のゲート形成領域１２１に開口部を有するレジストパターンを形成する。次に、真空蒸着法やスパッタ法などのよく知られた堆積法により、ゲート電極材料を堆積する。この後、レジストパターンを除去（リフトオフ）することで、半導体層１０６の上にゲート電極１０７が形成できる。
【００３８】
なお、上述では、半導体層１０６をｐ型のポリシリコンから構成したが、これに限るものではない。例えば、結晶成長法によって単結晶ｐ型シリコンを堆積して半導体層１０６としても良い。この場合、成長温度を適切に選べば、この成長時の加熱により、ソース電極１０４，ドレイン電極１０５とバリア層１０３との間のオーム性接触を得ることができ、工程の短縮化が図れる。また、アモルファスシリコンを堆積した後にレーザー加熱によって結晶化させて半導体層１０６としても良い。
【００３９】
以上に説明したように、本発明によれば、バリア層とゲート電極との間に、窒化物半導体よりバンドギャップエネルギーが小さく、かつ窒素を含まない半導体から構成したｐ型の半導体層を設けるようにしたので、窒化物半導体のヘテロ構造を用いた電界効果トランジスタにおいて、ゲート電圧による制御性の劣化を防止し、ノーマリーオフ化が達成できるようになる。
【００４０】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、基板はＧａＮに限らず、サファイアから構成し、この上に、バッファ層を介してチャネル層を形成するようにしてもよい。
【符号の説明】
【００４１】
１０１…基板、１０２…チャネル層、１０３…バリア層、１０４…ソース電極、１０５…ドレイン電極、１０６…半導体層、１０７…ゲート電極、１１１…絶縁保護膜、１２１…ゲート形成領域。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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【図４】
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