(57)【要約】【課題】半導体素子間を接続する配線を短くすること。【解決手段】第１面および第２面を有する基板２０と、前記第１面に搭載された第１半導体素子１１および第２半導体素子１２と、前記第２面に搭載され、第１辺４６と前記第１辺に対向する第２辺４７とを含む複数の辺を有し、前記第１半導体素子と前記第２半導体素子とを接続する第３半導体素子１４と、を具備し、前記第１半導体素子は前記複数の辺のうち前記第１辺のみに重なり、前記第２半導体素子は前記複数の辺のうち前記第２辺のみに重なる半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１面および第２面を有する基板と、
前記第１面に搭載された第１半導体素子および第２半導体素子と、
前記第２面に搭載され、第１辺と前記第１辺に対向する第２辺とを含む複数の辺を有し、前記第１半導体素子と前記第２半導体素子とを接続する第３半導体素子と、
を具備し、
前記第１半導体素子は前記複数の辺のうち前記第１辺のみに重なり、前記第２半導体素子は前記複数の辺のうち前記第２辺のみに重なることを特徴とする半導体装置。
【請求項２】
前記第３半導体素子は、前記第１半導体素子および前記第２半導体素子に対し斜めに搭載されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２面に搭載された第４半導体素子を具備し、
前記第３半導体素子は、前記第１辺と前記第２辺との間の第３辺を有し、前記第１半導体素子と前記第４半導体素子とを接続し、
前記第４半導体素子は前記複数の辺のうち前記第３辺のみに重なることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１半導体素子および前記第２半導体素子の消費電力は前記第３半導体素子および前記第４半導体素子の消費電力より大きいことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第３半導体素子における前記第１半導体素子と前記第２半導体素子とを接続する第１配線および前記第１半導体素子と前記第４半導体素子とを接続する第２配線の延伸方向は、前記第１辺および前記第３辺の延伸方向であることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記第１半導体素子はプロセッサを含み、前記第２半導体素子は前記プロセッサを補助するアクセラレータを含み、前記第３半導体素子は、前記第１半導体素子と前記第２半導体素子との接続をオンおよびオフするスイッチを含むことを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記第３半導体素子は前記基板を貫通する貫通電極を介し前記第１半導体素子および前記第２半導体素子と接続されていることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
第１面および第２面を有する基板と、
前記第１面に搭載され、第１頂点と前記第１頂点の対角の第２頂点を含む複数の頂点を有する第１半導体素子と、
前記第２面に搭載され、前記第１半導体素子と接続された第２半導体素子、第３半導体素子および第４半導体素子と、
を具備し、
前記第２半導体素子は前記第３半導体素子および前記第４半導体素子の間に搭載され、前記第３半導体素子は前記複数の頂点のうち前記第１頂点のみに重なり、前記第４半導体素子は前記複数の頂点のうち前記第２頂点のみに重なることを特徴とする半導体装置。
【請求項９】
前記第１半導体素子はプロセッサを含み、前記第２半導体素子、第３半導体素子および前記第４半導体素子は各々前記プロセッサを補助するアクセラレータを含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
第１面および第２面を有する基板と、
前記第１面に搭載された第１半導体素子および第２半導体素子と、
前記第２面に搭載され、第１辺と前記第１辺に対向する第２辺とを含む複数の辺を有し、前記第１半導体素子と前記第２半導体素子とを接続する第３半導体素子と、
を具備し、
前記第１半導体素子は前記複数の辺のうち前記第１辺のみに重なり、前記第２半導体素子は前記複数の辺のうち前記第２辺のみに重なる半導体装置を備えることを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および情報処理装置に関し、例えば半導体素子を搭載した半導体装置および情報処理装置に関する。
【背景技術】
【０００２】
情報処理装置等には複数の半導体素子を搭載した半導体装置が用いられている。プロセッサ等が形成された複数の半導体素子を平面視において重なるように搭載することが知られている（例えば特許文献１および２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−３２６７５７号公報
【特許文献２】特開平１０−２２４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
情報処理装置等の高性能化のため、半導体素子間の配線は短いことが好ましい。しかしながら、複数の半導体装置を重ねるように搭載した場合、半導体素子同士を接続する配線を短くする配置については考慮されていない。
【０００５】
本半導体装置および情報処理装置は、半導体素子間を接続する配線を短くすることを目的とする。
【課題を解決するための手段】
【０００６】
第１面および第２面を有する基板と、前記第１面に搭載された第１半導体素子および第２半導体素子と、前記第２面に搭載され、第１辺と前記第１辺に対向する第２辺とを含む複数の辺を有し、前記第１半導体素子と前記第２半導体素子とを接続する第３半導体素子と、を具備し、前記第１半導体素子は前記複数の辺のうち前記第１辺のみに重なり、前記第２半導体素子は前記複数の辺のうち前記第２辺のみに重なることを特徴とする半導体装置を用いる。
【０００７】
第１面および第２面を有する基板と、前記第１面に搭載され、第１頂点と前記第１頂点の対角の第２頂点を含む複数の頂点を有する第１半導体素子と、前記第２面に搭載され、前記第１半導体素子と接続された第２半導体素子、第３半導体素子および第４半導体素子と、を具備し、前記第２半導体素子は前記第３半導体素子および前記第４半導体素子の間に搭載され、前記第３半導体素子は前記複数の頂点のうち前記第１頂点のみに重なり、前記第４半導体素子は前記複数の頂点のうち前記第２頂点のみに重なることを特徴とする半導体装置を用いる。
【発明の効果】
【０００８】
本半導体装置および情報処理装置によれば、半導体間を接続する配線を短くすることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１に係る半導体装置の断面図である。
【図２】図２は、実施例１に係る半導体装置の平面図である。
【図３】図３は、実施例１に係る半導体装置の断面拡大図である。
【図４】図４（ａ）および図４（ｂ）は、実施例１におけるヘテロジーニャスシステムの模式図である。
【図５】図５は、実施例１においてプロセッサが行なう制御方法のフローチャートである。
【図６】図６は、比較例１に係る半導体装置の平面図である。
【図７】図７（ａ）および図７（ｂ）は、それぞれ比較例２および実施例１に係る半導体装置の平面図である。
【図８】図８は、実施例１の変形例１に係る半導体装置の平面図である。
【図９】図９は、実施例１の変形例２に係る半導体装置の断面拡大図である。
【図１０】図１０は、実施例２に係る半導体装置の断面図である。
【図１１】図１１は、実施例２に係る半導体装置の平面図である。
【図１２】図１２（ａ）および図１２（ｂ）は、それぞれ比較例３および実施例２に係る半導体装置の平面図である。
【図１３】図１３は、実施例３に係る情報処理装置のブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１１】
実施例１は、プロセッサ、アクセラレータおよびスイッチを搭載する半導体装置の例である。図１は、実施例１に係る半導体装置の断面図である。図２は、実施例１に係る半導体装置の平面図である。図３は、実施例１に係る半導体装置の断面拡大図であり、半導体素子１１、１２および１４および基板２０の拡大図である。図２において半導体素子１４を破線で示している。図１および図２に示すように、半導体装置１００は、半導体素子１１から１４、基板２０および３０を備えている。半導体素子１１から１４は、例えばシリコン基板に集積回路が形成された半導体チップである。また、半導体素子１１から１４は半導体チップをＷＬＰ（Wafer Level Package）技術等を用いパッケージングした素子でもよい。半導体素子１１から１４は、例えばロジック回路および記憶回路の少なくとも一方を含む。半導体素子１１から１４の大きさは例えば数ｍｍ×数ｍｍから数十ｍｍ×数十ｍｍである。
【００１２】
基板２０は例えばシリコンインターポーザである。基板２０は上面と下面とを貫通する貫通電極２５および平面方向に延伸する配線を備えている。貫通電極２５および配線は例えば銅層等の金属層である。基板３０は例えばパッケージ基板である。基板３０は例えば樹脂層等の複数の絶縁層が積層されていてもよい。基板２０の膜厚は例えば数十μｍから数百μｍである。
【００１３】
半導体素子１１から１３は、基板２０の上面（第１面）にバンプ２１を用い搭載されている。半導体素子１４は、基板２０の下面（第２面）にバンプ２２を用い搭載されている。半導体素子１１から１３と半導体素子１４とは貫通電極２５を介し電気的に接続されている。基板２０は、基板３０の上面にバンプ２３を用い搭載されている。基板３０の下面には外部との接続のためのバンプ２４が形成されている。バンプ２１から２４は例えばはんだボールである。
【００１４】
図３に示すように、基板２０の上面および下面にはそれぞれパッド２７および２８が形成されている。半導体素子１１から１３の下面にはパッド２６が形成されている。半導体素子１４の上面にはパッド２９が形成されている。パッド２６から２９は例えば銅層またはアルミニウム層等の金属層である。バンプ２１は、パッド２６と２７とを接合する。バンプ２２はパッド２８と２９を接合する。貫通電極２５はパッド２７と２８とを電気的に接続する。図１においては図示を省略したが、図３のように、パッド２６から２９が設けられている。
【００１５】
図２に示すように、半導体素子１１から１４は方形等の四辺形である。半導体素子１１から１３は辺の延伸方向に配列されている。半導体素子１４の辺は半導体素子１１から１３の辺に対し傾斜している。半導体素子１１の１つの頂点４１を挟む辺は半導体素子１４の第１辺４６に重なるように位置している。半導体素子１２の１つの頂点４２を挟む辺は半導体素子１４の第２辺４７に重なるように位置している。半導体素子１３の１つの頂点４３を挟む辺は半導体素子１４の第３辺４８に重なるように位置している。半導体素子１４の第２辺４７は第１辺４６に対向する辺であり、第３辺４８は第１辺４６と第２辺４７の間の辺である。
【００１６】
次に実施例１を用いたヘテロジーニャスシステムの制御方法について説明する。図４（ａ）および図４（ｂ）は、実施例１の半導体装置を用いたヘテロジーニャスシステムの模式図である。図４（ａ）および図４（ｂ）に示すように、ヘテロジーニャスシステム１０１において、半導体素子１１はＣＰＵ等のプロセッサ１６を含む。プロセッサ１６はルックアップテーブル等の記憶部１５を備える。半導体素子１２および１３はそれぞれアクセラレータ１７および１８を含む。半導体素子１４はスイッチ１９を含む。アクセラレータ１７および１８はプロセッサ１６の機能のうち一部を補助する。スイッチ１９は、スイッチ３６から３８を備えている。スイッチ３６は、プロセッサ１６とアクセラレータ１７との間に電気的に接続されており、プロセッサ１６とアクセラレータ１７との接続をオンおよびオフする。スイッチ３７は、プロセッサ１６とアクセラレータ１８との間に電気的に接続されており、プロセッサ１６とアクセラレータ１８との接続をオンおよびオフする。スイッチ３８は、アクセラレータ１７とアクセラレータ１８との間に電気的に接続されており、アクセラレータ１７とアクセラレータ１８との接続をオンおよびオフする。
【００１７】
図５は、実施例１においてプロセッサが行なう制御方法のフローチャートである。プロセッサ１６が実行するアプリケーションには複数の関数が含まれている。アクセラレータ１７および１８は、実行する関数が決まっている。プロセッサ１６の記憶部１５に、アクセラレータ１７および１８が実行する関数、性能および電力消費量等を記憶させておく。
【００１８】
まず、プロセッサ１６は、ヘテロジーニャスシステムを初期化する（ステップＳ１０）。図４（ａ）に示すように、ステップＳ１０において例えばプロセッサ１６は、スイッチ１９に各スイッチ３６から３８をオンさせる。プロセッサ１６は、アクセラレータ１７および１８の電源をオフする。
【００１９】
次に、プロセッサ１６は、図４（ａ）の状態でアプリケーションを仮に実行する（ステップＳ１２）。次に、プロセッサ１６は、アプリケーションを仮実行することにより、プロファイルを取得する（ステップＳ１４）。プロファイルには、プロセッサ１６の処理時間のうち各関数が示す割合が含まれている。次に、プロセッサ１６は、ヘテロ構成を決定する（ステップＳ１６）。プロセッサ１６は、プロファイルからネックとなる関数を抽出する。ネックとなる関数は例えばプロファイルにおいて最もプロセッサ１６の処理時間を占有している関数である。プロセッサ１６は、処理時間の長い関数を補助的に実行するアクセラレータ１７および１８を決定する。例えば、このアプリケーションでは、アクセラレータ１７が実行する関数の処理に時間がかかる。そこで、プロセッサ１６はアクセラレータ１７を補助的に用いることに決定する。
【００２０】
次に、プロセッサ１６は、アクセラレータ１７、１８およびスイッチ１９を設定する（ステップＳ１８）。例えば図４（ｂ）のように、プロセッサ１６はスイッチ３６をオンさせスイッチ３７および３８をオフさせる。プロセッサ１６はアクセラレータ１７の電源をオンし、アクセラレータ１８の電源をオフする。次に、プロセッサ１６はアプリケーションを本実行する（ステップＳ２０）。例えばプロセッサ１６の機能のうちボトルネックとなる関数の処理をアクセラレータ１７に補助させる。次に、プロセッサ１６は終了するか判定する（ステップＳ２２）。例えば、プロセッサ１６は、全てのアプリケーションを実行し終えたとき、Ｙｅｓと判定する。Ｙｅｓのとき終了し、ＮｏのときステップＳ１０に戻る。
【００２１】
このように、実施例１のヘテロジーニャスシステムによれば、アプリケーションによって、適切な補助するアクセラレータ１７および１８を選択する。このため、アプリケーションを高速に処理できる。また、用いないアクセラレータ１７および１８の電源をオフするため消費電力を削減できる。なお、スイッチ１９のスイッチ38は、例えばアクセラレータ１７がある関数を実行し、その後アクセラレータ１８が次の関数を実行する場合にオンされる。
【００２２】
次に、実施例１の効果について比較例と比較し説明する。図６は、比較例１に係る半導体装置１１０の平面図である。図６に示すように、比較例１においては、基板２０上に半導体素子１１から１４が搭載されている。基板２０上に配線７０が形成されている。半導体素子１１から１３と半導体素子１４とは配線７０により接続されている。比較例１においては、半導体素子１１から１３と半導体素子１４との距離が長くなってしまう。このため、半導体素子１１と１２との間および半導体素子１１と１３との間のデータ伝送速度が小さくなる。これによりデータ伝送のバンド幅が小さくなる。半導体素子１１がプロセッサを含み半導体素子１２および１３がアクセラレータを含む場合、プロセッサとアクセラレータとの間のデータ伝送のバンド幅が小さくなり、ヘテロジーニャスシステムの高性能化が難しい。
【００２３】
図７（ａ）および図７（ｂ）は、それぞれ比較例２および実施例１に係る半導体装置の平面図である。図７（ａ）および図７（ｂ）に示すように、半導体装置１１２および１００において、半導体素子１４に平面方向に延伸する配線３１から３３が形成されている。配線３１は半導体素子１１と１２を電気的に接続する配線である。配線３２は半導体素子１１と１３を電気的に接続する配線である。配線３３は半導体素子１２と１３を電気的に接続する配線である。例えば半導体素子１１がスイッチ１９の場合、配線３１および３３はそれぞれスイッチ３６から３８を含む。
【００２４】
図７（ａ）に示すように、比較例２に係る半導体装置では実施例１と同様に半導体素子１４が基板２０の下面に搭載されている。半導体素子１４は半導体素子１１から１３に対し斜めに搭載されていない。半導体素子１１から１３は半導体素子１４の頂点に対応するように搭載されている。その他の構成は実施例１と同じであり説明を省略する。
【００２５】
図７（ａ）および図７（ｂ）に示すように、比較例２および実施例１では、基板２０の第１面に半導体素子１１から１３を搭載し、基板２０の第２面に半導体素子１４を搭載する。半導体素子１１から１３と半導体素子１４との電気的な接続に主に基板２０の貫通電極２５を用いる。このため、半導体素子１１から１３と半導体素子１４との配線長はほぼ基板２０の厚さとなる。例えば比較例２および実施例１の半導体素子１１から１３と半導体素子１４との間の配線長は比較例１の１０分の１となる。また、配線の数も増加できる。これにより、半導体素子１１と１２との間および半導体素子１１と１３との間のデータ伝送のバンド幅を大きくできる。よって、ヘテロジーニャスシステムの高性能化が可能となる。
【００２６】
図７（ａ）および図７（ｂ）に示すように、半導体素子１４においては平面方向の配線３１から３３の延伸方向は半導体素子１４の辺４６から４８の延伸方向である。これは、配線が辺に対し斜めに延伸するように配置すると、配線の幅の制御が難しくなるためである。図７（ａ）のように、比較例２では配線３２および３３はほぼ直線で形成できるが、配線３１はジグザグとなる。図７（ｂ）のように、実施例１では、配線３１（第１配線）はほぼ直線で形成できるが、配線３２および３３（第２配線）はジグザグとなる。
【００２７】
半導体素子１１と１２は対角に搭載される。このため、半導体素子１１と１２との距離は半導体素子１１と１３との距離より大きい。比較例２では、離れて配置される半導体素子１１と１２とを接続する配線３１がジグザグである。このため、半導体素子１１と１２とを接続する配線がさらに長くなる。一方、実施例１では、配線３１が直線のため、配線３１を短くできる。これにより、配線３２および３３との配線の長さをより均一化できる。よって、半導体素子間のデータ伝送のバンド幅を大きくできる。
【００２８】
実施例１によれば、半導体素子１１（第１半導体素子）は半導体素子１４（第３半導体素子）の複数の辺のうち第１辺４６のみに重なる。半導体素子１２（第２半導体素子）は半導体素子１４の複数の辺のうち第２辺４７のみに重なる。これにより、図７（ａ）の比較例２に比べ、図７（ｂ）のように、配線３１を短くできる。よって、半導体素子１１と１２との間の配線を短くできる。
【００２９】
また、半導体素子１４は、半導体素子１１および１２に対し斜めに搭載されている。これにより、図７（ｂ）のように半導体素子１１の頂点のうち頂点４１のみが半導体素子１４に重なる。半導体素子１２の頂点のうち頂点４２のみが半導体素子１４に重なる。このように配置すると、半導体素子１１と１２との距離を長くできる。よって、半導体素子１１と１２との発熱を拡散させることができ、かつ配線３１の配線を短くできる。半導体素子１４の辺と半導体素子１２から１３の辺のなす角度は４５°程度であることが好ましい。
【００３０】
半導体素子１３は設けられていなくてもよい。半導体素子１３が設けられている場合、距離の短い半導体素子１１と１３との間の配線を短くする要請が少ない。一方、距離の長い半導体素子１１と１２との間の配線を短くすることが好ましい。実施例１では、半導体素子１３（第４半導体素子）は半導体素子１４の複数の辺のうち第３辺４８のみに重なる。すなわち、半導体素子１３の頂点のうち頂点４３のみが半導体素子１４に重なる。これにより、図７（ｂ）のように、距離の長い半導体素子１１と１２との間の配線を短くすることができる。
【００３１】
さらに、半導体素子１１および１２の消費電力は半導体素子１３および１４よりの消費電力より大きい。消費電力の大きい半導体素子１１および１２を対角に配置できる。このため、半導体素子１１と１２との距離を長くでき、半導体素子１１および１２熱の放射を分散できる。このように、発熱量の大きい半導体素子１１と１２の熱の放射を分散でき、かつ半導体素子１１と１２との間の配線を短くできる。
【００３２】
さらに、消費電力の大きな半導体素子１１と１２との間は、消費電力の小さな半導体素子１１と１３との間より、データ伝送量がより大きくなる場合が多い。このようなときにおいても、配線３１を短くできるため半導体素子１１と１２との間のデータ伝送のバンド幅を大きくし、データ伝送量を大きくできる。さらに、半導体素子１１と１２とを接続する配線３１の数を、半導体素子１４を介し半導体素子１１と半導体素子１３とを接続する配線３２の数より大きくすることができる。これにより、半導体素子１１と１２との間データ伝送のバンド幅を大きくし、データ伝送量を大きくできる。
【００３３】
また、実施例１のヘテロジーニャスシステムにおいては、アクセラレータ１７は１８より消費電力が大きい。消費電力の大きいアクセラレータ１７は１８よりデータ伝送量が大きくなる。消費電力の大きいプロセッサ１６とアクセラレータ１７を対角に配置する。これにより、プロセッサ１６とアクセラレータ１７の距離が大きくなるため、発生した熱をより放射しやすくなる。さらに、データ伝送量の多いプロセッサ１６とアクセラレータ１７との間の配線を短くできる。これにより、プロセッサ１６とアクセラレータ１７との間のバンド幅を大きくすることができる。よって、ヘテロジーニャスシステムを高性能化することができる。
【００３４】
さらに、図５のように、プロセッサ１６は、アプリケーションを仮実行（ステップＳ１２）した結果に基づきスイッチ１９にプロセッサ１６とアクセラレータ１７および１８との接続のオンおよびオフを実行させる（ステップＳ１８）。その後、プロセッサ１６はアプリケーションを実行する（ステップＳ２０）。これにより、ヘテロジーニャスシステムを高性能化することができる。
【００３５】
図８は、実施例１の変形例１に係る半導体装置１０２の平面図である。 図８に示すように、半導体素子１１の４つの頂点に対応する位置に半導体素子１４が搭載されている。半導体素子１１を囲むように半導体素子１２および１３が搭載されている。半導体素子１１の４つの頂点方向には半導体素子１２が搭載され、半導体素子１１の４つの辺方向には半導体素子１３が搭載されている。その他の構成は実施例１と同じであり、説明を省略する。実施例１の変形例１のように、半導体素子１１を囲むように半導体素子１２および１３を搭載することもできる。これにより、半導体装置をより大型化できる。半導体装置１０２をヘテロジーニャスシステムとすることで、大規模なヘテロジーニャスシステムを実現できる。
【００３６】
図９は、実施例１の変形例２に係る半導体装置の断面拡大図である。図９に示すように、半導体装置１０４において、バンプ２１が接合するパッド２７ａと貫通電極２５が接続するパッド２７ｃとを配線２７ｂが電気的に接続している。その他の構成は実施例１と同じであり説明を省略する。
【００３７】
実施例１の変形例２のように、貫通電極２５と半導体素子１１から１３とが平面方向に延伸する配線２７ｂにより接続されていてもよい。配線２７ｂが長いと、半導体素子１１および１３と半導体素子１４との配線が長くなる。よって、貫通電極２５とバンプ２１とを接続する配線の長さＬ（例えば貫通電極２５とバンプ２１との中心間の長さ）は貫通電極２５の高さＨより短いことが好ましい。なお、配線２７ｂは基板２０の内部に形成されていてもよい。
【実施例２】
【００３８】
実施例２は、プロセッサおよびアクセラレータを搭載する半導体装置の例である。図１０は、実施例２に係る半導体装置の断面図である。図１１は、実施例２に係る半導体装置の平面図である。図１０および図１１に示すように、半導体装置１０６において、基板２０の上面に半導体素子１２および１３が搭載されている。基板２０の下面に半導体素子１１が搭載されている。半導体素子１２および１３と半導体素子１１とは貫通電極２５を介し接続されている。図１０には図示されていないが、実施例１の図３のように基板２０にはパッド２６から２９が形成されている。
【００３９】
図１１に示すように、半導体素子１１から１３は方形等の四辺形である。半導体素子１２および１３は辺の延伸方向に配列されている。半導体素子１１の辺は半導体素子１２および１３の辺に対し傾いている。半導体素子１２は半導体素子１１の中心に重なる位置に搭載されている。半導体素子１１の１つの頂点５０を挟む辺は半導体素子１３ａの辺５２に重なるように位置している。半導体素子１１の頂点５０に対角の頂点５１を挟む辺は半導体素子１３ｂの辺５３に重なるように位置している。その他の構成は実施例１と同じであり、説明を省略する。
【００４０】
図１２（ａ）および図１２（ｂ）は、それぞれ比較例３および実施例２に係る半導体装置の平面図である。図１２（ａ）に示すように、比較例３に係る半導体装置１１４においては、半導体素子１１の辺と半導体素子１２および１３の辺が平行である。比較例３では、半導体素子１１と半導体素子１３とが重ならない。このため、半導体素子１１と半導体素子１３との間の接続には平面方向の配線を用いる。このため、半導体素子１１と半導体素子１３との間の配線が長くなる。
【００４１】
図１２（ｂ）に示すように、実施例２に係る半導体装置１０６では、半導体素子１２（第２半導体素子）は半導体素子１３ａ（第３半導体素子）および半導体素子１３ｂ（第４半導体素子）の間に搭載されている。半導体素子１３ａは半導体素子１１（第１半導体素子）の複数の頂点のうち頂点５０（第１頂点）のみに重なる。半導体素子１３ｂは半導体素子１１の複数の頂点のうち頂点５１（第２頂点）のみに重なる。これにより、半導体素子１１と半導体素子１３ａおよび１３ｂとが重なる。よって、半導体素子１１と半導体素子１３ａおよび１３ｂとを主に貫通電極２５を介し電気的に接続することができる。半導体素子１１と半導体素子１３ａおよび１３ｂとの配線を短くできるため、半導体素子１１と１３ａおよび１３ｂとの間のデータ伝送のバンド幅を大きくできる。また、半導体素子１１と１２とは多くの貫通電極２５を用い接続できる。これにより、半導体素子１１と１２との間のデータ伝送のバンド幅を大きくできる。
【００４２】
また、半導体素子１１は、半導体素子１２、１３ａおよび１３ｂに対し斜めに搭載されている。これにより、半導体素子１２、１３ａおよび１３ｂの間隔を短くし、かつ半導体素子１１と半導体素子１３ａおよび１３ｂとの配線を短くできる。半導体素子１１の辺と半導体素子１２、１３ａおよび１３ｂの辺のなす角度は４５°程度であることが好ましい。
【００４３】
半導体素子１１と１２との間は、半導体素子１１と１３との間より、データ伝送量が大きい。このとき、半導体素子１２を半導体素子１１の中心に重なるように搭載する。これにより、半導体素子１１と１２とを接続する貫通電極２５の数を半導体素子１１と１３とを接続する貫通電極２５の数より大きくすることができる。すなわち、半導体素子１１と１２とを接続する配線数を半導体素子１１と１３とを接続する配線数より大きくすることができる。よって、データ伝送量の多い配線のデータ幅を大きくできる。
【００４４】
半導体素子１１はプロセッサを含み、半導体素子１２および１３はアクセラレータを含む。半導体素子１２のアクセラレータは半導体素子１３より消費電力が大きくデータ処理量が大きい。このような場合、データ伝送量の大きい半導体素子１１と１２との間のデータ幅を大きくできる。よって、ヘテロジーニャスシステムを高性能化することができる。
【００４５】
実施例２においても実施例１の変形例２のように配線２７ｂが設けられていてもよい。図９の長さＬは高さＨより小さいことが好ましい。
【００４６】
実施例１，２およびその変形例において、半導体装置として、ヘテロジーニャスシステムを例に説明したが他のシステムでもよい。半導体装置は、例えばプロセッサの機能を複数の半導体素子で実現しているシステムでもよい。基板２０としてシリコンインターポーザを例に説明したが、絶縁層を積層した積層基板でもよい。基板２０の上面および下面に搭載される半導体素子は逆でもよい。
【実施例３】
【００４７】
実施例３は、実施例１、２およびその変形例を備える情報処理装置の例である。図１３は、実施例３に係る情報処理装置のブロック図である。図１３に示すように、情報処理装置１０８は、ＣＰＵ６１、入出力装置６２、メモリ装置６３、ディスク装置６４およびバス６５を備える。ＣＰＵ６１は実施例１、２およびその変形例の半導体装置を含む。入出力装置は、例えば表示装置、プリンタ、キーボードまたはマウス等と接続するためのボードである。メモリ装置６３は例えばハードディスク装置または半導体記憶装置である。ディスク装置６４は例えばブルーレイディスク装置等の記憶ディスク装置である。情報処理装置１０８は、例えばサーバまたはコンピュータである。
【００４８】
実施例３のように、情報処理装置に実施例１、２およびその変形例の半導体装置を用いることにより、情報処理装置を高性能化することができる。
【００４９】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５０】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１面および第２面を有する基板と、前記第１面に搭載された第１半導体素子および第２半導体素子と、前記第２面に搭載され、第１辺と前記第１辺に対向する第２辺とを含む複数の辺を有し、前記第１半導体素子と前記第２半導体素子とを電気的に接続する第３半導体素子と、を具備し、前記第１半導体素子は前記複数の辺のうち前記第１辺のみに重なり、前記第２半導体素子は前記複数の辺のうち前記第２辺のみに重なることを特徴とする半導体装置。
（付記２）前記第３半導体素子は、前記第１半導体素子および前記第２半導体素子に対し斜めに搭載されていることを特徴とする付記１記載の半導体装置。
（付記３）前記第２面に搭載された第４半導体素子を具備し、前記第３半導体素子は、前記第１辺と前記第２辺との間の第３辺を有し、前記第１半導体素子と前記第３半導体素子とを電気的に接続し、前記第４半導体素子は前記複数の辺のうち前記第３辺のみに重なることを特徴とする付記２記載の半導体装置。
（付記４）前記第１半導体素子および前記第２半導体素子の消費電力は前記第３半導体素子および前記第４半導体素子の消費電力より大きいことを特徴とする付記３記載の半導体装置。
（付記５）前記第３半導体素子における前記第１半導体素子と前記第２半導体素子とを接続する第１配線および前記第１半導体素子と前記第４半導体素子とを接続する第２配線の延伸方向は、前記第１辺および前記第３辺の延伸方向であることを特徴とする付記３または４記載の半導体装置。
（付記６）前記第１半導体素子はプロセッサを含み、前記第２半導体素子は前記プロセッサを補助するアクセラレータを含み、前記第３半導体素子は、前記第１半導体素子と前記第２半導体素子との接続をオンおよびオフするスイッチを含むことを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記第３半導体素子は前記基板を貫通する貫通電極を介し前記第１半導体素子および前記第２半導体素子と接続されていることを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）第１面および第２面を有する基板と、前記第１面に搭載され、第１頂点と前記第１頂点の対角の第２頂点を含む複数の頂点を有する第１半導体素子と、前記第２面に搭載され、前記第１半導体素子と電気的に接続された第２半導体素子、第３半導体素子および第４半導体素子と、を具備し、前記第２半導体素子は前記第３半導体素子および前記第４半導体素子の間に搭載され、前記第３半導体素子は前記複数の頂点のうち前記第１頂点のみに重なり、前記第４半導体素子は前記複数の頂点のうち前記第２頂点のみに重なることを特徴とする半導体装置。
（付記９）前記第１半導体素子はプロセッサを含み、前記第２半導体素子、第３半導体素子および前記第４半導体素子は各々前記プロセッサを補助するアクセラレータを含むことを特徴とする付記８記載の半導体装置。
（付記１０）前記プロセッサは、アプリケーションを仮実行した結果に基づき前記スイッチに前記プロセッサと前記アクセレータとの接続のオンおよびオフを実行させ、前記アプリケーションを実行することを特徴とする付記６記載の半導体装置。
（付記１１）前記第１半導体素子および前記第２半導体素子の辺は互いに平行であり、前記第１半導体素子および前記第２半導体素子の配列方向は前記辺に平行であることを特徴とする付記１から７のいずれか一項記載の半導体装置。
（付記１２）前記第１半導体素子は、前記第２半導体素子、前記第３半導体素子および前記第４半導体素子に対し斜めに搭載されていることを特徴とする付記８または９記載の半導体装置。
（付記１３）前記第２半導体素子、前記第３半導体素子および前記第４半導体素子の辺の延伸方向は互いに平行であり、前記第２半導体素子、第３半導体素子および前記第４半導体素子の配列方向は前記辺の延伸方向であることを特徴とする付記８または９記載の半導体装置。
（付記１４）第１面および第２面を有する基板と、前記第１面に搭載された第１半導体素子および第２半導体素子と、前記第２面に搭載され、第１辺と前記第１辺に対向する第２辺とを含む複数の辺を有し、前記第１半導体素子と前記第２半導体素子とを電気的に接続する第３半導体素子と、を具備し、前記第１半導体素子は前記複数の辺のうち前記第１辺のみに重なり、前記第２半導体素子は前記複数の辺のうち前記第２辺のみに重なる半導体装置を備えることを特徴とする情報処理装置。
【符号の説明】
【００５１】
１１−１４    半導体素子
２０          基板
２５          貫通電極
４１−４３、５０、５１    頂点
４６−４８、５２、５３    辺
【図１】
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【図２】
2017011187.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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