(57)【要約】      （修正有）【課題】小型で、電子的に制御する可変電力分配器を提供する。【解決手段】可変電力分配器１００は、入力ポート２０２、第１出力ポート２０４、第２出力ポート２０６及び少なくとも１つの巻線を含むラッチングフェライトサーキュレータ２００を備える。可変電力分配器は、所望の電力分配比を示すコマンド信号を受け取るコントローラインターフェイス１１０と、コントローラインターフェイス１１０から制御信号を受け取るように構成されたドライバ回路１５０を含む。ドライバ回路は、ラッチングフェライトサーキュレータの飽和状態に対応する持続時間及び振幅を有する飽和パルスを、少なくとも１つの巻線を通る第１方向に発生させ、第１パルスの後に、第１方向と反対の第２方向にセットパルスを発生させ、制御する。【選択図】図１
2017085547.tif 000002
【特許請求の範囲】
【請求項１】
入力ポート（２０２）、第１出力ポート（２０４）、第２出力ポート（２０６）、及び少なくとも１つの磁化巻線（２０８）を含むラッチングフェライトサーキュレータ（２００）であって、前記入力ポート（２０２）、前記第１出力ポート（２０４）、及び前記第２出力ポート（２０６）は、共通の接合において１つになる、ラッチングフェライトサーキュレータ（２００）と、
前記入力ポート（２０２）において受け取られた電力を前記第１出力ポート（２０４）と前記第２出力ポート（２０６）の間で分配するための所望の電力分配比を示すコマンド信号を受け取る入力を有したコントローラインターフェイス（１１０）と、
前記コントローラインターフェイス（１１０）から制御信号を受け取るように構成されたドライバ回路（１５０）と、
を備える可変電力分配器（１００）であって、
前記ドライバ回路（１５０）は、前記少なくとも１つの磁化巻線（２０８）を通る第１方向に第１電流パルスを発生させ、前記第１電流パルスは、前記ラッチングフェライトサーキュレータ（２００）の第１飽和状態に対応する持続時間及び振幅を有し、
前記第１電流パルスの後に、前記ドライバ回路（１５０）は、前記少なくとも１つの磁化巻線（２０８）を通る前記第１方向と反対の第２方向に第２電流パルスを発生させ、前記第２電流パルスは、前記コマンド信号により示される前記所望の電力分配比から決定され、前記ラッチングフェライトサーキュレータ（２００）の非飽和状態に対応する持続時間及び振幅を有する、
可変電力分配器（１００）。
【請求項２】
前記第１電流パルスに先立って、且つ前記コマンド信号に応答して、前記ドライバ回路（１５０）は、前記ラッチングフェライトサーキュレータ（２００）の前記第１飽和状態と反対の第２飽和状態に対応する第３電流パルスを前記第２方向に発生させる、請求項１に記載の可変電力分配器（１００）。
【請求項３】
前記少なくとも１つの磁化巻線（２０８）は、第１磁化巻線（２０８）と第２磁化巻線（２０８）を備え、前記第１電流パルスは、前記第１磁化巻線（２０８）に印可され、前記第２電流パルスは、前記第２磁化巻線（２０８）に印可される、請求項１に記載の可変電力分配器（１００）。
【発明の詳細な説明】
【背景技術】
【０００１】
[0001]  フェライト接合スイッチングサーキュレータは、第３ポートを隔離しつつＲＦエネルギーを第１ポートから第２ポートへ配送するのに用いられる三ポートデバイスである。反対方向（一般に時計回り又は反時計回り方向と称される）に循環するように切り替えられると、フェライト接合スイッチングサーキュレータは、第２ポートを隔離しつつＲＦエネルギーを第１ポートから第３ポートへ配送することが可能である。この機能は、ビーム形成ネットワーク及び切り替えビームアンテナなどのＲＦシステムにおいてシステムのアンテナパターンを再構成するために使用される。このようにして、スイッチングサーキュレータは、ＲＦエネルギーを単一のソースから単一の放射アンテナ素子へ配送して、スポットビームホッピング機能を提供する。
【０００２】
[0002]  ビーム操作により多くのオプションを提供すべく、単一のソースから複数の放射アンテナ素子へ、電子的に制御可能な素子間電力の重み又は比をもってＲＦエネルギーを配送するために、可変電力分配器（ＶＰＤ）が用いられることが可能である。単一のＶＰＤの２つの出力ポートの各々へ分配される入力電力の比は、基本的に０から１までのどこであっても、用途のニーズによって決まるステップサイズで変化させることが可能である。ＶＰＤのネットワーク（バイナリツリー）は、放射アンテナ素子の数に基づいて構築される。ＶＰＤの用途は、衛星及び地上、通信及びレーダ、並びに電子的なビーム操作が望まれる任意の他の用途を含む。
【０００３】
[0003]  現在の可変電力分配器は、大きすぎるか、素早く再構成されることが不可能な可動部分を有しているか、又は電子的に制御されることが不可能であるかのいずれかである。電子的に制御されるＶＰＤの典型的な実装は、２つの電力分配器と２つの位相シフタを必要とし、したがってスイッチングサーキュレータと比較して非常に大きい（５倍から１０倍大きい）。
【０００４】
[0004]  三ポートスイッチングサーキュレータは、可変の電力分配を提供するように電子的に制御されることが可能である。しかしながら、現在の三ポートスイッチングサーキュレータ可変電力分配器は、３つの出力電力比、典型的には０、０．５、及び１に限定される。いくつかの可変電力分配器は、サーキュレータに物理的な変更を組み込んで０．５（５０／５０）以外の様々な比を提供するが、その比は寸法や配置の物理的な変更によって変わり、そのため、どんな単一の実装も３つの出力比に限定される。
【０００５】
[0005]  上述された理由のため、及び後述される他の理由のため、本明細書を読んで理解すれば当業者には明らかとなろうが、可変の電力分配のための改良されたシステム及び方法に対する要請が当該分野には存在する。
【発明の概要】
【０００６】
[0006]  本開示の実施態様は、可変の電力分配のためのシステム及び方法を提供し、以下の明細書を読んで検討することによって理解されるだろう。
[0007]  一実施態様において、可変電力分配器は、入力ポート、第１出力ポート、第２出力ポート、及び少なくとも１つの磁化巻線を含むラッチングフェライトサーキュレータを備える。前記入力ポート、前記第１出力ポート、及び前記第２出力ポートは、共通の接合において１つになる。可変電力分配器はまた、前記入力ポートにおいて受け取られた電力を前記第１出力ポートと前記第２出力ポートの間で分配するための所望の電力分配比を示すコマンド信号を受け取る入力を有したコントローラインターフェイスを含む。可変電力分配器はまた、前記コントローラインターフェイスに結合されたドライバ回路であって、前記コントローラインターフェイスから制御信号を受け取るように構成されたドライバ回路を含む。前記ドライバ回路は、前記少なくとも１つの磁化巻線を通る第１方向に第１電流パルスを発生させ、前記第１電流パルスは、前記ラッチングフェライトサーキュレータの第１飽和状態に対応する持続時間及び振幅を有する。前記ドライバ回路は、前記第１電流パルスの後に、前記少なくとも１つの磁化巻線を通る前記第１方向と反対の第２方向に第２電流パルスを発生させ、前記第２電流パルスは、前記コマンド信号により示される前記所望の電力分配比から決定され、前記ラッチングフェライトサーキュレータの非飽和状態に対応する持続時間及び振幅を有する。
【図面の簡単な説明】
【０００７】
[0008]  図面は例示的な実施態様のみを表し、したがって適用範囲において限定的であるものと見做されてはならないということを理解して、例示的な実施態様が、添付図面の使用を通じてより一層の具体性と詳細さをもって説明される。
【図１】[0009]  図１は、本開示の一実施態様による例示的な可変電力分配器を示すブロック図である。
【図２Ａ】[0010]  図２Ａは、本開示の一実施態様による例示的な可変電力分配器のＢ−Ｈループを示す図である。
【図２Ｂ】[0011]  図２Ｂは、本開示の一実施態様による例示的な可変電力分配器のＢ−Ｈループを示す図である。
【図３Ａ】[0012]  図３Ａは、本開示の一実施態様による可変電力分配器のドライバ回路を示すブロック図である。
【図３Ｂ】[0013]  図３Ｂは、本開示の一実施態様による可変電力分配器のドライバ回路を示すブロック図である。
【図３Ｃ】[0014]  図３Ｃは、本開示の一実施態様による可変電力分配器のドライバ回路を示すブロック図である。
【図４Ａ】[0015]  図４Ａは、本開示の一実施態様による例示的な可変電力分配器の各出力ポートへの測定電力比を示すグラフである。
【図４Ｂ】[0016]  図４Ｂは、本開示の一実施態様による例示的な可変電力分配器のネット挿入損失データを示すグラフである。
【図５】[0017]  図５は、本開示の一実施態様による例示的な可変電力分配器を示すブロック図である。
【図６】[0018]  図６は、本開示の一実施態様による例示的な可変減衰器を示すブロック図である。
【図７】[0019]  図７は、本開示の一実施態様による可変電力分配器の例示的なネットワークを示すブロック図である。
【図８】[0020]  図８は、本開示の一実施態様による可変電力分配の例示的な方法を示すフローチャートである。
【図８Ａ】[0021]  図８Ａは、本開示の一実施態様による可変電力分配の例示的な方法を示すフローチャートである。
【０００８】
[0022]  一般的な慣例に従って、説明される様々な特徴は一定の縮尺で描かれず、例示的な実施態様に関連する特定の特徴を強調するように描かれる。
【発明を実施するための形態】
【０００９】
[0023]  以下の詳細な説明では、その一部をなす添付図面への参照がなされ、添付図面には、具体的な例示の実施態様が実例として示されている。しかしながら、他の実施態様が利用され得ること、並びに、論理的、機械的、及び電気的な変更がなされ得ることが、理解されなければならない。したがって、以下の詳細な説明は、限定的な意味に捉えられてはならない。
【００１０】
[0024]  以下に説明される実施態様は、電子的に任意の設定に制御されることが可能な２つの出力ポート間の可変出力電力比を提供するコンパクトな三ポートデバイスのためのシステム及び方法を含む。具体的に、各出力ポートの出力電力は、０（当該ポートへ電力無し且つ他方のポートへ全電力）から１（当該ポートへ全電力且つ他方のポートへ電力無し）の間で変化することが可能である。そのような電力分配は特定の比に限定されず、出力ポートのいずれかから０−１００％の電力が出力されるような連続的な範囲にわたる電力分配を提供することが可能である。以下に説明される実施態様は、コントローラインターフェイスと複数の電流パルスを供給するように構成されたドライバ回路とによって制御される三ポートラッチングフェライトサーキュレータを含む。飽和パルスと称される第１パルスは、第１方向に印加され、スイッチング素子を特定の方向に飽和させる。セットパルスと称される第２パルスは、第１方向と反対の第２方向に印加され、ラッチングフェライトサーキュレータの２つの出力ポート間における出力電力比を精微に調整する。
【００１１】
[0025]  以下に説明される可変電力分配器のような、２つの出力ポート間における出力電力比の連続的な範囲にわたって動作する可変電力分配器は、アンテナ及びビーム操作の用途に用いられることが可能である。これらの可変電力分配器は、衛星を含む宇宙用途には特に有益である。何故なら、衛星に関する個体数変動と物理的変化はシステムに対する要求に影響を与え得るからである。
【００１２】
[0026]  図１は、本開示の一実施態様による例示的な可変電力分配器１００を示すブロック図である。可変電力分配器１００は、コントローラインターフェイス１１０、ドライバ回路１５０、及びラッチングフェライトサーキュレータ２００を含む。コントローラインターフェイス１１０は、ラッチングフェライトサーキュレータ２００の第１及び第２出力ポート間における所望の出力電力比を指示するコマンド信号を受け取るための入力を有する。コントローラインターフェイス１１０は、制御信号をドライバ回路１５０へ出力する。ドライバ回路１５０は、制御信号に基づいて、少なくとも２つの電流パルスである飽和パルスとセットパルスをラッチングフェライトサーキュレータ２００へ印加する。当該パルスは、ラッチングフェライトサーキュレータ２００の磁化状態を調整し、可変の電力分配を提供する。例示的な実施態様において、ドライバ回路１５０は、当業者に既知のアナログ及びデジタル手段を用いて実装されることが可能である。以下で論じられる図２Ａ−２Ｃは、飽和パルスとセットパルスをラッチングフェライトサーキュレータ２００へ印加するのに用いられることが可能な様々なドライバ回路構成の例示的な実施態様を示す。しかしながら、飽和パルスとセットパルスをラッチングフェライトサーキュレータ２００に対して印加することが可能なドライバ回路１５０の他の構成が用いられることが可能であり、この開示の範囲内にある、ということが理解されるべきである。
【００１３】
[0027]  例示的な実施態様において、ラッチングフェライトサーキュレータ２００は、互いに接続されＹ字型に配置された３つの導波路アームを含む。そのような実施態様において、導波路アームの１つは入力ポート２０２として機能し、２つの導波路アームは可変の電力分配のための出力ポート２０４、２０６として機能する。そのような実施態様において、ラッチングフェライトサーキュレータ２００は、フェライトなどの非可逆材料から作られたスイッチング素子を含み、ｙ字型とされる。他の実施態様では、スイッチング素子は三角形状パック、円筒等であり得る。ある実装例では、スイッチング素子の中央部から最も遠いスイッチング素子の端部に、４分の１波長誘電体変成器が取り付けられる。代替的な実装例では、スイッチング素子は、補助的な誘電体変成器なしで空気充填された導波路アームへ移行する。
【００１４】
[0028]  スイッチング素子内に生成される磁場は、マイクロ波信号を１つのポートから別のポートへ循環させるのに用いられることが可能である。例示的な実施態様において、スイッチング素子はラッチ可能である。スイッチング素子をラッチ可能とするために、単一の磁化巻線２０８がスイッチング素子の開口に通される。代替的な実施態様では、磁化巻線２０８は、スイッチング素子の同一の開口に通された２つの別個の巻線を含む。磁化巻線２０８は、スイッチング素子における面外磁場の制御及び形成を可能にする。磁場の極性は、磁化巻線２０８への電流の印加によって切り替えることが可能である。磁化巻線２０８はドライバ回路１５０に結合され、ドライバ回路１５０は、ラッチングフェライトサーキュレータ２００のスイッチング素子の磁化状態を制御する。
【００１５】
[0029]  フェライトサーキュレータのスイッチング素子の磁化のレベル、したがって２つの出力ポート間の出力電力比を変化させるために、ドライバ回路１５０は、ラッチングフェライトサーキュレータ２００の巻線２０８に連続した電流パルスを印加する。電力分配比とも称される出力電力比は、ラッチングフェライトサーキュレータ２００の２つの出力ポート２０４、２０６の各々へ分配される入力電力の比である。例えば、もし入力ポート２０２からの電力を、第１出力ポート２０４を通じて６０％、及び第２出力ポート２０６を通じて４０％として分配することが望ましいなら、出力電力比は、第１出力ポート２０４に対しては０．６、第２出力ポート２０６に対しては０．４であろう。
【００１６】
[0030]  図２Ａは、飽和パルスがラッチングフェライトサーキュレータ２００を通じて駆動された後にセットパルスが続くことに対応するＢ−Ｈループを示す。垂直軸（出力電力比ｘ）に沿った点４０３は、以前のセットパルスによるスイッチング素子内の磁化のレベルに対応する。磁化を変化させるために、ドライバ回路１５０は、スイッチング素子を通じて適切な振幅及び持続時間の飽和パルスを発生させる。飽和パルスは、スイッチング素子を第１方向に飽和させる。飽和パルスは、スイッチング素子内の磁化を、点４０５によって表される基準磁化条件にラッチする前に、点４０３から点４０４によって表される中間状態へ遷移させる。基準磁化条件は、以前のどんな磁化のレベルにも依存しない既知の初期状態を提供する。
【００１７】
[0031]  一旦スイッチング素子が点４０５に対応する磁化レベルを有すると、ドライバ回路１５０は、スイッチング素子を通じて適切な振幅及び持続時間のセットパルスを発生させる。セットパルスは、磁化レベルを点４０５から２つの出力ポート間の所望の出力電力比ｘに対応する所望の点４０６へと変化させる。セットパルスの持続時間が長いほど、当該方向の出力ポートへの電力分配の量は多くなる。反対に、より短いセットパルスは、当該方向の出力ポートへのより少ない電力分配をもたらす。例えば、点４０６ｃ及び４０６ｄはセットパルスのより長い持続時間に対応する磁化状態であり、点４０６ａ及び４０６ｂはセットパルスのより短い持続時間に対応する磁化状態である。
【００１８】
[0032]  代替的な実施態様では、飽和−セット動作シーケンスに先行して、スイッチング素子をスーパーセットパルスで駆動することが行われる。スーパーセットパルスは、いくつかのスイッチング素子において起こり得るメモリ効果に関する問題を克服するために用いられる。そのような実施態様において、ドライバ回路１５０は、ラッチングフェライトサーキュレータ２００の巻線２０８を通じてスーパーセットパルスを発生させる。
【００１９】
[0033]  図２Ｂは、飽和−セットシーケンスの前にスーパーセットパルスがラッチングフェライトサーキュレータ２００を通じて駆動されることに対応するＢ−Ｈループを示す。そのような実施態様において、ドライバ回路１５０は、スイッチング素子の磁化レベルを点４０３から点４０７によって表される飽和レベルへ変化させるように、磁化巻線２０８を通じてスーパーセットパルスを発生させる。スーパーセットパルスは、スイッチング素子を第２方向に飽和させる。次いで飽和パルスが、磁化レベルを点４０７から点４０５へ変化させるべく印加される。飽和パルスの後、セットパルスが、点４０５から２つの出力ポート間の所望の出力電力比ｘに対応する点４０６への遷移を引き起こすように印加される。
【００２０】
[0034]  図３Ａは、本開示の一実施態様による例示的なドライバ回路３００を示すブロック図である。ドライバ回路３００は、メモリルックアップテーブル３０６とイネーブル信号モジュール３０８を含んだデジタルパルス発生器３０２を備える。ドライバ回路３００はまた、ドライバ素子３１２、３１４、３１５とクロック３１６も含む。ドライバ回路３００はまた、オプションとして、コントローラインターフェイス１１０に結合された温度センサ３１８を含むことも可能である。例示的な実施態様において、コントローラインターフェイス１１０は、温度センサ３１８から入力を受け取り、可変電力分配器１００の動作温度に基づいてコマンド信号に補償を適用する。
【００２１】
[0035]  デジタルパルス発生器３０２は、受け取った制御信号３０１に応答して、２つの出力ポート間における所望の電力分配比を達成するためのパルスイネーブル信号を発生させる。コントローラインターフェイス１１０は、２つの出力ポート間における所望の出力電力比に対応するアドレス値をメモリルックアップテーブル３０６へ供給することによって、出力電力比の変化を引き起こす。
【００２２】
[0036]  メモリルックアップテーブル３０６は、複数の出力電力比のリストを収容している。各々の出力電力比は、特定の電流パルスに対応し、電流パルスは、その幅（持続時間）によって定義される。所望の幅の電流パルスを生成するために、ある特定の数のクロックカウントの間、パルスイネーブル信号が印加される。例えば、２つのクロックカウントのパルス幅は、１つのクロックカウントのパルス幅よりも大きな電流パルスを生成するであろう。メモリルックアップテーブル３０６はまた、対応するパルス幅情報を含む。パルス幅情報は、パルス持続時間情報とも称され、複数の出力電力比を生成する。メモリルックアップテーブル３０６は、実験を通じて作成されることが可能であり、任意の数の所望の出力電力比及び対応するパルス幅情報を含むことが可能である。出力電力比の各々は、当該情報が迅速にアクセスされることができるように、メモリルックアップテーブル３０６における特定のアドレスを与えられる。
【００２３】
[0037]  メモリルックアップテーブル３０６は、所望の出力電力比に対応するパルス幅情報をイネーブル信号モジュール３０８へ供給する。代替的な実装例では、コントローラインターフェイス１１０が、メモリルックアップテーブル３０６を使用することなく、パルス幅情報を直接的にイネーブル信号モジュール３０８へ送る。イネーブル信号モジュール３０８は、メモリルックアップテーブル３０６からのパルス幅情報とクロック３１６によって供給されるクロックカウントとを用いて、飽和パルスイネーブル信号、セットパルスイネーブル信号、及びオプションとしてスーパーセットパルスイネーブル信号を発生させる。イネーブル信号モジュール３０８は、パルスイネーブル信号を、磁化巻線２０８にパルスを印加するドライバ素子３１２、３１４、３１５へ供給する。例示的な実施態様において、ドライバ素子３１２、３１４、３１５は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、イネーブル信号モジュール３０８はＭＯＳＦＥＴのゲート端子に結合される。他の実施態様では、他のドライバ素子、例えばバイポーラ接合電界効果トランジスタ又はシリコン制御整流器が用いられてもよい。
【００２４】
[0038]  第１パルスイネーブル信号は、第１ドライバ素子３１２へ供給される飽和パルスイネーブル信号である。飽和パルスイネーブル信号は、磁化巻線２０８に対して飽和パルスを生成するように第１ドライバ素子３１２を駆動する。飽和パルスは、ラッチングフェライトサーキュレータ２００の巻線２０８を第１方向に流れる電流フローをもたらす。飽和パルスは、ドライバ回路３００が一貫した方法でセットパルスを発生させることを可能にするラッチングフェライトサーキュレータ２００の基準磁化条件を確立する。したがって、飽和パルスは、ラッチングフェライトサーキュレータ２００を第１方向に飽和させるのに十分大きな振幅と持続時間を有しなければならない。例示的な実施態様において、飽和パルスの振幅と持続時間は、印加された前回のセットパルスの振幅と持続時間に基づいて決定される。他の実施態様では、飽和パルスは、前回のセットパルスにかかわらずラッチングフェライトサーキュレータ２００のスイッチング素子を飽和させる振幅及び持続時間である。飽和パルスの振幅は、第１ドライバ素子３１２へ供給される電源電圧Ｖｈｉｇｈによって決定される。
【００２５】
[0039]  第２パルスイネーブル信号は、第２ドライバ素子３１４へ供給されるセットパルスイネーブル信号である。セットパルスイネーブル信号は、磁化巻線２０８に対してセットパルスを生成するようにドライバ素子３１４を駆動する。セットパルスの振幅及び持続時間は、２つの出力ポート間における所望の出力電力比を達成する。例示的な実施態様において、セットパルスは非飽和パルスである。セットパルスは、ラッチングフェライトサーキュレータ２００の巻線２０８を第１方向と反対の第２方向に流れる電流フローをもたらす。例えば、もし飽和パルスが時計回り方向に印加されるなら、セットパルスは反時計回り方向に印加されるであろう。２つの電流パルスを異なる時間に反対方向に共通の巻線２０８を通じて配送するために、適切なスイッチング回路が用いられることができる。代替的な実施態様では、２つの独立した巻線がラッチングフェライトサーキュレータ２００に含まれ、第１及び第２の電流パルスが、異なる巻線に各々印加される。
【００２６】
[0040]  飽和パルスとセットパルスの前にオプションのスーパーセットパルスが生成される例示的な実施態様において、第３パルスイネーブル信号が第３ドライバ素子３１５へ供給される。スーパーセットパルスは、ラッチングフェライトサーキュレータ２００の巻線２０８を第２方向に流れる電流フローをもたらす。スーパーセットパルスは、ラッチングフェライトサーキュレータ２００のスイッチング素子において起こり得るメモリ効果に関する問題を克服するために用いられる。スーパーセットパルスは、ラッチングフェライトサーキュレータ２００を第２方向に飽和させるのに十分大きな振幅と持続時間を有しなければならない。例示的な実施態様において、スーパーセットパルスの振幅と持続時間は、印加された前回のセットパルスの振幅と持続時間に基づいて決定される。他の実施態様では、スーパーセットパルスは、前回のセットパルスにかかわらずラッチングフェライトサーキュレータ２００のスイッチング素子を飽和させる振幅及び持続時間である。飽和パルスの振幅は、第３ドライバ素子３１５へ供給される電源電圧Ｖｈｉｇｈによって決定される。
【００２７】
[0041]  図３Ｂは、本開示の一実施態様による別の例示的なドライバ回路３５０を示すブロック図である。ドライバ回路３５０は、ソフトウェア（例えばファームウェア）、ハードウェア、又はそれらの組み合わせによって実装されることが可能である。図３Ｂの例示的な実施態様では、ドライバ回路３５０は、ＦＰＧＡ、専用コンピュータ、又は汎用コンピュータにおいて実行される実行可能プログラムとしてのソフトウェアによって実装される。
【００２８】
[0042]  例示的な実施態様において、ドライバ回路３５０は、プロセッサ３５１、メモリ３５２、及びローカルインターフェイス３５４を介して通信可能に結合された１又は複数のデバイスを含む。ローカルインターフェイス３５４は、当該分野において知られているように、限定ではないが例えば、１又は複数のバス、又は他の有線若しくは無線接続であり得る。ローカルインターフェイス３５４は更なる要素を有することができるが、それらは簡潔性のために省略されている。更に、ローカルインターフェイスは、上述されたコンポーネント間の適切な通信を可能にするためのアドレス、コントロール、及び／又はデータ接続を含むことができる。
【００２９】
[0043]  プロセッサ３５１は、メモリ３５２に格納されたソフトウェアを実行するためにクロックソース３５３から得られるクロックを使用するハードウェアデバイスである。プロセッサ３５１は、任意のカスタムメイド若しくは市販のプロセッサ、中央処理装置（ＣＰＵ）、コンピュータに関連するいくつかのプロセッサのうちの補助プロセッサ、半導体ベースのマイクロプロセッサ等であり得る。
【００３０】
[0044]  メモリ３５２は、揮発性メモリ素子（例えばランダムアクセスメモリ（ＲＡＭ。例えばＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ等））及び不揮発性メモリ素子（例えばＲＯＭ、ハードドライブ、テープ、ＣＤＲＯＭ等）のうちの任意の１つ又は組み合わせを含むことが可能である。更にまた、メモリ３５２は、電子、磁気、光学、及び／又は他の種類の記憶媒体を包含することができる。
【００３１】
[0045]  メモリ３５２内のソフトウェアは、各々が論理機能を具現化するための実行可能命令の順序リストを備える１又は複数の別個のプログラムを含むことができる。図３Ｂに示されたドライバ回路３５０において、メモリ３５２内のソフトウェアは、ラッチングフェライトサーキュレータドライバアプリケーションソフトウェア３５８、イネーブル信号モジュール３０８、及びメモリルックアップテーブル３０６を含む。ラッチングフェライトサーキュレータドライバアプリケーションソフトウェア３５８は、図３Ａに関して上で論じられたドライバ回路３００の機能を具現化するための実行可能命令を備える。メモリルックアップテーブル３０６とイネーブル信号モジュール３０８は、図３Ａに関して上で論じられたのと同様に動作する。
【００３２】
[0046]  Ｉ／Ｏインターフェイス３５６は、限定ではないが例えばキーボード及びマウスといった入力デバイス、並びに限定ではないが例えばプリンタ、ディスプレイ等の出力デバイスとの通信インターフェイスを提供する。電力分配測定システム３６２がＩ／Ｏインターフェイス３５６に通信可能に結合される。電力分配測定システム３６２は、ラッチングフェライトサーキュレータ２００のスイッチング素子に対して設定可能な様々な出力電力比に関連するクロックカウント情報を提供するのに用いられる。一構成例では、ラッチングフェライトサーキュレータ２００（不図示）を駆動するためのドライバ素子３１２、３１４もＩ／Ｏインターフェイス３５６に結合される。
【００３３】
[0047]  ドライバ回路３５０が動作している時、プロセッサ３５１は、メモリ３５２内に格納されたソフトウェアを実行し、メモリ３５２へ及びメモリ３５２からデータを伝達し、ソフトウェアに従ってドライバ回路３５０の動作を全体的に制御するように構成される。ドライバ回路３５０は、図２Ａ−２Ｂ及び３Ａに関して上述されたのと同じ飽和−セットパルスシーケンスを印加する。また、ドライバ回路３５０は、オプションとして、ラッチングフェライトサーキュレータ２００の磁化巻線２０８にスーパーセットパルスを印加することが可能である。
【００３４】
[0048]  図３Ｃは、本開示の一実施態様による別の例示的なドライバ回路３７５を示すブロック図である。ドライバ回路３７５は、パルス制御器３８０、ゲートドライバ３８５、出力ステージ３９０、及びフィードバックコンポーネント３９５を備える。例示的な実施態様において、パルス制御器３８０は、精密パルス発生器を備える。パルス制御器３８０は、コントローラインターフェイス１１０から制御信号を受け取り、電圧パルスをゲートドライバ３８５と出力ステージ３９０へ供給する。出力ステージ３９０は、上述された飽和電流パルス及びセット電流パルスと同様に、飽和電流パルスとセット電流パルスを磁化巻線２０８へ印加する。出力ステージ３９０はまた、フィードバックコンポーネント３９５を通じてパルス制御器３８０へフィードバックを提供する。例示的な実施態様において、ゲートドライバ３８５は、当業者に知られた増幅器又は他の適切なゲートドライバである。例示的な実施態様において、出力ステージ３９０は、当業者に知られた任意の出力ステージであり得る。フィードバックコンポーネントは、当業者に知られたフィードバックコンポーネントの任意の適切な組み合わせであり得る。
【００３５】
[0049]  図４Ａは、本開示の一実施態様による例示的な可変電力分配器の各出力ポートへの測定電力比を示すグラフである。図４Ａに示された特定の例では、異なるパルス長に対する各出力ポートの出力電力比が示されている。例えば、パルス長がおよそ３２５ｎｓである場合、各出力ポートの出力電力比はおよそ０．５ｄＢである。
【００３６】
[0050]  図４Ｂは、本開示の一実施態様による例示的な可変電力分配器のネット挿入損失データを示すグラフである。図４Ｂに示された特定の例では、ラッチングフェライトサーキュレータ２００がほとんど飽和状態である場合、即ちセットパルスが非常に小さいか又は非常に大きい場合、可変電力分配器のネット挿入損失は０．１ｄＢである。各出力ポートの出力電力比が０．５に近づくにつれて、それはパルス長がおよそ３２５ｎｓで生じるが、ネット挿入損失は０．５５ｄＢへ増大する。このラッチングフェライトサーキュレータは元々、飽和状態において、即ち電力比が０又は１においてのみ動作するように設計されたものであり、そのため０．５の電力比状態に対するより一層のインピーダンス整合の最適化によって、ネット挿入損失の電力比にわたる改善された平坦性が期待できる。この制限があっても、図４Ａ−４Ｂに示された可変電力分配器の性能は、ほとんどの可変電力分配の用途に対して許容可能である。
【００３７】
[0051]  図５は、本開示の一実施態様による例示的な可変電力分配器５００を示すブロック図である。具体的には、可変電力分配器５００は、可変電力分配器５００の入力２０２及び出力ポート２０４、２０６の各々に２ポート接合アイソレータ５０２、５０４、５０６を組み込んだ、上で論じられた可変電力分配器１００の変形である。２ポート接合アイソレータ５０２、５０４、５０６を含むことによって、全ての出力電力比に対してより安定な反射減衰量が達成されることが可能である。
【００３８】
[0052]  図６は、本開示の一実施態様による例示的な可変減衰器６００を示すブロック図である。具体的には、可変減衰器６００は、第１出力ポート２０４のみが用いられるように第２出力ポート２０６に追加された整合負荷６０２を組み込んだ、可変電力分配器１００の変形である。そのような実施態様において、第１出力ポート２０４の出力電力は、上述された出力ポートと同様の方法で制御されることが可能である。
【００３９】
[0053]  図７は、可変電力分配器７００のネットワークの例示的な実施態様を示す。上で論じられたのと同様に動作する複数の可変電力分配器が、バイナリツリー又は他の種類の構成による三ポート可変電力分配器のネットワーク７００を作るように結合されることが可能である。ネットワークは、ドライバ回路アセンブリ７０２を含み、ドライバ回路アセンブリ７０２は、上で論じられたドライバ回路３００、３５０、３７５に類似した、ラッチングフェライトサーキュレータ２００−１、２００−２、２００−３の各々に対する個別のドライバ回路を備える。他の実施態様では、ネットワークドライバアセンブリ７０２は、ラッチングフェライトサーキュレータ２００−１、２００−２、２００−３の各々を制御する１つのドライバ回路を含む。図７の例において、第１ラッチングフェライトサーキュレータ２００−１の出力ポートの各々は、別のラッチングフェライトサーキュレータ２００−２、２００−３の入力ポートに結合されることが可能である。したがって、図７の実施態様では、ネットワーク７００に最大で４つの出力ポート７０６が存在し得るであろう。任意の数の可変電力分配器が、出力ポートの量を変えるべくネットワークに組み込まれることが可能である。更に、ネットワークにアイソレータ又は減衰器を組み込むことによって、入力ポートから出力ポートまでの、及び経路の組み合わせの、任意の変形が達成されることが可能である。
【００４０】
[0054]  上述された可変電力分配器１００、５００、６００、７００は、電力合成器として動作するように再構成されることも可能である、ということが当業者には理解されるべきである。特に、可変電力分配器１００の２つの出力ポートは入力ポートとして動作し、可変電力分配器１００の入力ポートは出力ポートとして動作するであろう。そのような実施態様において、２つの入力信号に可変の重み付けを与えるために飽和−セットパルスシーケンスが印加されることが可能である。上で論じられた電力分配比は、２つの入力信号の特定の重み付けを決定するであろう。
【００４１】
[0055]  図８は、本開示による可変電力分配の例示的な方法８００の一実施態様を表すフローチャートである。方法８００は、上述された可変電力分配器１００、５００、６００において実装されることが可能である。
【００４２】
[0056]  方法８００は、ラッチングフェライトサーキュレータの入力ポートにおいて受け取られた電力をラッチングフェライトサーキュレータの第１出力ポートとラッチングフェライトサーキュレータの第２出力ポートの間で分配するための所望の電力分配比を示すコマンド信号を受け取るステップで８０２において開始する。
【００４３】
[0057]  方法８００は、ラッチングフェライトサーキュレータの少なくとも１つの磁化巻線を通る第１方向に第１電流パルスを発生させるステップであって、第１電流パルスは、ラッチングフェライトサーキュレータの第１飽和状態に対応する持続時間及び振幅を有する、ステップで８０４へ進む。例示的な実施態様において、第１電流パルスは、上で論じられた飽和パルスである。例示的な実施態様において、ラッチングフェライトサーキュレータのスイッチング素子への飽和パルスの印可は、スイッチング素子の最新の磁化状態に基づく。
【００４４】
[0058]  方法は、少なくとも１つの磁化巻線を通る第１方向と反対の第２方向に第２電流パルスを発生させるステップであって、第２電流パルスは、コマンド信号により示される所望の電力分配比から決定され、ラッチングフェライトサーキュレータの非飽和状態に対応する持続時間及び振幅を有する、ステップで８０６へ進む。例示的な実施態様において、第２電流パルスは、上で論じられたセットパルスである。例示的な実施態様において、セットパルスは、所望の出力電力比のリスト及び対応するパルス幅情報を格納したメモリルックアップテーブルを含むドライバ回路（例えばドライバ回路３００）によって生成される。
【００４５】
[0059]  図８Ａは、本開示による可変電力分配の例示的な方法８５０の代替的な実施態様を表すフローチャートである。方法８５０は、上述された可変電力分配器１００、５００、６００において実装されることが可能である。
【００４６】
[0060]  方法８５０は、ラッチングフェライトサーキュレータの入力ポートにおいて受け取られた電力をラッチングフェライトサーキュレータの第１出力ポートとラッチングフェライトサーキュレータの第２出力ポートの間で分配するための所望の電力分配比を示すコマンド信号を受け取るステップで８０２において開始する。
【００４７】
[0061]  方法８５０は、第１電流パルスに先立って、磁化巻線の第１方向と反対の第２方向に第３電流パルスを発生させるステップであって、第３電流パルスは、ラッチングフェライトサーキュレータの第２飽和状態に対応する持続時間及び振幅を有する、ステップで８０３へ進む。例示的な実施態様において、第３電流パルスは、上述されたスーパーセットパルスである。例示的な実施態様において、ラッチングフェライトサーキュレータのスイッチング素子へのスーパーセットパルスの印可は、スイッチング素子の最新の磁化状態に基づく。方法８５０は次いで、方法８００に関して上述されたようなステップ８０４及び８０６へ進む。
【００４８】
[0062]  上述された可変電力分配器及び可変電力分配の方法は、三ポート可変電力分配器の２つの出力ポート間における出力電力比の連続的なスペクトルを提供する。したがって、上述されたシステム及び方法は、ラッチングフェライトサーキュレータを利用する他の電力分配器がそうであるような３つの出力電力比には限定されない。この増大した柔軟性は、ラッチングフェライトサーキュレータを利用する他の電力分配器と比較してより精密なアンテナ及びビーム操作を可能にし、衛星の用途には特に有用である。更に、本開示の可変電力分配器は、可変電力分配の連続的なスペクトルを提供する現在の可変電力分配器と比較して顕著なサイズの低減をもたらす。具体的に、本開示の可変電力分配器は、現在の可変電力分配器よりも５倍から１０倍小さい。本開示の可変電力分配器は、セットパルス持続時間の範囲にわたって、ほとんどの用途に受け入れ可能なネット挿入損失を有するので、サイズを顕著に低減しながら同じような動作品質が達成されることが可能である。
【００４９】
[0063]  様々な実施態様において、この開示の全体を通して説明されたシステム要素、方法ステップ、又は例（例えば、コントローラインターフェイス１１０及びドライバ回路３００、３５０、３７５、又はそれらのサブパーツなど）は、１又は複数のコンピュータシステム、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は、非一時的データ記憶装置に格納されたコードを実行してこれらの要素、プロセス、若しくは例を実現するプロセッサ及びメモリハードウェアを備えた類似のデバイス上で実装されることができる。したがって、本開示の他の実施態様は、そのようなプロセッサ及びメモリハードウェアだけでなく、そのようなコンピュータシステムによって実装された時にコンピュータシステムが本明細書において説明された実施態様を実装することを可能にする、コンピュータ可読媒体上に存在するプログラム命令を備えた要素も含むことができる。本明細書において用いられる際、「コンピュータ可読媒体」という用語は、非一時的な物理的形態を有する有形のメモリ記憶装置を意味する。そのような非一時的な物理的形態は、限定ではないが、パンチカード、磁気ディスク若しくはテープ、任意の光学的データ記憶システム、フラッシュリードオンリメモリ（ＲＯＭ）、不揮発性ＲＯＭ、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（Ｅ−ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、又は、物理的で有形の形態を有する任意の他の形態の永続的、半永続的、若しくは一時的なメモリ記憶システム若しくは装置などの、コンピュータメモリデバイスを含むことができる。プログラム命令は、限定ではないが、コンピュータシステムのプロセッサによって実行されるコンピュータ実行可能命令、及び超高速集積回路（ＶＨＳＩＣ）ハードウェア記述言語（ＶＨＤＬ）などのハードウェア記述言語を含む。
＜例示的実施態様＞
[0064]  例１は、入力ポート、第１出力ポート、第２出力ポート、及び少なくとも１つの磁化巻線を含むラッチングフェライトサーキュレータであって、前記入力ポート、前記第１出力ポート、及び前記第２出力ポートは、共通の接合において１つになる、ラッチングフェライトサーキュレータと、前記入力ポートにおいて受け取られた電力を前記第１出力ポートと前記第２出力ポートの間で分配するための所望の電力分配比を示すコマンド信号を受け取る入力を有したコントローラインターフェイスと、前記コントローラインターフェイスから制御信号を受け取るように構成されたドライバ回路と、を備える可変電力分配器であって、前記ドライバ回路は、前記少なくとも１つの磁化巻線を通る第１方向に第１電流パルスを発生させ、前記第１電流パルスは、前記ラッチングフェライトサーキュレータの第１飽和状態に対応する持続時間及び振幅を有し、前記第１電流パルスの後に、前記ドライバ回路は、前記少なくとも１つの磁化巻線を通る前記第１方向と反対の第２方向に第２電流パルスを発生させ、前記第２電流パルスは、前記コマンド信号により示される前記所望の電力分配比から決定され、前記ラッチングフェライトサーキュレータの非飽和状態に対応する持続時間及び振幅を有する、可変電力分配器を含む。
【００５０】
[0065]  例２は、前記ドライバ回路は、１又は複数のドライバ素子と、デジタルパルス発生器とを備え、前記デジタルパルス発生器は、前記コントローラインターフェイスに結合されたメモリと、前記１又は複数のドライバ素子に結合されたイネーブル信号モジュールとを含み、前記イネーブル信号モジュールは、前記コマンド信号に対応する前記メモリからのデータに基づいて前記第１電流パルスと前記第２電流パルスを生成するように前記１又は複数のドライバ素子を制御する、例１に記載の可変電力分配器を含む。
【００５１】
[0066]  例３は、前記１又は複数のドライバ素子は、前記少なくとも１つの磁化巻線に結合され前記第１電流パルスを発生させる第１ドライバ素子と、前記少なくとも１つの磁化巻線に結合され前記第２電流パルスを発生させる第２ドライバ素子とを備える、例２に記載の可変電力分配器を含む。
【００５２】
[0067]  例４は、前記コントローラインターフェイスは、前記コマンド信号に基づいて前記メモリの少なくとも１つのアドレスを出力し、前記イネーブル信号モジュールは、前記メモリの少なくとも１つのアドレスからの前記データに基づいて前記１又は複数のドライバ素子を制御し、前記メモリは、複数の電力分配比及び前記複数の電力分配比に対応するパルス持続時間情報を含んだルックアップテーブルを含み、前記デジタルパルス発生器は、前記アドレスに対応する前記パルス持続時間情報に基づいて前記第２電流パルスのパルス持続時間を設定する、例２−３のいずれかに記載の可変電力分配器を含む。
【００５３】
[0068]  例５は、前記ドライバ回路は、更に、前記イネーブル信号モジュールに結合されたクロックを備え、前記パルス持続時間情報は、前記クロックにより供給される特定の数のクロックカウントに対応する、例２−４に記載の可変電力分配器を含む。
【００５４】
[0069]  例６は、デジタルパルス発生器は、前記ラッチングフェライトサーキュレータの以前の磁化状態に基づいて前記第１電流パルスの前記持続時間及び振幅を設定する、例２−５のいずれかに記載の可変電力分配器を含む。
【００５５】
[0070]  例７は、前記ドライバ回路は、更に、前記コントローラインターフェイスに結合された温度センサを備え、前記コントローラインターフェイスは、前記温度センサからの入力に基づいて前記コマンド信号を補償するように構成される、例１−６のいずれかに記載の可変電力分配器を含む。
【００５６】
[0071]  例８は、前記ドライバ回路は、前記コントローラインターフェイスに結合されたパルス制御器と、ゲートドライバと、出力ステージと、前記出力ステージ及び前記パルス制御器に結合された１又は複数のフィードバックコンポーネントとを備える、例１に記載の可変電力分配器を含む。
【００５７】
[0072]  例９は、前記第１電流パルスに先立って、且つ前記コマンド信号に応答して、前記ドライバ回路は、前記ラッチングフェライトサーキュレータの前記第１飽和状態と反対の第２飽和状態に対応する第３電流パルスを前記第２方向に発生させる、例１−８のいずれかに記載の可変電力分配器を含む。
【００５８】
[0073]  例１０は、前記ドライバ回路は、インターフェイスによってメモリに通信可能に結合されたプロセッサを備え、前記プロセッサ及びメモリは、更に、Ｉ／Ｏインターフェイスを介して１又は複数のドライバ素子に通信可能に結合される、例１に記載の可変電力分配器を含む。
【００５９】
[0074]  例１１は、前記入力ポート、前記第１出力ポート、及び前記第２出力ポートの各々に結合された二ポート接合アイソレータを更に備える、例１−１０のいずれかに記載の可変電力分配器を含む。
【００６０】
[0075]  例１２は、前記第１出力ポートと前記第２出力ポートの少なくとも一方に結合された整合負荷を更に備える、例１−１１のいずれかに記載の可変電力分配器を含む。
[0076]  例１３は、前記少なくとも１つの磁化巻線は、第１磁化巻線と第２磁化巻線を備え、前記第１電流パルスは、前記第１磁化巻線に印可され、前記第２電流パルスは、前記第２磁化巻線に印可される、例１−１２のいずれかに記載の可変電力分配器を含む。
【００６１】
[0077]  例１４は、前記第１出力ポートと前記第２出力ポートの少なくとも一方は、第２可変電力分配器の入力ポートに接続される、例１−１３のいずれかに記載の可変電力分配器を含む。
【００６２】
[0078]  例１５は、前記ドライバ回路は、前記コマンド信号に基づいて前記第２電力分配器の電力分配比を制御する、例１４に記載の可変電力分配器を含む。
[0079]  例１６は、ラッチングフェライトサーキュレータの入力ポートにおいて受け取られた電力を前記ラッチングフェライトサーキュレータの第１出力ポートと前記ラッチングフェライトサーキュレータの第２出力ポートの間で分配するための所望の電力分配比を示すコマンド信号を受け取るステップと、前記ラッチングフェライトサーキュレータの少なくとも１つの磁化巻線を通る第１方向に第１電流パルスを発生させるステップであって、前記第１電流パルスは、前記ラッチングフェライトサーキュレータの第１飽和状態に対応する持続時間及び振幅を有する、ステップと、前記第１電流パルスの後に、前記少なくとも１つの磁化巻線を通る前記第１方向と反対の第２方向に第２電流パルスを発生させるステップであって、前記第２電流パルスは、前記コマンド信号により示される前記所望の電力分配比から決定され、前記ラッチングフェライトサーキュレータの非飽和状態に対応する持続時間及び振幅を有する、ステップと、を含む可変電力分配の方法を含む。
【００６３】
[0080]  例１７は、前記コマンド信号に基づいてメモリの少なくとも１つのアドレスを出力するステップであって、前記メモリは、複数の電力分配比及び前記複数の電力分配比に対応するパルス持続時間情報を含んだルックアップテーブルを含み、前記少なくとも１つのアドレスは、前記コマンド信号により示される前記所望の電力分配比に対応する、ステップを更に含む、例１６に記載の方法を含む。
【００６４】
[0081]  例１８は、温度センサからの入力に基づいて前記パルス持続時間情報を補償するステップを更に含む、例１７に記載の方法を含む。
[0082]  例１９は、前記第１電流パルスに先立って、前記磁化巻線の前記第１方向と反対の前記第２方向に第３電流パルスを発生させるステップであって、前記第３電流パルスは、前記ラッチングフェライトサーキュレータの第２飽和状態に対応する持続時間及び振幅を有する、ステップを更に含む、例１６−１８に記載の方法を含む。
【００６５】
[0083]  例２０は、前記ラッチングフェライトサーキュレータの以前の磁化状態に基づいて前記第３電流パルスの前記持続時間及び振幅を設定するステップを更に含む、例１９に記載の方法を含む。
【００６６】
[0084]  本明細書において特定の実施態様が例示され説明されてきたけれども、それと同じ目的を達成するように意図されたあらゆる改変が、示された当該特定の実施態様に取って代わることができる、ということが当業者によって理解されるだろう。したがって、この発明は、クレーム及びその均等物によってのみ限定される、ということが明白に意図される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８Ａ】
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【外国語明細書】
2017085547000001.pdf