(57)【要約】【課題】直流側でのサージ電圧の発生を抑制した単相インバータ装置を提供する。【解決手段】並列接続された直流コンデンサＣ１〜Ｃ４と、ブリッジ接続された半導体素子ＴＲＵ，ＴＲＹ，ＴＲＶ，ＴＲＸを備えた単相インバータにおいて、半導体素子ＴＲＵ，ＴＲＹを近設し、ＴＲＶ，ＴＲＸを前記ＴＲＵ，ＴＲＹから離間して互いに近設し、半導体素子ＴＲＵ，ＴＲＹのオン時又はＴＲＶ，ＴＲＸのオン時に、直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4から半導体素子ＴＲＵ又はＴＲＶ側へ流出する電流による磁束と、半導体素子ＴＲＹ又はＴＲＸから負電位極ＮC1〜ＮC4側へ流入する電流による磁束とが打ち消されるように、Ｐ導体１０１およびＮ導体１０２を対向配設し、Ｕ導体１０３およびＶ導体１０４を対向配設することで、半導体素子のターンオフ時に発生する直流側のサージ電圧を抑制し、各半導体素子の破損を防ぐようにした。【選択図】  図２
2017225235.tif 000002
【特許請求の範囲】
【請求項１】
直流電源の正、負極端間に並列に接続した複数の直流コンデンサと、前記直流電源の正、負極端間に第１および第２の半導体素子を順次直列に接続した第１の直列回路と、前記直流電源の正、負極端間に第３および第４の半導体素子を順次直列に接続した第２の直列回路と、を備え、
前記第１の直列回路の第１および第２の半導体素子の共通接続点と、前記第２の直列回路の第３および第４の半導体素子の共通接続点との間に交流出力を得る単相インバータにおいて、
第１の半導体素子および第４の半導体素子を互いに近設し、第３の半導体素子および第２の半導体素子を前記第１および第４の半導体素子から離間して互いに近設し、
前記直流電源の正極および前記各直流コンデンサの正電位極が接続される平面導体であって、該平面導体の一端側に設けられ、前記第１の半導体素子のコレクタが接続された第１の正極端子と、該平面導体の他端側に設けられ、前記第３の半導体素子のコレクタが接続された第２の正極端子とを有した第１の導体と、
前記第１の導体に対して所定距離隔てて対向配設され、前記直流電源の負極および前記各直流コンデンサの負電位極が接続される平面導体であって、該平面導体の一端側で且つ前記第１の正極端子の近傍に設けられ、前記第４の半導体素子のエミッタが接続された第１の負極端子と、該平面導体の他端側で且つ前記第２の正極端子の近傍に設けられ、前記第２の半導体素子のエミッタが接続された第２の負極端子と、を有した第２の導体と、
を備えたことを特徴とする単相インバータ装置。
【請求項２】
一端が前記第１の半導体素子のエミッタに接続され、他端が前記第２の半導体素子のコレクタに接続され、前記一端と他端の間の中間点を第１交流出力端子とした第３の導体と、
前記第３の導体に対して所定距離隔てて対向配設され、一端が前記第４の半導体素子のコレクタに接続され、他端が前記第３の半導体素子のエミッタに接続され、前記一端と他端の間の中間点を第２交流出力端子とした第４の導体と、
を備えたこと特徴とする請求項１に記載の単相インバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己消弧型半導体素子を用いた電圧型インバータにおいて、素子が電流を遮断するときのサージ電圧を抑制する技術に関する。
【背景技術】
【０００２】
自己消弧型半導体素子、例えばＩＧＢＴを用いた単相インバータの構成例を図６、図７に示す。単相インバータの電気的接続を示す図６において、直流コンデンサＣの正電位極Ｐ，負電位極Ｎは、図示省略の直流電源の正極、負極に各々接続されている。
【０００３】
直流コンデンサＣの正、負電位極Ｐ，Ｎ間には、半導体素子ＴＲＵ（第１の半導体素子）およびＴＲＸ（第２の半導体素子）が直列に接続されるとともに、半導体素子ＴＲＶ（第３の半導体素子）およびＴＲＹ（第４の半導体素子）が直列に接続されている。
【０００４】
半導体素子ＴＲＵ，ＴＲＶ，ＴＲＸ，ＴＲＹは自己消弧型の半導体素子、例えばＩＧＢＴで構成されている。尚、直流コンデンサＣは、例えば図７に示すように、分割した４つの直流コンデンサＣ１〜Ｃ４を並列接続して構成されている。
【０００５】
半導体素子ＴＲＵおよびＴＲＹと、半導体素子ＴＲＶおよびＴＲＸを交互にオン、オフ制御することにより、半導体素子ＴＲＵおよびＴＲＸの共通接続点と、半導体素子ＴＲＶおよびＴＲＹの共通接続点との間に接続された負荷（図示省略）に交流電力が供給される。
【０００６】
図６の単相インバータの物理的接続を示す図７において、１は、平板状の平面導体からなるＰ導体であり、平板の長手方向一端側に、平板の長辺から直交する方向に突出して正極端子Ｐ１が設けられ、平板の長手方向他端側に、平板の長辺から直交する方向に突出して正極端子Ｐ２が設けられている。このＰ導体１は図示省略の直流電源の正極に接続されている。
【０００７】
２は、平板状の平面導体からなるＮ導体であり、平板の長手方向一端側に、平板の長辺から直交する方向に突出して負極端子Ｎ１が設けられ、平板の長手方向他端側に、平板の長辺から直交する方向に突出して負極端子Ｎ２が設けられている。このＮ導体２は図示省略の直流電源の負極に接続されている。
【０００８】
Ｎ導体２はＰ導体１に対して、所定厚みを有した絶縁物５を介して対向配設されており、図７では、Ｐ導体１が奥側に配置され、Ｎ導体２が手前側に配置され、Ｐ導体１とＮ導体２の間に絶縁物５が介在する配置関係となっている。
【０００９】
また正極端子Ｐ１，Ｐ２と負極端子Ｎ１，Ｎ２は各々対向しない位置に配設されており、負極端子Ｎ１，Ｎ２は、正極端子Ｐ１，Ｐ２の配設位置に対してＰ導体１の長手方向一端から他端へ向かう方向に所定距離ずれた位置に各々配設されている。
【００１０】
また、図７における、前記Ｐ導体１のさらに奥側の部位（Ｐ導体１の、絶縁物５と反対側に対向する部位）には、Ｐ導体１の長辺に沿って直流コンデンサＣ１〜Ｃ４が順次配設されている。
【００１１】
直流コンデンサＣ１〜Ｃ４の各正電位極ＰC1〜ＰC4は、該コンデンサに対向するＰ導体１に直接、接続固定されている。直流コンデンサＣ１〜Ｃ４の各負電位極ＮC1〜ＮC4は、当該負電位極の大きさよりやや大きい範囲で対向するＰ導体１および絶縁物５の部位を切り欠くか又は貫通させて、Ｎ導体２に接続固定されている。
【００１２】
尚、図７ではＮ導体２および絶縁物５にはハッチングを付与していない。また、Ｐ導体１とＮ導体２が絶縁物５を介して重なっている部位のＰ導体１にはハッチングを付与せず、重なっていない部位のＰ導体１にのみハッチングを付与している。
【００１３】
前記正極端子Ｐ１の配設位置に相当し、且つＰ導体１の長辺に直交する部位には半導体素子ＴＲＵが配設され、半導体素子ＴＲＵのコレクタは正極端子Ｐ１に接続されている。
【００１４】
前記負極端子Ｎ１の配設位置に相当し、且つＮ導体２の長辺に直交する部位には半導体素子ＴＲＸが配設され、半導体素子ＴＲＸのエミッタは負極端子Ｎ１に接続されている。
【００１５】
前記正極端子Ｐ２の配設位置に相当し、且つＰ導体１の長辺に直交する部位には半導体素子ＴＲＶが配設され、半導体素子ＴＲＶのコレクタは正極端子Ｐ２に接続されている。
【００１６】
前記負極端子Ｎ２の配設位置に相当し、且つＮ導体２の長辺に直交する部位には半導体素子ＴＲＹが配設され、半導体素子ＴＲＹのエミッタは負極端子Ｎ２に接続されている。
【００１７】
１１は、導電性の部材からなり、隣接配置された半導体素子ＴＲＵ，ＴＲＸに跨って配設されたＵ導体であり、半導体素子ＴＲＵのエミッタ、半導体素子ＴＲＸのコレクタおよび図示省略の負荷の一端が各々接続されている。
【００１８】
１２は、導電性の部材からなり、隣接配置された半導体素子ＴＲＶ，ＴＲＹに跨って配設されたＶ導体であり、半導体素子ＴＲＶのエミッタ、半導体素子ＴＲＹのコレクタおよび図示省略の負荷の他端が各々接続されている。
【００１９】
上記のように、物理的に半導体素子ＴＲＵとＴＲＸ、半導体素子ＴＲＶとＴＲＹをペアで構成することで、Ｐ導体１、Ｎ導体２、Ｕ導体１１、Ｖ導体１２および絶縁物５の構成を容易なものとしている。
【００２０】
上記構成において、例えば半導体素子ＴＲＵおよびＴＲＹがオンされた場合、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4→Ｐ導体１→正極端子Ｐ１→半導体素子ＴＲＵのコレクタ、エミッタ→Ｕ導体１１→負荷→Ｖ導体１２→半導体素子ＴＲＹのコレクタ、エミッタ→負極端子Ｎ２→Ｎ導体２→各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4の経路で電流が流れる。
【００２１】
また、半導体素子ＴＲＶおよびＴＲＸがオンされた場合、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4→Ｐ導体１→正極端子Ｐ２→半導体素子ＴＲＶのコレクタ、エミッタ→Ｖ導体１２→負荷→Ｕ導体１１→半導体素子ＴＲＸのコレクタ、エミッタ→負極端子Ｎ１→Ｎ導体２→各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4の経路で電流が流れる。
【００２２】
尚、電力変換器の主回路配線におけるインダクタンスの低減を図る技術は、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００６−２８０１９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
図６、図７のように構成された単相インバータにおいて、サージ電圧を発生させるインダクタンスは、例えば半導体素子ＴＲＵおよびＴＲＸの直列回路側では、各直流コンデンサＣ１〜Ｃ４内部のインダクタンス、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4と半導体素子ＴＲＵのコレクタ間のＰ導体１のインダクタンス、半導体素子の内部のインダクタンス、半導体素子ＴＲＵのエミッタと半導体素子ＴＲＸのコレクタ間のＵ導体１１のインダクタンス、半導体素子ＴＲＸのエミッタと各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4間のＮ導体２のインダクタンスである。
【００２５】
前記Ｕ導体１１は、隣接配置された半導体素子ＴＲＵ，ＴＲＸに跨る比較的小さい面積で構成されるため、該Ｕ導体１１を通る電流によるインダクタンスは大きい。これはＶ導体１２においても同様である。
【００２６】
このように直流側の電流ループのインダクタンスが大きいため、半導体素子ＴＲＵ，ＴＲＹのターンオフ時、半導体素子ＴＲＶ，ＴＲＸのターンオフ時に発生するサージ電圧が大きくなり、各半導体素子が破損しやすくなる。
【００２７】
本発明は上記課題を解決するものであり、その目的は、直流側でのサージ電圧の発生を抑制した単相インバータ装置を提供することにある。
【課題を解決するための手段】
【００２８】
上記課題を解決するための請求項１に記載の単相インバータ装置は、直流電源の正、負極端間に並列に接続した複数の直流コンデンサと、前記直流電源の正、負極端間に第１および第２の半導体素子を順次直列に接続した第１の直列回路と、前記直流電源の正、負極端間に第３および第４の半導体素子を順次直列に接続した第２の直列回路と、を備え、
前記第１の直列回路の第１および第２の半導体素子の共通接続点と、前記第２の直列回路の第３および第４の半導体素子の共通接続点との間に交流出力を得る単相インバータにおいて、
第１の半導体素子および第４の半導体素子を互いに近設し、第３の半導体素子および第２の半導体素子を前記第１および第４の半導体素子から離間して互いに近設し、
前記直流電源の正極および前記各直流コンデンサの正電位極が接続される平面導体であって、該平面導体の一端側に設けられ、前記第１の半導体素子のコレクタが接続された第１の正極端子と、該平面導体の他端側に設けられ、前記第３の半導体素子のコレクタが接続された第２の正極端子とを有した第１の導体と、
前記第１の導体に対して所定距離隔てて対向配設され、前記直流電源の負極および前記各直流コンデンサの負電位極が接続される平面導体であって、該平面導体の一端側で且つ前記第１の正極端子の近傍に設けられ、前記第４の半導体素子のエミッタが接続された第１の負極端子と、該平面導体の他端側で且つ前記第２の正極端子の近傍に設けられ、前記第２の半導体素子のエミッタが接続された第２の負極端子と、を有した第２の導体と、
を備えたことを特徴している。
【００２９】
上記構成において、前記第１および第２の半導体素子の共通接続点と、第３および第４の半導体素子の共通接続点との間に接続される、例えば負荷に交流電力を供給するために、第１および第４の半導体素子と、第３および第２の半導体素子は交互にオン制御される。
【００３０】
例えば第１および第４の半導体素子がオンされた場合、各直流コンデンサの正電位極→第１の導体→第１の正極端子→第１の半導体素子のコレクタ、エミッタ→第１および第２の半導体素子の共通接続点→負荷→第３および第４の半導体素子の共通接続点→第４の半導体素子のコレクタ、エミッタ→第１の負極端子→第２の導体→各直流コンデンサの負電位極の経路で電流が流れる。
【００３１】
この際、各直流コンデンサの正電位極から第１の導体（正極側の導体）を通して、第１の半導体素子のコレクタが接続されている第１の正極端子に流出する電流と、第４の半導体素子のエミッタが接続されている第１の負極端子から第２の導体（負極側の導体）を通して各直流コンデンサの負電位極に流入する電流は、互いに逆方向であることと、第１の半導体素子と第４の半導体素子が互いに近設され、且つ第１の導体と第２の導体が対向配設されていることとから、前記各直流コンデンサの正電位極から第１の導体を通して流出する電流と、第２の導体を通して負電位極へ流入する電流とが生成する磁束は打ち消される。
【００３２】
このため、第１の半導体素子および第４の半導体素子のターンオフ時に直流側でのサージ電圧の発生は抑制される。
【００３３】
また、第３および第２の半導体素子がオンされた場合、各直流コンデンサの正電位極→第１の導体→第２の正極端子→第３の半導体素子のコレクタ、エミッタ→第３および第４の半導体素子の共通接続点→負荷→第１および第２の半導体素子の共通接続点→第２の半導体素子のコレクタ、エミッタ→第２の負極端子→第２の導体→各直流コンデンサの負電位極の経路で電流が流れる。
【００３４】
この際、各直流コンデンサの正電位極から第１の導体（正極側の導体）を通して、第３の半導体素子のコレクタが接続されている第２の正極端子に流出する電流と、第２の半導体素子のエミッタが接続されている第２の負極端子から第２の導体（負極側の導体）を通して各直流コンデンサの負電位極に流入する電流は、互いに逆方向であることと、第３の半導体素子と第２の半導体素子が互いに近設され、且つ第１の導体と第２の導体が対向配設されていることとから、前記各直流コンデンサの正電位極から第１の導体を通して流出する電流と、第２の導体を通して負電位極へ流入する電流とが生成する磁束は打ち消される。
【００３５】
このため、第３の半導体素子および第２の半導体素子のターンオフ時に直流側でのサージ電圧の発生は抑制される。
【００３６】
また、請求項２に記載の単相インバータ装置は、請求項１において、一端が前記第１の半導体素子のエミッタに接続され、他端が前記第２の半導体素子のコレクタに接続され、前記一端と他端の間の中間点を第１交流出力端子とした第３の導体と、
前記第３の導体に対して所定距離隔てて対向配設され、一端が前記第４の半導体素子のコレクタに接続され、他端が前記第３の半導体素子のエミッタに接続され、前記一端と他端の間の中間点を第２交流出力端子とした第４の導体と、
を備えたこと特徴としている。
【００３７】
上記構成において、前記第１および第２の半導体素子の共通接続点である第１交流出力端子と、第３および第４の半導体素子の共通接続点である第２交流出力端子との間に接続される、例えば負荷に交流電力を供給するために、第１および第４の半導体素子と、第３および第２の半導体素子は交互にオン制御される。
【００３８】
例えば第１および第４の半導体素子がオンされた場合、各直流コンデンサの正電位極→第１の導体→第１の正極端子→第１の半導体素子のコレクタ、エミッタ→第３の導体の一端→第３の導体の中間点の第１の交流出力端子→負荷→第４の導体の中間点の第２の交流出力端子→第４の導体の一端→第４の半導体素子のコレクタ、エミッタ→第１の負極端子→第２の導体→各直流コンデンサの負電位極の経路で電流が流れる。
【００３９】
この際、各直流コンデンサの正電位極から第１の導体（正極側の導体）を通して、第１の半導体素子のコレクタが接続されている第１の正極端子に流出する電流と、第４の半導体素子のエミッタが接続されている第１の負極端子から第２の導体（負極側の導体）を通して各直流コンデンサの負電位極に流入する電流は、互いに逆方向であることと、第１の半導体素子と第４の半導体素子が互いに近設され、且つ第１の導体と第２の導体が対向配設されていることとから、前記各直流コンデンサの正電位極から第１の導体を通して流出する電流と、第２の導体を通して負電位極へ流入する電流とが生成する磁束は打ち消される。
【００４０】
このため、第１の半導体素子および第４の半導体素子のターンオフ時に直流側でのサージ電圧の発生は抑制される。
【００４１】
また、第１の半導体素子のエミッタから第３の導体を通して、第１交流出力端子へ流れる電流と、第２交流出力端子から第４の導体を通して第４の半導体素子のコレクタへ流れる電流は互いに逆方向であることと、第１の半導体素子と第４の半導体素子が互いに近設され、且つ第３の導体と第４の導体が対向配設されていることとから、前記第３の導体を通して流れる電流と、第４の導体を通して流れる電流とが生成する磁束は打ち消される。
【００４２】
このため、第１の半導体素子および第４の半導体素子のターンオフ時にサージ電圧の発生は抑制される。
【００４３】
さらに、第１の半導体素子および第４の半導体素子と、第３の半導体素子および第２の半導体素子とは離間して配設しているため、その分の距離だけ第３、第４の導体の各々の両端間距離は長い。このため、第３の導体、第４の導体を通して流れる前記電流経路における表面積が広いので、高周波であるサージ電圧は表皮効果も含めたインダクタンス低減によって抑制される。
【００４４】
また、第３および第２の半導体素子がオンされた場合、各直流コンデンサの正電位極→第１の導体→第２の正極端子→第３の半導体素子のコレクタ、エミッタ→第４の導体の他端→第４の導体の中間点の第２の交流出力端子→負荷→第３の導体の中間点の第１の交流出力端子→第３の導体の他端→第２の半導体素子のコレクタ、エミッタ→第２の負極端子→第２の導体→各直流コンデンサの負電位極の経路で電流が流れる。
【００４５】
この際、各直流コンデンサの正電位極から第１の導体（正極側の導体）を通して、第３の半導体素子のコレクタが接続されている第２の正極端子に流出する電流と、第２の半導体素子のエミッタが接続されている第２の負極端子から第２の導体（負極側の導体）を通して各直流コンデンサの負電位極に流入する電流は、互いに逆方向であることと、第３の半導体素子と第２の半導体素子が互いに近設され、且つ第１の導体と第２の導体が対向配設されていることとから、前記各直流コンデンサの正電位極から第１の導体を通して流出する電流と、第２の導体を通して負電位極へ流入する電流とが生成する磁束は打ち消される。
【００４６】
このため、第３の半導体素子および第２の半導体素子のターンオフ時に直流側でのサージ電圧の発生は抑制される。
【００４７】
また、第３の半導体素子のエミッタから第４の導体を通して、第２交流出力端子へ流れる電流と、第１交流出力端子から第３の導体を通して第２の半導体素子のコレクタへ流れる電流は互いに逆方向であることと、第３の半導体素子と第２の半導体素子が互いに近設され、且つ第３の導体と第４の導体が対向配設されていることとから、前記第３の導体を通して流れる電流と、第４の導体を通して流れる電流とが生成する磁束は打ち消される。
【００４８】
このため、第３の半導体素子および第２の半導体素子のターンオフ時にサージ電圧の発生は抑制される。
【００４９】
さらに、第１の半導体素子および第４の半導体素子と、第３の半導体素子および第２の半導体素子とは離間して配設しているため、その分の距離だけ第３、第４の導体の各々の両端間距離は長い。このため、第３の導体、第４の導体を通して流れる前記電流経路における表面積が広いので、高周波であるサージ電圧は表皮効果も含めたインダクタンス低減によって抑制される。
【発明の効果】
【００５０】
（１）請求項１、２に記載の発明によれば、第１の半導体素子および第４の半導体素子のオン時、又は第３の半導体素子および第２の半導体素子のオン時に、第１の導体（正極側の導体）を通して流れる電流と、第２の導体（負極側の導体）を通して流れる電流は互いに逆方向となるため、前記両電流が生成する磁束は打ち消され、第１の半導体素子および第４の半導体素子のターンオフ時、第３の半導体素子および第２の半導体素子のターンオフ時に、直流側でのサージ電圧の発生が抑制される。これによって、第１〜第４の半導体素子の破損を防ぐことができる。
（２）請求項２に記載の発明によれば、第１の半導体素子および第４の半導体素子のオン時、又は第３の半導体素子および第２の半導体素子のオン時に、第３の導体を通して流れる電流と第４の導体を通して流れる電流は互いに逆方向となるため、前記両電流が生成する磁束は打ち消され、第１の半導体素子および第４の半導体素子のターンオフ時、第３の半導体素子および第２の半導体素子のターンオフ時に、直流側でのサージ電圧の発生が抑制される。さらに、第３の導体、第４の導体を通して流れる前記電流経路における表面積が広いので、高周波であるサージ電圧は表皮効果も含めたインダクタンス低減によって抑制される。これによって、第１〜第４の半導体素子の破損を防ぐことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態例による単相インバータ装置の電気的接続を示す回路図。
【図２】本発明の実施形態例による単相インバータ装置の物理的接続を示す構成図。
【図３】本発明の実施形態例による単相インバータ装置を表し、図２のＵ導体、Ｖ導体側から見た簡略構成図。
【図４】本発明の実施形態例による単相インバータ装置における電流経路を示す説明図。
【図５】従来の単相インバータにおける電流経路を示す説明図。
【図６】単相インバータ装置の従来例における電気的接続を示す回路図。
【図７】単相インバータ装置の従来例における物理的接続を示す構成図。
【発明を実施するための形態】
【００５２】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。本実施形態例では、単相インバータを構成する半導体素子の配置を、直流コンデンサの正電位極から正極側（上アーム側）の半導体素子側へ流出する電流による磁束と、負極側（下アーム側）の半導体素子から直流コンデンサの負電位極側へ流入する電流による磁束とが打ち消される配置に構成することで、半導体素子のターンオフ時に発生する直流側のサージ電圧を抑制し、各半導体素子の破損を防ぐようにした。
【００５３】
図１は本実施形態例による単相インバータ装置の電気的接続を示し、図２は物理的接続を示している。図１、図２において、図６、図７と同一部分は同一符号をもって示している。図１において、直流コンデンサＣおよび半導体素子ＴＲＵ，ＴＲＶ，ＴＲＸ，ＴＲＹの接続状態は図６と同一であるが、図７における半導体素子ＴＲＸとＴＲＹの配置を入れ替えて図２の配置とし、さらに図７におけるＵ導体１１、Ｖ導体１２の構造を図２のように変更した。
【００５４】
図１において、直流コンデンサＣの正、負電位極Ｐ，Ｎ間には、半導体素子ＴＲＵ（第１の半導体素子）およびＴＲＸ（第２の半導体素子）が直列に接続されるとともに、半導体素子ＴＲＶ（第３の半導体素子）およびＴＲＹ（第４の半導体素子）が直列に接続されている。
【００５５】
半導体素子ＴＲＵ，ＴＲＶ，ＴＲＸ，ＴＲＹは自己消弧型の半導体素子、例えばＩＧＢＴで構成されている。尚、直流コンデンサＣは、例えば図７の場合と同様に、図２に示すように、分割した４つの直流コンデンサＣ１〜Ｃ４を並列接続して構成されている。
【００５６】
図２において、１０１は、平板状の平面導体からなるＰ導体（第１の導体）であり、平板の長手方向一端側に、平板の長辺から直交する方向に突出して正極端子Ｐ１（第１の正極端子）が設けられ、平板の長手方向他端側に、平板の長辺から直交する方向に突出して正極端子Ｐ２（第２の正極端子）が設けられている。このＰ導体１０１は図示省略の直流電源の正極に接続されている。
【００５７】
１０２は、平板状の平面導体からなるＮ導体（第２の導体）であり、平板の長手方向一端側に、平板の長辺から直交する方向に突出して負極端子Ｎ２（第１の負極端子）が設けられ、平板の長手方向他端側に、平板の長辺から直交する方向に突出して負極端子Ｎ１（第２の負極端子）が設けられている。このＮ導体１０２は図示省略の直流電源の負極に接続されている。
【００５８】
Ｎ導体１０２はＰ導体１０１に対して、所定厚みを有した絶縁物１０５を介して対向配設されており、図２では、Ｐ導体１０１が奥側に配置され、Ｎ導体１０２が手前側に配置され、Ｐ導体１０１とＮ導体１０２の間に絶縁物１０５が介在する配置関係となっている。
【００５９】
また正極端子Ｐ１，Ｐ２と負極端子Ｎ２，Ｎ１は各々対向しない位置に配設されており、負極端子Ｎ２，Ｎ１は、正極端子Ｐ１，Ｐ２の配設位置に対してＰ導体１０１の長手方向一端から他端へ向かう方向に所定距離ずれた位置に各々配設されている。
【００６０】
また、図２における、前記Ｐ導体１０１のさらに奥側の部位（Ｐ導体１０１の、絶縁物１０５と反対側に対向する部位）には、Ｐ導体１０１の長辺に沿って直流コンデンサＣ１〜Ｃ４が順次配設されている。
【００６１】
直流コンデンサＣ１〜Ｃ４の各正電位極ＰC1〜ＰC4は、該コンデンサに対向するＰ導体１０１に直接、接続固定されている。直流コンデンサＣ１〜Ｃ４の各負電位極ＮC1〜ＮC4は、当該負電位極の大きさよりやや大きい範囲で対向するＰ導体１０１および絶縁物１０５の部位を切り欠くか又は貫通させて、Ｎ導体１０２に接続固定されている。
【００６２】
尚、図２ではＮ導体１０２および絶縁物１０５にはハッチングを付与していない。また、Ｐ導体１０１とＮ導体１０２が絶縁物１０５を介して重なっている部位のＰ導体１０１にはハッチングを付与せず、重なっていない部位のＰ導体１０１にのみハッチングを付与している。
【００６３】
前記正極端子Ｐ１の配設位置に相当し、且つＰ導体１０１の長辺に直交する部位には半導体素子ＴＲＵが配設され、半導体素子ＴＲＵのコレクタは正極端子Ｐ１に接続されている。
【００６４】
前記負極端子Ｎ２の配設位置に相当し、且つＮ導体１０２の長辺に直交する部位には半導体素子ＴＲＹが配設され、半導体素子ＴＲＹのエミッタは負極端子Ｎ２に接続されている。
【００６５】
前記正極端子Ｐ２の配設位置に相当し、且つＰ導体１０１の長辺に直交する部位には半導体素子ＴＲＶが配設され、半導体素子ＴＲＶのコレクタは正極端子Ｐ２に接続されている。
【００６６】
前記負極端子Ｎ１の配設位置に相当し、且つＮ導体１０２の長辺に直交する部位には半導体素子ＴＲＸが配設され、半導体素子ＴＲＸのエミッタは負極端子Ｎ１に接続されている。
【００６７】
１０３は、半導体素子ＴＲＵ，ＴＲＸの、Ｐ導体１０１、Ｎ導体１０２と反対側に対向する部位に設けられたＵ導体（第３の導体）であり、その一端は半導体素子ＴＲＵのエミッタに接続され、他端は半導体素子ＴＲＸのコレクタに接続され、一端と他端の間の中間点にはＵ端子（第１交流出力端子）１１１が設けられている。
【００６８】
１０４は、半導体素子ＴＲＹ，ＴＲＶの、Ｐ導体１０１、Ｎ導体１０２と反対側に対向する部位に、Ｕ導体１０３に対して所定距離隔てて対向配設されたＶ導体（第４の導体）であり、その一端は半導体素子ＴＲＹのコレクタに接続され、他端は半導体素子ＴＲＶのエミッタに接続され、一端と他端の間の中間点にはＶ端子（第２交流出力端子）１１２が設けられている。
【００６９】
尚、図２では図示省略しているがＵ導体１０３とＶ導体１０４の対向部位には絶縁物１０６が介挿されている。
【００７０】
前記Ｕ端子１１１およびＶ端子１１２は、図示省略の負荷の両端に各々接続されている。
【００７１】
図２のように構成された装置の、半導体素子ＴＲＵ，ＴＲＶ，ＴＲＸ，ＴＲＹ、正極端子Ｐ１，Ｐ２、負極端子Ｎ１，Ｎ２、各導体１０１〜１０４、Ｕ，Ｖ端子１１１、１１２、直流コンデンサＣ１〜Ｃ４の配置関係の一例を図３に示す。
【００７２】
図３は図２の装置をＵ導体１０３、Ｖ導体１０４側から見た図であり、図２における直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4、負電位極ＮC1〜ＮC4、絶縁物１０５、１０６は図示省略している。また図３では、Ｐ導体１０１における正極端子Ｐ１，Ｐ２間、Ｎ導体１０２における負極端子Ｎ１，Ｎ２間の各距離は、図２よりも若干長く記載している。
【００７３】
図３の例では、平板状のＵ導体１０３、Ｖ導体１０４の各両端から各々所定距離隔てた部位を直角に屈曲させて平板屈曲部とし、Ｕ導体１０３の一端を半導体素子ＴＲＵのエミッタに、Ｕ導体１０３の他端を半導体素子ＴＲＸのコレクタに、Ｖ導体１０４の一端を半導体素子ＴＲＹのコレクタに、Ｖ導体１０４の他端を半導体素子ＴＲＶのエミッタに各々接続している。
【００７４】
そして、Ｕ導体１０３の平板中央部とＶ導体１０４の平板中央部とが所定距離隔てて対向するように配設している。
【００７５】
また、図３のようにＵ導体１０３、Ｖ導体１０４に屈曲部を設けない例としては、Ｕ導体１０３およびＶ導体１０４を各々平板で構成して互いに対向配設し、互いに屈曲部のない平板であることによりＵ導体１０３とＶ導体１０４が交叉する部位において、互いが接触しないように各々切り欠き部を設け、各々の切り欠き部を通してＵ導体１０３およびＶ導体１０４を非接触で交叉させるように構成してもよい。
【００７６】
次に、上記のように構成された単相インバータ装置の動作を、各半導体素子のオン時に流れる電流経路を矢印で示した図４とともに述べる。尚、図４では直流コンデンサＣ１〜Ｃ４のうちＣ１の電流経路のみを図示している。
【００７７】
図４において、例えば半導体素子ＴＲＵおよびＴＲＹがオンされた場合、実線の矢印で示すように、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4→Ｐ導体１０１→正極端子Ｐ１→半導体素子ＴＲＵのコレクタ、エミッタ→Ｕ導体１０３の一端→Ｕ導体１０３の中間点のＵ端子１１１→図示省略の負荷→Ｖ導体１０４の中間点のＶ端子１１２→Ｖ導体１０４の一端→半導体素子ＴＲＹのコレクタ、エミッタ→負極端子Ｎ２→Ｎ導体１０２→各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4の経路で電流が流れる。
【００７８】
この際、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4からＰ導体１０１を通して、正極端子Ｐ１に流出する電流と、負極端子Ｎ２からＮ導体１０２を通して各直流コンデンサの負電位極ＮC1〜ＮC4に流入する電流は、互いに逆方向である。そして、半導体素子ＴＲＵ，ＴＲＹが互いに近設され、且つＰ導体１０１とＮ導体１０２が対向配設されていることから、前記各直流コンデンサの正電位極ＰC1〜ＰC4からＰ導体１０１を通して流出する電流が生成する磁束と、Ｎ導体１０２を通して負電位極ＮC1〜ＮC4へ流入する電流が生成する磁束は打ち消される。
【００７９】
また、半導体素子ＴＲＵのエミッタからＵ導体１０３を通してＵ端子１１１へ流れる電流と、Ｖ端子１１２からＶ導体１０４を通して半導体素子ＴＲＹのコレクタへ流れる電流は互いに逆方向である。そして半導体素子ＴＲＵとＴＲＹが互いに近設され、且つＵ導体１０３とＶ導体１０４が対向配設されていることから、Ｕ導体１０３を通して流れる電流が生成する磁束とＶ導体１０４を通して流れる電流が生成する磁束は打ち消される。このため、半導体素子ＴＲＵおよびＴＲＹのターンオフ時にサージ電圧の発生は抑制される。
【００８０】
さらに、半導体素子ＴＲＵおよびＴＲＹと半導体素子ＴＲＶおよびＴＲＸとは離間して配設されているため、その分の距離だけＵ導体１０３の両端間距離、Ｖ導体１０４の両端間距離は各々長い。このため、Ｕ導体１０３、Ｖ導体１０４を通して流れる電流経路における表面積が広いので、高周波であるサージ電圧は表皮効果も含めたインダクタンス低減によって抑制される。これによって、半導体素子ＴＲＵ，ＴＲＶ，ＴＲＸ，ＴＲＹの破損を防ぐことができる。
【００８１】
また、半導体素子ＴＲＶおよびＴＲＸがオンされた場合、破線の矢印で示すように、各直流コンデンサの正電位極ＰC1〜ＰC4→Ｐ導体１０１→正極端子Ｐ２→半導体素子ＴＲＶのコレクタ、エミッタ→Ｖ導体１０４の他端→Ｖ導体１０４の中間点のＶ端子１１２→負荷→Ｕ導体１０３の中間点のＵ端子１１１→Ｕ導体１０３の他端→半導体素子ＴＲＸのコレクタ、エミッタ→負極端子Ｎ１→Ｎ導体１０２→各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4の経路で電流が流れる。
【００８２】
この際、各直流コンデンサの正電位極ＰC1〜ＰC4からＰ導体１０１を通して、正極端子Ｐ２に流出する電流と、負極端子Ｎ１からＮ導体１０２を通して各直流コンデンサの負電位極ＮC1〜ＮC4に流入する電流は、互いに逆方向であることと、半導体素子ＴＲＶ，ＴＲＸが互いに近設され、且つＰ導体１０１とＮ導体１０２が対向配設されていることから、各直流コンデンサの正電位極ＰC1〜ＰC4からＰ導体１０１を通して流出する電流が生成する磁束と、Ｎ導体１０２を通して負電位極ＮC1〜ＮC4へ流入する電流が生成する磁束は打ち消される。
【００８３】
このため、半導体素子ＴＲＶおよびＴＲＸのターンオフ時にサージ電圧の発生は抑制される。
【００８４】
また、半導体素子ＴＲＶのエミッタからＶ導体１０４を通してＶ端子１１２へ流れる電流と、Ｕ端子１１１からＵ導体１０３を通して半導体素子ＴＲＸのコレクタへ流れる電流は互いに逆方向であることと、半導体素子ＴＲＶとＴＲＸが互いに近設され、且つＵ導体１０３とＶ導体１０４が対向配設されていることとから、Ｕ導体１０３を通して流れる電流が生成する磁束とＶ導体１０４を通して流れる電流が生成する磁束は打ち消される。このため、半導体素子ＴＲＶおよびＴＲＸのターンオフ時にサージ電圧の発生は抑制される。
【００８５】
さらに、半導体素子ＴＲＵおよびＴＲＹと半導体素子ＴＲＶおよびＴＲＸとは離間して配設されているため、その分の距離だけＵ導体１０３の両端間距離、Ｖ導体１０４の両端間距離は各々長い。このため、Ｕ導体１０３、Ｖ導体１０４を通して流れる電流経路における表面積が広いので、高周波であるサージ電圧は表皮効果も含めたインダクタンス低減によって抑制される。これによって、半導体素子ＴＲＵ，ＴＲＶ，ＴＲＸ，ＴＲＹの破損を防ぐことができる。
【００８６】
ここで、本実施形態例によるサージ電圧抑制効果と対比するために、従来の図７の構造の単相インバータ装置における電流経路を図５に示す。
【００８７】
図５は図７における各半導体素子のオン時に流れる電流経路を矢印で示しているが、直流コンデンサＣ１〜Ｃ４のうちＣ１の電流経路のみを図示している。
【００８８】
図５において、例えば半導体素子ＴＲＵおよびＴＲＹがオンされた場合、実線の矢印で示すように、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4→Ｐ導体１→正極端子Ｐ１→半導体素子ＴＲＵのコレクタ、エミッタ→Ｕ導体１１→負荷→Ｖ導体１２→半導体素子ＴＲＹのコレクタ、エミッタ→負極端子Ｎ２→Ｎ導体２→各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4の経路で電流が流れる。
【００８９】
この際、Ｕ導体１１およびＶ導体１２は図４のＵ導体１０３、Ｖ導体１０４と比較して小さい面積であるため、該Ｕ導体１１、Ｖ導体１２を通る電流によるインダクタンスは大きい。また、Ｕ導体１１とＶ導体１２は、図４のように互いの面どうしを対向配設したものではなく、また互いに離間しているため、両者に各々流れる電流が生成する磁束どうしは干渉せず、図４の場合のように打ち消されることはない。
【００９０】
さらに、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4からＰ導体１を通して正極端子Ｐ１に流出する電流が生成する磁束と、負極端子Ｎ２からＮ導体２を通して各負電位極ＮC1〜ＮC4に流入する電流が生成する磁束は、半導体素子ＴＲＵとＴＲＹが離間して配設されているため、干渉力が弱く、図４の場合のように打ち消されることはない。
【００９１】
このため、Ｐ導体１、Ｎ導体２を通流する各電流のインダクタンスが大きい。これによって、半導体素子ＴＲＵ，ＴＲＹのターンオフ時に発生するサージ電圧が大きくなり各半導体素子が破損しやすくなる。
【００９２】
また、半導体素子ＴＲＶおよびＴＲＸがオンされた場合、破線の矢印で示すように、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4→Ｐ導体１→正極端子Ｐ２→半導体素子ＴＲＶのコレクタ、エミッタ→Ｖ導体１２→負荷→Ｕ導体１１→半導体素子ＴＲＸのコレクタ、エミッタ→負極端子Ｎ１→Ｎ導体２→各直流コンデンサＣ１〜Ｃ４の負電位極ＮC1〜ＮC4の経路で電流が流れる。
【００９３】
この際、Ｕ導体１１およびＶ導体１２は図４のＵ導体１０３、Ｖ導体１０４と比較して小さい面積であるため、該Ｕ導体１１、Ｖ導体１２を通る電流によるインダクタンスは大きい。また、Ｕ導体１１とＶ導体１２は、図４のように互いの面どうしを対向配設したものではなく、また互いに離間しているため、両者に各々流れる電流が生成する磁束どうしは干渉せず、図４の場合のように打ち消されることはない。
【００９４】
さらに、各直流コンデンサＣ１〜Ｃ４の正電位極ＰC1〜ＰC4からＰ導体１を通して正極端子Ｐ２に流出する電流が生成する磁束と、負極端子Ｎ１からＮ導体２を通して各負電位極ＮC1〜ＮC4に流入する電流が生成する磁束は、半導体素子ＴＲＶとＴＲＸが離間して配設されているため、干渉力が弱く、図４の場合のように打ち消されることはない。
【００９５】
このため、Ｐ導体１、Ｎ導体２を通流する各電流のインダクタンスが大きい。これによって、半導体素子ＴＲＶ，ＴＲＸのターンオフ時に発生するサージ電圧が大きくなり各半導体素子が破損しやすくなる。
【００９６】
尚、直流電源の正、負極端間に並列接続される直流コンデンサの個数は４個に限らず５個以上であってもよい。
【符号の説明】
【００９７】
１０１…Ｐ導体
１０２…Ｎ導体
１０３…Ｕ導体
１０４…Ｖ導体
１０５，１０６…絶縁物
１１１…Ｕ端子
１１２…Ｖ端子
Ｃ，Ｃ１〜Ｃ４…直流コンデンサ
Ｐ１，Ｐ２…正極端子
ＰC1〜ＰC4…正電位極
Ｎ１，Ｎ２…負極端子
ＮC1〜ＮC4…負電位極
ＴＲＵ，ＴＲＹ，ＴＲＶ，ＴＲＸ…半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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