(57)【要約】【課題】不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】不揮発性メモリのメモリゲート電極部ＭＧの端部１Ｓに第１電位１Ｖを印加し、メモリゲート電極部ＭＧの端部２Ｓに第１電位１Ｖより低い第２電位０Ｖを印加することにより、メモリゲート電極部ＭＧの延在方向に電流ｉを流した後（Ｓｔ１）、メモリゲート電極部ＭＧからその下方の電荷蓄積部へホールｈを注入することにより、電荷蓄積部に蓄積された電子を消去する（Ｓｔ２）。このように、メモリセル領域ＭＡのメモリゲート電極部ＭＧに電流を流すことで、ジュール熱を発生させ、メモリセルを加熱することができる。よって、低温で消去特性が劣化するＦＮトンネル方式による消去の際、メモリゲート電極部ＭＧを加熱することで、消去速度を向上させることができる。【選択図】図１５
2017011123.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に配置されたゲート電極部と、
前記ゲート電極部と前記半導体基板との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
を有するメモリセルを有し、
前記ゲート電極部の第１端に第１電位を印加し、前記ゲート電極部の第２端に前記第１電位より低い第２電位を印加することにより、前記ゲート電極部の延在方向に電流を流し、
前記ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第３電位以上の消去電位の印加は、前記第１期間後の第２期間に行われる、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１電位および前記第２電位は、前記第３電位以上の電位であり、
前記ゲート電極部の延在方向に電流を流しつつ、前記ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第１期間後の第２期間において、前記ゲート電極部の前記第１端に前記第２電位を印加し、前記ゲート電極部の前記第２端に前記第１電位を印加することにより、前記第１期間の場合とは、逆方向に電流を流す、半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極部と、
前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
前記第１ゲート電極部と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
を有するメモリセルを有し、
前記第２ゲート電極部の第１端に第１電位を印加し、前記第２ゲート電極部の第２端に前記第１電位より低い第２電位を印加することにより、前記第２ゲート電極部の延在方向に電流を流し、
前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記第２ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２絶縁膜は、下層膜、前記電荷蓄積部である中層膜および上層膜を有し、
前記上層膜は、窒素を含有する膜を有する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記上層膜は、前記中層膜上に形成された酸窒化シリコン膜と、前記酸窒化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有する、半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第３電位以上の消去電位の印加は、前記第１期間後の第２期間に行われる、半導体装置。
【請求項１１】
請求項７記載の半導体装置において、
前記第１電位および前記第２電位は、前記第３電位以上の電位であり、
前記第２ゲート電極部の延在方向に電流を流しつつ、前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第１期間後の第２期間において、前記第２ゲート電極部の前記第１端に前記第２電位を印加し、前記第２ゲート電極部の前記第２端に前記第１電位を印加することにより、前記第１期間の場合とは、逆方向に電流を流す、半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極部と、
前記半導体基板の上方に、前記第１ゲート電極部と隣り合うように配置された第２ゲート電極部と、
前記第１ゲート電極部と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極部と前記半導体基板との間および前記第１ゲート電極部と前記第２ゲート電極部との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
を有するメモリセルを有し、
前記第１ゲート電極部の第１端に第１電位を印加し、前記第１ゲート電極部の第２端に前記第１電位より低い第２電位を印加することにより、前記第１ゲート電極部の延在方向に電流を流し、
前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第２ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記第２ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第２絶縁膜は、下層膜、前記電荷蓄積部である中層膜および上層膜を有し、
前記上層膜は、窒素を含有する膜を有する、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記上層膜は、前記中層膜上に形成された酸窒化シリコン膜と、前記酸窒化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有する、半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
前記第２ゲート電極部の前記第１端に第４電位を印加し、前記第２ゲート電極部の前記第２端に前記第４電位より低い第５電位を印加することにより、前記第２ゲート電極部の延在方向に電流を流し、
前記第４電位および前記第５電位は、前記第３電位以上の電位である、半導体装置。
【請求項１８】
半導体基板の上方に配置されたゲート電極部と、
前記ゲート電極部と前記半導体基板との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
を有するメモリセルを複数有し、
前記複数のメモリセルのうち、第１メモリセルの前記ゲート電極部と第２メモリセルの前記ゲート電極部とは隣り合うように設けられ、
前記第１メモリセルの前記ゲート電極部の第１端に第１電位を印加し、第２端に前記第１電位より低い第２電位を印加することにより、前記第１メモリセルの前記ゲート電極部の延在方向に電流を流し、
前記第２メモリセルの前記ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第２メモリセルの前記ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記第２メモリセルの前記ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【請求項２０】
半導体基板の上方に配置されたゲート電極部と、
前記ゲート電極部と前記半導体基板との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
を有するメモリセルを有する半導体装置の駆動方法であって、
（ａ）前記ゲート電極部の第１端に第１電位を印加し、前記ゲート電極部の第２端に前記第１電位より低い第２電位を印加することにより、前記ゲート電極部の延在方向に電流を流し、
（ｂ）前記ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の駆動方法に関し、例えば、不揮発性メモリセルを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
不揮発性メモリの１種として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルが用いられる場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより構成される。
【０００３】
例えば、特許文献１（特開２００５−２７７０３２号公報）には、不揮発性半導体メモリ装置の電荷注入方法が開示されている。具体的には、半導体基板とソース・ドレイン領域の他方に第１電荷と逆極性の第２電荷を誘起させ、第２電荷を電荷蓄積層に注入することによってデータの消去を行う消去ステップと、電荷蓄積層の近傍の導電層に電流を流して電荷蓄積層を加熱し、当該電荷蓄積層に蓄積されている電荷の再配置を行う加熱ステップとを有する電荷注入方法が開示されている。
【０００４】
また、特許文献２（特開２０１３−９３５４６号公報）には、制御ゲート電極と半導体基板との間に形成された絶縁膜と、メモリゲート電極と半導体基板との間および制御ゲート電極とメモリゲート電極との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する絶縁膜と、を有する不揮発性メモリが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２７７０３２号公報
【特許文献２】特開２０１３−９３５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のような不揮発性メモリセルを有する半導体装置の研究開発に従事しており、メモリゲート（ＭＧ）からホールを注入して蓄積電荷を消去するＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）消去方式を検討している。この場合、注入ホール伝導機構（ＰＦ（Ｐｏｏｌ−Ｆｒｅｎｋｅｌ）伝導）に温特（温度特性）があり、低温で消去特性が劣化することが判明した。
【０００７】
そこで、低温時においても、消去特性の良好な不揮発性メモリセルを有する半導体装置の開発が望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置は、ゲート電極部の第１端に第１電位を印加し、ゲート電極部の第２端に第１電位より低い第２電位を印加することにより、ゲート電極部の延在方向に電流を流しつつ、または、流した後、ゲート電極部からその下方の電荷蓄積部へホールを注入することにより、電荷蓄積部に蓄積された電子を消去する。
【００１１】
本願において開示される一実施の形態に示される半導体装置の駆動方法は、（ａ）ゲート電極部の第１端に第１電位を印加し、ゲート電極部の第２端に第１電位より低い第２電位を印加することにより、ゲート電極部の延在方向に電流を流す工程と、（ｂ）ゲート電極部から電荷蓄積部へホールを注入することにより、電荷蓄積部に蓄積された電子を消去する工程を有する。また、（ａ）の工程と（ｂ）の工程を同時に行ってもよい。
【発明の効果】
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１３】
本願において開示される代表的な実施の形態に示される半導体装置の駆動方法によれば、半導体装置の駆動特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置を示す断面図である。
【図２】実施の形態１の半導体装置を示す断面図である。
【図３】実施の形態１の半導体装置を示す断面図である。
【図４】実施の形態１の半導体装置のメモリアレイを示す平面図である。
【図５】実施の形態１の半導体装置のメモリアレイを示す回路図である。
【図６】実施の形態１の半導体装置の構成例を示すブロック図である。
【図７】実施の形態１の半導体装置のメモリアレイの構成を示すブロック図である。
【図８】実施の形態１の半導体装置のメモリアレイの一部の構成を示すブロック図である。
【図９】実施の形態１の読み出し動作を模式的に示す断面図である。
【図１０】実施の形態１の書き込み動作を模式的に示す断面図である。
【図１１】書き込み開始から書き込み終了までのフローを示す図である。
【図１２】書き込みパルスの第１例を示す図である。
【図１３】書き込みパルスの第２例を示す図である。
【図１４】実施の形態１の消去開始から消去終了までのフローを示す図である。
【図１５】実施の形態１の消去動作を模式的に示す断面図である。
【図１６】消去パルスの第１例を示す図である。
【図１７】消去パルスの第２例を示す図である。
【図１８】加熱パルスを印加するステップを適用した場合のメモリセルの消去特性を示すグラフである。
【図１９】ＦＮトンネル方式における消去特性の温度変化を示すグラフである。
【図２０】書き換えに伴うリテンション特性の低下を示すグラフである。
【図２１】実施の形態２の消去開始から消去終了までのフローを示す図である。
【図２２】実施の形態２の消去動作を模式的に示す断面図である。
【図２３】実施の形態３の消去開始から消去終了までのフローを示す図である。
【図２４】実施の形態３の消去動作を模式的に示す断面図である。
【図２５】実施の形態４の半導体装置のメモリアレイの構成を示すブロック図である。
【図２６】実施の形態４の消去動作を模式的に示す断面図である。
【図２７】実施の形態４の消去動作を模式的に示す断面図である。
【図２８】実施の形態５の半導体装置のメモリアレイの構成を示すブロック図である。
【図２９】実施の形態５の消去動作を模式的に示す断面図である。
【図３０】実施の形態６の半導体装置のメモリアレイの構成を示すブロック図である。
【図３１】実施の形態６の消去動作を模式的に示す断面図である。
【図３２】実施の形態７の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態７の半導体装置の製造工程を示す断面図であって、図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】実施の形態７の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態７の半導体装置の製造工程を示す断面図であって、図３３に続く半導体装置の製造工程を示す断面図である。
【図３６】実施の形態７の半導体装置の製造工程を示す断面図であって、図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】実施の形態７の半導体装置の製造工程を示す断面図であって、図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】実施の形態７の半導体装置の製造工程を示す断面図であって、図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】実施の形態７の半導体装置の製造工程を示す断面図であって、図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】実施の形態７の半導体装置の製造工程を示す断面図であって、図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】実施の形態７の半導体装置の製造工程を示す断面図であって、図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】実施の形態７の半導体装置の製造工程を示す断面図であって、図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】実施の形態７の半導体装置の製造工程を示す断面図であって、図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】実施の形態８の半導体装置を示す断面図である。
【図４５】１トランジスタ型のＭＯＮＯＳのメモリセルアレイの一例を示す回路図である。
【図４６】実施の形態９の消去動作を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。本実施の形態の半導体装置は、メモリセル領域ＭＡに形成されたメモリセル（メモリトランジスタ、制御トランジスタ）を有する。ここで言うトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼ばれる。
【００２１】
（メモリセルの構造説明）
図１〜図３は、本実施の形態の半導体装置を示す断面図である。図４は、本実施の形態の半導体装置のメモリアレイを示す平面図である。例えば、図１は、図４のＡ−Ａ断面に対応し、図２は、図４のＢ−Ｂ断面、Ｃ−Ｃ断面に対応し、図３は、図４のＤ−Ｄ断面に対応する。図５は、本実施の形態の半導体装置のメモリアレイを示す回路図である。図６は、本実施の形態の半導体装置の構成例を示すブロック図である。
【００２２】
図１〜図３に示すように、メモリセル（メモリ素子）は、制御ゲート電極部ＣＧを有する制御トランジスタと、メモリゲート電極部ＭＧを有するメモリトランジスタとからなる。
【００２３】
具体的に、メモリセルは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置された制御ゲート電極部ＣＧと、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置され、制御ゲート電極部ＣＧと隣り合うメモリゲート電極部ＭＧとを有する。例えば、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧは、それぞれ、シリコン膜よりなる。また、このシリコン膜の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００２４】
メモリセルは、さらに、制御ゲート電極部ＣＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜１１３を有する。絶縁膜１１３は、例えば、酸化シリコン膜よりなる。
【００２５】
メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる。中層絶縁膜１０７は、電荷蓄積部となる。下層絶縁膜１０６は、例えば、酸化シリコン膜よりなる。中層絶縁膜１０７は、例えば、窒化シリコン膜よりなる。上層絶縁膜１０８は、例えば、中層絶縁膜１０７上に形成された酸窒化シリコン膜（１０８ａ）と、この上に形成された窒化シリコン膜（１０８ｂ）と、この上に形成された酸化シリコン膜（１０８ｃ）との積層膜よりなる（図３６参照）。なお、上層絶縁膜１０８を、単層膜（例えば、酸窒化シリコン膜など）としてもよい。ただし、上層絶縁膜１０８として、上記積層膜を用いることにより、メモリゲート電極部ＭＧのホール注入に対するバリアを下げることができ、後述する消去動作時において、より効率的にホールを注入することができる。また、下層絶縁膜１０６を積層膜（例えば、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）としてもよい。
【００２６】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に配置されている。
【００２７】
また、メモリセルは、さらに、半導体基板１００のｐ型ウエルＰＷ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００２８】
ドレイン領域ＭＤは、ｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、制御ゲート電極部ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、制御ゲート電極部ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。
【００２９】
ソース領域ＭＳは、ｎ＋型半導体領域１１１ｂとｎ−型半導体領域１１１ａよりなる。ｎ−型半導体領域１１１ａは、メモリゲート電極部ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１１ｂは、メモリゲート電極部ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１１ａよりも接合深さが深くかつ不純物濃度が高い。
【００３０】
このような、低濃度半導体領域および高濃度半導体領域よりなるソース領域（または、ドレイン領域）は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【００３１】
なお、本明細書では、ドレイン領域ＭＤおよびソース領域ＭＳを動作時を基準に定義している。後述する読み出し動作時に低電圧を印加する半導体領域をソース領域ＭＳと、読み出し動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
【００３２】
また、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）、ソース領域ＭＳ（ｎ＋型半導体領域１１１ｂ）の上部には、金属シリサイド膜ＳＩＬが形成されている。
【００３３】
また、メモリセル上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。この酸化シリコン膜１２４上には、配線１２５等が形成される。
【００３４】
ここで、図１に示す２つのメモリセルは、ソース領域ＭＳを挟んでほぼ対称に配置される。なお、後述するように、メモリセル領域ＭＡには、さらに、複数のメモリセルが配置される。例えば、図１に示すメモリセル領域ＭＡの左側のメモリセルのさらに左にはドレイン領域ＭＤを共有するメモリセル（図示せず）が配置される。
【００３５】
このドレイン領域ＭＤを挟んで配置される制御ゲート電極部ＣＧ間の領域を領域ＣＣＡとする。また、ソース領域ＭＳを挟んで配置されるメモリゲート電極部ＭＧ間の領域を領域ＭＭＡとする。図１においては、領域ＭＭＡの両側に領域ＣＣＡが配置されている。この領域ＭＭＡには、メモリゲート電極部ＭＧの側壁に沿って配置されている絶縁膜ＯＮＯ（１０６、１０７、１０８）の形成領域も含むものとする。
【００３６】
上述したとおり、共有されるソース領域ＭＳおよび共有されるドレイン領域ＭＤが交互に配置されるように、図１中の左右方向（ゲート長方向）に複数のメモリセルが配置され、メモリセル群（行）を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、複数のメモリセルが配置され、メモリセル群（列）を構成している。このように、複数のメモリセルがアレイ状に形成されている。以下に、図４〜図６を参照しながら、メモリアレイについて説明する。
【００３７】
（メモリアレイ）
図４に示すように、メモリセルの制御ゲート電極部ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）とメモリゲート電極部ＭＧ（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）は、Ｙ方向（Ａ−Ａ断面部と交差する方向、図４の紙面縦方向）に延在している。
【００３８】
また、活性領域（ハッチング部）は、Ｘ方向に延在するライン状に複数設けられ、Ｘ方向に延在する各ラインは、Ｙ方向に延在する接続部により、接続されている。この活性領域は、素子分離領域１０３により区画され、ｐ型ウエルＰＷの露出領域である（図２、図３参照）。
【００３９】
上記接続部に対して対称的に、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧが配置されている。制御ゲート電極部ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）側の活性領域上には、コンタクト部が設けられている。Ｘ方向に並んで配置されるコンタクト部を接続するように、配線（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）がＸ方向に配置されている。上記接続部および接続部間に、ソース領域ＭＳが設けられる。よって、この領域（接続部および接続部間）は、後述するソース線となる（Source１、Source２、図５参照）。また、上記コンタクト部の下にドレイン領域ＭＤが設けられる。よって、配線（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）は、後述するドレイン線（Drain１、Drain２、Drain３、Drain４、図５参照）となる。
【００４０】
図５に示すように、メモリセル（メモリトランジスタ、制御トランジスタ）は、ソース線（Source１、Source２）とドレイン線（Drain１、Drain２、Drain３、Drain４）との交点にアレイ状に配置される。
【００４１】
図６に示すように、メモリセルアレイ１００９は、メモリ部Ｂ中に設けられている。例えば、このメモリ部Ｂとロジック部Ａとで、本実施の形態の半導体装置Ｃが構成される。
【００４２】
メモリ部Ｂは、例えば、制御回路１００１、入出力回路１００２、アドレスバッファ１００３、行デコーダ１００４、列デコーダ１００５、ベリファイセンスアンプ回路１００６、高速リードセンスアンプ回路１００７、書き込み回路１００８、メモリセルアレイ１００９、および電源回路１００１０などから構成されている。制御回路１００１は、ロジック部Ａから入力される制御用信号を一時的に格納し、制御する。また、制御回路１００１はメモリセルアレイ１００９内のメモリセルの制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧの電位の制御を行なう。入出力回路１００２には、メモリセルアレイ１００９から読み出しまたはメモリセルアレイ１００９へ書込むデータやプログラムデータなどの各種データが入出力される。アドレスバッファ１００３は、ロジック部Ａから入力されたアドレスを一時的に格納する。アドレスバッファ１００３には、行デコーダ１００４および列デコーダ１００５がそれぞれ接続されている。行デコーダ１００４は、アドレスバッファ１００３から出力された行アドレスに基づいてデコードを行い、列デコーダ１００５は、アドレスバッファ１００３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路１００６は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路１００７は、データリード時に用いられるリード用センスアンプである。書き込み回路１００８は、入出力回路１００２を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う。電源回路１００１０は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書き込み回路に供給する電流トリミング回路１００１１などから構成される。
【００４３】
なお、図４〜図６に示す構成は一例であり、本実施の形態の半導体装置の構成は、これらのものに限定されるものではない。
【００４４】
図７は、本実施の形態の半導体装置のメモリアレイの構成を示すブロック図である。図８は、本実施の形態の半導体装置のメモリアレイの一部の構成を示すブロック図である。
図７および図８に示すように、メモリセルアレイ（１００９）は、複数のメモリセル領域ＭＡを有する。別の言い方をすれば、メモリセルアレイ（１００９）を、複数のメモリセル領域（サブブロック領域）ＭＡに分割してもよい。図７においては、４つのメモリセル領域ＭＡ（ＭＡ１−１、ＭＡ１−２、ＭＡ２−１、ＭＡ２−２）が示されている。各メモリセル領域ＭＡは、例えば、ｍ個×ｎ個のメモリセルよりなる。なお、符号“ＭＡ”に続く記号は、個別のメモリセル領域を示す。他の符号、例えば、ＶＳＡ、ＶＳ、ＳＷ１、ＳＷ２等についても同様である。
【００４５】
このメモリセル領域ＭＡの両側には、電圧供給回路領域ＶＳＡが設けられている。別の見方をすれば、メモリセル領域ＭＡ間には、電圧供給回路領域ＶＳＡが設けられている。
【００４６】
この電圧供給回路領域ＶＳＡには、電圧供給回路ＶＳおよびスイッチ回路ＳＣ１、ＳＣ２が設けられている。この電圧供給回路ＶＳは、メモリセルに所定の電圧を供給する回路である。スイッチ回路ＳＣ１には、複数のスイッチ素子（ＳＷ１１〜ＳＷ１ｎ）が設けられている。また、スイッチ回路ＳＣ２には、複数のスイッチ素子（ＳＷ２１〜ＳＷ２ｎ）が設けられている（図８）。スイッチ素子は、例えば、ＭＩＳＦＥＴよりなる。なお、スイッチ素子として、複数の素子の組み合わせ（回路）を用いてもよい。
【００４７】
図７においては、４つの電圧供給回路領域ＶＳＡ（ＶＳＡ１−１、ＶＳＡ１−２、ＶＳＡ２−１、ＶＳＡ２−２）が示されている。
【００４８】
また、メモリセル領域ＭＡの一方の側（図７においては、左側）には、スイッチ回路ＳＣ１が設けられている。別の言い方をすれば、メモリセル領域ＭＡと、電圧供給回路ＶＳとの間には、スイッチ回路ＳＣ１が設けられている。例えば、メモリセル領域ＭＡ１−１と、電圧供給回路ＶＳ１−１との間には、スイッチ回路ＳＣ１１−１が設けられている。スイッチ回路ＳＣ１１−１には、複数のスイッチ素子ＳＷ１１〜ＳＷ１ｎが設けられている。具体的には、スイッチ素子ＳＷ１１〜ＳＷ１ｎは、メモリセル領域ＭＡ１−１のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのそれぞれと、電圧供給回路ＶＳ１−１との間に、それぞれ設けられている（図８）。このスイッチ素子ＳＷ１１〜ＳＷ１ｎを選択的にオンすることにより、メモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷ１１〜ＳＷ１ｎのすべてをオンし、メモリセル領域ＭＡ中のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのすべてに電圧を供給することもできる。スイッチ素子ＳＷ１１〜ＳＷ１ｎのオン、オフは、アドレスバッファ１００３、行デコーダ１００４または列デコーダ１００５などにより制御される。
【００４９】
メモリセル領域ＭＡの他方の側（図７においては、右側）には、スイッチ回路ＳＣ２が設けられている。別の言い方をすれば、メモリセル領域ＭＡと、隣の電圧供給回路ＶＳとの間には、スイッチ回路ＳＣ２が設けられている。例えば、メモリセル領域ＭＡ１−１と、電圧供給回路ＶＳ１−２との間には、スイッチ回路ＳＣ２１−１が設けられている。スイッチ回路ＳＣ２１−１には、複数のスイッチ素子ＳＷ２１〜ＳＷ２ｎが設けられている。具体的には、スイッチ素子ＳＷ２１〜ＳＷ２ｎは、メモリセル領域ＭＡ１−１のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのそれぞれと、隣の電圧供給回路ＶＳ１−２との間に、それぞれ設けられている（図８）。このスイッチ素子ＳＷ２１〜ＳＷ２ｎを選択的にオンすることにより、メモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷ２１〜ＳＷ２ｎのすべてをオンし、メモリセル領域ＭＡ中のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのすべてに電圧を供給することもできる。スイッチ素子ＳＷ２１〜ＳＷ２ｎのオン、オフは、アドレスバッファ１００３、行デコーダ１００４または列デコーダ１００５などにより制御される。
【００５０】
このように、メモリセル領域ＭＡの両側には、スイッチ回路ＳＣ１、ＳＣ２がそれぞれ設けられている。そして、メモリセル領域ＭＡのメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎの一方の側（図７、図８においては、左側）の端部（１Ｓ）には、それぞれスイッチ素子ＳＷ１１〜ＳＷ１ｎが接続される。また、メモリセル領域ＭＡのメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎの他方の側（図７、図８においては、右側）の端部（２Ｓ）には、それぞれスイッチ素子ＳＷ２１〜ＳＷ２ｎが接続される。
【００５１】
別の言い方をすれば、メモリセル領域ＭＡのメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎは、一方の端部（１Ｓ）のスイッチ素子ＳＷ１１〜ＳＷ１ｎを介して一の電圧供給回路ＶＳ１−１と接続され、メモリセル領域ＭＡのメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎは、他方の端部（２Ｓ）のスイッチ素子ＳＷ２１〜ＳＷ２ｎを介して他の電圧供給回路ＶＳ１−２と接続される（図８）。
【００５２】
このように、メモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎの両側に電圧供給回路ＶＳを設け、スイッチ素子（ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ）を介して接続することにより、ライン状のメモリゲート電極部ＭＧの両端部（１Ｓ、２Ｓ）に異なる電位を印加することができ、メモリゲート電極部ＭＧに電流を流すことができる。言い換えれば、メモリゲート電極部ＭＧに電位勾配を設けることができ、メモリゲート電極部ＭＧに電流を流すことができる。これにより、メモリゲート電極部ＭＧを加熱することができる。
【００５３】
（動作）
次いで、メモリセルの基本的な動作（駆動方法）の一例について説明する。メモリセルの動作として、（１）読み出し動作、（２）書き込み動作、（３）消去動作の３つの動作について説明する。ただし、これらの動作の定義には種々のものがあり、特に消去動作と書き込み動作については、逆の動作として定義されることもある。図９は、本実施の形態の読み出し動作を模式的に示す断面図である。図１０は、本実施の形態の書き込み動作を模式的に示す断面図である。
【００５４】
（１）読み出し動作
メモリセル領域ＭＡ（例えば、ＭＡ１−１）のうち、１つのセル（選択セル）の記憶情報（データ）を読み出す場合について説明する。
【００５５】
メモリセル領域ＭＡ（例えば、ＭＡ１−１）の選択セルの記憶情報を読み出す場合、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を無効化する（ディスイネーブルとする、図７、図８参照）。ここで、スイッチ回路ＳＣ１１−１の有効化とは、スイッチ素子ＳＷ１１〜ＳＷ１ｎのうち、すべておよび一部をオンし得る状態を言う。別の言い方をすれば、スイッチ素子ＳＷ１１〜ＳＷ１ｎを選択的にオンし得る状態を言う。スイッチ回路ＳＣ２１−１を無効化とは、スイッチ素子ＳＷ２１〜ＳＷ２ｎのうち、いずれのもオンさせることができない状態を言う。別の言い方をすれば、スイッチ素子ＳＷ２１〜ＳＷ２ｎのすべてをオフさせている状態を言う。
【００５６】
そして、図９の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオフ（ｏｆｆ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図７、図８、図９においては、左側）の電圧供給回路ＶＳ１−１からのみ選択セルのメモリゲート電極部ＭＧに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図７、図８、図９においては、右側）の電圧供給回路ＶＳ１−２からは、選択セルのメモリゲート電極部ＭＧに電位を供給しない。
【００５７】
そして、例えば、図９の左図に示すように、選択セルの制御ゲート電極部ＣＧ側のドレイン領域ＭＤに１．３５Ｖ程度の正電位を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳおよび半導体基板（１００、ｐ型ウエルＰＷ）に０Ｖを印加する。そして、制御ゲート電極部ＣＧに１．３５Ｖ程度の正電位を印加することで、制御ゲート電極部ＣＧ下のチャネルをオン状態にする。そして、メモリゲート電極部ＭＧを所定の電位（すなわち、書き込み状態のしきい値と消去状態のしきい値の中間電位）とすることで、保持していた電荷情報を電流として読み出すことができる。ここで、書き込み状態のしきい値と消去状態のしきい値の中間電位が０Ｖとなるように設定することで、メモリゲート電極部ＭＧに印加する電圧を電源回路内で昇圧する必要がなく、読み出しを高速化することができる。
【００５８】
（２）書き込み動作
メモリセル領域ＭＡ（例えば、ＭＡ１−１）のうち、１つのセル（選択セル）に記憶情報（データ）を書き込む場合について説明する。
【００５９】
メモリセル領域ＭＡ（例えば、ＭＡ１−１）のうち、選択セルに、記憶情報（データ）を書き込む場合、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を無効化する（ディスイネーブルとする、図７、図８参照）。
【００６０】
そして、図１０の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオフ（ｏｆｆ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図７、図８、図１０においては、左側）の電圧供給回路ＶＳ１−１からのみ選択セルのメモリゲート電極部ＭＧに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図７、図８、図１０においては、右側）の電圧供給回路ＶＳ１−２からは、選択セルのメモリゲート電極部ＭＧに電位を供給しない。
【００６１】
そして、例えば、図１０の左図に示すように、メモリゲート電極部ＭＧに９．５Ｖの電圧を印加し、制御ゲート電極部ＣＧに０．９Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに５．７Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤにソース領域より低い電位、例えば０．３Ｖを印加する。半導体基板（１００、ｐ型ウエルＰＷ）は、０Ｖである。これによりメモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部に集中的に電子の注入が行なわれる。この注入方式は、ＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式と呼ばれる。
【００６２】
図１１は、書き込み開始から書き込み終了までのフローを示す図である。なお、フローを示す図において、“Ｓｔ”は、ステップ（工程、期間）を示す。図１１に示すように、ＳＳＩパルスを印加（Ｓｔ１）して電荷蓄積部（１０７）中に電子を注入することで書き込みを行い、その後、ベリファイ動作（Ｓｔ２）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度ＳＳＩパルスを印加する。このように、所望のしきい値に到達するまで、ベリファイとＳＳＩパルス印加を繰返す。所望のしきい値に到達した場合には、書き込み終了となる。図１１中のＮは、パルスナンバー（ＰＵＬＳＥ  ＮＵＭＢＥＲ）を示す。
【００６３】
なお、１回目（Ｎ＝１）の書き込み後にベリファイを行った後、さらに、書き込みを行う場合（Ｎ＞１）の書き込み条件は必ずしも１回目の書き込み条件と同じである必要はない。書き込みパルスの第１例を図１２に示す。図１２に示すように、１回目の書き込み（Ｎ＝１）においては、メモリゲート電極部ＭＧを９．５Ｖ、制御ゲート電極部ＣＧを０．９Ｖ、ソース領域ＭＳを５．７Ｖ、ドレイン領域ＭＤを０．３Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを０．９Ｖ、ソース領域ＭＳを４．９Ｖ、ドレイン領域ＭＤを０．３Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を０Ｖとする。
【００６４】
書き込みパルスの第２例を図１３に示す。図１３に示すように、ｐ型ウエルＰＷ（Ｗｅｌｌ）に負電位を印加してもよい。図１３に示すように、１回目の書き込み（Ｎ＝１）においては、メモリゲート電極部ＭＧを９．５Ｖ、制御ゲート電極部ＣＧを１．５Ｖ、ソース領域ＭＳを５．７Ｖ、ドレイン領域ＭＤを０．３Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を−１Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを１．５Ｖ、ソース領域ＭＳを４．９Ｖ、ドレイン領域ＭＤを０．３Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を−１Ｖとする。この場合には、ソース領域ＭＳとｐ型ウエルＰＷ（Ｗｅｌｌ）との間の電位差や、メモリゲート電極部ＭＧとｐ型ウエルＰＷ（Ｗｅｌｌ）との間の電位差を大きくできることから、書き込み速度の高速化を図ることができる。
【００６５】
（３）消去動作
メモリセル領域ＭＡ（例えば、ＭＡ１−１）のうち、１本のメモリゲート電極部ＭＧに接続された複数のセル（選択セル）の記憶情報（データ）を消去する場合について説明する。１本のメモリゲート電極部ＭＧに接続された複数のセルとは、例えば、図４において、Ｙ方向に並ぶ複数のメモリセル群（メモリセル列）をいう、また、図５に示す１本のメモリゲート電極部（ＭＧ１などのメモリゲート線）に接続された複数のセルをいう。
【００６６】
本実施の形態の消去動作においては、メモリゲート電極部ＭＧに電流を流し、メモリゲート電極部ＭＧを加熱する動作（ステップ）を含む。即ち、前述したように、メモリセル領域ＭＡの両側の電圧供給回路ＶＳにより、ライン状のメモリゲート電極部ＭＧの両端部（１Ｓ、２Ｓ）に異なる電位を印加することで、メモリゲート電極部ＭＧを加熱する。
【００６７】
図１４は、本実施の形態の消去開始から消去終了までのフローを示す図である。図１５は、本実施の形態の消去動作を模式的に示す断面図である。
【００６８】
図１４に示すように、メモリゲート電極部ＭＧに加熱パルスを印加（Ｓｔ１）する。即ち、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図７、図８参照）。そして、メモリゲート電極部ＭＧに消去パルスを印加し（Ｓｔ２）、電荷蓄積部（１０７）中にホールを注入することで消去を行い、その後、ベリファイ動作（Ｓｔ３）によりメモリセルが所望のしきい値に到達したか否かを検証する。
【００６９】
例えば、図１５（Ｓｔ１）の右図および左図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図中左側）の電圧供給回路ＶＳ１−１から選択セルのメモリゲート電極部ＭＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図中右側）の電圧供給回路ＶＳ１−２から、選択セルのメモリゲート電極部ＭＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第１の電位（例えば、１Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第１の電位より低い第２の電位（例えば、０Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧに電流ｉが流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【００７０】
次いで、図１５（Ｓｔ２）の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオフ（ｏｆｆ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図中左側）の電圧供給回路ＶＳ１−１からのみ選択セルのメモリゲート電極部ＭＧに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図中右側）の電圧供給回路ＶＳ１−２からは、選択セルのメモリゲート電極部ＭＧに電位を供給しない。
【００７１】
そして、例えば、図１５（Ｓｔ２）の左図に示すように、メモリゲート電極部ＭＧに１３Ｖの電圧を印加し、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに０Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤに０Ｖを印加する。これによりメモリゲート電極部ＭＧ側から窒化シリコン膜１０７（電荷蓄積部）にＦＮトンネル現象によりホールｈを注入することで消去を行う（ＦＮトンネル方式）。ただし、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。このように、メモリゲート電極部ＭＧから窒化シリコン膜１０７（電荷蓄積部）にホールｈを注入することでメモリゲート電極部ＭＧに接続された複数のセル（選択セル）を一括して消去することができる。
【００７２】
その後、図１４に示すように、ベリファイ動作（Ｓｔ３）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度加熱パルスの印加（Ｓｔ１）および消去パルスの印加（Ｓｔ２）を行う。このように、所望のしきい値に到達するまで、加熱パルスの印加（Ｓｔ１）、消去パルスの印加（Ｓｔ２）およびベリファイ（Ｓｔ３）を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【００７３】
なお、１回目（Ｎ＝１）の消去後にベリファイを行った後、さらに、消去を行う場合（Ｎ＞１）の消去条件は必ずしも１回目の消去条件と同じである必要はない。消去パルスの第１例を図１６に示す。図１６に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを１３Ｖ、制御ゲート電極部ＣＧを０Ｖ、ソース領域ＭＳを０Ｖ、ドレイン領域ＭＤを０Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を０Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１４Ｖ、制御ゲート電極部ＣＧを０Ｖ、ソース領域ＭＳを０Ｖ、ドレイン領域ＭＤを０Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を０Ｖとする。
【００７４】
消去パルスの第２例を図１７に示す。図１７に示すように、ｐ型ウエルＰＷ（Ｗｅｌｌ）に負電位を印加してもよい。図１７に示すように、１回目の消去（Ｎ＝１）においては、メモリゲート電極部ＭＧを１１Ｖ、制御ゲート電極部ＣＧを０Ｖ、ソース領域ＭＳを−１Ｖ、ドレイン領域ＭＤを−１Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を−１Ｖとする。また、２回目以降の消去（Ｎ＞１）においては、メモリゲート電極部ＭＧを１３Ｖ、制御ゲート電極部ＣＧを０Ｖ、ソース領域ＭＳを−１Ｖ、ドレイン領域ＭＤを−１Ｖ、ｐ型ウエルＰＷ（Ｗｅｌｌ）を−１Ｖとする。この場合には、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧとの間の電位差に対してメモリゲート電極部ＭＧとｐ型ウエルＰＷ（Ｗｅｌｌ）との間の電位差が大きくなる。このため、メモリゲート電極部ＭＧ下の電荷蓄積部（１０７）中にホールが注入されやすくなるため、電荷蓄積部（１０７）中の電子を効率的に消去できる。
【００７５】
また、本実施の形態においては、１本のメモリゲート電極部ＭＧ毎の消去を行ったが、もちろん、メモリセル領域ＭＡのメモリゲート電極部ＭＧをすべて選択することにより、メモリセル領域ＭＡのメモリセルを一括して消去してもよい。また、複数のメモリセル領域ＭＡを一括して消去してもよい。
【００７６】
このように、本実施の形態においては、消去動作時において、メモリゲート電極部ＭＧに加熱パルスを印加するステップ（Ｓｔ１）を設け、メモリゲート電極部ＭＧを加熱したので、消去速度を向上することができる。即ち、加熱パルスを印加してメモリセルを加熱することにより、メモリゲート電極部ＭＧから注入したホールの伝導が加速される。これにより、消去速度を向上させることができる。
【００７７】
本実施の形態のメモリセルの構成においては、メモリゲート電極部ＭＧを加熱することで、その下層に位置する絶縁膜ＯＮＯの上層絶縁膜１０８や中層絶縁膜１０７（電荷蓄積部）などのホール伝導に寄与する膜を効率よく加熱することができる。例えば、メモリゲート電極部ＭＧにシリコン膜を用い、絶縁膜１１３として酸化シリコン膜を用いた場合、酸化シリコン膜はシリコンと比較して熱伝導率が小さい。このような熱伝導率が小さい絶縁膜１１３がメモリゲート電極部ＭＧと接している場合、半導体基板１００に電流を流して半導体基板１００側から加熱すると、熱伝導が低下する。
【００７８】
これに対し、本実施の形態においては、メモリゲート電極部ＭＧを加熱することで、ホール伝導に寄与する膜を効率よく加熱することができる。さらに、メモリゲート電極部ＭＧの周りが熱伝導率の比較的低い酸化シリコン膜１２４で囲まれているためメモリゲート電極部ＭＧを効率良く加熱することができる。
【００７９】
また、ＦＮトンネル方式を用いた消去工程においては、ＢＴＢＴ方式を用いた消去工程と逆の温度特性となる。即ち、ＢＴＢＴ方式では、高温で消去特性が劣化するのに対し、ＦＮトンネル方式では、低温で消去特性が劣化する。よって、ＦＮトンネル方式を用いる場合に、メモリゲート電極部ＭＧの加熱を適用して好適である。なお、ＢＴＢＴ方式は、ｐ型ウエルＰＷ（Ｗｅｌｌ）側でバンド間トンネルによりホットホールを発生させ、電荷蓄積部（１０７）中にホットホールを注入することにより消去を行う方式である。
【００８０】
また、絶縁膜ＯＮＯ中に、窒素を含有する膜（窒化膜や酸窒化膜）を有する場合には、温度の影響を受けやすい。よって、上層絶縁膜１０８や中層絶縁膜１０７（電荷蓄積部）に、窒素を含有する膜を有する場合に、メモリゲート電極部ＭＧの加熱を適用して好適である。
【００８１】
図１８は、加熱パルスを印加するステップを適用した場合のメモリセルの消去特性を示すグラフである。縦軸は、メモリセルのしきい値［Ｖ］を示し、横軸は、時間［ｓ］を示す。（ａ）は、加熱パルスを印加するステップを適用した場合のグラフであり、（ｂ）は、加熱パルスを印加するステップを適用せず、通常の消去を行った場合のグラフである。図示するように、加熱パルスを印加するステップを適用した場合のグラフ（ａ）は、グラフ（ｂ）の場合より、しきい値の低加速度、即ち、消去速度が向上している。
【００８２】
図１９は、ＦＮトンネル方式における消去特性の温度変化を示すグラフである。縦軸は、メモリセルのしきい値［Ｖ］を示し、横軸は、消去時間［ｓ］を示す。図示するように、図１に示す半導体装置を用い、加熱パルスを印加しない通常の消去を行った場合は、１５０℃、２５℃および−４０℃と、低温になるにしたがって、消去時間が長くなっている。これに対し、本実施の形態で説明した加熱パルスの印加によるメモリセルの加熱を行えば、低温時においても消去速度を向上させることができる。
【００８３】
また、本実施の形態によれば、加熱により絶縁膜ＯＮＯ（下層絶縁膜１０６、中層絶縁膜１０７、上層絶縁膜１０８）の劣化を熱回復することができる。特に、下層絶縁膜１０６の劣化を熱回復することにより、下層絶縁膜１０６の劣化により生じる界面準位を低減することができる。そして、中層絶縁膜（電荷蓄積部、１０７）に蓄積された電荷（ここでは、電子）が、上層絶縁膜１０８を介してメモリゲート電極部ＭＧ側に抜ける量を低減することができる。これにより、メモリセルのリテンション特性を向上させることができる。
【００８４】
また、消去動作時の加熱により、中層絶縁膜（電荷蓄積部、１０７）に蓄積された電子や注入されたホールの局在化が解消され、電荷（電子、ホール）の分布が均一化される。このように、電子とホールがそれぞれ拡散し、対消滅することで、消去特性を向上させることができる。
【００８５】
また、電子とホールの注入位置にミスマッチが生じた場合においては、その後（例えば、再書き込み時や再書き込み後）に、残存する電子やホールによる再結合が生じ、書き込み特性やリテンション特性が劣化する恐れがある。これに対し、本実施の形態においては、消去動作時の加熱により、電子とホールがそれぞれ拡散し対消滅することで、電子とホールの注入位置のミスマッチを是正することができる。このため、書き込み特性やリテンション特性を向上させることができる。
【００８６】
図２０は、書き換えに伴うリテンション特性の低下を示すグラフである。（Ａ）は、書き換え回数が比較的少ない初期段階におけるリテンション特性の変化を示し、（Ｂ）は、多数回の書き換え後のリテンション特性の変化を示す。いずれも、縦軸は、しきい値電位の差分（ΔＶｔｈ、［Ｖ］）を示し、横軸は、１５０℃での放置時間［ｈ］を示す。
【００８７】
（Ｂ）において、ａは、界面準位成分に由来するリテンション特性の低下であり、ｂは、電荷拡散成分に由来するリテンション特性の低下であり、ｃは、メモリゲート電極部ＭＧへの抜け成分に由来するリテンション特性の低下である。図２０に示すように、書き換え初期（Ａ）においては、ａ成分はなく、ｂ成分およびｃ成分も小さい。これに対し、多数回の書き換え後においては、ａ〜ｃ成分とも増加し、リテンション特性を低下させている。
【００８８】
これに対し、本実施の形態においては、前述した上層絶縁膜１０８の改善により、メモリゲート電極部ＭＧ側に抜ける量を低減することができるため、上記ｃ成分を低下させることができる。また、下層絶縁膜１０６の劣化により生じる界面準位を低減することができるため、上記ａ成分を低下させることができる。また、電子やホールの局在化を解消できるため、上記ｂ成分を低下させることができる。このように、多数回の書き換え後においても、リテンション特性を向上させることができる。
【００８９】
また、本実施の形態においては、１つの電圧供給回路ＶＳの両側にスイッチ回路ＳＣ１、ＳＣ２を設け、これらのスイッチ回路ＳＣ１、ＳＣ２を介して２つのメモリセル領域ＭＡで１つの電圧供給回路ＶＳを共用することにより、半導体装置の小面積化を図ることができる。また、半導体素子の高集積化を図ることができる。別の言い方をすれば、一のメモリセル領域ＭＡ１−１について、このメモリセル領域ＭＡ１−１用の電圧供給回路ＶＳ１−１（図７のＭＡ１−１の左側）と、隣のメモリセル領域ＭＡ１−２用の電圧供給回路ＶＳ１−２（図７のＭＡ１−２の左側）とを用いて、一のメモリセル領域ＭＡ１−１のメモリゲート電極部ＭＧの両端に異なる電位を印加する構成とした。これにより、半導体装置の小面積化を図ることができる。また、半導体素子の高集積化を図ることができる。
【００９０】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルとほぼ同様の効果を奏する。
【００９１】
（実施の形態２）
実施の形態１の半導体装置においては、メモリゲート電極部ＭＧを加熱した後、メモリセルの消去を行ったが、メモリゲート電極部ＭＧを加熱しつつ、メモリセルの消去を行ってもよい。
【００９２】
以下、図面を参照しながら本実施の形態の半導体装置について説明する。なお、半導体装置の構造、および動作のうちの読み出し動作および書き込み動作については、実施の形態１の場合と同様であるためその説明を省略する。よって、消去動作について以下に説明する。
【００９３】
図２１は、本実施の形態の消去開始から消去終了までのフローを示す図である。図２２は、本実施の形態の消去動作を模式的に示す断面図である。
【００９４】
図２１に示すように、まず、消去兼加熱パルスを印加する（Ｓｔ１）。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図７、図８参照）。
【００９５】
そして、図２２の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図中左側）の電圧供給回路ＶＳ１−１から選択セルのメモリゲート電極部ＭＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図中右側）の電圧供給回路ＶＳ１−２から、選択セルのメモリゲート電極部ＭＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第１の電位（例えば、１３Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第１の電位より低い第２の電位（例えば、１２Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧに電流が流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【００９６】
そして、さらに、図２２の左図に示すように、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに０Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤに０Ｖを印加する。ここで、メモリゲート電極部ＭＧの端部に印加されている第１の電位（例えば、１３Ｖ）および第２の電位（例えば、１２Ｖ）は、消去電位、即ち、消去動作に必要なメモリゲート電極部ＭＧの電位以上の電位である。よって、メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にＦＮトンネル現象によりホールが注入される。このように、加熱しながら消去を行う。このように、電圧給電回路ＶＳ１−１と電圧給電回路ＶＳ１−２との間のメモリゲート電極部ＭＧに電流ｉを流しながら、メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にホールｈを注入することで、メモリゲート電極部ＭＧに接続された複数のセル（選択セル）を一括して消去することができる。ただし、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。なお、上記メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）へのホールｈの注入は、メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）への電流の流れに対応する。
【００９７】
その後、図２１に示すように、ベリファイ動作（Ｓｔ２）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度消去兼加熱パルスの印加（Ｓｔ１）を行う。このように、所望のしきい値に到達するまで、消去兼加熱パルスの印加（Ｓｔ１）およびベリファイ（Ｓｔ２）を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【００９８】
また、本実施の形態においては、１本のメモリゲート電極部ＭＧ毎の消去を行ったが、もちろん、メモリセル領域ＭＡのメモリゲート電極部ＭＧをすべて選択することにより、メモリセル領域ＭＡのメモリセルを一括して消去してもよい。また、複数のメモリセル領域ＭＡを一括して消去してもよい。
【００９９】
このように、本実施の形態においては、消去動作時において、消去兼加熱パルスを印加するステップ（Ｓｔ１）を設けたので、消去速度を向上することができる。即ち、メモリゲート電極部ＭＧを加熱しながら消去動作を行うことにより、メモリゲート電極部ＭＧから注入したホールの伝導が加速される。これにより、消去速度を向上させることができる。
【０１００】
また、メモリゲート電極部ＭＧを加熱することで、実施の形態１の場合と同様に、上層絶縁膜および下層絶縁膜の劣化の熱回復や、電子やホールの局在化の是正により、消去特性、書き込み特性やリテンション特性を向上することができる。
【０１０１】
また、本実施の形態においては、加熱パルスと消去パルスを同時に印加するため、消去時間を短縮することができる。
【０１０２】
（実施の形態３）
本実施の形態においては、メモリゲート電極部ＭＧに流す電流の方向をパルス毎に変更しながら加熱を行う。
【０１０３】
以下、図面を参照しながら本実施の形態の半導体装置について説明する。なお、半導体装置の構造、および動作のうちの読み出し動作および書き込み動作については、実施の形態１の場合と同様であるためその説明を省略する。よって、消去動作について以下に説明する。
【０１０４】
図２３は、本実施の形態の消去開始から消去終了までのフローを示す図である。図２４は、本実施の形態の消去動作を模式的に示す断面図である。
【０１０５】
図２３に示すように、まず、第１の消去兼加熱パルスを印加する（Ｓｔ１）。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図７、図８参照）。
【０１０６】
そして、図２４（Ｓｔ１）の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図中左側）の電圧供給回路ＶＳ１−１から選択セルのメモリゲート電極部ＭＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図中右側）の電圧供給回路ＶＳ１−２から、選択セルのメモリゲート電極部ＭＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第１の電位（例えば、１３Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第１の電位より低い第２の電位（例えば、１２Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧにおいて第１方向（図２４（Ｓｔ１）の右図においては、左から右）に電流ｉが流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【０１０７】
そして、さらに、図２４（Ｓｔ１）の左図に示すように、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに０Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤに０Ｖを印加する。ここで、メモリゲート電極部ＭＧの端部に印加されている第１の電位（例えば、１３Ｖ）および第２の電位（例えば、１２Ｖ）は、消去電位、即ち、消去動作に必要なメモリゲート電極部ＭＧの電位以上の電位である。よって、メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にＦＮトンネル現象によりホールｈが注入される。このように、電圧給電回路ＶＳ１−１と電圧給電回路ＶＳ１−２との間のメモリゲート電極部ＭＧにおいて、第１方向（ＶＳ１−１からＶＳ１−２の方向）に電流ｉを流しながら、加熱をしつつ、消去を行う。なお、この際も、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。
【０１０８】
その後、図２３に示すように、ベリファイ動作（Ｓｔ２）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達した場合には、消去終了となる。所望のしきい値に到達していない場合には、第２の消去兼加熱パルスの印加を行う（Ｓｔ３）。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図７、図８参照）。
【０１０９】
そして、図２４（Ｓｔ３）の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図中左側）の電圧供給回路ＶＳ１−１から選択セルのメモリゲート電極部ＭＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図中右側）の電圧供給回路ＶＳ１−２から、選択セルのメモリゲート電極部ＭＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第２の電位（例えば、１２Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第２の電位より高い第１の電位（例えば、１３Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧにおいて第２方向（図２４（Ｓｔ３）の右図においては、右から左）に電流ｉが流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【０１１０】
そして、さらに、図２４（Ｓｔ３）の左図に示すように、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに０Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤに０Ｖを印加する。ここで、メモリゲート電極部ＭＧの端部に印加されている第１の電位（例えば、１３Ｖ）および第２の電位（例えば、１２Ｖ）は、消去電位、即ち、消去動作に必要なメモリゲート電極部ＭＧの電位以上の電位である。よって、メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にＦＮトンネル現象によりホールｈが注入される。このように、電圧給電回路ＶＳ１−１と電圧給電回路ＶＳ１−２との間のメモリゲート電極部ＭＧにおいて、第２方向（ＶＳ１−２からＶＳ１−１の方向）に電流ｉを流しながら、加熱をしつつ、消去を行う。なお、この際も、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。
【０１１１】
その後、図２２に示すように、ベリファイ動作（Ｓｔ４）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達した場合には、消去終了となる。所望のしきい値に到達していない場合には、最初のステップ（Ｓｔ１）に戻り、第１の消去兼加熱パルスを印加する。所望のしきい値に到達するまで、ステップ（Ｓｔ１〜Ｓｔ４）を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【０１１２】
このように、メモリゲート電極部ＭＧから窒化シリコン膜（電荷蓄積部、１０７）にホールを注入することでメモリゲート電極部ＭＧに接続されているメモリセルを一括して消去することができる。
【０１１３】
また、本実施の形態においては、１本のメモリゲート電極部ＭＧ毎の消去を行ったが、もちろん、メモリセル領域ＭＡのメモリゲート電極部ＭＧをすべて選択することにより、メモリセル領域ＭＡのメモリセルを一括して消去してもよい。また、複数のメモリセル領域ＭＡを一括して消去してもよい。
【０１１４】
このように、本実施の形態においては、消去動作時において、消去兼加熱パルスを印加するステップ（Ｓｔ１）を設けたので、消去速度を向上することができる。即ち、メモリゲート電極部ＭＧを加熱しながら消去動作を行うことにより、メモリゲート電極部ＭＧから注入したホールの伝導が加速される。これにより、消去速度を向上させることができる。
【０１１５】
また、メモリゲート電極部ＭＧを加熱することで、実施の形態１の場合と同様に、上層絶縁膜および下層絶縁膜の劣化の熱回復や、電子やホールの局在化の是正により、消去特性、書き込み特性やリテンション特性を向上することができる。
【０１１６】
また、本実施の形態においては、加熱パルスと消去パルスを同時に印加するため、消去時間を短縮することができる。
【０１１７】
また、本実施の形態においては、メモリゲート電極部ＭＧに流れる電流の方向を交互に変えることにより、メモリゲート電極部ＭＧ内の温度分布を均一化できる。
【０１１８】
なお、本実施の形態においては、第１の消去兼加熱パルスの印加（Ｓｔ１）と第２の消去兼加熱パルスの印加（Ｓｔ３）との間に、ベリファイ動作（Ｓｔ２）を設けたが、このベリファイ動作（Ｓｔ２）を省略してもよい。
【０１１９】
（実施の形態４）
本実施の形態においては、制御ゲート電極部ＣＧに電流を流すことによりメモリセルを加熱する。
【０１２０】
以下、図面を参照しながら本実施の形態の半導体装置について説明する。なお、半導体装置の構造および動作について、実施の形態１の場合と同様の構成および動作についてはその説明を省略する。よって、主に、制御ゲート電極部ＣＧと、電圧供給回路ＶＳおよびスイッチ回路ＳＣ１、ＳＣ２との関係や、消去動作について以下に説明する。
【０１２１】
図２５は、本実施の形態の半導体装置のメモリアレイの構成を示すブロック図である。図２５に示すように、メモリセルアレイ（１００９）は、複数のメモリセル領域ＭＡを有する。図２５においては、４つのメモリセル領域ＭＡ（ＭＡ１−１、ＭＡ１−２、ＭＡ２−１、ＭＡ２−２）が示されている。メモリセル領域ＭＡは、例えば、ｍ個×ｎ個のメモリセルよりなる。
【０１２２】
このメモリセル領域ＭＡの両側には、電圧供給回路領域ＶＳＡが設けられている。別の見方をすれば、メモリセル領域ＭＡ間には、電圧供給回路領域ＶＳＡが設けられている。
【０１２３】
この電圧供給回路領域ＶＳＡには、電圧供給回路ＶＳおよびスイッチ回路ＳＣ１、ＳＣ２が設けられている。この電圧供給回路ＶＳは、メモリセルに所定の電圧を供給する回路である。スイッチ回路ＳＣ１には、複数のスイッチ素子（ＳＷＣ１１〜ＳＷＣ１ｎ）が設けられている。また、スイッチ回路ＳＣ２には、複数のスイッチ素子（ＳＷＣ２１〜ＳＷＣ２ｎ）が設けられている。スイッチ素子は、例えば、ＭＩＳＦＥＴよりなる。なお、スイッチ素子として、複数の素子の組み合わせ（回路）を用いてもよい。
【０１２４】
具体的には、スイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎは、メモリセル領域ＭＡ１−１の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのそれぞれと、電圧供給回路ＶＳ１−１との間に、それぞれ設けられている。このスイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎを選択的にオンすることにより、制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎのすべてをオンし、メモリセル領域ＭＡ中の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのすべてに電圧を供給することもできる。スイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎのオン、オフは、アドレスバッファ１００３、行デコーダ１００４または列デコーダ１００５などにより制御される。
【０１２５】
また、スイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎは、メモリセル領域ＭＡ１−１の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのそれぞれと、隣の電圧供給回路ＶＳ１−２との間に、それぞれ設けられている。このスイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎを選択的にオンすることにより、制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎのすべてをオンし、メモリセル領域ＭＡ中の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのすべてに電圧を供給することもできる。スイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎのオン、オフは、アドレスバッファ１００３、行デコーダ１００４または列デコーダ１００５などにより制御される。
【０１２６】
このように、メモリセル領域ＭＡの両側には、スイッチ回路ＳＣ１、ＳＣ２がそれぞれ設けられている。そして、メモリセル領域ＭＡの制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎの一方の側（図２５においては、左側）の端部（１Ｓ）には、それぞれスイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎが接続される。また、メモリセル領域ＭＡの制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎの他方の側（図２５においては、右側）の端部（２Ｓ）には、それぞれスイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎが接続される。
【０１２７】
別の言い方をすれば、メモリセル領域ＭＡの制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎは、一方の端部（１Ｓ）のスイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎを介して一の電圧供給回路ＶＳ１−１と接続され、メモリセル領域ＭＡの制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎは、他方の端部（２Ｓ）のスイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎを介して他の電圧供給回路ＶＳ１−２と接続される。
【０１２８】
このように、制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎの両側に電圧供給回路ＶＳを設け、スイッチ素子（ＳＷＣ１１〜ＳＷＣ１ｎ、ＳＷＣ２１〜ＳＷＣ２ｎ）を介して接続することにより、ライン状の制御ゲート電極部ＣＧの両端部（１Ｓ、２Ｓ）に異なる電位を印加することができ、制御ゲート電極部ＣＧに電流を流すことができる。言い換えれば、制御ゲート電極部ＣＧに電位勾配を設けることができ、制御ゲート電極部ＣＧに電流を流すことができる。これにより、制御ゲート電極部ＣＧを加熱することができ、選択された１本の制御ゲート電極部ＣＧに接続された複数のセル（選択セル）を加熱することができる。
【０１２９】
図２６および図２７は、本実施の形態の消去動作を模式的に示す断面図である。まず、制御ゲート電極部ＣＧに加熱パルスを印加（Ｓｔ１）する。即ち、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図２５参照）。
【０１３０】
そして、例えば、図２６の右図および左図に示すように、選択セルの制御ゲート電極部ＣＧに接続されたスイッチ素子ＳＷＣ１をオン（ｏｎ）し、スイッチ素子ＳＷＣ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図２５においては、左側）の電圧供給回路ＶＳ１−１から選択セルの制御ゲート電極部ＣＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図２５においては、右側）の電圧供給回路ＶＳ１−２から、選択セルの制御ゲート電極部ＣＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡの制御ゲート電極部ＣＧの端部１Ｓに第１の電位（例えば、１Ｖ）の電圧を印加し、制御ゲート電極部ＣＧの端部２Ｓに第１の電位より低い第２の電位（例えば、０Ｖ）の電圧を印加する。
【０１３１】
次いで、消去パルスを印加する（Ｓｔ２）。例えば、図２７の右図に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオフ（ｏｆｆ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側の電圧供給回路ＶＳ１−１からのみ選択セルのメモリゲート電極部ＭＧに電位を供給し、メモリセル領域ＭＡ１−１の他方の側の電圧供給回路ＶＳ１−２からは、選択セルのメモリゲート電極部ＭＧに電位を供給しない。
【０１３２】
そして、メモリゲート電極部ＭＧに１３Ｖの電圧を印加し、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳを０Ｖと、制御ゲート電極部ＣＧ側のドレイン領域ＭＤを０Ｖと、半導体基板（１００、ｐ型ウエルＰＷ）を０Ｖとする。これによりメモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にＦＮトンネル現象によりホールｈを注入することで消去を行う。ただし、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。なお、メモリゲート電極部ＭＧ等への消去パルスの印加については、実施の形態２のＳｔ１で説明したように、消去兼加熱パルスを印加してもよい。
【０１３３】
このように、メモリゲート電極部ＭＧから窒化シリコン膜（電荷蓄積部、１０７）にホールｈを注入することでメモリゲート電極部ＭＧに接続されているメモリセルを一括して消去することができる。
【０１３４】
その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、加熱パルスを印加（Ｓｔ１）や消去パルスの印加（Ｓｔ２）を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【０１３５】
なお、本実施の形態においては、１本のメモリゲート電極部ＭＧ毎の消去を行ったが、もちろん、メモリセル領域ＭＡのメモリゲート電極部ＭＧをすべて選択することにより、メモリセル領域ＭＡのメモリセルを一括して消去してもよい。また、複数のメモリセル領域ＭＡを一括して消去してもよい。
【０１３６】
このように、本実施の形態においては、消去動作時において、制御ゲート電極部ＣＧに加熱パルスを印加したので、熱伝導により、メモリゲート電極部ＭＧが加熱される。これにより、実施の形態１の場合と同様に、消去速度を向上することができる。即ち、制御ゲート電極部ＣＧを加熱することで、メモリゲート電極部ＭＧが加熱され、メモリゲート電極部ＭＧから注入したホールの伝導が加速される。これにより、消去速度を向上させることができる。
【０１３７】
また、制御ゲート電極部ＣＧからの熱伝導でメモリゲート電極部ＭＧが加熱されることで、実施の形態１の場合と同様に、上層絶縁膜および下層絶縁膜の劣化の熱回復や、電子やホールの局在化の是正により、消去特性、書き込み特性やリテンション特性を向上することができる。
【０１３８】
なお、本実施の形態において、制御ゲート電極部ＣＧに流れる電流の方向を交互に変えてもよい（実施の形態３参照）。
【０１３９】
また、本実施の形態において、制御ゲート電極部への加熱パルスの印加とメモリゲート電極部ＭＧへの消去パルスの印加を同時に行ってもよい。これにより、消去時間を短縮することができる。
【０１４０】
（実施の形態５）
本実施の形態においては、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧに電流を流すことによりメモリセルを加熱する。
【０１４１】
以下、図面を参照しながら本実施の形態の半導体装置について説明する。なお、半導体装置の構造および動作について、実施の形態１や４の場合と同様の構成および動作についてはその説明を省略する。よって、主に、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧと、電圧供給回路ＶＳおよびスイッチ回路ＳＣ１、ＳＣ２との関係や、消去動作について以下に説明する。
【０１４２】
図２８は、本実施の形態の半導体装置のメモリアレイの構成を示すブロック図である。図２８に示すように、メモリセルアレイ（１００９）は、複数のメモリセル領域ＭＡを有する。図２８においては、４つのメモリセル領域ＭＡ（ＭＡ１−１、ＭＡ１−２、ＭＡ２−１、ＭＡ２−２）が示されている。メモリセル領域ＭＡは、例えば、ｍ個×ｎ個のメモリセルよりなる。
【０１４３】
このメモリセル領域ＭＡの両側には、電圧供給回路領域ＶＳＡが設けられている。別の見方をすれば、メモリセル領域ＭＡ間には、電圧供給回路領域ＶＳＡが設けられている。
【０１４４】
この電圧供給回路領域ＶＳＡには、電圧供給回路ＶＳおよびスイッチ回路ＳＣ１、ＳＣ２が設けられている。この電圧供給回路ＶＳは、メモリセルに所定の電圧を供給する回路である。スイッチ回路ＳＣ１には、複数のスイッチ素子（ＳＷ１１〜ＳＷ１ｎ、ＳＷＣ１１〜ＳＷＣ１ｎ）が設けられている。また、スイッチ回路ＳＣ２には、複数のスイッチ素子（ＳＷ２１〜ＳＷ２ｎ、ＳＷＣ２１〜ＳＷＣ２ｎ）が設けられている。スイッチ素子は、例えば、ＭＩＳＦＥＴよりなる。なお、スイッチ素子として、複数の素子の組み合わせ（回路）を用いてもよい。
【０１４５】
具体的には、スイッチ素子ＳＷ１１〜ＳＷ１ｎは、メモリセル領域ＭＡ１−１のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのそれぞれと、電圧供給回路ＶＳ１−１との間に、それぞれ設けられている。このスイッチ素子ＳＷ１１〜ＳＷ１ｎを選択的にオンすることにより、メモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷ１１〜ＳＷ１ｎのすべてをオンし、メモリセル領域ＭＡ中のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのすべてに電圧を供給することもできる。また、スイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎは、メモリセル領域ＭＡ１−１の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのそれぞれと、電圧供給回路ＶＳ１−１との間に、それぞれ設けられている。このスイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎを選択的にオンすることにより、制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷＣ１１〜ＳＷＣ１ｎのすべてをオンし、メモリセル領域ＭＡ中の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのすべてに電圧を供給することもできる。スイッチ素子ＳＷ１１〜ＳＷ１ｎ、ＳＷＣ１１〜ＳＷＣ１ｎのオン、オフは、アドレスバッファ１００３、行デコーダ１００４または列デコーダ１００５などにより制御される。
【０１４６】
また、スイッチ素子ＳＷ２１〜ＳＷ２ｎは、メモリセル領域ＭＡ１−１のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのそれぞれと、隣の電圧供給回路ＶＳ１−２との間に、それぞれ設けられている。このスイッチ素子ＳＷ２１〜ＳＷ２ｎを選択的にオンすることにより、メモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷ２１〜ＳＷ２ｎのすべてをオンし、メモリセル領域ＭＡ中のメモリゲート電極部ＭＧ１、ＭＧ２…ＭＧｎのすべてに電圧を供給することもできる。また、スイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎは、メモリセル領域ＭＡ１−１の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのそれぞれと、隣の電圧供給回路ＶＳ１−２との間に、それぞれ設けられている。このスイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎを選択的にオンすることにより、制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのうち、選択されたメモリゲート電極部にのみ電圧を供給することができる。もちろん、スイッチ素子ＳＷＣ２１〜ＳＷＣ２ｎのすべてをオンし、メモリセル領域ＭＡ中の制御ゲート電極部ＣＧ１、ＣＧ２…ＣＧｎのすべてに電圧を供給することもできる。スイッチ素子ＳＷ２１〜ＳＷ２ｎ、ＳＷＣ２１〜ＳＷＣ２ｎのオン、オフは、アドレスバッファ１００３、行デコーダ１００４または列デコーダ１００５などにより制御される。
【０１４７】
このように、メモリセル領域ＭＡの両側に電圧供給回路ＶＳを設け、スイッチ素子（ＳＷ１１〜ＳＷ１ｎ、ＳＷＣ１１〜ＳＷＣ１ｎ、ＳＷ２１〜ＳＷ２ｎ、ＳＷＣ２１〜ＳＷＣ２ｎ）を介して接続することにより、ライン状のメモリゲート電極部ＭＧの両端部（１Ｓ、２Ｓ）やライン状の制御ゲート電極部ＣＧの両端部（１Ｓ、２Ｓ）に異なる電位を印加することができる。これにより、メモリゲート電極部ＭＧや制御ゲート電極部ＣＧに電流を流すことができ、メモリゲート電極部ＭＧや制御ゲート電極部ＣＧを加熱することができる。
【０１４８】
図２９は、本実施の形態の消去動作を模式的に示す断面図である。まず、制御ゲート電極部ＣＧに加熱パルスを印加するとともに、メモリゲート電極部ＭＧに消去兼加熱パルスを印加する。即ち、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図２８参照）。即ち、スイッチ素子ＳＷ１１〜ＳＷ１ｎ、ＳＷＣ１１〜ＳＷＣ１ｎのうち、すべておよび一部をオンし得る状態とする。また、スイッチ素子ＳＷ２１〜ＳＷ２ｎ、ＳＷＣ２１〜ＳＷＣ２ｎのうち、すべておよび一部をオンし得る状態とする。
【０１４９】
そして、例えば、図２９に示すように、選択セルの制御ゲート電極部ＣＧに接続されたスイッチ素子ＳＷＣ１をオン（ｏｎ）し、スイッチ素子ＳＷＣ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側（図２９においては、左側）の電圧供給回路ＶＳ１−１から選択セルの制御ゲート電極部ＣＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図２９においては、右側）の電圧供給回路ＶＳ１−２から、選択セルの制御ゲート電極部ＣＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡの制御ゲート電極部ＣＧの端部１Ｓに第１の電位（例えば、１Ｖ）の電圧を印加し、制御ゲート電極部ＣＧの端部２Ｓに第１の電位より低い第２の電位（例えば、０Ｖ）の電圧を印加する。
【０１５０】
加えて、消去兼加熱パルスを印加する。例えば、図２９に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。言い換えれば、メモリセル領域ＭＡ１−１の一方の側の電圧供給回路ＶＳ１−１から選択セルのメモリゲート電極部ＭＧの端部１Ｓに電位を供給し、メモリセル領域ＭＡ１−１の他方の側の電圧供給回路ＶＳ１−２から、選択セルのメモリゲート電極部ＭＧの端部２Ｓに電位を供給する。具体的に、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第１の電位（例えば、１３Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第１の電位より低い第２の電位（例えば、１２Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧに電流が流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【０１５１】
そして、メモリゲート電極部ＭＧ側のソース領域ＭＳを０Ｖと、制御ゲート電極部ＣＧ側のドレイン領域ＭＤを０Ｖと、半導体基板（１００、ｐ型ウエルＰＷ）を０Ｖとする。ここで、前述したとおり制御ゲート電極部ＣＧには、１Ｖ〜０Ｖの電圧が印加されており、また、メモリゲート電極部ＭＧの端部に印加されている第１の電位（例えば、１３Ｖ）および第２の電位（例えば、１２Ｖ）は、消去電位、即ち、消去動作に必要なメモリゲート電極部ＭＧの電位以上の電位である。よって、メモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にＦＮトンネル現象によりホールｈが注入される。このように、電圧給電回路ＶＳ１−１と電圧給電回路ＶＳ１−２との間のメモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧに電流ｉを流しながら、加熱をしつつ、消去を行う。なお、この際も、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。
【０１５２】
その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、制御ゲート電極部ＣＧへの加熱パルスの印加やメモリゲート電極部ＭＧへの消去兼加熱パルスの印加を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【０１５３】
このように、本実施の形態においては、消去動作時において、制御ゲート電極部およびメモリゲート電極部に加熱パルスを印加したので、メモリセルが加熱される。これにより、実施の形態１の場合と同様に、消去速度を向上することができる。即ち、制御ゲート電極部ＣＧおよびメモリゲート電極部ＭＧを加熱することで、メモリゲート電極部ＭＧが加熱され、メモリゲート電極部ＭＧから注入したホールの伝導が加速される。これにより、消去速度を向上させることができる。
【０１５４】
また、メモリゲート電極部ＭＧ等が加熱されることで、実施の形態１の場合と同様に、上層絶縁膜および下層絶縁膜の劣化の熱回復や、電子やホールの局在化の是正により、消去特性、書き込み特性やリテンション特性を向上することができる。
【０１５５】
なお、本実施の形態において、制御ゲート電極部ＣＧやメモリゲート電極部ＭＧに流れる電流の方向を交互に変えてもよい（実施の形態３参照）。
【０１５６】
また、本実施の形態においては、制御ゲート電極部ＣＧへの加熱パルスの印加と、メモリゲート電極部ＭＧへの消去兼加熱パルスの印加を同時に行ったので、消去時間を短縮することができる。なお、本実施の形態において、制御ゲート電極部ＣＧへの加熱パルスの印加と、メモリゲート電極部ＭＧへの消去兼加熱パルスの印加を別工程で行ってもよい。
【０１５７】
また、本実施の形態においては、１本のメモリゲート電極部ＭＧ毎の消去を行ったが、もちろん、メモリセル領域ＭＡのメモリゲート電極部ＭＧをすべて選択することにより、メモリセル領域ＭＡのメモリセルを一括して消去してもよい。また、複数のメモリセル領域ＭＡを一括して消去してもよい。
【０１５８】
（実施の形態６）
本実施の形態においては、消去対象のメモリゲート電極部ＭＧの近傍のメモリゲート電極部ＭＧを加熱し、熱伝導により、消去対象のメモリゲート電極部ＭＧを加熱する。
【０１５９】
以下、図面を参照しながら本実施の形態の半導体装置について説明する。なお、半導体装置の構造および動作について、実施の形態１や５の場合と同様の構成および動作についてはその説明を省略する。よって、主に、消去対象のメモリゲート電極部ＭＧとその近傍のメモリゲート電極部ＭＧとの関係および消去動作について以下に説明する。
【０１６０】
図３０は、本実施の形態の半導体装置のメモリアレイの構成を示すブロック図である。図３０に示すブロック図の各構成は、実施の形態５（図２８）の場合と同様である。図３１は、本実施の形態の消去動作を模式的に示す断面図である。
【０１６１】
例えば、図３０に示す、メモリセル領域ＭＡのメモリゲート電極部ＭＧ１に接続されているメモリセルを一括消去する場合、メモリゲート電極部ＭＧ２を加熱してもよい。図３１は、本実施の形態の消去動作を模式的に示す断面図である。
【０１６２】
まず、メモリゲート電極部ＭＧ２に加熱パルスを印加する。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図３０参照）。そして、消去対象（選択セル、ＭＧ１）の近傍のメモリゲート電極部ＭＧ２に接続されたスイッチ素子（ＳＷ１２）をオン（ｏｎ）し、スイッチ素子（ＳＷ２２）をオン（ｏｎ）する。
【０１６３】
そして、例えば、図３１に示すように、メモリセル領域ＭＡのメモリゲート電極部ＭＧ２の端部（１Ｓ）に第１の電位（例えば、１Ｖ）の電圧を印加し、メモリゲート電極部ＭＧ２の端部（２Ｓ）に第１の電位より低い第２の電位（例えば、０Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡのメモリゲート電極部ＭＧ２に電流が流れ、ジュール熱を発生させることができる。そして、熱伝導により、消去対象のメモリゲート電極部ＭＧ１が加熱される。
【０１６４】
加えて、メモリゲート電極部ＭＧ１に消去パルスを印加する。つまり、消去対象（選択セル）の近傍のメモリゲート電極部ＭＧ２に接続されたスイッチ素子（ＳＷ１２）をオン（ｏｎ）し、スイッチ素子（ＳＷ２２）をオン（ｏｎ）した状態で、消去対象（選択セル）のメモリゲート電極部ＭＧ１に消去パルスを印加する。
【０１６５】
つまり、メモリゲート電極部ＭＧ１に接続されたスイッチ素子（ＳＷ１１）をオン（ｏｎ）し、スイッチ素子（ＳＷ２１）をオン（ｏｎ）する。そして、例えば、図３１に示すように、消去対象のメモリゲート電極部ＭＧ１に１３Ｖの電圧を印加し、制御ゲート電極部ＣＧに０Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳを０Ｖと、制御ゲート電極部ＣＧ側のドレイン領域ＭＤを０Ｖと、半導体基板（１００、ｐ型ウエルＰＷ）を０Ｖとする。これによりメモリゲート電極部ＭＧ側から窒化シリコン膜（電荷蓄積部、１０７）にＦＮトンネル現象によりホールを注入することで消去を行う。ただし、制御ゲート電極部ＣＧ側のドレイン領域ＭＤは電気的にＯｐｅｎ状態としてもよい。また。制御ゲート電極部ＣＧに１Ｖ程度の電位を印加してもよい。このように、メモリゲート電極部ＭＧ１に接続された複数のセル（選択セル）を一括して消去することができる。
【０１６６】
その後、ベリファイ動作によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、メモリゲート電極部ＭＧ２への加熱パルスの印加およびメモリゲート電極部ＭＧ１への消去パルスの印加を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【０１６７】
このように、消去対象のメモリゲート電極部ＭＧ（ここでは、ＭＧ１）の近傍のメモリゲート電極部ＭＧ（ここでは、ＭＧ２）を加熱し、熱伝導により、消去対象のメモリゲート電極部ＭＧを加熱してもよい。この場合も、メモリゲート電極部ＭＧから注入したホールの伝導が加速され、消去速度を向上させることができる。
【０１６８】
また、熱伝導による消去対象のメモリゲート電極部ＭＧの加熱により、実施の形態１の場合と同様に、上層絶縁膜および下層絶縁膜の劣化の熱回復や、電子やホールの局在化の是正により、消去特性、書き込み特性やリテンション特性を向上することができる。
【０１６９】
また、本実施の形態においては、加熱パルスと消去パルスを同時に印加するため、消去時間を短縮することができる。
【０１７０】
なお、本実施の形態においては、メモリゲート電極部ＭＧ２に加熱パルスを印加しつつ、消去対象のメモリゲート電極部ＭＧ１に消去パルスを印加したが、消去対象のメモリゲート電極部ＭＧ１に消去兼加熱パルスを印加してもよい（実施の形態２参照）。
【０１７１】
また、消去対象のメモリゲート電極部ＭＧ１の近傍のメモリゲート電極部ＭＧ２への電位の印加（加熱パルスの印加、Ｓｔ１）を行った後、消去対象のメモリゲート電極部ＭＧ１への電位の印加（消去パルスの印加、Ｓｔ２）を行ってもよい。この際、消去対象のメモリゲート電極部ＭＧ１への電位の印加を消去兼加熱パルスの印加（Ｓｔ２）としてもよい。
【０１７２】
また、消去対象のメモリセル群（メモリゲート電極部ＭＧ１）の近傍のメモリセル群の制御ゲート電極部（例えば、ＣＧ２）に加熱パルスを印加してもよい。
【０１７３】
また、上記メモリゲート電極部ＭＧ２や制御ゲート電極部ＣＧ２に流れる電流の方向を交互に変えてもよい（実施の形態３参照）。
【０１７４】
また、上記メモリゲート電極部ＭＧ１と制御ゲート電極部ＣＧ２に同時に電流を流す場合において、それぞれに流れる電流の方向が逆方向となるように、電位を印加してもよい。
【０１７５】
また、本実施の形態においては、消去対象のメモリゲート電極部ＭＧを１本としたが、２本としてもよい。また、加熱用のメモリセルからの熱伝導が及ぶ範囲において、消去対象のメモリゲート電極部ＭＧを複数本としてもよい。
【０１７６】
（実施の形態７）
本実施の形態においては、実施の形態１（図１〜図６）で説明した半導体装置の製造工程の一例を示すとともに、実施の形態１で説明した半導体装置の構造をより明確にする。
【０１７７】
図３２〜図４３は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１７８】
半導体装置の製造フローは、ウエルおよび素子分離領域の形成ステップ（ＰＳＴ１）、制御ゲート電極部の形成ステップ（ＰＳＴ２）、メモリゲート電極部および電荷蓄積膜の形成ステップ（ＰＳＴ３）およびコンタクト（プラグ）および配線の形成ステップ（ＰＳＴ４）を有する。以下に、詳細に説明する。
【０１７９】
まず、図３２に示すように、半導体基板１００として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板を準備する。次いで、図３３および図３４に示すように、素子分離領域１０３およびｐ型ウエルＰＷを形成する。例えば、フォトリソグラフィ技術およびドライエッチング技術を用いて、半導体基板１００をエッチングすることにより、深さが１５０ｎｍ程度の素子分離溝を形成する。次いで、素子分離溝の内部を含む半導体基板１００上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。次いで、半導体基板１００中に、ｐ型ウエルＰＷを形成する。例えば、酸化シリコン膜をスルー膜として、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ型ウエルＰＷを形成する。素子分離領域１０３により区画された、ｐ型ウエルＰＷの露出領域が、活性領域となる（図４のハッチング部参照）。
【０１８０】
次いで、図３５に示すように、半導体基板１００上に、絶縁膜１１３を形成する。例えば、半導体基板１００上に、２ｎｍ程度の酸化シリコン膜を熱酸化により形成する。次いで、絶縁膜１１３上に制御ゲート電極部ＣＧを形成する。例えば、絶縁膜１１３および素子分離領域１０３上に、ＣＶＤ法などを用いて１２０ｎｍ程度のポリシリコン膜を形成する。次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、領域ＭＭＡの両側にポリシリコン膜を残存させる。
【０１８１】
次いで、図３６に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）を形成する。まず、制御ゲート電極部ＣＧを含む半導体基板１００上に、下層絶縁膜１０６として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜をＣＶＤ法などを用いて形成してもよい。次いで、下層絶縁膜１０６上に、中層絶縁膜１０７として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、６ｎｍ程度の膜厚で堆積する。この中層絶縁膜１０７が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１０７上に、上層絶縁膜１０８を形成する。この上層絶縁膜１０８は、例えば、中層絶縁膜１０７上に形成された酸窒化シリコン膜１０８ａと、この上に形成された窒化シリコン膜１０８ｂと、この上に形成された酸化シリコン膜１０８ｃとの積層膜よりなる。酸窒化シリコン膜１０８ａをＣＶＤ法により、９ｎｍ程度の膜厚で堆積し、次いで、窒化シリコン膜１０８ｂをＣＶＤ法により、３ｎｍ程度の膜厚で堆積し、次いで、酸化シリコン膜１０８ｃをＣＶＤ法により、１ｎｍ程度の膜厚で堆積する。これにより、下層絶縁膜１０６、中層絶縁膜１０７および上層絶縁膜１０８からなる絶縁膜ＯＮＯを形成することができる。
【０１８２】
次いで、図３７に示すように、絶縁膜ＯＮＯ（１０６、１０７、１０８）上にメモリゲート電極部ＭＧとなる導電性膜１０９を形成する。例えば、絶縁膜ＯＮＯ（１０６、１０７、１０８）上に、導電性膜１０９として、ＣＶＤ法などを用いて４０ｎｍ程度のポリシリコン膜を堆積する。
【０１８３】
次いで、図３８に示すように、制御ゲート電極部ＣＧの側壁部に、サイドウォール状のメモリゲート電極部ＭＧを形成する。
【０１８４】
例えば、ポリシリコン膜をエッチバックする。このエッチバック工程では、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極部ＣＧの側壁部に、絶縁膜ＯＮＯを介して、ポリシリコン膜を、サイドウォール状（側壁膜状）に残存させることができる。制御ゲート電極部ＣＧの両側のポリシリコン膜のうち一方が、メモリゲート電極部ＭＧとなる。なお、他方のサイドウォール状のポリシリコン膜をＳＰとする。
【０１８５】
次いで、図３９に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、ポリシリコン膜ＳＰを除去する。
【０１８６】
次いで、メモリゲート電極部ＭＧをマスクとして、絶縁膜ＯＮＯ（１０６、１０７、１０８）をエッチングする。これにより、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間および制御ゲート電極部ＣＧとメモリゲート電極部ＭＧとの間に絶縁膜ＯＮＯ（１０６、１０７、１０８）が残存する（図４０）。
【０１８７】
次いで、図４１および図４２に示すように、ソース領域ＭＳおよびドレイン領域ＭＤを形成する。
【０１８８】
例えば、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧをマスクとして、半導体基板１００（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域１１１ａ、１１９ａを形成する。この際、ｎ−型半導体領域１１１ａは、メモリゲート電極部ＭＧの側壁に自己整合して形成される。また、ｎ−型半導体領域１１９ａは、制御ゲート電極部ＣＧの側壁に自己整合して形成される（図４１）。
【０１８９】
次いで、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧの側壁部に、サイドウォール膜（側壁絶縁膜）ＳＷを形成する。例えば、メモリゲート電極部ＭＧおよび制御ゲート電極部ＣＧ上を含む半導体基板１００上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積する。この酸化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、サイドウォール膜ＳＷを形成する。次いで、メモリゲート電極部ＭＧと制御ゲート電極部ＣＧと側壁絶縁膜ＳＷをマスクとして、半導体基板１００（ｐ型ウエルＰＷ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域１１１ｂ、１１９ｂを形成する。この際、ｎ＋型半導体領域１１１ｂ、１１９ｂは、サイドウォール膜ＳＷに自己整合して形成される。このｎ＋型半導体領域１１１ｂは、ｎ−型半導体領域１１１ａよりも不純物濃度が高く、接合の深さが深い。また、ｎ＋型半導体領域１１９ｂは、ｎ−型半導体領域１１９ａよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域１１１ａとｎ＋型半導体領域１１１ｂからなるソース領域ＭＳが形成され、ｎ−型半導体領域１１９ａとｎ＋型半導体領域１１９ｂからなるドレイン領域ＭＤが形成される（図４２）。
【０１９０】
次いで、図４３に示すように、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
【０１９１】
例えば、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ上に、金属膜（図示せず）を形成し、半導体基板１００に対して熱処理を施すことによって、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤと上記金属膜とを反応させる。これにより、制御ゲート電極部ＣＧ、メモリゲート電極部ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ上に、それぞれ金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【０１９２】
この後、制御ゲート電極部ＣＧやメモリゲート電極部ＭＧなどの上方に、層間絶縁膜として酸化シリコン膜１２４をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜１２４中に、プラグ（図示せず）を形成し、さらに、酸化シリコン膜１２４上に、配線１２５を形成する（図１参照）。プラグは、例えば、層間絶縁膜中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線１２５は、例えば、酸化シリコン膜１２４上に、導電性膜を堆積し、パターニングすることにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、２層以上の配線を形成してもよい。
【０１９３】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【０１９４】
（実施の形態８）
上記実施の形態１〜７においては、いわゆるスプリットゲート型のメモリセルを例に説明したが、他の型のメモリセルを用いてもよい。
【０１９５】
図４４は、本実施の形態の半導体装置を示す断面図である。図４４に示す半導体装置は、いわゆる１トランジスタ型のＭＯＮＯＳメモリセルである。
【０１９６】
図４４に示すように、メモリセル（素子）は、メモリゲート電極部ＭＧを有するトランジスタからなる。
【０１９７】
具体的に、メモリセルは、半導体基板１００（ｐ型ウエルＰＷ）の上方に配置されたメモリゲート電極部ＭＧを有する。例えば、このメモリゲート電極部ＭＧは、シリコン膜よりなる。そして、メモリセルは、さらに、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置された絶縁膜ＯＮＯ（１０６、１０７、１０８）を有する。絶縁膜ＯＮＯは、例えば、実施の形態１の場合と同様に、下層絶縁膜１０６と、その上の中層絶縁膜１０７と、その上の上層絶縁膜１０８よりなる。中層絶縁膜１０７は、電荷蓄積部となる。下層絶縁膜１０６は、例えば、酸化シリコン膜よりなる。中層絶縁膜１０７は、例えば、窒化シリコン膜よりなる。上層絶縁膜１０８は、例えば、中層絶縁膜１０７上に形成された酸窒化シリコン膜１０８ａと、この上に形成された窒化シリコン膜１０８ｂと、この上に形成された酸化シリコン膜１０８ｃとの積層膜よりなる。
【０１９８】
絶縁膜ＯＮＯ（１０６、１０７、１０８）は、メモリゲート電極部ＭＧと半導体基板１００（ｐ型ウエルＰＷ）との間に配置されている。
【０１９９】
また、メモリセルは、さらに、メモリゲート電極部ＭＧの両側のｐ型ウエルＰＷ中に形成されたソース領域ＭＳ、ドレイン領域ＭＤを有する。また、メモリゲート電極部ＭＧの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。
【０２００】
ソース領域ＭＳ、ドレイン領域ＭＤは、それぞれｎ＋型半導体領域１１９ｂとｎ−型半導体領域１１９ａよりなる。ｎ−型半導体領域１１９ａは、メモリゲート電極部ＭＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域１１９ｂは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成され、ｎ−型半導体領域１１９ａよりも接合深さが深くかつ不純物濃度が高い。このような、低濃度半導体領域および高濃度半導体領域よりなるソース、ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
【０２０１】
なお、ソース領域ＭＳ、ドレイン領域ＭＤ（ｎ＋型半導体領域１１９ｂ）上には、金属シリサイド膜ＳＩＬが形成されている。
【０２０２】
また、メモリセル上には、層間絶縁膜として酸化シリコン膜１２４が形成されている。この酸化シリコン膜１２４上には、配線１２５等が形成される（図１等参照、ただし、ＣＧは存在しない）。なお、図４５は、１トランジスタ型のＭＯＮＯＳのメモリセルアレイの一例を示す回路図である。図示するように、メモリセルＭＣは、メモリゲート電極部と電荷蓄積部とを有する。ＷＬは、ワード線である。また、ＶＳＳＬは、ドレイン領域と接続される接地電位線を示す。また、ＳＢＬは、ソース領域と接続されるソースビット線を示す。例えば、このように、本実施の形態においても、複数のメモリセルがアレイ状に形成されている。
【０２０３】
なお、本実施の形態においては、ｎ−ＭＯＳタイプのメモリセルについて詳細に説明したが、ｐ−ＭＯＳタイプのメモリセルにおいても、本実施の形態の構成とすることで、ｎ−ＭＯＳタイプのメモリセルと同様の効果を奏する。
【０２０４】
（動作）
次いで、メモリセルの基本的な動作の一例について説明する。メモリセルの動作として、（１）読み出し動作、（２）書き込み動作、（３）消去動作の３つの動作について説明する。ただし、これらの動作の定義には種々のものがあり、特に消去動作と書き込み動作については、逆の動作として定義されることもある。
【０２０５】
本実施の形態においても、複数のメモリセルがアレイ状に形成され、実施の形態１（図７、図８）と同様に、複数のメモリセル領域ＭＡ（ＭＡ１−１、ＭＡ１−２、ＭＡ２−１、ＭＡ２−２）が示されている。メモリセル領域ＭＡは、例えば、ｍ個×ｎ個のメモリセルよりなる。ここでは、図７を参照しながら説明する。
【０２０６】
（１）読み出し動作
メモリセル領域ＭＡ（例えば、ＭＡ１−１）のうち、選択セルの記憶情報（データ）を読み出す場合、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を無効化する（ディスイネーブルとする）。
【０２０７】
即ち、メモリセル領域ＭＡ１−１の一方の側（図７においては、左側）の電圧供給回路ＶＳ１−１からのみ選択セルのメモリゲート電極部ＭＧに電位を供給し、メモリセル領域ＭＡ１−１の他方の側（図７においては、右側）の電圧供給回路ＶＳ１−２からは、選択セルのメモリゲート電極部ＭＧに電位を供給しない。
【０２０８】
そして、例えば、ドレイン領域ＭＤおよび半導体基板１００（ｐ型ウエルＰＷ）に０Ｖを印加し、ソース領域ＭＳに１．８Ｖを印加し、メモリゲート電極部ＭＧを所定の電位（すなわち、書き込み状態のしきい値と消去状態のしきい値の中間電位、例えば、３Ｖ程度）とすることで、保持していた電荷情報を電流として読み出すことができる。
【０２０９】
（２）書き込み動作
メモリセル領域ＭＡ（例えば、ＭＡ１−１）のうち、選択セルに記憶情報（データ）を書込む場合、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を無効化する（ディスイネーブルとする）。
【０２１０】
そして、例えば、ソース領域ＭＳおよび半導体基板１００（ｐ型ウエルＰＷ）に０Ｖを印加し、ドレイン領域ＭＤに４．５Ｖを印加し、メモリゲート電極部ＭＧに書き込み電位（例えば、９Ｖ程度）を印加する。これにより、発生したホットエレクトロンを電荷蓄積部となる中層絶縁膜１０７に注入する。この書き込み方式は、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式と呼ばれる。
【０２１１】
（３）消去動作
本実施の形態の消去動作においても、実施の形態１の場合と同様に、メモリゲート電極部ＭＧに電流を流し、メモリゲート電極部ＭＧを加熱する動作（ステップ）を含む。即ち、前述したように、メモリセル領域ＭＡの両側の電圧供給回路ＶＳにより、ライン状のメモリゲート電極部ＭＧの両端部（１Ｓ、２Ｓ）に異なる電位を印加することで、メモリゲート電極部ＭＧを加熱する。
【０２１２】
まず、加熱パルスを印加する（Ｓｔ１）。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図７、図８参照）。
【０２１３】
例えば、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。これにより、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第１の電位（例えば、１Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第１の電位より低い第２の電位（例えば、０Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧに電流が流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【０２１４】
次いで、消去パルスを印加する（Ｓｔ２）。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を無効化する（ディスイネーブルとする、図７、図８参照）。例えば、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオフ（ｏｆｆ）する。そして、例えば、メモリゲート電極部ＭＧに１３Ｖの電圧を印加し、ソース領域ＭＳに０Ｖを、ドレイン領域ＭＤに０Ｖを印加する。これによりメモリゲート電極部ＭＧ側から窒化シリコン膜１０７（電荷蓄積部）にＦＮトンネル現象によりホールを注入することで消去を行う（ＦＮトンネル方式）。このように、メモリゲート電極部ＭＧから窒化シリコン膜１０７（電荷蓄積部）にホールを注入することでメモリゲート電極部ＭＧに接続されているメモリセルを一括して消去することができる。
【０２１５】
その後、ベリファイ動作（Ｓｔ３）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度加熱パルスの印加（Ｓｔ１）および消去パルスの印加（Ｓｔ２）を行う。このように、所望のしきい値に到達するまで、加熱パルスの印加（Ｓｔ１）、消去パルスの印加（Ｓｔ２）およびベリファイ（Ｓｔ３）を繰返す。所望のしきい値に到達した場合には、消去終了となる。
【０２１６】
このように、本実施の形態においても、消去動作時において、加熱パルスを印加するステップ（Ｓｔ１）を設けたので、実施の形態１の場合と同様に消去速度を向上することができる。
【０２１７】
また、メモリゲート電極部ＭＧを加熱することで、実施の形態１の場合と同様に、上層絶縁膜および下層絶縁膜の劣化の熱回復や、電子やホールの局在化の是正により、消去特性、書き込み特性やリテンション特性を向上することができる。
【０２１８】
なお、本実施の形態においては、実施の形態１と同様に、加熱パルスと消去パルスを別ステップで印加しているが、本実施の形態においても、実施の形態２と同様に、加熱兼消去パルスを印加してもよい。また、実施の形態３と同様に、加熱用の電流を流す向きを変えてもよい。さらに、実施の形態６と同様に、消去対象のメモリゲート電極部ＭＧの近傍のメモリゲート電極部ＭＧに電流を流すことで、消去対象のメモリゲート電極部ＭＧの加熱をアシストしてもよい。
【０２１９】
このように、本実施の形態の半導体装置（１トランジスタ型のＭＯＮＯＳメモリ）においても、上記実施の形態の各構成（加熱ステップ）を適用することで、それぞれの実施の形態の効果を奏することができる。
【０２２０】
（実施の形態９）
実施の形態１においては、消去動作時に加熱パルスを印加したが、書き込み動作時に加熱パルスを印加してもよい。本実施の形態の書き込み動作においては、メモリゲート電極部ＭＧに電流を流し、メモリゲート電極部ＭＧを加熱する動作（ステップ）を含む。即ち、前述したように、メモリゲート電極部ＭＧの両側の電圧供給回路ＶＳにより、ライン状のメモリゲート電極部ＭＧの両端部（１Ｓ、２Ｓ）に異なる電位を印加することで、メモリゲート電極部ＭＧを加熱する。
【０２２１】
以下、図面を参照しながら本実施の形態の半導体装置について説明する。なお、半導体装置の構造および動作について、実施の形態１の場合と同様の構成および動作についてはその説明を省略する。よって、主に、書き込み動作について以下に説明する。
【０２２２】
図４６は、本実施の形態の消去動作を模式的に示す断面図である。なお、本実施の形態においても、複数のメモリセルがアレイ状に形成され、実施の形態１（図７、図８）と同様に、複数のメモリセル領域ＭＡ（ＭＡ１−１、ＭＡ１−２、ＭＡ２−１、ＭＡ２−２）が示されている。メモリセル領域ＭＡは、例えば、ｍ個×ｎ個のメモリセルよりなる。ここでは、図７も参照しながら説明する。
【０２２３】
まず、加熱パルスを印加する（Ｓｔ１）。これにより、スイッチ回路ＳＣ１１−１を有効化し（イネーブルとし）、スイッチ回路ＳＣ２１−１を有効化する（イネーブルとする、図７、図８参照）。
【０２２４】
そして、例えば、図４６（Ｓｔ１）に示すように、選択セルのメモリゲート電極部ＭＧに接続されたスイッチ素子ＳＷ１をオン（ｏｎ）し、スイッチ素子ＳＷ２をオン（ｏｎ）する。そして、メモリセル領域ＭＡのメモリゲート電極部ＭＧの端部１Ｓに第１の電位（例えば、１Ｖ）の電圧を印加し、メモリゲート電極部ＭＧの端部２Ｓに第１の電位より低い第２の電位（例えば、０Ｖ）の電圧を印加する。これによりメモリセル領域ＭＡの選択されたメモリゲート電極部ＭＧに電流が流れ、ジュール熱を発生させることができる。これにより、メモリセル領域ＭＡの選択セルを加熱することができる。
【０２２５】
次いで、ＳＳＩパルスを印加する（Ｓｔ２）。例えば、実施の形態１において、図１０を参照しながら説明したように、メモリゲート電極部ＭＧに９．５Ｖの電圧を印加し、制御ゲート電極部ＣＧに０．９Ｖの電圧を印加し、メモリゲート電極部ＭＧ側のソース領域ＭＳに５．７Ｖを、制御ゲート電極部ＣＧ側のドレイン領域ＭＤにソース領域より低い電位、例えば０．３Ｖを印加する（図４６（Ｓｔ２））。半導体基板１００（ｐ型ウエルＰＷ）は、０Ｖである。これによりメモリゲート電極部ＭＧの制御ゲート電極部ＣＧ側の端部に集中的に電子の注入が行なわれる。
【０２２６】
その後、ベリファイ動作（Ｓｔ３）によりメモリセルが所望のしきい値に到達したか否かを検証する。所望のしきい値に到達していない場合には、再度加熱パルスを印加し、さらに、ＳＳＩパルスを印加する。このように、所望のしきい値に到達するまで、ベリファイと加熱パルスの印加とＳＳＩパルスの印加を繰返す。所望のしきい値に到達した場合には、書き込み終了となる。
【０２２７】
なお、本実施の形態においては、実施の形態１と同様に、加熱パルスとＳＳＩパルスを別ステップで印加しているが、本実施の形態においても、実施の形態２と同様に、加熱兼ＳＳＩパルスを印加してもよい。また、実施の形態３と同様に、加熱用の電流を流す向きを変えてもよい。また、実施の形態４、５と同様に、制御ゲート電極部ＣＧに加熱パルスを印加してもよい。
【０２２８】
このように、本実施の形態においては、書き込み動作時において、加熱パルスを印加するステップ（Ｓｔ１）を設けたので、書き込み動作時の加熱により中層絶縁膜（電荷蓄積部、１０７）に注入された電子の局在化が解消され、電荷（電子、ホール）の分布が均一化される。このため、書き込み特性やリテンション特性を向上させることができる。
【０２２９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２３０】
例えば、上記実施の形態において、ゲート電極部の端部（１Ｓ、２Ｓ）は、最外端である必要はなく、ゲート電極部の最外端から所定の距離内側に位置していてもよい。また、ゲート電極部を部分的に加熱してもよい。例えば、ゲート電極部の途中の部分を端部（１Ｓ）とし、この端部から所定の距離離れた位置を端部（２Ｓ）とし、これらの間に電流を流すことによりゲート電極部を加熱しつつ、熱伝導によりゲート電極部の全体を加熱してもよい。
【０２３１】
［付記１］
半導体基板に設けられた、第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、
前記第１メモリセルアレイ領域の一方の側に配置された第１電圧供給回路と、
前記第１メモリセルアレイ領域の他方の側であって、前記第１メモリセルアレイ領域と前記第２メモリセルアレイ領域との間に配置された第２電圧供給回路と、
前記第１メモリセルアレイ領域と第１電圧供給回路との間に配置された第１スイッチ回路と、
前記第１メモリセルアレイ領域と第２電圧供給回路との間に配置された第２スイッチ回路と、
前記第１メモリセルアレイ領域に設けられた複数のゲート電極部と、
前記複数のゲート電極部のそれぞれと前記半導体基板との間に配置された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
を有し、
前記複数のゲート電極部は、それぞれ、第１端から第２端へ第１方向に沿って延在し、
第１スイッチ回路は、前記複数のゲート電極部のそれぞれの前記第１端と前記第１電圧供給領域との間に設けられた複数の第１スイッチ素子を有し、
第２スイッチ回路は、前記複数のゲート電極部のそれぞれの前記第２端と前記第２電圧供給領域との間に設けられた複数の第２スイッチ素子を有する、半導体装置。
【０２３２】
［付記２］
付記１記載の半導体装置において、
前記第１スイッチ回路および前記第２スイッチ回路を有効化し、前記複数のゲート電極部のうち少なくとも１つのゲート電極部の前記第１端に第１電位を印加し、前記第２端に前記第１電位より低い第２電位を印加することにより、前記ゲート電極部の延在方向に電流を流し、
前記ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【０２３３】
［付記３］
付記２記載の半導体装置において、
前記ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【０２３４】
［付記４］
付記３記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第３電位以上の消去電位の印加は、前記第１期間後の第２期間に行われる、半導体装置。
【０２３５】
［付記５］
付記３記載の半導体装置において、
前記第１電位および前記第２電位は、前記第３電位以上の電位であり、
前記ゲート電極部の延在方向に電流を流しつつ、前記ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【０２３６】
［付記６］
付記５記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第１期間後の第２期間において、前記ゲート電極部の前記第１端に前記第２電位を印加し、前記ゲート電極部の前記第２端に前記第１電位を印加することにより、前記第１期間の場合とは、逆方向に電流を流す、半導体装置。
【０２３７】
［付記７］
半導体基板に設けられた、第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、
前記第１メモリセルアレイ領域の一方の側に配置された第１電圧供給回路と、
前記第１メモリセルアレイ領域の他方の側であって、前記第１メモリセルアレイ領域と前記第２メモリセルアレイ領域との間に配置された第２電圧供給回路と、
前記第１メモリセルアレイ領域と第１電圧供給回路との間に配置された第１スイッチ回路と、
前記第１メモリセルアレイ領域と第２電圧供給回路との間に配置された第２スイッチ回路と、
前記第１メモリセルアレイ領域に設けられた複数の第１ゲート電極部と、
前記複数の第１ゲート電極部のそれぞれと第１絶縁膜を介して配置された複数の第２ゲート電極部と、
前記複数の第２ゲート電極部のそれぞれと前記半導体基板との間に配置された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
を有し、
前記複数の第２ゲート電極部は、それぞれ、第１端から第２端へ第１方向に沿って延在し、
第１スイッチ回路は、前記複数の第２ゲート電極部のそれぞれの前記第１端と前記第１電圧供給領域との間に設けられた複数の第１スイッチ素子を有し、
第２スイッチ回路は、前記複数の第２ゲート電極部のそれぞれの前記第２端と前記第２電圧供給領域との間に設けられた複数の第２スイッチ素子を有する、半導体装置。
【０２３８】
［付記８］
付記７記載の半導体装置において、
前記第１スイッチ回路および前記第２スイッチ回路を有効化し、前記複数の第２ゲート電極部のうち少なくとも１つの第２ゲート電極部の前記第１端に第１電位を印加し、前記第２端に前記第１電位より低い第２電位を印加することにより、前記第２ゲート電極部の延在方向に電流を流し、
前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【０２３９】
［付記９］
付記８記載の半導体装置において、
前記第２ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記第２ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【０２４０】
［付記１０］
付記７記載の半導体装置において、
前記第２絶縁膜は、下層膜、前記電荷蓄積部である中層膜および上層膜を有し、
前記上層膜は、窒素を含有する膜を有する、半導体装置。
【０２４１】
［付記１１］
付記１０記載の半導体装置において、
前記上層膜は、前記中層膜上に形成された酸窒化シリコン膜と、前記酸窒化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有する、半導体装置。
【０２４２】
［付記１２］
付記９記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第３電位以上の消去電位の印加は、前記第１期間後の第２期間に行われる、半導体装置。
【０２４３】
［付記１３］
付記９記載の半導体装置において、
前記第１電位および前記第２電位は、前記第３電位以上の電位であり、
前記第２ゲート電極部の延在方向に電流を流しつつ、前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【０２４４】
［付記１４］
付記９記載の半導体装置において、
前記第１電位および前記第２電位の印加は、第１期間に行われ、
前記第１期間後の第２期間において、前記第２ゲート電極部の前記第１端に前記第２電位を印加し、前記第２ゲート電極部の前記第２端に前記第１電位を印加することにより、前記第１期間の場合とは、逆方向に電流を流す、半導体装置。
【０２４５】
［付記１５］
半導体基板に設けられた、第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、
前記第１メモリセルアレイ領域の一方の側に配置された第１電圧供給回路と、
前記第１メモリセルアレイ領域の他方の側であって、前記第１メモリセルアレイ領域と前記第２メモリセルアレイ領域との間に配置された第２電圧供給回路と、
前記第１メモリセルアレイ領域と第１電圧供給回路との間に配置された第１スイッチ回路と、
前記第１メモリセルアレイ領域と第２電圧供給回路との間に配置された第２スイッチ回路と、
前記第１メモリセルアレイ領域に設けられた複数の第１ゲート電極部と、
前記複数の第１ゲート電極部のそれぞれと第１絶縁膜を介して配置された複数の第２ゲート電極部と、
前記複数の第２ゲート電極部のそれぞれと前記半導体基板との間に配置された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
を有し、
前記複数の第１ゲート電極部は、それぞれ、第１端から第２端へ第１方向に沿って延在し、
第１スイッチ回路は、前記複数の第１ゲート電極部のそれぞれの前記第１端と前記第１電圧供給領域との間に設けられた複数の第１スイッチ素子を有し、
第２スイッチ回路は、前記複数の第１ゲート電極部のそれぞれの前記第２端と前記第２電圧供給領域との間に設けられた複数の第２スイッチ素子を有する、半導体装置。
【０２４６】
［付記１６］
付記１５記載の半導体装置において、
前記第１スイッチ回路および前記第２スイッチ回路を有効化し、前記複数の第１ゲート電極部のうち少なくとも１つの第１ゲート電極部の前記第１端に第１電位を印加し、前記第２端に前記第１電位より低い第２電位を印加することにより、前記第１ゲート電極部の延在方向に電流を流し、
前記第２ゲート電極部から前記電荷蓄積部へホールを注入することにより、前記電荷蓄積部に蓄積された電子を消去する、半導体装置。
【０２４７】
［付記１７］
付記１６記載の半導体装置において、
前記第２ゲート電極部から前記電荷蓄積部への前記ホールの注入は、前記第２ゲート電極部に、第３電位以上の消去電位を印加することにより行われる、半導体装置。
【０２４８】
［付記１８］
付記１５記載の半導体装置において、
前記第２絶縁膜は、下層膜、前記電荷蓄積部である中層膜および上層膜を有し、
前記上層膜は、窒素を含有する膜を有する、半導体装置。
【０２４９】
［付記１９］
付記１８記載の半導体装置において、
前記上層膜は、前記中層膜上に形成された酸窒化シリコン膜と、前記酸窒化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有する、半導体装置。
【０２５０】
［付記２０］
付記１７記載の半導体装置において、
前記第２ゲート電極部の第１端に第４電位を印加し、前記第２ゲート電極部の第２端に前記第４電位より低い第５電位を印加することにより、前記第２ゲート電極部の延在方向に電流を流し、
前記第４電位および前記第５電位は、前記第３電位以上の電位である、半導体装置。
【符号の説明】
【０２５１】
１００  半導体基板
１０３  素子分離領域
１０６  下層絶縁膜
１０７  中層絶縁膜
１０８  上層絶縁膜
１０８ａ  酸窒化シリコン膜
１０８ｂ  窒化シリコン膜
１０８ｃ  酸化シリコン膜
１０９  導電性膜
１１１ａ  ｎ−型半導体領域
１１１ｂ  ｎ＋型半導体領域
１１３  絶縁膜
１１９ａ  ｎ−型半導体領域
１１９ｂ  ｎ＋型半導体領域
１２４  酸化シリコン膜
１２５  配線
１００１  制御回路
１００２  入出力回路
１００３  アドレスバッファ
１００４  行デコーダ
１００５  列デコーダ
１００６  ベリファイセンスアンプ回路
１００７  高速リードセンスアンプ回路
１００８  書き込み回路
１００９  メモリセルアレイ
１００１０  電源回路
１００１１  電流トリミング回路
Ａ  ロジック部
Ｂ  メモリ部
Ｃ  半導体装置
ＣＣＡ  領域
ＣＧ（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）  制御ゲート電極部
ｈ  ホール
ｉ  電流
ＭＡ（ＭＡ１−１、ＭＡ１−２、ＭＡ２−１、ＭＡ２−２）  メモリセル領域
ＭＤ  ドレイン領域
ＭＧ（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）  メモリゲート電極部
ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４  配線
ＭＭＡ  領域
ＭＳ  ソース領域
ＯＮＯ  絶縁膜
ＰＷ  ｐ型ウエル
１Ｓ  端部
２Ｓ  端部
ＳＩＬ  金属シリサイド膜
ＳＰ  ポリシリコン膜
ＳＷ  サイドウォール膜（側壁絶縁膜、サイドウォール、サイドウォールスペーサ）
ＳＣ１、ＳＣ２  スイッチ回路
ＳＣ１１−１、ＳＣ２１−１、ＳＣ１１−２  スイッチ回路
ＳＣ１２−１、ＳＣ２２−１、ＳＣ１２−２  スイッチ回路
ＳＷ１、ＳＷ２  スイッチ素子
ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ  スイッチ素子
ＳＷＣ１１〜ＳＷＣ１ｎ、ＳＷＣ２１〜ＳＷＣ２ｎ  スイッチ素子
ＶＳ、ＶＳ１−１、ＶＳ１−２、ＶＳ２−１、ＶＳ２−２  電圧供給回路
ＶＳＡ、ＶＳＡ１−１、ＶＳＡ１−２、ＶＳＡ２−１、ＶＳＡ２−２  電圧供給回路領域
【図１】
2017011123.tif 000003
【図２】
2017011123.tif 000004
【図３】
2017011123.tif 000005
【図４】
2017011123.tif 000006
【図５】
2017011123.tif 000007
【図６】
2017011123.tif 000008
【図７】
2017011123.tif 000009
【図８】
2017011123.tif 000010
【図９】
2017011123.tif 000011
【図１０】
2017011123.tif 000012
【図１１】
2017011123.tif 000013
【図１２】
2017011123.tif 000014
【図１３】
2017011123.tif 000015
【図１４】
2017011123.tif 000016
【図１５】
2017011123.tif 000017
【図１６】
2017011123.tif 000018
【図１７】
2017011123.tif 000019
【図１８】
2017011123.tif 000020
【図１９】
2017011123.tif 000021
【図２０】
2017011123.tif 000022
【図２１】
2017011123.tif 000023
【図２２】
2017011123.tif 000024
【図２３】
2017011123.tif 000025
【図２４】
2017011123.tif 000026
【図２５】
2017011123.tif 000027
【図２６】
2017011123.tif 000028
【図２７】
2017011123.tif 000029
【図２８】
2017011123.tif 000030
【図２９】
2017011123.tif 000031
【図３０】
2017011123.tif 000032
【図３１】
2017011123.tif 000033
【図３２】
2017011123.tif 000034
【図３３】
2017011123.tif 000035
【図３４】
2017011123.tif 000036
【図３５】
2017011123.tif 000037
【図３６】
2017011123.tif 000038
【図３７】
2017011123.tif 000039
【図３８】
2017011123.tif 000040
【図３９】
2017011123.tif 000041
【図４０】
2017011123.tif 000042
【図４１】
2017011123.tif 000043
【図４２】
2017011123.tif 000044
【図４３】
2017011123.tif 000045
【図４４】
2017011123.tif 000046
【図４５】
2017011123.tif 000047
【図４６】
2017011123.tif 000048