(57)【要約】【課題】暗電流を効果的に低減することができると共にＧｅによる製造ラインの汚染防止にも効果のある、Ｇｅ層上にＳｉキャップ層を設けた光デバイスを提供する。【解決手段】光デバイスの一態様は、Ｇｅを含んだ半導体層であって、（００１）面と、（００１）面と（１１０）面の間のファセット面とを有する半導体層と、前記半導体層の前記（００１）面と前記ファセット面上に形成されたＳｉからなるキャップ層と、を備え、前記（００１）面における前記キャップ層の膜厚に対する前記ファセット面における前記キャップ層の膜厚の比が０．４以上であり、前記（００１）面における前記キャップ層の膜厚が９ｎｍ以上３０ｎｍ以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇｅを含んだ半導体層であって、（００１）面と、（００１）面と（１１０）面の間のファセット面とを有する半導体層と、
前記半導体層の前記（００１）面と前記ファセット面上に形成されたＳｉからなるキャップ層と、
を備え、
前記（００１）面における前記キャップ層の膜厚に対する前記ファセット面における前記キャップ層の膜厚の比が０．４以上であり、
前記（００１）面における前記キャップ層の膜厚が９ｎｍ以上３０ｎｍ以下である、
光デバイス。
【請求項２】
受光素子、発光素子、又は光変調器として構成された請求項１に記載の光デバイス。
【請求項３】
前記受光素子はＭＳＭ型フォトダイオード又はｐｉｎ型フォトダイオードである請求項２に記載の光デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光デバイスに関し、特にＧｅ層上にキャップ層が形成された光デバイスに関する。
【背景技術】
【０００２】
光吸収層にＧｅを用いたＧｅ受光器において、Ｇｅ層を覆うようにＧｅ層上にＳｉＧｅ又はＳｉからなるキャップ層を形成した構造が知られている。この構造では、ＳｉＧｅ又はＳｉキャップ層と金属電極との間にショットキーバリアが形成されることにより、Ｇｅ受光器の暗電流を低減することが可能である。ＳｉＧｅキャップ層は、成膜条件を最適化することで、選択エピタキシャル成長されファセット面を有するＧｅ層上にも良好に成膜することができるので、安定的な暗電流低減効果を発揮する。一方、Ｓｉキャップ層は、Ｇｅとの格子定数差が大きいため、特にＧｅ層のファセット面上において良好に成膜することが困難である。そのためＳｉキャップ層を用いたＧｅ受光器では、低バイアス電圧印加時には暗電流を低減可能であるが、高バイアス電圧印加時に暗電流が増加してしまうという問題のあることが報告されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】M. Miura et al.、「Differential receivers with highly-uniform MSM Germanium photodetectors capped by SiGe layer」、Optics Express、２０１３年、Vol. 21, No. 20, p. 23295-23306
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ｓｉと金属との接合により形成されるショットキーバリアはＳｉＧｅと金属との接合により形成されるショットキーバリアよりも通常大きいため、Ｓｉキャップ層は、潜在的にはＳｉＧｅキャップ層よりも暗電流を低減する効果が高いことが期待される。また、Ｇｅによる製造ラインの汚染防止の観点からも、Ｓｉキャップ層の適用がより好ましい。したがって、暗電流を効果的に低減することができると共にＧｅによる製造ラインの汚染防止にも効果のある、Ｇｅ層上にＳｉキャップ層を設けた構造の実現が必要とされる。
【０００５】
本発明は、上記の点に鑑みてなされたものであり、その目的の１つは、暗電流を効果的に低減することができると共にＧｅによる製造ラインの汚染防止にも効果のある、Ｇｅ層上にＳｉキャップ層を設けた光デバイスを提供することにある。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様は、Ｇｅを含んだ半導体層であって、（００１）面と、（００１）面と（１１０）面の間のファセット面とを有する半導体層と、前記半導体層の前記（００１）面と前記ファセット面上に形成されたＳｉからなるキャップ層と、を備え、前記（００１）面における前記キャップ層の膜厚に対する前記ファセット面における前記キャップ層の膜厚の比が０．４以上であり、前記（００１）面における前記キャップ層の膜厚が９ｎｍ以上３０ｎｍ以下である、光デバイスである。
【０００７】
また、本発明の他の一態様は、上記一態様において、受光素子、発光素子、又は光変調器として構成された光デバイスである。
【０００８】
また、本発明の他の一態様は、上記一態様において、前記受光素子はＭＳＭ型フォトダイオード又はｐｉｎ型フォトダイオードである光デバイスである。
【発明の効果】
【０００９】
本発明によれば、暗電流を効果的に低減することができると共にＧｅによる製造ラインの汚染防止にも効果のある、Ｇｅ層上にＳｉキャップ層を設けた光デバイスが得られる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る光デバイス１００の模式的な断面構成を示した図である。
【図２】第２実施形態に係る受光素子（ＭＳＭ型フォトダイオード）２００の模式的な断面構成を示した図である。
【図３】第２実施形態に係る受光素子２００の上面図である。
【図４】第３実施形態に係る受光素子（ｐｉｎ型フォトダイオード）３００のＸＺ断面における模式的な断面構成を示した図である。
【図５】第３実施形態に係る受光素子（ｐｉｎ型フォトダイオード）３００のＹＺ断面における模式的な断面構成を示した図である。
【図６】Ｓｉキャップ層の膜厚ｔｔｏｐ及びｔｆａｃｅｔの好適範囲を説明するための図である。
【図７】Ｓｉキャップ層の膜厚ｔｔｏｐ及びｔｆａｃｅｔの好適範囲を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら本発明の実施形態について詳しく説明する。
【００１２】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る光デバイス１００の模式的な断面構成を示した図である。図１の光デバイス１００は、受光素子、発光素子、光変調器などに適用することが可能な基本構造を表したものである。光デバイス１００は、基板１０１上に形成されたＧｅ（ゲルマニウム）層１０２と、Ｇｅ層１０２の表面を覆うようにＧｅ層１０２上に形成されたＳｉ（シリコン）層１０３とを備えている。光デバイス１００は更に、金属電極１０４及び絶縁膜１０５を備えてもよい。基板１０１は、例えばＳｉ又はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）等からなる基板である。基板１０１の上面１０１ａは、結晶格子の（００１）面で構成されている。Ｇｅ層１０２は、基板１０１の（００１）面１０１ａ上にＧｅの結晶層をエピタキシャル成長させることによって形成される。したがって、Ｇｅ層１０２の上面１０２ａは、基板１０１の上面１０１ａと同じ（００１）面である。Ｇｅ層１０２の（００１）面１０２ａ以外の面は、ファセット面１０２ｂで構成されている。Ｇｅ層１０２のファセット面１０２ｂは、Ｇｅの結晶格子の（００１）面と（１１０）面との間の角度を有する結晶面である。例えば、Ｇｅ層１０２のファセット面１０２ｂは（３１１）面であり、Ｇｅ層１０２のファセット面１０２ｂと上面１０２ａがなす角度は例えば２０°〜４０°である。Ｇｅ層１０２は、部分的にＧｅを含む層であってもよい。例えば、Ｇｅ層１０２はＳｉとＧｅの混晶であるＳｉＧｅ層であってもよい。
【００１３】
Ｓｉ層１０３は、Ｇｅ層１０２の表面全体、即ち、Ｇｅ層１０２の（００１）面１０２ａ及びファセット面１０２ｂを覆うように形成されている。Ｓｉ層１０３は、Ｓｉの結晶層を例えばエピタキシャル成長させることにより形成することができるが、この時、Ｓｉ結晶層の成長速度は、Ｇｅ層１０２の（００１）面１０２ａ上での成長速度の方が、Ｇｅ層１０２のファセット面１０２ｂ上での成長速度よりも一般に大きい。よって、Ｇｅ層１０２のファセット面１０２ｂ上におけるＳｉ層１０３の膜厚（以下、単にファセット部の膜厚という）ｔｆａｃｅｔは、Ｇｅ層１０２の（００１）面１０２ａ上におけるＳｉ層１０３の膜厚（以下、単に（００１）面の膜厚という）ｔｔｏｐよりも薄く形成されている。前述したように、ファセット部におけるＳｉ層の膜厚が薄いと高バイアス電圧印加時に暗電流が増加してしまう可能性がある。本実施形態による光デバイス１００では、Ｓｉ層１０３の膜厚を、（００１）面の膜厚に対するファセット部の膜厚の比ｔｆａｃｅｔ／ｔｔｏｐが０．４以上となるよう制御すると共に、Ｓｉ層１０３の（００１）面の膜厚ｔｔｏｐを９ｎｍ以上３０ｎｍ以下に設定する。
【００１４】
Ｓｉ層１０３の（００１）面の膜厚ｔｔｏｐを３０ｎｍ以下とする理由は、Ｇｅ層１０２と金属電極１０４との間の電気抵抗が過大とならないようにするためである。Ｓｉ層１０３の膜厚比ｔｆａｃｅｔ／ｔｔｏｐを０．４以上とし、Ｓｉ層１０３の（００１）面の膜厚ｔｔｏｐを９ｎｍ以上とする根拠については、図６及び７を参照して後述する。なお、Ｇｅ層１０２のファセット面１０２ｂはラフネスが大きい非平坦面であることがあり、そのような大きなラフネスに起因して、Ｓｉ層１０３のファセット部の膜厚は局所的な変動を有することがある。このような場合には、ファセット部において膜厚が最も薄くなっている領域の膜厚を、Ｓｉ層１０３のファセット部の膜厚ｔｆａｃｅｔと定義することとする。
【００１５】
本実施形態の光デバイス１００は、Ｇｅ層１０２を覆うキャップ層として上記のような膜厚（ｔｔｏｐ及びｔｆａｃｅｔ）を有するＳｉ層１０３を採用したことにより、Ｓｉ層１０３と金属電極１０４との接合による高いショットキーバリアがＳｉ層１０３に形成され、その結果、高バイアス電圧印加時において暗電流を効果的に低減することが可能である。また、Ｇｅを含まないＳｉ層１０３によってＧｅ層１０２が覆われているため、Ｇｅによる製造ラインの汚染を防止することが可能である。
【００１６】
＜第２実施形態＞
図２は、本発明の第２実施形態に係る受光素子（ＭＳＭ（Ｍｅｔａｌ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ／Ｍｅｔａｌ）型フォトダイオード）２００の模式的な断面構成を示した図である。図３は、受光素子２００の上面図であり、金属電極の形状及び配置を示す。受光素子２００は、第１実施形態に係る光デバイス１００の一具体例である。受光素子２００は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層２０３上に形成された光吸収層２０４と、光吸収層２０４上に形成された上部半導体層２０５とを備えている。光吸収層２０４及び上部半導体層２０５は、それぞれ、図１に示された光デバイス１００のＧｅ層１０２及びＳｉ層１０３に対応する。受光素子２００は、Ｓｉ基板２０１、埋め込み酸化膜層（ＢＯＸ層）２０２、及びＢＯＸ層２０２上のＳＯＩ層２０３からなる、ＳＯＩ基板を利用して作製されている。
【００１７】
光吸収層２０４は、Ｇｅからなる層である。光吸収層２０４は、ＳＯＩ層２０３上にＧｅの結晶層をエピタキシャル成長させることによって形成されている。光吸収層２０４の上面２０４ａは、Ｇｅの結晶格子の（００１）面である。光吸収層２０４の（００１）面２０４ａ以外の面は、ファセット面２０４ｂで構成されている。光吸収層２０４のファセット面２０４ｂは、Ｇｅの結晶格子の（００１）面と（１１０）面との間の角度を有する結晶面である。例えば、光吸収層２０４のファセット面２０４ｂは（３１１）面であり、光吸収層２０４のファセット面２０４ｂと上面２０４ａがなす角度は例えば２０°〜４０°である。なお、光吸収層２０４は、ＳｉとＧｅの混晶であるＳｉＧｅ層であってもよい。
【００１８】
上部半導体層２０５は、Ｓｉからなる層である。上部半導体層２０５は、光吸収層２０４の（００１）面２０４ａ及びファセット面２０４ｂを覆うようにＳｉの結晶層をエピタキシャル成長させることによって形成されている。上部半導体層２０５の膜厚は、光吸収層２０４のファセット面２０４ｂ上の部分の膜厚（以下、単にファセット部の膜厚という）ｔｆａｃｅｔが、光吸収層２０４の（００１）面２０４ａ上の部分の膜厚（以下、単に（００１）面の膜厚という）ｔｔｏｐよりも薄くなるように形成されている。前述したように、ファセット部におけるＳｉ層（上部半導体層２０５）の膜厚が薄いと高バイアス電圧印加時に暗電流が増加してしまう可能性がある。本実施形態による受光素子２００では、上部半導体層２０５の膜厚を、（００１）面の膜厚に対するファセット部の膜厚の比ｔｆａｃｅｔ／ｔｔｏｐが０．４以上となるよう制御すると共に、上部半導体層２０５の（００１）面の膜厚ｔｔｏｐを９ｎｍ以上３０ｎｍ以下に設定する。
【００１９】
上部半導体層２０５の（００１）面の膜厚ｔｔｏｐを３０ｎｍ以下とする理由は、光吸収層２０４と第１金属電極２０７及び第２金属電極２０８との間の電気抵抗が過大とならないようにするためである。上部半導体層２０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐを０．４以上とし、上部半導体層２０５の（００１）面の膜厚ｔｔｏｐを９ｎｍ以上とする根拠については、図６及び７を参照して後述する。なお、光吸収層２０４のファセット面２０４ｂはラフネスが大きい非平坦面であることがあり、そのような大きなラフネスに起因して、上部半導体層２０５のファセット部の膜厚は局所的な変動を有することがある。このような場合には、ファセット部において膜厚が最も薄くなっている領域の膜厚を、上部半導体層２０５のファセット部の膜厚ｔｆａｃｅｔと定義することとする。
【００２０】
受光素子２００の表面は、絶縁膜２０６によって覆われている。絶縁膜２０６は、例えばＳｉＯ２膜である。絶縁膜２０６のうち上部半導体層２０５の上部には、上部半導体層２０５の表面にまで達する複数の開口が設けられており、当該複数の開口内には第１金属電極２０７と第２金属電極２０８が形成されている。第１金属電極２０７及び第２金属電極２０８は、受光素子２００から電流を取り出すための電極である。図３に示されるように、第１金属電極２０７及び第２金属電極２０８は櫛型構造を有する電極であり、それぞれの櫛歯が互い違いに配置されている。
【００２１】
受光素子２００は、更に、ＢＯＸ層２０２によって構成された下部クラッド層と、ＢＯＸ層２０２上のＳＯＩ層２０３によって構成されたコア層２０９と、絶縁膜２０６によって構成された上部クラッド層とからなる、導波路２１０を備えている。導波路２１０のコア層２０９は、光吸収層２０４の下面と接している。
【００２２】
受光素子２００において、導波路２１０のコア層２０９を図２のＹ方向に伝搬してきた光が光吸収層２０４の下に到達すると、この光は、コア層２０９から光吸収層２０４へ次第に光のフィールドが移りながらコア層２０９／光吸収層２０４の構造内をＹ方向に伝搬していき、光吸収層２０４に光吸収される。光吸収層２０４では、吸収した光に応じてキャリア（電子及びホール）が生成され、生成されたキャリアがそれぞれの極性に応じて第１金属電極２０７又は第２金属電極２０８へ移動することによって、光電流が流れる。光電流は、第１金属電極２０７及び第２金属電極２０８から外部へ取り出される。
【００２３】
本実施形態の受光素子２００は、光吸収層２０４を覆うキャップ層として上記のような膜厚（ｔｔｏｐ及びｔｆａｃｅｔ）を有するＳｉ層（上部半導体層２０５）を採用したことにより、Ｓｉ層（上部半導体層２０５）と第１金属電極２０７及び第２金属電極２０８との接合による高いショットキーバリアが上部半導体層２０５に形成され、その結果、高バイアス電圧印加時において暗電流を効果的に低減することが可能である。また、Ｇｅを含まない上部半導体層２０５によって光吸収層２０４が覆われているため、Ｇｅによる製造ラインの汚染を防止することが可能である。
【００２４】
＜第３実施形態＞
図４は、本発明の第３実施形態に係る受光素子（ｐｉｎ型フォトダイオード）３００のＸＺ断面における模式的な断面構成を示した図である。受光素子３００は、第１実施形態に係る光デバイス１００の一具体例である。受光素子３００は、埋め込み酸化膜層（ＢＯＸ層）３０２上に形成された下部半導体層３０３と、下部半導体層３０３上に形成された光吸収層３０４と、光吸収層３０４上に形成された上部半導体層３０５とを備えている。下部半導体層３０３は、ｐ型のＳｉ層である。光吸収層３０４は、ｉ型のＧｅ層である。上部半導体層３０５は、ｎ型のＳｉ層である。このように、受光素子３００は、ｐ型Ｓｉ層３０３、ｉ型Ｇｅ層３０４、及びｎ型Ｓｉ層３０５によるｐｉｎ構造を有している。光吸収層３０４及び上部半導体層３０５は、それぞれ、図１に示された光デバイス１００のＧｅ層１０２及びＳｉ層１０３に対応する。受光素子３００は、Ｓｉ基板３０１、ＢＯＸ層３０２、及びＢＯＸ層３０２上のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層３０３からなる、ＳＯＩ基板を利用して作製されている。
【００２５】
下部半導体層３０３は、ｐ型の不純物がドープされたＳｉからなる層である。ｐ型の不純物として、例えばホウ素（Ｂ）を用いることができる。下部半導体層３０３は、ＢＯＸ層３０２上のＳＯＩ層３０３にｐ型不純物をドープすることによって形成されている。
【００２６】
光吸収層３０４は、不純物がドープされていないＧｅからなる層である。光吸収層３０４は、下部半導体層３０３上にＧｅの結晶層をエピタキシャル成長させることによって形成されている。光吸収層３０４の上面３０４ａは、Ｇｅの結晶格子の（００１）面である。光吸収層３０４の（００１）面３０４ａ以外の面は、ファセット面３０４ｂで構成されている。光吸収層３０４のファセット面３０４ｂは、Ｇｅの結晶格子の（００１）面と（１１０）面との間の角度を有する結晶面である。例えば、光吸収層３０４のファセット面３０４ｂは（３１１）面であり、光吸収層３０４のファセット面３０４ｂと上面３０４ａがなす角度は例えば２０°〜４０°である。なお、光吸収層３０４は、ＳｉとＧｅの混晶であるＳｉＧｅ層であってもよい。
【００２７】
上部半導体層３０５は、ｎ型の不純物がドープされたＳｉからなる層である。ｎ型の不純物として、例えばリン（Ｐ）やヒ素（Ａｓ）等を用いることができる。上部半導体層３０５は、光吸収層３０４の（００１）面３０４ａ及びファセット面３０４ｂを覆うようにＳｉの結晶層をエピタキシャル成長させ、更にこのＳｉ結晶層のうち少なくとも光吸収層３０４の（００１）面３０４ａ上の部分にｎ型不純物をドープすることによって形成されている。上部半導体層３０５の膜厚は、光吸収層３０４のファセット面３０４ｂ上の部分の膜厚（以下、単にファセット部の膜厚という）ｔｆａｃｅｔが、光吸収層３０４の（００１）面３０４ａ上の部分の膜厚（以下、単に（００１）面の膜厚という）ｔｔｏｐよりも薄くなるように形成されている。前述したように、ファセット部におけるＳｉ層（上部半導体層３０５）の膜厚が薄いと高バイアス電圧印加時に暗電流が増加してしまう可能性がある。本実施形態による受光素子３００では、上部半導体層３０５の膜厚を、（００１）面の膜厚に対するファセット部の膜厚の比ｔｆａｃｅｔ／ｔｔｏｐが０．４以上となるよう制御すると共に、上部半導体層３０５の（００１）面の膜厚ｔｔｏｐを９ｎｍ以上３０ｎｍ以下に設定する。
【００２８】
上部半導体層３０５の（００１）面の膜厚ｔｔｏｐを３０ｎｍ以下とする理由は、光吸収層３０４と第１金属電極３０７との間の電気抵抗が過大とならないようにするためである。上部半導体層３０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐを０．４以上とし、上部半導体層３０５の（００１）面の膜厚ｔｔｏｐを９ｎｍ以上とする根拠については、図６及び７を参照して後述する。なお、光吸収層３０４のファセット面３０４ｂはラフネスが大きい非平坦面であることがあり、そのような大きなラフネスに起因して、上部半導体層３０５のファセット部の膜厚は局所的な変動を有することがある。このような場合には、ファセット部において膜厚が最も薄くなっている領域の膜厚を、上部半導体層３０５のファセット部の膜厚ｔｆａｃｅｔと定義することとする。
【００２９】
受光素子３００の表面は、絶縁膜３０６によって覆われている。絶縁膜３０６は、例えばＳｉＯ２膜である。絶縁膜３０６のうち上部半導体層３０５の上部には、上部半導体層３０５の表面にまで達する開口が設けられており、当該開口内には第１金属電極３０７が形成されている。更に、絶縁膜３０６のうち光吸収層３０４の側方には、下部半導体層３０３の表面にまで達する開口が設けられており、当該開口内には第２金属電極３０８が形成されている。第１金属電極３０７及び第２金属電極３０８は、受光素子３００から電流を取り出すための電極である。
【００３０】
本実施形態の受光素子３００は、光吸収層３０４を覆うキャップ層として上記のような膜厚（ｔｔｏｐ及びｔｆａｃｅｔ）を有するＳｉ層（上部半導体層３０５）を採用したことにより、Ｓｉ層（上部半導体層３０５）と第１金属電極３０７との接合による高いショットキーバリアが上部半導体層３０５に形成され、その結果、高バイアス電圧印加時において暗電流を効果的に低減することが可能である。また、Ｇｅを含まない上部半導体層３０５によって光吸収層３０４が覆われているため、Ｇｅによる製造ラインの汚染を防止することが可能である。
【００３１】
図５は、上述した本発明の第３実施形態に係る受光素子（ｐｉｎ型フォトダイオード）３００のＹＺ断面における模式的な断面構成を示した図である。図５において、図４と同一の構成要素には同一の符号を付した。ＹＺ断面において、受光素子３００は、ＢＯＸ層３０２によって構成された下部クラッド層と、ＢＯＸ層３０２上のＳＯＩ層によって構成されたコア層３０９と、絶縁膜３０６によって構成された上部クラッド層とからなる、導波路３１０を備えている。下部クラッド層を構成するＢＯＸ層３０２、及び上部クラッド層を構成する絶縁膜３０６は、図４に示されたＢＯＸ層３０２及び絶縁膜３０６と共通のものである。コア層３０９を構成するＳＯＩ層は、図４に示された下部半導体層３０３を構成している不純物ドープ前のＳＯＩ層と共通のものである。コア層３０９は、共通のＳＯＩ層により下部半導体層３０３とシームレスに形成されている。このように、導波路３１０は、図４に示された受光素子３００のｐｉｎ構造が形成されているのと同じＳＯＩ基板を利用して、当該ｐｉｎ構造に隣接して形成されている。
【００３２】
受光素子３００は、導波路３１０のコア層３０９をＹ方向に伝搬してきた光が下部半導体層３０３の側端部を介して下部半導体層３０３へ入射するように構成されている。下部半導体層３０３へ入射した光は、下部半導体層３０３から光吸収層３０４へ次第に光のフィールドが移りながらｐｉｎ構造内をＹ方向に伝搬していき、光吸収層３０４に光吸収される。光吸収層３０４では、吸収した光に応じてキャリア（電子及びホール）が生成され、生成されたキャリアがそれぞれ下部半導体層３０３と上部半導体層３０５へ移動することによって、光電流が流れる。光電流は、第１金属電極３０７及び第２金属電極３０８から外部へ取り出される。
【００３３】
＜実施例＞
図６及び７は、本発明による光デバイス（例えば、第１実施形態の光デバイス１００、第２実施形態の受光素子２００、第３実施形態の受光素子３００）におけるＳｉキャップ層（例えば、光デバイス１００のＳｉ層１０３、受光素子２００の上部半導体層２０５、受光素子３００の上部半導体層３０５）の膜厚ｔｔｏｐ及びｔｆａｃｅｔの好適範囲を説明するための図であり、膜厚の値以外は図２と同一の構造を有するＭＳＭ型フォトダイオード２００を用いて測定した暗電流特性を示す。
【００３４】
まず、Ｓｉキャップ層（上部半導体層）２０５を成膜する際の成膜温度を６７５℃、７０５℃、７３５℃として３種類のＭＳＭ型フォトダイオード２００（それぞれサンプル１、２、３とする）を作製した。Ｓｉキャップ層２０５の（００１）面の膜厚はいずれも１６ｎｍとした。このとき、サンプル１、２、及び３におけるＳｉキャップ層２０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐは、それぞれ０．７７、０．７３、０．３６であった。このように、成膜温度が上がるにつれＳｉキャップ層２０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐは小さくなる傾向が認められた。図６に示されるように、サンプル１及び２は低暗電流（〜２ｎＡ／μｍ２）を示したが、サンプル３では暗電流が少し増加した。更に、サンプル３の断面ＴＥＭ像を観察すると、光吸収層２０４／Ｓｉキャップ層２０５の界面は、ファセット面２０４ｂに大きな凹凸を有していた。これは、Ｓｉキャップ層２０５を高温（７３５℃）で成膜したことに起因する、光吸収層２０４／Ｓｉキャップ層２０５界面のインターミキシングによるものと考えられる。このような光吸収層２０４／Ｓｉキャップ層２０５界面には界面準位が形成され、それにより電流のリークパスが生じて暗電流が増加してしまう。したがって、光吸収層２０４／Ｓｉキャップ層２０５の界面がこのような界面状態にある場合には、Ｓｉキャップ層２０５の膜厚を増加しても暗電流は低減することができない。換言すれば、サンプル３の結果から、Ｓｉキャップ層２０５の成膜温度が７３５℃以上、即ちＳｉキャップ層２０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐが０．３６以下では、Ｓｉキャップ層２０５の膜厚によらず暗電流を低減することは不可能である。
【００３５】
一方、サンプル１及び２の断面ＴＥＭ像には、ファセット面２０４ｂにおける光吸収層２０４／Ｓｉキャップ層２０５界面に大きな凹凸は観察されなかった。そこで次に、Ｓｉキャップ層２０５の成膜温度をサンプル１と同じ６７５℃として、Ｓｉキャップ層２０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐが０．７７である追加の２種類のＭＳＭ型フォトダイオード２００（サンプル４及び５）を作製した。Ｓｉキャップ層２０５の（００１）面の膜厚は、サンプル４が９ｎｍ、サンプル５が５ｎｍである。図７に示されるように、サンプル４はサンプル１と同様に低暗電流（〜２ｎＡ／μｍ２）を示したが、サンプル５は大幅に暗電流が増加した。この結果から、Ｓｉキャップ層２０５の（００１）面の膜厚ｔｔｏｐを９ｎｍ（このときファセット部の膜厚ｔｆａｃｅｔは６．９３（＝９×０．７７）ｎｍ）まで薄くしても、暗電流を低く保つことが可能であることが分かる。このようにＳｉキャップ層２０５のファセット部の膜厚は少なくとも６．９３ｎｍまで薄くすることができ、これを前述（図６）したＳｉキャップ層２０５の（００１）面の膜厚が１６ｎｍの場合に当てはめると、膜厚比はｔｆａｃｅｔ／ｔｔｏｐ＝６．９３／１６≒０．４となる。この膜厚比は、Ｓｉキャップ層２０５の成膜温度と膜厚比の関係から、７０５℃と７３５℃の間の成膜温度で実現することができる。したがって、Ｓｉキャップ層２０５の膜厚比ｔｆａｃｅｔ／ｔｔｏｐを０．４以上とすれば、ファセット面２０４ｂにおける光吸収層２０４／Ｓｉキャップ層２０５界面の凹凸形成即ち界面準位の形成を抑制することができ、暗電流を低減することが可能である。
【００３６】
以上、本発明の実施形態を説明したが、本発明はこれに限定されず、その要旨を逸脱しない範囲内において様々な変更が可能である。
【符号の説明】
【００３７】
１００  光デバイス
１０１  基板
１０２  Ｇｅ層
１０３  Ｓｉ層
１０４  金属電極
１０５  絶縁膜
２００  受光素子（ＭＳＭ型フォトダイオード）
２０１  Ｓｉ基板
２０２  埋め込み酸化膜層（ＢＯＸ層）
２０３  ＳＯＩ層
２０４  光吸収層
２０５  上部半導体層
２０６  絶縁膜
２０７  第１金属電極
２０８  第２金属電極
２０９  コア層
２１０  導波路
３００  受光素子（ｐｉｎ型フォトダイオード）
３０１  Ｓｉ基板
３０２  埋め込み酸化膜層（ＢＯＸ層）
３０３  下部半導体層
３０４  光吸収層
３０５  上部半導体層
３０６  絶縁膜
３０７  第１金属電極
３０８  第２金属電極
３０９  コア層
３１０  導波路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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