(57)【要約】【課題】安定した電気特性を有するトランジスタを有する半導体装置を提供する。【解決手段】半導体基板の上の第１の導電体の上に第１、第２、第３の絶縁体を順に成膜し、その上に第１の開口を有するハードマスクを形成し、その上に第２の開口を有するレジストマスクを形成し、第３の絶縁体に第３の開口を形成し、第２の絶縁体に第４の開口を形成し、レジストマスクを除去し、第１乃至第３の絶縁体に第５の開口を形成し、第５の開口の内壁及び底面を覆うように第２の導電体を成膜し、その上に第３の導電体を成膜し、研磨処理を行って、ハードマスクを除去し、第２、第３の導電体及び第３の絶縁体の上面の高さを略一致させ、その上に酸化物半導体を形成し、第２の絶縁体は、第１、第３の絶縁体より水素を透過させにくく、第２の導電体は、第３の導電体より水素を透過させにくく、第２の絶縁体は、第５の開口の縁において第２の導電体と接する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板の上に第１の導電体を形成し、
前記第１の導電体の上に第１の絶縁体を成膜し、
前記第１の絶縁体の上に、前記第１の絶縁体より水素を透過させにくい第２の絶縁体を成膜し、
前記第２の絶縁体の上に第３の絶縁体を成膜し、
前記第３の絶縁体の上に第１の開口を有するハードマスクを形成し、
前記ハードマスクの上に、第２の開口を有するレジストマスクを形成し、
前記レジストマスクを用いて、前記第３の絶縁体をエッチングして、前記第３の絶縁体に第３の開口を形成し、
前記レジストマスクを用いて、前記第２の絶縁体をエッチングして、前記第２の絶縁体に第４の開口を形成し、
前記レジストマスクを除去し、
前記ハードマスクを用いて、前記第１の絶縁体乃至前記第３の絶縁体をエッチングして、前記第１の絶縁体乃至前記第３の絶縁体に第５の開口を形成し、
前記第５の開口の内壁及び底面を覆うように第２の導電体を成膜し、
前記第５の開口を埋め込むように前記第２の導電体の上に第３の導電体を成膜し、
前記ハードマスク、前記第２の導電体及び前記第３の導電体に研磨処理を行って、前記ハードマスクを除去し、前記第２の導電体、前記第３の導電体及び前記第３の絶縁体の上面の高さを略一致させ、
前記第２の導電体及び前記第３の導電体の上に酸化物半導体を形成し、
前記第２の絶縁体は、前記第５の開口の縁において前記第２の導電体と接し、
前記第２の導電体は、前記第３の導電体より水素を透過させにくい導電体である半導体装置の作製方法。
【請求項２】
請求項１において、
前記第２の開口の幅の最大値は、前記第１の開口の幅の最小値より小さい半導体装置の作製方法。
【請求項３】
請求項１または２のいずれかにおいて、
前記第２の導電体は、タンタルと、窒素と、を含む半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第２の絶縁体は、アルミニウムと、酸素と、を含む半導体装置の作製方法。
【請求項５】
半導体基板と、
前記半導体基板の上に形成された第１の絶縁体と、
前記第１の絶縁体の上に形成された第２の絶縁体と、
前記第２の絶縁体の上に形成された第３の絶縁体と、
前記第１の絶縁体乃至前記第３の絶縁体に埋め込まれたプラグと、
前記第３の絶縁体の上に形成された酸化物半導体と、を有し、
前記半導体基板に第１のトランジスタが形成され、
前記第１のトランジスタは、前記プラグと電気的に接続され、
前記プラグは、前記第１の絶縁体乃至前記第３の絶縁体に接して形成された第１の導電体と、前記第１の導電体に接して形成された第２の導電体を有し、
前記酸化物半導体を含んで第２のトランジスタが形成され、
前記第２の絶縁体は、前記第１の絶縁体より水素を透過させにくく、
前記第１の導電体は、前記第２の導電体より水素を透過させにくい半導体装置。
【請求項６】
請求項５において、
前記第１の導電体は、タンタルと、窒素と、を含む半導体装置。
【請求項７】
請求項５または６のいずれかにおいて、
前記第２の絶縁体は、アルミニウムと、酸素と、を含む半導体装置。
【請求項８】
請求項５乃至７のいずれか一項において、
前記酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有する半導体装置。
【請求項９】
請求項５乃至８のいずれか一項において、
前記半導体基板は、シリコンを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
近年、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化しており、集積回路などにも用いられている。酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
【０００５】
さらに、シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体を半導体層に用いたトランジスタと、を組み合わせた半導体装置が注目されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−２３９１１７
【特許文献２】特表平１１−５０５３７７
【特許文献３】特開２０１１−１１９６７４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
安定した電気特性を有するトランジスタを有する半導体装置を提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを有する半導体装置を提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを有する半導体装置を提供することを課題の一とする。または、信頼性の高いトランジスタを有する半導体装置を提供することを課題の一とする。
【０００８】
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
（１）
本発明の一態様は、半導体基板の上に第１の導電体を形成し、第１の導電体の上に第１の絶縁体を成膜し、第１の絶縁体の上に、第１の絶縁体より水素を透過させにくい第２の絶縁体を成膜し、第２の絶縁体の上に第３の絶縁体を成膜し、第３の絶縁体の上に第１の開口を有するハードマスクを形成し、ハードマスクの上に、第２の開口を有するレジストマスクを形成し、レジストマスクを用いて、第３の絶縁体をエッチングして、第３の絶縁体に第３の開口を形成し、レジストマスクを用いて、第２の絶縁体をエッチングして、第２の絶縁体に第４の開口を形成し、レジストマスクを除去し、ハードマスクを用いて、第１の絶縁体乃至第３の絶縁体をエッチングして、第１の絶縁体乃至第３の絶縁体に第５の開口を形成し、第５の開口の内壁及び底面を覆うように第２の導電体を成膜し、第５の開口を埋め込むように第２の導電体の上に第３の導電体を成膜し、ハードマスク、第２の導電体及び第３の導電体に研磨処理を行って、ハードマスクを除去し、第２の導電体、第３の導電体及び第３の絶縁体の上面の高さを略一致させ、第２の導電体及び第３の導電体の上に酸化物半導体を形成し、第２の絶縁体は、第５の開口の縁において第２の導電体と接し、第２の導電体は、第３の導電体より水素を透過させにくい導電体である半導体装置の作製方法である。
【００１１】
（２）
本発明の他の一態様は、（１）において、第２の開口の幅の最大値は、第１の開口の幅の最小値より小さい半導体装置の作製方法である。
【００１２】
（３）
本発明の他の一態様は、（１）または（２）のいずれかにおいて、第２の導電体は、タンタルと、窒素と、を含む半導体装置の作製方法である。
【００１３】
（４）
本発明の他の一態様は、（１）乃至（３）のいずれか一項において、第２の絶縁体は、アルミニウムと、酸素と、を含む半導体装置の作製方法である。
【００１４】
（５）
本発明の他の一態様は、半導体基板と、半導体基板の上に形成された第１の絶縁体と、第１の絶縁体の上に形成された第２の絶縁体と、第２の絶縁体の上に形成された第３の絶縁体と、第１の絶縁体乃至第３の絶縁体に埋め込まれたプラグと、第３の絶縁体の上に形成された酸化物半導体と、を有し、半導体基板に第１のトランジスタが形成され、第１のトランジスタは、プラグと電気的に接続され、プラグは、第１の絶縁体乃至第３の絶縁体に接して形成された第１の導電体と、第１の導電体に接して形成された第２の導電体を有し、酸化物半導体を含んで第２のトランジスタが形成され、第２の絶縁体は、第１の絶縁体より水素を透過させにくく、第１の導電体は、第２の導電体より水素を透過させにくい半導体装置である。
【００１５】
（６）
本発明の他の一態様は、（５）において、第１の導電体は、タンタルと、窒素と、を含む半導体装置である。
【００１６】
（７）
本発明の他の一態様は、（５）または（６）のいずれかにおいて、第２の絶縁体は、アルミニウムと、酸素と、を含む半導体装置である。
【００１７】
（８）
本発明の他の一態様は、（５）乃至（７）のいずれか一項において、酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有する半導体装置である。
【００１８】
（９）
本発明の他の一態様は、（５）乃至（８）のいずれか一項において、半導体基板は、シリコンを有する半導体装置である。
【発明の効果】
【００１９】
安定した電気特性を有するトランジスタを有する半導体装置を提供することができる。または、非導通時のリーク電流の小さいトランジスタを有する半導体装置を提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを有する半導体装置を提供することができる。または、信頼性の高いトランジスタを有する半導体装置を提供することができる。
【００２０】
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
【００２１】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図２】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図３】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図４】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図５】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図６】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図７】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図８】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図９】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図１０】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図１１】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図１２】本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。
【図１３】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図１４】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図１５】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図１６】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図１７】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図１８】本発明の一態様に係る半導体装置の構成を説明する断面図。
【図１９】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２０】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２１】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２２】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２３】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２４】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２５】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２６】本発明に係る酸化物半導体の原子数比の範囲を説明する図。
【図２７】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２８】酸化物半導体の積層構造におけるバンド図。
【図２９】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図３０】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図３１】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図３２】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図３３】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図３４】本発明の一態様に係る半導体装置を示す回路図。
【図３５】本発明の一態様に係る記憶装置を示す回路図。
【図３６】本発明の一態様に係る記憶装置を示す回路図。
【図３７】本発明の一態様を説明するための回路図およびタイミングチャート。
【図３８】本発明の一態様を説明するためのグラフおよび回路図。
【図３９】本発明の一態様を説明するための回路図およびタイミングチャート。
【図４０】本発明の一態様を説明するための回路図およびタイミングチャート。
【図４１】本発明の一態様を説明するためのブロック図、回路図および波形図。
【図４２】本発明の一態様を説明するための回路図およびタイミングチャート。
【図４３】本発明の一態様を説明するための回路図。
【図４４】本発明の一態様を説明するための回路図。
【図４５】本発明の一態様を説明するための回路図。
【図４６】本発明の一態様を説明するための回路図。
【図４７】本発明の一態様を説明するための回路図。
【図４８】本発明の一態様に係る半導体装置を示すブロック図。
【図４９】本発明の一態様に係る半導体装置を示す回路図。
【図５０】本発明の一態様に係る半導体装置を示す上面図。
【図５１】本発明の一態様に係る半導体装置を示すブロック図。
【図５２】本発明の一態様に係る半導体装置を示す断面図。
【図５３】本発明の一態様に係る半導体装置を示す断面図。
【図５４】本発明の一態様に係る電子機器を示す斜視図。
【図５５】実施例１に係る断面ＳＥＭ像。
【図５６】実施例１に係る断面ＳＥＭ像。
【図５７】実施例１に係る断面ＳＥＭ像。
【図５８】実施例１に係る断面ＳＥＭ像。
【図５９】実施例１に係る断面ＳＴＥＭ像。
【図６０】実施例１に係る断面ＳＴＥＭ像。
【図６１】実施例２に係る試料の構造の断面図。
【図６２】実施例２に係るＴＤＳの測定結果を示す図。
【図６３】実施例２に係るＴＤＳの測定結果を示す図。
【図６４】実施例２に係るシート抵抗の測定結果を示す図。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【００２５】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２６】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００２７】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
【００２８】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２９】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３０】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３１】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３２】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３３】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３５】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３６】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００３７】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３８】
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
【００３９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００４１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図１乃至図２５を用いて説明する。
【００４２】
＜配線とプラグの作製方法＞
以下では、本発明の一態様に係る半導体装置の構成の一部として、配線とプラグの作製方法について、図１乃至図４に示す断面図と上面図を用いて説明する。図１乃至図４は、一点鎖線Ｘ１−Ｘ２に対応する断面図及び上面図を示している。
【００４３】
図１乃至図４では導電体１２（以下、導電膜または配線などと呼ぶ場合がある。）と、絶縁体１３ａ、絶縁体１４ｂ及び絶縁体１５ｃに形成された開口１７ｆに埋め込まれた導電体２０ａ及び導電体２１ａと、を接続する工程について説明している。ここで、開口１７ｆは上部と下部で形状が異なり、開口１７ｆの下部（以下、開口１７ｆａと呼ぶ。）は、ビアホールまたはコンタクトホールなどとして機能し、開口１７ｆの上部（以下、開口１７ｆｂと呼ぶ。）は、配線パターンなどを埋め込む溝として機能する。よって、導電体２０ａ及び導電体２１ａの開口１７ｆａに埋め込まれる部分はプラグとして機能し、導電体２０ａ及び導電体２１ａの開口１７ｆｂに埋め込まれる部分は配線などとして機能する。
【００４４】
まず、基板の上に導電体１２を形成する。導電体１２は、単層構造としてもよいし、積層構造としてもよい。なお、図１乃至図４では基板は図示していない。また、基板と導電体１２の間に、他の導電体、絶縁体または半導体などを設ける構成としてもよい。
【００４５】
導電体１２の成膜は、後述するハードマスク１６、導電体２０及び導電体２１などと同様の方法を用いればよい。
【００４６】
次に、導電体１２の上に絶縁体１３を成膜する。絶縁体１３は、単層構造としてもよいし、積層構造としてもよい。絶縁体１３の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【００４７】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【００４８】
次に、絶縁体１３の上に絶縁体１４を成膜する。絶縁体１４は、単層構造としてもよいし、積層構造としてもよい。絶縁体１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【００４９】
絶縁体１４は、絶縁体１３より水素及び水を透過させにくい材料を用いることが好ましい。絶縁体１４としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１４として用いることにより、水素及び水の拡散をブロックする効果を示す絶縁膜として機能することができる。
【００５０】
次に、絶縁体１４の上に絶縁体１５を成膜する。絶縁体１５は、単層構造としてもよいし、積層構造としてもよい。絶縁体１５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【００５１】
次に、絶縁体１５の上にハードマスク１６の材料を成膜する。ここで、ハードマスク１６の材料は、金属材料などの導電体を用いてもよいし、絶縁体を用いてもよい。また、ハードマスク１６の材料の成膜は、単層としてもよいし、絶縁体と導電体の積層としてもよい。なお、本明細書等において、「ハードマスク」とは、レジスト以外の材料（金属材料や絶縁材料）を用いて作製したマスクをいう。ハードマスク１６の材料の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【００５２】
次に、リソグラフィー法などを用いて形成したレジストマスクを用いて、ハードマスク１６の材料をエッチングして開口１７ａを有するハードマスク１６を形成する（図１（Ａ）（Ｂ）参照。）。ここで、図１（Ａ）は、図１（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図である。以下、同様に断面図と上面図を一点鎖線Ｘ１−Ｘ２に対応させて示す。
【００５３】
ここで、開口１７ａは、後の工程で形成する開口１７ｆｂ、つまり配線パターンを埋め込む溝に対応している。このため、開口１７ａの上面形状は配線パターンに対応したものになる。
【００５４】
リソグラフィー法の詳細については、後述するレジストマスク１８ａについての記載を参酌することができる。また、ハードマスク１６を形成するエッチングは、ドライエッチングを用いることが好ましく、ドライエッチング処理については、絶縁体１５などの記載を参酌することができる。
【００５５】
次に、絶縁体１５及びハードマスク１６の上に、開口１７ｂを有するレジストマスク１８ａを形成する（図１（Ｃ）（Ｄ）参照。）。ここで、レジストマスク１８ａはハードマスク１６を覆って形成されることが好ましい。なお、単にレジストを形成するという場合、レジストの下に有機塗布膜などを形成する場合も含まれる。
【００５６】
ここで、開口１７ｂは、後の工程で形成する開口１７ｆａ、つまりビアホールまたはコンタクトホールに対応している。このため、開口１７ｂの上面形状はビアホールまたはコンタクトホールに対応したものになる。また、ビアホールまたはコンタクトホールに対応する開口１７ｂは、配線パターンを埋め込む溝に対応する開口１７ａの中に形成されることが好ましい。この場合、開口１７ｂの幅の最大値が、開口１７ａの幅の最小値以下となる。例えば、図１（Ｃ）（Ｄ）に示す開口１７ｂのＸ１−Ｘ２方向の幅の大きさが、図１（Ａ）（Ｂ）に示す開口１７ａのＸ１−Ｘ２方向の幅の大きさ以下になる。このようにすることで、ビアホールまたはコンタクトホールを、配線パターンの溝に対してマージンを持たせて形成することができる。
【００５７】
なお、開口１７ｂは、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。
【００５８】
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、またはウエットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことができる。
【００５９】
次に、レジストマスク１８ａを用いて、絶縁体１５をエッチングして開口１７ｃを有する絶縁体１５ａを形成する（図２（Ａ）（Ｂ）参照。）。ここで、開口１７ｃにおいて、絶縁体１４の上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。
【００６０】
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【００６１】
次に、レジストマスク１８ａを用いて、絶縁体１４をエッチングして開口１７ｄを有する絶縁体１４ａを形成する（図２（Ｃ）（Ｄ）参照。）。ここで、開口１７ｄにおいて、絶縁体１３の上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。
【００６２】
また、開口１７ｄを形成する際に、必ずしも絶縁体１３の上面でエッチングを止める必要はない。例えば、図５（Ａ）に示すように、開口１７ｄを形成し、さらに絶縁体１３の一部をエッチングして、開口１７ｄと重なる位置に凹部が形成された絶縁体１３ｂを形成してもよい。
【００６３】
次に、レジストマスク１８ａを除去する（図３（Ａ）（Ｂ）参照。）。レジストマスク１８ａの下に有機塗布膜を形成している場合、レジストマスク１８ａと一緒に除去することが好ましい。レジストマスク１８ａの除去は、アッシングなどのドライエッチング処理を行う、またはウエットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことによってできる。
【００６４】
また、レジストマスク１８ａを除去した後で、開口１７ｃの上部の縁を囲むように副生成物２２が形成されることがある（図５（Ｂ）（Ｃ）参照。）。副生成物２２は、絶縁体１４、絶縁体１５またはレジストマスク１８ａに含まれる成分、あるいは絶縁体１４または絶縁体１５のエッチングガスに含まれる成分を含んで形成される。副生成物２２は、次工程で開口１７ｅを形成するときに除去することができる。
【００６５】
次に、ハードマスク１６を用いて、絶縁体１３、絶縁体１４ａ及び絶縁体１５ａをエッチングして開口１７ｅが形成された絶縁体１３ａ、絶縁体１４ｂ及び絶縁体１５ｂを形成する（図３（Ｃ）（Ｄ）参照。）。ここで、開口１７ｅにおいて、導電体１２の上面が露出するまでエッチングを行う。また、このとき、ハードマスク１６の開口１７ａの縁もエッチングされて、ハードマスク１６ａが形成されることがある。ハードマスク１６ａでは、開口１７ａの縁がテーパー形状を有し、且つ開口１７ａの縁の上部が丸みを有する。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。
【００６６】
ここで、開口１７ｅは、下部に位置し、絶縁体１４ａをマスクとして形成される開口１７ｅａと、上部に位置し、ハードマスク１６をマスクとして形成される開口１７ｅｂから構成されているとみることができる。開口１７ｅａは後の工程でビアホールまたはコンタクトホールなどとして機能し、開口１７ｅｂは後の工程で配線パターンなどを埋め込む溝として機能する。
【００６７】
絶縁体１５ｂは、開口１７ｅｂの縁（開口１７ｅｂの内壁ということもできる。）がテーパー形状を有することが好ましい。なお、図３（Ｄ）に示すように、絶縁体１５ｂのテーパー形状部分が上面から見えるように形成されることもある。
【００６８】
絶縁体１３ａ及び絶縁体１４ｂは開口１７ｅａの縁（開口１７ｅａの内壁ということもできる。）がテーパー形状を有することが好ましい。また、絶縁体１４ｂの開口１７ｅａの縁の上部が丸みを有することが好ましい。開口１７ｅａをこのような形状とすることにより、後の工程で、水素に対するブロック性能が高い導電体２０を被覆性良く形成することができる。なお、図３（Ｄ）に示すように、絶縁体１３ａのテーパー形状部分が上面から見えるように形成されることもある。
【００６９】
開口１７ｅａをこのような形状にエッチングするために、上記ドライエッチングにおいて、絶縁体１４ａのエッチングレートに対する絶縁体１３のエッチングレートを過剰に大きくしないことが好ましい。例えば、絶縁体１３のエッチングレートが絶縁体１４ａのエッチングレートの、８倍以下、好ましくは６倍以下、より好ましくは４倍以下とすればよい。
【００７０】
このような条件で上記ドライエッチングを行うことにより、開口１７ｅａの縁にテーパー形状を形成することができる。さらに、図５（Ｂ）（Ｃ）に示した副生成物２２が形成されている場合でも、副生成物２２を除去して、絶縁体１４ｂの開口１７ｅａの縁の上部が丸みを有する形状にすることができる。
【００７１】
ただし、開口１７ｅの形状は必ずしも上記の形状に限られるものではない。例えば、開口１７ｅａ及び開口１７ｅｂの内壁が絶縁体１４ｂ及び導電体１２に対して略垂直に形成されている形状とすることもできる。また、開口１７ｅｂが絶縁体１５ｂ及び絶縁体１４ｂに形成されるようにしてもよいし、開口１７ｅｂが絶縁体１５ｂ、絶縁体１４ｂ及び絶縁体１３ａに形成されるようにしてもよい。
【００７２】
次に、開口１７ｅの中に導電体２０を成膜し、さらに導電体２０の上に開口１７ｅを埋め込むように導電体２１を成膜する。（図４（Ａ）（Ｂ）参照。）。ここで、導電体２０は開口１７ｅの内壁及び底面を覆うように被覆性良く成膜されることが好ましい。特に導電体２０が、絶縁体１４ｂと開口１７ｅの縁において接していることが好ましく、絶縁体１３ａ及び絶縁体１４ｂに形成された開口を導電体２０で、当該開口に沿って塞ぐ形状となることがより好ましい。上述のように、絶縁体１３ａ及び絶縁体１４ｂの開口１７ｅａの縁をテーパー形状とし、絶縁体１４ｂの開口１７ｅａの縁の上部を丸みを有する形状とすることにより、導電体２０の被覆性をより向上させることができる。
【００７３】
導電体２０は、導電体２１より水素を透過させにくい導電体を用いることが好ましい。導電体２０としては、窒化タンタルまたは窒化チタンなどの金属窒化物、特に窒化タンタルを用いることが好ましい。このような導電体２０を設けることにより、水素、水などの不純物が導電体２１中に拡散することを抑制することができる。さらに、導電体２１に含まれる金属成分の拡散を防ぐ、導電体２１の酸化を防ぐ、導電体２１の開口１７ｅに対する密着性を向上させるなどの効果を得ることができる。また、導電体２０を積層で形成する場合、例えば、チタン、タンタル、窒化チタンまたは窒化タンタルなどを用いてもよい。また、導電体２０として窒化タンタルを成膜する場合、成膜後にＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置による加熱処理を行ってもよい。
【００７４】
導電体２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。ここで、導電体２０の成膜は、被覆性の良好な方法で行われることが好ましく、例えば、コリメートスパッタ法、ＭＣＶＤ法またはＡＬＤ法などを用いることが好ましい。
【００７５】
ここで、コリメートスパッタ法は、ターゲットと基板との間にコリメータを設置することによって、指向性のある成膜を行うことができる。つまり、基板に対し垂直成分を持つスパッタ粒子がコリメータを通過して基板に到達する。これにより、アスペクト比が高い開口１７ｅａの底面までスパッタ粒子が到達しやすくなるため、開口１７ｅａの底面にも十分成膜することができる。また、上述のように開口１７ｅａ及び開口１７ｅｂの内壁をテーパー形状とすることにより、開口１７ｅａ及び開口１７ｅｂの内壁にも十分成膜することができる。
【００７６】
また、導電体２０を、ＡＬＤ法を用いて成膜することにより、導電体２０を良好な被覆性で成膜し、且つ導電体２０にピンホールなどが形成されることを抑制することができる。このように導電体２０を成膜することにより、水素、水などの不純物が導電体２０を通過して導電体２１に拡散することをさらに抑制することができる。例えば、ＡＬＤ法を用いて導電体２０として窒化タンタルを成膜する場合、ペンタキス（ジメチルアミノ）タンタル（構造式：Ｔａ［Ｎ（ＣＨ３）２］５）をプリカーサとして用いることができる。
【００７７】
導電体２１としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。導電体２１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。ここで、導電体２１の成膜は、開口１７ｅを埋め込むように行うので、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。
【００７８】
次に、導電体２１、導電体２０、ハードマスク１６ａ及び絶縁体１５ｂに研磨処理を行って、開口１７ｆに埋め込まれた導電体２０ａ及び導電体２１ａを形成する（図４（Ｃ）（Ｄ）参照。）。研磨処理としては、機械的研磨、化学的研磨、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などを行えばよい。例えば、ＣＭＰ処理を行うことで、絶縁体１５ｂ、導電体２１及び導電体２０の上部、並びにハードマスク１６ａを除去し、上面が平坦な絶縁体１５ｃ、導電体２１ａ及び導電体２０ａを形成することができる。
【００７９】
ここで、開口１７ｆは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｆａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｆｂから構成されているとみることができる。開口１７ｆａは絶縁体１３ａ及び絶縁体１４ｂに形成され、開口１７ｆｂは絶縁体１５ｃに形成される。導電体２０ａ及び導電体２１ａの開口１７ｆａに埋め込まれる部分はプラグとして機能し、導電体２０ａ及び導電体２１ａの開口１７ｆｂに埋め込まれる部分は配線などとして機能する。
【００８０】
導電体２０ａは、絶縁体１４ｂと開口１７ｆａの縁で接していることが好ましい。導電体２０ａは、開口１７ｆａの上部の丸みを有する部分において絶縁体１４ｂと接し、且つ開口１７ｆａの縁のテーパー形状を有する部分において絶縁体１３ａ及び絶縁体１４ｂと接していることがより好ましく、絶縁体１４ｂの上面と接していることがさらに好ましい。さらに、導電体２０ａは、絶縁体１３ａの開口１７ｆａの内壁と接し、絶縁体１５ｃの開口１７ｆｂの内壁と接していることが好ましい。
【００８１】
また、本実施の形態に示すように、ビアホールまたはコンタクトホールなどとして機能する開口１７ｅａと、配線パターンなどを埋め込む溝として機能する開口１７ｅｂからなる開口１７ｅを形成してから、導電体２０を成膜することにより、導電体２０ａの配線として機能する部分とプラグとして機能する部分が一体化されて形成される。これにより、例えば、開口１７ｅａと開口１７ｅｂの境界近傍などで、導電体２０ａが途切れることなく成膜されるので、より水素及び水に対するブロックする機能を向上させることができる。また、配線とプラグをそれぞれシングルダマシン法を用いて成膜する場合、プラグの形成と配線の形成にそれぞれ、導電体の成膜とＣＭＰ処理などの研磨処理が一回ずつ必要だが、本実施の形態に示す方法では、配線及びプラグ形成のための導電体の成膜とＣＭＰ処理などの研磨処理を一回で済ませることができるため、工程の短縮を図ることができる。
【００８２】
ここで、本実施の形態に示す半導体装置は、半導体基板の上に酸化物半導体が設けられており、半導体基板と酸化物半導体の間に、上記の積層された絶縁体と、当該絶縁体に形成された開口に埋め込まれた、配線及びプラグとして機能する導電体と、が設けられている。本実施の形態に示す半導体装置は、酸化物半導体を用いてトランジスタが形成されており、当該トランジスタを含む素子層が半導体基板を含む素子層の上に形成されている。半導体基板を含む素子層にトランジスタを形成してもよい。また、容量素子などを含む素子層を適宜設けてもよい。例えば、容量素子などを含む素子層を、酸化物半導体を含む素子層の上に形成してもよいし、半導体基板を含む素子層と酸化物半導体を含む素子層との間に形成してもよい。
【００８３】
このような構成の半導体装置において、図４（Ｃ）（Ｄ）に示すように、絶縁体１４ｂに形成された開口１７ｆａの縁において導電体２０ａが絶縁体１４ｂに接していることが好ましい。言い換えると、絶縁体１４ｂに形成された開口１７ｆａを導電体２０ａで塞ぐ形状となることが好ましい。
【００８４】
ここで、絶縁体１４ｂは水素及び水の拡散をブロックする機能を有しているため、絶縁体１３ａから絶縁体１４ｂを通って、酸化物半導体を含む素子層に水素や水などの不純物が拡散することを防ぐことができる。さらに、導電体２０ａは水素及び水の拡散をブロックする機能を有しており、導電体２０ａが絶縁体１４ｂの開口１７ｆを塞ぐように設けられている。これにより、絶縁体１４ｂの開口１７ｆにおいて、導電体２１ａを通って、酸化物半導体を含む素子層に水素や水などの不純物が拡散することを防ぐことができる。
【００８５】
このように、半導体基板と酸化物半導体の間を、絶縁体１４ｂと導電体２０ａで分断することにより、半導体基板を含む素子層などに含まれる水素または水などの不純物が、絶縁体１４ｂに形成されるプラグ（導電体２１）やビアホール（開口１７ｆａ）を介して上層に拡散することをふせぐことができる。特に半導体基板としてシリコン基板を用いる場合、シリコン基板のダングリングボンドを終端するために水素が用いられるため、半導体基板を含む素子層に含まれる水素の量が多く、酸化物半導体を含む素子層まで水素が拡散する恐れがあるが、本実施の形態に示すような構成とすることにより、酸化物半導体を含む素子層に水素が拡散することを防ぐことができる。
【００８６】
詳しくは後述するが、酸化物半導体は、水素または水などの不純物を低減し、キャリア密度を低くし、高純度真性または実質的に高純度真性である酸化物半導体とすることが好ましい。このような酸化物半導体を用いてトランジスタを形成することにより、トランジスタの電気特性を安定させることができる。また、高純度真性または実質的に高純度真性である酸化物半導体を用いることで、トランジスタの非導通時のリーク電流を低減することができる。また、高純度真性または実質的に高純度真性である酸化物半導体を用いることで、トランジスタの信頼性を向上させることができる。
【００８７】
なお、本実施の形態に示す配線とプラグの形状は、図４（Ｃ）（Ｄ）に示す形状に限られるものではない。図４（Ｃ）（Ｄ）に示す形状とは異なる配線とプラグを以下に示す。
【００８８】
図６（Ａ）に示す配線とプラグの形状は、開口１７ｇの形状が開口１７ｆと違う点において、図４（Ｃ）に示す形状と異なる。開口１７ｇは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｇａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｇｂから構成されているとみることができる。開口１７ｇａは絶縁体１３ａ及び絶縁体１４ｂの下部に形成され、開口１７ｇｂは絶縁体１５ｃ及び絶縁体１４ｂの上部に形成される。よって、図６（Ａ）に示す構成において、導電体２０ａ及び導電体２１ａの配線などとして機能する部分が絶縁体１４ｂの上部に埋め込まれるように設けられる。ここで、絶縁体１４ｂに設けられた開口の内壁は、開口１７ｇａの内壁と開口１７ｇｂの内壁によって階段状に形成される。
【００８９】
図６（Ｂ）に示す配線とプラグの形状は、開口１７ｈの形状が開口１７ｆと違う点において、図４（Ｃ）に示す形状と異なる。開口１７ｈは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｈａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｈｂから構成されているとみることができる。開口１７ｈａは絶縁体１３ａの下部に形成され、開口１７ｈｂは絶縁体１５ｃ、絶縁体１４ｂ及び絶縁体１３ａの上部に形成される。よって、図６（Ｂ）に示す構成において、導電体２０ａ及び導電体２１ａの配線などとして機能する部分が絶縁体１３ａの上部に埋め込まれるように設けられる。ここで、絶縁体１３ａに設けられた開口の内壁は、開口１７ｈａの内壁と開口１７ｈｂの内壁によって階段状に形成される。
【００９０】
図６（Ｃ）に示す配線とプラグの形状は、開口１７ｉの形状が開口１７ｆと違う点において、図４（Ｃ）に示す形状と異なる。開口１７ｉは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｉａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｉｂから構成されているとみることができる。開口１７ｉａは絶縁体１３ａに形成され、開口１７ｉｂは絶縁体１５ｃ及び絶縁体１４ｂに形成される。よって、図６（Ｃ）に示す構成において、導電体２０ａ及び導電体２１ａの配線などとして機能する部分が絶縁体１４ｂに埋め込まれるように設けられる。ここで、絶縁体１４ｂの開口に設けられた内壁はなだらかなテーパー状に形成される。
【００９１】
図７（Ａ）に示す配線とプラグの形状は、開口１７ｊの形状が開口１７ｆと違う点において、図４（Ｃ）に示す形状と異なる。開口１７ｊは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｊａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｊｂから構成されているとみることができる。開口１７ｊａは絶縁体１３ａ及び絶縁体１４ｂに形成され、開口１７ｊｂは絶縁体１５ｃに形成される。よって、図７（Ａ）に示す構成において、導電体２０ａ及び導電体２１ａの配線などとして機能する部分が絶縁体１５ｃに埋め込まれるように設けられる。ここで、絶縁体１３ａ及び絶縁体１４ｂに設けられた開口１７ｊａの内壁は導電体１２に対して略垂直に設けられる。また、絶縁体１５ｃに設けられた開口１７ｊｂの内壁は絶縁体１４ｂに対して略垂直に設けられる。また、このように開口の内壁を略垂直に設ける場合、開口の内壁にも導電体２０ａを十分な膜厚で成膜するために、ＡＬＤ法などを用いて導電体２０ａを成膜することが好ましい。
【００９２】
図７（Ｂ）（Ｃ）に示す配線とプラグの形状は、開口１７ｋの形状が開口１７ｊと違う点において、図７（Ａ）に示す形状と異なる。開口１７ｋは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｋａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｋｂから構成されているとみることができる。図７（Ｂ）（Ｃ）に示す配線とプラグの形状は、開口１７ｋａの幅の最大値が、開口１７ｋｂの幅の最小値と略一致する。例えば、図７（Ｂ）（Ｃ）に示す開口１７ｋａのＸ１−Ｘ２方向の幅が、開口１７ｋｂのＸ１−Ｘ２方向の幅と略一致する。このようにすることで、配線の占有面積を低減することができる。開口１７ｋのような形状にする場合、例えば、図１（Ａ）（Ｂ）に示すハードマスク１６の開口１７ａのＸ１−Ｘ２方向の幅と、図１（Ｃ）（Ｄ）に示すレジストマスク１８ａの開口１７ｂのＸ１−Ｘ２方向の幅が略一致するように設定すればよい。
【００９３】
図８（Ａ）（Ｂ）に示す配線とプラグの構成は、導電体２４が導電体２１ａ及び導電体２０ａの上に設けられている点において、図４（Ｃ）（Ｄ）に示す構成と異なる。ここで、導電体２４は導電体２０ａに用いることができる導電体を用いればよく、例えば窒化タンタルなどを用いることができる。このような構造にすることにより、導電体２１ａを、水素を透過させにくい導電体２０ａ及び導電体２４で包み込むことができる。このような構造にすることにより、導電体１２、絶縁体１３ａなどから拡散する水素をより効果的にブロックし、水素が導電体２１ａを通じてより上層に侵入することを防ぐことができる。
【００９４】
なお、導電体２４は、リソグラフィー法などを用いてパターン形成してもよいし、絶縁体１５ｃと同様の開口を有する絶縁体を設けて、当該開口に埋め込んで形成してもよい。
【００９５】
また、本実施の形態に示す配線とプラグの作製方法は、上記の方法に限られるものではない。上記の方法とは異なる配線とプラグの作製方法を以下に示す。
【００９６】
以下に、図９乃至図１２を用いて、上記の方法とは異なる配線とプラグの作製方法について説明する。なお、図１２（Ａ）（Ｂ）に示す工程から先は、図３（Ａ）（Ｂ）に示す工程に続ければよい。
【００９７】
まず、上記の工程と同様の方法で、導電体１２を形成し、導電体１２の上に絶縁体１３を成膜し、絶縁体１３の上に絶縁体１４を成膜し、絶縁体１４の上に絶縁体１５を成膜する。
【００９８】
次に、上記ハードマスク１６の材料の成膜と同様の方法で、絶縁体１５の上にハードマスク材料１６ｂを成膜する（図９（Ａ）（Ｂ）参照。）。ここで、図９（Ａ）は、図９（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図である。以下、同様に断面図と上面図を一点鎖線Ｘ１−Ｘ２に対応させて示す。
【００９９】
次に、ハードマスク材料１６ｂの上に、開口１７ｍを有するレジストマスク１８ｂを形成する。レジストマスク１８ｂの形成については、上記レジストマスク１８ａについての記載を参酌することができる。
【０１００】
ここで、開口１７ｍは、後の工程で形成する開口１７ｆａ、つまりビアホールまたはコンタクトホールに対応している。このため、開口１７ｍの上面形状はビアホールまたはコンタクトホールに対応したものになる。
【０１０１】
なお、開口１７ｍは、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。
【０１０２】
次に、レジストマスク１８ｂを用いてハードマスク材料１６ｂをエッチングして、開口１７ｎを有するハードマスク１６ｃを形成する（図９（Ｃ）（Ｄ）参照。）。ここで、開口１７ｎにおいて、絶縁体１５の上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。
【０１０３】
次に、レジストマスク１８ｂを用いて、絶縁体１５をエッチングして開口１７ｐを有する絶縁体１５ａを形成する。ここで、開口１７ｐにおいて、絶縁体１４の上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。
【０１０４】
次に、レジストマスク１８ｂを用いて、絶縁体１４をエッチングして開口１７ｑを有する絶縁体１４ａを形成する（図１０（Ａ）（Ｂ）参照。）。ここで、開口１７ｑにおいて、絶縁体１３の上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。
【０１０５】
次に、レジストマスク１８ｂを除去する（図１０（Ｃ）（Ｄ）参照。）。レジストマスク１８ｂの除去は、レジストマスク１８ａの除去についての記載を参酌することができる。
【０１０６】
次に、ハードマスク１６ｃの上に、開口１７ｒを有するレジストマスク２６ａを形成する。レジストマスク２６ａの形成については、上記レジストマスク１８ａについての記載を参酌することができる。なお、開口１７ｒを形成する際に、レジスト２６ｂが開口１７ｑ及び開口１７ｐに残存する場合がある。
【０１０７】
ここで、開口１７ｒは、後の工程で形成する開口１７ｆｂ、つまり配線パターンを埋め込む溝に対応している。このため、開口１７ｒの上面形状は配線パターンを埋め込む溝に対応したものになる。また、ビアホールまたはコンタクトホールに対応する開口１７ｑは、配線パターンを埋め込む溝に対応する開口１７ｒの中に形成されることが好ましい。この場合、開口１７ｒの幅の最小値が、開口１７ｑの幅の最大値以上となる。例えば、図１１（Ａ）（Ｂ）に示す開口１７ｒのＸ１−Ｘ２方向の幅が、図１１（Ａ）（Ｂ）に示す開口１７ｑのＸ１−Ｘ２方向の幅より大きくなる。このようにすることで、ビアホールまたはコンタクトホールを、配線パターンの溝に対してマージンを持たせて形成することができる。
【０１０８】
次に、レジストマスク２６ａを用いてハードマスク１６ｃをエッチングして、開口１７ｓを有するハードマスク１６ｄを形成する（図１２（Ａ）（Ｂ）参照。）。ここで、開口１７ｓにおいて、絶縁体１５ａの上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。
【０１０９】
次に、レジストマスク２６ａを除去する。レジストマスク２６ａの除去は、レジストマスク１８ａの除去についての記載を参酌することができる。なお、レジスト２６ｂが開口１７ｑ及び開口１７ｐに残存している場合、レジストマスク２６ａを除去する際に同時にレジスト２６ｂを除去することが好ましい。
【０１１０】
なお、レジストマスク１８ｂを除去した後に、開口１７ｑ及び開口１７ｐに充填剤を埋め込んでおいてもよい。当該充填剤はレジストマスク２６ａを除去するときに、同時に除去できるものを用いればよく、例えば、上述のアッシングなどのドライエッチング処理で除去できる材料を用いることができる。このような充填剤としては、例えばアモルファスカーボン系の材料を用いればよい。
【０１１１】
レジストマスク２６ａを除去することで、図３（Ａ）（Ｂ）に示す形状になる。よって、以下の工程は、図３（Ｃ）（Ｄ）以降の工程に沿って、配線とプラグを形成すればよい。
【０１１２】
＜酸化物半導体膜を有するトランジスタの構成＞
図１３（Ａ）及び図１３（Ｂ）に酸化物半導体を含む素子層に形成されるトランジスタ６０ａの構成の一例を示す。図１３（Ａ）はトランジスタ６０ａのチャネル長方向Ａ１−Ａ２に対応する断面図であり、図１３（Ｂ）はトランジスタ６０ａのチャネル幅方向Ａ３−Ａ４に対応する断面図である。なお、トランジスタのチャネル長方向とは、基板と水平な面内において、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
【０１１３】
なお、図１３（Ａ）及び図１３（Ｂ）などの断面図においては、パターン形成された導電体、半導体または絶縁体などの端部が直角に図示されているものがあるが本実施の形態に示す半導体装置はこれに限らず、端部を丸めた形状とすることもできる。
【０１１４】
トランジスタ６０ａは、導電体６２ａと、導電体６２ｂと、絶縁体６５と、絶縁体６３と、絶縁体６４と、絶縁体６６ａと、半導体６６ｂと、導電体６８ａと、導電体６８ｂと、絶縁体６６ｃと、絶縁体７２と、導電体７４と、を有している。ここで、導電体６２ａ及び導電体６２ｂはトランジスタ６０ａのバックゲートとして機能し、絶縁体６５、絶縁体６３及び絶縁体６４はトランジスタ６０ａのバックゲートに対するゲート絶縁膜として機能する。また、導電体６８ａ及び導電体６８ｂはトランジスタ６０ａのソース又はドレインとして機能する。また、絶縁体７２はトランジスタ６０ａのゲート絶縁膜として機能し、導電体７４はトランジスタ６０ａのゲートとして機能する。
【０１１５】
なお、詳細は後述するが、絶縁体６６ａ、絶縁体６６ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、半導体６６ｂと積層させてトランジスタを形成する場合、電子は半導体６６ｂ、半導体６６ｂと絶縁体６６ａの界面近傍、および半導体６６ｂと絶縁体６６ｃの界面近傍を流れ、絶縁体６６ａおよび絶縁体６６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体６６ａおよび絶縁体６６ｃを導電体及び半導体と記載せず、絶縁体または酸化物絶縁体と記載するものとする。
【０１１６】
なお、本実施の形態などにおいて、絶縁体という記載は、絶縁膜又は絶縁層と言い換えることもできる。また、導電体という記載は、導電膜又は導電層と言い換えることもできる。また、半導体という記載は、半導体膜又は半導体層と言い換えることもできる。
【０１１７】
トランジスタ６０ａの下部では、絶縁体６１の上に、開口を有する絶縁体６７が設けられており、当該開口の中に導電体６２ａが設けられ、さらに導電体６２ａの上に導電体６２ｂが設けられている。導電体６２ａ及び導電体６２ｂの少なくとも一部は、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、と重なっている。ここで、トランジスタ６０ａのバックゲートとして機能する導電体６２ａ及び導電体６２ｂは、上述の配線及びプラグとして機能する導電体２１ａ及び導電体２０ａと並行して作製することができる。よって、絶縁体６１は絶縁体１４ｂと、絶縁体６７は絶縁体１５ｃと、導電体６２ａは導電体２０ａと、導電体６２ｂは導電体２１ａと対応している。
【０１１８】
導電体６２ａ及び導電体６２ｂの上に接して、導電体６２ａ及び導電体６２ｂの上面を覆うように絶縁体６５が設けられている。絶縁体６５の上に絶縁体６３が設けられ、絶縁体６３の上に絶縁体６４が設けられている。
【０１１９】
ここで、導電体６２ａ及び導電体６２ｂのチャネル長方向の一端は導電体６８ａの一部と重なり、導電体６２ａ及び導電体６２ｂのチャネル長方向の他端は導電体６８ｂの一部と重なることが好ましい。このように導電体６２ａ及び導電体６２ｂを設けることにより、半導体６６ｂの導電体６８ａと導電体６８ｂの間の領域、つまり半導体６６ｂのチャネル形成領域、を導電体６２ａ及び導電体６２ｂで十分覆うことができる。これにより、導電体６２ａ及び導電体６２ｂは、トランジスタ６０ａのしきい値電圧の制御をより効果的に行うことができる。
【０１２０】
絶縁体６４の上に絶縁体６６ａが設けられ、絶縁体６６ａの上面の少なくとも一部に接して半導体６６ｂが設けられている。なお、図１３（Ａ）（Ｂ）においては、絶縁体６６ａ及び半導体６６ｂの端部が概略一致するように絶縁体６６ａ及び半導体６６ｂが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られるものではない。
【０１２１】
半導体６６ｂの上面の少なくとも一部に接して導電体６８ａ及び導電体６８ｂが形成されている。導電体６８ａと導電体６８ｂは離間して形成されており、図１３（Ａ）に示すように導電体７４を挟んで対向して形成されていることが好ましい。
【０１２２】
半導体６６ｂの上面の少なくとも一部に接して絶縁体６６ｃが設けられる。絶縁体６６ｃは、導電体６８ａの上面の一部及び導電体６８ｂの上面の一部などを覆うように形成され、導電体６８ａと導電体６８ｂの間で半導体６６ｂの上面の一部と接することが好ましい。
【０１２３】
絶縁体６６ｃの上に絶縁体７２が設けられる。絶縁体７２は、導電体６８ａと導電体６８ｂの間で絶縁体６６ｃの上面の一部と接することが好ましい。
【０１２４】
絶縁体７２の上に導電体７４が設けられる。導電体７４は、導電体６８ａと導電体６８ｂの間で絶縁体７２の上面の一部と接することが好ましい。
【０１２５】
また、導電体７４を覆って絶縁体７９が設けられる。ただし、絶縁体７９は必ずしも設ける必要はない。
【０１２６】
ただし、トランジスタ６０ａは図１３（Ａ）（Ｂ）に示す構成に限定されるものではない。例えば、絶縁体６６ｃ、絶縁体７２及び導電体７４のＡ１−Ａ２方向の側面が一致するように設けられていてもよい。また、例えば、絶縁体６６ｃおよび／または絶縁体７２が絶縁体６６ａ、半導体６６ｂ、導電体６８ａ及び導電体６８ｂを覆って、絶縁体６４の上面と接するように設けられる構成としてもよい。
【０１２７】
なお、導電体７４は、絶縁体７２、絶縁体６６ｃ、絶縁体６４、絶縁体６３、絶縁体６５などに形成された開口を介して導電体６２ｂと接続される構成としてもよい。
【０１２８】
絶縁体６４、導電体６８ａ、導電体６８ｂ及び導電体７４の上に絶縁体７７が設けられている。さらに、絶縁体７７の上に絶縁体７８が設けられている。
【０１２９】
＜酸化物半導体＞
以下に、半導体６６ｂに用いられる酸化物半導体について説明する。
【０１３０】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１３１】
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１３２】
まず、図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２６には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１３３】
図２６（Ａ）、図２６（Ｂ）、および図２６（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１３４】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０１３５】
また、図２６に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０１３６】
図２６（Ａ）および図２６（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０１３７】
一例として、図２７に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２７に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０１３８】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２７に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０１３９】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０１４０】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０１４１】
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０１４２】
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０１４３】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０１４４】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
【０１４５】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２６（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０１４６】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２６（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１４７】
また、図２６（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０１４８】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１４９】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０１５０】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１５１】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１５２】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１５３】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１５４】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１５５】
ここで、酸化物半導体中における各不純物の影響について説明する。
【０１５６】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５７】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１５８】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５９】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１６０】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
【０１６１】
以下に、トランジスタ６０ａに酸化物半導体である半導体６６ｂを２層構造、または３層構造とした場合について述べる。絶縁体６６ａ、半導体６６ｂ、および絶縁体６６ｃの積層構造に接する絶縁体のバンド図と、半導体６６ｂおよび絶縁体６６ｃの積層構造に接する絶縁体のバンド図と、について、図２８を用いて説明する。
【０１６２】
図２８（Ａ）は、絶縁体Ｉ１、絶縁体６６ａ（Ｓ１）、半導体６６ｂ（Ｓ２）、絶縁体６６ｃ（Ｓ３）、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２８（Ｂ）は、絶縁体Ｉ１、半導体６６ｂ（Ｓ２）、絶縁体６６ｃ（Ｓ３）、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０１６３】
絶縁体６６ａ、絶縁体６６ｃは、半導体６６ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、半導体６６ｂの伝導帯下端のエネルギー準位と、絶縁体６６ａ、絶縁体６６ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、絶縁体６６ａ、絶縁体６６ｃの電子親和力よりも、半導体６６ｂの電子親和力が大きく、絶縁体６６ａ、絶縁体６６ｃの電子親和力と、半導体６６ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０１６４】
図２８（Ａ）、および図２８（Ｂ）に示すように、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、絶縁体６６ａと半導体６６ｂとの界面、または半導体６６ｂと絶縁体６６ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０１６５】
具体的には、絶縁体６６ａと半導体６６ｂ、半導体６６ｂと絶縁体６６ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、半導体６６ｂがＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、絶縁体６６ａ、絶縁体６６ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０１６６】
このとき、キャリアの主たる経路は半導体６６ｂとなる。絶縁体６６ａと半導体６６ｂとの界面、および半導体６６ｂと絶縁体６６ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０１６７】
ただし、高いゲート電圧を印加すると、絶縁体６６ａの半導体６６ｂとの界面近傍、及び絶縁体６６ｃの半導体６６ｂとの界面近傍においても電流が流れる場合がある。
【０１６８】
上記の通り、絶縁体６６ａおよび絶縁体６６ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体６６ｂと積層させてトランジスタを形成する場合、電子は半導体６６ｂ、半導体６６ｂと絶縁体６６ａの界面近傍、および半導体６６ｂと絶縁体６６ｃの界面近傍を流れ、絶縁体６６ａおよび絶縁体６６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体６６ａおよび絶縁体６６ｃを半導体と記載せず、絶縁体または酸化物絶縁体と記載するものとする。なお、絶縁体６６ａおよび絶縁体６６ｃを絶縁体または酸化物絶縁体と記載するのは、あくまで半導体６６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体６６ａまたは絶縁体６６ｃとして、半導体６６ｂに用いることができる物質を用いる場合もある。
【０１６９】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。絶縁体６６ａ、絶縁体６６ｃを設けることにより、トラップ準位を半導体６６ｂより遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０１７０】
絶縁体６６ａ、絶縁体６６ｃは、半導体６６ｂと比較して、導電率が十分に低い材料を用いる。このとき、半導体６６ｂ、半導体６６ｂと絶縁体６６ａとの界面、および半導体６６ｂと絶縁体６６ｃとの界面が、主にチャネル領域として機能する。例えば、絶縁体６６ａ、絶縁体６６ｃには、図２６（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図２６（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
【０１７１】
特に、半導体６６ｂに領域Ａで示される原子数比の酸化物半導体を用いる場合、絶縁体６６ａおよび絶縁体６６ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、絶縁体６６ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
【０１７２】
なお、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃはスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。
【０１７３】
また、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃは、成膜時に基板加熱処理を行う、または成膜後に加熱処理を行うことが好ましい。このような加熱処理を行うことで、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃなどに含まれる水、または水素をさらに低減させることができる。また、絶縁体６６ａ、半導体６６ｂ、及び絶縁体６６ｃに過剰酸素を供給することができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上４５０℃以下、さらに好ましくは３５０℃以上４００℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０１７４】
なお、トランジスタのバックゲートとなる導電体６２ａ、図４に示すプラグ及び配線を構成する導電体２０ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタル膜から水素が放出することを抑制できる。
【０１７５】
また、半導体６６ｂ又は絶縁体６６ｃなどの導電体６８ａ又は導電体６８ｂと接する領域に低抵抗領域が形成されることがある。低抵抗領域は、主に、半導体６６ｂが接した導電体６８ａ又は導電体６８ｂに酸素を引き抜かれる、または導電体６８ａ又は導電体６８ｂに含まれる導電材料が半導体６６ｂ中の元素と結合することにより形成される。このような低抵抗領域が形成されることにより、導電体６８ａ又は導電体６８ｂと半導体６６ｂとの接触抵抗を低減することが可能となるのでトランジスタ６０ａのオン電流を増大させることができる。
【０１７６】
また、半導体６６ｂは、導電体６８ａと導電体６８ｂの間に導電体６８ａまたは導電体６８ｂと重なった領域より厚さの薄い領域を有することがある。これは、導電体６８ａ及び導電体６８ｂを形成する際に、半導体６６ｂの上面の一部を除去することにより形成される。半導体６６ｂの上面には、導電体６８ａ及び導電体６８ｂとなる導電体を成膜した際に、上記低抵抗領域と同様の抵抗の低い領域が形成される場合がある。このように、半導体６６ｂの上面の導電体６８ａと導電体６８ｂの間に位置する領域を除去することにより、半導体６６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。
【０１７７】
なお、上述の絶縁体６６ａ、半導体６６ｂ及び絶縁体６６ｃの３層構造は一例である。例えば、絶縁体６６ａまたは絶縁体６６ｃのいずれか一方を設けない２層構造としてもよい。また、絶縁体６６ａまたは絶縁体６６ｃの両方を設けない単層構造としてもよい。または、絶縁体６６ａ、半導体６６ｂまたは絶縁体６６ｃとして例示した絶縁体、半導体又は導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
【０１７８】
＜絶縁体、導電体＞
以下に、トランジスタ６０ａの半導体以外の各構成要素について詳細な説明を行う。
【０１７９】
絶縁体６１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ近傍に設けられる絶縁体中の水素や水は、酸化物半導体としても機能する絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ中にキャリアを生成する要因の一つとなる。これによりトランジスタ６０ａの信頼性が低下するおそれがある。特に、半導体基板９１においてシリコンなどを用いる場合、半導体基板のダングリングボンドを終端するために水素が用いられるため、当該水素が酸化物半導体を有するトランジスタまで拡散するおそれがある。これに対して水素又は水をブロックする機能を有する絶縁体６１を設けることにより酸化物半導体を有するトランジスタの下層から水素又は水が拡散するのを抑制し、酸化物半導体を有するトランジスタの信頼性を向上させることができる。絶縁体６１は、絶縁体６５又は絶縁体６４より水素または水を透過させにくいことが好ましい。
【０１８０】
また、絶縁体６１は酸素をブロックする機能も有することが好ましい。絶縁体６１が絶縁体６４から拡散する酸素をブロックすることにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに効果的に酸素を供給することができる。
【０１８１】
絶縁体６１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体６１として用いることにより、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体６１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体６１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。なお、絶縁体６１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０１８２】
絶縁体６７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。なお、絶縁体６７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０１８３】
導電体６２ａ及び導電体６２ｂは、少なくとも一部が導電体６８ａと導電体６８ｂに挟まれる領域において半導体６６ｂと重なることが好ましい。導電体６２ａ及び導電体６２ｂは、トランジスタ６０ａのバックゲートとして機能する。このような導電体６２ａ及び導電体６２ｂを設けることにより、トランジスタ６０ａのしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ６０ａのゲート（導電体７４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ６０ａが導通状態となることを防ぐことができる。つまり、トランジスタ６０ａの電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。
【０１８４】
また、バックゲートとして機能する導電体６２ａ及び導電体６２ｂは、所定の電位が供給される配線または端子と接続されていてもよい。例えば、導電体６２ａ及び導電体６２ｂが一定の電位が供給される配線と接続されていてもよい。一定の電位は、高電源電位や、接地電位などの低電源電位とすることができる。
【０１８５】
導電体６２ａは、上記導電体２０に用いることができる導電体を用いればよく、導電体６２ｂは上記導電体２１に用いることができる導電体を用いればよい。
【０１８６】
絶縁体６５は導電体６２ａ及び導電体６２ｂを覆うように設けられる。絶縁体６５は、後述する絶縁体６４または絶縁体７２と同様の絶縁体を用いることができる。
【０１８７】
絶縁体６３は絶縁体６５を覆うように設けられる。絶縁体６３は、酸素をブロックする機能を有することが好ましい。このような絶縁体６３を設けることにより絶縁体６４から導電体６２ａ及び導電体６２ｂが酸素を引き抜くことを防ぐことができる。これにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに効果的に酸素を供給することができる。また、絶縁体６３の被覆性を高くすることにより、より絶縁体６４から引き抜かれる酸素をより低減し、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに、より効果的に酸素を供給することができる。
【０１８８】
絶縁体６３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を用いる。好ましくは、酸化ハフニウムまたは酸化アルミニウムを用いる。なお、絶縁体６３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０１８９】
なお、絶縁体６５、絶縁体６３及び絶縁体６４において、絶縁体６３が電子捕獲領域を有すると好ましい。絶縁体６５および絶縁体６４が電子の放出を抑制する機能を有するとき、絶縁体６３に捕獲された電子は、負の固定電荷のように振舞う。したがって、絶縁体６３はフローティングゲートとしての機能を有する。
【０１９０】
絶縁体６４は、膜中に含まれる水または水素の量が少ないことが好ましい。例えば、絶縁体６４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体６４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。なお、絶縁体６４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０１９１】
また、絶縁体６４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体６４を設けることにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
【０１９２】
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
【０１９３】
過剰酸素を有する絶縁体６４は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。
【０１９４】
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
【０１９５】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０１９６】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１９７】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【０１９８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
【０１９９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０２００】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０２０１】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０２０２】
また、絶縁体６４または絶縁体６３は、下層からの不純物の拡散を防止する機能を有してもよい。
【０２０３】
また、上述の通り半導体６６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体６４の上面にＣＭＰ処理などによって平坦化処理を行って平坦性の向上を図ってもよい。
【０２０４】
導電体６８ａ及び導電体６８ｂは、それぞれトランジスタ６０ａのソース電極またはドレイン電極のいずれかとして機能する。
【０２０５】
導電体６８ａ及び導電体６８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、導電体６８ａ及び導電体６８ｂを積層構造とする場合、窒化タンタルの上にタングステンを積層する構造としてもよい。また、導電体６８ａ及び導電体６８ｂは例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。なお、導電体６８ａ及び導電体６８ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２０６】
絶縁体７２は、トランジスタ６０ａのゲート絶縁膜として機能する。絶縁体７２は、絶縁体６４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体７２を設けることにより、絶縁体７２から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。
【０２０７】
絶縁体７２、絶縁体７７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体７２、絶縁体７７としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体７２、絶縁体７７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２０８】
また、絶縁体７７は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体７７を設けることにより、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
【０２０９】
過剰酸素を有する絶縁体７７は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。
【０２１０】
また、絶縁体７７は水素、水、窒素酸化物（ＮＯｘ、例えば一酸化窒素、二酸化窒素など）などの不純物が少ないことが好ましい。このような絶縁体７７を用いることにより、絶縁体７７から水素、水、窒素酸化物などの不純物が絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに拡散することを抑制し、半導体６６ｂを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
【０２１１】
ここで、絶縁体７７はＴＤＳ分析にて、２００℃以上５６０℃以下の表面温度の範囲で、Ｈ２Ｏ分子の脱離量が３．８０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、２．４０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。また、絶縁体７７はＴＤＳ分析にて、０℃以上４００℃以下の表面温度の範囲で、Ｈ２Ｏ分子の脱離量が７．００×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることがさらに好ましい。また、絶縁体７７はＴＤＳ分析にて、ＮＯ２分子の脱離量が１．８０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが好ましい。
【０２１２】
導電体７４はトランジスタ６０ａのゲート電極として機能する。導電体７４としては、導電体６２ｂとして用いることができる導電体を用いればよい。
【０２１３】
ここで、図１３（Ｂ）に示すように、導電体６２ａ及び導電体６２ｂおよび導電体７４の電界によって、半導体６６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６ｂの全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０２１４】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６ｂの側面にもチャネルが形成される。したがって、半導体６６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体６６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体６６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上の厚さの領域を有する半導体６６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、１５０ｎｍ以下の厚さの領域を有する半導体６６ｂとすればよい。
【０２１５】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
【０２１６】
絶縁体７９は、絶縁体６３に用いることができる絶縁体を設けることが好ましい。例えば、絶縁体７９としてＡＬＤ法を用いて成膜した酸化ガリウムまたは酸化アルミニウムなどを用いればよい。このような絶縁体７９を導電体７４を覆って設けることにより、絶縁体７７に供給された過剰酸素を導電体７４が奪って、導電体７４が酸化することを防ぐことができる。
【０２１７】
絶縁体７８の厚さとしては、例えば５ｎｍ以上、又は２０ｎｍ以上とすることができる。また、絶縁体７８は少なくとも一部が絶縁体７７の上面と接して形成されることが好ましい。
【０２１８】
絶縁体７８としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体７８は酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。また、絶縁体７８は、上述の絶縁体６６ａまたは絶縁体６６ｃとして用いることができる酸化物を用いることもできる。なお、絶縁体７８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２１９】
ここで絶縁体７８の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体７８の成膜をおこなうことにより、成膜と同時に絶縁体７７の表面（絶縁体７８成膜後は絶縁体７７と絶縁体７８の界面）近傍に酸素が添加される。例えば、スパッタリング法を用いて酸化アルミニウムを成膜すればよい。さらにその上にＡＬＤ法を用いて酸化アルミニウムを成膜することが好ましい。ＡＬＤ法を用いることにより、ピンホールの形成などを抑制できるため、絶縁体７８の酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果をより向上させることができる。
【０２２０】
絶縁体７８の成膜時に加熱処理を行う、または成膜後に加熱処理を行うことが好ましい。熱処理を行うことにより、絶縁体７７に添加した酸素を拡散させ、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに供給することができる。また、当該酸素は絶縁体７７から絶縁体７２または絶縁体６４を介して、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに供給される場合もある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
【０２２１】
なお、トランジスタのバックゲートとなる導電体６２ａ、図４に示すプラグ及び配線を構成する導電体２０ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。
【０２２２】
絶縁体７８は、絶縁体７７より酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体７８を設けることにより、絶縁体７７から絶縁体６６ａ、半導体６６ｂ及び絶縁体６６ｃに酸素を供給する際に、当該酸素が絶縁体７８の上方に外部放出されてしまうことを防ぐことができる。
【０２２３】
なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体７８に適用するのに好ましい。
【０２２４】
次に、トランジスタ６０ａの変形例について図１３（Ｃ）（Ｄ）を用いて説明する。なお、図１３（Ｃ）（Ｄ）は、図１３（Ａ）（Ｂ）と同様に、トランジスタ６０ａのチャネル長方向の断面図とトランジスタ６０ａのチャネル幅方向の断面図になる。
【０２２５】
図１３（Ｃ）（Ｄ）に示すトランジスタ６０ｂは、絶縁体６４、導電体６８ａおよび導電体６８ｂの上に絶縁体７７が設けられ、絶縁体７７、並びに導電体６８ａおよび導電体６８ｂに形成された開口の中に埋め込まれるように、絶縁体６６ｃ、絶縁体７２及び導電体７４が設けられている点において、図１３（Ａ）（Ｂ）に示すトランジスタ６０ａと異なる。なお、図１３（Ｃ）（Ｄ）に示すトランジスタ６０ｂの他の構成については、図１３（Ａ）（Ｂ）に示すトランジスタ６０ａの構成を参酌することができる。
【０２２６】
また、トランジスタ６０ｂは、絶縁体７７の上に絶縁体７６が設けられ、絶縁体７６の上に絶縁体７８が設けられる構成としてもよい。このとき、絶縁体７６は絶縁体７７に用いることができる絶縁体を用いればよい。また、トランジスタ６０ｂは絶縁体７９を設けない構成としているが、これに限られず、絶縁体７９を設けてもよい。
【０２２７】
ただし、トランジスタ６０ｂは図１３（Ｃ）（Ｄ）に示す構成に限定されるものではない。例えば、絶縁体６６ｃ、絶縁体７２および導電体７４の側面が半導体６６ｂの上面に対して３０°以上９０°未満の角度で傾斜しているテーパー形状としてもよい。
【０２２８】
＜容量素子の構成＞
図１４（Ａ）に容量素子８０ａの構成の一例を示す。容量素子８０ａは、導電体８２と、絶縁体８３と、導電体８４と、を有している。図１４（Ａ）に示すように、絶縁体８１の上に導電体８２が設けられ、導電体８２を覆うように絶縁体８３が設けられ、絶縁体８３を覆うように導電体８４が設けられ、導電体８４の上に絶縁体８５が設けられる。
【０２２９】
ここで、絶縁体８３が導電体８２の側面に接するように設けられ、導電体８４が絶縁体８３の凸部の側面に接するように設けられることが好ましい。これにより、導電体８２の上面だけでなく、導電体８２の側面も容量素子として機能させることができるので、容量値を大きくすることができる。
【０２３０】
導電体８２及び導電体８４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。なお、導電体８２及び導電体８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２３１】
絶縁体８３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。例えば、酸化アルミニウムの上に酸化窒化シリコンを積層してもよい。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることが好ましい。また、絶縁体８３としてｈｉｇｈ−ｋ材料を用いる場合、熱処理を行うことで容量値を大きくすることができる場合がある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体８３を厚くしても容量素子８０ａの容量値を十分確保することができる。絶縁体８３を厚くすることにより、導電体８２と導電体８４の間に生じるリーク電流を抑制することができる。なお、絶縁体８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２３２】
絶縁体８１及び絶縁体８５としては、絶縁体７７として用いることができる絶縁体を用いればよい。また、絶縁体８５は、有機シランガス（例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）など）を用いて成膜してもよい。
【０２３３】
次に、容量素子８０ａの変形例について図１４（Ｂ）（Ｃ）を用いて説明する。
【０２３４】
図１４（Ｂ）に示す容量素子８０ｂは、導電体８４が、絶縁体８３の凸部の側面に接することなく、導電体８２の上面と重なるように形成されている点において、図１４（Ａ）に示す容量素子８０ａと異なる。なお、図１４（Ｂ）では、導電体８４の側面端部と導電体８２の側面端部が重なるように設けられているが、容量素子８０ｂはこれに限られるものではない。
【０２３５】
図１４（Ｃ）に示す容量素子８０ｃは、絶縁体８１の上に開口を有する絶縁体８６が設けられており、導電体８２は当該開口の中に設けられている点において、図１４（Ａ）に示す容量素子８０ａと異なる。ここで、絶縁体８６の開口と絶縁体８１の上面を溝部とみなすことができ、導電体８２は当該溝部に沿って設けられることが好ましい。また、図１４（Ｃ）に示すように、絶縁体８６の上面と導電体８２の上面とが概略一致するように形成されてもよい。
【０２３６】
導電体８２の上に絶縁体８３が設けられ、絶縁体８３の上に導電体８４が設けられる。ここで、導電体８４は、上記溝部において、絶縁体８３を介して導電体８２と面する領域を有する。また、絶縁体８３は導電体８２の上面を覆うように設けられることが好ましい。このように絶縁体８３を設けることで導電体８２と導電体８４との間でリーク電流が流れるのを防ぐことができる。また、絶縁体８３の側面端部と導電体８４の側面端部とが概略一致するように設けられていてもよい。このように、容量素子８０ｃは、コンケーブ型またはシリンダー型などの形状とすることが好ましい。なお、容量素子８０ｃにおいて、導電体８２、絶縁体８３及び導電体８４の上面形状が四角形以外の多角形状となってもよいし、楕円を含む円形状となってもよい。
【０２３７】
＜半導体基板に形成されたトランジスタの構成＞
図１５（Ａ）及び図１５（Ｂ）に、半導体基板を有する素子層に含まれるトランジスタ９０ａの構成の一例を示す。図１５（Ａ）はトランジスタ９０ａのチャネル長方向Ｂ１−Ｂ２に対応する断面図であり、図１５（Ｂ）はトランジスタ９０ａのチャネル幅方向Ｂ３−Ｂ４に対応する断面図である。
【０２３８】
半導体基板９１には複数の凸部が形成されており、複数の凸部の間の溝部（トレンチと呼ぶ場合もある。）に素子分離領域９７が形成されている。半導体基板９１及び素子分離領域９７の上に絶縁体９４が形成されており、絶縁体９４の上に導電体９６が形成されている。絶縁体９４及び導電体９６の側面に接して絶縁体９５が形成されている。半導体基板９１、素子分離領域９７、絶縁体９５及び導電体９６の上に絶縁体９９が設けられており、さらにその上に絶縁体９８が設けられている。
【０２３９】
また、図１５（Ａ）に示すように、半導体基板９１の凸部において、少なくとも絶縁体９５の一部と重なるように低抵抗領域９３ａ及び低抵抗領域９３ｂが形成され、低抵抗領域９３ａ及び低抵抗領域９３ｂの外側に低抵抗領域９２ａ及び低抵抗領域９２ｂが形成される。なお、低抵抗領域９２ａ及び低抵抗領域９２ｂは低抵抗領域９３ａ及び低抵抗領域９３ｂより抵抗が低いことが好ましい。
【０２４０】
ここで、導電体９６はトランジスタ９０ａのゲートとして機能し、絶縁体９４はトランジスタ９０ａのゲート絶縁膜として機能し、低抵抗領域９２ａはトランジスタ９０ａのソースまたはドレインの一方として機能し、低抵抗領域９２ｂはトランジスタ９０ａのソースまたはドレインの他方として機能する。また、絶縁体９５はトランジスタ９０ａのサイドウォール絶縁膜として機能する。また、低抵抗領域９３ａ及び低抵抗領域９３ｂはトランジスタ９０ａのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。また、半導体基板９１の凸部において、導電体９６と重なり、且つ低抵抗領域９３ａ及び低抵抗領域９３ｂの間に位置する領域は、トランジスタ９０ａのチャネル形成領域として機能する。
【０２４１】
トランジスタ９０ａでは、図１５（Ｂ）に示すように、チャネル形成領域における凸部の側部及び上部と、導電体９６とが絶縁体９４を間に挟んで重なることで、チャネル形成領域の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ９０ａの基板上における占有面積を小さく抑えつつ、トランジスタ９０ａにおいて移動するキャリアの量を増加させることができる。その結果、トランジスタ９０ａは、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域における凸部の高さをＴとすると、チャネル幅Ｗに対する凸部の高さＴの比（Ｔ／Ｗ）に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ９０ａのオン電流をより大きくすることができ、電界効果移動度もより高められる。例えば、バルクの半導体基板９１を用いたトランジスタ９０ａの場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０２４２】
図１５（Ａ）（Ｂ）に示すトランジスタ９０ａは、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて素子分離した例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。
【０２４３】
半導体基板９１としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板９１として単結晶シリコン基板を用いる。また、半導体基板９１として、半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【０２４４】
半導体基板９１は、例えば、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板９１として、ｎ型の導電型を付与する不純物を有する半導体基板を用いても構わない。または、半導体基板９１がｉ型であっても構わない。
【０２４５】
また、半導体基板９１に設けられる低抵抗領域９２ａ及び低抵抗領域９２ｂは、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。また同様に、低抵抗領域９３ａ及び低抵抗領域９３ｂも、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。ただし、低抵抗領域９３ａ及び低抵抗領域９３ｂはＬＤＤとして機能することが好ましいので、低抵抗領域９３ａ及び低抵抗領域９３ｂに含まれる導電性を付与する元素の濃度は、低抵抗領域９２ａ及び低抵抗領域９２ｂに含まれる導電性を付与する元素の濃度より低いことが好ましい。なお、低抵抗領域９２ａ及び低抵抗領域９２ｂはシリサイドなどを用いて形成してもよい。
【０２４６】
絶縁体９４、絶縁体９５は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。なお、絶縁体９４、絶縁体９５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２４７】
導電体９６としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造で導電体９６を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、導電体９６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２４８】
絶縁体９８及び絶縁体９９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。なお、絶縁体９８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２４９】
また、絶縁体９８として、炭化窒化シリコン（ｓｉｌｉｃｏｎ  ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ  ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
【０２５０】
ただし、絶縁体９９は水素を有すると好ましい場合がある。例えば、絶縁体９９として水素を含む窒化シリコンなどを用いればよい。絶縁体９９が水素を有することにより、半導体基板９１が欠陥等を低減し、トランジスタ９０ａの特性を向上させる場合がある。例えば半導体基板９１としてシリコンを有する材料を用いた場合には、水素によりシリコンのダングリングボンド等の欠陥を終端することができる。
【０２５１】
次に、トランジスタ９０ａの変形例について図１５（Ｃ）（Ｄ）を用いて説明する。なお、図１５（Ｃ）（Ｄ）は、図１５（Ａ）（Ｂ）と同様に、トランジスタ９０ａのチャネル長方向の断面図とトランジスタ９０ａのチャネル幅方向の断面図になる。
【０２５２】
図１５（Ｃ）（Ｄ）に示すトランジスタ９０ｂは、半導体基板９１に凸部が形成されていない点において、図１５（Ａ）（Ｂ）に示すトランジスタ９０ａと異なる。なお、図１５（Ｃ）（Ｄ）に示すトランジスタ９０ｂの他の構成については、図１５（Ａ）（Ｂ）に示すトランジスタ９０ａの構成を参酌することができる。
【０２５３】
なお、トランジスタ９０ａ及びトランジスタ９０ｂにおいて、導電体９６の下面に接するように絶縁体９４を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体９６の下面及び側面に接するように絶縁体９４を設ける構成としてもよい。
【０２５４】
＜半導体装置の構成例＞
半導体基板を含む素子層（以下、素子層５０と呼ぶ。）の上に酸化物半導体を含む素子層（以下、素子層３０と呼ぶ。）を設け、素子層３０の上に容量素子を含む素子層（以下、素子層４０と呼ぶ。）を設けた半導体装置の構成の一例を、図１６に示す。図１６はトランジスタ６０ａ及びトランジスタ９０ａのチャネル長方向Ｃ１−Ｃ２に対応する断面図である。なお、図１６では、トランジスタ６０ａとトランジスタ９０ａのチャネル長方向が平行になっているが、これに限られることなく、適宜設定することができる。
【０２５５】
素子層５０は、図１５（Ａ）に示すトランジスタ９０ａが設けられたものであり、半導体基板９１、素子分離領域９７、絶縁体９８、絶縁体９９、絶縁体９４、絶縁体９５、導電体９６、低抵抗領域９３ａ及び低抵抗領域９３ｂ、低抵抗領域９２ａ及び低抵抗領域９２ｂについては、上記の記載を参酌することができる。
【０２５６】
素子層５０には、導電体５１ａ及び導電体５２ａ、導電体５１ｂ及び導電体５２ｂ、導電体５１ｃ及び導電体５２ｃ、のプラグとして機能する部分が設けられている。導電体５１ａ及び導電体５２ａは、導電体５１ａの下面が低抵抗領域９２ａに接して、絶縁体９８及び絶縁体９９の開口の中に形成されている。導電体５１ｂ及び導電体５２ｂは、導電体５１ｂの下面が導電体９６に接して、絶縁体９８の開口の中に形成されている。導電体５１ｃ及び導電体５２ｃは、導電体５１ｃの下面が低抵抗領域９２ｂに接して、絶縁体９８及び絶縁体９９の開口の中に形成されている。
【０２５７】
ここで、導電体５１ａ乃至導電体５１ｃは、図４（Ｃ）（Ｄ）に示す導電体２０ａと同様の構造とすればよい。また、導電体５２ａ乃至導電体５２ｃは、図４（Ｃ）（Ｄ）に示す導電体２１ａと同様の構造とすればよい。ただし、これに限られず、例えば、シングルダマシン法などを用いて、プラグと配線とを分けて形成してもよい。
【０２５８】
図１６に示すように、導電体５１ａ乃至導電体５１ｃと、導電体５２ａ乃至導電体５２ｃと、を積層構造とすることが好ましい。導電体５１ａ乃至導電体５１ｃとしては、例えば、チタン、タンタル、窒化チタンまたは窒化タンタルなどを単層または積層で用いればよい。窒化タンタルまたは窒化チタンなどの金属窒化物、特に窒化タンタルを導電体５１ａ乃至導電体５１ｃに用いることで、素子層５０などに含まれる水素、水などの不純物が導電体５１ａ乃至導電体５１ｃ中に拡散してさらに上の層に移動することを抑制することができる。これは、導電体５１ａ乃至導電体５１ｃだけでなく、他のプラグ及び配線として機能する導電体も同様である。よって、素子層３０より下層に位置する、導電体１１１ａ乃至導電体１１１ｃ、導電体１２１ａ乃至導電体１２１ｃも同様に、積層構造として下層に、窒化タンタルまたは窒化チタンなどの金属窒化物、特に窒化タンタルを用いることにより、上層に位置する素子層３０に水素、水などの不純物が拡散することを防ぐことができる。このような構成とすることにより、素子層３０に含まれる酸化物半導体を、高純度真性または実質的に高純度真性である酸化物半導体とすることができる。
【０２５９】
絶縁体９８の上に絶縁体１０２ａ及び絶縁体１０２ｂが設けられる。絶縁体１０２ａ及び絶縁体１０２ｂに形成された開口に、導電体５１ａ及び導電体５２ａ、導電体５１ｂ及び導電体５２ｂ、導電体５１ｃ及び導電体５２ｃの配線などとして機能する部分が埋め込まれるように設けられる。例えば、導電体５２ａ乃至導電体５２ｃに銅など拡散しやすい金属を用いる場合、窒化シリコンや窒化炭化シリコンなどの銅が透過しにくい絶縁体を用いることにより、銅などの不純物がトランジスタ９０ａに拡散することを防ぐことができる。また、絶縁体１０２ａは絶縁体９８などより水素濃度が低い絶縁体を用いることが好ましい。また、絶縁体１０２ｂは絶縁体１０２ａより誘電率が低いことが好ましい。なお、図１６では、絶縁体１０２ａと絶縁体１０２ｂが積層して設けられているが、これに限られず単層の絶縁体としてもよい。
【０２６０】
絶縁体１０２ｂの上に絶縁体１０４が設けられ、絶縁体１０４の上に絶縁体１０６が設けられ、絶縁体１０６の上に絶縁体１０８が設けられる。絶縁体１０２ａ、絶縁体１０２ｂ、絶縁体１０４、絶縁体１０６及び絶縁体１０８は、絶縁体９８に用いることができる絶縁体を用いればよい。また、絶縁体１０２ａ、絶縁体１０２ｂ、絶縁体１０４、絶縁体１０６及び絶縁体１０８のいずれかは、水素などの不純物および酸素をブロックする機能を有する絶縁体とすることが好ましい。水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、窒化シリコンなどを用いればよい。
【０２６１】
また、導電体５２ａ乃至導電体５２ｃに銅など拡散しやすい金属を用いる場合、絶縁体１０４に窒化シリコンや窒化炭化シリコンなどの銅が透過しにくい絶縁体を用いることにより、銅などの不純物が素子層３０に含まれる酸化物半導体膜に拡散することを防ぐことができる。
【０２６２】
絶縁体１０４及び絶縁体１０６には、導電体１１１ａ及び導電体１１２ａ、導電体１１１ｂ及び導電体１１２ｂ、導電体１１１ｃ及び導電体１１２ｃ、のプラグとして機能する部分が設けられている。また、絶縁体１０８には、導電体１１１ａ及び導電体１１２ａ、導電体１１１ｂ及び導電体１１２ｂ、導電体１１１ｃ及び導電体１１２ｃ、の配線として機能する部分が設けられている。導電体１１１ａ及び導電体１１２ａは、導電体１１１ａの下面が導電体５２ａに接して、絶縁体１０４、絶縁体１０６及び絶縁体１０８の開口の中に形成されている。導電体１１１ｂ及び導電体１１２ｂは、導電体１１１ｂの下面が導電体５２ｂに接して、絶縁体１０４、絶縁体１０６及び絶縁体１０８の開口の中に形成されている。導電体１１１ｃ及び導電体１１２ｃは、導電体１１１ｃの下面が導電体５２ｃに接して、絶縁体１０４、絶縁体１０６及び絶縁体１０８の開口の中に形成されている。
【０２６３】
ここで、導電体１１１ａ乃至導電体１１１ｃは、図４（Ｃ）（Ｄ）に示す導電体２０ａと同様の構造とすればよい。また、導電体１１２ａ乃至導電体１１２ｃは、図４（Ｃ）（Ｄ）に示す導電体２１ａと同様の構造とすればよい。ただし、これに限られず、例えば、シングルダマシン法などを用いて、プラグと配線とを分けて形成してもよい。
【０２６４】
絶縁体１０８の上に絶縁体１１０が設けられる。絶縁体１１０は、絶縁体１０６に用いることができる絶縁体を用いればよい。
【０２６５】
絶縁体１１０の上の素子層３０は、図１３（Ａ）に示すトランジスタ６０ａが設けられたものであり、絶縁体６１、絶縁体６７、導電体６２ａ、導電体６２ｂ、絶縁体６５、絶縁体６３、絶縁体６４、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、導電体６８ａ、導電体６８ｂ、絶縁体７２、導電体７４、絶縁体７９、絶縁体７７及び絶縁体７８については、上記の記載を参酌することができる。
【０２６６】
絶縁体６１及び絶縁体１１０には、導電体１２１ａ及び導電体１２２ａ、導電体１２１ｂ及び導電体１２２ｂ、導電体１２１ｃ及び導電体１２２ｃ、のプラグとして機能する部分が設けられている。また、絶縁体６７には、導電体１２１ａ及び導電体１２２ａ、導電体１２１ｂ及び導電体１２２ｂ、導電体１２１ｃ及び導電体１２２ｃ、の配線として機能する部分が設けられている。導電体１２１ａ及び導電体１２２ａは、導電体１２１ａの下面が導電体１１２ａに接して、絶縁体６７、絶縁体６１及び絶縁体１１０の開口の中に形成されている。導電体１２１ｂ及び導電体１２２ｂは、導電体１２１ｂの下面が導電体１１２ｂに接して、絶縁体６７、絶縁体６１及び絶縁体１１０の開口の中に形成されている。導電体１２１ｃ及び導電体１２２ｃは、導電体１２１ｃの下面が導電体１１２ｃに接して、絶縁体６７、絶縁体６１及び絶縁体１１０の開口の中に形成されている。
【０２６７】
ここで、導電体１２１ａ乃至導電体１２１ｃは、図４（Ｃ）（Ｄ）に示す導電体２０ａと同様の構造とすればよい。また、導電体１２２ａ乃至導電体１２２ｃは、図４（Ｃ）（Ｄ）に示す導電体２１ａと同様の構造とすればよい。
【０２６８】
また、導電体６２ａ及び導電体６２ｂが、導電体１２１ａ及び導電体１２２ａ、導電体１２１ｂ及び導電体１２２ｂ、導電体１２１ｃ及び導電体１２２ｃ、と同じ層に形成されている。なお、導電体６２ａ及び導電体６２ｂと、導電体１２１ａ及び導電体１２２ａと、を同時に作製する工程に詳細を後述する。
【０２６９】
図１６に示すように、半導体基板９１と半導体６６ｂの間は、絶縁体６１と導電体１２１ａ乃至導電体１２１ｃで分断されている。導電体１２１ａ乃至導電体１２１ｃは、水素及び水の拡散をブロックする機能を有しているため、素子層５０などに含まれる水素または水などの不純物が、絶縁体６１に形成されるビアホールやプラグとして機能する導電体１２２ａ乃至導電体１２２ｃを介して半導体６６ｂに拡散することを防ぐことができる。
【０２７０】
ここで、図１７にスクライブライン１３８近傍のＣ３−Ｃ４断面に対応する断面図を示す。図１７に示すように、スクライブライン１３８と重なる領域近傍において、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４及び絶縁体７７に開口が形成され、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４及び絶縁体７７の側面を覆って絶縁体７８が成膜され、当該開口において絶縁体７８と絶縁体６１とが接していることが好ましい。
【０２７１】
このような形状とすることにより、絶縁体７８と絶縁体６１で、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４及び絶縁体７７を側面まで覆うことができる。絶縁体７８と絶縁体６１は水素及び水をブロックする機能を有しているため、本実施の形態に示す半導体装置をスクライブしても、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４及び絶縁体７７の側面から水素又は水が浸入して、トランジスタ６０ａに拡散することを防ぐことができる。
【０２７２】
また、上述の通り、絶縁体７８の成膜に伴って絶縁体７７に過剰酸素を供給することができる。このとき、絶縁体７８で絶縁体７７の側面を覆っていることにより、酸素が絶縁体７８の外に拡散することを防ぎ、絶縁体７７を酸素で満たし、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。当該酸素により、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、半導体６６ｂを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
【０２７３】
絶縁体７８の上に絶縁体８１が設けられる。絶縁体８１は、絶縁体７７に用いることができる絶縁体を用いればよい。
【０２７４】
絶縁体８１、絶縁体７８、絶縁体７７、絶縁体６５、絶縁体６３及び絶縁体６４には、プラグとして機能する導電体３１ａ及び導電体３２ａ、導電体３１ｂ及び導電体３２ｂ、導電体３１ｃ及び導電体３２ｃ、導電体３１ｄ及び導電体３２ｄ、導電体３１ｅ及び導電体３２ｅが設けられている。導電体３１ａ及び導電体３２ａは、導電体３１ａの下面が導電体１２２ａに接して、絶縁体８１、絶縁体７８、絶縁体７７、絶縁体６４、絶縁体６３及び絶縁体６５の開口の中に形成されている。導電体３１ｂ及び導電体３２ｂは、導電体３１ｂの下面が導電体６８ａに接して、絶縁体８１、絶縁体７８及び絶縁体７７の開口の中に形成されている。導電体３１ｃ及び導電体３２ｃは、導電体３１ｃの下面が導電体６８ｂに接して、絶縁体８１、絶縁体７８及び絶縁体７７の開口の中に形成されている。導電体３１ｄ及び導電体３２ｄは、導電体３１ｄの下面が導電体１２２ｂに接して、絶縁体８１、絶縁体７８、絶縁体７７、絶縁体６４、絶縁体６３及び絶縁体６５の開口の中に形成されている。導電体３１ｅ及び導電体３２ｅは、導電体３１ｅの下面が導電体１２２ｃに接して、絶縁体８１、絶縁体７８、絶縁体７７、絶縁体６４、絶縁体６３及び絶縁体６５の開口の中に形成されている。
【０２７５】
ここで、導電体３１ａ乃至導電体３１ｅは、図４（Ｃ）（Ｄ）に示す導電体２０ａに用いることができる導電体を用いればよい。導電体３１ａ乃至導電体３１ｅをこのような構造にすることにより、絶縁体７８に形成されたビアホールを導電体３１ａ乃至導電体３１ｅで塞ぐ形状にすることができる。導電体３１ａ乃至導電体３１ｅは水素及び水の拡散をブロックする機能を有しているため、絶縁体７８に形成されたビアホール及び導電体３２ａ乃至導電体３２ｅを介して、トランジスタ６０ａに水素または水などの不純物が拡散することを防ぐことができる。また、導電体３２ａ乃至導電体３２ｅは、図４（Ｃ）（Ｄ）に示す導電体２１ａに用いることができる導電体を用いればよい。
【０２７６】
絶縁体８１の上に、導電体３３ａ、導電体３３ｂ、導電体８２及び導電体３３ｅが形成されている。ここで、導電体８２は素子層４０の容量素子８０ａの電極の一方である。導電体３３ａは導電体３１ａ及び導電体３２ａの上面と接し、導電体３３ｂは導電体３１ｂ及び導電体３２ｂの上面と接し、導電体８２は導電体３１ｃ及び導電体３２ｃ並びに導電体３１ｄ及び導電体３２ｄの上面と接し、導電体３３ｅは導電体３１ｅ及び導電体３２ｅの上面と接している。
【０２７７】
ここで、導電体３３ａ、導電体３３ｂ及び導電体３３ｅは、導電体８２に用いることができる導電体を用いればよい。
【０２７８】
なお、図１６に示す断面図では、導電体７４、導電体６２ｂと接続される配線及びプラグが図示されていないが、別途設けることができる。
【０２７９】
素子層４０は、図１４（Ａ）に示す容量素子８０ａが設けられたものであり、絶縁体８１、導電体８２、絶縁体８３、導電体８４及び絶縁体８５については、上記の記載を参酌することができる。
【０２８０】
素子層４０には、プラグとして機能する導電体４１ａ及び導電体４２ａ、導電体４１ｂ及び導電体４２ｂ、導電体４１ｃ及び導電体４２ｃ、導電体４１ｄ及び導電体４２ｄが設けられている。導電体４１ａ及び導電体４２ａは、導電体４１ａの下面が導電体３３ａに接して、絶縁体８３及び絶縁体８５の開口の中に形成されている。導電体４１ｂ及び導電体４２ｂは、導電体４１ｂの下面が導電体３３ｂに接して、絶縁体８３及び絶縁体８５の開口の中に形成されている。導電体４１ｃ及び導電体４２ｃは、導電体４１ｃの下面が導電体８４に接して、絶縁体８５の開口の中に形成されている。導電体４１ｄ及び導電体４２ｄは、導電体４１ｄの下面が導電体３３ｅに接して、絶縁体８３及び絶縁体８５の開口の中に形成されている。
【０２８１】
ここで、導電体４１ａ乃至導電体４１ｄは、図４（Ｃ）（Ｄ）に示す導電体２０ａに用いることができる導電体を用いればよい。また、導電体４２ａ乃至導電体４２ｄは、図４（Ｃ）（Ｄ）に示す導電体２１ａに用いることができる導電体を用いればよい。
【０２８２】
配線として機能する導電体４３ａ乃至導電体４３ｄは、絶縁体８５の上に形成されている。導電体４３ａは導電体４１ａ及び導電体４２ａの上面と接し、導電体４３ｂは導電体４１ｂ及び導電体４２ｂの上面と接し、導電体４３ｃは導電体４１ｃ及び導電体４２ｃの上面と接し、導電体４３ｄは導電体４１ｄ及び導電体４２ｄの上面と接している。
【０２８３】
ここで、導電体４３ａ乃至導電体４３ｄは、導電体３３ａ、導電体３３ｂ及び導電体３３ｅに用いることができる導電体を用いればよい。また、導電体４３ａ乃至導電体４３ｄは、素子層３０の上に成膜されるため、導電体４３ａ乃至導電体４３ｄの成膜後には高温の熱処理を行う必要がない場合がある。よって、導電体４３ａ乃至導電体４３ｄとして、例えば、アルミニウム、銅などの耐熱性が低いが、低抵抗である金属材料を用いることにより、配線抵抗を低くすることができる。
【０２８４】
絶縁体８５の上に導電体４３ａ乃至導電体４３ｄを覆って絶縁体１３４が形成される。絶縁体１３４は、絶縁体８５に用いることができる絶縁体を用いればよい。
【０２８５】
絶縁体１３４には、プラグとして機能する導電体１３１及び導電体１３２が設けられている。導電体１３１及び導電体１３２は、導電体１３１の下面が導電体４３ａに接して、絶縁体１３４の開口の中に形成されている。
【０２８６】
ここで、導電体１３１は、図４（Ｃ）（Ｄ）に示す導電体２０ａに用いることができる導電体を用いればよい。また、導電体１３２は、図４（Ｃ）（Ｄ）に示す導電体２１ａに用いることができる導電体を用いればよい。
【０２８７】
配線として機能する導電体１３３は、絶縁体１３４の上に形成されている。導電体１３３は導電体１３１及び導電体１３２の上面と接している。ここで、導電体１３３は、導電体３３ａ、導電体３３ｂ及び導電体３３ｅに用いることができる導電体を用いればよい。
【０２８８】
絶縁体１３４の上に、導電体１３３の上に開口を有するように、絶縁体１３６が形成される。絶縁体１３６は、絶縁体１３４に用いることができる絶縁体を用いればよい。また、絶縁体１３６として、ポリイミドなどの有機絶縁膜を用いてもよい。
【０２８９】
なお、図１６に示す半導体装置においては、素子層３０より上の層では、配線とプラグを分けて形成する構成としたが、本実施の形態に係る半導体装置はこれに限られるものではない。例えば、図１８に示すように、素子層３０より上の層においても、図１乃至図４を用いて示した方法などを用いて配線及びプラグを一体化して形成することができる。
【０２９０】
図１８に示す導電体３１ａ及び導電体３２ａは、図１６に示す導電体３１ａ、導電体３２ａ及び導電体３３ａに対応する。図１８に示す導電体３１ｂ及び導電体３２ｂは、図１６に示す導電体３１ｂ、導電体３２ｂ及び導電体３３ｂに対応する。図１８に示す導電体３１ｆ及び導電体３２ｆは、図１６に示す導電体３１ｃ、導電体３２ｃ、導電体３１ｄ、導電体３２ｄ及び導電体８２に対応する。図１８に示す導電体３１ｅ及び導電体３２ｅは、図１６に示す導電体３１ｅ、導電体３２ｅ及び導電体３３ｅに対応する。
【０２９１】
なお、図１８において、導電体３１ａ、導電体３１ｂ、導電体３１ｆ、導電体３１ｅ、導電体３２ａ、導電体３２ｂ、導電体３２ｆ及び導電体３２ｅの一部は、絶縁体８１に設けられた開口に埋め込まれている。
【０２９２】
また、図１８に示す導電体４１ａ及び導電体４２ａは、図１６に示す導電体４１ａ、導電体４２ａ及び導電体４３ａに対応する。図１８に示す導電体４１ｂ及び導電体４２ｂは、図１６に示す導電体４１ｂ、導電体４２ｂ及び導電体４３ｂに対応する。図１８に示す導電体４１ｃ及び導電体４２ｃは、図１６に示す導電体４１ｃ、導電体４２ｃ及び導電体４３ｃに対応する。図１８に示す導電体４１ｄ及び導電体４２ｄは、図１６に示す導電体４１ｄ、導電体４２ｄ及び導電体４３ｄに対応する。
【０２９３】
なお、絶縁体８５と絶縁体１３４の間に絶縁体１３５が設けられている。図１８において、導電体４１ａ、導電体４１ｂ、導電体４１ｃ、導電体４１ｄ、導電体４２ａ、導電体４２ｂ、導電体４２ｃ及び導電体４２ｄの一部は、絶縁体１３５に設けられた開口に埋め込まれている。絶縁体１３５としては、絶縁体１３４に用いることができる材料を用いればよい。
【０２９４】
次に、図１６に示す構造を例に、配線及びプラグ（導電体１２１ａ及び導電体１２２ａ）と、バックゲート（導電体６２ａ及び導電体６２ｂ）を並行して作製する方法について、図１９乃至図２２に示す断面図を用いて説明する。図１９乃至図２２は、トランジスタ６０ａのチャネル長方向Ｃ１−Ｃ２と平行なＣ５−Ｃ６に対応する断面図を示している。なお、図１９乃至図２２では、図１６と縦横の比率を変えて誇張して表現している。
【０２９５】
開口の中に導電体１１２ａ及び導電体１１１ａが形成された、絶縁体１０８が成膜されており、その上に絶縁体１１０ａが成膜されている。絶縁体１１０ａは開口形成後に絶縁体１１０になる。ここで、絶縁体１１０ａは図１に示す絶縁体１３に対応する。
【０２９６】
絶縁体１１０ａの上に絶縁体６１ａが成膜されている。絶縁体６１ａは、上述の絶縁体６１に用いることができる絶縁体を用いればよい。例えば、絶縁体６１ａとして、スパッタリング法を用いて成膜した酸化アルミニウムと、その上にＡＬＤ法を用いて成膜した酸化アルミニウムの積層構造を用いるのが好ましい。ＡＬＤ法を用いて成膜した酸化アルミニウムを用いることにより、ピンホールの形成をふせぐことができるので、絶縁体６１の水素及び水に対するブロック性能をさらに向上させることができる。絶縁体６１ａは開口形成後に絶縁体６１になる。ここで、絶縁体６１ａは図１に示す絶縁体１４に対応する。
【０２９７】
絶縁体６１ａの上に絶縁体６７ａが成膜されている。絶縁体６７ａは、上述の絶縁体６７に用いることができる絶縁体を用いればよい。絶縁体６７ａは開口形成後に絶縁体６７になる。ここで、絶縁体６７ａは図１に示す絶縁体１５に対応する。
【０２９８】
まず、上記の絶縁体の積層構造の上に、ハードマスク１４６の材料を成膜する。ここで、ハードマスク１４６の材料は、金属材料などの導電体を用いてもよいし、絶縁体を用いてもよい。例えば、チタン、タンタル、タングステン、窒化チタンまたは窒化タンタルなどを用いればよい。また、ハードマスク１４６の材料の成膜は、単層としてもよいし、絶縁体と導電体の積層としてもよい。ハードマスク１４６の材料の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０２９９】
次に、リソグラフィー法などを用いて形成したレジストマスクを用いて、ハードマスク１４６の材料をエッチングして開口１４７ａ及び開口１４９ａを有するハードマスク１４６を形成する（図１９（Ａ）参照。）。ここで、開口１４７ａ及び開口１４９ａにおいて、絶縁体６７ａの上面が露出するまでエッチングを行う。なお、ハードマスク１４６は図１に示すハードマスク１６に対応する。
【０３００】
ここで、開口１４７ａは、後の工程で形成する開口１４７ｆｂ、つまり配線パターンを埋め込む溝に対応している。このため、開口１４７ａの上面形状は配線パターンに対応したものになる。また、開口１４７ａは少なくとも一部が導電体１１２ａと重なるように設けることが好ましい。
【０３０１】
また、開口１４９ａは、後の工程で形成する開口１４９ｃ、つまりバックゲートを埋め込む溝に対応している。このため、開口１４９ａの上面形状はバックゲートに対応したものになる。
【０３０２】
ハードマスク１４６を形成するエッチングは、ドライエッチングを用いることが好ましい。当該ドライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３ガス、Ｃｌ２ガス、ＢＣｌ３ガスまたはＳｉＣｌ４ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ドライエッチング装置としては上記の装置を用いることができる。
【０３０３】
次に、絶縁体６７ａ及びハードマスク１４６の上に、開口１４７ｂを有するレジストマスク１４８を形成する（図１９（Ｂ）参照。）。ここで、レジストマスク１４８はハードマスク１４６を覆って形成されることが好ましい。特に、ハードマスク１４６に形成された開口１４９ａを覆ってレジストマスク１４８が形成される。なお、レジストマスク１４８は図１に示すレジストマスク１８ａに対応する。
【０３０４】
また、レジストマスク１４８用のレジストを塗布する前に有機塗布膜を塗布することで、レジストマスク１４８と絶縁体６７ｂの密着性を向上させることができる。また、有機塗布膜を用いる場合、絶縁体６７ａのエッチング前に有機塗布膜をエッチングする必要がある。
【０３０５】
ここで、開口１４７ｂは、後の工程で形成する開口１４７ｆａ、つまりビアホールまたはコンタクトホールに対応している。このため、開口１４７ｂの上面形状はビアホールまたはコンタクトホールに対応したものになる。また、ビアホールまたはコンタクトホールに対応する開口１４７ｂは、配線パターンを埋め込む溝に対応する開口１４７ａの中に形成されることが好ましい。この場合、開口１４７ｂの幅の最大値が、開口１４７ａの幅の最小値以下となる。例えば、図１９（Ｂ）に示す開口１４７ｂのＣ５−Ｃ６方向の幅の大きさが、図１９（Ａ）に示す開口１４７ａのＣ５−Ｃ６方向の幅の大きさ以下になる。このようにすることで、ビアホールまたはコンタクトホールを、配線パターンの溝に対してマージンを持たせて形成することができる。
【０３０６】
次に、レジストマスク１４８を用いて、絶縁体６７ａをエッチングして開口１４７ｃを有する絶縁体６７ｂを形成する（図２０（Ａ）参照。）。ここで、開口１４７ｃにおいて、絶縁体６１ａの上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。当該ドライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、窒素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ドライエッチング装置は、上記と同様のものを用いることができる。例えば、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用が好ましい。エッチングガスの選択など、ドライエッチングの条件については、絶縁体６７ａに用いる絶縁体に合わせて適宜設定すればよい。
【０３０７】
次に、レジストマスク１４８を用いて、絶縁体６１ａをエッチングして開口１４７ｄを有する絶縁体６１ｂを形成する（図２０（Ｂ）参照。）。ここで、開口１４７ｄにおいて、絶縁体１１０ａの上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。当該ドライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、窒素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ドライエッチング装置は、上記と同様のものを用いることができる。例えば、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用が好ましい。エッチングガスの選択など、ドライエッチングの条件については、絶縁体６１ａに用いる絶縁体に合わせて適宜設定すればよい。
【０３０８】
また、開口１４７ｄを形成する際に、必ずしも絶縁体１１０ａの上面でエッチングを止める必要はない。例えば、開口１４７ｄを形成し、さらに絶縁体１１０ａの一部をエッチングして、開口１４７ｄと重なる位置に凹部を形成してもよい。
【０３０９】
次に、レジストマスク１４８を除去する（図２１（Ａ）参照。）。レジストマスク１４８の下に有機塗布膜を形成している場合、レジストマスク１４８と一緒に除去することが好ましい。レジストマスク１４８の除去は、アッシングなどのドライエッチング処理を行う、またはウエットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことによってできる。
【０３１０】
また、図５（Ｂ）（Ｃ）で示したように、レジストマスク１４８を除去した後で、開口１４７ｃの上部の縁を囲むように副生成物が形成されることがある。
【０３１１】
次に、ハードマスク１４６を用いて、絶縁体１１０ａ、絶縁体６１ｂ及び絶縁体６７ｂをエッチングして開口１４７ｅ及び開口１４９ｂが形成された絶縁体１１０、絶縁体６１及び絶縁体６７ｃを形成する（図２１（Ｂ）参照。）。ここで、開口１４７ｅにおいて、導電体１１２ａの上面が露出するまでエッチングを行う。また、このとき、ハードマスク１４６の開口１４７ａ及び開口１４９ａの縁もエッチングされて、ハードマスク１４６ａが形成されることがある。ハードマスク１４６ａでは、開口１４７ａの縁がテーパー形状を有し、且つ開口１４７ａの縁の上部が丸みを有する。
【０３１２】
なお、エッチングには、ドライエッチングを用いることが好ましい。当該ドライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガスまたはＣＨＦ３ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、窒素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。ドライエッチング装置は、上記と同様のものを用いることができる。例えば、平行平板型電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用が好ましい。エッチングガスの選択など、ドライエッチングの条件については、絶縁体６１ａ及び絶縁体１１０ａに用いる絶縁体に合わせて適宜設定すればよい。
【０３１３】
ここで、開口１４７ｅは、下部に位置し、絶縁体６１ｂをマスクとして形成される開口１４７ｅａと、上部に位置し、ハードマスク１４６をマスクとして形成される開口１４７ｅｂから構成されているとみることができる。開口１４７ｅａは後の工程でビアホールまたはコンタクトホールなどとして機能し、開口１４７ｅｂは後の工程で配線パターンなどを埋め込む溝として機能する。
【０３１４】
絶縁体６７ｃは、開口１４７ｅｂの縁（開口１４７ｅｂの内壁ということもできる。）及び開口１４９ｂの縁がテーパー形状を有することが好ましい。
【０３１５】
絶縁体１１０及び絶縁体６１は開口１４７ｅａの縁（開口１４７ｅａの内壁ということもできる。）がテーパー形状を有することが好ましい。また、絶縁体６１の開口１４７ｅａの縁の上部が丸みを有することが好ましい。開口１４７ｅａをこのような形状とすることにより、後の工程で、水素に対するブロック性能が高い導電体１２１を被覆性良く形成することができる。
【０３１６】
開口１４７ｅａをこのような形状にエッチングするために、上記ドライエッチングにおいて、絶縁体６１ａのエッチングレートに対する絶縁体１１０ａのエッチングレートを過剰に大きくしないことが好ましい。例えば、絶縁体１１０ａのエッチングレートが絶縁体６１ａのエッチングレートの、８倍以下、好ましくは６倍以下、より好ましくは４倍以下とすればよい。
【０３１７】
このような条件で上記ドライエッチングを行うことにより、開口１４７ｅａの縁にテーパー形状を形成することができる。さらに、図５（Ｂ）（Ｃ）に示した副生成物が形成されている場合でも、副生成物を除去して、絶縁体６１の開口１４７ｅａの縁の上部が丸みを有する形状にすることができる。
【０３１８】
ただし、開口１４７ｅ及び開口１４９ｂの形状は必ずしも上記の形状に限られるものではない。例えば、開口１４７ｅａ、開口１４７ｅｂ及び開口１４９ｂの内壁が絶縁体６１及び導電体１１２ａに対して略垂直に形成されている形状とすることもできる。また、開口１４７ｅｂ及び開口１４９ｂが絶縁体６７ｃ及び絶縁体６１に形成されるようにしてもよいし、開口１４７ｅｂ及び開口１４９ｂが絶縁体６７ｃ、絶縁体６１及び絶縁体１１０に形成されるようにしてもよい。
【０３１９】
次に、開口１４７ｅ及び開口１４９ｂの中に導電体１２１を成膜し、さらに導電体１２１の上に開口１４７ｅ及び開口１４９ｂを埋め込むように導電体１２２を成膜する。（図２２（Ａ）参照。）。ここで、導電体１２１及び導電体１２２は図４（Ａ）に示す導電体２０及び導電体２１に対応する。
【０３２０】
ここで、導電体１２１は開口１４７ｅ及び開口１４９ｂの内壁及び底面を覆うように被覆性良く成膜されることが好ましい。特に導電体１２１が、絶縁体６１と開口１４７ｅの縁において接していることが好ましく、絶縁体１１０及び絶縁体６１に形成された開口を導電体１２１で、当該開口に沿って塞ぐ形状となることがより好ましい。上述のように、絶縁体１１０及び絶縁体６１の開口１４７ｅａの縁をテーパー形状とし、絶縁体６１の開口１４７ｅａの縁の上部を、丸みを有する形状とすることにより、導電体１２１の被覆性をより向上させることができる。
【０３２１】
導電体１２１は、導電体１２２より水素を透過させにくい導電体を用いることが好ましい。導電体１２１としては、窒化タンタルまたは窒化チタンなどの金属窒化物、特に窒化タンタルを用いることが好ましい。このような導電体１２１を設けることにより、水素、水などの不純物が導電体１２２中に拡散することを抑制することができる。さらに、導電体１２２に含まれる金属成分の拡散を防ぐ、導電体１２２の酸化を防ぐ、導電体１２２の開口１４７ｅに対する密着性を向上させるなどの効果を得ることができる。また、導電体１２１を積層で形成する場合、例えば、チタン、タンタル、窒化チタンまたは窒化タンタルなどを用いてもよく、窒化タンタルの上に窒化チタンを成膜した積層構造とすることが好ましい。また、導電体１２１として窒化タンタルを成膜する場合、成膜後にＲＴＡ装置による加熱処理を行ってもよい。
【０３２２】
導電体１２１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。ここで、導電体１２１の成膜は、被覆性の良好な方法で行われることが好ましく、例えば、コリメートスパッタ法、ＭＣＶＤ法またはＡＬＤ法などを用いることが好ましい。
【０３２３】
コリメートスパッタ法を用いることで、アスペクト比が高い開口１４７ｅａの底面までスパッタ粒子が到達しやすくなるため、開口１４７ｅａの底面にも十分成膜することができる。また、上述のように開口１４７ｅａ、開口１４７ｅｂ及び開口１４９ｂの内壁をテーパー形状とすることにより、開口１４７ｅａ、開口１４７ｅｂ及び開口１４９ｂの内壁にも十分成膜することができる。
【０３２４】
また、導電体１２１を、ＡＬＤ法を用いて成膜することにより、導電体１２１を良好な被覆性で成膜し、且つ導電体１２１にピンホールなどが形成されることを抑制することができる。このように導電体１２１を成膜することにより、水素、水などの不純物が導電体１２１を通過して導電体１２２に拡散することをさらに抑制することができる。例えば、ＡＬＤ法を用いて導電体１２１として窒化タンタルを成膜する場合、ペンタキス（ジメチルアミノ）タンタル（構造式：Ｔａ［Ｎ（ＣＨ３）２］５）をプリカーサとして用いることができる。
【０３２５】
導電体１２２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、タングステンなどを用いることができる。
【０３２６】
導電体１２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。ここで、導電体１２２の成膜は、開口１４７ｅを埋め込むように行うので、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。
【０３２７】
また、導電体１２１に銅の拡散を抑制する導電体を用いる場合、導電体１２２として配線抵抗の低い銅を用いることができる。例えば、導電体１２１としてＡＬＤ法で成膜した窒化タンタルを用い、導電体１２２に銅を用いればよい。また、この場合、後の工程で形成される導電体１２２ａの上面を覆うように窒化タンタルを成膜することが好ましい。このような構成とすることにより、トランジスタ６０ａのバックゲートとして機能する導電体６２ｂに銅を用い、導電体６２ａに窒化タンタルを用いることができる。
【０３２８】
次に、導電体１２２、導電体１２１、ハードマスク１４６ａ及び絶縁体６７ｃに研磨処理を行って、開口１４７ｆに埋め込まれた導電体１２１ａ及び導電体１２２ａ、開口１４９ｃに埋め込まれた導電体６２ａ及び導電体６２ｂを形成する（図２２（Ｂ）参照。）。研磨処理としては、機械的研磨、化学的研磨、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などを行えばよい。例えば、ＣＭＰ処理を行うことで、絶縁体６７ｃ、導電体１２２及び導電体１２１の上部、並びにハードマスク１４６ａを除去し、上面が平坦な絶縁体６７、導電体１２２ａ、導電体１２１ａ、導電体６２ａ及び導電体６２ｂを形成することができる。
【０３２９】
ここで、開口１４７ｆは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１４７ｆａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１４７ｆｂから構成されているとみることができる。開口１４７ｆａは絶縁体１１０及び絶縁体６１に形成され、開口１４７ｆｂは絶縁体６７に形成される。導電体１２１ａ及び導電体１２２ａの開口１４７ｆａに埋め込まれる部分はプラグとして機能し、導電体１２１ａ及び導電体１２２ａの開口１４７ｆｂに埋め込まれる部分は配線などとして機能する。
【０３３０】
このようにして、図１乃至図４で示した方法を用いてプラグ及び配線として機能する導電体１２２ａ及び導電体１２１ａを形成することと並行して、トランジスタ６０ａでバックゲートとして機能する導電体６２ａ及び導電体６２ｂを形成することができる。これにより工程を増やすことなく、トランジスタ６０ａのバックゲートと、当該バックゲートと同じ層に設けられる配線及びプラグを形成することができる。バックゲートとして機能する導電体６２ａ及び導電体６２ｂを設けることにより、トランジスタ６０ａのしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ６０ａのゲート（導電体７４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ６０ａが導通状態となることを防ぐことができる。つまり、トランジスタ６０ａをノーマリーオフの電気特性を有するトランジスタにすることができる。
【０３３１】
なお、本実施の形態に示す配線とプラグの形状は、図２２（Ｂ）に示す形状に限られるものではない。図２２（Ｂ）に示す形状とは異なる配線とプラグの代表例を以下に示す。
【０３３２】
図２３（Ａ）に示す配線とプラグの形状は、開口１４７ｇの形状が開口１４７ｆと違う点、及び開口１４９ｄの形状が開口１４９ｃと違う点において、図２２（Ｂ）に示す形状と異なる。ここで、開口１４７ｇａ及び開口１４７ｇｂからなる開口１４７ｇは図６（Ａ）に示す開口１７ｇと同じ形状をしており、そちらを参酌することができる。開口１４９ｄは絶縁体６７及び絶縁体６１の上部に形成される。よって、図２３（Ａ）に示す構成において、バックゲートとして機能する導電体６２ａ及び導電体６２ｂが絶縁体６７及び絶縁体６１の上部に埋め込まれるように設けられる。
【０３３３】
図２３（Ｂ）に示す配線とプラグの形状は、開口１４７ｈの形状が開口１４７ｆと違う点、及び開口１４９ｅの形状が開口１４９ｃと違う点において、図２２（Ｂ）に示す形状と異なる。ここで、開口１４７ｈａ及び開口１４７ｈｂからなる開口１４７ｈは図６（Ｂ）に示す開口１７ｈと同じ形状をしており、そちらを参酌することができる。開口１４９ｅは絶縁体６７、絶縁体６１及び絶縁体１１０の上部に形成される。よって、図２３（Ｂ）に示す構成において、バックゲートとして機能する導電体６２ａ及び導電体６２ｂが絶縁体６７、絶縁体６１及び絶縁体１１０の上部に埋め込まれるように設けられる。
【０３３４】
次に、図２２に示すトランジスタ６０ａのバックゲートとして機能する導電体６２ａ及び導電体６２ｂの上にトランジスタ６０ａを作成する方法について図２４及び図２５に示す断面図を用いて説明する。図２４（Ａ）、図２４（Ｃ）、図２４（Ｅ）、図２５（Ａ）、図２５（Ｃ）及び図２５（Ｅ）はトランジスタ６０ａのチャネル長方向Ａ１−Ａ２に対応する断面図であり、図２４（Ｂ）、図２４（Ｄ）、図２４（Ｆ）、図２５（Ｂ）、図２５（Ｄ）及び図２５（Ｆ）はトランジスタ６０ａのチャネル幅方向Ａ３−Ａ４に対応する断面図である。
【０３３５】
まず、絶縁体６７、導電体６２ａ及び導電体６２ｂの上に絶縁体６５を成膜する。絶縁体６５としては上述の絶縁体を用いればよい。絶縁体６５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６５として、ＰＥＣＶＤ法を用いて酸化シリコンまたは酸化窒化シリコンなどを成膜すればよい。
【０３３６】
次に、絶縁体６５の上に絶縁体６３を成膜する。絶縁体６３としては上述の絶縁体を用いればよい。絶縁体６３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６３として、ＡＬＤ法を用いて酸化ハフニウムまたは酸化アルミニウムなどを成膜すればよい。
【０３３７】
次に、絶縁体６３の上に絶縁体６４を成膜する（図２４（Ａ）（Ｂ）参照）。絶縁体６４としては上述の絶縁体を用いればよい。絶縁体６４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６４として、ＰＥＣＶＤ法を用いて酸化シリコンまたは酸化窒化シリコンなどを成膜すればよい。また、絶縁体６５、絶縁体６３及び絶縁体６４の成膜を大気中に露出せず、ＡＬＤ法を用いて連続的に行ってもよい。
【０３３８】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体６５、絶縁体６３及び絶縁体６４中の水、または水素をさらに低減させることができる。また、絶縁体６４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートとなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０３３９】
次に、絶縁体６６ａとなる絶縁体６９ａを成膜する。絶縁体６９ａとしては上述の絶縁体６６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体６９ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体６９ａの成膜は、基板を加熱しながら行うことが好ましい。基板加熱の温度などは、例えば後述の加熱処理と同様にすればよい。
【０３４０】
次に、半導体６６ｂとなる半導体６９ｂを成膜する。半導体６６ｂとなる半導体としては上述の半導体６６ｂとして用いることができる半導体を用いればよい。半導体６６ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、半導体６６ｂの成膜は、基板を加熱しながら行うことが好ましい。基板加熱の温度などは、例えば後述の加熱処理と同様にすればよい。なお、絶縁体６９ａの成膜と、半導体６６ｂとなる半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３４１】
次に、絶縁体６９ａ及び半導体６９ｂに加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体６６ａ、半導体６６ｂの水素濃度を低減させることができる場合がある。また、絶縁体６６ａ及び半導体６６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートとなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体６６ａ及び半導体６６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。絶縁体６６ａ及び半導体６６ｂとして後述するＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。
【０３４２】
当該加熱処理により、絶縁体６４から絶縁体６９ａ及び半導体６９ｂに酸素を供給することができる。絶縁体６４に対して加熱処理を行うことにより、極めて容易に酸素を絶縁体６６ａとなる絶縁体、及び半導体６６ｂとなる半導体に供給することができる。
【０３４３】
ここで、絶縁体６３は、酸素をブロックするバリア膜として機能する。絶縁体６３が絶縁体６４の下に設けられていることにより、絶縁体６４中に拡散した酸素が絶縁体６４より下層に拡散することを防ぐことができる。
【０３４４】
このように絶縁体６６ａとなる絶縁体、及び半導体６６ｂとなる半導体に酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０３４５】
次に、導電体６８ａ及び導電体６８ｂとなる導電体６８を成膜する（図２４（Ｃ）（Ｄ）参照。）。導電体６８は上述の導電体６８ａ及び導電体６８ｂとして用いることができる導電体を用いればよい。導電体６８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、導電体６８としてスパッタリング法を用いて窒化タンタルを成膜し、さらにその上にタングステンを成膜すればよい。
【０３４６】
次に、導電体６８の上にレジストなどを形成し、該レジストなどを用いて絶縁体６９ａ、半導体６９ｂ及び導電体６８を島状に加工し、島状の導電体６８、半導体６６ｂ及び絶縁体６６ａを形成する。
【０３４７】
次に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁体６４、絶縁体６３及び絶縁体６５、絶縁体６６ａ及び半導体６６ｂ中の水、または水素をさらに低減させることができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートとなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。加熱処理は、不活性ガス雰囲気で行ってもよい。また、酸化性ガスを含む雰囲気で行ってもよい。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０３４８】
ここまで行った熱処理によって、水、水素などの酸化物半導体に影響を与える不純物を酸化物半導体の成膜前に低減させておくことができる。また、上述したように、絶縁体６１に形成されたビアホールを導電体１２１ａなどによって塞ぐことにより、絶縁体６１より下層に含まれる水素などの不純物が絶縁体６１より上層に拡散することを抑制することができる。さらに、酸化物半導体成膜後に行うプロセスの温度を導電体１２１ａなどから水素が放出される温度以下にすることによって、不純物の拡散による影響を小さくすることができる。
【０３４９】
絶縁体６６ａ及び半導体６６ｂを形成し、絶縁体６４の表面が露出されている段階で熱処理を行うことにより、絶縁体６６ａ及び半導体６６ｂに水、水素が供給されるのを抑制しながら、絶縁体６４、絶縁体６３及び絶縁体６５中の水、または水素をさらに低減させることができる。
【０３５０】
また、上述の絶縁体６６ａ及び半導体６６ｂを形成する際に、水素および炭素などの不純物を含むエッチングガスなどを用いる場合、絶縁体６６ａ及び半導体６６ｂなどに水素および炭素などの不純物が取り込まれる場合がある。このように絶縁体６６ａ及び半導体６６ｂの形成後にさらに熱処理を行うことにより、エッチングの際に取り込まれた水素および炭素などの不純物を脱離させることができる。
【０３５１】
次に、島状の導電体６８の上にレジストなどを形成し、該レジストなどを用いて加工し、導電体６８ａ及び導電体６８ｂを形成する（図２４（Ｅ）（Ｆ）参照。）。
【０３５２】
また、半導体６６ｂの導電体６８ａまたは導電体６８ｂと接する領域において、低抵抗領域が形成されることがある。また、半導体６６ｂは、導電体６８ａと導電体６８ｂの間に、導電体６８ａまたは導電体６８ｂと重なった領域より厚さの薄い領域を有することがある。これは、導電体６８ａ及び導電体６８ｂを形成する際に、半導体６６ｂの上面の一部を除去することにより形成される。
【０３５３】
次に、絶縁体６４、絶縁体６６ａ、半導体６６ｂ、導電体６８ａ及び導電体６８ｂの上に、絶縁体６６ｃとなる絶縁体６９ｃを成膜する。絶縁体６９ｃとしては上述の絶縁体６６ｃなどとして用いることができる絶縁体または半導体などを用いればよい。絶縁体６６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体６６ｃとなる絶縁体の成膜の前に、半導体６６ｂなどの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で絶縁体６６ｃとなる絶縁体を成膜することにより、半導体６６ｂと絶縁体６６ｃとの界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。
【０３５４】
次に、絶縁体６９ｃの上に、絶縁体７２となる絶縁体７２ａを成膜する。絶縁体７２ａとしては上述の絶縁体７２として用いることができる絶縁体を用いればよい。絶縁体７２ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６９ｃとして、ＰＥＣＶＤ法を用いて酸化窒化シリコンなどを成膜すればよい。なお、絶縁体６９ｃの成膜と、絶縁体７２ａの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３５５】
次に、絶縁体７２の上に導電体７４となる導電体を成膜する。導電体７４となる導電体としては、上述の導電体７４として用いることができる導電体を用いればよい。導電体７４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
例えば、導電体７４となる導電体としてＡＬＤ法を用いて窒化チタンを成膜し、さらにその上にスパッタリング法を用いてタングステンを成膜すればよい。
【０３５６】
次に、導電体７４となる導電体の上にレジストなどを形成し、該レジストなどを用いて加工し、導電体７４を形成する（図２５（Ａ）（Ｂ）参照）。
【０３５７】
次に、絶縁体７２ａの上に、絶縁体７９となる絶縁体を成膜する。絶縁体７９となる絶縁体としては上述の絶縁体７９として用いることができる絶縁体を用いればよい。絶縁体７９となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体７９となる絶縁体として、ＡＬＤ法を用いて酸化ガリウムまたは酸化アルミニウムなどを成膜すればよい。
【０３５８】
次に、絶縁体７９となる絶縁体の上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体７９を形成する（図２５（Ｃ）（Ｄ）参照）。
【０３５９】
次に、絶縁体６４、絶縁体７９、導電体６８ａ及び導電体６８ｂなどの上に、絶縁体７７を成膜する。絶縁体７７としては上述の絶縁体を用いればよい。上記のように、絶縁体７７は水素、水、窒素酸化物などの不純物が少ないことが好ましい。絶縁体７７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体７７として、ＰＥＣＶＤ法を用いて酸化窒化シリコンなどを成膜すればよい。
【０３６０】
次に、ＣＭＰ法などを用いて、絶縁体７７の上面の平坦性を向上させることが好ましい。
【０３６１】
ここで、図１７に示したように、リソグラフィー法などを用いてスクライブライン１３８と重なる領域近傍において、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４及び絶縁体７７に開口を形成することが好ましい。
【０３６２】
次に、絶縁体７７の上に絶縁体７８を成膜する。絶縁体７８としては上述の絶縁体を用いればよい（図２５（Ｅ）（Ｆ）参照）。絶縁体７８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、図１７に示すスクライブライン１３８近傍では、上記開口において、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４及び絶縁体７７の側面を覆って絶縁体７８が成膜され、当該開口において絶縁体７８と絶縁体６１とが接する。
【０３６３】
絶縁体７８の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。
【０３６４】
スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、上述のＰＥＳＰ又はＶＤＳＰを用いてもよい。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。
【０３６５】
ここで、絶縁体７８として、酸化アルミニウムなどの酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けることが好ましい。例えば、絶縁体７８としてスパッタリング法を用いて酸化アルミニウムを成膜すればよい。さらにその上にＡＬＤ法を用いて酸化アルミニウムを成膜することが好ましい。ＡＬＤ法を用いて成膜した酸化アルミニウムを用いることにより、ピンホールの形成をふせぐことができるので、絶縁体６１の水素及び水に対するブロック性能をさらに向上させることができる。
【０３６６】
スパッタリング法で絶縁体７８の成膜を行うことにより、成膜と同時に絶縁体７７の表面（絶縁体７８成膜後は絶縁体７７と絶縁体７８の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルとして絶縁体７７に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で絶縁体７７に添加されてもよい。なお、酸素の添加に伴い、絶縁体７７中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼ぶこともできる。
【０３６７】
なお、絶縁体７８を成膜する際に、基板加熱を行うことが好ましい。基板加熱は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートとなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。
【０３６８】
次に、加熱処理を行うことが好ましい。加熱処理を行うことにより、絶縁体６４又は絶縁体７７に添加した酸素を拡散させ、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに供給することができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
【０３６９】
また、当該加熱処理は、半導体６６ｂの成膜後の加熱処理よりも低い温度が好ましい。半導体６６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体６４などから余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体７８成膜後の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体７８の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。
【０３７０】
当該加熱処理により、絶縁体６４及び絶縁体７７中に添加された酸素を絶縁体６４又は絶縁体７２中に拡散させる。絶縁体７８は、絶縁体７７より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体７８が絶縁体７７上に形成されているので、絶縁体７７中を拡散する酸素が絶縁体７７の上方に拡散せず、絶縁体７７を主に横方向又は下方向に拡散していく。なお、基板加熱を行いながら絶縁体７８を加熱する場合、絶縁体６４及び絶縁体７７中に添加と同時に酸素を拡散させることができる。
【０３７１】
絶縁体６４又は絶縁体７７中を拡散する酸素は、絶縁体６６ａ、絶縁体６６ｃ及び半導体６６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体６３が絶縁体６４の下に設けられていることにより、絶縁体６４中に拡散した酸素が絶縁体６４より下層に拡散することを防ぐことができる。さらに図１７に示すスクライブライン１３８近傍において、絶縁体７８及び絶縁体６１によって、絶縁体７７の側面を覆っていることにより、酸素が絶縁体７８の外に拡散することを防ぎ、絶縁体７７を酸素で満たし、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。
【０３７２】
さらに、上記熱処理の際に、下層から拡散する水素、水などの不純物を絶縁体６１及び絶縁体６１のビアホールに設けられた導電体１２１ａなどでブロックし、絶縁体７７の上面及び側面から拡散する水素、及び水などの不純物を絶縁体７８によって、ブロックすることができる。これにより、絶縁体６１及び絶縁体７８で包み込まれた、絶縁体７７、絶縁体６６ａ、絶縁体６６ｃ及び半導体６６ｂなどにおいて、水素、水などの不純物の量を低減することができる。また、水素などの不純物は、絶縁体７７などにおいて、酸素と結合して水となり、酸素の拡散を妨げる場合がある。よって、絶縁体７７において、水素、水などの不純物の量を低減することによって、酸素の供給を促進させることができる。
【０３７３】
このようにして、絶縁体６６ａ、絶縁体６６ｃ及び半導体６６ｂ、特に半導体６６ｂでチャネルが形成される領域に、水、水素などの不純物の拡散を抑制して、酸素を効果的に供給することができる。このように絶縁体６６ａ、絶縁体６６ｃ及び半導体６６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０３７４】
なお、絶縁体７８成膜後の加熱処理は、絶縁体７８成膜後ならばいつ行ってもよい。
【０３７５】
このようにして、トランジスタ６０ａを形成することができる。
【０３７６】
このようにして、本実施の形態に示す半導体装置の作製方法を用いることで、安定した電気特性を有するトランジスタを有する半導体装置を提供することができる。また、本実施の形態に示す半導体装置の作製方法を用いることで、非導通時のリーク電流の小さいトランジスタを有する半導体装置を提供することができる。また、本実施の形態に示す半導体装置の作製方法を用いることで、ノーマリーオフの電気特性を有するトランジスタを有する半導体装置を提供することができる。また、本実施の形態に示す半導体装置の作製方法を用いることで、信頼性の高いトランジスタを有する半導体装置を提供することができる。
【０３７７】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０３７８】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細について、以下説明する。
【０３７９】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０３８０】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３８１】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３８２】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３８３】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３８４】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３８５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３８６】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３８７】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３８８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２９（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２９（Ｅ）に示す。図２９（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２９（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２９（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３８９】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３９０】
図３０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３９１】
図３０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３９２】
また、図３０（Ｂ）および図３０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３０（Ｄ）および図３０（Ｅ）は、それぞれ図３０（Ｂ）および図３０（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３０（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３９３】
図３０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３９４】
図３０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３９５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３９６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３９７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３９８】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３９９】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０４００】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０４０１】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４０２】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３１（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３１（Ｂ）に示す。図３１（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４０３】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３１（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４０４】
図３１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４０５】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４０６】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４０７】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４０８】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４０９】
図３２に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３２（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３２（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３２（Ａ）および図３２（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０４１０】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４１１】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４１２】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４１３】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４１４】
図３３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３３より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３３より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３３より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４１５】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４１６】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０４１７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０４１８】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４１９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４２０】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０４２１】
（実施の形態３）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０４２２】
＜回路＞
以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０４２３】
＜ＣＭＯＳインバータ＞
図３４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。ここで、図３４（Ａ）に示す回路は、トランジスタ２２００を図１３に示すトランジスタ６０ａまたはトランジスタ６０ｂを用いて形成することができ、トランジスタ２１００を図１５に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができる。
【０４２４】
図３４（Ａ）に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製することにより、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
【０４２５】
＜ＣＭＯＳアナログスイッチ＞
また図３４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。ここで、図３４（Ｂ）に示す回路は、トランジスタ２２００を図１３に示すトランジスタ６０ａまたはトランジスタ６０ｂを用いて形成することができ、トランジスタ２１００を図１５に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができる。
【０４２６】
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３５に示す。
【０４２７】
図３５（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。ここで、トランジスタ３２００を上記素子層５０で構成し、トランジスタ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成することで、図３５（Ａ）に示す回路は、図１６に示す半導体装置などで形成することができる。
【０４２８】
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０４２９】
図３５（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０４３０】
図３５（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０４３１】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０４３２】
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０４３３】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０４３４】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
【０４３５】
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷を保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
【０４３６】
＜記憶装置２＞
図３５（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図３５（Ａ）に示した半導体装置と異なる。この場合も図３５（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。ここで、図３５（Ｂ）に示す回路は、トランジスタ３３００を図１３に示すトランジスタ６０ａまたはトランジスタ６０ｂを用いて形成することができ、容量素子３４００を図１４に示す容量素子８０ａなどを用いて形成することができる。さらに、図３５（Ｂ）に示す半導体装置の下層にセンスアンプなどを設ける構成としてもよく、その場合、図１５に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができる。
【０４３７】
図３５（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０４３８】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０４３９】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０４４０】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０４４１】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０４４２】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０４４３】
＜記憶装置３＞
図３５（Ａ）に示す半導体装置（記憶装置）の変形例について、図３６に示す回路図を用いて説明する。
【０４４４】
図３６に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図３６に示す半導体装置は、図３６では図示を省略したが、マトリクス状に複数設けられる。図３６に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。ここで、図３６に示す回路は、トランジスタ４１００を図１５に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができ、トランジスタ４２００、トランジスタ４３００及びトランジスタ４４００を図１３に示すトランジスタ６０ａまたはトランジスタ６０ｂを用いて形成することができ、容量素子４５００及び容量素子４６００を図１４に示す容量素子８０ａを用いて形成することができる。
【０４４５】
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図３６では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
【０４４６】
図３６に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
【０４４７】
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
【０４４８】
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図３６では、トランジスタ４２００乃至４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
【０４４９】
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図３６に示す半導体装置は、図３６に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
【０４５０】
次いで、図３６に示す半導体装置への情報の書き込み動作について説明する。
【０４５１】
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
【０４５２】
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
【０４５３】
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
【０４５４】
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
【０４５５】
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ノードＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
【０４５６】
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
【０４５７】
図３６に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
【０４５８】
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
【０４５９】
次いで、図３６に示す半導体装置からの情報の読み出し動作について説明する。
【０４６０】
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
【０４６１】
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
【０４６２】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
【０４６３】
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
【０４６４】
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
【０４６５】
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
【０４６６】
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
【０４６７】
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
【０４６８】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
【０４６９】
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図３６においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
【０４７０】
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
【０４７１】
＜記憶装置４＞
図３５（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図３５（Ａ）に示した半導体装置と異なる。この場合も図３５（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
ここで、トランジスタ３２００及びトランジスタ３５００を上記素子層５０で構成し、トランジスタ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成することで、図３５（Ａ）に示す回路は、図１０（Ａ）または図１０（Ｂ）に示す半導体装置で形成することができる。ここで、図３５（Ｃ）に示す回路は、トランジスタ３２００及びトランジスタ３５００を図１５に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができ、トランジスタ３３００を図１３に示すトランジスタ６０ａまたはトランジスタ６０ｂを用いて形成することができ、容量素子３４００を図１４に示す容量素子８０ａを用いて形成することができる。
【０４７２】
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。
【０４７３】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４７４】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図３７乃至図４０を用いて説明する。
【０４７５】
図３７（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴから出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
【０４７６】
図３７（Ｂ）に、インバータ８００の一例を示す。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
【０４７７】
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
【０４７８】
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子を有する。
【０４７９】
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
【０４８０】
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
【０４８１】
図３７（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図３７（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。
【０４８２】
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０の閾値電圧を制御することができる。
【０４８３】
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
【０４８４】
前述の説明を可視化するために、図３８（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。
【０４８５】
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図３８（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図３８（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図３８（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。
【０４８６】
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図３８（Ｂ）には、この状態を可視化して示す。図３８（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０４８７】
図３８（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図３７（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０４８８】
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図３８（Ｃ）には、この状態を可視化して示す。図３８（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０４８９】
図３８（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図３７（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
【０４９０】
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図３７（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。また、図３７（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。
【０４９１】
なお図３７（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３９（Ａ）に示す。
【０４９２】
図３９（Ａ）では、図３７（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
【０４９３】
図３９（Ａ）の動作について、図３９（Ｂ）のタイミングチャートを用いて説明する。
【０４９４】
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
【０４９５】
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、ノードＮＢＧを非常にフローティング状態に近い状態にして、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
【０４９６】
なお図３７（Ｂ）および図３９（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図４０（Ａ）に示す。
【０４９７】
図４０（Ａ）では、図３７（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
【０４９８】
図４０（Ａ）の動作について、図４０（Ｂ）のタイミングチャートを用いて説明する。図４０（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。
【０４９９】
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図３８（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる。例えば、図４０（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０５００】
また図４０（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０５０１】
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
【０５０２】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図４１乃至図４７を用いて説明する。
【０５０３】
図４１（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
【０５０４】
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
【０５０５】
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
【０５０６】
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０５０７】
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０５０８】
図４１（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図４１（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０５０９】
図４１（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図４１（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間を導通状態とする動作を、より確実に行うことができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０５１０】
図４１（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図４１（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０５１１】
図４１（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図４１（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
【０５１２】
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
【０５１３】
また図４２（Ａ）、（Ｂ）には、図４１（Ｄ）、（Ｅ）の変形例を示す。
【０５１４】
図４２（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０５１５】
図４２（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
【０５１６】
また図４３（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図４３（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【０５１７】
また図４３（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図４３（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによってい、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【０５１８】
なお上述した電圧生成回路９０３の回路構成は、図４３（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図４４（Ａ）乃至（Ｃ）、図４５（Ａ）、（Ｂ）に示す。
【０５１９】
図４４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図４４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０５２０】
また図４４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図４４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０５２１】
また図４４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図４４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
【０５２２】
また図４５（Ａ）に示す電圧生成回路９０３Ｄは、図４３（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図４５（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０５２３】
また図４５（Ｂ）に示す電圧生成回路９０３Ｅは、図４５（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図４５（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０５２４】
なお電圧生成回路９０３の変形例は、図４３（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図４６（Ａ）乃至（Ｃ）、図４７（Ａ）、（Ｂ）に示す。図４６（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図４６（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
【０５２５】
図４６（Ａ）乃至（Ｃ）、図４７（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図４４（Ａ）乃至（Ｃ）、図４５（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図４６（Ａ）乃至（Ｃ）、図４７（Ａ）、（Ｂ）に示す、電圧生成回路９０５Ａ乃至９０５Ｅでは、効率的に電圧Ｖｓｓから電圧ＶＮＥＧへの降圧を図ることができる。
【０５２６】
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
【０５２７】
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
【０５２８】
＜ＣＰＵの構成＞
図４８は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。以下に示すＣＰＵの構成は、例えば、図１６に示す半導体装置などを用いて形成することができる。
【０５２９】
図４８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図４８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０５３０】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０５３１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０５３２】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０５３３】
図４８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０５３４】
図４８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０５３５】
図４９は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０５３６】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０５３７】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０５３８】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードｍ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０５３９】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０５４０】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０５４１】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図４９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０５４２】
なお、図４９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０５４３】
また、図４９において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０５４４】
図４９における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０５４５】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０５４６】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０５４７】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０５４８】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じてトランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０５４９】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０５５０】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
【０５５１】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５５２】
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
【０５５３】
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
【０５５４】
図５０（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
【０５５５】
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
【０５５６】
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
【０５５７】
また、図５０（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
【０５５８】
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
【０５５９】
図５１（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図５１（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
【０５６０】
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図５１（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
【０５６１】
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図５１（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図５１（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
【０５６２】
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
【０５６３】
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
【０５６４】
また、例えば、図５１（Ａ）において、赤の波長域の光を検出する副画素２１２、緑の波長域の光を検出する副画素２１２、および青の波長域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
【０５６５】
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
【０５６６】
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
【０５６７】
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ  Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
【０５６８】
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図５２の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図５２（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
【０５６９】
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図５２（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
【０５７０】
図５２に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
【０５７１】
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
【０５７２】
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
【０５７３】
ここで、撮像装置２００が有する１つの画素２１１は、図５１に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
【０５７４】
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示すものと同様のトランジスタを用いることができる。
【０５７５】
図５３は、撮像装置を構成する素子の断面図である。図５３に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
【０５７６】
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
【０５７７】
なお図５３の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
【０５７８】
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
【０５７９】
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
【０５８０】
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。また、絶縁体３８０の下に絶縁体３７９が設けられ、絶縁体３８０の上に絶縁体３８１が設けられる。ここで、絶縁体３７９は図１６に示す絶縁体１１０に対応し、絶縁体３８０は図１６に示す絶縁体６１に対応し、絶縁体３８１は図１６に示す絶縁体６７に対応する。
【０５８１】
絶縁体３７９乃至絶縁体３８０に設けられた開口に、導電体３９０ａ乃至導電体３９０ｅが設けられている。導電体３９０ａ、導電体３９０ｂ及び導電体３９０ｅは、図１６に示す導電体１２１ａ及び導電体１２２ａなどと対応しており、プラグ及び配線として機能する。また、導電体３９０ｃは、図１６に示す導電体６２ａ及び導電体６２ｂと対応しており、トランジスタ３５３のバックゲートとして機能する。また、導電体３９０ｄは、図１６に示す導電体６２ａ及び導電体６２ｂと対応しており、トランジスタ３５２のバックゲートとして機能する。
【０５８２】
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。さらに、導電体３９０ａ、導電体３９０ｂ及び導電体３９０ｅが形成されることにより、絶縁体３８０に形成されているビアホールを通じて上層に水素が拡散することも抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。
【０５８３】
また、図５３の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
【０５８４】
また、撮像装置の一部または全部を湾曲させてもよい。撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
【０５８５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５８６】
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
【０５８７】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５４に示す。
【０５８８】
図５４（Ａ）は携帯型ゲーム機であり、筐体１９０１、表示部１９０３、マイクロフォン１９０５、スピーカー１９０６、操作キー１９０７等を有する。なお、図５４（Ａ）に示した携帯型ゲーム機は、１つの表示部１９０３を有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。例えば、複数の表示部を有する構成にしてもよい。また、表示部１９０３を操作するためのスタイラスを付属させてもよい。
【０５８９】
図５４（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６等を有する。第１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１９１３および第２表示部１９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０５９０】
図５４（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２２、キーボード１９２３、ポインティングデバイス１９２４等を有する。
【０５９１】
図５４（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用扉１９３３等を有する。
【０５９２】
図５４（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１９４３、操作キー１９４４、レンズ１９４５、接続部１９４６等を有する。操作キー１９４４およびレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構成としてもよい。
【０５９３】
図５４（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３、ライト１９５４等を有する。
【０５９４】
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【実施例１】
【０５９５】
本実施例では、先の実施の形態に示す方法を用いて配線とプラグを作製し、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）、及び走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察を行った結果について説明する。
【０５９６】
本実施例では、タングステン膜、酸化シリコン膜、酸化アルミニウム膜、酸化窒化シリコン膜の順番に積層した積層膜にエッチング処理を行って開口を形成し、当該開口に窒化タンタル膜、窒化チタン膜、タングステン膜の順番に積層した積層膜を埋め込んで試料を作製した。
【０５９７】
以下、本実施例で用いた、試料１Ａ及び試料１Ｂの作製工程について説明する。なお、試料１Ａと試料１Ｂは、窒化タンタル膜の成膜方法のみが異なる。試料１Ａでは、スパッタ法を用いて窒化タンタル膜の成膜を行っており、試料１Ｂではコリメートスパッタ法を用いて窒化タンタル膜の成膜を行った。
【０５９８】
まず、シリコン基板を準備し、シリコン基板をＨＣｌ雰囲気で熱処理を行い、膜厚１００ｎｍを狙って熱酸化シリコン膜を形成した。
【０５９９】
次に、熱酸化シリコン膜の上に、スパッタリング法を用いて膜厚５０ｎｍを狙ってタングステン膜（以下、図中でＷと表記する。）を成膜した。
【０６００】
次に、タングステン膜の上に、ＰＥＣＶＤ法を用いて膜厚２００ｎｍを狙って、酸化シリコン膜（以下、図中でＳｉＯｘと表記する。）を成膜した。酸化シリコン膜の成膜は、成膜ガス流量をＴＥＯＳガス１５ｓｃｃｍ、酸素ガス７５０ｓｃｃｍとして行った。
【０６０１】
次に、酸化シリコン膜の上に、スパッタリング法を用いて膜厚３０ｎｍを狙って、酸化アルミニウム膜（以下、図中でＡｌＯｘと表記する。）を成膜した。酸化アルミニウム膜の成膜は、酸化アルミニウムターゲットを用いて、アルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、ＲＦ電源の電力２．５ｋＷ、圧力０．４Ｐａ、基板温度２５０℃として行った。
【０６０２】
次に、酸化アルミニウム膜の上に、ＰＥＣＶＤ法を用いて膜厚１００ｎｍを狙って、酸化窒化シリコン膜（以下、図中でＳｉＯＮと表記する。）を成膜した。酸化窒化シリコン膜の成膜は、成膜ガス流量をＳｉＨ４ガス５ｓｃｃｍ、Ｎ２Ｏガス１０００ｓｃｃｍとして行った。
【０６０３】
次に、酸化窒化シリコン膜の上に、スパッタリング法を用いて膜厚３０ｎｍを狙って、ハードマスク材料となるタングステン膜を成膜した。
【０６０４】
次に、ハードマスク材料となるタングステン膜の上に、有機塗布膜を塗布し、さらにその上にレジスト材料を塗布した。当該レジスト材料に、電子ビームを用いたリソグラフィー法を行い、レジストマスクを形成した。当該レジストマスクを用いて、有機塗布膜とハードマスク材料となるタングステン膜にドライエッチングを行い、ハードマスク（以下、図中でＨＭ−Ｗと表記する。）を形成した。ドライエッチングはＩＣＰエッチング装置を用いて行い、エッチング条件は、Ｃｌ２ガス流量６０ｓｃｃｍ、ＣＦ４ガス流量４０ｓｃｃｍ、コイル型の電極に印加される高周波電力２０００Ｗ、基板側の電極に印加される高周波電力５０Ｗ、圧力０．６７Ｐａ、処理時間２０ｓｅｃとした。ドライエッチング後、アッシングを行ってレジストマスク及び有機塗布膜を除去した。
【０６０５】
次に、ハードマスクを覆って酸化窒化シリコン膜の上に、有機塗布膜を塗布し、さらにその上にレジスト材料を塗布した。当該レジスト材料に、電子ビームを用いたリソグラフィー法を行い、レジストマスク（以下、図中でＲｅｓｉｓｔと表記する。）を形成した。当該工程は、先の実施の形態において、図１（Ｃ）（Ｄ）で記載した工程に対応している。
【０６０６】
当該工程の断面ＳＥＭ像（倍率１５００００倍）を図５５（Ａ）に示す。なお、断面ＳＥＭ像の撮影は、日立ハイテクノロジーズ社製ＳＵ８０３０を用いて行った。図５５（Ａ）においても、図１（Ｃ）（Ｄ）と同様に、ハードマスクの開口の内側にレジストマスクの開口が形成されている。
【０６０７】
次に、レジストマスクを用いて、酸化窒化シリコン膜にドライエッチングを行い、酸化窒化シリコン膜にホール状の開口を形成した。当該工程は、先の実施の形態において、図２（Ａ）（Ｂ）で記載した工程に対応している。
【０６０８】
ドライエッチングはＣＣＰエッチング装置を用いて、第１のエッチング条件、第２のエッチング条件の順番で行った。第１のエッチング条件は、ＣＦ４ガス流量１００ｓｃｃｍ、上部電極に印加される高周波電力１０００Ｗ、下部電極に印加される高周波電力１００Ｗ、圧力６．５Ｐａ、処理時間１５ｓｅｃとした。第１のエッチング条件を用いたエッチングにより、有機塗布膜を除去することができる。第２のエッチング条件は、Ｃ４Ｆ６ガス流量２２ｓｃｃｍ、Ｏ２ガス流量３０ｓｃｃｍ、Ａｒガス流量８００ｓｃｃｍ、上部電極に印加される高周波電力５００Ｗ、下部電極に印加される高周波電力１１５０Ｗ、圧力３．３Ｐａ、処理時間２５ｓｅｃとした。第２のエッチング条件を用いたエッチングにより、酸化窒化シリコンを除去することができる。
【０６０９】
当該工程の断面ＳＥＭ像（倍率１５００００倍）を図５５（Ｂ）に示す。なお、断面ＳＥＭ像の撮影は、日立ハイテクノロジーズ社製ＳＵ８０３０を用いて行った。図５５（Ｂ）においても、図２（Ａ）（Ｂ）と同様に、酸化窒化シリコン膜に開口が形成されている様子が観察される。
【０６１０】
次に、レジストマスクを用いて、酸化アルミニウム膜にドライエッチングを行い、酸化アルミニウム膜にホール状の開口を形成した。当該工程は、先の実施の形態において、図２（Ｃ）（Ｄ）で記載した工程に対応している。
【０６１１】
ドライエッチングはＣＣＰエッチング装置を用いて、第３のエッチング条件で行った。第３のエッチング条件は、ＣＨＦ３ガス流量５０ｓｃｃｍ、Ａｒガス流量２７５ｓｃｃｍ、上部電極に印加される高周波電力３００Ｗ、下部電極に印加される高周波電力１２００Ｗ、圧力２．６Ｐａ、処理時間３０ｓｅｃとした。第３のエッチング条件を用いたエッチングにより、酸化アルミニウム膜を除去することができる。
【０６１２】
当該工程の断面ＳＥＭ像（倍率１５００００倍）を図５６（Ａ）に示す。なお、断面ＳＥＭ像の撮影は、日立ハイテクノロジーズ社製ＳＵ８０３０を用いて行った。図５６（Ａ）において、酸化アルミニウム膜に開口が形成されている様子が観察される。さらに、酸化シリコン膜の上部もエッチングされているので、図５（Ａ）に示すような状態になっている。
【０６１３】
次に、アッシングを行ってレジストマスクを除去した。当該工程は、先の実施の形態において、図３（Ａ）（Ｂ）で記載した工程に対応している。
【０６１４】
アッシングは、ＣＣＰエッチング装置を用いて、酸素ガス流量２００ｓｃｃｍ、上部電極に印加される高周波電力５００Ｗ、下部電極に印加される高周波電力１００Ｗ、圧力２．０Ｐａ、処理時間２０ｓｅｃ、の条件で行った。
【０６１５】
当該工程の断面ＳＥＭ像（倍率１５００００倍）を図５６（Ｂ）に示す。なお、断面ＳＥＭ像の撮影は、日立ハイテクノロジーズ社製ＳＵ８０３０を用いて行った。図５６（Ｂ）に示すように、酸化窒化シリコン膜の開口の上部の縁を囲むように、図５（Ｂ）（Ｃ）に示すような副生成物が形成されていることが観察された。
【０６１６】
次に、ハードマスクを用いて、酸化窒化シリコン膜、酸化アルミニウム膜及び酸化シリコンにドライエッチングを行い、これらの積層膜に開口を形成した。当該工程は、先の実施の形態において、図３（Ｃ）（Ｄ）で記載した工程に対応している。
【０６１７】
ドライエッチングはＣＣＰエッチング装置を用いて、第４のエッチング条件で行った。第４のエッチング条件は、Ｃ４Ｆ６ガス流量２２ｓｃｃｍ、Ｏ２ガス流量３０ｓｃｃｍ、Ａｒガス流量８００ｓｃｃｍ、上部電極に印加される高周波電力５００Ｗ、下部電極に印加される高周波電力１１５０Ｗ、圧力３．３Ｐａ、処理時間２５ｓｅｃとした。
【０６１８】
なお、第４のエッチング条件でドライエッチングを行った後で、酸素雰囲気でプラズマ処理を行って、上記エッチングの際に発生する残留物などを除去した。当該プラズマ処理は、ＣＣＰエッチング装置を用いて、酸素ガス流量２００ｓｃｃｍ、上部電極に印加される高周波電力５００Ｗ、下部電極に印加される高周波電力１００Ｗ、圧力２．６Ｐａ、処理時間１０ｓｅｃ、の条件で行った。なお、上記第１のエッチング条件を用いたドライエッチング処理から、当該プラズマ処理まで、試料１Ａ及び試料１Ｂは、大気雰囲気に曝されることなく、連続的に処理を行っている。
【０６１９】
当該工程の断面ＳＥＭ像（倍率１５００００倍）を図５７（Ａ）に示す、また、鳥瞰図のＳＥＭ像（倍率１０００００倍）を図５７（Ｂ）に示す。なお、断面ＳＥＭ像の撮影は、日立ハイテクノロジーズ社製ＳＵ８０３０を用いて行った。図５７（Ａ）においても、図３（Ｃ）（Ｄ）と同様に、開口の内壁はテーパー形状を有しており、図５６（Ｂ）で見られた副生成物は除去されて、開口の縁の上部が丸みを有している。
【０６２０】
また、試料１Ａ及び試料１Ｂの作製工程と同じ工程で積層膜を加工した試料１Ｃと、第４のエッチング条件のみを試料１Ｃから変更した試料１Ｄについて比較した結果について説明する。試料１Ｃの断面ＳＥＭ像（倍率１５００００倍）を図５８（Ａ）に、試料１Ｄの断面ＳＥＭ像（倍率１５００００倍）を図５８（Ｂ）に示す。なお、断面ＳＥＭ像の撮影は、日立ハイテクノロジーズ社製ＳＵ８０３０を用いて行った。
【０６２１】
試料１Ｄでは、第４のエッチング条件の代わりに第５のエッチング条件で、ＣＣＰエッチング装置を用いて、ドライエッチングを行った。第５のエッチング条件は、Ｃ４Ｆ８ガス流量１２ｓｃｃｍ、ＣＦ４ガス流量５６ｓｃｃｍ、Ｏ２ガス流量３ｓｃｃｍ、Ａｒガス流量７５ｓｃｃｍ、上部電極に印加される高周波電力８００Ｗ、下部電極に印加される高周波電力１５０Ｗ、圧力１０．６Ｐａ、処理時間３５ｓｅｃとした。
【０６２２】
ここで、図５８（Ａ）に示す試料１Ｃでは、ビアホールとして機能する開口の内壁はテーパー形状を有しており、タングステン膜に対する傾きが約７７°だった。また、図５８（Ａ）では、図５６（Ｂ）で見られた副生成物は除去されて、開口の縁の上部が丸みを有している。
【０６２３】
これに対して、図５８（Ｂ）に示す試料１Ｄでは、ビアホールとして機能する開口の内壁は略垂直に切り立った形状を有しており、タングステン膜に対する傾きが約８８°だった。また、図５８（Ｂ）では、図５６（Ｂ）で見られた副生成物はまだ残存していた。
【０６２４】
ここで、試料１Ｃに用いた第４のエッチング条件では、ＡｌＯｘのエッチングレートに対するＳｉＯｘのエッチングレートの比が４．３であり、試料１Ｄに用いた第５のエッチング条件では、ＡｌＯｘのエッチングレートに対するＳｉＯｘのエッチングレートの比が８．３であった。
【０６２５】
よって、ビアホールとして機能する開口の内壁をテーパー形状とし、開口の縁の上部に形成された副生成物を除去するためには、上記ドライエッチングにおいてＡｌＯｘのエッチングレートに対するＳｉＯｘのエッチングレートを過剰に大きくしないことが好ましいと推測される。例えば、ＳｉＯｘのエッチングレートがＡｌＯｘのエッチングレートの、８倍以下、好ましくは６倍以下、より好ましくは４倍以下とすればよいと考えられる。
【０６２６】
次に、積層膜に形成された開口の中に窒化タンタル膜を成膜した。ここで、試料１Ａはスパッタ法を用いて窒化タンタル膜を成膜し、試料１Ｂはコリメートスパッタ法を用いて窒化タンタル膜を成膜した。
【０６２７】
試料１Ａでは、窒化タンタル膜の成膜は、タンタルターゲットを用いて、アルゴンガス流量５０ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍ、ＤＣ電源の電力１．０ｋＷ、圧力０．６Ｐａとして行った。
【０６２８】
試料１Ｂでは、窒化タンタル膜の成膜は、タンタルターゲットを用いて、アルゴンガス流量４０ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍ、ＤＣ電源の電力２．０ｋＷ、圧力０．７Ｐａとして行った。試料１Ｂでは、ターゲットと基板の間にコリメータを設置して成膜を行った。
【０６２９】
次に、積層膜に形成された開口の中に、ＡＬＤ法を用いて窒化タンタル膜の上から窒化チタン膜を成膜した。窒化チタンの成膜は、基板温度４１２℃、圧力６６７Ｐａとして、ＴｉＣｌ４ガスを０．０５秒導入し、０．２秒Ｎ２でパージし、ＮＨ３ガスを０．３秒導入し、０．３秒Ｎ２でパージする工程を１サイクルとして、当該サイクルを繰り返した。ここで、ＴｉＣｌ４ガスは流量５０ｓｃｃｍで導入し、ＮＨ３ガスは流量２７００ｓｃｃｍで導入した。また、上記成膜中、ＴｉＣｌ４ガス側のガス管からＮ２ガスを流量４５００ｓｃｃｍで導入し、ＮＨ３ガス側のガス管からＮ２ガスを流量４０００ｓｃｃｍで導入した。
【０６３０】
次に、積層膜に形成された開口の中を埋め込むように、メタルＣＶＤ法を用いて窒化チタン膜の上からタングステン膜を成膜した。当該工程は、先の実施の形態において、図４（Ａ）（Ｂ）で記載した工程に対応している。なお、本工程で成膜した窒化タンタル膜及び窒化チタン膜は、図４（Ａ）に示す導電体２０に対応し、タングステン膜は導電体２１に対応する。メタルＣＶＤ法によるタングステン膜の成膜は、以下の３ステップに分けて行った。
【０６３１】
１ステップ目は、ＷＦ６ガス流量１６０ｓｃｃｍ、ＳｉＨ４ガス流量４００ｓｃｃｍ、Ａｒガス流量６０００ｓｃｃｍ、Ｎ２ガス流量２０００ｓｃｃｍ、ステージ裏側用Ａｒガス流量４０００ｓｃｃｍ、圧力１０００Ｐａ、基板温度３９０℃として、３サイクルで３ｎｍ成膜した。
【０６３２】
２ステップ目は、ＷＦ６ガス流量２５０ｓｃｃｍ、Ｈ２ガス流量４０００ｓｃｃｍ及び１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、Ａｒガス流量２０００ｓｃｃｍ、Ｎ２ガス流量２０００ｓｃｃｍ、ステージ裏側用Ａｒガス流量４０００ｓｃｃｍ、圧力１０６６６Ｐａ、基板温度３９０℃として、１５ｓｅｃで４１ｎｍ成膜した。
【０６３３】
３ステップ目は、ＷＦ６ガス流量２５０ｓｃｃｍ、Ｈ２ガス流量２２００ｓｃｃｍ及び１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、Ａｒガス流量２０００ｓｃｃｍ、Ｎ２ガス流量２００ｓｃｃｍ、ステージ裏側用Ａｒガス流量４０００ｓｃｃｍ、圧力１０６６６Ｐａ、基板温度３９０℃として、膜厚が２５０ｎｍになるように成膜を行った。
【０６３４】
次に、ＣＭＰ処理を行って、酸化窒化シリコン膜、窒化タンタル膜、窒化チタン膜及びタングステン膜の上部、並びにハードマスクを除去した。当該工程は、先の実施の形態において、図４（Ｃ）（Ｄ）で記載した工程に対応している。
【０６３５】
当該工程の試料１Ａの断面ＳＴＥＭ像（倍率２０００００倍）を図５９に示す。また、試料１Ｂの断面ＳＴＥＭ像（倍率２５００００倍）を図６０に示す。なお、断面ＳＴＥＭ像の撮影は、日立ハイテクノロジーズ社製ＨＤ２３００を用いて行った。また、図５９及び図６０には、開口下部のビアホールとして機能する部分の底面と側面、及び開口上部の配線パターンの溝として機能する部分の底面と側面における、窒化タンタルの膜厚を記載している。
【０６３６】
図５９及び図６０に示すように、窒化タンタル膜、窒化チタン膜及びタングステン膜の積層膜は、開口に対して被覆性良く成膜されている。特に、水素ブロック性が高い窒化タンタル膜と、酸化シリコン膜、酸化アルミニウム膜及び酸化窒化シリコン膜の間も隙間なく成膜されている様子が観察される。これは、上述のように、開口の内壁がテーパー形状を有しており、開口の縁の上部が丸みを有した形状であることが影響していると推察される。
【０６３７】
このようにして、水素及び水に対するブロック性が高い酸化アルミニウム膜を貫通してプラグを設けることにより、酸化アルミニウム膜に形成されたビアホールを、プラグを構成する窒化タンタル膜で塞ぐことができる。これにより、上層と下層を、水素及び水に対するブロック性の高い酸化アルミニウム膜と窒化タンタル膜によって分断することができるので、下層に含まれる水素及び水が、プラグまたはプラグが形成されるビアホールを介して上層に拡散することを防ぐことができる。よって、上記実施の形態のように、半導体基板上に、酸化物半導体を有するトランジスタを設けた半導体装置において、高純度真性または実質的に高純度真性である酸化物半導体とすることができるので、安定した電気特性を有するトランジスタを有する半導体装置とすることができる。
【０６３８】
また、図５９に示す試料１Ａと、図６０に示す試料１Ｂを比較すると、試料１Ｂの方が開口下部のビアホールとして機能する部分の底面における、窒化タンタルの膜厚が３倍程度厚くなっていることが分かる。よって、コリメートスパッタ法を用いることで、アスペクト比が高い、開口下部のビアホールとして機能する部分に、より厚い膜厚で窒化タンタルを成膜できることが示された。このように、開口の底部においても窒化タンタルを厚い膜厚で成膜することにより、下層から上層に水素が拡散することをさらに防ぐことができる。
【０６３９】
以上、本実施例に示す構成は、他の実施例または他の実施の形態と適宜組み合わせて用いることができる。
【実施例２】
【０６４０】
本実施例においては、試料２Ａ乃至試料２Ｒを作製し、ＴＤＳ評価及びシート抵抗評価を行った。
【０６４１】
＜１．各試料の構造＞
まず、各試料の構造について、図６１を用いて説明する。なお、図６１は、実施例の試料の構造を説明する断面図である。
【０６４２】
試料２Ａ乃至試料２Ｑは、図６１（Ａ）に示すように、基板６００１と、基板６００１上の絶縁体６００２と、絶縁体６００２上の絶縁体６００３と、絶縁体６００３上の導電体６００４と、を有する。また、試料２Ｒは、図６１（Ｂ）に示すように、基板６００１と、基板６００１上の絶縁体６００２と、絶縁体６００２上の絶縁体６００３と、を有する。
【０６４３】
＜２．各試料の作製方法＞
次に、各試料の作製方法について、説明する。
【０６４４】
まず、基板６００１としてシリコンウェハを用い、その上に絶縁体６００２として、熱酸化膜を形成した。絶縁体６００２の形成は、３体積％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。
【０６４５】
次に、絶縁体６００２上に、絶縁体６００３として、プラズマＣＶＤ法により、２８０ｎｍの酸化窒化シリコン膜を形成した。成膜ガスは、流量４０ｓｃｃｍのシラン（ＣＦ４）、流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）、流量３００ｓｃｃｍのアンモニア（ＮＨ４）、及び流量９００ｓｃｃｍの水素（Ｈ２）を用いた。また、反応室の圧力を１６０Ｐａとし、基板表度を３２５℃、２５０Ｗの高周波（ＲＦ）電力を印加することで成膜した。
【０６４６】
次に、試料２Ａ乃至試料２Ｑにおいて、スパッタリング法を用いて、絶縁体６００３上に導電体６００４を成膜した。なお、試料２Ｒは、導電体６００４を成膜せず、比較例として用いた。導電体６００４として、窒化タンタルを下記表１に示す条件により、それぞれ成膜した。なお、全成膜条件において、成膜時の圧力は０．７Ｐａとし、ターゲットと基板間との距離は６０ｍｍとした。
【０６４７】
【表１】
2017085099.tif 000003
【０６４８】
以上の工程により、本実施例の試料２Ａ乃至試料２Ｒを作製した。
【０６４９】
＜３．各試料のＴＤＳの測定結果＞
導電体６００４の成膜電力（ＤＣ）を２．０ｋＷとして作製した上記試料２Ａ乃至試料２Ｃ、導電体６００４の成膜電力（ＤＣ）を４．０ｋＷとして作製した上記試料２Ｄ乃至試料２Ｆ、及び試料２ＲのＴＤＳの測定結果を図６２に示す。なお、試料２Ａ乃至試料２Ｃ、または試料２Ｄ乃至試料２Ｆでは、成膜時のガス流量比が異なる。また、ＴＤＳとしては、５０℃から６００℃の温度範囲とした。ＴＤＳの測定対象としては、質量電荷比が２、及び１８、すなわち水素分子（Ｈ２）または水分子（Ｈ２Ｏ）に相当するガスの放出量を測定した結果である。
【０６５０】
図６２より、導電体６００４を形成することで、下層からの水素の放出を抑制できることがわかった。また、導電体６００４を成膜する際において、成膜ガスに窒素（Ｎ２）ガスの割合が多いほど、水素に対するバリア性が高いことがわかった。また、試料２Ｃと試料２Ｆとの結果より、成膜ガスを、窒素（Ｎ２）ガス２５ｓｃｃｍ、およびアルゴンガス２５ｓｃｃｍの混合ガスとした場合、成膜時の電力を高くすることで、水素に対するバリア性が高くなることがわかった。
【０６５１】
次に、導電体６００４の膜厚を２０ｎｍとして作製した上記試料２Ｆ乃至試料２Ｊ、導電体６００４の膜厚を４０ｎｍとして作製した上記試料２Ｋ乃至試料２Ｍ、及び試料２ＲのＴＤＳの測定結果を図６３に示す。なお、試料２Ｆ乃至試料２Ｊ、または試料２Ｋ乃至試料２Ｍでは、成膜時の基板温度が異なる。また、ＴＤＳとしては、５０℃から５００℃の温度範囲とした。ＴＤＳの測定対象としては、質量電荷比が２、及び１８、すなわち水素分子（Ｈ２）または水分子（Ｈ２Ｏ）に相当するガスの放出量を測定した結果である。
【０６５２】
図６３より、導電体６００４を形成することで、下層からの水素の放出を抑制できることがわかった。また、導電体６００４を成膜する際において、成膜時の基板温度が高くなると、水素に対するバリア性も高くなることがわかった。特に、ＴＤＳ測定時の基板加熱温度が３５０℃以上４１０℃以下、さらに３７０℃以上４００℃以下程度になると、水素の放出が始まる様子が見られた。また、導電体６００４の膜厚を厚く形成することで、水素に対するバリア性が高くなることがわかった。
【０６５３】
＜４．各試料のシート抵抗の測定結果＞
成膜時の電力（ＤＣ）を２．０ｋＷとして作製した上記試料２Ａ乃至試料２Ｃ、及び成膜時の電力（ＤＣ）を４．０ｋＷとして作製した上記試料２Ｄ乃至試料２Ｆのシート抵抗値の測定結果を図６４（Ａ）に示す。
【０６５４】
図６４（Ａ）に示す結果より、導電体６００４を成膜する際に窒素（Ｎ２）ガスの割合が高いほど、高抵抗化されていることが分かった。また、導電体６００４の成膜時の電力（ＤＣ）が低いほうが、より、高抵抗化されやすいことが分かった。
【０６５５】
次に、成膜ガスを窒素（Ｎ２）ガス２５ｓｃｃｍ、およびアルゴンガス２５ｓｃｃｍの混合ガスとして作製した上記試料２Ｆ乃至試料２Ｊ、及び成膜ガスを窒素（Ｎ２）ガス２０ｓｃｃｍ、およびアルゴンガス３０ｓｃｃｍの混合ガスとして作製した上記試料２Ｅ、試料２Ｎ乃至試料２Ｑのシート抵抗値の測定結果を図６４（Ｂ）に示す。なお、試料２Ａ乃至試料２Ｃ、または試料２Ｄ乃至試料２Ｆでは、成膜時の基板温度が異なる。
【０６５６】
図６４（Ｂ）に示す結果より、導電体６００４の成膜時の基板温度が低いほど、高抵抗化されていることが分かった。また、導電体６００４を成膜する際に窒素（Ｎ２）ガスの割合が高いほど、より、高抵抗化されやすいことが分かった。
【０６５７】
以上、本実施例に示す構成は、他の実施例または他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０６５８】
１２    導電体
１３    絶縁体
１３ａ    絶縁体
１３ｂ    絶縁体
１４    絶縁体
１４ａ    絶縁体
１４ｂ    絶縁体
１５    絶縁体
１５ａ    絶縁体
１５ｂ    絶縁体
１５ｃ    絶縁体
１６    ハードマスク
１６ａ    ハードマスク
１６ｂ    ハードマスク材料
１６ｃ    ハードマスク
１６ｄ    ハードマスク
１７ａ    開口
１７ｂ    開口
１７ｃ    開口
１７ｄ    開口
１７ｅ    開口
１７ｅａ    開口
１７ｅｂ    開口
１７ｆ    開口
１７ｆａ    開口
１７ｆｂ    開口
１７ｇ    開口
１７ｇａ    開口
１７ｇｂ    開口
１７ｈ    開口
１７ｈａ    開口
１７ｈｂ    開口
１７ｉ    開口
１７ｉａ    開口
１７ｉｂ    開口
１７ｊ    開口
１７ｊａ    開口
１７ｊｂ    開口
１７ｋ    開口
１７ｋａ    開口
１７ｋｂ    開口
１７ｍ    開口
１７ｎ    開口
１７ｐ    開口
１７ｑ    開口
１７ｒ    開口
１７ｓ    開口
１８ａ    レジストマスク
１８ｂ    レジストマスク
２０    導電体
２０ａ    導電体
２１    導電体
２１ａ    導電体
２２    副生成物
２４    導電体
２６ａ    レジストマスク
２６ｂ    レジスト
３０    素子層
３１ａ    導電体
３１ｂ    導電体
３１ｃ    導電体
３１ｄ    導電体
３１ｅ    導電体
３１ｆ    導電体
３２ａ    導電体
３２ｂ    導電体
３２ｃ    導電体
３２ｄ    導電体
３２ｅ    導電体
３２ｆ    導電体
３３ａ    導電体
３３ｂ    導電体
３３ｅ    導電体
４０    素子層
４１ａ    導電体
４１ｂ    導電体
４１ｃ    導電体
４１ｄ    導電体
４２ａ    導電体
４２ｂ    導電体
４２ｃ    導電体
４２ｄ    導電体
４３ａ    導電体
４３ｂ    導電体
４３ｃ    導電体
４３ｄ    導電体
５０    素子層
５１ａ    導電体
５１ｂ    導電体
５１ｃ    導電体
５２ａ    導電体
５２ｂ    導電体
５２ｃ    導電体
６０ａ    トランジスタ
６０ｂ    トランジスタ
６１    絶縁体
６１ａ    絶縁体
６１ｂ    絶縁体
６２ａ    導電体
６２ｂ    導電体
６３    絶縁体
６４    絶縁体
６５    絶縁体
６６ａ    絶縁体
６６ｂ    半導体
６６ｃ    絶縁体
６７    絶縁体
６７ａ    絶縁体
６７ｂ    絶縁体
６７ｃ    絶縁体
６８    導電体
６８ａ    導電体
６８ｂ    導電体
６９ａ    絶縁体
６９ｂ    半導体
６９ｃ    絶縁体
７２    絶縁体
７２ａ    絶縁体
７４    導電体
７６    絶縁体
７７    絶縁体
７８    絶縁体
７９    絶縁体
８０ａ    容量素子
８０ｂ    容量素子
８０ｃ    容量素子
８１    絶縁体
８２    導電体
８３    絶縁体
８４    導電体
８５    絶縁体
８６    絶縁体
９０ａ    トランジスタ
９０ｂ    トランジスタ
９１    半導体基板
９２ａ    低抵抗領域
９２ｂ    低抵抗領域
９３ａ    低抵抗領域
９３ｂ    低抵抗領域
９４    絶縁体
９５    絶縁体
９６    導電体
９７    素子分離領域
９８    絶縁体
９９    絶縁体
１０２ａ    絶縁体
１０２ｂ    絶縁体
１０４    絶縁体
１０６    絶縁体
１０８    絶縁体
１１０    絶縁体
１１０ａ    絶縁体
１１１ａ    導電体
１１１ｂ    導電体
１１１ｃ    導電体
１１２ａ    導電体
１１２ｂ    導電体
１１２ｃ    導電体
１２１    導電体
１２１ａ    導電体
１２１ｂ    導電体
１２１ｃ    導電体
１２２    導電体
１２２ａ    導電体
１２２ｂ    導電体
１２２ｃ    導電体
１３１    導電体
１３２    導電体
１３３    導電体
１３４    絶縁体
１３５    絶縁体
１３６    絶縁体
１３８    スクライブライン
１４６    ハードマスク
１４６ａ    ハードマスク
１４７ａ    開口
１４７ｂ    開口
１４７ｃ    開口
１４７ｄ    開口
１４７ｅ    開口
１４７ｅａ    開口
１４７ｅｂ    開口
１４７ｆ    開口
１４７ｆａ    開口
１４７ｆｂ    開口
１４７ｇ    開口
１４７ｇａ    開口
１４７ｇｂ    開口
１４７ｈ    開口
１４７ｈａ    開口
１４７ｈｂ    開口
１４８    レジストマスク
１４９ａ    開口
１４９ｂ    開口
１４９ｃ    開口
１４９ｄ    開口
１４９ｅ    開口
２００    撮像装置
２０１    スイッチ
２０２    スイッチ
２０３    スイッチ
２１０    画素部
２１１    画素
２１２    副画素
２１２Ｂ    副画素
２１２Ｇ    副画素
２１２Ｒ    副画素
２２０    光電変換素子
２３０    画素回路
２３１    配線
２４７    配線
２４８    配線
２４９    配線
２５０    配線
２５３    配線
２５４    フィルタ
２５４Ｂ    フィルタ
２５４Ｇ    フィルタ
２５４Ｒ    フィルタ
２５５    レンズ
２５６    光
２５７    配線
２６０    周辺回路
２７０    周辺回路
２８０    周辺回路
２９０    周辺回路
２９１    光源
３００    シリコン基板
３１０    層
３２０    層
３３０    層
３４０    層
３５１    トランジスタ
３５２    トランジスタ
３５３    トランジスタ
３６０    フォトダイオード
３６１    アノード
３６３    低抵抗領域
３７０    プラグ
３７１    配線
３７２    配線
３７３    配線
３７９    絶縁体
３８０    絶縁体
３８１    絶縁体
３９０ａ    導電体
３９０ｂ    導電体
３９０ｃ    導電体
３９０ｄ    導電体
３９０ｅ    導電体
８００    インバータ
８１０    ＯＳトランジスタ
８２０    ＯＳトランジスタ
８３１    信号波形
８３２    信号波形
８４０    破線
８４１    実線
８５０    ＯＳトランジスタ
８６０    ＣＭＯＳインバータ
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電圧生成回路
９０３Ａ    電圧生成回路
９０３Ｂ    電圧生成回路
９０３Ｃ    電圧生成回路
９０３Ｄ    電圧生成回路
９０３Ｅ    電圧生成回路
９０４    回路
９０５    電圧生成回路
９０５Ａ    電圧生成回路
９０５Ｅ    電圧生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２Ａ    トランジスタ
９１２Ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１９０１    筐体
１９０３    表示部
１９０５    マイクロフォン
１９０６    スピーカー
１９０７    操作キー
１９１１    筐体
１９１２    筐体
１９１３    表示部
１９１４    表示部
１９１５    接続部
１９１６    操作キー
１９２１    筐体
１９２２    表示部
１９２３    キーボード
１９２４    ポインティングデバイス
１９３１    筐体
１９３２    冷蔵室用扉
１９３３    冷凍室用扉
１９４１    筐体
１９４２    筐体
１９４３    表示部
１９４４    操作キー
１９４５    レンズ
１９４６    接続部
１９５１    車体
１９５２    車輪
１９５３    ダッシュボード
１９５４    ライト
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３００６    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
３５００    トランジスタ
４００１    配線
４００３    配線
４００５    配線
４００６    配線
４００７    配線
４００８    配線
４００９    配線
４０２１    層
４０２２    層
４０２３    層
４１００    トランジスタ
４２００    トランジスタ
４３００    トランジスタ
４４００    トランジスタ
４５００    容量素子
４６００    容量素子
６００１    基板
６００２    絶縁体
６００３    絶縁体
６００４    導電体
【図１】
2017085099.tif 000004
【図２】
2017085099.tif 000005
【図３】
2017085099.tif 000006
【図４】
2017085099.tif 000007
【図５】
2017085099.tif 000008
【図６】
2017085099.tif 000009
【図７】
2017085099.tif 000010
【図８】
2017085099.tif 000011
【図９】
2017085099.tif 000012
【図１０】
2017085099.tif 000013
【図１１】
2017085099.tif 000014
【図１２】
2017085099.tif 000015
【図１３】
2017085099.tif 000016
【図１４】
2017085099.tif 000017
【図１５】
2017085099.tif 000018
【図１６】
2017085099.tif 000019
【図１７】
2017085099.tif 000020
【図１８】
2017085099.tif 000021
【図１９】
2017085099.tif 000022
【図２０】
2017085099.tif 000023
【図２１】
2017085099.tif 000024
【図２２】
2017085099.tif 000025
【図２３】
2017085099.tif 000026
【図２４】
2017085099.tif 000027
【図２５】
2017085099.tif 000028
【図２６】
2017085099.tif 000029
【図２７】
2017085099.tif 000030
【図２８】
2017085099.tif 000031
【図２９】
2017085099.tif 000032
【図３０】
2017085099.tif 000033
【図３１】
2017085099.tif 000034
【図３２】
2017085099.tif 000035
【図３３】
2017085099.tif 000036
【図３４】
2017085099.tif 000037
【図３５】
2017085099.tif 000038
【図３６】
2017085099.tif 000039
【図３７】
2017085099.tif 000040
【図３８】
2017085099.tif 000041
【図３９】
2017085099.tif 000042
【図４０】
2017085099.tif 000043
【図４１】
2017085099.tif 000044
【図４２】
2017085099.tif 000045
【図４３】
2017085099.tif 000046
【図４４】
2017085099.tif 000047
【図４５】
2017085099.tif 000048
【図４６】
2017085099.tif 000049
【図４７】
2017085099.tif 000050
【図４８】
2017085099.tif 000051
【図４９】
2017085099.tif 000052
【図５０】
2017085099.tif 000053
【図５１】
2017085099.tif 000054
【図５２】
2017085099.tif 000055
【図５３】
2017085099.tif 000056
【図５４】
2017085099.tif 000057
【図５５】
2017085099.tif 000058
【図５６】
2017085099.tif 000059
【図５７】
2017085099.tif 000060
【図５８】
2017085099.tif 000061
【図５９】
2017085099.tif 000062
【図６０】
2017085099.tif 000063
【図６１】
2017085099.tif 000064
【図６２】
2017085099.tif 000065
【図６３】
2017085099.tif 000066
【図６４】
2017085099.tif 000067