(57)【要約】【課題】デバイス面積を大きくすることなく耐圧を向上させる。【解決手段】Ｐ型電界緩和層（５）は、Ｐ型ウエル（３）に接する部分と、電界緩和酸化膜（１１）の下方に位置する部分とで、Ｐ型半導体基板（１）の表面からの深さが異なっており、電界緩和酸化膜（１１）の下方に位置する部分の深さは、電界緩和酸化膜（１１）の厚みに応じて設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表層に形成された第２導電型の第１ウエルと、
上記第１ウエルの表層に形成された第１導電型の第２ウエルと、
上記第２ウエル内に形成されたソース領域と、
上記ソース領域とは離間して第１ウエルの表層に形成されたドレイン領域と、
上記第１ウエルの表面上に、上記ソース領域と上記ドレイン領域との間の領域の上に形成されたゲート電極と、
上記ゲート電極の上記ドレイン領域側の端部と重なるように上記半導体基板の表層に形成された酸化膜と、
上記第２ウエルの底部に接する第１導電型の電界緩和層と、を備えており、
上記電界緩和層は、上記第２ウエルに接する部分と上記酸化膜の下方に位置する部分とで上記半導体基板の表面からの深さが異なっており、上記酸化膜の下方に位置する部分の深さは上記酸化膜の厚みに応じて設定されていることを特徴とする半導体装置。
【請求項２】
上記電界緩和層は、上記第２ウエルに接する部分における上記半導体基板の表面からの深さと、上記酸化膜の下方に位置する部分における上記酸化膜の底面からの深さとが、互いに等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記電界緩和層は、上記第２ウエルに接する第１電界緩和層と、上記酸化膜の下方に位置し、上記第１電界緩和層とは離間した第２電界緩和層と、からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記酸化膜の厚みは、要求される耐圧に応じて設定されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
第１導電型の半導体基板の表層に形成された第２導電型の第１ウエルと、
上記第１ウエルの表層に形成された第１導電型の第２ウエルと、
上記第２ウエル内に形成されたソース領域と、
上記ソース領域とは離間して第１ウエルの表層に形成されたドレイン領域と、
上記第１ウエルの表面上に、上記ソース領域と上記ドレイン領域との間の領域の上に形成されたゲート電極と、
上記ゲート電極の上記ドレイン領域側の端部と重なるように上記半導体基板の表層に形成された酸化膜と、
上記第２ウエルの底部に接する第１導電型の電界緩和層と、を備えた半導体装置の製造方法であって、
上記半導体基板に凹部を形成する工程と、
上記半導体基板に対して上記凹部が形成された面からイオンを注入することによって、上記電界緩和層を形成する工程と、
上記凹部の内部に酸化膜を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（Laterally Diffused MOS Transistor；ラテラル二重拡散ＭＯＳトランジスタ）、及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置であるＬＤＭＯＳトランジスタは、スイッチング速度が速い、また電圧駆動系のため使いやすいなどの特徴を活かして、スイッチングレギュレータや各種ドライバ、ＤＣ−ＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとなっている。
【０００３】
一般的にＬＤＭＯＳトランジスタの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗で示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行われている。
【０００４】
特許文献１の半導体装置は、高耐圧・低オン抵抗を実現するために、通常のウエハに代えてＳＯＩ（Silicon-On-Insulator）ウエハを採用している。
【０００５】
特許文献２の半導体装置は、高耐圧・低オン抵抗を実現するために、埋め込みＥＰＩウエハの採用によりＬＤＭＯＳを形成している。
【０００６】
特許文献３の半導体装置は、内部にｎ型ソースコンタクト領域が形成されたｐ型ボディ領域の底面と接触するように、ｐ型半導体基板の表面に平行な方向に、ｎ型ドレインコンタクト領域の下方まで延在するｐ型埋め込み拡散領域を設けることによって、ドレイン側のゲート電極の端部における電界集中を緩和して耐圧を向上させている。
【０００７】
また、特許文献１〜３の半導体装置は、ドリフト領域とゲート電極との間にＬＯＣＯＳ酸化膜を形成しており、ゲート電極の一部はＬＯＣＯＳ酸化膜上に位置している。これにより、ゲート端部での電界集中を緩和して耐圧を向上させている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２５１５９７号公報（１９９９年９月１７日公開）
【特許文献２】特開２００６−１４４４１０号公報（２００６年１１月３０日公開）
【特許文献３】特開２０１３−６９７５０号公報（２０１３年４月１８日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１，２の半導体装置は、通常のウエハよりも高価なＳＯＩウエハまたは埋め込みＥＰＩウエハを用いているため、製造コストが掛かり、デバイス価格も高価となる。
【００１０】
また、特許文献３の半導体装置において、耐圧をさらに向上させる場合、ドリフト領域とゲート領域の間のＬＯＣＯＳ酸化膜の長さを長くすることによって実現する方法が一般的である。しかしながら、ＬＯＣＯＳ酸化膜の長さを長くすることによってデバイス面積を増大させる。また、耐圧を向上させる方法として、ＬＯＣＯＳ酸化膜の厚みを厚くすることが考えられる。しなしながら、ＬＯＣＯＳ酸化膜の厚みを厚くした場合、ｐ型埋め込み拡散領域をより深い位置に形成する必要がある。
【００１１】
本発明は、上記の課題に鑑みなされたものであって、その目的は、デバイス面積を大きくすることなく耐圧を向上させた、低コストの半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の一態様に係る半導体装置は、第１導電型の半導体基板の表層に形成された第２導電型の第１ウエルと、上記第１ウエルの表層に形成された第１導電型の第２ウエルと、上記第２ウエル内に形成されたソース領域と、上記ソース領域とは離間して第１ウエルの表層に形成されたドレイン領域と、上記第１ウエルの表面上に、上記ソース領域と上記ドレイン領域との間の領域の上に形成されたゲート電極と、上記ゲート電極の上記ドレイン領域側の端部と重なるように上記半導体基板の表層に形成された酸化膜と、上記第２ウエルの底部に接する第１導電型の電界緩和層と、を備えており、上記電界緩和層は、上記第２ウエルに接する部分と上記酸化膜の下方に位置する部分とで上記半導体基板の表面からの深さが異なっており、上記酸化膜の下方に位置する部分の深さは上記酸化膜の厚みに応じて設定されていることを特徴とする。
【００１３】
上記の課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、第１導電型の半導体基板の表層に形成された第２導電型の第１ウエルと、上記第１ウエルの表層に形成された第１導電型の第２ウエルと、上記第２ウエル内に形成されたソース領域と、上記ソース領域とは離間して第１ウエルの表層に形成されたドレイン領域と、上記第１ウエルの表面上に、上記ソース領域と上記ドレイン領域との間の領域の上に形成されたゲート電極と、上記ゲート電極の上記ドレイン領域側の端部と重なるように上記半導体基板の表層に形成された酸化膜と、上記第２ウエルの底部に接する第１導電型の電界緩和層と、を備えた半導体装置の製造方法であって、上記半導体基板に凹部を形成する工程と、上記半導体基板に対して上記凹部が形成された面からイオンを注入することによって、上記電界緩和層を形成する工程と、上記凹部の内部に酸化膜を形成する工程と、を含んでいることを特徴とする。
【発明の効果】
【００１４】
本発明の一態様によれば、デバイス面積を大きくすることなく耐圧を向上させた、低コストの半導体装置および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１に係るＬＤＭＯＳトランジスタの断面図である。
【図２】（ａ）〜（ｉ）は、本発明の実施形態１に係るＬＤＭＯＳトランジスタの製造工程を工程順に示す断面図である。
【図３】本発明の実施形態２に係るＬＤＭＯＳトランジスタの断面図である。
【図４】本発明の実施形態３に係るＬＤＭＯＳトランジスタの断面図である。
【発明を実施するための形態】
【００１６】
〔実施形態１〕
以下、本発明の実施形態について、図１〜２に基づいて詳細に説明する。
【００１７】
本実施形態では、本発明の半導体装置として、リサーフ構造を有するＮチャネル型のＬＤＭＯＳトランジスタを例に挙げて説明する。すなわち、以下の説明におけるＮチャネル型のＬＤＭＯＳトランジスタは、本発明における第１導電型をＰ型とし、第２導電型をＮ型とした半導体装置である。
【００１８】
しかしながら、本発明の半導体装置は、Ｎチャネル型のＬＤＭＯＳトランジスタに限られず、Ｐチャネル型のＬＤＭＯＳトランジスタであってもよい。この場合、Ｐチャネル型のＬＤＭＯＳトランジスタは、本発明における第１導電型をＮ型とし、第２導電型をＰ型とした半導体装置となる。
【００１９】
＜ＬＤＭＯＳトランジスタ＞
図１は、本実施形態のＬＤＭＯＳトランジスタの断面図である。
【００２０】
図１に示すように、Ｎチャネル型のＬＤＭＯＳトランジスタ１００（半導体装置）は、Ｐ型シリコン基板１（半導体基板）の表層に形成されたＮ型ウエル２（第１ウエル）と、Ｎ型ウエル２の表層に形成されたＰ型ウエル３（第２ウエル）と、Ｐ型ウエル３と離間してＮ型ウエル２の表層に形成されたＮ型ドレイン電界緩和層４と、を備えている。
【００２１】
Ｐ型ウエル３には、Ｎ型ソース領域９（ソース領域）と、Ｐ型拡散層１０とが形成されている。図示は省略するが、Ｎ型ソース領域９とＰ型拡散層１０との上には、ソース電極が形成される。
【００２２】
Ｎ型ドレイン電界緩和層４には、Ｎ型ドレイン領域１２（ドレイン領域）が形成されている。Ｎ型ドレイン電界緩和層４は、オン抵抗を低減するために設けられた領域であり、Ｎ型ドレイン電界緩和層４の幅が長く、不純物濃度が高いほどオン抵抗を低減することができる。図示は省略するが、Ｎ型ドレイン領域１２の上には、ドレイン電極が形成される。
【００２３】
また、Ｎ型ウエル２の表面上に、Ｎ型ソース領域９とＮ型ドレイン領域１２との間の位置にゲート酸化膜７を介してゲート電極８が形成されている。
【００２４】
ＬＤＭＯＳトランジスタ１００では、ゲート電極８に正電位を印加することによって、Ｎ型ソース領域９とＮ型ウエル２との間に挟まれたＰ型ウエル３にチャネルが形成される。この結果、Ｎ型ソース領域９とＰ型拡散層１０との上に形成されたソース電極から、Ｎ型ドレイン領域１２の上に形成されたドレイン電極に向かう経路において電子が移動し、ソース電極とドレイン電極との間に電流が流れる。
【００２５】
Ｎ型ソース領域９とＮ型ドレイン領域１２とは、Ｎ型ウエル２の表層に互いに離間して形成されている。Ｎ型ソース領域９とＮ型ドレイン領域１２との間には、Ｐ型シリコン基板１の表面から所定の深さを有する電界緩和酸化膜１１（酸化膜）が形成されている。ゲート電極８のＮ型ドレイン領域１２側の端部は、電界緩和酸化膜１１の一部に重なっている。
【００２６】
電界緩和酸化膜１１は、ゲート電極８の端部とＮ型ドレイン領域１２の間に位置しており、Ｎ型ドレイン領域１２からゲート電極８の端部をオフセットさせ、これによりゲート電極８の端部での電界集中を防止し、ＬＤＭＯＳトランジスタ１００の耐圧を向上させることができる。
【００２７】
電界緩和酸化膜１１の厚みをより厚くすることによって、ＬＤＭＯＳトランジスタ１００の耐圧（ＯＦＦ耐圧）をより向上させることができる。そのため、ＬＤＭＯＳトランジスタ１００に要求される耐圧に応じて電界緩和酸化膜１１の厚みを設定し、要求される耐圧が大きい場合には、電界緩和酸化膜１１の厚みをより厚くすることができる。
【００２８】
また、ＬＤＭＯＳトランジスタ１００は、Ｎ型ウエル２内において、Ｐ型ウエル３の下方に、Ｐ型ウエル３の底部に接するように形成されたＰ型電界緩和層５を備えている。
【００２９】
＜Ｐ型電界緩和層＞
図１に示すように、Ｐ型電界緩和層５は、Ｐ型ウエル３の下方から、電界緩和酸化膜１１およびＮ型ドレイン電界緩和層４の下方に及んで形成されている。
【００３０】
ＬＤＭＯＳトランジスタ１００は、Ｐ型電界緩和層５を備えていることにより、Ｐ型ウエル３とＮ型ウエル２との間に逆バイアスが印加されている場合に、Ｐ型電界緩和層５とＮ型ウエル２の界面に沿って生じる空乏層が、Ｎ型ドレイン電界緩和層４とＰ型ウエル３が離間する方向に延在する。そのため、Ｎ型ドレイン電界緩和層４のＰ型ウエル３側の端部に電界が集中するのが緩和され、当該離間方向に対する耐圧が向上する。
【００３１】
Ｐ型電界緩和層５の、電界緩和酸化膜１１の下方に位置する部分におけるＰ型シリコン基板１の表面からの深さは、電界緩和酸化膜１１の厚みに応じて設定される。
【００３２】
その結果、Ｐ型電界緩和層５の上面は段差を有しており、Ｐ型ウエル３に接する部分と、電界緩和酸化膜１１の下方に位置する部分とで、Ｐ型シリコン基板１の表面からの深さが異なっている。より具体的には、Ｐ型電界緩和層５は、Ｐ型ウエル３に接する部分におけるＰ型シリコン基板１の表面からの深さと、電界緩和酸化膜１１の下方に位置する部分における電界緩和酸化膜１１の底面からの深さとが互いに等しい。
【００３３】
Ｐ型電界緩和層５が段差を有していない平坦な形状を有している場合、ＬＤＭＯＳトランジスタ１００に要求される耐圧に応じて電界緩和酸化膜１１の厚みを厚くすることに伴って、Ｐ型電界緩和層５をより深い位置に形成する必要がある。その結果、Ｐ型電界緩和層５と接するＰ型ウエル３も深い位置まで形成する必要が生じる。
【００３４】
これに対して、本実施形態のＬＤＭＯＳトランジスタ１００では、Ｐ型電界緩和層５は段差を有しており、電界緩和酸化膜１１の厚みに応じてＰ型電界緩和層５のＰ型シリコン基板１の表面からの深さが設定される。そのため、電界緩和酸化膜１１の厚みを厚くした場合であっても、Ｐ型電界緩和層５と接するＰ型ウエル３を深く形成したり、デバイス面積を増大させたりする必要は生じない。
【００３５】
＜製造方法＞
本実施形態のＬＤＭＯＳトランジスタ１００の製造方法について説明する。
【００３６】
図２の（ａ）〜（ｉ）は、本実施形態のＬＤＭＯＳトランジスタの製造工程を工程順に示す断面図である。
【００３７】
ＬＤＭＯＳトランジスタ１００の製造工程では、第一に、図２の（ａ）に示すように、Ｐ型シリコン基板１の上に膜厚１０〜１００ｎｍ程度の熱酸化膜１６を形成する。Ｐ型シリコン基板１は、例えば、比抵抗が１〜２００Ωｃｍのものを用いることができる。
【００３８】
次に、図２の（ａ）に示すように、リソグラフィ工程により、深いＮ型ウエル２を形成する領域のためのパターンニングを行い、レジスト１５を形成する。次に、レジスト１５をマスクとして、１．０×１０１２〜５．０×１０１３／ｃｍのドーズ量のリン（Ｐ）イオンを１０００〜１００００ｋｅＶの加速エネルギーで注入することにより、イオン注入層１４を形成する。
【００３９】
次に、レジスト１５を除去した後、１０００〜１２００℃で３００〜６００分間の熱拡散処理を施すことにより、図２の（ｂ）に示すように、注入したリン（Ｐ）のドライブイン拡散を行い、深いＮ型ウエル２を形成する。リン（Ｐ）のドライブイン拡散を行う際、Ｎ型ウエル２の拡散深さＸｊが６．０〜１２．０μｍとなるように調整する。Ｎ型ウエル２を形成した後、フッ化水素によるウエットエッチングにより熱酸化膜１６を剥離し、熱酸化にてＰ型シリコン基板１の表面に熱酸化膜１８を形成し、熱酸化膜１８の上にＣＶＤ（Chemical Vapor Deposition）等にてシリパターンニングされたシリコン窒化膜１７を形成する。
【００４０】
次に、図２の（ｃ）に示すように、シリコン窒化膜１７をマスクとしてシリコンエッチングを施すことにより、Ｐ型シリコン基板１の表面に深さ２００〜８００ｎｍの溝を形成する。次に、溝の中に熱酸化膜を形成するとともにＨＤＰ（High Density Plasma）を用いたＣＶＤ等を施すことにより、溝の中に素子分離膜６（ＳＴＩ素子分離膜）を形成し、ＣＭＰ（Chemical Mechanical Poloshing）により素子分離膜６を平坦化する。素子分離膜６は、ＳＴＩ（Shallow Trench isolation）法によって形成することができる。次に、リン酸およびフッ化水素のウエットエッチングにてシリコン窒化膜１７および熱酸化膜１８を剥離した後、Ｐ型シリコン基板１の表面に熱酸化膜１９を形成する。
【００４１】
次に、図２の（ｄ）に示すように、ＣＶＤ等にて、熱酸化膜１９および素子分離膜６の表面に、エッチング部２１を有するようパターニングされたシリコン窒化膜２０を形成する。
【００４２】
次に、図２の（ｅ）に示すように、シリコン窒化膜２０をマスクとしてシリコンエッチングを施し、Ｐ型シリコン基板１の表面に深さ５００〜１０００ｎｍの溝２２（凹部）を形成する。後述するように、溝２２には電界緩和酸化膜１１が形成されるため、溝２２は、所望の耐圧を確保するために必要な電界緩和酸化膜１１の厚みに応じた深さに調整する。次に、溝２２に熱酸化膜２３を形成する。次に、シリコン窒化膜２０の上に、リソグラフィ工程によりレジスト２４をパターンニングする。レジスト２４は、Ｐ型電界緩和層５を形成する領域を規定するものであり、その開口幅は溝２２の開口幅よりも広く、開口の一端が溝２２の一端に一致するようにパターニングする。形成したレジスト２４をマスクとして、１．０×１０１２〜５．０×１０１３／ｃｍのドーズ量のリン（Ｐ）イオンを５００〜５０００ｋｅＶの加速エネルギーで注入することにより、Ｎ型ウエル２の内部にＰ型電界緩和層５を形成する。次に、レジスト２４を剥離する。なお、レジスト２４の開口内におけるＰ型シリコン基板１の表面には、溝２２が形成された部分と、溝２２が形成されていない部分とで段差があるため、イオン注入により形成されるＰ型電界緩和層５は、Ｐ型シリコン基板１の表面の段差に対応する段差を有している。
【００４３】
次に、図２の（ｆ）に示すように、シリコン窒化膜２０および溝２２の表面に、リソグラフィ工程により、Ｎ型ドレイン電界緩和層４を形成する領域を規定するレジスト２５をパターンニングする。レジスト２５は、溝２２の一部から素子分離膜６の端部に掛けて開口するように形成される。形成したレジスト２５をマスクとして、１．０×１０１２〜５．０×１０１４／ｃｍのドーズ量のボロン（Ｂ）イオンを５００〜１０００ｋｅＶの加速エネルギーで注入することにより、Ｎ型ウエル２の内部にＮ型ドレイン電界緩和層４を形成する。その後、レジスト２５を剥離する。
【００４４】
次に、図２の（ｇ）に示すように、ＨＤＰを用いたＣＶＤ等を施すことにより、溝２２の中に電界緩和酸化膜１１を形成し、ＣＭＰにより電界緩和酸化膜１１を平坦化する。次に、リン酸およびフッ化水素のウエットエッチングにてシリコン窒化膜２０を剥離する。
【００４５】
次に、図２の（ｈ）に示すように、Ｐ型ウエル３を形成するためにリソグラフィ工程においてパターンニングを行い、ボロン（Ｂ）イオンを数回の異なった加速エネルギー（３０〜５０００ｋｅＶ）でイオン注入（ドーズ量は１．０×１０１２〜５．０×１０１３／ｃｍの範囲が好ましい）を行い、Ｎ型ウエル２の内部にＰ型ウエル３を形成する。このとき、Ｐ型ウエル３が先に形成したＰ型電界緩和層５に繋がることが望ましい。その後、フッ化水素のウエットエッチングにて熱酸化膜１９を除去し、熱酸化により熱酸化膜を形成する。この熱酸化膜は他のデバイスのゲート酸化膜７として共用される。次に、ポリシリコン膜をＣＶＤ法により堆積し、リンをドーピングして低抵抗化する。更に抵抗を下げる為にタングステンシリサイド膜をＣＶＤ法により堆積し、その後リソグラフィ技術によりパターンニングを行いドライエッチング技術にてエッチングを行う。その後レジストを除去し、Ｐ型シリコン基板１の表面上にゲート電極８を形成する。
【００４６】
次に、図２の（ｉ）に示すように、Ｐ型ウエル３、Ｎ型ドレイン電界緩和層４、及び２つの素子分離膜６の間のＮ型ウエル２のそれぞれに、Ｎ型ソース領域９、Ｎ型ドレイン領域１２、及びＰ型シリコン基板１の電位をとるための拡散層１３を形成するためにレジストを形成し、ＢＦ２イオンを注入することによって、Ｎ型ソース領域９、Ｎ型ドレイン領域１２、及び拡散層１３を形成する。次に、Ｐ型ウエル３の電位をとるためのＰ型拡散層１０を形成するためにレジストを形成し、砒素（Ａｓ）イオンを注入することによって、Ｎ型ソース領域９に隣接する位置にＰ型拡散層１０を形成する。なお、砒素（Ａｓ）イオンを注入する際、他のトランジスタを形成するためのＬＤＤ（Lightly Doped Drain）注入を行ってもよい。
【００４７】
次に、レジストを剥離する。以降は、従来のＭＯＳトランジスタの製造工程と同様の製造工程により、ＬＤＭＯＳトランジスタ１００を製造することができる。なお、上記の製造方法は一例であり、イオン注入の条件などは適宜変更することができる。
【００４８】
〔実施形態２〕
本発明の他の実施形態について、図３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００４９】
図３は、本実施形態に係るＬＤＭＯＳトランジスタの断面図である。
【００５０】
図３に示すように、本実施形態のＬＤＭＯＳトランジスタ１０１（半導体装置）は、Ｐ型電界緩和層５に代えてＰ型電界緩和層５０を備えている点で、実施形態１のＬＤＭＯＳトランジスタ１００とは異なっている。
【００５１】
Ｐ型電界緩和層５０は、互いに離間した第１Ｐ型電界緩和層５１（第１電界緩和層）と第２Ｐ型電界緩和層５２（第２電界緩和層）とからなり、第１Ｐ型電界緩和層５１はＰ型ウエル３に接しており、第２Ｐ型電界緩和層５２は電界緩和酸化膜１１の下方に位置している。
【００５２】
本実施形態のように、電界緩和層として、第１Ｐ型電界緩和層５１と第２Ｐ型電界緩和層５２とからなるＰ型電界緩和層５０を備えている場合であっても、リサーフが形成され、従来のＬＤＭＯＳトランジスタの耐圧よりも高い耐圧を実現することができる。
【００５３】
なお、実施形態１のＬＤＭＯＳトランジスタ１００の製造工程において、図２の（ｅ）に示すレジスト２４のパターンを変更し、溝２２の端部近傍にレジスト２４の島を追加することによって、互いに離間した第１Ｐ型電界緩和層５１と第２Ｐ型電界緩和層５２とからなるＰ型電界緩和層５０を備えたＬＤＭＯＳトランジスタ１０１を製造することができる。
【００５４】
〔実施形態３〕
本発明の他の実施形態について、図４に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００５５】
図４は、本実施形態に係るＬＤＭＯＳトランジスタの断面図である。
【００５６】
図４に示すように、本実施形態のＬＤＭＯＳトランジスタ１０２（半導体装置）は、素子分離膜６に代えてＬＯＣＯＳ素子分離膜６０（素子分離膜）を備えている点で、実施形態１のＬＤＭＯＳトランジスタ１００とは異なっている。
【００５７】
ＬＯＣＯＳ素子分離膜６０は、ＳｉＮをマスクとしてシリコンを酸化することにより必要な箇所のみに厚い酸化膜を形成する方法であるＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成された素子分離膜である。ＬＯＣＯＳ法によりＬＯＣＯＳ素子分離膜６０を形成することによって、製造工程を簡略化することができる。
【００５８】
なお、ＬＤＭＯＳトランジスタ１０２の製造工程では、Ｐ型電界緩和層５およびＮ型ドレイン電界緩和層４を形成する各イオン注入工程を２回に分け、Ｐ型ウエル３を形成するよりも前にイオン注入を行う。
【００５９】
〔まとめ〕
本発明の態様１に係る半導体装置（ＬＤＭＯＳトランジスタ１００・１０１・１０２）は、第１導電型の半導体基板（Ｐ型シリコン基板１）の表層に形成された第２導電型の第１ウエル（Ｎ型ウエル２）と、上記第１ウエルの表層に形成された第１導電型の第２ウエル（Ｐ型ウエル３）と、上記第２ウエル内に形成されたソース領域（Ｎ型ソース領域９）と、上記ソース領域とは離間して第１ウエルの表層に形成されたドレイン領域（Ｎ型ドレイン領域１２）と、上記第１ウエルの表面上に、上記ソース領域と上記ドレイン領域との間の領域の上に形成されたゲート電極（８）と、上記ゲート電極の上記ドレイン領域側の端部と重なるように上記半導体基板の表層に形成された酸化膜（電界緩和酸化膜１１）と、上記第２ウエルの底部に接する第１導電型の電界緩和層（Ｐ型電界緩和層５）と、を備えており、上記電界緩和層は、上記第２ウエルに接する部分と上記酸化膜の下方に位置する部分とで上記半導体基板の表面からの深さが異なっており、上記酸化膜の下方に位置する部分の深さは上記酸化膜の厚みに応じて設定されていることを特徴とする。
【００６０】
上記の構成によれば、電界緩和層は、酸化膜の厚みに応じて半導体基板の表面からの深さが設定される。そのため、酸化膜の厚みを厚くした場合であっても、電界緩和層と接する第２ウエルを深く形成したり、デバイス面積を増大させたりする必要は生じない。
【００６１】
そのため、デバイス面積を大きくすることなく、リサーフ構造により耐圧を向上させた、低コストの半導体装置を提供することができる。
【００６２】
本発明の態様２に係る半導体装置は、上記態様１において、上記電界緩和層は、上記第２ウエルに接する部分における上記半導体基板の表面からの深さと、上記酸化膜の下方に位置する部分における上記酸化膜の底面からの深さとが、互いに等しい構成であってもよい。
【００６３】
本発明の態様３に係る半導体装置は、上記態様１または２において、上記電界緩和層は、上記第２ウエルに接する第１電界緩和層（第１Ｐ型電界緩和層５１）と、上記酸化膜の下方に位置し、上記第１電界緩和層とは離間した第２電界緩和層（第２Ｐ型電界緩和層５２）と、からなる構成であってもよい。
【００６４】
上記の構成のように、第１電界緩和層と第２電界緩和層とからなる電界緩和層を備えている場合であっても、リサーフが形成され、従来のＬＤＭＯＳトランジスタの耐圧よりも高い耐圧を実現することができる。
【００６５】
本発明の態様４に係る半導体装置は、上記態様１〜３の何れかにおいて、上記酸化膜の厚みは、要求される耐圧に応じて設定されている構成であってもよい。
【００６６】
本発明の態様５に係る半導体装置は、上記態様１〜４の何れかにおいて、素子分離膜（６）として、ＬＯＣＯＳ素子分離膜（６０）またはＳＴＩ素子分離膜を備えている構成であってもよい。
【００６７】
本発明の態様６に係る半導体装置の製造方法は、第１導電型の半導体基板の表層に形成された第２導電型の第１ウエルと、上記第１ウエルの表層に形成された第１導電型の第２ウエルと、上記第２ウエル内に形成されたソース領域と、上記ソース領域とは離間して第１ウエルの表層に形成されたドレイン領域と、上記第１ウエルの表面上に、上記ソース領域と上記ドレイン領域との間の領域の上に形成されたゲート電極と、上記ゲート電極の上記ドレイン領域側の端部と重なるように上記半導体基板の表層に形成された酸化膜と、上記第２ウエルの底部に接する第１導電型の電界緩和層と、を備えた半導体装置の製造方法であって、上記半導体基板に凹部を形成する工程と、上記半導体基板に対して上記凹部が形成された面からイオンを注入することによって、上記電界緩和層を形成する工程と、上記凹部の内部に酸化膜を形成する工程と、を含んでいることを特徴とする。
【００６８】
上記の製造方法によれば、第２ウエルに接する部分と酸化膜の下方に位置する部分とで半導体基板の表面からの深さが異なっており、酸化膜の下方に位置する部分の深さは凹部の深さ（酸化膜の厚み）に応じて設定された電界緩和層を形成することができる。
【００６９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００７０】
１  Ｐ型シリコン基板（半導体基板）
２  Ｎ型ウエル（第１ウエル）
３  Ｐ型ウエル（第２ウエル）
５、５０  Ｐ型電界緩和層（電界緩和層）
６  素子分離膜（ＳＴＩ素子分離膜）
８  ゲート電極
９  Ｎ型ソース領域（ソース領域）
１１  電界緩和酸化膜（酸化膜）
１２  Ｎ型ドレイン領域（ドレイン領域）
６０  ＬＯＣＯＳ素子分離膜
１００、１０１、１０２  ＬＤＭＯＳトランジスタ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
2017034006.tif 000006