(57)【要約】      （修正有）【課題】簡易な構成で短絡の検知漏れを低減させる異常検知回路を提供する。【解決手段】異常検知回路は、出力端、反転入力端子、及び非反転入力端子にそれぞれ負荷Ｒ０、Ｒ１、Ｒ２が接続される増幅器２１と、非反転入力端子に接続された、正常時はほぼ同電位である負荷Ｒ２の両端に所定の電位差が生じたことを検知し、異常が生じたことを示す信号を出力する異常検知部２４３とを備える。非反転入力端子に接続された負荷Ｒ２は、増幅回路の入力端子に接続された、オペアンプＯＰ１のオフセット電圧を低減するインピーダンスマッチングのための抵抗器であり、抵抗値がＲ１に等しい。異常検知部は、検知する電位差を規定する閾値設定部ＴＲ１、Ｒ３、Ｒ４を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
出力端、反転入力端子、及び非反転入力端子にそれぞれ負荷が接続される増幅器と、
前記非反転入力端子に接続された、正常時はほぼ同電位である負荷の両端に所定の電位差が生じたことを検知し、異常が生じたことを示す信号を出力する異常検知部と、
を備える異常検知回路。
【請求項２】
前記非反転入力端子に接続された前記負荷は、インピーダンスマッチングのための抵抗器である
請求項１に記載の異常検知回路。
【請求項３】
前記異常検知部は、検知する電位差を規定する閾値設定部を含む
請求項１又は２に記載の異常検知回路。
【請求項４】
前記閾値設定部は２つの抵抗器を含み、当該２つの抵抗器の抵抗値の比によって検知する電位差を規定する
請求項３に記載の異常検知回路。
【請求項５】
前記異常検知部は、前記非反転入力端子に接続された負荷の両端に所定の電位差が生じた場合にオンになる第１のトランジスタと、当該第１のトランジスタの出力端とグラウンドとに電位差が生じた場合にオンになる第２のトランジスタとを含む
請求項１から４のいずれか一項に記載の異常検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異常検知回路に関する。
【背景技術】
【０００２】
従来、オペアンプ（増幅器）とトランジスタの間の経路に対して影響を与えず、飽和を検出できる電源回路が提案されている（例えば、特許文献１）。この技術では、抵抗でトランジスタの出力電流をモニタし、オペアンプにフィードバックすることによりトランジスタの飽和を防止する。また、制限抵抗を流れる電流が過大になったとき、トランジスタをカットオフし、負荷へ過電流が流れることを防止する技術も提案されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２９５４１５号公報
【特許文献２】実開平５−５９３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積回路（ＩＣ：Integrated Circuit）等の電気回路において、端子にバッテリやグラウンドとのショートが発生した場合、電圧が所定の閾値を超えたことにより異常を検知する技術がある。例えば、オペアンプ（Operational Amplifire）のような増幅回路に基準
電圧を入力して構成する定電圧回路の端子間のショートが発生すると、オフセット電圧に応じて出力がＨｉｇｈ又はＬｏｗに張り付く（すなわち、固着する）ことがある。特に出力がＨｉｇｈに発散するような場合、出力先の部品等に過電圧がかかるおそれがあり、問題である。しかしながら、オペアンプの入力（帰還）端子にサージ電流から保護するための抵抗器を接続し、入力端子にインピーダンスを整合させる抵抗器を接続するような場合、端子間のショートが発生しても、出力端子から上述の抵抗器を介して基準電圧へと電流が流れ、オペアンプの入力端子には分圧された電圧が印加されるため、ショート検知回路が基準として用いる閾値を超えるほどオペアンプの入力端子に係る電圧は変動しないことがある。一方、製品化に際し、回路規模の増大を抑制することが望ましい。
【０００５】
本発明は、このような問題に鑑みてなされたものであり、簡易な構成で短絡の検知漏れを低減させることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る異常検知回路は、出力端、反転入力端子、及び非反転入力端子にそれぞれ負荷が接続される増幅器と、非反転入力端子に接続された、正常時はほぼ同電位である負荷の両端に所定の電位差が生じたことを検知し、異常が生じたことを示す信号を出力する異常検知部とを備える。
【０００７】
このようにすれば、例えば増幅回路の入力端子間にショートが発生した場合等、入力端子に接続された抵抗器のように正常時はほぼ同電位である負荷に所定の電位差が生じたことを検知できるようになる。したがって、簡易な構成で短絡の検知漏れを低減させることができるようになる。
【０００８】
また、非反転入力端子に接続された負荷は、インピーダンスマッチングのための抵抗器であってもよい。このような抵抗器によれば、通常時においては、増幅回路の入力端子に
インピーダンスをそろえることができると共に、異常時においては両端の電位差に基づいて異常の発生を検知できるようになる。
【０００９】
また、異常検知部は、検知する電位差を規定する閾値設定部を含むようにしてもよい。具体的には、閾値設定部は２つの抵抗器を含み、当該２つの抵抗器の抵抗値の比によって検知する電位差を規定する。このようにすれば、異常検知回路を設ける対象の回路に応じて、適切な閾値を設定することができるようになる。
【００１０】
また、具体的には、異常検知部は、非反転入力端子に接続された負荷の両端に所定の電位差が生じた場合にオンになる第１のトランジスタと、当該第１のトランジスタの出力端とグラウンドとに電位差が生じた場合にオンになる第２のトランジスタとを含む構成であってもよい。このような構成であれば、回路規模をさほど増大させることなく短絡の検知漏れを低減させることができる。
【００１１】
なお、課題を解決するための手段に記載の内容は、本発明の課題や技術的思想を逸脱しない範囲で可能な限り組み合わせることができる。また、課題を解決するための手段の内容は、回路が実行する方法として提供するようにしてもよい。
【発明の効果】
【００１２】
簡易な構成で短絡の検知漏れを低減させることができるようになる。
【図面の簡単な説明】
【００１３】
【図１】エンジン制御システムの一例を示すブロック図である。
【図２】定電圧制御部、ショート検知部、及び周辺回路の構成の一例を示す回路図である。
【図３】非反転入力端子Ｖin+と反転入力端子Ｖin-とがショートした場合の挙動を説明するための比較例に係る回路図である。
【図４】端子間ショートの発生前後における比較例のＣＯＭ入力部、反転入力端子Ｖin-、非反転入力端子Ｖin+、及び基準電圧端子ＶＲＥＦの電圧、並びにフェイル信号を模式的に示すグラフである。
【図５】実施形態に係る端子間短絡検知回路の具体例を示す回路図である。
【図６】端子間ショートの発生前後における実施形態のＣＯＭ入力部、及び反転入力端子Ｖin-の電圧、非反転入力端子Ｖin+と基準電圧端子ＶＲＥＦとの電圧差、並びにフェイル信号を模式的に示すグラフである。
【図７】変形例１に係る端子間短絡検知回路の具体例を示す回路図である。
【図８】端子間ショートの発生前後における変形例１のＣＯＭ入力部、及び非反転入力端子Ｖin+の電圧、非反転入力端子Ｖin+と基準電圧端子ＶＲＥＦとの電圧差、並びにフェイル信号を模式的に示すグラフである。
【図９】変形例２に係る端子間短絡検知回路の具体例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して、さらに詳細に説明する。図面には好ましい実施形態が示されている。しかし、多くの異なる形態で実施されることが可能であり、本明細書に記載される実施形態に限定されない。
【００１５】
＜システム概要＞
図１は、本実施形態を適用する電気回路の一例であるエンジン制御システムを示すブロック図である。図１のエンジン制御システム１は、内燃機関において燃焼する燃料と空気の混合比（「Ａ／Ｆ（Air/Fuel）値」とも呼ぶ）を測定するＡ／Ｆセンサ１０と、燃焼効率のよい理論空燃比に近づくようＡ／Ｆ値を制御するＡ／Ｆ制御部２０とを含む。Ａ／Ｆ
センサ１０は２つのセルを有する（「２セル方式」とも呼ぶ）センサであり、酸素をポンピング（すなわち、吸入及び排出）するポンプセル部１１と、排気ガス中の酸素濃度に基づいてＡ／Ｆ値を測定すると共に電圧に変換して出力する検出セル部１２とを含む。また、Ａ／Ｆセンサ１０は、基準となる一定の電圧（「基準電圧」、又は「ＣＯＭ電圧」とも呼ぶ）が入力される端子であるＣＯＭ入力部１３と、測定したＡ／Ｆ値を示す電圧を出力する端子であるＶＳ出力部１４と、ポンプセル部１１が吸入すべき酸素の量を示す電流の入力を受ける端子であるＩＰ入力部１５とを有する。一方、Ａ／Ｆ制御部２０は、ＥＣＵ（Engine Control Unit）等を含む装置であり、Ａ／Ｆセンサ１０のＣＯＭ入力部１３に
基準電圧を生成する定電圧制御部２１と、ＶＳ出力部１４の出力電圧を受け取るとともに理想的な電圧との差分を求めるＡ／Ｆ検知部２２と、電圧−電流変換アンプによってポンプセルが吸入すべき酸素の量を指示するための電流を生成するＶＩ変換部２３と、バッテリとのショート（天絡とも呼ぶ）又はグラウンド（ＧＮＤ）とのショート（地絡とも呼ぶ）を検知するショート検知部２４と、ＣＯＭ入力部１３に接続される図示していないセンス抵抗に流れる電流量に基づいて空燃比を求める電流モニタ部２５とを有する。なお、ショート検知部２４は、Ａ／Ｆ制御部２０の外部と接続される信号線の各々についてショートを検知する構成としてもよいが、本実施形態では定電圧制御部２１に設けられるショート検知部２４について述べる。
【００１６】
Ａ／Ｆセンサ１０の検出セル部１２がＡ／Ｆ値を測定すると、ＶＳ出力部１４からは、基準電圧に加え検出セル部１２においてＡ／Ｆ値に応じて発生した電圧が出力される。ここで、検出セル部１２において発生する電圧は設計された所定範囲になっており、理論空熱比（Ａ／Ｆ＝１４．７）の場合に出力される電圧（「理想電圧」とも呼ぶ）は予めわかっている。Ａ／Ｆ検知部２２は測定されたＡ／Ｆ値を示す電圧と理想電圧との差分を求め、ＶＩ変換部２３は差分に基づいてＡ／Ｆ値が理論空熱比に近づくようポンプセル部１１へ吸気量又は排気量を指示するための電流を生成する。一方、電流モニタ部２５は、測定されたセンス抵抗器の電流量に基づいて燃料噴射量を決定する。このようなフィードバック制御により、エンジン制御システム１は、検出セル部１２が出力する電圧を理想電圧に近づけていく。
【００１７】
＜回路例＞
図２は、定電圧制御部２１、ショート検知部２４、及び周辺回路の構成の一例を示す回路図である。定電圧制御部２１は、増幅器であるオペアンプＯＰ１を用いた定電圧回路になっている。また、例えばＩＣの形態で提供されるＡ／Ｆ制御部２０は、オペアンプＯＰ１への非反転入力端子Ｖin+と、反転入力端子Ｖin-と、出力端子Ｖoutとを有する。出力
端子Ｖoutは、抵抗Ｒ０を介してＡ／Ｆセンサ１０のＣＯＭ入力部１３と接続されている
。抵抗Ｒ０は、Ａ／Ｆセンサ１０からの出力電流を検出するためのセンス抵抗である。なお、抵抗Ｒ０の抵抗値は概ね数十Ωから数百Ωである。また、抵抗Ｒ０とＣＯＭ入力部１３との間から、抵抗Ｒ１を介して反転入力端子Ｖin-へ帰還する。抵抗Ｒ１は耐サージ抵
抗であり、反転入力端子Ｖin-を保護する。なお、抵抗Ｒ１の抵抗値は概ね数ｋΩから数
十ｋΩである。また、オペアンプＯＰ１の非反転入力端子Ｖin+には、基準電圧Ｖrefが入力される。なお、基準電圧Ｖrefは、基準電圧端子ＶＲＥＦから抵抗Ｒ２を介して非反転
入力端子Ｖin+へ入力されている。抵抗Ｒ２は、オペアンプＯＰ１の入力端子（非反転入
力端子Ｖin+及び反転入力端子Ｖin-）のインピーダンスマッチングのための抵抗であり、抵抗Ｒ２の抵抗値は、例えば抵抗Ｒ１と同じであるものとする。抵抗Ｒ２を設けることで、オペアンプＯＰ１のオフセット電圧を低減することができる。また、本実施形態では、オペアンプＯＰ１の非反転入力端子Ｖin+と反転入力端子Ｖin-とを隣同士に配置するものとする。このようにすれば、オペアンプＯＰ１の各入力について配線の距離（ひいては、配線抵抗）をほぼ同じにすることができ、オペアンプＯＰ１のオフセット電圧を低減することができる。なお、抵抗器をいわゆる負荷ともよぶ。
【００１８】
また、Ａ／Ｆ制御部２０は、ショート検知部２４を備える。ショート検知部２４は、バッテリ電圧とのショート（天絡とも呼ぶ）を検知するためのバッテリ短絡検知回路２４１と、グラウンドとのショート（地絡とも呼ぶ）を検知するためのＧＮＤ短絡検知回路２４２と、後述する端子間のショートを検知するための端子間短絡検知回路２４３とを備える。バッテリ短絡検知回路２４１、及びＧＮＤ短絡検知回路２４２は、それぞれ例えばオペアンプＯＰ１の入力端子にかかる電圧が所定の閾値を超えた場合に、所定のフェイル信号を出力する。例えば、バッテリ短絡検知回路２４１は、バッテリ電圧ＶＢよりも所定値低い電圧値を閾値（検知レベル）として、オペアンプＯＰ１にバッテリ電圧ＶＢ程度の電圧が印加された場合に異常を検知する。端子間短絡検知回路２４３は、後述するとおり所定の条件を満たす場合にフェイル信号を出力する。また、バッテリ短絡検知回路２４１、ＧＮＤ短絡検知回路２４２、及び端子間短絡検知回路２４３の出力はＯＲ回路ＯＲ１に入力され、いずれかにおいてフェイル信号が出力された場合には、ショート検知部２４の出力としてフェイル信号が出力されるようになっている。
【００１９】
＜比較例＞
図３は、非反転入力端子Ｖin+と反転入力端子Ｖin-とがショートした場合の挙動を説明するための比較例に係る回路図である。なお、図３の例に係るショート検知部２４は、端子間短絡検知回路２４３を有していない。また、図４は、端子間ショートの発生前後における（ａ）ＣＯＭ入力部１３、（ｂ）反転入力端子Ｖin-、（ｃ）非反転入力端子Ｖin+、及び（ｄ）基準電圧端子ＶＲＥＦ、並びに（ｅ）フェイル信号の電圧を模式的に示すグラフである。非反転入力端子Ｖin+と反転入力端子Ｖin-とを隣同士に配置する場合、上述のようにオペアンプＯＰ１のオフセット電圧の低減という効果がある一方、非反転入力端子Ｖin+と反転入力端子Ｖin-との間でショートが発生するリスクは高まるといえる。図３の例では、反転入力端子Ｖin-及び抵抗Ｒ１の間の１点と、非反転入力端子Ｖin+及び抵抗Ｒ２の間の１点とが、太い一点鎖線で示すようにショートしている。
【００２０】
オペアンプの入力端子間でショートが発生すると、オフセット電圧に応じて出力がＨｉｇｈ又はＬｏｗに張り付くことがある。特に出力がＨｉｇｈに発散するような場合（すなわち、出力端子Ｖoutからの出力がバッテリ電圧ＶＢ程度になる場合）、Ａ／Ｆセンサ１
０に過電圧がかかるおそれがある。また、本実施形態においては、オペアンプＯＰ１の反転入力端子Ｖin-に耐サージ抵抗Ｒ１が接続されており、出力端子Ｖoutから抵抗Ｒ０、抵抗Ｒ１、及び抵抗Ｒ２を介して基準電圧端子ＶＲＥＦへ、図３において太い破線の矢印で示す電流Ｉoutが流れてしまう。図４（ａ）に示すように、端子間ショートが発生すると
、オペアンプＯＰ１の出力がＨｉｇｈに発散する場合がある。すなわち、図４に示すように、端子間ショートが発生すると、Ａ／Ｆセンサ１０のＣＯＭ入力部１３へはバッテリ電圧ＶＢ程度の電圧が印加される。しかしながら、図４（ｂ）、図４（ｃ）に示すように、オペアンプＯＰ１の反転入力端子Ｖin-及び非反転入力端子Ｖin+へは、抵抗Ｒ１及び抵抗Ｒ２によって分圧された、バッテリ電圧ＶＢと基準電圧Ｖrefとの中間電位（すなわち、
（バッテリ電圧ＶＢ＋基準電圧Ｖref）／２）程度しか印加されない。ここで、バッテリ
短絡検知回路２４１は、バッテリ電圧ＶＢ程度まで電圧が上昇したことを検知して異常の発生を通知し、ＧＮＤ短絡検知回路２４２は、グラウンド電圧程度まで電圧が下降したことを検知して異常の発生を通知するものであるため、図４（ｅ）に示すように、バッテリ短絡検知回路２４１又はＧＮＤ短絡検知回路２４２はショートを検知できないことになる。なお、図４（ｄ）に示すように、基準電圧端子ＶＲＥＦの電圧値はＶrefのまま変化し
ない。
【００２１】
このような問題を解決するため、反転入力端子Ｖin-と非反転入力端子Ｖin+とを例えば隣り合わないように配置するという対応も考えられる。しかしながら、オペアンプＯＰ１のオフセット電圧を減らすという観点では反転入力端子Ｖin-と非反転入力端子Ｖin+とを近くに配置し、配線抵抗を同程度にすることが望ましい。また、例えばＡ／Ｆセンサ１０
側に検知回路を追加するという対応も考えられるが、回路規模が増大するという問題がある。そこで、本実施形態では回路規模の増大を抑制しつつ上述のような端子間のショートを検知できる端子間短絡検知回路２４３を設ける。
【００２２】
＜端子間短絡検知回路の具体例＞
図５は、端子間短絡検知回路２４３の具体例を示す回路図である。端子間短絡検知回路２４３は、ＰＮＰ型のトランジスタＴＲ１及びＮＰＮ型のトランジスタＴＲ２、並びに抵抗Ｒ３及び抵抗Ｒ４を備える。抵抗Ｒ３は、オペアンプＯＰ１の非反転入力端子Ｖin+に
一端が接続されると共に、他端がトランジスタＴＲ１のエミッタに接続されている。トランジスタＴＲ１は、ベースが基準電圧端子ＶＲＥＦに接続されると共にコレクタ（出力端）がトランジスタＴＲ２のベース及び抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は、トランジスタＴＲ２のエミッタ及びグラウンドに接続されている。また、トランジスタＴＲ２のコレクタは、ＮＯＴ回路ＮＯＴ１を介してＯＲ回路ＯＲ１の入力へ接続されている。また、トランジスタＴＲ２のコレクタは電流源と接続され、かかる電流源には、定電圧ＶＣが印加される。定電圧ＶＣは、例えばバッテリ電圧ＶＢからレギュレート生成され、例えば５Ｖであるものとする。
【００２３】
また、図６は、端子間ショートの発生前後における（ａ）ＣＯＭ入力部１３の電圧、（ｂ）反転入力端子Ｖin-の電圧、（ｃ）非反転入力端子Ｖin+と基準電圧端子ＶＲＥＦとの電位差、及び、（ｄ）出力されるフェイル信号を模式的に示すグラフである。図５に示した端子間短絡検知回路２４３によれば、抵抗Ｒ２の両端に所定の電位差が生じた場合にトランジスタＴＲ１及びトランジスタＴＲ２がオンになり、端子間でショートが発生したことを示すフェイル信号を出力することができる。ここで、抵抗Ｒ２はいわゆる負荷であるが、オペアンプＯＰ１の入力インピーダンスが高いため通常は抵抗Ｒ２には電流がほぼ流れない。したがって、抵抗Ｒ２の両端（換言すれば、非反転入力端子Ｖin+と基準電圧端
子ＶＲＥＦとの間、又はトランジスタＴＲ１のベース−エミッタ間）には電位差がなく、トランジスタＴＲ１はオフになっている。
【００２４】
一方、オペアンプＯＰ１の入力端子間がショートした場合、抵抗Ｒ２において電圧降下が発生する。かかるショートの発生により、抵抗Ｒ０及び抵抗Ｒ１を介して、図５において太い破線の矢印で示す電流Ｉout1が抵抗Ｒ２に通電されるからである。このとき、図６（ａ）、図６（ｂ）に示すように、ＣＯＭ入力部１３、反転入力端子Ｖin-の電圧は、図
４（ａ）、図４（ｂ）に示した例と同様になる。また、図６（ｃ）に示すように、非反転入力端子Ｖin+と基準電圧端子ＶＲＥＦとの間は、バッテリ電圧ＶＢと基準電圧との差の
中間電位（（バッテリ電圧ＶＢ−基準電圧Ｖref）／２）になる。ここで、図５に示した
端子間短絡検知回路２４３は、非反転入力端子Ｖin+に印加される電圧がＶref＋２ＶＢＥ（ベース−エミッタ間電圧）より大きくなると、トランジスタＴＲ３がオンとなり、エミッタ−コレクタ間に電流が通電される。さらに非反転入力端子Ｖin+に印加される電圧が
Ｖref＋２ＶＢＥより大きくなると、トランジスタＴＲ４のベースに電流が通電されてト
ランジスタＴＲ４がオンとなり、コレクタ−エミッタ間に電流が通電され、トランジスタＴＲ４のコレクタはＬｏｗになる。なお、端子間短絡検知回路２４３の出力は、ＮＯＴ回路ＮＯＴ１で反転され、ＯＲ回路ＯＲ１にはＨｉｇｈが入力される。ＯＲ回路ＯＲ１にＨｉｇｈが入力されることで、図６（ｄ）に示すようにフェイル信号が出力される。
【００２５】
以上のように、本実施形態に係る端子間短絡検知回路２４３は、正常時はほぼ同電位である抵抗Ｒ２の両端に所定の電位差が生じたことを検知してフェイル信号を出力する。ここで、抵抗Ｒ３及び抵抗Ｒ４は、抵抗値の比率により検知する電位差を規定する閾値設定部としても働く。例えば、Ｒ４の抵抗値をＲ３の１／２倍にすると検知レベルは３ＶＢＥになり、Ｒ４の抵抗値をＲ３の２倍にすると、検知レベル（閾値）は１．５ＶＢＥになる。すなわち、Ｒ３よりもＲ４の抵抗値を大きくすると、より小さい電位差での検知できる
ようになる。逆にＲ３よりもＲ４の抵抗値を小さくすると、より大きい電位差が生じなければ検知できなくなる。このような閾値の設定は、端子間短絡検知回路を設ける対象に応じて適宜選択することができる。
【００２６】
このように、本実施形態に係る端子間短絡検知回路２４３は、トランジスタ２つと抵抗２つという単純な構成でオペアンプＯＰ１の入力端子間に生じたショートを検知できるようになる。すなわち、簡易な構成で短絡の検知漏れを低減させることができるようになる。
【００２７】
なお、図５の例では非反転入力端子Ｖin+と基準電圧端子ＶＲＥＦとの間の電位差を検
知する構成としたが、反転入力端子Ｖin-と基準電圧端子ＶＲＥＦとの間の電位差を検知
するようにしてもよい。この場合も、インピーダンスマッチング用の抵抗Ｒ２の両端に生じる電位差を検知するものといえる。
【００２８】
＜変形例１＞
上述の通り、オペアンプのオフセット電圧によっては、出力がＬｏｗに張り付く場合もある。この場合、図３に示した回路において、オペアンプＯＰ１の出力端子Ｖoutの出力
はグラウンドレベルになる。また、基準電圧端子ＶＲＥＦから、抵抗Ｒ２、抵抗Ｒ１、及び抵抗Ｒ０を介して出力端子Ｖoutへ電流が流れ、反転入力端子Ｖin-及び非反転入力端子Ｖin+の電圧はそれぞれＶref／２程度になる。
【００２９】
図７は、変形例に係る端子間短絡検知回路２４３ａの具体例を示す回路図である。なお、上述の実施形態と対応する構成要素には同じ符号を付し、本変形例では説明を省略する。図７の端子間短絡検知回路２４３ａは、図５の例と異なり、Ｒ３の一端が基準電圧端子ＶＲＥＦに接続されている。また、ＰＮＰ型トランジスタＴＲ１のベースは、非反転入力端子Ｖin+に接続されている。すなわち、オペアンプＯＰ１の入力端子間がショートした
場合、抵抗Ｒ２の両端の電圧の大小関係が図５の例とは逆になるため、これに応じて端子間短絡検知回路２４３ａは接続を入れ替えている。ショートが発生して出力がＬｏｗに張り付く場合、ショートした入力端子間に流れる電流Ｉout2（図７における太い破線の矢印）は、前述のＩout1とは抵抗Ｒ２を通電する方向が反対となるからである。なお、端子間短絡検知回路２４３ａの動作は、図５に示した端子間短絡検知回路２４３と同様である。
【００３０】
図８は、端子間ショートの発生前後における（ａ）ＣＯＭ入力部１３の電圧、（ｂ）非反転入力端子Ｖin+の電圧、（ｃ）非反転入力端子Ｖin+と基準電圧端子ＶＲＥＦとの電位差、及び（ｄ）出力されるフェイル信号を模式的に示すグラフである。オペアンプＯＰ１の出力がＬｏｗに張り付く場合は、図８（ａ）に示すように、端子間ショートが発生した場合のＣＯＭ入力部１３の電圧がグラウンドレベル程度まで下がる。しかしながら、図８（ｂ）に示すように、端子間ショートが発生した場合の非反転入力端子Ｖin+の電圧はＶref／２程度であり、ＧＮＤ短絡検知回路２４２の閾値であるＧＮＤショート検知レベルを超えるほどは低下しない。そこで、端子間短絡検知回路２４３ａの閾値である端子間ショート検知レベル（−２ＶＢＥ）を設定することにより、図８（ｃ）に示すように、端子間ショートの発生を検知できるようにしている。端子間短絡検知回路２４３ａが端子間ショートを検知すると、ＯＲ回路ＯＲ１にＨｉｇｈが入力され、図８（ｄ）に示すように、フェイル信号が出力される。
【００３１】
このような構成にすれば、オペアンプＯＰ１の入力端子間にショートが発生した場合であって、出力がＬｏｗに張り付くときに異常を検知できるようになる。
【００３２】
＜変形例２＞
図９は、変形例２に係る定電圧制御部２１、ショート検知部２４ａ、及び周辺回路の構
成の一例を示す回路図である。本変形例では、上述した実施形態に係る端子間短絡検知回路２４３と、変形例に係る端子間短絡検知回路２４３ａとを両方設ける。すなわち、端子間短絡検知回路２４３と、端子間短絡検知回路２４３ａとを並列に接続することにより、オペアンプＯＰ１の入力端子間にショートが発生した場合であれば、出力がＨｉｇｈに張り付くときも、出力がＬｏｗに張り付くときも検出できるようになる。
【００３３】
＜その他の変形例＞
本発明は、上述した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において変更することができる。例えば、上述した回路は集積回路に搭載するようにしてもよいし、そうでなくてもよい。
【符号の説明】
【００３４】
１    エンジン制御システム
１０  Ａ／Ｆセンサ
１１  ポンプセル部
１２  検出セル部
１３  ＣＯＭ入力部
１４  ＶＳ出力部
１５  ＩＰ入力部
２０  Ａ／Ｆ制御部
２１  低電圧制御部
２２  Ａ／Ｆ検知部
２３  ＶＩ変換部
２４  ショート検知部
２５  電流モニタ部
【図１】
2017011646.tif 000003
【図２】
2017011646.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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