(57)【要約】【課題】出力電流の値を変更でき、かつシンク電流とソース電流とを選択して出力する回路を提供する。【解決手段】回路は、第１、第２トランジスタを備えるカレントミラー回路（ＣＭ回路）、第３トランジスタ、電流の出力を制御するスイッチ、第１および第２メモリ回路を有する。第１トランジスタのドレインにＣＭ回路の参照電流が入力され、第２トランジスタのドレインから参照電流をコピーした電流が出力される。第３トランジスタのドレインは第２トランジスタのドレインと電気的に接続されている。スイッチは回路からの電流の出力を制御する。回路から電流を出力させるときはＣＭ回路に参照電流を入力しない。第２トランジスタには第１メモリ回路が保持している電圧に応じたドレイン電流が流れ、第３トランジスタには第２メモリ回路が保持している電圧に応じたドレイン電流が流れる。２つのドレイン電流の差分が回路の出力電流となる。【選択図】図１
2017011704.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
第１トランジスタおよび第２トランジスタを有するカレントミラー回路と、
第３トランジスタと、
スイッチと、
第１メモリ回路と、
第２メモリ回路と、
を有する回路であって、
前記第１トランジスタの第１端子および前記第２トランジスタの第１端子には第１電圧が入力され、
前記第３トランジスタの第１端子には第２電圧が入力され、
前記第１トランジスタの第２端子には参照電流が入力され、
前記第２トランジスタの第２端子と前記第３トランジスタの第２端子とは互いに電気的に接続され、
前記スイッチは前記第２トランジスタの第２端子と前記出力端子との電気的接続を制御する機能を有し、
前記第２トランジスタのゲートには前記第１メモリ回路が記憶している第３電圧が入力され、
前記第３トランジスタのゲートには前記第２メモリ回路が記憶している第４電圧が入力される回路。
【請求項２】
請求項１において、
前記第１メモリ回路は第１容量素子および第４トランジスタを有し、
前記第１容量素子は前記第２トランジスタのゲートに電気的に接続され、
前記第４トランジスタは前記第２トランジスタのゲートを電気的浮遊状態にする機能を有し、
前記第２メモリ回路は第２容量素子および第５トランジスタを有し、
前記第２容量素子は前記第３トランジスタのゲートに電気的に接続され、
前記第５トランジスタは前記第３トランジスタのゲートを電気的浮遊状態にする機能を有する回路。
【請求項３】
請求項２において、
前記第５トランジスタの第１端子は前記第３トランジスタのゲートに電気的に接続され、
前記第５トランジスタの第２端子は第３トランジスタの第２端子に電気的に接続されている回路。
【請求項４】
請求項２又は３において、
前記第４トランジスタの第１端子は前記第１トランジスタのゲートに電気的に接続され、
前記第４トランジスタの第２端子は前記第２トランジスタのゲートに電気的に接続されている回路。
【請求項５】
請求項２又は３において、
前記第４トランジスタの第１端子は第１トランジスタの第２端子に電気的に接続され、
前記第４トランジスタの第２端子は第１トランジスタのゲートおよび第２トランジスタのゲートに電気的に接続されている回路。
【請求項６】
請求項２乃至５のいずれか１項において、
前記第４トランジスタのチャネル形成領域、および前記第５トランジスタのチャネル形成領域は酸化物半導体を有する回路。
【請求項７】
請求項１乃至６のいずれか１項において、
第６トランジスタを有し、
前記第６トランジスタの第１端子には前記第１電圧が入力され、
前記第６トランジスタの第２端子は前記第１トランジスタの第２端子に電気的に接続されている回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の回路であって、
前記出力端子から電流を出力するときに、前記第１トランジスタの第２端子への前記参照電流の入力が停止される回路。
【請求項９】
請求項１乃至８のいずれか１項に記載の回路の駆動方法であって、
第１参照電流が前記第１トランジスタの第２端子に入力されているときの第３トランジスタのゲート電圧を、第２メモリ回路に記憶する第１工程と、
第１工程の後、第２参照電流が前記第１トランジスタの第２端子に入力されているときの第２トランジスタのゲート電圧を、第１メモリ回路に記憶する第２工程と、
前記第２工程の後、前記第１トランジスタの第２端子への前記参照電流の入力を停止した状態で前記スイッチをオンにして、前記出力端子から電流を出力する第３工程と、
を有する回路の駆動方法。
【請求項１０】
直交変換を行う信号処理回路を有する半導体装置であり、
前記信号処理回路は乗算回路、および請求項１乃至８のいずれか１項に記載の回路を有し、
前記回路の出力は前記乗算回路に入力される半導体装置。
【請求項１１】
デコーダ、および表示装置を有する半導体装置であって、
前記デコーダは乗算回路、および請求項１乃至８のいずれか１項に記載の回路を有し、
前記回路の出力は前記乗算回路に入力される半導体装置。
【請求項１２】
エンコーダを有する半導体装置であって、
前記エンコーダは乗算回路、および請求項１乃至８のいずれか１項に記載の回路を有し、
前記回路の出力は前記乗算回路に入力される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）では、半導体装置、並びに、この動作方法、この作製方法が開示される。もちろん、本発明の形態は、ここで列記した分野に関するものに限定されるものではない。
【０００２】
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、撮像装置等はそれ自体が半導体装置であり、半導体装置を有している場合がある。
【背景技術】
【０００３】
ＣＭＯＳ回路の基本的な電流源回路はカレントミラーで構成することができる。カレントソース回路（吐き出し電流源）には、ｐ型トランジスタで構成されるカレントミラー回路（ＰＭＯＳカレントミラー回路）を用いることができ、カレントシンク回路（吸い込み電流源）には、ｎ型トランジスタで構成されるカレントミラー回路（ＮＭＯＳカレントミラー回路）を用いることができる。便宜的に、本明細書では、ｐ型トランジスタをＰＭＯＳと呼び、ｎ型トランジスタをＮＭＯＳと呼ぶこととする。
【０００４】
例えば、特許文献１には、ＰＭＯＳカレントミラー回路で設定されたソース電流と、ＮＭＯＳカレントミラー回路で設定されたシンク電流を選択して出力でき、かつ入力信号によって出力電流の大きさを変化できる電流増幅回路が開示されている。
【０００５】
チャネル形成領域が酸化物半導体でなるトランジスタ（以下、ＯＳトランジスタ、または酸化物半導体トランジスタと呼ぶ。）のオフ電流が極めて小さいという特性を利用して、様々な半導体装置が提案されている。例えば、特許文献２には、ＯＳトランジスタが用いられた記憶回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２６３９０号公報
【特許文献２】特開２０１１−１８７９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
例示した、特許文献１、２では、シンク電流、ソース電流双方の出力を可能にするため、ＰＭＯＳカレントミラー回路とＮＭＯＳカレントミラー回路の２つのカレントミラー回路が用いられている。また、特許文献２の電流増幅回路は、参照電流を入力するカレントミラー回路を選択するためのスイッチ回路や、電流を出力するカレントミラー回路を選択するためのスイッチ回路を有している。そのため、トランジスタ数が多くなっている。
【０００８】
本発明の形態の課題は、新規な半導体装置、または新規な半導体装置の駆動方法を提供することである。本発明の形態の課題は、代表的には、シンク電流とソース電流を選択的に出力し、かつ出力電流の値を変えられる新規な半導体装置、および新規なその駆動方法等を提供することにある。または、本発明の形態の課題は、小型化すること、消費電力を低減すること、パワーゲーティングを可能にすること、プログラミング可能な回路を提供すること等である。
【０００９】
なお、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の形態の課題となり得る。複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、これらの課題を全て解決する必要はない。
【課題を解決するための手段】
【００１０】
本発明の一形態は、出力端子と、第１トランジスタおよび第２トランジスタを有するカレントミラー回路と、第３トランジスタと、スイッチと、第１メモリ回路と、第２メモリ回路とを有する回路であって、第１トランジスタの第１端子および第２トランジスタの第１端子には第１電圧が入力され、第３トランジスタの第１端子には第２電圧が入力され、第１トランジスタの第２端子には参照電流が入力され、第２トランジスタの第２端子と第３トランジスタの第２端子とは互いに電気的に接続され、スイッチは第２トランジスタの第２端子と出力端子との電気的接続を制御する機能を有し、第２トランジスタのゲートには第１メモリ回路が記憶している第３電圧が入力され、第３トランジスタのゲートには第２メモリ回路が記憶している第４電圧が入力される回路である。
【００１１】
上記形態において、第１メモリ回路は第１容量素子および第４トランジスタを有し、第１容量素子は第２トランジスタのゲートに電気的に接続され、第４トランジスタは第２トランジスタのゲートを電気的浮遊状態にする機能を有し、第２メモリ回路は第２容量素子および第５トランジスタを有し、第２容量素子は第３トランジスタのゲートに電気的に接続され、第５トランジスタは第３トランジスタのゲートを電気的浮遊状態にする機能を有していてもよい。ここで、第４トランジスタのチャネル形成領域、および第５トランジスタのチャネル形成領域は酸化物半導体を有していてもよい。
【００１２】
本発明の一形態は上掲の回路の駆動（動作）方法であって、第１参照電流が第１トランジスタの第２端子に入力されているときの第３トランジスタのゲート電圧を、第２メモリ回路に記憶する第１工程と、第１工程の後、第２参照電流が第１トランジスタの第２端子に入力されているときの第２トランジスタのゲート電圧を、第１メモリ回路に記憶する第２工程と、第２工程の後、第１トランジスタの第２端子への参照電流の入力を停止した状態でスイッチをオンにして出力端子から電流を出力する第３工程とを有する回路の駆動方法である。
【００１３】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【００１４】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型（ｎ型、ｐ型）及び各端子に与えられる電圧の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子および第２端子、または第３端子および第４端子等と呼ぶ場合がある。
【００１５】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１６】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。
【００１７】
本明細書等の記載に関するその他の事項を実施の形態５に付記している。
【発明の効果】
【００１８】
本発明の形態は、新規な半導体装置、または新規な半導体装置の駆動方法を提供することができる。本発明の形態は、代表的には、シンク電流とソース電流を選択的に出力し、かつ出力電流の値を変えられる新規な回路、および新規なその駆動方法等を提供することができる。または、本発明の形態によって、小型化すること、消費電力を低減すること、パワーゲーティングを可能にすること、プログラミング可能な回路を提供すること等ができる。
【００１９】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２０】
【図１】Ａ、Ｂ：回路の構成例を示すブロック図。
【図２】ＡーＤ：メモリ回路の構成例を示す回路図。
【図３】Ａ−Ｅ：図１Ａに示す回路の動作例を説明する図。
【図４】Ａ、Ｂ：回路の構成例を示す回路図。
【図５】図４Ａ、図４Ｂに示す回路の動作例を示すタイミングチャート。
【図６】Ａ、Ｂ：回路の構成例を示す回路図。
【図７】図６Ａ、図６Ｂに示す回路の動作例を示すタイミングチャート。
【図８】回路の構成例を示す回路図。
【図９】回路の構成例を示す回路図。
【図１０】乗算回路の構成例を示す回路図。
【図１１】放送システムの構成例を示すブロック図。
【図１２】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。
【図１３】Ａ−Ｈ：電子機器の構成例を示す図。
【図１４】Ａ：トランジスタの構成例を示す上面図。Ｂ：図１４Ａのｘ１１−ｘ１２線断面図。Ｃ：図１４Ａのｙ１１−ｙ１２線断面図。
【図１５】Ａ：図１４Ｂの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。
【図１６】Ａ：トランジスタの構成例を示す上面図。Ｂ：図１６Ａのｘ１１−ｘ１２線断面図。Ｃ：図１６Ａのｙ１１−ｙ１２線断面図。
【図１７】Ａ：トランジスタの構成例を示す上面図。Ｂ：図１７Ａのｘ１１−ｘ１２線断面図。Ｃ：図１７Ａのｙ１１−ｙ１２線断面図。Ｄ：図１７Ａのｙ１３−ｙ１４線断面図。
【図１８】Ａ、Ｂ：半導体装置の構成例を示す断面図。
【図１９】Ａ−Ｄ：トランジスタの構成例を示す断面図。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互いに構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２３】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２４】
本明細書において、例えば、電源電圧ＶＤＤを、電圧ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
【００２５】
〔実施の形態１〕
本実施の形態では、出力電流をシンク電流にするかソース電流にするかを選択でき、かつ出力電流の値を変えられる半導体装置を説明する。図１Ａ、図１Ｂにそのような半導体装置の構成例を示す。
【００２６】
＜＜回路１０１＞＞
図１Ａに示す回路１０１は、端子ＩＮ１、端子ＯＵＴ１、スイッチ１０、カレントミラー回路ＣＭ１、トランジスタＭＮ３、メモリ回路２１、およびメモリ回路２２を有する。カレントミラー回路ＣＭ１（以下、「回路ＣＭ１」と呼ぶ。）は、トランジスタＭＰ１、ＭＰ２を有する。端子ＩＮ１は回路１０１の入力端子であり、端子ＯＵＴ１は出力端子である。回路１０１にはＶＤＤ、ＶＳＳが入力される。ＶＤＤは回路１０１の高レベル側の電源電圧であり、ＶＳＳは低レベル側の電源電位である。
【００２７】
トランジスタＭＰ１はモニタ用トランジスタ（参照用トランジスタとも呼ぶ。）であり、トランジスタＭＰ２は、出力用トランジスタ（コピー用トランジスタとも呼ぶ。）である。トランジスタＭＰ１、ＭＰ２のソースにはＶＤＤが入力される。トランジスタＭＰ１のドレインは端子ＩＮ１に電気的に接続されている。トランジスタＭＰ２のドレインはトランジスタＭＮ３のドレインと電気的に接続され、かつスイッチ１０を介して、端子ＯＵＴ１に電気的に接続されている。
【００２８】
ＩＲＥＦ１は端子ＩＮ１に入力される電流であり、回路ＣＭ１の参照電流である。回路ＣＭ１がＰＭＯＳカレントミラー回路であるので、ＩＲＥＦ１はシンク電流である。ＩＲＥＦ１がトランジスタＭＰ１のドレインに入力されることで、ＩＲＥＦ１をコピーした電流がトランジスタＭＰ２に流れる。
【００２９】
ＩＯＵＴ１は、端子ＯＵＴ１から出力される電流である。スイッチ１０によって、ＩＯＵＴ１の出力が制御される。信号ＥＮ１は、スイッチ１０の制御信号であり、出力イネーブル信号と呼ぶことができる。スイッチ１０がオンである状態が、回路１０１の出力モードである。
【００３０】
トランジスタＭＮ３のソースにはＶＳＳが入力される。トランジスタＭＮ３のドレインはトランジスタＭＰ２のドレインと電気的に接続され、かつスイッチ１０を介して端子ＯＵＴ１と電気的に接続されている。
【００３１】
回路ＣＭ１とトランジスタＭＮ３とは、回路１０１の電流源回路の基本要素である。回路１０１が備えるカレントミラー回路は、ＰＭＯＳカレントミラー回路の１種類である。そのため、参照電流を入力するカレントミラー回路を選択するためのスイッチ回路や、電流を出力させるカレントミラー回路を選択するためのスイッチ回路が不要になるので、回路１０１の素子数を低減させることができる。その結果、回路１０１を小型化にし、かつ消費電力を低減できる。また、実施の形態４で後述するように、回路ＣＭ１とトランジスタＭＮ３が形成される領域上に、メモリ回路２１、２２を積層して設けることで、回路１０１をさらに小型化することができる。
【００３２】
メモリ回路２１はトランジスタＭＰ２のゲート電圧を記憶するための回路であり、メモリ回路２２はトランジスタＭＮ３のゲート電圧を記憶するための回路である。信号ＷＥ１はメモリ回路２１の制御信号であり、信号ＷＥ２はメモリ回路２２の制御信号である。図２を参照して、メモリ回路２１に適用可能なメモリ回路を説明する。以下に説明されるメモリ回路はメモリ回路２２にも適用可能である。
【００３３】
図２Ａにメモリ回路の構成例を示す。図２Ａに示すメモリ回路３０は、ノードａ１−ａ３、容量素子Ｃ３０、スイッチ３５を有する。なお、図２Ａは、代表的に、メモリ回路３０をメモリ回路２１に適用した例である。
【００３４】
ノードａ１はトランジスタＭＰ２のゲートと電気的に接続される。ノードａ２は、回路１０１を構成する何れかの配線（あるいは電極）と電気的に接続されている。または、ノードａ２は、固定電位が入力される。ノードａ３は、ノードａ２と同様である。
【００３５】
容量素子Ｃ３０はＶｇｐ２を保持するための保持容量である。容量素子Ｃ３０の第１端子はノードａ１と、第２端子はノードａ２と電気的に接続されている。スイッチ３５は、ノードａ１とノードａ３との間の導通状態を制御する。スイッチ３５のオンオフは信号ＷＥ１で制御される。スイッチ３５がオフのときノードａ１が電気的浮遊状態になるように、メモリ回路３０は構成されている。
【００３６】
図２Ｂ−図２Ｄに、メモリ回路３０のより具体的な回路構成例を示す。スイッチ３５を素子数の少ない回路とすることで、回路１０１の小型化ができ、また、消費電力を低減することもできる。また、メモリ回路３０の保持時間を長くするため、スイッチ３５がオフのときノードａ１の電圧の変動量をできるだけ小さくすることが望まれる。例えば、オフ電流が極めて小さい１個のトランジスタで、スイッチ３５を構成することで、これらの課題を解決することが可能である。
【００３７】
オフ電流が極めて小さいとは、室温において、ソースとドレインとの間の電圧を３Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ（１０ゼプトアンペア）以下であることをいう。チャネル形成領域をワイドバンドギャップ半導体で形成することで、トランジスタのオフ電流を極めて小さくすることができる。ワイドバンドギャップ半導体（典型的にはバンドギャップが２．２ｅＶ以上の半導体）には、酸化物半導体、炭化シリコン、窒化ガリウム、ダイヤモンドなどが挙げられる。
【００３８】
典型的な酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ。）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。例えば、ＯＳトランジスタではソースードレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりで規格化されたオフ電流を１０×１０−２１Ａ（１０ゼプトＡ）以下とすることが可能である。ＯＳトランジスタ、および酸化物半導体については、実施の形態４、５で説明する。
【００３９】
図２Ｂに示すメモリ回路３１は、スイッチ３５をトランジスタＭ３１で構成した回路である。トランジスタＭ３１は上掲のオフ電流が極めて小さいトランジスタであることが好ましい。トランジスタＭ３１のゲートには信号ＷＥ１が入力される。トランジスタＭ３１の第１端子はノードａ１と、第２端子はノードａ３と電気的に接続されている。トランジスタＭ３１は、ノードａ１とノードａ３との間の導通状態を制御するパストランジスタである。トランジスタＭ３１をオンにすることで、ノードａ３の電圧がノードａ１（トランジスタＭＰ２のゲート）に書き込まれる。トランジスタＭ３１をオフにすることで、ノードａ１が電気的浮遊状態となり、ノードａ１の電圧が容量素子Ｃ３０で保持される。
【００４０】
図２Ｃに示すメモリ回路３２は、メモリ回路３１の変形例である。トランジスタＭ３１に代えて、バックゲートを有するトランジスタＭ３２が設けられている。トランジスタＭ３２のバックゲートはノードａ４に電気的に接続される。ノードａ４の電圧によって、トランジスタＭ３２のしきい値電圧を制御することが可能である。回路１０１の動作時には、ノードａ４にＶＳＳまたはグラウンド電位（ＧＮＤ）等の固定電圧を入力してもよいし、回路１０１の状態によって、ノードａ４の電圧を変化させてもよい。トランジスタＭ３２において、バックゲートとチャネル形成領域との間に電荷蓄積層を設けてもよい。この場合、トランジスタＭ３２のゲートよりも高い電圧をノードａ４に入力することで、トランジスタＭ３２の電荷蓄積層に電子を注入することができる。電荷蓄積層に電子を注入することで、トランジスタＭ３２のしきい値電圧を正電圧側にシフトさせることができる。これにより、トランジスタＭ３２のリーク電流が低減される。
【００４１】
図２Ｄに示すメモリ回路３３はメモリ回路３１の変形例である。トランジスタＭ３１に代えて、バックゲートを有するトランジスタＭ３３が設けられている。図２Ｄの例では、トランジスタＭ３３のバックゲートはゲート（フロントゲート）と電気的に接続されているが、ソース、またはドレインと電気的に接続してもよい。
【００４２】
スイッチ１０に特段の制約はない、例えば、トランスミッションゲート等のＣＭＯＳスイッチを用いることができる。あるいは、メモリ回路３０のスイッチ３５と同様に、ワイドバンドギャップ半導体を用いたトランジスタ（例えば、ＯＳトランジスタ）でスイッチ１０を構成してもよい。
【００４３】
＜＜回路１０１の動作方法例＞＞
回路１０１の動作方法例を説明する。回路１０１の動作モードには、少なくとも次の３つのモードがある。
［Ａ１］  端子ＩＮ１に電流ＩＡ１を入力したときに、トランジスタＭＮ３を流れる電流ＩＳＮＫ１の情報を記憶するモード。
［Ａ２］  端子ＩＮ１に電流ＩＡ２を入力したときに、トランジスタＭＰ２を流れる電流ＩＳＲＣ１の情報を記憶するモード。
［Ａ３］  ＩＯＵＴ１を端子ＯＵＴ１から出力するモード。
【００４４】
よって、モードＡ１は、電流記憶モードと呼べる。モードＡ１を実行することで、トランジスタＭＰ２に電流ＩＳＮＫ１が流れるような回路構成に、回路１０１が設定されるので、モードＡ１はコンフィギュレーションモードと呼ぶこともできる。モードＡ１では、回路１０１の設定データはメモリ回路２２に記憶される。
【００４５】
モードＡ２も同様に、電流記憶モードあるいは、コンフィギュレーションモードと呼ぶことができる。モードＡ２は、トランジスタＭＰ２に電流ＩＳＲＣ１が流れる回路構成に回路１０１を設定するためのモードである。モードＡ２では、回路１０１の設定データはメモリ回路２１に記憶される。
【００４６】
モードＡ３は出力モードである。ＩＯＵＴ１は、メモリ回路２１、２２が記憶している設定データに依存する。つまり、これら設定データによって、ＩＯＵＴ１の電流値、およびＩＯＵＴ１がシンク電流であるかソース電流であるかが設定される。
【００４７】
図３は、回路１０１の動作例を説明するための回路図である。図３において、容量素子Ｃ１とスイッチＳＷ１（以下ＳＷ１と呼ぶ）はメモリ回路２１の構成要素であり、容量素子Ｃ２とスイッチＳＷ２（以下ＳＷ２と呼ぶ）はメモリ回路２２の構成要素である。容量素子Ｃ１の第１端子はトランジスタＭＰ２のゲートと電気的に接続され、第２端子にはＶＤＤが入力される。ＳＷ１は、トランジスタＭＰ１のゲートとトランジスタＭＰ２のゲートとの、電気的接続と分離とを制御する。容量素子Ｃ２の第１端子はトランジスタＭＮ３のゲートと電気的に接続され、第２端子にはＶＳＳが入力される。ＳＷ２は、トランジスタＭＮ３のゲートとドレインとの、電気的接続と分離とを制御する。
【００４８】
（モードＡ１）
図３Ａ、図３Ｂは、モードＡ１を説明するための図である。ＩＡ１、ＩＳＮＫ１は電流である。ＩＡ１は、回路１０１の入力電流であり、かつ回路ＣＭ１の参照電流である。ＩＳＮＫ１は回路ＣＭ１の出力電流である。
【００４９】
先ず、回路１０１を図３Ａの回路構成とする。信号ＥＮ１により、スイッチ１０をオフにする。信号ＷＥ１、ＷＥ２により、ＳＷ１、ＳＷ２をオンにする。端子ＩＮ１にＩＡ１を入力する。ＩＡ１はシンク電流である。回路ＣＭ１では、トランジスタＭＰ１のソースードレイン間にＩＡ１が流れることで、トランジスタＭＰ１のゲート電圧がＶＧＡ１となり、かつトランジスタＭＰ２のゲート電圧もＶＧＡ１となる。トランジスタＭＰ２のソースードレイン間には、ゲートーソース間電圧（ＶＧＡ１−ＶＤＤ）に応じた大きさのＩＳＮＫ１が流れる。ＩＳＮＫ１の電流値はＩＡ１に比例する。この比例係数はトランジスタＭＰ１とトランジスタＭＰ２の素子サイズ（チャネル長とチャネル幅）に依存する。具体的には、ＩＳＮＫ１、ＩＡ１は以下の関係をもつ。
ＩＳＮＫ１＝（βＰ２／βＰ１）ＩＡ１
βＰ１＝トランジスタＭＰ１のチャネル幅／トランジスタＭＰ１のチャネル長
βＰ２＝トランジスタＭＰ２のチャネル幅／トランジスタＭＰ２のチャネル長
【００５０】
トランジスタＭＮ３のドレインーソース間電流（以下、ドレイン電流）はトランジスタＭＰ２のドレイン電流と等しく、ＩＳＮＫ１となる。トランジスタＭＮ３にＩＳＮＫ１が流れることで、トランジスタＭＮ３のゲート電圧はＶＧＮ３となる。
【００５１】
次に、回路１０１を図３Ｂの回路構成とする。つまり、信号ＷＥ２によってＳＷ２をオフにする。これにより、トランジスタＭＮ３のゲートは電気的浮遊状態となり、容量素子Ｃ２によってＶＧＮ３（トランジスタＭＮ３のゲート電圧）が保持される。モードＡ１の後にモードＡ２を行う。
【００５２】
（モードＡ２）
図３Ｃ、図３Ｄは、モードＡ２を説明するための図である。ＩＡ２もＩＡ１と同様、回路１０１の入力電流であり、かつ回路ＣＭ１の参照電流である。ＩＳＲＣ１はＩＳＮＫ１と同様、回路ＣＭ１の出力電流である。ＩＳＲＣ１、ＩＡ２は以下の関係を持つ。
ＩＳＲＣ１＝（βＰ２／βＰ１）ＩＡ２
【００５３】
回路１０１の回路構成を図３Ｂのままとし、端子ＩＮ１にＩＡ２を入力する（図３Ｃ）。回路ＣＭ１はＩＳＲＣ１を出力する。ＩＡ２の入力により、トランジスタＭＰ１、ＭＰ２のゲート電圧はＶＧＡ２となる。次に、トランジスタＭＰ２のゲート電圧を記憶するため、信号ＷＥ１によりＳＷ１をオフにする（図３Ｄ）。トランジスタＭＰ２のゲートが電気的浮遊状態となり、容量素子Ｃ１によってＶＧＡ２が保持される。
【００５４】
（モードＡ３）
図３Ｅは、モードＡ３を説明するための図である。端子ＯＵＴ１からＩＯＵＴ１を出力させるときは、端子ＩＮ１に電流を入力しない。信号ＥＮ１により、スイッチ１０をオンにすることで、回路１０１からＩＯＵＴ１を出力させることができる。トランジスタＭＮ３のゲート電圧はＶＧＮ３であるので、トランジスタＭＮ３のソースードレイン間にはＩＳＮＫ１が流れる。トランジスタＭＰ２のゲート電圧はＶＧＡ２であるので、トランジスタＭＰ２のソースードレイン間にはＩＳＲＣ１が流れる。よって、ＩＯＵＴ１＝ＩＳＲＣ１−ＩＳＮＫ１である。ＩＳＲＣ１＞ＩＳＮＫ１であれば、ＩＯＵＴ１はソース電流であり、ＩＳＲＣ１＜ＩＳＮＫ１であれば、ＩＯＵＴ１はシンク電流である。
【００５５】
モードＡ１での回路１０１の入力電流（ＩＡ１）の値、およびモードＡ２での回路１０１の入力電流（ＩＡ２）の値を設定することで、ＩＯＵＴ１の値の設定、およびＩＯＵＴ１をシンク電流にするかソース電流にするかの選択が可能である。このように、回路１０１はプログラミング可能な回路であり、モードＡ１、Ａ２を行うことで、回路１０１は所望のＩＯＵＴを出力する回路構成に設定される。
【００５６】
図３Ｅに示すように、回路ＣＭ１に参照電流を入力しなくても、回路１０１はＩＯＵＴを出力することができる。つまり、回路１０１の動作時の消費電力を低減することができる。また、ＶＤＤ、ＶＳＳを供給せずに、回路１０１は、トランジスタＭＰ２、ＭＮ３のゲート電圧を長時間保持することが可能である。このため、ＩＯＵＴ１の出力が必要なときだけ、回路１０１にＶＤＤを供給するようにしてもよい。よって、回路１０１を動作させる必要がない期間は、パワーゲーティングを行って、ＶＤＤの供給を停止する、あるいはＶＤＤおよびＶＳＳの供給を停止することができる。これにより、回路１０１の待機電力を効果的に低減することができる。
【００５７】
＜＜回路１０２＞＞
回路１０１は入力電流がシンク電流である場合の回路の一例である。入力信号がソース電流である場合は、カレントミラー回路をＮＭＯＳカレントミラー回路とし、トランジスタＭＮ３に対応する出力トランジスタをｐ型トランジスタとすればよい。そのような回路の一例を図１Ｂに示す。
【００５８】
図１Ｂに示す回路１０２は、端子ＩＮ２、端子ＯＵＴ２、カレントミラー回路ＣＭ２（以下、「回路ＣＭ２」と呼ぶ。）、トランジスタＭＰ３、スイッチ１０、メモリ回路２３、およびメモリ回路２４を有する。端子ＩＮ２は回路１０２の入力端子であり、端子ＯＵＴ２は出力端子である。回路ＣＭ２は、トランジスタＭＮ１、ＭＮ２を有する。トランジスタＭＮ１、ＭＮ２のソースにはＶＳＳが入力され、トランジスタＭＰ３のソースにはＶＤＤが入力される。
【００５９】
ＩＲＥＦ２は回路１０２の入力電流であり、かつ回路ＣＭ２の参照電流である。回路ＣＭ２がＮＭＯＳカレントミラー回路であるので、ＩＲＥＦ２は、ソース電流である。ＩＯＵＴ２は、回路１０２の出力電流である。ＩＯＵＴ２の値と、ソース電流かシンク電流であるかは、メモリ回路２３、２４で記憶している情報によって設定される。メモリ回路２３はトランジスタＭＮ２のゲート電圧を記憶するための回路であり、メモリ回路２４はトランジスタＭＰ３のゲート電圧を記憶するための回路である。メモリ回路２３、２４は、メモリ回路３０と同様の構成を有する。
【００６０】
回路１０２は回路１０１と同様に動作させることができる。回路１０２の構成、動作、効果等については、図１Ａ、図２、および図３の説明を援用することとし、説明を省略する。
【００６１】
以下に、回路１０１、１０２のより具体的な回路構成例を示す。回路１１１（図４Ａ）、および回路１１２（図４Ｂ）は、回路１０１に対応し、ＰＭＯＳカレントミラー回路を備える。回路１２１（図６Ａ）、回路１２２（図６Ｂ）は回路１０２に対応し、ＮＭＯＳカレントミラー回路を備える。図５は、回路１１１、１１２のタイミングチャートであり、図７は回路１２１、１２２のタイミングチャートである。
【００６２】
＜＜回路１１１＞＞
図４Ａに示す回路１１１は、デジタル信号を処理して、アナログ電流を生成する機能を有する。アナログ電流の値、およびそれがシンク電流であるかソース電流であるかの選択は、入力されるデジタル信号によって設定される。このデジタル信号がＤＩＮ［Ｎ−１：０］である。ＤＩＮ［Ｎ−１：０］はＮビット（Ｎは１よりも大きい整数）のデジタル信号である。ＩＯＵＴはアナログ電流であり、回路１１１の出力電流である。これらは、回路１１２、１２１、１２２でも同様である。
【００６３】
回路１１１は、端子ＩＮ１、ＯＵＴ１、ノードＮ１、Ｎ２、トランスミッションゲート（ＴＧ）５０、デジタルーアナログ変換回路（ＤＡＣ）５１、トランジスタＭＰ１、ＭＰ２、ＭＰ４、ＭＮ３、ＭＷ１、ＭＷ２、容量素子Ｃ１、Ｃ２を有する。回路１１１は、ＶＤＤを供給する電源線（以下、ＶＤＤ線と呼ぶ。）、ＶＳＳを供給する電源線（以下、ＶＳＳ線と呼ぶ。）、および配線６０に電気的に接続されている。信号ＣＭＥ１、ＣＭＰ１、ＣＭＮ１、ＯＥ、ＯＥＢが回路１１１に入力される。信号ＯＥＢは信号ＯＥの反転信号である。
【００６４】
ＴＧ５０はスイッチ１０に相当する回路である。ＴＧ５０のオンオフは信号ＯＥ、ＯＥＢによって制御される。図４Ａの例では、信号ＯＥが高（Ｈ）レベルのときＴＧ５０はオンであり、信号ＯＥが低（Ｌ）レベルのときＴＧ５０はオフである。なお、信号ＯＥＢを回路１１１の内部で生成することもできる。例えば、回路１１１内に、信号ＯＥを入力とするインバータ回路を設け、このインバータ回路の出力をＴＧ５０に入力するようにすればよい。
【００６５】
トランジスタＭＰ１、ＭＰ２は回路ＣＭ１を構成するトランジスタである。ノードＮ１は回路ＣＭ１の入力ノードであり、ノードＮ２は出力ノードである。
【００６６】
メモリ回路６１はメモリ回路２１に相当し、トランジスタＭＷ１および容量素子Ｃ１を有する。トランジスタＭＷ１は、トランジスタＭＰ１のゲートとトランジスタＭＰ２のゲートとの間の導通状態を制御するパストランジスタである。信号ＣＭＰ１はトランジスタＭＷ１のオンオフを制御する。容量素子Ｃ１の第１端子はトランジスタＭＰ２のゲートと電気的に接続され、第２端子はＶＤＤ線と電気的に接続されている。
【００６７】
トランジスタＭＷ２および容量素子Ｃ２を有するメモリ回路６２は、メモリ回路２２に相当する。トランジスタＭＷ２は、トランジスタＭＮ３のゲートとトランジスタＭＮ３のドレインとの間の導通状態を制御するパストランジスタである。信号ＣＭＮ１はトランジスタＭＷ２のオンオフを制御する。容量素子Ｃ２の第１端子はトランジスタＭＮ３のゲートと電気的に接続され、第２端子はＶＳＳ線と電気的に接続されている。
【００６８】
メモリ回路６１でのトランジスタＭＰ２のゲート電圧の保持時間を長くするため、トランジスタＭＷ１は、ＯＳトランジスタのようなワイドバンドギャップの半導体が用いられたトランジスタであることが好ましい。これはトランジスタＭＷ２も同様である。
【００６９】
メモリ回路６１、６２にはメモリ回路３１−３３（図２Ｂ−図２Ｄ）を適用することができる。ここでは、メモリ回路６１、６２にメモリ回路３２を適用している。そのため、トランジスタＭＷ１、ＭＷ２はそれぞれバックゲートを有する。これらのバックゲートは配線６０と電気的に接続されている。上掲したように、回路１１１の動作時に、配線６０をＶＳＳやＧＮＤ等に固定してもよいし、回路１１１の状態によって、配線６０の電圧を変化させてもよい。また、トランジスタＭＷ１、ＭＷ２に電荷蓄積層を設ける場合は、回路１１１の作製時に配線６０に高電圧を入力して、トランジスタＭＷ１、ＭＷ２の電荷蓄積層に電子を注入するとよい。また、トランジスタＭＷ２のバックゲートを配線６０と異なる配線に電気的に接続してもよい。これによりトランジスタＭＷ１のバックゲート電圧と、トランジスタＭＷ２のバックゲート電圧を個別に制御することができる。
【００７０】
ＤＡＣ５１は、回路ＣＭ１の参照電流（ＩＲＥＦ１）を生成するための回路である。回路ＣＭ１がＰＭＯＳカレントミラー回路であるため、ＤＡＣ５１はシンク電流を生成する。ＤＡＣ５１はデジタル信号をアナログ電流に変換する機能を有しており、具体的には、ＤＡＣ５１はＤＩＮ［Ｎ−１：０］を処理して、ＩＲＥＦ１を出力する。ＩＲＥＦ１の値はＤＩＮ［Ｎ−１：０］の値によって設定される。信号ＣＭＥ１はＤＡＣ５１の制御信号である。信号ＣＭＥ１によって、ＤＡＣ５１をアクティブにするか、非アクティブにするかが設定される。
【００７１】
ＤＡＣ５１が非アクティブであるとき、ノードＮ１の電圧は不定となる。トランジスタＭＰ４は、ＤＡＣ５１が非アクティブであるとき、ノードＮ１の電圧を固定するために設けられている。トランジスタＭＰ４は適宜設ければよい。例えば、ＤＡＣ５１が、非アクティブのときに出力端子の電圧を固定できる回路構成である場合は、トランジスタＭＰ４を設けなくてもよい。
【００７２】
トランジスタＭＰ４のソースはＶＤＤ線と電気的に接続され、ドレインはノードＮ１と電気的に接続されている。信号ＣＭＥ１はトランジスタＭＰ４のオンオフを制御する。ここでは、信号ＣＭＥ１がＨレベルのとき、ＤＡＣ５１はアクティブとなり、トランジスタＭＰ４はオフとなる。このとき、ノードＮ１にはＩＲＥＦ１が入力される。信号ＣＭＥ１がＬレベルのとき、ＤＡＣ５１は非アクティブとなり、トランジスタＭＰ４はオンとなる。よって、ＤＡＣ５１が非アクティブのときは、トランジスタＭＰ４によってノードＮ１はＶＤＤに固定される。
【００７３】
＜＜回路１１２＞＞
図４Ｂに示す回路１１２は、回路１１１の変形例である。回路１１１と回路１１２とは、トランジスタＭＰ２のゲート電圧を記憶するためのメモリ回路の回路構成が異なる。図４Ｂのメモリ回路６３が、図４Ａのメモリ回路６１に相当するメモリ回路である。メモリ回路６３にはメモリ回路３１−３３を適用することができる。ここでは、メモリ回路６３にメモリ回路３２を適用している。
【００７４】
メモリ回路６３は、容量素子Ｃ３、トランジスタＭＷ３を有する。容量素子Ｃ３の第１端子はトランジスタＭＰ２のゲートと電気的に接続され、第２端子はＶＤＤ線と電気的に接続されている。トランジスタＭＷ３は、トランジスタＭＰ１のゲートとトランジスタＭＰ１のドレインとの間の導通状態を制御するパストランジスタである。トランジスタＭＷ３がオンのときトランジスタＭＰ１はダイオード接続される。トランジスタＭＷ３のオンオフは信号ＣＭＰ１によって制御される。トランジスタＭＷ３はトランジスタＭＷ２と同様に構成すればよい。
【００７５】
＜＜回路１２１＞＞
図６Ａに示す回路１２１は、回路１１１のトランジスタＭＰ１、ＭＰ２、ＭＰ４、ＭＮ３の導電型を入れ替えた回路構成を持つ。回路１２１は、端子ＩＮ２、ＯＵＴ２、ノードＮ４、Ｎ５、ＴＧ５０、ＤＡＣ５２、トランジスタＭＮ１、ＭＮ２、ＭＮ４、ＭＰ３、ＭＷ４、ＭＷ５、容量素子Ｃ４、Ｃ５を有する。回路１２１はＶＤＤ線、ＶＳＳ線、配線６０と電気的に接続されている。回路１２１には、信号ＣＭＥ２、ＣＭＥＢ２、ＣＭＮ２、ＣＭＰ２、ＯＥ、ＯＥＢが入力される。
【００７６】
トランジスタＭＮ１、ＭＮ２がＮＭＯＳカレントミラー回路（回路ＣＭ２）を構成する。回路ＣＭ２の入力ノードがノードＮ４であり、出力ノードがノードＮ５である。
【００７７】
ＤＡＣ５２は回路ＣＭ２に入力される参照電流（ＩＲＥＦ２）を生成するための回路である。回路ＣＭ２がＮＭＯＳカレントミラー回路であるので、ＤＡＣ５２はソース電流を出力する。ここでは、ＤＡＣ５２はＤＩＮ［Ｎ−１：０］を処理して、ＩＲＥＦ２を出力する。信号ＣＭＥ２は、ＤＡＣ５２の制御信号である。信号ＣＭＥ２によって、ＤＡＣ５２をアクティブにするか、非アクティブにするかが設定される。
【００７８】
メモリ回路６４はメモリ回路２３に相当し、容量素子Ｃ４およびトランジスタＭＷ４を有する。容量素子Ｃ４の第１端子はトランジスタＭＮ２のゲートと電気的に接続され、第２端子はＶＳＳ線と電気的に接続されている。トランジスタＭＷ４は、トランジスタＭＮ１のゲートとトランジスタＭＮ２のゲートとの間の導通状態を制御するパストランジスタである。信号ＣＭＮ２はトランジスタＭＷ４のオンオフを制御する。
【００７９】
メモリ回路６５はメモリ回路２４に相当し、容量素子Ｃ５およびトランジスタＭＷ５を有する。容量素子Ｃ５の第１端子はトランジスタＭＰ３のゲートと電気的に接続され、第２端子はＶＤＤ線と電気的に接続されている。トランジスタＭＷ５は、トランジスタＭＰ３のゲートとトランジスタＭＰ３のドレインとの間の導通状態を制御するパストランジスタである。信号ＣＭＰ２はトランジスタＭＷ５のオンオフを制御する。
【００８０】
トランジスタＭＷ４、ＭＷ５もトランジスタＭＷ１と同様に、ＯＳトランジスタのようなワイドバンドギャップの半導体が用いられたトランジスタであることが好ましい。ここでは、トランジスタＭＷ４、ＭＷ５はバックゲートを有しており、これらは配線６０と電気的に接続されている。トランジスタＭＷ５のバックゲートを配線６０とは別の配線に電気的に接続してもよい。
【００８１】
ＤＡＣ５２が非アクティブであるとき、ノードＮ４の電圧を固定するために、トランジスタＭＮ４は設けられている。トランジスタＭＰ４と同様に、トランジスタＭＮ４は適宜設ければよい。トランジスタＭＮ４のソースはＶＳＳ線と電気的に接続され、ドレインはノードＮ４と電気的に接続されている。信号ＣＭＥＢ２はトランジスタＭＮ４のオンオフを制御する。信号ＣＭＥＢ２は信号ＣＭＥ２の反転信号である。信号ＣＭＥＢ２を回路１２１の内部で生成することもできる。例えば、回路１２１内に、信号ＣＭＥ２を入力とするインバータ回路を設け、このインバータ回路の出力をトランジスタＭＮ４のゲートに入力するようにすればよい。
【００８２】
信号ＣＭＥ２がＨレベルのとき、ＤＡＣ５２はアクティブとなり、トランジスタＭＮ４はオフとなる。このとき、ノードＮ４にはＩＲＥＦ２が入力される。信号ＣＭＥ２がＬレベルのとき、ＤＡＣ５２は非アクティブとなり、トランジスタＭＮ４はオンとなる。よって、ＤＡＣ５２が非アクティブのとき、ノードＮ４はＶＳＳに固定される。
【００８３】
＜＜回路１２２＞＞
図６Ｂに示す回路１２２は、回路１２１の変形例である。回路１２１と回路１２２とは、トランジスタＭＮ２のゲート電圧を記憶するためのメモリ回路の回路構成が異なる。図６Ｂのメモリ回路６６が、図６Ａのメモリ回路６４に相当する。また、別言すると、回路１２２は、回路１１２のトランジスタＭＰ１、ＭＰ２、ＭＰ４、ＭＮ３の導電型を入れ替えた回路構成を持つ。
【００８４】
メモリ回路６６は容量素子Ｃ６、トランジスタＭＷ６を有する。容量素子Ｃ６の第１端子はトランジスタＭＮ２のゲートと電気的に接続され、第２端子はＶＳＳ線と電気的に接続されている。トランジスタＭＷ６は、トランジスタＭＮ１のゲートとトランジスタＭＮ１のドレインとの間の導通状態を制御するパストランジスタである。トランジスタＭＷ６のオンオフは信号ＣＭＮ２によって制御される。トランジスタＭＷ６がオンのときトランジスタＭＮ１はダイオード接続される。トランジスタＭＷ６はトランジスタＭＷ４と同様に構成される。
【００８５】
＜＜回路１１１、１１２の動作例＞＞
図５を参照して、回路１１１、１１２の動作例を説明する。なお、回路１１２は回路１１１と同様に動作するので、ここでは、回路１１１の動作例を説明し、回路１１２の動作例はこの説明を援用することとする。また、便宜的に、ＩＯＵＴがソース電流である場合、その値は正とし、ＩＯＵＴがシンク電流である場合、その値は負とする。
【００８６】
図５において、Ｔ１等は期間を表している。ＶＤＤはＶＤＤ線の電圧の変化を表している。ここでは、回路１１１のパワーゲーティングを行うこととする。Ｔ６はパワーゲーティング期間である。パワーゲーティングを行う場合は、例えば、ＶＤＤ線への電圧の供給を制御するパワースイッチが設けられればよい。端子ＯＵＴ１は、信号ＯＥがＬレベル（ＴＧ５０がオフ）である期間は、ハイインピーダンス（Ｈｉ―Ｚ）である。
【００８７】
（Ｔ１：モードＡ１）
Ｔ１での回路１１１の動作モードは、モードＡ１である。回路１１１にＩＳＮＫ１の値を記憶する動作が行われる。具体的には、ノードＮ２にＩＳＮＫ１が流れているときのトランジスタＭＮ３のゲート電圧を、メモリ回路６２に記憶する動作が行われる。
【００８８】
まず、ＩＳＮＫ１を出力できる回路構成に回路１１１を設定する。信号ＣＭＮ１、ＣＭＰ１をＨレベルにして、トランジスタＭＷ２、ＭＷ１をオンにする。また、信号ＣＭＥ１をＨレベルにして、ＤＡＣ５１をアクティブにする。ＩＳＮＫ１の値を設定するための信号ＤＡ１を端子ＩＮ１に入力する。ＤＡＣ５１は、信号ＤＡ１の値に応じた大きさのＩＲＥＦ１を出力する。ここでは、Ｔ１でのＩＲＥＦ１をＩＡ１と呼ぶ。回路ＣＭ１はＩＡ１に比例するＩＳＮＫ１を出力する。
【００８９】
所定の期間、信号ＤＡ１をＤＡＣ５１に入力する。信号ＤＡ１の入力を停止する前に、信号ＣＭＮ１をＬレベルにして、トランジスタＭＷ２をオフにする。これにより、トランジスタＭＮ３にＩＳＮＫ１が流れているときのトランジスタＭＮ３のゲート電圧（ＶＧＮ３）が、メモリ回路６２に書き込まれる。
【００９０】
（Ｔ２：モードＡ２）
モードＡ１を実行した後、モードＡ２を実行する。回路１１１にＩＳＲＣ１の値を記憶する動作が行われる。具体的には、ＩＳＲＣ１を出力できる回路構成に回路ＣＭ１を設定するため、回路ＣＭ１がＩＳＲＣ１を出力しているときのトランジスタＭＰ２のゲート電圧（ＶＧＡ２）をメモリ回路６１に記憶する。
【００９１】
ＤＡＣ５１に信号ＤＡ２を入力する。ＤＡＣ５１は信号ＤＡ２の値に応じた大きさのＩＲＥＦ１を出力する。ここでは、Ｔ２でのＩＲＥＦ１をＩＡ２と呼ぶ。回路ＣＭ１はＩＡ２に比例するＩＳＲＣ１を出力する。所定の期間、信号ＤＡ２をＤＡＣ５１に入力する。信号ＤＡ２の入力を停止する前に、信号ＣＭＰ１をＬレベルにして、トランジスタＭＷ１をオフにする。これにより、トランジスタＭＰ２にＩＳＲＣ１が流れているときのトランジスタＭＰ２のゲート電圧が、メモリ回路６１に書き込まれる。
【００９２】
信号ＤＡ２の入力を停止し、信号ＣＭＥ１をＬレベルにする。ＤＡＣ５１は非アクティブとなる。トランジスタＭＰ４がオンとなり、ノードＮ１はＶＤＤに固定される。
【００９３】
（Ｔ３：スタンバイモード）
Ｔ３での回路１１１の動作モードはスタンバイモードである。回路１１１はスタンバイ状態になる。メモリ回路６１では、容量素子Ｃ１によってＶＧＡ２が保持され、メモリ回路６２では、容量素子Ｃ２によってＶＧＮ３が保持されている。Ｔ５、Ｔ７の動作モードもスタンバイモードであり、メモリ回路６１はＶＧＡ２を、メモリ回路６２はＶＧＮ３を保持している。
【００９４】
（Ｔ４：モードＡ３（出力モード））
Ｔ４での回路１１１の動作モードは、ＩＯＵＴを出力する出力モード（モードＡ３）である。信号ＯＥをＨレベルにして、ＴＧ５０をオンにする。ＩＳＲＣ１＞ＩＳＮＫ１であれば、回路１１１は端子ＯＵＴ１からソース電流（＋Ｉａ）を出力する。ＩＳＲＣ１＜ＩＳＮＫ１であれば、回路１１１は端子ＯＵＴ１からシンク電流（−Ｉａ）を出力する。＋Ｉａ＝＋｜ＩＳＲＣ１−ＩＳＮＫ１｜であり、−Ｉａ＝−｜ＩＳＲＣ１−ＩＳＮＫ１｜である。
【００９５】
回路ＣＭ１にＩＲＥＦ１を入力していなくても、回路１１１はＩＯＵＴを出力することができるため、回路１１１の動作時の消費電力を抑えることができる。
【００９６】
（Ｔ５：スタンバイモード）
信号ＯＥをＬレベルにしてＴＧ５０をオフにすることで、回路１１１は再びスタンバイ状態になる。
【００９７】
（Ｔ６：パワーゲーティング）
Ｔ６では、パワーゲーティングが行われる。パワースイッチをオフにして、ＶＤＤ線へのＶＤＤの供給を停止する。ＶＤＤ線の電圧は低下するため、回路１１１には、ＩＳＲＣ１、ＩＳＮＫ１が流れない。パワーゲーティングを行うことで回路１１１の待機電力を低減できる。Ｔ６では、ＤＡＣ５１への電源電圧の供給を停止してもよい。これによって回路１１１の待機電力をより効果的に低減できる。
【００９８】
（Ｔ７：電源復帰、スタンバイモード）
パワースイッチをオンにすることで、ＶＤＤ線は充電され、その電圧はＶＤＤに復帰する。回路ＣＭ１にＶＤＤが供給され、回路１１１はスタンバイ状態となる。
【００９９】
（Ｔ８：モードＡ３（出力モード））
信号ＯＥをＨレベルにして、ＴＧ５０をオンにすることで、回路１１１は、再び、端子ＯＵＴからソース電流（＋Ｉａ）あるいはシンク電流（−Ｉａ）を出力する。
【０１００】
トランジスタＭＷ１、ＭＷ２がワイドギャップ半導体を用いたトランジスタであることで、容量素子Ｃ１、Ｃ２からの電荷のリークを抑えることができる。そのため、メモリ回路６１、６２の書き換えを行うことなく、Ｔ４のときと同じＩＯＵＴを端子ＯＵＴ１から再度出力させることができる。つまり、ＩＯＵＴを変更する場合はモードＡ１、Ａ２を再度実行すればよく、その必要がない限りモードＡ１、Ａ２を実行する必要がない。
【０１０１】
＜＜回路１２１、１２２の動作例＞＞
図７を参照して、回路１２１、１２２の動作例を説明する。また、回路１２２は回路１２１と同様に動作するので、ここでは、回路１２１の動作例を説明し、回路１２２の動作例はこの説明を援用することとする。
【０１０２】
（Ｔ１：モードＡ１）
Ｔ１での回路１２１の動作モードは、モードＡ１である。回路１２１にＩＳＲＣ２の値を記憶する動作が行われる。具体的には、回路ＣＭ２がＩＳＲＣ２を出力しているときのトランジスタＭＰ３のゲート電圧を、メモリ回路６５に記憶する。
【０１０３】
信号ＣＭＰ２、ＣＭＮ２をＨレベルにして、トランジスタＭＷ５、ＭＷ４をオンにする。信号ＣＭＥ２をＨレベルにして、ＤＡＣ５２をアクティブ状態にする。ＩＳＲＣ２の値を設定するための信号ＤＢ１を端子ＩＮ２に入力する。ＤＡＣ５２は、信号ＤＢ１の値に応じた大きさのＩＲＥＦ２を出力する。ここでは、Ｔ１でのＩＲＥＦ２をＩＢ１と呼ぶ。回路ＣＭ２はＩＢ１に比例するＩＳＲＣ２を出力する。
【０１０４】
所定の期間、信号ＤＢ１をＤＡＣ５２に入力する。信号ＤＢ１の入力を停止する前に、信号ＣＭＰ２をＬレベルにして、トランジスタＭＷ５をオフにする。これにより、トランジスタＭＰ３にＩＳＲＣ２が流れているときのトランジスタＭＰ３のゲート電圧（ＶＧＰ３）がメモリ回路６５に書き込まれる。
【０１０５】
（Ｔ２：モードＡ２）
モードＡ１を実行した後、モードＡ２を実行する。回路１２１にＩＳＮＫ２の値を記憶する動作が行われる。具体的には、回路ＣＭ２がＩＳＮＫ２を出力しているときのトランジスタＭＮ２のゲート電圧を、メモリ回路６４に記憶する。
【０１０６】
ＤＡＣ５２に信号ＤＢ２を入力する。ＤＡＣ５２は信号ＤＢ２の値に応じた大きさのＩＲＥＦ２を出力する。ここでは、Ｔ２でのＩＲＥＦ２をＩＢ２と呼ぶ。回路ＣＭ２はＩＢ２に比例するＩＳＮＫ２を出力する。所定の期間、信号ＤＢ２をＤＡＣ５２に入力する。信号ＤＢ２の入力を停止する前に、信号ＣＭＮ２をＬレベルにして、トランジスタＭＷ４をオフにする。これにより、ＩＳＮＫ２が流れているときのトランジスタＭＮ２のゲート電圧（ＶＧＮ２）が、メモリ回路６４に書き込まれる。
【０１０７】
信号ＤＢ２の入力を停止し、信号ＣＭＥ２をＬレベルにする。これにより、ＤＡＣ５２が非アクティブとなる。かつ、トランジスタＭＮ４がオンとなり、ノードＮ４はＶＳＳに固定される。
【０１０８】
（Ｔ３：スタンバイモード）
Ｔ３では、回路１２１はスタンバイ状態になる。メモリ回路６４では、容量素子Ｃ４によってＶＧＢ２が保持され、メモリ回路６５では、容量素子Ｃ５によってＶＧＰ３が保持されている。
【０１０９】
（Ｔ４：モードＡ３（出力モード））
Ｔ４では、回路１２１はＩＯＵＴを出力する。信号ＯＥをＨレベルにして、ＴＧ５０をオンにする。ＩＳＲＣ２＞ＩＳＮＫ２であれば、回路１２１は、端子ＯＵＴ２からソース電流（＋Ｉｂ）を出力する。ＩＳＲＣ２＜ＩＳＮＫ２であれば、回路１２１は、端子ＯＵＴ２からシンク電流（−Ｉｂ）を出力する。＋Ｉｂ＝＋｜ＩＳＲＣ２−ＩＳＮＫ２｜であり、−Ｉｂ＝−｜ＩＳＲＣ２−ＩＳＮＫ２｜である。回路ＣＭ２にＩＲＥＦ２を入力しなくとも、回路１２１はＩＯＵＴを出力することができるため、回路１２１の消費電力を抑えることができる。
【０１１０】
Ｔ５−Ｔ８での回路１２１の動作は、Ｔ５−Ｔ８での回路１１１の動作と同様なため、その説明を援用することとする。
【０１１１】
回路１１１、回路１１２において、トランジスタＭＰ１、ＭＰ２、ＭＮ３の飽和特性が良好でない場合は、複数の回路ＣＭ１、および複数のトランジスタＭＮ３を設け、それぞれをカスコード接続するとよい。そのような回路の一例を図８に示す。また、回路１２１、回路１２２において、トランジスタＭＮ１、ＭＮ２、ＭＰ３の飽和特性が良好でない場合は、複数の回路ＣＭ２を設け、それらをカスコード接続し、また、複数のトランジスタＭＰ３を設け、それらをカスコード接続するとよい。そのような回路の一例を図９に示す。
【０１１２】
＜＜回路１１３＞＞
図８に示す回路１１３は、回路１１１の変形例であり、回路１１１と同様に動作する。回路１１３は、３つの回路ＣＭ１、３つのメモリ回路６１、３つのトランジスタＭＮ３、３つのメモリ回路６２、端子ＩＮ１、端子ＯＵＴ１、ＴＧ５０、ＤＡＣ５１、トランジスタＭＰ４を有する。３つの回路ＣＭ１はカスコード接続されている。各回路ＣＭ１に対してメモリ回路６１が設けられている。３つのトランジスタＭＮ３はカスコード接続されている。各トランジスタＭＮ３に対してメモリ回路６２が設けられている。
【０１１３】
＜＜回路１２３＞＞
図９に示す回路１２３は回路１２２の変形例であり、回路１２２と同様に動作する。回路１２３は、３つの回路ＣＭ２、３つのメモリ回路６６、３つのトランジスタＭＰ３、３つのメモリ回路６５、端子ＩＮ２、端子ＯＵＴ２、ＴＧ５０、ＤＡＣ５２、トランジスタＭＮ４を有する。３の回路ＣＭ２はカスコード接続されており、各回路ＣＭ２に対してメモリ回路６６が設けられている。３つのトランジスタＭＰ３はカスコード接続されており、各トランジスタＭＰ３に対してメモリ回路６５が設けられている。
【０１１４】
上掲した回路１０１、１０２等の回路は、可変電流ソース回路と可変電流シンク回路の双方の機能を持つ回路であり、例えば、可変電流ソース／シンク回路と呼ぶことができる。これらの回路は、電流信号を処理する各種のアナログ回路に適用できる。ここでは、一例として、乗算回路について説明する。
【０１１５】
＜乗算回路＞
図１０は乗算回路の構成例を示す回路図である。図１０に示す乗算回路１３０は、入力端子から入力される電流と定数との掛け算を行う機能を有する。乗算回路１３０は、入力端子（端子ＩＮ）、出力端子（端子ＯＵＴ）、乗算回路１４０、回路１１１を有する。
【０１１６】
回路１１１は、乗算回路１４０が演算に用いる定数に対応する電流を生成するために設けられている。ＩＹは回路１１１で生成された電流である。ＩＹは乗算回路１４０に入力される。ここではＩＹの生成用回路に回路１１１を用いたが、回路１１２、１１３、１２１−１２３を用いてもよい。
【０１１７】
乗算回路１４０は電流モード乗算回路（電流乗算回路とも呼ぶ）であり、２の入力端子（端子Ｐ１、Ｐ２）および１つの出力端子（端子Ｐ３）を有する。端子Ｐ１は端子ＩＮに電気的に接続され、ＩＸが入力される。端子Ｐ２は回路１１１の出力端子と電気的に接続され、ＩＹが入力される。端子Ｐ３は端子ＯＵＴに電気的に接続されている。乗算回路１３０は、端子Ｐ１の入力電流（ＩＸ）と端子Ｐ２の入力電流（ＩＹ）との掛け算を行い、ＩＹＸ＝ＩＹ  ×  ＩＸを生成する。ＩＹＸは乗算回路１４０の出力電流である。ＩＸは、ソース電流でもよいし、シンク電流であってもよい。たとえば、ＩＸがソース電流のときＩＸの値は正であり、ＩＸがシンク電流であるときＩＸの値は負であるとすればよい。これはＩＹについても同様である。
【０１１８】
図１０の例では、乗算回路１３０の演算部に電流モード乗算回路を適用したが、端子ＩＮの入力が電圧である場合は、この演算部に入力電圧と入力電流とを乗算する機能を有する乗算回路を用いればよい。
【０１１９】
また、乗算を行う乗算演算部と、乗算演算部の出力を累積する累積演算部とを組み合わせることで、積和演算回路を構成することができる。乗算演算部に乗算回路１３０を適用すればよい。信号処理では、乗算と乗算結果を累積する積和演算は主要な演算である。そのため、乗算回路１３０は様々な分野の信号処理回路に適用される。以下に、乗算回路１３０を備えた信号処理回路、およびこれを備えたシステム等について説明する。例えば、乗算回路１３０は、映像配信システムを構成する半導体装置に組み込まれる。ここでは映像配信システムの一例として、ＴＶ（テレビジョン）放送システムを例示する。
【０１２０】
＜＜放送システム＞＞
図１１は、放送システムの構成例を模式的に示すブロック図である。放送システム２００は、カメラ２１０、送信装置２１５、受信装置２２０および表示装置２２５を有する。カメラ２１０はイメージセンサ２１１および画像処理装置２１２を有する。送信装置２１５は、エンコーダ２１６および変調器２１７を有する。受信装置２２０は、復調器２２１およびデコーダ２２２を有する。表示装置２２５は、画像処理装置２２６および表示部２２７を有する。
【０１２１】
カメラ２１０が８Ｋ映像を撮影が可能である場合、イメージセンサ２１１は、８Ｋのカラー画像を撮像可能な画素数を有する。例えば、１画素が１つの赤用（Ｒ）サブ画素、２つの緑用（Ｇ）サブ画素、および１つの青用（Ｂ）サブ画素でなる場合、イメージセンサ２１１は、７６８０×４３２０×４［Ｒ、Ｇ＋Ｇ、Ｂ］の画素を有する。
【０１２２】
イメージセンサ２１１は未加工のＲａｗデータ２４０を生成する。画像処理装置２１２は、Ｒａｗデータ２４０に画像処理（ノイズ除去、補間処理など）を施し、映像データ２４１を生成する。映像データ２４１は送信装置２１５に出力される。
【０１２３】
送信装置２１５は、映像データ２４１を処理して、放送帯域に適合する放送信号（搬送波）２４３を生成する。送信するデータ量を減らすために、エンコーダ２１６は映像データを処理し、符号化データ２４２を生成する。エンコーダ２１６は、映像データ２４１を符号化する処理、映像データ２４１に放送制御用データ（例えば認証用のデータ）を付加する処理、暗号化処理、スクランブル処理（スペクトラム拡散のためのデータ並び替え処理）等を行う。
【０１２４】
変調器２１７は符号化データ２４２をＩＱ変調（直交位相振幅変調）することで、放送信号２４３を生成し、出力する。放送信号２４３は、Ｉ（同位相）成分とＱ（直交位相）成分の情報を持つ複合信号である。ＴＶ放送局は、映像データ２４１の取得、および放送信号２４３の供給を担う。
【０１２５】
放送信号２４３は受信装置２２０で受信される。受信装置２２０は、放送信号２４３を表示装置２２５で表示可能な映像データ２４４に変換する機能を有する。復調器２２１は、放送信号２４３を復調して、Ｉ信号、Ｑ信号の２つのアナログ信号に分解する。
【０１２６】
デコーダ２２２は、Ｉ信号およびＱ信号をデジタル信号に変換する機能を有する。また、デコーダ２２２は、デジタル信号に対して、各種の処理を実行し、データストリームを生成する。この処理には、フレーム分離、ＬＤＰＣ（Ｌｏｗ  Ｄｅｎｓｉｔｙ  Ｐａｒｉｔｙ  Ｃｈｅｃｋ）符号の復号、放送制御用データの分離、デスクランブル処理等がある。デコーダ２２２は、データストリームを復号化し、映像データ２４４を生成する。
【０１２７】
映像データ２４４は、表示装置２２５の画像処理装置２２６に入力される。画像処理装置２２６は、映像データ２４４を処理し、表示部２２７に入力可能なデータ信号２４５を生成する。画像処理装置２２６での処理は、画像処理（ガンマ処理）、デジタルーアナログ変換処理等がある。データ信号２４５が入力されることで、表示部２２７は表示を行う。
【０１２８】
例えば、エンコーダ２１６、デコーダ２２２等は、専用ＩＣやプロセッサ（例えば、ＧＰＵ、ＣＰＵ）等を組み合わせて構成することができる。また、デコーダ２２２を１つの専用ＩＣチップに集積化することもできる。
【０１２９】
例えば、カメラ２１０にエンコーダ２１６を組み込んでもよい。あるいは、エンコーダ２１６の一部の機能をカメラ２１０に持たせるため、その機能を備えた回路をカメラ２１０に組み込んでもよい。例えば、映像データ２４１を符号化するためのＤＣＴ回路２１６ａ等をカメラ２１０に組みこむことができる。
【０１３０】
また、図１１では受信装置２２０と表示装置２２５とは独立した電子機器として記載されているが、これに限定されない、例えば、受信装置２２０と表示装置２２５とが組み込まれた電子機器、デコーダ２２２と表示装置２２５とが組み込まれた電子機器も放送システム２００に適用することができる。このような電子機器にはテレビジョン装置、スマートフォン、タブレット型情報端末等が挙げられる。
【０１３１】
エンコーダ２１６が行うデータの圧縮処理、またはデコーダ２２２が行うデータの伸長処理の具体的な処理には、画面内（フレーム内）予測、画面間（フレーム間）予測、直交変換（ＤＣＴ：離散コサイン変換、ＤＳＴ：離散サイン変換）、可変長符号化、などがある。なお、離散コサイン変換と逆離散コサイン変換とは、被変換データと変換後データとの関係が入れ替わるのみで、等価な演算で実現できる。そのため、離散コサイン変換と逆離散コサイン変換を含めて離散コサイン変換と呼ぶ場合がある。同様に、離散サイン変換と逆離散サイン変換を含めて離散サイン変換と呼ぶ場合がある。
【０１３２】
例えば、エンコーダ２１６は、これらの信号処理を実行するための専用回路を設けられており、例えば、エンコーダ２１６にはＤＣＴを実行するためのＤＣＴ回路２１６ａを有する。同様に、デコーダ２２２はＤＣＴ回路２２２ａを有する。乗算回路１３０はＤＣＴ回路２１６ａに適用することができる。同様に、乗算回路１３０はＤＣＴ回路２２２ａに適用することができる。
【０１３３】
例えば、２次元離散コサイン変換（２Ｄ−ＤＣＴ）は、式（ｆ１）で計算される。式（ｆ１）において、Ｃ、Ｘ、Ｚは正方行列である。通常、行列Ｃの列と行の要素数は２のべき乗である。行列Ｘ、Ｚも同様である。行列Ｘは、処理対象となるデータを要素とする行列である。行列Ｃは、係数を要素とするＤＣＴ行列である。行列Ｚは、ＤＣＴによって得られた係数を要素とするＤＣＴ係数行列である。例えば、２Ｄ−ＤＣＴ（４×４）の場合は、式（ｆ１）は式（ｆ２）で表される。式（ｆ２）において、ａ、ｂ、ｃは正の実数である。ＭＰＥＧ−Ｈ  ＨＥＶＣ規格では、ブロックサイズの異なる（４×４、８×８、１６×１６、３２×３２）２Ｄ−ＤＣＴが行われる。
【０１３４】
【数１】
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【０１３５】
例えば、乗算回路１３０は行列Ｃと行列Ｘの積ＣＸを計算するために用いることができる。具体的には、乗算回路１３０は、ＣｉｊＸｊｋを計算することができる。Ｃｉｊは行列Ｃの要素を表し、Ｘｊｋは行列Ｘの要素を表す。乗算回路１３０は定数と信号の掛け算を行うのに好適である。ここでは、Ｃｉｊは定数であり、Ｘｊｋは変数である。そのため、乗算回路１３０内の回路１１１でＣｉｊに相当する電流ＩＹを生成し、Ｘｊｋに相当するＩＸを外部で生成し、乗算回路１３０に入力すればよい。Ｃｉｊが同じ値であれば、回路１１１のメモリ回路６１、６２の書き換え動作は必要ないため、乗算回路１３０を用いることで、ＤＣＴ回路２１６ａ、２２２ａの処理速度を高めることができ、また、これらの消費電力を低減することができる。
【０１３６】
〔実施の形態２〕
本実施の形態では、電子部品の作製方法、構成例を説明する。さらに、電子部品を具備する電子機器等について説明する。
【０１３７】
＜＜電子部品の作製方法例＞＞
図１２Ａは電子部品の作製方法例を示すフローチャートである。電子部品は、トランジスタ等のデバイスの製造工程（前工程）、および組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。図１２Ａは後工程の一例を示す。図１２Ａの後工程を経て完成した電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージとも呼ばれる。電子部品は、端子取り出し方向や、端子の形状等に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。
【０１３８】
まず、前工程を行い、素子基板を完成する（ステップＳ１）。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０１３９】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。
【０１４０】
＜＜電子部品の構成例＞＞
図１２Ｂは電子部品の斜視模式図である。一例として、図１２ＢはＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図１２Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、実施の形態１の電流生成回路や、乗算回路が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続される。完成した回路基板７００４は、電子機器に搭載される。
【０１４１】
電子部品７０００は、例えば、各種のプロセッサに用いることができる。具体的には、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡、車載用電子機器等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。
【０１４２】
その他に、電子部品７０００を用いることができる電子機器には、スマートフォン、携帯電話、携帯型を含むゲーム機、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル情報端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、腕時計型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、テレビジョン放送受信用チューナ、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。このような電子機器の具体例を図１３に示す。
【０１４３】
図１３Ａに示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカー２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０１４４】
図１３Ｂに示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０１４５】
図１３Ｃに示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
【０１４６】
図１３Ｄに示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０１４７】
図１３Ｅにバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０１４８】
図１３Ｆに腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０１４９】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
【０１５０】
また、情報端末２９６０は、通信規格に準拠する近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０１５１】
図１３Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
【０１５２】
図１３Ｈは、自動車の構成の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。自動車２９８０に限らず、本実施の形態の電子部品は、船舶、航空機、２輪自動車にも組み込むことができる。
【０１５３】
〔実施の形態３〕
本実施の形態では、ＯＳトランジスタのデバイス構造等について説明する。
【０１５４】
＜＜トランジスタの構成例１＞＞
図１４Ａはトランジスタ５００の上面図である。図１４Ｂは、ｘ１１−ｘ１２線による図１４Ａの断面図であり、図１４Ｃは、ｙ１１−ｙ１２線による図１４Ａの断面図である。なお、ｘ１１−ｘ１２線の方向をトランジスタ５００のチャネル長方向と呼び、ｙ１１−ｙ１２線の方向をトランジスタ５００のチャネル幅方向と呼ぶ場合がある。なお、図１４Ａでは、図の明瞭化のために一部の要素を省いて図示している。図１６Ａ等の上面図も図１４Ａと同様である。
【０１５５】
トランジスタ５００は基板５１０上に形成されている。トランジスタ５００は、絶縁層５１１−５１７、導電層５２１−５２４、金属酸化物層５３１―５３３を有する。これらの層は、単層でも積層でもよい。ここでは、金属酸化物層５３１−５３３をまとめて、金属酸化物層５３０と呼称する場合がある。
【０１５６】
導電層５２２はバックゲート電極を構成し、導電層５２１はトランジスタ５００のゲート電極（フロントゲート電極）を構成する。導電層５２１のゲート電極を構成している領域は、絶縁層５１６に形成された開口部を埋めるように自己整合的に形成される。導電層５２３、５２４は、それぞれ、ソース電極又はドレイン電極を構成する。例えば、導電層５２３を積層構造とする場合、金属酸化物層５３２と接する層は、他の層よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電層５２３の導電率の低下を防ぐことが可能になる。導電層５２４についても同様である。
【０１５７】
金属酸化物層５３２は半導体であり、チャネル形成領域が設けられている。金属酸化物層５３１と金属酸化物層５３２とで金属酸化物の積層が形成される。積層において、導電層５２３に接する領域５３５、および導電層５２４に接する領域５３６は、他の領域よりも抵抗率が低くなる。領域５３５が存在することで、積層と導電層５２３との間のコンタクト抵抗を低減させることが可能になる。同様に、領域５３６が存在することで、積層と導電層５２４との間のコンタクト抵抗を低減させることが可能になる。
【０１５８】
絶縁層５１１−５１７はパッシベーション層、または層間絶縁層を構成する。特に、絶縁層５１１は、トランジスタ５００の下地絶縁層を構成する。特に、絶縁層５１５はゲート絶縁層を構成する。特に、絶縁層５１３は電荷蓄積層を構成する。
【０１５９】
図１４Ｃに示すように、金属酸化物層５３２の側面は、導電層５２１に囲まれている。このようなデバイス構造をとることで、導電層５２１（ゲート電極）の電界によって、金属酸化物層５３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体（特に、チャネル形成領域）を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造トランジスタは、金属酸化物層５３２の全体（バルク）にチャネルが形成される。よってｓ−ｃｈａｎｎｅｌ構造トランジスタは、ソース−ドレイン間に大電流を流すことができるため、良好なオン電流特性を有する。また、ｓ−ｃｈａｎｎｅｌ構造はトランジスタの微細化に適した構造である。よって、ｓ−ｃｈａｎｎｅｌ構造トランジスタは、高いオン電流が得られるため、プロセッサや、記憶装置等など微細化されたトランジスタが要求される半導体装置に適している。
【０１６０】
図１５Ａは、トランジスタ５００のチャネル形成領域の拡大図である。図１５Ａにおいて、導電層５２１の底面が、絶縁層５１５及び金属酸化物層５３３を介して、金属酸化物層５３２の上面と重なっている領域のチャネル長方向の長さを、幅ＬＧとする。幅ＬＧは、トランジスタ５００のゲート電極の線幅を表す。また、図１５Ａにおいて、導電層５２３と導電層５２４との間の長さを幅ＬＳＤとする。幅ＬＳＤは、トランジスタ５００のソース電極とドレイン電極との間の長さを表す。
【０１６１】
幅ＬＳＤは最小加工寸法で決定されることが多い。図１５Ａに示すように、幅ＬＧは、幅ＬＳＤよりも小さい。これは、トランジスタ５００のゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
【０１６２】
＜金属酸化物＞
金属酸化物層５３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物層５３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物層５３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせてもよい。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物層５３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１６３】
金属酸化物層５３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物層５３２は、例えば、インジウムを含まず亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などを用いてもよい。具体的には、亜鉛スズ酸化物、ガリウムスズ酸化物などを用いて金属酸化物層５３２を形成することもできる。
【０１６４】
金属酸化物層５３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物層５３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。金属酸化物層５３２には後述するＣＡＡＣ−ＯＳを用いることが好ましい。
【０１６５】
例えば、金属酸化物層５３１、５３３は、金属酸化物層５３２を構成する金属元素を少なくとも１種類含むことが好ましい。これにより、金属酸化物層５３１と金属酸化物層５３２との界面、および金属酸化物層５３２と金属酸化物層５３３との界面において、界面準位が形成されにくい。
【０１６６】
なお、金属酸化物層５３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物層５３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
【０１６７】
また、金属酸化物層５３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物層５３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物層５３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１６８】
また、金属酸化物層５３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物層５３３は、金属酸化物層５３１と同種の金属酸化物を用いてもよい。
【０１６９】
また、金属酸化物層５３１または金属酸化物層５３３がインジウムを含まなくてもよい場合がある。例えば、金属酸化物層５３１または金属酸化物層５３３が酸化ガリウムであってもよい。
【０１７０】
（エネルギーバンド構造）
図１５Ｂに示すエネルギーバンド構造図を用いて、金属酸化物層５３１―５３３の積層により構成される金属酸化物層５３０の機能およびその効果について説明する。図１５Ｂは、図１５Ａのｚ１−ｚ２線で示した部位のエネルギーバンド構造を示している。Ｅｃ５１４、Ｅｃ５３１、Ｅｃ５３２、Ｅｃ５３３、Ｅｃ５１５は、それぞれ、絶縁層５１４、金属酸化物層５３１、金属酸化物層５３２、金属酸化物層５３３、絶縁層５１５の伝導帯下端のエネルギーを示している。
【０１７１】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０１７２】
絶縁層５１４、５１５は絶縁体であるため、Ｅｃ５１４およびＥｃ５１５は、Ｅｃ５３１、Ｅｃ５３２、およびＥｃ５３３よりも真空準位に近い（電子親和力が小さい）。
【０１７３】
金属酸化物層５３２は、金属酸化物層５３１および金属酸化物層５３３よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物層５３２の電子親和力は、金属酸化物層５３１よりも０．０７ｅＶ以上１．３ｅＶ以下大きいとよい。金属酸化物層５３２と金属酸化物層５３１の電子親和力の差は０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がより好ましい。金属酸化物層５３２と金属酸化物層５３３の電子親和力の差も同様である。
【０１７４】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層５３３はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７５】
トランジスタ５００にゲート電圧を印加すると、金属酸化物層５３０において、電子親和力のより大きい金属酸化物層５３２にチャネルが形成される。このとき、電子は、金属酸化物層５３１、５３３の中ではなく、金属酸化物層５３２の中を主として移動する。そのため、金属酸化物層５３１と絶縁層５１４との界面、あるいは、金属酸化物層５３３と絶縁層５１５との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ５００のオン電流にはほとんど影響を与えない。トランジスタ５００において、金属酸化物層５３１、５３３は絶縁物のように機能する。
【０１７６】
金属酸化物層５３１と金属酸化物層５３２と間には、金属酸化物層５３１と金属酸化物層５３２との混合領域が存在する場合がある。また、金属酸化物層５３２と金属酸化物層５３３と間には、金属酸化物層５３２と金属酸化物層５３３との混合領域が存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物層５３１−５３３の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１７７】
金属酸化物層５３１と金属酸化物層５３２との界面、あるいは、金属酸化物層５３２と金属酸化物層５３３との界面は、上述したように界面準位密度が小さいため、金属酸化物層５３２中で電子の移動が阻害されることが少ないので、トランジスタ５００のオン電流を高くすることが可能になる。
【０１７８】
例えば、トランジスタ５００中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ５００のオン電流を高くするためには、例えば、金属酸化物層５３２の上面または下面（被形成面、ここでは金属酸化物層５３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
【０１７９】
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物層５３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層５３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０１８０】
例えば、金属酸化物層５３２のある深さにおいて、または、金属酸化物層５３２のある領域において、二次イオン質量分析（ＳＩＭＳ）法で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下である。
【０１８１】
金属酸化物層５３２の酸素欠損を低減するために、例えば、絶縁層５１４に含まれる過剰酸素を、金属酸化物層５３１を介して金属酸化物層５３２まで移動させる方法などがある。この場合、金属酸化物層５３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１８２】
金属酸化物層５３２の厚さは１ｎｍ以上２０ｎｍ以下とすることができる。金属酸化物層５３２の厚さはチャネル長に依存し、チャネル長が短いほど薄くでき、例えば１ｎｍ以上１５ｎｍ以下とすること、または１ｎｍ以上１０ｎｍ以下とすることができる。
【０１８３】
金属酸化物層５３１の厚さは５ｎｍ以上２００ｎｍ以下とすることができ、または、１０ｎｍ以上１２０ｎｍ以下、または２０ｎｍ以上１２０ｎｍ以下、または、４０ｎｍ以上８０ｎｍ以下とすることができる。金属酸化物層５３１は金属酸化物層５３２よりも厚いことが好ましい。金属酸化物層５３１を厚くすることで、隣接する絶縁体と金属酸化物層５３１との界面からチャネル形成領域までの距離を離すことができる。
【０１８４】
金属酸化物層５３３の厚さは１ｎｍ以上１００ｎｍ以下とすることができ、または、１ｎｍ以上５０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下とすることができる。また、トランジスタ５００のオン電流を高くするためには、金属酸化物層５３３は金属酸化物層５３１よりも薄い方が好ましい。
【０１８５】
例えば、金属酸化物層５３２と金属酸化物層５３１との間に、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。また、金属酸化物層５３２と金属酸化物層５３３との間に、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。
【０１８６】
また、金属酸化物層５３２の水素濃度を低減するために、金属酸化物層５３１および金属酸化物層５３３の水素濃度を低減すると好ましい。金属酸化物層５３１および金属酸化物層５３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物層５３２の窒素濃度を低減するために、金属酸化物層５３１および金属酸化物層５３３の窒素濃度を低減すると好ましい。金属酸化物層５３１および金属酸化物層５３３は、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。なお、窒素濃度はＳＩＭＳによる測定値である。
【０１８７】
金属酸化物層５３１−５３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【０１８８】
金属酸化物層５３１、５３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物層５３１、５３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
【０１８９】
図１４の例は金属酸化物層５３０が３層構造の例であるが、これに限定されない。例えば、金属酸化物層５３０を金属酸化物層５３１または金属酸化物層５３３のない２層構造とすることができる。または、金属酸化物層５３０の上、下、あるいは層中の少なくとも一箇所に、金属酸化物層５３１‐５３３として例示した金属酸化物の単層、または積層を設けて、ｍ層構造（ｍは３よりも大きな整数）とすることもできる。
【０１９０】
＜基板＞
基板５１０には、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板の構造はバルク型でも、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、例えば、黒鉛基板、金属基板、合金基板（例えば、ステンレス基板）、導電性樹脂基板、金属窒化物を有する基板、金属酸化物を有する基板などである。
【０１９１】
また、基板５１０に可撓性基板を用いてもよい。可撓性基板には、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などでなる基板である。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板５１０として好適である。また、基板５１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５１０は伸縮性を有してもよい。
【０１９２】
可撓性基板上にトランジスタを設ける方法には、（１）可撓性基板上にトランジスタを作製する方法、（２）非可撓性基板上にトランジスタを作製した後、トランジスタが形成されている素子層を非可撓性基板から分離し、素子層を可撓性基板に転置する方法がある。後者の方法を採用する場合には、非可撓性基板上に剥離層を形成し、剥離層上に素子層を作製するとよい。
【０１９３】
基板５１０と絶縁層５１１との間に、トランジスタが形成されている素子層が設けられていてもよい。
【０１９４】
＜バックゲート電極、ゲート電極、ソース電極、およびドレイン電極＞
導電層５２２−５２４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。
【０１９５】
特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。また、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪いにくい性質を持つ。そのため、貴金属を含む導電性酸化物は導電層５２３、５２４に用いられる材料に適している。
【０１９６】
＜低抵抗領域＞
領域５３５、５３６は、例えば、導電層５２３、５２４が、金属酸化物層５３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ５００の作製工程には、いくつかの加熱工程があることから、領域５３５、５３６には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域５３５、５３６に含まれるキャリア濃度が増加する。その結果、領域５３５、５３６が低抵抗化する。
【０１９７】
＜絶縁層＞
絶縁層５１１―５１７は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどでなる絶縁膜で形成することができる。絶縁層５１１−５１７に求められる特性に合わせて、材料や層構造を決定すればよい。
【０１９８】
なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１９９】
絶縁層５１４は、金属酸化物層５３０に酸素を供給できる絶縁物を含むことが好ましい。特に、加熱により一部の酸素が脱離する絶縁物を含むことが好ましい。絶縁層５１４から脱離した酸素は金属酸化物層５３０に供給され、金属酸化物層５３０の酸素欠損を低減することが可能となる。その結果、トランジスタ５００の電気特性の変動を抑制し、信頼性を高めることができる。
【０２００】
絶縁層５１４は、例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
【０２０１】
絶縁層５１４から金属酸化物層５３０に酸素を供給するため、絶縁層５１４は酸素を過剰に含有させればよい。そのため、例えば酸素雰囲気下にて絶縁層５１４の成膜を行えばよい。または、成膜後の絶縁層５１４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０２０２】
例えば、成膜後の絶縁層５１４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁層５１４の上面の平坦性を高めるために、絶縁層５１４を成膜した後、ＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２０３】
絶縁層５１３は、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁層５１３によって、絶縁層５１４に含まれる酸素が導電層５２２に含まれる金属と結びつくことを防いでいる。絶縁層５１３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁層５１３を設けることで、金属酸化物層５３０からの酸素の外部への拡散と、外部から金属酸化物層５３０への水素、水等の入り込みを防ぐことができる。絶縁層５１３は、例えば、窒化物、窒化酸化物、酸化物、または酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２０４】
絶縁層５１３は、電荷蓄積層を有していてもよい。この場合、絶縁層５１３に電子を注入することで、トランジスタ５００のしきい値電圧を制御することが可能になる。電荷蓄積層に適用できる絶縁物は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁物である。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルでなる絶縁層、またはこれらから選ばれた複数の絶縁層を積層すればよい。
【０２０５】
絶縁層５１５はゲート絶縁膜を構成するため、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁層５１５は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などで形成することが好ましい。
【０２０６】
絶縁層５１５は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物層５３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物層５３２に混入することを抑制することができる。
【０２０７】
例えば、絶縁層５１５は酸化シリコンまたは酸化窒化シリコンを金属酸化物層５３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させる場合がある。
【０２０８】
絶縁層５１６は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁層５１６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁層は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、絶縁層５１６は、絶縁層５１４と同様に、金属酸化物層５３０に酸素を供給する機能を持つことが好ましい。
【０２０９】
絶縁層５１７はパッシベーション層であり、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁層５１７を設けることで、金属酸化物層５３０からの酸素の外部への拡散と、外部から金属酸化物層５３０への水素、水等の入り込みを防ぐことができる。このようなパッシベーション機能を持つ絶縁層には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる層がある。酸化アルミニウム層は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１７に好適である。
【０２１０】
絶縁層５１７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁層５１４、５１６が含有する酸素が拡散し、金属酸化物層５３０に到達し、金属酸化物層５３０の酸素欠損を低減することが可能になる。第２の加熱処理において、絶縁層５１７は酸素が絶縁層５１７より上方に拡散することを防ぎ、絶縁層５１３は酸素が絶縁層５１３より下方に拡散することを防ぐので、金属酸化物層５３０に酸素を効率良く供給できる。
【０２１１】
なお、第２の加熱処理は、絶縁層５１４、５１６が含有する酸素が金属酸化物層５３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照することができる。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下であればよく、好ましくは４０℃以上１００℃以下である。これにより、絶縁層５１４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物層５３０は、絶縁層５１７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁層５１７として成膜することで、絶縁層５１４、５１６に酸素を添加してもよい。
【０２１２】
＜＜トランジスタの構成例２＞＞
図１６Ａはトランジスタ５０１の上面図である。図１６Ｂは図１６Ａのｘ１１−ｘ１２線断面図であり、図１６Ｃはｙ１１−ｙ１２線断面図である。トランジスタ５０１もトランジスタ５００等と同様にｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ５０１には、ゲート電極を構成する導電層５２１の側面に接して、絶縁層５１９が設けられている。絶縁層５１９はトランジスタ５０１のサイドウォール絶縁層を構成する。
【０２１３】
金属酸化物層５３０には、領域５４１−５４４が形成される。これらの領域は他の領域（典型的には、導電層５２１と重なる領域）よりも抵抗率が低い。領域５４１―５４４は、導電層５２１および絶縁層５１９をマスクに用いた不純物添加工程により、自己整合的に形成される。イオン注入装置、イオンドーピング装置、プラズマドーピング装置またはプラズマ処理装置などを用いて、金属酸化物層５３０へ希ガス元素（Ａｒ、Ｘｅ、Ｋｒ、Ｎｅ、Ｈｅ）を添加することで、領域５４１−５４４が形成される。添加する不純物は、水素、窒素、ホウ素、リン、ヒ素、タングステン、アルミニウムなどでもよい。領域５４１、５４２は領域５４３、５４４よりも抵抗率が低い領域である。
【０２１４】
＜＜トランジスタの構成例３＞＞
図１７にトランジスタの構成の一例を示す。図１７Ａはトランジスタ５０２の構成の一例を示す上面図である。図１７Ｂは、図１７Ａのｘ１１−ｘ１２線断面図であり、図１７Ｃはｙ１１−ｙ１２線断面図であり、図１７Ｄはｙ１３−ｙ１４線断面図である。
【０２１５】
金属酸化物層５３３は、金属酸化物層５３１、５３２、および導電層５２３、５２４を覆うように形成されている。絶縁層５１５は金属酸化物層５３３を覆っている。ここでは、金属酸化物層５３３と絶縁層５１５は同じマスクを用いてエッチングされている。
【０２１６】
トランジスタ５０２もトランジスタ５００と同様に、ｓ−ｃｈａｎｎｅｌ構造トランジスタである。トランジスタ５００は、絶縁層５１６の開口部を埋めるように金属酸化物層５３３、絶縁層５１５、導電層５２１が形成されているのに対して、トランジスタ５０２は絶縁層５１６を有していない。絶縁層５１６の開口部によってトランジスタ５００のゲート電極は自己整合的に形成されるため、トランジスタ５００の方が微細化に適している。また、導電層５２１の寄生容量もトランジスタ５００の方がトランジスタ５０２よりも小さくすることができる。
【０２１７】
導電層５２３、５２４は、金属酸化物層５３１と金属酸化物層５３２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５２３、５２４は、金属酸化物層５３１、５３２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物層５３１、５３２、導電層５２３、５２４を作製することができる。金属酸化物層５３１、５３２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。ハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物層５３１、５３２の積層を形成する。次に、ハードマスクをエッチングして、導電層５２３、５２４を形成する。
【０２１８】
（変形例）
トランジスタ５００−５０２は、電荷蓄積層（絶縁層５１３）を設けない構造とすることができる。あるいは、トランジスタ５００−５０２は、バックゲート電極（導電層５２２）を設けない構造とすることできる。この場合、絶縁層５１２、５１３を設けなくてもよい。
【０２１９】
〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとを積層したデバイス構造を持つ半導体装置について説明する。ここでは、一例として、実施の形態１の電流生成回路のデバイス構造を示す。
【０２２０】
図１８Ａ、図１８Ｂは回路１１１のデバイス構造を示す断面図であり、代表的に、トランジスタＭＮ３、ＭＷ２および容量素子Ｃ２を示している。図１８Ａは、回路１１１を構成するトランジスタのチャネル長方向の断面図であり、図１８Ｂは、トランジスタのチャネル幅方向の断面図である。なお、図１８Ａ、図１８Ｂは回路１１１のデバイス構造を示すものであり、回路１１１を構成するトランジスタの向きは、図示の通りではない場合がある。
【０２２１】
回路１１１は、下から順に、層７８１乃至７８９を有する。層７８１は、基板７００と、基板７００に形成されたトランジスタＭＮ３と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。層７８１はトランジスタＭＮ３等のＳｉトランジスタが形成される素子層である。
【０２２２】
基板７００は、基板５１０と同様の基板を選択できる。基板７００は、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などである。また、基板７００は、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどでもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。ここでは、基板７００に単結晶シリコンウエハを用いた例を示している。
【０２２３】
図１９に、トランジスタＭＮ３の構成例を示す。図１９ＡはトランジスタＭＮ３のチャネル長方向の断面図を示し、図１９ＢはトランジスタＭＮ３のチャネル幅方向の断面図を示している。トランジスタＭＮ３は、ウェル７９２に設けられたチャネル形成領域７９３と、低濃度不純物領域７９４及び高濃度不純物領域７９５（これらを合わせて単に不純物領域と呼ぶ。）と、該不純物領域に接して設けられた導電性領域７９６と、チャネル形成領域７９３上に設けられたゲート絶縁層７９７と、ゲート絶縁層７９７上に設けられたゲート電極７９０と、ゲート電極７９０の側面に設けられた側壁絶縁層７９８、７９９を有する。導電性領域７９６には、金属シリサイド等を用いてもよい。
【０２２４】
トランジスタＭＮ３のチャネル形成領域７９３は凸形状を有し、その側面及び上面に沿ってゲート絶縁層７９７及びゲート電極７９０が設けられている。このようなデバイス構造をもつトランジスタはＦＩＮ型トランジスタと呼ばれている。ここでは、基板７００の一部を加工して、凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【０２２５】
なお、トランジスタＭＮ３は、ＦＩＮ型トランジスタに限定されない。例えば、図１９Ｃ、図１９Ｄに示すようなプレーナー型トランジスタでもよい。図１９ＣはトランジスタＭＮ３のチャネル長方向の断面図であり、図１９ＤはトランジスタＭＮ３のチャネル幅方向の断面図である。
【０２２６】
層７８２は、配線７３０、７３１などの複数の配線を有する。層７８３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）とを有する。ここでは、トランジスタＭＷ２はトランジスタ５００（図１４）と同様のデバイス構造を有する。
【０２２７】
層７８４は、トランジスタＭＷ２と、プラグ７１４などの複数のプラグとを有する。層７８４は、トランジスタＭＷ２等のＯＳトランジスタが形成されている素子層である。
【０２２８】
層７８５は、配線７３２、７３３などの複数の配線を有する。層７８６は、プラグ７１６などの複数のプラグ、および複数の配線（図示せず）を有する。層７８７は、配線７３４などの複数の配線を有する。層７８８は、容量素子Ｃ２、およびプラグ７１７などの複数のプラグを有する。層７８８は回路１１１の容量素子Ｃ１、Ｃ２が形成される素子層である。容量素子Ｃ２は電極７５１、電極７５２および絶縁層７５３を有する。容量素子Ｃ１は容量素子Ｃ２と同様のデバイス構造である。層７８９は、配線７３５などの複数の配線を有する。
【０２２９】
配線７３０―７３５、及び、プラグ７１０―７１４、７１６、７１７には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２３０】
図１８において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。
【０２３１】
〔実施の形態５〕
本実施の形態は、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体には、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体等がある。別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体には、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳ等がある。
【０２３２】
一般的に、非晶質構造は、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない等といわれている。すなわち、安定な酸化物半導体は、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼べず、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体は、完全な非晶質酸化物半導体と呼べない。ａ−ｌｉｋｅ  ＯＳは等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは物性的に非晶質酸化物半導体に近い。
【０２３３】
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０２３４】
（ＸＲＤ）
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークがＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０２３５】
ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても明瞭なピークが観察されない。単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属される６本のピークが観察される。従って、ＸＲＤを用いた構造解析によって、ＣＡＡＣ−ＯＳはａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２３６】
（電子回折）
例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが現れる。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれる結晶部のａ軸およびｂ軸は配向性を有さないことが確認できる。
【０２３７】
（高分解能ＴＥＭ像）
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像であっても結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いることが好ましい。ここでは、球面収差補正機能を用いた高分解能ＴＥＭ像を、Ｃｓ補正高分解能ＴＥＭ像と呼ぶ。
【０２３８】
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像によって、金属原子が層状に配列している領域である結晶部を確認することができる。大きさが１ｎｍ以上の結晶部や、３ｎｍ以上の結晶部があることが確認されている。したがって、結晶部を、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。結晶部は、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２３９】
試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を画像処理することで、結晶部が六角形状であることが確認できる。なお、結晶部の形状は、正六角形状とは限らず、非正六角形状である場合が多い。なお、画像処理の方法は次の以下のとおりである。
【０２４０】
Ｃｓ補正高分解能ＴＥＭ像を高速フーリエ（ＦＦＴ）変換処理することでＦＦＴ像を取得する。取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。マスク処理したＦＦＴ像を逆高速フーリエ変換（ＩＦＦＴ）処理して、像（ＦＦＴフィルタリング像）を取得する。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であるため、格子配列を示している。
【０２４１】
取得したＦＦＴフィルタリング像からは、明確な結晶粒界は確認されていない。歪んだ六角形の結晶部が存在するのは、格子配列を歪ませることによって結晶粒界の形成を抑制しているためであることがわかる。これは、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、ＣＡＡＣ−ＯＳは歪みを許容することができるためと考えられる。
【０２４２】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０２４３】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。
【０２４４】
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素等がある。例えば、シリコン等の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケル等の重金属、アルゴン、二酸化炭素等は、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２４５】
酸化物半導体が不純物や欠陥を有する場合、光や熱等によって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２４６】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２４７】
＜ｎｃ−ＯＳ＞
（ＸＲＤ）
例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターンが観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０２４８】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０２４９】
（高分解能ＴＥＭ像）
ｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像では、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを確認することができる。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。高分解能ＴＥＭ像では、ｎｃ−ＯＳの結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおける結晶部と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２５０】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２５１】
ｎｃ−ＯＳの構造は、非晶質酸化物半導体よりも規則性が高い。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られないため、ｎｃ−ＯＳはＣＡＡＣ−ＯＳと比べて欠陥準位密度が高い。
【０２５２】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。例えば、ａ−ｌｉｋｅ  ＯＳの構造の規則性は、ｎｃ−ＯＳよりも低いが、非晶質酸化物半導体よりも高い。ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造である。また、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度が低い。これは、ａ−ｌｉｋｅ  ＯＳが鬆（低密度領域）を有するためである。鬆は高分解能断面ＴＥＭ像によって確認することができる。
【０２５３】
ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。密度が単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２５４】
例えば、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体の場合、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満であり、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２５５】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。例えば、組成の異なる単結晶を組み合わせる割合を踏まえて、これら単結晶の密度の加重平均を算出すればよい。なお、可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。
【０２５６】
以上のように、酸化物半導体は様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタ等の半導体デバイスに用いられる酸化物半導体膜は、例えば、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、ａ−ｌｉｋｅ  ＯＳ、または非晶質酸化物半導体でなる単層膜でもよいし、異なる構造の酸化物半導体で構成される積層膜であってもよい。
【０２５７】
以下に、本明細書等に関する事項を示す。本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【０２５８】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【０２５９】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、接地電位（ＧＮＤ）と記載されていても、必ずしも０Ｖを意味しない場合もある。
【０２６０】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２６１】
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２６２】
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【符号の説明】
【０２６３】
ａ１：ノード、ａ２：ノード、ａ３：ノード、ａ４：ノード、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｃ４：容量素子、Ｃ５：容量素子、Ｃ６：容量素子、Ｃ３０：容量素子、ＣＭ１：カレントミラー回路（回路）、ＣＭ２：カレントミラー回路（回路）、ＣＭＥ１：信号、ＣＭＥ２：信号、ＣＭＥＢ２：信号、ＣＭＮ１：信号、ＣＭＮ２：信号、ＣＭＰ１：信号、ＣＭＰ２：信号、ＤＡ１：信号、ＤＡ２：信号、ＤＢ１：信号、ＤＢ２：信号、ＥＮ１：信号、ＩＮ：端子、ＩＮ１：端子、ＩＮ２：端子、Ｍ３１：トランジスタ、Ｍ３２：トランジスタ、Ｍ３３：トランジスタ、ＭＮ１：トランジスタ、ＭＮ２：トランジスタ、ＭＮ３：トランジスタ、ＭＮ４：トランジスタ、ＭＰ１：トランジスタ、ＭＰ２：トランジスタ、ＭＰ３：トランジスタ、ＭＰ４：トランジスタ、ＭＷ１：トランジスタ、ＭＷ２：トランジスタ、ＭＷ３：トランジスタ、ＭＷ４：トランジスタ、ＭＷ５：トランジスタ、ＭＷ６：トランジスタ、Ｎ１：ノード、Ｎ２：ノード、Ｎ４：ノード、Ｎ５：ノード、ＯＥ：信号、ＯＥＢ：信号、ＯＵＴ：端子、ＯＵＴ１：端子、ＯＵＴ２：端子、Ｐ１：端子、Ｐ２：端子、Ｐ３：端子、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＷＥ１：信号、ＷＥ２：信号、
１０：スイッチ、２０：メモリ回路、２１：メモリ回路、２２：メモリ回路、２３：メモリ回路、２４：メモリ回路、３０：メモリ回路、３１：メモリ回路、３２：メモリ回路、３３：メモリ回路、３５：スイッチ、５０：トランスミッションゲート（ＴＧ）、５１：デジタルーアナログ変換回路（ＤＡＣ）、５２：デジタルーアナログ変換回路（ＤＡＣ）、６０：配線、６１：メモリ回路、６２：メモリ回路、６３：メモリ回路、６４：メモリ回路、６５：メモリ回路、６６：メモリ回路、１０１：回路、１０２：回路、１１１：回路、１１２：回路、１１３：回路、１２１：回路、１２２：回路、１２３：回路、１３０：乗算回路、１４０：乗算回路、１４１：乗算回路、
２００：放送システム、２１０：カメラ、２１１：イメージセンサ、２１２：画像処理装置、２１５：送信装置、２１６：エンコーダ、２１６ａ：ＤＣＴ回路、２１７：変調器、２２０：受信装置、２２１：復調器、２２２：デコーダ、２２２ａ：ＤＣＴ回路、２２５：表示装置、２２６：画像処理装置、２２７：表示部、２４０：Ｒａｗデータ、２４１：映像データ、２４２：符号化データ、２４３：放送信号、２４４：映像データ、２４５：データ信号、
５００：トランジスタ、５０１：トランジスタ、５０２：トランジスタ、５１０：基板、５１１：絶縁層、５１２：絶縁層、５１３：絶縁層、５１４：絶縁層、５１５：絶縁層、５１６：絶縁層、５１７：絶縁層、５１９：絶縁層、５２１：導電層、５２２：導電層、５２３：導電層、５２４：導電層、５３０：金属酸化物層、５３１：金属酸化物層、５３２：金属酸化物層、５３３：金属酸化物層、５３５：領域、５３６：領域、５４１：領域、５４２：領域、５４３：領域、５４４：領域、
７００：基板、７０１：素子分離層、７０２：絶縁層、７０４：絶縁層、７０５：絶縁層、７１０：プラグ、７１１：プラグ、７１２：プラグ、７１３：プラグ、７１４：プラグ、７１５：プラグ、７１６：プラグ、７１７：プラグ、７３０：配線、７３１：配線、７３２：配線、７３３：配線、７３４：配線、７３５：配線、７５１：電極、７５２：電極、７５３：絶縁層、７８１：層、７８２：層、７８３：層、７８４：層、７８５：層、７８６：層、７８７：層、７８８：層、７８９：層、７９０：ゲート電極、７９２：ウェル、７９３：チャネル形成領域、７９４：低濃度不純物領域、７９５：高濃度不純物領域、７９６：導電性領域、７９７：ゲート絶縁層、７９８：側壁絶縁層、７９９：側壁絶縁層、
２９００：携帯型ゲーム機、２９０１：筐体、２９０２：筐体、２９０３：表示部、２９０４：表示部、２９０５：マイクロホン、２９０６：スピーカー、２９０７：操作キー、２９０８：スタイラス、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカー部、２９１５：ボタン、２９１６：外部接続部、２９１７：マイク、２９２１：筐体、２９２２：表示部、２９２３：キーボード、２９２４：ポインティングデバイス、２９４０：ビデオカメラ、２９４１：筐体、２９４２：筐体、２９４３：表示部、２９４４：操作キー、２９４５：レンズ、２９４６：接続部、２９５０：情報端末、２９５１：筐体、２９５２：表示部、２９６０：情報端末、２９６１：筐体、２９６２：表示部、２９６３：バンド、２９６４：バックル、２９６５：操作ボタン、２９６６：入出力端子、２９６７：アイコン、２９７０：電気冷凍冷蔵庫、２９７１：筐体、２９７２：冷蔵室用扉、２９７３：冷凍室用扉、２９８０：自動車、２９８１：車体、２９８２：車輪、２９８３：ダッシュボード、２９８４：ライト、
７０００：電子部品、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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