(57)【要約】【課題】本発明は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないこと、かつ、アクティブフィルタを使用するにあたり、オペアンプに対する雑音要求を緩和することを目的とする。【解決手段】本発明は、位相比較器１３が出力する指示信号を発振器１１に入力される電圧信号に変換し、アクティブフィルタ１４１とパッシブフィルタ１４２を並列に備え、アクティブフィルタ１４１を用いて、低周波数側でのループゲインの周波数特性を支配し、パッシブフィルタ１４２を用いて、高周波数側でのループゲインの周波数特性を支配するループフィルタ１４、を備えることを特徴とするＰＬＬ回路１である。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧信号に基づいて発振周波数を制御する発振器と、
前記発振器が出力する発振信号を分周する分周器と、
入力される基準信号の位相と前記分周器が出力する帰還信号の位相の差分に応じて、前記発振周波数の上昇又は下降を指示する指示信号を出力する位相比較器と、
前記位相比較器が出力する前記指示信号を前記発振器に入力される前記電圧信号に変換し、アクティブフィルタとパッシブフィルタを並列に備え、前記アクティブフィルタを用いて、低周波数側でのループゲインの周波数特性を支配し、前記パッシブフィルタを用いて、高周波数側でのループゲインの周波数特性を支配するループフィルタと、
を備えることを特徴とするＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路。
【請求項２】
前記ループフィルタは、前記パッシブフィルタを用いて、カットオフ周波数でのループゲインの周波数特性を支配することを特徴とする、請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ帯域内の低雑音化を目指すＰＬＬ回路に関する。
【背景技術】
【０００２】
非特許文献１では、通常の構成のＰＬＬ回路が開示されている。非特許文献１のＰＬＬ回路は、発振器、分周器、フリップフロップ型の位相比較器、電流出力型のチャージポンプ及び受動素子型のループフィルタ（パッシブフィルタ）から構成される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ著、黒田忠弘訳、「アナログＣＭＯＳ集積回路の設計  応用編」、第４刷、丸善株式会社、平成１５年１０月、ｐ．６８３．
【非特許文献２】Ｂｅｈｚａｄ  Ｒａｚａｖｉ著、黒田忠弘訳、「アナログＣＭＯＳ集積回路の設計  応用編」、第４刷、丸善株式会社、平成１５年１０月、ｐ．６５０．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＰＬＬ帯域内の低雑音化を目指す場合、分周器の雑音は近年の注入同期型分周器の使用で回避可能となり、電流出力型のチャージポンプの雑音が支配的となるケースが多い。そこで、電流出力型のチャージポンプを使用しないために、２出力のフリップフロップ型の位相比較器を使用するのではなく、１出力のＥＸ−ＯＲ型の位相比較器を使用することが考えられる（非特許文献２）。そして、電圧出力のＥＸ−ＯＲ型の位相比較器を使用するために、受動素子型のループフィルタ（パッシブフィルタ）を使用するのではなく、能動素子型のループフィルタ（アクティブフィルタ）を使用することが考えられる。
【０００５】
能動素子型のループフィルタ（アクティブフィルタ）を使用する場合、オペアンプの超低雑音化が必要となる。ここで、近年の微細プロセスでは、オペアンプの電源電圧が低いところ、発振器の制御電圧の可変幅を広くとるために、オペアンプをレールトゥレールにする必要があるため、オペアンプに対する雑音要求は非常に厳しいものとなる。
【０００６】
そこで、前記課題を解決するために、本発明は、ＰＬＬ帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないこと、かつ、アクティブフィルタを使用するにあたり、オペアンプに対する雑音要求を緩和することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、ループフィルタは、アクティブフィルタとパッシブフィルタを並列に備え、アクティブフィルタを用いて、低周波数側でのループゲインの周波数特性を支配し、パッシブフィルタを用いて、高周波数側でのループゲインの周波数特性を支配する。そして、ＰＬＬ回路は、並列に備える各々のループのゲイン及び位相の周波数特性を合成して、従来のＰＬＬ回路のゲイン及び位相の周波数特性を実現する。
【０００８】
具体的には、本発明は、電圧信号に基づいて発振周波数を制御する発振器と、前記発振器が出力する発振信号を分周する分周器と、入力される基準信号の位相と前記分周器が出力する帰還信号の位相の差分に応じて、前記発振周波数の上昇又は下降を指示する指示信号を出力する位相比較器と、前記位相比較器が出力する前記指示信号を前記発振器に入力される前記電圧信号に変換し、アクティブフィルタとパッシブフィルタを並列に備え、前記アクティブフィルタを用いて、低周波数側でのループゲインの周波数特性を支配し、前記パッシブフィルタを用いて、高周波数側でのループゲインの周波数特性を支配するループフィルタと、を備えることを特徴とするＰＬＬ回路である。
【０００９】
この構成によれば、ＰＬＬ帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないことができる。そして、アクティブフィルタを使用するにあたり、高周波数側において、オペアンプに対する雑音要求を緩和することができる。
【００１０】
また、本発明は、前記ループフィルタは、前記パッシブフィルタを用いて、カットオフ周波数でのループゲインの周波数特性を支配することを特徴とするＰＬＬ回路である。
【００１１】
この構成によれば、ＰＬＬ帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないことができる。そして、アクティブフィルタを使用するにあたり、雑音が問題となる帯域において、オペアンプに対する雑音要求を緩和することができる。
【発明の効果】
【００１２】
このように、本発明は、ＰＬＬ帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないこと、かつ、アクティブフィルタを使用するにあたり、オペアンプに対する雑音要求を緩和することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１のＰＬＬ回路の構成を示す図である。
【図２】本発明の第２のＰＬＬ回路の構成を示す図である。
【図３】本発明のＰＬＬ回路のゲイン及び位相の周波数特性を示す図である。
【発明を実施するための形態】
【００１４】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。
【００１５】
本発明の第１のＰＬＬ回路の構成を図１に示す。第１のＰＬＬ回路１は、発振器１１、分周器１２、位相比較器１３及びループフィルタ１４から構成される。本発明の第２のＰＬＬ回路の構成を図２に示す。第２のＰＬＬ回路２は、発振器２１、分周器２２、位相比較器２３及びループフィルタ２４から構成される。
【００１６】
発振器１１、２１は、それぞれ、電圧信号に基づいて発振周波数を制御する。分周器１２、２２は、それぞれ、発振器１１、２１が出力する発振信号をＮ分周する。
【００１７】
位相比較器１３、２３は、それぞれ、入力される基準信号の位相と分周器１２、２２が出力する帰還信号の位相の差分に応じて、発振周波数の上昇又は下降を指示する指示信号を出力する。位相比較器１３は、１出力かつ電圧出力のＥＸ−ＯＲ型の位相比較器であり、発振周波数の上昇又は下降を指示する指示信号を出力する。位相比較器２３は、２出力かつ電圧出力のフリップフロップ型の位相比較器であり、発振周波数の上昇を指示する上昇信号又は発振周波数の下降を指示する下降信号を出力する。
【００１８】
ループフィルタ１４、２４は、それぞれ、位相比較器１３、２３が出力する指示信号を発振器１１、２１に入力される電圧信号に変換し、アクティブフィルタ１４１、２４１とパッシブフィルタ１４２、２４２を並列に備え、アクティブフィルタ１４１、２４１を用いて、低周波数側でのループゲインの周波数特性を支配し、パッシブフィルタ１４２、２４２を用いて、高周波数側でのループゲインの周波数特性を支配し、パッシブフィルタ１４２、２４２を用いて、カットオフ周波数でのループゲインの周波数特性を支配する。
【００１９】
位相比較器１３は、アクティブフィルタ１４１及びパッシブフィルタ１４２に対して、指示信号を入力する。アクティブフィルタ１４１及びパッシブフィルタ１４２は、発振器１１に対して、それぞれ変換した電圧信号を合成して入力する。位相比較器２３は、アクティブフィルタ２４１に対して、上昇信号及び下降信号を差動入力し、パッシブフィルタ２４２に対して、上昇信号及び下降信号を統合入力する。図２に記載の統合回路としては、電流出力型のチャージポンプを使用するのではなく、電圧出力型のチャージポンプ等を使用することができる。アクティブフィルタ２４１及びパッシブフィルタ２４２は、発振器２１に対して、それぞれ変換した電圧信号を合成して入力する。
【００２０】
本発明のＰＬＬ回路のゲイン及び位相の周波数特性を図３に示す。並列に備わる各々のループのゲイン及び位相の周波数特性を合成する前の様子を左側に示し、並列に備わる各々のループのゲイン及び位相の周波数特性を合成した後の様子を右側に示す。
【００２１】
アクティブフィルタ１４１、２４１は、３次形アクティブフィルタに対して、オペアンプの負帰還部分の抵抗素子を外したうえで、オペアンプの負帰還部分の容量素子を残している。パッシブフィルタ１４２、２４２は、図１、２の説明では、ＲＣ２段のラグフィルタであるが、変形例としては、ＲＣ３段以上のラグフィルタであってもよい。
【００２２】
アクティブフィルタ１４１は、オペアンプの反転入力端子において、指示信号を入力される。よって、アクティブフィルタ１４１は、反転回路を必要とする。
【００２３】
統合回路は、上昇信号を入力されたときには、正値信号を出力し、下降信号を入力されたときには、負値信号を出力する。アクティブフィルタ２４１は、オペアンプの非反転入力端子において、上昇信号を入力され、オペアンプの反転入力端子において、下降信号を入力される。よって、アクティブフィルタ２４１は、反転回路を必要としない。
【００２４】
アクティブフィルタ１４１、２４１の回路構成及び回路定数は、アクティブフィルタ１４１、２４１を含むループのゲイン及び位相の周波数特性を、図３の左側の太い破線のような周波数特性にできれば、どのようなものであってもよい。パッシブフィルタ１４２、２４２の回路構成及び回路定数は、パッシブフィルタ１４２、２４２を含むループのゲイン及び位相の周波数特性を、図３の左側の太い実線のような周波数特性にできれば、どのようなものであってもよい。
【００２５】
アクティブフィルタ１４１、２４１を含むループのゲインの周波数特性は、低周波数側の極点（図３の右側で後述）を経て、−４０ｄＢ／ｄｅｃの傾きを有するボード線図で表される。アクティブフィルタ１４１、２４１を含むループの位相の周波数特性は、ループ応答のカットオフ点（図３の右側で後述）より低周波数側では、−１８０°から−９０°へのリード特性で表される。
【００２６】
パッシブフィルタ１４２、２４２を含むループのゲインの周波数特性は、低周波数側の極点、ループ応答のカットオフ点（図３の右側で後述）及び高周波数側の零点（図３の右側で後述）を経て、−２０ｄＢ／ｄｅｃの傾きを有するボード線図と、高周波数側の零点より高周波数側では、−４０ｄＢ／ｄｅｃの傾きを有するボード線図と、で表される。パッシブフィルタ１４２、２４２を含むループの位相の周波数特性は、ループ応答のカットオフ点（図３の右側で後述）より高周波数側では、−９０°から−１８０°へのラグ特性で表される。
【００２７】
並列に備わる各々のループのゲインの周波数特性を合成したものは、低周波数側の極点より低周波数側では、−４０ｄＢ／ｄｅｃの傾きを有するボード線図と、低周波数側の極点、ループ応答のカットオフ点及び高周波数側の零点を経て、−２０ｄＢ／ｄｅｃの傾きを有するボード線図と、高周波数側の零点より高周波数側では、−４０ｄＢ／ｄｅｃの傾きを有するボード線図と、で表される。このように、並列に備わる各々のループのゲインの周波数特性を合成したものは、３次形アクティブフィルタのみを含むループのゲインの周波数特性（低周波数側の極点、ループ応答のカットオフ点、高周波数側の零点及び各周波数区間でのボード線図の傾き）を等価的に実現する。
【００２８】
並列に備わる各々のループの位相の周波数特性を合成したものは、ループ応答のカットオフ点より低周波数側では、−１８０°から−９０°へのリード特性と、ループ応答のカットオフ点より高周波数側では、−９０°から−１８０°へのラグ特性と、で表される。このように、並列に備わる各々のループの位相の周波数特性を合成したものは、３次形アクティブフィルタのみを含むループの位相の周波数特性（低周波数側の極点、ループ応答のカットオフ点、高周波数側の零点及び各周波数区間でのラグ・リード特性）を等価的に実現する。
【００２９】
本発明の効果をまとめる。まず、ＰＬＬ帯域内の低雑音化を目指すにあたり、電流出力型のチャージポンプを使用しないことができる。そして、アクティブフィルタを使用するにあたり、高周波数側において、オペアンプに対する雑音要求を緩和することができる。さらに、アクティブフィルタを使用するにあたり、雑音が問題となる帯域（ループ応答のカットオフ点の近傍）において、オペアンプに対する雑音要求を緩和することができる。
【産業上の利用可能性】
【００３０】
本発明のＰＬＬ回路は、アクティブフィルタが備えるオペアンプに対する雑音要求を緩和しつつ、ＰＬＬ帯域内の低雑音化を目指す用途で、適用することができる。
【符号の説明】
【００３１】
１、２：ＰＬＬ回路
１１、２１：発振器
１２、２２：分周器
１３、２３：位相比較器
１４、２４：ループフィルタ
１４１、２４１：アクティブフィルタ
１４２、２４２：パッシブフィルタ
【図１】
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【図２】
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【図３】
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