(57)【要約】【課題】効率の高い双方向ＤＣ−ＤＣコンバータを実現する。【解決手段】双方向ＤＣ−ＤＣコンバータ１０は、入出力端子１１とグランドとの間に設けられた第１コンデンサＣ１と、入出力端子１１に一端が接続されたインダクタＬ１と、入出力端子１２とグランドとの間に設けられた第２コンデンサＣ２とを備える。昇圧スイッチング部２１はインダクタＬ１の他端とグランドとの間に直列に設けられたスイッチング素子Ｑ１，Ｑ２を備え、降圧スイッチング部２２はインダクタＬ１の他端と入出力端子１２との間に直列に設けられたスイッチング素子Ｑ３，Ｑ４を備える。第３コンデンサＣ３は、一端がスイッチング素子Ｑ１，Ｑ２間の接続点Ｘ１に接続され、他端がスイッチング素子Ｑ３，Ｑ４間の接続点Ｘ２に接続されている。【選択図】図１
2017085707.tif 000002
【特許請求の範囲】
【請求項１】
第１入出力端子に入力される電力を昇圧して第２入出力端子に出力する機能と、前記第２入出力端子に入力される電力を降圧して前記第１入出力端子に出力する機能とを有する、双方向ＤＣ−ＤＣコンバータであって、
前記第１入出力端子とグランドとの間に設けられた第１コンデンサと、
前記第１入出力端子に一端が接続されたインダクタと、
前記第２入出力端子とグランドとの間に設けられた第２コンデンサと、
前記インダクタの他端とグランドとの間に設けられた昇圧スイッチング部と、前記インダクタの他端と前記第２入出力端子との間に設けられた降圧スイッチング部とを有する、スイッチング部とを備え、
前記昇圧スイッチング部は、グランドと前記インダクタの他端との間に直列に設けられており、オン／オフが互いに独立に制御可能であり、かつ、逆並列に接続されたダイオードをそれぞれ有する第１および第２スイッチング素子を備え、
前記降圧スイッチング部は、前記インダクタの他端と前記第２入出力端子との間に直列に設けられており、オン／オフが互いに独立に制御可能であり、かつ、逆並列に接続されたダイオードをそれぞれ有する第３および第４スイッチング素子を備え、
前記スイッチング部は、一端が前記第１および第２スイッチング素子間の接続点に接続され、他端が前記第３および第４スイッチング素子間の接続点に接続された、第３コンデンサを備える
ことを特徴とする双方向ＤＣ−ＤＣコンバータ。
【請求項２】
請求項１記載の双方向ＤＣ−ＤＣコンバータにおいて、
前記昇圧スイッチング部のスイッチング動作を制御する昇圧制御部を備え、
前記昇圧制御部は、昇圧動作時において、前記第１および第２スイッチング素子を繰り返しオン／オフさせるものであり、前記第１および第２スイッチング素子のオン期間が重なりを持ち、かつ、前記第２スイッチング素子のオンタイミングが前記第１スイッチング素子のオンタイミングから遅延するように、制御する
ことを特徴とする双方向ＤＣ−ＤＣコンバータ。
【請求項３】
請求項１または２記載の双方向ＤＣ−ＤＣコンバータにおいて、
前記降圧スイッチング部のスイッチング動作を制御する降圧制御部を備え、
前記降圧制御部は、降圧動作時において、前記第３および第４スイッチング素子を繰り返しオン／オフさせるものであり、前記第３および第４スイッチング素子のオン期間が重なりを持ち、かつ、前記第３スイッチング素子のオンタイミングが前記第４スイッチング素子のオンタイミングから遅延するように、制御する
ことを特徴とする双方向ＤＣ−ＤＣコンバータ。
【請求項４】
請求項１〜３のうちいずれか１項記載の双方向ＤＣ−ＤＣコンバータにおいて、
前記第１〜第４スイッチング素子は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であり、前記逆並列に接続されたダイオードは、当該ＭＯＳＦＥＴの寄生ダイオードである
ことを特徴とする双方向ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧コンバータおよび降圧コンバータとして機能する双方向ＤＣ−ＤＣコンバータに関するものであり、特に、双方向ＤＣ−ＤＣコンバータの効率を向上させる技術に関する。
【背景技術】
【０００２】
特許文献１では、高周波動作が可能なＤＣ−ＤＣコンバータについて、電力効率の向上や発熱量の低減を図るための構成が開示されている。昇降圧コンバータに補助回路部が付加されており、補助回路部の動作により、スイッチング素子における電流径路端子間の電圧差を僅少とした上で、スイッチング動作させる。これにより、スイッチング素子で消費されるスイッチング損失を低減できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１０２４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の双方向ＤＣ−ＤＣコンバータは、インダクタとグランドとの間に昇圧用スイッチング素子が設けられ、インダクタと昇圧側端子との間に降圧用スイッチング素子が設けられている。そして、昇圧コンバータとして動作する場合は、昇圧用スイッチング素子がオン／オフを繰り返し行い、降圧コンバータとして動作する場合は降圧用スイッチング素子がオン／オフを繰り返し行う。
【０００５】
ここで、双方向ＤＣ−ＤＣコンバータの高周波動作を実現するために、スイッチング素子として例えば、スイッチング速度が高速なＦＥＴを用いるものとする。このとき、ＦＥＴの寄生ダイオードが、スイッチング素子に逆並列に接続されるダイオードとして機能する。ところがこの場合には、寄生ダイオードの逆回復時間（ｔｒｒ）が問題となる。すなわち、寄生ダイオードの逆回復時間が長いため、スイッチング動作中に多大な貫通電流が流れてしまい、大きな損失が生じる。
【０００６】
この問題を回避するために、従来はスイッチング素子として、ダイオードを逆並列に設けたＩＧＢＴ(Insulated Gate Bipolor Transistor)を用いることが一般的であった。しかしながら、損失をさらに抑え、高効率で動作する双方向ＤＣ−ＤＣコンバータを実現するためには、例えば、スイッチング速度が高速なＦＥＴ(Field Effect Transistor)をスイッチング素子として用いることが好ましい。このためには、スイッチング動作中に多大な貫通電流が流れることを抑制できる、回路構成が求められる。
【０００７】
本発明は、双方向ＤＣ−ＤＣコンバータとして、スイッチング動作中に多大な貫通電流が流れることを抑制可能となる回路構成を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、双方向ＤＣ−ＤＣコンバータにおいて、昇圧スイッチング部は、グランドとインダクタの他端との間に直列に設けられた第１および第２スイッチング素子を備え、降圧スイッチング部は、インダクタの他端と第２入出力端子との間に直列に設けられた第３および第４スイッチング素子を備えている。そして、一端が第１および第２スイッチング素子間の接続点に接続され、他端が第３および第４スイッチング素子間の接続点に接続された、第３コンデンサが設けられている。第３コンデンサの存在により、昇圧スイッチング部のスイッチング動作において、また、降圧スイッチング部のスイッチング動作において、多大な貫通電流は抑制される。
【０００９】
具体的には、本発明の態様では、第１入出力端子に入力される電力を昇圧して第２入出力端子に出力する機能と、前記第２入出力端子に入力される電力を降圧して前記第１入出力端子に出力する機能とを有する、双方向ＤＣ−ＤＣコンバータは、前記第１入出力端子とグランドとの間に設けられた第１コンデンサと、前記第１入出力端子に一端が接続されたインダクタと、前記第２入出力端子とグランドとの間に設けられた第２コンデンサと、前記インダクタの他端とグランドとの間に設けられた昇圧スイッチング部と、前記インダクタの他端と前記第２入出力端子との間に設けられた降圧スイッチング部とを有する、スイッチング部とを備え、前記昇圧スイッチング部は、グランドと前記インダクタの他端との間に直列に設けられており、オン／オフが互いに独立に制御可能であり、かつ、逆並列に接続されたダイオードをそれぞれ有する第１および第２スイッチング素子を備え、前記降圧スイッチング部は、前記インダクタの他端と前記第２入出力端子との間に直列に設けられており、オン／オフが互いに独立に制御可能であり、かつ、逆並列に接続されたダイオードをそれぞれ有する第３および第４スイッチング素子を備え、前記スイッチング部は、一端が前記第１および第２スイッチング素子間の接続点に接続され、他端が前記第３および第４スイッチング素子間の接続点に接続された、第３コンデンサを備える。
【００１０】
この構成によると、例えば昇圧時において、第１スイッチング素子を先にオンし、その後、第２スイッチング素子をオンする。第１スイッチング素子をオン状態にしたとき、第１コンデンサに蓄積された電荷が、インダクタおよび、第３スイッチング素子と逆並列に設けられたダイオードを経由して、第３コンデンサに蓄積される。その後、第２スイッチング素子をオン状態にして、第１および第２スイッチング素子がともにオン状態になると、インダクタの他端は第１および第２スイッチング素子を介してグランドに接続された状態になり、第１コンデンサからインダクタを通って電流が流れ、インダクタに磁気エネルギーが徐々に蓄積される。ただしこのとき、第３コンデンサの存在により、多大な貫通電流は抑制される。その後、第１スイッチング素子をオフ状態にすると、第３コンデンサに蓄積されていた電荷が、第４スイッチング素子と逆並列に設けられたダイオードを介して、第２コンデンサに蓄積される。その後、インダクタに蓄積された磁気エネルギーが、第３および第４スイッチング素子と逆並列に設けられたダイオードを経由して、第２コンデンサに伝達される。
【００１１】
このような動作により、昇圧動作が実現される。そして、昇圧スイッチング部のスイッチング動作において、第３コンデンサの存在により、多大な貫通電流は抑制される。また、降圧スイッチング部のスイッチング動作においても、第３コンデンサの存在により、多大な貫通電流は抑制される。これにより、貫通電流による損失が抑えられ、効率の高い双方向ＤＣ−ＤＣコンバータを実現することが可能になる。
【００１２】
前記態様の双方向ＤＣ−ＤＣコンバータは、前記昇圧スイッチング部のスイッチング動作を制御する昇圧制御部を備え、前記昇圧制御部は、昇圧動作時において、前記第１および第２スイッチング素子を繰り返しオン／オフさせるものであり、前記第１および第２スイッチング素子のオン期間が重なりを持ち、かつ、前記第２スイッチング素子のオンタイミングが前記第１スイッチング素子のオンタイミングから遅延するように、制御する、としてもよい。
【００１３】
この構成により、昇圧制御部の制御によって、昇圧動作時において、第１および第２スイッチング素子を繰り返しオン／オフさせることができ、かつ、第１スイッチング素子を先にオンさせ、その後、第２スイッチング素子をオンさせることができる。これにより、昇圧スイッチング部のスイッチング動作において、第３コンデンサの存在により、多大な貫通電流を抑制することができる。
【００１４】
また、前記態様の双方向ＤＣ−ＤＣコンバータは、前記降圧スイッチング部のスイッチング動作を制御する降圧制御部を備え、前記降圧制御部は、降圧動作時において、前記第３および第４スイッチング素子を繰り返しオン／オフさせるものであり、前記第３および第４スイッチング素子のオン期間が重なりを持ち、かつ、前記第３スイッチング素子のオンタイミングが前記第４スイッチング素子のオンタイミングから遅延するように、制御する、としてもよい。
【００１５】
この構成により、降圧制御部の制御によって、降圧動作時において、第３および第４スイッチング素子を繰り返しオン／オフさせることができ、かつ、第４スイッチング素子を先にオンさせ、その後、第３スイッチング素子をオンさせることができる。これにより、降圧スイッチング部のスイッチング動作において、第３コンデンサの存在により、多大な貫通電流を抑制することができる
また、前記態様の双方向ＤＣ−ＤＣコンバータにおいて、前記第１〜第４スイッチング素子は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であり、前記逆並列に接続されたダイオードは、当該ＭＯＳＦＥＴの寄生ダイオードである、としてもよい。
【００１６】
この構成により、双方向ＤＣ−ＤＣコンバータの回路構成に、高速動作可能なＭＯＳＦＥＴを用いることができる。
【発明の効果】
【００１７】
本発明によると、昇圧時および降圧時のスイッチング動作において、第３コンデンサの存在により、多大な貫通電流は抑制されるので、貫通電流による損失が抑えられ、効率の高い双方向ＤＣ−ＤＣコンバータを実現することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】実施形態に係る双方向ＤＣ−ＤＣコンバータの回路構成を示す回路図
【図２Ａ】図１の双方向ＤＣ−ＤＣコンバータの昇圧時における制御信号の一例
【図２Ｂ】図１の双方向ＤＣ−ＤＣコンバータの降圧時における制御信号の一例
【図３】図１の双方向ＤＣ−ＤＣコンバータの昇圧時における動作波形の一例
【図４】図１の双方向ＤＣ−ＤＣコンバータの降圧時における動作波形の一例
【図５】比較例としての従来の双方向ＤＣ−ＤＣコンバータの回路構成を示す回路図
【図６】図５の双方向ＤＣ−ＤＣコンバータの昇圧時における動作波形の一例
【図７】実施形態と従来との変換効率の違いを示すグラフ
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２０】
図１は実施形態に係る双方向ＤＣ−ＤＣコンバータの回路構成を示す回路図である。図１の双方向ＤＣ−ＤＣコンバータ１０は、第１入出力端子１１（ＩＯ１）に入力される電力を昇圧して第２入出力端子１２（ＩＯ２）から出力する機能を有する。すなわち、昇圧コンバータとして動作する。また、図１のＤＣ−ＤＣコンバータ１０は、第２入出力端子１２に入力される電力を降圧して第１入出力端子１１から出力する機能を有する。すなわち、降圧コンバータとしても動作する。
【００２１】
図１の双方向ＤＣ−ＤＣコンバータ１０は、第１入出力端子１１とグランドとの間に設けられた第１コンデンサＣ１と、第１入出力端子１１に一端が接続されたインダクタＬ１と、第２入出力端子１２とグランドとの間に設けられた第２コンデンサＣ２とを備えている。また、双方向ＤＣ−ＤＣコンバータ１０は、昇圧動作および降圧動作を行う際にスイッチング動作を行うスイッチング部２０を備えている。スイッチング部２０は、グランドとインダクタＬ１の他端（接続点Ｘ０）との間に設けられた昇圧スイッチング部２１と、インダクタＬ１の他端と第２入出力端子１２との間に設けられた降圧スイッチング部２２とを備えている。
【００２２】
ここでは、オン／オフが制御可能であるスイッチング素子として、Ｎチャネル型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を用いている。すなわち、昇圧スイッチング部２１は、インダクタＬ１の他端とグランドとの間に、直列に設けられた第１および第２スイッチング素子としてのＭＯＳＦＥＴ  Ｑ１，Ｑ２を備えている。昇圧制御部１５は、昇圧スイッチング部２１のスイッチング動作を制御するものであり、第１および第２信号源３１，３２を備えている。第１信号源３１はＭＯＳＦＥＴ  Ｑ１のゲートに制御信号を与え、ＭＯＳＦＥＴ  Ｑ１のオン／オフを制御する。第２信号源３２はＭＯＳＦＥＴ  Ｑ２のゲートに制御信号を与え、ＭＯＳＦＥＴ  Ｑ２のオン／オフを制御する。ＭＯＳＦＥＴ  Ｑ１，Ｑ２は、昇圧制御部１５によって、オン／オフが互いに独立に制御される。
【００２３】
また、降圧スイッチング部２２は、インダクタＬ１の他端と第２入出力端子１２との間に、直列に設けられた第３および第４スイッチング素子としてのＭＯＳＦＥＴ  Ｑ３，Ｑ４を備えている。降圧制御部１６は、降圧スイッチング部２２のスイッチング動作を制御するものであり、第３および第４信号源３３，３４を備えている。第３信号源３３はＭＯＳＦＥＴ  Ｑ３のゲートに制御信号を与え、ＭＯＳＦＥＴ  Ｑ３のオン／オフを制御する。第４信号源３４はＭＯＳＦＥＴ  Ｑ４のゲートに制御信号を与え、ＭＯＳＦＥＴ  Ｑ４のオン／オフを制御する。ＭＯＳＦＥＴ  Ｑ３，Ｑ４は、降圧制御部１６によって、オン／オフが独立に制御される。
【００２４】
なお、ＭＯＳＦＥＴ  Ｑ１〜Ｑ４は、バルクがソースと接続された３端子のＭＯＳＦＥＴであり、ソースとドレインとの間のｐｎ接合による寄生ダイオードＤ１〜Ｄ４をそれぞれ有している。図１では、この寄生ダイオードＤ１〜Ｄ４を破線で示している。図１に示すように、寄生ダイオードＤ１〜Ｄ４はＭＯＳＦＥＴに対して逆並列に接続されている。また、以下の説明では、ＭＯＳＦＥＴ  Ｑｎ（ｎ＝１，２，３，４）を、単にＱｎと記す場合がある。
【００２５】
また、スイッチング部２０は、さらに、第３コンデンサＣ３を備えている。第３コンデンサＣ３は、一端がＭＯＳＦＥＴ  Ｑ１，Ｑ２間の接続点Ｘ１に接続され、他端がＭＯＳＦＥＴＱ３，Ｑ４間の接続点Ｘ２に接続されている。なお、第３コンデンサＣ３の容量値は、第１および第２コンデンサＣ１，Ｃ２の容量値に比べて格段に小さい。例えば、第１および第２コンデンサＣ１，Ｃ２の容量値が数１００μＦであるとき、第３コンデンサＣ３の容量値は０．４７μＦ程度とする。
【００２６】
図１に示すような双方向ＤＣ−ＤＣコンバータ１０は、例えば、太陽光発電等によって作られた電力を伝送する直流バスと、蓄電池との間に設けられる。双方向ＤＣ−ＤＣコンバータ１０を介して、直流バスから蓄電池を充電したり、蓄電池から直流バスに放電したりする。この場合、図１の構成において、第１入出力端子１１が蓄電池に接続され、第２入出力端子１２が直流バスに接続される。
【００２７】
図２Ａおよび図２Ｂは各ＭＯＳＦＥＴ  Ｑｎのゲートに与えられる制御信号の一例であり、図２Ａは昇圧時、図２Ｂは降圧時を表している。ＭＯＳＦＥＴ  Ｑｎは、ゲートに与えられる信号が、ハイレベルのときはオンし、ローレベルのときはオフする。昇圧時は、図２Ａに示すように、Ｑ１，Ｑ２の制御信号がハイレベルとローレベルとに繰り返し変化し、これにより、Ｑ１，Ｑ２はオン／オフを繰り返す。Ｑ３，Ｑ４の制御信号はローレベルのままである。また、Ｑ２の制御信号はＱ１の制御信号から遅延している。図２Ａにおいて、タイミングＡ１ではＱ１オンでＱ２オフであり、タイミングＡ２ではＱ１およびＱ２はともにオンであり、タイミングＡ３ではＱ１オフでＱ２オンである。
【００２８】
一方、降圧時は、図２Ｂに示すように、Ｑ３，Ｑ４の制御信号がハイレベルとローレベルとに繰り返し変化し、これにより、Ｑ３，Ｑ４はオン／オフを繰り返す。Ｑ１，Ｑ２の制御信号はローレベルのままである。また、Ｑ３の制御信号はＱ４の制御信号から遅延している。図２Ｂにおいて、タイミングＢ１ではＱ３オフでＱ４オンであり、タイミングＢ２ではＱ３およびＱ４はともにオンであり、タイミングＢ３ではＱ３オンでＱ４オフである。
【００２９】
以下、図１の双方向ＤＣ−ＤＣコンバータ１０の動作について、昇圧時と降圧時とに分けて説明する。図３は昇圧時の動作波形の例、図４は降圧時の動作波形の例である。
【００３０】
＜昇圧動作＞
昇圧動作では、入出力端子１１に与えられた電力を用いてインダクタＬ１に磁気エネルギーを溜めて、これを第２コンデンサＣ２の電気エネルギーに変換し、電力として入出力端子１２から出力する、という動作を行う。昇圧動作では、昇圧制御部１５が、昇圧スイッチング部２１のオン／オフ制御を行う。
【００３１】
図３に示すように、まず、Ｑ１，Ｑ２がともにオフの状態において、Ｑ１を先にオン状態にする（タイミングＡ１）。このとき、第１コンデンサＣ１→インダクタＬ１→Ｑ３（寄生ダイオードＤ３）→第３コンデンサＣ３→Ｑ１という電気的経路が形成される。第１入出力端子１１を介して第１コンデンサＣ１に蓄積された電荷が、インダクタＬ１および寄生ダイオードＤ３を経由して、第３コンデンサＣ３に蓄積される。ただしこのとき、インダクタＬ１の存在により、第３コンデンサＣ３への急激な電荷の蓄積は起こらない。第３コンデンサＣ３の端子間電圧は蓄積した電荷に応じて上昇する。また、インダクタＬ１に磁気エネルギーが徐々に蓄積される。
【００３２】
その後、Ｑ２をオン状態にすると、Ｑ１，Ｑ２がともにオン状態になる（タイミングＡ２）。ただしこのとき、第３コンデンサＣ３の存在により、多大な貫通電流は抑制される。このとき、インダクタＬ１の他端はＱ１，Ｑ２を介してグランドに接続された状態になる。第１コンデンサＣ１からインダクタＬ１を通って電流が流れ、これにより、インダクタＬ１に磁気エネルギーが徐々に蓄積される。
【００３３】
その後、Ｑ１をオフ状態にする（タイミングＡ３）。すると、接続点Ｘ１の電圧が上昇し、さらに第３コンデンサＣ３の端子間電圧によって、接続点Ｘ２の電圧が大きく上昇する。このため、第３コンデンサＣ３に蓄積されていた電荷が、Ｑ４（寄生ダイオードＤ４）を介して、第２コンデンサＣ２に蓄積される。その後、インダクタＬ１に蓄積された磁気エネルギーが、Ｑ３（寄生ダイオードＤ３），Ｑ４（寄生ダイオードＤ４）を経由して、第２コンデンサＣ２に伝達され、第２コンデンサＣ２が充電される。
【００３４】
このようなスイッチング動作を繰り返すことによって、昇圧動作が実現される。なお、Ｑ１，Ｑ２がともにオンになる期間（タイミングＡ２の期間）の長さを調整することによって、第２入出力端子１２側の負荷変動に対して対応することができる。
【００３５】
＜降圧動作＞
降圧動作では、入出力端子１２に与えられた電力を用いてインダクタＬ１に磁気エネルギーを溜めて、これを第１コンデンサＣ１の電気エネルギーに変換し、電力として入出力端子１１から出力する、という動作を行う。降圧動作では、降圧制御部１６が、降圧スイッチング部２２のオン／オフ制御を行う。
【００３６】
図４に示すように、まず、Ｑ３，Ｑ４がともにオフの状態において、Ｑ４を先にオン状態にする（タイミングＢ１）。このとき、第２コンデンサＣ２→Ｑ４→第３コンデンサＣ３→Ｑ２（寄生ダイオードＤ２）→インダクタＬ１という電気的経路が形成される。第２入出力端子１２を介して第２コンデンサＣ２に蓄積された電荷が、Ｑ４を経由して、第３コンデンサＣ３に蓄積される。ただしこのとき、インダクタＬ１の存在により、第３コンデンサＣ３への急激な電荷の蓄積は起こらない。第３コンデンサＣ３の端子間電圧は、蓄積した電荷に応じて上昇する。また、インダクタＬ１に磁気エネルギーが徐々に蓄積される。
【００３７】
その後、Ｑ３をオン状態にすると、Ｑ３，Ｑ４がともにオン状態になる（タイミングＢ２）。このとき、インダクタＬ１の他端は第２コンデンサＣ２に接続された状態になり、第２コンデンサＣ２からインダクタＬ１を通って電流が流れ、これにより、インダクタＬ１に磁気エネルギーが徐々に蓄積される。
【００３８】
その後、Ｑ４をオフ状態にする（タイミングＢ３）。第３コンデンサＣ３に蓄積されていた電荷が、Ｑ２（寄生ダイオードＤ２）を介して、第２コンデンサＣ２に蓄積される。その後、インダクタＬ１には、Ｑ１（寄生ダイオードＤ１），Ｑ２（寄生ダイオードＤ２）を経由して電流が流れ続け、第１コンデンサＣ１が充電される。ただし、インダクタＬ１は、電流の方向に対して端子間電圧が逆バイアスになっているため、流れる電流は徐々に減少する。
【００３９】
このようなスイッチング動作を繰り返すことによって、降圧動作が実現される。なお、降圧動作時において、Ｑ３，Ｑ４がともにオンになる期間（タイミングＢ２の期間）の長さを調整することによって、第２入出力端子１２側の負荷変動に対して対応することができる。
【００４０】
（比較例）
図５は比較例としての従来の双方向ＤＣ−ＤＣコンバータの回路構成を示す回路図である。図５の双方向ＤＣ−ＤＣコンバータ５０は、第１入出力端子５１とグランドとの間に設けられた第１コンデンサＣ１と、第１入出力端子５１に一端が接続されたインダクタＬ１と、第２入出力端子５２とグランドとの間に設けられた第２コンデンサＣ２とを備えている。そして、昇圧スイッチング部５３は、インダクタＬ１の他端とグランドとの間に設けられた１個のＭＯＳＦＥＴ  Ｑ１によって構成されており、降圧スイッチング部５４は、インダクタＬ１の他端と第２入出力端子５２との間に設けられた１個のＭＯＳＦＥＴ  Ｑ２によって構成されている。昇圧動作用信号源５５はＭＯＳＦＥＴ  Ｑ１のゲートに制御信号を与え、ＭＯＳＦＥＴ  Ｑ１のオン／オフを制御する。降圧動作用信号源５６はＭＯＳＦＥＴ  Ｑ２のゲートに制御信号を与え、ＭＯＳＦＥＴ  Ｑ２のオン／オフを制御する。
【００４１】
図６は図５の双方向ＤＣ−ＤＣコンバータ５０の昇圧時における動作波形の例である。ここで、スイッチング素子のスイッチング速度が高速の場合には、寄生ダイオードの逆回復時間（ｔｒｒ）が問題となる。すなわち、寄生ダイオードの逆回復時間が長いために、図６に示すように、スイッチング動作中に多大な貫通電流が流れてしまう。例えば、インダクタＬ１の最大電流値が１０−２０Ａ程度の場合において、貫通電流は１００Ａ程度にも達する。
【００４２】
この問題を回避するために、従来はスイッチング素子として、ダイオードを逆並列に設けたＩＧＢＴを用いることが一般的であった。しかしながら、さらに損失を抑え、高効率で動作する双方向ＤＣ−ＤＣコンバータを実現するためには、例えばＦＥＴのような高速動作可能なスイッチング素子を用いることが好ましい。
【００４３】
（本実施形態の作用効果）
本実施形態では、双方向ＤＣ−ＤＣコンバータとして、スイッチング動作中に多大な貫通電流が流れることを抑制可能となる回路構成について、説明した。すなわち、本実施形態では、一端がＭＯＳＦＥＴ  Ｑ１，Ｑ２間の接続点Ｘ１に接続され、他端がＭＯＳＦＥＴ  Ｑ３，Ｑ４間の接続点Ｘ２に接続された、第３コンデンサＣ３が設けられている。そして、昇圧スイッチング部２１のスイッチング動作において、第３コンデンサＣ３の存在により、多大な貫通電流は抑制される。また、降圧スイッチング部２２のスイッチング動作において、第３コンデンサＣ３の存在により、多大な貫通電流は抑制される。これにより、高速動作するスイッチング素子を用いた場合であっても、スイッチング動作中に多大な貫通電流が流れることを回避することができる。このため、例えば、高速動作可能なＦＥＴをスイッチング素子として用いることができるので、高効率で動作する双方向ＤＣ−ＤＣコンバータを実現することができる。
【００４４】
図７は実施形態と従来との変換効率の違いを示すグラフである。図７に示すように、本実施形態により、昇圧時および降圧時の両方において、従来よりも変換効率が向上している。
【００４５】
また、従来の回路構成では、スイッチング素子に損失が集中するため、負荷が大きいと、素子発熱が一極に集中してしまうという問題があった。この熱的問題によって、双方向ＤＣ−ＤＣコンバータの大出力化を実現できなかった。これに対して、本実施形態によると、昇圧スイッチング部２１および降圧スイッチング部２２がそれぞれ２個のスイッチング素子を備えているため、素子発熱を分散させることができるので、双方向ＤＣ−ＤＣコンバータの大出力化を可能とすることができる。
【００４６】
なお、本実施形態において、用いられるスイッチング素子は、ＭＯＳＦＥＴに限られるものではない。例えば、ダイオードを逆並列に設けたＩＧＢＴをスイッチング素子として用いてもかまわない。
【産業上の利用可能性】
【００４７】
本発明は、双方向ＤＣ−ＤＣコンバータの高速動作や変換効率向上、大出力化などに有用である。
【符号の説明】
【００４８】
１０  双方向ＤＣ−ＤＣコンバータ
１１  第１入出力端子
１２  第２入出力端子
１５  昇圧制御部
１６  降圧制御部
２０  スイッチング部
２１  昇圧スイッチング部
２２  降圧スイッチング部
Ｃ１  第１コンデンサ
Ｃ２  第２コンデンサ
Ｃ３  第３コンデンサ
Ｌ１  インダクタ
Ｑ１  ＭＯＳＦＥＴ（第１スイッチング素子）
Ｑ２  ＭＯＳＦＥＴ（第２スイッチング素子
Ｑ３  ＭＯＳＦＥＴ（第３スイッチング素子）
Ｑ４  ＭＯＳＦＥＴ（第４スイッチング素子）
Ｘ１，Ｘ２  接続点
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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