(57)【要約】      （修正有）【課題】メモリモジュールに対するバス上のアクセスをトリガにメモリモジュールを低消費電力モードから復帰させる場合に、メモリモジュールに対するバス上のアクセスを取りこぼすことを防止する。【解決手段】制御信号に従って第１の電力状態及び第１の電力状態より省電力な第２の電力状態に移行可能なメモリを備えるモジュール２０５，２０６，２０７，２０８と、メモリに出力される制御信号を制御し、所定時間の経過後に、メモリにクロック信号が入力されるよう制御する制御手段２０３と、所定時間の間、メモリに対するアクセスを行うアクセス元にモジュールがビジー状態であることを通知する通知手段２０２と、を備える。【選択図】図２
2017102623.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に従って第１の電力状態及び前記第１の電力状態より省電力な第２の電力状態に移行可能なメモリを備えるモジュールと、
前記メモリに出力される前記制御信号を制御し、所定時間の経過後に、前記メモリにクロック信号が入力されるよう制御する制御手段と、
前記所定時間の間、前記メモリに対するアクセスを行うアクセス元に前記モジュールがビジー状態であることを通知する通知手段と、を備えることを特徴とする制御装置。
【請求項２】
前記通知手段は、前記モジュールの状態を示す状態信号と、前記モジュールがビジー状態であることを示すビジー信号と、前記状態信号及び前記ビジー信号のいずれかを選択するための選択信号と、が入力される選択回路を有し、前記選択回路は、前記選択信号に基づいて、前記状態信号及び前記ビジー信号のいずれかを前記アクセス元に出力する、ことを特徴とする請求項１に記載の制御装置。
【請求項３】
前記制御手段は、
前記所定時間の間は、前記状態信号及び前記ビジー信号のうちの前記ビジー信号を選択するよう前記選択信号を制御するＢＵＳＹ制御部を有する、ことを特徴とする請求項１又は２に記載の制御装置。
【請求項４】
前記メモリは、前記制御信号に従って前記第２の電力状態から前記第１の電力状態への移行が完了したことを示す制御完了信号を出力し、
前記ＢＵＳＹ制御部は、前記制御完了信号に従って、前記状態信号及び前記ビジー信号のうちの前記状態信号を選択するよう、前記選択信号を制御する、ことを特徴とする請求項３に記載の制御装置。
【請求項５】
前記制御手段は、
前記モジュールへのクロック信号の供給を示す又は前記モジュールへのクロック信号の停止を示すクロックイネーブル信号を、出力するクロックゲート手段を有し、
前記クロックゲート手段が前記クロックイネーブル信号をクロック信号の停止を示すように制御するときに、前記ＢＵＳＹ制御手段は、前記状態信号及び前記ビジー信号のうちの前記ビジー信号を選択するよう前記選択信号を制御する、ことを特徴とする請求項３又は４の何れか１項に記載の制御装置。
【請求項６】
前記通知手段は、前記アクセス元から前記メモリに対するバスを介したアクセスが発生した場合に、前記ビジー状態であることを通知する、ことを特徴とする請求項１乃至５の何れか１項に記載の制御装置。
【請求項７】
前記制御手段は、
前記アクセスが前記メモリに対するアクセスかどうかを判断するデコーダと、
前記デコーダが前記メモリに対するアクセスを検知したことに従って、前記メモリに出力される前記制御信号を制御するメモリ制御回路と、を有することを特徴とする請求項１乃至６の何れか１項に記載の制御装置。
【請求項８】
制御信号に従って第１の電力状態及び前記第１の電力状態より省電力な第２の電力状態に移行可能なメモリを備えるモジュールへのアクセスを制御する制御方法であって、
前記メモリに出力される前記制御信号を制御する制御ステップと、
前記制御信号を制御した後、所定時間の経過後に、前記メモリにクロック信号を入力する入力ステップと、
前記所定時間の間、前記メモリに対するアクセスを行うアクセス元に前記モジュールがビジー状態であることを通知する通知ステップと、を有することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御信号に従って第１の電力状態から第１の電力状態より省電力な第２の電力状態に移行可能なメモリを備える機能モジュールへのアクセスを制御する方法に関するものである。
【背景技術】
【０００２】
制御信号により低消費電力モードへの移行と低消費電力モードからの復帰とが可能なメモリがある（特許文献１）。このメモリは、レジュームスタンバイ信号（以下、ＲＳ信号）と呼ばれる制御信号を入力する入力ノードを有し、ＲＳ信号に従ってレジューム状態に移行したりスタンバイ状態に移行したりする。
【０００３】
また、特許文献１では、複数のメモリをデイジーチェーンで接続して、２つのメモリ間に設けられる遅延回路によって後段のメモリモジュールに入力される制御信号を遅延させる。これにより、複数のメモリモジュールが低消費電力モードから復帰する際に、突入電流が発生するのを緩和することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１６４８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低消費電力モードへの移行や低消費電力モードからの復帰のために、メモリモジュール内部の回路への電源電圧を入れたり切ったりする際に、メモリモジュールに入力しているクロック信号が電源電圧に影響する可能性がある。特に、近年高周波数化しているクロック信号のトグルによって電源電圧の揺れが発生する可能性がある。そのため、メモリモジュールを低消費電力モードから復帰させる場合に、メモリモジュールを低消費電力モードから復帰させた後、所定時間の経過後にメモリモジュールにクロックを供給することが必要である。
【０００６】
上記したように、所定時間が経過してからメモリモジュールに対してクロックを供給すると、メモリモジュールに対してクロックが供給されたことを知らないアクセス元が、所定時間が経過する前に、アクセス要求を発行してしまう。そうすると、メモリモジュールは、メモリモジュールへのクロック供給が開始されるまでの所定時間の間に発生したアクセス元からのアクセスを取りこぼす可能性がある。
【０００７】
そこで、本発明では、メモリモジュールに対するアクセス要求をトリガにメモリモジュールを低消費電力モードから復帰させる場合に、メモリモジュールに対するアクセスを取りこぼすことを防止することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の制御装置は、制御信号に従って第１の電力状態及び第１の電力状態より省電力な第２の電力状態に移行可能なメモリを備えるモジュールと、メモリに出力される制御信号を制御し、所定時間の経過後に、メモリにクロック信号が入力されるよう制御する制御手段と、所定時間の間、メモリに対するアクセスを行うアクセス元に機能モジュールがビジー状態であることを通知する通知手段と、を備える。
【発明の効果】
【０００９】
本発明によれば、メモリモジュールに対するアクセス要求をトリガにメモリモジュールを低消費電力モードから復帰させる場合に、メモリモジュールに対するアクセスを取りこぼすことを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】システム全体のブロック図である。
【図２】スキャン画像処理部のブロック図である。
【図３】モジュールＡのブロック図である。
【図４】ＳＲＡＭのブロック図を示す。
【図５】クロック信号及び制御信号を出力するタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態について図面を用いて説明する。以下では、スキャン、プリント、コピーなどの複数の機能を有するＭＦＰ（デジタル複合機）を例にしてメモリの省電力制御方法を説明する。
【００１２】
図１はシステム全体のブロック図である。ＭＦＰ１は、システム部１００、プリンタ部１０８、スキャナ部１０９、ブートＲＯＭ１１０、ＤＲＡＭ１１１、及び、操作部１１４を有する。
【００１３】
システム部１００は、ＣＰＵ１０１、画像処理部１０３、ＲＯＭＩＦ部１０４、ＤＲＡＭＩＦ部１０５、スキャナＩＦ部１０６、プリンタＩＦ部１０７、ネットワークＩＦ部１１２、及び、操作部ＩＦ部１１３を有する。
【００１４】
プリンタ部１０８は、画像出力デバイスであり、スキャナ部１０９は、画像入力デバイスである。システム部１００とプリンタ部１０８とは、プリンタＩ／Ｆ部１０７を介して接続している。システム部１００とスキャナ部１０９とは、スキャナＩ／Ｆ部１０６を介して接続している。システム部１００は、プリンタ部１０８やスキャナ部１０９を制御することによって、画像データの読み取りや画像データの印刷を実現する。システム部１００内の各ユニットは、ＢＵＳ１１５を介して通信可能に接続されている。
【００１５】
ＣＰＵ１０１は、システム部１００内の各ユニットを制御する。ＣＰＵ１０１は、ＤＲＡＭ１１１に展開されたＯＳやアプリケーションプログラムを実行する。具体的には、ＣＰＵ１０１は、スキャナ部１０９から入力される画像データをプリンタ部１０８へ出力するのを制御して、コピー機能を実現する。
【００１６】
画像処理部１０３は、ＣＰＵ１０１による制御に従って各種画像処理を行う。具体的には、画像処理部１０３は、スキャナ部１０９で読み込まれた画像データに対して補正、加工、白紙判定などの各種処理を実行する回路である。また、画像処理部１０３は、プリント出力する画像データに対して、プリンタ部１０８に応じた画像処理補正、２値変換などの各種処理を実行する回路である。また、画像処理部１０３は、画像データの回転、変倍、色処理、トリミング・マスキング、２値変換、多値変換等の各種画像処理を行う。
【００１７】
ＲＯＭＩＦ部１０４は、ブートＲＯＭ１１０にアクセスするためのインターフェースモジュールである。システム部１００に電力が投入されたときに、ＣＰＵ１０１は、ＲＯＭＩＦ部１０４を介してブートＲＯＭ１１０にアクセスして、ブートＲＯＭ１１０内のブートプログラムを実行する。
【００１８】
ＤＲＡＭＩＦ部１０５は、ＤＲＡＭ１１１にアクセスするためのインターフェースモジュールである。ＤＲＡＭＩＦ部１０５は、ＤＲＡＭ１１１の設定や制御を行うためのレジスタを備えており、このレジスタは、ＣＰＵ１０１からアクセス可能である。
【００１９】
操作部ＩＦ部１１３は、ユーザが操作部１１４で行った操作指示を受け付けたり、操作結果を操作部１１４に表示したりする。
【００２０】
ネットワークＩＦ部１１２は、ＬＡＮカード等であり、不図示のＬＡＮ等のネットワークに接続して外部装置との間でデバイス情報や画像データを通信する。
【００２１】
図２は画像処理部１０３のブロック図である。
【００２２】
ＣＰＵ１０１は、ＢＵＳ１１５を介して画像処理部１０３と接続されている。
【００２３】
画像処理部１０３は、ＣＬＫ制御部２０１と、ＢＵＳＹ切替部２０２と、ＲＳ制御部２０３と、画像処理回路（機能モジュール）２０４と、ＢＵＳ変換部２２０と、を備えている。
【００２４】
ＢＵＳ変換部２２０は、ＢＵＳ１１５と画像処理部１０３の内部レジスタバスとの間に配置されるバス変換回路である。内部レジスタバスは、ＲＥＧ＿ＳＩＧ信号とＢＵＳＹ信号とを有する。ＲＥＧ＿ＳＩＧ信号は、一般的なＢＵＳの信号であり、リードライト区別信号、アドレス信号、リクエスト信号、応答信号、データ信号等である。Ａ＿ＢＵＳＹ信号は、画像処理回路２０４から出力される信号であり、画像処理回路２０４がＢＵＳＹ状態かどうかを示す信号（状態信号）であって、Ａ＿ＢＵＳＹ信号がＨｉｇｈの場合には、画像処理回路２０４はビジー状態である。ビジー状態とは、画像処理回路２０４に対するアクセスに対応できない状態である。画像処理回路２０４が複雑な処理を実行している、画像処理回路２０４で実行されるソフトウェアがフリーズしている、ときなどにビジー状態となる。
【００２５】
ＣＬＫ制御部２０１は、画像処理回路２０４に供給するクロックを制御するハードウエアクロックゲートブロックである。ＣＬＫ制御部２０１には、ＢＵＳ変換部２２０で変換された信号であるＲＥＧ＿ＳＩＧ信号が入力される。デコーダ部２１７は、ＲＥＧ＿ＳＩＧ信号のアドレス信号をデコードして、画像処理回路２０４へのアクセス要求かどうかを判断する。また、デコーダ部２１７は、アドレスとデータ内容をデコードすることで、設定内容も判断する機能を備える。デコーダ部２１７が画像処理回路２０４の処理開始を示すレジスタ設定を検知した場合、ＣＧ制御部２１８は、ＣＧ＿ＥＮ信号を、クロック供給を示すＨｉｇｈにする。一方で、デコーダ部２１７が画像処理回路２０４の処理終了を示すレジスタ設定を検知した場合、ＣＧ制御部２１８は、ＣＧ＿ＥＮ信号を、クロック停止を示すＬｏｗにする。
【００２６】
ＢＵＳＹ切替部２０２は、ＣＰＵ１０１から画像処理回路２０４へのレジスタアクセスに対して、ＢＵＳＹ信号を出力する回路である。このＢＵＳＹ切替部２０２（通知手段）は、画像処理回路２０４に対するアクセス要求の発生後であって画像処理回路２０４にクロック信号が入力されるまでの間、アクセス元（ＣＰＵ１０１）に対して画像処理回路２０４がビジー状態であることを通知する。ＢＵＳＹ切替部２０２は、ＭＵＸ（マルチプレクサ）２１９を備える。ＭＵＸ２１９には、画像処理回路２０４から出力されるＡ＿ＢＵＳＹ信号と、ビジー（図２では、“１”）信号と、入力されている。このＭＵＸ２１９は、ＲＳ制御部２０３から送信されるＢＵＳＹ＿ＳＥＬ信号（選択信号）に基づいて、Ａ＿ＢＵＳＹ信号又はビジー信号を選択する選択回路である。ＢＵＳＹ＿ＳＥＬ信号に基づいて、Ａ＿ＢＵＳＹ信号が選択される場合、Ａ＿ＢＵＳＹ信号の論理が、ＢＵＳＹ信号として出力される。ＢＵＳＹ＿ＳＥＬ信号に基づいて、ビジー信号が選択される場合、ビジー信号の論理“Ｈｉｇｈ（１）”が、ＢＵＳＹ信号として出力される。ＭＵＸ２１９は、ＢＵＳＹ＿ＳＥＬ信号がＨｉｇｈのときに、ビジー信号を選択し、ＢＵＳＹ＿ＳＥＬ信号がＬｏｗのときに、Ａ＿ＢＵＳＹ信号を選択する。
【００２７】
ＲＳ制御部２０３は、ＳＲＡＭのレジューム状態への移行や通常状態への復帰を制御するＲＳ信号（制御信号）であるＰ＿ＲＳ＿ｉｎ信号の制御と、画像処理回路２０４へのクロック信号の入出力の制御を行うブロックである。ＲＳ制御部２０３は、ＣＬＫ＿ＲＳ制御部２１６と、ＣＧ（クロックゲーティングセル）２１３と、ＢＵＳＹ制御部２２１と、を備える。ＣＬＫ＿ＲＳ制御部（クロックゲート手段）２１６は、Ｃｏｕｎｔｅｒ２１４と、ｔ＿ｒｅｇ２１５と、を備える。Ｃｏｕｎｔｅｒ２１４は、カウンター回路であり、画像処理回路２０４に供給されるクロック信号Ａ＿ＣＬＫ信号の発振・停止を制御するＡ＿ＣＧ＿ＥＮ（クロックイネーブル信号）信号の出力タイミングを制御する。Ｃｏｕｎｔｅｒ２１４は、画像処理回路２０４から出力されるＰ＿ＲＳ＿ｏｕｔ信号に基づいて内部カウンター回路で所定時間を計時して、Ａ＿ＣＧ＿ＥＮ信号を出力する。また、ＲＳ制御部２０３（メモリ制御回路）のＣｏｕｎｔｅｒ２１４は、メモリモジュールをレジューム状態にするためのＰ＿ＲＳ＿ｉｎ信号の出力するタイミングを制御する。Ｃｏｕｎｔｅｒ２１４は、画像処理回路２０４にクロック信号Ａ＿ＣＬＫを供給するためのＡ＿ＣＧ＿ＥＮ信号に基づいて内部カウンター回路で所定時間を計時して、Ｐ＿ＲＳ＿ｉｎ信号を出力する。
【００２８】
また、ｔ＿ｒｅｇ２１５は、レジスタであり、ＣＰＵ１０１から設定することが可能である。このｔ＿ｒｅｇ２１５のレジスタ値は、Ａ＿ＣＧ＿ＥＮ信号をＨｉｇｈにしてからＰ＿ＲＳ＿ｉｎをＨｉｇｈにするタイミングを示す。つまり、ｔ＿ｒｅｇ２１５のレジスタ値によって、Ｐ＿ＲＳ＿ｉｎをＨｉｇｈにするタイミングを調整することができる。図２では図示していないが、ＲＥＧ＿ＳＩＧ信号とＢＵＳＹ信号がＣＬＫ＿ＲＳ制御部２１６に接続されている。ＣＧ２１３は、クロックジェネレータ１０２から供給される画像処理部１０３の動作クロックであるＣＬＫ信号を、画像処理回路２０４の動作クロックであるＡ＿ＣＬＫ信号として出力する。Ａ＿ＣＬＫ信号の出力・停止は、ＣＧ２１３に入力されるＡ＿ＣＧ＿ＥＮ信号によって制御される。ＢＵＳＹ制御部２２１は、ＢＵＳＹ＿ＳＥＬ信号を制御するブロックである。ＢＵＳＹ＿ＳＥＬ信号がＨｉｇｈのとき、ＢＵＳＹ信号がＨｉｇｈになり、ＢＵＳＹ＿ＳＥＬ信号がＬｏｗのとき、ＢＵＳＹ信号は、Ａ＿ＢＵＳＹ信号の論理となる。
【００２９】
画像処理回路２０４は、画像処理を行う回路であり、モジュールＡ２０５、モジュールＢ２０６、モジュールＣ２０７、モジュールＤ２０８、及び、Ｒｅｇ−ＩＦ部２２２を有する。なお、本実施形態では、４つのモジュールＡ−Ｄを有する例について説明するが、モジュールの数は４つに限定されない。また、本実施形態では、画像処理回路２０４のみ図示し説明するが、画像処理回路２０４以外の画像処理回路が設けられていても良い。モジュールＡ、Ｂ、Ｃ、Ｄの各々は、複数ＳＲＡＭで構成されるＳＲＡＭブロック２０９、２１０、２１１、２１２を有する。
【００３０】
Ｒｅｇ−ＩＦ部２２２は、画像処理回路２０４のレジスタとＣＰＵ１０１からのアクセスを制御するブロックである。図２では図示していないが、各種レジスタ設定値がモジュールＡ，Ｂ，Ｃ，Ｄに接続され各モジュールが動作する。
【００３１】
図３は、モジュールＡのブロック図である。モジュールＢ〜Ｄのそれぞれは、モジュールＡと同様の構成であるので、その説明を省略する。
【００３２】
モジュールＡは、ＳＲＡＭ１  ３０１、ＳＲＡＭ２  ３０２、ＳＲＡＭ３  ３０３、及び、ＳＲＡＭ４  ３０４を有するＳＲＡＭブロック２０９と、画像処理回路であるＣＯＲＥ３０５と、を備える。ＳＲＡＭ１〜４は、ＣＯＲＥ３０５と接続される。
【００３３】
図３の破線が示すモジュールＡへの入力信号であるＰ＿ＲＳ＿ｉｎ信号は、ＳＲＡＭ１〜４の各々に入力される。Ｐ＿ＲＳ＿ｉｎ信号がＨｉｇｈのときに、ＳＲＡＭ１〜４は、レジューム状態に移行する。ＳＲＡＭ１〜４は、レジューム状態と通常状態との間を移行可能であって、レジューム状態に移行することで省電力状態になる。モジュールＡへの入力信号であるＡＭ＿ＣＬＫ信号は、クロック信号であり、ＳＲＡＭ１〜４及びＣＯＲＥ３０５に入力される。
【００３４】
モジュールＡからの出力信号であるＲＳ１信号は、ＳＲＡＭ１に入力されるＰ＿ＲＳ＿ｉｎ信号をバッファセル３０６〜３０８で遅延させた信号である。ＲＳ１信号は、ＳＲＡＭブロックで最も記憶容量が大きいＳＲＡＭから生成される。本実施形態では、ＳＲＡＭ１が最も記憶容量が大きいＳＲＡＭであるためＳＲＡＭ１からＲＳ１信号が出力される。
【００３５】
ＳＲＡＭの記憶容量の大きさと、レジューム状態への移行や通常状態への復帰にかかる時間とには相関関係があり、記憶容量が大きければ大きいほどＲＳ信号が出力されるまでの時間が長くなるようにバッファセルなどを用いて遅延時間を作り出す。これは、ＳＲＡＭの記憶容量が大きければＳＲＡＭを構成するメモリアレイ部や周辺回路の規模も大きくなるので、それらが動作可能な状態まで内部の電源ノードや信号ノードが安定化するまでに多くの時間を必要とするからである。このように、モジュールＡに入力されたＰ＿ＲＳ＿ｉｎ信号は、電源などが安定化するのを待って、ＲＳ１信号として出力される。
【００３６】
図４は、ＳＲＡＭのブロック図を示す。図４では、ＳＲＡＭ１を例にＳＲＡＭの構成を説明する。入力信号は、ＣＳ、ＷＥ、ａｄｄｒ、ｄａｔａ＿ｉｎ、ＡＭ＿ＣＬＫ及びＰ＿ＲＳ＿ｉｎであり、出力信号はｄａｔａ＿ｏｕｔ及びＲＳ１である。
【００３７】
制御部４０１は、ＣＳ信号やＷＥ信号からメモリ動作のタイミング信号を生成するタイミング制御回路を備える。また、制御部４０１は、ワードドライバ部４０２とカラム部４０３の電源をＰ＿ＲＳ＿ｉｎ信号に従って制御し、Ｐ＿ＲＳ＿ｉｎ信号がＨｉｇｈのときにワードドライバ部４０２とカラム部４０３の電力を遮断する回路を備える。さらに、制御部４０１のＰ＿ＲＳ＿ｉｎ信号を制御しない部分についてもＰ＿ＲＳ＿ｉｎ信号がＨｉｇｈのときに電源を遮断することが可能である。先述したように、Ｐ＿ＲＳ＿ｉｎ信号は制御部４０１やバッファセル３０６〜３０８で遅延させてＲＳ１信号として出力される。
【００３８】
ワードドライバ部４０２はａｄｄｒ信号をデコードして、メモリアレイ部４０４のどこの列（ロウ）を活性化させるかを決定するブロックである。ワードドライバ部４０２は、制御部４０１によってレジューム状態ときに電力が遮断される。
【００３９】
カラム部４０３はａｄｄｒ信号をデコードして、メモリアレイ部４０４のどこの行（カラム）を活性化させるかを決定するブロックである。カラム部４０３は、制御部４０１によってレジューム状態ときに電力が遮断される。
【００４０】
本実施形態では、レジューム状態への移行ときにワードドライバ部４０２やカラム部４０３の電力遮断とクロック信号の発振とが重ならないようにすることで、メモリアレイ部４０４での電圧揺れを抑える。
【００４１】
メモリアレイ部４０４は、スタティック型のメモリセルがマトリクス状に配置され、ワードドライバ部４０２とカラム部４０３で決定されるメモリセルにデータを保持する。メモリアレイ部４０４はレジューム状態ときにも通電されたままであり、これにより、レジューム状態ときにデータを保持することができる。
【００４２】
図２において、モジュールＡから出力されたＲＳ１信号は、モジュールＢに入力され、ＳＲＡＭブロック２１０で最も記憶容量が大きいＳＲＡＭからＲＳ２信号として出力される。そのＲＳ２信号は、モジュールＣに入力される。同様に、モジュールＣからＲＳ３信号が出力されてモジュールＤに入力される。モジュールＤに最後に入力されたＲＳ３信号は、Ｐ＿ＲＳ＿ｏｕｔ信号として出力されて、ＣＬＫ＿ＲＳ制御部２０３に入力される。このように、モジュールＡ〜Ｄがチェーン状に接続されることによって、ＲＳ信号が、モジュールＡ〜Ｄに順番に入力される。Ｐ＿ＲＳ＿ｏｕｔ信号は、モジュールＡ−Ｄの全てがレジューム状態に移行したことを示す信号（制御完了信号）である。
【００４３】
図５を参照して、ＳＲＡＭを通常状態からレジューム状態に移行させる動作について説明する。
【００４４】
画像処理部１０３の動作クロックであるＣＬＫ信号は、クロックジェネレータ１０２から出力される。システム部１００の電源が投入される状態では、クロックジェネレータ１０２は、ＣＬＫ信号を常に発振している。
【００４５】
時間ｔ０において、ＢＵＳＹ信号がＨｉｇｈになっている。ＳＲＡＭがレジューム状態の間、ＢＵＳＹ制御部２２１は、常にＢＵＳＹ信号がビジー状態を示すＨｉｇｈになるよう制御する。具体的には、ＢＵＳＹ制御部２２１から出力されるＢＵＳＹ＿ＳＥＬ信号をＨｉｇｈにする。これにより、ＢＵＳＹ信号がＨｉｇｈとなる。レジューム状態の間、画像処理回路２０４のクロックＡ＿ＣＬＫやＳＲＡＭのクロックであるＡＭ＿ＣＬＫ、ＢＭ＿ＣＬＫ，ＣＭ＿ＣＬＫ，ＤＭ＿ＣＬＫは停止状態である。
【００４６】
時間ｔ１において、ＣＰＵ１０１からＢＵＳ１１５を介して画像処理回路２０４へのレジスタアクセス要求が発行される。具体的には、ＣＰＵ１０１は、画像処理回路２０４が備えるレジスタのアドレスに対して、アクセス要求を発行する。ＣＬＫ制御部２０１は、このレジスタアクセス要求をモニタし、画像処理回路２０４へのクロック信号の供給を制御する。
【００４７】
時間ｔ２において、ＣＬＫ制御部２０１は、画像処理回路２０４に対してクロック信号を供給するためのＣＧ＿ＥＮ信号をＬｏｗに制御する。
【００４８】
時間ｔ３において、ＣＬＫ＿ＲＳ制御部２０３は、時間ｔ２でＣＧ＿ＥＮ信号がＬｏｗとなったときに、Ｐ＿ＲＳ＿ｉｎ信号をＬｏｗに制御する。これにより、ＳＲＡＭｓ２０９、２１０、２１１、２１２の各々が、レジューム状態から通常状態に復帰する。時間ｔ３でＰ＿ＲＳ＿ｉｎ信号がＬｏｗとなって、チェーン接続されたＲＳ１信号がセル・配線遅延によって時間ｔ４でＬｏｗとなる。同様に、ＲＳ１信号がＬｏｗとなってからセル・配線遅延の後にＲＳ２信号がＬｏｗとなり、ＲＳ２信号がＬｏｗとなってからセル・配線遅延の後にＲＳ３信号がＬｏｗとなる。そして、ＲＳ３信号がＬｏｗとなってからセル・配線遅延後の時間ｔ５にＰ＿ＲＳ＿ｏｕｔ信号がＬｏｗとなる。
【００４９】
時間ｔ５で、ＣＬＫ＿ＲＳ制御部２０３は、Ｐ＿ＲＳ＿ｏｕｔ信号がＬｏｗとなる。そして、Ｐ＿ＲＳ＿ｏｕｔ信号がＬｏｗとなってからｔ＿ｏｕｔ時間が経過した時間ｔ６において、Ａ＿ＣＬＫ信号の発振が開始されるように、Ａ＿ＣＧ＿ＥＮ信号をＬｏｗにする。ここで、ｔ＿ｏｕｔ時間は、ＳＲＡＭの記憶保持容量によって変わり、容量が大きいほど時間が長くなる。そこで、ｔ＿ｒｅｇ２１５によってｔ＿ｏｕｔ時間を調整し、ＳＲＡＭの容量に適した時間を設定することができる。また、時間ｔ６で、ＢＵＳＹ制御部２２１は、Ａ＿ＣＬＫ信号が発振されるタイミングで、ＢＵＳＹ＿ＳＥＬ信号をＬｏｗに制御して、ＢＵＳＹ信号の論理がＡ＿ＢＵＳＹ信号の論理となるように制御する。これにより、画像処理回路２０４の全てのＳＲＡＭが通常状態への移行が完了する。
【００５０】
次に、ＳＲＡＭを通常状態からレジューム状態への移行シーケンスについて説明する。
【００５１】
時間ｔ７において、ＣＰＵ１０１から画像処理回路２０４に対して処理終了を示すレジスタ設定であるＤｉｓａｂｌｅ設定が発行される。ＣＬＫ制御部２０１は、このレジスタアクセス要求をモニタし、画像処理回路２０４のクロック信号の停止を制御する。
【００５２】
時間ｔ８において、ＣＬＫ制御部２０１は、画像処理回路２０４に供給しているクロック信号を停止するために、ＣＧ＿ＥＮ信号をＨｉｇｈに制御する。
【００５３】
時間ｔ９において、ＣＬＫ＿ＲＳ制御部２０３は、ＣＧ＿ＥＮ信号がＨｉｇｈになると、Ａ＿ＣＧ＿ＥＮ信号をＨｉｇｈに制御して、ＣＧ２１３からＡ＿ＣＬＫ信号が供給されるのを停止する。これにより、画像処理回路２０４のＡＭ＿ＣＬＫ、ＢＭ＿ＣＬＫ，ＣＭ＿ＣＬＫ，ＤＭ＿ＣＬＫが停止し、画像処理回路２０４内のＳＲＡＭへのクロック信号の供給が停止される。さらに、時間ｔ９で、ＣＬＫ＿ＲＳ制御部２０３は、ＢＵＳＹ＿ＳＥＬをＨｉｇｈに制御して、ＢＵＳ１１５をＢＵＳＹ状態にする。
【００５４】
時間ｔ１０において、ＣＬＫ＿ＲＳ制御部２０３は、時間ｔ９でＡ＿ＣＧ＿ＥＮ信号がＨｉｇｈとなったときに、Ａ＿ＣＬＫ信号を停止する。Ａ＿ＣＬＫ信号を停止してからｔ＿ｉｎ時間が経過した後に、Ｐ＿ＲＳ＿ｉｎ信号をＨｉｇｈに制御する。これにより、レジューム状態に投入する際に、ＳＲＡＭに入力されるクロックが停止されているので、レジューム状態投入時の電源揺れを抑えることができる。ここで、ｔ＿ｉｎ時間は、ＳＲＡＭの記憶保持容量によって変わり、容量が大きいほど時間が長くなる。そこで、ｔ＿ｒｅｇ２１５によってｔ＿ｉｎ時間を調整し、ＳＲＡＭの容量に適した時間を設定することができる。
【００５５】
また、時間ｔ１０からｔ＿ｉｎ時間の経過後に、Ｐ＿ＲＳ＿ｉｎ信号がＨｉｇｈとなって、チェーン接続されたＲＳ信号がセル・配線遅延によってＲＳ１信号がＨｉｇｈとなり、同様に、ＲＳ２信号、ＲＳ３信号、Ｐ＿ＲＳ＿ｏｕｔ信号が順番にＨｉｇｈとなる。
【００５６】
そして、時間ｔ１１において、Ｐ＿ＲＳ＿ｏｕｔがＨｉｇｈとなったときに、画像処理回路２０４の全てのＳＲＡＭがレジューム状態へ移行する。
【００５７】
画像処理回路２０４に対するバスを介したアクセス要求を検知してクロック信号を供給するＨＷクロックゲート構成において、ＳＲＡＭにクロック信号が供給されるまで、ＣＰＵ１０１に対して画像処理回路２０４がＢＵＳＹ状態と通知することができる。これにより、ＳＲＡＭをレジューム状態から通常状態に復帰させた後、所定時間の経過後に、クロック信号を供給したとしても、バス上のアクセスを取りこぼすのを防止することができる。
【００５８】
（他の実施形態）
上記した実施形態では、本発明の情報処理装置としてＭＦＰについて説明したが、パーソナルコンピュータやサーバなどの情報処理装置であっても良い。
【００５９】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給するよう構成することによっても達成される。この場合、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプログラムコードを読出し実行することにより、上記機能が実現されることとなる。なお、この場合、そのプログラムコードを記憶した記録媒体は本発明を構成することになる。
【００６０】
プログラムコードを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【００６１】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現される場合に限られない。例えば、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００６２】
さらに、記録媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、前述した実施形態の機能が実現される場合も含まれる。つまり、プログラムコードがメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって実現される場合も含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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