(57)【要約】【課題】平面パターン上で形成した従来のロジックＬＳＩでは、ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。【解決手段】大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴ  ＮＡＮＤアレイを２組組み合わせて、任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。【選択図】図１
2017153057.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル情報をプログラム及び記憶する機能を有するトランジスタを直列に接続して実現した複数個のＮＡＮＤ論理を有し、前記ＮＡＮＤ論理１の出力が異なるＮＡＮＤ論理２に入力され、ＮＡＮＤ論理２の出力にディジタルの組み合わせ論理が実現できることを特徴とする半導体基板上に形成された再構成可能半導体論理回路。
【請求項２】
前記請求項１記載の再構成可能半導体論理回路において、前記トランジスタを直列に接続して実現したＮＡＮＤ論理は、前記半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路。
【請求項３】
前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するＦｅ−ＦＥＴを用いることを特徴とする再構成可能半導体論理回路。
【請求項４】
前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタは浮遊ゲートもしくはゲート絶縁膜中のトラップ準位にディジタル情報を記憶するフラッシュメモリを用いることを特徴とする再構成可能半導体論理回路。
【請求項５】
前記請求項１ないし２記載の再構成可能半導体論理回路において、前記トランジスタはカルコゲナイト材料にディジタル情報を記憶する相変化メモリを用いることを特徴とする再構成可能半導体論理回路。
【請求項６】
前記請求項１，３，４，５記載の再構成可能半導体論理回路において、前記トランジスタを直列に接続して実現したＮＡＮＤ論理は、前記半導体基板に対して水平方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能半導体論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】プログラム情報によって実現されるディジタル論理を変更できる再構成可能半導体論理回路に関する。
【背景技術】
【０００２】ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。【０００３】その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。【０００４】しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。【０００５】この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。【０００６】ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。【０００７】当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。【０００８】その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。【０００９】これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。【００１０】多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。【００１１】この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。【００１２】現在までに３２〜４８層積層した積層型ＮＡＮＤフラッシュメモリが開発され、東芝、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。【００１３】多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。【００１４】つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。【００１５】今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。【００１６】それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。【００１７】
【特許文献１】特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”
【文献１】
Ｍ．Ｓａｋｏ  ｅｔ  ａｌ，”Ａ  Ｌｏｗ−Ｐｏｗｅｒ  ６４Ｇｂ  ＭＬＣ  ＮＡＮＤ−Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｉｎ  １５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．
【文献２】
Ｈ．Ｔａｋａｔｏ  ｅｔ  ａｌ．，”Ｉｍｐａｃｔ  ｏｆ  ＳＧＴ  ｆｏｒ  ｕｌｔｒａ−ｈｉｇｈ  ｄｅｎｓｉｔｙ  ＬＳＩｓ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３−５７８，１９９１．
【文献３】
Ｔ．Ｅｎｄｏｈ  ｅｔ．ａｌ．，“Ｎｏｖｅｌ  Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  ＭｅｍｏｒｙＷｉｔｈ  ａ  Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  ＧａｔｅＴｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｃ．４，ｐｐ．９４５−９５１，２００３．
【文献４】
Ｈ．Ｔａｎａｋａ  ｅｔ  ａｌ．，：“Ｂｉｔ  Ｃｏｓｔ  ｓｃａｌａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｐｕｎｃｈ  ａｎｄ  Ｐｌｕｇ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，２００７．
【文献５】
Ｒ．Ｋａｔｓｕｍａｔａ  ｅｔ  ａｌ．，“Ｐｉｐｅ−ｓｈａｐｅｄ  ＢｉＣＳ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｗｉｔｈ  １６  ｓｔａｃｋｅｄ  ｌａｙｅｒｓ  ａｎｄ  ｍｕｌｔｉ−ｌｅｖｅｌ−ｃｅｌｌ  ｏｐｅｒａｔｉｏｎ  ｆｏｒ  ｕｌｔｒａ  ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｓｔｏｒａｇｅ  ｄｅｖｉｃｅｓ”，Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６−１３７，２００９．
【発明の概要】
【発明が解決しようとしている課題】
【００１８】ショートチャネル効果等によるムーアの法則の限界後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。
【課題を解決するための手段】
【００１９】大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴ  ＮＡＮＤアレイを２組組み合わせて、任意の再構成可能な組み合わせ回路を実現することにより実現した。これによりロジックＬＳＩに必要な任意の組み合わせ回路が実現できる。
【発明の効果】
【００２０】本発明によれば、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。
【００２１】全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。
【発明を実施するための最良の形態】
【００２２】以下、図面を参照して、本発明に係る再構成可能半導体論理回路の一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）【００２３】  以下本発明の１実施形態を図面を用いて説明する。図１は本発明の１実施形態の積層型Ｆｅ−ＦＥＴ  ＮＡＮＤ／ＮＡＮＤアレイである。２種類のＮＡＮＤアレイ２０１，２０２はドライバトランジスタ部分はＦｅ−ＦＥＴを用いた積層型ＮＡＮＤ  ＦｅＲＡＭで構成されている。【００２４】  この例では８個の直列接続されたＦｅ−ＦＥＴは縦方向に８層積層することによって実現される。Ｆｅ−ＦＥＴのゲートには８種類の入力信号（８層に積層されている）が入力される。またＦｅ−ＦＥＴのゲート絶縁膜はプログラム機能を有している。つまりＦｅ−ＦＥＴは通常のトランジスタとして動作するだけでなくプログラム機能も内蔵されている。その結果上から見てわずか１素子分の面積に配線とＦｅ−ＦＥＴを８層積層出来る。【００２５】このＮＡＮＤアレイ２０１，２０２内には入力信号を用いた任意の論理を実現できる。全ての信号が使用された場合はその出力は８種類の信号の積の反転信号で表わされる。積層したトランジスタすべてを使う必要がない場合には、通過ゲートには常に導通させるプログラムを行うことにより実現する。【００２６】例えば図１の２０１（ＮＡＮＤアレイ１）の左端のＮＡＮＤで出力２０３に（ＡＢＣＤ）の反転信号を
2017153057.tif 000003
めプログラムを行う。【００２７】また図１に示すようにプリチャージ信号ΦＰがゲートの入力されるＳＧＴトランジスタを用いてＮＡＮＤ論理を実現している。また２０１（ＮＡＮＤアレイ１）と２０２（ＮＡＮＤアレイ２）の間の信号の流れを制御（プログラム時は両者を分離、読み出し時は両者を接続）するため、ゲートに転送制御信号２１０（ΦＴ）が接続されるＳＧＴを接続する。２０２（ＮＡＮＤアレイ２）では２０１（ＮＡＮＤアレイ１）の出力２０３，２０４，２０５，２０６を入力信号として必要な論理を演算し出力している。【００２８】図１の例では２０２（ＮＡＮＤアレイ２）の入力数は２０１（ＮＡＮＤアレイ１）の入力数より少なくなっている。その場合には図１に示すように入力数の少ないＮＡＮＤアレイ（この場合には２０２）の下段部に通過用のＦｅ−ＦＥＴを接続することにより（図１では４個直列接続し、そのゲートに高電圧ＶＰＰを印加して常に導通状態にする）２０１（ＮＡＮＤアレイ１）と２０２（ＮＡＮＤアレイ２）の接続段数を常に同じにする。【００２９】これは２０１（ＮＡＮＤアレイ１）と２０２（ＮＡＮＤアレイ２）を同一プロセス工程で製造し、出来るだけ製造コストを低減するために必要不可欠である。また２０２（ＮＡＮＤアレイ２）に書き込みを行う際にはＷＬ１−ＷＬ４に２０２（ＮＡＮＤアレイ２）の外部から電圧を印加する。【００３０】図２に新たに提案した図１の積層型Ｆｅ−ＦＥＴ  ＮＡＮＤ／ＮＡＮＤアレイを実現するために使用する積層型ＮＡＮＤ  ＦｅＲＡＭの基本構成を示す。これは過去に高速、低コスト不揮発性メモリを実現するために提案されたものである［文献６］［文献７］。【００３１】現在製品化が進められている積層型ＮＡＮＤフラッシュメモリ同様に、縦方向にＮＡＮＤ構成が作られている（図２では簡単にするために４層積層した場合を示している）。【００３２】この積層構造を実現するためには、積層型ＮＡＮＤフラッシュメモリ同様に多段積層縦型トランジスタ構造を用いている。つまり４回ＷＬ間絶縁膜３０６とＷＬ材３０１の積層を繰り返した後一括して基板の底に達するトレンチを形成して４層分まとめて１度にトランジスタを形成する。この製造技術は別名ＢｉＣＳ（Ｂｉｔ−ｃｏｓｔ−Ｓｃａｌａｂｌｅ）技術とも呼ばれている。このため積層型ＮＡＮＤフラッシュメモリ同様に低コスト（低ビットコスト）が実現される。【００３３】メモリセルの書き込みは、選択されたＷＬ（例えばＷＬ１）と、選択されたデコートされた基板（例えばＶｓｕｂ１）の間に高電圧（１０Ｖ）を印加して行う。どちらが高電圧かによって書き込んだメモリセル（Ｆｅ−ＦＥＴ）のしきい値電圧をプラスもしくはマイナスにすることができる。【００３４】読み出し時には、選択したＷＬに０Ｖ、同一ＮＡＮＤ内の通過メモリセルのゲートには書き込み時の半分程度の電圧を印加して行う。メモリセルに用いるＦｅ−ＦＥＴは高速動作に適している為、積層型ＮＡＮＤフラッシュメモリ以上の高速動作が期待できる。【００３５】次に図１の積層型Ｆｅ−ＦＥＴＮＡＮＤ／ＮＡＮＤアレイを実現するために必要なＦｅ−ＦＥＴへのプログラム及び消去について説明する。【００３６】図３にプログラムと消去法を示す。初���状態をしきい値電圧が０．２ＶとするＥタイプＦｅ−ＦＥＴ（４０１）とする。この状態でＦｅ−ＦＥＴのゲートにロウレベルの０Ｖを印加するとＦｅ−ＦＥＴはオフ状態になる。これをプログラムする場合にはＦｅ−ＦＥＴのゲートに０Ｖ、基板に高電圧（＋１０Ｖ）を印加して、しきい値電圧−１ＶのＤタイプＦｅ−ＦＥＴ（４０２）とする。【００３７】ＤタイプのＦｅ−ＦＥＴ（４０２）では、ゲート電圧がロウレベルの０Ｖでもオン状態になり、論理を実現する場合はいわゆる通過トランジスタとなり論理に無関係に導通状態になる。この状態から元のＥタイプＦｅ−ＦＥＴ状態（４０１）に戻すには、プログラム時と逆の電圧をＦｅ−ＦＥＴのゲートと基板間に印加する消去動作を行う。【００３８】次に図１の積層型Ｆｅ−ＦＥＴ  ＮＡＮＤ／ＮＡＮＤアレイのプログラム動作について述べる。図４に２０１（ＮＡＮＤアレイ１）の左端のＮＡＮＤ構造で実現されるＡＢＣＤの反転信号のプログラム法に関して述べる。【００３９】プログラム時には図３で示したようにプログラムするＦｅ−ＦＥＴのゲートに０Ｖ、選択したＮＡＮＤ構造の基板に高電圧を印加する必要がある。ＡＢＣＤの反転信号をプログラムする場合に
2017153057.tif 000004
４１５，４１７にプログラムするためにそのゲートに０Ｖを印加し、選択したＮＡＮＤ構造の基板に高電圧（＋１０Ｖ）を印加する。【００４０】ゲートにＡ，Ｂ，Ｃ，Ｄが入力する４個のＦｅ−ＦＥＴ４１０，４１２，４１４，４１６にはプログラムされないようにゲートに中間電圧（＋５Ｖ）を印加する。この動作により同一ＮＡＮＤ構造内のＦｅ−ＦＥＴには同時にプログラムすることが可能である。【００４１】一方実現する論理を変更したい場合には今のプログラム動作と逆の電圧を通過Ｆｅ−ＦＥＴに印加する。プログラム中はＮＡＮＤ構造と電源電圧ＶＤＤを分離するためΦＰは０Ｖにする。またプログラム中に２０１（ＮＡＮＤアレイ１）と２０２（ＮＡＮＤアレイ２）を分離するために２１０（ΦＴ）を０Ｖにする。【００４２】
2017153057.tif 000005
ラム法に関して述べる。通過Ｆｅ−ＦＥＴにプログラムするためにＷＬ１とＷＬ４に０Ｖを印加し、選択したＮＡＮＤの基板には高電圧（＋１０Ｖ）を印加する。ＷＬ２とＷＬ３がゲートに接続されているＦｅ−ＦＥＴ５０２，５０３はプログラムされないように中間電圧（＋５Ｖ）を印加する。【００４３】その他ΦＰや２１０（ΦＴ）の印加電圧は２０１（ＮＡＮＤアレイ１）の書き込み時と同じである。プログラム時に２０１（ＮＡＮＤアレイ１）と２０２（ＮＡＮＤアレイ２）を分離しておけば、両ＮＡＮＤアレイ２０１，２０２を同時にプロッグラムもしくは消去することができる。あるいは一方をプログラム、残りを消去することも可能である。【００４４】次に図１の積層型Ｆｅ−ＦＥＴ  ＮＡＮＤ／ＮＡＮＤアレイの読み出し動作について述べる。図６に２０１（ＮＡＮＤアレイ１）の左端のＮＡＮＤ構造で実現されるＡＢＣＤの反転信号の読み出し法に関して述べる。あらかじめプリチャージ期間にΦＰ＝１Ｖとして、ＮＡＮＤの出力部分２０３をプリチャージしておく。この時２１０（ΦＴ）＝０Ｖとして２０１（ＮＡＮＤアレイ１）と２０２（ＮＡＮＤアレイ２）は分離しておく。【００４５】次にアクティブ時間（評価時間）に２０１（ＮＡＮＤアレイ１）に入力信号を入力する。例え
2017153057.tif 000006
６０８はあらかじめプログラムされしきい値は−１Ｖになっている為、ゲート電圧が０Ｖでも通過Ｆｅ−ＦＥＴになり電流が流れる。その結果このＮＡＮＤは選択され出力２０３からＡＢＣＤの反転信号が出力される（出力が０Ｖになる）。２０１（ＮＡＮＤアレイ１）の残りのＮＡＮＤ構造でも同様な読み出し動作が行われる。【００４６】その後２１０（ΦＴ）＝２Ｖとして２０１（ＮＡＮＤアレイ１）の出力を２０２（ＮＡＮＤアレイ２）（ＷＬ１−ＷＬ４）に転送する。【００４７】
2017153057.tif 000007
法に関して述べる。２０１（ＮＡＮＤアレイ１）からは２０３（ＷＬ１＝０Ｖ），２０４（ＷＬ２＝１Ｖ），２０５（ＷＬ３＝１Ｖ），２０６（ＷＬ４＝０Ｖ）の信号が転送されてくる。【００４８】ＷＬ１とＷＬ４が入力するＦｅ−ＦＥ  Ｔ７０１，７０４はあらかじめプログラムされているので読
2017153057.tif 000008
される（このＮＡＮＤ構造の出力２０８が０Ｖになる）。【００４９】以上の手順により任意の組み合わせ回路を積層型Ｆｅ−ＦＥＴ  ＮＡＮＤ／ＮＡＮＤアレイに書き込み、読み出しできる。組み合わせ回路の論理を変更する場合には、消去、プログラムの順に書き込み動作を行う。
【実施形態の効果】
【００５０】以上の方式を用いることにより従来の平面型トランジスタを用いてロジックＬＳＩの組み合わせ回路を実現して場合（図８）と比較して非常に小さいパターン面積、製造コストでロジックＬＳＩを実現できる。図１の例では、従来の一層型のパターン面積は３２Ｆ＊４８Ｆ＝１５３６Ｆ２（Ｆはデザインルール）と比較的大きいのに対し、本発明を用いると、８Ｆ＊１４Ｆ＝１１２Ｆ２と約７．３％に大幅に縮小できる（図９は面積の比較結果）
【文献６】
］菅野孝一、渡辺重佳“積層型ＮＡＮＤ構造１トランジスタ型ＦｅＲＡＭの読出し方式の検討”電子情報通信学会Ｃ，Ｖｏｌ．Ｊ９１−Ｃ，Ｎｏ１１，ｐｐ．６６８−６６９，２００８．
【文献７】
菅野孝一，渡辺重佳，“積層方式ＮＡＮＤ構造１トランジスタ型ＦｅＲＡＭの設計法．”電学論（Ｃ），Ｖｏｌ．１３Ｃ，ｎｏ．２，ｐｐ．２２６−２３４，２０１０．
【他の実施例】
【００５１】本発明はこの実施例に限られるものではない。ＮＡＮＤアレイを実現するトランジスタとして強誘電体を用いたＦｅ−ＦＥＴの代わりに積層型の３Ｄフラッシュメモリに用いられるフローティングゲート型トランジスタやチャージトラップ型トランジスタを用いても良い。あるいはガラス材料の相転移を用いた１トランジスタ型相変化メモリ（ＰＲＡＭ）を用いても良い。１素子で情報を記憶する機能があるトランジスタなら本発明の構成要素として使用することができる。
第一の実施例では多段接続縦型トランジスを用いて縦方向にＮＡＮＤ論理を実現しているが（現在製品化が進められている３Ｄ  ＮＡＮＤフラッシュメモリの基本的な方式）、広義のＢｉＣＳ技術を用いて縦方向に積層するがＮＡＮＤ論理を横方向に実現しても良い。その他本発明の趣旨を逸脱しない限り各種の変形が可能である。
【産業用の利用可能性】
【００５２】システムＬＳＩ，ロジックＬＳＩ、ＦＰＧＡ等の現在商品化されているディジタル論理で動作する全ての論理ＬＳＩに適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明にかかる再構成可能半導体論理回路の構成図である。
【図２】本発明にかかる再構成可能半導体論理回路に用いる積層型ＦｅＲＡＭの構成図である。
【図３】本発明にかかる再構成可能半導体論理回路の構成要素であるＦｅ−ＦＥＴのプログラム動作の説明図である。
【図４】本発明にかかる再構成可能半導体論理回路の１段目のＮＡＮＤアレイのプログラム動作の説明図である。
【図５】本発明にかかる再構成可能半導体論理回路の２段目のＮＡＮＤアレイのプログラム動作の説明図である。
【図６】本発明にかかる再構成可能半導体論理回路の１段目のＮＡＮＤアレイの読み出し動作の説明図である。
【図７】本発明にかかる再構成可能半導体論理回路の２段目のＮＡＮＤアレイの読み出し動作の説明図である。
【図８】従来の再構成可能半導体論理回路の構成図である。
【図９】従来と本発明の再構成可能半導体論理回路のパターン面積の比較図である。
【符号の説明】
【００５４】２０１・・・ＮＡＮＤアレイ１、２０２・・・ＮＡＮＤアレイ２、２０３−２０６・・・ＮＡＮＤアレイ１の４個の出力信号、２０７−２０９・・・ＮＡＮＤアレイ２の３個の出力信号、２１０・・・ＮＡＮＤアレイ１とＮＡＮＤアレイ２の接続信号、２１１・・・Ｄタイプトランジスタの識別子、３０１・・・ワード線、３０２・・・・ビット線、３０３・・・ｐ型シリコン、３０４・・・強誘電体膜、３０５・・・酸化膜、３０６・・・層間絶縁膜、３０７・・・Ｎ型拡散層、３０８・・・ソースライン、３０９・・・ＳＯＩ基板、３１０・・・Ｖｓｕｂ電圧、３１１・・・上面図、３１２・・・等価回路図、３１３・・・断面図、
４０１・・・ＥタイプＦｅＦＥＴ、４０２・・・ＤタイプＦｅＦＥＴ、
４１０−４１７・・・ＮＡＮＤアレイ１の１個目のＮＡＮＤを構成する８個のＦｅＦＥＴ（プログラム時）、５０１−５０８・・・ＮＡＮＤアレイ２の２個目のＮＡＮＤを構成する８個のＦｅＦＥＴ（プログラム時）、
６０１−６０８・・・ＮＡＮＤアレイ１の１個目のＮＡＮＤを構成する８個のＦｅＦＥＴ（読み出し時）、７０１−７０８・・・ＮＡＮＤアレイ２の２個目のＮＡＮＤを構成する８個のＦｅＦＥＴ（読み出し時）
【図１】
2017153057.tif 000009
【図２】
2017153057.tif 000010
【図３】
2017153057.tif 000011
【図４】
2017153057.tif 000012
【図５】
2017153057.tif 000013
【図６】
2017153057.tif 000014
【図７】
2017153057.tif 000015
【図８】
2017153057.tif 000016
【図９】
2017153057.tif 000017