(57)【要約】【課題】  ＭＥＭＳ素子の板状部の反りを的確に評価及び管理することが可能な電子装置を提供する。【解決手段】  実施形態に係る電子装置は、半導体基板１１上に設けられ、実動作に用いられる第１の素子１０１と、半導体基板上に設けられた少なくとも１つの評価用の第２の素子２０１ａ〜２０１ｄで構成された第２の素子ユニット２００と、を備え、第１の素子は、第１の板状部１１１と、第１の板状部を覆い且つ内部にキャビティ１３１を形成する第１の薄膜部１２１と、を含み、第２の素子ユニットは、異なった長さを有する複数の第２の板状部２１１ａ〜２１１ｄと、複数の第２の板状部を覆い且つ内部にキャビティを形成する少なくとも１つの第２の薄膜部２２１ａ〜２２１ｄと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、実動作に用いられる第１の素子と、
前記半導体基板上に設けられた少なくとも１つの評価用の第２の素子で構成された第２の素子ユニットと、
を備えた電子装置であって、
前記第１の素子は、第１の板状部と、前記第１の板状部を覆い且つ内部にキャビティを形成する第１の薄膜部と、を含み、
前記第２の素子ユニットは、異なった長さを有する複数の第２の板状部と、前記複数の第２の板状部を覆い且つ内部にキャビティを形成する少なくとも１つの第２の薄膜部と、を含む
ことを特徴とする電子装置。
【請求項２】
前記第２の素子ユニットは、複数の第２の素子で構成され、
前記少なくとも１つの第２の薄膜部は、前記複数の第２の板状部を個別に覆う複数の第２の薄膜部である
ことを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第２の素子ユニットは、単一の第２の素子で構成され、
前記少なくとも１つの第２の薄膜部は、前記複数の第２の板状部を覆う単一の第２の薄膜部である
ことを特徴とする請求項１に記載の電子装置。
【請求項４】
前記複数の第２の板状部はそれぞれ、複数の異なる材料で形成された複数の材料層が積層された構造を有する
ことを特徴とする請求項１に記載の電子装置。
【請求項５】
同一の半導体ウェハ上に、実動作に用いられる第１の素子と、少なくとも１つの評価用の第２の素子で構成された第２の素子ユニットと、を形成することを備えた電子装置の製造方法であって、
前記第１の素子は、第１の板状部と、前記第１の板状部を覆い且つ内部にキャビティを形成する第１の薄膜部と、を含み、
前記第２の素子ユニットは、異なった長さを有する複数の第２の板状部と、前記複数の第２の板状部を覆い且つ内部にキャビティを形成する少なくとも１つの第２の薄膜部と、を含む
ことを特徴とする電子装置の製造方法。
【請求項６】
前記半導体ウェハは、それぞれが複数のチップ領域を含む複数のショット領域を含み、
前記第１の素子と前記第２の素子ユニットとは、同一のチップ領域に形成される
ことを特徴とする請求項５に記載の電子装置の製造方法。
【請求項７】
前記半導体ウェハは、それぞれが複数のチップ領域を含む複数のショット領域を含み、
前記第１の素子と前記第２の素子ユニットとは、異なったチップ領域に形成される
ことを特徴とする請求項５に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置及び電子装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成された可変キャパシタ等のＭＥＭＳ（micro electro-mechanical systems）素子を備えた電子装置が提案されている。可変キャパシタの電極は板状であるため、板状の電極の反りを的確に評価及び管理することが重要である。例えば、反り量のばらつきは、可変キャパシタのキャパシタンスのばらつきにつながる。また、反り量が大きいと、電極（板状部）を覆う薄膜部に悪影響を与え、ＭＥＭＳ素子の不良原因になるおそれがある。
【０００３】
しかしながら、従来は、上述したような板状部の反りを的確に評価及び管理することは容易ではなかった。
【０００４】
したがって、ＭＥＭＳ素子の板状部の反りを的確に評価及び管理することが可能な電子装置及び電子装置の製造方法が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８３０９９５８号明細書
【特許文献２】米国特許第８５６４９２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＥＭＳ素子の板状部の反りを的確に評価及び管理することが可能な電子装置及び電子装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る電子装置は、半導体基板上に設けられ、実動作に用いられる第１の素子と、前記半導体基板上に設けられた少なくとも１つの評価用の第２の素子で構成された第２の素子ユニットと、を備えた電子装置であって、前記第１の素子は、第１の板状部と、前記第１の板状部を覆い且つ内部にキャビティを形成する第１の薄膜部とを含み、前記第２の素子ユニットは、異なった長さを有する複数の第２の板状部と、前記複数の第２の板状部を覆い且つ内部にキャビティを形成する少なくとも１つの第２の薄膜部と、を含む。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電子装置の概念を模式的に示した図である。
【図２】第１の実施形態に係る電子装置における主として第２のＭＥＭＳ素子の構成を模式的に示した断面図である。
【図３】第１の実施形態に係る電子装置における主として第２のＭＥＭＳ素子の構成を模式的に示した平面図である。
【図４】第１の実施形態に係る電子装置における主として第２のＭＥＭＳ素子ユニットの構成を模式的に示した平面図である。
【図５】第１の実施形態に係る電子装置における主として第１のＭＥＭＳ素子の構成を模式的に示した断面図である。
【図６】第１の実施形態に係り、半導体ウェハ、ショット領域及びチップ領域の関係について模式的に示した説明図である。
【図７】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図８】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図９】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１０】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１１】第１の実施形態に係り、電極の反り量の評価方法を示したフローチャートである。
【図１２】第１の実施形態に係り、半導体ウェハ上の評価箇所を模式的に示した図である。
【図１３】第１の実施形態に係り、第２のＭＥＭＳ素子の不良率の一例を示した図である。
【図１４】第１の実施形態に係る電子装置における主として第２のＭＥＭＳ素子ユニットの変更例の構成を模式的に示した平面図である。
【図１５】第２の実施形態に係り、半導体ウェハ、ショット領域及びチップ領域の関係について模式的に示した説明図である。
【図１６】第３の実施形態に係る電子装置の概念を模式的に示した図である。
【図１７】第３の実施形態に係る電子装置における主として第２のＭＥＭＳ素子ユニットの構成を模式的に示した平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
【００１０】
（実施形態１）
図１は、第１の実施形態に係る電子装置の概念を模式的に示した図である。
【００１１】
本実施形態に係る電子装置は、同一の半導体基板１１上に、第１のＭＥＭＳ素子１０１と、少なくとも１つの第２のＭＥＭＳ素子２０１（図１の例では、４つの第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄ）で構成された第２のＭＥＭＳ素子ユニット２００とが設けられている。言い換えると、本実施形態では、第１のＭＥＭＳ素子１０１及び第２のＭＥＭＳ素子ユニット２００が、同一の集積回路（ＩＣ）チップ内に設けられている。
【００１２】
第１のＭＥＭＳ素子１０１は、実動作に用いられる。すなわち、第１のＭＥＭＳ素子１０１は、可動素子であり、機能素子として実際に用いられる。本実施形態では、第１のＭＥＭＳ素子１０１は、可変キャパシタとして用いられる。
【００１３】
第１のＭＥＭＳ素子１０１は、第１の板状部１１１と、第１の板状部１１１を覆い且つ内部にキャビティ１３１を形成する第１の薄膜部（第１の薄膜ドーム部）１２１とを含む。第１の板状部１１１は、可変キャパシタの電極として機能する。
【００１４】
第２のＭＥＭＳ素子２０１は、評価用に用いられる。すなわち、第２のＭＥＭＳ素子２０１の評価を行うことで、第１のＭＥＭＳ素子１０１の評価を行うことができる。この点については、後で詳細に説明する。
【００１５】
第２のＭＥＭＳ素子ユニット２００は、異なった長さを有する複数の第２の板状部２１１（２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄ）と、複数の第２の板状部２１１を覆い且つ内部にキャビティ２３１（２３１ａ、２３１ｂ、２３１ｃ及び２３１ｄ）を形成する少なくとも１つの第２の薄膜部（第２の薄膜ドーム部）２２１（２２１ａ、２２１ｂ、２２１ｃ及び２２１ｄ）とを含む。図１の例では、第２のＭＥＭＳ素子ユニット２００は、４つの第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄで構成されている。複数の第２のＭＥＭＳ素子２０１（２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄ）は、複数の第２の板状部２１１（図１の例では、４つの第２の板状部２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄ）と、複数の第２の板状部２１１を個別に覆う複数の第２の薄膜部２２１（図１の例では、４つの第２の薄膜部２２１ａ、２２１ｂ、２２１ｃ及び２２１ｄ）とを含んでいる。すなわち、本実施形態では、１つの第２のＭＥＭＳ素子２０１は、１つの第２の板状部２１１及び１つの第２の薄膜部２２１で形成されている。
【００１６】
図２は、本実施形態に係る電子装置における主として第２のＭＥＭＳ素子２０１の構成を模式的に示した断面図である。図３は、本実施形態に係る電子装置における主として第２のＭＥＭＳ素子２０１の構成を模式的に示した平面図である。なお、図２及び図３に示した第２のＭＥＭＳ素子２０１は、図１に示した第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄの任意の１つに対応する。
【００１７】
半導体基板１１及び層間絶縁膜１２を含む下地領域１０上に、第２のＭＥＭＳ素子２０１が設けられている。第２のＭＥＭＳ素子２０１は、第２の板状部に対応する電極部２１１と、電極部２１１を支持する支持部２１２と、第２の薄膜部２２１とを含んでいる。第２の薄膜部２２１の内側には、キャビティ２３１が形成されている。また、層間絶縁膜１２上には、絶縁膜２１４が形成されている。
【００１８】
電極部２１１は、複数の異なる材料で形成された複数の材料層が積層された構造を有している。具体的には、電極部２１１は、金属（例えば、ＡｌＣｕ）で形成された第１の材料層２１１ｘと、絶縁物（例えば、シリコン窒化物（ＳｉＮ））で形成された第２の材料層２１１ｙとで形成されている。電極部２１１の主面は、半導体基板１１の主面に対して実質的に平行である。ただし、実際には、電極部２１１は、第１の材料層２１１ｘと第２の材料層２１１ｙとの応力差によって反っている。具体的には、電極部２１１は、中央部が半導体基板１１の主面から遠ざかるように反っている。この反りについては、後で詳細に説明する。
【００１９】
支持部２１２は、電極部２１１の端部を固定するものであり、層間絶縁膜１２上に形成された下部分２１２ｘと、下部分２１２ｘ上に形成され且つ電極部２１１に接続された上部分２１２ｙとで形成されている。
【００２０】
第２の薄膜部２２１は、保護膜として機能し、第１の層２２１ｘと、第１の層２２１ｘ上に設けられた第２の層２２１ｙと、第２の層２２１ｙ上に設けられた第３の層２２１ｚとで形成されている。第１の層２２１ｘは、例えばシリコン酸化物（ＳｉＯ）で形成され、第２の板状部２１１の上方を含む領域に複数の穴２２２を有している。第２の層２２１ｙは、例えば樹脂で形成され、複数の穴２２２を塞いでいる。第３の層２２１ｚは、例えばシリコン窒化物（ＳｉＮ）で形成されている。
【００２１】
図４は、本実施形態に係る電子装置における主として第２のＭＥＭＳ素子ユニット２００の構成を模式的に示した平面図である。
【００２２】
すでに述べたように、第２のＭＥＭＳ素子ユニット２００は、複数の第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄによって構成されている。第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄそれぞれの具体的な構成は、図２及び図３で述べた通りである。
【００２３】
図４に示すように、第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄそれぞれに含まれる電極部（第２の板状部）２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄは、互いに異なった長さを有している。例えば、電極部２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄの長さはそれぞれ、１７５μｍ、２００μｍ、２２５μｍ及び２５０μｍである。なお、第２のＭＥＭＳ素子２０１ａ、２０１ｂ、２０１ｃ及び２０１ｄの配置や個数は、適宜変更可能である。
【００２４】
図５は、本実施形態に係る電子装置における主として第１のＭＥＭＳ素子１０１の構成を模式的に示した断面図である。なお、図５に示した第１のＭＥＭＳ素子１０１は、図１に示した第１のＭＥＭＳ素子１０１に対応する。
【００２５】
半導体基板１１、層間絶縁膜１２及びトランジスタ１３を含む下地領域１０上に、第１のＭＥＭＳ素子１０１が設けられている。この第１のＭＥＭＳ素子１０１は、第２のＭＥＭＳ素子２０１が設けられた半導体基板１１と同一の半導体基板１１上に設けられている。第１のＭＥＭＳ素子１０１は、第１の板状部に対応する上部電極部１１１と、上部電極部１１１を支持する支持部１１２と、上部電極部１１１の下方に設けられた下部電極部１１３と、第１の薄膜部１２１とを含んでいる。第１の薄膜部１２１の内側には、キャビティ１３１が形成されている。また、層間絶縁膜１２上には、絶縁膜１１４が形成されている。
【００２６】
上部電極部１１１は、可変キャパシタの一方の電極として機能するものであり、半導体基板１１の主面に垂直な方向に可動である。この上部電極部１１１は、第２のＭＥＭＳ素子２０１の電極部２１１の第１の材料層２１１ｘと同一の材料（例えば、ＡｌＣｕ等の金属）且つ同一工程で形成される。上部電極部１１１の主面は、半導体基板１１の主面に対して実質的に平行である。実際には、上部電極部１１１は、中央部が半導体基板１１の主面から遠ざかるように反っている。ただし、第２のＭＥＭＳ素子２０１の電極部２１１とは異なり、第１のＭＥＭＳ素子１０１の上部電極部１１１は積層構造ではないので、上部電極部１１１の反り量は、第２のＭＥＭＳ素子２０１の電極部２１１の反り量よりも小さい。
【００２７】
支持部１１２は、上部電極部１１１の端部を固定するものであり、層間絶縁膜１２上に形成された下部分１１２ｘと、下部分１１２ｘ上に形成された上部分１１２ｙと、上部分１１２ｙと上部電極部１１１との間に介在するバネ部分１１２ｚとで形成されている。バネ部分１１２ｚは、第２のＭＥＭＳ素子２０１の電極部２１１の第２の材料層２１１ｙと同一の材料（例えば、ＳｉＮ等の絶縁物）且つ同一工程で形成される。
【００２８】
下部電極部１１３は、可変キャパシタの他方の電極として機能する。下部電極部１１３の表面は、絶縁膜１１４で覆われている。この絶縁膜１１４は、図２に示した絶縁膜２１４と同一の材料且つ同一工程で形成される。
【００２９】
第１の薄膜部１２１は、保護膜として機能し、第１の層１２１ｘと、第１の層１２１ｘ上に設けられた第２の層１２１ｙと、第２の層１２１ｙ上に設けられた第３の層１２１ｚとで形成されている。この第１の薄膜部１２１は、第２のＭＥＭＳ素子２０１の第２の薄膜部２２１と同一材料且つ同一工程で形成される。すなわち、第１の層１２１ｘは、例えばシリコン酸化物（ＳｉＯ）で形成されており、第１の板状部１１１の上方を含む領域に複数の穴１２２を有している。第２の層１２１ｙは、例えば樹脂で形成されており、複数の穴１２２を塞いでいる。第３の層１２１ｚは、例えばシリコン窒化物（ＳｉＮ）で形成されている。
【００３０】
上述したように、上部電極部１１１は、半導体基板１１の主面に垂直な方向に可動であり、可変キャパシタの可動電極として機能する。上部電極部１１１と下部電極部１１３との間に印加される電圧を変化させると、静電力によって上部電極部１１１と下部電極部１１３との間の距離が変化し、可変キャパシタのキャパシタンスが変化する。
【００３１】
次に、本実施形態に係る電子装置について、第１のＭＥＭＳ素子１０１及び第２のＭＥＭＳ素子ユニット２００が形成される領域について説明する。
【００３２】
図６は、半導体ウェハ、ショット領域及びチップ領域の関係について模式的に示した説明図である。
【００３３】
図６に示すように、１つの半導体ウェハＷＡＦ内には、複数のショット領域（ワンショット（one-shot）領域）ＳＨＴが含まれている。ショット領域ＳＨＴとは、露光工程等のリソグラフィ工程において、リソグラフィが同時に実行される領域の単位である。すなわち、ショット領域ＳＨＴは、露光マスク（レチクル等）上のパターンが同時に転写される領域に対応する。また、複数のショット領域ＳＨＴそれぞれには、複数のチップ領域ＣＨＰが含まれている。チップ領域ＣＨＰとは、１つのチップ（ＩＣチップ）を構成する領域の単位である。
【００３４】
本実施形態では、図６に示すように、各チップ領域ＣＨＰ内に、第１のＭＥＭＳ素子（ＭＥＭ１）及び第２のＭＥＭＳ素子ユニット（ＭＥＭ２）のいずれも形成されている。すなわち、本実施形態では、第１のＭＥＭＳ素子（ＭＥＭ１）及び第２のＭＥＭＳ素子ユニット（ＭＥＭ２）が、同一のチップ領域ＣＨＰ内に形成されている。第２のＭＥＭＳ素子ユニット（ＭＥＭ２）は、品質管理（quality control）用のＴＥＧ（test element group）内に設けられている。
【００３５】
次に、本実施形態に係る電子装置の製造方法について説明する。
【００３６】
図７〜図１０は、本実施形態に係る電子装置の製造方法を模式的に示した断面図である。図７〜図１０では、主として第２のＭＥＭＳ素子２０１が形成される領域での製造方法を示している。
【００３７】
まず、図７に示すように、半導体基板１１、層間絶縁膜１２及びトランジスタ（図示せず）を含む下地領域１０上に金属膜を形成する。続いて、この金属膜をパターニングして、支持部２１２の下部分２１２ｘを形成する。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、支持部１１２の下部分１１２ｘ及び下部電極部１１３が同時に形成される。続いて、全面に絶縁膜２１４を形成した後、絶縁膜２１４上に犠牲層（樹脂層）２４１を形成する。さらに、絶縁膜２１４及び犠牲層２４１及びをパターニングして、支持部２１２の下部分２１２ｘ上に穴を形成する。続いて、全面に金属膜（ＡｌＣｕ膜）を形成し、さらにこの金属膜をパターニングして、電極部２１１の第１の材料層２１１ｘの部分と、支持部２１２の上部分２１２ｙとを形成する。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、上部電極部１１１と、支持部１１２の上部分１１２ｙが同時に形成される。続いて、全面に絶縁膜（ＳｉＮ膜）を形成し、さらにこの絶縁膜をパターニングして、電極部２１１の第２の材料層２１１ｙの部分を形成する。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、バネ部分１１２ｚが同時に形成される。
【００３８】
次に、図８に示すように、全面に犠牲層（樹脂層）２４２を形成し、さらに犠牲層２４１及び犠牲層２４２をパターニングする。続いて、第２の薄膜部２２１の第１の層（ＳｉＯ層）２２１ｘを全面に形成し、さらにこの第１の層２２１ｘをパターニングして、複数の穴２２２を形成する。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、第１の薄膜部１２１の第１の層１２１ｘに複数の穴１２２が同時に形成される。
【００３９】
次に、図９に示すように、複数の穴２２２からエッチングガスを供給し、犠牲層２４１及び犠牲層２４２を除去する。その結果、第１の層２２１ｘの内側にキャビティ２３１が形成される。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、キャビティ１３１が同時に形成される。犠牲層２４１及び犠牲層２４２を除去することにより、電極部２１１は、中央部が半導体ウェハ１１の主面から遠ざかるように反る。また、第１のＭＥＭＳ素子１０１が形成される領域でも、上部電極部１１１が、中央部が半導体ウェハ１１の主面から遠ざかるように反る。特に、図９に示した第２のＭＥＭＳ素子２０１が形成される領域では、電極部２１１の第１の材料層２１１ｘと第２の材料層２１１ｙとが異なる材料で形成されているため、第１の材料層２１１ｘの応力と第２の材料層２１１ｙの応力との応力差によって電極部２１１に大きな反りが生じる。
【００４０】
次に、図１０に示すように、第２の薄膜部２２１の第１の層２２１ｘ上に第２の層（樹脂層）２２１ｙを形成する。この第２の層２２１ｙによって複数の穴２２２が埋められる。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、第１の薄膜部１２１の第２の層１２１ｙが同時に形成され、複数の穴１２２が埋められる。
【００４１】
さらに、第２の層２２１ｙ上に第２の薄膜部２２１の第３の層（ＳｉＮ層）２２１ｚを形成することで、図２に示すような構造が得られる。このとき、図５に示した第１のＭＥＭＳ素子１０１が形成される領域では、第１の薄膜部１２１の第３の層１２１ｚが同時に形成され、図５に示すような構造が得られる。
【００４２】
上述したように、第１のＭＥＭＳ素子１０１の上部電極部１１１は、製造工程の最中（具体的には、図９の工程）において、中央部が半導体ウェハ１１の主面から遠ざかるように反る。反りの量がばらつくと、可変キャパシタのキャパシタンスもばらつき、所望の特性を有する可変キャパシタが得られなくなる。また、反りの量が大きいと、上部電極部１１１を覆う第１の薄膜部１２１に悪影響を与え、ＭＥＭＳ素子の不良原因になるおそれがある。例えば、図１０の工程で、第１の薄膜部１２１の第１の層１２１ｘ上に第２の層（樹脂層）１２１ｙを形成して複数の穴１２２を埋める際に、第２の層（樹脂層）１２１ｙの一部が穴１２２を通して上部電極部１１１に接触するおそれがある。したがって、上部電極部１１１の反りの量を的確に評価及び管理することが重要である。
【００４３】
そこで、本実施形態では、複数の第２のＭＥＭＳ素子２０１を含む第２のＭＥＭＳ素子ユニット２００を設け、この第２のＭＥＭＳ素子ユニット２００によって電極の反りの量を的確に評価及び管理できるようにしている。
【００４４】
一般に、第２のＭＥＭＳ素子２０１の電極部２１１の反り量Ｈｂ（図１０参照）は、
Ｈｂ∝Ｌ3 ×（σx−σy）／ｔ3               （式１）
と表される。ただし、Ｌは電極部２１１の長さ（支持部２１２間の電極部２１１の長さ）、ｔは電極部２１１の厚さ、σx は電極部２１１の第１の材料層２１１ｘの応力、σy は電極部２１１の第２の材料層２１１ｙの応力である。
【００４５】
上式からわかるように、反り量ＨｂはＬ3 に比例する。そこで、本本実施形態では、長さＬが異なる複数の電極部２１１を有する複数の第２のＭＥＭＳ素子２０１を形成する。長さＬが大きいと反り量Ｈｂも大きくなり、図８に示した犠牲層２４２の厚さをＨａとすると、Ｈａ＜Ｈｂのときに電極部２１１が第２の薄膜部２２１に接触する。そこで、上述したような複数の第２のＭＥＭＳ素子２０１の中から、電極部２１１と第２の薄膜部２２１とが接触する第２のＭＥＭＳ素子２０１を判定することで、第２のＭＥＭＳ素子２０１の電極部２１１の反り量を評価することが可能である。第２のＭＥＭＳ素子２０１の電極部２１１の反り量と第１のＭＥＭＳ素子１０１の上部電極部１１１の反り量との間には相関があるため、第２のＭＥＭＳ素子２０１の電極部２１１の反り量の評価結果に基づいて、第１のＭＥＭＳ素子１０１の上部電極部１１１の反り量の評価及び管理を行うことが可能である。以下、具体的に説明する。
【００４６】
図１１は、電極の反り量の評価方法を示したフローチャートである。図１１に示した方法では、第２のＭＥＭＳ素子２０１の電極部２１１の反り量の評価結果（良否判断）に基づいて、第１のＭＥＭＳ素子１０１の良否を判断している。以下、説明を加える。
【００４７】
すでに述べたように、ＭＥＭＳ技術を用いて可変キャパシタを製造した場合、可変キャパシタの電極に反りが生じる。反り量にばらつきがあると、可変キャパシタのキャパシタンスにもばらつきが生じる。したがって、可変キャパシタのキャパシタンス精度を確保するためには、第１のＭＥＭＳ素子１０１の上部電極部１１１の反り量が一定範囲内となるように管理されていることが好ましい。すなわち、反り量が大きすぎても小さすぎてもよくない。一方、第２のＭＥＭＳ素子２０１の電極部２１１の反り量と第１のＭＥＭＳ素子１０１の上部電極部１１１の反り量との間には相関がある。したがって、第２のＭＥＭＳ素子２０１の電極部２１１の反り量を評価することで、第１のＭＥＭＳ素子１０１の上部電極部１１１の反り量に基づく第１のＭＥＭＳ素子１０１の良否を判断することが可能である。
【００４８】
ただし、犠牲層２４２がプロセスばらつきで変動すると、Ｈｂが一定であっても判定結果が変わってしまう可能性がある。そのため、Ｈａを事前の工程で評価しておき、式１に基づいて適切な電極部の長さＬを選択する必要がある。そこで、まず、Ｈａの評価を行う（Ｓ１１）。具体的には、犠牲層２４２の膜厚を評価することで、Ｈａの評価を行う。
【００４９】
次に、Ｈａの評価結果に基づき、電極部の長さＬａ及びＬｂを決定する（Ｓ１２）。具体的には、第１のＭＥＭＳ素子１０１の上部電極部１１１の反り量が一定範囲内に収まっているか否かを判定可能な条件を求めるために、第２のＭＥＭＳ素子ユニット２００の電極部の長さ条件Ｌａ及びＬｂを求める。
【００５０】
例えば、Ｌ１、Ｌ２、Ｌ３、Ｌ４及びＬ５（ただし、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５）の電極長さを有する５つの第２のＭＥＭＳ素子２０１によって第２のＭＥＭＳ素子ユニット２００を構成した場合について説明する。本例では、Ｓ１１のステップでの評価結果に基づき、Ｓ１２のステップにおいて、Ｌａ及びＬｂとしてＬ３及びＬ４を決定したと仮定する。
【００５１】
次に、第２のＭＥＭＳ素子２０１の評価を行う（Ｓ１３）。具体的には、半導体ウェハ上の複数箇所において、電極長さＬ３を有する部分及び電極長さＬ４を有する部分について光学的な観察を行う。
【００５２】
次に、所定の条件が満たされているか否かの判断を行う（Ｓ１４）。具体的には、長さＬ３の電極部２１１を有する第２のＭＥＭＳ素子２０１の不良率が１０％以下であり、且つ長さＬ４の電極部２１１を有する第２のＭＥＭＳ素子２０１の不良率が９０％以上であるか否かについての判定を行う。
【００５３】
Ｓ１４の判定において「Ｙｅｓ」の場合には、そのような条件を満たす第２のＭＥＭＳ素子２０１が適正であるとみなし、そのような条件を満たす第２のＭＥＭＳ素子２０１が形成された半導体ウェハ上に形成された第１のＭＥＭＳ素子１０１が適正であるとみなす。この場合には、その後の製造工程を続け、製品を完成させる（Ｓ１５）。
【００５４】
Ｓ１４の判定において「Ｎｏ」の場合には、その後の製造工程は続けない（Ｓ１６）。
【００５５】
図１２は、半導体ウェハ上の評価箇所を模式的に示した図である。丸印で示したチップ領域ＣＨＰが評価対象チップ領域（評価対象箇所）である。図１２に示すように、半導体ウェハ上の全てのチップ領域ＣＨＰを評価対象チップ領域としなくてもよい。
【００５６】
例えば、反りによって電極部２１１が第２の薄膜部２２１に接触していると、そのような接触に起因する第２の薄膜部２２１の異常が観察される。そのような異常が観察された第２のＭＥＭＳ素子２０１は不良であるとみなす。このような光学顕微鏡による観察結果に基づき、Ｌ１、Ｌ２、Ｌ３、Ｌ４及びＬ５の電極長さを有する５種類の第２のＭＥＭＳ素子２０１それぞれについて不良率を算出する。
【００５７】
図１３は、異なるロット（本例では、ロットＡ、Ｂ及びＣ）で形成された第２のＭＥＭＳ素子２０１の不良率の一例を示した図である。ロットＡ、Ｂ及びＣの全てにおいて、Ｌａ及びＬｂとしてＬ３及びＬ４が選択されていると仮定する。ロットＣでは、Ｌ３の電極長さを有する第２のＭＥＭＳ素子２０１の不良率が１００％になっている。したがって、ロットＣは、反り量が大きすぎるため、Ｓ１４の条件を満たしていない。ロットＢでは、Ｌ３の電極長さを有する第２のＭＥＭＳ素子２０１の不良率が０％であり、Ｌ４の電極長さを有する第２のＭＥＭＳ素子２０１の不良率が９０％よりも高くなっている。したがって、ロットＢは、反り量が適正であり、Ｓ１４の条件を満たしている。ロットＡでは、Ｌ４の電極長さを有する第２のＭＥＭＳ素子２０１の不良率が０％である。したがって、ロットＡは、反り量が小さすぎるため、Ｓ１４の条件を満たしていない。
【００５８】
以上のように、本実施形態では、実動作に用いられる第１のＭＥＭＳ素子１０１が形成される半導体ウェハ上に、異なった長さを有する複数の第２の板状部（電極部）２１１を含む第２のＭＥＭＳ素子ユニット２００を形成する。これにより、第２の板状部２１１の反り量の評価結果（例えば、第２の板状部２１１の反りに基づく第２のＭＥＭＳ素子２０１の不良率の評価結果）に基づいて、第１のＭＥＭＳ素子１０１の反り量を的確に評価及び管理することができ、所望の特性を有する第１のＭＥＭＳ素子１０１を効果的に得ることができる。
【００５９】
また、第２の板状部（電極部）２１１の反りに起因する第２の薄膜部２２１の良否も評価することができるため、第２の薄膜部２２１の高さ（第２の板状部（電極部）２１１からの高さ）も評価することが可能である。
【００６０】
また、光学顕微鏡等を用いた形状観察によって第２のＭＥＭＳ素子２０１を評価することができるため、簡単に評価を行うことが可能である。
【００６１】
また、少なくとも第２の板状部２１１に反りが生じた段階で評価を行うことができるため、第１のＭＥＭＳ素子１０１及び第２のＭＥＭＳ素子２０１を最後まで作製しなくても、適正な評価を行うことができる。
【００６２】
また、本実施形態では、第２のＭＥＭＳ素子２０１を１つの第２の板状部（電極部）２１１と１つの第２の薄膜部２２１とによって構成するため、第１のＭＥＭＳ素子１０１の構成と類似した構成を第２のＭＥＭＳ素子２０１によって実現することができる。そのため、第２のＭＥＭＳ素子２０１を用いて的確な評価を行うことができる。
【００６３】
また、本実施形態では、第２の板状部２１１の上方に、第２の薄膜部２２１の第１の層２２１ｘの穴２２２を設けている。これにより、第１の層２２１ｘ上に形成される第２の層２２１ｙ（例えば、樹脂層）が、穴２２２を通して第２の板状部２１１に接触するような状況を効果的に実現することができる。したがって、このような状況に起因する不良モードを効果的に実現することができる。
【００６４】
また、本実施形態では、例えば図６に示したように、第１のＭＥＭＳ素子と第２のＭＥＭＳ素子とが同一のチップ領域ＣＨＰに形成される。そのため、第１のＭＥＭＳ素子の環境に近い環境で第２のＭＥＭＳ素子を形成することができる。したがって、第２のＭＥＭＳ素子２０１を用いて第１のＭＥＭＳ素子１０１を的確に評価することができる。
【００６５】
図１４は、本実施形態に係る電子装置における主として第２のＭＥＭＳ素子ユニット２００の変更例の構成を模式的に示した平面図である。
【００６６】
上述した実施形態では、図２、図３及び図４に示したように、第２の板状部（電極部）２１１の両端に支持部２１２を設けたが、本変更例では、第２の板状部（電極部）２１１の一端にのみ支持部２１２を設けている。
【００６７】
本変更例においても、上述した実施形態と同様の効果を得ることが可能である。
【００６８】
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００６９】
図１５は、本実施形態における、半導体ウェハ、ショット領域及びチップ領域の関係について模式的に示した説明図である。
【００７０】
第１の実施形態の図６と同様に、１つの半導体ウェハＷＡＦ内には、複数のショット領域（ワンショット領域）ＳＨＴが含まれている。また、１つのショット領域（ワンショット領域）ＳＨＴには、複数のチップ領域ＣＨＰが含まれている。
【００７１】
本実施形態では、図１５に示すように、第１のＭＥＭＳ素子（ＭＥＭ１）と第２のＭＥＭＳ素子ユニット（ＭＥＭ２）とが異なったチップ領域ＣＨＰに形成されている。図１５に示した例では、各ショット領域ＳＨＴにおいて、１つのチップ領域ＣＨＰ（左下のチップ領域ＣＨＰ）には、第１のＭＥＭＳ素子（ＭＥＭ１）を設けずに、第２のＭＥＭＳ素子ユニット（ＭＥＭ２）を含む品質管理用のＴＥＧを設けている。その他のチップ領域ＣＨＰには、第１のＭＥＭＳ素子（ＭＥＭ１）を設け、第２のＭＥＭＳ素子ユニット（ＭＥＭ２）は設けていない。
【００７２】
本実施形態においても、第１の実施形態と同様に、実動作に用いられる第１のＭＥＭＳ素子１０１が形成される半導体ウェハ上に、異なった長さを有する複数の第２の板状部（電極部）２１１を含む第２のＭＥＭＳ素子ユニット２００を形成する。したがって、本実施形態においても、上述した第１の実施形態の効果と同様の基本的効果を得ることができる。
【００７３】
また、本実施形態では、実動作に用いられる第１のＭＥＭＳ素子（ＭＥＭ１）が形成されているチップ領域ＣＨＰには、第２のＭＥＭＳ素子ユニット２００が形成されていない。そのため、第１のＭＥＭＳ素子（ＭＥＭ１）が形成されているチップ領域ＣＨＰの面積を低減することができる。
【００７４】
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項は第１及び第２の実施形態と同様であるため、第１及び第２の実施形態で説明した事項の説明は省略する。
【００７５】
図１６は、第３の実施形態に係る電子装置の概念を模式的に示した図である。
【００７６】
本実施形態に係る電子装置も、基本的には第１の実施形態と同様であり、同一の半導体基板１１上に、第１のＭＥＭＳ素子１０１と、少なくとも１つの第２のＭＥＭＳ素子２０１で構成された第２のＭＥＭＳ素子ユニット２００とが設けられている。すなわち、本実施形態でも、第１の実施形態と同様に、第１のＭＥＭＳ素子１０１及び第２のＭＥＭＳ素子ユニット２００が、同一の集積回路（ＩＣ）チップ内に設けられている。
【００７７】
本実施形態でも、第２のＭＥＭＳ素子ユニット２００は、異なった長さを有する複数の第２の板状部２１１（２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄ）を有している。ただし、本実施形態では、単一の第２の薄膜部２２１によって複数の第２の板状部２１１（２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄ）が覆われている。すなわち、本実施形態では、１つの第２のＭＥＭＳ素子２０１は、複数の第２の板状部２１１及び１つの第２の薄膜部２２１によって形成されている。したがって、本実施形態では、第２のＭＥＭＳ素子ユニット２００は、単一の第２のＭＥＭＳ素子２０１によって構成されている。
【００７８】
図１７は、本実施形態に係る電子装置における主として第２のＭＥＭＳ素子ユニット２００の構成を模式的に示した平面図である。
【００７９】
すでに述べたように、第２のＭＥＭＳ素子ユニット２００（第２のＭＥＭＳ素子２０１）は、互いに異なった長さを有する複数の第２の板状部（電極部）２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄと、１つの第２の薄膜部２２１とを含んでいる。例えば、第２の板状部（電極部）２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄの長さはそれぞれ、１７５μｍ、２００μｍ、２２５μｍ及び２５０μｍである。なお、第２の板状部（電極部）２１１ａ、２１１ｂ、２１１ｃ及び２１１ｄの配置や個数は、適宜変更可能である。
【００８０】
本実施形態においても、第１の実施形態と同様に、実動作に用いられる第１のＭＥＭＳ素子１０１が形成される半導体ウェハ上に、異なった長さを有する複数の第２の板状部（電極部）２１１を含む第２のＭＥＭＳ素子ユニット２００を形成する。したがって、本実施形態においても、上述した第１の実施形態の効果と同様の基本的効果を得ることができる。
【００８１】
また、本実施形態では、第２のＭＥＭＳ素子ユニット２００を単一の第２のＭＥＭＳ素子２０１で構成し、複数の第２の板状部（電極部）２１１を１つの第２の薄膜部２２１で覆っているため、第２のＭＥＭＳ素子ユニット２００の全体の面積を低減することができる。
【００８２】
以下、上述した実施形態について付記する。
【００８３】
［付記１］
半導体基板上に設けられ、実動作に用いられる第１の素子と、
前記半導体基板上に設けられた少なくとも１つの評価用の第２の素子で構成された第２の素子ユニットと、
を備えた電子装置であって、
前記第１の素子は、第１の板状部と、前記第１の板状部を覆い且つ内部にキャビティを形成する第１の薄膜部と、を含み、
前記第２の素子ユニットは、異なった長さを有する複数の第２の板状部と、前記複数の第２の板状部を覆い且つ内部にキャビティを形成する少なくとも１つの第２の薄膜部と、を含む
ことを特徴とする電子装置。
【００８４】
［付記２］
前記第２の素子ユニットは、複数の第２の素子で構成され、
前記少なくとも１つの第２の薄膜部は、前記複数の第２の板状部を個別に覆う複数の第２の薄膜部である
ことを特徴とする付記１に記載の電子装置。
【００８５】
［付記３］
前記複数の第２の薄膜部はそれぞれ、対応する前記第２の板状部の上方に穴を有する第１の層と、前記第１の層上に設けられ且つ前記穴を塞ぐ第２の層とを含む
ことを特徴とする付記２に記載の電子装置。
【００８６】
［付記４］
前記第２の素子ユニットは、単一の第２の素子で構成され、
前記少なくとも１つの第２の薄膜部は、前記複数の第２の板状部を覆う単一の第２の薄膜部である
ことを特徴とする付記１に記載の電子装置。
【００８７】
［付記５］
前記単一の第２の薄膜部は、前記複数の第２の板状部それぞれの上方に穴を有する第１の層と、前記第１の層上に設けられ且つ前記穴を塞ぐ第２の層とを含む
ことを特徴とする付記４に記載の電子装置。
【００８８】
［付記６］
前記複数の第２の板状部はそれぞれ、複数の異なる材料で形成された複数の材料層が積層された構造を有する
ことを特徴とする付記１に記載の電子装置。
【００８９】
［付記７］
前記複数の第２の板状部はそれぞれ、中央部が前記半導体基板の主面から遠ざかるように反っている
ことを特徴とする付記１に記載の電子装置。
【００９０】
［付記８］
前記第１の板状部は、前記半導体基板の主面に垂直な方向に可動である
ことを特徴とする付記１に記載の電子装置。
【００９１】
［付記９］
前記第１の板状部は、可変キャパシタの電極として機能する
ことを特徴とする付記１に記載の電子装置。
【００９２】
［付記１０］
同一の半導体ウェハ上に、実動作に用いられる第１の素子と、少なくとも１つの評価用の第２の素子で構成された第２の素子ユニットと、を形成することを備えた電子装置の製造方法であって、
前記第１の素子は、第１の板状部と、前記第１の板状部を覆い且つ内部にキャビティを形成する第１の薄膜部と、を含み、
前記第２の素子ユニットは、異なった長さを有する複数の第２の板状部と、前記複数の第２の板状部を覆い且つ内部にキャビティを形成する少なくとも１つの第２の薄膜部と、を含む
ことを特徴とする電子装置の製造方法。
【００９３】
［付記１１］
前記第２の素子ユニットは、複数の第２の素子で構成され、
前記少なくとも１つの第２の薄膜部は、前記複数の第２の板状部を個別に覆う複数の第２の薄膜部である
ことを特徴とする付記１０に記載の電子装置の製造方法。
【００９４】
［付記１２］
前記複数の第２の薄膜部はそれぞれ、対応する前記第２の板状部の上方に穴を有する第１の層と、前記第１の層上に設けられ且つ前記穴を塞ぐ第２の層とを含む
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００９５】
［付記１３］
前記第２の素子ユニットは、単一の第２の素子で構成され、
前記少なくとも１つの第２の薄膜部は、前記複数の第２の板状部を覆う単一の第２の薄膜部である
ことを特徴とする付記１０に記載の電子装置の製造方法。
【００９６】
［付記１４］
前記単一の第２の薄膜部は、前記複数の第２の板状部それぞれの上方に穴を有する第１の層と、前記第１の層上に設けられ且つ前記穴を塞ぐ第２の層とを含む
ことを特徴とする付記１３に記載の電子装置の製造方法。
【００９７】
［付記１５］
前記複数の第２の板状部はそれぞれ、複数の異なる材料で形成された複数の材料層が積層された構造を有する
ことを特徴とする付記１０に記載の電子装置の製造方法。
【００９８】
［付記１６］
前記複数の第２の板状部はそれぞれ、製造工程中に中央部が前記半導体ウェハの主面から遠ざかるように反る
ことを特徴とする付記１０に記載の電子装置の製造方法。
【００９９】
［付記１７］
前記第１の板状部は、前記半導体ウェハの主面に垂直な方向に可動である。
【０１００】
ことを特徴とする付記１０に記載の電子装置の製造方法。
【０１０１】
［付記１８］
前記第１の板状部は、可変キャパシタの電極として機能する
ことを特徴とする付記１０に記載の電子装置の製造方法。
【０１０２】
［付記１９］
前記半導体ウェハは、それぞれが複数のチップ領域を含む複数のショット領域を含み、
前記第１の素子と前記第２の素子ユニットとは、同一のチップ領域に形成される
ことを特徴とする付記１０に記載の電子装置の製造方法。
【０１０３】
［付記２０］
前記半導体ウェハは、それぞれが複数のチップ領域を含む複数のショット領域を含み、
前記第１の素子と前記第２の素子ユニットとは、異なったチップ領域に形成される
ことを特徴とする付記１０に記載の電子装置の製造方法。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１０…下地領域      １１…半導体基板      １２…層間絶縁膜
１０１…第１のＭＥＭＳ素子      １１１…第１の板状部（上部電極部）
１１２…支持部      １１３…下部電極部      １１４…絶縁膜
１２１…第１の薄膜部      １２２…穴      １３１…キャビティ
２００…第２のＭＥＭＳ素子ユニット      ２０１…第２のＭＥＭＳ素子
２１１…第２の板状部（電極部）      ２１２…支持部      ２１４…絶縁膜
２２１…第２の薄膜部      ２２２…穴
２３１…キャビティ      ２４１、２４２…犠牲層
【図１】
2017052074.tif 000003
【図２】
2017052074.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2017052074.tif 000010
【図９】
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【図１０】
2017052074.tif 000012
【図１１】
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【図１２】
2017052074.tif 000014
【図１３】
2017052074.tif 000015
【図１４】
2017052074.tif 000016
【図１５】
2017052074.tif 000017
【図１６】
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【図１７】
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