(57)【要約】【課題】メモリサイズを抑えることができる半導体装置を提供する。【解決手段】変換回路と、記憶回路と、検出回路と、を有し、上記変換回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、上記記憶回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、上記検出回路は、上記第２のデータが有するアナログの電流値と上記第３のデータが有するアナログの電流値とが一致しているか否かのデータを生成する機能を有する。【選択図】図１
2017153073.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、を有し。
前記第１の回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、
前記第２の回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、
前記第３の回路は、前記第２のデータが有するアナログの電流値と前記第３のデータが有するアナログの電流値とが一致しているか否かのデータを生成する機能を有するデータ比較回路。
【請求項２】
第１の回路と、第２の回路と、第３の回路と、を有し。
前記第１の回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、
前記第２の回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、
前記第３の回路は、前記第２のデータが有するアナログの電流値と前記第３のデータが有するアナログの電流値との差分を検出する機能と、前記差分を用いて前記第２のデータと前記第３のデータとが一致しているか否かのデータを生成する機能と、を有するデータ比較回路。
【請求項３】
第１の回路と、第２の回路と、第３の回路と、を有し。
前記第１の回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、
前記第２の回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、
前記第３の回路は、前記第２のデータが有するアナログの電流値と前記第３のデータが有するアナログの電流値との差分を検出する機能と、前記差分を情報として有する第４のデータを生成する機能と、を有するデータ比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、データ比較回路などの半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
Ｃｏｎｔｅｎｔ  ａｄｄｒｅｓｓａｂｌｅ  ｍｅｍｏｒｙ（ＣＡＭ）は、指定された特定のデータワードをＣＡＭ内に記憶されているデータワードと比較することで同一のデータワードを検索する機能を有する。そして、ＣＡＭ内に該当するデータワードが見つかれば、そのアドレスを出力する。ＣＡＭは、特定のデータワードとＣＡＭ内に記憶されているデータワードとの比較を行うことができるため、データ比較に特化した場合、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）よりも高速に処理を行うことができる。
【０００４】
下記の非特許文献１には、ＣＡＭのメモリセルの回路構成が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｋｏｓｔａｓ  Ｐａｇｉａｍｔｚｉｓ  ｅｔ  ａｌ．，  “Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ（ＣＡＭ）  Ｃｉｒｃｕｉｔｓ  ａｎｄ    Ａｒｃｈｉｔｅｃｔｕｒｅｓ：  Ａ  Ｔｕｔｏｒｉａｌ  ａｎｄ  Ｓｕｒｖｅｙ，”  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．  ４１，  ＮＯ．  ３，  ＭＡＲＣＨ  ２００６．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記非特許文献１に記載されているＣＡＭでは、各メモリセルに格納されている１ビットのデータを、入力された１ビットのデータと比較し、一致か不一致かをビットごとに判定する。すなわち、上記ＣＡＭでは一のメモリセルにおいて１ビットのデータの比較しか行うことができないので、比較したいデータのビット幅と同等の数のメモリセルを、データの比較に用いる必要がある。従って、データのビット幅が増大するにつれて、データの比較に必要なメモリサイズも増大する。
【０００７】
また、非特許文献１に記載のＣＡＭでは、データの比較以外の機能は無く、回路の機能が限定されている。
【０００８】
上述したような技術的背景のもと、本発明の一態様は、メモリサイズを抑えることができるデータ比較回路の提供を、課題の一つとする。或いは、本発明の一態様は、一つのメモリセルで複数ビットのデータの比較を行うことができるデータ比較回路の提供を、課題の一つとする。或いは、本発明の一態様は、データの比較以外の演算処理を行うことができるデータ比較回路の提供を、課題の一つとする。
【０００９】
或いは、本発明の一態様は、メモリサイズを抑えることができる半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、一つのメモリセルで複数ビットのデータの比較を行うことができる半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、データの比較以外の演算処理を行うことができる半導体装置の提供を、課題の一つとする。
【００１０】
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、変換回路と、記憶回路と、検出回路と、を有し、上記変換回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、上記記憶回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、上記検出回路は、上記第２のデータが有するアナログの電流値と上記第３のデータが有するアナログの電流値とが一致しているか否かのデータを生成する機能を有する。
【００１２】
本発明の一態様は、変換回路と、記憶回路と、検出回路と、を有し、上記変換回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、上記記憶回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、上記検出回路は、上記第２のデータが有するアナログの電流値と上記第３のデータが有するアナログの電流値との差分を検出する機能と、上記差分を用いて上記第２のデータと上記第３のデータとが一致しているか否かのデータを生成する機能と、を有する。
【００１３】
本発明の一態様は、変換回路と、記憶回路と、検出回路と、を有し、上記変換回路は、デジタルの電圧値を有する第１のデータをアナログの電流値を有する第２のデータに変換する機能を有し、上記記憶回路は、アナログの電流値を有する第３のデータを記憶する機能を有し、上記検出回路は、上記第２のデータが有するアナログの電流値と上記第３のデータが有するアナログの電流値との差分を検出する機能と、上記差分を情報として有する第４のデータを生成する機能と、を有する。
【００１４】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００１５】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１６】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１７】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１８】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１９】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２０】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【発明の効果】
【００２１】
本発明の一態様によって、メモリサイズが抑えられるデータ比較回路を提供することができる。或いは、本発明の一態様によって、一つのメモリセルで複数ビットのデータの比較を行うデータ比較回路を提供することができる。或いは、本発明の一態様によって、データの比較以外の演算処理を行うデータ比較回路を提供することができる。
【００２２】
或いは、本発明の一態様によって、メモリサイズが抑えられる半導体装置を提供することができる。或いは、本発明の一態様によって、一つのメモリセルで複数ビットのデータの比較を行う半導体装置を提供することができる。或いは、本発明の一態様によって、データの比較以外の演算処理を行う半導体装置を提供することができる。
【００２３】
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２４】
【図１】データ比較回路の構成を示す図。
【図２】変換回路の構成を示す図。
【図３】記憶回路の構成を示す図。
【図４】記憶回路の構成を示す図。
【図５】記憶回路の構成を示す図。
【図６】記憶回路の構成を示す図。
【図７】検出回路の構成を示す図。
【図８】電流比較回路の構成を示す図。
【図９】判定回路と保持回路の構成を示す図。
【図１０】タイミングチャート。
【図１１】検出回路の構成を示す図。
【図１２】ローパスフィルタと判定回路の構成を示す図。
【図１３】検出回路の構成を示す図。
【図１４】ローパスフィルタの構成を示す図。
【図１５】保持回路と制御回路の構成を示す図。
【図１６】タイミングチャート。
【図１７】保持回路の構成を示す図。
【図１８】トランジスタの構造を示す図。
【図１９】エネルギーバンド構造の模式図。
【図２０】半導体装置の断面構造を示す図。
【図２１】記憶回路の構成を示す図。
【図２２】端子ＢＧの電位を保持する回路の構成を示す図。
【図２３】チップとモジュールの図。
【図２４】電子機器の図。
【図２５】ＰＬＤの構成を示す図。
【図２６】記憶回路の構成と、変換回路の構成を示す図。
【発明を実施するための形態】
【００２５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２７】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２８】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２９】
（実施の形態１）
図１に、本発明の一態様に係るデータ比較回路の構成を、一例としてブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【００３０】
図１に示すデータ比較回路１０は、変換回路１１（Ａ−ＤＡＣ）と、記憶回路１２（Ａ−ＭＥＭ）と、検出回路１３（ＤＥＴ）と、を有する。変換回路１１は、デジタルの電圧値を有するデジタルデータを、アナログの電流値を有するアナログデータに変換する機能を有する。具体的に、図１に示す変換回路１１では、上記デジタルデータを有する信号ＳｉｇＤが入力されている。そして、変換回路１１は、信号ＳｉｇＤが有するデジタルデータを、上記アナログデータを有する電流Ｉｄａｔａに変換する機能を有する。
【００３１】
記憶回路１２は、変換回路１１から入力されたアナログデータを記憶する機能を有する。具体的に、記憶回路１２は、上記アナログデータを有する電流Ｉｄａｔａが変換回路１１から入力されると、電流Ｉｄａｔａの有する電流値を記憶する機能を有する。
【００３２】
検出回路１３は、変換回路１１において得られた電流Ｉｄａｔａの電流値と、記憶回路１２において記憶されている電流Ｉｄａｔａの電流値とを比較し、比較の結果を含むデータを生成する機能を有する。具体的に、検出回路１３は、両者が一致しているか否かを示すデータを生成する機能を有する。両者が一致しているか否かは、例えば、両者の差分を検出することで判定することができる。或いは、検出回路１３は、両者の差分を検出する機能と、上記差分を用いてデータを生成する機能と、を有する。
【００３３】
例えば、記憶回路１２に電流Ｉｄａｔａ１の電流値が記憶されており、変換回路１１において得られた電流Ｉｄａｔａ２の電流値と、電流Ｉｄａｔａ１の電流値とを検出回路１３で比較する場合の、データ比較回路１０の動作について説明する。この場合、検出回路１３には、電流Ｉｄａｔａ１と電流Ｉｄａｔａ２の差分の電流Ｉｄｉｆが入力される。電流Ｉｄｉｆの電流値と、電流Ｉｄａｔａ１の電流値と、電流Ｉｄａｔａ２の電流値との関係は、Ｉｄｉｆ＝Ｉｄａｔａ２−Ｉｄａｔａ１となる。
【００３４】
検出回路１３は、Ｉｄｉｆの電流値を検出することで、両者が一致しているか否かのデータを生成することができる。また、Ｉｄｉｆの電流値を用いて、Ｉｄｉｆの電流値に対応したデータを生成することができる。生成されたデータは、検出回路１３の出力端子（ＯＵＴ）から出力される。
【００３５】
すなわち、図１に示すデータ比較回路では、二つのデジタルデータを、アナログの電流値を有するアナログデータにそれぞれ変換した状態で、両者の比較を行う。デジタルデータどうしを直接比較する場合はビットごとにデータが一致しているか否かを判定する必要があったが、本発明の一態様では上記構成により、ビットごとにデータを比較する必要がなくなる。
【００３６】
次いで、変換回路１１の構成の一例について、図２を用いて説明する。図２に示す変換回路１１は、スイッチ回路１４と、カレントミラー回路１５と、を有する。スイッチ回路１４と、カレントミラー回路１５とは、電源電圧ＶＳＳが与えられるノード（配線）と、電源電圧ＶＳＳよりも高い電源電圧ＶＤＤが与えられるノード（配線）との間に、電気的に接続されている。
【００３７】
スイッチ回路１４は、複数ある電流の経路の導通状態が複数のスイッチにより制御されている。具体的に、図２では、４ビットの信号ＳｉｇＤに対応したスイッチ回路を例示しており、各ビットのデジタルデータに対応したトランジスタＭ０乃至Ｍ３を有する。なお、図２では、スイッチ回路１４が有するトランジスタＭ０乃至Ｍ３が全てｎチャネル型のトランジスタである場合を例示しているが、トランジスタＭ０乃至Ｍ３はｐチャネル型であっても良い。
【００３８】
トランジスタＭ０乃至Ｍ３は、ソース又はドレインの一方が互いに電気的に接続されており、ソース又はドレインの他方が互いに電気的に接続されている。そして、トランジスタＭ０乃至Ｍ３のソース又はドレインの一方はカレントミラー回路１５に電気的に接続されており、トランジスタＭ０乃至Ｍ３のソース又はドレインの他方は、電源電圧ＶＳＳが与えられるノード（配線）に電気的に接続されている。
【００３９】
そして、トランジスタＭ０のゲートにはデジタルデータの最下位ビットＤ［０］の電位が与えられ、トランジスタＭ１のゲートにはデジタルデータの第２ビットＤ［１］の電位が与えられ、トランジスタＭ２のゲートにはデジタルデータの第３ビットＤ［２］の電位が与えられ、トランジスタＭ３のゲートにはデジタルデータの最上位ビットＤ［３］の電位が与えられる。
【００４０】
トランジスタＭ０乃至Ｍ３は、上位ビットに対応するトランジスタほどそのドレイン電流を大きくすることが望ましい。例えば、トランジスタＭ０のドレイン電流の電流値をＩｄとすると、トランジスタＭ１のドレイン電流の電流値は２×Ｉｄ、トランジスタＭ２のドレイン電流の電流値は４×Ｉｄ、トランジスタＭ３のドレイン電流の電流値は８×Ｉｄとすることで、入力されたデジタルデータの値に対して得られる電流値の線形性を高めることができる。
【００４１】
例えば、ｎビットのデジタルデータをアナログデータに変換する場合、スイッチ回路１４はトランジスタＭ０乃至トランジスタＭ（ｎ−１）のｎ個のトランジスタを有する。そして、トランジスタＭｔ（ｔは０以上ｎ−１以下の整数）のゲートにはデジタルデータの第（ｔ＋１）ビットＤ［ｔ］の電位が与えられる。また、トランジスタＭ０のドレイン電流をＩｄとすると、トランジスタＭｔのドレイン電流は２ｔ×Ｉｄとすれば良い。
【００４２】
トランジスタのドレイン電流はチャネル幅Ｗの大きさを調整することで、制御することができる。例えば、トランジスタＭ０のチャネル幅ＷをＸとすると、トランジスタＭ１のチャネル幅Ｗを２Ｘ、トランジスタＭ２のチャネル幅Ｗを４Ｘ、トランジスタＭ３のチャネル幅Ｗを８Ｘとすることで、入力されたデジタルデータの値に対して得られる電流値の線形性を高めることができる。
【００４３】
スイッチ回路１４では、デジタルデータの値に応じてトランジスタＭ０乃至トランジスタＭ３の導通状態が制御されることで、スイッチ回路１４を流れる電流Ｉｄａｔａ’の電流値が定まる。よって、電流Ｉｄａｔａ’の電流値にはデジタルデータの値が反映されており、スイッチ回路１４によりデジタルの電圧値を有する信号ＳｉｇＤが、アナログの電流値を有する電流Ｉｄａｔａ’に変換されたと言える。
【００４４】
例えば、Ｄ［０］＝１、Ｄ［１］＝０、Ｄ［２］＝１、Ｄ［３］＝０だと仮定する。この場合、トランジスタＭ０がオン、トランジスタＭ１がオフ、トランジスタＭ２がオン、トランジスタＭ３がオフとなる。よって、トランジスタＭ０だけがオンした時のドレイン電流の電流値をＩｄとすると、電流Ｉｄａｔａ’の電流値はＩｄａｔａ’＝Ｉｄ＋４×Ｉｄ＝５×Ｉｄとなる。
【００４５】
トランジスタＭ０乃至Ｍ３のそれぞれを飽和領域で動作させる場合、ドレイン電流の電流値がソースドレイン間の電圧に依存しないので望ましい。
【００４６】
カレントミラー回路１５は、スイッチ回路１４に流れる電流Ｉｄａｔａ’と同じ電流値の電流Ｉｄａｔａ、或いは電流Ｉｄａｔａ’に対応した電流値を有する電流Ｉｄａｔａを出力する機能を有する。具体的に、図２では、カレントミラー回路１５がトランジスタＭ４とトランジスタＭ５とを有する場合を例示している。なお、図２では、カレントミラー回路１５が有するトランジスタＭ４及びＭ５がｐチャネル型のトランジスタである場合を例示しているが、トランジスタＭ４及びＭ５はｎチャネル型であっても良い。
【００４７】
トランジスタＭ４及びＭ５は、ソース又はドレインの一方が、電源電圧ＶＤＤが与えられるノード（配線）に電気的に接続されている。そしてトランジスタＭ４のソース又はドレインの他方が、スイッチ回路１４に電気的に接続されている。また、トランジスタＭ５のソース又はドレインの他方が、端子Ｔｅｒ１に電気的に接続されている。トランジスタＭ４及びＭ５はゲートが互いに電気的に接続されており、さらにトランジスタＭ４のゲートはトランジスタＭ４のソース又はドレインの他方に電気的に接続されている。
【００４８】
スイッチ回路１４に流れる電流Ｉｄａｔａ’は、カレントミラー回路１５のトランジスタＭ４を介して、電源電圧ＶＤＤが与えられるノード（配線）と、電源電圧ＶＳＳが与えられるノード（配線）との間を流れる。カレントミラー回路１５は、電流Ｉｄａｔａ’と同じ電流値を有する電流Ｉｄａｔａ、或いは電流Ｉｄａｔａ’に対応した電流値を有する電流Ｉｄａｔａを、トランジスタＭ５を介して電源電圧ＶＤＤが与えられるノード（配線）と端子Ｔｅｒ１との間に流す機能を有する。
【００４９】
なお、トランジスタＭ４を介して流れる電流の電流値と、トランジスタＭ５を介して流れる電流の電流値の関係は、トランジスタＭ４のチャネル幅Ｗに対するチャネル長Ｌの比（Ｌ／Ｗ）によって変わる。トランジスタＭ４とトランジスタＭ５の移動度などの電気的特性がほぼ同じであり、なおかつ比（Ｌ／Ｗ）がほぼ同じであるならば、トランジスタＭ４を介して流れる電流の電流値と、トランジスタＭ５を介して流れる電流の電流値とは、ほぼ等しくなる。
【００５０】
以下、説明を分かりやすくするために、トランジスタＭ４を介して流れる電流の電流値と、トランジスタＭ５を介して流れる電流の電流値が同程度であると仮定する。スイッチ回路１４に流れる電流Ｉｄａｔａ’と同じ電流値を有する電流Ｉｄａｔａは、カレントミラー回路１５から端子Ｔｅｒ１に与えられる。
【００５１】
次いで、図３乃至図６を用いて、記憶回路１２の具体的な構成の一例について説明する。
【００５２】
図３（Ａ）に示す記憶回路１２は、トランジスタＭ６及びＭ７と、容量素子Ｃｓと、を有する。トランジスタＭ６は、ゲートに信号ＷＲＩＴＥが入力されている。トランジスタＭ６のソース又はドレインの一方は、トランジスタＭ７のソース又はドレインの一方に電気的に接続されている。トランジスタＭ６のソース又はドレインの他方は、トランジスタＭ７のゲートと容量素子Ｃｓの一方の電極とに電気的に接続されている。トランジスタＭ７のソース又はドレインの他方は、容量素子Ｃｓの他方の電極と、電源電圧ＶＳＳが与えられるノード（配線）に電気的に接続されている。
【００５３】
なお、図３（Ａ）では、トランジスタＭ６及びＭ７がｎチャネル型である場合を例示している。
【００５４】
トランジスタＭ６のソース又はドレインの一方と、トランジスタＭ７のソース又はドレインの一方とには、端子Ｔｅｒ１を介して、変換回路１１からの電流Ｉｄａｔａが供給される。電流Ｉｄａｔａを記憶回路１２に書き込む場合、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ６をオンにする。トランジスタＭ６がオンであるとき、トランジスタＭ７は、ソース又はドレインの一方がトランジスタＭ６を介してゲートと電気的に接続される。
【００５５】
よって、トランジスタＭ７のゲートをノードＮＤ１とすると、トランジスタＭ６がオンになることで、ノードＮＤ１の電位は徐々に上昇する。そして、トランジスタＭ７のドレイン電流がＩｄａｔａとなり、トランジスタＭ７のゲート電圧が当該ドレイン電流に応じた高さになるように、ノードＮＤ１の電位が定まる。上記電位を電位Ｖｄａｔａとする。容量素子Ｃｓは、電位Ｖｄａｔａを保持する機能を有する。
【００５６】
ノードＮＤ１の電位が電位Ｖｄａｔａに定まった後、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ６をオフにする。ノードＮＤ１はトランジスタＭ６がオフになることで浮遊状態となるので、ノードＮＤ１の電位Ｖｄａｔａは保持される。電位Ｖｄａｔａはアナログの電圧値を有するアナログデータである。記憶回路１２は、アナログの電流値を有するアナログデータをアナログの電圧値を有するアナログデータに変換し、当該電圧値を浮遊状態にあるノードＮＤ１において保持することで、アナログの電流値を有するアナログデータを記憶することができる。
【００５７】
なお、トランジスタＭ６には、オフ電流が小さいトランジスタを用いることが望ましい。また、トランジスタＭ７には、トランジスタＭ６よりもゲートリークの小さいトランジスタ、例えばトランジスタＭ６よりもゲート絶縁膜の膜厚が大きいトランジスタを用いることが望ましい。
【００５８】
図３（Ｂ）に示す記憶回路１２は、トランジスタＭ８乃至Ｍ１１と、容量素子Ｃｓと、を有する。トランジスタＭ８は、ゲートに信号ＷＲＩＴＥが入力されている。トランジスタＭ８のソース又はドレインの一方は、トランジスタＭ９のソース又はドレインの一方に電気的に接続されている。トランジスタＭ８のソース又はドレインの他方は、トランジスタＭ１０のゲートと容量素子Ｃｓの一方の電極とに電気的に接続されている。トランジスタＭ９のソース又はドレインの他方は、容量素子Ｃｓの他方の電極と、電源電圧ＶＳＳが与えられるノード（配線）に電気的に接続されている。トランジスタＭ１０のソース又はドレインの一方は、電源電圧ＶＤＤが与えられるノード（配線）に電気的に接続されている。トランジスタＭ１０のソース又はドレインの他方は、トランジスタＭ９のゲートとトランジスタＭ１１のソース又はドレインの一方とに電気的に接続されている。トランジスタＭ１１のソース又はドレインの他方は、電源電圧ＶＳＳが与えられるノード（配線）に電気的に接続されている。トランジスタＭ１１は、ゲートに信号ＲＥＳが入力されている。
【００５９】
なお、図３（Ｂ）では、トランジスタＭ８乃至Ｍ１１がｎチャネル型である場合を例示している。
【００６０】
トランジスタＭ８のソース又はドレインの一方と、トランジスタＭ９のソース又はドレインの一方とには、端子Ｔｅｒ１を介して、変換回路１１からの電流Ｉｄａｔａが供給される。トランジスタＭ９のゲートをノードＮＤ１とすると、電流Ｉｄａｔａを記憶回路１２に書き込む前に、信号ＲＥＳの電位を制御することでトランジスタＭ１１をオンにし、ノードＮＤ１の電位をリセットする。次いで、信号ＲＥＳの電位を制御することでトランジスタＭ１１をオフにした後、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ８をオンにする。トランジスタＭ８がオンにすることで、ノードＮＤ２の電位は徐々に上昇し、トランジスタＭ１０がオンになる。トランジスタＭ９のゲートをノードＮＤ１とすると、トランジスタＭ１０がオンになることで、ノードＮＤ１の電位は徐々に上昇する。ノードＮＤ１の電位が上昇することで、トランジスタＭ９はオンになる。
【００６１】
トランジスタＭ９がオンになると、トランジスタＭ９のドレイン電流が増加し、最終的にはドレイン電流がＩｄａｔａとなる。そして、トランジスタＭ９のゲート電圧が当該ドレイン電流に応じた高さになるように、ノードＮＤ１の電位が定まる。上記電位を電位Ｖｄａｔａとする。なお、トランジスタＭ１０のソース又はドレインの一方には電源電圧ＶＤＤが与えられている。そのため、ノードＮＤ１の電位は、最も上昇してもノードＮＤ２の電位よりトランジスタＭ１０の閾値電圧分低い値となる。
【００６２】
ノードＮＤ１の電位が電位Ｖｄａｔａに定まった後、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ８をオフにする。ノードＮＤ２はトランジスタＭ８がオフになることで浮遊状態となるので、トランジスタＭ１０はその導通状態を維持するため、ノードＮＤ１の電位Ｖｄａｔａは保持される。電位Ｖｄａｔａはアナログの電圧値を有するアナログデータである。記憶回路１２は、アナログの電流値を有するアナログデータをアナログの電圧値を有するアナログデータに変換し、当該電圧値を浮遊状態にあるノードＮＤ１において保持することで、アナログの電流値を有するアナログデータを記憶することができる。
【００６３】
なお、トランジスタＭ８には、オフ電流が小さいトランジスタを用いることが望ましい。また、トランジスタＭ１０には、トランジスタＭ８よりもゲートリークの小さいトランジスタ、例えばゲート絶縁膜の膜厚がトランジスタＭ８よりも大きいトランジスタを用いることが望ましい。
【００６４】
図３（Ｂ）に示す記憶回路１２では、トランジスタＭ９のゲートリークが図３（Ａ）に示す記憶回路１２のトランジスタＭ７のゲートリークに比べて大きくても、ノードＮＤ１の電位を保持することができる。
【００６５】
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をエネルギーギャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体材料として酸化物半導体が挙げられる。トランジスタＭ８、Ｍ１０として、チャネル形成領域に酸化物半導体を含むトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタ（チャネル形成領域に酸化物半導体を含むトランジスタ）のリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＭ８、Ｍ１０に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
【００６６】
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、チャネル形成領域に酸化物半導体を含むトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、チャネル形成領域に酸化物半導体を含むトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。
【００６７】
トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）が代表的である。これら酸化物半導体は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。
【００６８】
チャネル形成領域を、キャリア密度の低い酸化物半導体で形成することが好ましい。酸化物半導体のキャリア密度は、例えば、８×１０１１／ｃｍ３未満１×１０−９／ｃｍ３以上であるとよい。キャリア密度は、１×１０１１／ｃｍ３未満が好ましく、１×１０１０／ｃｍ３未満がさらに好ましい。
【００６９】
高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低い場合がある。酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、チャネル形成領域がトラップ準位密度の高い酸化物半導体である場合、トランジスタの電気特性は不安定になる場合がある。
【００７０】
従って、チャネル形成領域に酸化物半導体を含むトランジスタの電気特性を安定にするためには、チャネル形成領域の不純物濃度を低減することが有効である。チャネル形成領域の不純物濃度を低減するためには、チャネル形成領域に近接する領域の不純物濃度も低いことが好ましい。酸化物半導体の不純物は、水素、窒素、炭素、シリコン、アルカリ金属、アルカリ土類金属等である。
【００７１】
図４（Ａ）に示す記憶回路１２は、図３（Ａ）に示す記憶回路１２に、トランジスタＭ１２を追加した構成を有している。具体的に、トランジスタＭ１２のゲートには信号ＳＥが入力されている。そして、トランジスタＭ１２は、トランジスタＭ６のソース又はドレインの一方とトランジスタＭ７のソース又はドレインの一方との間に直列に接続されている。具体的に、トランジスタＭ１２のソース又はドレインの一方がトランジスタＭ６のソース又はドレインの一方に電気的に接続されており、トランジスタＭ１２のソース又はドレインの他方がトランジスタＭ７のソース又はドレインの一方に電気的に接続されている。そして、トランジスタＭ１２のソース又はドレインの一方と、トランジスタＭ６のソース又はドレインの一方とに、端子Ｔｅｒ１を介して、変換回路１１からの電流Ｉｄａｔａが供給される。
【００７２】
電流Ｉｄａｔａを記憶回路１２に書き込む場合、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ６をオンにし、なおかつ、信号ＳＥの電位を制御することでトランジスタＭ１２をオンにする。トランジスタＭ６がオン及びトランジスタＭ１２がオンであるとき、トランジスタＭ７は、ソース又はドレインの一方とゲートとが導通状態にある。この状態において、電流Ｉｄａｔａを記憶回路１２に書き込むことで、図３（Ａ）と同様の動作により電位ＶｄａｔａをノードＮＤ１に書き込むことができる。
【００７３】
ノードＮＤ１の電位が電位Ｖｄａｔａに定まった後、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ６をオフにすることで、ノードＮＤ１の電位Ｖｄａｔａは保持される。このとき、トランジスタＭ１２はオンのままでも良いが、信号ＳＥの電位を制御してトランジスタＭ１２をオフにすることで、記憶回路１２の消費電力を低減させることができる。
【００７４】
図４（Ｂ）に示す記憶回路１２は、図３（Ｂ）に示す記憶回路１２に、トランジスタＭ１３を追加した構成を有している。具体的に、トランジスタＭ１３のゲートには信号ＳＥが入力されている。そして、トランジスタＭ１３は、トランジスタＭ８のソース又はドレインの一方とトランジスタＭ９のソース又はドレインの一方との間に直列に接続されている。具体的に、トランジスタＭ１３のソース又はドレインの一方がトランジスタＭ８のソース又はドレインの一方に電気的に接続されており、トランジスタＭ１３のソース又はドレインの他方がトランジスタＭ９のソース又はドレインの一方に電気的に接続されている。そして、トランジスタＭ１３のソース又はドレインの一方と、トランジスタＭ８のソース又はドレインの一方とに、端子Ｔｅｒ１を介して、変換回路１１からの電流Ｉｄａｔａが供給される。
【００７５】
電流Ｉｄａｔａを記憶回路１２に書き込む場合、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ８をオンにし、なおかつ、信号ＳＥの電位を制御することでトランジスタＭ１３をオンにする。トランジスタＭ８がオン及びトランジスタＭ１３がオンであるとき、電流Ｉｄａｔａを記憶回路１２に書き込むことで、図３（Ｂ）と同様の動作により電位ＶｄａｔａをノードＮＤ１に書き込むことができる。
【００７６】
ノードＮＤ１の電位が電位Ｖｄａｔａに定まった後、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ８をオフにすることで、ノードＮＤ１の電位Ｖｄａｔａは保持される。このとき、トランジスタＭ１３はオンのままでも良いが、信号ＳＥの電位を制御してトランジスタＭ１３をオフにすることで、記憶回路１２の消費電力を低減させることができる。
【００７７】
なお、図２に示す変換回路１１と、図３（Ａ）、図３（Ｂ）、図４（Ａ）または図４（Ｂ）に示す記憶回路１２とを、図１に示すデータ比較回路１０に用いる場合、図２に示すトランジスタＭ０乃至Ｍ５と、図３（Ａ）に示すトランジスタＭ７、図３（Ｂ）に示すトランジスタＭ９、図４（Ａ）に示すトランジスタＭ７及びＭ１２、または、図４（Ｂ）に示すトランジスタＭ９及びＭ１３とは、ゲート電圧に対するチャネル幅で規格化されたドレイン電流の値が、同程度であることが望ましい。よって、トランジスタＭ０乃至Ｍ５とトランジスタＭ７、Ｍ９、Ｍ１２、及びＭ１３とは、同一の半導体材料を用いることが望ましい。また、シリコンは、トランジスタＭ０乃至Ｍ５とトランジスタＭ７、Ｍ９、Ｍ１２、及びＭ１３の全てに用いることができ、なおかつ、既存のプロセスで、ｐチャネル型のトランジスタＭ４及びＭ５と、ｎチャネル型のトランジスタＭ０乃至Ｍ３と、ｎチャネル型のトランジスタＭ７、Ｍ９、Ｍ１２、及びＭ１３とを作製することができる。よって、シリコンはトランジスタＭ０乃至Ｍ５とトランジスタＭ７、Ｍ９、Ｍ１２、及びＭ１３の全てに好適な材料といえる。そして、トランジスタＭ０乃至Ｍ５とトランジスタＭ７、Ｍ９、Ｍ１２、及びＭ１３の全てを、結晶性を有するシリコンで作製することで、変換回路１１と記憶回路１２の面積を小さく抑えることができる。
【００７８】
そして、ＯＳトランジスタは、微細化を行ってもゲート絶縁膜を厚く形成することができる。よって、図３（Ｂ）及び図４（Ｂ）に示す記憶回路１２において、トランジスタＭ８及びＭ１０に酸化物半導体を用いたトランジスタを適用することで、トランジスタＭ８及びＭ１０を微細化したとしても、ノードＮＤ２の電位がゲート絶縁膜を介したゲートリークにより変化するのを防ぐことができる。よって、トランジスタＭ９及びＭ１３にシリコンを用い、例えば６０ｎｍテクノロジ程度までトランジスタＭ９及びＭ１３を微細化したとしても、トランジスタＭ９及びＭ１３のゲート絶縁膜の薄膜化に伴うゲートリークにより、ノードＮＤ１の電位が低下するのを防ぐことができる。
【００７９】
次いで、複数のアナログデータを記憶する機能を有する記憶回路１２の構成例を、図５に示す。図５では、メモリセル１６−１乃至１６−３で示す３つのメモリセル１６を有する記憶回路１２の構成例を示す。図５に示すメモリセル１６−１乃至１６−３のそれぞれは、図４（Ａ）に示す記憶回路１２と同じ構成を有している。
【００８０】
図５に示す記憶回路１２では、メモリセル１６−１乃至１６−３のそれぞれが有するトランジスタＭ６のソース又はドレインの一方が、互いに電気的に接続されている。また、メモリセル１６−１乃至１６−３のそれぞれが有するトランジスタＭ１２のソース又はドレインの一方が、互いに電気的に接続されている。
【００８１】
また、メモリセル１６−１乃至１６−３のそれぞれが有するトランジスタＭ６のゲートには、互いに異なる系統の信号ＷＲＩＴＥが入力される。図５では、メモリセル１６−１が有するトランジスタＭ６のゲートに入力される信号ＷＲＩＴＥを、信号ＷＲＩＴＥ１として示している。また、メモリセル１６−２が有するトランジスタＭ６のゲートに入力される信号ＷＲＩＴＥを、信号ＷＲＩＴＥ２として示している。また、メモリセル１６−３が有するトランジスタＭ６のゲートに入力される信号ＷＲＩＴＥを、信号ＷＲＩＴＥ３として示している。
【００８２】
また、メモリセル１６−１乃至１６−３のそれぞれが有するトランジスタＭ１２のゲートには、互いに異なる系統の信号ＳＥが入力される。図５では、メモリセル１６−１が有するトランジスタＭ１２のゲートに入力される信号ＳＥを、信号ＳＥ１として示している。また、メモリセル１６−２が有するトランジスタＭ１２のゲートに入力される信号ＳＥを、信号ＳＥ２として示している。また、メモリセル１６−３が有するトランジスタＭ１２のゲートに入力される信号ＳＥを、信号ＳＥ３として示している。
【００８３】
メモリセル１６−１乃至１６−３のそれぞれには、端子Ｔｅｒ１を介して電流Ｉｄａｔａが入力される。例えば、メモリセル１６−１乃至１６−３のうち、メモリセル１６−１にのみ電流Ｉｄａｔａの電流値を記憶させる場合、信号ＳＥ１乃至ＳＥ３の電位と信号ＷＲＩＴＥ１乃至信号ＷＲＩＴＥ３の電位を制御することで、メモリセル１６−１が有するトランジスタＭ６及びトランジスタＭ１２をオンにして、メモリセル１６−２及びメモリセル１６−３がそれぞれ有するトランジスタＭ６及びトランジスタＭ１２をオフにする。この状態において、メモリセル１６−１のノードＮＤ１に電流Ｉｄａｔａを入力することで、メモリセル１６−１にのみ電流Ｉｄａｔａの電流値を書き込むことができる。次いで、信号ＳＥ１の電位と信号ＷＲＩＴＥ１の電位を制御することで、メモリセル１６−１が有するトランジスタＭ６及びトランジスタＭ１２をオフにし、ノードＮＤ１を浮遊状態にすることで、アナログデータをメモリセル１６−１において保持させることができる。
【００８４】
メモリセル１６−１に記憶されている電流Ｉｄａｔａの電流値を読み出す場合、信号ＳＥ１乃至ＳＥ３の電位と信号ＷＲＩＴＥ１乃至信号ＷＲＩＴＥ３の電位を制御することで、メモリセル１６−１が有するトランジスタＭ１２をオンにして、メモリセル１６−２及びメモリセル１６−３がそれぞれ有するトランジスタＭ１２はオフのままとし、メモリセル１６−１乃至メモリセル１６−３がそれぞれ有するトランジスタＭ６はオフのままとすれば良い。
【００８５】
次いで、複数のアナログデータを記憶する機能を有する記憶回路１２の別の構成例を、図６に示す。図６では、メモリセル１７−１乃至１７−３で示す３つのメモリセル１７を有する記憶回路１２の構成例を示す。図６に示すメモリセル１７−１乃至１７−３のそれぞれは、図４（Ｂ）に示す記憶回路１２と同じ構成を有している。
【００８６】
図６に示す記憶回路１２では、メモリセル１７−１乃至１７−３のそれぞれが有するトランジスタＭ８のソース又はドレインの一方が、互いに電気的に接続されている。また、メモリセル１７−１乃至１７−３のそれぞれが有するトランジスタＭ１３のソース又はドレインの一方が、互いに電気的に接続されている。
【００８７】
また、メモリセル１７−１乃至１７−３のそれぞれが有するトランジスタＭ８のゲートには、互いに異なる系統の信号ＷＲＩＴＥが入力される。図６では、メモリセル１７−１が有するトランジスタＭ８のゲートに入力される信号ＷＲＩＴＥを、信号ＷＲＩＴＥ１として示している。また、メモリセル１７−２が有するトランジスタＭ８のゲートに入力される信号ＷＲＩＴＥを、信号ＷＲＩＴＥ２として示している。また、メモリセル１７−３が有するトランジスタＭ８のゲートに入力される信号ＷＲＩＴＥを、信号ＷＲＩＴＥ３として示している。
【００８８】
また、メモリセル１７−１乃至１７−３のそれぞれが有するトランジスタＭ１３のゲートには、互いに異なる系統の信号ＳＥが入力される。図６では、メモリセル１７−１が有するトランジスタＭ１３のゲートに入力される信号ＳＥを、信号ＳＥ１として示している。また、メモリセル１７−２が有するトランジスタＭ１３のゲートに入力される信号ＳＥを、信号ＳＥ２として示している。また、メモリセル１７−３が有するトランジスタＭ１３のゲートに入力される信号ＳＥを、信号ＳＥ３として示している。
【００８９】
メモリセル１７−１乃至１７−３のそれぞれには、端子Ｔｅｒ１を介して電流Ｉｄａｔａが入力される。例えば、メモリセル１７−１乃至１７−３のうち、メモリセル１７−１にのみ電流Ｉｄａｔａの電流値を記憶させる場合、信号ＳＥ１乃至ＳＥ３の電位と信号ＷＲＩＴＥ１乃至信号ＷＲＩＴＥ３の電位を制御することで、メモリセル１７−１が有するトランジスタＭ８及びトランジスタＭ１３をオンにして、メモリセル１７−２及びメモリセル１７−３がそれぞれ有するトランジスタＭ８及びトランジスタＭ１３をオフにする。この状態において、メモリセル１７−１のノードＮＤ２に電流Ｉｄａｔａを入力することで、メモリセル１７−１にのみ電流Ｉｄａｔａの電流値を書き込むことができる。次いで、信号ＳＥ１の電位と信号ＷＲＩＴＥ１の電位を制御することで、メモリセル１７−１が有するトランジスタＭ８及びトランジスタＭ１３をオフにし、ノードＮＤ２を浮遊状態にすることで、アナログデータをメモリセル１７−１において保持させることができる。
【００９０】
メモリセル１７−１に記憶されている電流Ｉｄａｔａの電流値を読み出す場合、信号ＳＥ１乃至ＳＥ３の電位と信号ＷＲＩＴＥ１乃至信号ＷＲＩＴＥ３の電位を制御することで、メモリセル１７−１が有するトランジスタＭ１３をオンにして、メモリセル１７−２及びメモリセル１７−３がそれぞれ有するトランジスタＭ１３はオフのままとし、メモリセル１７−１乃至メモリセル１７−３がそれぞれ有するトランジスタＭ８はオフのままとすれば良い。
【００９１】
次いで、検出回路１３の具体的な構成の一例について説明する。
【００９２】
図７に示す検出回路１３は、電流比較回路１８（Ｃ−ＣＯＭＰ）と、判定回路１９と、保持回路２０（ＨＣ）と、を有する。電流比較回路１８は、端子Ｔｅｒ１を介して入力された電流Ｉｄｉｆの電流値を用いて、記憶回路１２に記憶されている電流Ｉｄａｔａ１の電流値と変換回路１１において得られたＩｄａｔａ２の電流値とを、比較する機能を有する。
【００９３】
具体的に、検出回路１３は、電流Ｉｄｉｆの電流値を用いて、Ｉｄａｔａ１とＩｄａｔａ２の関係を表す情報を含むデータを生成する機能を有する。当該データは、Ｉｄａｔａ１の電流値がＩｄａｔａ２の電流値に一致している状態と、Ｉｄａｔａ１の電流値がＩｄａｔａ２の電流値よりも大きい状態と、Ｉｄａｔａ１の電流値がＩｄａｔａ２の電流値よりも小さい状態とのうち、いずれの状態にあるのかを示す。或いは、Ｉｄａｔａ１の電流値とＩｄａｔａ２の電流値のどちらがどれだけ大きいかの情報を含むデータを、生成する機能を有する。
【００９４】
判定回路１９は、検出回路１３における比較の結果を含む信号に信号処理を施し、出力する機能を有する。判定回路１９の機能は、データ比較回路１０から出力させる信号に、どういった情報を含ませるかによって異なる。例えば、判定回路１９は、検出回路１３から出力されたデジタルデータを用いて、Ｉｄａｔａ１の電流値がＩｄａｔａ２の電流値に一致しているか否かの情報を含むデジタルの信号を生成することができる。或いは、判定回路１９は、Ｉｄａｔａ１の電流値とＩｄａｔａ２の電流値の差分の情報を含むデジタルまたはアナログの信号を生成することができる。
【００９５】
保持回路２０は、判定回路１９から出力された信号を保持する機能を有する。なお、検出回路１３は、保持回路２０を有さない構成とすることもできる。
【００９６】
図８に、電流比較回路１８の具体的な構成の一例を示す。図８に示す電流比較回路１８は、スイッチＭ１４と、トランジスタＭ１５、トランジスタＭ１６と、コンパレータ２１と、コンパレータ２２と、トランジスタＭ１７と、トランジスタＭ１８と、を有する。なお、図８では、トランジスタＭ１５、Ｍ１６、及びＭ１８がｎチャネル型のトランジスタであり、トランジスタＭ１７がｐチャネル型のトランジスタである場合を例示している。
【００９７】
スイッチＭ１４は、信号ＲＥＡＤの電位に従って、端子Ｔｅｒ１を介して入力される電流Ｉｄｉｆの、トランジスタＭ１５及びＭ１６への入力を、制御する機能を有する。
【００９８】
トランジスタＭ１５のソース又はドレインの一方は、トランジスタＭ１６のソース又はドレインの一方に電気的に接続されている。トランジスタＭ１５のゲート及びソース又はドレインの他方は、コンパレータ２１の非反転入力端子（＋）に電気的に接続されている。トランジスタＭ１６のゲート及びソース又はドレインの他方は、コンパレータ２２の非反転入力端子（＋）に電気的に接続されている。コンパレータ２１の反転入力端子（−）は、参照電位ＶＲＥＦＭが与えられているノード（配線）に電気的に接続されている。コンパレータ２２の反転入力端子（−）は、参照電位ＶＲＥＦＰが与えられているノード（配線）に電気的に接続されている。
【００９９】
コンパレータ２１の出力端子は、トランジスタＭ１７のゲートと、端子Ｔｅｒ２とに電気的に接続されている。コンパレータ２２の出力端子は、トランジスタＭ１８のゲートと、端子Ｔｅｒ３とに電気的に接続されている。トランジスタＭ１７のソース又はドレインの一方は、電源電圧ＶＤＤが与えられているノード（配線）に電気的に接続されている。トランジスタＭ１７のソース又はドレインの他方は、コンパレータ２１の非反転入力端子（＋）に電気的に接続されている。トランジスタＭ１８のソース又はドレインの一方は、電源電圧ＶＳＳが与えられているノード（配線）に電気的に接続されている。トランジスタＭ１８のソース又はドレインの他方は、コンパレータ２２の非反転入力端子（＋）に電気的に接続されている。
【０１００】
信号ＲＥＡＤの電位に従ってスイッチＭ１４がオンになると、端子Ｔｅｒ１を介して電流Ｉｄｉｆが電流比較回路１８に入力される。電流Ｉｄｉｆの電流値と、電流Ｉｄａｔａ１の電流値と、電流Ｉｄａｔａ２の電流値との関係は、Ｉｄｉｆ＝Ｉｄａｔａ２−Ｉｄａｔａ１で表されるため、Ｉｄａｔａ１＞Ｉｄａｔａ２である場合Ｉｄｉｆ＜０となり、Ｉｄａｔａ１＜Ｉｄａｔａ２である場合Ｉｄｉｆ＞０となり、Ｉｄａｔａ１＝Ｉｄａｔａ２である場合Ｉｄｉｆ＝０となる。
【０１０１】
Ｉｄｉｆ＜０である場合、トランジスタＭ１５がオンになり、トランジスタＭ１６はオフになる。コンパレータ２１の非反転入力端子（＋）をノードＮＤ３とすると、トランジスタＭ１５がオンになることでノードＮＤ３の電位は徐々に低下する。電位ＶＲＥＦＭよりもノードＮＤ３の電位が低下すると、コンパレータ２１の出力端子の電位がローレベルとなり、上記ローレベルの電位は端子Ｔｅｒ２に与えられる。
【０１０２】
そして、コンパレータ２１の出力端子をノードＮＤ５とすると、ノードＮＤ５の電位がローレベルとなることでトランジスタＭ１７はオンになる。トランジスタＭ１７がオンになると、電源電圧ＶＤＤがトランジスタＭ１７を介してコンパレータ２１の非反転入力端子（＋）に与えられるため、ノードＮＤ３の電位は徐々に上昇する。電位ＶＲＥＦＭよりもノードＮＤ３の電位が上昇すると、コンパレータ２１の出力端子の電位がハイレベルとなり、上記ハイレベルの電位が端子Ｔｅｒ２に与えられる。
【０１０３】
したがって、Ｉｄｉｆ＜０である場合、端子Ｔｅｒ２の電位は、所定の周期でもってハイレベルとローレベルの間を発振するように変化する。そして、端子Ｔｅｒ２の電位、すなわちノードＮＤ５の電位は、Ｉｄｉｆが小さいほどその発振周波数が大きくなる。
【０１０４】
一方、トランジスタＭ１６がオフしているので、コンパレータ２２の出力端子の電位は発振しておらず、コンパレータ２２は定常状態にある。ここで、コンパレータ２２の非反転入力端子（＋）をノードＮＤ４とし、コンパレータ２２の出力端子をノードＮＤ６とする。コンパレータ２２が定常状態にあるとき、ノードＮＤ４は電位ＶＲＥＦＰよりも若干低い電位となり、ノードＮＤ６にはローレベルの電位が与えられ、トランジスタＭ１８はオフの状態を維持する。よって、Ｉｄｉｆ＜０である場合、端子Ｔｅｒ３にはローレベルの電位が与えられる。
【０１０５】
Ｉｄｉｆ＞０である場合、トランジスタＭ１６がオンになり、トランジスタＭ１５はオフになる。コンパレータ２２の非反転入力端子（＋）であるノードＮＤ４の電位は、トランジスタＭ１６がオンになることで徐々に上昇する。電位ＶＲＥＦＰよりもノードＮＤ４の電位が上昇すると、コンパレータ２２の出力端子の電位がハイレベルとなり、上記ハイレベルの電位は端子Ｔｅｒ３に与えられる。
【０１０６】
そして、コンパレータ２２の出力端子であるノードＮＤ６の電位がハイレベルとなることで、トランジスタＭ１８はオンになる。トランジスタＭ１８がオンになると、電源電圧ＶＳＳがトランジスタＭ１８を介してコンパレータ２１の非反転入力端子（＋）に与えられるため、ノードＮＤ４の電位は徐々に低下する。電位ＶＲＥＦＰよりもノードＮＤ４の電位が低下すると、コンパレータ２２の出力端子の電位がローレベルとなり、上記ローレベルの電位が端子Ｔｅｒ３に与えられる。
【０１０７】
したがって、Ｉｄｉｆ＞０である場合、端子Ｔｅｒ３の電位は、所定の周期でもってハイレベルとローレベルの間を発振するように変化する。そして、端子Ｔｅｒ３の電位、すなわちノードＮＤ６の電位は、Ｉｄｉｆが大きいほどその発振周波数が大きくなる。
【０１０８】
一方、トランジスタＭ１５がオフしているので、コンパレータ２１の出力端子の電位は発振しておらず、コンパレータ２１は定常状態にある。コンパレータ２１が定常状態にあるとき、コンパレータ２１の非反転入力端子（＋）であるノードＮＤ３は電位ＶＲＥＦＭよりも若干高い電位となり、コンパレータ２１の出力端子であるノードＮＤ５にはハイレベルの電位が与えられ、トランジスタＭ１７はオフの状態を維持する。よって、Ｉｄｉｆ＞０である場合、端子Ｔｅｒ２にはハイレベルの電位が与えられる。
【０１０９】
Ｉｄｉｆ＝０である場合、コンパレータ２１とコンパレータ２２は、共に定常状態となる。よって、端子Ｔｅｒ２にはハイレベルの電位が与えられ、端子Ｔｅｒ３にはローレベルの電位が与えられる。或いは、いずれか一方の出力端子の電位が、Ｉｄｉｆ＜０である場合やＩｄｉｆ＞０である場合と比較して、著しく低い発振周波数で変化する場合もありうる。
【０１１０】
次いで、図９に、判定回路１９と、保持回路２０の構成の一例について説明する。
【０１１１】
図９に示す判定回路１９は、トランジスタＭ１９乃至Ｍ２３を有する。図９では、トランジスタＭ１９乃至Ｍ２１がｐチャネル型のトランジスタであり、トランジスタＭ２２及びＭ２３がｎチャネル型のトランジスタである場合を例示している。
【０１１２】
トランジスタＭ１９のゲートには、端子Ｔｅｒ２を介して電流比較回路１８から信号が入力される。トランジスタＭ１９乃至Ｍ２１がそれぞれ有するソース又はドレインの一方は、全て、電源電圧ＶＤＤが与えられているノード（配線）に電気的に接続されている。トランジスタＭ２２及びＭ２３がそれぞれ有するソース又はドレインの一方は、全て、電源電圧ＶＳＳが与えられているノード（配線）に電気的に接続されている。トランジスタＭ２２のゲートには、信号ＥＮＢが与えられている。トランジスタＭ２３のゲートには、端子Ｔｅｒ３を介して電流比較回路１８から信号が入力される。トランジスタＭ１９及びＭ２０がそれぞれ有するソース又はドレインの他方は、全て、トランジスタＭ２２のソース又はドレインの他方に電気的に接続されている。トランジスタＭ２０のゲートと、トランジスタＭ２１のゲートと、トランジスタＭ２１のソース又はドレインの他方とは、全て、トランジスタＭ２３のソース又はドレインの他方に電気的に接続されている。
【０１１３】
図９に示す保持回路２０は、インバータ２３と、ＮＡＮＤ２４乃至２６とを有する。インバータ２３の入力端子は、トランジスタＭ１９及びＭ２０がそれぞれ有するソース又はドレインの他方と、トランジスタＭ２２のソース又はドレインの他方とに、電気的に接続されている。インバータ２３の出力端子は、ＮＡＮＤ２４の第１の入力端子と、ＮＡＮＤ２５の第１の入力端子とに、電気的に接続されている。ＮＡＮＤ２４の第２の入力端子には、信号Ｌ−ＲＥＳが入力されている。ＮＡＮＤ２４の出力端子は、ＮＡＮＤ２６の第２の入力端子に電気的に接続されている。ＮＡＮＤ２５の出力端子は、ＮＡＮＤ２６の第１の入力端子に電気的に接続されている。ＮＡＮＤ２６の出力端子は、ＮＡＮＤ２５の第２の入力端子に電気的に接続されている。ＮＡＮＤ２５の出力端子は、出力端子ＯＵＴに接続される。
【０１１４】
図９に示す判定回路１９では、Ｉｄｉｆ＜０であり、端子Ｔｅｒ２の電位が発振し、端子Ｔｅｒ３の電位がローレベルであり、信号ＥＮＢの電位に従ってトランジスタＭ２２がオフしている場合、トランジスタＭ１９のゲートに端子Ｔｅｒ２からローレベルの電位が与えられると、トランジスタＭ１９はオンになる。よって、ノードＮＤ７にはトランジスタＭ１９を介して電源電圧ＶＤＤが与えられる。そして、端子Ｔｅｒ２の電位がハイレベルになるとトランジスタＭ１９はオフするが、ノードＮＤ７はハイレベルの電位を保持する。トランジスタＭ２３は、端子Ｔｅｒ３からゲートにローレベルの電位が与えられるため、オフしている。
【０１１５】
また、図９に示す判定回路１９では、Ｉｄｉｆ＞０であり、端子Ｔｅｒ２の電位がハイレベルであり、端子Ｔｅｒ３の電位が発振しており、信号ＥＮＢの電位に従ってトランジスタＭ２２がオフしている場合、トランジスタＭ２３のゲートに端子Ｔｅｒ３からハイレベルの電位が与えられると、トランジスタＭ２３はオンになる。トランジスタＭ２１のソース又はドレインの他方をノードＮＤ８とすると、ノードＮＤ８にはトランジスタＭ２３を介して電源電圧ＶＳＳが与えられるため、ノードＮＤ８の電位は徐々に低下する。ノードＮＤ８の電位が低下するのに伴い、トランジスタＭ２０及びＭ２１がオンになり、ノードＮＤ７に電源電圧ＶＤＤが与えられる。そして、端子Ｔｅｒ３の電位がローレベルになるとトランジスタＭ２３はオフするが、ノードＮＤ７はハイレベルの電位を保持する。トランジスタＭ１９は、端子Ｔｅｒ２からゲートにハイレベルの電位が与えられるため、オフしている。
【０１１６】
なお、信号ＥＮＢの電位を制御することでトランジスタＭ２２をオンにすると、ノードＮＤ７にトランジスタＭ２２を介して電源電圧ＶＳＳを与えることができ、ノードＮＤ７の電位をリセットすることができる。
【０１１７】
図９に示す判定回路１９では、ノードＮＤ７の電位をローレベルの電位にリセットした状態、かつＩｄｉｆ＝０であり、端子Ｔｅｒ２の電位がハイレベルであり、端子Ｔｅｒ３の電位がローレベルであり、信号ＥＮＢの電位に従ってトランジスタＭ２２がオフしている場合、トランジスタＭ１９及びＭ２３はオフであるので、ノードＮＤ７はローレベルの電位を維持する。
【０１１８】
図９に示す保持回路２０では、Ｉｄｉｆ＜０またはＩｄｉｆ＞０である場合に、インバータ２３の入力端子の電位がハイレベルである。この状態において、出力端子ＯＵＴの電位はハイレベルに保持される。また、図９に示す保持回路２０では、Ｉｄｉｆ＝０である場合に、インバータ２３の入力端子の電位がローレベルである。この状態において、信号Ｌ−ＲＥＳがハイレベルであると、出力端子ＯＵＴの電位はローレベルに保持される。すなわち、図９に示す保持回路２０では、インバータ２３の入力端子の電位がローレベルで、かつ、信号Ｌ−ＲＥＳをハイレベルにすることで、出力端子ＯＵＴの電位をローレベルにリセットすることができる。
【０１１９】
次いで、データ比較回路１０の動作の一例について、図１０に示すタイミングチャートを用いて説明する。なお、図１０は、図２に示す変換回路１１と、図４（Ａ）に示す記憶回路１２と、図８に示す電流比較回路１８と、図９に示す判定回路１９及び保持回路２０とを有するデータ比較回路１０のタイミングチャートを例示している。
【０１２０】
なお、図１０では、Ｄ［０］＝１、Ｄ［１］＝０、Ｄ［２］＝１、Ｄ［３］＝０のデジタルデータに対応する電流Ｉｄａｔａ１の電流値が記憶回路１２に記憶されており、変換回路１１で得られた比較の対象となる電流Ｉｄａｔａ２は、Ｄ［０］＝１、Ｄ［１］＝１、Ｄ［２］＝１、Ｄ［３］＝０のデジタルデータに対応する場合の、タイミングチャートを例示している。
【０１２１】
時刻Ｔ０では、図９に示す判定回路１９に入力される信号ＥＮＢの電位はハイレベルであるので、判定回路１９のノードＮＤ７の電位はローレベルにリセットされている。時刻Ｔ０では、図９に示す保持回路２０に入力される信号Ｌ−ＲＥＳはハイレベルであり、かつ、ノードＮＤ７の電位はローレベルであるので、保持回路２０の出力端子ＯＵＴの電位はローレベルにリセットされている。
【０１２２】
時刻Ｔ０になると、図４（Ａ）に示す記憶回路１２において、アナログデータの書き込みが開始される。具体的には、信号ＷＲＩＴＥの電位がローレベルからハイレベルに変化し、信号ＳＥの電位がローレベルからハイレベルに変化する。よって、トランジスタＭ６及びＭ１２がオンになり、電流Ｉｄａｔａ１に対応した電位Ｖｄａｔａ１がノードＮＤ１に与えられる。
【０１２３】
次いで、時刻Ｔ１になると、図４（Ａ）に示す記憶回路１２において、アナログデータの書き込みが終了し、当該アナログデータが保持される。具体的には、信号ＷＲＩＴＥの電位がローレベルに変化し、トランジスタＭ６がオフになることで、ノードＮＤ１が浮遊状態になり、電位Ｖｄａｔａ１が保持される。
【０１２４】
トランジスタＭ６がオフした後、時刻Ｔ１から時刻Ｔ２までの間において、図２に示す変換回路１１に入力される信号ＳｉｇＤのデジタルデータが、Ｄ［０］＝１、Ｄ［１］＝１、Ｄ［２］＝１、Ｄ［３］＝０となる。変換回路１１は上記デジタルデータに対応した電流Ｉｄａｔａ２の出力を開始する。
【０１２５】
次いで、時刻Ｔ２に、図９に示す保持回路２０に入力される信号Ｌ−ＲＥＳがハイレベルからローレベルに変化し、保持回路２０の出力端子ＯＵＴの電位はインバータ２３の入力端子であるノードＮＤ７の電位によって定まる状態となる。また、図９に示す判定回路１９に入力される信号ＥＮＢの電位がハイレベルからローレベルに変化し、判定回路１９のノードＮＤ７の電位はノードＮＤ５の電位とノードＮＤ６の電位とによって定まる状態となる。
【０１２６】
そして、時刻Ｔ２に、図８に示す電流比較回路１８に入力される信号ＲＥＡＤの電位がローレベルからハイレベルに変化する。信号ＲＥＡＤがローレベルのときに図８に示すスイッチＭ１４がオフし、信号ＲＥＡＤがハイレベルのときにスイッチＭ１４がオンするものとすると、信号ＲＥＡＤの電位がローレベルからハイレベルに変化することで、スイッチＭ１４がオンする。そして、スイッチＭ１４を介して、電流Ｉｄａｔａ１と電流Ｉｄａｔａ２の差分に相当する電流Ｉｄｉｆが、電流比較回路１８に入力される。
【０１２７】
なお、図１０では、電流Ｉｄａｔａ１＜電流Ｉｄａｔａ２であり、電流Ｉｄｉｆ＞０である場合のタイミングチャートを示している。
【０１２８】
電流Ｉｄｉｆが電流比較回路１８に入力されると、コンパレータ２２の出力端子であるノードＮＤ６の電位は発振し、ノードＮＤ４の電位もそれに合わせて発振する。一方、コンパレータ２１は定常状態にあるので、コンパレータ２１の非反転入力端子（＋）であるノードＮＤ３は電位ＶＲＥＦＭよりも若干高い電位を維持し、コンパレータ２１の出力端子であるノードＮＤ５はハイレベルの電位を維持する。
【０１２９】
そして、ノードＮＤ６の電位が発振し、ノードＮＤ５がハイレベルの電位を維持することにより、時刻Ｔ３になると、図９に示す判定回路１９のノードＮＤ７の電位がローレベルからハイレベルに変化する。ノードＮＤ７の電位がハイレベルになると、保持回路２０の出力端子ＯＵＴの電位はローレベルからハイレベルに変化する。信号Ｌ−ＲＥＳの電位はローレベルであるので、出力端子ＯＵＴの電位はハイレベルに維持される。
【０１３０】
本発明の一態様では、上記動作により、多ビットで構成される二つのデジタルデータを、アナログの電流値を有するアナログデータにそれぞれ変換した状態で、両者の比較を行うことができる。よって、デジタルデータどうしを直接比較する場合はビットごとにデータが一致しているか否かを判定する必要があったが、本発明の一態様では上記構成により、ビットごとにデータを比較する必要がなくなる。
【０１３１】
図２６（Ａ）に、図３（Ａ）に示す記憶回路１２のトランジスタＭ７がｐチャネル型、トランジスタＭ６がｎチャネル型である場合の構成を一例として示す。図２６（Ａ）に示す記憶回路１２は、トランジスタＭ６及びＭ７と、容量素子Ｃｓと、を有する。トランジスタＭ６は、ゲートに信号ＷＲＩＴＥが入力されている。トランジスタＭ６のソース又はドレインの一方は、トランジスタＭ７のソース又はドレインの一方に電気的に接続されている。トランジスタＭ６のソース又はドレインの他方は、トランジスタＭ７のゲートと容量素子Ｃｓの一方の電極とに電気的に接続されている。トランジスタＭ７のソース又はドレインの他方は、電源電圧ＶＤＤが与えられるノード（配線）に電気的に接続されている。
【０１３２】
トランジスタＭ６のソース又はドレインの一方と、トランジスタＭ７のソース又はドレインの一方とには、端子Ｔｅｒ１を介して、変換回路１１からの電流Ｉｄａｔａが供給される。電流Ｉｄａｔａを記憶回路１２に書き込む場合、信号ＷＲＩＴＥの電位を制御することでトランジスタＭ６をオンにする。トランジスタＭ６がオンであるとき、トランジスタＭ７は、ソース又はドレインの一方がトランジスタＭ６を介してゲートと電気的に接続される。
【０１３３】
次いで、トランジスタＭ７がｐチャネル型である場合の、変換回路１１の構成の一例について図２６（Ｂ）を用いて説明する。図２６（Ｂ）に示すスイッチ回路１４は、４ビットの信号ＳｉｇＤの極性を反転させた信号ＳｉｇＤｂに対応しており、各ビットのデジタルデータに対応したｐチャネル型のトランジスタＭ０乃至Ｍ３を有する。
【０１３４】
トランジスタＭ０乃至Ｍ３は、ソース又はドレインの一方が互いに電気的に接続されており、ソース又はドレインの他方が互いに電気的に接続されている。そして、トランジスタＭ０乃至Ｍ３のソース又はドレインの一方はカレントミラー回路１５に電気的に接続されており、トランジスタＭ０乃至Ｍ３のソース又はドレインの他方は、電源電圧ＶＤＤが与えられるノード（配線）に電気的に接続されている。
【０１３５】
そして、トランジスタＭ０のゲートにはデジタルデータの最下位ビットＤｂ［０］の電位が与えられ、トランジスタＭ１のゲートにはデジタルデータの第２ビットＤｂ［１］の電位が与えられ、トランジスタＭ２のゲートにはデジタルデータの第３ビットＤｂ［２］の電位が与えられ、トランジスタＭ３のゲートにはデジタルデータの最上位ビットＤｂ［３］の電位が与えられる。
【０１３６】
カレントミラー回路１５には、スイッチ回路１４に流れる電流Ｉｄａｔａ’と同じ電流値の電流Ｉｄａｔａ、或いは電流Ｉｄａｔａ’に対応した電流値を有する電流Ｉｄａｔａが、端子Ｔｅｒ１から供給される。具体的に、図２６（Ｂ）では、カレントミラー回路１５がｎチャネル型のトランジスタＭ４とトランジスタＭ５とを有する場合を例示している。
【０１３７】
トランジスタＭ４及びＭ５は、ソース又はドレインの一方が、電源電圧ＶＳＳが与えられるノード（配線）に電気的に接続されている。そしてトランジスタＭ４のソース又はドレインの他方が、スイッチ回路１４に電気的に接続されている。また、トランジスタＭ５のソース又はドレインの他方が、端子Ｔｅｒ１に電気的に接続されている。トランジスタＭ４及びＭ５はゲートが互いに電気的に接続されており、さらにトランジスタＭ４のゲートはトランジスタＭ４のソース又はドレインの他方に電気的に接続されている。
【０１３８】
スイッチ回路１４に流れる電流Ｉｄａｔａ’は、カレントミラー回路１５のトランジスタＭ４を介して、電源電圧ＶＤＤが与えられるノード（配線）と、電源電圧ＶＳＳが与えられるノード（配線）との間を流れる。カレントミラー回路１５は、電流Ｉｄａｔａ’と同じ電流値を有する電流Ｉｄａｔａ、或いは電流Ｉｄａｔａ’に対応した電流値を有する電流Ｉｄａｔａを、トランジスタＭ５を介して電源電圧ＶＳＳが与えられるノード（配線）と端子Ｔｅｒ１との間に流す機能を有する。
【０１３９】
図２６（Ａ）に示す記憶回路１２と、図２６（Ｂ）に示す変換回路１１と、を用いたデータ比較回路１０では、図８に示す電流比較回路１８の動作が上述した動作と異なる。具体的には、Ｉｄｉｆ＞０である場合、端子Ｔｅｒ２の電位は、所定の周期でもってハイレベルとローレベルの間を発振するように変化する。そして、端子Ｔｅｒ２の電位、すなわちノードＮＤ５の電位は、Ｉｄｉｆが小さいほどその発振周波数が大きくなる。また、Ｉｄｉｆ＜０である場合、端子Ｔｅｒ３の電位は、所定の周期でもってハイレベルとローレベルの間を発振するように変化する。そして、端子Ｔｅｒ３の電位、すなわちノードＮＤ６の電位は、Ｉｄｉｆが大きいほどその発振周波数が大きくなる。
【０１４０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１４１】
（実施の形態２）
図９に示す判定回路１９では、電流値の差分の有無を情報として含むデータを生成する機能を有しているが、本実施の形態では、電流値の差分の大きさを情報として含むデータを生成する機能を、判定回路１９が有していても良い。電流値の差分の大きさを情報として含むデータを生成する機能を有する判定回路１９を、データ比較回路１０に用いることで、データ比較回路１０を減算器として機能させることができる。
【０１４２】
例えば、Ｄ［３］、Ｄ［２］、Ｄ［１］、Ｄ［０］の４ビットで構成されるデジタルデータの各ビットの値の組み合わせが、００００、０００１、００１０、…、１１１０、１１１１であるとし、これらのデジタルデータによって変換回路１１で得られる電流Ｉｄａｔａの電流値がそれぞれ、Ｉ００、Ｉ０１、Ｉ０２、…、Ｉ１４、Ｉ１５であるとする。そして、最も小さい値を有するＩ００を用いると、Ｉ０１、Ｉ０２、…、Ｉ１４、Ｉ１５は、それぞれ２×Ｉ００、３×Ｉ００、…、１５×Ｉ００、１６×Ｉ００と表せる。従って、参照データに対応する電流値と比較データに対応する電流値の差分を用いることで、参照データに相当するデジタルデータと比較データに相当するデジタルデータとに減算処理を施すことができる。
【０１４３】
例えば、参照データの値が００１０である場合、参照データに対応する電流Ｉｄａｔａの電流値はＩ０２＝３×Ｉ００となる。また、比較データの値が０１００である場合、比較データに対応する電流Ｉｄａｔａの電流値はＩ０４＝５×Ｉ００となる。よって、比較データから参照データを差し引くことで得られる差分の電流値は２×Ｉ００となる。したがって、電流値が２×Ｉ００であることを判定回路１９において検出することで、参照データと比較データの差分が十進数で表すと２であることが分かる。
【０１４４】
図８に示す電流比較回路１８では、参照データと比較データに差が生じた場合に、ノードＮＤ５、またはノードＮＤ６の電位が所定の発振周波数でもって発振する。そして、上記発振周波数は、トランジスタＭ１５またはＭ１６を流れるドレイン電流の電流値によって異なる。
【０１４５】
例えば、トランジスタＭ１６を介して電流Ｉｄｉｆが流れる場合、電流Ｉｄｉｆの入力よってノードＮＤ４の電位が上昇を始める。上記電位の上昇速度は電流Ｉｄｉｆの電流値に依存する。具体的に、電流Ｉｄｉｆの電流値が大きいときは、ノードＮＤ４の電位は即座に上昇する。逆に、電流Ｉｄｉｆの電流値が小さいときは、ノードＮＤ４の電位の上昇は緩やかである。そして、ノードＮＤ４の電位がＶＲＥＦＰよりも高くなるとコンパレータ２２はハイレベルの電位を出力し始めるため、トランジスタＭ１８はオンになり、今度はノードＮＤ４の電位が低下し始める。上記動作を繰り返すことで、ノードＮＤ４の電位とノードＮＤ６の電位は発振するため、電流Ｉｄｉｆの電流値が大きいときは、発振周波数は高くなり、逆に、電流Ｉｄｉｆの電流値が小さいときは、発振周波数は低くなる。
【０１４６】
電流Ｉｄｉｆの電流値は参照データと比較データの差分の情報を含んでいるため、結果的に、ノードＮＤ５またはノードＮＤ６の発振周波数から、参照データと比較データの差分の情報を得ることができる。
【０１４７】
図１１及び図１２を用いて、電流Ｉｄａｔａ１と電流Ｉｄａｔａ２の差分を情報として含むデータを、発振周波数を用いて生成する機能を有する、判定回路１９の一例について説明する。
【０１４８】
図１１に、検出回路１３の構成を一例として示す。図１１に示す検出回路１３は、電流比較回路１８と判定回路１９とを有する。図１１に示す判定回路１９は、電流比較回路１８から出力される電位を用いて、具体的には端子Ｔｅｒ２（ノードＮＤ５）の電位と端子Ｔｅｒ３（ノードＮＤ６）の電位とを用いて、電流Ｉｄａｔａ１と電流Ｉｄａｔａ２の差分を情報として含むデータを生成する機能を有している。
【０１４９】
具体的に、図１１に示す判定回路１９は、端子Ｔｅｒ２（ノードＮＤ５）に入力端子が電気的に接続された複数のローパスフィルタ３０（ＬＰＦ）と、端子Ｔｅｒ３（ノードＮＤ６）に入力端子が電気的に接続された複数のローパスフィルタ３０（ＬＰＦ）と、を有する。
【０１５０】
図１２（Ａ）に、ローパスフィルタ３０の具体的な構成の一例を示す。図１２（Ａ）に示すローパスフィルタ３０は、抵抗素子３１と容量素子３２とを有する。抵抗素子３１が有する一方の端子は、ローパスフィルタ３０の入力端子ＩＮに電気的に接続されており、抵抗素子３１が有する他方の端子は、ローパスフィルタ３０の出力端子ＯＵＴに電気的に接続されている。容量素子３２が有する一方の電極は、抵抗素子３１が有する他方の端子に電気的に接続されており、容量素子３２が有する他方の電極は、接地電位や基準電位などの所定の電位が与えられるノード（配線）に電気的に接続されている。
【０１５１】
図１２（Ｂ）に、ローパスフィルタ３０−１乃至３０−１６で示される１６個のローパスフィルタ３０を例に挙げて、ローパスフィルタ３０どうしの接続関係の一例を示す。なお、図１２（Ｂ）に示すローパスフィルタ３０−１乃至３０−１６は、端子Ｔｅｒ２（ノードＮＤ５）に入力端子が電気的に接続されているか、或いは、端子Ｔｅｒ３（ノードＮＤ６）に入力端子が電気的に接続されているものとする。
【０１５２】
また、図１２（Ｂ）では、ローパスフィルタ３０−１乃至３０−１６がそれぞれ有する容量素子３２が、互いに異なる容量値を有する場合を例示している。具体的に、ローパスフィルタ３０−１が有する容量素子３２の容量値をＣとすると、ローパスフィルタ３０−ｐ（ｐは１乃至１６の任意の自然数）の容量素子３２が有する容量値Ｃｐはｐ×Ｃで表される。
【０１５３】
ローパスフィルタ３０は、遮断周波数ｆより低い周波数の信号を通し、遮断周波数ｆより高い周波数の信号を減衰させる機能を有する。そして、遮断周波数ｆは１／２πＲＣｐ（Ｒは抵抗素子３１の抵抗値）で表される。ローパスフィルタ３０−１乃至３０−１６は容量値Ｃｐが互いに異なるので、遮断周波数ｆも互いに異なる。よって、電流比較回路１８から出力される信号を遮断周波数ｆの異なる複数のローパスフィルタ３０に入力させ、各ローパスフィルタ３０の出力端子から出力される信号の電位をモニターすることで、ノードＮＤ５またはノードＮＤ６の発振周波数を特定することができる。そして、上記発振周波数により、参照データと比較データの差分の情報を得ることができる。
【０１５４】
次いで、図１３乃至図１５を用いて、電流Ｉｄａｔａ１と電流Ｉｄａｔａ２の差分を情報として含むデータを、発振周波数を用いて生成する機能を有する、判定回路１９の別の一例について説明する。
【０１５５】
図１３に、検出回路１３の構成を一例として示す。図１３に示す検出回路１３は、電流比較回路１８と判定回路１９と保持回路２０とを有する。図１３に示す判定回路１９は、電流比較回路１８から出力される電位を用いて、具体的には端子Ｔｅｒ２（ノードＮＤ５）の電位と端子Ｔｅｒ３（ノードＮＤ６）の電位とを用いて、電流Ｉｄａｔａ１と電流Ｉｄａｔａ２の差分を情報として含むデータを生成する機能を有している。
【０１５６】
具体的に、図１３に示す判定回路１９は、端子Ｔｅｒ２（ノードＮＤ５）に入力端子が電気的に接続されたローパスフィルタ３３（ＬＰＦ）と、ローパスフィルタ３３の動作を制御する制御回路３４とを有する。さらに、図１３に示す判定回路１９は、端子Ｔｅｒ３（ノードＮＤ６）に入力端子が電気的に接続されたローパスフィルタ３３（ＬＰＦ）と、ローパスフィルタ３３の動作を制御する制御回路３４とを有する。
【０１５７】
図１４に、ローパスフィルタ３３の構成の一例を示す。図１４に示すローパスフィルタ３３は、抵抗素子３５と、スイッチとしての機能を有する複数のトランジスタ３６と、複数の容量素子３７とを有する。なお、図１４では、ローパスフィルタ３３が、トランジスタ３６−０乃至３６−３で示す４つのトランジスタ３６を有する場合を例示している。また、図１４では、ローパスフィルタ３３が、容量素子３７−０乃至３７−３で示す４つの容量素子３７を有する場合を例示している。
【０１５８】
抵抗素子３５が有する一方の端子は、入力端子に相当する端子Ｔｅｒ２（ノードＮＤ５）または端子Ｔｅｒ３（ノードＮＤ６）に電気的に接続されている。抵抗素子３５の有する他方の端子は、出力端子に相当する端子Ｔｅｒ４に電気的に接続されている。トランジスタ３６−０乃至３６−３が有するソース又はドレインの一方は、端子Ｔｅｒ４にそれぞれ電気的に接続されている。トランジスタ３６−０乃至３６−３が有するソース又はドレインの他方は、容量素子３７−０乃至３７−３が有する一方の電極にそれぞれ電気的に接続されている。容量素子３７−０乃至３７−３が有する他方の電極は、接地電位や基準電位などの所定の電位が与えられるノード（配線）に電気的に接続されている。
【０１５９】
また、トランジスタ３６−０、３６−１、３６−２、３６−３のゲートにはそれぞれ信号ＥＮＢ［０］、ＥＮＢ［１］、ＥＮＢ［２］、ＥＮＢ［３］が入力される。トランジスタ３６−０乃至３６−３の導通状態は、信号ＥＮＢ［０］乃至信号ＥＮＢ［３］によって、それぞれ制御される。
【０１６０】
そして、図１４では、容量素子３７−０乃至３７−３は、互いに異なる容量値を有する場合を例示している。具体的に、容量素子３７−０の容量値をＣとすると、容量素子３７−ｑ（ｑは０乃至３の任意の整数）が有する容量値Ｃｑは２ｑ×Ｃで表される。
【０１６１】
図１４に示すローパスフィルタ３３は、トランジスタ３６−０乃至３６−３で示す４つのトランジスタ３６をそれぞれ制御することで、出力端子ＯＵＴに電気的に接続される、容量素子３７−０乃至３７−３の中から選択された容量素子で構成される合成容量Ｃｔの容量値を、変えることができる。
【０１６２】
ローパスフィルタ３３は、遮断周波数ｆより低い周波数の信号を通し、遮断周波数ｆより高い周波数の信号を減衰させる機能を有する。そして、遮断周波数ｆは１／２πＲＣｑ（Ｒは抵抗素子３５の抵抗値）で表される。ローパスフィルタ３３は容量値Ｃｔが可変であるので、遮断周波数ｆを容量値Ｃｔの値に合わせて変更させることができる。よって、電流比較回路１８から出力される信号をローパスフィルタ３３に入力させ、遮断周波数ｆを変更させながらローパスフィルタ３３の出力端子（端子Ｔｅｒ４）から出力される信号の電位をモニターすることで、ノードＮＤ５またはノードＮＤ６の発振周波数を特定することができる。そして、上記発振周波数により、参照データと比較データの差分の情報を得ることができる。
【０１６３】
図１４に示すローパスフィルタ３３を用いることで、図１３に示す判定回路は、図１１に示す判定回路１９よりも容量素子の数を抑えることができる。
【０１６４】
図１５（Ａ）に、図１３に示す保持回路２０の構成の一例と、制御回路３４の構成の一例を示す。図１５（Ａ）に示す保持回路２０は、インバータ４０と、ＮＡＮＤ４１乃至４３とを有する。インバータ４０の入力端子には、信号ＲＥＳ１０が入力されている。インバータ４０の出力端子は、ＮＡＮＤ４１の第２の入力端子と、ＮＡＮＤ４２の第２の入力端子とに、電気的に接続されている。ＮＡＮＤ４１の第１の入力端子には、端子Ｔｅｒ４を介してローパスフィルタ３３から出力される信号が入力されている。ＮＡＮＤ４１の出力端子は、ＮＡＮＤ４３の第１の入力端子に電気的に接続されている。ＮＡＮＤ４２の出力端子は、ＮＡＮＤ４３の第２の入力端子に電気的に接続されている。ＮＡＮＤ４３の出力端子は、ＮＡＮＤ４２の第１の入力端子に電気的に接続されている。ＮＡＮＤ４３の出力端子は、保持回路２０の出力端子に相当し、その信号の電位は制御回路３４に与えられる。
【０１６５】
図１５（Ａ）に示す保持回路２０では、信号ＲＥＳ１０の電位がハイレベルのときに、出力端子の電位はローレベルにリセットされる。その後、図１５（Ａ）に示す保持回路２０では、信号ＲＥＳ１０の電位がローレベルになり、端子Ｔｅｒ４の電位がローレベルであれば出力端子の電位はリセット直前の状態（出力端子の電位がローレベルの状態）に保持され、端子Ｔｅｒ４の電位がハイレベルになると、その後は端子Ｔｅｒ４の電位の変化に関わらず出力端子の電位はハイレベルに保持される。
【０１６６】
また、図１５（Ａ）に示す制御回路３４は、信号生成回路４４−０乃至４４−３で示す複数の信号生成回路４４を有する。信号生成回路４４−０乃至４４−３の入力端子は、保持回路２０の出力端子に電気的に接続されている。そして、各信号生成回路４４は、図１４に示すローパスフィルタ３３の動作を制御するための信号を生成する機能を有する。具体的に、信号生成回路４４−ｎ（ｎは０乃至３の任意の整数）は、信号ＥＮＢ［ｎ］を生成する機能を有する。
【０１６７】
図１５（Ｂ）に、信号生成回路４４−ｎの構成の一例を示す。信号生成回路４４−ｎは、トランジスタＭ４７と、ＮＯＲ４５と、ＮＯＲ４６と、を有する。トランジスタＭ４７のゲートには信号ＳＥＴ［ｎ］が入力されている。トランジスタＭ４７のソース又はドレインの一方は入力端子ＩＮに電気的に接続されており、トランジスタＭ４７のソース又はドレインの他方はＮＯＲ４５の第１の入力端子に電気的に接続されている。ＮＯＲ４５の第２の入力端子は、トランジスタＭ４７のゲートに電気的に接続されている。ＮＯＲ４５の出力端子は、ＮＯＲ４６の第１の入力端子に電気的に接続されており、ＮＯＲ４６の第２の入力端子には信号ＲＥＳＥＴ［ｎ］が入力されている。ＮＯＲ４６の出力端子の電位が、信号ＥＮＢ［ｎ］として出力される。
【０１６８】
次いで、図１３に示す検出回路１３の動作の一例について、図１６に示すタイミングチャートを用いて説明する。なお、図１６は、図１３に示す検出回路１３が図１４に示すローパスフィルタ３３と、図１５（Ａ）に示す保持回路２０及び制御回路３４とを有し、制御回路３４が図１５（Ｂ）に示す信号生成回路４４−ｎと同じ構成を有する信号生成回路４４−０乃至４４−４を有している場合の、タイミングチャートを例示している。また、図１６に示すタイミングチャートでは、参照データと比較データの差分が十進数で表すと１０である場合を想定している。
【０１６９】
時刻Ｔ０より前において、図１５（Ａ）の信号生成回路４４−０乃至４４−３に入力される信号ＲＥＳＥＴ［０］乃至［３］の電位はハイレベルとし、信号生成回路４４−０乃至４４−３から出力される信号ＥＮＢ［０］乃至［３］の電位をローレベルにリセットした状態とする。よって、図１４に示すローパスフィルタ３３が有するトランジスタ３６−０乃至３６−３は、全てオフとなる。
【０１７０】
よって、図１４に示すローパスフィルタ３３において、端子Ｔｅｒ４に接続される合成容量Ｃｔの容量値は最も小さい状態となる。従って、端子Ｔｅｒ３に入力された信号は、そのまま端子Ｔｅｒ４に伝達される。
【０１７１】
また、時刻Ｔ０より前において、信号ＲＥＳ１０の電位はハイレベルとし、図１５（Ａ）に示す保持回路２０の出力端子ＯＵＴの電位を、ローレベルにリセットした状態とする。
【０１７２】
次いで、時刻Ｔ０において、信号ＲＥＳＥＴ［３］の電位がハイレベルからローレベルに変化する。その後、図１５（Ａ）に示す信号生成回路４４−３に入力される信号ＳＥＴ［３］の電位がローレベルからハイレベルに変化することで、信号ＥＮＢ［３］の電位がローレベルからハイレベルに変化する。信号ＥＮＢ［３］の電位がハイレベルになると、図１４に示すローパスフィルタ３３において、トランジスタ３６−３がオンになるため、端子Ｔｅｒ４に接続される合成容量Ｃｔの容量値は、容量素子３７−３の容量値８Ｃとほぼ等価となる。
【０１７３】
参照データと比較データの差分が十進数で表すと１０である場合を想定しているので、ローパスフィルタ３３において、端子Ｔｅｒ３に入力された信号が所定の遅延を経て、端子Ｔｅｒ４から出力される。この状態において、信号ＲＥＳ１０の電位をハイレベルからローレベルに変化させることで、端子Ｔｅｒ４の電位に従い、図１５（Ａ）に示す保持回路２０の出力端子ＯＵＴの電位が定まる。時刻Ｔ０以降、時刻Ｔ１より前の期間では、端子Ｔｅｒ４の電位は、図１５（Ａ）に示す保持回路２０のＮＡＮＤ４１が有するｎチャネル型のトランジスタの閾値Ｖｔｈより低い状態であるので、保持回路２０の出力端子ＯＵＴの電位はローレベルを保持する。
【０１７４】
端子Ｔｅｒ４の電位が上昇し、時刻Ｔ１において、端子Ｔｅｒ４の電位が上記閾値Ｖｔｈを超えることで、ＮＡＮＤ４１の出力端子の電位はローレベルからハイレベルに変化し、保持回路２０の出力端子ＯＵＴの電位はローレベルからハイレベルに変化する。また、信号ＳＥＴ［３］の電位がハイレベルであるため、信号生成回路４４−３においてトランジスタＭ４７はオンの状態にある。よって、信号生成回路４４−３が有するＮＯＲ４５の第１の入力端子をノードＮＤ９［３］とすると（図１５（Ｂ）参照）、出力端子ＯＵＴの電位はローレベルからハイレベルに変化することで、ノードＮＤ９［３］の電位はローレベルからハイレベルに変化する。
【０１７５】
次いで、時刻Ｔ２において信号ＳＥＴ［３］の電位がハイレベルからローレベルに変化し、トランジスタＭ４７はオフになる。トランジスタＭ４７にオフ電流の著しく小さいトランジスタを適用することで、ノードＮＤ９［３］の電位の保持時間を長く確保することができる。ノードＮＤ９［３］の電位がハイレベルに保持されていると、信号ＳＥＴ［３］の電位がローレベルとなっても、信号ＥＮＢ［３］の電位はハイレベルを維持する。そのため、図１４のローパスフィルタ３３が有するトランジスタ３６−３は、オンの状態を維持する。
【０１７６】
次いで、信号ＲＥＳ１０の電位をローレベルからハイレベルに変化させることで、保持回路２０の出力端子ＯＵＴの電位がローレベルにリセットされる。
【０１７７】
次いで、時刻Ｔ３において、信号ＲＥＳＥＴ［２］の電位がハイレベルからローレベルに変化する。そして、図１５（Ａ）に示す信号生成回路４４−２に入力される信号ＳＥＴ［２］の電位がローレベルからハイレベルに変化することで、信号ＥＮＢ［２］の電位がローレベルからハイレベルに変化する。信号ＥＮＢ［２］の電位がハイレベルになると、図１４に示すローパスフィルタ３３において、トランジスタ３６−２がオンになる。そして、トランジスタ３６−３はオンの状態を維持しているため、端子Ｔｅｒ４に接続される合成容量Ｃｔの容量値は、容量素子３７−２の容量値４Ｃと容量素子３７−３の容量値８Ｃとを加算した値である１２Ｃと、ほぼ等価となる。
【０１７８】
参照データと比較データの差分が十進数で表すと１０である場合を想定しているので、合成容量Ｃｔの容量値が１２Ｃである場合、ローパスフィルタ３３において、端子Ｔｅｒ３に入力された信号は減衰し、端子Ｔｅｒ４から出力されなくなる。すなわち、端子Ｔｅｒ４の電位はＮＡＮＤ４１が有するｎチャネル型のトランジスタの閾値Ｖｔｈより低くなる。
【０１７９】
次いで、時刻Ｔ４において、端子Ｔｅｒ４の電位は上記閾値Ｖｔｈより低い状態であるので、保持回路２０の出力端子ＯＵＴの電位はローレベルを保持する。よって、信号ＳＥＴ［２］の電位がハイレベルであるため、信号生成回路４４−２においてトランジスタＭ４７はオンの状態にあるが、ノードＮＤ９［２］の電位はローレベルを維持する。
【０１８０】
次いで、時刻Ｔ５において、信号ＳＥＴ［２］の電位がハイレベルからローレベルに変化する。ノードＮＤ９［２］はローレベルであるため、信号ＥＮＢ［２］の電位はハイレベルからローレベルに変化する。従って、図１４に示すローパスフィルタ３３において、トランジスタ３６−２はオフとなる。
【０１８１】
同様の動作を繰り返すことで、図１４に示すローパスフィルタ３３の合成容量の容量値Ｃｔを逐次的に変化させることで、端子Ｔｅｒ３から入力される信号の周波数をデジタル値に変換することができる。時刻Ｔ０乃至時刻Ｔ６において、信号ＥＮＢ［０］乃至ＥＮＢ［３］の全ての電位が定まる。信号ＥＮＢ［０］乃至ＥＮＢ［３］の電位には、信号ＥＮＢ［０］乃至ＥＮＢ［３］にそれぞれ対応するトランジスタ３６−０乃至３６−３がオンになったときに、端子Ｔｅｒ３に入力された信号が端子Ｔｅｒ４から出力されたか否かの情報が含まれている。よって、信号ＥＮＢ［０］乃至ＥＮＢ［３］の電位から、参照データと比較データの差分を把握することができる。
【０１８２】
具体的に、時刻Ｔ６において、信号ＥＮＢ［３］の電位はハイレベル、信号ＥＮＢ［２］の電位はローレベル、信号ＥＮＢ［１］の電位はハイレベル、信号ＥＮＢ［０］の電位はローレベルであるので、差分が２進数で１０１０となり、１０進数だと１０であることが算出できる。
【０１８３】
以上のように、本発明の一態様に係るデータ比較回路１０では、複数ビットのデジタルデータの減算処理を行うことができる。
【０１８４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８５】
（実施の形態３）
次いで、図１５（Ａ）に示す保持回路２０の、別の構成例を図１７に示す。
【０１８６】
図１７に示す保持回路２０は、トランジスタＭ４０乃至Ｍ４２を有する。図１７では、トランジスタＭ４０及びＭ４１がｎチャネル型のトランジスタであり、トランジスタＭ４２がｐチャネル型のトランジスタである場合を例示している。
【０１８７】
トランジスタＭ４２のゲートには、信号ＲＥＳ１０が入力される。トランジスタＭ４２のソース又はドレインの一方は、電源電圧ＶＤＤが与えられるノード（配線）に電気的に接続されており、ソース又はドレインの他方はトランジスタＭ４０のソース又はドレインの一方に電気的に接続されている。トランジスタＭ４０のゲートには、端子Ｔｅｒ４を介して、ローパスフィルタ３３から出力される信号が入力されている。トランジスタＭ４０のソース又はドレインの他方は、保持回路２０の出力端子ＯＵＴに電気的に接続されている。トランジスタＭ４１のゲートは、トランジスタＭ４２のゲートに電気的に接続されている。トランジスタＭ４１のソース又はドレインの一方は、電源電圧ＶＳＳが与えられるノード（配線）に電気的に接続されている。トランジスタＭ４１のソース又はドレインの他方は、出力端子ＯＵＴに電気的に接続されている。
【０１８８】
信号ＲＥＳ１０の電位がハイレベルになるとトランジスタＭ４１がオンするため、出力端子ＯＵＴの電位はローレベルにリセットされる。この状態において、端子Ｔｅｒ４にハイレベルの電位が与えられると、トランジスタＭ４０はオンになるが、信号ＲＥＳ１０の電位がハイレベルであるためトランジスタＭ４２はオフしている。よって、電源電圧ＶＤＤが与えられるノード（配線）と電源電圧ＶＳＳが与えられるノード（配線）の間に貫通電流が流れることを抑制できる。
【０１８９】
次いで、信号ＲＥＳ１０の電位をハイレベルからローレベルに変化させると、トランジスタＭ４１はオフになり、トランジスタＭ４２はオンになる。この状態において、端子Ｔｅｒ４に入力される信号の電位が一度でもハイレベルに変化すると、トランジスタＭ４０がオンになるため、出力端子ＯＵＴの電位がローレベルからハイレベルに変化する。そして、一度でも、出力端子ＯＵＴの電位がローレベルからハイレベルに変化してしまうと、当該ハイレベルの電位は出力端子ＯＵＴにおいて保持される。
【０１９０】
トランジスタＭ４０及びＭ４１に、オフ電流の著しく小さいトランジスタを適用することで、出力端子ＯＵＴの電位を保持する期間を長く確保することができる。
【０１９１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９２】
（実施の形態４）
次いで、酸化物半導体を用いたトランジスタの構成例について説明する。
【０１９３】
図１８（Ａ）はトランジスタの構成例を示す上面図である。図１８（Ｂ）は、図１８（Ａ）のＸ１−Ｘ２線断面図であり、図１８（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１８（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図１８（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１８（Ａ）では、一部の構成要素が省略されている。
【０１９４】
本発明の一態様に係る半導体装置は、絶縁層５１２乃至５２０、金属酸化物膜５２１乃至５２４、導電層５５０乃至５５３を有する。トランジスタ５０１は絶縁表面に形成される。図１８では、トランジスタ５０１が絶縁層５１１上に形成される場合を例示している。トランジスタ５０１は絶縁層５１８及び絶縁層５１９で覆われている。
【０１９５】
なお、トランジスタ５０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザーデポジション法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１９６】
導電層５５０は、トランジスタ５０１のゲート電極として機能する領域を有する。導電層５５１、導電層５５２は、ソース電極またはドレイン電極として機能する領域を有する。導電層５５３は、バックゲート電極として機能する領域を有する。絶縁層５１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層５１４乃至絶縁層５１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層５１８は層間絶縁層としての機能を有する。絶縁層５１９はバリア層としての機能を有する。
【０１９７】
金属酸化物膜５２１乃至５２４をまとめて酸化物層５３０と呼ぶ。図１８（Ｂ）、図１８（Ｃ）に示すように、酸化物層５３０は、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４が順に積層されている領域を有する。また、一対の金属酸化物膜５２３は、それぞれ導電層５５１、導電層５５２上に位置する。トランジスタ５０１がオン状態のとき、チャネル形成領域は酸化物層５３０のうち主に金属酸化物膜５２２に形成される。
【０１９８】
金属酸化物膜５２４は、金属酸化物膜５２１乃至５２３、導電層５５１、導電層５５２を覆っている。絶縁層５１７は金属酸化物膜５２３と導電層５５０との間に位置する。導電層５５１、導電層５５２はそれぞれ、金属酸化物膜５２３、金属酸化物膜５２４、絶縁層５１７を介して、導電層５５０と重なる領域を有する。
【０１９９】
導電層５５１及び導電層５５２は、金属酸化物膜５２１及び金属酸化物膜５２２を形成するためのハードマスクから作製されている。そのため、導電層５５１及び導電層５５２は、金属酸化物膜５２１および金属酸化物膜５２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜５２１、５２２、導電層５５１、導電層５５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜５２１及び金属酸化物膜５２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層５５１及び導電層５５２を形成する。
【０２００】
絶縁層５１１乃至５１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５１１乃至５１８はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５１１乃至５１８を構成する層は、複数の絶縁材料を含んでいてもよい。
【０２０１】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。
【０２０２】
酸化物層５３０の酸素欠損の増加を抑制するため、絶縁層５１６乃至絶縁層５１８は、酸素を含む絶縁層であることが好ましい。絶縁層５１６乃至絶縁層５１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層５３０に酸素を供給することで、酸化物層５３０の酸素欠損を補償することができる。トランジスタ５０１の信頼性および電気的特性を向上することができる。
【０２０３】
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
【０２０４】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０２０５】
酸化物層５３０の水素濃度の増加を防ぐために、絶縁層５１２乃至５１９中の水素濃度を低減することが好ましい。特に絶縁層５１３乃至５１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０２０６】
酸化物層５３０の窒素濃度の増加を防ぐために、絶縁層５１３乃至５１８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、５×１０１８ａｔｏｍｓ／ｃｍ３以下であり、１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がより好ましい。
【０２０７】
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０２０８】
トランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５３０から酸素が放出されること、酸化物層５３０に水素が侵入することを抑えることがでる。トランジスタ５０１の信頼性、電気的特性を向上できる。
【０２０９】
例えば、絶縁層５１９をバリア層として機能させ、かつ絶縁層５１１、５１２、５１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
【０２１０】
絶縁層５１１乃至５１８の構成例を記す。この例では、絶縁層５１１、５１２、５１５、５１９は、それぞれ、バリア層として機能する。絶縁層５１６乃至５１８は過剰酸素を含む酸化物層である。絶縁層５１１は窒化シリコンであり、絶縁層５１２は酸化アルミニウムであり、絶縁層５１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層５１４乃至５１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層５１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層５１８は、酸化シリコンである。絶縁層５１９は酸化アルミニウムである。
【０２１１】
導電層５５０乃至５５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０２１２】
導電層５５０乃至５５３の構成例を記す。導電層５５０は窒化タンタル、またはタングステン単層である。あるいは、導電層５５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層５５１は、窒化タンタル単層、または窒化タンタルとタングステンとの積層である。導電層５５２の構成は導電層５５１と同じである。導電層５５３ａは窒化タンタルであり、導電層５５３ｂはタングステンである。
【０２１３】
トランジスタ５０１のオフ電流の低減のために、金属酸化物膜５２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜５２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０２１４】
酸化物層５３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜５２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ５０１を実現できる。
【０２１５】
金属酸化物膜５２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物膜５２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜５２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜５２１、５２３、５２４も、金属酸化物膜５２２と同様の酸化物で形成することができる。特に、金属酸化物膜５２１、５２３、５２４は、それぞれ、Ｇａ酸化物で形成することができる。
【０２１６】
金属酸化物膜５２２と金属酸化物膜５２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ５０１の閾値電圧が変動してしまう。そのため、金属酸化物膜５２１は、構成要素として、金属酸化物膜５２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２１の界面には、界面準位が形成されにくくなり、トランジスタ５０１の閾値電圧等の電気的特性のばらつきを低減することができる。
【０２１７】
金属酸化物膜５２４は、構成要素として、金属酸化物膜５２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜５２２と金属酸化物膜５２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ５０１の電界効果移動度を高くすることができる。
【０２１８】
金属酸化物膜５２１乃至５２４のうち、金属酸化物膜５２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５１６、５１７から離間している金属酸化物膜５２２にチャネルを形成することができる。
【０２１９】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０２２０】
そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜５２２を形成し、Ｇａ酸化物で金属酸化物膜５２１、５２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜５２１乃至５２３を形成する場合、Ｉｎの含有率は金属酸化物膜５２２のＩｎの含有率を金属酸化物膜５２１、５２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【０２２１】
例えば、金属酸化物膜５２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物膜５２１、５２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０２２２】
トランジスタ５０１に安定した電気的特性を付与するには、酸化物層５３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。
【０２２３】
例えば、酸化物層５３０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層５３０の炭素濃度も同様である。
【０２２４】
酸化物層５３０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。金属酸化物膜５２２のアルカリ土類金属の濃度についても同様である。
【０２２５】
酸化物層５３０は、窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満の、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下の、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。
【０２２６】
酸化物層５３０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
【０２２７】
上掲した金属酸化物膜５２２の不純物濃度は、ＳＩＭＳにより得られる値である。
【０２２８】
金属酸化物膜５２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ５０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜５２２中の酸素欠損を低減することで、トランジスタ５０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜５２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。
【０２２９】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜５２２にチャネル形成領域が設けられるので、金属酸化物膜５２２に水素が含まれていると、トランジスタ５０１はノーマリーオン特性となりやすい。このため、金属酸化物膜５２２中の水素はできる限り低減されていることが好ましい。
【０２３０】
図１８は、酸化物層５３０が４層構造の例であるが、これに限定されない。例えば、酸化物層５３０を金属酸化物膜５２１または金属酸化物膜５２３のない３層構造とすることができる。または、酸化物層５３０の任意の層の間、酸化物層５３０の上、酸化物層５３０の下のいずれか二箇所以上に、金属酸化物膜５２１乃至５２４と同様の金属酸化物膜を１層または複数を設けることができる。
【０２３１】
図１９を参照して、金属酸化物膜５２１、５２２、５２４の積層によって得られる効果を説明する。図１９は、トランジスタ５０１のチャネル形成領域のエネルギーバンド構造の模式図である。
【０２３２】
図１９中、Ｅｃ５１６ｅ、Ｅｃ５２１ｅ、Ｅｃ５２２ｅ、Ｅｃ５２４ｅ、Ｅｃ５１７ｅは、それぞれ、絶縁層５１６、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４、絶縁層５１７の伝導帯下端のエネルギーを示している。
【０２３３】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２３４】
絶縁層５１６、５１７は絶縁体であるため、Ｅｃ５１６ｅとＥｃ５１７ｅは、Ｅｃ５２１ｅ、Ｅｃ５２２ｅ、およびＥｃ５２４ｅよりも真空準位に近い（電子親和力が小さい）。
【０２３５】
金属酸化物膜５２２は、金属酸化物膜５２１、５２４よりも電子親和力が大きい。例えば、金属酸化物膜５２２と金属酸化物膜５２１との電子親和力の差、および金属酸化物膜５２２と金属酸化物膜５２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２３６】
トランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物膜５２１、金属酸化物膜５２２、金属酸化物膜５２４のうち、電子親和力が大きい金属酸化物膜５２２に主にチャネルが形成される。
【０２３７】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜５２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０２３８】
また、金属酸化物膜５２１と金属酸化物膜５２２との間には金属酸化物膜５２１と金属酸化物膜５２２の混合領域が存在する場合がある。また、金属酸化物膜５２４と金属酸化物膜５２２との間には金属酸化物膜５２４と金属酸化物膜５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜５２１、５２２、５２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。
【０２３９】
このようなエネルギーバンド構造を有する酸化物層５３０において、電子は主に金属酸化物膜５２２を移動することになる。そのため、金属酸化物膜５２１と絶縁層５１６との界面に、または、金属酸化物膜５２４と絶縁層５１７との界面に準位が存在したとしても、これらの界面準位により、酸化物層５３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ５０１のオン電流を高くすることができる。
【０２４０】
また、図１９に示すように、金属酸化物膜５２１と絶縁層５１６の界面近傍、および金属酸化物膜５２４と絶縁層５１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５２６ｅ、Ｅｔ５２７ｅが形成され得るものの、金属酸化物膜５２１、５２４があることにより、金属酸化物膜５２２をトラップ準位Ｅｔ５２６ｅ、Ｅｔ５２７ｅから離間することができる。
【０２４１】
なお、Ｅｃ５２１ｅとＥｃ５２２ｅとの差が小さい場合、金属酸化物膜５２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ５２６ｅに達することがある。トラップ準位Ｅｔ５２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ５２１ｅとＥｃ５２４ｅとのエネルギー差が小さい場合も同様である。
【０２４２】
トランジスタ５０１の閾値電圧の変動が低減され、トランジスタ５０１の電気的特性を良好なものとするため、Ｅｃ５２１ｅとＥｃ５２２ｅとの差、Ｅｃ５２４ｅとＥｃ５２２ｅとの差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。
【０２４３】
トランジスタ５０１は、バックゲート電極を有さない構造とすることができる。
【０２４４】
図２０に、図４（Ｂ）に示す記憶回路１２が有するトランジスタＭ８及び容量素子Ｃｓと、トランジスタＭ１３の積層構造を例示する。
【０２４５】
データ比較回路１０は、ＣＭＯＳ層５６１、配線層Ｗ１乃至Ｗ５、トランジスタ層５６２、配線層Ｗ６、Ｗ７の積層で構成されている。
【０２４６】
ＣＭＯＳ層５６１には、シリコンをチャネル形成領域に有するトランジスタが設けられている。当該トランジスタＭ１３の活性層は単結晶シリコンウエハ５６０に設けられている。
【０２４７】
トランジスタ層５６２には、トランジスタＭ８が設けられている。図２０では、トランジスタＭ８がトランジスタ５０１（図１８）と同様の構造を有する。これらのバックゲート電極は、配線層Ｗ５に設けられている。また、配線層Ｗ６には、容量素子Ｃｓが設けられている。
【０２４８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２４９】
（実施の形態５）
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２５０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０２５１】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０２５２】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０２５３】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０２５４】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することができ、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０２５５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２５６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２５７】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２５８】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２５９】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２６０】
ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２６１】
なお、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２６２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２６３】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２６４】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２６５】
次に、酸化物半導体のキャリア密度について、説明する。
【０２６６】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
【０２６７】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０２６８】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０２６９】
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０２７０】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０２７１】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０２７２】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０２７３】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は、Ｘ線回折（ＸＲＤ）、ナノビーム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによって、特定することができる。
【０２７４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２７５】
（実施の形態６）
本実施の形態では、記憶回路１２の構成例について説明する。
【０２７６】
図２１（Ａ）に示す記憶回路１２は、トランジスタＭ８及びＭ１０が一対のゲート電極を有する点において、図３（Ｂ）の記憶回路１２と構成が異なる。図２１（Ａ）に示す記憶回路１２では、トランジスタＭ８及びＭ１０が有する第１のゲート電極が、チャネル形成領域を介して第２のゲート電極（バックゲート電極）と重なっている。トランジスタＭ８の第１のゲート電極に信号ＷＲＩＴＥが入力されており、トランジスタＭ８の第２のゲート電極は端子ＢＧに電気的に接続されている。また、トランジスタＭ１０の第１のゲート電極は容量素子Ｃｓの一方の電極に電気的に接続されており、トランジスタＭ１０の第２のゲート電極は端子ＢＧに電気的に接続されている。
【０２７７】
図２１（Ｂ）に示す記憶回路１２は、トランジスタＭ８及びＭ１０が一対のゲート電極を有する点において、図４（Ｂ）の記憶回路１２と構成が異なる。図２１（Ｂ）に示す記憶回路１２では、トランジスタＭ８及びＭ１０が有する第１のゲート電極が、チャネル形成領域を介して第２のゲート電極（バックゲート電極）と重なっている。トランジスタＭ８の第１のゲート電極に信号ＷＲＩＴＥが入力されており、トランジスタＭ８の第２のゲート電極は端子ＢＧに電気的に接続されている。また、トランジスタＭ１０の第１のゲート電極は容量素子Ｃｓの一方の電極に電気的に接続されており、トランジスタＭ１０の第２のゲート電極は端子ＢＧに電気的に接続されている。
【０２７８】
バックゲート電極を有するトランジスタは、閾値電圧とシフト値とを、バックゲート電極に与える電位によって制御することができる。なお、シフト値とは、ドレイン電流が１０−１２Ａであるときの、ゲート電圧の値に相当する。具体的には、トランジスタが例えばｎチャネル型である場合、バックゲート電極に与える電位をプラス側にシフトさせることで、閾値電圧をマイナス側にシフトさせ、シフト値を大きくすることができる。また、トランジスタが例えばｎチャネル型である場合、バックゲート電極に与える電位をマイナス側にシフトさせることで、閾値電圧をプラス側にシフトさせ、シフト値を小さくすることができる。トランジスタがｐチャネル型である場合、バックゲート電極に与える電位と、閾値電圧及びシフト値との関係は、ｎチャネル型の場合とは逆になる。
【０２７９】
よって、例えば、トランジスタのバックゲート電極の電位を制御することで、閾値電圧をマイナス側にシフトさせ、シフト値を大きくすれば、当該トランジスタのオン電流を高めることができるので、ノードＮＤ２への電位の供給を高速に行うことができる。また、例えば、トランジスタのバックゲート電極の電位を制御することで、閾値電圧をプラス側にシフトさせ、シフト値を小さくすれば、当該トランジスタのカットオフ電流を小さくすることができるので、ノードＮＤ２の保持時間を長く確保することができる。
【０２８０】
なお、本実施の形態で示したトランジスタＭ８及びＭ１０の構成は、図６に示す記憶回路１２にも適用することができる。
【０２８１】
次いで、端子ＢＧの電位を保持する機能を有する回路５０の構成例を、図２２に示す。図２２に示す回路５０は、トランジスタＭ４６と容量素子４８とを有する。トランジスタＭ４６の第１のゲート電極は第２のゲート電極に電気的に接続されている。トランジスタＭ４６のソース又はドレインの一方には、電源（ＰＯＷＥＲ）から電位が与えられている。トランジスタＭ４６のソース又はドレインの他方は、端子ＢＧに電気的に接続されている。容量素子４８が有する一方の電極は、端子ＢＧに電気的に接続されており、容量素子４８が有する他方の電極は、接地電位や基準電位などの所定の電位が与えられるノード（配線）に電気的に接続されている。
【０２８２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２８３】
（実施の形態７）
【０２８４】
図２３（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０２８５】
図２３（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。
【０２８６】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図２３（Ｂ）に示す。
【０２８７】
図２３（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０２８８】
図２５に、本発明の一態様に係るデータ比較回路を用いたプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）の構成例を示す。図２５では、ＰＬＤ８０に、Ｉ／Ｏ７０、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）７１、ＲＡＭ７２、データ比較回路７３が設けられている。Ｉ／Ｏ７０は、ＰＬＤ８０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ７１は、信号ＣＬＫを生成する機能を有する。ＲＡＭ７２は、論理演算に用いられるデータを格納する機能を有する。データ比較回路７３は、減算回路としての機能を有する。
【０２８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２９０】
（実施の形態８）
本発明の一態様に係る記憶装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２４に示す。
【０２９１】
図２４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる記憶装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２４（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２９２】
図２４（Ｂ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０２９３】
図２４（Ｃ）は表示装置であり、筐体５３０１、表示部５３０２、支持台５３０３等を有する。本発明の一態様に係る発光装置は、表示部５３０２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２９４】
図２４（Ｄ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２９５】
図２４（Ｅ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係る発光装置に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該発光装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
【０２９６】
図２４（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。本発明の一態様にかかる記憶装置は、表示部５９０２に用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
【０２９７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２９８】
１０    データ比較回路
１１    変換回路
１２    記憶回路
１３    検出回路
１４    スイッチ回路
１５    カレントミラー回路
１６    メモリセル
１６−１    メモリセル
１６−２    メモリセル
１６−３    メモリセル
１７    メモリセル
１７−１    メモリセル
１７−２    メモリセル
１７−３    メモリセル
１８    電流比較回路
１９    判定回路
２０    保持回路
２１    コンパレータ
２２    コンパレータ
２３    インバータ
２４    ＮＡＮＤ
２５    ＮＡＮＤ
２６    ＮＡＮＤ
３０    ローパスフィルタ
３０−ｐ    ローパスフィルタ
３０−１    ローパスフィルタ
３０−１６    ローパスフィルタ
３１    抵抗素子
３２    容量素子
３３    ローパスフィルタ
３４    制御回路
３５    抵抗素子
３６    トランジスタ
３６−０    トランジスタ
３６−１    トランジスタ
３６−２    トランジスタ
３６−３    トランジスタ
３７    容量素子
３７−ｑ    容量素子
３７−０    容量素子
３７−２    容量素子
３７−３    容量素子
４０    インバータ
４１    ＮＡＮＤ
４２    ＮＡＮＤ
４３    ＮＡＮＤ
４４    信号生成回路
４４−ｎ    信号生成回路
４４−０    信号生成回路
４４−２    信号生成回路
４４−３    信号生成回路
４４−４    信号生成回路
４８    容量素子
５０    回路
７１    ＰＬＬ
７２    ＲＡＭ
７３    データ比較回路
８０    ＰＬＤ
３５０    インターポーザ
３５１    チップ
３５２    端子
３５３    モールド樹脂
５０１    トランジスタ
５１１    絶縁層
５１２    絶縁層
５１２ｅ    Ｅｃ
５１３    絶縁層
５１３ｅ    Ｅｃ
５１４    絶縁層
５１５    絶縁層
５１６    絶縁層
５１７    絶縁層
５１８    絶縁層
５１９    絶縁層
５２０    絶縁層
５２１    金属酸化物膜
５２１ｅ    Ｅｃ
５２２    金属酸化物膜
５２２ｅ    Ｅｃ
５２３    金属酸化物膜
５２４    金属酸化物膜
５２４ｅ    Ｅｃ
５２７ｅ    Ｅｔ
５３０    酸化物層
５５０    導電層
５５１    導電層
５５２    導電層
５５３    導電層
５６０    単結晶シリコンウエハ
５６１    ＣＭＯＳ層
５６２    トランジスタ層
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５３０１    筐体
５３０２    表示部
５３０３    支持台
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５７０１    筐体
５７０２    表示部
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
５９０１    筐体
５９０２    表示部
５９０３    カメラ
５９０４    スピーカー
５９０５    ボタン
５９０６    外部接続部
５９０７    マイク
【図１】
2017153073.tif 000003
【図２】
2017153073.tif 000004
【図３】
2017153073.tif 000005
【図４】
2017153073.tif 000006
【図５】
2017153073.tif 000007
【図６】
2017153073.tif 000008
【図７】
2017153073.tif 000009
【図８】
2017153073.tif 000010
【図９】
2017153073.tif 000011
【図１０】
2017153073.tif 000012
【図１１】
2017153073.tif 000013
【図１２】
2017153073.tif 000014
【図１３】
2017153073.tif 000015
【図１４】
2017153073.tif 000016
【図１５】
2017153073.tif 000017
【図１６】
2017153073.tif 000018
【図１７】
2017153073.tif 000019
【図１８】
2017153073.tif 000020
【図１９】
2017153073.tif 000021
【図２０】
2017153073.tif 000022
【図２１】
2017153073.tif 000023
【図２２】
2017153073.tif 000024
【図２３】
2017153073.tif 000025
【図２４】
2017153073.tif 000026
【図２５】
2017153073.tif 000027
【図２６】
2017153073.tif 000028