(57)【要約】【課題】第１距離と第２距離とが異なることに起因する耐圧の低下を抑制できる半導体装置を提供すること。【解決手段】半導体装置１０は、セルエリアＡ１と終端エリアＡ２とが区画されている半導体基板１２を備えている。セルエリアＡ１は、第１トレンチ２１と、第１トレンチ２１内に収容されたゲート電極３１と、第１トレンチ２１の下方位置に設けられたｐ型の第１フローティング領域３６とを有している。終端エリアＡ２は、第２トレンチ２２と、第２トレンチ２２の下方位置に設けられた第２フローティング領域４２とを有している。最内周第２トレンチ２２ｉの深さＤ２は、第１距離Ｚ１と第２距離Ｚ２とが同一となるように、第１トレンチ２１の深さＤ１よりも浅く設定されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層及び前記ドリフト層の上に形成された第２導電型のボディ層を有する半導体基板を備えた半導体装置において、
前記半導体基板には、複数のセルが配列されているセルエリアと、前記セルエリアを囲む終端エリアとが区画されており、
前記セルエリアは、
前記ボディ層を貫通し且つ前記ドリフト層まで到達している第１トレンチと、
前記第１トレンチ内に収容され且つ絶縁膜を介して前記ボディ層と対向しているゲート電極と、
前記第１トレンチの下方位置にて前記第１トレンチの底部を覆うように設けられた第２導電型の第１フローティング領域と、
を有し、
前記終端エリアは、
前記セルエリアを囲む環状に形成され、前記ボディ層を貫通し且つ前記ドリフト層まで到達している第２トレンチと、
前記第２トレンチの下方位置にて前記第２トレンチの底部を覆うように設けられた第２導電型の第２フローティング領域と、
を有し、
前記ゲート電極の底面は、前記ボディ層と前記ドリフト層との界面よりも下方に突出しており、
前記第２トレンチ及び前記第２フローティング領域は１又は複数設けられており、
上下方向における前記第１フローティング領域の上端と前記ゲート電極の底面との間の距離を第１距離とし、前記１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する前記第２フローティング領域の上端と前記ボディ層との上下方向の距離を第２距離とすると、
前記最内周第２トレンチの深さは、前記第１距離と前記第２距離とが同一となるように、前記第１トレンチの深さよりも浅く設定されていることを特徴とする半導体装置。
【請求項２】
前記最内周第２トレンチの幅は、前記第１トレンチの幅よりも狭い請求項１に記載の半導体装置。
【請求項３】
前記第１フローティング領域及び前記１又は複数の第２フローティング領域は、前記ドリフト層に囲まれている請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１フローティング領域及び前記１又は複数の第２フローティング領域は、前記ドリフト層の下に形成されている拡散層まで到達している請求項１又は請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、例えば、セルエリアと終端エリアとが区画された半導体基板を備えたものが知られている（例えば特許文献１参照）。半導体基板は、例えば、ドリフト層と、当該ドリフト層の上に形成されたボディ層とを有している。そして、特許文献１には、セルエリア内に、ゲート電極が収容された第１トレンチと、第１トレンチの底部を覆うように第１トレンチの下方位置に配置された第１フローティング領域とが形成されており、当該第１フローティング領域によって耐圧の向上とオン抵抗の低減との両立を図ることができる点について記載されている。
【０００３】
また、特許文献１には、終端エリア内に、セルエリアを囲む環状の第２トレンチと、第２トレンチの底部を覆うように第２トレンチの下方位置に配置された第２フローティング領域とが形成されており、当該第２フローティング領域によって終端エリアの拡張を抑制しつつ高耐圧化を図ることができる点について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７３３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、オン抵抗を低減するため、ゲート電極の底面は、セルエリア内に配置されているドリフト層及びボディ層の界面よりも下方に突出している。この場合、上下方向におけるゲート電極の底面と第１フローティング領域の上端との距離を第１距離とし、最内周の第２トレンチに対応する第２フローティング領域の上端とボディ層との上下方向の距離を第２距離とすると、本願発明者らは、第１距離と第２距離とが異なることによって半導体装置の耐圧が低下することを見出した。
【０００６】
本発明は、上述した事情を鑑みてなされたものであり、その目的は第１距離と第２距離とが異なることに起因する耐圧の低下を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成する半導体装置は、第１導電型のドリフト層及び前記ドリフト層の上に形成された第２導電型のボディ層を有する半導体基板を備え、前記半導体基板には、複数のセルが配列されているセルエリアと、前記セルエリアを囲む終端エリアとが区画されており、前記セルエリアは、前記ボディ層を貫通し且つ前記ドリフト層まで到達している第１トレンチと、前記第１トレンチ内に収容され且つ絶縁膜を介して前記ボディ層と対向しているゲート電極と、前記第１トレンチの下方位置にて前記第１トレンチの底部を覆うように設けられた第２導電型の第１フローティング領域と、を有し、前記終端エリアは、前記セルエリアを囲む環状に形成され、前記ボディ層を貫通し且つ前記ドリフト層まで到達している第２トレンチと、前記第２トレンチの下方位置にて前記第２トレンチの底部を覆うように設けられた第２導電型の第２フローティング領域と、を有し、前記ゲート電極の底面は、前記ボディ層と前記ドリフト層との界面よりも下方に突出しており、前記第２トレンチ及び前記第２フローティング領域は１又は複数設けられており、上下方向における前記第１フローティング領域の上端と前記ゲート電極の底面との間の距離を第１距離とし、前記１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する前記第２フローティング領域の上端と前記ボディ層との上下方向の距離を第２距離とすると、前記最内周第２トレンチの深さは、前記第１距離と前記第２距離とが同一となるように、前記第１トレンチの深さよりも浅く設定されていることを特徴とする。
【０００８】
かかる構成によれば、最内周第２トレンチに対応する第２フローティング領域の上端及び第１フローティング領域の上端の深さ位置は、両トレンチの深さに依存する。この点、本構成によれば、最内周第２トレンチの深さは、第１距離と第２距離とが同一となるように、第１トレンチの深さよりも浅く設定されている。これにより、耐圧の向上を図ることができる。
【０００９】
上記半導体装置について、前記最内周第２トレンチの幅は、前記第１トレンチの幅よりも狭いとよい。かかる構成によれば、マイクロローディング効果によって深さが異なる両トレンチを同一条件下のエッチングによって形成することができる。これにより、両トレンチを比較的容易に形成することができる。
【００１０】
上記半導体装置について、前記第１フローティング領域及び前記１又は複数の第２フローティング領域は、前記ドリフト層に囲まれているとよい。かかる構成によれば、所望の形状のフローティング領域を比較的容易に実現できる。
【００１１】
上記半導体装置について、前記第１フローティング領域及び前記１又は複数の第２フローティング領域は、前記ドリフト層の下に形成されている拡散層まで到達しているとよい。かかる構成によれば、耐圧の更なる向上を図ることができる。
【発明の効果】
【００１２】
この発明によれば、第１距離と第２距離とが異なることに起因する耐圧の低下を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】半導体装置を模式的に示す平面図。
【図２】図１の２−２線断面図。
【図３】図２の拡大図。
【図４】（ａ）〜（ｄ）半導体装置の製造方法を模式的に示す断面図。
【図５】別例のフローティング領域を模式的に示す断面図。
【図６】別例の第２トレンチを模式的に示す断面図。
【発明を実施するための形態】
【００１４】
以下、半導体装置の一実施形態について説明する。なお、図示の都合上、図１〜図４では、実際の寸法とは異なる寸法で示す。また、図１では、終端側絶縁膜４１及び表面電極５１等の図示を省略するとともに、各トレンチ２１，２２を簡略化して示す。
【００１５】
図１に示すように、半導体装置１０は、複数のセル１１が配列されているセルエリアＡ１とセルエリアＡ１を囲む終端エリアＡ２とが区画されている半導体基板１２を備えている。本実施形態では、複数のセル１１は、例えばＳｉ（シリコン）を用いたトレンチ型のＭＯＳＦＥＴを含む。
【００１６】
半導体基板１２は、例えば長方形の板状である。セルエリアＡ１は、半導体基板１２よりも小さい長方形状のエリアであり、終端エリアＡ２は、セルエリアＡ１を囲む枠状のエリアである。
【００１７】
セルエリアＡ１内には、複数の第１トレンチ２１が形成されている。各第１トレンチ２１はそれぞれ一方向に延びている。複数の第１トレンチ２１は、当該第１トレンチ２１の延設方向と直交する方向に所定のピッチで配列されている。各第１トレンチ２１はそれぞれ同一形状である。
【００１８】
終端エリアＡ２内には、複数（本実施形態では３つ）の第２トレンチ２２が形成されている。各第２トレンチ２２は、セルエリアＡ１を囲む環状に形成されている。各第２トレンチ２２は、平面視で角丸長方形状である。複数の第２トレンチ２２はそれぞれ平面視の大きさが異なる相似形状であり、各第２トレンチ２２は、同一中心上に配置されている。つまり、セルエリアＡ１は、複数重の第２トレンチ２２によって囲まれている。
【００１９】
この場合、複数の第２トレンチ２２のうち平面視の大きさが最も小さいものが終端エリアＡ２の最内周に配置されている。この最内周に配置されている第２トレンチ２２を最内周第２トレンチ２２ｉとする。最内周第２トレンチ２２ｉは、セルエリアＡ１（換言すればセル１１）に最も近い第２トレンチ２２とも言える。
【００２０】
次に半導体装置１０の断面構造について説明する。
図２及び図３に示すように、半導体基板１２は、拡散層としてのｎ＋型のドレイン層２３と、ドレイン層２３の上に形成されたドリフト層２４と、ドリフト層２４の上に形成されたｐ型のボディ層２５とを備えている。つまり、半導体基板１２は、ドレイン層２３→ドリフト層２４→ボディ層２５の順に積層された構造となっている。ドリフト層２４は、ドレイン層２３の不純物濃度よりも低いｎ型である。換言すれば、ドレイン層２３は、ドリフト層２４の下に形成され且つ当該ドリフト層２４よりも不純物濃度が高い層である。
【００２１】
なお、言うまでもないが念のため説明すると、各層２３〜２５の積層方向は鉛直方向に限られない。また、上（又は上方）及び下（又は下方）とは、あくまで相対的な関係を示すのに便宜上用いるものであって、鉛直方向上方及び鉛直方向下方に限られない。以降の説明においても同様である。
【００２２】
次にセルエリアＡ１の断面構造について説明すると、第１トレンチ２１は、半導体基板１２におけるセルエリアＡ１の表面であるセルエリア表面１２ａから下方に向けて延びており、ボディ層２５を貫通し且つドリフト層２４まで到達している。なお、セルエリア表面１２ａは、ボディ層２５の上面とも言える。
【００２３】
図３に示すように、第１トレンチ２１内には、ゲート電極３１と埋込絶縁膜３２とが設けられている。埋込絶縁膜３２は、第１トレンチ２１内に堆積されている堆積絶縁膜３２ａと、第１トレンチ２１の側壁に形成されているゲート絶縁膜３２ｂとを有している。ゲート電極３１は、埋込絶縁膜３２に囲まれた状態で第１トレンチ２１内に収容されており、ゲート絶縁膜３２ｂを介してボディ層２５と対向している。
【００２４】
また、ゲート電極３１の底面３１ａは、ボディ層２５とドリフト層２４との界面（換言すればボディ層２５の下面）２６よりも下方に突出している。すなわち、ゲート電極３１は、ゲート絶縁膜３２ｂを介して、ボディ層２５及びドリフト層２４の双方と対向するように配置されている。
【００２５】
また、第１トレンチ２１の底部２１ａとゲート電極３１の底面３１ａとの間の埋込絶縁膜３２の厚み（深さ）、すなわち堆積絶縁膜３２ａの厚みは、ゲート絶縁膜３２ｂの厚みよりも十分に厚く設定されており、例えばゲート電極３１の上下方向の長さよりも厚く設定されている。したがって、ゲート電極３１の底面３１ａと、後述の第１フローティング領域３６との距離を十分に取ることができている。
【００２６】
埋込絶縁膜３２の上方には層間絶縁膜３３が形成されている。層間絶縁膜３３は、埋込絶縁膜３２の上面、及び、セルエリア表面１２ａにおける第１トレンチ２１の周縁部分を覆っている。
【００２７】
なお、本実施形態では、ゲート電極３１の上面は、セルエリア表面１２ａよりも若干下方に位置しており、埋込絶縁膜３２によって覆われているが、これに限られない。例えば、ゲート電極３１の上面は、セルエリア表面１２ａと揃っている構成でもよい。この場合、ゲート電極３１の上面は層間絶縁膜３３によって覆われる。また、埋込絶縁膜３２及び層間絶縁膜３３の具体的材料は任意であるが、例えばシリコン酸化膜等が考えられる。
【００２８】
図２及び図３に示すように、最外周の第１トレンチ２１より内側のボディ層２５には、ドリフト層２４よりも不純物濃度が高いｎ＋型のソース領域３４と、ボディ層２５よりも不純物濃度が高いｐ＋型のボディコンタクト領域３５とが形成されている。ソース領域３４及びボディコンタクト領域３５は、セルエリア表面１２ａに露出している。ソース領域３４は、最外周の第１トレンチ２１より内側の各第１トレンチ２１の周縁に設けられており、当該各第１トレンチ２１の側壁の一部を構成している。ボディコンタクト領域３５は、ソース領域３４と隣接する位置に設けられており、ソース領域３４と接合されている。
【００２９】
なお、最外周の第１トレンチ２１とは、所定のピッチで配列されている複数の第１トレンチ２１のうち第１トレンチ２１の配列方向の両端に設けられている第１トレンチ２１である。換言すれば、最外周の第１トレンチ２１とは、複数の第１トレンチ２１のうち第１トレンチ２１の配列方向において最内周第２トレンチ２２ｉに対して最も近い位置に設けられた第１トレンチ２１と言える。最外周の第１トレンチ２１の周縁にはソース領域３４は形成されておらず、最外周の第１トレンチ２１と終端エリアＡ２（換言すれば最内周第２トレンチ２２ｉ）との間にはボディコンタクト領域３５は形成されていない。このため、最外周のセル１１はスイッチング素子としては機能しない。
【００３０】
ドリフト層２４における第１トレンチ２１の下方位置には、ｐ型の第１フローティング領域３６が形成されている。第１フローティング領域３６は、第１トレンチ２１に沿って延びている。本実施形態の第１フローティング領域３６は、例えば延設方向と直交する断面がオーバル形状であり、ドリフト層２４に囲まれている。第１フローティング領域３６は、第１トレンチ２１の底部２１ａ及び第１トレンチ２１の側壁における底部２１ａ側の一部を覆っている。このため、第１フローティング領域３６と第１トレンチ２１との境界部分は、第１トレンチ２１の延設方向から見てＵ字状となっている。また、上下方向から見て、第１フローティング領域３６の一部は、第１トレンチ２１よりも幅方向（換言すれば各第１トレンチ２１の配列方向）にはみ出しており、そのはみ出している部分とボディ層２５とがドリフト層２４を介して上下方向に対向している。すなわち、第１フローティング領域３６とボディ層２５とは分離している。また、第１フローティング領域３６とドレイン層２３とは離間しており、両者の間にはドリフト層２４が介在している。
【００３１】
かかる構成によれば、電界が集中する箇所が、ゲート電極３１の底面３１ａ付近と、第１フローティング領域３６とに分散される。このため、第１フローティング領域３６がない構成、すなわちゲート電極３１の底面３１ａ付近にのみ電界が集中する構成と比較して、電界のピークが緩和されるため、耐圧の向上を図ることができる。
【００３２】
次に終端エリアＡ２の断面構造について説明すると、図２及び図３に示すように、第２トレンチ２２は、半導体基板１２における終端エリアＡ２の表面である終端エリア表面１２ｂから下方に向けて延びており、ボディ層２５を貫通し且つドリフト層２４まで到達している。終端エリア表面１２ｂは、ボディ層２５の上面とも言える。なお、本実施形態では、第２トレンチ２２は複数設けられているが、これら各第２トレンチ２２の深さ及び幅は同一に設定されている。
【００３３】
終端エリアＡ２には、終端側絶縁膜４１が形成されている。終端側絶縁膜４１は、第２トレンチ２２内に埋めつつ、終端エリア表面１２ｂを覆っている。ちなみに、最外周の第１トレンチ２１の上方に設けられている最外周の層間絶縁膜３３は、終端エリアＡ２側に張り出しており、終端側絶縁膜４１と連続している。
【００３４】
ドリフト層２４における第２トレンチ２２の下方位置には、ｐ型の第２フローティング領域４２が形成されている。第２フローティング領域４２は、上下方向から見てセルエリアＡ１を囲む環状である。本実施形態の第２フローティング領域４２は、例えば断面がオーバル形状であり、ドリフト層２４に囲まれている。第２フローティング領域４２は、第２トレンチ２２の底部２２ａ及び第２トレンチ２２の側壁における底部２２ａ側の一部を覆っている。このため、第２フローティング領域４２と第２トレンチ２２との境界部分は、第２トレンチ２２の延設方向から見てＵ字状となっている。また、上下方向から見て、第２フローティング領域４２の一部は、第２トレンチ２２よりも幅方向にはみ出しており、そのはみ出している部分とボディ層２５とがドリフト層２４を介して上下方向に対向している。すなわち、第２フローティング領域４２とボディ層２５とは分離している。
【００３５】
ここで、図３に示すように、上下方向におけるゲート電極３１の底面３１ａと第１フローティング領域３６の上端３６ａとの距離を第１距離Ｚ１とする。また、最内周第２トレンチ２２ｉに対応する第２フローティング領域４２、詳細には最内周第２トレンチ２２ｉの下方位置に設けられた第２フローティング領域４２を、最内周第２フローティング領域４２ｉとする。そして、上下方向における最内周第２フローティング領域４２ｉの上端４２ａとボディ層２５との距離を第２距離Ｚ２とする。なお、上下方向とは、半導体基板１２の厚さ方向とも言えるし、各層２３〜２５の積層方向とも言える。
【００３６】
かかる構成において、最内周第２トレンチ２２ｉの深さＤ２は、第１距離Ｚ１と第２距離Ｚ２とが同一になるように、第１トレンチ２１の深さＤ１よりも浅く設定されている。詳述すると、既に説明した通り、フローティング領域３６，４２がトレンチ２１，２２の底部２１ａ，２２ａを覆うように設けられている関係上、両フローティング領域３６，４２の深さ位置は、両トレンチ２１，２２の深さＤ１，Ｄ２に依存する。具体的には、両トレンチ２１，２２の深さＤ１，Ｄ２が浅くなるほど、両フローティング領域３６，４２は上方（換言すればボディ層２５寄り）に配置される。そして、最内周第２トレンチ２２ｉの深さＤ２は、ボディ層２５とドリフト層２４との界面２６に対するゲート電極３１の底面３１ａの突出寸法Ｚｔ分だけ、第１トレンチ２１の深さＤ１よりも浅く設定されている。このため、最内周第２フローティング領域４２ｉの上端４２ａは、第１フローティング領域３６の上端３６ａよりも突出寸法Ｚｔだけ上方に配置され、第１距離Ｚ１と第２距離Ｚ２とが同一となっている。
【００３７】
なお、第１距離Ｚ１と第２距離Ｚ２とが同一になっているとは、完全に同一となる構成に限られず、ある程度（例えば±５％以下）の誤差を許容する。換言すれば、最内周第２トレンチ２２ｉは、第２距離Ｚ２が第１距離Ｚ１に近づく（好ましくは一致する）ように、第１トレンチ２１よりも浅く形成されているとも言える。
【００３８】
ちなみに、第１フローティング領域３６の上端３６ａとは、ボディ層２５に最も近づいている箇所であり、例えば第１フローティング領域３６と第１トレンチ２１（換言すれば埋込絶縁膜３２）との境界部分のうち終端エリアＡ２側の上端箇所である。また、第１フローティング領域３６の上端３６ａとは、第１フローティング領域３６のうち上下方向から見て第１トレンチ２１から終端エリアＡ２に向けてはみ出している部分の上端箇所とも言える。
【００３９】
同様に、最内周第２フローティング領域４２ｉの上端４２ａとは、ボディ層２５に最も近づいている箇所であり、例えば最内周第２フローティング領域４２ｉと第２トレンチ２２（換言すれば終端側絶縁膜４１）との境界部分のうちセルエリアＡ１側の上端箇所である。また、最内周第２フローティング領域４２ｉの上端４２ａとは、最内周第２フローティング領域４２ｉのうち上下方向から見て最内周第２トレンチ２２ｉからセルエリアＡ１に向けてはみ出している部分の上端箇所とも言える。
【００４０】
ちなみに、最内周第２トレンチ２２ｉを含む各第２トレンチ２２の幅Ｗ２は、第１トレンチ２１の幅Ｗ１よりも狭く設定されている。なお、両トレンチ２１，２２の幅Ｗ１，Ｗ２とは、両トレンチ２１，２２の延設方向及び深さ方向（上下方向）の双方と直交する方向の長さとも言える。
【００４１】
図２及び図３に示すように、半導体装置１０は、表面電極５１を備えている。表面電極５１は、ソース領域３４及びボディコンタクト領域３５に接合されている状態で、半導体基板１２の表面全体を覆っている。なお、図示は省略するが、半導体装置１０は、ドレイン層２３の下側に設けられ且つ当該ドレイン層２３に接合された裏面電極を備えている。
【００４２】
ちなみに、本実施形態の半導体装置１０は、例えば車両に搭載されており、車両に搭載されたモータを駆動させるのに用いられる。詳細には、例えば半導体装置１０は、車両に搭載されたＤＣ電源に電気的に接続されているとともにモータのコイルに電気的に接続されており、ＤＣ電源から供給される直流電力を、モータが駆動可能な交流電力に変換するインバータとして用いられる。
【００４３】
次に本実施形態の作用について説明する。
ドレイン層２３とソース領域３４との間に電圧が印加された場合、セルエリアＡ１内においてはゲート電極３１の底面３１ａ付近と第１フローティング領域３６とに対して電界が集中する一方、終端エリアＡ２内においてはドリフト層２４とボディ層２５との界面２６と第２フローティング領域４２とに対して電界が集中する。
【００４４】
ここで、本実施形態では、第１トレンチ２１の深さＤ１と第２トレンチ２２の深さＤ２とが突出寸法Ｚｔだけ異なっているため、両フローティング領域３６，４２の深さ位置が突出寸法Ｚｔだけ異なっている。これにより、セルエリアＡ１内において電界が集中する２箇所間の距離である第１距離Ｚ１と、終端エリアＡ２内において電界が集中する２箇所間の距離である第２距離Ｚ２とが同一となっている。このため、半導体装置１０の耐圧が高くなっている。
【００４５】
なお、第１距離Ｚ１と第２距離Ｚ２とが同一となることによって耐圧が向上する要因としては、セルエリアＡ１と終端エリアＡ２とで電界強度分布が整合していること等が考えられる。
【００４６】
次に、図４を用いて半導体装置１０の製造方法について説明する。
まず、図４（ａ）に示すように、ドレイン層２３を構成するｎ＋型のバルク基板にｎ型の層をエピタキシャル成長させ、そのエピタキシャル層に対してイオン注入を行うことにより、ドリフト層２４及びボディ層２５を形成する。
【００４７】
その後、図４（ｂ）に示すように、シリコン酸化膜のトレンチマスク６１を形成し、トレンチマスク６１が形成された状態で、ボディ層２５を貫通し且つドリフト層２４まで到達するようにエッチングを行うことにより、複数の第１トレンチ２１及び複数の第２トレンチ２２を形成するトレンチ形成工程を行う。当該トレンチ形成工程におけるエッチング条件は、セルエリアＡ１及び終端エリアＡ２の双方に対して同一である。
【００４８】
ここで、既に説明した通り、両トレンチ２１，２２の幅Ｗ１，Ｗ２は異なっているため、同一条件下でのエッチングが行われた場合であっても、マイクロローディング効果によって両トレンチ２１，２２の深さＤ１，Ｄ２が異なる。詳細には、第２トレンチ２２の幅Ｗ２が第１トレンチ２１の幅Ｗ１よりも狭いため、第２トレンチ２２の深さＤ２が第１トレンチ２１の深さＤ１よりも浅くなる。
【００４９】
ちなみに、第２トレンチ２２の幅Ｗ２と第１トレンチ２１の幅Ｗ１との差は、同一条件下でエッチングが行われた場合に両トレンチ２１，２２の深さＤ１，Ｄ２の差が突出寸法Ｚｔとなるように、マイクロローディング効果及びエッチングレート等を考慮して設定されている。
【００５０】
そして、図４（ｃ）に示すように、トレンチマスク６１が形成されている状態で両トレンチ２１，２２の底部２１ａ，２２ａにｐ型の不純物イオンを注入して拡散させることにより、第１フローティング領域３６及び第２フローティング領域４２を形成するフローティング領域形成工程を行う。この場合、第２フローティング領域４２は、第１フローティング領域３６よりも突出寸法Ｚｔだけ上方の位置に形成される。
【００５１】
続いて、図４（ｄ）に示すように、ゲート電極３１、埋込絶縁膜３２及び終端側絶縁膜４１を形成する。この場合、ゲート電極３１の底面３１ａがドリフト層２４とボディ層２５との界面２６よりも突出寸法Ｚｔだけ下方に突出するようにゲート電極３１を形成する。そして、ソース領域３４、ボディコンタクト領域３５及び層間絶縁膜３３を形成し、その後表面電極５１及び裏面電極を形成する。
【００５２】
以上詳述した本実施形態によれば以下の効果を奏する。
（１）半導体装置１０は、ｎ型のドリフト層２４及びドリフト層２４の上に形成されたｐ型のボディ層２５を有する半導体基板１２を備え、当該半導体基板１２には、複数のセル１１が配列されているセルエリアＡ１と、セルエリアＡ１を囲む終端エリアＡ２とが区画されている。
【００５３】
セルエリアＡ１は、ボディ層２５を貫通し且つドリフト層２４まで到達している第１トレンチ２１と、第１トレンチ２１内に収容され埋込絶縁膜３２を介してボディ層２５と対向しているゲート電極３１と、第１トレンチ２１の下方位置にて第１トレンチ２１の底部２１ａを覆うように設けられたｐ型の第１フローティング領域３６とを有している。
【００５４】
終端エリアＡ２は、セルエリアＡ１を囲む環状に形成され、ボディ層２５を貫通し且つドリフト層２４まで到達している第２トレンチ２２と、第２トレンチ２２の下方位置にて第２トレンチ２２の底部２２ａを覆うように設けられたｐ型の第２フローティング領域４２とを有している。また、第２トレンチ２２及び第２フローティング領域４２はセルエリアＡ１を囲むように複数設けられている。
【００５５】
かかる構成において、ゲート電極３１の底面３１ａは、ボディ層２５とドリフト層２４との界面２６よりも下方に突出している。これにより、ゲート電極３１の一部は、埋込絶縁膜３２を介してドリフト層２４と対向しているため、セル１１（本実施形態ではＭＯＳＦＥＴ）が正常に動作するとともに、オン抵抗の低減を図ることができる。
【００５６】
そして、最内周第２トレンチ２２ｉの深さＤ２は、第１距離Ｚ１と第２距離Ｚ２とが同一となるように、第１トレンチ２１の深さＤ１よりも浅く設定されている。詳細には、最内周第２トレンチ２２ｉの深さＤ２は、最内周第２フローティング領域４２ｉの上端４２ａが第１フローティング領域３６の上端３６ａよりも突出寸法Ｚｔだけ上方に位置するように、第１トレンチ２１の深さＤ１よりも浅く設定されている。これにより、第１距離Ｚ１と第２距離Ｚ２とが異なることに起因する耐圧の低下を抑制できる。よって、オン抵抗の低減と耐圧の向上とを図ることができる。
【００５７】
特に、本実施形態では、両トレンチ２１，２２ｉの深さＤ１，Ｄ２が異なっているため、ボディ層２５の深さをセルエリアＡ１と終端エリアＡ２とで異ならせることなく、第１距離Ｚ１と第２距離Ｚ２とを同一にすることができる。このため、ボディ層２５の深さは一定でよいため、比較的容易にボディ層２５を形成することができる。
【００５８】
（２）最内周第２トレンチ２２ｉの幅Ｗ２は、第１トレンチ２１の幅Ｗ１よりも狭く設定されている。これにより、マイクロローディング効果によって深さＤ１，Ｄ２が異なる両トレンチ２１，２２ｉを同一条件下のエッチングによって形成することができる。これにより、両トレンチ２１，２２ｉの製造の簡素化を図ることができる。
【００５９】
（３）第１フローティング領域３６及び第２フローティング領域４２は、ドリフト層２４に囲まれている。かかる構成によれば、両フローティング領域３６，４２がドレイン層２３まで到達している構成と比較して、両フローティング領域３６，４２の深さが浅いため、所望の形状の両フローティング領域３６，４２を比較的容易に形成できる。
【００６０】
詳述すると、深い両フローティング領域３６，４２を形成しようとすると、形成に要する時間が長くなり易いという不都合が生じ得る。これに対して、本実施形態では、両フローティング領域３６，４２の深さが比較的浅くて済むため、上記不都合を抑制することができ、所望の形状の両フローティング領域３６，４２を比較的容易に得ることができる。
【００６１】
なお、上記実施形態は以下のように変更してもよい。
○  図５に示すように、第１フローティング領域７１は、第１トレンチ２１の底部２１ａから下方に延びてドレイン層２３に到達していてもよい。この場合、耐圧の更なる向上を図ることができる。また、第２フローティング領域７２は、第２トレンチ２２の底部２２ａから下方に延びてドレイン層２３に到達していてもよい。
【００６２】
○  第２トレンチ２２の数は任意であり、例えば２つでもよいし、４つ以上でもよい。また、第２トレンチ２２の数は１つでもよい。なお、第２トレンチ２２の数が１つである場合、当該１つの第２トレンチ２２が最内周第２トレンチ２２ｉとなる。
【００６３】
○  最内周第２トレンチ２２ｉの幅Ｗ２と第１トレンチ２１の幅Ｗ１とは同一に設定されていてもよい。この場合、最内周第２トレンチ２２ｉの深さＤ２が第１トレンチ２１の深さＤ１よりも浅くなるように、エッチング条件を変えて第１トレンチ２１及び最内周第２トレンチ２２ｉを形成するとよい。
【００６４】
○  各第２トレンチ２２の深さＤ２は同一となっていたが、これに限られない。例えば、図６に示すように、最内周第２トレンチ２２ｉの深さＤ２１が、他の第２トレンチ２２の深さＤ２２と異なっていてもよい。例えば、他の第２トレンチ２２の深さＤ２２と第１トレンチ２１の深さＤ１とが同一であり、最内周第２トレンチ２２ｉの深さＤ２１のみ第１トレンチ２１の深さＤ１よりも浅く設定されてもよい。この場合、例えば、図６に示すように、最内周第２トレンチ２２ｉの幅Ｗ２１が他の第２トレンチ２２の幅Ｗ２２よりも狭くてもよい。
【００６５】
○  半導体装置１０の製造方法は、実施形態のものに限られず、その構造を実現することができれば任意である。
○  最外周の第１トレンチ２１よりも内側のセル１１は、ＳｉのＭＯＳＦＥＴであったが、これに限られず、例えばＳｉＣ（炭化ケイ素）のＭＯＳＦＥＴ等であってもよい。
【００６６】
○  最外周の第１トレンチ２１よりも内側のセル１１は、ＭＯＳＦＥＴに限られず、例えばＩＧＢＴであってもよい。この場合、半導体装置１０は、ソース領域３４に代えてエミッタ領域を備え、ドレイン層２３に代えてｐ＋コレクタ層を備えているとよい。
【００６７】
○  半導体装置１０の適用対象は、インバータに限られず任意である。また、半導体装置１０の搭載対象も車両に限られず任意である。
○  ｎ型とｐ型とを反対にしてもよい。すなわち、各実施形態では、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型」に対応していたが、ｐ型が「第１導電型」に対応し、ｎ型が「第２導電型」に対応してもよい。
【００６８】
次に、上記実施形態及び別例から把握できる好適な一例について以下に記載する。
（イ）第１フローティング領域の上端とは、第１フローティング領域と第１トレンチ内に埋め込まれた絶縁膜との境界部分のうち終端エリア寄りの上端箇所であり、最内周第２フローティング領域の上端とは、最内周第２フローティング領域と第２トレンチ内に埋め込まれた絶縁膜との境界部分のうちセルエリア側の上端箇所であるとよい。
【００６９】
（ロ）ボディ層の深さはセルエリアと終端エリアとで同一に設定されているとよい。
（ハ）第１導電型のドリフト層及びドリフト層の上に形成された第２導電型のボディ層を有し、且つ、複数のセルが配列されているセルエリアとセルエリアを囲む終端エリアとが区画されている半導体基板を備えた半導体装置の製造方法であって、ボディ層を貫通し且つドリフト層まで到達するようにエッチングを行うことにより、セルエリア内に配置される第１トレンチ、及び、終端エリア内に配置されるものであって第１トレンチよりも幅が狭い環状の第２トレンチを形成するトレンチ形成工程と、第１トレンチ及び第２トレンチの底部から第２導電型の不純物イオンを注入することにより、第１トレンチの底部を覆う第２導電型の第１フローティング領域及び第２トレンチの底部を覆う第２導電型の第２フローティング領域を形成するフローティング領域形成工程と、第１トレンチ内にゲート電極を形成するゲート電極形成工程と、を備え、ゲート電極形成工程では、ゲート電極の底面がボディ層の下面よりも突出するようにゲート電極を形成し、トレンチ形成工程では、第２トレンチを１又は複数形成し、上下方向における第１フローティング領域の上端とゲート電極の底面との間の距離を第１距離とし、１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する第２フローティング領域の上端とボディ層との上下方向の距離を第２距離とすると、トレンチ形成工程では、第１距離と第２距離とが同一となるように、最内周第２トレンチの深さを第１トレンチの深さよりも浅くすることを特徴とする半導体装置の製造方法。
【符号の説明】
【００７０】
１０…半導体装置、１１…セル、１２…半導体基板、２１…第１トレンチ、２１ａ…第１トレンチの底部、２２…第２トレンチ、２２ａ…第２トレンチの底部、２２ｉ…最内周第２トレンチ、２３…ドレイン層（拡散層）、２４…ドリフト層、２５…ボディ層、２６…界面、３１…ゲート電極、３１ａ…ゲート電極の底面、３６，７１…第１フローティング領域、３６ａ…第１フローティング領域の上端、４２，７２…第２フローティング領域、４２ａ…最内周第２フローティング領域の上端、４２ｉ…最内周第２フローティング領域、Ａ１…セルエリア、Ａ２…終端エリア、Ｚ１…第１距離、Ｚ２…第２距離、Ｄ１…第１トレンチの深さ、Ｄ２，Ｄ２１，Ｄ２２…第２トレンチの深さ、Ｗ１…第１トレンチの幅、Ｗ２，Ｗ２１，Ｗ２２…第２トレンチの幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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