(57)【要約】      （修正有）【課題】耐放射線性を強化したタイムインターリーブＡＤＣの較正回路及び方法を提供する。【解決手段】アナログ−デジタル変換器ＡＤＣ回路２００は、少なくとも第１〜第３ＡＤＣスライス２０６、２０８、２１０と、少なくとも１つの基準ＡＤＣスライス２１８と、第１〜第３のレジスタ及び基準レジスタ２１２、２１４、２１６、２２０と、遅延レジスタ２２６と、複数の演算回路素子２２２Ａ、２２２Ｂ、２２２Ｃ、２２４と、を含む。第１〜第３ＡＤＣスライス２０６、２０８、２１０は、入力信号をサンプリングすると共に、それをデジタル変換した第１〜第３の値を送出するよう構成され、基準ＡＤＣスライス２１８は、入力信号をサンプリングすると共に、デジタル変換した基準値を送出するよう構成されている。【選択図】図２
2017153075.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプリングし、一連の第１、第２、第３のサンプリング時点における前記アナログ入力信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１、第２、第３のＡＤＣスライスと、
誤差値の特定のために、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出するよう構成された少なくとも１つの基準ＡＤＣスライスと、
前記第１、第２、第３のＡＤＣスライスにそれぞれ接続されていると共に、前記第１、第２、第３の値をそれぞれ格納するよう構成された第１、第２、第３のレジスタと、
前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと、
入力端及び出力端を有すると共に、サンプリング時間調整信号を生成するよう構成された遅延レジスタであって、前記サンプリング時間調整信号が、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである、遅延レジスタと、
前記入力端、前記出力端、前記第１、第２、第３のレジスタ、及び前記基準レジスタに接続されている複数の演算回路素子であって、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子と、
を含む、アナログ−デジタル変換器ＡＤＣ回路。
【請求項２】
前記複数の演算回路素子は、第１加算器、第２加算器、第３加算器、及び乗算器を含み、
前記第１加算器は、前記第１レジスタと前記第３レジスタとの間でこの両者に接続されており、前記第１加算器は、さらに前記乗算器に接続されており、
前記第２加算器は、前記第２レジスタと前記基準レジスタとの間でこの両者に接続されており、前記第２加算器は、さらに前記乗算器に接続されており、
前記乗算器は、前記第１加算器と前記第２加算器との間でこの両者に接続されており、前記乗算器は、さらに前記第３加算器に接続されており、
前記第３加算器は、前記乗算器と前記入力端との間でこの両者に接続されている、
請求項１に記載の回路。
【請求項３】
前記第１加算器は、前記第３の値と前記第１の値との第１差分を算出するよう構成されており、前記第１差分の値は、前記時間微分近似値を表すものであり、前記第１加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており、
前記第２加算器は、前記基準値と前記第２の値との第２差分を算出するよう構成されており、前記第２差分の値は、前記誤差値を表すものであり、前記第２加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており、
前記乗算器は、前記第１差分と前記第２差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第３加算器に送出するよう構成されており、
前記第３加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第３加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、
請求項２に記載の回路。
【請求項４】
前記第３加算器は、以下の２つの値の和、すなわち、
現サンプリング時点の較正用の位相調整係数の値と、
ゲイン値、前記時間微分近似値、および前記誤差値の積の値と、
の和を算出するよう構成されており、前記和は、前記サンプリング時間調整信号の値を表すものであり、
前記遅延レジスタは、さらに、
前記ゲイン値を格納すると共に、
前記サンプリング時間調整信号を前記第２ＡＤＣスライスに送出して、サンプリング位相の不一致誤差の低減するよう構成されている、
請求項３に記載の回路。
【請求項５】
アナログ−デジタル変換器ＡＤＣの較正方法であって、
少なくとも第１、第２、第３のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることと、
少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることと、
一連の第１、第２、第３のサンプリング時点における前記アナログ信号の第１、第２、第３の値をそれぞれ表す第１、第２、第３のデジタル変換信号を、前記第１、第２、第３のＡＤＣスライスにより送出することと、
誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することと、
前記第１、第２、第３のＡＤＣスライスにそれぞれ接続された第１、第２、第３のレジスタにより、前記第１、第２、第３の値をそれぞれ格納することと、
前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することと、
複数の演算回路素子により、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと、
前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと、
前記複数の演算回路素子に接続された遅延レジスタにより、前記サンプリング時間調整信号の値を格納することと、
前記遅延レジスタにより、前記デジタル変換信号のタイミング変更の値の決定を少なくとも１サイクル遅延させることと、
前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することと、
前記第２ＡＤＣスライスにより、前記アナログ入力信号の前記次のサンプリング時点の位相を調整することと、を含む方法。
【請求項６】
前記複数の演算回路素子は、第１、第２、第３の加算器、及び乗算器を含むものであり、前記算出は、
前記アナログ入力信号の前記時間微分近似値を表すものとして、前記３の値と前記第１の値との第１差分の値を前記第１加算器により算出することと、
前記誤差値を表すものとして、前記基準値と前記第２の値との第２差分の値を前記第２加算器により算出することと、
前記サンプリング時間調整信号の値を表すものとして、前記第１差分と前記第２差分との積の値を前記加算器により算出することと、
前記積と前記サンプリング時間調整信号の値との和の値を、前記第３加算器により算出することと、を含む、
請求項５に記載の方法。
【請求項７】
前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、
前記第１差分の値及び前記第２差分の値を、前記加算器に送出することと、
前記積の値を前記第３加算器に送出することと、
前記和の値を前記遅延レジスタに送出することと、を含む、
請求項６に記載の方法。
【請求項８】
前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第２ＡＤＣスライス及び前記第３加算器の両方に前記サンプリング時間調整信号を送出することを含む、
請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の分野は、概してアナログ−デジタル変換器（ＡＤＣ）に関し、より具体的には、耐放射線性を強化したタイムインターリーブＡＤＣの較正回路及び方法に関する。
【背景技術】
【０００２】
タイムインターリーブＡＤＣは、並列に動作する複数のＡＤＣ単位（「スライス」）からなり、複数のスライス間のサンプリング位相のミスマッチなどの誤差を修正するための較正を必要とする。バックグラウンド較正には、下記のような最小二乗（ＬＭＳ）法が用いられる。
【数１】
2017153075.tif 000003
式中のＳNは、アキュムレータに保持される較正用の位相調整係数（phase adjustment coefficient of calibration）を表し、μは、アキュムレータゲインの値を表し、Ｙは、ＡＤＣスライスの出力値を表し、ｋは、サンプリング時間を表す。ＳN係数は、ＤＬＬ（遅延ロックループ）を数値的に調整するのに用いられる。ＤＬＬは、各ＡＤＣスライスにおけるクロック波形の時間エッジを、つまりはサンプリングのタイミングを精密に制御するものである。ＡＤＣには、単一のマルチタップＤＬＬを共通で用いて全スライスを駆動する構成と、各スライスが共通ではなくローカルに各自のＤＬＬを備える構成と、があるが、どちらの構成も同等に動作するので、その違いは本発明において本質的ではない。よって、較正を行うには、２つのレジスタ、すなわち、先のＡＤＣスライス出力値を保持するレジスタと、現ＡＤＣスライス出力値（較正処理中の値）を保持するレジスタとが必要である。既知の較正方法では、時間微分近似（time derivative approximation）ｄＹ／ｄｋが不正確であることが多く、これにより、特定の状況下では、進展方向の誤り（incorrect evolution direction）や重大な誤差伝播（significant error propagation）の可能性が生じ、システムの不具合につながるような較正処理の拡散（divergence of the calibration process）が生じうる。このようなマイナスの側面は、閉ループＬＭＳに基づく較正方法を、例えば、重イオン粒子のシングル・イベント効果（ＳＥＥ）によってデジタルセルにシングル・イベント・アップセット（ＳＥＵ）が生じる放射線条件下で実行する場合に、より問題となる。また、最新の用途では、サンプリング周波数がギガヘルツ（ＧＨｚ）帯域まで含み、分解能が１０ビット以上であり、ＤＬＬの位相較正の間隔が５０フェムト秒（ｆｓ）以下であることが要求されるため、これを実現する回路は、これまでになくコストが高く複雑なものとなっている。したがって、単にＡＤＣへの入力周波数を下げるだけでは、タイムインターリーブＡＤＣの較正における上述の問題を解決するのにもはや十分ではなく、設計者は、最新の用途に必要な要件を満たすべく、ＳＥＵ及びＳＥＥ条件下でより顕著である課題への取り組みを続けている。
【発明の概要】
【０００３】
一側面によれば、アナログ−デジタル変換器（ＡＤＣ）回路が提供される。前記ＡＤＣ回路は、アナログ入力信号をサンプリングし、一連の第１、第２、第３のサンプリング時点における前記アナログ入力信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１、第２、第３のＡＤＣスライスを含む。前記ＡＤＣ回路は、さらに、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも１つの基準ＡＤＣスライスを含む。前記ＡＤＣ回路は、さらに、前記第１、第２、第３のＡＤＣスライスにそれぞれ接続されていると共に、前記第１、第２、第３の値をそれぞれ格納するよう構成された第１、第２、第３のレジスタを含む。前記ＡＤＣ回路は、さらに、前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタを含む。前記ＡＤＣ回路は、さらに、入力端及び出力端を有すると共に、サンプリング時間調整信号を生成するよう構成された遅延レジスタを含む。前記サンプリング時間調整信号は、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである。前記ＡＤＣ回路は、さらに、前記入力端、前記出力端、前記第１、第２、第３のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子と、を含む。
【０００４】
別の側面では、ＡＤＣの較正方法が提供される。前記方法は、少なくとも第１、第２、第３のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることを含む。前記方法は、さらに、少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることを含む。前記方法は、さらに、一連の第１、第２、第３のサンプリング時点における前記アナログ信号の第１、第２、第３の値をそれぞれ表す第１、第２、第３のデジタル変換信号を、前記第１、第２、第３のＡＤＣスライスにより送出することを含む。前記方法は、さらに、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することを含む。前記方法は、さらに、前記第１、第２、第３のＡＤＣスライスにそれぞれ接続された第１、第２、第３のレジスタにより、前記第１、第２、第３の値をそれぞれ格納することを含む。前記方法は、さらに、前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することを含む。前記方法は、さらに、複数の演算回路素子により、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することを含む。前記方法は、さらに、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することを含む。前記方法は、さらに、前記複数の演算回路素子に接続された遅延レジスタにより、前記サンプリング時間調整信号の値を格納することを含む。前記方法は、さらに、前記遅延レジスタにより、前記デジタル変換信号のタイミング変更の値の決定を少なくとも１サイクル遅延させることを含む。前記方法は、さらに、前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することを含む。前記方法は、さらに、前記第２ＡＤＣスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することを含む。
【０００５】
さらに別の側面では、ＡＤＣ回路が提供される。前記ＡＤＣ回路は、アナログ入力信号をサンプリングし、一連の第１及び第２のサンプリング時点における前記アナログ入力信号の第１及び第２の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１及び第２のＡＤＣスライスを含む。前記ＡＤＣ回路は、さらに、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも１つの基準ＡＤＣスライスを含む。前記ＡＤＣ回路は、さらに、前記第１及び第２のＡＤＣスライスにそれぞれ接続されていると共に、前記第１及び第２の値をそれぞれ格納するよう構成された第１及び第２のレジスタを含む。前記ＡＤＣ回路は、さらに、前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタを含む。前記ＡＤＣ回路は、さらに、入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成されたて遅延リセットレジスタを含む。前記サンプリング時間調整信号は、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである。前記ＡＤＣ回路は、さらに、前記リセット入力端に接続された比較器出力端、前記遅延リセットレジスタの前記出力端に接続された第１入力端、及び第２入力端を有する比較器を含む。前記ＡＤＣ回路は、さらに、前記第２入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタを含む。前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較するよう構成されている。前記比較器は、さらに、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されている。前記ＡＤＣ回路は、さらに、前記遅延リセットレジスタの前記入力端及び前記出力端、前記第１及び第２のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第２及び第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子を含む。
【０００６】
さらに、別の側面では、デジタル変換器ＡＤＣの較正方法が提供される。前記方法は、少なくとも第１及び第２のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることを含む。前記方法はさらに、少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることを含む。前記方法はさらに、一連の第１及び第２のサンプリング時点における前記アナログ信号の第１及び第２の値をそれぞれ表すデジタル変換信号を、前記第１及び第２のＡＤＣスライスにより送出することを含む。前記方法はさらに、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することを含む。前記方法はさらに、前記第１及び第２のＡＤＣスライスにそれぞれ接続された第１及び第２のレジスタにより、前記第１及び第２の値をそれぞれ格納することを含む。前記方法はさらに、前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することを含む。前記方法はさらに、複数の演算回路素子により、前記誤差値と、前記第２及び第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することを含む。前記方法はさらに、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することを含む。前記方法はさらに、前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することを含む。前記方法はさらに、前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも１サイクル遅延させることを含む。前記方法はさらに、閾値レジスタにより、所定の制限値を格納することを含む。前記方法はさらに、前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することを含む。前記方法はさらに、比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することを含む。前記方法はさらに、前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することを含む。前記方法はさらに、前記第２ＡＤＣスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することを含む。前記方法はさらに、前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることを含む。
【０００７】
さらに別の側面では、ＡＤＣ回路が提供される。前記ＡＤＣ回路は、アナログ入力信号をサンプリングし、一連の第１、第２、第３のサンプリング時点における前記アナログ入力信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１、第２、第３のＡＤＣスライスを含む。前記ＡＤＣ回路は、さらに、前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも１つの基準ＡＤＣスライスを含む。前記ＡＤＣ回路は、さらに、前記第１、第２、第３のＡＤＣスライスにそれぞれ接続されていると共に、前記第１、第２、第３の値をそれぞれ格納するよう構成された第１、第２、第３のレジスタを含む。前記ＡＤＣ回路は、さらに、前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタを含む。前記ＡＤＣ回路は、さらに、入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成された遅延リセットレジスタを含む。前記サンプリング時間調整信号は、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである。を含む。前記ＡＤＣ回路は、さらに、前記リセット入力端に接続された比較器出力端、前記遅延リセットレジスタの前記出力端に接続された第１入力端、及び第２入力端を有する比較器を含む。前記ＡＤＣ回路は、さらに、前記第２入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタを含む。前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較するよう構成されている。前記比較器は、さらに、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されている。前記ＡＤＣ回路は、さらに、前記遅延リセットレジスタの前記入力端及び前記出力端、前記第１、第２、第３のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子を含む。
【０００８】
さらに別の側面では、アナログ−デジタル変換器ＡＤＣの較正方法が提供される。前記方法は、少なくとも第１、第２、第３のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることを含む。前記方法は、さらに、少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることを含む。前記方法は、さらに、一連の第１、第２、第３のサンプリング時点における前記アナログ信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を、前記第１、第２、第３のＡＤＣスライスにより送出することを含む。前記方法は、さらに、誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することを含む。前記方法は、さらに、前記第１、第２、第３のＡＤＣスライスにそれぞれ接続された第１、第２、第３のレジスタにより、前記第１、第２、第３の値をそれぞれ格納することを含む。前記方法は、さらに、前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することを含む。前記方法は、さらに、複数の演算回路素子により、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することを含む。前記方法は、さらに、前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することを含む。前記方法は、さらに、前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することを含む。前記方法は、さらに、前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも１サイクル遅延させることを含む。前記方法は、さらに、閾値レジスタにより、所定の制限値を格納することを含む。前記方法は、さらに、前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することを含む。前記方法は、さらに、比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することを含む。前記方法は、さらに、前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することを含む。前記方法は、さらに、前記第２ＡＤＣスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することを含む。前記方法は、さらに、前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることを含む。
【図面の簡単な説明】
【０００９】
本開示の特徴、側面、及び効果は、上述したものも、その他ものも、添付図面を参照して以下の記載を読めば、より明確に理解されるであろう。添付図面では、同様の部分については、図面全体を通して同様の参照符号で示す。
【００１０】
図１〜図６は、本明細書に記載の装置及び方法の実施態様の例を示す。
【００１１】
【図１】タイムインターリーブアナログ−デジタル変換器（ＡＤＣ）への正弦波入力信号の例を示す概念図である。
【図２】３点較正法を実施する例示的なタイムインターリーブＡＤＣ回路の概念図である。
【図３】制限ウォッチドッグ２点較正法を実施する例示的なタイムインターリーブＡＤＣ回路の概念図である。
【図４】制限付き３点較正法を実施する例示的なタイムインターリーブＡＤＣ回路の概念図である。
【図５】図１〜図３に示す上述の２点較正法、制限付き２点較正法、３点較正法における位相調整係数とサンプル時間との関係を例示的にシミュレーションしたグラフである。
【図６】図１〜図３に示す上述の２点較正法、制限付き２点較正法、３点較正法における有効ビット数（ＥＮＯＢ）とインターリーブされたサンプル数との関係を例示的にミュレーションしたグラフである。
【００１２】
いくつかの図面に示されている様々な実施態様の特定の側面や特徴は、単に便宜上の理由で、他の図面には示されていない場合がありうる。任意の図面に示されている任意の特徴は、他の図面や実施態様の説明に示されている対応する他の任意の特徴と組み合わせて言及されたり、特許請求の範囲に記載されたりする場合がありうる。
【００１３】
特に明記しない限り、添付図面は、本開示の実施態様の特徴を例示しているにすぎない。これらの特徴は、本開示の１つ又は複数の実施態様を含む様々なシステムに幅広く適用可能であると考えられる。また、当業者に公知である従来の特徴については、本開示の実施態様の実現に必要なすべてのものを添付図面に含めることは意図していない。
【発明を実施するための形態】
【００１４】
以下の明細書及び請求の範囲において多くの用語が用いられているが、これらの用語は下記の意味を有するものとして定義される。
【００１５】
単数形での記載は、その文脈において明らかに矛盾しない限り、複数の意味も包含する。
【００１６】
「任意の」あるいは「任意で」は、その用語に続いて記載されている事象や状況が発生する場合も、発生しない場合もあることを意味し、係る記載は、その事象が発生した場合の事例も、発生しなかった場合の事例も包含する。
【００１７】
本明細書及び請求の範囲を通じて、数量表現を概数的に記載（approximating language）する文言が用いられている場合があるが、そのような文言が適用されている数量は、関連する基本的な機能に変化をもたらすことなく変更可能である。したがって、「約」、「ほぼ」、「実質的に」などの用語で修飾されている値は、記載した値そのものに限定されない。少なくともいくつかの場合、概数的に記載する文言は、その値を測定する計器の精度に対応しうる。この記載において、また明細書及び請求の範囲の全体において、数値範囲の限定は、組み合わせや入れ替えが可能であり、そのような範囲は、文脈や文言において明らかに矛盾しない限り、その中に含まれる部分範囲のすべてを包含する。
【００１８】
本明細書に記載の「プロセッサ」、「コンピュータ」、及び、これらに関連する用語、例えば、「処理装置」、「演算装置」及び、「コントローラ」は、当該技術分野においてコンピュータと呼ばれる集積回路のみに限定されず、広義に、マイクロコントローラ、マイクロコンピュータ、プログラマブル論理コントローラ（ＰＬＣ）、特定用途向け集積回路（ＡＳＩＣ）、及び、他のプログラマブル回路を指す。また、これらの用語は、本明細書において互いに同じ意味で用いられる。本明細書に記載の実施態様における「メモリ」、及びこれに関連する用語、例えば、「レジスタ」は、限定するものではないが、ランダムアクセスメモリ（ＲＡＭ）のようなコンピュータ可読媒体、及びフラッシュメモリのようなコンピュータ可読の不揮発性媒体を包含する。これに代えて、フロッピーディスクや、例えば、読取り専用メモリ（ＣＤ−ＲＯＭ）、光磁気ディスク（ＭＯＤ）、及び／又は、デジタル多用途ディスク（ＤＶＤ）などのコンパクトディスクを用いることもできる。また、本明細書に記載の実施態様において、付加的な入力チャネルとしては、限定するものではないが、マウスやキーボードなどの操作インターフェースに関連づけられたコンピュータ周辺機器などがある。これに代えて、他のコンピュータ周辺機器を用いることもでき、限定するものではないが、例えば、スキャナも含まれうる。さらに、例示的な実施態様において、付加的な出力チャネルとしては、限定するものではないが、操作者用のインターフェースモニタなどがある。
【００１９】
以下の詳細な説明は、例を用いて本開示の実施態様を示すものであって、限定を意味するものではない。本開示の一般的な用途としては、タイムインターリーブアナログ−デジタル変換器（ＡＤＣ）を使用、較正する回路や方法が想定され、シングル・イベント効果（ＳＥＥ）、より具体的には、シングル・イベント・アップセット（ＳＥＵ）が生じるおそれが強い動作条件下での用途も含まれる。
【００２０】
本明細書に記載の耐放射線強化インターリーブＡＤＣ回路及びその較正方法の実施態様によれば、最小二乗（ＬＭＳ）法に基づく較正に用いられる時間微分近似値の精度を効率的に高めることができる。また、本明細書に記載の耐放射線強化インターリーブＡＤＣ回路及びその較正方法によれば、限定するものではないがＳＥＥが生じるような動作条件下においても、進展方向の誤りや誤差拡散による悪影響が防止あるいは低減され、よって、より効率の高い較正を実現でき、システムエラーを防止できる。加えて、本明細書に記載の耐放射線強化インターリーブＡＤＣ回路及びその較正方法によれば、回路の複雑さやコストを大きく増加させることなく、タイムインターリーブＡＤＣの処理速度、分解能、及び信頼性を高めることができる。加えて、本明細書に記載の耐放射線強化インターリーブＡＤＣ回路及びその較正方法は、非常にコスト効率のよい解決策であり、「ラウンドロビン（round robin）」方式あるいは「補助スライス（auxiliary slice）」方式のいずれを用いる場合であっても、粗調整ＤＬＬ（ディレイロックループ）と微調整ＤＬＬとの両方に容易に適用可能である。加えて、本明細書に記載の耐放射線強化インターリーブＡＤＣ回路及びその較正方法は、ギガヘルツ（ＧＨｚ）帯域まで含むサンプリング周波数、１０ビット以上の分解能、５０フェムト秒（ｆｓ）以下の間隔での位相較正が求められる最新の用途にも利用可能であって、より高い分解能かつより低い歪率を実現することができ、また、ＳＥＥのほか、電力供給停止などの障害からの回復時間を短縮することができる。
【００２１】
図１は、タイムインターリーブＡＤＣ（図示せず）への正弦波入力信号１００の一例を示す概念図である。例示的な実施態様では、正弦波入力信号１００は、正弦曲線状に変化するアナログ信号‐例えば電圧信号（［Ｖ］）‐を表すものであり、ｘ軸に表す時間（ｔ）に対応させてｙ軸に所定の値をプロットしたものである。また、例示的な実施態様では、２点時間微分推定法（two point time derivative estimation method）を用いて較正を行うことも可能である。点１０４と点１０６との２つの点は、正弦波入力信号１００を時間（ｋ−１）と時間ｋとにおいてそれぞれサンプリングしたＡＤＣサンプルの第１の対を表す。この第１のケースでは、時間微分ｄＹ／ｄｔは、点１０４と点１０６とを通る線の勾配で近似される。さらに、例示的な実施態様では、第２の対である点１０８と点１１０は、第１対の点（１０４、１０６）よりも高いサンプリング周波数で正弦波入力信号１００をサンプリングしたＡＤＣサンプルの第２の対を表す。点１０８は、時間（ｋ’−１）においてサンプリングされたものであり、点１１０は、時間ｋ’においてサンプリングされたものである。この第２のケースでは、時間微分ｄＹ／ｄｔは、点１０８と点１１０とを通る線の勾配で近似される。同様に、第３の対である点１１２と点１１４とは、第１対の点（１０４、１０６）よりも高いサンプリング周波数で正弦波入力信号１００をサンプリングしたＡＤＣサンプルの第３の対を表す。点１１２は、時間（ｋ’’−１）においてサンプリングされたものであり、点１１４は、時間ｋ’’においてサンプリングされたものである。この第３のケースでは、時間微分ｄＹ／ｄｔは、点１１２と点１１４とを通る線の勾配で近似される。
【００２２】
また、例示的な実施態様では、ＡＤＣの較正アルゴリズムに、３点時間微分推定法を用いることも可能である。３つの点である点１１６、点１１８、点１２０は、第３対の点（１１２、１１４）とほぼ同じサンプリング周波数で正弦波入力信号１００をサンプリングして得られる３つのＡＤＣサンプルを表す。点１１６は、時間（ｋ’’’−１）においてサンプリングされたものであり、点１１８は、時間ｋ’’’においてサンプリングされたものであり、点１２０は、点（ｋ’’’＋１）においてサンプリングされたものである。さらに、例示的な実施態様では、３点時間微分近似、即ち、較正を行う場合、２つの異なる時間微分近似値が可能である。先ず、時間（ｋ’’’−１）の点１１６に対する時間ｋ’’’の点１１８でのｄＹ／ｄｔは、点１１６と点１１８とを通る線の勾配により近似される。次に、時間（ｋ’’’−１）の点１１６及び時間（ｋ’’’＋１）の点１２０に対する、時間ｋ’’’の点１１８でのｄＹ／ｄｔは、前の点１１６と後ろの点１２０とを通る線の勾配により近似される。
【００２３】
例示的な実施態様における動作では、点を２つのみ用いて時間微分を近似して得られるｄＹ／ｄｔの近似値は、３点較正法を用いたものよりも精度が低くなる。例えば、時間（ｋ−１）と時間ｋとにおいて正弦波入力信号１００のＡＤＣサンプリングを行うと、使用するサンプリング周波数が低すぎて、その信号についての情報が得られない。つまり、正弦波入力信号１００の波形は、点１１０では本来は負の勾配であるのに対し、点（ｋ−１）と点ｋで疎らなサンプリングを行うと、勾配が正であると推定される。正弦波入力信号１００のＡＤＣサンプリングの周波数を高くして、時間（ｋ’−１）と時間ｋ’でサンプリングを行うと、欠落情報の影響がある程度低減され、より高精度のｄＹ／ｄｔを推定することができる。つまり、正弦波入力信号１００の波形が時間ｋ’で負の勾配であることについては、少なくとも正しく推定される。ただし、ＡＤＣサンプリング周波数を高くした場合でも、２点法では、ＡＤＣ較正から重要な情報が欠落する可能性が残る。例えば、点１１２に対する点１１４でのｄＹ／ｄｔを近似する場合、点１１２との間の信号変化も、点１１２と点１１４との間の正弦波入力信号１００の最小値も考慮されない。実際に、例示的な実施態様において、点１１２と点１１４とを通る線の勾配はほとんどゼロであって、点１１２と点１１４との間での正弦波入力信号１００の変化を十分に表しておらず、また、ｋ’’として示す点１１４における本来の勾配、つまり正の勾配を表していない。つまり、２点較正法によるｄＹ／ｄｔの近似では、３点較正法と同等の精度は得られない。
【００２４】
また、既知のインターリーブＡＤＣにおいて、正弦波入力信号１００を離散的に順次サンプリングした時点においてｄＹ／ｄｔを近似する２点法は、例示的な実施態様の動作では、ＬＭＳ位相調整係数演算内で用いられるものであり、この演算では、２つの出力コード間の誤差、すなわち、各（理想的でない）ＡＤＣスライスの出力コード（デジタル変換された信号の値）および既に処理済み(trimmed)あるいは較正済みの（理想的な）参照スライスの出力コードの間の誤差を以下のように数値化する。
【数２】
2017153075.tif 000004
式中のＳNは、アキュムレータに格納された、較正用の位相調整係数を表し、μは、アキュムレータゲインの値を表し、Ｙは、ＡＤＣ出力値を表し、ｋは、サンプリング時間を表す。上述の「Ｅｒｒｏｒ」の値は、時間ｋにおいて評価されるので、較正法の有効性と収束性双方の観点から、ｄＹ／ｄｔの推定も同じく時間ｋにおいて行って、近似により微分ｄＹ／ｄｔを算出することに伴う時間の前後のずれによる影響を最小限に留めることが最も重要である。
【００２５】
また、例示的な実施態様の動作では、正弦波入力信号１００における点１１６、点１１８、及び点１２０を用いる３点較正法は、上述の２点較正法よりも有利である。具体的には、正弦波入力信号１００のＡＤＣサンプリングを行う周波数が、点１１２及び点１１４のＡＤＣサンプリングの周波数と同じである場合、正弦波入力信号１００の動的な変化についてより多くの情報を利用することで、より精密な較正を行うことができる。例えば、点１１６及び点１２０に対する点１１８でのｄＹ／ｄｔを、点１１６と点１２０とを通る線の勾配で近似する際に、３点較正法では、点１１６と点１２０との間の最大値（即ち、微分ゼロ）を考慮する。実際、点１１８での推定勾配は、ほとんどゼロである。このように、３点較正法では、正弦波入力信号１００を非限定な例とするアナログ入力信号について、より多くの関連情報が利用されるので、２点較正法に比較して点１１８についての較正をより精密に行うことができる。
【００２６】
加えて、例示的な実施態様の動作では、２点較正法を用いる場合、ｄＹ／ｄｔが算出されるサンプリング時点と、誤差が算出される時点との間に、例えば以下のような、半サンプリング期間の遅延が生じる。
【数３】
2017153075.tif 000005
３点較正法における第３のサンプリング時点の追加により、時間（ｋ’’’−１）および時間ｋ’’’間のｄＹ／ｄｔと、時間（ｋ’’’＋１）および時間ｋ’’’間のｄＹ／ｄｔとを平均化することが可能になる。この平均化により、時間（ｋ’’’＋１）および時間（ｋ’’’−１）間のｄＹ／ｄｔの近似値が、同一の数学的対称性により算出され、これが２点較正法では上述の半サンプル期間の遅延になる。このように、３点較正法によれば、ｄＹ／ｄｔの誤差と近似値との両方が、同じサンプリング時点、具体的には、時間ｋ’’’、即ち点１１８で算出される。
【数４】
2017153075.tif 000006
３点較正法のこれらの属性により、正弦波入力信号１００について用いられるものを非限定的な例として含む２点較正法に比較して、タイムインターリーブＡＤＣ較正法のスペクトル特性が改善される。加えて、３点法は、２点較正法に比べ、限定するものではないがＳＥＥ事象、特にＳＥＵ事象に対する堅牢性が高い。これについては、図５及び図６を参照して後述する。
【００２７】
図２は、３点較正法を実施する例示的なタイムインターリーブＡＤＣ回路２００を示す概念図である。例示的な実施態様では、タイムインターリーブＡＤＣ回路２００は、第１群の複数のＡＤＣスライス２０２を含む。第１群の複数のＡＤＣスライス２０２における各ＡＤＣスライス２０２は、アナログ入力信号２０４を離散的に順次サンプリングするよう構成されている。アナログ入力信号には、限定するものではないが、例えば正弦波入力信号１００（図示せず）のように、時間に伴って変化する電圧レベルの連続信号が含まれる。第１群の複数のＡＤＣスライス２０２における各ＡＤＣスライス２０２は、さらに、アナログ入力信号２０４を所定のサンプリング周波数でサンプリングし、これをデジタル変換した値を出力するよう構成されている。また、例示的な実施態様では、第１群の複数のＡＤＣスライス２０２における各ＡＤＣスライス２０２は、同一のサンプリング周波数でアナログ入力信号２０４をサンプリングする。実施態様（図示せず）によっては、第１群の複数のＡＤＣスライス２０２におけるＡＤＣスライス２０２は、非同一の周波数でアナログ入力信号２０４をサンプリングする。そのような実施態様の一例では、図２に示される３つのＡＤＣスライス２０２のうち、２つのＡＤＣスライス２０２のサンプリング周波数は同じである。別の実施態様では、図２に示される３つのＡＤＣスライス２０２のうち、すべてのＡＤＣスライス２０２のサンプリング周波数が異なる。
【００２８】
また、例示的な実施態様によっては、タイムインターリーブＡＤＣ回路２００は、ある時間尺度（図示せず）で実質的に等しい時間間隔の一連の点で、アナログ入力信号２０４をサンプリングする。例えば、第１ＡＤＣスライス２０６は、アナログ入力信号２０４を、第１時点、即ち（ｋ−１）においてサンプリングし、第２ＡＤＣスライス２０８は、アナログ入力信号２０４を、第２時点、即ちｋにおいてサンプリングする。同様に、第３ＡＤＣスライス２１０は、アナログ入力信号２０４を、第３時点、即ち（ｋ＋１）においてサンプリングする。第１ＡＤＣスライス２０６は、これに接続された第１レジスタ２１２を含み、第１ＡＤＣスライス２０６は、サンプリング及びデジタル変換した値を、このレジスタに送り、格納する。第２ＡＤＣスライス２０８は、これに接続された第２レジスタ２１４を含み、第２ＡＤＣスライス２０８は、サンプリング及びデジタル変換した値を、このレジスタに送り、格納する。第３ＡＤＣスライス２１０は、これに接続された第３レジスタ２１６、即ち、追加のレジスタを含み、第３ＡＤＣスライス２１０は、サンプリング及びデジタル変換した値を、このレジスタに送り、格納する。
【００２９】
さらに、例示的な実施態様では、タイムインターリーブＡＤＣ回路２００は、基準ＡＤＣスライス２１８を含む。基準ＡＤＣスライス２１８は、アナログ入力信号２０４をサンプリングし、デジタル変換した所定の基準値を出力するよう構成されている。この基準値は、後述するように、タイムインターリーブＡＤＣ回路２００を較正する目的で、誤差値を算出するのに用いられる。基準ＡＤＣスライス２１８には、基準レジスタ２２０が接続されており、上記基準値はこのレジスタに送られ、格納される。また、タイムインターリーブＡＤＣ回路２００は、複数の演算回路素子（computational circuit element）も含む。複数の演算回路素子は、第１群の複数の加算器２２２（２２２Ａ〜２２２Ｃ）を含む。これらの加算器は、第１レジスタ２１２、第２レジスタ２１４、第３レジスタ２１６にそれぞれ格納された第１、第２、第３のＡＤＣサンプル出力信号の値（即ち、第１、第２、第３の値）及び基準レジスタ２２０に格納された基準値に対する加算及び減算を行うよう構成されている。つまり、加算器２２２Ａ〜２２２Ｃは、第１ＡＤＣスライス２０６、第２ＡＤＣスライス２０８、第３ＡＤＣスライス２１０、及び基準ＡＤＣスライス２１８によりサンプリングされた値の和および差を算出する。例示的な実施態様では、第１レジスタ２１２、第２レジスタ２１４、第３レジスタ２１６、及び基準レジスタ２２０のうちの少なくとも１つにデータとして格納された上述の第１の値、第２の値、第３の値、及び基準値は、離散的にサンプリングされた一連の時点におけるアナログ入力信号２０４のアナログ値を表すものである。実施態様（図示せず）によっては、上述のＡＤＣ出力信号が表す値は、第１レジスタ２１２、第２レジスタ２１４、第３レジスタ２１６、及び基準レジスタ２２０のうちの少なくとも１つに格納されたデータを表すものではなく、限定するものではないが、演算によってさらに変換及び／又は調整された値を表すものであってもよい。またその演算は、タイムインターリーブＡＤＣ回路２００において、メモリに格納したソフトウェア命令を１つ又は複数のプロセッサ（図示せず）で実行することで、実現されてもよい。
【００３０】
さらに、例示的な実施態様では、第１群の複数の加算器２２２は、第１加算器２２２Ａ、第２加算器２２２Ｂ、及び第３加算器２２２Ｃを含む。第１加算器２２２Ａは、第１レジスタ２１２と第３レジスタ２１６との間で、この両者に接続されている。加算器２２２Ａが出力する第１加算器出力信号は、図２にｄＹ／ｄｔとして示す時間微分近似値（即ち、第１サンプリング時点に対する第３サンプリング時点での時間微分近似値）を表すデジタル信号である。第１加算器２２２Ａは、ｄＹ／ｄｔの近似値を決定すなわち算出するが、この算出は、以下の減算により行われる。すなわち、時間（ｋ−１）において第１ＡＤＣスライス２０６によりサンプリングされたアナログ入力信号２０４のデジタル値（たとえばサンプリングされたアナログ電圧値Ｙ［ｋ−１］）を、時間（ｋ＋１）において第３ＡＤＣスライス２１０によりサンプリングされたアナログ入力信号２０４のデジタル値（たとえばＹ［ｋ＋１］）から差し引く。したがって、第１加算器出力信号は、ｄＹ／ｄｔの近似値を下記のように表す。
【数５】
2017153075.tif 000007
第２加算器２２２Ｂは、第２レジスタ２１４と基準レジスタ２２０との間で、この両者に接続されている。第２加算器２２２Ｂの第２加算器出力信号は、時間ｋにおける誤差値を表すデジタル信号（図２に示す「Ｅｒｒｏｒ［ｋ］」）である。第２加算器２２２Ｂは、時間ｋにおいて第２ＡＤＣスライス２０８によりサンプリングされたアナログ入力信号２０４のデジタル値（Ｙ［ｋ］）を、基準ＡＤＣスライス２１８の出力を表すデジタル値（即ち、Ｙ［ｒｅｆ］）から差し引くことにより、Ｅｒｒｏｒを算出する。したがって、第２加算器出力信号は、時間ｋにおけるＥｒｒｏｒを下記のように表す。
【数６】
2017153075.tif 000008
【００３１】
加えて、例示的な実施態様では、タイムインターリーブＡＤＣ回路２００が有する複数の演算回路素子には、乗算器２２４も含まれる。乗算器２２４からの乗算器出力は、ＥｒｒｏｒとｄＹ／ｄｔ近似値との積を表すデジタル信号である。第３加算器２２２Ｃは、乗算器２２４と遅延レジスタ２２６の入力端２２５との間で、この両者に接続されている。第３加算器２２２Ｃからの第３加算器出力信号は、遅延レジスタ２２６の入力端２２５に送られ、少なくとも１クロックサイクルの間、保持される。遅延レジスタ２２６の出力端２２７は、第３加算器２２２Ｃ及び第２ＡＤＣスライス２０８に接続されている。
【００３２】
例示的な実施態様の動作では、タイムインターリーブＡＤＣ回路２００は、第３レジスタ２１６、即ち追加のレジスタを有している。当該レジスタは、時間（ｋ＋１）において第３ＡＤＣスライス２１０がサンプリングした第３の値をデジタル変換した値を保持する。この値は、後に複数の演算回路素子が較正の目的で行う演算処理に用いられる。また、例示的な実施態様の動作では、第２レジスタ２１４に加えて第３レジスタ２１６が備えられていることにより、タイムインターリーブＡＤＣ回路２００において、３点較正法を、たとえば「ラウンドロビン」等の巡回式サンプリング時間方式（revolving sampled-time basis）に基づいて行うことが可能になる。
【００３３】
また、例示的な実施態様の動作では、遅延レジスタ２２６は、サンプリング時間調整信号（sample time adjustment signal）を生成し、出力端２２７を介して送出する。この遅延レジスタ２２６により、タイムインターリーブＡＤＣ回路２００は、アナログ入力信号２０４に対する次回の「ｋ」サンプリングのためのサンプリング時間（すなわち位相）の調整を行えるようになる。なお、この調整は、第１、第２、第３の加算器（２２２Ａ、２２２Ｂ、２２２Ｃ）、乗算器２２４、及び遅延レジスタ２２６により実行される下記の演算処理により実現することが可能である。あるいは、ソフトウェアベースの命令をメモリに格納しておき、これをタイムインターリーブＡＤＣ回路２００に含まれる少なくとも１つのプロセッサによって実行するようにしてもよい。
【数７】
2017153075.tif 000009
したがって、サンプリング時間調整信号を用いることにより、タイムインターリーブＡＤＣ回路２００は、「ラウンドロビン」を非限定的な例として含む巡回式サンプリング時間方式における次のイテレーション(iteration)において、第２ＡＤＣスライス２０８がアナログ入力信号２０４の次のサンプリングを行う時点を較正することができる。上記の位相調整により、それ以降のアナログ入力信号２０４のサンプリング時点も同様に調整することができ、係る調整は、タイムインターリーブＡＤＣ回路２００の較正において追加の位相調整が必要である間は引き続き行われる。また、例示的な実施態様の動作では、遅延レジスタ２２６は、サンプリング時間調整信号をＡＤＣクロックサイクルごとに第１、第２、第３のＡＤＣスライス（２０６、２０８、２１０）のうちの少なくとも１つに送るので、第２ＡＤＣスライス２０８が順次に行うアナログ入力信号２０４の各サンプリング時間も、必要であれば、そのように調整することができる。実施態様（図示せず）によっては、遅延レジスタ２２６によるサンプリング時間調整信号の送出は、ＡＤＣサンプリングの１クロックサイクルにつき一度の間隔で行わなくてもよい。送出間隔は、限定するものではないが、例えば、ＡＤＣサンプリングの１クロックサイクルごとに２回以上でもよく、ＡＤＣサンプリングの１クロックサイクルごとに１回よりも少なくてもよい。
【００３４】
さらに、例示的な実施態様の動作では、較正中のアナログ入力信号２０４における一連の離散サンプリング点に対する３点較正法の処理が完了すると、第１レジスタ２１２、第２レジスタ２１４、及び第３レジスタ２１６の内容、即ち、格納されたデジタルデータは、タイムインターリーブＡＤＣ回路２００で実行されるすぐ次の較正処理において自動的に上書きされる。実施態様（図示せず）によっては、第１レジスタ２１２、第２レジスタ２１４、及び第３レジスタ２１６のうちの少なくとも１つは、対応する第１ＡＤＣスライス２０６、第２ＡＤＣスライス２０８、又は第３ＡＤＣスライス２１０によりサンプリングされ且つ変換された値を複数格納してもよい。そのような実施態様では、係る複数のサンプリング値は、所定の期間あるいはタイムインターリーブＡＤＣ回路２００が所定回数の較正処理を行う間、そのレジスタに保持するとしてもよく、これによって、より高次の勾配推定を行うことでき、有利である。３点較正法を用いるタイムインターリーブＡＤＣ回路２００によれば、ＳＥＥ、特にＳＥＵのおそれが強い動作条件下でも、高速及び高分解能タイプのＡＤＣに関し、較正の収束軌跡を確実に得ることができ、また誤差拡散を低減することができる。
【００３５】
図３は、制限ウォッチドッグ２点較正法（clamped watchdog two point calibration method）を実施する例示的なタイムインターリーブＡＤＣ回路３００を示す概念図である。例示的な実施態様では、タイムインターリーブＡＤＣ回路３００は、第２群の複数のＡＤＣスライス３０２を含む。第２群の複数のＡＤＣスライス３０２における各ＡＤＣスライス３０２は、アナログ入力信号２０４を離散的に順次サンプリングするよう構成されている。アナログ入力信号には、限定するものではないが、例えば正弦波入力信号１００（図示せず）のように、時間に伴って変化する電圧レベルの連続信号が含まれる。第２群の複数のＡＤＣスライス３０２における各ＡＤＣスライス３０２は、さらに、アナログ入力信号２０４を所定のサンプリング周波数でサンプリングし、これをデジタル変換した値を出力するよう構成されている。また、例示的な実施態様では、第２群の複数のＡＤＣスライス３０２における各ＡＤＣスライス３０２は、同一のサンプリング周波数でアナログ入力信号２０４をサンプリングする。実施態様（図示せず）によっては、第２群の複数のＡＤＣスライス３０２におけるＡＤＣスライス３０２は、非同一の周波数でアナログ入力信号２０４をサンプリングする。一実施態様では、図３に示される２つのＡＤＣスライス３０２において、両ＡＤＣスライス３０２のサンプリング周波数は同じである。別の実施態様では、図３に示される２つのＡＤＣスライス３０２において、各ＡＤＣスライス３０２のサンプリング周波数が異なる。
【００３６】
また、例示的な実施態様によっては、タイムインターリーブＡＤＣ回路３００は、ある時間尺度（図示せず）で実質的に等しい時間間隔の一連の点で、アナログ入力信号２０４をサンプリングする。たとえば、第１ＡＤＣスライス３０４は、アナログ入力信号２０４を、第１時点、即ち（ｋ−１）においてサンプリングし、第２ＡＤＣスライス３０６は、第２時点、即ちｋにおいてアナログ入力信号２０４をサンプリングする。第１ＡＤＣスライス３０４には第１レジスタ３０８が接続されており、第１ＡＤＣスライス３０４によりサンプリング及びデジタル変換された値は、このレジスタに送られ、格納される。第２ＡＤＣスライス３０６には第２レジスタ３１０が接続されており、第２ＡＤＣスライス３０６によりサンプリング及びデジタル変換された値は、このレジスタに送られ、格納される。
【００３７】
さらに、例示的な実施態様では、タイムインターリーブＡＤＣ回路３００は、基準ＡＤＣスライス２１８を含む。基準ＡＤＣスライス２１８は、アナログ入力信号２０４をサンプリングし、デジタルで表した所定の基準値を出力するよう構成されている。この基準値は、後述するように、タイムインターリーブＡＤＣ回路３００を較正する目的で、誤差値を算出するのに用いられる。基準ＡＤＣスライス２１８には基準レジスタ２２０が接続されており、上記の基準値はこのレジスタに送られ、格納される。また、タイムインターリーブＡＤＣ回路３００は、複数の演算回路素子も含む。複数の演算回路素子は、第２群の複数の加算器２２２（２２２Ｄ〜２２２Ｆ）を含む。これらの加算器は、それぞれ、第１レジスタ３０８及び第２レジスタ３１０に格納された第１及び第２のサンプルＡＤＣ出力信号の値（即ち、第１及び第２の値）及び基準レジスタ２２０に格納された基準値の加算及び減算を行うよう構成されている。つまり、加算器（２２２Ｄ〜２２２Ｆ）は、第１及び第２ＡＤＣスライス（３０４及び３０６）並びに基準ＡＤＣスライス２１８によりサンプリングされた値の和及び差を算出する。例示的な実施態様では、上述の第１の値、第２の値、及び基準値は、第１レジスタ３０８、第２レジスタ３１０、及び基準レジスタ２２０のうちの少なくとも１つにデータとして格納されており、離散的にサンプリングされた一連の時点におけるアナログ入力信号２０４のアナログ値を表す。実施態様（図示せず）によっては、上述のＡＤＣ出力信号は、第１レジスタ３０８、第２レジスタ３１０、及び基準レジスタ２２０のうちの少なくとも１つに格納されたデータの値を表すものではなく、限定するものではないが、演算によってさらに変換及び／又は調整された値を表すものであってもよい。係る演算は、タイムインターリーブＡＤＣ回路３００において、メモリに格納したソフトウェア命令を１つ又は複数のプロセッサ（図示せず）で実行することで実現されてもよい。
【００３８】
さらに、例示的な実施態様では、第２群の複数の加算器２２２は、第１加算器２２２Ｄ、第２加算器２２２Ｅ、及び第３加算器２２２Ｆを含む。第１加算器２２２Ｄは、第１レジスタ３０８と第２レジスタ３１０との間で、この両者に接続されている。加算器２２２Ｄの第１加算器出力信号は、図３にｄＹ／ｄｔとして示す時間微分近似値（即ち、第１サンプリング時点に対する第２サンプリング時点での時間微分近似値）を表すデジタル信号である。第１加算器２２２Ｄは、第１ＡＤＣスライス３０４が時間（ｋ−１）においてサンプリングしたアナログ入力信号２０４を表すデジタル値（たとえばサンプリングされたアナログ電圧値Ｙ［ｋ−１］）を、第２ＡＤＣスライス３０６が時間ｋにおいてサンプリングしたアナログ入力信号２０４を表すデジタル値（Ｙ［ｋ］）から差し引くことにより、ｄＹ／ｄｔの近似値を決定すなわち算出する。したがって、第１加算器出力信号は、ｄＹ／ｄｔの近似値を下記のように表す。
【数８】
2017153075.tif 000010
第２加算器２２２Ｅは、第２レジスタ３１０と基準レジスタ２２０との間で、この両者に接続されている。第２加算器２２２Ｅの第２加算器出力信号は、時間ｋにおける誤差値（図３に示す「Ｅｒｒｏｒ［ｋ］」）を表すデジタル信号である。第２加算器２２２Ｅは、第２ＡＤＣスライス３０６により時間ｋにおいてサンプリングされたアナログ入力信号２０４を表すデジタル値（Ｙ［ｋ］）を、基準ＡＤＣスライス２１８の出力を表すデジタル値（Ｙ［ｒｅｆ］）から差し引くことにより、Ｅｒｒｏｒを算出する。したがって、第２加算器出力信号は、時間ｋにおけるＥｒｒｏｒを下記のように表す。
【数９】
2017153075.tif 000011
【００３９】
加えて、例示的な実施態様では、タイムインターリーブＡＤＣ回路３００が有する複数の演算回路素子には、乗算器２２４も含まれる。乗算器２２４の乗算器出力は、ＥｒｒｏｒとｄＹ／ｄｔ近似値との積を表すデジタル信号である。第３加算器２２２Ｆは、乗算器２２４と遅延リセットレジスタ３１２の出力端３１１との間で、この両者に接続されている。第３加算器２２２Ｆ第３加算器出力信号は、遅延リセットレジスタ３１２の入力端３１３に送られ、少なくとも１クロックサイクルの間、保持される。タイムインターリーブＡＤＣ回路３００は、比較器３１４及び閾値レジスタ３１６も含む。遅延リセットレジスタ３１２の出力端３１１は、比較器３１４の第１入力端３１８に接続されている。閾値レジスタ３１６の出力端は、比較器３１４の第２入力端３１９に接続されている。比較器３１４の比較器出力端３２０は、遅延リセットレジスタ３１２のリセット入力端３２１に接続されている。
【００４０】
例示的な実施態様の動作では、第１ＡＤＣスライス３０４及び第２ＡＤＣスライス３０６は、それぞれ第１レジスタ３０８及び第２レジスタ３１０を用いて、時間（ｋ−１）及び時間ｋにおいてサンプリングしたアナログ入力信号２０４をデジタル変換した値を保持する。時間（ｋ−１）及び時間ｋにおいてサンプリングした値を保持していることにより、タイムインターリーブＡＤＣ回路３００において、ｄＹ／ｄｔの近似値とＥｒｒｏｒの値とを決定すなわち算出することが可能になる。また、例示的な実施態様の動作では、タイムインターリーブＡＤＣ回路３００は、所定の、即ち、ユーザが定義した制限値（clamp value）をデータとして閾値レジスタ３１６に記憶する。この制限値は、遅延リセットレジスタ３１２に保持されるデータの蓄積値に対する最大許容値、即ち、位相調整係数の上限値である。遅延リセットレジスタ３１２は、その蓄積値を比較器３１４に出力する。比較器３１４は、蓄積値を制限値と比較する。比較器３１４は、比較機能に基づき、蓄積値が制限値と等しいか制限値を超える場合には（いずれにするかはユーザが設定する比較器３１４の構成に依存する）、リセット信号３２２を遅延リセットレジスタ３１２のリセット入力端３２１に送出する。
【００４１】
また、例示的な実施態様の動作では、遅延リセットレジスタ３１２がリセット信号３２２を受け取ると、遅延リセットレジスタ３１２に記憶された蓄積値がリセットされ（即ち、ゼロ、又はその他の適切な既知の値にリセットされ）、ゼロ又はその既知の値から蓄積が再開され、その蓄積値が再び制限値と等しいか、これを超える状態になるまで継続される。あくまでも例として、タイムインターリーブＡＤＣ回路３００のユーザによって制限値が５０に設定されているとする。この場合、蓄積値が５０に等しくなると、比較器３１４はリセット信号３２２を、遅延リセットレジスタ３１２のリセット入力端３２１に送出する。別の実施態様（図示せず）では、蓄積値が５０に等しくなったときではなく、５０より大きい値になったときに、ゼロにリセットされる。このように、タイムインターリーブＡＤＣ回路は、制限付き、即ち、「ウォッチドッグ」リセット較正方式の一部としてのリセット機能を実現する。
【００４２】
また、例示的な実施態様の動作では、遅延リセットレジスタ３１２は、サンプリング時間調整信号を生成し、出力端３１１を介して送出する。つまり、遅延リセットレジスタ３１２は、タイムインターリーブＡＤＣ回路３００が下記の演算処理を行って、アナログ入力信号２０４の次のサンプリング時間ｋ、即ち、位相を調整することを可能にする。この演算処理は、第１、第２、及び第３の加算器（２２２Ｄ、２２２Ｅ、２２２Ｆ）、乗算器２２４、及び遅延リセットレジスタ３１２により実現される。あるいは、メモリに格納され、タイムインターリーブＡＤＣ回路３００に含まれる少なくとも１つのプロセッサにより実行されるソフトウェアベースの命令として実現される。
【数１０】
2017153075.tif 000012
したがって、サンプリング時間調整信号を用いることにより、タイムインターリーブＡＤＣ回路３００は、「ラウンドロビン」を非限定的な例として含む巡回式サンプリング時間方式における次のイテレーションにおいて、第２ＡＤＣスライス３０６がアナログ入力信号２０４の次のサンプリングを行う時点を較正することができる。上記の位相調整により、それ以降のアナログ入力信号２０４のサンプリング時点も同様に調整することができ、係る調整は、タイムインターリーブＡＤＣ回路３００の較正において追加の位相調整が必要である間は引き続き行われる。また、例示的な実施態様の動作では、遅延リセットレジスタ３１２は、サンプリング時間調整信号をＡＤＣクロックサイクルごとに第１及び第２のＡＤＣスライス（３０４、３０６）のうちの少なくとも１つに送るので、第２ＡＤＣスライス３０６が順次に行うアナログ入力信号２０４の各サンプリング時間も、必要であれば、そのように調整することができる。実施態様（図示せず）によっては、遅延リセットレジスタ３１２によるサンプリング時間調整信号の送出は、ＡＤＣサンプリングの１クロックサイクルにつき一度の間隔で行わなくてもよい。送出間隔は、限定するものではないが、例えば、ＡＤＣサンプリングの１クロックサイクルごとに２回以上でもよく、ＡＤＣサンプリングの１クロックサイクルごとに１回よりも少なくてもよい。
【００４３】
さらに、例示的な実施態様の動作では、較正中のアナログ入力信号２０４における一連の離散サンプリング点に対する２点較正法の処理が完了すると、第１レジスタ３０８及び第２レジスタ３１０の内容、即ち、格納されたデジタルデータは、タイムインターリーブＡＤＣ回路３００で実行されるすぐ次の較正処理において自動的に上書きされる。実施態様（図示せず）によっては、第１レジスタ３０８及び第２レジスタ３１０のうちの少なくとも１つは、対応する第１ＡＤＣスライス３０４又は第２ＡＤＣスライス３０６によりサンプリングされ且つ変換された値を複数格納してもよい。そのような実施態様では、係る複数のサンプリング値は、所定の期間あるいはタイムインターリーブＡＤＣ回路３００が所定回数の較正処理を行う間、そのレジスタに保持するとしてもよい。上述した制限付き、即ち「ウォッチドッグ」リセット較正方式を用いるタイムインターリーブＡＤＣ回路３００によれば、「ラウンドロビン」方式や「補助スライス」方式の２点較正法を非限定的な例として含む２点較正法が改善され、ＳＥＥ、特にＳＥＵにより生じるような、放射線による悪影響に対する耐性が向上する。
【００４４】
図４は、制限付きの３点較正法を実施する例示的なタイムインターリーブＡＤＣ回路４００を示す概念図である。例示的な実施態様では、タイムインターリーブＡＤＣ回路４００は、第１群の複数のＡＤＣスライス２０２、第１レジスタ２１２、第２レジスタ２１４、第３レジスタ２１６、基準ＡＤＣスライス２１８、及び基準レジスタ２２０を含み、これらはすべて、タイムインターリーブＡＤＣ回路４００での利用に合わせて、図２を参照して上述したように、接続及び構成されている。また、タイムインターリーブＡＤＣ回路４００は、複数の演算回路素子を含む。複数の演算回路素子は、第１群の複数の加算器２２２（２２２Ａ〜２２２Ｃ）及び乗算器２２４を含む。これらはすべて、タイムインターリーブＡＤＣ回路４００での利用に合わせて、図２を参照して上述したように接続及び構成されている。例示的な実施態様では、第１加算器２２２Ａからの第１加算器出力は、図２を参照して上述したようにｄＹ／ｄｔ近似値を表すデジタル信号である。また、第２加算器２２２Ｂからの第２加算器出力はＥｒｒｏｒの値を表し、乗算器２２４からの乗算器出力は、Ｅｒｒｏｒの値とｄＹ／ｄｔの近似値との積を表すデジタル信号であり、これらも図２を参照して上述したものである。
【００４５】
また、例示的な実施態様では、タイムインターリーブＡＤＣ回路４００は、遅延リセットレジスタ３１２の入力端３１３に接続された第３加算器２２２Ｃも含む。遅延リセットレジスタ３１２は、リセット入力端３２１を有する。また、図３を参照して上述したように、遅延リセットレジスタ３１２の出力端３１１は、比較器３１４の第１入力端３１８に接続されている。閾値レジスタ３１６は、比較器３１４の第２入力端３１９に接続されており、比較器出力端３２０は、リセット入力端３２１に接続されており、これらも、図３を参照して上述した通りである。
【００４６】
例示的な実施態様の動作では、タイムインターリーブＡＤＣ回路４００は、第３レジスタ２１６、即ち追加のレジスタを有している。当該レジスタは、時間（ｋ＋１）において第３ＡＤＣスライス２１０がサンプリングした第３の値をデジタル変換した値を保持する。この値は、後に較正の目的で行う演算処理に用いられる。また、例示的な実施態様の動作では、第２レジスタ２１４に加えて第３レジスタ２１６が備えられていることにより、タイムインターリーブＡＤＣ回路４００において、３点較正法を、たとえば「ラウンドロビン」等の巡回式サンプリング時間方式に基づいて行うことが可能になる。
【００４７】
また、例示的な実施態様の動作では、基準ＡＤＣスライス２１８、第１ＡＤＣスライス２０６、第２ＡＤＣスライス２０８、第３ＡＤＣスライス２１０は、それぞれのレジスタ（２２０、２１２、２１４、及び２１６）を用いて、Ｙ［ｒｅｆ］の値及び時間（ｋ−１）、ｋ、（ｋ＋１）それぞれにおいてサンプリングされたアナログ入力信号２０４を表すデジタル変換値を保持する。基準値Ｙ［ｒｅｆ］、並びに時間（ｋ−１）、時間ｋ、時間（ｋ＋１）においてサンプリングされた値を格納していることにより、タイムインターリーブＡＤＣ回路４００は、ｄＹ／ｄｔの近似値とＥｒｒｏｒ値とを決定即ち算出することができる。また、例示的な実施態様の動作では、タイムインターリーブＡＤＣ回路４００は、所定の、即ち、ユーザが定義した制限値をデータとして閾値レジスタ３１６に記憶する。制限値は、遅延リセットレジスタ３１２に保持されるデータの蓄積値に対する最大許容値、即ち、位相調整係数の上限値である。遅延リセットレジスタ３１２は、その蓄積値を比較器３１４に出力する。比較器３１４は、蓄積値を制限値と比較する。比較器３１４は、比較機能を利用して、蓄積値が制限値と等しいか制限値を超える場合には（いずれにするかはユーザが設定する比較器３１４の構成に依存する）、リセット信号３２２を遅延リセットレジスタ３１２のリセット入力端３２１に送出する。
【００４８】
また、例示的な実施態様の動作では、遅延リセットレジスタ３１２がリセット信号３２２を受け取ると、遅延リセットレジスタ３１２の蓄積値がリセットされ（即ち、ゼロ、又はその他の適切な既知の値にリセットされ）、ゼロ又はその既知の値から蓄積が再開され、蓄積値が再び制限値と等しいか、これを超える状態になるまで継続される。あくまでも例として、タイムインターリーブＡＤＣ回路４００のユーザによって制限値が５０に設定されているとする。この場合、蓄積値が５０に等しくなると、比較器３１４はリセット信号３２２を、遅延リセットレジスタ３１２のリセット入力端３２１に送出する。別の実施態様（図示せず）では、蓄積値が５０に等しくなったときではなく、５０より大きい値になったときに、その値がゼロにリセットされる。このように、タイムインターリーブＡＤＣ回路は、制限付き、即ち、「ウォッチドッグ」リセット較正方式の一部としてのリセット機能を実現する。
【００４９】
また、例示的な実施態様の動作では、遅延リセットレジスタ３１２は、サンプリング時間調整信号を生成し、出力端３１１を介して送出する。つまり、遅延リセットレジスタ３１２は、タイムインターリーブＡＤＣ回路４００が下記の演算処理を行って、アナログ入力信号２０４の次のサンプリング時間ｋ、即ち、位相を調整することを可能にする。この演算処理は、第１、第２、及び第３の加算器（２２２Ａ〜２２２Ｃ）、乗算器２２４、及び遅延リセットレジスタ３１２により実現される。あるいは、メモリに格納され、タイムインターリーブＡＤＣ回路４００に含まれる少なくとも１つのプロセッサにより実行されるソフトウェアベースの命令として実現される。
【数１１】
2017153075.tif 000013
したがって、サンプリング時間調整信号を用いることにより、タイムインターリーブＡＤＣ回路４００は、「ラウンドロビン」を非限定的な例として含む巡回式サンプリング時間方式における次のイテレーションにおいて、第２ＡＤＣスライス２０８がアナログ入力信号２０４の次のサンプリングを行う時点を較正することができる。上記の位相調整により、それ以降のアナログ入力信号２０４のサンプリング時点も同様に調整することができ、係る調整は、タイムインターリーブＡＤＣ回路４００の較正において追加の位相調整が必要である間は引き続き行われる。また、例示的な実施態様の動作では、遅延リセットレジスタ３１２は、サンプリング時間調整信号をＡＤＣクロックサイクルごとに第１、第２、第３のＡＤＣスライス（２０６、２０８、２１０）のうちの少なくとも１つに送るので、第２ＡＤＣスライス２０８が順次に行うアナログ入力信号２０４の各サンプリング時間も、必要であれば、そのように調整することができる。実施態様（図示せず）によっては、遅延リセットレジスタ３１２によるサンプリング時間調整信号の送出は、ＡＤＣサンプリングの１クロックサイクルにつき一度の間隔で行わなくてもよい。送出間隔は、限定するものではないが、例えば、ＡＤＣサンプリングの１クロックサイクルごとに２回以上でもよく、ＡＤＣサンプリングの１クロックサイクルごとに１回よりも少なくてもよい。
【００５０】
さらに、例示的な実施態様の動作では、較正中のアナログ入力信号２０４における一連の離散サンプリング点に対する３点較正法の処理が完了すると、第１レジスタ２１２、第２レジスタ２１４、及び第３レジスタ２１６の内容、即ち、格納されたデジタルデータは、タイムインターリーブＡＤＣ回路４００で実行されるすぐ次の較正処理において自動的に上書きされる。実施態様（図示せず）によっては、第１レジスタ２１２、第２レジスタ２１４、及び第３レジスタ２１６のうちの少なくとも１つは、対応する第１ＡＤＣスライス２０６、第２ＡＤＣスライス２０８、又は第３ＡＤＣスライス２１０によりサンプリングされ且つ変換された値を複数格納してもよい。そのような実施態様では、係る複数のサンプリング値は、所定の期間あるいはタイムインターリーブＡＤＣ回路４００が所定回数の較正処理を行う間、そのレジスタに保持するとしてもよく、これによって、より高次の勾配推定を行うことでき、有利である。上述した制限付き、即ち「ウォッチドッグ」リセット較正方式による３点較正法を用いるタイムインターリーブＡＤＣ回路４００によれば、「ラウンドロビン」方式や「補助スライス」方式の３点較正法を非限定的な例に含め、タイムインターリーブＡＤＣ回路の較正が必要となる用途におけるフレキシビリティが向上するとともに、ＳＥＥ、特にＳＥＵより生じうる、放射線による悪影響に対する耐性が向上する。
【００５１】
図５は、図１〜図３に示す上述の２点較正法、制限付き２点較正法、および３点較正法における位相調整係数とサンプル時間との関係を例示的にシミュレーションしたグラフ５００である。例示的なシミュレーションのグラフ５００では、第１データセット５０２は、図１を参照して上述したように、５００フェムト秒（ｆｓ）間隔の遅延ロックループ（ＤＬＬ）で２点較正法を用いるタイムインターリーブＡＤＣ回路における位相較正係数とサンプリング時間との関係を表している。約７０００サンプルに相当する時間経過後に、模擬的なＳＥＵ５０３が（レジスタの符号の反転という形式で）模擬較正エンジン（calibration engine simulation）に導入されると、第１データセット５０２の位相調整係数は、ゼロから急に増加して、およそ１５，０００サンプル時間において約８０に達している。第１データセット５０２の位相調整係数は、１５，０００サンプル時間から指数関数的に拡散しはじめ、およそ４２，０００サンプル時間において約３６０に達している。第１データセット５０２の位相調整係数は、４２，０００サンプル時間から概ね直線的に増加し続けて、約６５，０００サンプル時間で約３８０に達している。位相較正レジスタは、その後は、正しい値であるゼロ近傍の値に回復されないままである。
【００５２】
第２データセット５０４は、図１を参照して上述したように、５０ｆｓ間隔のＤＬＬで２点較正法を用いるタイムインターリーブＡＤＣ回路のサンプル時間毎の位相較正係数を表している。約７０００サンプル時間経過後に、模擬的なＳＥＵ５０３が模擬較正エンジンに導入されると、第２データセット５０４の位相調整係数は、ゼロから対数的に緩やかに増加して、おおよそ１７，５００サンプル時間において約１５に達している。第２データセット５０４の位相調整係数は、１７，５００サンプル時間から概ね直線的に漸減し、約５０，０００サンプル時間においてほぼゼロに戻っている。予想通り、第２データセット５０４では、相対的に粗いＤＬＬ間隔を用いた第１データセット５０２に比べて性能改善が認められる。
【００５３】
第３データセット５０６は、図３を参照して上述したように、５００ｆｓ間隔のＤＬＬで例示的な制限付き２点較正法を用いる例示的なタイムインターリーブＡＤＣ回路における位相較正係数とサンプリング時間との関係を表しており、閾値レジスタ３１６の制限レベルは、５０に設定されている。約７０００サンプル時間経過後に、模擬的なＳＥＵ５０３が模擬較正エンジンに導入されると、第３データセット５０６の位相調整係数は、約１０，０００サンプル時間において、ゼロから急に５０まで増加している。第３データセット５０６の位相調整係数は、１０，０００サンプル時間において即座にゼロにリセットされ、その後、２回目の増加を示しているが、そのピークは約４５であって、リセット動作がトリガされることはない。その後は、概ね直線的に漸減し、約５０，０００サンプル時間において、ほぼゼロに戻っている。第３データセット５０６では、制限付き２点較正法を実施したことにより、第１データセット５０２に比べて大幅な性能改善が認められる。特に、この改善は、例えばＤＬＬにおける回路の計算量やコストを大幅に増加させることなく達成されるものである。
【００５４】
第４データセット５０８は、図２を参照して上述したように、５００ｆｓ間隔のＤＬＬで例示的な３点較正法を用いる例示的なタイムインターリーブＡＤＣ回路における位相較正係数とサンプリング時間との関係を表している。約７０００サンプル時間後に、重イオンの衝突による模擬的なＳＥＵ５０３が模擬較正エンジンに導入されると、第４データセット５０８の位相調整係数は概ね直線的に微減して、およそ１１，５００サンプル時間において、約−１５になっている。第４データセット５０８の位相調整係数は、１１，５００サンプル時間から、概ね直線的に増加して速やかに回復し、約１５，０００サンプル時間においてほぼゼロに戻っている。第４データセット５０８では、３点較正法を実施したことにより、第１データセット５０２及び第２データセット５０４に比べて、さらには、第３データセット５０６に比べても、大幅な性能改善が認められる。特に、この改善は、回路の計算量やコストを大幅に増加させることなく、単に、レジスタを１つ、つまり第３レジスタ２１６を追加するだけで達成されるものである。
【００５５】
第５データセット５１０は、図２を参照して上述したように、５０ｆｓ間隔の微調整ＤＬＬで例示的な３点較正法を用いる例示的なタイムインターリーブＡＤＣ回路における位相較正係数とサンプリング時間との関係を表している。約７０００サンプル時間経過後に、模擬的なＳＥＵ５０３が模擬較正エンジンに導入されると、第５データセット５１０の位相調整係数は、ほぼゼロから減少し、約１５，０００サンプル時間において約−５になっているが、これは無視してよい程度のものに過ぎない。第５データセット５１０の位相調整係数は、１５，０００サンプル時間から速やかに回復し始め、２３，０００サンプル時間においてほぼゼロに戻っている。第５データセット５１０では、５０ｆｓ間隔のＤＤＬを実施しており、このこと自体が複雑さやコストは高くなるものの有利であることに加えて、３点較正法を組み合わせて実施したことので、第１データセット５０２、第２データセット５０４、及び第３データセット５０６に比べて大幅な性能改善が認められる。
【００５６】
図６は、図１〜図３に示す上述の２点較正法、制限付き２点較正法、３点較正法について、有効ビット数（ＥＮＯＢ）で評価したＡＤＣ分解能と、インターリーブされるサンプルの数との関係を例示的にシミュレーションしたグラフ６００である。例示的なシミュレーションのグラフ６００では、第６データセット６０２は、図１を参照して上述したように、５００ｆｓ間隔のＤＬＬで２点較正法を用いるタイムインターリーブＡＤＣ回路におけるＥＮＯＢとインターリーブされるサンプルの個数との関係を表している。サンプル数が約２００，０００個になった時点で、模擬的なＳＥＵ６０４が模擬較正エンジンに導入されると、その後の残りのシミュレーション期間を通じて、ＥＮＯＢは、最小約１．５ビットと最大約４ビットとの間で周期的に変化する。このタイムインターリーブＡＤＣでは、次のハードリセットを実行しない限り、ＥＮＯＢが９ビット以上の性能に回復することはない。
【００５７】
第７データセット６０６は、図１を参照して上述したように、５０ｆｓ間隔のＤＬＬで２点較正法を用いるタイムインターリーブＡＤＣ回路におけるＥＮＯＢとインターリーブされるサンプルの個数との関係を表している。サンプル数約２００，０００個で、模擬的なＳＥＵ６０４が模擬較正エンジンに導入されると、その後、ＥＮＯＢは対数的に増加して、サンプル数約３，５００，０００個で約９ビットに達している。サンプル数が約３，５００，０００個になった後は、第７データセット６０６は、シミュレーション終了までの期間を通じてゆっくりと指数関数的に安定し、約１０．５ビットに達している。
【００５８】
第８データセット６０８は、図３を参照して上述したように、５００ｆｓ間隔のＤＬＬで例示的な制限付き２点較正法を用いる例示的なタイムインターリーブＡＤＣ回路におけるＥＮＯＢとインターリーブされるサンプルの個数との関係を表している。サンプル数約２００，０００個で、模擬的なＳＥＵ６０４が模擬較正エンジンに導入されると、ＥＮＯＢは、その後ほぼ対数的に増加して、サンプル数約１，３００，０００個で約７ビットに達している。サンプル数が約１，３００，０００個になった後は、第８データセット６０８は、シミュレーション終了までの期間を通じて直線的に増加して、７．５ビットに達している。第８データセット６０８では、制限付き２点較正法を実施したことにより、同等に粗い間隔のＤＬＬを用いた第６データセット６０２に比べて性能改善が認められ、特に、ＳＥＵ導入後のＥＮＯＢの非拡散的な挙動が達成されている。特に、この改善は、回路の計算量やコストを大幅に増加させることなく達成される。
【００５９】
第９データセット６１０は、図２を参照して上述したように、５００ｆｓ間隔のＤＬＬで例示的な３点較正法を用いる例示的なタイムインターリーブＡＤＣ回路におけるＥＮＯＢとインターリーブされるサンプルの個数との関係を表している。サンプル数約２００，０００個で、模擬的なＳＥＵ６０４が模擬較正エンジンに導入されると、ＥＮＯＢは、その後、対数的に増加して、サンプル数約２，０００，０００個で約８．３ビットに達している。サンプル数が約２，０００，０００個になった後は、第９データセット６１０は、シミュレーション終了までの期間を通じて直線的にゆっくりと増加して、９ビットに達している。第９データセット６１０では、３点較正法の採用を実施したことにより、第６データセット６０２に比べて、大幅な性能改善が認められ、特に、ＳＥＵ導入後の挙動が非拡散的であることや、最終ＥＮＯＢレベルの高さが得られる。特に、この改善は、回路の計算量やコストを大幅に増加させることなく、単に、レジスタを１つ、つまり図２を参照して上述したように、第３レジスタ２１６を追加するだけで達成できる。
【００６０】
第１０データセット６１２は、図２を参照して上述したように、５０ｆｓ間隔の微調整ＤＬＬで例示的な３点較正法を用いる例示的なタイムインターリーブＡＤＣ回路におけるＥＮＯＢとインターリーブされるサンプルの個数との関係を表している。サンプル数約２００，０００個で、模擬的なＳＥＵ６０４が模擬較正エンジンに導入されると、ＥＮＯＢは、その後、対数的に増加して、サンプル数約８，０００，０００個で約１１．３ビットに収束する。第１０データセット６１２では、５０ｆｓ間隔のＤＬＬを実施しており、このこと自体が複雑さやコストは高くなるものの有利であることに加えて、３点較正法を組み合わせて実施したことにより、第６データセット６０２及び第７データセット６０６に比べて、大幅な性能改善が認められ、特にＡＤＣの分解能において大幅な性能改善が認められる。特に、この効果は、より間隔の粗いＤＬＬにおいても、レジスタを１つ、即ち第３レジスタ２１６（図示せず）を追加するだけで達成される。よって、疎調整ＤＬＬと微調整ＤＬＬのいずれのタイムインターリーブＡＤＣ回路においても、制限付き２点較正法あるいは３点較正法を用いることによって、性能、ＳＥＵからの回復速度、システムそのものの最終的な機能性（即ち、非拡散性）が向上する。
【００６１】
さらに、本開示は以下の付記による例を包含するものとする。
【００６２】
付記１．アナログ入力信号をサンプリングし、一連の第１、第２、第３のサンプリング時点における前記アナログ入力信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１、第２、第３のＡＤＣスライスと；前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも１つの基準ＡＤＣスライスと；前記第１、第２、第３のＡＤＣスライスにそれぞれ接続されていると共に、前記第１、第２、第３の値をそれぞれ格納するよう構成された第１、第２、第３のレジスタと；前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと；入力端及び出力端を有すると共に、サンプリング時間調整信号を生成するよう構成されており、前記サンプリング時間調整信号は、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである遅延レジスタと；前記入力端、前記出力端、前記第１、第２、第３のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成された複数の演算回路素子と；を含む、アナログ−デジタル変換器ＡＤＣ回路。
【００６３】
付記２．前記複数の演算回路素子は、第１加算器、第２加算器、第３加算器、及び乗算器を含み；前記第１加算器は、前記第１レジスタと前記第３レジスタとの間で、この両者に接続されており、前記第１加算器は、さらに、前記乗算器に接続されており；前記第２加算器は、前記第２レジスタと前記基準レジスタとの間で、この両者に接続されており、前記第２加算器は、さらに、前記乗算器に接続されており；前記乗算器は、前記第１加算器と前記第２加算器との間で、この両者に接続されており、前記乗算器は、さらに、前記第３加算器に接続されており；前記第３加算器は、前記乗算器と前記入力端との間で、この両者に接続されている、付記１に記載のＡＤＣ回路。
【００６４】
付記３．前記第１加算器は、前記第３の値と前記第１の値との第１差分を算出するよう構成されており、前記第１差分の値は、前記時間微分近似値を表すものであり、前記第１加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており；前記第２加算器は、前記基準値と前記第２の値との第２差分を算出するよう構成されており、前記第２差分の値は、前記誤差値を表すものであり、前記第２加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており；前記乗算器は、前記第１差分と前記第２差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第３加算器に送出するよう構成されており；前記第３加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第３加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、付記２に記載のＡＤＣ回路。
【００６５】
付記４．前記第３加算器は、さらに、「現サンプリング時点の較正用の位相調整係数」と「ゲイン値、前記時間微分近似値および前記誤差値の積」との和を算出するよう構成されており、この和は、前記サンプリング時間調整信号の値を表すものであり；前記遅延レジスタは、さらに、前記ゲイン値を格納すると共に、前記サンプリング時間調整信号を前記第２ＡＤＣスライスに送出して、サンプリング位相の不一致誤差を低減するよう構成されている、付記３に記載のＡＤＣ回路。
【００６６】
付記５．アナログ−デジタル変換器ＡＤＣの較正方法であって、少なくとも第１、第２、第３のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることと；少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることと；一連の第１、第２、第３のサンプリング時点における前記アナログ信号の第１、第２、第３の値をそれぞれ表す第１、第２、第３のデジタル変換信号を、前記第１、第２、第３のＡＤＣスライスにより送出することと；誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することと；前記第１、第２、第３のＡＤＣスライスにそれぞれ接続された第１、第２、第３のレジスタにより、前記第１、第２、第３の値をそれぞれ格納することと；前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することと；複数の演算回路素子により、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと；前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと；前記複数の演算回路素子に接続された遅延レジスタにより、前記サンプリング時間調整信号の値を格納することと；前記遅延レジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも１サイクル遅延させることと；前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することと；前記第２ＡＤＣスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することと、を含む方法。
【００６７】
付記６．前記複数の演算回路素子は、第１、第２、第３の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記３の値と前記第１の値との第１差分の値を前記第１加算器により算出することと；前記誤差値を表すものとして、前記基準値と前記第２の値との第２差分の値を前記第２加算器により算出することと；前記サンプリング時間調整信号の値を表すものとして、前記第１差分と前記第２差分との積の値を前記加算器により算出することと；前記積と前記サンプリング時間調整信号の値との和の値を、前記第３加算器により算出することと、を含む、付記５に記載の方法。
【００６８】
付記７．前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第１差分の値及び前記第２差分の値を、前記加算器に送出することと；前記積の値を前記第３加算器に送出することと；前記和の値を前記遅延レジスタに送出することと、を含む、付記６に記載の方法。
【００６９】
付記８．前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延レジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第２ＡＤＣスライス及び前記第３加算器の両方に前記サンプリング時間調整信号を送出することを含む、付記７に記載の方法。
【００７０】
付記９．アナログ入力信号をサンプリングし、一連の第１及び第２のサンプリング時点における前記アナログ入力信号の第１及び第２の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１及び第２のＡＤＣスライスと；前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも１つの基準ＡＤＣスライスと；前記第１及び第２のＡＤＣスライスにそれぞれ接続されていると共に、前記第１及び第２の値をそれぞれ格納するよう構成された第１及び第２のレジスタと；前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと；入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成されており、前記サンプリング時間調整信号は、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである遅延リセットレジスタと；前記リセット入力端に接続された比較器出力端、前記出力端に接続された第１入力端、及び第２入力端を有する比較器と；前記第２入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタと；複数の演算回路素子と；を含むアナログ−デジタル変換器ＡＤＣ回路であって、前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較し、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されており、前記複数の演算回路素子は、前記入力端、前記出力端、前記第１及び第２のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第２及び第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成されている、アナログ−デジタル変換器ＡＤＣ回路。
【００７１】
付記１０．前記複数の演算回路素子は、第１加算器、第２加算器、第３加算器、及び乗算器を含み；前記第１加算器は、前記第１レジスタと前記第２レジスタとの間で、この両者に接続されており、前記第１加算器は、さらに、前記乗算器に接続されており；前記第２加算器は、前記第２レジスタと前記基準レジスタとの間で、この両者に接続されており、前記第２加算器は、さらに、前記乗算器に接続されており；前記乗算器は、前記第１加算器と前記第２加算器との間で、この両者に接続されており、前記乗算器は、さらに、前記第３加算器に接続されており；前記第３加算器は、前記乗算器と前記入力端との間で、この両者に接続されている、付記９に記載のＡＤＣ回路。
【００７２】
付記１１．前記第１加算器は、前記第２の値と前記第１の値との第１差分を算出するよう構成されており、前記第１差分の値は、前記アナログ入力信号の前記時間微分近似値を表すものであり、前記第１加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており；前記第２加算器は、前記基準値と前記第１の値との第２差分を算出するよう構成されており、前記第２差分の値は、前記誤差値を表すものであり、前記第２加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており；前記乗算器は、前記第１差分と前記第２差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第３加算器に送出するよう構成されており；前記第３加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第３加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、付記１０に記載のＡＤＣ回路。
【００７３】
付記１２．前記第３加算器は、さらに、「現サンプリング時点の較正用の位相調整係数」と「ゲイン値、前記アナログ入力信号の前記時間微分近似値、および前記誤差値の積」との和を算出するよう構成されており、前記和は、前記サンプリング時間調整信号の値を表すものであり；前記リセット遅延レジスタは、さらに、前記ゲイン値を格納すると共に、前記サンプリング時間調整信号を前記第２ＡＤＣスライスに送出して、サンプリング位相の不一致誤差の低減を可能にするよう構成されている、付記１１に記載のＡＤＣ回路。
【００７４】
付記１３．アナログ−デジタル変換器ＡＤＣの較正方法であって、少なくとも第１及び第２のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることと；少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることと；一連の第１及び第２のサンプリング時点における前記アナログ信号の第１及び第２の値をそれぞれ表すデジタル変換信号を、前記第１及び第２のＡＤＣスライスにより送出することと；誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することと；前記第１及び第２のＡＤＣスライスにそれぞれ接続された第１及び第２のレジスタにより、前記第１及び第２の値をそれぞれ格納することと；前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することと；複数の演算回路素子により、前記誤差値と、前記第２及び第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと；前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと；前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することと；前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも１サイクル遅延させることと；閾値レジスタにより、所定の制限値を格納することと；前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することと；比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することと；前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することと；前記第２ＡＤＣスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することと；前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることと、を含む方法。
【００７５】
付記１４．前記複数の演算回路素子は、第１、第２、第３の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記２の値と前記第１の値との第１差分の値を前記第１加算器により算出することと；前記誤差値を表すものとして、前記基準値と前記第２の値との第２差分の値を前記第２加算器により算出することと；前記サンプリング時間調整信号の値を表すものとして、前記第１差分と前記第２差分との積の値を前記加算器により算出することと；前記積と前記サンプリング時間調整信号の値との第１の和の値を、前記第３加算器により算出することと、を含む、付記１３に記載の方法。
【００７６】
付記１５．前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第１差分の値及び前記第２差分の値を、前記加算器に送出することと；前記積の値を前記第３加算器に送出することと；前記第１の和の値を前記遅延リセットレジスタに送出することと、を含む、付記１４に記載の方法。
【００７７】
付記１６．前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することは、前記蓄積された値を表すものとして、前記遅延リセットレジスタに格納されている前記サンプリング時間調整信号の前回のサンプリング時点の値と今の時点の積の値との第２の和の値を前記遅延リセットレジスタにより算出することと；前記遅延リセットレジスタにより、前記第２の和の値を格納することと、を含む、付記１５に記載の方法。
【００７８】
付記１７．前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第２ＡＤＣスライス及び前記第３加算器の両方に前記サンプリング時間調整信号を送出することを含む、付記１６に記載の方法。
【００７９】
付記１８．アナログ入力信号をサンプリングし、一連の第１、第２、第３のサンプリング時点における前記アナログ入力信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を送出するよう構成された少なくとも第１、第２、第３のＡＤＣスライスと；前記アナログ入力信号をサンプリングし、デジタル変換された基準値を送出して誤差値の特定を可能にするよう構成された少なくとも１つの基準ＡＤＣスライスと；前記第１、第２、第３のＡＤＣスライスにそれぞれ接続されていると共に、前記第１、第２、第３の値をそれぞれ格納するよう構成された第１、第２、第３のレジスタと；前記少なくとも１つの基準ＡＤＣスライスに接続されていると共に、前記基準値を格納するよう構成された基準レジスタと；入力端、リセット入力端、及び出力端を有すると共に、サンプリング時間調整信号を生成し、その値を格納及び蓄積するようよう構成されており、前記サンプリング時間調整信号は、前記第２ＡＤＣスライスによる前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にするものである遅延リセットレジスタと；前記リセット入力端に接続された比較器出力端、前記出力端に接続された第１入力端、及び第２入力端を有する比較器と；前記第２入力端に接続されていると共に、所定の制限値を格納するよう構成された閾値レジスタと；複数の演算回路素子と、を含むアナログ−デジタル変換器ＡＤＣ回路であって、前記比較器は、蓄積された前記サンプリング時間調整信号の値を前記制限値と比較し、比較結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、リセット信号を前記比較器出力端から前記リセット入力端に送出して、前記蓄積された値をリセットさせるよう構成されており、前記複数の演算回路素子は、前記入力端、前記出力端、前記第１、第２、第３のレジスタ、及び前記基準レジスタに接続されていると共に、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出するよう構成されている、アナログ−デジタル変換器ＡＤＣ回路。
【００８０】
付記１９．前記複数の演算回路素子は、第１加算器、第２加算器、第３加算器、及び乗算器を含み；前記第１加算器は、前記第１レジスタと前記第３レジスタとの間で、この両者に接続されており、前記第１加算器は、さらに、前記乗算器に接続されており；前記第２加算器は、前記第２レジスタと前記基準レジスタとの間で、この両者に接続されており、前記第２加算器は、さらに、前記乗算器に接続されており；前記乗算器は、前記第１加算器と前記第２加算器との間で、この両者に接続されており、前記乗算器は、さらに、前記第３加算器に接続されており；前記第３加算器は、前記乗算器と前記入力端との間で、この両者に接続されている、付記１８に記載のＡＤＣ回路。
【００８１】
付記２０．前記第１加算器は、前記第３の値と前記第１の値との第１差分を算出するよう構成されており、前記第１差分の値は、前記アナログ入力信号の前記時間微分近似値を表すものであり、前記第１加算器は、さらに、前記時間微分近似値を前記乗算器に送出するよう構成されており；前記第２加算器は、前記基準値と前記第２の値との第２差分を算出するよう構成されており、前記第２差分の値は、前記誤差値を表すものであり、前記第２加算器は、さらに、前記誤差値を前記乗算器に送出するよう構成されており；前記乗算器は、前記第１差分と前記第２差分との積を算出するよう構成されており、前記乗算器は、さらに、前記積の値を前記第３加算器に送出するよう構成されており；前記第３加算器は、前記積と前記サンプリング時間調整信号の値との和を算出するよう構成されており、前記第３加算器は、さらに、前記和の値を前記入力端に送出するよう構成されている、付記１９に記載のＡＤＣ回路。
【００８２】
付記２１．前記第３加算器は、さらに、「現サンプリング時点の較正用の位相調整係数」と「ゲイン値、前記アナログ入力信号の前記時間微分近似値、および前記誤差値の積」との和を算出するよう構成されており、前記和は、前記サンプリング時間調整信号の値を表すものであり；前記遅延リセットレジスタは、さらに、前記ゲインの値を格納すると共に、前記サンプリング時間調整信号を前記第２ＡＤＣスライスに送出して、サンプリング位相の不一致誤差の低減を可能にするよう構成されている、付記２０に記載のＡＤＣ回路。
【００８３】
付記２２．アナログ−デジタル変換器ＡＤＣの較正方法であって、少なくとも第１、第２、第３のＡＤＣスライスにより、アナログ入力信号を順次サンプリングすることと；少なくとも１つの基準ＡＤＣスライスにより、前記アナログ入力信号をサンプリングすることと；一連の第１、第２、第３のサンプリング時点における前記アナログ信号の第１、第２、第３の値をそれぞれ表すデジタル変換信号を、前記第１、第２、第３のＡＤＣスライスにより送出することと；誤差値の特定を可能にすべく、デジタル変換された基準値を前記少なくとも１つの基準ＡＤＣスライスにより送出することと；前記第１、第２、第３のＡＤＣスライスにそれぞれ接続された第１、第２、第３のレジスタにより、前記第１、第２、第３の値をそれぞれ格納することと；前記少なくとも１つの基準ＡＤＣスライスに接続された基準レジスタにより、前記基準値を格納することと；複数の演算回路素子により、前記誤差値と、前記第３、第２、第１のサンプリング時点から推定される前記アナログ入力信号の時間微分近似値と、前記サンプリング時間調整信号の値と、を算出することと；前記複数の演算回路素子により、前記サンプリング時間調整信号を送出することと；前記複数の演算回路素子に接続された遅延リセットレジスタにより、前記サンプリング時間調整信号の値を格納することと；前記遅延リセットレジスタにより、前記デジタル変換信号のタイミング変更の値の算出を少なくとも１サイクル遅延させることと；閾値レジスタにより、所定の制限値を格納することと；前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することと；比較器により、前記制限値と前記サンプリング時間調整信号の値とを比較することと；前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することと；前記第２ＡＤＣスライスにより、前記アナログ入力信号の次のサンプリング時点の位相を調整することと；前記比較の結果が、前記サンプリング時間調整信号の値が前記制限値と等しいか、前記サンプリング時間調整信号の値が前記制限値よりも大きいか、の少なくともいずれかである場合に、前記遅延リセットレジスタにより、前記蓄積された値をリセットすることと、を含む方法。
【００８４】
付記２３．前記複数の演算回路素子は、第１、第２、第３の加算器、及び乗算器を含むものであり、前記算出は、前記アナログ入力信号の前記時間微分近似値を表すものとして、前記３の値と前記第１の値との第１差分の値を前記第１加算器により算出することと；前記誤差値を表すものとして、前記基準値と前記第２の値との第２差分の値を前記第２加算器により算出することと；前記サンプリング時間調整信号の値を表すものとして、前記第１差分と前記第２差分との積の値を前記加算器により算出することと；前記積と前記サンプリング時間調整信号の値との第１の和の値を、前記第３加算器により算出することと、を含む、付記２２に記載の方法。
【００８５】
付記２４．前記複数の演算回路素子により前記サンプリング時間調整信号を送出することは、前記第１差分の値及び前記第２差分の値を、前記加算器に送出することと；前記積の値を前記第３加算器に送出することと；前記第１の和の値を前記遅延リセットレジスタに送出することと；を含む、付記２３に記載の方法。
【００８６】
付記２５．前記遅延リセットレジスタにより、前記サンプリング時間調整信号の値を蓄積及び格納することは、前記蓄積された値を表すものとして、前記遅延リセットレジスタに格納されている前記サンプリング時間調整信号の前回のサンプリング時点の値と、今の時点の積の値と、の第２の和の値を前記遅延リセットレジスタにより算出することと；前記遅延リセットレジスタにより、前記第２の和の値を格納することと、を含む、付記２４に記載の方法。
【００８７】
付記２６．前記第２ＡＤＣスライスが行う前記アナログ入力信号の次のサンプリング時点の位相の調整を可能にすべく、前記遅延リセットレジスタにより、前記サンプリング時間調整信号を生成及び送出することは、前記第２ＡＤＣスライス及び前記第３加算器の両方に前記サンプリング時間調整信号を送出することを含む、付記２５に記載の方法。
【００８８】
耐放射線強化されたインターリーブＡＤＣ回路のシステム及び装置ならびにその較正方法を、例を挙げて詳細に説明した。ただし、例示した装置は、本明細書に記載した特定の実施態様に限定されるものではなく、各装置のコンポーネントを、本明細書に記載した他のコンポーネントとは別個に独立して使用することも可能である。各システムコンポーネントについても、他のシステムコンポーネントと組わせて使用することも可能である。
【００８９】
実施態様によっては、１つ又は複数の電子デバイスや演算デバイスを利用する場合もある。係るデバイスとしては、一般的にプロセッサ、処理装置、又は、コントローラがあり、例えば、汎用の中央処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ）、マイクロコンピュータ、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックコントローラ（ＰＬＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号処理（ＤＳＰ）装置、及び／又は、本明細書に記載の機能を実行可能な任意のその他の回路や処理装置などがある。本明細書に記載の方法は、実行可能な命令群としてコード化し、コンピュータ可読媒体に組み込んでもよい。係る媒体は、限定するものではないが、記憶装置やメモリ装置を含む。この命令群は、処理装置により実行されると、処理装置に本明細書に記載の方法の少なくとも一部を実行させる。上述の例は例示的なものに過ぎず、よって、メモリ、プロセッサ、及び処理装置なる用語の定義や意味を限定することを意図するものではない。
【００９０】
上述した実施態様による耐放射線強化インターリーブＡＤＣ回路及びその較正方法によれば、ＬＭＳ法に基づく較正において、時間微分近似値の精度を効率的に高めることができる。また、上述した実施態様の耐放射線強化インターリーブＡＤＣ回路及びその較正方法によれば、進展方向の誤りや誤差拡散による悪影響を防止あるいは低減でき、よって、より効率の高い較正を実現でき、限定するものではないがＳＥＥが生じる動作条件下でも、システムエラーを防止できる。加えて、上述した実施態様の耐放射線強化インターリーブＡＤＣ回路及びその較正方法によれば、回路の複雑さやコストを大きく増加させることなく、タイムインターリーブＡＤＣの処理速度、分解能、及び信頼性を高めることができる。加えて、上述した実施態様の耐放射線強化インターリーブＡＤＣ回路及びその較正方法は、コスト効率の高い解決策であり、「ラウンドロビン」方式あるいは「補助スライス」方式のいずれを用いる場合であっても、粗調整ＤＬＬと微調整ＤＬＬとの両方に容易に適用可能である。加えて、上述した実施態様の耐放射線強化インターリーブＡＤＣ回路及びその較正方法は、ギガヘルツ（ＧＨｚ）帯域まで含むサンプリング周波数、１０ビット以上の分解能、５０フェムト秒（ｆｓ）以下の間隔での位相較正が求められる最新の用途にも利用可能であり、より高い分解能をより低い歪率で実現することができ、また、ＳＥＥほか、電力供給停止などの障害からの回復時間を短縮することができる。
【００９１】
上述した実施態様の耐放射線強化インターリーブＡＤＣ回路及びその較正方法によれば、以下に例示した技術的効果のうちの少なくとも１つ以上が得られる。即ち、（ａ）ＬＭＳ法に基づく較正における時間微分近似値の精度の効率的な改善、（ｂ）進展方向の誤りや誤差拡散による悪影響の防止あるいは低減、（ｃ）較正効率の改善、及び、限定するものではないがＳＥＥが生じる動作条件下の不具合を含むシステムエラーの防止、（ｄ）回路の複雑さやコストの大幅な増加を伴わない、タイムインターリーブＡＤＣの処理速度、分解能、及び信頼性を向上、（ｅ）耐放射線強化インターリーブＡＤＣの較正について、「ラウンドロビン」方式あるいは「補助スライス」方式のいずれを用いる場合であっても、粗調整ＤＬＬと微調整ＤＬＬとの両方に容易に適用可能な、コスト効率の高い解決策の提供、及び（ｆ）ＧＨｚ帯域まで含むサンプリング周波数、１０ビット以上の分解能、５０ｆｓ以下の間隔での位相較正が求められる最新の用途にも利用可能であって、より高い分解能をより低い歪率で実現することができ、また、ＳＥＥほか、電力供給停止などの障害からの回復時間を短縮することができる耐放射線強化インターリーブＡＤＣ回路及びその較正方法の提供、のうちの少なくとも1つ以上が得られる。
【００９２】
いくつかの図面に示されている様々な実施態様の特定の側面や特徴は、便宜上、他の図面には示されていない場合がある。本開示の原理にしたがって、図に示した特徴はいずれも、他の図面に示した任意の特徴と組み合わせて参照されたり、請求の範囲に記載される場合がある。
【００９３】
本明細書の記載は、例を用いてベストモードを含む様々な実施形態を開示するものであり、また、任意の装置又はシステムの作製及び使用、並びに、組み入れられた方法の実行を含む様々な実施形態を当業者にとって実施可能にするものである。本開示における特許可能な範囲は、特許請求の範囲によって規定されるものであり、当業者が想定しうる他の例を含みうる。そのような他の例は、それらが、特許請求の範囲の文言と相違のない構成要素を有する場合、又は、特許請求の範囲の文言に対して非本質的な相違を有するだけの均等の構成要素を含む場合、特許請求の範囲に包含されると考えられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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