(57)【要約】【課題】電極と半導体層との剥離を抑制する。【解決手段】光電変換素子１４の製造方法は、カルコパイライト型半導体を含む第１層１６１をスパッタリングにより下部電極１４１の表面に形成する工程と、金属膜を第１層１６１の表面に形成する工程と、１６族元素を含む雰囲気中で金属膜を加熱することでカルコパイライト型半導体を含む第２層１６３を形成する工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
カルコパイライト型半導体を含む第１層をスパッタリングにより電極の表面に形成する工程と、
金属膜を前記第１層の表面に形成する工程と、
１６族元素を含む雰囲気中で前記金属膜を加熱することでカルコパイライト型半導体を含む第２層を形成する工程と
を含む光電変換素子の製造方法。
【請求項２】
前記金属膜は、銅とインジウムとガリウムとを含み、
前記１６族元素は、セレンである
請求項１の光電変換素子の製造方法。
【請求項３】
前記第２層を形成する工程では、前記第１層の結晶粒径よりも大きい結晶粒径の前記第２層を形成する
請求項１または請求項２の光電変換素子の製造方法。
【請求項４】
前記第１層を形成する工程では、Ｃｕｙ（ＩｎｘＧａ１−ｘ）Ｓｅ２（０≦ｙ≦１，０≦ｘ≦１）で示されるＣＩＧＳ系半導体を前記カルコパイライト型半導体として含む第１層を形成し、
前記第２層を形成する工程では、Ｃｕｙ（ＩｎｘＧａ１−ｘ）Ｓｅ２（０≦ｙ≦１，０≦ｘ≦１）で示されるＣＩＧＳ系半導体を前記カルコパイライト型半導体として含む第２層を形成する
請求項１から請求項３の何れかの光電変換素子の製造方法。
【請求項５】
前記金属膜を形成する工程では、
銅を含む第１金属膜と、当該第１金属膜を覆い、インジウムを含む第２金属膜とを積層した前記金属膜を形成する
請求項１から請求項４の何れかの光電変換素子の製造方法。
【請求項６】
前記第１層を形成する工程では、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2で示される前記カルコパイライト型半導体を含む第１層を形成し、
前記第２層を形成する工程では、ＣｕＩｎＳｅ2で示される前記カルコパイライト型半導体を含む第２層を形成する
請求項１から請求項５の何れかの光電変換素子の製造方法。
【請求項７】
電極の表面に形成されてカルコパイライト型半導体を含む第１層と、
前記第１層の表面に形成されてカルコパイライト型半導体を含み前記第１層の結晶粒径よりも大きい結晶粒径である第２層と
を有する光電変換素子。
【請求項８】
前記第１層の結晶粒径は１００ｎｍよりも小さく、
前記第２層の結晶粒径は１００ｎｍよりも大きい
請求項７の光電変換素子。
【請求項９】
前記第１層の結晶粒径は５０ｎｍよりも小さく、
前記第２層の結晶粒径は５００ｎｍよりも大きい
請求項８の光電変換素子。
【請求項１０】
請求項７から請求項９の何れかの光電変換素子を具備する光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カルコパイライト型半導体を利用した光電変換技術に関する。
【背景技術】
【０００２】
カルコパイライト型の半導体を利用した光電変換技術が従来から提案されている。例えば特許文献１には、カルコパイライト構造を有する半導体膜を電極上に備える光電変換装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５６４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、銅（Ｃｕ）とインジウム（Ｉｎ）とを含むプリカーサ膜を電極上に形成してから、プリカーサ膜に対するセレン化アニールを実行することで、カルコパイライト構造を有する半導体膜を電極上に形成する。しかし、セレン化アニールの過程で電極と半導体膜との間にボイドが発生したり、熱膨張係数の相違に起因して電極と半導体膜との間に熱応力が発生したりする可能性がある。したがって、半導体膜と電極との密着性が低く剥離しやすいという問題がある。なお、以上の説明ではセレン化アニールを例示したが、硫黄を利用した硫化アニールをプリカーサ膜に対して実施することでカルコパイライト構造の半導体膜を形成する場合にも同様の問題が発生し得る。以上の事情を考慮して、本発明は、電極と半導体層との剥離を抑制することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明の光電変換素子の製造方法は、カルコパイライト型半導体を含む第１層をスパッタリングにより電極の表面に形成する工程（例えば工程Ｐ2）と、金属膜を第１層の表面に形成する工程（例えば工程Ｐ3および工程Ｐ4）と、１６族元素を含む雰囲気中で金属膜を加熱することでカルコパイライト型半導体を含む第２層を形成する工程（例えば工程Ｐ5）とを含む。以上の方法では、光電変換素子のうちカルコパイライト型半導体を含む半導体層の第１層がスパッタリングにより電極の表面に形成される。したがって、電極の表面に形成された金属膜の加熱によりカルコパイライト型半導体の半導体層の第１層を形成する方法と比較して、電極の表面に密着した半導体層を形成でき、電極と半導体層（第１層）との間の剥離を抑制することが可能である。また、半導体層の第２層は、１６属元素を含む雰囲気中で第１層の表面上の金属膜を加熱することで形成される。したがって、カルコパイライト型半導体の半導体層の全体をスパッタリングにより形成する場合と比較して、光電変換効率が高い半導体層を形成することが可能である。
【０００６】
本発明に係る製造方法の好適例において、金属膜は、銅とインジウムとガリウムとを含み、１６族元素は、セレンである。以上の方法では、ＣＩＧＳ（ＣＩＳ）系半導体を含む第２層が形成される。また、銅と亜鉛と錫とを含む金属膜を形成し、１６族元素として硫黄を含む雰囲気で当該金属膜を加熱することでＣＺＴＳ系半導体を含む第２層を形成することも可能である。
【０００７】
本発明に係る製造方法の好適例において、第２層を形成する工程では、第１層の結晶粒径よりも大きい結晶粒径の第２層を形成する。以上の方法では、第１層の結晶粒径より大きい結晶粒径の第２層が形成される。したがって、カルコパイライト型半導体の半導体層の全体をスパッタリングにより形成する場合と比較して、結晶粒径が大きく光電変換効率が高い半導体層を形成することが可能である。
【０００８】
本発明に係る製造方法の好適例において、第１層を形成する工程では、Ｃｕｙ（ＩｎｘＧａ１−ｘ）Ｓｅ２（０≦ｙ≦１，０≦ｘ≦１）で示されるＣＩＧＳ系半導体をカルコパイライト型半導体として含む第１層を形成し、第２層を形成する工程では、Ｃｕｙ（ＩｎｘＧａ１−ｘ）Ｓｅ２（０≦ｙ≦１，０≦ｘ≦１）で示されるＣＩＧＳ系半導体をカルコパイライト型半導体として含む第２層を形成する。以上の方法では、ＣＩＧＳ系半導体を含む第１層と第２層とが形成される。したがって、ＣＩＧＳ系半導体以外のシリコン系半導体を含む第１層と第２層とを形成する方法と比較して、広波長帯域の光を吸収しやすいという利点がある。
【０００９】
本発明に係る製造方法の好適例において、金属膜を形成する工程では、銅を含む第１金属膜と、当該第１金属膜を覆い、インジウムを含む第２金属膜とを積層した金属膜を形成する。以上の方法では、銅を含む第１金属膜と第１金属膜を被覆してインジウムを含む第２金属膜とを積層した金属膜が形成される。したがって、例えば、銅とインジウムとを含む合金で金属膜を形成する方法や、インジウムを含む膜の表面に銅を含む膜を積層した金属膜を形成する方法と比較して、インジウムの凝集の影響を受けにくい均質な金属膜の形成が可能である。
【００１０】
本発明に係る製造方法の好適例において、第１層を形成する工程では、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2で示されるカルコパイライト型半導体を含む第１層を形成し、第２層を形成する工程では、ＣｕＩｎＳｅ2で示されるカルコパイライト型半導体を含む第２層を形成する。以上の方法では、電極側でガリウム濃度が高くなる半導体層が形成される。したがって、半導体層内でガリウムの濃度に変化がない（つまり、第１層と第２層とでガリウムの濃度が同程度またはゼロである）半導体層を形成する方法と比較して、短絡電流を増加する（ひいては光電変換効率を向上させる）ことが可能である。
【００１１】
本発明の光電変換素子は、電極の表面に形成されてカルコパイライト型半導体を含む第１層と、第１層の表面に形成されてカルコパイライト型半導体を含み第１層の結晶粒径よりも大きい結晶粒径である第２層とを有する。以上の構成では、第１層の結晶粒径より大きい結晶粒径の第２層が第１層の表面に形成される。したがって、第２層の結晶粒径が第１層の結晶粒径よりも小さい構成と比較して、光電変換素子の光電変換効率を向上することが可能である。
【００１２】
本発明に係る光電変換素子の好適例において、第１層の結晶粒径は１００ｎｍよりも小さく、第２層の結晶粒径は１００ｎｍよりも大きい。以上の構成では、第１膜の結晶粒径が１００ｎｍよりも小さい。したがって、第１層の結晶粒径が１００ｎｍよりも大きい構成と比較して、電極と半導体層（第１層）との間の剥離をより抑制することができる。他方で、第２膜の結晶粒径は１００ｎｍよりも大きいので、第２層の結晶粒径が１００ｎｍよりも小さい構成と比較して、光電変換素子の光電変換効率をより向上することが可能である。
【００１３】
本発明に係る光電変換素子の好適例において、第１層の結晶粒径は５０ｎｍよりも小さく、第２層の結晶粒径は５００ｎｍよりも大きい。以上の構成では、第１膜の結晶粒径が５０ｎｍよりも小さい。したがって、第１層の結晶粒径が５０ｎｍよりも大きい構成と比較して、電極と半導体層（第１層）との間の剥離をより抑制することができる。他方で、第２膜の結晶粒径は５００ｎｍよりも大きいので、第２層の結晶粒径が５００ｎｍよりも小さい構成と比較して、光電変換素子の光電変換効率をより向上することが可能である。
【００１４】
本発明に係る光電変換装置は、上記課題を解決するために、上述した各種の光電変換素子を具備する。以上の構成では、上述した各種の光電変換素子と同様の効果を有する。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る光電変換装置の模式図である。
【図２】光電変換装置のうち１個の単位素子に対応する部分の断面図である。
【図３】下部電極を形成する工程の説明図である。
【図４】第１層を形成する工程の説明図である。
【図５】第１金属膜を形成する工程の説明図である。
【図６】第２金属膜を形成する工程の説明図である。
【図７】第２層を形成する工程の説明図である。
【図８】ｐ型半導体層を形成する工程の説明図である。
【図９】下部電極を形成する工程の説明図である。
【図１０】絶縁層を形成する工程の説明図である。
【図１１】ｎ型バッファ層とｎ型導電層とを形成する工程の説明図である。
【図１２】対比例におけるｐ型半導体層を形成する工程の説明図である。
【発明を実施するための形態】
【００１６】
＜第１実施形態＞
＜光電変換装置１００の構成＞
図１は、本発明の第１実施形態に係る光電変換装置１００の模式図である。光電変換装置１００は、例えば生体認証のために生体の静脈像を撮像する撮像装置（静脈センサー）であり、図１に例示される通り、基板１０と複数の単位素子Ｕとを具備する。基板１０は、ガラス基板や石英基板等の板状部材である。複数の単位素子Ｕは、基板１０の面上に行列状に配列される。
【００１７】
１個の単位素子Ｕについて図１に代表的に図示した通り、各単位素子Ｕは、定電位線１１２と検出線１１４との交差に対応して配置され、トランジスター１２とトランジスター１３２とトランジスター１３４と光電変換素子１４とを含んで構成される。光電変換素子１４は、受光量に応じた電荷を発生する。本実施形態の光電変換素子１４は、近赤外光（波長７００ｎｍ〜９００ｎｍ）を受光可能である。定電位線１１２と検出線１１４との間にトランジスター１２とトランジスター１３４とが直列に接続される。トランジスター１２のゲート電極は光電変換素子１４に接続され、トランジスター１３２はトランジスター１２のゲート電極と定電位線１１２との間に接続される。
【００１８】
トランジスター１２のゲート電極の電位は、トランジスター１３２がオン状態に制御されることで定電位線１１２の電位に初期化されてから光電変換素子１４の受光量に応じた電位に変化する。したがって、トランジスター１３４がオン状態に制御されると、光電変換素子１４の受光量（トランジスター１２のゲート電極の電位）に応じた電流値の検出信号が定電位線１１２からトランジスター１２とトランジスター１３４とを経由して検出線１１４に出力される。すなわち、単位素子Ｕ内の各トランジスター（１２，１３２，１３４）は、検出信号の入出力の制御（光電変換素子１４の駆動）に使用される半導体素子である。なお、単位素子Ｕの具体的な構成は任意である。
【００１９】
図２は、光電変換装置１００のうち１個の単位素子Ｕに対応する部分の断面図である。図２に例示される通り、光電変換装置１００は、回路層２０と絶縁層３０と受光層４０とを基板１０の面上に積層した構造である。回路層２０は基板１０と絶縁層３０との間に介在し、絶縁層３０は回路層２０と受光層４０との間に介在する。
【００２０】
回路層２０は、下地層２２と単位素子Ｕ内の各トランジスター（１２，１３２，１３４）と層間絶縁膜２４とを含んで構成される。下地層２２は、トランジスター１２を形成する下地として好適な薄膜であり、例えば窒化珪素（ＳｉＮx）で基板１０の表面に形成された第１層２２１と、例えば酸化珪素（ＳｉＯx）で第１層２２１の表面に形成された第２層２２３との積層で構成される。なお、下地層２２を省略することも可能である。
【００２１】
単位素子Ｕ内の各トランジスター（１２，１３２，１３４）は同様の構成の薄膜トランジスターである。図２にはトランジスター１２のみが代表的に例示されている。トランジスター１２は、半導体層５１とゲート絶縁膜５２とゲート電極５３と第１電極５４（ソース電極およびドレイン電極の一方）と第２電極５５（ソース電極およびドレイン電極の他方）とを含む薄膜トランジスターである。半導体層５１は、例えばポリシリコン等の半導体材料で下地層２２の面上に島状に形成される。ゲート電極５３は、ゲート絶縁膜５２を挟んで半導体層５１のチャネル領域に対向する。層間絶縁膜２４は、半導体層５１とゲート電極５３とを覆う絶縁性の膜体（層間絶縁層）であり、基板１０の全域にわたり略一定の膜厚に形成される。第１電極５４および第２電極５５の各々は、層間絶縁膜２４の面上に形成され、層間絶縁膜２４およびゲート絶縁膜５２を貫通する導通孔を介して半導体層５１に導通する。
【００２２】
絶縁層３０は、絶縁膜３２と絶縁膜３４とから構成される。絶縁膜３２は、絶縁性の膜体であり、回路層２０（層間絶縁膜２４）を覆うように基板１０の全域に形成される。絶縁膜３２は、例えば窒化珪素（ＳｉＮx）で形成される。絶縁膜３４は、絶縁膜３２を覆う絶縁性の膜体であり、絶縁膜３２の表面を平坦にする平坦化膜として機能する。絶縁膜３４は、例えば酸化珪素（ＳｉＯx）で形成される。
【００２３】
図２の受光層４０は、図１の光電変換素子１４を含む。光電変換素子１４は、下部電極４１と上部電極４２との間に光電変換層４３を介在させた受光素子である。下部電極４１は、例えばモリブデン（Ｍｏ）等の低抵抗な導電材料で単位素子Ｕ毎に個別に形成され、絶縁層３０と層間絶縁膜２４とを貫通する導通孔（図示略）を介してトランジスター１２のゲート電極５３に導通する。
【００２４】
図２の光電変換層４３は、光を吸収しやすいカルコパイライト型半導体を含んで形成され、受光量に応じた電荷を発生させる。具体的には、光電変換層４３は、ｐ型半導体層４３２とｎ型バッファ層４３４とｎ型導電層４３６とを下部電極４１側からこの順番に積層した構造である。ｐ型半導体層４３２は、入射光を吸収する光吸収層であり、第１層６１と第２層６３との積層で構成される。第１実施形態において、第１層６１は、カルコパイライト型半導体を含み、下部電極４１の表面に形成される。第２層６３は、第１層６１と同様のカルコパイライト型半導体を含み、第１層６１の表面に形成される。カルコパイライト型半導体としては、Ｃｕｙ（ＩｎｘＧａ１−ｘ）Ｓｅ２（０≦ｙ≦１，０≦ｘ≦１）で示されるＣＩＧＳ系半導体が好適である。ＣＩＧＳ系半導体とは、例えばＣｕＩｎＳｅ2やＣｕ(Ｉｎ，Ｇａ)Ｓｅ2である。第１実施形態では、第１層６１と第２層６３とをＣｕＩｎＳｅ2で形成した場合を例示する。
【００２５】
第２層６３の結晶粒径は、第１層６１の結晶粒径よりも大きい。結晶粒径とは、第１層６１と第２層６３の各々を構成する結晶粒（多結晶）の平均粒径である。具体的には、第１層６１の結晶粒径は、１００ｎｍよりも小さく、好ましくは５０ｎｍよりも小さい。第２層６３の結晶粒径は、１００ｎｍよりも大きく、好ましくは５００ｎｍよりも大きい。以上の構成によれば、第２層６３の結晶粒径が第１層６１の結晶粒径よりも小さい構成と比較して、光電変換素子１４の光電変換効率を向上することが可能である。また、第１層６１の結晶粒径が小さいほど下部電極４１に密着した状態でｐ型半導体層４３２（第１層６１）を形成でき、下部電極４１とｐ型半導体層４３２（第１層６１）との間の剥離をより抑制することが可能である。
【００２６】
下部電極４１およびｐ型半導体層４３２が形成された絶縁膜３４の表面は絶縁層４５で覆われる。絶縁層４５は、平面視でｐ型半導体層４３２に重なる領域に開口が形成された絶縁性の被膜であり、例えば窒化珪素（ＳｉＮx）で形成される。光電変換層４３のｎ型バッファ層４３４は、絶縁層４５の開口内でｐ型半導体層４３２に重なるように例えば硫化カドミウム（ＣｄＳ）で形成される。ｎ型導電層４３６は、例えば酸化亜鉛（ＺｎＯ）でｎ型バッファ層４３４上に形成される。
【００２７】
上部電極４２は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等の光透過性の導電材料で絶縁層４５の面上に形成されて複数の単位素子Ｕにわたって連続する。上部電極４２は、絶縁層４５に形成された開口部４６を介して光電変換層４３に接触する。受光時に光電変換層４３に発生した電荷に応じた検出信号が光電変換素子１４毎に検出線１１４から外部装置に出力される。
【００２８】
＜光電変換素子１４の製造方法＞
図３から図１１は、以上に説明した光電変換装置１００のうち光電変換素子１４の製造工程の説明図である。最初の工程Ｐ1は、基板１０の面上に回路層２０と絶縁層３０とを積層した状態で開始される。図３に例示される通り、工程Ｐ1では、絶縁層３０の表面の全域にわたり下部電極１４１が形成される。下部電極１４１は、例えばモリブデン（Ｍｏ）で形成される。下部電極１４１の形成には、公知の成膜技術（例えばスパッタリングや真空蒸着等）が採用され得る。
【００２９】
図４に例示される通り、工程Ｐ1の実行後の工程Ｐ2では、カルコパイライト型半導体を含む第１層１６１がスパッタリングにより下部電極１４１の表面の全域にわたり形成される。第１実施形態のカルコパイライト型半導体は、ＣｕＩｎＳｅ2である。具体的には、第１層１６１は、ＣｕＩｎＳｅ2をターゲットとしたスパッタリングにより下部電極１４１の表面に密着した状態で形成される。第１層１６１の膜厚は、例えば１００ｎｍ以上５００ｎｍ以下である。
【００３０】
工程Ｐ2の実行後に、金属膜７３を第１層１６１の表面に形成する工程（工程Ｐ3および工程Ｐ4）が実行される。第１実施形態では、金属膜７３は、銅（Ｃｕ）とインジウム（Ｉｎ）とを含み、第１金属膜７３２と第２金属膜７３４との積層で構成される。具体的には、図５に例示される通り、工程Ｐ3では、銅（Ｃｕ）を含む第１金属膜７３２が第１層１６１の表面の全域にわたり形成される。図６に例示される通り、工程Ｐ3の実行後の工程Ｐ4では、第１金属膜７３２を覆い、インジウム（Ｉｎ）を含む第２金属膜７３４が第１金属膜７３２の表面の全域にわたり形成される。第１金属膜７３２と第２金属膜７３４との形成には、公知の成膜技術（例えばスパッタリングや真空蒸着等）が採用され得る。
【００３１】
図７に例示される通り、工程Ｐ4の実行後の工程Ｐ5では、１６族元素を含む雰囲気中で金属膜７３を加熱することでカルコパイライト型半導体の第２層１６３が形成される。第１実施形態では、１６族元素はセレン（Ｓｅ）である。具体的には、工程Ｐ5では、セレン系ガス（例えばＨ２Ｓｅ）の雰囲気中で金属膜７３（第１金属膜７３２と第２金属膜７３４）を加熱することで、ＣｕＩｎＳｅ2の第２層１６３が形成される。第２層１６３の膜厚は、例えば５００ｎｍ以上である。以上に例示した工程Ｐ2から工程Ｐ5により、ＣｕＩｎＳｅ2の第１層１６１とＣｕＩｎＳｅ2の第２層１６３との積層で構成されるｐ型半導体層６３２が形成される。工程Ｐ5での熱処理により、第１層１６１と第２層１６３との明確な界面はなくなる。第１層１６１と第２層１６３とは、両者ともＣＩＧＳ系半導体から形成されているため、両者間の密着性は高い。なお、金属膜７３（プリカーサ膜）を形成する工程（工程Ｐ3および工程Ｐ4）と、当該金属膜７３をセレン系ガスの雰囲気中で加熱する工程Ｐ5とによりカルコパイライト型半導体の半導体層を形成する方法を、以下では「セレン化法」という。金属膜７３をセレン系ガスの雰囲気中で加熱する工程Ｐ5は、セレン化法の一工程であるセレン化アニールである。
【００３２】
セレン化法によれば大粒径のカルコパイライト型半導体を形成できる。したがって、第１層１６１と第２層１６３とは同様の組成（ＣｕＩｎＳｅ2）であるが、セレン化法で形成した第２層１６３の結晶粒径は、スパッタリングで形成した第１層１６１の結晶粒径と比較して大きい。具体的には、第１層１６１の結晶粒径は、１００ｎｍよりも小さく、好ましくは５０ｎｍよりも小さい。また、第２層１６３の結晶粒径は、１００ｎｍよりも大きく、好ましくは５００ｎｍよりも大きい。
【００３３】
図８に例示される通り、工程Ｐ5の実行後の工程Ｐ6では、第１層１６１と第２層１６３との積層で構成されるｐ型半導体層６３２を、例えばフォトリソグラフィやエッチングにより選択的に除去することで、第１層６１と第２層６３との積層で構成されるｐ型半導体層４３２が形成される。以上のように第１層１６１と第２層１６３とを一括的に除去する方法によれば、第１層１６１と第２層１６３とを個別に除去する方法と比較して製造工程が簡素化される。図９に例示される通り、工程Ｐ6の実行後の工程Ｐ7では、基板１０の全域にわたる下部電極１４１を、例えばフォトリソグラフィやエッチングにより選択的に除去することで、単位素子Ｕ毎に個別の下部電極４１が形成される。
【００３４】
図１０に例示される通り、工程Ｐ7の実行後の工程Ｐ8では、下部電極４１およびｐ型半導体層４３２が形成された絶縁膜３４の表面を覆うように絶縁層４５が形成される。絶縁層４５は、例えば窒化珪素（ＳｉＮx）で形成される。絶縁層４５は、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）等の公知の成膜技術により窒化珪素（ＳｉＮx）を堆積した後に、例えばフォトリソグラフィやエッチングにより単位素子Ｕ毎の開口の部分を選択的に除去することで形成される。
【００３５】
図１１に例示される通り、工程Ｐ8の実行後の工程Ｐ9では、ｐ型半導体層４３２と絶縁層４５とを覆うように、ｎ型バッファ層４３４とｎ型導電層４３６とがこの順番で形成される。具体的には、ｐ型半導体層４３２と絶縁層４５とを覆う例えば硫化カドミウム（ＣｄＳ）の薄膜を選択的に除去することで、単位素子Ｕ毎のｎ型バッファ層４３４が形成される。同様に、ｎ型バッファ層４３４を覆う例えば酸化亜鉛（ＺｎＯ）の薄膜を選択的に除去することで、単位素子Ｕ毎のｎ型導電層４３６が形成される。硫化カドミウム（ＣｄＳ）の薄膜の形成には、例えば化学浴析出法（ＣＢＤ：Chemical Bath Deposition）等の公知の成膜技術が採用され得る。酸化亜鉛（ＺｎＯ）の薄膜の形成には、例えばスパッタリングや有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）等の公知の成膜技術が採用され得る。
【００３６】
工程Ｐ9におけるｎ型バッファ層４３４とｎ型導電層４３６との形成後に上部電極４２を形成することで、図２の光電変換素子１４が製造される。上部電極４２は、ＩＴＯやＩＺＯ等の光透過性の導電材料で形成される。上部電極４２の形成には、公知の成膜技術（例えばスパッタリングや真空蒸着等）が採用される。
【００３７】
ところで、ｐ型半導体層４３２の全てをセレン化法で作成した場合（以下「対比例」という）、下部電極４１とｐ型半導体層４３２との剥離が発生しやすいという問題がある。図１２は、対比例におけるｐ型半導体層４３２を形成する工程（工程ＰB-1〜工程ＰB-3）の説明図である。最初の工程ＰB-1では、銅（Ｃｕ）を含む第１金属膜７３２が例えばスパッタリングで下部電極１４１の表面に形成される。工程ＰB-1の実行後の工程ＰB-2では、第１金属膜７３２を覆うインジウム（Ｉｎ）の第２金属膜７３４が例えばスパッタリングで形成される。そして、工程ＰB-2の実行後の工程ＰB-3において、セレン系ガスの雰囲気中で金属膜７３（第１金属膜７３２と第２金属膜７３４）を加熱することで、ＣｕＩｎＳｅ2で示されるカルコパイライト型半導体のｐ型半導体層６３２が形成される。しかし、対比例によりｐ型半導体層６３２を形成した場合、下部電極１４１とｐ型半導体層６３２との間にボイド４が発生し、両者間の密着性が弱まり剥離しやすくなるという問題がある。ボイド４とは、セレン系ガスと金属膜７３とが熱処理により反応（セレン化アニール）する際に、下部電極１４１と金属膜７３との間に発生する空隙のことである。
【００３８】
対比例とは対照的に、第１実施形態の方法によれば、カルコパイライト型半導体を含むｐ型半導体層４３２のうち下部電極１４１に密接している第１層１６１は、スパッタリングにより形成される。スパッタリングにより第１層１６１を形成した場合、前述の通り、第１層１６１の結晶粒径は対比例における結晶粒径と比較して小さい。したがって、対比例と比較して下部電極１４１とｐ型半導体層６３２（第１層１６１）との密着性は高い。さらには、スパッタリングではセレン化アニールを行う必要がないため、下部電極１４１とｐ型半導体層６３２との間でのボイド４の発生と熱応力の発生とを防止することができる。したがって、対比例と比較して、下部電極１４１とｐ型半導体層６３２（第１層１６１）との間の剥離を抑制することが可能である。
【００３９】
他方、スパッタリングによりカルコパイライト型半導体のｐ型半導体層６３２の全体を形成した場合、全体にわたり結晶粒径が小さいため、実用的な高い光電変換効率を確保することが困難である。第１実施形態では、ｐ型半導体層６３２のうち第２層１６３をセレン化法で形成することにより、大きい結晶粒径でカルコパイライト型半導体が形成されるから、充分に高い光電変換効率を実現することが可能である。
【００４０】
以上に説明した通り、第１実施形態では、下部電極１４１との密着性が高いが第１層１６１と、結晶粒径が大きく光電変換効率が高い第２層１６３とを積層したｐ型半導体層６３２が形成される。したがって、下部電極１４１とｐ型半導体層６３２（第１層１６１）との間の剥離を抑制するとともに、光電変換効率が高いｐ型半導体層６３２を形成することが可能である。つまり、下部電極１４１とｐ型半導体層６３２（第１層１６１）との間の剥離の抑制と光電変換効率の確保とを両立できる。
【００４１】
＜第２実施形態＞
本発明の第２実施形態を説明する。以下に例示する各態様において作用や機能が第１実施形態と同様である要素については、第１実施形態の説明で使用した符号を流用して各々の詳細な説明を適宜に省略する。
【００４２】
＜光電変換装置１００の構成＞
第１実施形態では、ｐ型半導体層６３２の第１層１６１と第２層１６３とをＣｕＩｎＳｅ2で形成した場合を例示した。第２実施形態では、第１層１６１と第２層１６３とをＣｕ(Ｉｎ，Ｇａ)Ｓｅ2で形成する。その他の構成は第１実施形態の光電変換装置１００と同様である。
【００４３】
＜光電変換素子１４の製造方法＞
絶縁層３０の表面の全域にわたりに下部電極１４１を形成する工程Ｐ1は第１実施形態と同様である。工程Ｐ1の実行後の工程Ｐ2では、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2で示されるカルコパイライト型半導体を含む第１層１６１がスパッタリングにより下部電極１４１の表面の全域にわたり形成される。具体的には、第１層１６１は、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2をターゲットとしたスパッタリングにより下部電極１４１の表面に密着する状態で形成される。第１層１６１の膜厚は、例えば１００ｎｍ以上５００ｎｍ以下である。
【００４４】
工程Ｐ2の実行後に、金属膜７３を第１層１６１の表面に形成する工程（工程Ｐ3および工程Ｐ4）が実行される。第２実施形態では、金属膜７３は、銅（Ｃｕ）とインジウム（Ｉｎ）とガリウム（Ｇａ）とを含み、第１金属膜７３２と第２金属膜７３４との積層で構成される。具体的には、工程Ｐ3では、銅（Ｃｕ）とガリウム（Ｇａ）とを含む第１金属膜７３２が第１層１６１の表面の全域にわたり形成される。工程Ｐ3の実行後の工程Ｐ4では、第１実施形態と同様に、インジウム（Ｉｎ）を含む第２金属膜７３４が第１金属膜７３２の表面の全域にわたり形成される。第１金属膜７３２と第２金属膜７３４との形成には、公知の成膜技術（例えばスパッタリングや真空蒸着等）が採用され得る。
【００４５】
工程Ｐ4の実行後の工程Ｐ5では、第１実施形態と同様に、セレン系ガス（例えばＨ２Ｓｅ）の雰囲気中で金属膜７３を加熱することで、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2の第２層１６３が形成される。第２層１６３の膜厚は、例えば５００ｎｍ以上である。以上に例示した工程Ｐ2から工程Ｐ5により、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2の第１層１６１とＣｕ(Ｉｎ，Ｇａ)Ｓｅ2の第２層１６３との積層で構成されるｐ型半導体層６３２が形成される。以降の工程（Ｐ6〜Ｐ9）は第１実施形態と同様である。第２実施形態においても第１実施形態と同様の効果が実現される。
【００４６】
銅（Ｃｕ）で形成される第１実施形態の第１金属膜７３２と、銅（Ｃｕ）およびガリウム（Ｇａ）を含む第２実施形態の第１金属膜７３２とは、銅を含む第１金属膜７３２として包括的に表現される。
【００４７】
＜第３実施形態＞
＜光電変換装置１００の構成＞
第１実施形態では、ｐ型半導体層６３２の第１層１６１と第２層１６３とをＣｕＩｎＳｅ2で形成した場合を例示し、第２実施形態では、ｐ型半導体層６３２の第１層１６１と第２層１６３とをＣｕ(Ｉｎ，Ｇａ)Ｓｅ2で形成した場合を例示した。第３実施形態では、ｐ型半導体層６３２のうち第１層１６１と第２層１６３とが、相異なる組成のカルコパイライト型半導体で形成される。具体的には、第１層１６１がＣｕ(Ｉｎ，Ｇａ)Ｓｅ2で形成され、第２層１６３がＣｕＩｎＳｅ2で形成される。すなわち、第３実施形態では、下部電極１４１側の第１層１６１でガリウム（Ｇａ）濃度が高いｐ型半導体層６３２が形成される。つまり、ｐ型半導体層６３２内の膜厚方向に沿ってガリウム（Ｇａ）の濃度を変化させている。その他の構成は第１実施形態の光電変換装置１００と同様である。
【００４８】
＜光電変換素子１４の製造方法＞
絶縁層３０の表面の全域にわたり下部電極１４１を形成する工程Ｐ1は第１実施形態と同様である。図４で例示される通り、工程Ｐ1の実行後の工程Ｐ2では、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2で示されるカルコパイライト型半導体を含む第１層１６１がスパッタリングにより下部電極１４１の表面の全域にわたり形成される。第１層１６１は、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2をターゲットとしたスパッタリングにより、下部電極１４１の表面に密着した状態で形成される。第１層１６１の膜厚は、例えば１００ｎｍ以上５００ｎｍ以下である。
【００４９】
第１実施形態と同様に、金属膜７３を第１層１６１の表面に形成する工程（工程Ｐ3および工程Ｐ4）と当該金属膜７３をセレン化アニールする工程Ｐ5とにより、ＣｕＩｎＳｅ2で示されるカルコパイライト型半導体を含む第２層１６３が形成される。以降の工程（Ｐ6〜Ｐ8）は第１実施形態と同様である。
【００５０】
第３実施形態においても第１実施形態と同様の効果が実現される。また、第３実施形態では、Ｃｕ(Ｉｎ，Ｇａ)Ｓｅ2の第１層１６１とＣｕＩｎＳｅ2の第２層１６３とが形成されるので、下部電極４１側でガリウム（Ｇａ）濃度が高いｐ型半導体層４３２が形成される。ガリウム（Ｇａ）の濃度が高いほどｐ型半導体層４３２の禁制帯幅（バンドギャップ）は拡大するという傾向があるから、第３実施形態では、下部電極４１からＰＮ接合部（ｎ型バッファ層４３４）にかけて禁制帯幅が縮小する単傾斜禁制帯（Single Graded Bandgap）構造が実現される。したがって、ｐ型半導体層４３２内でガリウム（Ｇａ）の濃度に変化がない（つまり、第１層６１と第２層６３とでガリウム（Ｇａ）の濃度が同程度またはゼロである）第１実施形態および第２実施形態と比較して、短絡電流を増加する（ひいては光電変換効率を向上させる）ことが可能である。
【００５１】
＜変形例＞
以上に例示した各形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様を適宜に併合することも可能である。
【００５２】
（１）前述の各形態では、銅（Ｃｕ）を含む第１金属膜７３２とインジウム（Ｉｎ）を含む第２金属膜７３４とを積層した金属膜７３を形成したが、金属膜７３の形成は以上の方法に限定されない。例えば、銅（Ｃｕ）とインジウム（Ｉｎ）とを含む合金で金属膜７３を形成する方法や、インジウム（Ｉｎ）を含む膜の表面に銅（Ｃｕ）を含む膜を積層した金属膜７３を形成する方法も採用され得る。ただし、インジウム（Ｉｎ）のような低融点金属には凝集が発生しやすいという傾向があるから、インジウム（Ｉｎ）の金属膜の表面には凹凸が発生し得る。したがって、当該金属膜の表面の全域にわたり銅（Ｃｕ）を成膜する方法では、銅（Ｃｕ）の金属膜を平坦かつ均質に形成することが困難である。他方、前述の各形態のように、銅（Ｃｕ）を含む第１金属膜７３２の表面の全域にわたりインジウム（Ｉｎ）を成膜する構成によれば、第１金属膜７３２が平坦かつ均質に形成される。したがって、インジウム（Ｉｎ）の凝集の影響を低減した平坦かつ均質な金属膜７３を形成できるという利点がある。
【００５３】
（２）前述の各形態では、工程Ｐ5では、１６族元素をセレン（Ｓｅ）としてセレン系ガス（例えばＨ２Ｓｅ）を含む雰囲気中で金属膜７３を加熱したが、金属膜７３の加熱に利用される１６族元素は以上の例示に限定されない。例えば、１６族元素を硫黄（Ｓ）として硫黄系ガス（例えばＨ２Ｓ）を含む雰囲気中で金属膜７３を加熱（硫化アニール）することも可能である。前述の対比例において図１２の工程ＰB-3で硫化アニールを実行した場合にも、セレン化アニールの場合と同様に、下部電極１４１とｐ型半導体層６３２との間にボイド４が発生し得るから、ボイド４の発生を抑制し得る前述の各形態は有効である。
【００５４】
（３）前述の各形態では、ＣＩＧＳ系半導体をカルコパイライト型半導体として含む第１層１６１と第２層１６３とを形成したが、カルコパイライト型半導体はＣＩＧＳ系半導体に限定されない。例えば、Ｃｕ2ＺｎＳｎ（ＳｘＳｅ1-ｘ）4（０≦ｘ≦１）で示されるＣＺＴＳ系半導体（例えばＣｕ２ＺｎＳｎＳ４）をカルコパイライト型半導体として含む第１層１６１や第２層１６３を形成することも可能である。以上の説明から理解される通り、カルコパイライト型半導体の組成は任意である。ただし、ＣＩＧＳ系半導体をカルコパイライト型半導体として含む第１層１６１と第２層１６３とを形成する前述の各形態では、ＣＩＧＳ系半導体以外のシリコン系半導体を含む第１層１６１や第２層１６３を形成する方法と比較して、広波長帯域の光を吸収しやすいという利点がある。
【００５５】
（４）前述の各形態では、トランジスター１２のゲート電極５３に光電変換素子１４（下部電極４１）を接続したが、光電変換素子１４の接続先は適宜に変更される。例えば、トランジスター１２の第１電極５４や第２電極５５に光電変換素子１４を接続した構成も採用され得る。もっとも、回路層２０に形成される半導体素子はトランジスター１２に限定されない。例えばダイオード等の半導体素子を回路層２０に形成した構成にも本発明は適用される。また、前述の各形態では、基板１０の表面に形成されたトランジスター１２（薄膜トランジスター）を例示したが、半導体基板を基板１０として利用した構成では、トランジスター１２を基板１０に直接的に形成することが可能である。
【００５６】
（５）前述の各形態では、生体認証用の静脈像を撮像する光電変換装置１００（静脈センサー）を例示したが、本発明の用途は任意である。例えば、静脈像のほか指紋や虹彩を含む生体情報の取得に光電変換装置１００を利用することも可能である。また、例えば、光電変換装置１００が撮像した生体の静脈像から血中アルコール濃度を推定するアルコール検出装置や、光電変換装置１００が撮像した生体の静脈像から血糖値を推定する血糖値推定装置等の医療機器にも本発明は適用され得る。撮像結果を利用した血中アルコール濃度の推定には公知の技術が任意に採用され得る。また、印刷物から画像を読取る画像読取装置に本発明を適用することも可能である。なお、画像読取装置に本発明を適用する場合には可視光が撮像光として好適に利用される。光電変換素子１４の用途は撮像に限定されない。例えば、太陽光を電気エネルギーに変換および蓄積する太陽電池に前述の各形態に係る光電変換素子１４を利用することも可能である。
【符号の説明】
【００５７】
１０…基板、１００…光電変換装置、１１２…定電位線、１１４…検出線、１２，１３２，１３４…トランジスター、１４…光電変換素子、２０…回路層、２２…下地層、２４…層間絶縁膜、３０，４５…絶縁層、３２，３４…絶縁膜、４…ボイド、４０…受光層、４１，１４１…下部電極、４２…上部電極、４３…光電変換層、４３２，６３２…ｐ型半導体層、４３４…ｎ型バッファ層、４３６…ｎ型導電層、４６…開口部、５１…半導体層、５２…ゲート絶縁膜、５３…ゲート電極、５４…第１電極、５５…第２電極、６１，１６１，２２１…第１層、６３，１６３，２２３…第２層、７３…金属膜、７３２…第１金属膜、７３４…第２金属膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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