(57)【要約】      （修正有）【課題】従来の低温バッファ層技術、層挿入技術、およびエピタキシャル横方向過成長（ＥＬＯ）技術とは異なる方法により製造された低転位のＩＩＩ−Ｖ族窒化物系化合物半導体エピタキシャル層を含む化合物半導体構造の提供。【解決手段】サファイア基板１０１ａ上に窒化アルミニウム（ＡｌＮ）前駆体層１０１ｂが配置された基板１０１の上面１０１ｃ上に、第１の化合物半導体エピタキシャル層１０３が形成され、第１の化合物半導体エピタキシャル層１０３はエピタキシャル界面１０６および少なくとも１つのリセス部１０３ｂ’を有し、リセス部１０３ｂ’の底は上面１０１ｃから実質的に０．８〜１．３μｍの距離だけ離れており、エピタキシャル界面１０６上に第２の化合物半導体エピタキシャル層１０５が形成された化合物半導体膜構造１００。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
化合物半導体膜構造であって，
上面を有する基板と、
前記上面に形成された第１の化合物半導体エピタキシャル層であって、前記上面に対向する前記第１の化合物半導体エピタキシャル層の一方の面の反対側の、前記第１の化合物半導体エピタキシャル層の一方の面に、エピタキシャル界面が配置され、前記第１の化合物半導体エピタキシャル層内に少なくとも１つのリセス部が形成された、第１の化合物半導体エピタキシャル層と、
前記エピタキシャル界面上に形成された第２の化合物半導体エピタキシャル層と、を含み、
前記上面と前記リセス部の底とは、実質的に０．８〜１．３マイクロメートル（μｍ）の範囲の距離だけ離れている、化合物半導体膜構造。
【請求項２】
前記リセス部は、頂部がより広く、底がより狭い断面輪郭を有する、請求項１に記載の化合物半導体膜構造。
【請求項３】
前記第１の化合物半導体エピタキシャル層は、不規則に配置された複数のリセス部をさらに有する、請求項１に記載の化合物半導体膜構造。
【請求項４】
前記第１の化合物半導体エピタキシャル層および前記第２の化合物半導体エピタキシャル層の両方は、アルミニウム含有半導体材料を含み、該アルミニウム含有半導体材料は、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）、およびこれらの任意の組み合わせからなる群から選択され、前記基板は、ベース基板上に配置されたＡｌＮ前駆体層である、請求項１に記載の化合物半導体膜構造。
【請求項５】
前記第１の化合物半導体エピタキシャル層は、実質的に１μｍ〜１．５μｍの範囲の厚さを有する、請求項１に記載の化合物半導体膜構造。
【請求項６】
前記第１の化合物半導体エピタキシャル層は、平面視において、ハニカム状の輪郭を有する、請求項１に記載の化合物半導体膜構造。
【請求項７】
前記第１の化合物半導体エピタキシャル層は、不規則に配置された複数の島状構造を有し、該島状構造の各々は、実質的に２μｍ〜４μｍの範囲の直径を有する、請求項１に記載の化合物半導体膜構造。
【請求項８】
前記リセス部は、実質的に０．１μｍ〜０．５μｍの範囲の開口幅を有する、請求項１に記載の化合物半導体膜構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的には半導体膜構造に関し、より詳しくは化合物半導体膜構造に関する。
【先行技術文献】
【特許文献】
【０００２】
【特許文献１】２０１４年２月２５日に発行された米国特許第８，６５９，０３１号。
【非特許文献】
【０００３】
【非特許文献１】Ｈｉｄｅｋｉ  Ｈｉｒａｙａｍａ，Ｊｕｎ  Ｎｏｒｉｍａｔｓｕ，Ｎｏｒｉｍｉｃｈｉ  Ｎｏｇｕｃｈｉ，Ｓａｃｈｉｅ  Ｆｕｊｉｋａｗａ，Ｔａｋａｙｏｓｈｉ  Ｔａｋａｎｏ，Ｋｅｎｊｉ  Ｔｓｕｂａｋｉ，ａｎｄ  Ｎｏｒｉｈｉｋｏ  Ｋａｍａｔａ“Ｍｉｌｌｉｗａｔｔ  ｐｏｗｅｒ  ２７０  ｎｍ−ｂａｎｄ  ＡｌＧａＮ  ｄｅｅｐ−ＵＶ  ＬＥＤｓ  ｆａｂｒｉｃａｔｅｄ  ｏｎ  ＥＬＯ−ＡｌＮ  ｔｅｍｐｌａｔｅｓ”Ｐｈｙｓ．Ｓｔａｔｕｓ  Ｓｏｌｉｄｉ  Ｃ６，Ｎｏ．Ｓ２，Ｓ４７４−Ｓ４７７（２００９）／ＤＯＩ１０．１００２／ｐｓｓｃ．２００８８０９５９，ｐａｇｅｓ１３６−１３９。
【背景技術】
【０００４】
アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）を含む３Ｂ元素、および窒素（Ｎ）を含む５Ｂ元素からなるＩＩＩ−Ｖ族窒化物系化合物半導体は、広いエネルギーギャップを有し、半導体レーザダイオード（ＬＤ）、発光ダイオード（ＬＥＤ）、検出器、ならびに高周波および高電力トランジスタなどの電子部品を製造するために使用することができる。
【０００５】
現在、サファイア基板およびシリコン基板以外に、ＩＩＩ−Ｖ族窒化物系化合物半導体層のエピタキシャル成長により適した基板はまだ得られていないが、ＩＩＩ−Ｖ族窒化物系化合物半導体層とサファイア基板またはシリコン基板との間には大きな格子不整合が生じ、これによってエピタキシャル層に転位が発生し、半導体膜構造を用いたデバイスの性能が劣化するおそれがある。半導体膜構造の品質を改良し、それらの間の転位密度を減少させるために、低温バッファ層技術、層挿入技術、およびエピタキシャル横方向過成長（ＥＬＯ）技術などのエピタキシャル成長の品質を改良するための様々な技術が提供されている。
【０００６】
従来の低温バッファ層技術および層挿入技術は、いずれも以下の工程により特徴づけられる。最初に、低温エピタキシャル成長を行って低温バッファ層を形成し、続いて該低温バッファ層を高温でアニールすることで、低温バッファ層がより低い核生成密度を有することができる。次に、アニールされたバッファ層上で高温エピタキシャル成長の第２段階を行う。エピタキシャル層の核生成密度は、これらの手法により大きく低減させることができるが、エピタキシャル層のエピタキシャル構造は、なお高い転位密度を有している。ＥＬＯ技術については、後続のエピタキシャル成長処理の間に上方に延在する格子欠陥を抑止するために、最初にエッチング処理を用いてエピタキシャル成長面上に規則的な穴または突起を形成する必要がある。比較的複雑な製造工程が必要となる。さらに、ＥＬＯ技術に用いられるマスクの重要な寸法およびプロセスウィンドウは、マイクロメートルのスケールである。また、ＥＬＯ技術は、より長い製造時間およびより高い製造コストを必要とする。したがって、大面積のエピタキシャル構造を形成するためにＥＬＯ技術を適用することは、むしろコストがかかる場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、先行技術において直面する問題を解決するために、先進的な化合物半導体膜構造を提供することが、顕著な課題となっている。
【課題を解決するための手段】
【０００８】
概要
一実施形態によれば、化合物半導体膜構造が提供される。化合物半導体膜構造は、基板、第１の化合物半導体エピタキシャル層、および第２の化合物半導体エピタキシャル層を含む。基板は、上面を有する。第１の化合物半導体エピタキシャル層は、上面に形成され、エピタキシャル界面および少なくとも１つのリセス部を有し、上面に対向する第１の化合物半導体エピタキシャル層の一方の面の反対側の、第１の化合物半導体エピタキシャル層の一方の面に、エピタキシャル界面が配置され、第１の化合物半導体エピタキシャル層内に少なくとも１つのリセス部が形成される。第２の化合物半導体エピタキシャル層は、エピタキシャル界面上に形成される。上面とリセス部の底とは、実質的に０．８マイクロメートル（μｍ）〜１．３μｍの範囲の距離だけ離れている。
【０００９】
本開示の上記の実施形態によれば、化合物半導体膜構造が提供される。厚さが実質的に１μｍ〜１．５μｍの範囲である第１の化合物半導体膜は、エピタキシャル成長技術を用いて基板の上面に形成され、化合物半導体膜は、複数のリセス部によって分離された規則的に配置された複数の島状構造を有する。次に、第２の化合物半導体膜が島状構造上に形成され、リセス部を覆って、不規則に配置された複数のギャップ（リセス部）を有する化合物半導体膜構造を形成し、基板の上面およびリセス部の底は、実質的に０．８μｍ〜１．３μｍの範囲の距離だけ離れている。
【発明の効果】
【００１０】
ギャップ（リセス部）がエピタキシャル処理において上方に延在する格子欠陥を抑止することができるので、第２の化合物半導体エピタキシャル層の転位密度を低減させることができ、化合物半導体膜構造の品質を向上させることができる。さらに、エピタキシャル成長処理を用いるだけで、自己組織化された化合物半導体膜構造を基板上に形成することができ、基板上に規則的な穴または突起を形成するために使用されるＥＬＯ技術で必要とされる追加のエッチング処理を省略することができ、化合物半導体膜構造を製造するための工程を簡略化することができ、したがって製造コストを低減することができる。
【００１１】
本開示の上記および他の態様は、望ましいが限定するものではない実施形態の以下の詳細な説明と関連して、より良く理解されるであろう。添付の図面を参照して、以下の説明を行う。
【図面の簡単な説明】
【００１２】
【図１】図１Ａ〜図１Ｃは、本発明の一実施形態による、化合物半導体膜構造を形成するためのプロセス構造を示す断面図である。
【００１３】
【図２】図２は、図１Ｂに示す第１の化合物半導体エピタキシャル層の電子顕微鏡画像であり、この画像は走査型電子顕微鏡（ＳＥＭ）を用いて撮影されている。
【００１４】
【図３】図３Ａおよび図３Ｂは、成長厚さが実質的に１μｍより小さい場合および１．５μｍより大きい場合にそれぞれ取得された第１の化合物半導体エピタキシャル層の電子顕微鏡画像であり、この画像はＳＥＭを用いて撮影されている。
【発明を実施するための形態】
【００１５】
詳細な説明
本開示は、従来のＩＩＩ−Ｖ族窒化物系化合物半導体エピタキシャル膜の高い転位密度および格子欠陥に起因する問題を解決し、同時に製造工程の簡略化および製造コストの低減を可能にする化合物半導体膜構造を提供する。本発明の技術的特徴および利点を当業者の誰もがより容易に理解することを目的として、化合物半導体膜構造に基づくいくつかの例示的な実施形態およびその製造方法について、詳細な説明および添付図面を参照して以下に開示する。
【００１６】
これらの実施形態は、例示を目的とするだけのものであって、本発明の保護の範囲を限定するものではないことに留意されたい。本発明は、他の特徴、要素、方法、およびパラメータを用いて実現することができる。好適な実施形態は、単に本発明の技術的特徴を説明するためのものであって、本発明の保護の範囲を限定するものではない。当業者であれば誰でも、本発明の趣旨を損なうことなく、以下に開示する明細書に基づいて適切な変形または変更を行うことができよう。添付図面と共通の符号は、同一または類似の要素を示すために使用される。
【００１７】
図１Ａ〜図１Ｃは、本発明の一実施形態による、化合物半導体膜構造１００を形成するためのプロセス構造を示す断面図である。化合物半導体膜構造１００を製造するための方法は以下のステップを含む。最初に、基板１０１を準備する（図１Ａに示す）。本開示のいくつかの実施形態では、基板１０１は、サファイア基板、半導体基板、セラミック基板、またはプラスチック基板により実現することができる。本開示のいくつかの他の実施形態では、基板１０１は、サファイア基板、半導体基板、セラミック基板、またはプラスチック基板などのベース基板上に配置された半導体前駆体層１０１ｂにより実現することができる。本実施形態では、基板１０１は、サファイア基板１０１ａ上に配置された窒化アルミニウム（ＡｌＮ）前駆体層１０１ｂにより実現することができる。
【００１８】
次に、基板１０１（ＡｌＮ前駆体層１０１ｂ）の上面１０１ｃ上に第１のエピタキシャル成長処理１０２を行って、第１の化合物半導体エピタキシャル層１０３を形成する（図１Ｂに示す）。
【００１９】
本開示のいくつかの実施形態では、第１の化合物半導体エピタキシャル層１０３は、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）、およびこれらの任意の組み合せからなる群から選択されるアルミニウム含有半導体材料を含む。本実施形態では、第１の化合物半導体エピタキシャル層１０３は、好ましくはＡｌＮエピタキシャル層により実現される。
【００２０】
図２を参照すると、図２は、図１Ｂに示す第１の化合物半導体エピタキシャル層１０３の電子顕微鏡画像であり、この画像はＳＥＭを用いて撮影されている。第１のエピタキシャル成長処理１０２により形成されたＡｌＮエピタキシャル層（第１の化合物半導体エピタキシャル層１０３）は、規則的に配列された複数の六角形の島状構造１０３ａを有する。各島状構造１０３ａは、実質的に２μｍ〜４μｍの範囲の直径Ｒを有する。図２に示すように、第１の化合物半導体エピタキシャル層１０３は、電子顕微鏡画像の平面視においてハニカム状の輪郭を有する。
【００２１】
詳細には、第１の化合物半導体エピタキシャル層１０３は、第１の化合物半導体エピタキシャル層１０３を規則的に配列された複数の六角形の島状構造１０３ａに分割するために用いられる複数のリセス部１０３ｂを有する。各リセス部１０３ｂは、頂部ではより広く、底ではより狭い断面輪郭、および実質的に０．１μｍ〜０．５μｍの範囲の開口幅Ｗ１を有する。リセス部１０３ｂは、まとまってパターンを形成することができ、第１の化合物半導体エピタキシャル層１０３は、そのパターンにより規則的に配列された複数の六角錐状の島状構造１０３ａに分割することができる（図１Ｂに示す）。
【００２２】
さらに、第１の化合物半導体エピタキシャル層１０３の各島状構造１０３ａは、実質的に平坦な頂部１０３ｃを有する。本実施形態では、各島状構造１０３ａの頂部１０３ｃは、ＡｌＮエピタキシャル層のｃ面に実質的に平行な面である。第１の化合物半導体エピタキシャル層１０３の各島状構造１０３ａが実質的に平坦な頂部１０３ｃを有するという文脈は、第１の化合物半導体エピタキシャル層１０３の厚さＨが特定の条件を満たす時のみであることに留意されたい。本開示のいくつかの実施形態では、第１の化合物半導体エピタキシャル層１０３の厚さＨは１μｍ〜１．５μｍの範囲に限定しなければならない。第１の化合物半導体エピタキシャル層１０３の厚さＨが大きすぎるか、または小さすぎる場合には、各島状構造１０３ａは実質的に平坦な頂部１０３ｃを有することができない。
【００２３】
図３Ａおよび図３Ｂを参照すると、図３Ａおよび図３Ｂは、成長厚さが実質的に１μｍより小さい場合および１．５μｍより大きい場合にそれぞれ取得された第１の化合物半導体エピタキシャル層３０３の電子顕微鏡画像であり、この画像はＳＥＭを用いて撮影されている。図３Ａに示すように、第１の化合物半導体エピタキシャル層３０３の成長厚さが実質的に１μｍより小さい場合には、第１の化合物半導体エピタキシャル層３０３内に形成されたリセス部３０３ｂは、第１の化合物半導体エピタキシャル層３０３を規則的に配列された複数の六角錐状の島状構造（図２に示す）に分割するためのパターンをまとまって形成することができない不規則なクラックのままである。
【００２４】
図３Ｂに示すように、第１の化合物半導体エピタキシャル層３０３の成長厚さが実質的に１．５μｍより大きい場合には、第１の化合物半導体エピタキシャル層３０３の六角錐状の島状構造３０３ａの頂部３０３ｃは、不規則に分布した影を有すると判断することができる。換言すれば、六角錐状の島状構造３０３ａの各頂部３０３ｃは、もはやＡｌＮエピタキシャル層の同一格子方向に平行な平坦な面ではなく、六角錐状の島状構造３０３ａの頂部３０３ｃのＸ線反射率の測定によりその事実を証明することができる。
【００２５】
次に、第２のエピタキシャル成長処理１０４を行って、第１の化合物半導体エピタキシャル層１０３上に第２の化合物半導体エピタキシャル層１０５を形成し、図１Ｃに示す化合物半導体膜構造１００を形成することができる。第２のエピタキシャル成長処理１０４は、第１のエピタキシャル成長処理１０２に続くが、エピタキシャル成長のための温度がより高い。第２のエピタキシャル成長処理１０４の厚さは、実質的に０．５μｍ〜１μｍの範囲であり、好ましくは０．８μｍに相当する。
【００２６】
第２のエピタキシャル成長処理１０４の間に、エピタキシーによって形成された化合物半導体材料は、リセス部１０３ｂを完全に充填するのではなく、第１の化合物半導体エピタキシャル層１０３内に形成されたリセス部１０３ｂ内にランダムに挿入され、それによって不規則に配列された複数のリセス部１０３ｂ’（ギャップ）が徐々に形成される。第２の化合物半導体エピタキシャル層１０５は、リセス部１０３ｂ’を覆い、かつ第１の化合物半導体エピタキシャル層１０３の六角錐状の島状構造１０３ａの頂部１０３ｃに直接接触し、第２の化合物半導体エピタキシャル層１０５と第１の化合物半導体エピタキシャル層１０３との間にエピタキシャル界面１０６が形成される。詳細には、エピタキシャル界面１０６は、基板１０１の上面１０１ｃと対向する第１の化合物半導体エピタキシャル層の反対側の、第１の化合物半導体エピタキシャル層１０３の一方の面に配置される。さらに、基板１０１の上面１０１ｃとリセス部１０３ｂ’の底とは、実質的に０．８μｍ〜１．３μｍの範囲の距離Ｄだけ分離している。
【００２７】
本実施形態では、第１の化合物半導体エピタキシャル層１０３の各島状構造１０３ａの頂部１０３ｃは、ＡｌＮエピタキシャル層のｃ面方向に実質的に平行な面を有し、第２のエピタキシャル成長処理１０４ａを行うことができる実質的に平坦な面を提供することができる。さらに、リセス部１０３ｂ’は、エピタキシャル成長処理において上方に延在する格子欠陥を抑止することができ、したがって第２の化合物半導体エピタキシャル層１０５の転位密度を減少させ、化合物半導体膜構造１００の品質を高めることができる。
【００２８】
本開示のいくつかの実施形態では、第１のエピタキシャル成長処理１０２および第２のエピタキシャル成長処理１０４は、同一の反応チャンバ内で行い、その場で自己組織化された化合物半導体膜構造１００を形成することができ、ＥＬＯ技術により必要とされる基板上の規則的な穴または突起を形成するために使用される追加のエッチング処理がもはや必要ではなくなり、その結果、製造工程を簡略化し、かつ製造コストを低減する目的を達成することができる。
【００２９】
本開示の上記の実施形態によれば、化合物半導体膜構造が提供される。厚さが実質的に１μｍ〜１．５μｍの範囲である第１の化合物半導体膜は、エピタキシャル成長技術を用いて基板の上面に形成され、化合物半導体膜は、複数のリセス部によって分離された規則的に配置された複数の島状構造を有する。次に、第２の化合物半導体膜が島状構造上に形成され、リセス部を覆って、不規則に配置された複数のギャップ（リセス部）を有する化合物半導体膜構造を形成し、基板の上面およびリセス部の底は、実質的に０．８μｍ〜１．３μｍの範囲の距離だけ分離している。
【００３０】
ギャップ（リセス部）がエピタキシー処理において上方に延在する格子欠陥を抑止することができるので、第２の化合物半導体エピタキシャル層の転位密度を低減させることができ、化合物半導体膜構造の品質を向上させることができる。さらに、エピタキシャル成長処理だけを用いて、自己組織化された化合物半導体膜構造を基板上に形成することができ、基板上に規則的な穴または突起を形成するために使用されるＥＬＯ技術で必要とされる追加のエッチング処理を省略することができ、化合物半導体膜構造を製造するための工程を簡略化することができ、したがって製造コストを低減することができる。
【００３１】
開示された実施形態に様々な変形および変更を行うことができることは、当業者には明らかであろう。本明細書および実施例は単なる例示としてのみ考えられ、本開示の真の範囲は以下の特許請求の範囲およびその等価物によって示されることが意図されている。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【外国語明細書】
2017095343000001.pdf