(57)【要約】【課題】画素内の容量素子の容量保持特性を改善し、ひいては、表示品質を向上することが可能な表示装置を提供する。【解決手段】本実施形態に係る表示装置は、基板に設けられ、第１方向に沿って延在し平行して配置された第１及び第２走査線と、基板に設けられ、第１方向と交わる第２方向に延在した信号線と、少なくとも基板に配置される表示素子を駆動するための容量素子と、第１走査線と第２走査線との間に配置され、制御電極が第１走査線に接続され、一方の電極が信号線に接続され、他方の電極が容量素子の一方の電極に接続されたスイッチング素子と、スイッチング素子とは逆極性であって、制御電極が第２走査線に接続され、一方の電極が容量素子の一方の電極に接続された補償素子と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に設けられ、第１方向に沿って延在し平行して配置された第１及び第２走査線と、
前記基板に設けられ、前記第１方向と交わる第２方向に延在した信号線と、
少なくとも前記基板に配置される表示素子を駆動するための容量素子と、
前記第１走査線と前記第２走査線との間に配置され、制御電極が前記第１走査線に接続され、一方の電極が前記信号線に接続され、他方の電極が前記容量素子の一方の電極に接続されたスイッチング素子と、
前記スイッチング素子とは逆極性であって、制御電極が前記第２走査線に接続され、一方の電極が前記容量素子の前記一方の電極に接続された補償素子と、
を備える表示装置。
【請求項２】
前記スイッチング素子の動作に伴う前記容量素子の電極の電位変動を前記補償素子の動作で補正する、請求項１に記載の表示装置。
【請求項３】
前記第１走査線及び前記第２走査線を駆動する走査線駆動回路を備え、前記走査線駆動回路は、前記第１走査線に対して前記スイッチング素子を連続的にオフからオン、該オンからオフにする第１走査信号を出力し、前記スイッチング素子がオンしている途中で前記第２走査線に対して前記補償素子をオフからオンにし前記スイッチング素子がオフした後で前記補償素子をオンからオフにする第２走査信号を出力する、請求項１又は２に記載の表示装置。
【請求項４】
前記スイッチング素子は、前記基板に設けられた第１半導体層を有し、
前記補償素子は、前記基板で前記第１半導体層と同層に設けられた第２半導体層を有し、
前記第１半導体層及び前記第２半導体層は、同質の絶縁膜により覆われている、請求項１乃至３のいずれか一項に記載の表示装置。
【請求項５】
前記補償素子のチャネル容量は、前記スイッチング素子のチャネル容量より小さい、請求項１乃至４のいずれか一項に記載の表示装置。
【請求項６】
前記表示素子は、液晶層を有する、請求項１乃至５のいずれか一項に記載の表示装置。
【請求項７】
前記表示素子は、有機エレクトロルミネッセンス素子を有する、請求項１乃至５のいずれか一項に記載の表示装置。
【請求項８】
前記補償素子がオフすることで、前記スイッチング素子の前記オフへの変化が前記容量素子に与えた電位変化を戻す方向へ変化させる、請求項１乃至７のいずれか一項に記載の表示装置。
【請求項９】
前記補償素子と同極性であって、制御電極が前記第２走査線に接続され、一方の電極が前記信号線に接続された第２スイッチング素子を備える、請求項１乃至８のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、アクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置が備える複数の画素内には、例えば薄膜トランジスタがスイッチング素子として用いられている。画素内の容量素子に信号線からの画像信号が書き込まれる場合、前記スイッチング素子がオフ状態からオン状態に変化し、次にオン状態からオフ状態に切り替わる。このとき前記容量素子内では電荷の再分配が行われ前記画像信号に対応する電荷が保持される。ここで前記スイッチング素子のオフ動作が、前記容量素子の保持電位に対して、電位変動を与えることが知られている。この電位変動のことを通常突き抜け電圧と称している。
【０００３】
従来、突き抜け電圧を抑圧するために、表示装置内に設けられた共通電極の電圧を用いて調整されることが一般的であった。しかしながら、近年、表示装置の高精細化に伴い、画素が微細化し、画素内に設けられた容量素子の保持容量が減少されている。このため、突き抜け電圧が相対的に増加する傾向にある。このため、共通電極の電圧を調整することのみで突き抜け電圧を抑圧することは困難になりつつある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３９７９０号公報
【特許文献２】特開２００９−２２３２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、画素内の容量素子の容量保持特性を改善し、ひいては表示品質を向上することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態に係る表示装置は、基板に設けられ、第１方向に沿って延在し平行して配置された第１及び第２走査線と、前記基板に設けられ、前記第１方向と交わる第２方向に延在した信号線と、少なくとも前記基板に配置される表示素子を駆動するための容量素子と、前記第１走査線と前記第２走査線との間に配置され、制御電極が前記第１走査線に接続され、一方の電極が前記信号線に接続され、他方の電極が前記容量素子の一方の電極に接続されたスイッチング素子と、前記スイッチング素子とは逆極性であって、制御電極が前記第２走査線に接続され、一方の電極が前記容量素子の前記一方の電極に接続された補償素子と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る表示装置の一例を概略的に示す回路図である。
【図２】図２は、第１実施形態に係る表示装置に用いられる表示パネルの一例を概略的に示す断面図である。
【図３】図３は、図２に示す表示パネルの要部を拡大して示す断面図である。
【図４】図４は、図１に示す表示装置の動作の一例を示すタイミングチャートである。
【図５】図５は、第２実施形態に係る表示装置の一例を概略的に示す回路図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら説明する。なお、開示は一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
（第１実施形態）
【０００９】
図１は、第１実施形態に係る表示装置ＤＳＰ１の構成及びその等価回路の一例を概略的に示す平面図である。図２は、表示装置ＤＳＰ１に用いられる表示パネルＰＮＬを概略的に示す断面図である。
【００１０】
表示装置ＤＳＰ１は、表示パネルＰＮＬと、表示パネルＰＮＬに画像を表示させるための信号を供給する駆動部とを備えている。本実施形態において、表示パネルＰＮＬは、アクティブマトリクスタイプの液晶表示パネルである。表示パネルＰＮＬは、図２に示すように、アレイ基板ＡＲと、アレイ基板ＡＲと対向して設けられた対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に設けられた液晶層ＬＱとにより構成されている。アレイ基板ＡＲと対向基板ＣＴとは、図示しないスペーサ等により所定のギャップが形成された状態でシール材により貼り合わされている。液晶層ＬＱは、このギャップに封入された液晶分子を含む液晶組成物により構成されている。
【００１１】
図１に戻り、駆動部は、走査線駆動回路２、信号線駆動回路４、共通電極駆動回路３、制御回路５により構成されている。走査線駆動回路２、信号線駆動回路４、共通電極駆動回路３の少なくとも一部は、アレイ基板ＡＲに形成されている。
【００１２】
表示パネルＰＮＬは、アレイ基板ＡＲと対向基板ＣＴとが重なる領域内に、表示領域ＤＡを備えている。表示領域ＤＡは、マトリクス状に配置された複数の画素ＰＸ（ＰＸｎ−１、ＰＸｎ、ＰＸｎ＋１、・・・・）により構成されている。
【００１３】
表示パネルＰＮＬのアレイ基板ＡＲは、表示領域ＤＡにおいて、１行毎の画素ＰＸを、順次選択するための複数の走査線ＷＬ（図１には、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２を示す）、選択された画素ＰＸに画像信号を供給するための複数の信号線ＳＬ（図１には、ＳＬｍ、ＳＬｍ＋１を示す）、表示領域ＤＡの全域にわたりコモン電位Ｖｃｏｍを供給するための共通線ＣＬ（図１には、ＣＬｎ−１、ＣＬｎ、ＣＬｎ＋１を示す）を備えている。
【００１４】
各走査線ＷＬは、例えば第１方向（行方向）Ｘに沿って表示領域ＤＡの外部に延出し、表示領域ＤＡの第１方向Ｘの一端側に設けられた走査線駆動回路２と電気的に接続されている。各共通線ＣＬは、走査線ＷＬと離間して第１方向Ｘに沿って配置されている。各共通線ＣＬは、表示領域ＤＡの外部に延出し、表示領域ＤＡの第１方向Ｘの他端側に設けられた共通電極駆動回路３と電気的に接続されている。各信号線ＳＬは、第１方向Ｘと交わる第２方向（列方向）Ｙに沿って表示領域ＤＡの外部に延出し、表示領域ＤＡの第２方向Ｙの一端側に設けられた信号線駆動回路４と電気的に接続されている。
【００１５】
走査線駆動回路２は、制御回路５の制御に基づいて、各走査線ＷＬに走査信号を順次供給する。共通電極駆動回路３は、制御回路５の制御に基づいて、共通線ＣＬにコモン電位Ｖｃｏｍを供給する。信号線駆動回路４は、制御回路５の制御に基づいて、各信号線ＳＬに画像信号に対応した信号電位Ｖｓｉｇを供給する。
【００１６】
各画素ＰＸは、スイッチング素子ＷＳ（ＷＳｎ−１、ＷＳｎ、ＷＳｎ＋１、・・・・）、画素電極ＰＥ（ＰＥｎ−１、ＰＥｎ、ＰＥｎ＋１、・・・・）、共通電極ＣＥ、容量素子Ｃｓ（Ｃｓｎ−１、Ｃｓｎ、Ｃｓｎ＋１、・・・・）、補償素子ＣＰ（ＣＰｎ−１、ＣＰｎ、ＣＰｎ＋１、・・・・）、などを備えている。
【００１７】
スイッチング素子ＷＳは、薄膜トランジスタにより構成されている。尚、本明細書において、薄膜トランジスタのゲート電極（制御電極）以外の電極を便宜的に「ソース電極」、「ドレイン電極」と表記するが、電流の向きを限定するものではない。
【００１８】
補償素子ＣＰは、各画素ＰＸにおいて、スイッチング素子ＷＳの動作に伴う突き抜け電圧により変化した画素電極ＰＥの電位の変化分を補償する。このため、各画素ＰＸにおいて、補償素子ＣＰは、当該画素ＰＸに設けられたスイッチング素子ＷＳの極性と逆極性の薄膜トランジスタにより構成されている。また、補償素子ＣＰのチャネル容量は、スイッチング素子ＷＳのチャネル容量より小さい。補償素子ＣＰのチャネル容量は、スイッチング素子ＷＳのチャネル容量の例えば１／２である。
【００１９】
ｎ行目の走査線ＷＬｎとｍ列目の信号線ＳＬｍとに接続されたスイッチング素子ＷＳｎを含む画素ＰＸｎ（以下、ｎ行目の画素ＰＸｎと称す）において、スイッチング素子ＷＳｎは、例えばＰ型の薄膜トランジスタであり、補償素子ＣＰｎは、Ｎ型の薄膜トランジスタである。スイッチング素子ＷＳｎのゲート電極ＧＥ１は、ｎ行目の走査線ＷＬｎに接続されている。スイッチング素子ＷＳｎのソース電極ＳＥ１は、ｍ列目の信号線ＳＬｍに接続され、スイッチング素子ＷＳｎのドレイン電極ＤＥ１は、画素電極ＰＥｎ、容量素子Ｃｓｎの一方の電極、及び補償素子ＣＰｎのドレイン電極ＤＥｃに接続されている。容量素子Ｃｓｎの他方の電極、及び共通電極ＣＥは、ｎ行目の共通線ＣＬｎに接続されている。補償素子ＣＰのゲート電極ＧＥｃは、ｎ＋１行目の走査線ＷＬｎ＋１に接続されている。
【００２０】
尚、本実施形態において、補償素子ＣＰｎは、ゲート電極ＧＥｃ及びドレイン電極ＤＥｃのみを有しているが、ソース電極を有していてもよい。この場合、ソース電極とドレイン電極ＤＥｃとが導通され、補償素子ＣＰは、ＭＯＳ（metal-oxide-semiconductor）容量として機能してもよい。
【００２１】
上記画素ＰＸの機能を簡単に説明する。走査線ＷＬｎに走査信号が供給されると、スイッチング素子ＷＳｎは、ソース−ドレイン間が導通し、オン状態となる。画素電極ＰＥｎの電位は、信号電位Ｖｓｉｇが供給された信号線ＳＬｍから画像信号が供給されることで変化する。容量素子Ｃｓｎは、画素電極ＰＥｎの電位を保持する。液晶層ＬＱは、コモン電位Ｖｃｏｍが供給された共通電極ＣＥと、画素電極ＰＥｎとの間に形成される電界により、液晶分子の配向が制御される。
【００２２】
第２方向Ｙに沿って隣接したｎ−１、ｎ、ｎ＋１行目の画素ＰＸｎ−１、ＰＸｎ、ＰＸｎ＋１において、スイッチング素子ＷＳ及び補償素子ＣＰは、それぞれ極性が交互になるように配置されている。例えば、ｎ行目の画素ＰＸｎにおいてＰ型のスイッチング素子ＷＳとＮ型の補償素子ＣＰが設けられている場合、ｎ−１行目の画素ＰＸｎ−１、及びｎ＋１行目の画素ＰＸｎ＋１において、Ｎ型のスイッチング素子ＷＳとＰ型の補償素子ＣＰが設けられている。
【００２３】
言い換えると、ｎ行目の走査線ＷＬｎには、ｎ−１行目の画素ＰＸｎ−１に設けられたＰ型の補償素子ＣＰｎ−１のゲート電極ＧＥｃと、ｎ行目の画素ＰＸｎに設けられたＰ型のスイッチング素子ＷＳｎのゲート電極ＧＥ１とが接続されている。ｎ＋１行目の走査線ＷＬｎ＋１には、ｎ行目の画素ＰＸｎに設けられたＮ型の補償素子ＣＰｎのゲート電極ＧＥｃと、ｎ＋１行目の画素ＰＸｎ＋１に設けられたＮ型のスイッチング素子ＷＳｎ＋１のゲート電極ＧＥ１が接続されている。
【００２４】
尚、本実施形態の表示パネルＰＮＬは、例えば、その背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、その全面からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、及び、透過表示機能と反射表示機能とを備えた半透過型のいずれであってもよい。
【００２５】
また、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面に垂直な縦電界を利用する表示モード、基板主面に対して傾斜した斜め電界を利用する表示モード、あるいは、これらを組み合わせて利用する表示モードに対応した構成を有していてもよい。横電界を利用する表示モードでは、表示パネルＰＮＬを構成する一方の基板に、画素電極ＰＥ及び共通電極ＣＥの双方が備えられた構成を適用することが可能である。縦電界及び斜め電界を利用する表示モードでは、表示パネルＰＮＬを構成する一方の基板に画素電極ＰＥが備えられ、他方の基板に共通電極ＣＥが備えられた構成が適用可能である。
【００２６】
図３は、図２に示すアレイ基板ＡＲの要部を拡大して示す断面図である。
【００２７】
アレイ基板ＡＲは、第１基板１０、第１乃至第５絶縁膜１１乃至１５、スイッチング素子ＷＳ、補償素子ＣＰ、共通電極ＣＥ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
【００２８】
第１基板１０は、ガラスや樹脂等の絶縁材料から形成されている。第１絶縁膜１１は、第１基板１０上に形成されている。
【００２９】
スイッチング素子ＷＳ及び補償素子ＣＰは、第１絶縁膜１１上に形成されている。すなわち、スイッチング素子ＷＳを構成する半導体層ＳＣ１と、補償素子ＣＰを構成する半導体層ＳＣｃとはそれぞれ離間して第１絶縁膜１１上に形成されている。半導体層ＳＣ１、ＳＣｃは、例えば多結晶シリコン、非晶質シリコン等のシリコン系材料から形成されている。
【００３０】
第２絶縁膜１２は、半導体層ＳＣ１、ＳＣｃを覆うとともに、第１絶縁膜１１上にも形成されている。
【００３１】
スイッチング素子ＷＳのゲート電極ＧＥ１は、第２絶縁膜１２上で、半導体層ＳＣ１の例えば中央部と重なる領域に形成されている。補償素子ＣＰのゲート電極ＧＥｃは、第２絶縁膜１２上で、一端部を除き半導体層ＳＣｃのほぼ全面と重なる領域に形成されている。
【００３２】
第３絶縁膜１３は、ゲート電極ＧＥ１、ＧＥｃを覆うとともに、第２絶縁膜１２上にも形成されている。第１乃至第３絶縁膜１３は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン等の無機絶縁材料により形成されている。
【００３３】
スイッチング素子ＷＳのソース電極ＳＥ１、ドレイン電極ＤＥ１、及び補償素子ＣＰのドレイン電極ＤＥｃは、第３絶縁膜１３上に形成されている。スイッチング素子ＷＳのソース／ドレイン電極ＳＥ１、ＤＥ１は、第３絶縁膜１３及び第２絶縁膜１２内に設けられたコンタクトホールを介して、半導体層ＳＣ１の両端領域とそれぞれ接続されている。補償素子ＣＰのドレイン電極ＤＥｃは、第３絶縁膜１３及び第２絶縁膜１２内に設けられたコンタクトホールを介して、半導体層ＳＣｃの一端領域に接続されている。スイッチング素子ＷＳのドレイン電極ＤＥ１と補償素子ＣＰのドレイン電極ＤＥｃとは、第３絶縁膜１３上に設けられた中継電極ＲＥにより接続されている。
【００３４】
層間絶縁膜としての第４絶縁膜１４は、スイッチング素子ＷＳ、補償素子ＣＰ、及び中継電極ＲＥを覆うとともに、第３絶縁膜１３上にも形成されている。第４絶縁膜１４の中継電極ＲＥと重なる領域には、中継電極ＲＥを露出する開口部（コンタクトホール）１４ａが形成されている。第４絶縁膜１４は、例えば光透過性を有する樹脂等の有機絶縁材料により形成されている。
【００３５】
共通電極ＣＥは、第４絶縁膜１４上に形成されている。共通電極ＣＥは、開口部１４ａと重なる領域に、開口部１４ａよりも若干大きい開口部ＣＥａを有している。
【００３６】
第５絶縁膜１５は、共通電極ＣＥを覆うとともに、第４絶縁膜１４上にも形成されている。第５絶縁膜１５は、開口部１４ａと重なる領域に、開口部１４ａとほぼ同じ大きさを有し、中継電極ＲＥを露出する開口部１５ａを有している。
【００３７】
画素電極ＰＥは、第５絶縁膜１５上に形成され、その一部が中継電極ＲＥ及び共通電極ＣＥと重なっている。開口部１５ａ内に形成された画素電極ＰＥは、開口部１５ａの底部において中継電極ＲＥと接続されている。
【００３８】
画素電極ＰＥと第５絶縁膜１５とは、第１配向膜ＡＬ１により覆われている。
【００３９】
以上のように構成されたアレイ基板ＡＲと、図示しない第２配向膜が設けられた対向基板ＣＴのとの間には、液晶分子を含む液晶組成物が封入され、液晶層ＬＱが形成されている。
【００４０】
尚、本実施形態において、画素電極ＰＥが共通電極ＣＥの上方に形成される場合を例として説明したが、表示装置ＤＳＰ１は、共通電極ＣＥが画素電極ＰＥの上方に形成される構成でもよい。
【００４１】
図４は、図１に示した走査線駆動回路２により走査線ＷＬに供給される信号と、画素電極ＰＥの電位との関係を示すタイミングチャートである。図４と図１を参照して、本実施形態の基本動作を説明する。図４において、実線は、ｎ−１、ｎ、ｎ＋１行目の走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１に供給される電位を示し、点線は、画素ＰＸｎ−１、ＰＸｎ、ＰＸｎ＋１における画素電極ＰＥｎ−１、ＰＥｎ、ＰＥｎ＋１の電位を示している。
【００４２】
本実施形態において、走査線駆動回路２による駆動は、第２方向Ｙに沿って隣接する２本の走査線ＷＬに接続されている２つのスイッチング素子ＷＳが、一時的に同時にオン状態となる（或いはオーバーラップ期間を持つ）ダブルスキャン駆動である。すなわち、本実施形態では、ｎ−１行目の走査線ＷＬｎ−１に走査信号が供給されている１書込み期間１Ｈ（つまり、ｎ−１行目のスイッチング素子ＷＳｎ−１がオン状態の期間）内に、ｎ行目の走査線ＷＬｎへの走査信号の供給が開始され、走査線ＷＬｎに走査信号が供給されている１書込み期間１Ｈ（つまり、ｎ行目のスイッチング素子ＷＳｎがオン状態の期間）内に、走査線ＷＬｎ−１への走査信号の供給が終了し、同時にｎ＋１行目の走査線ＷＬｎ＋１への走査信号の供給が開始される。なお上記の１書込み期間１Ｈは必ずしも１水平走査期間（走査線ＷＬに接続されたスイッチング素子ＷＳを介して画素電極ＰＥに信号電位Ｖｓｉｇが供給される期間）とは限定されない。例えばフレームメモリから読み出された画像信号が次々と画素ＰＸに書き込まれる場合は、１水平走査期間よりも短期間で書き込まれる。
【００４３】
今、時刻ｔ０において、走査線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１に接続されたスイッチング素子ＷＳｎ−１、ＷＳｎ、ＷＳｎ＋１は、オフ状態であるとする。すなわち、図４に示すように、時刻ｔ０において、走査線駆動回路２は、ｎ−１行目の走査線ＷＬｎ−１にローレベルの電位を供給し、ｎ行目の走査線ＷＬｎにハイレベルの電位を供給し、ｎ＋１行目の走査線ＷＬｎ＋１にローレベルの電位を供給している。
【００４４】
次に、時刻ｔ１において、走査線駆動回路２は、ｎ−１行目の走査線ＷＬｎ−１にハイレベルの電位を供給する。これにより、画素ＰＸｎ−１においてＮ型のスイッチング素子ＷＳｎ−１は、オフ状態からオン状態へ切り替わる。画素電極ＰＥｎ−１は、スイッチング素子ＷＳｎ−１を介して信号電位Ｖｓｉｇ（＋）が供給された信号線ＳＬｍと導通される。この結果、画素電極ＰＥｎ−１の電位ＶＰＥｎ−１は、信号電位Ｖｓｉｇ（＋）に上昇する。
【００４５】
次に、時刻ｔ１から例えば１書込み期間１Ｈの半分の時間（以下、半期間Ｈ／２と称す）が経過した時刻ｔ２において、走査線駆動回路２は、ｎ行目の走査線ＷＬｎに、ローレベルの電位を供給する。これにより、画素ＰＸｎにおいてＰ型のスイッチング素子ＷＳｎは、オフ状態からオン状態へ切り替わる。
【００４６】
また、先のｎ−１行目の画素ＰＸｎ−１においては、Ｐ型の補償素子ＣＰｎ−１がオフ状態からオン状態へ切り替わる。このために、画素ＰＸｎ−１の画素電極ＰＥｎ−１側に突き抜け電圧が発生する（図示ＴＵ１）。この結果、画素電極ＰＥｎ−１の電位ＶＰＥｎ−１は、一時的に下がる。しかしながら、このｎ−１行目のスイッチング素子ＷＳｎ−１はオン状態が維持されており、画素電極ＰＥｎ−１は信号線ＳＬｍと導通されているため、画素電極ＰＥｎ−１の電位ＶＰＥｎ−１は、信号電位Ｖｓｉｇ（＋）に回復する。
【００４７】
また時刻ｔ２では画素ＰＸｎにおいて、Ｐ型のスイッチング素子ＷＳｎは、オフ状態からオン状態へ切り替わっている。そして画素ＰＸｎにおける画素電極ＰＥｎは、スイッチング素子ＷＳｎを介して信号電位Ｖｓｉｇ（＋）が供給された信号線ＳＬｍと導通されている。この結果、画素電極ＰＥｎの電位ＶＰＥｎは、信号電位Ｖｓｉｇ（＋）となる。
【００４８】
次に、時刻ｔ２から半期間Ｈ／２が経過した時刻ｔ３において、走査線駆動回路２は、ｎ−１行目の走査線ＷＬｎ−１にローレベルの電位を供給する。
【００４９】
これにより、画素ＰＸｎ−１においては、Ｎ型のスイッチング素子ＷＳｎ−１は、オン状態からオフ状態へ切り替わり、突き抜け電圧ΔＶｐが発生する。このため画素電極ＰＥｎ−１の電位ＶＰＥｎ−１は、信号電位Ｖｓｉｇ（＋）から突き抜け電圧ΔＶｐだけ低くなる。そしてスイッチング素子ＷＳｎ−１は、オフ状態が維持されるため、画素電極ＰＥｎ−１の電位ＶＰＥｎ−１は、信号電位Ｖｓｉｇ（＋）より突き抜け電圧ΔＶｐだけ低い電位に維持される。
【００５０】
また、時刻ｔ３においては、走査線駆動回路２は、ｎ＋１行目の走査線ＷＬｎ＋１にハイレベルの電位を供給する。
【００５１】
これにより、ｎ行目の画素ＰＸｎにおいて、Ｎ型の補償素子ＣＰｎがオフ状態からオン状態へ切り替わる。このために、画素ＰＸｎの画素電極ＰＥｎ側に突き抜け電圧が発生する（図示ＴＵ２）。この結果、画素電極ＰＥｎの電位ＶＰＥｎが一時的に上がる。しかしながら、スイッチング素子ＷＳｎはオン状態が維持されており、画素電極ＰＥｎは信号線ＳＬｍと導通されているため、画素電極ＰＥｎの電位ＶＰＥｎは、信号電位Ｖｓｉｇ（＋）に回復する。
【００５２】
また時刻ｔ３では画素ＰＸｎ＋１において、Ｎ型のスイッチング素子ＷＳｎ＋１は、オフ状態からオン状態へ切り替わっている。そして画素電極ＰＥｎ＋１は、信号電位Ｖｓｉｇ（＋）が供給された信号線ＳＬｍと導通されている。この結果、ｎ＋１行目の画素電極ＰＥｎ＋１の電位ＶＰＥｎ＋１は、信号電位Ｖｓｉｇ（＋）となる。
【００５３】
次に、時刻ｔ３から半期間Ｈ／２が経過した時刻ｔ４において、走査線駆動回路２は、ｎ行目の走査線ＷＬｎにハイレベルの電位を供給する。
【００５４】
このとき、ｎ−１行目の画素ＰＸｎ−１において、Ｐ型の補償素子ＣＰｎ−１がオン状態からオフ状態へ切り替わり、突き抜け電圧が生じる。この突き抜け電圧は、信号電位Ｖｓｉｇ（＋）よりもΔＶｐだけ低い電位に維持されていた画素電極ＰＥｎ−１の電位ＶＰＥｎ−１を上昇させる。すなわち、画素ＰＸｎ−１においては、時刻ｔ３においてＮ型のスイッチング素子ＷＳｎ−１がオン状態からオフ状態へ切り替えられたときの突き抜け電圧により生じた電圧ΔＶｐの低下分は、時刻ｔ４においてＰ型の補償素子ＣＰｎ−１がオン状態からオフ状態へ切り替えられたことにより生じた突き抜け電圧により相殺される。この結果、画素電極ＰＥｎ−１の電位は、信号電位Ｖｓｉｇ（＋）に回復する。
【００５５】
一方、画素ＰＸｎにおいては、Ｐ型のスイッチング素子ＷＳｎは、時刻ｔ４でオン状態からオフ状態へ切り替わり、突き抜け電圧ΔＶｐが発生する。このために画素電極ＰＥｎの電位ＶＰＥｎは、信号電位Ｖｓｉｇ（＋）から突き抜け電圧ΔＶｐだけ高くなる。しかしスイッチング素子ＷＳｎは、オフ状態が維持されているため、画素電極ＰＥｎの電位ＶＰＥｎは、信号電位Ｖｓｉｇ（＋）から突き抜け電圧ΔＶｐだけ高い電位に維持される。このときｎ＋２行目の画素ＰＸｎ＋２（図示せず）においては、Ｐ型のスイッチング素子ＷＳｎ＋２がオフからオン状態に制御される。また、ｎ＋１行目の画素ＰＸｎの、Ｐ型の補償素子ＣＰｎ＋１がオフ状態からオン状態へ切り替わる。このために、画素ＰＸｎ＋１の画素電極ＰＥｎ側に突き抜け電圧が発生する（図示ＴＵ３）。この結果、画素電極ＰＥｎ＋１の電位ＶＰＥｎ＋１が一時的に低下する。しかしながら、スイッチング素子ＷＳｎ＋１はオン状態が維持されており、画素電極ＰＥｎ＋１は信号線ＳＬｍと導通されているため、画素電極ＰＥｎ＋１の電位ＶＰＥｎ＋１は、信号電位Ｖｓｉｇ（＋）に回復する。
【００５６】
次に、時刻ｔ４から半期間Ｈ／２が経過した時刻ｔ５において、走査線駆動回路２は、ｎ＋１行目の走査線ＷＬｎにローレベルの電位を供給する。
【００５７】
このとき、画素ＰＸｎにおいて、Ｎ型の補償素子ＣＰｎがオン状態からオフ状態へ切り替わり、突き抜け電圧が生じる。この突き抜け電圧は、信号電位Ｖｓｉｇ（＋）よりも高い電位に維持されていた画素電極ＰＥｎの電位ＶＰＥｎを低下させる。すなわち、画素ＰＸｎにおいては、時刻ｔ４においてＰ型のスイッチング素子ＷＳｎがオン状態からオフ状態へ切り替えられたときの突き抜け電圧により生じた電圧ΔＶｐの上昇分は、時刻ｔ５においてＮ型の補償素子ＣＰｎがオン状態からオフ状態へ切り替えられたことにより生じた突き抜け電圧により相殺される。この結果、画素電極ＰＥｎ−１の電位は、信号電位Ｖｓｉｇ（＋）に回復する。
【００５８】
本実施形態によれば、各画素ＰＸにおいて、スイッチング素子ＷＳと逆極性の補償素子ＣＰの突き抜け電圧を生じさせることで、スイッチング素子ＷＳの突き抜け電圧により生じる画素電極ＰＥの電位ＶＰＥの持続的な変化を抑制することができる。
【００５９】
さらに、補償素子ＣＰは、隣接する画素ＰＸのスイッチング素子ＷＳと、ゲート電極が接続される配線を共有している。すなわち、ｎ行目の画素ＰＸｎに含まれる補償素子ＣＰｎのゲート電極と、ｎ＋１行目の画素ＰＸｎ＋１に含まれるスイッチング素子ＷＳｎ＋１のゲート電極は、ｎ＋１行目の走査線ＷＬｎ＋１に接続されている。したがって、表示装置ＤＳＰ１は、補償素子ＣＰを駆動するためのさらなる配線を必要としない。この結果、配線数を増加することなく、突き抜け電圧の影響を抑制し、表示品質を向上することができる。
【００６０】
また、スイッチング素子ＷＳを構成する半導体層ＳＣ１と補償素子ＣＰを構成する半導体層ＳＣｃとは、同層に形成されている。すなわち、半導体層ＳＣ１と半導体層ＳＣｃとは、第１絶縁膜１１上に形成され、ゲート絶縁膜としての第２絶縁膜１２により覆われている。スイッチング素子ＷＳと同質の絶縁膜を用いることにより、容易に、スイッチング素子ＷＳと同様の電気的特性を有する補償素子ＣＰを構成することが可能になる。したがって、高い精度で、スイッチング素子ＷＳの突き抜け電圧による電位の変化を補償素子ＣＰの突き抜け電圧により補償することが可能となる。
（第２実施形態）
【００６１】
図５は、第２実施形態に係る表示装置ＤＳＰ２の構成及びその等価回路を概略的に示す平面図である。第２実施形態は、表示装置ＤＳＰ２が有機エレクトロルミネッセンス（ＥＬ）素子を備える有機ＥＬ表示装置である点で第１実施形態と相違している。
【００６２】
本実施形態の表示パネルＰＮＬは、表示領域ＤＡにおいて、各画素ＰＸを選択するため（各画素への画像信号書き込み期間を設定するため）の複数の第１走査線ＷＬ１（図５には、ＷＬ１ｎ−１、ＷＬ１ｎ、ＷＬ１ｎ＋１・・・を示す）、各画素ＰＸの発光動作（発光期間）及び消光動作（消光期間）を制御するための複数の第２走査線ＷＬ２（図５には、ＷＬ２ｎ−１、ＷＬ２ｎ、ＷＬ２ｎ＋１・・・・を示す）、各画素ＰＸに画像信号を供給するための複数の信号線ＳＬ（図５には、ＳＬｍ、ＳＬｍ＋１を示す）、各画素ＰＸに固定電位を供給するための複数の電源線ＰＬ（図５には、ＰＬｎ−１、ＰＬｎ、ＰＬｎ＋１を示す）を備えている。
【００６３】
第１、第２走査線ＷＬ１、ＷＬ２、電源線ＰＬは、第１方向Ｘに沿って表示領域ＤＡの外側まで延出し、表示領域ＤＡの第１方向Ｘの一端側に設けられた第１走査線駆動回路２ａ、または他端側に設けられた第２走査線駆動回路３ａの一方と電気的に接続されている。信号線ＳＬは、第２方向Ｙに沿って表示領域ＤＡの外側まで延出し、表示領域ＤＡの第２方向Ｙの一端側に設けられた信号線駆動回路４ａと電気的に接続されている。
【００６４】
第１、第２走査線駆動回路２ａ、３ａは、制御回路５ａの制御に基づいて、各第１走査線ＷＬ１に走査信号を順次供給する。これにより、第１方向Ｘに配置された複数の画素ＰＸが順次選択される。また、第１、第２走査線駆動回路２ａ、３ａは、制御回路５ａの制御に基づいて、第２走査線ＷＬ２に駆動信号を供給する。これにより、画素ＰＸの発光動作及び消光動作が制御される。さらに、第１、第２走査線駆動回路２ａ、３ａは、制御回路５ａの制御に基づいて、電源線ＰＬに固定電位を供給する。信号線駆動回路４ａは、信号線ＳＬに信号電位Ｖｓｉｇと、基準電位とを選択的に供給する。信号電位Ｖｓｉｇは、画像信号の輝度に応じた信号の電位である。基準電位は、信号電位Ｖｓｉｇの基準となる電位であり、例えば黒レベルを示す信号の電位に相当する。
【００６５】
制御回路５ａは、外部信号源から供給される外部信号に基づいて、表示領域ＤＡに画像を表示するために必要な各種信号を生成する。制御回路５ａは、生成した各種信号を、第１走査線駆動回路２ａ、第２走査線駆動回路３ａ、信号線駆動回路４ａにそれぞれ出力するとともに、第１走査線駆動回路２ａ、第２走査線駆動回路３ａ、信号線駆動回路４ａが互いに同期して動作するように制御する。
【００６６】
各画素ＰＸは、薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、容量素子Ｃｓ、有機ＥＬ素子ＯＬＤ、補償素子ＣＰ、などを備えている。
【００６７】
ｎ行目の画素ＰＸｎにおいて、薄膜トランジスタＴｒ１ｎのゲート電極ＧＥ１は、ｎ行目の第１走査線ＷＬ１ｎに接続されている。薄膜トランジスタＴｒ１ｎのソース電極ＳＥ１は、ｍ列目の信号線ＳＬｍに接続され、ドレイン電極ＤＥ１は、容量素子Ｃｓｎの一方の電極、薄膜トランジスタＴｒ２ｎのゲート電極ＧＥ２、及び補償素子ＣＰｎのドレイン電極ＤＥｃに接続されている。容量素子Ｃｓｎの他方の電極は、電源線ＰＬｎ、及び薄膜トランジスタＴｒ２ｎのソース電極ＳＥ２に接続されている。薄膜トランジスタＴｒ３ｎのソース電極ＳＥ３は、薄膜トランジスタＴｒ２ｎのドレイン電極ＤＥ２に接続され、薄膜トランジスタＴｒ３ｎのドレイン電極ＤＥ３は、有機ＥＬ素子ＯＬＤに接続されている。薄膜トランジスタＴｒ３ｎのゲート電極ＧＥ３は、第２走査線ＷＬ２ｎに接続されている。補償素子ＣＰｎのゲート電極は、ｎ＋１行目の第１走査線ＷＬ１ｎ＋１に接続されている。
【００６８】
第１走査線ＷＬ１ｎに走査信号が供給されると、薄膜トランジスタＴｒ１ｎは、ソース−ドレイン間が導通し、オン状態となる。容量素子Ｃｓｎは、信号線ＳＬｍに供給された信号電位Ｖｓｉｇを保持する。電源線ＰＬｎと容量素子Ｃｓｎとの間の電位差が所定の電位差に到達すると、薄膜トランジスタＴｒ２ｎは、オン状態となる。第２走査線ＷＬ２ｎに駆動信号が供給されると、薄膜トランジスタＴｒ３ｎは、ソース−ドレイン間が導通し、オン状態となる。有機ＥＬ素子ＯＬＤは、容量素子Ｃｓｎに保持された電位に対応した輝度、すなわち、薄膜トランジスタＴｒ２及び薄膜トランジスタＴｒ３を流れる電流に対応した輝度で発光する。
【００６９】
第２方向Ｙに沿って隣接したｎ−１、ｎ、ｎ＋１行目の画素ＰＸｎ−１、ＰＸｎ、ＰＸｎ＋１において、スイッチング素子ＷＳ及び補償素子ＣＰは、薄膜トランジスタの極性が交互になるように配置されている。例えばｎ行目の第１走査線ＷＬ１ｎには、画素ＰＸｎ−１に設けられたＰ型の補償素子ＣＰのゲート電極ＧＥｃと、画素ＰＸｎに設けられたＰ型の薄膜トランジスタＴｒ１のゲート電極ＧＥ１とが接続されている。ｎ＋１行目の第１走査線ＷＬ１ｎ＋１には、画素ＰＸｎに設けられたＮ型の補償素子ＣＰのゲート電極ＧＥｃと、画素ＰＸｎ＋１に設けられたＮ型の薄膜トランジスタＴｒ１のゲート電極ＧＥ１が接続されている。
【００７０】
本実施形態よれば、容量素子Ｃｓに保持される電位が安定化される。すなわち、薄膜トランジスタＴｒ１の突き抜け電圧により生じる容量素子Ｃｓに保持される電位の変化が、薄膜トランジスタＴｒ１と逆極性の補償素子ＣＰの突き抜け電圧により抑制される。したがって、有機ＥＬ素子ＯＬＤの輝度を安定化し、表示装置ＤＳＰ２の表示品質を向上することができる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
ＤＳＰ１，ＤＳＰ２…表示装置、ＰＮＬ…表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＰＸ…画素、ＷＳ…スイッチング素子、ＣＰ…補償素子、Ｔｒ１，Ｔｒ２，Ｔｒ３…薄膜トランジスタ、１０…第１基板、１１…第１絶縁膜、１２…第２絶縁膜、１３…第３絶縁膜、１４…第４絶縁膜、１５…第５絶縁膜、ＳＣ１，ＳＣｃ…半導体層、ＧＥ１，ＧＥｃ…ゲート電極、ＳＥ１…ソース電極、ＤＥ１，ＤＥｃ…ドレイン電極、ＬＱ…液晶層、ＯＬＤ…有機ＥＬ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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