(57)【要約】【課題】ＭＯＳトランジスタに所望の電圧が印加されているかを判定できる半導体装置を提供する【解決手段】ゲート端子と、ゲート端子によって接続状態が制御される第１端子および第２端子とを有するＭＯＳトランジスタと、ＭＯＳトランジスタのゲート端子に接続され、ゲート端子に試験用のゲート電圧を印加する印加回路と、ＭＯＳトランジスタの第１端子に接続され、接続先の電圧を試験用にモニタするモニタ回路と、を備える半導体装置。【選択図】図１
2017198634.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子と、前記ゲート端子によって接続状態が制御される第１端子および第２端子とを有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタの前記ゲート端子に接続され、前記ゲート端子に試験用のゲート電圧を印加する印加回路と、
前記ＭＯＳトランジスタの前記第１端子に接続され、接続先の電圧を試験用にモニタするモニタ回路と、
を備える半導体装置。
【請求項２】
前記印加回路は、前記ＭＯＳトランジスタの前記第２端子に第１基準電圧が入力されている状態で、前記ゲート端子に前記第１基準電圧とは異なる第２基準電圧を印加して前記ＭＯＳトランジスタをオンとする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記印加回路は、前記ＭＯＳトランジスタの前記第２端子に前記第１基準電圧としてハイ電圧が入力されている状態で、前記ゲート端子に前記第２基準電圧としてロー電圧を印加して前記ＭＯＳトランジスタをオンとする
請求項２に記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記印加回路は、前記ＭＯＳトランジスタの前記第２端子に前記第１基準電圧としてロー電圧が入力されている状態で、前記ゲート端子に前記第２基準電圧としてハイ電圧を印加して前記ＭＯＳトランジスタをオンとする
請求項２に記載の半導体装置。
【請求項５】
第１の前記ＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに直列接続する第２の前記ＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記ゲート端子に接続される第１の前記印加回路と、
前記第２のＭＯＳトランジスタの前記ゲート端子に接続される第２の前記印加回路と、
を備え、
前記第１のＭＯＳトランジスタは、前記第２端子がハイ側の基準電圧に接続され、前記第１端子が前記第２のＭＯＳトランジスタの前記第１端子に接続され、
前記第２のＭＯＳトランジスタは、前記第２端子がロー側の基準電圧に接続され、
前記モニタ回路は、前記第１のＭＯＳトランジスタの前記第１端子に接続される
請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタである
請求項５に記載の半導体装置。
【請求項７】
第１の前記ＭＯＳトランジスタおよび第２の前記ＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記ゲート端子に接続された第１の前記印加回路と、
前記第２のＭＯＳトランジスタの前記ゲート端子に接続された第２の前記印加回路と、
を備え、
前記第１のＭＯＳトランジスタの前記第１端子および前記第２のＭＯＳトランジスタの前記第２端子が接続され、
前記モニタ回路は、前記第２のＭＯＳトランジスタの前記第１端子に接続され、
前記第１の印加回路は、前記第１のＭＯＳトランジスタの前記ゲート端子に前記第１のＭＯＳトランジスタをオンとする電圧を印加し、
前記第２の印加回路は、前記第１のＭＯＳトランジスタの前記第２端子に第１基準電圧が入力されている状態で、前記第２のＭＯＳトランジスタの前記ゲート端子に前記第１基準電圧とは異なる第２基準電圧を印加して前記第２のＭＯＳトランジスタをオンとし、
前記モニタ回路は、前記第２のＭＯＳトランジスタの前記第１端子の電圧をモニタする
請求項１から４のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の印加回路は、前記第１のＭＯＳトランジスタの前記ゲート端子に前記第１基準電圧とは異なる第３基準電圧を印加して前記第１のＭＯＳトランジスタをオンとする請求項７に記載の半導体装置。
【請求項９】
前記ＭＯＳトランジスタの前記第１端子に一端が接続され、他端が第１基準電圧に接続された抵抗素子を更に備え、
前記ＭＯＳトランジスタの前記第２端子は、前記第１基準電圧とは異なる第２基準電圧を入力する
請求項１から４のいずれか一項に記載の半導体装置。
【請求項１０】
前記印加回路は、
ハイ側の基準電圧および前記ＭＯＳトランジスタの前記ゲート端子の間に設けられるハイ側スイッチと、
ロー側の基準電圧および前記ＭＯＳトランジスタの前記ゲート端子の間に設けられるロー側スイッチと
を有する請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記モニタ回路は、前記ＭＯＳトランジスタの前記第１端子の電圧およびイネーブル信号を入力し、前記イネーブル信号によりイネーブルされたことに応じて、前記第１端子の電圧に基づく出力信号を出力する請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
複数の前記ＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタに対応して設けられた複数の前記モニタ回路と、
前記複数のモニタ回路の出力に接続されたモニタ出力端子と
を備え、
前記モニタ出力端子は、前記複数のモニタ回路のうち前記イネーブル信号によりイネーブルされたモニタ回路の出力信号を出力する
請求項１１に記載の半導体装置。
【請求項１３】
請求項１から１２のいずれか一項に記載の半導体装置を試験する試験方法であって、
前記印加回路により前記ゲート端子に試験用のゲート電圧を印加し、
前記モニタ回路により前記ＭＯＳトランジスタの前記第１端子からの電圧をモニタし、
前記モニタ回路によりモニタした電圧が、基準範囲内であるか否かを判定する
試験方法。
【請求項１４】
前記印加回路は、前記ＭＯＳトランジスタの前記第２端子に第１基準電圧が入力されている状態で、前記ゲート端子に前記第１基準電圧とは異なる第２基準電圧を印加して前記ＭＯＳトランジスタをオンとする請求項１３に記載の試験方法。
【請求項１５】
前記ＭＯＳトランジスタの前記第２端子に前記第１基準電圧が入力されている状態で前記ゲート端子に前記第２基準電圧を印加した後に、前記印加回路から前記ゲート端子に試験用のゲート電圧を印加しない状態で、前記半導体装置の動作を試験する請求項１４に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および半導体装置の試験方法に関する。
【背景技術】
【０００２】
従来、微細なゲート絶縁膜欠陥を有するアナログ回路等の半導体装置をスクリーニングできるようにするために、半導体装置を構成するＭＯＳトランジスタのゲート絶縁膜にストレス電圧を印加した後に、半導体装置を試験していた（例えば、特許文献１参照）。
特許文献１  特開２００８−２９２４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
特許文献１において、ストレス電圧印加用のスイッチ等が故障等している場合、所望のストレス電圧がゲート絶縁膜に印加されないことがある。この場合には、半導体装置は、ストレス試験が実施されずに良品と判断されるおそれがある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、ゲート端子と、ゲート端子によって接続状態が制御される第１端子および第２端子とを有するＭＯＳトランジスタと、ＭＯＳトランジスタのゲート端子に接続され、ゲート端子に試験用のゲート電圧を印加する印加回路と、ＭＯＳトランジスタの第１端子に接続され、接続先の電圧を試験用にモニタするモニタ回路と、を備える半導体装置を提供する。
【０００５】
本発明の第２の態様においては、半導体装置を試験する試験方法であって、印加回路によりゲート端子に試験用のゲート電圧を印加し、モニタ回路によりＭＯＳトランジスタの第１端子からの電圧をモニタし、モニタ回路によりモニタした電圧が、基準範囲内であるか否かを判定する試験方法を提供する。
【０００６】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態における第１の半導体装置の構成例を示す。
【図２】本実施形態における半導体装置のＮＭＯＳトランジスタの模式図を示す。
【図３】本実施形態における半導体装置のＰＭＯＳトランジスタの模式図を示す。
【図４】本実施形態における半導体装置を試験するフロー図を示す。
【図５】本実施形態における第２の半導体装置の構成例を示す。
【図６】本実施形態における第３の半導体装置の構成例を示す。
【図７】本実施形態における第４の半導体装置の構成例を示す。
【図８】本実施形態における第５の半導体装置の構成例を示す。
【図９】本実施形態における第６の半導体装置の構成例を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態における第１の半導体装置１００を示す。半導体装置１００は、ＭＯＳトランジスタＱ１およびＱ２に略同一の電流が流れるカレントミラー回路である。試験において、半導体装置１００のＭＯＳトランジスタＱ１、Ｑ２、およびＱ３に印加されている電圧をモニタし、所望の電圧が印加されているかを判定することができる。
【００１０】
半導体装置１００は、ＭＯＳトランジスタＱ１、Ｑ２、およびＱ３と、印加回路１１０、および１２０と、モニタ回路１３０と、スイッチＳＷ３と、スイッチＳＷ６と、を備える。
【００１１】
ＭＯＳトランジスタＱ１、Ｑ２、およびＱ３は、ゲート端子と、ゲート端子によって接続状態が制御される第１端子および第２端子とを有する、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであってよい。図１におけるＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２はＰＭＯＳトランジスタであり、ＭＯＳトランジスタＱ３は、ＮＭＯＳトランジスタである。以下、ＰＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、およびＮＭＯＳトランジスタＱ３の第１端子をドレイン端子、第２端子をソース端子として説明するが、これに限定されない。また、図１−９において、ゲート端子を「Ｇ」、ドレイン端子を「Ｄ」、ソース端子を「Ｓ」として示す。
【００１２】
ＰＭＯＳトランジスタＱ１は、ソース端子がハイ側の基準電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＱ３のドレイン端子に直列接続され、ゲート端子が印加回路１１０に接続されている。ＰＭＯＳトランジスタＱ２は、ソース端子がハイ側の基準電圧ＶＤＤに接続され、ゲート端子がＰＭＯＳトランジスタＱ１のゲート端子および印加回路１１０に接続されている。ＭＯＳトランジスタＱ３は、ソース端子がロー側の基準電圧ＶＳＳに接続され、ドレイン端子がＰＭＯＳトランジスタＱ１のドレイン端子に直列接続され、ゲート端子が印加回路１２０およびスイッチＳＷ６を介して不図示の外部の回路に接続されている。
【００１３】
印加回路１１０は、ＰＭＯＳトランジスタＱ１およびＱ２のゲート端子に接続され、ゲート端子に試験用のゲート電圧を印加して、ＰＭＯＳトランジスタＱ１およびＱ２のオン／オフを制御する。印加回路１１０は、ハイ側の基準電圧ＶＤＤおよびＰＭＯＳトランジスタＱ１およびＱ２のそれぞれのゲート端子の間に設けられるハイ側スイッチＳＷ１と、ロー側の基準電圧ＶＳＳおよびＰＭＯＳトランジスタＱ１およびＱ２のそれぞれのゲート端子の間に設けられるロー側スイッチＳＷ２と、を有する。印加回路１１０は、スイッチＳＷ１およびＳＷ２のスイッチングにより、ＰＭＯＳトランジスタＱ１およびＱ２のゲート端子にハイ側の基準電圧ＶＤＤまたはロー側の基準電圧ＶＳＳを接続する。
【００１４】
印加回路１２０は、ＮＭＯＳトランジスタＱ３のゲート端子に接続され、ゲート端子に試験用のゲート電圧を印加して、ＮＭＯＳトランジスタＱ３のオン／オフを制御する。印加回路１２０は、ハイ側の基準電圧ＶＤＤおよびＮＭＯＳトランジスタＱ３のゲート端子の間に設けられるハイ側スイッチＳＷ４と、ロー側の基準電圧ＶＳＳおよびＮＭＯＳトランジスタＱ３のゲート端子の間に設けられるロー側スイッチＳＷ５と、を有する。印加回路１２０は、スイッチＳＷ４およびＳＷ５のスイッチングにより、ＮＭＯＳトランジスタＱ３のゲート端子にハイ側の基準電圧ＶＤＤまたはロー側の基準電圧ＶＳＳを接続する。
【００１５】
モニタ回路１３０は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３のドレイン端子に接続され、接続先のＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３のドレイン端子の電圧を試験用にモニタするためのものであり、２つの入力と１つの出力を有する。モニタ回路１３０の一方の入力は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３のドレイン端子の電圧が入力される。モニタ回路１３０の他方の入力は、モニタ回路１３０をイネーブルするためのイネーブル信号ＴＥＳＴＥが入力される。モニタ回路１３０は、イネーブル信号ＴＥＳＴＥによりイネーブルされたことに応じて、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３のドレイン端子の電圧に基づく出力信号を出力する。例えばモニタ回路１３０は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３のドレイン端子の電圧を出力信号として出力する。
【００１６】
スイッチＳＷ３は、ＰＭＯＳトランジスタＱ１のゲート端子とドレイン端子との間に接続されている。スイッチＳＷ３は、試験においてゲート端子とドレイン端子との間の電流を遮断して、印加回路１１０によってＰＭＯＳトランジスタＱ１の電圧を制御できるようにする。スイッチＳＷ６は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ３との間に接続されている。スイッチＳＷ６は、試験において当該外部の回路とＮＭＯＳトランジスタＱ３との間の電流を遮断して、印加回路１２０によってＮＭＯＳトランジスタＱ３の電圧を制御できるようにする。
【００１７】
図２は、本実施形態におけるＮＭＯＳトランジスタ２００の模式図を示す。ＮＭＯＳトランジスタ２００は、Ｐ型領域２１０と、Ｐ型領域２１０にＮ型領域を形成して作製されたソース端子２２０およびドレイン端子２３０と、Ｐ型領域２１０上に形成されたゲート絶縁膜２４５と、ゲート絶縁膜２４５上のゲート端子２４０と、を備える。Ｐ型領域２１０は、Ｐ型基板であってよく、または、Ｎ型領域に形成されたＰウェルであってもよい。
【００１８】
図１の半導体装置１００のＮＭＯＳトランジスタＱ３として図２のＮＭＯＳトランジスタ２００を用いた場合、ストレス試験において、印加回路１２０は、ＮＭＯＳトランジスタ２００のソース端子２２０に第１基準電圧としてロー電圧ＶＳＳが入力されている状態で、ゲート端子２４０に第２基準電圧としてハイ電圧ＶＤＤを印加してＮＭＯＳトランジスタ２００をオンとする。これにより、ソース端子２２０とドレイン端子２３０との間にチャネル２５０が形成され、ゲート絶縁膜２４５の下がロー電圧となった状態で、ゲート端子にハイ電圧ＶＤＤが印加され、ゲート絶縁膜２４５にハイ電圧およびロー電圧の差に相当するストレス電圧が印加される。
【００１９】
半導体装置１００は、印加回路１２０によりＮＭＯＳトランジスタＱ３に印加されている電圧をモニタ回路１３０によりモニタして、所望のストレス電圧が印加されているかを判定する。
【００２０】
図３は、本実施形態におけるＰＭＯＳトランジスタ３００の模式図を示す。ＰＭＯＳトランジスタ３００は、Ｎ型領域３１０と、Ｎ型領域３１０にＰ型領域を形成して作製されたソース端子３２０およびドレイン端子３３０と、Ｎ型領域３１０上に形成されたゲート絶縁膜３４５と、ゲート絶縁膜３４５上のゲート端子３４０と、を備える。Ｎ型領域３１０は、Ｎ型基板であってよく、または、Ｐ型領域に形成されたＮウェルであってもよい。
【００２１】
図１の半導体装置１００のＰＭＯＳトランジスタＱ１として図３のＰＭＯＳトランジスタ３００を用いた場合、ストレス試験において、印加回路１１０は、ＰＭＯＳトランジスタ３００のソース端子３２０に第１基準電圧としてハイ電圧ＶＤＤが入力されている状態で、ゲート端子３４０に第２基準電圧としてロー電圧ＶＳＳを印加してＰＭＯＳトランジスタ３００をオンとする。これにより、ソース端子３２０とドレイン端子３３０との間にチャネル３５０が形成され、ゲート絶縁膜３４５の下がハイ電圧となった状態で、ゲート端子にロー電圧ＶＳＳが印加され、ゲート絶縁膜３４５にハイ電圧およびロー電圧の差に相当するストレス電圧が印加される。半導体装置１００において、ＰＭＯＳトランジスタＱ１についてもＮＭＯＳトランジスタＱ３と同様に、モニタ回路１３０により所望のストレス電圧が印加されているかを判定できる。
【００２２】
半導体装置１００において、ＭＯＳトランジスタＱ１としてＰＭＯＳトランジスタを使用し、ＭＯＳトランジスタＱ３としてＮＭＯＳトランジスタを使用して、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３との極性を逆にして接続し、その間にモニタ回路１３０を接続することで、１つのモニタ回路１３０で両方のＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３の電圧をモニタすることができる。
【００２３】
ここで、ハイ側の基準電圧ＶＤＤを電源電圧とし、ロー側の基準電圧ＶＳＳをグラウンド電圧ＧＮＤとしてよく、または、ハイ側の基準電圧ＶＤＤをより高電圧としおよび／またはロー側の基準電圧ＶＳＳをより低電圧としてよい。
【００２４】
図４は、ＬＳＩ外部等に配置された試験装置により、半導体装置１００を試験する試験方法のフロー図を示す。まず、半導体装置１００のＰＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、およびＮＭＯＳトランジスタＱ３の少なくとも１つにストレス電圧を印加して試験するフローを述べる。Ｓ４００において、印加回路１１０によりＰＭＯＳトランジスタＱ１およびＱ２のゲート端子に試験用のゲート電圧（ロー電圧ＶＳＳ）を印加して、ＰＭＯＳトランジスタＱ１およびＱ２にストレス電圧を印加する。
【００２５】
具体的には、半導体装置１００において、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフとし、ＰＭＯＳトランジスタＱ１およびＱ２のゲート端子にロー電圧ＶＳＳを印加する。また、スイッチＳＷ４をオフ、スイッチＳＷ５をオンとすることで、ＮＭＯＳトランジスタＱ３をオフとし、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３の間に貫通電流が流れないようにする。これにより、印加回路１１０は、ＰＭＯＳトランジスタＱ１およびＱ２のソース端子に第１基準電圧（ハイ電圧ＶＤＤ）が入力されている状態で、ゲート端子に第１基準電圧とは異なる第２基準電圧（ロー電圧ＶＳＳ）を印加してＰＭＯＳトランジスタＱ１およびＱ２をオンとして、ＰＭＯＳトランジスタＱ１およびＱ２のゲート端子にストレス電圧を印加することができる。
【００２６】
Ｓ４１０において、モニタ回路１３０によりＰＭＯＳトランジスタＱ１のドレイン端子からの電圧をモニタする。モニタ回路１３０は、イネーブル信号ＴＥＳＴＥの入力によりイネーブルにされ、ＰＭＯＳトランジスタＱ１のドレイン端子の電圧が入力され、当該ドレイン端子の電圧をＬＳＩ外部に出力する。
【００２７】
Ｓ４２０において、モニタ回路１３０によりモニタした電圧が、基準範囲内であるか否かを判定する。Ｓ４００の状態では、ＰＭＯＳトランジスタＱ１のドレイン端子の電圧はほぼハイ電圧ＶＤＤとなるため、モニタ回路１３０はほぼハイ電圧ＶＤＤを出力することになる。したがって、モニタ回路１３０から出力された電圧が、ハイ電圧ＶＤＤの予め定められた範囲内（例えばハイ電圧ＶＤＤ以上、またはハイ電圧ＶＤＤ±１０％の範囲内）であるかを判定することができる。モニタ回路１３０によりモニタした電圧が基準範囲内ではない場合には、当該半導体装置１００は欠陥を有すると決定してよい。なお、モニタ回路１３０は、この判定をモニタ回路１３０内で行い、判定結果を出力する構成を採ってもよい。
【００２８】
次に、Ｓ４３０において、印加回路１２０によりＮＭＯＳトランジスタＱ３にゲート電圧（ハイ電圧ＶＤＤ）を印加してオンとすることによって、ＮＭＯＳトランジスタＱ３にストレス電圧を印加する。具体的には、半導体装置１００において、スイッチＳＷ４をオン、スイッチＳＷ５をオフとして、ＮＭＯＳトランジスタＱ３のゲート端子にハイ電圧ＶＤＤを印加する。さらに、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオフとすることによって、ＰＭＯＳトランジスタＱ１をオフとし、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３の間に貫通電流が流れないようにする。これにより、印加回路１２０は、ＮＭＯＳトランジスタＱ３にストレス電圧を印加することができる。
【００２９】
次に、Ｓ４４０において、モニタ回路１３０によりＮＭＯＳトランジスタＱ３のドレイン端子の電圧をモニタする。モニタ回路１３０は、イネーブル信号ＴＥＳＴＥの入力によりイネーブルにされ、ＮＭＯＳトランジスタＱ３のドレイン端子の電圧が入力されて、当該ドレイン端子の電圧を出力する。
【００３０】
Ｓ４５０において、モニタ回路１３０によりモニタした電圧が、基準範囲内であるか否かを判定する。Ｓ４３０の状態では、ＮＭＯＳトランジスタＱ３のドレイン端子の電圧は、ほぼロー電圧ＶＳＳとなっているため、モニタ回路１３０はほぼロー電圧ＶＳＳを出力することになる。したがって、モニタ回路１３０から出力された電圧が、ロー電圧ＶＳＳの予め定められた範囲内（例えばロー電圧ＶＳＳ以上、またはロー電圧ＶＳＳ±１０％の範囲内）であるかを判定することができる。
【００３１】
次に、Ｓ４６０において、印加回路１１０および１２０からＰＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、およびＮＭＯＳトランジスタＱ３のゲート端子に試験用のゲート電圧を印加しない状態で、ファンクション試験またはリーク電流試験等の検査工程により、半導体装置１００の動作を試験する。具体的には、半導体装置１００において、スイッチＳＷ１をオフ、スイッチＳＷ２をオフ、スイッチＳＷ３をオン、スイッチＳＷ４をオフ、スイッチＳＷ５をオフ、スイッチＳＷ６をオンとすることにより、半導体装置１００の通常動作における構成とする。その後に半導体装置１００の動作を試験する。
【００３２】
従来、ストレス電圧を印加する試験において、各ＰＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、およびＮＭＯＳトランジスタＱ３のゲート端子に所望のストレス電圧が印加されていることはＬＳＩ外部等から判定ができない。例えば、図１の半導体装置１００において、Ｓ４３０で、故障等によりスイッチＳＷ４とＮＭＯＳトランジスタＱ３のゲート端子との接続がオープンであった場合、所望のストレス電圧がＮＭＯＳトランジスタＱ３に印加されない。ストレス電圧が印加されないゲート絶縁膜の微小欠陥は後の検査工程にて判別が困難であり、ＮＭＯＳトランジスタＱ３のストレス試験がなされないままＬＳＩが出荷されるおそれがある。
【００３３】
一方本実施形態では、故障等によりスイッチＳＷ４とＮＭＯＳトランジスタＱ３のゲート端子との接続がオープンであった場合、モニタ回路１３０の入力はロー電圧ＶＳＳを含む基準範囲内にはならず、ほぼハイ電圧ＶＤＤの状態を維持する。従って、本実施形態では、ＮＭＯＳトランジスタＱ３に所望のストレス電圧が印加されているかをモニタ回路１３０によりＬＳＩ外部から判断でき、ゲート絶縁膜の欠陥を検査工程にて適切に判定可能となる。
【００３４】
また、本実施形態では、モニタ回路１３０をＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３のドレイン端子に接続して、ロー電圧ＶＳＳまたはハイ電圧ＶＤＤが印加される端子と反対の端子の電圧をモニタする。これによって、印加回路１１０、１２０、ＮＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ１の動作の検証も実施できる。すなわち、Ｓ４５０においてモニタ回路１３０の出力がロー電圧ＶＳＳを含む基準範囲内とならない場合には、印加回路１２０またはＮＭＯＳトランジスタＱ３が故障等しているということを判定できる。さらに、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３の動作の検証が同一のモニタ回路１３０で判定できることにより、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３とが接続されていることも判定できる。また、印加回路１１０またはＰＭＯＳトランジスタＱ１が故障等していないかは、以下の方法により判定できる。
【００３５】
上記のＳ４００〜Ｓ４５０に代えてまたは加えて、ＮＭＯＳトランジスタＱ３にストレス電圧を印加した後に、ＰＭＯＳトランジスタＱ１およびＱ２にストレス電圧を印加させる状態にしてストレス電圧をモニタしてよい。具体的には、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、およびＳＷ６をＳ４３０と同様の状態に制御してＮＭＯＳトランジスタＱ３をオンとして、ＮＭＯＳトランジスタＱ３にストレス電圧を印加する。このとき、モニタ回路１３０の入力はほぼロー電圧ＶＳＳとなる。次に、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、およびＳＷ６をＳ４００と同様の状態に制御してＰＭＯＳトランジスタＱ１およびＱ２をオンとして、ＰＭＯＳトランジスタＱ１およびＱ２にストレス電圧を印加する。このとき、モニタ回路１３０の入力はほぼハイ電圧ＶＤＤとなる。
【００３６】
しかし、ＰＭＯＳトランジスタＱ１およびＱ２をオンにした際、故障等によりスイッチＳＷ２とＰＭＯＳトランジスタＱ１およびＱ２のゲート端子との接続がオープンであった場合、モニタ回路１３０の入力はハイ電圧ＶＤＤを含む基準範囲内にはならず、ほぼロー電圧ＶＳＳの状態を維持する。これにより、ＰＭＯＳトランジスタＱ１およびＱ２にストレス電圧が印加されていないことがＬＳＩ外部から判断でき、印加されているストレス電圧を判定可能となる。また、この場合、印加回路１１０またはＰＭＯＳトランジスタＱ１が故障等していることも判定できる。
【００３７】
また、以上から、本実施形態により、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３が同一のモニタ回路１３０の入力に接続されていることが判別でき、すなわち、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３とが接続されていることが判定できる。
【００３８】
図５から図９は、本実施形態における第２から第６の半導体装置を示す。第２から第６の半導体装置において、図１に示された本実施形態に係る半導体装置１００の構成と略同一の構成については、説明を省略する。
【００３９】
図５に示す第２の半導体装置５００は、一対のＰＭＯＳトランジスタＱ１およびＱ２を備えたカレントミラー回路であり、ＮＭＯＳトランジスタＱ３、印加回路１２０、およびスイッチＳＷ６を備えていない以外は、第１の半導体装置１００と同様である。
【００４０】
半導体装置５００についても、Ｓ４００〜４２０と同様に、ＰＭＯＳトランジスタＱ１およびＱ２にストレス電圧を印加し、モニタ回路１３０の出力により、ＰＭＯＳトランジスタＱ１のドレイン端子の電圧をモニタして、所望のストレス電圧が印加されているかを判定できる。
【００４１】
図６に示す第３の半導体装置６００は、差動対回路であり、ＰＭＯＳトランジスタＱ４、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６、ＮＭＯＳトランジスタＱ７、およびＮＭＯＳトランジスタＱ８のゲート端子に入力される差動信号に応じて差動動作する。
【００４２】
半導体装置６００は、複数のＰＭＯＳトランジスタＱ４、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６、ＮＭＯＳトランジスタＱ７、およびＮＭＯＳトランジスタＱ８と、複数のＰＭＯＳトランジスタＱ４、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６、ＮＭＯＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８に対応して設けられた複数のモニタ回路６５０および６６０と、印加回路６１０，６２０、６３０、および６４０と、モニタ出力端子６７０と、スイッチＳＷ８およびＳＷ１５−ＳＷ１７と、を備える。
【００４３】
ＰＭＯＳトランジスタＱ４は、ソース端子がハイ電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＱ６のドレイン端子に接続され、ゲート端子が印加回路６４０に接続されている。ＰＭＯＳトランジスタＱ５は、ソース端子がハイ電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＱ７のドレイン端子に接続され、ゲート端子がＰＭＯＳトランジスタＱ４のゲート端子および印加回路６４０に接続されている。ＭＯＳトランジスタＱ６は、ソース端子がＮＭＯＳトランジスタＱ８のドレイン端子に接続され、ドレイン端子がＰＭＯＳトランジスタＱ４のドレイン端子に接続され、ゲート端子が印加回路６１０およびスイッチＳＷ１５を介して不図示の外部の回路に接続されている。ＮＭＯＳトランジスタＱ７は、ソース端子がＮＭＯＳトランジスタＱ８のドレイン端子に接続され、ドレイン端子がＰＭＯＳトランジスタＱ５のドレイン端子に接続され、ゲート端子が印加回路６３０およびスイッチＳＷ１７を介して不図示の外部の回路に接続されている。ＮＭＯＳトランジスタＱ８は、ソース端子がロー電圧ＶＳＳに接続され、ドレイン端子がＮＭＯＳトランジスタＱ６およびＱ７のソース端子に接続され、ゲート端子が印加回路６２０およびスイッチＳＷ１６を介して不図示の外部の回路に接続されている。
【００４４】
印加回路６１０は、ハイ電圧ＶＤＤおよびＮＭＯＳトランジスタＱ６のゲート端子の間に設けられるハイ側スイッチＳＷ９と、ロー電圧ＶＳＳおよびＮＭＯＳトランジスタＱ６のゲート端子の間に設けられるロー側スイッチＳＷ１０と、を有する。印加回路６２０は、ハイ電圧ＶＤＤおよびＮＭＯＳトランジスタＱ８のゲート端子の間に設けられるハイ側スイッチＳＷ１３と、ロー電圧ＶＳＳおよびＮＭＯＳトランジスタＱ８のゲート端子の間に設けられるロー側スイッチＳＷ１４と、を有する。印加回路６３０は、ハイ電圧ＶＤＤおよびＮＭＯＳトランジスタＱ７のゲート端子の間に設けられるハイ側スイッチＳＷ１１と、ロー電圧ＶＳＳおよびＮＭＯＳトランジスタＱ７のゲート端子の間に設けられるロー側スイッチＳＷ１２と、を有する。印加回路６４０は、ハイ電圧ＶＤＤおよびＰＭＯＳトランジスタＱ４およびＱ５のゲート端子の間に設けられるハイ側スイッチＳＷ６と、ロー電圧ＶＳＳおよびＰＭＯＳトランジスタＱ４およびＱ５のゲート端子の間に設けられるロー側スイッチＳＷ７と、を有する。
【００４５】
モニタ回路６５０は、ＰＭＯＳトランジスタＱ４およびＮＭＯＳトランジスタＱ６のドレイン端子に接続され、ＮＭＯＳトランジスタＱ６を介して、ＮＭＯＳトランジスタＱ８のドレイン端子に接続される。モニタ回路６６０は、ＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタＱ７のドレイン端子に接続され、ＮＭＯＳトランジスタＱ７を介して、ＮＭＯＳトランジスタＱ８のドレイン端子に接続される。
【００４６】
モニタ出力端子６５０は、モニタ回路６５０および６６０の出力に接続され、複数のモニタ回路６５０および６６０のうちイネーブル信号ＴＥＳＴＥ１およびＴＥＳＴＥ２の少なくとも１つによりイネーブルされたモニタ回路６５０および６６０の出力信号を出力する。
【００４７】
スイッチＳＷ８は、ＰＭＯＳトランジスタＱ４のゲート端子とドレイン端子との間に接続されている。スイッチＳＷ８は、試験においてＰＭＯＳトランジスタＱ４のゲート端子とドレイン端子との間の電流を遮断して、印加回路６４０によってＰＭＯＳトランジスタＱ４の電圧を制御できるようにする。スイッチＳＷ１５は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ６との間に接続されている。スイッチＳＷ１６は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ８との間に接続されている。スイッチＳＷ１７は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ７との間に接続されている。スイッチＳＷ１５−ＳＷ１７は、スイッチＳＷ６と同様に、印加回路６１０、６２０，および６３０によってＮＭＯＳトランジスタＱ６、Ｑ７，およびＱ８の電圧を制御できるようにする。
【００４８】
まず、ＰＭＯＳトランジスタＱ４およびＱ５にストレス電圧を印加させている状態にする。半導体装置６００において、印加回路６４０は、ＰＭＯＳトランジスタＱ４およびＱ５のソース端子にハイ電圧ＶＤＤが入力されている状態で、ＰＭＯＳトランジスタＱ４およびＱ５のゲート端子にＰＭＯＳトランジスタＱ４およびＱ５をオンとする電圧（例えばロー電圧ＶＳＳ）を印加する。モニタ回路６５０は、ＰＭＯＳトランジスタＱ４のドレイン端子の電圧をモニタし、モニタ回路６６０は、ＰＭＯＳトランジスタＱ５のドレイン端子の電圧をモニタする。
【００４９】
具体的には、スイッチＳＷ６をオフ、スイッチＳＷ７をオン、スイッチＳＷ８をオフとし、ＰＭＯＳトランジスタＱ４およびＱ５のゲート端子にロー電圧ＶＳＳを印加する。また、スイッチＳＷ９をオフ、スイッチＳＷ１０をオンとして、ＮＭＯＳトランジスタＱ６をオフとし、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオンとして、ＮＭＯＳトランジスタＱ７をオフとし、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオンとして、ＮＭＯＳトランジスタＱ８をオフとする。また、スイッチＳＷ１５をオフ、スイッチＳＷ１６をオフ、スイッチＳＷ１７をオフとする。この場合、モニタ回路６５０および６６０の入力はほぼハイ電圧ＶＤＤとなり、入力された電圧がモニタ回路６５０および６６０を通して出力され、モニタ出力端子６７０を介して出力信号がＬＳＩ外部でモニタされる。
【００５０】
次に、ＮＭＯＳトランジスタＱ６、Ｑ７、およびＱ８にストレス電圧を印加させる状態にする。半導体装置６００において、印加回路６１０は、ＮＭＯＳトランジスタＱ６のゲート端子に第１基準電圧（例えばロー電圧ＶＳＳ）とは異なる第２基準電圧（例えばハイ電圧ＶＤＤ）を印加してＮＭＯＳトランジスタＱ６をオンとし、印加回路６２０は、ＮＭＯＳトランジスタＱ８のソース端子に第１基準電圧ＶＳＳが入力されている状態で、ＮＭＯＳトランジスタＱ８のゲート端子に第１基準電圧ＶＳＳとは異なる第３基準電圧（例えばハイ電圧ＶＤＤ）を印加してＮＭＯＳトランジスタＱ８をオンとする。モニタ回路６５０は、ＮＭＯＳトランジスタＱ６のドレイン端子の電圧をモニタする。
【００５１】
具体的には、スイッチＳＷ６をオン、スイッチＳＷ７をオフ、スイッチＳＷ８をオフとして、ＰＭＯＳトランジスタＱ４およびＱ５をオフとする。また、スイッチＳＷ９をオン、スイッチＳＷ１０をオフとし、ＮＭＯＳトランジスタＱ６のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフとし、ＮＭＯＳトランジスタＱ７のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフとし、ＮＭＯＳトランジスタＱ８のゲート端子にハイ電圧ＶＤＤを印加する。また、スイッチＳＷ１５をオフ、スイッチＳＷ１６をオフ、スイッチＳＷ１７をオフとする。この場合、モニタ回路６５０および６６０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路６５０および６６０を通して出力され、モニタ出力端子６７０を介して出力信号がＬＳＩ外部でモニタされる。
【００５２】
ここで、故障等により、ＮＭＯＳトランジスタＱ６にストレス電圧を印加させるためのスイッチＳＷ９とＮＭＯＳトランジスタＱ６との接続がオープンであった場合、ＮＭＯＳトランジスタＱ６がオフした状態なのでモニタ回路６５０の入力はロー電圧ＶＳＳを含む基準範囲内にはならず、ＮＭＯＳトランジスタＱ６にストレス電圧が印加されていないと判定できる。同様に故障等によりスイッチＳＷ１１とＮＭＯＳトランジスタＱ７との接続がオープンである場合、モニタ回路６６０の入力がロー電圧ＶＳＳを含む基準範囲内にならず、ＮＭＯＳトランジスタＱ７にストレス電圧が印加されていないと判定できる。
【００５３】
次に、ＰＭＯＳトランジスタＱ４およびＱ５にストレス電圧が印加されているかどうか検査する。まず、ＮＭＯＳトランジスタＱ６，Ｑ７，およびＱ８にストレス電圧を印加させる状態にする。具体的には、スイッチＳＷ６をオン、スイッチＳＷ７をオフ、スイッチＳＷ８をオフとして、ＰＭＯＳトランジスタＱ４およびＱ５をオフとする。また、スイッチＳＷ９をオン、スイッチＳＷ１０をオフとし、ＮＭＯＳトランジスタＱ６のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフとし、ＮＭＯＳトランジスタＱ７のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフとし、ＮＭＯＳトランジスタＱ８のゲート端子にハイ電圧ＶＤＤを印加する。また、スイッチＳＷ１５をオフ、スイッチＳＷ１６をオフ、スイッチＳＷ１７をオフとする。この場合、モニタ回路６５０および６６０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路６５０および６６０を通して出力され、モニタ出力端子６７０を介して出力信号がＬＳＩ外部でモニタされる。
【００５４】
次に、ＰＭＯＳトランジスタＱ４およびＱ５にストレス電圧を印加させる状態にする。具体的には、スイッチＳＷ６をオフ、スイッチＳＷ７をオン、スイッチＳＷ８をオフとし、ＰＭＯＳトランジスタＱ４およびＱ５のゲート端子にロー電圧ＶＳＳを印加する。また、スイッチＳＷ９をオフ、スイッチＳＷ１０をオンとして、ＮＭＯＳトランジスタＱ６をオフとし、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオンとして、ＮＭＯＳトランジスタＱ７をオフとし、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオンとして、ＮＭＯＳトランジスタＱ８をオフとし、スイッチＳＷ１５をオフ、スイッチＳＷ１６をオフ、スイッチＳＷ１７をオフとする。この場合、モニタ回路６５０および６６０の入力はほぼハイ電圧ＶＤＤとなり、入力された電圧がモニタ回路６５０および６６０を通して出力され、モニタ出力端子６７０を介して出力信号がＬＳＩ外部でモニタされる。
【００５５】
ここで、故障等により、ＰＭＯＳトランジスタＱ４にストレス電圧を印加させるためのスイッチＳＷ７とＰＭＯＳトランジスタＱ４との接続がオープンであった場合、ＰＭＯＳトランジスタＱ４がオフした状態であるためモニタ回路６５０の入力はハイ電圧ＶＤＤを含む基準範囲内にならず、ＰＭＯＳトランジスタＱ４にストレス電圧が印加されていないと判定できる。同様に故障等により、スイッチＳＷ７とＰＭＯＳトランジスタＱ５との接続がオープンであった場合、モニタ回路６６０の入力がハイ電圧ＶＤＤを含む基準範囲内にならず、ＰＭＯＳトランジスタＱ５にストレス電圧が印加されていないと判定できる。
【００５６】
次に、ＮＭＯＳトランジスタＱ８にストレス電圧が印加されているかどうか検査する。まず、ＰＭＯＳトランジスタＱ４およびＱ５にストレス電圧を印加させている状態にする。具体的には、スイッチＳＷ６をオフ、スイッチＳＷ７をオン、スイッチＳＷ８をオフとし、ＰＭＯＳトランジスタＱ４およびＱ５のゲート端子にロー電圧ＶＳＳを印加する。また、スイッチＳＷ９をオフ、スイッチＳＷ１０をオンとして、ＮＭＯＳトランジスタＱ６をオフとし、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオンとして、ＮＭＯＳトランジスタＱ７をオフとし、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオンとして、ＮＭＯＳトランジスタＱ８をオフとし、スイッチＳＷ１５をオフ、スイッチＳＷ１６をオフ、スイッチＳＷ１７をオフとする。このとき、モニタ回路６５０および６６０の入力はほぼハイ電圧ＶＤＤとなり、入力された電圧がモニタ回路６５０および６６０を通して出力され、モニタ出力端子６７０を介して出力信号がＬＳＩ外部でモニタされる。
【００５７】
次に、印加回路６２０は、ＮＭＯＳトランジスタＱ８のゲート端子に第３基準電圧ＶＤＤを印加してＮＭＯＳトランジスタＱ８をオンとして、ＮＭＯＳトランジスタＱ８にストレス電圧を印加する。具体的には、スイッチＳＷ６をオン、スイッチＳＷ７をオフ、スイッチＳＷ８をオフとして、ＰＭＯＳトランジスタＱ４およびＱ５をオフとする。また、スイッチＳＷ９をオン、スイッチＳＷ１０をオフとし、ＮＭＯＳトランジスタＱ６のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフとし、ＮＭＯＳトランジスタＱ７のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフとし、ＮＭＯＳトランジスタＱ８のゲート端子にハイ電圧ＶＤＤを印加する。また、スイッチＳＷ１５をオフ、スイッチＳＷ１６をオフ、スイッチＳＷ１７をオフとする。この場合、モニタ回路６５０および６６０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路６５０および６６０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００５８】
ここで、ＮＭＯＳトランジスタＱ８にストレス電圧を印加させるためのスイッチＳＷ１３とＮＭＯＳトランジスタＱ８との接続がオープンであった場合、ＮＭＯＳトランジスタＱ８がオフした状態なのでモニタ回路６５０および６６０の入力はロー電圧ＶＳＳを含む基準範囲内にならず、ＮＭＯＳトランジスタＱ８にストレス電圧が印加されていないと判定できる。
【００５９】
以上のように、モニタ回路６５０および６６０により、ＰＭＯＳトランジスタＱ４、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６、ＮＭＯＳトランジスタＱ７、およびＮＭＯＳトランジスタＱ８にストレス電圧が印加されていることを確認できる。また、本実施形態において、ＮＭＯＳトランジスタＱ６のソース端子とＮＭＯＳトランジスタＱ８のドレイン端子とを直列に接続して、ＮＭＯＳトランジスタＱ６のドレイン端子にモニタ回路６５０を接続することで、ＮＭＯＳトランジスタＱ６およびＱ８にストレス電圧が印加されているかを１つのモニタ回路６５０でモニタできる。
【００６０】
図７に示す第４の半導体装置７００は、オペアンプの出力段における位相補償回路であり、ＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０のゲート端子に入力される信号に応じて位相補償を行う。
【００６１】
半導体装置７００は、直列接続されたＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０と、印加回路７１０および７２０と、モニタ回路７３０と、スイッチＳＷ２２−ＳＷ２４とを備える。ＰＭＯＳトランジスタＱ９は、ソース端子がハイ電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＱ１０のドレイン端子に接続され、ゲート端子が印加回路７２０およびスイッチＳＷ２３を介して不図示の外部の回路に接続される。ＮＭＯＳトランジスタＱ１０は、ソース端子がロー電圧ＶＳＳに接続され、ドレイン端子がＰＭＯＳトランジスタＱ９のドレイン端子に接続され、ゲート端子が印加回路７１０およびスイッチＳＷ２２を介して不図示の外部の回路に接続される。
【００６２】
印加回路７１０は、ハイ電圧ＶＤＤとＮＭＯＳトランジスタＱ１０のゲート端子との間のハイ側スイッチＳＷ２０と、ロー電圧ＶＳＳとＮＭＯＳトランジスタＱ１０のゲート端子との間のロー側スイッチＳＷ２１とを有する。印加回路７２０は、ハイ電圧ＶＤＤとＰＭＯＳトランジスタＱ９のゲート端子との間のハイ側スイッチＳＷ１８と、ロー電圧ＶＳＳとＰＭＯＳトランジスタＱ９のゲート端子との間のロー側スイッチＳＷ１９とを有する。
【００６３】
モニタ回路７３０は、ＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０のドレイン端子に接続され、ＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０のドレイン端子の電圧を試験用にモニタするためのものである。
【００６４】
スイッチＳＷ２２は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ１０との間に接続されている。スイッチＳＷ２３は、通常モードにおいて接続される不図示の外部の回路とＰＭＯＳトランジスタＱ９との間に接続されている。スイッチＳＷ２４は、通常モードにおいて接続される不図示の外部の回路とＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０との間に接続されている。スイッチＳＷ２２−ＳＷ２４は、印加回路７１０および７２０によってＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０の電圧を制御できるようにする。
【００６５】
以下、ＮＭＯＳトランジスタＱ１０にストレス電圧が印加されているかどうか検査する方法を述べる。まず、ＰＭＯＳトランジスタＱ９にストレス電圧を印加させている状態にする。半導体装置７００において、印加回路７２０は、ＰＭＯＳトランジスタＱ９のソース端子にハイ電圧ＶＤＤが入力されている状態で、ＰＭＯＳトランジスタＱ９のゲート端子にＰＭＯＳトランジスタＱ９をオンとする電圧（例えばロー電圧ＶＳＳ）を印加する。モニタ回路７３０は、ＰＭＯＳトランジスタＱ９のドレイン端子の電圧をモニタする。
【００６６】
具体的には、スイッチＳＷ１８をオフ、スイッチＳＷ１９をオンとし、ＰＭＯＳトランジスタＱ９のゲート端子にロー電圧ＶＳＳを印加する。また、スイッチＳＷ２０をオフ、スイッチＳＷ２１をオンとして、ＮＭＯＳトランジスタＱ１０をオフとし、スイッチＳＷ２２をオフ、スイッチＳＷ２３をオフ、スイッチＳＷ２４をオフとする。このとき、モニタ回路７３０の入力はほぼハイ電圧ＶＤＤとなり、入力された電圧がモニタ回路７３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００６７】
次に、ＮＭＯＳトランジスタＱ１０にストレス電圧を印加させる状態にする。半導体装置７００において、印加回路７１０は、ＮＭＯＳトランジスタＱ１０のソース端子にロー電圧ＶＳＳが入力されている状態で、ＮＭＯＳトランジスタＱ１０のゲート端子にＮＭＯＳトランジスタＱ１０をオンとする電圧（例えばハイ電圧ＶＤＤ）を印加する。モニタ回路７３０は、ＮＭＯＳトランジスタＱ１０のドレイン端子の電圧をモニタする。
【００６８】
具体的には、スイッチＳＷ１８をオン、スイッチＳＷ１９をオフとして、ＰＭＯＳトランジスタＱ９をオフとする。また、スイッチＳＷ２０をオン、スイッチＳＷ２１をオフとし、ＮＭＯＳトランジスタＱ１０のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ２２をオフ、スイッチＳＷ２３をオフ、スイッチＳＷ２４をオフとする。この場合、モニタ回路７３０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路７３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００６９】
ここで、故障等により、ＮＭＯＳトランジスタＱ１０にストレス電圧を印加させるためのスイッチＳＷ２０とＮＭＯＳトランジスタＱ１０との接続がオープンであった場合、ＮＭＯＳトランジスタＱ１０をオフした状態であるためモニタ回路６６０の入力はロー電圧ＶＳＳを含む基準範囲内にならず、ＮＭＯＳトランジスタＱ１０にストレス電圧が印加されていないと判定できる。
【００７０】
次に、ＰＭＯＳトランジスタＱ９がストレス電圧印加されているかどうか検査する手法を述べる。まず、ＮＭＯＳトランジスタＱ１０にストレス電圧を印加させる状態にする。具体的には、スイッチＳＷ１８をオン、スイッチＳＷ１９をオフとして、ＰＭＯＳトランジスタＱ９をオフとする。また、スイッチＳＷ２０をオン、スイッチＳＷ２１をオフとし、ＮＭＯＳトランジスタＱ１０のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ２２をオフ、スイッチＳＷ２３をオフ、スイッチＳＷ２４をオフとする。この場合、モニタ回路７３０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路７３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００７１】
次に、ＰＭＯＳトランジスタＱ９にストレス電圧を印加させる状態にする。具体的には、スイッチＳＷ１８をオフ、スイッチＳＷ１９をオンとし、ＰＭＯＳトランジスタＱ９のゲート端子にロー電圧ＶＳＳを印加する。また、スイッチＳＷ２０をオフ、スイッチＳＷ２１をオンとして、ＮＭＯＳトランジスタＱ１０をオフとし、スイッチＳＷ２２をオフ、スイッチＳＷ２３をオフ、スイッチＳＷ２４をオフとする。この場合、モニタ回路７３０の入力はほぼハイ電圧ＶＤＤとなり、入力された電圧がモニタ回路７３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００７２】
ここで、ＰＭＯＳトランジスタＱ９にストレス電圧を印加させるためのスイッチＳＷ１９とＰＭＯＳトランジスタＱ９との接続がオープンであった場合、ＰＭＯＳトランジスタＱ９がオフされた状態であるためモニタ回路７３０の入力はハイ電圧ＶＤＤを含む基準範囲内にならず、ＰＭＯＳトランジスタＱ９にストレス電圧が印加されていないと判定できる。
【００７３】
以上から、モニタ回路７３０により、ＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０にストレス電圧が印加されていることを確認できる。
【００７４】
図８に示す第５の半導体装置８００は、オペアンプの出力段におけるソースフォロア回路であり、ＮＭＯＳトランジスタＱ１１およびＱ１２のゲート端子に入力される電圧に応じた電圧を出力する。
【００７５】
半導体装置８００は、ＮＭＯＳトランジスタＱ１１およびＱ１２と、印加回路８１０および８２０と、モニタ回路８３０と、スイッチＳＷ２９およびＳＷ３０とを備える。ＮＭＯＳトランジスタＱ１１は、ソース端子がＮＭＯＳトランジスタＱ１２のドレイン端子に接続され、ドレイン端子がハイ電圧ＶＤＤに接続され、ゲート端子が印加回路８１０およびスイッチＳＷ２９を介して不図示の外部の回路に接続される。ＮＭＯＳトランジスタＱ１２は、ソース端子がロー電圧ＶＳＳに接続され、ドレイン端子がＮＭＯＳトランジスタＱ１１のソース端子に接続され、ゲート端子が印加回路８２０およびスイッチＳＷ３０を介して不図示の外部の回路に接続される。
【００７６】
印加回路８１０は、ＮＭＯＳトランジスタＱ１１のゲート端子およびハイ電圧ＶＤＤの間のハイ側スイッチＳＷ２５と、ＮＭＯＳトランジスタＱ１１のゲート端子およびロー電圧ＶＳＳの間のロー側スイッチＳＷ２６とを有する。印加回路８２０は、ＮＭＯＳトランジスタＱ１２のゲート端子およびハイ電圧ＶＤＤの間のハイ側スイッチＳＷ２７と、ＮＭＯＳトランジスタＱ１２のゲート端子およびロー電圧ＶＳＳの間のロー側スイッチＳＷ２８とを有する。
【００７７】
モニタ回路８３０は、ＮＭＯＳトランジスタＱ１１のソース端子およびＮＭＯＳトランジスタＱ１２のドレイン端子に接続され、ＮＭＯＳトランジスタＱ１１のソース端子およびＮＭＯＳトランジスタＱ１２のドレイン端子の電圧をモニタするためのものである。
【００７８】
スイッチＳＷ２９は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ１１との間に接続されている。スイッチＳＷ３０は、通常モードにおいて接続される不図示の外部の回路とＮＭＯＳトランジスタＱ１２との間に接続されている。スイッチＳＷ２９およびＳＷ３０は、スイッチＳＷ６と同様に、印加回路８１０および８２０によってＮＭＯＳトランジスタＱ１１およびＱ１２の電圧を制御できるようにする。
【００７９】
半導体装置８００において、ＭＯＳトランジスタＱ１１がモニタ回路８３０と接続されていることを検査する手法を述べる。まず、ＮＭＯＳトランジスタＱ１２のゲート端子にハイ電圧ＶＤＤを印加させている状態にする。半導体装置８００において、印加回路８２０は、ＮＭＯＳトランジスタＱ１２のゲート端子にＮＭＯＳトランジスタＱ１２をオンとする電圧（例えばハイ電圧ＶＤＤ）を印加する。モニタ回路８３０は、ＮＭＯＳトランジスタＱ１２のドレイン端子の電圧をモニタする。
【００８０】
具体的には、スイッチＳＷ２５をオフ、スイッチＳＷ２６をオンとして、ＮＭＯＳトランジスタＱ１１をオフとする。また、スイッチＳＷ２７をオン、スイッチＳＷ２８をオフとし、ＮＭＯＳトランジスタＱ１２のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ２９をオフ、スイッチＳＷ３０をオフとする。この場合、モニタ回路８３０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路８３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００８１】
次に、ＮＭＯＳトランジスタＱ１２のゲート端子にハイ電圧ＶＤＤを印加させる状態にする。半導体装置８００において、印加回路８１０は、ＮＭＯＳトランジスタＱ１１のゲート端子にＮＭＯＳトランジスタＱ１１をオンとする電圧（例えばハイ電圧ＶＤＤ）を印加する。モニタ回路８３０は、ＮＭＯＳトランジスタＱ１１のソース端子の電圧をモニタする。
【００８２】
具体的には、スイッチＳＷ２５をオン、スイッチＳＷ２６をオフとし、ＮＭＯＳトランジスタＱ１１のゲート端子にハイ電圧ＶＤＤを印加する。また、スイッチＳＷ２７をオフ、スイッチＳＷ２８をオンとして、ＮＭＯＳトランジスタＱ１２をオフとし、スイッチＳＷ２９をオフ、スイッチＳＷ３０をオフとする。この場合、モニタ回路８３０の入力はハイ電圧ＶＤＤ−Ｖｔｈ（Ｑ１１での電圧降下）となり、入力された電圧がモニタ回路８３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００８３】
ここで、ＮＭＯＳトランジスタＱ１１とモニタ回路８３０とが接続されていないと、モニタ回路８３０の入力はハイ電圧ＶＤＤ−Ｖｔｈにならず、ＮＭＯＳトランジスタＱ１１がモニタ回路８３０に接続されていないと判定できる。
【００８４】
次に、ＮＭＯＳトランジスタＱ１２とモニタ回路８３０とが接続されていることを検査する手法を述べる。まず、ＮＭＯＳトランジスタＱ１１のゲート端子にハイ電圧ＶＤＤを印加させている状態にする。具体的には、スイッチＳＷ２５をオン、スイッチＳＷ２６をオフとし、ＮＭＯＳトランジスタＱ１１のゲート端子にハイ電圧ＶＤＤを印加する。また、スイッチＳＷ２７をオフ、スイッチＳＷ２８をオンとして、ＮＭＯＳトランジスタＱ１２をオフとし、スイッチＳＷ２９をオフ、スイッチＳＷ３０をオフとする。この場合、モニタ回路８３０の入力はハイ電圧ＶＤＤ−Ｖｔｈとなり、入力された電圧がモニタ回路８３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００８５】
次に、ＮＭＯＳトランジスタＱ１２のゲート端子にハイ電圧ＶＤＤを印加させる状態にする。具体的には、スイッチＳＷ２５をオフ、スイッチＳＷ２６をオンとして、ＮＭＯＳトランジスタＱ１１をオフとする。また、スイッチＳＷ２７をオン、スイッチＳＷ２８をオフとして、ＮＭＯＳトランジスタＱ１２のゲート端子にハイ電圧ＶＤＤを印加し、スイッチＳＷ２９をオフ、スイッチＳＷ３０をオフとする。この場合、モニタ回路８３０の入力はほぼロー電圧ＶＳＳとなり、入力された電圧がモニタ回路７３０を通して出力され、出力信号がＬＳＩ外部でモニタされる。
【００８６】
ここで、ＮＭＯＳトランジスタＱ１２とモニタ回路８３０とが接続されていないと、モニタ回路８３０の入力はロー電圧ＶＳＳの基準範囲内にならず、ＮＭＯＳトランジスタＱ１２がモニタ回路８３０に接続されていないことを判定できる。
【００８７】
以上から、本実施形態により、ＮＭＯＳトランジスタＱ１１およびＱ１２が同一のモニタ回路８３０の入力に接続されていることが判別でき、すなわち、ＮＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とが接続されていることが判定できる。
【００８８】
図９に示す第６の半導体装置９００は、ＰＭＯＳトランジスタＱ１３と抵抗素子Ｒとの直列回路であり、ＰＭＯＳトランジスタＱ１３のゲート端子に入力される電圧に応じた電圧を出力する。
【００８９】
半導体装置９００は、ＰＭＯＳトランジスタＱ１３と、抵抗素子Ｒと、印加回路９１０と、モニタ回路９２０と、スイッチＳＷ３３とを備える。ＰＭＯＳトランジスタＱ１３は、ソース端子がハイ電圧ＶＤＤに接続され、ドレイン端子が抵抗素子Ｒを介してロー電圧ＶＳＳに接続され、ゲート端子が印加回路９１０およびスイッチＳＷ３３を介して不図示の外部の回路に接続される。抵抗素子Ｒは、ＰＭＯＳトランジスタＱ１３のドレイン端子に一端が接続され、他端が第１基準電圧ＶＳＳに接続される。抵抗素子Ｒのインピーダンスは、ＰＭＯＳトランジスタＱ１３のゲート端子にロー電圧ＶＳＳが印加されてオンとされた場合のＰＭＯＳトランジスタＱ１３のインピーダンスよりも十分大きいものとすることができる。
【００９０】
印加回路９１０は、ＰＭＯＳトランジスタＱ１３のゲート端子およびハイ電圧ＶＤＤの間のハイ側スイッチＳＷ３１と、ＰＭＯＳトランジスタＱ１３のゲート端子およびロー電圧ＶＳＳの間のロー側スイッチＳＷ３２とを有する。モニタ回路９２０は、ＰＭＯＳトランジスタＱ１３のドレイン端子に接続される。
【００９１】
半導体装置９００において、印加回路９１０は、ＰＭＯＳトランジスタＱ１３のソース端子にハイ電圧ＶＤＤが入力されている状態で、ＰＭＯＳトランジスタＱ１３のゲート端子にＰＭＯＳトランジスタＱ１３をオンとする電圧（例えばロー電圧ＶＳＳ）を印加する。モニタ回路９２０は、ＰＭＯＳトランジスタＱ１３のドレイン端子の電圧をモニタする。
【００９２】
具体的には、スイッチＳＷ３１をオフ、スイッチＳＷ３２をオンとして、ＰＭＯＳトランジスタＱ１３のゲート端子にロー電圧ＶＳＳを印加してＰＭＯＳトランジスタＱ１３をオンとし、また、スイッチＳＷ３３をオフとする。モニタ回路９２０により、ＰＭＯＳトランジスタＱ１３に所望のストレス電圧が印加されているかを判定することができる。
【００９３】
なお、半導体装置９００のＭＯＳトランジスタＱ１３はＰＭＯＳトランジスタを用いたが、これに限定されず、ＮＭＯＳトランジスタを用いてよい。ＭＯＳトランジスタＱ１３としてＮＭＯＳトランジスタを用いた場合には、図９の半導体装置９００における、抵抗素子ＲとＭＯＳトランジスタＱ１３の位置関係を逆にする。
【００９４】
ここで、第１−第６の半導体装置のそれぞれにおける複数の基準電圧ＶＤＤは同じ電圧であってよく、または、異なる電圧であってもよい。同様に、第１−第６の半導体装置のそれぞれにおける複数の基準電圧ＶＳＳは同じ電圧であってよく、または、異なる電圧であってもよい。例えば、半導体装置の各印加回路における、ＭＯＳトランジスタのゲート端子に印加されるハイ電圧は異なる電圧であってもよく、または、同じ電圧であってもよい。また、各印加回路における、ＭＯＳトランジスタのゲート端子に印加されるロー電圧は異なる電圧であってもよく、または、同じ電圧であってもよい。
【００９５】
また、第１−第６の半導体装置のモニタ回路としては、ＡＮＤ回路を用いてもよい。この場合には、モニタ回路に入力された電圧が所定の閾値電圧（ハイ電圧ＶＤＤまたはロー電圧ＶＳＳの基準範囲内の電圧）を超える場合には、モニタ回路がハイ電位を出力するようにしてもよい。
【００９６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９８】
１００、５００，６００，７００，８００，９００  半導体装置
１１０、１２０、６１０−６４０，７１０，７２０、８１０，８２０、９１０  印加回路
２００  ＮＭＯＳトランジスタ
３００  ＰＭＯＳトランジスタ
２１０  Ｐ型領域
３１０  Ｎ型領域
２２０、３２０  ソース端子
２３０，３３０  ドレイン端子
２４０，３４０  ゲート端子
２４５，３４５  ゲート絶縁膜
２５０，３５０  チャネル
１３０，６５０，６６０、７３０、８３０，９２０  モニタ回路
６７０  モニタ出力端子
Ｑ１−Ｑ１３  ＭＯＳトランジスタ
ＳＷ１−ＳＷ３３  スイッチ
ＴＥＳＴＥ  イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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