(57)【要約】      （修正有）【課題】キャパシターの面積と体積を減少するキャパシター構造によって、伝送ルートの長さを減少し、伝送の品質を改善する。【解決手段】回路基板は、ベース２０と、該ベース２０上に設けられ、少なくとも１つのビアホール２１を有する堆積層２０’と、当該少なくとも１つのビアホール２１のそれぞれに設けられ、それぞれが本体部２８、第２の端部２６及び第１の端部２７を有し、当該第２の端部２６と当該第１の端部２７が当該本体部２８の対向する両端面に位置する少なくとも１つの薄膜キャパシター２２と、当該少なくとも１つの薄膜キャパシター２２それぞれの当該第２の端部２６に電気的に接続される少なくとも１つの第２の電極２３と、当該少なくとも１つの薄膜キャパシター２２それぞれの第１の端部２７に電気的に接続される少なくとも１つの第１の電極２４とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
ベースと、
前記ベース上に設けられ、少なくとも１つのビアホールを有する堆積層と、
前記少なくとも１つのビアホールのそれぞれに設けられ、それぞれが本体部、第２の端部及び第１の端部を有し、前記第２の端部と前記第１の端部が前記本体部の対向する両端面に位置する少なくとも１つの薄膜キャパシターと、
前記少なくとも１つの薄膜キャパシターそれぞれの前記第２の端部に電気的に接続される少なくとも１つの第２の電極と、
前記少なくとも１つの薄膜キャパシターそれぞれの前記第１の端部に電気的に接続される少なくとも１つの第１の電極と、を含み、
信号は、前記第１の電極と前記少なくとも１つの薄膜キャパシターの前記本体部を順に介して前記第２の電極に達して、前記第１の電極、前記本体部及び前記第２の電極のコリニヤルートが前記信号を伝送するようにするビアホールキャパシター構造を有する回路基板。
【請求項２】
前記回路基板は、コア(ｃｏｒｅ)基板の製造工程により製造される請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項３】
前記回路基板は、ビルドアップ製造工程により製造される請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項４】
前記第２の電極は電源電極であり、前記第１の電極は接地電極である請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項５】
前記第１の端部の表面は、前記少なくとも１つの第１の電極それぞれの表面に完全に電気的に接続され、前記第２の端部の表面は、前記少なくとも１つの第２の電極それぞれの表面に完全に電気的に接続される請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項６】
前記第１の電極、前記本体部及び前記第２の電極は、前記コリニヤルートに沿ってアライメント状態に形成される請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項７】
前記少なくとも１つのビアホールの形成方法は、ドリリングマシン、レーザー、プラズマ及びリソグラフィー製造工程からなる群から選ばれる請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項８】
前記少なくとも１つの薄膜キャパシターの形成方法は、スパッタリング法、蒸着法や原子層堆積法、プリント及びディスペンシング方法からなる群から選ばれる請求項１に記載のビアホールキャパシター構造を有する回路基板。
【請求項９】
ビアホールキャパシター構造を有する回路基板の製造方法において、
前記回路基板における基板上に少なくとも１つの第１の電極を設けるステップと、
堆積層を前記第１の電極上にカバーさせるステップと、
前記堆積層に少なくとも１つのビアホールを作るステップと、
少なくとも１つの薄膜キャパシターを少なくとも１つのビアホールに設けるステップであって、前記少なくとも１つの薄膜キャパシターのそれぞれが前記少なくとも１つのビアホールのそれぞれに設けられ、前記少なくとも１つの薄膜キャパシターのそれぞれには本体部、第２の端部及び第１の端部が設けられ、その中、前記第２の端部と前記第１の端部が前記本体部の対向する両端面に位置し、前記少なくとも１つの第１の電極のそれぞれは、前記少なくとも１つの薄膜キャパシターそれぞれの前記第１の端部に電気的に接続されるステップと、
前記少なくとも１つの薄膜キャパシターそれぞれの前記第２の端部に電気的に接続される少なくとも１つの第２の電極を、前記少なくとも１つの薄膜キャパシター上にメッキするステップと、を含むビアホールキャパシター構造を有する回路基板の製造方法。
【請求項１０】
前記回路基板は、コア(ｃｏｒｅ)基板の製造工程により製造される請求項９に記載の製造方法。
【請求項１１】
前記回路基板は、ビルドアップ製造工程により製造される請求項９に記載の製造方法。
【請求項１２】
前記少なくとも１つのビアホールの形成方法は、ドリリングマシン、レーザー、プラズマ及びリソグラフィー製造工程からなる群から選ばれる請求項９に記載の製造方法。
【請求項１３】
前記少なくとも１つの薄膜キャパシターの形成方法は、スパッタリング法、蒸着法や原子層堆積法、プリント及びディスペンシング方法からなる群から選ばれる請求項９に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシター構造を有する回路基板に関し、特に、ビアホールキャパシター構造を有する回路基板及びその製造方法に関する。
【背景技術】
【０００２】
普通のプリント回路基板(ＰＣＢ)上に適用されるキャパシターの形態は、いずれも一定の大きさの面積又は体積を提供しなければならなく、図１に示すように、従来のプリント回路基板におけるキャパシター構造の模式図であり、第２の電極１０と、第１の電極１１と、錫ペースト１３と、実体キャパシター１４とを含み、実体キャパシターの体積の影響により、ＰＣＢ表面部品の配置及び溶接の空間を考慮しなければならず、その伝送ルートの長さを伸ばす必要が多くなり、当該信号の帰りのルートが長くなりすぎるため、一定の抵抗やインダクタンスが生じ、間接的に伝送の品質に影響することになる。
【０００３】
よって、キャパシターの面積と体積を減少するキャパシター構造を提案して、伝送ルートの長さを減少し、伝送の品質を改善する必要がある。
【発明の概要】
【０００４】
本発明は、小さい面積と体積のキャパシター構造を提供して、信号伝送ルートの長さを短くし、伝送の品質を改善することを目的とする。
【０００５】
本発明の一実施例は、ベースと、当該ベース上に設けられ、少なくとも１つのビアホールを有する堆積層と、当該少なくとも１つのビアホールのそれぞれに設けられ、それぞれが本体部、第２の端部及び第１の端部を有し、当該第２の端部と当該第１の端部が当該本体部の対向する両端面に位置する少なくとも１つの薄膜キャパシターと、当該少なくとも１つの薄膜キャパシターそれぞれの第１の端部に電気的に接続される少なくとも１つの第１の電極と、当該少なくとも１つの薄膜キャパシターそれぞれの当該第２の端部に電気的に接続される少なくとも１つの第２の電極とを含み、信号は、当該第１の電極と当該少なくとも１つの薄膜キャパシターの当該本体部を順に介して当該第２の電極に達して、当該第１の電極、当該本体部及び当該第２の電極のコリニヤルートが当該信号を伝送するようにするビアホールキャパシター構造を有する回路基板を開示している。
【０００６】
本発明の当該実施例によれば、当該回路基板は、コア(ｃｏｒｅ)基板の製造工程により製造される。
【０００７】
本発明の当該実施例によれば、当該回路基板は、ビルドアップ製造工程により製造される。
【０００８】
本発明の当該実施例によれば、当該第２の電極は電源電極であり、当該第１の電極は接地電極である。
【０００９】
本発明の当該実施例によれば、当該第１の端部の表面は、当該少なくとも１つの第１の電極それぞれの表面に完全に電気的に接続され、当該第２の端部の表面は、当該少なくとも１つの第２の電極それぞれの表面に完全に電気的に接続される。
【００１０】
本発明の当該実施例によれば、当該第１の電極、当該本体部及び当該第２の電極は、当該コリニヤルートに沿ってアライメント状態に形成される。
【００１１】
本発明の当該実施例によれば、当該少なくとも１つのビアホールの形成方法は、ドリリングマシン、レーザー、プラズマ及びリソグラフィー製造工程からなる群から選ばれる。
【００１２】
本発明の当該実施例によれば、当該少なくとも１つの薄膜キャパシターの形成方法は、スパッタリング法、蒸着法や原子層堆積法、プリント及びディスペンシング方法からなる群から選ばれる。
【００１３】
本発明の一実施例は、ビアホールキャパシター構造を有する回路基板の製造方法において、当該回路基板における基板上に少なくとも１つの第１の電極を設けるステップと、堆積層を当該第１の電極上にカバーさせるステップと、当該堆積層に少なくとも１つのビアホールを作るステップと、少なくとも１つの薄膜キャパシターを少なくとも１つのビアホールに設けるステップであって、当該少なくとも１つの薄膜キャパシターのそれぞれが当該少なくとも１つのビアホールのそれぞれに設けられ、当該少なくとも１つの薄膜キャパシターのそれぞれには、本体部、第２の端部及び第１の端部が設けられ、その中、当該第２の端部と当該第１の端部が当該本体部の対向する両端面に位置し、当該少なくとも１つの第１の電極のそれぞれは、当該少なくとも１つの薄膜キャパシターそれぞれの当該第１の端部に電気的に接続されるステップと、当該少なくとも１つの薄膜キャパシターそれぞれの当該第２の端部に電気的に接続される少なくとも１つの第２の電極を、当該少なくとも１つの薄膜キャパシター上にメッキするステップと、を含むビアホールキャパシター構造を有する回路基板の製造方法を開示している。
【００１４】
本発明に使用されるキャパシター構造は、実体キャパシターの採用したディスポジション及び溶接の方法と異なり、本発明は、キャパシタンスのニーズに応じて誘電率を変化できる堆積薄膜キャパシターの製造工程を採用して、より容易に製造工程の品質を制御し、口径を調整しキャパシター材料の誘電率を選択することによって、スルーホールの厚みを調整し、ビアホールで並列した第２と第１の電極を利用して、並列する薄膜キャパシターを形成し、薄膜キャパシター/ビアホールの数を制御することによって所定のキャパシタンスに達し、且つ、回路レイアウトにおいて直接にキャパシターの配線を行うことができ、素子の体積も増加しない。また、信号伝送ルートが短くなったため、電源の割り当てを助けることができ、伝送ルートにおける電流変動の影響を低減し、電源の統合性(Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｉｏｎ)の改善に寄与する。
【図面の簡単な説明】
【００１５】
【図１】従来のプリント回路基板におけるキャパシター構造の断面図である。
【図２】本発明の一実施例によるプリント回路基板におけるキャパシター構造の分解模式図である。
【図３】図２のプリント回路基板におけるキャパシター構造の完成品の断面図である。
【図４】本発明の別の実施例によるプリント回路基板におけるキャパシター構造の断面図である。
【図５】本発明の一実施例によるプリント回路基板におけるキャパシター構造の製造流れ図である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の目的、技術案及び長所をより明瞭にするために、本発明の実施の形態について、図面を参照しながらさらに詳しく記述する。
【００１７】
本発明の目的は、小さい面積と体積のキャパシター構造を提案することであり、当該構造の並列によりキャパシタンスを制御し、異なる周波数点のキャパシタンスのニーズに応じることができると共に、当該構造は信号伝送ルートの長さを短くすることができ、伝送の品質を改善する。
【００１８】
本発明の一実施例は、ビアホールキャパシター構造を有する回路基板を開示し、図２を参照すると、図２は本発明の一実施例によるプリント回路基板におけるキャパシター構造の分解模式図であり、ビアホールキャパシター構造を有する当該回路基板は、例えば絶縁構造から構成されるベース２０と、例えば絶縁構造から構成され、当該ベース２０上に設けられる、少なくとも１つのビアホール２１を有する堆積層２０'と、当該少なくとも１つのビアホール２１のそれぞれの中に設けられ、本体部２８、第２の端部２６及び第１の端部２７を設け、当該第２の端部２６と当該第１の端部２７は当該本体部２８の対向する両端面に位置する少なくとも１つの薄膜キャパシター２２と、少なくとも１つの第１の電極２４であって、当該少なくとも１つの薄膜キャパシター２２の第１の端部２７がそれぞれ電気的に接続され、前記薄膜キャパシター２２に用いられる材料は、中、高誘電率の材料に属することができ、且つ、化学成分は金属や非金属元素を含み、二元又は多元素の組成(例えば、チタン酸バリウム(ＢａＴｉＯ３)、酸化チタン(ＴｉＯ２)...等)であってもよく、選んだ誘電材料が漏電しやすいものであると、電極と誘電材料との間にチタン(Ｔｉ)、窒化チタン(ＴｉＮ)...等のような隔離層を増加することができる少なくとも１つの第１の電極２４と、当該少なくとも１つの薄膜キャパシター２２それぞれの当該第２の端部２６が電気的に接続される少なくとも１つの第２の電極２３とを含む。信号Ｓは、当該第１の電極２４と当該少なくとも１つの薄膜キャパシター２２の当該本体部２８を順に介して当該第２の電極２３に達して、当該第１の電極２４、当該本体部２８及び当該第２の電極２３のコリニヤルートＬ(図において点線で示すように)が当該信号Ｓを伝送するようにする。その中、前記第２の電極２３と第１の電極２４は金属材料であるが、例えば、銅(Ｃｕ)、アルミニウム(Ａｌ)、コバルト・ニッケル合金(ＮｉＣｏ)...等のような合金であってもよい。その中、当該第２の電極２３は電源電極であり、当該第１の電極２４は接地電極である。当該第１の端部２７の表面は、当該少なくとも１つの第１の電極２４それぞれの表面に完全に電気的に接続され、当該第２の端部２６の表面は、当該少なくとも１つの第２の電極２３それぞれの表面に完全に電気的に接続される。また、当該第１の電極２４、当該本体部２８及び当該第２の電極２３は、当該コリニヤルートＬに沿ってアライメント状態(図において点線で示すように)に形成される。
【００１９】
ここで、回路基板構造は、ビルドアップ(Ｂｕｉｌｄ ｕｐ)製造工程により製造されるビルドアップ構造である。本実施例において、ビアホールの数は２つであるが、これは例に過ぎず、本発明を限定するためのものではない。キャパシター構造は、一般に、図１におけるキャパシター１４のように、堆積層２０'上に放置されるが、本案では、回路基板において、堆積層２０'でビアホール２１を掘り、ビアホールそれぞれの中に第２の電極２３と第１の電極２４を直接に入れてキャパシターを形成し、ビアホール２１それぞれにおける第２の電極２３と第１の電極２４の並列配列により、前記少なくとも１つのビアホール２１に形成された少なくとも１つの薄膜キャパシター２２は互いに並列したキャパシターであり、そうすると、薄膜キャパシター２２がビアホール２１に形成されるため、一定の誘電率の下で、ビアホール２１の厚み、ビアホール２１の面積、及び異なるビアホール２１の数を調整することによって、形成されたトータルキャパシタンスを決定でき、薄膜キャパシター２２は、直接にビアホール２１中に形成され、回路基板上に一般なキャパシターを用いることに比べて、占用する体積を低減し、また形成された薄膜キャパシター２２はビアホール２１中に位置し、直接に信号のコリニヤルートＬ上にあり、一般の実体キャパシターに比べて、図１におけるキャパシター１４のように、ルートＬ'(図おいて点線の部分で示すように)を減少し、さらに信号伝送ルートの長さを減少し、ウエハー端又はＩＣ端にもっと近接している。
【００２０】
好ましくは、当該少なくとも１つのビアホール２１の形成方法は、ドリリングマシン、レーザー、プラズマ及びリソグラフィー製造工程からなる群から選ばれる。当該ドリリングマシンは、例えば機械的ドリリングにより当該少なくとも１つのビアホール２１を形成する。
【００２１】
好ましくは、当該少なくとも１つの薄膜キャパシター２２の形成方法は、スパッタリング法、蒸着法や原子層堆積法、プリント及びディスペンシング方法からなる群から選ばれる。
【００２２】
図３、図４を参照すると、図３は、図２のプリント回路基板におけるキャパシター構造の完成品の断面図であり、図４は、本発明の別の実施例によるプリント回路基板におけるキャパシター構造の断面図であり、図４において当該堆積層２０'はコア(ｃｏｒｅ)基板の製造工程により製造される。
【００２３】
本発明の一実施例は、ビアホールキャパシター構造を有する回路基板の製造方法を開示し、図５を参照すると、図５は、本発明の一実施例によるプリント回路基板におけるキャパシター構造の製造流れ図であり、以下のステップを含んでいる。
Ｓ５００：当該回路基板における基板上に少なくとも１つの第１の電極を設け、
Ｓ５０１：堆積層を当該第１の電極上にカバーさせ、
Ｓ５０２：当該堆積層に少なくとも１つのビアホールを作り、
Ｓ５０３：少なくとも１つの薄膜キャパシターを少なくとも１つのビアホールに設け、
Ｓ５０４：少なくとも１つの第２の電極を当該少なくとも１つの薄膜キャパシター上にメッキする。
ステップＳ５０３において、当該少なくとも１つの薄膜キャパシターのそれぞれは当該少なくとも１つのビアホールに設けられ、当該少なくとも１つの薄膜キャパシターそれぞれには、本体部、第２の端部及び第１の端部が設けられ、その中、当該第２の端部と当該第１の端部が当該本体部の対向する両端面に位置し、当該少なくとも１つの第１の電極は、当該少なくとも１つの薄膜キャパシターそれぞれの当該第１の端部に電気的に接続される。ステップＳ５０４において、当該少なくとも１つの第２の電極のそれぞれは、当該少なくとも１つの薄膜キャパシターそれぞれの当該第２の端部に電気的に接続される。前記少なくとも１つのビアホールに形成された少なくとも１つの薄膜キャパシターは互いに並列したキャパシターであり、そうすると、異なるビアホールの数により形成されたトータルキャパシタンスを決定できる。その中、前記薄膜キャパシターに用いられる材料は、中、高誘電率の材料に属することができ、且つ、化学成分は金属や非金属元素を含み、二元又は多元素の組成(例えば、チタン酸バリウム(ＢａＴｉＯ３)、酸化チタン(ＴｉＯ２)...等)であってもよく、選んだ誘電材料で漏電が発生すると、電極と誘電材件との間にチタン(Ｔｉ)、窒化チタン(ＴｉＮ)...等のような隔離層を増加することができる。前記第１の電極は金属材料であり、例えば、銅(Ｃｕ)、アルミニウム(Ａｌ)、コバルト・ニッケル合金(ＮｉＣｏ)....等の合金であってもよい。
【００２４】
本発明に使用されるキャパシター構造は、実体キャパシターの採用した構造及び溶接の方法と異なり、本発明は、キャパシタンスのニーズに応じて誘電率を変化できる堆積薄膜キャパシターの製造工程を採用して、より容易に製造工程の品質を制御し、口径を調整しキャパシター材料の誘電率を選択することによって、スルーホールの厚みを調整し、ビアホールで並列した第２と第１の電極を利用して、並列する薄膜キャパシターを形成し、薄膜キャパシター/ビアホールの数を制御することによって所定のキャパシタンスに達し、且つ、回路レイアウトにおいて直接にキャパシターの配線を行うことができ、素子の体積も増加しない。また、信号伝送ルートが短くなったため、電源の割り当てを助けることができ、伝送ルートにおける電流変動の影響を低減し、電源の統合性(Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔy)の改善に寄与する。
【００２５】
以上は、本発明の好ましい実施例に過ぎず、本発明を限定するためのものではない。なお、本発明の要旨及び原則の範囲におけるいかなる修正、均等な取り替え、改進等は、いずれも本発明の保護範囲内に含まれることは言うまでもない。
【符号の説明】
【００２６】
１０、２３     第２の電極
１１、２４      第１の電極
１３     錫ペースト
１４      実体キャパシター
２０      ベース
２０'      堆積層
２１      ビアホール
２２      薄膜キャパシター
２６      第２の端部
２７      第１の端部
２８      本体部
５００〜５０４     ステップ
Ｌ       コリニヤルート
Ｌ'       ルート
Ｓ        信号
【図１】
2017228758.tif 000003
【図２】
2017228758.tif 000004
【図３】
2017228758.tif 000005
【図４】
2017228758.tif 000006
【図５】
2017228758.tif 000007