(57)【要約】【課題】  伝送特性を問題ないレベルに保ちながら低消費電力化することができない。【解決手段】  信号波形等化装置は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、閾値に基づいて、受信回路の回路規模がより小さくなるように、受信回路のＤＦＥ計算アルゴリズムを設定し、ＤＦＥ計算アルゴリズムを用いて送信回路から受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する。【選択図】      図２
2017126855.tif 000002
【特許請求の範囲】
【請求項１】
送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、
前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のＤＦＥ計算アルゴリズムを設定し、前記ＤＦＥ計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する信号波形等化装置。
【請求項２】
前記制御手段は、前記受信回路の回路規模がより小さくなるように、前記閾値に基づいて前記受信回路のＤＦＥ計算アルゴリズムを設定し、タップの数量、及び、前記タップの係数を算出する請求項１に記載の信号波形等化装置。
【請求項３】
前記受信回路の回路規模が、前記受信回路の回路の部品数である請求項１または２に記載の信号波形等化装置。
【請求項４】
前記伝送線路が差動信号を用いる請求項１乃至３のいずれか１項に記載の信号波形等化装置。
【請求項５】
送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶し、
前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のＤＦＥ計算アルゴリズムを設定し、
前記ＤＦＥ計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う信号波形等化方法。
【請求項６】
前記受信回路の回路規模がより小さくなるように、前記閾値に基づいて前記受信回路のＤＦＥ計算アルゴリズムを設定し、タップの数量、及び、前記タップの係数を算出する請求項５に記載の信号波形等化方法。
【請求項７】
前記受信回路の回路規模が、前記受信回路の回路の部品数である請求項５または６に記載の信号波形等化方法。
【請求項８】
送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する処理と、
前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のＤＦＥ計算アルゴリズムを設定する処理と、
前記ＤＦＥ計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う処理と、をコンピュータに実行させるプログラム。
【請求項９】
前記受信回路の回路規模がより小さくなるように、前記閾値に基づいて前記受信回路のＤＦＥ計算アルゴリズムを設定し、タップの数量、及び、前記タップの係数を算出する処理をコンピュータに実行させる請求項８に記載のプログラム。
【請求項１０】
前記受信回路の回路規模が、前記受信回路の回路の部品数である請求項８または９に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号波形等化装置、信号波形等化方法、及び、そのためのプログラムに関する。
【背景技術】
【０００２】
近年、通信装置や情報処理装置の高速化が進み、制御機能を有するプリント回路基板上に、伝送速度が数１０Ｇｂｐｓ（Ｇｉｇａ  ｂｉｔ  ｐｅｒ  ｓｅｃｏｎｄ）のシリアル伝送形式の高速電気信号が実装されるようになった。高速信号は、プリント回路基板上の伝送線路を通過する際に、シンボル間干渉（ＩＳＩ：Ｉｎｔｅｒ  Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）やランダム雑音等の影響により信号の高周波成分に歪みが生じるため、アイ・ダイアグラム（Ｅｙｅ  Ｄｉａｇｒａｍ）特性が劣化する。なお、Ｅｙｅ  Ｄｉａｇｒａｍ特性とは、伝送特性の代表的な評価指標であり、信号を一定期間サンプリングして重ね合わせ表示したものである（横軸：時間、縦軸：振幅）。測定者は、中央のＥｙｅが大きく開いている程、ＩＳＩ等のジッタによる劣化が少なく高品質な伝送と判断する。
【０００３】
この信号劣化の要因の中で、ＩＳＩ等の確定的な性質を持つ要因は、送受信ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の内部回路に補正回路を実装することで対処することが可能である。
【０００４】
これまで、伝送速度の上限が数Ｇｂｐｓの場合は、補正回路として送信ＩＣにＥｍｐｈａｓｉｓ回路を実装し、受信ＩＣにＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ  Ｔｉｍｅ  Ｌｉｎｅａｒ  Ｅｑｕａｌｉｚｅｒ：連続時間線形等化器）を実装することで、Ｅｙｅ  Ｄｉａｇｒａｍ特性を満足することができた。しかし、ＣＬＴＥは、伝送線路のノイズ成分を含めた周波数特性全体を増幅し、さらに入力信号のビットパターンに応じて細かく補正することはできない。このため、１０Ｇｂｐｓ付近に達すると十分な特性を得ることができない。
【０００５】
そこで、新たな補正回路として、入力信号の各ビット単位に補正強度を調整できるＤＦＥ（Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ：判定帰還型等化器）がＣＴＬＥの後段に実装されるようになった。
【０００６】
ＤＦＥは、デジタルフィルタで構成されており、過去の入力信号である数ビットをフィードバックして遅延量を持たせた後、各種計算手法を用いて算出した補正値（タップ係数）を掛け合わせ、最新の入力信号に重ね合せる回路である。ＤＦＥは、フィードバックする信号のビット数（タップの数）が多いほど広い周波数範囲を補正できるため、伝送線路で劣化した信号の補正効果が大きい。
【０００７】
しかし、補正効果の大きなＤＦＥの実装には課題がある。実装するＤＦＥのタップ数及び各タップの係数は、送受信ＩＣの解析モデル形式に対応した伝送線路シミュレータを使用して計算可能である。しかし、この時の最適値は、常にＥｙｅ  Ｄｉａｇｒａｍ特性において最もＥｙｅが開口する最良値であり、実際に装置やＩＣの仕様上必要とする値以上の過剰な値が返される。その結果、回路規模が大きくなるため消費電力が増加し、さらに高額ＩＣが必須となる傾向にある。
【０００８】
特許文献１は、信号波形等化装置において、ＡＦＣ（Ａｕｔｏ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ）／ＡＰＣ（Ａｕｔｏ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌ）の機能を波形等化の機能と融合させるとともに、回路規模を削減する技術を開示している。
【０００９】
特許文献２は、高速の通信信号の歪みを効果的に補正する技術を開示している。
【００１０】
特許文献３は、等化精度を維持しつつ、消費電力を抑制することができる技術を開示している。
【００１１】
なお、特許文献１〜３の公知例は、いずれも入力信号の劣化具合に応じて補正係数を算出する際、伝送特性を最良とする（Ｅｙｅ  Ｄｉａｇｒａｍを最大開口させる）ことを目的としている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−１１２３９０号公報
【特許文献２】特開２００４−３３６７０７号公報
【特許文献３】特開２０１１−１５１７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＤＦＥを有するＩＣを使用して高速信号を設計する際、実装するＤＦＥのタップ数及び各タップの係数は、送受信ＩＣの解析モデル形式に対応した伝送線路シミュレータを使用して計算することができる。
【００１４】
しかし、このときの計算値は、伝送特性の時間軸における評価指標として代表的なＥｙｅ  Ｄｉａｇｒａｍ特性が最良となる値である。従って、装置仕様の要求以上のＤＦＥ能力を有する高性能且つ高額なＩＣを選定している場合は、過剰な値となり回路規模と消費電力が増大することになる。反対に、ＤＦＥ能力不足のＩＣを選定している場合は、回路規模と消費電力は低く抑えられるが伝送特性を満足できない。
【００１５】
このように、装置仕様に過不足無く、回路規模と消費電力を最小限に抑えた適切なＤＦＥ能力を有する安価なＩＣを、設計初期段階で選定または途中段階から再選定できる方法が課題である。
【００１６】
特許文献１は、入力信号の劣化具合に応じて補正係数を算出し、Ｅｙｅ  Ｄｉａｇｒａｍを最大化することを主としている。また、回路規模削減は回路ブロックの共用化によるものである。
【００１７】
特許文献２は、入力信号と相関信号を参照させ最大値を含むビットシーケンスを検出し、後段回路で定期的に発生する最大値を含むビットを補正することで全体のＥｙｅ  Ｄｉａｇｒａｍ特性を補正している。この際、最適化は、Ｅｙｅ  Ｄｉａｇｒａｍが最大開口となる補正値を選定している。また、特許文献２は、回路規模削減については言及していない。
【００１８】
特許文献３は、補正回路と等価誤差検出回路（補正回路で補正した値の補正）を有し最適化精度を向上している。しかし、この際、最適化は、Ｅｙｅ  Ｄｉａｇｒａｍが最大開口となる補正値を選定している。また、特許文献３は、回路規模削減については言及していない。
【００１９】
従って、上記の文献に記載の技術は、いずれも入力信号の劣化具合に応じて補正係数を算出する際、伝送特性を最良とする（Ｅｙｅ  Ｄｉａｇｒａｍを最大開口させる）ことを目的としている。すなわち、上記の文献に記載の技術は、伝送特性を問題ないレベルに保ちながら低消費電力化することができない。
【００２０】
このため、本発明の目的は、上述した課題である、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する信号波形等化装置等を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の信号波形等化装置は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する記憶手段と、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のＤＦＥ計算アルゴリズムを設定し、前記ＤＦＥ計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う制御手段と、を包含する。
【００２２】
本発明の信号波形等化方法は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶し、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のＤＦＥ計算アルゴリズムを設定し、前記ＤＦＥ計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う。
【００２３】
本発明のコンピュータプログラムは、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する処理と、前記閾値に基づいて、前記受信回路の回路規模がより小さくなるように、前記受信回路のＤＦＥ計算アルゴリズムを設定する処理と、前記ＤＦＥ計算アルゴリズムを用いて、前記送信回路から前記受信回路までの伝送線路の動作の確認を行う処理と、をコンピュータに実行させる。
【発明の効果】
【００２４】
本発明によれば、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する、という効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１は、第一の実施の形態に係る、伝送線路モデルの接続構成の一例を示す図である。
【図２】図２は、第一の実施の形態に係る、信号波形等化装置の構成の一例を示すブロック図である。
【図３】図３は、信号波形等化装置の動作を示すフローチャートである。
【図４】図４は、第二の実施形態に係る、信号波形等化装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２６】
＜第一の実施形態＞
本発明の第一の実施の形態について、図面を参照して詳細に説明する。
【００２７】
図１は、第一の実施の形態に係る、伝送線路モデルの接続構成の一例を示す図である。図１は、プリント回路基板１００上に実装された送信ＩＣ１０１と受信ＩＣ１０３の間を、伝送線路１０２で接続した回路接続の概略図である。ここで、伝送線路１０２は、高速伝送で一般的に採用される差動信号とする。
【００２８】
また、図１において、トポロジー１１０は、プリント回路基板１００に対応し、該当する差動信号をトポロジーとして表記した部分である。差動信号ピントポロジー１１１は、送信回路である送信ＩＣ１０１の該当する差動信号ピンのトポロジーである。伝送線路トポロジー１１２は、伝送線路１０２のトポロジーである。差動信号ピントポロジー１１３は、受信回路である受信ＩＣ１０３の該当する差動信号ピンのトポロジーである。
【００２９】
さらに、図１において、内部ブロック１２１は、差動信号ピントポロジー１１１のＰＭＡ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉｕｍ  Ａｔｔａｃｈｍｅｎｔ：物理媒体接続）層の内部を示すブロックである。内部ブロック１２１は、シリアル信号をパラレル信号に変換するＳｅｒｄｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒの略）回路、並びに信号の高域補正を行うＥｍｐｈａｓｉｓ回路で構成される。
【００３０】
同様に、内部ブロック１２３は、差動信号ピントポロジー１１３のＰＭＡ層の内部を示すブロックである。内部ブロック１２３は、信号の線形補正を行うＣＴＬＥ、非線形補正を行うＤＦＥ、受信データ群から基準信号を再生するＣＤＲ（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路、及び、パラレル信号をシリアル信号に変換するＳｅｒｄｅｓ回路で構成される。
【００３１】
ところで、一般に、伝送線路シミュレータを使用して該当信号のＤＦＥのタップ数及び各タップの係数の最適値を計算する際、以下の（１）〜（４）に示す全体条件とトポロジー１１０を構成する各要素の条件を、伝送線路シミュレータに設定する必要がある。ただし、（１）〜（４）の設定は、図示しない伝送線路シミュレータを用いて計算する上で最低限必要となるパラメータとする。
（１）全体条件の設定
図示しない伝送線路シミュレータの使用者であるハードウェア設計者（以下、設計者）は、解析ビット数やビットシーケンス、伝送速度、出力結果の形式を指定する。
（２）送信ＩＣ１０１（差動信号ピントポロジー１１１）の設定
設計者は、送信信号の振幅やＥｍｐｈａｓｉｓの補正強度を指定する。なお、以下では、送信ＩＣ１０１の解析モデルを送信ＩＣモデルと記載する。
（３）伝送線路１０２（伝送線路トポロジー１１２）の設定
設計者は、図示しない伝送線路シミュレータによって事前に実測した伝送線路１０２の解析モデル（以下、伝送線路モデルと記載）、または他のシミュレータや計算方法で生成した伝送線路モデルを読込ませる。ここで、伝送線路モデルの生成方法や種類に関しては、本実施形態の本質には直接関係しないので詳細は割愛する。
（４）受信ＩＣ１０３（差動信号ピントポロジー１１３）の設定
設計者は、ＣＴＬＥの補正強度、ＤＦＥの補正強度、及び、ＣＤＲ回路の補正強度を指定する。
【００３２】
このとき、（４）のＤＦＥは、他のパラメータと比較して設定パターンが突出して膨大であり、全ての組合せを手動でパラメトリック解析することは不可能である。そのため、設計者は、受信ＩＣ１０３の解析モデル（以下、受信ＩＣモデルと記載）が持つ自動最適化モードに設定して解析を行う。自動最適化モードは、全パターンのパラメトリック解析を順次自動的に行い、Ｅｙｅ  Ｄｉａｇｒａｍ特性が最良となる値を算出するため、実際の装置やＩＣの仕様として必要以上の過剰な値が出力される。
【００３３】
そこで、本実施形態の信号波形等化装置２００（図２）では、以下の解決手段を提案する。すなわち、信号波形等化装置２００は、所望の伝送規格に応じた試験ビット数とＥｙｅ  Ｄｉａｇｒａｍの振幅軸及び時間軸の閾値を設定できる機能を有する。そして、信号波形等化装置２００は、設定された閾値を基に受信ＩＣモデルに記述されているＤＦＥ計算アルゴリズムの書き換えを行う。その結果、信号波形等化装置２００は、受信ＩＣモデルが保有する自動最適化モードを使用し、且つ設計者が設定した閾値に適合するような解である最適値（装置仕様に過不足が無い伝送品質を確保しながら、低消費電力化する回路規模になる（回路規模が小さくなる）タップ数と各タップの係数）を算出することができる。なお、回路規模は、例えば、受信ＩＣ１０３の回路の部品数、等とするが、それ以外の任意の指標を設定してもよい。
【００３４】
図２は、信号波形等化装置２００の構成の一例を示すブロック図である。
【００３５】
信号波形等化装置２００は、入力部２０１、制御部２０２、共通制御バス２０３、解析条件記憶部２０４、データ記憶部２０９、及び、出力部２１０を含む。
【００３６】
入力部２０１は、各種条件の設定や工程指示を行う機能を有する。入力部２０１は、解析対象信号の送信ＩＣモデル、受信ＩＣモデル及び伝送線路モデルのそれぞれのパラメータ値や、各モデルでの解析実行や結果出力指示等の工程指示、を含む設定値の入力を行う。なお、入力部２０１で入力されるこれら設定値は、設定条件とも呼ばれる。
【００３７】
制御部２０２は、入力部２０１、及び、出力部２１０とのデータの受け渡しを行う。また、制御部２０２は、共通制御バス２０３を介して、入力部２０１で入力された設定条件を解読し、解析条件として解析条件記憶部２０４に格納し、解析条件に対応する設定値を、データ記憶部２０９に格納している解析モデルのデータ（送信ＩＣモデル、受信ＩＣモデル及び伝送線路モデル）に反映する。さらに、制御部２０２は、送信ＩＣ１０１から受信ＩＣ１０３までの伝送線路の動作の確認を行う解析の実行後にデータ記憶部２０９に格納された解析結果等の内容を、出力部２１０に出力する等の制御機能を有する。
【００３８】
解析条件記憶部２０４は、設定された解析条件を格納する機能を有する。制御部２０２は、入力部２０１に入力された前述の設定条件を解読し、書き込み制御して共通制御バス２０３経由で解析条件記憶部２０４に解析条件として格納する。
【００３９】
解析条件記憶部２０４は、送信ＩＣ設定値・記憶部２０５、受信ＩＣ設定値・記憶部２０６、閾値記憶部２０７、及び、共通条件設定値・記憶部２０８で構成される。
【００４０】
送信ＩＣ設定値・記憶部２０５は、送信ＩＣ１０１の解析条件として、送信ＩＣ１０１の設定値を格納する。たとえば、送信ＩＣ設定値・記憶部２０５は、送信する信号の電圧値や電流強度、Ｅｍｐｈａｓｉｓ回路の補正強度情報を設定する。
【００４１】
受信ＩＣ設定値・記憶部２０６は、受信ＩＣ１０３の解析条件として、受信ＩＣ１０３の設定値を格納する。たとえば、受信ＩＣ設定値・記憶部２０６は、ＣＴＬＥ、ＤＦＥ、及び、ＣＤＲ回路の補正強度情報を格納する。また、受信ＩＣ設定値・記憶部２０６は、機能の一部としてＤＦＥの閾値を記憶する閾値記憶部２０７を有する。制御部２０２は、この閾値を基にして受信ＩＣモデルが保有するＤＦＥ計算アルゴリズムの書き換えを行う。
【００４２】
その結果、信号波形等化装置２００は、ＤＦＥ計算アルゴリズムにおける最適値（伝送品質を確保しながら低消費電力化する回路規模になる（回路規模が小さくなる）タップ数と各タップの係数）を算出することができる。本機能（閾値記憶部２０７）による制御機能を有することが、既存技術との差分である。
【００４３】
共通条件設定値・記憶部２０８は、解析するビット数やビットシーケンス、伝送速度、出力結果の形式等、解析全体に関するパラメータを格納する。
【００４４】
データ記憶部２０９は、送信ＩＣモデル、受信ＩＣモデル、伝送線路モデル、及び、解析後の結果を格納する。また、入力部２０１から解析条件記憶部２０４に設定された解析条件は、随時、共通制御バス２０３を経由してデータ記憶部２０９に反映される。
【００４５】
出力部２１０は、出力の機能を有し、ＤＦＥタップ数及び各タップの係数の最適値を出力する。その他、出力部２１０は、入力部２０１にて指示された内容に従って各種結果を出力することが可能である。
【００４６】
ここで、入力部２０１は、例えばマウスやキーボード、内蔵のキーボタンなどで実現され、入力操作に用いられる。出力部２１０は、例えばディスプレイで実現され、出力を確認するために用いられる。
【００４７】
また、制御部２０２は、例えば、論理回路等のハードウェア回路で構成される。解析条件記憶部２０４、及び、データ記憶部２０９は、例えば、ディスク装置、半導体メモリ等の記憶装置で構成される。
【００４８】
また、制御部２０２は、コンピュータ装置によって実現されてもよい。この場合、制御部２０２は、コンピュータである信号波形等化装置２００のプロセッサが、図示されないメモリ上のプログラムを実行することで実現される制御回路であってもよい。プログラムは、不揮発性メモリに格納されてもよい。
【００４９】
図３は、信号波形等化装置２００の動作を示すフローチャートである。
【００５０】
まず、設計者は、設計対象の装置仕様と高速信号の規格を考慮して、送受信ＩＣの選定を行う（ステップＳ３０１）。なお、この工程は、本実施形態の本質には関係ないが、説明の便宜上記載している。
【００５１】
また、ステップＳ３０１の後、設計者は、プリント回路基板１００の設計を行い、プリント回路基板１００の構成を表すプリント回路基板データを作成する（ステップＳ３０２）。なお、この工程も、本実施形態の本質には関係ないが、説明の便宜上記載している。
【００５２】
そして、制御部２０２における解析においてメモリ上の本プログラムを実行する前に、設計者は、入力部２０１に入力すべき必要なデータを事前に準備する（ステップＳ３０３）。
【００５３】
また、ステップＳ３０３において、入力部２０１は、ステップＳ３０１で選定した送信ＩＣ１０１と受信ＩＣ１０３それぞれの解析モデルである送信ＩＣモデルと受信ＩＣモデルを入力する。さらに、入力部２０１は、受信ＩＣ１０３のＥｙｅ  Ｄｉａｇｒａｍ（アイ・ダイアグラム）特性の閾値情報として、試験ビット数、Ｅｙｅ  Ｄｉａｇｒａｍ特性の、許容する振幅軸及び時間軸の閾値（ＤＦＥ閾値）を入力する。ＤＦＥ閾値は、後のステップＳ３０７で閾値記憶部２０７に設定される。そして、制御部２０２は、ステップＳ３０２で設計したプリント回路基板データを基に、Ｓ行列形式等の伝送線路モデルを生成する。ここで、Ｓ行列（Ｓｃａｔｔｅｒｉｎｇ  Ｐａｒａｍｅｔｅｒ）とは、信号を波動と捉え、波の散乱度合いで対象回路（プリント回路基板１００における回路）の特性を行列形式で表わしたものである。なお、伝送線路モデルの形式は、本実施形態の本質には関係ないため、Ｓ行列形式に拘る必要はなく、任意とする。
【００５４】
次に、制御部２０２は、メモリ上の本プログラムに、入力部２０１からステップＳ３０３で準備した送信ＩＣモデル、受信ＩＣモデル、及び、伝送線路モデルを読み込ませる。そして、制御部２０２は、解読後、共通制御バス２０３経由でデータ保持部２０９にデータを格納する（ステップＳ３０４）。
【００５５】
次に、制御部２０２は、データ記憶部２０９に格納された情報を基に、プリント回路基板１００の解析の共通条件として、解析ビット数やビットシーケンス、伝送速度等の解析全体に関するパラメータの値を設定する（ステップＳ３０５）。そして、制御部２０２は、解読後、共通制御バス２０３を経由して共通条件設定値・記憶部２０８に値を格納する。
【００５６】
また、制御部２０２は、ステップＳ３０３までに入力された入力部２０１からの情報を基に、送信ＩＣ１０１の送信ＩＣモデルに対して解析条件（主に電圧振幅やＥｍｐｈａｓｉｓ強度のパラメータ値）を設定する（ステップＳ３０６）。そして、制御部２０２は、解読後、共通制御バス２０３を経由して送信ＩＣ設定値・記憶部２０５に設定値を格納する。なお、設定パラメータの項目は、採用するＩＣに依存する。
【００５７】
さらに、制御部２０２は、ステップＳ３０３までに入力された入力部２０１からの情報を基に、受信ＩＣ１０３の受信ＩＣモデルに対し、解析条件（主にＣＴＬＥやＤＦＥのパラメータ値）を設定する（ステップＳ３０７）。そして、制御部２０２は、解読後、共通制御バス２０３を経由して受信ＩＣ設定値・記憶部２０６に設定値を格納する。なお、設定パラメータの項目は、採用するＩＣに依存する。ここで、制御部２０２は、ＤＦＥを自動解析モードに設定し、且つステップＳ３０３で事前に準備したＤＦＥ閾値を設定する。そして、制御部２０２は、解読後、共通制御バス２０３を経由して閾値記憶部２０７に閾値の値を格納する。
【００５８】
この後、制御部２０２は、入力部２０１から行われた解析実行指示を解読後、共通制御バス２０３を経由して、解析条件記憶部２０４に格納された解析条件及びデータ記憶部２０９に格納された解析モデルに基づいて解析を実行する。解析終了後、制御部２０２は、結果（解析結果）をデータ記憶部２０９に格納する（ステップＳ３０８）。
【００５９】
ステップＳ３０８における解析が正常終了した場合（ＤＦＥ計算アルゴリズムの解のうち、設定した閾値の条件を満足する解（最適値）がある場合）、制御部２０２は、ステップＳ３０９において、正常終了したことを表す結果フラグと一緒に、ＤＦＥ計算アルゴリズムにおける最適値（伝送品質を確保しながら低消費電力化する回路規模になる（回路規模が小さくなる）タップ数と各タップの係数）を、解析結果としてデータ記憶部２０９に格納する。
【００６０】
一方、最適値が得られずに解析が異常終了した場合、制御部２０２は、異常終了結果フラグのみをデータ記憶部２０９に格納する。
【００６１】
入力部２０１から解析結果の出力指示を受けて、制御部２０２は、解読後、共通制御バス２０３を経由して、データ記憶部２０９に格納された解析結果が収束しているか確認する（ステップＳ３０９）。解析結果が収束している状態は、正常終了したことを表す結果フラグと一緒に、ＤＦＥ計算アルゴリズムにおける最適値がデータ記憶部２０９に格納されているということである。
【００６２】
解析結果が収束していない異常終了時（ステップＳ３０９でＮｏ）、制御部２０２は、ステップＳ３１０に移行する。また、正常終了時（ステップＳ３０９でＹｅｓ）、制御部２０２は、ステップＳ３１１に移行する。
【００６３】
ステップＳ３０９でＮｏの場合、設計者は、異常終了（設定した閾値の条件を満足するＤＦＥ計算アルゴリズムの解は無し）となった原因を調査する（ステップＳ３１０）。調査の結果、伝送線路特性が原因である場合、設計者は、ステップＳ３０２に戻り、該当する高速信号のプリント回路基板上の配線を修正する。伝送線路が要因では無い場合、送信ＩＣ１０１または受信ＩＣ１０３の補正回路能力が不足していることから、設計者は、ステップＳ３０１に戻り、ＩＣの再選定を行う。
【００６４】
解析が正常終了した場合（ステップＳ３０９でＹｅｓの場合）、制御部２０２は、データ記憶部２０９に格納された最適値を、共通制御バス２０３を経由して出力部２１０に出力する（ステップＳ３１１）。
【００６５】
以上のように、本実施形態の特徴は、制御部２０２が、閾値に基づいて、信号の伝送品質を確保しながら回路規模が小さくなるＤＦＥタップ数と各タップの係数を算出することで、低消費電力並びに採用するＩＣのコストの削減を可能にすることである。例えば、過去の設計事例を基に一例を示すと、ＤＦＥタップ数を１０個から３個に削減できた場合、１トランシーバ（１レーン）当たり約２０ｍＷ（ミリワット）の消費電力削減効果を見込める。更に、対象の信号規格がマルチレーンの場合、レーン数に比例した削減を見込めるため、１００ＧＢＡＳＥ−ＫＲ等４レーン構成の場合は約８０ｍＷの削減効果がある。また、必要なＤＦＥ能力が下がることで、採用するＩＣのグレードランクを下げることができ、例えば、価格を約３分の２に低減可能となる。ただし、対象ＩＣの種類や出荷数量、市場動向やメーカにより大きく変動するため、詳細はＩＣ毎に精査する必要がある。
【００６６】
本実施形態に係る信号波形等化装置２００は、以下に記載するような効果を奏する。
【００６７】
すなわち、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する、という効果を奏する。
【００６８】
その理由は、受信ＩＣ１０３における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を設定し、閾値に基づいて、受信ＩＣ１０３の回路規模がより小さくなるように、受信ＩＣ１０３のＤＦＥ計算アルゴリズムを設定するからである。
＜第二の実施形態＞
次に、本発明の第二の実施の形態について図面を参照して詳細に説明する。
【００６９】
図４は、第二の実施形態に係る、信号波形等化装置４００の構成の一例を示すブロック図である。
【００７０】
信号波形等化装置４００は、記憶部４０１、及び、制御部４０２から構成される。
【００７１】
記憶部４０１は、送信回路が送信する送信信号を受信する受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を記憶する。制御部４０２は、閾値に基づいて、受信回路の回路規模が、より小さくなるように、受信回路のＤＦＥ計算アルゴリズムを設定し、ＤＦＥ計算アルゴリズムを用いて、送信回路から受信回路までの伝送線路の動作の確認を行う。
【００７２】
本実施形態に係る信号波形等化装置４００は、以下に記載するような効果を奏する。
【００７３】
すなわち、伝送特性を問題ないレベルに保ちながら低消費電力化することができない、という問題を解決する、という効果を奏する。
【００７４】
その理由は、本実施形態に係る信号波形等化装置４００は、受信回路における受信信号のアイ・ダイアグラムにおいて、許容する振幅軸及び時間軸を示す閾値を設定し、閾値に基づいて、受信回路の回路規模がより小さくなるように、受信回路のＤＦＥ計算アルゴリズムを設定するからである。
【００７５】
以上、図面を参照して本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００７６】
１００    プリント回路基板
１０１    送信ＩＣ
１０２    伝送線路
１０３    受信ＩＣ
１１０    トポロジー
１１１    差動信号ピントポロジー
１１２    伝送線路トポロジー
１１３    差動信号ピントポロジー
１２１    内部ブロック
１２３    内部ブロック
２００    信号波形等化装置
２０１    入力部
２０２    制御部
２０３    共通制御バス
２０４    解析条件記憶部
２０５    送信ＩＣ設定値・記憶部
２０６    受信ＩＣ設定値・記憶部
２０７    閾値記憶部
２０８    共通条件設定値・記憶部
２０９    データ記憶部
２１０    出力部
４００    信号波形等化装置
４０１    記憶部
４０２    制御部
【図１】
2017126855.tif 000003
【図２】
2017126855.tif 000004
【図３】
2017126855.tif 000005
【図４】
2017126855.tif 000006