(57)【要約】【課題】半導体チップが搭載される側のビルトアップ層数がもう一方の面側よりも多い非対称な構造であっても、反りが少なく、半導体素子及び印刷配線板との高い接続信頼性を有し、かつ、効率的に製造できる半導体パッケージ及びその製造方法を提供する。【解決手段】第一主面及び第二主面を有する半導体パッケージ基板であって、コア基板と、コア基板の第一主面側及び第二主面側に設けられ、配線層及び絶縁樹脂層よりなる回路配線層とを備え、第一主面側に形成された配線層の層数が、第二主面側に形成された配線層の層数よりも多く、第一主面側の配線層の厚みが、第二主面の配線層の厚みよりも薄く、第一主面側に形成された回路配線層の層間を導通するためのビア径が、第二主面側に形成されたビア径よりも小さく、第一主面側に形成された絶縁樹脂層の総厚みと、第二主面側に形成された絶縁樹脂層の総厚みとが等しい、半導体パッケージ基板。【選択図】図２（ｈ）
2017228692.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップが搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子が形成される第二主面とを有する半導体パッケージ基板であって、
コア基板と、
前記コア基板の前記第一主面側及び前記第二主面側に設けられ、配線層及び絶縁樹脂層よりなる回路配線層とを備え、
前記第一主面側に形成された配線層の層数が、前記第二主面側に形成された配線層の層数よりも多く、
前記第一主面側の配線層の厚みが、前記第二主面の配線層の厚みよりも薄く、
前記第一主面側に形成された回路配線層の層間を導通するためのビア径が、前記第二主面側に形成されたビア径よりも小さく、
前記第一主面側に形成された絶縁樹脂層の層数と、前記第二主面側に形成された絶縁樹脂層の層数とが等しく、
前記第一主面側には、前記第一主面の最表面から突出する突起状電極が設けられることを特徴とする、半導体パッケージ基板。
【請求項２】
前記コア基板が、少なくとも２層以上の回路配線層が形成された、ガラス基板あるいはガラス繊維強化樹脂基板であることを特徴とする、請求項１に記載の半導体パッケージ基板。
【請求項３】
前記第一主面及び前記第二主面の最外層に設けられる金属層の厚みは、前記第一主面及び前記第二主面の内層に設けられる金属層の厚みよりも厚いことを特徴とする、請求項１に記載の半導体パッケージ基板。
【請求項４】
半導体チップが搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子が形成される第二主面とを有する半導体パッケージ基板の製造方法であって、
コア基板の両面に同じ厚みの絶縁樹脂層を積層する第１工程と、
前記コア基板の前記第一主面側の面にのみビア及び配線層を形成する第２工程と、
形成したビア及び配線層を覆うように、前記第一主面側及び前記第二主面側の最表面に同じ厚みの絶縁樹脂層を積層する第３工程と、
前記第２工程及び前記第３工程を複数回繰り返して、前記コア基板の前記第一主面側に、前記配線層及び前記絶縁樹脂層よりなる回路配線層を形成する第４工程と、
前記第一主面側にビア及び接続電極を形成すると共に、前記第二主面側にビア及び配線層を形成する第５工程とを備える、半導体パッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップを搭載するための半導体パッケージ基板およびその製造方法に関し、特に半導体パッケージ基板の回路の微細化、寸法安定性の向上、接続信頼性の向上とコストダウンに関する。
【背景技術】
【０００２】
近年における電子機器の小型化・高機能化の要求に対応するため、半導体装置において複数の半導体チップを積層した積層マルチチップパッケージが開発されている。積層マルチチップパッケージは複数の半導体チップを積み重ねてひとつのパッケージとするため小型化、高集積化に適しており、ＤＲＡＭなどのメモリ製品を中心に商品化されている。しかし従来の積層マルチチップパッケージは積層する各チップとパッケージ基板をワイヤボンディングで接続していたため各チップから引き出せる端子の数が少なく、また積層するチップが増えるとワイヤループのためのスペース確保やパッケージ基板のワイヤボンディングパッドの確保が難しくなり、多数のチップを積層することが困難になるという問題があった。
【０００３】
それに対し最近では図１（ａ）に示すような、シリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を使ったチップ積層技術が開発されている。ＴＳＶはシリコン基板に設けた貫通電極であり、積層したチップ間及びチップとパッケージ基板間の電気的接続を、ＴＳＶを用いて行うことができる。図１（ａ）はロジックチップとメモリチップをＴＳＶにより３次元積層した積層マルチチップパッケージ（３Ｄパッケージとも呼ばれる）の例である。符号１０１はメモリチップを示しており、ここでは４枚のメモリチップ１０１を積層した場合を示している。符号１０５はメモリコントローラ用のロジックチップを示している。各メモリチップ１０１間及びロジックチップ１０５とパッケージ基板１０４の間はＴＳＶ１０２を介して導通されており、バンプ１０３により接続されている。バンプ１０３は、はんだまたは銅などの金属で形成される。このようなＴＳＶを使ったチップ積層技術により、従来使用していたワイヤが必要なくなることから積層するチップの枚数を容易に増やすことが可能となり、さらにチップ間及びチップとパッケージ基板間の接続距離が短縮され高速信号の伝達にも有利となる。さらに従来のワイヤボンディング用のワイヤは直径が２０〜３０μｍであったのに対し、ＴＳＶは直径１０μｍ以下で形成することが可能であることからより多くの端子を引き出すことが可能となり、大容量通信も可能となるなど多くのメリットがある。
【０００４】
しかしＴＳＶ付き半導体チップの製造には多くの工程が必要とされ、そのため製造に時間およびコストがかかることが問題となっている。さらにロジックチップにＴＳＶを形成する図１（ａ）記載の３Ｄパッケージの場合、メモリチップとロジックチップとを同ピッチのＴＳＶで接続するので、ロジックチップ、メモリチップの各メーカー間で、ＴＳＶバンプピッチの統一規格を設ける必要がある。この場合ロジックＩＣの設計的制約が生じ、設計コストがかかる問題が生じる。さらに３Ｄパッケージの場合、ロジックチップメーカー、メモリチップメーカーでそれぞれ製造されたチップを組み立てメーカーで接合し、さらに半導体パッケージ基板に搭載する必要がある。半導体パッケージまで組み立てた後に不具合発生が判明した場合、組み立てメーカーでの不具合か、あるいは何れかのチップメーカーの製造上の不具合かが明確化できないという品質保証や製造責任等の問題も多く、普及の障害になっている。
【０００５】
以上のことから、比較的ＴＳＶ積層が容易なＤＲＡＭメモリの３次元チップと、ロジックチップとを半導体パッケージ基板上で横置きして実装したマルチチップパッケージ（図１（ｂ））が最も現実的と考えられている（いわゆる２．５Ｄパッケージ）。３Ｄパッケージにおいてはメモリとロジック間の信号配線は、微小なＴＳＶにより接続されるが、２．５Ｄパッケージの場合、複数の半導体チップ間の信号線接続を半導体パッケージ基板上で平面接続することが必要となる。よって半導体パッケージ基板側には必然的に配線本数が著しく多く必要となることから、微細・多層化の要求が一段と厳しくなってきている。そこで、２．５Ｄパッケージでは、３次元積層メモリとロジックチップとを微細接続することが可能な、半導体プロセスで製造されたシリコンインターポーザー（図１（ｂ）中の１０６）上に実装し、さらに半導体チップが搭載されたシリコンインターポーザーを半導体パッケージ基板１０４上に実装する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２９５９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１（ｂ）記載の２．５Ｄパッケージにおいては、半導体パッケージ基板１０４と半導体チップのとの間にさらにシリコンインターポーザー１０６を介在させることになるので、効率が悪く低背化が困難になるという問題を生じる。シリコンインターポーザーはウエハープロセスで製造されるので、ウエハよりも大型のパネルサイズで製造されている半導体パッケージ基板の価格と比較するとコストが著しく高くなる問題を生じる。シリコンは半導体であるため、回路配線を形成するためには、一旦酸化膜を形成して絶縁化し、その上に回路配線を形成することが必要になる。よってシリコンインターポーザー上に形成された回路配線の伝送特性は、絶縁体であるガラス繊維強化樹脂基板あるいは、ガラス基板上に形成された回路と比較すると悪くなるという問題があった。そこでシリコン以外の半導体パッケージ基板すなわち、図１（ｃ）に記載されるような、ガラスインターポーザーあるいはガラス繊維強化樹脂基板をコアに持つ半導体パッケージ基板（いわゆる有機インターポーザー）１０７がより効率的かつ安価であり望ましい形態であるといわれており、シリコンインターポーザーの代替技術として、ガラスインターポーザー、有機インターポーザーの研究開発が活発化してきている。
【０００８】
ここで半導体パッケージ基板の主な製造方法について有機インターポーザーの例で簡単に説明する。半導体パッケージ基板はビルトアップ工法によって製造される。先ずは公知の印刷配線板の製造方法を用いて、回路配線が２層以上形成されたコア基板である多層配線板を準備する。本配線基板上の表裏に層間絶縁樹脂を真空プレスによりラミネートし、熱硬化させる。続いてレーザー加工機を用いて層間回路導通用のビアホールを表裏に形成する。熱アルカリ性過マンガン酸溶液で処理することによりレーザースミアを除去した後、無電解めっき処理し、樹脂表面を導電化する。さらに基板表裏にレジスト層を形成し、フォトリソグラフィーによりレジストを用いて回路パターンを形成する。その後に無電解めっき層をシード層として利用し、電解銅めっき処理することによって、レジストパターンを型として配線および層間導通用の縦穴であるビア形成を同時に行う。レジストを剥離処理し、不要な無電解めっき層をエッチング除去することで回路配線を形成する。層間絶縁樹脂のラミネートから無電解めっき層のエッチング除去を複数回繰り返すことによってビルトアップ多層配線層が形成される。
【０００９】
２．５Ｄ用半導体パッケージ基板を作成する技術的課題として、半導体パッケージ基板上の複数の半導体チップが搭載される面（第一主面とする）のコア基板上に形成されるビルトアップ層の配線層は、微細かつ多層に形成する必要がある。その理由は、２．５Ｄ用半導体パッケージ基板の場合、搭載される半導体チップの数が増加するので、先も述べたとおり半導体素子同士を電気的に接続する信号線本数が従来のパッケージ基板と比較すると著しく多くなるからである。具体的には従来の半導体パッケージ基板ではライン＆スペース（Ｌ／Ｓ）＝１０／１０μｍまでが限界であったが、２．５Ｄ用半導体パッケージ基板ではＬ／Ｓ＝５／５μｍ以下の微細多層配線層を形成する必要が高まっている。一方で半導体パッケージ基板とマザーボートとの接続端子であるＢＧＡ側（第二主面とする）のビルトアップ層の配線密度は必ずしも高密度にならずに、従来技術である半導体パッケージ基板の配線密度、製造方法で対応できる。以上より２．５Ｄ用半導体パッケージ基板を製造する場合、ＬＳ＝１０μｍ以上の従来の半導体パッケージ基板の製造方法で対応可能な第二主面側のビルドアップ層と比較して、第一主面側のビルトアップ層の配線密度をＬ／Ｓ＝５以下でかつ第二主面よりも多層形成する必要性がある。
【００１０】
しかしながら、同層厚のビルトアップ樹脂を反対側面よりも多層かつ高密度に形成し、コア基板を中心として非対称なラミネート層構造とする問題点として、パッケージ基板の反り問題がある。熱硬化性樹脂であるビルトアップ樹脂は、ラミネートした後に熱硬化させるが、同一の厚みの絶縁樹脂を表裏非対称の層数で積層形成する場合、ラミネート層数が多い面程、硬化収縮による残留応力が樹脂層に蓄積されてしまう。その結果、ラミネート層数が多い側を上面、ラミネート層数が少ない側を下面に配置したときに、下に凸の曲線状反りを生じてしまう。半導体パッケージ基板における反りは、半導体チップとの接続不良を起こす大きな要因である。特に２．５Ｄ用半導体パッケージ基板である場合、半導体チップとの端子ピッチが著しく狭ピッチであることが要求されるため、反り問題は実装時の歩留まりを決定する大きな問題となるので、極力抑制する必要がある。
【００１１】
さらにコア基板を中心として表裏非対称なラミネート層数をとる不具合として、製造上の問題がある。たとえば表裏いずれかの面に１層多く積層する場合、必然的に表裏に回路パターンが形成された基板の一方片面にビルトアップ樹脂層をラミネートし、この反対側面はラミネートせずに回路パターンが露出した状態にしておく。ラミネートした片面樹脂はレーザー工程でビアを形成した後、熱アルカリ性過マンガン酸塩によりレーザースミアを除去する工程に入る。この場合、樹脂ラミネートしていない側の露出した片面回路側は過マンガン酸溶液にさらされるため、樹脂にダメージが加わる。樹脂へのダメージは形成されている回路の密着性悪化および樹脂劣化を生じ、歩留まりおよび電気的信頼性を悪化させる原因となる。片面の回路に保護フィルムを設ける方法もあるが、熱アルカリ性過マンガン酸耐性があるフィルムの選定と、形成されている回路にダメージを与えることなく、剥離可能な保護フィルムを準備する必要がある。よって非対称構造を実現する上で保護フィルムを用いて片面の回路を保護する方法は、コスト的にも工程的にも現実的とは言い難い。以上の反りと工程上の理由から、片面に多層配線を有する基板を反りの問題を回避しつつ、歩留まり良く安価に製造できるパッケージ基板構造およびその製造方法が望まれている。
【００１２】
近年の半導体パッケージ基板への要求特性は微細化のみならず、高い接続信頼性が求められる。接続信頼性の大きな要因として半導体パッケージ基板と半導体チップとの熱膨張係数の差があげられる。半導体パッケージの熱膨張係数は、組み立て、実装工程での熱履歴（最大２６０℃）あるいは、パッケージング後の半導体装置の動作熱サイクルにおいても製品ライフ内で良好に接続を維持できる必要がある。そのため、半導体パッケージ基板の熱膨張係数を半導体チップの３ｐｐｍに近づけるような材料設計になってきている。特に、近年半導体チップの接続端子の狭ピッチ化に伴い、半導体パッケージ基板の熱膨張係数は３〜１５ｐｐｍ以内に調整できることが望まれている。その一方で、半導体パッケージ基板と印刷配線板との接続（ＢＧＡ側）において、印刷配線板の熱膨張係数は２０ｐｐｍ以上であり、依然として大きい。半導体パッケージ基板の熱膨張係数をシリコンに近づけて、半導体チップとの接続信頼性を確保する場合（１次実装の信頼性）、その半面、印刷配線板との接続信頼性（２次実装の信頼性）を保つことが困難となる問題がある。この点でも半導体パッケージのＢＧＡ側の回路配線、およびビアホールは今までの半導体パッケージ基板の配線ルールであるＬ／Ｓ＝１０以上であることが接続信頼性の観点からも望ましい。以上の観点からも半導体チップが搭載される第一主面の回路は微細多層回路であり、第二主面のＢＧＡ側回路は従来の配線ルールで粗いほうが二次実装の信頼性の観点から望ましい。
【００１３】
また、ＢＧＡ側回路と印刷配線板との接続は、接続端子である半田バンプはスクリーン印刷法によって形成される。スクリーン印刷法では、半導体パッケージ基板の表層の外部接続端子上にスクリーン版の開口部を位置あわせの上配置し、半田ペーストをスキージーにて印刷し、さらに熱リフローにより半田ペーストを溶融させて半田バンプを形成する。半田ペーストの印刷においては、マスク開口内へのはんだペースト供給量のバラツキや、マスクを引き離す際にマスク側に残るペースト量と基板側に残るペースト量との比率のバラツキなどから、各バンプのはんだペーストの体積バラツキが大きく、それがバンプ高さのバラツキにつながっており、印刷配線板との接続信頼性が懸念されている。
【００１４】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、コア基板を中心として表裏にビルトアップ形成される半導体パッケージ基板であって、半導体チップが搭載される側のビルトアップ層数がもう一方の面側よりも多い非対称な構造であっても、反りが少なく、半導体素子及び印刷配線板との高い接続信頼性を有し、効率的に製造できる半導体パッケージ基板及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、半導体チップが搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子が形成される第二主面とを有する半導体パッケージ基板に関するものであって、コア基板と、コア基板の第一主面側及び第二主面側に設けられ、配線層及び絶縁樹脂層よりなる回路配線層とを備え、第一主面側に形成された配線層の層数が、第二主面側に形成された配線層の層数よりも多く、第一主面側の配線層の厚みが、第二主面の配線層の厚みよりも薄く、第一主面側に形成された回路配線層の層間を導通するためのビア径が、第二主面側に形成されたビア径よりも小さく、第一主面側に形成された絶縁樹脂層の総厚みと、第二主面側に形成された絶縁樹脂層の総厚みとが等しく、第一主面側には、前記第一主面の最表面から突出する突起状電極が設けられることを特徴とするものである。
【００１６】
コア基板が、少なくとも２層以上の回路配線層が形成された、ガラス基板あるいはガラス繊維強化樹脂基板であることが好ましい。
【００１７】
第一主面及び第二主面の最外層に設けられる金属層の厚みは、第一主面及び第二主面の内層に設けられる金属層の厚みよりも厚いことが好ましい。
【００１８】
また、本発明は、半導体チップが搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子が形成される第二主面とを有する半導体パッケージ基板の製造方法に関するものであって、コア基板の両面に同じ厚みの絶縁樹脂層を積層する第１工程と、コア基板の第一主面側の面にのみビア及び配線層を形成する第２工程と、形成したビア及び配線層を覆うように、第一主面側及び第二主面側の最表面に同じ厚みの絶縁樹脂層を積層する第３工程と、第２工程及び第３工程を複数回繰り返して、コア基板の第一主面側に、配線層及び絶縁樹脂層よりなる回路配線層を形成する第４工程と、第一主面側にビア及び接続電極を形成すると共に、第二主面側にビア及び配線層を形成する第５工程とを備えるものである。
【発明の効果】
【００１９】
本発明によれば、コア基板を中心として表裏にビルトアップ形成される半導体パッケージ基板であって、半導体チップが搭載される側片面のビルトアップ層数がもう一方の面側よりも多い非対称な配線層構造であっても、反りが少なく、半導体素子及び印刷配線板との高い接続信頼性を有し、効率的に製造できる半導体パッケージ基板及びその製造方法を提供できる。
【図面の簡単な説明】
【００２０】
【図１】積層マルチチップパッケージの模式図であって、（ａ）は３Ｄパッケージ、（ｂ）はシリコンインターポーザーを介した２．５Ｄパッケージ、（ｃ）はシリコンインターポーザーを介さない２．５Ｄパッケージを示す図
【図２（ａ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｂ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｃ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｄ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｅ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｆ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｇ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｈ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【図２（ｉ）】本発明における半導体パッケージ基板の製造工程を示す模式図
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図２（ａ）〜２（ｉ）を参照して詳細説明する。本実施形態では、半導体パッケージ基板が搭載される第一主面側のビルトアップ層が４層、コア基板は４層、プリント配線板との接続端子側である第二主面（ＢＧＡ側）のビルトアップ層は１層の４−４−１の層構造を有する場合で説明する。本説明は１例であって、本発明の半導体パッケージ基板の層構造を限定するものではない
【００２２】
先ずは図２（ａ）記載のコア基板２０１を準備する。コア基板２０１は、従来の公知技術であるプリント配線板の製造方法で作成される。図２（ａ）に示すコア基板２０１は、ガラス繊維強化エポキシ樹脂基板等の基板にスルーホール２０２及び層間導通用ビア２０３を設け、基板の両面側の配線層２０４を接続したものである。コア基板２０１として、ガラス基板にスルーホールと回路を形成した基板を用いても良い。また、コア基板２０１は、基板表裏に回路パターンが形成された基板でも良いし、複数層の内層回路が形成された多層回路が形成されたものでも良く、本発明においてコア基板２０１の形態は特に限定されるものではない。コア基板２０１の総厚は０．０５ｍｍ以上３ｍｍ以下であることが望ましい。０．０５ｍｍ以下である場合、搬送が難しくなるので歩留まり良く製造できない場合がある。さらにパッケージ基板としたときに剛性がなくなるので反りの問題が発生しやすい。３ｍｍ以上である場合、パッケージ基板の厚すぎて電子機器の小型化に不向きになる。より好ましくは０．１ｍｍ以上２ｍｍ以下であることが望ましい。コア基材の回路金属は本発明で限定されるものではないが、導電性および形成が容易であることから銅およびその合金であることが望ましい。
【００２３】
続いて図２（ｂ）に記載するように、コア基板上表裏に絶縁樹脂層２０５を形成する。絶縁樹脂層２０５はエポキシ−フェノール樹脂、感光性ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリベンゾオキサゾール樹脂、シクロオレフィン樹脂およびその変性物であってもよい。さらには感光性であっても非感光性樹脂であっても良く、必要に応じてガラス繊維、エンジニアリングプラスチック繊維により強化された強化樹脂構造であっても良いし、適宜無機あるいは有機のフィラーを充填していても良い。絶縁樹脂の種類は本発明において特に限定されるものではない。
【００２４】
本発明の半導体パッケージ基板では、図２（ｂ）に記載するようにコア基板表裏に同じ厚みとなるように絶縁樹脂層２０５を形成する。形成する樹脂層の厚みは、コア基材上の金属回路配線表面から２μｍ以上４０μｍとすることが望ましい。絶縁樹脂層２０５の厚みが２μｍ以下である場合、層間の絶縁信頼性が確保できなくなる可能性がある。絶縁樹脂層２０５の厚みが４０μｍ以上である場合、厚すぎて微細なビアホールが形成できなくなるため、微細配線層を形成できない問題が生じる。絶縁樹脂層２０５の厚みは、より好ましくは５μｍ以上１５μｍ以下であることが望ましい。本発明では、第一主面および第二主面に同じ厚みになるように樹脂を形成する。パッケージ基板の反りは表裏樹脂の硬化時の残留応力によることが本発明者の実験によって判明している。よって少なくとも樹脂層形成工程では表裏に同厚の樹脂層を形成し、かつ、表裏同時に硬化処理を行う必要がある。硬化処理は熱処理であってもＵＶ硬化であっても良く、使用する樹脂に応じて適切な方法で処理を行う。
【００２５】
絶縁樹脂層２０５の形成方法であるが、フィルム状の樹脂であれば、ラミネート、真空ラミネート法、真空プレス法が適用できる。液状で有れば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂形成方法は本発明により限定されない。
【００２６】
続いて図２（ｂ）に示すように、第一主面のみにビア２０６を形成する。ビアは、例えば、レーザー加工により形成できる。絶縁樹脂層２０５が感光性絶縁樹脂の場合、フォトリソグラフィー法によってビアを形成しても良い。レーザー加工の場合、ＵＶレーザー、エキシマーレーザーを用いると小径のビアを形成可能であるため望ましい。本発明の半導体パッケージ基板は、第一主面のビルトアップ層の配線密度が高く多層となる。第一主面の配線層を高多層にするために先ずは第一主面のみにビア形成を行う。本発明による半導体パッケージ基板の製造方法では、ビルトアップ工程で少なくとも１回以上、片面のみにビアおよび配線を形成する工程を経る。ビア径は５μｍ以上４０μｍ以下であることが望ましい。ビア径が５μｍ以下である場合、ビアを形成することが困難であるばかりでなく、熱サイクルによってビアの接続信頼性を保障することが困難となる。ビア径が４０μｍ以上になる場合、第一主面のビルトアップ配線層の配線密度を微細・高密度化できなくなる。より好ましいビア径は１０μｍ以上、２０μｍ以下である。ビア形成後には、ビア内部のクリーニング工程を行う。クリーニング工程では、過マンガン酸溶液への浸漬処理によるデスミア、あるいは、プラズマ処理によるクリーニング処理を行う。
【００２７】
続いて図２（ｃ）に示すように、第一主面にのみ配線層２０８を形成する。より詳細には絶縁樹脂層２０５上に金属よりなるシード層（図示せず）を形成した後に、両面にレジスト層２０７を形成する。シード層は、第一主面側のみ、または、第一主面側及び第二主面側の両面に形成する。次に、フォトリソグラフィー法により、第一主面のレジスト層２０７のみにパターン形成を行う。第二主面側には回路パターンを形成せずにレジスト層２０７が全面に存在することになる。続いてシード層を利用して電解めっき法（セミアディティブ工法）で配線層２０８を第一主面側のみに形成する。本工程でのシード層の厚みは好ましくは０．０５μｍ以上１μｍ以下であることが望ましい。シード層の厚みが０．０５μｍ以下である場合、シード層の抵抗が高くなるので電解めっき工程において、基板面内に均一に通電ができなくなるので基板面内で均一な高さの回路配線を形成できなくなる。さらには電解めっき液に浸漬し通電する前にシード層が溶解してしまい、回路形成できなくなる不具合が生じる場合がある。一方でシード層が厚くなる場合の不具合として、後のシード層除去工程で回路パターンも同時にエッチングされるので回路細りを生じることにある。厚すぎると回路配線自体が消失あるいははがれを生じることとなり配線形成不能となる不具合を生じる。本発明者が検討した結果、シード層厚みが１μｍより大きい場合、Ｌ／Ｓ＝５μｍ以下の微細な配線形成が不可能となる。よって０．０５μｍ以上１μｍ以下であることが望ましい。シード金属は銅、ニッケル、チタン、金、クロムより選ばれるが本発明により限定されない。シード層の形成方法であるが、蒸着、スパッタ、無電解めっき法より選択することができる。こうして形成したシード層上にレジスト層２０７を形成する。レジスト層２０７の形成は液状レジスト、ドライフィルムレジストの何れであっても良い。レジスト層の形成方法も適宜公知方法を用いる。第一主面側の内層回路形成用のレジスト層の厚みは、１５μｍ以下であることが好ましい。レジスト層の厚みが１５μｍより大きい場合、Ｌ／Ｓ＝５μｍ以下の微細な配線形成が不可能になる。レジストパターンは公知のフォトリソグラフィーによって形成できる。さらに電解めっきによって形成する第一主面側の配線層２０８の厚みは１０μｍ以下であることが望ましい。配線層２０８の厚みが１０μｍより大きい場合、レジストパターンの厚みも１０μｍより大きくする必要があるのでレジストの解像性が確保できなくなり、Ｌ／Ｓ＝５μｍ以下の微細回路が形成不能になってしまう。よって、配線層２０８の厚みは１０μｍ以下であることが望ましい。
【００２８】
続いて基板表裏のレジスト層２０７を剥離し、続いて表裏の不要となるシード層をエッチング処理によって除去することにより、図２（ｄ）に示す、第一主面のみにビルトアップ配線層が形成された基板を得る。図２（ｄ）に示す基板の第一主面上のみに配線層２０８が形成されている。
【００２９】
続いて基板両面への絶縁樹脂層形成と第一主面のみの回路形成を同様に２回繰り返し、絶縁樹脂層２０５をさらに積層することによって、図２（ｅ）に記載の３−４−０の非対称層構造のビルトアップ多層配線板を作成する。本発明による方法によれば、ビルトアップ層数が著しく偏った非対称層構造であっても、多層配線板の第一主面側のビルトアップ配線層の総厚および第二主面のビルトアップ配線層の層厚はほぼ等しいので、硬化収縮量が等しくなり、釣り合うために、パッケージの反りを最小限に抑制することが可能である。さらにデスミアあるいはプラズマ処理等による樹脂エッチング処理は、各絶縁樹脂層ですべて１回のみなので絶縁樹脂層表面の樹脂劣化をきたすことがない。よって絶縁信頼性に優れたパッケージ基板を作成することができる。
【００３０】
続いて図２（ｆ）に示すように、第一主面側には５μｍ以上４０μｍ以下の小径ビア２０６を形成し、第二主面側には第一主面に形成されるビアよりも径の大きいビア２０９を形成する。本発明による半導体パッケージ基板の構造では、第二主面上に形成されるビア２０９は、複数層の絶縁樹脂層を貫通して所定のビア受けパッド表面まで達することになる。図２（ｆ）では、４層分を一例として記載するが、総数は本例に限定されるものではない。第二主面側のビア２０９の径は第一主面側のビア２０６の径よりも大きくかつ２０μｍ以上１００μｍ以下のビア径で形成することが望ましい。ビア２０９の径が２０μｍより小さい場合、第二主面に積層する樹脂厚にもよるが、所望のビア受けパッドまで貫通できなくなる可能性がある。ビア２０９の径が１００μｍより大きい場合、後の電解銅めっき工程において径が大きすぎてビア内に金属めっきを充填できない可能性がある。よって２０μｍ以上１００μｍ以下であることが望ましい。第二主面のビア形成方法であるが、レーザー加工であることが望ましい。レーザーは炭酸ガスレーザー、紫外線レーザーより選ぶことができる。本発明による半導体パッケージ基板によれば、Ｌ／Ｓ５μｍ以下の微細回路を片面のみに形成すればよく、工程を簡略化することが可能となる。特に数回の裏面のパターン露光工程を削除することが可能となるので微細回路を効率的に歩留まり良く製造することができる。続いてビア形成後に過マンガン酸溶液への浸漬処理によるデスミア、あるいはプラズマ処理によりビア内部のクリーニング工程を経る。続いて絶縁樹脂層２０５の表面に無電解めっき、あるいはスパッタ成膜法によってシード金属層（図示せず）を形成する。シード金属層の厚みは本発明により規定されないが、先と同様に好ましくは０．０２μｍ以上１μｍ以下であることが望ましい。
【００３１】
続いて、図２（ｇ）に示すように、シード金属層上にレジスト層２０７を形成し、フォトリソグラフィーによってパターン形成した後、さらに電解めっきにより、第一主面には半導体チップとの接続端子である突起電極２１０ａ、第二主面であれば、プリント配線板との接続端子となるＢＧＡパッド２１０ｂ及び／または配線（図示せず）を形成する。図２（ｇ）に示すように本発明による方法によれば、第二主面に形成される配線は、第一主面側に形成される配線層２０４よりも粗く、ビア２０９の径も大きいため、ビア２０９の内部をめっき皮膜で充填するためにはめっき厚も必然的に厚くなる。ビア２０９の径が２０μｍ以上１００μｍ以下である場合、第二主面の回路パターンの厚みは１０μｍ以上４０μｍ以下であることが望ましく、１０μｍ以上２５μｍ以下であることがより望ましい。一方で半導体チップとの接続端子である突起電極２１０ａは突起高さが高い程、基板の冷熱衝撃による伸縮を吸収することができることから、現実的な高さの範囲でなるべく高く形成できることが望ましい。より好ましくは、第二主面の配線と同様な厚みであることが工程的にも同時に形成できることから好適である。すなわち、第一主面に形成される突起電極２１０ａは１０μｍ以上４０μｍ以下であることが望ましい。本発明によると、厚いめっき厚が必要な第一主面の突起電極と、第二主面の回路とを同時に形成するために効率が良い。さらに、図２（ｇ）の電解めっき後の状態で突起電極上あるいはＢＧＡパッド上に表面処理層を形成しても良い。表面処理の種類としてはＮｉ−Ａｕめっき、Ｎｉ−Ｐｄ−Ａｕめっき、ＯＳＰ、錫めっき、Ｓｎ−Ａｇめっき、溶融半田めっき等を行っても良い。さらに表面処理後に半田層を形成しても良く。表面処理および半田形成方法は従来の公知技術を用いることができる。
【００３２】
続いて、図２（ｈ）に示すように、レジスト層２０７の剥離後、不要となった金属シード層をエッチングによって除去し、基板表裏にソルダーレジスト層を形成し、フォトリソグラフィー法によってソルダーレジストパターン２１１を形成することにより、本発明による半導体パッケージ基板が製造される。
【００３３】
さらに、図２（ｉ）に示すように、第一主面に複数の半導体チップ２１２を実装し、ＢＧＡパッド２１０ｂ上に半田ボール２１３を形成することによって、半導体パッケージ製品が完成する。
【実施例】
【００３４】
（実施例１）
本発明の実施例を以下に示す。本発明実施例は図２の説明に示すように４−４−１構造の基板を製造した。本発明の実施例を図２（ａ）〜（ｄ）までの工程の実施例を説明する。従来のプリント配線板製造方法により製造される４層の回路配線が形成されているコア基板上両面に１５μｍ厚の絶縁樹脂を真空ラミネート法にてラミネートし、熱硬化させることによって絶縁樹脂層を形成した。続いて半導体パッケージ基板の第一主面側のみにＵＶ−ＹＡＧレーザーによって、ビア径２０μｍでビアホールを形成した。このとき第二主面側の樹脂には層間接続用ビアホールは形成しない。続いて本基板をアルカリ性過マンガン酸浴に浸漬してレーザースミア除去後、無電解めっき層を０．５μｍで形成した。続いて厚さ１０μｍのドライフィルムレジストを第一および第二主面にラミネート法で形成した。続いて第一主面のみに最小回路パターンがＬ／Ｓ＝５／５となるフォトマスクを用いてステッパー露光機で露光した。第二主面のドライフィルムレジストは全面露光を行い、第二主面前面にレジスト層を形成した。続いて、１％炭酸ソーダ溶液でスプレー現像を行った。さらに電解めっきによって回路厚を７μｍにて回路配線を作成した。
【００３５】
続いて図２（ｅ）〜（ｆ）の工程を経て本発明の半導体パッケージ基板の作成を説明する。図２（ｅ）に示すように上記ビルトアップ工程を３回繰り返し、４層目の樹脂ラミネートまで完成させた。続いて図２（ｆ）に記載するように第一主面にはＵＶ−ＹＡＧレーザーを用いて２０μｍのビアホールを形成し、第二主面には同レーザー加工機を用いて、６０μｍのビア径でビアホールを形成した。続いて過マンガン酸溶液に浸漬し、スミア除去後に無電解めっきを１μｍの厚みで形成した。さらに両面にドライフィルムレジストを２５μｍの厚みで形成した。第一主面側は直径３０μｍ、ピッチ５０μｍで突起電極パターンを形成し、第二主面は直径１５０μｍ、ピッチ５００μｍピッチにて突起電極パターンを形成した。続いて表裏に電解銅めっきを表裏２０μｍで形成した。続いて両面に電解Ｎｉ−Ａｇめっき後にＳｎ−Ａｇ半田めっきを３μｍの高さで行った。レジスト剥離後にシード層をエッチング除去した。
【００３６】
（比較例１）
比較例１では、実施例１に記載した第二主面に４層の樹脂をラミネートせずに１層のみ形成した。コア基板上両面に１５μｍの絶縁樹脂をラミネートした後に、第一主面のみにビアを２０μｍで形成し、デスミア処理、無電解めっき、フォトレジストパターニングを行う。第一主面は回路形成し、第二種面はレジストを前面露光することでレジスト層を形成した。レジスト剥離、電解めっき後、シード層除去を行った。さらに第一主面のみに樹脂層を形成し、第二主面には樹脂を形成せずに実施例１と同様に行い、最外層の形成方法は実施例１と同方法で行った。
【００３７】
（比較例２）
比較例２では、第一主面に突起電極を形成せずに従来のボール搭載工法により半田バンプを形成した。半田バンプはピッチ５０μｍ、直径３０μｍの半田ボールをボール搭載工法により搭載しバンプ形成した。
【００３８】
（比較例３）
比較例３では、第二主面にも最小パターン幅がＬＳ＝５μｍの配線を形成した。層構造は２−４−２の対象な構成とした。第二主面の配線を第一主面と同じ工法・配線幅で作成した以外は実施例１と同じ方法で比較例３の配線基板を作成した。
【００３９】
本発明の実施例１および比較例による半導体パッケージ基板の評価結果を表１に記載する。表１における反り量は、半導体パッケージ基板を平坦面上に載置した場合の平坦面からの浮き上がり高さであり、周辺部が平坦面より浮き上がる場合（平坦面側が凸面となる場合）を正の値で表し、中央部が平坦面より浮き上がる場合（平坦面側が凹面となる場合）を負の値で表した。また、１次実装評価は、第一主面への半導体チップを実装した場合の良品率（電気的に正常に接続される割合）を表し、２次実装評価は、半導体パッケージ基板を印刷配線板に実装した場合の良品率（電気的に正常に接続される割合）を表す。
【表１】
2017228692.tif 000003
【００４０】
本発明の実施例１では、製造の収率も良く作成可能である。比較例１では第二主面の樹脂層１層に対してデスミア処理が４回分多く入ることから、第二主面側の配線およびＢＧＡパットの剥離が観測され、収率が低い結果となった。比較例２は、第一主面に突起電極を形成しない以外は実施例１と同じ工程であるため、収率が良好であったが、第一主面と半導体チップとの接続端子を半田バンプとしたため、半導体チップと半導体パッケージ基板との熱膨張率の差を吸収できず、１次実装評価の合格率が低くなった。比較例３は、第一主面および第二主面のビルトアップ層構成が対称な構造であり、両面共に微細配線が形成される構成となっているが、比較例３では、装置搬送コンベアの接触に起因する配線剥離が観測されることが原因で２次実装評価が低くなっている。
【００４１】
本発明の実施例および比較例の結果、本発明による半導体パッケージ基板によれば、半導体チップの微細化、高信頼化に寄与することが可能となる。すなわち、第一主面のみに必要となる微細多層配線を効率よくかつ歩留まり良く形成することができる。さらには第二主面には今までどおりの比較的太い配線を形成することによって、２次実装信頼性を確保することが可能となる。表裏の配線総数が非対称であるのにもかかわらず、積層樹脂総厚が対称になることから、反りを効果的に抑制することができる。よって、反りに起因する実装性の低下による歩留まり低下、さらには信頼性の低下を阻止することが可能となる。
【産業上の利用可能性】
【００４２】
本発明は、半導体チップを複数実装した半導体パッケージに利用できる。
【符号の説明】
【００４３】
１０１・・・メモリチップ
１０２・・・ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ
１０３・・・バンプ
１０４・・・パッケージ基板
１０５・・・ロジックチップ
１０６・・・シリコンインターポーザー
１０７・・・ガラスインターポーザーまたは有機インターポーザーをコアに持つパッケージ基板
２０１・・・コア基板
２０２・・・スルーホール
２０３・・・ビア
２０４・・・配線層
２０５・・・絶縁樹脂層
２０６・・・ビア
２０７・・・レジスト層
２０８・・・配線層
２０９・・・ビア
２１０ａ・・・突起電極
２１０ｂ・・・ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒａｙ）パッド
２１１・・・ソルダーレジストパターン
２１２・・・半導体チップ
２１３・・・半田ボール
【図１】
2017228692.tif 000004
【図２（ａ）】
2017228692.tif 000005
【図２（ｂ）】
2017228692.tif 000006
【図２（ｃ）】
2017228692.tif 000007
【図２（ｄ）】
2017228692.tif 000008
【図２（ｅ）】
2017228692.tif 000009
【図２（ｆ）】
2017228692.tif 000010
【図２（ｇ）】
2017228692.tif 000011
【図２（ｈ）】
2017228692.tif 000012
【図２（ｉ）】
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