(57)【要約】      （修正有）【課題】アコースティックノイズを効果的に低減させる積層セラミック電子部品及びその実装基板を提供する。【解決手段】積層セラミックキャパシターは、複数の誘電体層を含むセラミック本体１１０と、セラミック本体内において誘電体層を挟んでセラミック本体の両端面に交互に露出するように配置された複数の第１及び第２内部電極を含む活性部と、活性部の上部に形成された上部カバー部１１２と、活性部の下部に形成され、上部カバー部に比べて厚い厚さを有する下部カバー部１１３と、第１及び第２内部電極と電気的に連結された第１及び第２外部電極１３１、１３２と、を含む。第１及び第２外部電極は、セラミック本体の長さ方向において両端面を成す両側面と下面に配置されるが、上面には配置されない。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の誘電体層を含むセラミック本体と、
前記セラミック本体内において前記複数の誘電体層の各々を挟んで積層され、前記セラミック本体の長さ方向において対向する両端面に交互に露出するように配置された複数の第１及び第２内部電極を含む活性部と、
前記活性部の上部に形成された上部カバー部と、
前記活性部の下部に形成され、前記上部カバー部に比べて厚い厚さを有する下部カバー部と、
前記第１及び第２内部電極と電気的に接続された第１及び第２外部電極と、を含み、
前記第１及び第２外部電極は、前記セラミック本体の長さ方向における両端面を成す両側面と下面に配置されるが、上面には配置されない第１及び第２電極層を含む、積層セラミック電子部品。
【請求項２】
前記第１及び第２電極層は、前記セラミック本体の長さ方向における両端面を成す両側面において幅方向に両コーナー部まで配置される、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２電極層は、前記セラミック本体の幅方向において対向する両端面にまで延在して配置される、請求項１または請求項２に記載の積層セラミック電子部品。
【請求項４】
前記第１及び第２電極層上に絶縁層がさらに配置され、前記絶縁層は前記セラミック本体の厚さ方向の上部コーナー部に対応する水平方向の地点から前記下部カバー部に対応する水平方向の地点まで配置される、請求項１から請求項３の何れか一項に記載の積層セラミック電子部品。
【請求項５】
前記絶縁層は、前記下部カバー部を厚さ方向に３等分した場合に上部に対応する水平方向の地点まで配置される、請求項４に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２外部電極の上部、及び厚さ方向に前記絶縁層の下部上に配置された第１及び第２めっき層をさらに含む、請求項４または請求項５に記載の積層セラミック電子部品。
【請求項７】
前記セラミック本体の全体の厚さの１／２をＡと、前記下部カバー部の厚さをＢと、前記活性部の全体の厚さの１／２をＣと、前記上部カバー部の厚さをＤと規定したときに、前記活性部の中心部が前記セラミック本体の中心部から離れた比率（Ｂ＋Ｃ）／Ａは、１．０５０≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たす、請求項１から請求項６の何れか一項に記載の積層セラミック電子部品。
【請求項８】
前記上部カバー部の厚さＤと前記下部カバー部の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．５４５の範囲を満たす、請求項１から請求項７の何れか一項に記載の積層セラミック電子部品。
【請求項９】
前記セラミック本体の全体の厚さの１／２であるＡに対する前記下部カバー部の厚さＢの比率Ｂ／Ａは、０．３３１≦Ｂ／Ａ≦１．５３７の範囲を満たす、請求項１から請求項８の何れか一項に記載の積層セラミック電子部品。
【請求項１０】
前記下部カバー部の厚さＢに対する前記活性部の全体の厚さの１／２であるＣの比率Ｃ／Ｂは、０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たす、請求項１から請求項９の何れか一項に記載の積層セラミック電子部品。
【請求項１１】
前記セラミック本体の厚さ方向の中央部領域での前記第１及び第２電極層の厚さをＴ１と、前記内部電極のうち前記セラミック本体の厚さ方向の上部において最外側の内部電極が位置する地点での前記第１及び第２電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、請求項１から請求項１０の何れか一項に記載の積層セラミック電子部品。
【請求項１２】
上部に電極パッドを有するプリント回路基板と、
前記電極パッド上に設置された請求項１に記載の積層セラミック電子部品と、
前記電極パッドと前記積層セラミック電子部品とを接続する半田と、を含み、
前記半田は、前記セラミック本体の実装面と長さ方向における両端面を成す側面に配置される、セラミック電子部品の実装基板。
【請求項１３】
前記第１及び第２電極層上に絶縁層がさらに配置され、前記絶縁層は前記下部カバー部を厚さ方向に３等分した場合に上部に対応する水平方向の地点まで配置される、請求項１２に記載の積層セラミック電子部品の実装基板。
【請求項１４】
前記絶縁層は、前記下部カバー部を厚さ方向に３等分した場合に上部に対応する水平方向の地点まで配置される、請求項１３に記載の積層セラミック電子部品の実装基板。
【請求項１５】
前記半田は、前記セラミック本体の厚さ方向において前記絶縁層の下部まで配置される、請求項１３または請求項１４に記載の積層セラミック電子部品の実装基板。
【請求項１６】
前記セラミック本体の厚さ方向の中央部領域での前記第１及び第２電極層の厚さをＴ１と、前記内部電極のうち前記セラミック本体の厚さ方向の上部最外側の内部電極が位置する地点での前記第１及び第２電極層の厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たす、請求項１２から請求項１５の何れか一項に記載の積層セラミック電子部品の実装基板。
【請求項１７】
プリント回路基板と、
前記プリント回路基板の上部に配置された二つ以上の電極パッドと、
セラミック本体と、
前記セラミック本体の長さ方向における両端面及び厚さ方向における下面にそれぞれ配置されるＬ字形状を有する第１及び第２外部電極と、
前記電極パッドと前記第１及び第２外部電極とをそれぞれ接続する半田と、を含む、積層セラミック電子部品の実装基板。
【請求項１８】
前記セラミック本体は、前記第１及び第２外部電極と接続された第１及び第２内部電極を有する活性部と、
前記活性部の上部に配置された上部カバー部と、
前記活性部の下部に配置され、厚さ方向に前記上部カバー部より厚い下部カバー部を含む、請求項１７に記載の積層セラミック電子部品の実装基板。
【請求項１９】
前記セラミック本体の両端面に配置された第１及び第２外部電極の上部、及びセラミック本体の厚さ方向において下部カバー部に対応する水平方向の領域まで下部に配置される第１及び第２絶縁層をさらに含む、請求項１８に記載の積層セラミック電子部品の実装基板。
【請求項２０】
前記半田は、前記セラミック本体の厚さ方向において前記活性部に対応する水平方向の領域の下部までに配置される、請求項１８または請求項１９に記載の積層セラミック電子部品の実装基板。
【請求項２１】
前記半田と前記第１及び第２外部電極との間にそれぞれ配置された第１及び第２めっき層をさらに含む、請求項１９に記載の積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシター及びその実装基板、並びに製造方法に関するものである。
【背景技術】
【０００２】
最近、電子製品の小型化の傾向に伴い、かかる電子製品に使用される積層セラミック電子部品にも小型化及び高容量化が求められている。
【０００３】
したがって、誘電体層と内部電極の薄膜化及び多層化が様々な方法で試みられており、近年、誘電体層の厚さを薄くし、且つその積層数を増加させた積層セラミック電子部品が製造されている。
【０００４】
上記誘電体層は、圧電性及び電歪性を有するため、積層セラミック電子部品に直流又は交流電圧が印加されるときに上記内部電極の間に圧電現象が発生して、振動が生じ得る。
【０００５】
かかる振動は、積層セラミック電子部品の外部電極及び半田を介して上記積層セラミック電子部品が実装されたプリント回路基板に伝達されて、上記プリント回路基板の全体が音響反射面となり、雑音として知覚される振動音を発生させる。
【０００６】
上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当することがあり、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）と言う。
【０００７】
最近の電子機器は、部品の低騒音化により、かかる積層セラミック電子部品から発生するアコースティックノイズがより目立つことがあるため、積層セラミック電子部品から発生するアコースティックノイズを効果的に低減させるための研究が必要となっている。
【０００８】
下記の特許文献１には、積層セラミックキャパシターについて開示されているが、アコースティックノイズを低減させるために、下部カバー部が上部カバー部に比べて厚く形成される構造及び外部電極が絶縁層を含む構造については開示されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国公開特許第２００７−００８９６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、積層セラミックキャパシター及びその実装基板、並びに製造方法に関するものである。
【課題を解決するための手段】
【００１１】
本発明の一実施形態は、複数の誘電体層を含むセラミック本体と、上記セラミック本体内において上記誘電体層を挟んで積層され、上記セラミック本体の長さ方向において対向する両端面に交互に露出するように配置された複数の第１及び第２内部電極を含む活性部と、上記活性部の上部に形成された上部カバー部と、上記活性部の下部に形成され、上記上部カバー部に比べて厚い厚さを有する下部カバー部と、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、上記第１及び第２外部電極は、上記セラミック本体の長さ方向において互いに対向する両端面と下面に配置されるが、上面には配置されない第１及び第２電極層を含む積層セラミック電子部品を提供する。
【００１２】
本発明の他の実施形態は、上部に電極パッドを有するプリント回路基板と、上記電極パッド上に設置された上記本発明の一実施形態による積層セラミック電子部品と、上記電極パッドと上記積層セラミック電子部品とを連結する半田と、を含み、上記半田は、上記セラミック本体の実装面と長さ方向において対向する両端面に配置されるセラミック電子部品の実装基板を提供する。
【発明の効果】
【００１３】
本発明の一実施形態によると、外部電極がＬ字形状を有することから、上下面を区分するための別の標識を必要とせず、別の標識のために適用される本体の上部と下部の色を異ならせる方法によって発生し得るクラックなどの信頼性低下の問題がない。
【００１４】
本発明の一実施形態によると、外部電極が、Ｌ字形状を有し、且つセラミック本体の長さ方向において対向する両端面と実装面である下面にのみ形成されることから、半田が本体の片面のみを伝って這い上がる構造を実現することができ、アコースティックノイズを低減できるという効果がある。
【００１５】
本発明の一実施形態によると、下部カバー部が上部カバー部に比べて厚い厚さを有するようにするとともに、セラミック本体の長さ方向において対向する両端面に配置された外部電極の上部に形成され、上記セラミック本体の厚さ方向の上部コーナー部から厚さ方向に下部カバー部を３等分した場合に上部領域の間まで絶縁層を形成して、プリント回路基板に実装するときに外部電極に形成される半田の高さを低くすることにより、積層セラミック電子部品から発生した振動が外部電極及び半田を介してプリント回路基板に伝達されることを減少させて、アコースティックノイズを低減できるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による積層セラミックキャパシターの一部を切開し、概略的に示す斜視図である。
【図２】図１に示すキャパシター構造をＩ−Ｉ'線で切った見た場合の断面図である。
【図３】図２における「Ａ」領域の拡大図である。
【図４】積層セラミックキャパシターに含まれる構成要素の寸法関係を説明するために、図１における積層セラミックキャパシターを長さ方向に切断し、概略的に示す断面図である。
【図５】図１における積層セラミックキャパシターがプリント回路基板に実装された様子を、積層セラミックキャパシターの一部を切開して概略的に示す斜視図である。
【図６】図５における積層セラミックキャパシター及びプリント回路基板を長さ方向に切断して示す断面図である。
【図７】図５における積層セラミックキャパシターがプリント回路基板に実装された状態で電圧が印加されて積層セラミックキャパシターが変形する様子を概略的に示す断面図である。
【発明を実施するための形態】
【００１７】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００１８】
以下では、本発明の一実施形態による積層セラミック電子部品について説明するにあたり、特に、積層セラミックキャパシターについて説明するが、本発明は、これに限定されるものではない。
【００１９】
積層セラミックキャパシター
図１は本発明の一実施形態による積層セラミックキャパシターの一部を切開し、概略的に示す斜視図であり、図２は図１に示すキャパシター構造をＩ−Ｉ'線で切って見た場合の断面図である。
【００２０】
図１及び図２を参照すると、本実施形態による積層セラミックキャパシター１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２を含む活性部１１５と、上部及び下部カバー部１１２、１１３と、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結された第１及び第２外部電極１３１、１３２と、を含む。
【００２１】
セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成され、かかるセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に示されているものに限定されるものではない。
【００２２】
また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態であり、隣接する誘電体層１１１同士の境界は走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化され得る。
【００２３】
また、セラミック本体１１０は、六面体形状を有していてもよい。本発明の実施形態を明確に説明するために六面体の方向を定義すると、図１に表されているＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。
【００２４】
また、本実施形態では、セラミック本体１１０の誘電体層１１１の積層方向に互いに対向する厚さ方向の端面を上面及び下面と、上記上面及び下面を連結して互いに対向する長さ方向の端面を長さ方向の第１及び第２側面と、互いに対向する幅方向の端面を幅方向の第１及び第２側面と定義する。
【００２５】
かかるセラミック本体１１０は、キャパシターの容量形成に寄与する部分としての活性部１１５と、上下マージン部として、活性部１１５の上下部にそれぞれ形成されている上部及び下部カバー部１１２、１１３と、から構成されることができる。
【００２６】
活性部１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２をセラミック本体１１０の両端面に交互に露出するように繰り返して積層することで形成されることができる。
【００２７】
この際、誘電体層１１１の厚さは、積層セラミックキャパシター１００の容量設計に応じて任意に変更してもよく、好ましくは、焼成後の１層の厚さが０．０１〜１．００μｍになるように構成してもよいが、本発明はこれに限定されるものではない。
【００２８】
また、誘電体層１１１は、高誘電率のセラミック材料を含んでもよく、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系セラミック粉末などを含んでもよいが、十分な静電容量が得られる限り、本発明はこれに限定されるものではない。
【００２９】
また、誘電体層１１１には、上記セラミック粉末とともに、必要に応じて、遷移金属酸化物又は炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）などの各種のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されてもよい。
【００３０】
上部及び下部カバー部１１２、１１３は、内部電極を含まない以外は、誘電体層１１１と同一の材質及び構成を有することができる。
【００３１】
また、上部及び下部カバー部１１２、１１３は、単一の誘電体層又は２個以上の誘電体層を活性部１１５の上下面に、それぞれ厚さ方向に積層して形成することができ、基本的に、物理的又は化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たすことができる。
【００３２】
この際、下部カバー部１１３は、上部カバー部１１２よりも誘電体層の積層数をさらに増加させることにより、上部カバー部１１２に比べて厚い厚さを有するように形成されることができる。
【００３３】
第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する電極であり、誘電体層１１１に所定の厚さで導電性金属を含む導電性ペーストを印刷して、誘電体層１１１の積層方向に沿ってセラミック本体１１０の第１及び第２端面に交互に露出するように形成されることができ、その間に配置された誘電体層１１１により互いに電気的に絶縁されることができる。
【００３４】
上記導電性金属は、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ又はこれらの合金などからなるものを使用してもよいが、本発明はこれに限定されるものではない。また、上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを使用してもよいが、本発明はこれに限定されるものではない。
【００３５】
また、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の長さ方向において両端面を成す第１及び第２側面に交互に露出した部分を介して第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００３６】
したがって、第１及び第２外部電極１３１、１３２に電圧が印加されると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。この際、積層セラミックキャパシター１００の静電容量は、活性部１１５において、第１及び第２内部電極１２１、１２２が互いに重なる領域の面積に比例する。
【００３７】
かかる第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定されてもよい。例えば、セラミック本体１１０の大きさを考慮して、０．２〜１．０μｍの範囲内にあるように決定してもよいが、本発明はこれに限定されるものではない。
【００３８】
第１及び第２外部電極１３１、１３２は、第１及び第２電極層１３１ａ、１３２ａを含むことができる。
【００３９】
第１及び第２電極層１３１ａ、１３２ａは、セラミック本体１１０の長さ方向において両端面を成す第１及び第２側面に交互に露出した複数の第１及び第２内部電極１２１、１２２を覆って電気的に連結されるように、上記セラミック本体１１０の長さ方向の両側面と下面に配置される。
【００４０】
この際、第１及び第２電極層１３１ａ、１３２ａは、良好な電気的特性とともに、優れた耐湿性などの高信頼性を提供するために、例えば、銅−ガラス（Ｃｕ−Ｇｌａｓｓ）ペーストを使用して形成されてもよいが、本発明はこれに限定されるものではない。
【００４１】
本発明の一実施形態によると、上記第１及び第２電極層１３１ａ、１３２ａは、上記セラミック本体１１０の長さ方向において両端面を成す両側面において幅方向に沿って両コーナー部まで配置されることができる。
【００４２】
すなわち、上記第１及び第２電極層１３１ａ、１３２ａは、上記セラミック本体１１０の長さ方向において両端面を成す両側面と下面に配置されるが、上面には配置されない構造を有する。
【００４３】
一方、上記第１及び第２電極層１３１ａ、１３２ａは、上記セラミック本体１１０の幅方向において対向する両端面に延びて配置されてもよい。
【００４４】
すなわち、上記第１及び第２電極層１３１ａ、１３２ａは、上記セラミック本体１１０の幅方向において対向する両端面にまで延在して配置された延長部を有することができる。
【００４５】
従来の外部電極の形成方法には、セラミック本体を金属成分が含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法が主に使用されていた。
【００４６】
ディッピング（ｄｉｐｐｉｎｇ）方式で外部電極を形成する場合、ペーストの流動性及び粘性によって外部電極が均一に塗布されず、外部電極の中央部とコーナー部との塗布厚さに差が生じる。
【００４７】
このように外部電極の厚さが不均一に形成される場合、厚く塗布された中央部にはガラスビーディング（Ｇｌａｓｓ  Ｂｅａｄｉｎｇ）或いはブリスター（Ｂｌｉｓｔｅｒ）が生じてめっき不良及び形状不良を引き起こし、薄く塗布されたコーナー部にはめっき液の浸透に脆くて信頼性低下の問題が生じる。
【００４８】
また、めっき液に脆いコーナー部を補完する場合、中央部の塗布厚さを増加させるしか方法がなく、静電容量の増加のためにセラミックキャパシターのサイズを増加させることに限界がある。
【００４９】
上記第１及び第２電極層１３１ａ、１３２ａは、従来のディッピング方式により形成されないことから、セラミック本体１１０の長さＬ方向において対向する両端面であるヘッド面に形成され、且つ上記ヘッド面と接する４面のバンド面のうち基板の実装面である下面以外には形成されないか最小に形成される。これにより、外部電極の厚さを薄く均一に形成することができる。
【００５０】
これにより、内部電極が形成される面積を増加させることができ、内部電極の重なり（ｏｖｅｒｌａｐ）面積を極大化することにより、高容量の積層セラミックキャパシターを実現することができる。
【００５１】
本発明の一実施形態によると、上記第１及び第２電極層１３１ａ、１３２ａは、従来のディッピング方式とは異なり、シート（Ｓｈｅｅｔ）転写或いはパッド（Ｐａｄ）転写方式により形成することができる。
【００５２】
図１及び図２を参照すると、第１及び第２電極層１３１ａ、１３２ａがセラミック本体１１０の長さ方向における両端面を成す側面に配置され、且つ厚さ方向に上部コーナー部から基板の実装面である下面まで延びて形成され、上記ヘッド面と接する残りの３面のバンド面の全体には形成されないことが分かる。
【００５３】
上記第１及び第２電極層１３１ａ、１３２ａは、導電性金属を含むシートを転写して形成されることができる。
【００５４】
本発明の一実施形態によると、外部電極がＬ字形状を有することにより、上下面を区分するための別の標識を必要とせず、別の標識のために適用される本体の上部と下部の色を異ならせる方法によって発生し得るクラックなどの信頼性低下の問題がない。
【００５５】
すなわち、上記外部電極１３１、１３２が、上記セラミック本体１１０の長さ方向における両端面を成す両側面と下面に配置されるが、上面には配置されない構造を有することから、上下面を区分するための別の標識を必要とせず、これにより、本体の上部と下部の色を異ならせる方法によって発生し得るクラックなどの信頼性低下の問題がない。
【００５６】
また、外部電極が、Ｌ字形状を有し、且つセラミック本体１１０の長さ方向の側面と実装面である下面にのみ形成されることから、半田が本体の片面のみを伝って這い上がる構造を実現することができ、アコースティックノイズを低減できるという効果がある。
【００５７】
図３は図２における「Ａ」領域の拡大図である。
【００５８】
図３を参照すると、上記セラミック本体１１０の厚さ方向の中央部領域での上記第１及び第２電極層１３１ａ、１３２ａの厚さをＴ１と、上記内部電極１２１、１２２のうち上記セラミック本体１１０の厚さ方向における最上部に積層された内部電極が位置する高さ位置での上記第１及び第２電極層１３１ａ、１３２ａの厚さをＴ２としたときに、０．８≦Ｔ２／Ｔ１≦１．２を満たすことができる。
【００５９】
上記セラミック本体１１０の厚さ方向の中央部領域での上記第１及び第２電極層１３１ａ、１３２ａの厚さＴ１とは、上記セラミック本体１１０の厚さ方向の中央部地点で上記セラミック本体１１０の長さ方向に仮想の線を引いたとき、当該仮想の線が外部電極を横切る長さに対応する外部電極の厚さを意味することができる。
【００６０】
同様に、上記内部電極１２１、１２２のうちセラミック本体１１０の厚さ方向の上部最外側の内部電極が位置する地点での上記第１及び第２電極層１３１ａ、１３２ａの厚さＴ２とは、上記セラミック本体１１０の厚さ方向の最外側に配置された内部電極の位置で上記セラミック本体１１０の長さ方向に仮想の線を引いたときに、当該仮想の線が外部電極を横切る長さに対応する外部電極の厚さを意味することができる。
【００６１】
上記Ｔ２／Ｔ１の比率が０．８≦Ｔ２／Ｔ１≦１．２を満たすことにより、上記セラミック本体１１０の厚さ方向の中央部領域での上記第１及び第２電極層１３１ａ、１３２ａの厚さＴ１と、上記内部電極１２１、１２２のうち最外側の内部電極が位置する地点での上記第１及び第２電極層１３１ａ、１３２ａの厚さＴ２との偏差を低減させることで、信頼性の低下を防止することができる。
【００６２】
上記Ｔ２／Ｔ１の比率が０．８未満又は１．２を超える場合には、外部電極の厚さ偏差が大きくなるため、厚さの薄い部分にめっき液が侵透することがあり、信頼性が低下するという問題があり得る。
【００６３】
本発明の一実施形態によると、上記第１及び第２電極層１３１ａ、１３２ａ上に絶縁層１３１ｂ、１３２ｂがさらに配置され、上記絶縁層１３１ｂ、１３２ｂは、上記セラミック本体１１０の厚さ方向の上部コーナー部から上記下部カバー部１１３を厚さ方向に３等分した場合に上記内部電極に隣接した領域内まで配置されることができる。
【００６４】
上記絶縁層１３１ｂ、１３２ｂは、セラミック本体１１０の長さ方向において両端面を成す第１及び第２側面に配置された第１及び第２電極層１３１ａ、１３２ａ上に配置される。これは、積層セラミックキャパシター１００をプリント回路基板に実装したときに、第１及び第２外部電極１３１、１３２の実装面、すなわち、下面とセラミック本体１１０の長さ方向において両端面を成す第１及び第２側面の所定の領域以外の部分に半田が形成されないか最小化されるようにするためのものである。
【００６５】
具体的に、上記絶縁層１３１ｂ、１３２ｂは、上記セラミック本体１１０の厚さ方向の上部コーナー部から上記下部カバー部１１３を厚さ方向に３等分した場合に上記内部電極に隣接した領域内まで配置され、これにより、積層方向の最下部に配置された内部電極と水平に対応する位置には半田が形成されないようになる。
【００６６】
上記のように絶縁層１３１ｂ、１３２ｂを配置することにより、積層セラミックキャパシターをプリント回路基板に実装するときに外部電極に形成される半田の高さを低くすることで、積層セラミックキャパシターから発生した振動が、外部電極及び半田を介してプリント回路基板に伝達されることを減少させて、アコースティックノイズを低減できるという効果がある。
【００６７】
一方、上記絶縁層１３１ｂ、１３２ｂが上記セラミック本体１１０の実装面である下面のみを除き、長さ方向において両端面を成す側面の全体に形成される場合には、半田の形成面積が小さくなって、上記積層セラミックキャパシターをプリント回路基板に実装するときに衝撃による実装不良が生じ得る。
【００６８】
すなわち、上記下部カバー部１１３を厚さ方向に３等分した場合に上記内部電極に隣接した領域内まで上記絶縁層１３１ｂ、１３２ｂを配置することにより、アコースティックノイズを低減させるとともに、基板の実装のときに実装不良を減少させるという効果を奏する。
【００６９】
一方、上記第１及び第２外部電極１３１、１３２は、上記第１及び第２電極層１３１ａ、１３２ａ上に配置され、且つ上記第１及び第２電極層１３１ａ、１３２ａの下面及び上記絶縁層１３１ｂ、１３２ｂの端部まで覆うように配置された第１及び第２めっき層１３１ｃ、１３２ｃをさらに含むことができる。
【００７０】
この際、第１及び第２めっき層１３１ｃ、１３２ｃは、第１及び第２電極層１３１ａ、１３２ａの下面及び上記絶縁層１３１ｂ、１３２ｂの端部まで覆うように配置されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含むことができる。
【００７１】
かかる第１及び第２めっき層１３１ｃ、１３２ｃは、積層セラミックキャパシター１００をプリント回路基板などに半田で実装するときに互いの接着強度を高めるためのものであり、めっき処理は、公知の方法により行われてもよく、環境にやさしい要素を考慮して、鉛フリーめっきを実施することが好ましいが、本発明はこれに限定されるものではない。
【００７２】
以下、本実施形態による積層セラミックキャパシターに含まれる構成要素の寸法とアコースティックノイズの関係について説明する。
【００７３】
図４は本実施形態の積層セラミックキャパシターに含まれる構成要素の寸法関係を説明するために、図１における積層セラミックキャパシターを長さ方向に切断し、概略的に示す断面図である。
【００７４】
図４を参照して、セラミック本体１１０の全体の厚さの１／２をＡと、下部カバー部１１３の厚さをＢと、活性部１１５の全体の厚さの１／２をＣと、上部カバー部１１２の厚さをＤと規定する。
【００７５】
ここで、セラミック本体１１０の全体の厚さとは、セラミック本体１１０の上面から下面までの距離を意味し、活性部１１５の全体の厚さとは、活性部１１５の最上部に形成された第２内部電極１２２の上面から活性部１１５の最下部に形成された第１内部電極１２１の下面までの距離を意味する。
【００７６】
また、下部カバー部１１３の厚さＢとは、活性部１１５の厚さ方向の最下部に形成された第１内部電極１２１の下面からセラミック本体１１０の下面までの距離を意味し、上部カバー部１１２の厚さＤとは、活性部１１５の厚さ方向の最上部に形成された第２内部電極１２２の上面からセラミック本体１１０の上面までの距離を意味する。
【００７７】
積層セラミックキャパシター１００の長さ方向において両端面を成す第１及び第２側面に配置された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）により、セラミック本体１１０は厚さ方向に膨張及び収縮することになり、セラミック本体１１０の長さ方向において両端面を成す両側面は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）により、セラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張することになる。
【００７８】
ここで、活性部１１５の中心部は、第１及び第２外部電極１３１、１３２が形成された長さ方向において両端面を成す両側面において収縮及び膨張が大きく発生する部分であり、この部分に半田が接合される場合、上記半田を介してセラミック本体１１０の長さ方向において両端面を成す両側面の収縮及び膨張挙動がプリント回路基板にほとんど伝達されるため、アコースティックノイズの発生が大幅に増加する。
【００７９】
しかし、本実施形態では、絶縁層１３１ｂ、１３２ｂにより、半田がセラミック本体１１０の下端、及び最下層の内部電極に対応する長さ方向において両端面を成す側面下部にのみ形成され、下部カバー部１１３が上部カバー部１１２に比べて厚い厚さを有するように形成される。
【００８０】
したがって、電圧が印加されて活性部１１５の中心部ＣＬＡで発生する変形率と下部カバー部１１３で発生する変形率との差によってセラミック本体１１０の長さ方向において両端面を成す両側面に形成された変曲点が、セラミック本体１１０の厚さ方向の中心部ＣＬＣ以下に形成されるため、アコースティックノイズを低減させることができる。
【００８１】
この際、アコースティックノイズをさらに減少させるために、活性部１１５の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから離れた比率（Ｂ＋Ｃ）／Ａは、１．０５０≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たすことができる。
【００８２】
また、上部カバー部１１２の厚さＤと下部カバー部１１３の厚さＢとの比率Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．５４５の範囲を満たすことができる。
【００８３】
また、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー部１１３の厚さＢの比率Ｂ／Ａは、より好ましくは、０．３３１≦Ｂ／Ａ≦１．５３７の範囲を満たすことができる。
【００８４】
また、下部カバー部１１３の厚さＢに対する活性部１１５の厚さの１／２であるＣの比率Ｃ／Ｂは、より好ましくは、０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たすことができる。
【００８５】
実験例
本発明の実施例と比較例による積層セラミックキャパシターは、下記のように製作された。
【００８６】
チタン酸バリウム（ＢａＴｉＯ３）などの粉末、ポリマー及び溶剤などを混合して形成されたスラリーを、ドクターブレードなどの工法によりキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して数μｍの厚さに製造された複数個のセラミックグリーンシートを用意する。
【００８７】
上記セラミックシートは、セラミック本体１１０の誘電体層１１１を形成するためのものである。
【００８８】
次に、上記セラミックグリーンシート上に所定の厚さで内部電極用導電性ペーストを塗布し、上記セラミックグリーンシートの長さ方向において対向する両端面にそれぞれ露出するように第１及び第２内部電極１２１、１２２を形成する。
【００８９】
上記導電性ペーストの塗布方法としては、スクリーン印刷法又はグラビア印刷法などを使用してもよいが、本発明はこれに限定されるものではない。
【００９０】
次に、上記複数のセラミックグリーンシートを、上記セラミックシートを挟んで複数の第１及び第２内部電極１２１、１２２が互いに対向して配置されるように積層し、積層体を形成する。
【００９１】
この際、第１及び第２内部電極１２１、１２２が形成されていないセラミックグリーンシートを、第１及び第２内部電極１２１、１２２が形成されたセラミックグリーンシートの下部に上部よりも多く積層する。
【００９２】
また、形成された積層体を約８５℃で約１，０００ｋｇｆ／ｃｍ２の圧力条件で等方圧加圧成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）を行う。
【００９３】
次に、圧着が完了した積層体を１個のキャパシターに対応する領域ごとに切断し、切断したチップは、大気雰囲気で約２３０℃、約６０時間維持し、脱バインダーを行う。
【００９４】
次に、約１，２００℃で第１及び第２内部電極１２１、１２２が酸化しないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成を行い、セラミック本体１１０を製造する。
【００９５】
次に、セラミック本体１１０の厚さ−幅の端面に、第１及び第２内部電極１２１、１２２の露出した部分と電気的に連結されるように第１及び第２外部電極１３１、１３２を形成する。
【００９６】
以下、第１及び第２外部電極１３１、１３２を形成する方法について具体的に説明する。
【００９７】
先ず、上記セラミック本体１１０の下面に、導電性ペーストを用いてシード層を形成することができる。シード層を形成する上記導電性ペーストに含まれる導電性金属は、内部電極と同一であってもよく、これに制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）又は鉛（Ｐｂ）などの単独又はこれらの合金であってもよい。
【００９８】
上記導電性ペーストを用いてシード層１３５を形成する方法は、例えば、スクリーン印刷法又はグラビア印刷法などの方法で行うことができ、これに制限されず、スパッター法や蒸着により行われてもよい。
【００９９】
次に、上記セラミック本体１１０の長さ方向において両端面を成す両側面に露出する内部電極１２１、１２２と接触して電気的に連結されるように第１及び第２電極層１３１ａ、１３２ａを形成することができる。第１及び第２電極層１３１ａ、１３２ａは、内部電極と同一の導電性金属で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などの単独又はこれらの合金であってもよい。
【０１００】
上記第１及び第２電極層１３１ａ、１３２ａを上記セラミック本体１１０の長さ方向において両端面を成す両側面に形成する方法としては、従来のディッピング方式とは異なり、シート（Ｓｈｅｅｔ）転写或いはパッド（Ｐａｄ）転写方式により形成する方法が挙げられる。
【０１０１】
具体的に、定盤上の圧着ラバー（Ｒｕｂｂｅｒ）上に第１及び第２電極層形成用シート（Ｓｈｅｅｔ）或いはパッド（Ｐａｄ）を位置させ、セラミック本体を上記シート或いはパッドに圧力を加えて密着させて、第１及び第２電極層形成用シート（Ｓｈｅｅｔ）或いはパッド（Ｐａｄ）をセラミック本体に付着させる。
【０１０２】
この際、定盤に熱を加えてシートの軟性を増加させ、シートをセラミック本体の長さ方向において両端面を成す側面であるヘッド面からシード層が形成された下面まで延びるように付着するとともに、本体とシートとの接着力を増加させる。
【０１０３】
次に、セラミック本体に付着されたシートの不要な部分を除去するために、定盤上のパンチングラバー（Ｐｕｎｃｈｉｎｇ  Ｒｕｂｂｅｒ）にシートが付着されたセラミック本体を加圧し、ラバーの弾性によりシートの本体に付着されていない部分を除去する。
【０１０４】
一方、他の方法として、定盤上の圧着ラバー（Ｒｕｂｂｅｒ）上にＰＥＴフィルムが付着された第１及び第２電極層形成用シート（Ｓｈｅｅｔ）を位置させ、セラミック本体１１０を上記シートに圧力を加えて密着させて、第１電極層形成用シート（Ｓｈｅｅｔ）をセラミック本体に付着させる。
【０１０５】
この際、ＰＥＴフィルムによりシートがセラミック本体１１０の角部分でカット（Ｃｕｔｔｉｎｇ）され、圧力の除去の際にセラミック本体のヘッド面に限ってシートが付着される。
【０１０６】
この場合、セラミック本体に付着されていないシート部分は、ＰＥＴフィルムに残ることになり、別の不要なシートの除去工程が省略されることができる。
【０１０７】
上記の方法による場合、第１及び第２電極層は、セラミック本体の長さ方向において両端面を成す両側面であるヘッド面にのみ形成され、セラミック本体の下面に形成されたシード層と連結される。これにより、外部電極の厚さがさらに減少できることから、高容量積層セラミックキャパシターを実現することができる。
【０１０８】
次に、エポキシレジストなどを使用して、第１及び第２電極層１３１ａ、１３２ａ上に絶縁層１３１ｂ、１３２ｂを形成する。
【０１０９】
この際、絶縁層１３１ｂ、１３２ｂは、上記下部カバー部１１３を厚さ方向に３等分した場合に上記内部電極に隣接した領域内まで形成することができる。
【０１１０】
上記エポキシレジストは、ディッピング（ｄｉｐｐｉｎｇ）又は様々な印刷方法を用いて塗布してもよいが、本発明はこれに限定されるものではない。また、塗布過程の後には熱処理工程を行って、塗布されたエポキシレジストを固化させる。
【０１１１】
一方、必要に応じて、絶縁層１３１ｂ、１３２ｂを形成する段階の後に、第１及び第２電極層１３１ａ、１３２ａが配置されたセラミック本体の下面から長さ方向において両端面を成す側面に配置された絶縁層１３１ｂ、１３２ｂの端部までの領域に電気めっきなどの方法でめっき処理を施し、第１及び第２めっき層１３１ｃ、１３２ｃを形成することができる。
【０１１２】
上記めっきに使用される物質としては、ニッケル又はスズ、ニッケル−スズ−合金などを使用してもよいが、本発明はこれに限定されるものではない。
【０１１３】
また、必要に応じて、第１及び第２めっき層１３１ｃ、１３２ｃは、ニッケルめっき層とスズめっき層を、第１及び第２電極層１３１ａ、１３２ａが配置されたセラミック本体の下面から長さ方向において両端面を成す側面に配置された絶縁層１３１ｂ、１３２ｂの端部までの領域に順に塗布して形成することができる。
【０１１４】
上記のような製作方法により積層セラミックキャパシターを製造しており、ここで、製作公差は、長さ×幅（Ｌ×Ｗ）で±０．１ｍｍ内の範囲に定め、これを満たした場合に実験を行い、アコースティックノイズの測定を実施した。
【０１１５】
【表１】
2017228757.tif 000003
ここで、＊は比較例、ＡＮはアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）である。
【０１１６】
上記表１のデータは、図４のように積層セラミックキャパシター１００のセラミック本体１１０の幅方向Ｗの中心部から長さ方向Ｌ及び厚さ方向Ｔに切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準とし、それぞれの寸法を測定したものである。
【０１１７】
ここで、Ａ、Ｂ、Ｃ及びＤは、上述のように、セラミック本体１１０の全体の厚さの１／２をＡと、下部カバー部１１３の厚さをＢと、活性部１１５の全体の厚さの１／２をＣと、上部カバー部１１２の厚さをＤと規定した。
【０１１８】
アコースティックノイズを測定するために、アコースティックノイズ測定用基板１枚当たり１個のサンプル（積層セラミックキャパシター）を上下方向に区分してプリント回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。
【０１１９】
また、ＤＣパワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ  ｇｅｎｅｒａｔｏｒ）を用いて測定治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印加した。上記プリント回路基板の真上に設置されたマイクによりアコースティックノイズを測定した。
【０１２０】
上記表１において、サンプル１〜３は、下部カバー部１１３の厚さＢと上部カバー部１１２の厚さＤがほぼ類似したカバー対称構造を有する比較例であり、サンプル４〜１３は、上部カバー部１１２の厚さＤが下部カバー部１１３の厚さＢより厚い構造を有する比較例である。
【０１２１】
また、サンプル１４及びサンプル３５〜３７は、下部カバー部１１３の厚さＢが上部カバー部１１２の厚さＤより厚い構造を有する比較例であり、サンプル１５〜３４は、本発明の実施形態による実施例である。
【０１２２】
ここで、（Ｂ＋Ｃ）／Ａ値がほぼ１である場合は、活性部１１５の中心部がセラミック本体１１０の中心部からそれほど離れていないことを意味する。下部カバー部１１３の厚さＢと上部カバー部１１２の厚さＤがほぼ類似したカバー対称構造を有するサンプル１〜３の（Ｂ＋Ｃ）／Ａの値は、ほぼ１である。
【０１２３】
（Ｂ＋Ｃ）／Ａの値が１より大きい場合は、活性部１１５の中心部がセラミック本体１１０の中心部から上部方向に離れたことを意味し、（Ｂ＋Ｃ）／Ａ値が１より小さい場合は、活性部１１５の中心部がセラミック本体１１０の中心部から下部方向に離れたことを意味し得る。
【０１２４】
上記表１を参照すると、活性部１１５の中心部がセラミック本体１１０の中心部から離れた比率（Ｂ＋Ｃ）／Ａは、１．０５０≦（Ｂ＋Ｃ）／Ａ≦１．７６４の範囲を満たす実施例であるサンプル１５〜３４において、アコースティックノイズが２５ｄＢ未満と著しく減少したことを確認することができる。
【０１２５】
また、活性部１１５の中心部がセラミック本体１１０の中心部から離れた比率（Ｂ＋Ｃ）／Ａが１．０５０未満であるサンプル１〜１４は、活性部１１５の中心部がセラミック本体１１０の中心部からほとんど離れていないか、活性部１１５の中心部がセラミック本体１１０の中心部から下部方向に離れた構造を有する。
【０１２６】
上記（Ｂ＋Ｃ）／Ａが１．０５０未満であるサンプル１〜１４は、アコースティックノイズが２５〜３１ｄＢであり、本発明による実施例に比べてアコースティックノイズの減少効果がないことが分かる。
【０１２７】
また、活性部１１５の中心部がセラミック本体１１０の中心部から離れた比率（Ｂ＋Ｃ）／Ａが１．７６４を超えるサンプル３５〜３７の場合には、目標容量に対する静電容量が低くいため、容量不良が発生した。
【０１２８】
上記表１において、容量実現率（すなわち、目標容量に対する静電容量の比率）が「ＮＧ」と表されているものは、目標容量値を１００％としたときに、目標容量に対する静電容量の値が８０％未満であるものを意味する。
【０１２９】
また、上部カバー部１１２の厚さＤと下部カバー部１１３の厚さＢとの比率（Ｄ／Ｂ）が０．０２１≦Ｄ／Ｂ≦０．５４５の範囲を満たす実施例は、アコースティックノイズが著しく減少したことが分かる。
【０１３０】
一方、上部カバー部１１２の厚さＤと下部カバー部１１３の厚さＢとの比率（Ｄ／Ｂ）が０．５４５を超える比較例は、アコースティックノイズの減少効果がないことが分かる。
【０１３１】
上部カバー部１１２の厚さＤと下部カバー部１１３の厚さＢとの比率（Ｄ／Ｂ）が０．０２１未満である場合には、上部カバー部１１２の厚さＤに比べて下部カバー部１１３の厚さＢが大きすぎて、クラック又はデラミネーションが生じることがあり、また、目標容量に対する静電容量が低くて容量不良が生じることがある。
【０１３２】
一方、実施例のうちセラミック本体１１０の厚さの１／２であるＡに対する下部カバー部１１３の厚さＢの比率（Ｂ／Ａ）、及び下部カバー部１１３の厚さＢに対する活性部１１５の厚さの１／２であるＣの比率（Ｃ／Ｂ）のそれぞれが、０．３３１≦Ｂ／Ａ≦１．５３７及び０．１４８≦Ｃ／Ｂ≦２．４４１の範囲を満たす実施例であるサンプル１９〜３４は、アコースティックノイズが１８ｄＢ未満とより減少したことが分かる。
【０１３３】
一方、セラミック本体１１０の厚さの１／２であるＡに対する下部カバー部１１３の厚さＢの比率（Ｂ／Ａ）が１．５３７を超えるか、下部カバー部１１３の厚さＢに対する活性部１１５の厚さの１／２であるＣの比率（Ｃ／Ｂ）が０．１４８未満であるサンプル３５〜３７の場合には、目標容量に対する静電容量が低くて容量不良が生じるという問題点があった。
【０１３４】
積層セラミックキャパシターの実装基板
図５は図１における積層セラミックキャパシターがプリント回路基板に実装された様子を、積層セラミックキャパシターの一部を切開して概略的に示す斜視図であり、図６は図５における積層セラミックキャパシター及びプリント回路基板を長さ方向に切断して示す断面図である。
【０１３５】
図５及び図６を参照すると、本実施形態による積層セラミックキャパシター１００の実装基板２００は、積層セラミックキャパシター１００が実装されるプリント回路基板２１０と、プリント回路基板２１０の上面に互いに離隔して形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１３６】
また、積層セラミックキャパシター１００は、第１及び第２外部電極１３１、１３２において絶縁層１３１ｂ、１３２ｂが形成されずに第１及び第２電極層１３１ａ、１３２ａが露出した下面がプリント回路基板２１０と対向するように実装される。
【０１３７】
また、積層セラミックキャパシター１００は、下部カバー部１１３が下側に配置され、それぞれの第１及び第２電極層１３１ａ、１３２ａ上に形成された第１及び第２めっき層１３１ｃ、１３２ｃが第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、半田２３０によりプリント回路基板２１０と電気的に連結されることができる。
【０１３８】
上記のように積層セラミックキャパシター１００がプリント回路基板２１０に実装された状態で電圧が印加されると、アコースティックノイズが生じ得る。
【０１３９】
この際、第１及び第２電極パッド２２１、２２２の大きさは、積層セラミックキャパシター１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２とを連結する半田２３０の量を決定する指標となり得、かかる半田２３０の量に応じてアコースティックノイズの大きさが調節され得る。
【０１４０】
本実施形態において、上記半田２３０は、上記セラミック本体１１０の長さ方向において両端面を成す側面において上記絶縁層の端部までにのみ形成されることから、上記のように半田２３０の量を減少させて、アコースティックノイズの大きさを減少させることができる。
【０１４１】
図７は図５における積層セラミックキャパシターがプリント回路基板に実装された状態で電圧が印加されて積層セラミックキャパシターが変形する様子を概略的に示す断面図である。
【０１４２】
図７を参照すると、このように積層セラミックキャパシター１００がプリント回路基板２１０に実装された状態で積層セラミックキャパシター１００の第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）により、セラミック本体１１０は厚さ方向に膨張及び収縮することになり、第１及び第２外部電極１３１、１３２が形成されたセラミック本体１１０の長さ方向において両端面を成す両側面は、ポアソン効果（ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）により、セラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張することになる。
【０１４３】
ここで、活性部１１５の中心部は、第１及び第２外部電極１３１、１３２が形成された長さ方向の両端部において収縮及び膨張が大きく発生する部分であり、この部分に半田２３０が接合される場合、半田２３０を介してセラミック本体１１０の長さ方向の両端部の収縮及び膨張挙動がプリント回路基板２１０にほとんど伝達されるため、アコースティックノイズの発生が大幅に増加し得る。
【０１４４】
しかし、本実施形態によると、第１及び第２外部電極１３１、１３２の実装面を、セラミック本体１１０の変位が少なく、振動がよく伝達されない位置、すなわち、下面に形成されるようにする。
【０１４５】
したがって、電圧が印加されて活性部１１５の中心部ＣＬＡで発生する変形率と下部カバー部１１３で発生する変形率との差によってセラミック本体１１０の長さ方向の両側面に形成された変曲点が、半田２３０の高さ以下で形成させることでアコースティックノイズを減少させることができる。
【０１４６】
また、第１及び第２外部電極１３１、１３２は、幅方向の両側面に形成されず、セラミック本体１１０の長さ方向の両側面の所定の領域、すなわち、セラミック本体１１０の厚さ方向の上部コーナー部から上記下部カバー部１１３を厚さ方向に３等分した場合に上記内部電極に隣接した領域内までは絶縁層１３１ｂ、１３２ｂによって半田２３０が形成されなくなることから、半田２３０の高さを最小化することができる。
【０１４７】
このように第１及び第２外部電極１３１、１３２の周面に形成される半田２３０の体積を減少させることにより、第１及び第２外部電極１３１、１３２及び半田２３０を介して伝達されるアコースティックノイズを減少させることができ、且つプリント回路基板２１０上に狭いピッチ（ｐｉｔｃｈ）で複数の積層セラミックキャパシター１００を実装、すなわち、高密度実装しても、それぞれの積層セラミックキャパシター１００の間に半田ブリッジ（ｓｏｌｄｅｒ  ｂｒｉｄｇｅ）が生じないことから、部品の信頼性を向上できるという効果がある。
【０１４８】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４９】
１００  積層セラミックキャパシター
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極    
１３１ａ、１３２ａ  第１及び第２電極層
１３１ｂ、１３２ｂ  絶縁層
１３１ｃ、１３２ｃ  第１及び第２めっき層
２００  実装基板
２１０  プリント回路基板
２２１、２２２  第１及び第２電極パッド
２３０  半田
【図１】
2017228757.tif 000004
【図２】
2017228757.tif 000005
【図３】
2017228757.tif 000006
【図４】
2017228757.tif 000007
【図５】
2017228757.tif 000008
【図６】
2017228757.tif 000009
【図７】
2017228757.tif 000010