(57)【要約】【課題】信頼性の低下を抑制可能な半導体装置を提供する。【解決手段】ソース電極と、ドレイン電極と、ゲート電極と、ゲート電極の上側に位置し、ソース電極に接触する第１接触部からドレイン電極に接触する第２接触部までの間に位置するエッジを備える半導体層と、を備え、エッジは、平面視した場合に、第1接触部側でゲート電極に重なる第１部分と、第２接触部側でゲート電極に重なる第２部分と、第１部分と第２部分との間でゲート電極に重ならない第３部分と、を備えている半導体装置。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ソース電極と、
ドレイン電極と、
ゲート電極と、
前記ゲート電極の上側に位置し、前記ソース電極に接触する第１接触部から前記ドレイン電極に接触する第２接触部までの間に位置するエッジを備える半導体層と、を備え、
前記エッジは、平面視した場合に、前記第1接触部側で前記ゲート電極に重なる第１部分と、前記第２接触部側で前記ゲート電極に重なる第２部分と、前記第１部分と前記第２部分との間で前記ゲート電極に重ならない第３部分と、を備える、半導体装置。
【請求項２】
前記半導体層は、平面視した場合に、前記ゲート電極と重なる重畳部と、前記重畳部から前記ゲート電極の外側に延出した前記第３部分を含む凸部とを備える、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、平面視した場合に、前記半導体層と重なる重畳部と、前記第３部分を回避して前記重畳部の内側に窪でいる凹部とを備える、請求項１に記載の半導体装置。
【請求項４】
前記エッジは、テーパ形状で構成されている、請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
薄膜トランジスタにおいて、一般的に、半導体層の加工時に半導体層のエッジは、テーパ形状になる。半導体層のエッジの厚さは、この半導体層の内側の平坦に形成された部分と比較して薄くなる。そのため、半導体層のエッジにおいて、半導体層に電流が流れる状態（ＯＮ）になる閾値電圧は、平坦に形成された部分の閾値電圧と比較して低くなる。このように半導体層内で閾値電圧が異なる場合、薄膜トランジスタのドレイン電流―ゲート電圧曲線において、寄生電流によりドレイン電流が階段状に変化するハンプ特性が生じ得る。これにより、薄膜トランジスタのスイッチング特性を管理することが困難となり、薄膜トランジスタの信頼性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０２７２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、信頼性の低下を抑制可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態によれば、ソース電極と、ドレイン電極と、ゲート電極と、前記ゲート電極の上側に位置し、前記ソース電極に接触する第１接触部から前記ドレイン電極に接触する第２接触部までの間に位置するエッジを備えた半導体層を備え、前記エッジは、平面視した場合に、前記第1接触部側で前記ゲート電極に重なる第１部分と、前記第２接触部側で前記ゲート電極に重なる第２部分と、前記第１部分と前記第２部分との間で前記ゲート電極に重ならない第３部分と、を備えている半導体装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置の一例を示す平面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置のＩＩＡ−ＩＩＡ線の断面図である。
【図２Ｂ】図２Ｂは、図１に示す半導体装置のＩＩＢ−ＩＩＢ線の断面図である。
【図２Ｃ】図２Ｃは、図１に示す半導体装置のＩＩＣ−ＩＩＣ線の断面の模式図である。
【図３Ａ】図３Ａは、比較例の半導体装置の一例を示す平面図である。
【図３Ｂ】図３Ｂは、比較例の半導体装置の一例を示す平面図である。
【図３Ｃ】図３Ｃは、図３Ａ及び図３Ｂに示した薄膜トランジスタのドレイン電流とゲート電流との特性の一例を示す模式図である。
【図４】図４は、第２実施形態に係る半導体装置の一例を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
なお、実施形態の説明において、上（または上方）とは、方向Ｚの矢印の向きに相当し、下（または下方）とは、方向Ｚの矢印とは逆の向きに相当するものとする。また、横とは、方向Ｚに直角に交わる方向Ｘに相当し、縦とは、方向Ｚ及びＸに直角に交わる方向Ｙに相当するものとする。但し、方向Ｘ、Ｙ、及びＺは、直交していなくともよく、９０°以外で交わっていてもよい。また、以下で、平面視とは、方向ＺからＸＹ平面を見ることを言う。
【０００９】
図１は、第１実施形態に係る半導体装置１の一例を示す平面図である。図１には、説明の便宜上、半導体装置１の要部のみを示しており、詳細は後述する。  
図１に示した半導体装置１は、薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）ＴＲを備えたＴＦＴ基板である。薄膜トランジスタＴＲは、ゲート電極ＧＥが半導体層ＳＣの下方に位置する、いわゆるボトムゲート構造のＴＦＴである。半導体層ＳＣは、全周囲に亘って端部にエッジＳＣｅを備え、ソース電極ＳＥ及びドレイン電極ＤＥに電気的に接触している。半導体層ＳＣにおいて、ソース電極ＳＥ及びドレイン電極ＤＥに接触している部分、又は近傍に位置するエッジＳＣｅを接触部と称する。一例として、半導体層ＳＣにおいて、ソース電極ＳＥに直接接触しているエッジＳＣｅを接触部Ｓ１及びＳ２と称し、ドレイン電極ＤＥに直接接触しているエッジＳＣｅを接触部Ｄ１及びＤ２と称する。図示した例では、平面視した場合に、エッジＳＣｅにおいて、接触部Ｓ１及びＤ１の間のエッジＥＰ１（以下、サイドエッジＥＰ１と称する）は、ソース電極ＳＥ及びドレイン電極ＤＥに重なっていない。同様に、平面視した場合に、エッジＳＣｅにおいて、接触部Ｓ２及びＤ２の間のエッジＥＰ２（以下、サイドエッジＥＰ２と称する）も、ソース電極ＳＥ及びドレイン電極ＤＥに重なっていない。
【００１０】
平面視した場合に、半導体層ＳＣは、サイドエッジＥＰ１及びＥＰ２の夫々にゲート電極ＧＥと重ならない部分を備えている。図示した例では、平面視した場合に、半導体層ＳＣは、矩形形状で示される部分ＳＣｓにおいて、ソース電極ＳＥ及びドレイン電極ＤＥに重ならない辺Ｌ１１及びＬ１２から外側にそれぞれ突出する凸部ＰＪ１及びＰＪ２を備えている。一例として、平面視した場合に、凸部ＰＪ１及びＰＪ２は、それぞれ、辺Ｌ１１及びＬ１２から最も外側に延出している先端部ＤＥＰ１及びＤＥＰ２の最先端部に向かって先細る傾斜を有するテーパ形状で形成されている。凸部ＰＪ１及びＰＪ２は、それぞれ、先端部ＤＥＰ１のエッジ（以下、先端エッジ）ＥＰ１１と先端部ＤＥＰ２の先端エッジＥＰ２１とがゲート電極ＧＥに重ならない位置に配置されている。図示した例では、平面視した場合に、先端エッジＥＰ１１及びＥＰ２１は、それぞれ、ゲート電極ＧＥに重なっていないエッジ部分であり、先端部ＤＥＰ１及びＤＥＰ２の最先端部のエッジと、この最先端部のエッジの両端に接続されたテーパ形状の部分のエッジとを含む。凸部ＰＪ１及びＰＪ２には、同様の構成が適用できる。なお、平面視した場合に、凸部ＰＪ1及びＰＪ２は、それぞれ、辺Ｌ１１及びＬ１２から外側の最先端部に向かって広がる傾斜を有するテーパ形状に形成されていてもよいし、曲線を有する形状に形成されていてもよいし、矩形状に形成されていてもよい。また、平面視した場合に、エッジＥＰ１１及びＥＰ２１のみが、それぞれゲート電極ＧＥに重ならないように記載したが、凸部ＰＪ１及びＰＪ２は、それぞれ、全体がゲート電極ＧＥに重ならなくともよい。図示していないが、凸部ＰＪ１及びＰＪ２は、それぞれ、櫛歯状に形成された複数の先端エッジを備えていてもよい。また、半導体層ＳＣにおいて、凸部ＰＪ１及びＰＪ２は、互いに同じ形状であってもよいし、互いに別の形状に形成されていてもよい。さらに、半導体層ＳＣは、中心を通る対称軸に対して対称に、凸部ＰＪ１及びＰＪ２を備えていてもよいし、非対称に備えていてもよい。また、図示していないが、半導体層ＳＣは、凸部を複数個備えていてもよい。以下で、平面視した場合に、半導体層ＳＣとゲート電極ＧＥとが重なる部分を重畳部と称する場合もある。
【００１１】
図２Ａは、図１に示す半導体装置１のＩＩＡ−ＩＩＡ線の断面図である。  
半導体装置１は、絶縁基板１０と、ゲート電極ＧＥと、絶縁層１１と、半導体層ＳＣと、ソース電極ＳＥと、ドレイン電極ＤＥと、絶縁層１２と、を備えている。
絶縁基板１０は、例えば、光透過性を有するガラス基板や樹脂基板で形成されている。ゲート電極ＧＥは、絶縁基板１０の上に位置しており、導電性の金属材料、又は合金材料等で形成されている。ゲート電極ＧＥは、図示しない走査線と電気的に接続されている。絶縁層１１は、絶縁基板１０の上に位置し、ゲート電極ＧＥを覆っている。一例では、絶縁層１１は、シリコン酸化物、又はシリコン窒化物で形成されている。
【００１２】
半導体層ＳＣは、絶縁基板１０の上方に位置し、図示した例では絶縁層１１の上に形成されている。半導体層ＳＣは、絶縁層１１を介してゲート電極ＧＥに対向している。半導体層ＳＣは、エッジＳＣｅよりも膜厚が厚く形成され、且つほぼ均一の膜厚で形成された平坦部ＳＣｆを備えている。半導体層ＳＣにおいて、平坦部ＳＣｆは、エッジＳＣｅよりも内側に位置している。図示した例では、半導体層ＳＣは、全周囲に亘ってエッジＳＣｅが絶縁層１１に向かって膜厚が薄くなる傾斜を有するテーパ形状に形成されている。半導体層ＳＣは、シリコン系半導体、又は金属酸化物系半導体等である。一例では、シリコン系半導体である場合、半導体層ＳＣは、アモルファスシリコン（ａ―Ｓｉ）で形成されている。また、一例では、金属酸化物系半導体である場合、半導体層ＳＣを形成する金属酸化物は、インジウム、ガリウム、亜鉛、及び錫のうち少なくとも１種類の金属を含んでいることが望ましい。なお、平坦部ＳＣｆは、均一の膜厚で形成されていなくともよい。
【００１３】
ソース電極ＳＥは、絶縁層１１上に位置し、その一部が半導体層ＳＣの上に位置している。同様に、ドレイン電極ＤＥは、ソース電極ＳＥから離間して、絶縁層１１上に位置し、その一部が半導体層ＳＣの上に位置している。ソース電極ＳＥ及びドレイン電極ＤＥは、それぞれ、導電性の金属材料又は合金材料等で形成されている。図示した例では、ソース電極ＳＥ及びドレイン電極ＤＥは、同一層に位置しているため、同じ材料で一括に形成することもできる。
【００１４】
絶縁層１２は、半導体層ＳＣ、ソース電極ＳＥ、及びドレイン電極ＤＥを覆い、図示した例では、絶縁層１１の上に位置している。一例では、絶縁層１２は、シリコン窒化物で形成されている。
図２Ｂは、図１に示す半導体装置１のＩＩＢ−ＩＩＢ線の断面図である。図２Ｂは、半導体層ＳＣの凸部ＰＪ１の断面を示している。  
図示した例では、半導体層ＳＣの凸部ＰＪ１の先端部ＤＥＰ１において、先端エッジＥＰ１１が、方向Ｚから方向Ｙへ向かって、すなわち、絶縁層１１に向かって膜厚が薄くなる傾斜を有するテーパ形状に形成されている。この先端エッジＥＰ１１は、ゲート電極ＧＥの外周の端部のエッジＧＥｅよりも外側に突出している。そのため、先端エッジＥＰ１１は、絶縁層１１を介して絶縁基板１０に対向している。すなわち、先端エッジＥＰ１１の下方では、絶縁層１１が、絶縁基板１０の上に直接位置している。一方、先端エッジＥＰ１１よりも内側の平坦部ＳＣｆは、絶縁層１１を介してゲート電極ＧＥに対向している。すなわち、平坦部ＳＣｆの下方では、ゲート電極ＧＥが、絶縁基板１０上に直接位置している。なお、半導体層ＳＣの凸部ＰＪ１の先端部ＤＥＰ１において、先端エッジＥＰ１１は、ゲート電極ＧＥのエッジＧＥｅよりも外側に、テーパ形状に形成された部分の全部が突出していても良いし、テーパ形状に形成された部分の一部が突出していても良い。また、凸部ＰＪ２にも凸部ＰＪ１と同様の構成が適用できる。
【００１５】
図２Ｃは、図１に示す半導体装置１のＩＩＣ−ＩＩＣ線の断面の模式図である。図２Ｃは、半導体層ＳＣのエッジＳＣｅに沿った半導体装置１の断面を模式的に示している。図２Ｃでは、説明の便宜上、ソース電極ＳＥ、ドレイン電極ＤＥ、ゲート電極ＧＥ、及びエッジＳＣｅの形状等を簡略化している。  
半導体装置１は、エッジＳＣｅの内のサイドエッジＥＰ１の断面において、半導体層ＳＣの下方にゲート電極ＧＥが位置している部分ＯＶＬと、半導体層ＳＣの下方にゲート電極ＧＥが位置していない部分ＮＯＶＬとを備えている。言い換えると、半導体装置１は、サイドエッジＥＰ１の断面において、絶縁基板１０の直接上にゲート電極ＧＥが位置する部分ＯＶＬと、絶縁基板１０の直接上に絶縁層１１が位置する部分ＮＯＶＬとを備えている。すなわち、半導体装置１は、サイドエッジＥＰ１がマルチゲート構造に形成されている。
【００１６】
本実施形態において、半導体装置１は、ゲート電極ＧＥに閾値電圧以上の電圧が印加されると、半導体層ＳＣの重畳部の抵抗値が低下し、ソース電極ＳＥ及びドレイン電極ＤＥの間の半導体層ＳＣにチャネルが形成される。このとき、半導体装置１は、半導体層ＳＣにおいて、大別すると、平坦部ＳＣｆに形成されるチャネル（以下、本体チャネルと称する）と、エッジＳＣｅ（サイドエッジＥＰ１及びＥＰ２）に形成されるチャネル（以下、サイドチャネルと称する）との２つのチャネルが形成される。本実施形態に係る半導体装置１は、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２でマルチゲート構造となっているために、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２の夫々に抵抗が低い部分の間に抵抗が高い部分が形成されている。そのため、半導体装置１は、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２において、サイドチャネルを流れる電流がそれぞれ抑制され、閾値電圧が大きくなる。これにより、薄膜トランジスタＴＲのドレイン電流―ゲート電圧曲線において、電流値が階段状に変化するハンプ特性が抑制される。なお、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２において、ゲート電極ＧＥに重ならない部分が長くなる程、抵抗が大きくなる。そのため、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２でゲート電極ＧＥに重ならない部分、例えば、先端エッジＥＰ１１及びＥＰ２１の長さを大きくすることで、薄膜トランジスタＴＲのドレイン電流―ゲート電圧曲線において、ハンプ特性がより抑制され得る。
【００１７】
図３Ａ、図３Ｂ、及び図３Ｃは、ドレイン電流―ゲート電圧曲線におけるハンプ特性の抑制方法を説明するための図である。図３Ａは、比較例の半導体装置１Ａの一例を示す平面図であり、図３Ｂは、比較例の半導体装置１Ｂの一例を示す平面図である。半導体装置１Ａ及び１Ｂにおいて、前述の半導体装置１と同等の部分には、同一の参照符号を付しその詳細な説明を省略し、半導体装置１と異なる部分を中心に詳細な説明をする。
【００１８】
図３Ａ及び図３Ｂに示した半導体装置１Ａ及び１Ｂは、それぞれ、薄膜トランジスタＴＲａ及びＴＲｂを備えるボトムゲート構造のＴＦＴである。半導体装置１Ａ及び１Ｂは、それぞれ、半導体層ＳＣａ及びＳＣｂと、ゲート電極ＧＥａ及びＧＥｂとを備えている。半導体層ＳＣａ及びＳＣｂは、それぞれ、ゲート電極ＧＥａ及びＧＥｂと重ならない部分を備えていない点が前述の半導体層ＳＣと相違する。
【００１９】
半導体層ＳＣａにおいて、ソース電極ＳＥに直接接続しているエッジＳＣａｅをそれぞれ接触部Ｓａ１及びＳａ２と称し、ドレイン電極ＤＥに直接接触しているエッジＳＣａｅをそれぞれ接触部Ｄａ１及びＤｂ２と称する。同様に、半導体層ＳＣｂにおいて、ソース電極ＳＥに直接接続しているエッジＳＣｂｅをそれぞれ接触部Ｓｂ１及びＳｂ２と称し、ドレイン電極ＤＥに直接接触しているエッジＳＣｂｅをそれぞれ接触部Ｄｂ１及びＤｂ２と称する。
【００２０】
半導体層ＳＣａにおいて、接触部Ｓａ１及びＤａ１の間のサイドエッジＥＰａ１と、接触部Ｓａ２及びＤａ２の間のサイドエッジＥＰａ２とにそれぞれ形成されたサイドチャネルをドレイン電流のサイド成分（寄生電流）ＩＤａｅが流れ、ソース電極ＳＥ及びドレイン電極ＤＥの間の平坦部ＳＣａｆに形成された本体チャネルをドレイン電流の本体成分ＩＤａｆが流れている。同様に、半導体層ＳＣｂにおいて、接触部Ｓｂ１及びＤｂ１の間のサイドエッジＥＰｂ１と、接触部Ｓｂ２及びＤｂ２の間のサイドエッジＥＰｂ２とにそれぞれ形成されたサイドチャネルをドレイン電流のサイド成分ＩＤｂｅが流れ、ソース電極ＳＥ及びドレイン電極ＤＥの間の平坦部ＳＣｂｆに形成された本体チャネルをドレイン電流の本体成分ＩＤｂｆが流れている。
【００２１】
図示した例では、半導体装置１Ａ及び１Ｂにおいて、半導体層ＳＣａ及びＳＣｂのソース電極ＳＥ及びドレイン電極ＤＥの間の距離ＬＮは、同一である。また、平面視した場合、半導体層ＳＣａ及びＳＣｂの方向Ｘに従う横の長さも、同一である。ゲート電極ＧＥｂの方向Ｙに従う縦の長さは、ゲート電極ＧＥａの縦の長さよりも長く形成されている。同様に、半導体層ＳＣｂの縦の長さＷ２は、半導体層ＳＣａの縦の長さＷ１よりも長く形成されている。そのため、半導体層ＳＣｂの平坦部ＳＣｂｆの面積は、半導体層ＳＣａの平坦部ＳＣａｆの面積よりも大きくなる。すなわち、半導体層ＳＣｂの本体チャネルの幅は、半導体層ＳＣａの本体チャネルの幅よりも大きくなる。また、半導体層ＳＣｂのサイドエッジＥＰｂ１及びＥＰｂ２の長さは、それぞれ、半導体層ＳＣａのサイドエッジＥＰａ１及びＥＰａ２の長さよりも長くなる。すなわち、半導体層ＳＣｂのサイドエッジＥＰｂ１及びＥＰｂ２の抵抗値が、それぞれ、半導体層ＳＣａのサイドエッジＥＰａ１及びＥＰｂ２の抵抗値よりも大きくなる。
【００２２】
図３Ｃは、図３Ａ及び図３Ｂに示した薄膜トランジスタＴＲａ及びＴＲｂのドレイン電流ＩＤとゲート電圧ＶＧとの特性の一例を示す模式図である。  
図３Ｃには、ゲート電圧に対する、薄膜トランジスタＴＲａのドレイン電流ＩＤａと、薄膜トランジスタＴＲｂのドレイン電流ＩＤｂと、サイド成分を含まない、すなわち、ハンプ特性が生じない理想的なドレイン電流ＩＤｉとが示されている。図３Ｃにおいて、サイドエッジＥＰａ１及びＥＰａ２でのゲート電圧の閾値電圧は同一とし、サイドエッジＥＰｂ１及びＥＰｂ２でのゲート電圧の閾値電圧は同一とする。
【００２３】
ドレイン電流ＩＤａは、ゲート電圧がサイドエッジＥＰａ１及びＥＰａ２の閾値電圧よりも低い領域では、サイド成分ＩＤａｅのみから成る。同様に、ドレイン電流ＩＤｂは、ゲート電圧がサイドエッジＥＰｂ１及びＥＰｂ２の閾値電圧よりも低い領域では、サイド成分ＩＤｂｅのみから成る。一方、ドレイン電流ＩＤａは、それぞれ、ゲート電圧がサイドエッジＥＰａ１及びＥＰａ２の閾値電圧よりも高い領域では、サイド成分ＩＤａｅと本体成分ＩＤａｆから成る。同様に、ドレイン電流ＩＤｂは、それぞれ、ゲート電圧がサイドエッジＥＰｂ１及びＥＰｂ２の閾値電圧よりも高い領域では、サイド成分ＩＤｂｅと本体成分ＩＤｂｆから成る。図示した例では、ドレイン電流―ゲート電圧曲線において、薄膜トランジスタＴＲｂは、薄膜トランジスタＴＲａよりもハンプ特性が抑制されている。これにより、ハンプ特性は、薄膜トランジスタのエッジの条件を変更することにより抑制可能なことが確認された。したがって、本実施形態の半導体装置１のように、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２で抵抗を大きくすることで、ハンプ特性が抑制される。なお、本実施形態の半導体装置１において、半導体層ＳＣのチャネル幅を広げることで、ハンプ特性をより抑制することが可能となり得る。
【００２４】
以上のように、本実施形態によれば、平面視した場合に、半導体装置１は、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２において、ゲート電極ＧＥに重ならない部分を備えている。このように、半導体装置１は、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２でマルチゲート構造に形成されることで、サイドエッジＥＰ１及びＥＰ２をそれぞれ部分的に高抵抗化できる。そのため、半導体装置１は、半導体層ＳＣのサイドエッジＥＰ１及びＥＰ２に流れるドレイン電流のサイド成分を平坦部ＳＣｆに流れるドレイン電流の本体成分に埋没させることにより、ハンプ特性を抑制することができる。したがって、本実施形態により、信頼性の低下を抑制可能な半導体装置１を実現することができる。なお、半導体装置１は、サイドエッジＥＰ１及びＥＰ２をそれぞれ部分的に高抵抗化するとしたが、サイドエッジＥＰ１及びＥＰ２の内のいずれか一方をマルチゲート化、すなわち、高抵抗化する構成であってもよい。
【００２５】
次に、他の実施形態に係る半導体装置について説明する。以下に説明する他の実施形態において、前述した第１実施形態と同一の部分には、同一の参照符号を付しその詳細な説明を省略し、第１実施形態と異なる部分を中心に詳細に説明する。
図４は、第２実施形態に係る半導体装置１の一例を示す平面図である。図４には、説明の便宜上、半導体装置１の要部のみを示しており、断面図は第１実施形態の図２Ａとほぼ同等に表されるため割愛する。  
第２実施形態の半導体装置１は、エッジＳＣｅをマルチゲート構造化するために、ゲート電極ＧＥの形状を変形させている点で第１実施形態と相違している。図４に示した半導体装置１では、平面視した場合に、半導体層ＳＣの接触部Ｓ１及びＤ１の間のエッジＥＰ３（以下、サイドエッジＥＰ３と称する）は、ソース電極ＳＥ及びドレイン電極ＤＥに重なっていない。同様に、平面視した場合に、接触部Ｓ２及びＤ２の間のエッジＥＰ４（以下、サイドエッジＥＰ４と称する）も、ソース電極ＳＥ及びドレイン電極ＤＥに重なっていない。
【００２６】
平面視した場合に、ゲート電極ＧＥは、半導体層ＳＣのサイドエッジＥＰ３及びＥＰ４の夫々に重ならない部分を備えている。図示した例では、平面視した場合に、ゲート電極ＧＥは、矩形形状で示される部分ＧＥｓにおいて、ソース電極ＳＥ及びドレイン電極ＤＥに重ならない辺Ｌ４１及びＬ４２に対して、内側にそれぞれ窪んでいる凹部（又は、切り欠き）ＣＰ１及びＣＰ２を備えている。一例として、平面視した場合に、凹部ＣＰ１及びＣＰ２は、それぞれ、辺Ｌ４１及びＬ４２から最も内側に窪んでいる先端部ＤＥＰ３及びＤＥＰ４の最先端部に向かって先細る傾斜を有するテーパ形状に形成されている。平面視した場合、凹部ＣＰ１及びＣＰ２は、それぞれ、先端部ＤＥＰ３及びＤＥＰ４の最先端部がサイドエッジＥＰ３及びＥＰ４よりも内側に位置している。先端部ＤＥＰ３及びＤＥＰ４は、それぞれ、凹部ＣＰ１及びＣＰにおいて、内側に切削されたゲート電極ＧＥの所定の範囲の切り欠き部分である。一例として、平面視した場合、凹部ＣＰ１において、先端部ＤＥＰ３は、横方向の幅がサイドエッジＥＰ３の一部のエッジＥＰ３１の範囲で、最先端部がサイドエッジＥＰ３よりも内側に位置している。同様に、平面視した場合、凹部ＣＰ２において、先端部ＤＥＰ４は、横方向の幅がサイドエッジＥＰ４の一部のエッジＥＰ４１の範囲で、最先端部がサイドエッジＥＰ４よりも内側に位置している。凹部ＣＰ１及びＣＰ２には、同様の構成が適用できる。本実施形態の半導体装置１のゲート電極ＧＥの凹部の断面は、第１実施形態の図２Ｂとほぼ同等に表され、半導体層ＳＣのエッジＳＣｅに沿った半導体装置１の断面の模式図は、第１実施形態の図２Ｃとほぼ同等に表せるので割愛する。なお、平面視した場合に、凹部ＣＰ1及びＣＰ２は、それぞれ、辺Ｌ４１及びＬ４２から内側の最先端部に向かって広がる傾斜を有するテーパ形状に形成されていてもよいし、曲線を有する形状に形成されていてもよいし、矩形状に形成されていてもよい。また、平面視した場合に、先端部ＤＥＰ３及びＤＥＰ４のみが、それぞれサイドエッジＥＰ３及びＥＰ４よりも内側に位置するように記載したが、凹部ＣＰ１及びＣＰ２は、それぞれ、全体がサイドエッジＥＰ３及びＥＰ４よりも内側に位置していてもよい。凹部ＣＰ１及びＣＰ２は、それぞれ、櫛歯状に形成された複数の先端部を備えていてもよい。また、ゲート電極ＧＥにおいて、凹部ＣＰ１及びＣＰ２は、互いに同じ形状にあってもよいし、互いに別の形状に形成されていてもよい。さらに、ゲート電極ＧＥは、中心と通る対称軸に対して対称に、凹部ＣＰ１及びＣＰ２が形成されていてもよいし、非対称に形成されていてもよい。また、図示していないが、ゲート電極ＧＥは、凹部を複数個備えていてもよい。なお、半導体装置１は、本実施形態の凹部を備えるゲート電極ＧＥと、第１実施形態の凸部を半導体層ＳＣとの両方を備えていてもよい。  
このような第２実施形態においても、第１実施形態と同様の効果が得られる。
【００２７】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２８】
１…半導体装置、１０…絶縁基板、ＧＥ…ゲート電極、ＳＣ…半導体層、ＳＥ…ソース電極、ＴＲ…薄膜トランジスタ。
【図１】
2017228608.tif 000003
【図２Ａ】
2017228608.tif 000004
【図２Ｂ】
2017228608.tif 000005
【図２Ｃ】
2017228608.tif 000006
【図３Ａ】
2017228608.tif 000007
【図３Ｂ】
2017228608.tif 000008
【図３Ｃ】
2017228608.tif 000009
【図４】
2017228608.tif 000010