(57)【要約】【課題】  消去動作時の電力消費を抑制することができる半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリは、メモリセルが形成された複数のウエル２１０Ｌ、２１０Ｒと、選択されたウエルに消去電圧を印加してメモリセルのデータの消去を行う消去手段と、複数のウエル間の選択的な結合を行う結合手段２００とを有する。消去手段は、一方のウエルと他方のウエルの消去を行う場合、一方のウエルに消去電圧を印加し、結合手段２００により一方のウエルと他方のウエルとを電気的に結合した後、他方のウエルに消去電圧を印加する。【選択図】  図４
2017147011.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが形成されたウエルを複数含むフラッシュメモリの消去方法であって、
一方のウエルに消去電圧を印加するステップと、
前記一方のウエルと他方のウエルとを電気的に結合し、前記一方のウエルの消去電圧を前記他方のウエルに放電させるステップと、
前記他方のウエルに消去電圧を印加するステップと、
を有する消去方法。
【請求項２】
前記一方のウエルに形成されたメモリセルと前記他方のウエルに形成されたメモリセルついて同時に消去ベリファイをするステップを含む、請求項１に記載の消去方法。
【請求項３】
前記一方のウエルに消去電圧を印加している間に、前記他方のウエルについて消去ベリファイを行うステップを含む、請求項１に記載の消去方法。
【請求項４】
前記他方のウエルに消去電圧を印加している間に、前記一方のウエルの消去ベリファイを行うステップを含む、請求項１または３に記載の消去方法。
【請求項５】
いずれかのウエルの消去ベリファイが合格したとき、合格したウエルを不合格のウエルから電気的に非結合にし、不合格のウエルに消去電圧を印加するステップを含む、請求項２ないし４いずれか１つに記載の消去方法。
【請求項６】
消去電圧が放電されたウエルの電圧を検出するステップを含み、
前記検出された電圧に基づき当該ウエルに消去電圧を供給するための電圧供給源を選択する、請求項１ないし５いずれか１つに記載の消去方法。
【請求項７】
前記一方のウエルに形成されたメモリセルと、前記他方のウエルに形成されたメモリセルとは、共通のワード線によって接続される、請求項１ないし６いずれか１つに記載の消去方法。
【請求項８】
メモリセルが形成された複数のウエルと、
選択されたウエルに消去電圧を印加してメモリセルのデータの消去を行う消去手段と、
複数のウエル間の選択的な結合を行う結合手段とを有し、
前記消去手段は、一方のウエルと他方のウエルの消去を行う場合、前記一方のウエルに消去電圧を印加し、前記結合手段により前記一方のウエルと前記他方のウエルとを電気的に結合した後、前記他方のウエルに消去電圧を印加する、半導体記憶装置。
【請求項９】
前記結合手段は、前記一方のウエルと前記他方のウエルとの間に接続された少なくとも１つのトランジスタを含み、前記消去手段は、一方のウエルに消去電圧を印加した後、前記トランジスタを一定期間オンさせ、前記一方のトランジスタの消去電圧を前記他方のウエルに放電にさせる、請求項８に記載の半導体記憶装置。
【請求項１０】
フラッシュメモリはさらに、ウエルの電圧を検出する検出手段と、
ウエルに消去電圧を供給する電圧供給手段とを含み、
前記消去手段は、前記検出手段により検出されたウエルの電圧に基づき前記電圧供給手段によって供給される電圧を制御する、請求項８または９に記載の半導体記憶装置。
【請求項１１】
前記電圧供給手段は、複数の電圧供給源に接続された複数のトランジスタを含み、前記消去手段は、前記複数のトランジスタのいずれか１つを選択する、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記消去手段は、前記他方のウエルに消去電圧を印加している間に、前記一方のウエルの消去ベリファイを行う、請求項８ないし１１いずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＮＡＮＤ型またはＮＯＲ型のフラッシュメモリの消去に関する。
【背景技術】
【０００２】
フラッシュメモリのプログラムでは、フローティングゲートに電子を蓄積させ、メモリセルのしきい値電圧を正方向にシフトさせ、他方、消去では、フローティングゲートから電子を放出させ、メモリセルのしきい値電圧を負方向にシフトさせる。ＮＡＮＤ型フラッシュメモリの典型的な消去方法は、選択ブロックのワード線に０Ｖを印加し、非選択ブロックのワード線をフローティングにし、ウエルに消去電圧を印加することで、選択ブロック内のメモリセルのデータを一括消去する。消去ベリファイは、選択ブロックの全ビット線または全てのＮＡＮＤストリングが合格するか否かを判定し、不合格のビット線があれば、さらに消去電圧が印加される（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５６５９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のフラッシュメモリにおいて、ワード線選択回路を挟むようにメモリプレーンが形成されている場合、各メモリプレーンのメモリセルを同時に消去している。すなわち、ワード線選択回路によって選択ブロックのワード線を０Ｖにし、各メモリプレーンのウエルに消去電圧を印加することで、それぞれのメモリプレーンの選択ブロックを同時に消去している。しかし、集積度の向上に伴い、ブロック数やメモリセルの数が増加すると、１つのウエルの容量が大きくなり、ウエルを急速に充電するには比較的大きな駆動能力が要求され、その結果、回路占有面積が大きくなってしまう。他方、駆動能力を制限すると、ウエルを充電する時間が長くなってしまう。また、通常の消去では、消去と消去ベリファイとが繰り返されるため、ウエルに充電された消去電圧がＧＮＤに放電され、その後、再びウエルに消去電圧が充電されることが繰り返されるため、消費動作時の電力消費が大きいという課題もある。
【０００５】
本発明は、上記従来の課題を解決し、消去動作時の電力消費を抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るメモリセルが形成されたウエルを複数含むフラッシュメモリの消去方法は、一方のウエルに消去電圧を印加するステップと、前記一方のウエルと他方のウエルとを電気的に結合し、前記一方のウエルの消去電圧を前記他方のウエルに放電させるステップと、前記他方のウエルに消去電圧を印加するステップとを有する。
【０００７】
好ましくは前記一方のウエルに形成されたメモリセルと前記他方のウエルに形成されたメモリセルついて同時に消去ベリファイをするステップを含む。好ましくは前記一方のウエルに消去電圧を印加している間に、前記他方のウエルについて消去ベリファイを行うステップを含む。好ましくは前記他方のウエルに消去電圧を印加している間に、前記一方のウエルの消去ベリファイを行うステップを含む。好ましくはいずれかのウエルの消去ベリファイが合格したとき、合格したウエルを不合格のウエルから電気的に非結合にし、不合格のウエルに消去電圧を印加するステップを含む。好ましくは消去電圧が放電されたウエルの電圧を検出するステップを含み、前記検出された電圧に基づき当該ウエルに消去電圧を供給するための電圧供給源を選択する。好ましくは前記一方のウエルに形成されたメモリセルと、前記他方のウエルに形成されたメモリセルとは、共通のワード線によって接続される。
【０００８】
本発明に係る半導体記憶装置は、メモリセルが形成された複数のウエルと、選択されたウエルに消去電圧を印加してメモリセルのデータの消去を行う消去手段と、複数のウエル間の選択的な結合を行う結合手段とを有し、前記消去手段は、一方のウエルと他方のウエルの消去を行う場合、前記一方のウエルに消去電圧を印加し、前記結合手段により前記一方のウエルと前記他方のウエルとを電気的に結合した後、前記他方のウエルに消去電圧を印加する。
【０００９】
好ましくは前記結合手段は、前記一方のウエルと前記他方のウエルとの間に接続された少なくとも１つのトランジスタを含み、前記消去手段は、一方のウエルに消去電圧を印加した後、前記トランジスタを一定期間オンさせ、前記一方のトランジスタの消去電圧を前記他方のウエルに放電にさせる。好ましくはフラッシュメモリはさらに、ウエルの電圧を検出する検出手段と、ウエルに消去電圧を供給する電圧供給手段とを含み、前記消去手段は、前記検出手段により検出されたウエルの電圧に基づき前記電圧供給手段によって供給される電圧を制御する。好ましくは前記電圧供給手段は、複数の電圧供給源に接続された複数のトランジスタを含み、前記消去手段は、前記複数のトランジスタのいずれか１つを選択する。
【発明の効果】
【００１０】
本発明によれば、一方のウエルに印加された消去電圧を他方のウエルに放電させることで、消去電圧をウエル間で共有するようにしたので、消去時の消去電圧の消費を抑制することができる。さらに一方のウエルで消去を行う間に他方のウエルで消去ベリファイを行うことで、消去に要する時間の短縮を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体の概略構成を示す図である。
【図２】ＮＡＮＤストリングの構成例を示す回路図である。
【図３】フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示すテーブルである。
【図４】本発明の実施例に係るフラッシュメモリの複数のウエル間の電荷共有を行うための回路構成を示す図である。
【図５】本発明の第１の実施例に係るフラッシュメモリの消去動作を説明するフローチャートである。
【図６】図６（Ａ）は、ウエル間の電荷共有をするときの消去電圧の波形を示し、図６（Ｂ）は、ウエル間の電荷共有をしないときの消去電圧の波形を示す。
【図７】本発明の第２の実施例に係るフラッシュメモリの消去動作を説明する図である。
【図８】本発明の第２の実施例に係るフラッシュメモリの消去動作を説明するフローチャートである。
【図９】本発明の第３の実施例に係るフラッシュメモリのウエル間の電荷共有を行うための回路構成を示す図である。
【図１０】本発明の第３の実施例に係る電圧回路の制御内容を示すテーブルである。
【図１１】本発明の変形例に係るフラッシュメモリの構成を示す図である。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
【実施例】
【００１３】
本発明の実施例に係るＮＡＮＤ型フラッシュメモリの典型的な構成を図１に示す。但し、ここに示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０との間でデータの送受を行うデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータや外部からの制御信号を受け取り、各部を制御するコントローラ１５０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内のデータの選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
【００１４】
メモリアレイ１１０は、ワード線選択回路１６０の両側に、例えば、２つのメモリプレーン１１０Ｌ、１１０Ｒを含む。１つのメモリプレーンは、１つのウエル内に複数のブロックを含む。１つのウエルは、例えば、Ｎ型のシリコン基板またはウエル内に形成されたＰ型のウエルである。１つのメモリプレーンには、列方向にｍ個のメモリブロックBLK(1)、BLK(1)、・・・、BLK(m)が形成される。
【００１５】
１つのメモリブロックには、例えば、図２に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが複数形成され、１つのメモリブロック内にｎ個のストリングＮＵが行方向に配置されている。ＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタTSのソースは、共通ソース線SLに接続される。
【００１６】
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘまたは変換されたアドレスに基づき選択ゲート線SGS、SGD、ワード線WLを選択的にＨレベルに駆動し、左右のメモリプレーン１１０Ｌ、１１０Ｒのブロックおよびページを選択する。図２は、典型的なセルユニットの構成を示しているが、セルユニットは、ＮＡＮＤストリング内に１つまたは複数のダミーセルを包含するものであってもよいし、ＮＡＮＤストリングは、基板上に３次元に構成されるものであってもよい。
【００１７】
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。但し、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
【００１８】
図３は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。消去動作では、Ｐウエル内の選択されたブロックのワード線に０Ｖを印加し、非選択のブロックのワード線をフローティング状態にし、Ｐウエルに、例えば２１Ｖの高電圧を印加することで、選択ブロックのメモリセルのフローティングゲートの電子がウエルに引き抜かれ、データの消去が可能になる。
【００１９】
本実施例のフラッシュメモリ１００は、メモリプレーンを構成するウエル間の電荷を共有するための回路を備える。図４は、本実施例のウエル間の電荷を共有するための回路の一例である。メモリプレーン１１０Ｌを構成するＰ型のウエル２１０Ｌとメモリプレーン１１０Ｒを構成するＰ型のウエル２１０Ｒとの電気的な結合を可能にするための結合手段２００が設けられる。結合手段２００は、後述するように、メモリプレーン１１０Ｌ、１１０Ｒの選択ブロックの消去を行うとき、一方のウエルに蓄積された消去電圧を、次に消去電圧を印加すべき他方のウエルに放電させ、両ウエル間で消去電圧の共有を図る。結合手段２００は、例えば、少なくとも１つのＮＭＯＳトランジスタＱ１を含み、トランジスタＱのゲートには、コントローラ１５０からの制御信号Ｓ１が供給され、制御信号Ｓ１がＨレベルに駆動されたとき、２つのウエル２１０Ｌと２１０Ｒとが電気的に結合される。
【００２０】
ウエル２１０Ｌには、ウエルに所望の電圧を印加したり、あるいはウエルの電圧を放電させるための電圧回路２２０Ｌが接続される。電圧回路２２０Ｌは、例えば、複数のＮ型のトランジスタＱ２、Ｑ３、Ｑ４、Ｑ５を含み、トランジスタＱ２、Ｑ３、Ｑ４、Ｑ５のゲートには、コントローラ１５０からの制御信号Ｓ２、Ｓ３、Ｓ４、Ｓ５がそれぞれ供給される。トランジスタＱ２は、ＧＮＤに接続され、トランジスタＱ２がオンしたとき、ウエル２１０Ｌに蓄積された電荷をＧＮＤに放電させる。トランジスタＱ３は、Ｖｃｃ電圧（例えば、３．３Ｖ）に接続され、トランジスタＱ３がオンしたとき、ウエル２１０ＬにはＶｃｃ電圧が供給される。トランジスタＱ４は、ＶＰＡＳＳ（例えば、１０Ｖ）に接続され、トランジスタＱ４がオンしたとき、ウエル２１０ＬにはＶＰＡＳＳ電圧が供給される。トランジスタＱ５は、ＷＷＷ電圧（消去用の高電圧）に接続され、トランジスタＱ５がオンしたとき、ウエル２１０にはＷＷＷ電圧が供給される。ＷＷＷ電圧は、例えば、チャージポンプ回路等によって生成される。また、ウエル２１０Ｒにも、電圧回路２２０Ｌと同様の構成を有する電圧回路２２０Ｒが接続される。
【００２１】
次に、本発明の第１の実施例による消去動作について図５のフローを参照して説明する。コントローラ１５０は、外部のコントローラから送信された消去コマンドを受け取ると、これに応答して消去シーケンスを開始する。ここでは、左右のメモリプレーン１１０Ｌ、１１０Ｒの選択ブロックを消去するものとする。
【００２２】
コントローラ１５０の制御によりワード線選択回路１６０は、選択ブロックのワード線に０Ｖを印加し、非選択ブロックのワード線をフローティングにする。また、一方のメモリプレーンのＰウエル（例えば、ウエル２１０Ｌとする）には、電圧回路２２０Ｌによって消去電圧が印加される（Ｓ１００）。このとき、トランジスタＱ１はオフされ、ウエル２１０Ｌは、ウエル２１０Ｒから電気的に絶縁されている。図６（Ａ）に、ウエル２１０Ｌへ消去電圧が印加されたときの波形を示す。時刻ｔ１でトランジスタＱ３がオンされ、Ｖｃｃ電圧がウエル２１０Ｌに供給され、時刻ｔ２でトランジスタＱ４がオンされ、ＶＰＡＳＳ電圧が供給され、時刻ｔ３でトランジスタＱ５がオンされ、消去用の高電圧ＷＷＷが供給される。時刻ｔ３〜ｔ４の間に、メモリプレーン１１０Ｌの選択ブロックの消去が行われる。
【００２３】
次に、時刻ｔ４〜ｔ５の期間、トランジスタＱ１がオンされ、一方のＰウエル２１０Ｌと他方のＰウエル２１０Ｒとが電気的に結合される（Ｓ１１０）。これにより、Ｐウエル２１０Ｌに充電されている電荷がＰウエル２１０Ｒに放電され、２つのウエル２１０Ｌ、２１０Ｒによって消去電圧が共有され、ウエル２１０Ｌ、２１０Ｒの電圧ＶＬがほぼ等しくなる（Ｓ１２０）。例えば、高電圧ＷＷＷが約２０Ｖであるとき、電荷損失がゼロであれば、各ウエル２１０Ｌ、２１０Ｒの電圧ＶＬは約１０Ｖである。
【００２４】
次に、時刻ｔ５において、トランジスタＱ１がオフされ、２つのウエル２１０Ｌ、２１０Ｒが電気的に絶縁される（Ｓ１３０）。また、トランジスタＱ１がオフされるや否や、電圧回路２２０ＬのトランジスタＱ２がオンし、ウエル２１０Ｌの電荷がＧＮＤに放電され、時刻ｔ６でウエル２１０Ｌの電圧が０Ｖになる。一方、ウエル２１０Ｒには、電圧回路２２０Ｒによって消去電圧が印加される（Ｓ１４０）。ウエル２１０Ｒは、電荷共有により電圧ＶＬに昇圧されているため、好ましくは電圧回路２２０Ｒは、電圧ＶＬよりも大きな電圧が供給されるようにトランジスタＱ８またはＱ９をオンさせる。これにより、時刻ｔ５〜ｔ７の間に、メモリプレーン１１０Ｒの選択ブロックの消去が行われる。
【００２５】
次に、メモリプレーン１１０Ｌ、１１０Ｒの選択ブロックの消去ベリファイが行われる（Ｓ１５０）。消去ベリファイでは、共通ソース線から各ＮＡＮＤストリングにプリチャージ電圧を印加し、選択ブロックの全ワードにベリファイ電圧を印加する、いわゆるリバース読出しが行われる。ページバッファ／センス回路１７０は、リバース読出しの結果をセンスノードに保持し、ページバッファ／センス回路１７０の全ビット線（ＮＡＮＤストリング）がＨレベルであれば合格、いずれか１つのビット線にＬレベルがあれば不合格と判定される。
【００２６】
コントローラ１５０は、消去ベリファイの結果に基づき、いずれか一方のメモリプレーンの消去が不合格である場合には、当該不合格であるメモリプレーンについて消去が行われる。例えば、メモリプレーン１１０Ｌの選択ブロックの消去が不合格であるとき、Ｐウエル２１０Ｌにのみ消去電圧を印加し、消去ベリファイが合格するまでこの消去が繰り返される。このとき、トランジスタＱ１はオフであり、ウエル間の電荷の共有は行われない。２つのメモリプレーンの選択ブロックの消去ベリファイが合格したとき（Ｓ１７０）、消去動作が終了される。
【００２７】
図６（Ｂ）は、電荷を共有しないときのウエル２１０Ｌ、２１０Ｒの消去電圧の波形を示している。電荷を共有しない場合には、それぞれのウエル２１０Ｌ、２１０Ｒに対して電圧回路２２０Ｌ、２２０Ｒから消去電圧が同時に印加され、時刻ｔ３〜ｔ４において選択ブロックの消去が行われ、その後、ウエル２１０Ｌ、２１０ＲがＧＮＤに放電され、時刻ｔ６でウエルの電圧が０Ｖになった後に、２つのメモリプレーンの消去ベリファイが同時に行われる。
【００２８】
電荷を共有しない場合、各ウエル２１０Ｌ、２１０Ｒには、０ＶまたはＧＮＤレベルの状態から消去電圧が印加されるため、電圧回路２２０Ｌ、２２０Ｒには常に大きな駆動能力が要求される。さらにウエルに印加された消去電圧は、その後、ＧＮＤに放電され、再び消去電圧が供給されるサイクルとなるため、電力消費が大きくなる。これに対し、本実施例のようにウエル間で電荷を共有する場合には、ウエルに印加された消去電圧が、次に消去されるべきウエルに放電され、そこから高電圧ＷＷＷに昇圧されるため、消費電圧が完全にＧＮＤに放電するずに再利用され、電力消費が抑制される。また、本実施例の消去方法は、２つのメモリプレーンの消去を同時に行うのではなく、一方のメモリプレーンの消去を行った後、他方のメモリプレーンの消去を行うため、消去に要する全体の時間が長くなるが、一般に、消去に要求される時間は比較的長いため（例えば、１ｍ秒以内）、本実施例のように２つのメモリプレーンの選択ブロックの消去を同時に行わない場合であっても、要求される時間内に消去を完了することができ、特に問題は生じない。なお、電荷を共有したウエルは、電圧ＶＬから高電圧ＷＷＷに昇圧されるため、０Ｖからの昇圧に比べれば、昇圧時間が短縮される。
【００２９】
次に、本発明の第２の実施例について説明する。第１の実施例は、２つのメモリプレーンの選択ブロックの消去を行った後に、２つのメモリプレーンの消去ベリファイを同時に行うものであるが、第２の実施例では、一方のメモリプレーンの消去を行う間に、他方のメモリプレーンの消去ベリファイを行い、他方のメモリプレーンの消去を行う間に、一方のメモリプレーンの消去ベリファイを行う。図７は、第２の実施例の消去方法の概要を示す。例えば、ある時間期間ＴＰ１において、メモリプレーン１１０Ｌの消去が実施され、その間にメモリプレーン１１０Ｒの消去ベリファイが実施され、次の時間期間ＴＰ２において、メモリプレーン１１０Ｌの消去ベリファイが実施され、その間にメモリプレーン１１０Ｒの消去が実施される。仮に、時間期間ＴＰ２においてメモリプレーン１１０Ｌの消去ベリファイが合格したならば、時間期間ＴＰ３以降では、メモリプレーン１１０Ｒの消去／消去ベリファイが繰り返される。
【００３０】
図８に、第２の実施例の消去動作のフローを示す。先ず、一方のウエル（例えば、Ｐウエル２１０Ｌ）に消去電圧が印加され（Ｓ２００）、メモリプレーン１１０Ｌの選択ブロックの消去が行われる。次に、トランジスタＱ１が一定期間オンされ、第１の実施例のときと同様に、ウエル２１０Ｌ、２１０Ｒ間で消去電圧が共有される（Ｓ２１０）。
【００３１】
次に、Ｐウエル２１０Ｌは、電圧回路２２０ＬのトランジスタＱ２によりＧＮＤに放電され、Ｐウエル２１０Ｒには、電圧回路２２０ＲのトランジスタＱ７ないしＱ９により高電圧ＷＷＷに昇圧される。このとき、ワード線選択回路１６０により選択ブロックの全ワード線に０Ｖが印加され、メモリプレーン１１０Ｌの選択ブロックが消去ベリファイされ、メモリプレーン１１０Ｒの選択ブロックが消去される（Ｓ２２０）。
【００３２】
コントローラ１５０は、メモリプレーン１１０Ｌの消去ベリファイが合格したか否かを判定し（Ｓ２３０）、もし、合格である場合には、メモリプレーン１１０Ｌの消去を終了する（Ｓ２４０）。メモリプレーン１１０Ｌの消去ベリファイが不合格である場合には、再び、ウエル間で消去電圧が共有され（Ｓ２５０）、今度は、Ｐウエル２１０ＲがＧＮＤに放電され、Ｐウエル２１０Ｌに高電圧ＷＷＷが印加され、メモリプレーン１１０Ｒの選択ブロックが消去ベリファイされ、メモリプレーン１１０Ｌの選択ブロックが消去される。コントローラ１５０は、メモリプレーン１１０Ｒの消去ベリファイが合格したか否かを判定し（Ｓ２７０）、もし、合格である場合には、メモリプレーン１１０Ｒの消去を終了する（Ｓ２８０）。
【００３３】
このように第２の実施例によれば、一方のメモリプレーンの消去動作中に、他方のメモリプレーンの消去ベリファイを行うようにしたので、消去動作に要する全体の時間を第１の実施例のときよりも短縮させることができる。
【００３４】
次に、本発明の第３の実施例について説明する。図９は、第３の実施例により電荷を共有するときの回路構成を示す図であり、図４と同一のものについては同一参照番号を付してある。第３の実施例は、ウエル２１０Ｌ、２１０Ｒの電圧を検出する電圧検出回路３００を備える。電圧検出回路３００は、一方のウエルに充電された電荷を他方のウエルに放電させたとき、他方のウエルの電圧を検出し、検出された電圧に基づき電圧回路２２０Ｌ／２２０Ｒを制御する。例えば、ウエル２１０Ｌに充電された電荷がウエル２１０Ｒに放電されたとき、電圧検出回路３００は、ウエル２１０Ｒの電圧ＶＷを検出し、その検出された電圧ＶＷに基づき電圧回路２２０ＲのトランジスタＱ７、Ｑ８、Ｑ９の動作を制御する。
【００３５】
図１０に、電圧回路２２０Ｌ／２２０Ｒの具体的な制御内容を示す。例えば、図６（Ａ）に示すウエル２１０Ｒを例にすると、時刻ｔ５において、ウエル間で電荷を共有するとき、電圧検出回路３００は、ウエル２１０Ｒの電圧ＶＷ（＝ＶＬ）を検出する。電圧検出回路３００は、検出された電圧ＶＷに基づき電圧回路２２０Ｒにおいて動作させるべき最初のトランジスタを選択する。すなわち、検出電圧ＶＷが０Ｖよりも大きく、Ｖｃｃ電圧よりも小さければ、トランジスタＱ７をオンさせ、検出電圧ＶＷがＶｃｃ電圧以上であれば、トランジスタＱ８をオンさせ、検出電圧ＶＷがＶＰＡＳＳ電圧以上であれば、トランジスタＱ９をオンさせる。その後、ウエル２１０Ｒの電圧を監視し、監視された電圧に基づき昇圧させるべきトランジスタを順次選択し、最終的に高電圧ＷＷＷを印加する。
【００３６】
このように第３の実施例によれば、電荷を共有したときのウエルに、電圧回路２２０Ｌ／２２０Ｒの最適なトランジスタを選択して電圧を供給するようにしたので、ウエルを高電圧ＷＷＷに昇圧する時間を短縮させ、かつ共有された電荷の無駄を抑制することができる。仮に、電荷を共有したときのウエルの電圧ＶＬよりも低い電圧を供給するトランジスタが選択されたならば、ウエルの電圧ＶＬが電圧回路２２０Ｌ／２２０Ｒの電圧供給源に放電されてしまい、共有された電力が再利用されずに無断に消費されてしまうことになる。
【００３７】
上記実施例の電圧回路２２０Ｌ／２２０Ｒは、Ｖｃｃ、ＶＰＡＳＳ、ＷＷＷの電圧を供給するためのトランジスタＱ３／Ｑ７、Ｑ４／Ｑ８、Ｑ５／Ｑ９を備えるが、これは一例であり、電圧回路２２０Ｌ／２２０Ｒは、上記以外の電圧を供給可能なトランジスタをさらに備えるものであってもよい。
【００３８】
上記実施例のフラッシュメモリは、２つのメモリプレーンを備えるものであるが、メモリプレーンの数、すなわち、ウエルの数は、これに限らない。例えば、図１１に示すように、ワード線選択回路１６０の両側にそれぞれ２つのメモリプレーン（合計で４つのメモリプレーンＭＰ＿１、ＭＰ＿２、ＭＰ＿３、ＭＰ＿４）を形成するものであってもよい。この場合、２つのページバッファ／センス回路１７０＿１、１７０＿２を用意し、ページバッファ／センス回路１７０＿１は、メモリプレーンＭＰ＿１、ＭＰ＿２に接続され、ページバッファ／センス回路１７０＿２は、メモリプレーンＭＰ＿３、ＭＰ＿４に接続される。さらに上記実施例のフラッシュメモリは、ＮＡＮＤ型を例示したが、本発明は、ＮＯＲ型のフラッシュメモリにも適用することができる。
【００３９】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４０】
１００：フラッシュメモリ                １１０：メモリアレイ
１２０：入出力バッファ                  １３０：アドレスレジスタ
１４０：データレジスタ                  １５０：コントローラ
１６０：ワード線選択回路                １７０：ページバッファ／センス回路
１８０：列選択回路                      １９０：内部電圧発生正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成29年1月17日(2017.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルが形成されたウエルを複数含むフラッシュメモリの消去方法であって、
一方のウエルに消去電圧を印加するステップと、
前記一方のウエルと他方のウエルとを電気的に結合し、前記一方のウエルの消去電圧を前記他方のウエルに放電させるステップと、
前記他方のウエルに消去電圧を印加するステップと、
前記一方のウエルに形成されたメモリセルと前記他方のウエルに形成されたメモリセルついて同時に消去ベリファイをするステップと、
を有する消去方法。
【請求項２】
メモリセルが形成されたウエルを複数含むフラッシュメモリの消去方法であって、
一方のウエルに消去電圧を印加するステップと、
前記一方のウエルと他方のウエルとを電気的に結合し、前記一方のウエルの消去電圧を前記他方のウエルに放電させるステップと、
前記他方のウエルに消去電圧を印加するステップと、
前記一方のウエルに消去電圧を印加している間に、前記他方のウエルについて消去ベリファイを行うステップと、
を有する消去方法。
【請求項３】
前記他方のウエルに消去電圧を印加している間に、前記一方のウエルの消去ベリファイを行うステップを含む、請求項１または２に記載の消去方法。
【請求項４】
いずれかのウエルの消去ベリファイが合格したとき、合格したウエルを不合格のウエルから電気的に非結合にし、不合格のウエルに消去電圧を印加するステップを含む、請求項１ないし３いずれか１つに記載の消去方法。
【請求項５】
消去電圧が放電されたウエルの電圧を検出するステップを含み、
前記検出された電圧に基づき当該ウエルに消去電圧を供給するための電圧供給源を選択する、請求項１ないし４いずれか１つに記載の消去方法。
【請求項６】
前記一方のウエルに形成されたメモリセルと、前記他方のウエルに形成されたメモリセルとは、共通のワード線によって接続される、請求項１ないし５いずれか１つに記載の消去方法。
【請求項７】
メモリセルが形成された複数のウエルと、
選択されたウエルに消去電圧を印加してメモリセルのデータの消去を行う消去手段と、
複数のウエル間の選択的な結合を行う結合手段と、
ウエルの電圧を検出する検出手段と、
ウエルに消去電圧を供給する電圧供給手段とを有し、
前記消去手段により一方のウエルと他方のウエルの消去が行われる場合、前記電圧供給手段は、前記一方のウエルに消去電圧を印加し、かつ前記結合手段により前記一方のウエルと前記他方のウエルとを電気的に結合した後、前記検出手段により検出された他方のウエルの電圧に基づき前記他方のウエルに供給する消去電圧を制御する、半導体記憶装置。
【請求項８】
前記結合手段は、前記一方のウエルと前記他方のウエルとの間に接続された少なくとも１つのトランジスタを含み、前記消去手段は、一方のウエルに消去電圧を印加した後、前記トランジスタを一定期間オンさせ、前記一方のウエルの消去電圧を前記他方のウエルに放電にさせる、請求項７に記載の半導体記憶装置。
【請求項９】
前記電圧供給手段は、複数の電圧供給源に接続された複数のトランジスタを含み、前記消去手段は、前記複数のトランジスタのいずれか１つを選択する、請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記消去手段は、前記他方のウエルに消去電圧を印加している間に、前記一方のウエルの消去ベリファイを行う、請求項７ないし９いずれか１つに記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
好ましくは前記結合手段は、前記一方のウエルと前記他方のウエルとの間に接続された少なくとも１つのトランジスタを含み、前記消去手段は、一方のウエルに消去電圧を印加した後、前記トランジスタを一定期間オンさせ、前記一方のウエルの消去電圧を前記他方のウエルに放電にさせる。好ましくはフラッシュメモリはさらに、ウエルの電圧を検出する検出手段と、ウエルに消去電圧を供給する電圧供給手段とを含み、前記消去手段は、前記検出手段により検出されたウエルの電圧に基づき前記電圧供給手段によって供給される電圧を制御する。好ましくは前記電圧供給手段は、複数の電圧供給源に接続された複数のトランジスタを含み、前記消去手段は、前記複数のトランジスタのいずれか１つを選択する。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
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