(57)【要約】【課題】レジスタの自動リフレッシュ機能の有効／無効を任意に切り替える。【解決手段】半導体装置１００は、レジスタ部１２０と、レジスタ部１２０からデータを読み出して動作する機能動作部１３０と、レジスタ部１２０のデータを定期的に上書きする自動リフレッシュ機能部１７０と、自動リフレッシュ機能部１７０の動作可否を制御するためのイネーブル信号ＥＮを生成するイネーブル制御部１８０と、を有する。【選択図】図１
2017010443.tif 000002
【特許請求の範囲】
【請求項１】
レジスタ部と、
前記レジスタ部からデータを読み出して動作する機能動作部と、
前記レジスタ部のデータを定期的に上書きする自動リフレッシュ機能部と、
前記自動リフレッシュ機能部の動作可否を制御するためのイネーブル信号を生成するイネーブル制御部と、
を有することを特徴とする半導体装置。
【請求項２】
前記イネーブル制御部は、
共通の第１内部信号を保持して複数の第２内部信号を生成する複数のラッチ部と、
前記複数の第２内部信号から前記イネーブル信号を生成する論理合成部と、
を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置を通常モードとするかテストモードとするかを切り替えるテスト制御部をさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記通常モード時には、前記第１内部信号が自動リフレッシュされることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記テストモード時には、前記第１内部信号がディセーブル時の論理レベルに固定されることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記テスト制御部は、所定期間に亘って外部テスト信号が前記テストモード時の論理レベルに維持されたときに初めて内部テスト信号を前記テストモード時の論理レベルとする外部テスト信号検出部を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記テスト制御部は、前記内部テスト信号が前記テストモード時の論理レベルであるときにテストコマンドの待ち受け状態となって前記レジスタ部にテストデータを書き込むテストコマンド検出部をさらに含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記レジスタ部は、自動リフレッシュ対象の第１レジスタと自動リフレッシュ対象外の第２レジスタとを含み、
前記テスト制御部は、前記内部テスト信号が前記通常モード時の論理レベルである間、前記第２レジスタをリセット状態に維持するリセット制御部をさらに含むことを特徴とする請求項６または請求項７に記載の半導体装置。
【請求項９】
入力信号を生成する信号源と、
前記入力信号から出力信号を生成する機能動作部を備えた請求項１〜請求項８のいずれか一項に記載の半導体装置と、
前記出力信号の入力を受け付ける制御装置と、
を有することを特徴とする電子機器。
【請求項１０】
前記信号源は、センサであることを特徴とする請求項９に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、レジスタを備えた半導体装置には、サージノイズの印加によってレジスタのデータ化けが生じた場合であっても、リセット動作を要することなく自ら正常動作に復帰するための手段として、レジスタの自動リフレッシュ機能（＝レジスタのデータを定期的に上書きする機能）を備えたものがある。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１〜特許文献３を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−８９２３１号公報（図１など）
【特許文献２】特開２００９−１４５８１４号公報（００１８−００１９など）
【特許文献３】特開２００９−９７０２号公報（００２３−００２４など）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術では、レジスタの自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えるための構成について、何ら検討されていなかった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、レジスタの自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示された半導体装置は、レジスタ部と、前記レジスタ部からデータを読み出して動作する機能動作部と、前記レジスタ部のデータを定期的に上書きする自動リフレッシュ機能部と、前記自動リフレッシュ機能部の動作可否を制御するためのイネーブル信号を生成するイネーブル制御部と、を有する構成（第１の構成）とされている。
【０００８】
第１の構成から成る半導体装置において、前記イネーブル制御部は、共通の第１内部信号を保持して複数の第２内部信号を生成する複数のラッチ部と、前記複数の第２内部信号から前記イネーブル信号を生成する論理合成部を含む構成（第２の構成）にするとよい。
【０００９】
第２の構成から成る半導体装置は、前記半導体装置を通常モードとするかテストモードとするかを切り替えるテスト制御部をさらに有する構成（第３の構成）にするとよい。
【００１０】
第３の構成から成る半導体装置は、前記通常モード時には、前記第１内部信号が自動リフレッシュされる構成（第４の構成）にするとよい。
【００１１】
第３または第４の構成から成る半導体装置は、前記テストモード時には、前記第１内部信号がディセーブル時の論理レベルに固定される構成（第５の構成）にするとよい。
【００１２】
第５の構成から成る半導体装置において、前記テスト制御部は、所定期間に亘って外部テスト信号が前記テストモード時の論理レベルに維持されたときに初めて内部テスト信号を前記テストモード時の論理レベルとする外部テスト信号検出部を含んだ構成（第６の構成）にするとよい。
【００１３】
第６の構成から成る半導体装置において、前記テスト制御部は、前記内部テスト信号が前記テストモード時の論理レベルであるときにテストコマンドの待ち受け状態となって前記レジスタ部にテストデータを書き込むテストコマンド検出部をさらに含む構成（第７の構成）にするとよい。
【００１４】
第６または第７の構成から成る半導体装置において、前記レジスタ部は、自動リフレッシュ対象の第１レジスタと自動リフレッシュ対象外の第２レジスタと、を含み、前記テスト制御部は、前記内部テスト信号が前記通常モード時の論理レベルである間、前記第２レジスタをリセット状態に維持するリセット制御部をさらに含む構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されている電子機器は、入力信号を生成する信号源と、前記入力信号から出力信号を生成する機能動作部を備えた第１〜第８いずれかの構成から成る半導体装置と、前記出力信号の入力を受け付ける制御装置と、を有する構成（第９の構成）とされている。
【００１６】
第９の構成から成る電子機器において、前記信号源は、センサである構成（第１０の構成）にするとよい。
【発明の効果】
【００１７】
本明細書中に開示されている半導体装置によれば、レジスタの自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】電子機器の一構成例を示すブロック図
【図２】イネーブル制御部の一構成例を示すブロック図
【図３】テスト制御部の一構成例を示すブロック図
【図４】外部テスト信号検出部の一構成例を示すブロック図
【図５】テストコマンド検出部の一構成例を示すブロック図
【図６】リセット制御部の一構成例を示すブロック図
【発明を実施するための形態】
【００１９】
＜電子機器＞
図１は、電子機器の一構成例を示すブロック図である。本構成例の電子機器１は、半導体装置１００と、センサ２００と、制御装置３００と、を有する。なお、本発明の適用対象となる電子機器１には、情報端末や家電機器といった狭義の電子機器だけでなく、車両や産業機械なども含まれている。
【００２０】
半導体装置１００は、センサ２００からのセンサ入力信号Ｓｉ（例えば、アナログ電圧信号）に応じたセンサ出力信号Ｓｏ（例えば、センサ入力信号Ｖｉに応じた発振周波数を持つ周波数信号、若しくは、センサ入力信号Ｓｉに応じたエンコード値を持つデジタル信号）を生成する信号処理装置である。
【００２１】
センサ２００は、信号処理装置１００へのセンサ入力信号Ｓｉを生成する信号源に相当する。センサ２００の一例としては、エアフローセンサ、圧力センサ、及び、電流センサなどを挙げることができる。
【００２２】
なお、半導体装置１００及びセンサ２００は、各々単独で提供されるものであってもよいし、単一のセンサモジュールとして１パッケージで提供されるものであってもよい。
【００２３】
制御装置３００は、センサ出力信号Ｓｏの入力を受け付けることにより、センサ２００の測定結果（空気流量、圧力、または、電流量など）を取得する。
【００２４】
＜半導体装置＞
次に、同じく図１を参照しながら半導体装置１００の内部構成について詳述する。本構成例の半導体装置１００には、不揮発性記憶部１１０と、レジスタ部１２０と、機能動作部１３０と、テスト制御部１４０と、パワーオンリセット部１５０と、発振部１６０と、自動リフレッシュ機能部１７０と、イネーブル制御部１８０と、が集積化されている。また、本図では明示されていないが、半導体装置１００には、上記回路ブロック以外にも、電源部、フィルタ部、及び、センサ駆動部などが集積化されている。
【００２５】
不揮発性記憶部１１０は、半導体装置１００の各部（機能動作部１３０やイネーブル制御部１８０など）で必要となる種々の制御データＤ１を不揮発的に記憶する。制御データＤ１としては、センサ入力信号Ｓｉからセンサ出力信号Ｓｏを生成する際に参照される演算パラメータや補正パラメータ、回路定数の調整に用いられるトリミングデータ、ないしは、自動リフレッシュ機能部１７０の動作可否を示したフラグデータなどを挙げることができる。なお、不揮発性記憶部１１０としては、ＯＴＰＲＯＭ［one time programmable read-only memory］、ＥＥＰＲＯＭ［electrically erasable programmable ROM］、ないしは、フラッシュメモリなどを好適に用いることができる。
【００２６】
レジスタ部１２０は、システムクロック信号ＳＣＬＫに同期して動作し、自動リフレッシュ機能部１７０により書き込まれる制御データＤ１（＝不揮発性記憶部１１０から読み出される制御データＤ１と等価）や、テスト制御部１４０により書き込まれるテストデータＤ２を揮発的に格納する。なお、レジスタ部１２０には、自動リフレッシュ対象の第１レジスタ１２１（１）〜（ｍ）と自動リフレッシュ対象外の第２レジスタ１２２（１）〜（ｎ）が含まれている。第１レジスタ１２１（１）〜（ｍ）は、半導体装置１００の通常モード時（＝制御データＤ１を用いてセンサ入力信号Ｓｉからセンサ出力信号Ｓｏを生成する動作モード）と、テストモード時（＝テストデータＤ２を用いて半導体装置１００の試験や評価を行う動作モード）の双方で参照される。一方、第２レジスタ１２２（１）〜（ｎ）は、半導体装置１００のテストモード時にのみ参照される。
【００２７】
機能動作部１３０は、システムクロック信号ＳＣＬＫに同期して動作し、レジスタ部１２０を参照しながら種々の演算処理や補正処理を行うことにより、センサ入力信号Ｓｉからセンサ出力信号Ｓｏを生成する。
【００２８】
テスト制御部１４０は、半導体装置１００の試験や評価などを行う外部機器（不図示）から、外部テスト信号ＴＥＳＴ、外部テストクロック信号ＴＣＬＫ、及び、テストコマンドＴＣＭＤの入力を受け付けて、半導体装置１００を通常モードとするかテストモードとするかを切り替える。なお、テスト制御部１４０には、テストイネーブル信号ＴＥＮの生成機能、テストデータＤ２の生成機能、及び、第２リセット信号ＲＳＴ２の生成機能（＝第２レジスタ１２２（１）〜（ｎ）のリセット制御機能）などが備えられている。これらの各機能については、後ほど詳述する。
【００２９】
パワーオンリセット部１５０は、半導体装置１００への電源投入（パワーオン）を監視して第１リセット信号ＲＳＴ１を生成し、これを半導体装置１００の各部（テスト制御部１４０やイネーブル制御部１８０など）に出力する。
【００３０】
発振部１６０は、所定周波数のシステムクロック信号ＳＣＬＫを生成し、これを半導体装置１００の各部（レジスタ部１２０、機能動作部１３０、及び、イネーブル制御部１８０など）に出力する。
【００３１】
自動リフレッシュ機能部１７０は、不揮発性記憶部１１０から制御データＤ１を定期的に読み出し、レジスタ部１２０（特に第１レジスタ１２１（１）〜（ｍ））のデータを定期的に上書きする。このような構成であれば、サージノイズの印加によりレジスタ部１２０のデータ化けが生じた場合であっても、自動リフレッシュ後には正しいデータに戻るので、リセット動作を要することなく自ら正常動作に復帰することが可能となる。特に、高い安全性が要求される車載機器では、サージノイズ対策として非常に有効な手段となる。
【００３２】
イネーブル制御部１８０は、システムクロック信号ＳＣＬＫに同期して動作し、テスト制御部１４０から入力されるテストイネーブル信号ＴＥＮや自動リフレッシュ機能部１７０から入力される制御データＤ１（ここでは自動リフレッシュ機能部１７０の動作可否を示したフラグデータ）に基づいて、自動リフレッシュ機能部１７０の動作可否を制御するためのイネーブル信号ＥＮを生成する。
【００３３】
このような構成であれば、レジスタ部１２０の自動リフレッシュ機能を有効とするか無効とするかを任意に切り替えることが可能となる。従って、例えば、半導体装置１００のテストモード時に自動リフレッシュ機能を無効とすれば、テスト制御部１４０からレジスタ部１２０に書き込まれた任意のテストデータＤ２を不揮発性記憶部１１０から読み出された制御データＤ１によって不用意に上書きしてしまうことがなくなる。従って、半導体装置１００の試験や評価を支障なく実施することが可能となる。
【００３４】
＜イネーブル制御部＞
図２は、イネーブル制御部１８０の一構成例を示すブロック図である。本構成例のイネーブル制御部１８０は、Ｄフリップフロップ１８１及び１８２と、ＯＲゲート１８３と、ＡＮＤゲート１８４と、を含む。
【００３５】
Ｄフリップフロップ１８１及び１８２は、いずれもシステムクロック信号ＳＣＬＫに同期して動作するラッチ部である。Ｄフリップフロップ１８１及び１８２は、それぞれのデータ端（Ｄ）に入力される共通の第１内部信号Ｓ１を保持して第２内部信号Ｓ２ａ及びＳ２ｂを生成し、これらをそれぞれの出力端（Ｑ）から出力する。また、Ｄフリップフロップ１８１及び１８２は、いずれも第１リセット信号ＲＳＴ１に応じてリセットされる。なお、Ｄフリップフロップ１８１及び１８２がリセットされると、第２内部信号Ｓ２ａ及びＳ２ｂがローレベルに初期化される。
【００３６】
ＯＲゲート１８３は、自動リフレッシュ機能部１７０から入力される制御データＤ１とテスト制御部１４０から入力されるテストイネーブル信号ＴＥＮとの論理和演算により、第１内部信号Ｓ１を生成する。第１内部信号Ｓ１は、制御データＤ１とテストイネーブル信号ＴＥＮの少なくとも一方がハイレベルであるときにハイレベルとなり、制御データＤ１とテストイネーブル信号ＴＥＮの双方がローレベルであるときにローレベルとなる。
【００３７】
ＡＮＤゲート１８４は、第２内部信号Ｓ２ａ及びＳ２ｂとの論理積演算によりイネーブル信号ＥＮを生成する。イネーブル信号ＥＮは、第２内部信号Ｓ２ａ及びＳ２ｂの少なくとも一方がローレベルであるときにローレベルとなり、第２内部信号Ｓ２ａ及びＳ２ｂの双方がハイレベルであるときにハイレベルとなる。なお、自動リフレッシュ機能部１７０は、イネーブル信号ＥＮがローレベルであるときにイネーブル（有効）となり、イネーブル信号ＥＮがハイレベルであるときにディセーブル（無効）となる。
【００３８】
上記構成からイネーブル制御部１８０の動作説明を行う。テストイネーブル信号ＴＥＮは、半導体装置１００のテストモード時にハイレベルとされて、半導体装置１００の通常モード時にローレベルとされる２値信号である。従って、半導体装置１００の通常モード時（ＴＥＮ＝Ｌ）には、制御データＤ１が第１内部信号Ｓ１としてスルー出力される。
【００３９】
例えば、半導体装置１００の通常モード時（ＴＥＮ＝Ｌ）において、制御データＤ１がローレベルである場合には、第１内部信号Ｓ１がローレベルとなり、延いては、第２内部信号Ｓ２ａ及びＳ２ｂがいずれもローレベルとなる。その結果、イネーブル信号ＥＮがローレベルとなるので、自動リフレッシュ機能部１７０がイネーブル（有効）とされる。
【００４０】
ここで、本構成例のイネーブル制御部１８０は、２つのＤフリップフロップ１８１及び１８２を用いたミラーリング構成とされている。このような構成を採用することにより、イネーブル制御部１８０にサージノイズが印加された場合であっても、第２内部信号Ｓ２ａ及びＳ２ｂが同時にハイレベルとならない限り、イネーブル信号ＥＮがローレベルに維持されるので、自動リフレッシュ動作の安定性を高めることが可能となる。なお、ミラーリング段数（＝Ｄフリップフロップの並列数）については、３以上であっても構わない。
【００４１】
また、半導体装置１００の通常モード時（ＴＥＮ＝Ｌ）において、自動リフレッシュ機能部１７０がイネーブル（有効）であるときには、ＯＲゲート１８３に入力される制御データＤ１（延いては第１内部信号Ｓ１）が定期的に自動リフレッシュされる。従って、サージノイズ耐性を向上して、自動リフレッシュ動作の安定性を高めることが可能となる。
【００４２】
一方、半導体装置１００のテストモード時（ＴＥＮ＝Ｈ）には、制御データＤ１の論理レベルに依ることなく、第１内部信号Ｓ１がハイレベルに固定される。その結果、第２内部信号Ｓ２ａ及びＳ２ｂがいずれもハイレベルとなるので、イネーブル信号ＥＮがハイレベルとなり、自動リフレッシュ機能部１７０がディセーブル（無効）とされる。
【００４３】
その結果、先にも述べたように、レジスタ部１２０に書き込まれたテストデータＤ２を不用意に上書きしてしまうことがなくなる。従って、半導体装置１００の試験や評価を支障なく実施することが可能となる。
【００４４】
なお、自動リフレッシュ機能部１７０を常にディセーブル（無効）とする場合には、自動リフレッシュ機能部１７０の動作可否を示したフラグデータとして、ハイレベルの制御データＤ１を不揮発性記憶部１１０に書き込んでおけばよい。
【００４５】
＜テスト制御部＞
図３は、テスト制御部１４０の一構成例を示すブロック図である。本構成例のテスト制御部１４０は、外部テスト信号検出部１４１と、テストコマンド検出部１４２と、リセット制御部１４３と、を含む。
【００４６】
外部テスト信号検出部１４１は、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫの入力を受けて、内部テスト信号ＳＸと内部テストクロック信号ＳＹを生成する。
【００４７】
テストコマンド検出部１４２は、内部テスト信号ＳＸ、内部テストクロック信号ＳＹ、及び、テストコマンドＴＣＭＤの入力を受けて、テストイネーブル信号ＴＥＮとテストデータＤ２を生成する。
【００４８】
リセット制御部１４３は、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１の入力を受けて、第２リセット信号ＲＳＴ２を生成する。
【００４９】
以下では、外部テスト信号検出部１４１、テストコマンド検出部１４２、及び、リセット制御部１４３それぞれの構成及び動作について、具体例を挙げながら詳細に説明する。
【００５０】
＜外部テスト信号検出部＞
図４は、外部テスト信号検出部１４１の一構成例を示すブロック図である。本構成例の外部テスト信号検出部１４１は、Ｄフリップフロップ１４１ａ〜１４１ｄと、ＡＮＤゲート１４１ｅ及び１４１ｆと、ＯＲゲート１４１ｇと、を含む。
【００５１】
Ｄフリップフロップ１４１ａは、内部信号Ｓｅ（＝外部テスト信号ＴＥＳＴによるマスク処理済みの外部テストクロック信号ＴＣＬＫに相当）に同期して、データ端（Ｄ）に入力される外部テスト信号ＴＥＳＴをラッチし、出力端（Ｑ）から内部信号Ｓａとして出力する。従って、内部信号Ｓａは、外部テスト信号ＴＥＳＴに１クロック分の遅延（＝ｄ）を与えた２値信号となる。
【００５２】
Ｄフリップフロップ１４１ｂは、内部信号Ｓｅに同期して、データ端（Ｄ）に入力される内部信号Ｓａをラッチし、出力端（Ｑ）から内部信号Ｓｂとして出力する。従って、内部信号Ｓｂは、外部テスト信号ＴＥＳＴに２クロック分の遅延（＝２ｄ）を与えた２値信号となる。
【００５３】
Ｄフリップフロップ１４１ｃは、内部信号Ｓｅに同期して、データ端（Ｄ）に入力される内部信号Ｓｂをラッチし、出力端（Ｑ）から内部信号Ｓｃとして出力する。従って、内部信号Ｓｃは、外部テスト信号ＴＥＳＴに３クロック分の遅延（＝３ｄ）を与えた２値信号となる。
【００５４】
Ｄフリップフロップ１４１ｄは、内部信号Ｓｅに同期して、データ端（Ｄ）に入力される内部信号Ｓｃをラッチし、出力端（Ｑ）から内部信号Ｓｄとして出力する。従って、内部信号Ｓｄは、外部テスト信号ＴＥＳＴに４クロック分の遅延（＝４ｄ）を与えた２値信号となる。
【００５５】
このように、Ｄフリップフロップ１４１ａ〜１４１ｄは、それぞれ、内部信号Ｓｅに同期して動作する遅延段に相当する。なお、外部テスト信号検出部１４１における遅延段数については、４段に限定されるものではなく、１段〜３段であっても構わないし、５段以上であっても構わない。
【００５６】
ＡＮＤゲート１４１ｅは、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫとの論理積演算により内部信号Ｓｅを生成する。内部信号Ｓｅは、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫの少なくとも一方がローレベルであるときにローレベルとなり、外部テスト信号ＴＥＳＴと外部テストクロック信号ＴＣＬＫの双方がハイレベルであるときにハイレベルとなる。
【００５７】
ＡＮＤゲート１４１ｆは、外部テスト信号ＴＥＳＴと内部信号Ｓａ〜Ｓｄの論理積演算により内部テスト信号ＳＸを生成する。内部テスト信号ＳＸは、外部テスト信号ＴＥＳＴと内部信号Ｓａ〜Ｓｄの少なくとも一つがローレベルであるときにローレベルとなり、外部テスト信号ＴＥＳＴと内部信号Ｓａ〜Ｓｄの全てがいずれもハイレベルであるときにハイレベルとなる。
【００５８】
ＯＲゲート１４１ｇは、内部テスト信号ＳＸ（反転入力）と内部信号Ｓｅとの論理和演算により内部テストクロック信号ＳＹを生成する。内部テストクロック信号ＳＹは、内部テスト信号ＳＸがハイレベルであって内部信号Ｓｅがローレベルであるときにローレベルとなり、外部テスト信号ＳＸがローレベルであるか若しくは内部信号Ｓｅがハイレベルであるときにはハイレベルとなる。
【００５９】
上記構成から成る外部テスト検出部１４１の動作説明を行う。外部テスト信号ＴＥＳＴは、半導体装置１００の通常モード時にローレベルとされて、半導体装置１００のテストモード時にハイレベルとされる２値信号である。従って、半導体装置１００のテストモード時（ＴＥＳＴ＝Ｈ）には、外部テストクロック信号ＴＣＬＫが内部信号Ｓｅとしてスルー出力されるので、Ｄフリップフロップ１４１ａ〜１４１ｄが動作状態となる。一方、半導体装置１００の通常モード時（ＴＥＳＴ＝Ｌ）には、外部テストクロック信号ＴＣＬＫの論理レベルに依ることなく、内部信号Ｓｅがローレベルに固定されるので、Ｄフリップフロップ１４１ａ〜１４１ｄが停止状態となる。
【００６０】
また、本構成例の外部テスト検出部１４１では、所定のマスク期間４ｄ（内部信号Ｓｅの４クロック分）に亘って外部テスト信号ＴＥＳＴがハイレベルに維持されたときに初めて、内部テスト信号ＳＸがハイレベルとなる。逆に言うと、例えば、サージノイズの印加によって外部テスト信号ＴＥＳＴが意図せずハイレベルに立ち上がった場合であっても、そのハイレベル期間がマスク期間４ｄに満たない場合には、内部テスト信号ＳＸがローレベルに維持されたままとなる。
【００６１】
さらに、本構成例の外部テスト検出部１４１では、内部テスト信号ＳＸがハイレベルに立ち上がるまで、内部テストクロック信号ＳＹがハイレベルに維持される。すなわち、外部テスト信号ＴＥＳＴのハイレベル遷移が正しく検出されるまで、テストコマンド検出部１４２には内部テストクロック信号ＳＹが供給されないので、意図しないテストモードへの切替を未然に防止することが可能となる。
【００６２】
＜テストコマンド検出部＞
図５は、テストコマンド検出部１４２の一構成例を示すブロック図である。本構成例のテストコマンド検出部１４２は、Ｄフリップフロップ１４２Ａ〜１４２Ｃと、デコーダ１４２Ｄと、を含む。
【００６３】
Ｄフリップフロップ１４２Ａ〜１４２Ｃは、内部テストクロック信号ＳＹに同期して動作し、シリアル入力されるテストコマンドＴＣＭＤ（本図では３ビット）を各ビット信号ＳＡ〜ＳＣとしてデコーダ１４２Ｄにパラレル出力するシフトレジスタとして機能する。
【００６４】
なお、Ｄフリップフロップ１４２Ａ〜１４２Ｃは、いずれも、内部テスト信号ＳＸがローレベルであるときにリセット状態となり、内部テスト信号ＳＸがハイレベルであるときにリセット解除状態（＝テストコマンドＴＣＭＤの待ち受け状態）となる。
【００６５】
デコーダ１４２Ｄは、各ビット信号ＳＡ〜ＳＣのパラレル入力を受け付けてテストコマンドＴＣＭＤをデコードし、その命令内容に応じて、テストイネーブル信号ＴＥＮをハイレベルに立ち上げたり、レジスタ部１２にテストデータＤ２を書き込んだりする。
【００６６】
このように、外部テスト信号ＴＥＳＴの検出処理とテストコマンドＴＣＭＤの検出処理という２段階処理を経た上でテストイネーブル信号ＴＥＮやテストデータＤ２の生成を行う構成であれば、サージノイズの印加などにより不用意にテストモードへの切り替わりが生じることはないので、半導体装置１００の安定性や信頼性を高めることが可能となる。
【００６７】
＜リセット制御部＞
図６は、リセット制御部１４３の一構成例を示すブロック図である。本構成例のリセット制御部１４３は、ＡＮＤゲート１４３ｘを含む。
【００６８】
ＡＮＤゲート１４３ｘは、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１との論理積演算により第２リセット信号ＲＳＴ２を生成する。第２リセット信号ＲＳＴ２は、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１の少なくとも一方がローレベルであるときにローレベルとなり、内部テスト信号ＳＸと第１リセット信号ＲＳＴ１の双方がハイレベルであるときにハイレベルとなる。
【００６９】
なお、第２リセット信号ＲＳＴ２は、先にも述べたように、自動リフレッシュ対象外とされている試験・評価用の第２レジスタ１２２（＊）（ただし＊＝１、２、…、ｎ）をリセット制御する際に用いられる。具体的に述べると、第２レジスタ１２２（＊）は、第２リセット信号ＲＳＴ２がローレベルであるときにリセット状態となり、第２リセット信号ＲＳＴ２がハイレベルであるときにリセット解除状態となる。
【００７０】
ここで、第２リセット信号ＲＳＴ２は、内部テスト信号ＳＸがローレベルである限り、第１リセット信号ＲＳＴ１の論理レベルに依ることなく、ローレベルに維持される。すなわち、半導体装置１００の通常モード時（ＴＥＳＴ＝Ｌ、ＳＸ＝Ｌ）には、第１リセット信号ＲＳＴ１がハイレベルに立ち上げられた後にも、第２レジスタ１２２（＊）がリセット状態に維持される。従って、例えば、サージノイズの印加により、第２レジスタ１２２（＊）のデータ化けが生じた場合であっても、第２レジスタ１２２（＊）が即座に再リセットされるので、半導体装置１００の通常動作に支障を来たさずに済む。
【００７１】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７２】
本明細書中に開示されている発明は、例えば、サージノイズの影響を受けやすい電子機器（車載機器など）に利用することが可能である。
【符号の説明】
【００７３】
１    電子機器
１００    半導体装置（信号処理装置）
１１０    不揮発性記憶部
１２０    レジスタ部
１２１（１）〜（ｍ）    第１レジスタ
１２２（１）〜（ｎ）    第２レジスタ
１３０    機能動作部
１４０    テスト制御部
１４１    外部テスト信号検出部
１４１ａ〜１４１ｄ    Ｄフリップフロップ
１４１ｅ、１４１ｆ    ＡＮＤゲート
１４１ｇ    ＯＲゲート
１４２    テストコマンド検出部
１４２Ａ〜１４２Ｃ    Ｄフリップフロップ
１４２Ｄ    デコーダ
１４３    リセット制御部
１４３ｘ    ＡＮＤゲート
１５０    パワーオンリセット部
１６０    発振部
１７０    自動リフレッシュ機能部
１８０    イネーブル制御部
１８１、１８２    Ｄフリップフロップ
１８３    ＯＲゲート
１８４    ＡＮＤゲート
２００    センサ
３００    制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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