(57)【要約】【課題】ＳＲＡＭセル内のデータ論理がビット線対の電位の影響を受けて反転しないようにする。【解決手段】半導体記憶装置は、データの読み書きが可能な第１モードと、第１モードよりも低い電源電圧でデータの保持を行う第２モードと、を有し、ビット線対に接続された複数のＳＲＡＭ（Static Random Access Memory）セルと、複数のＳＲＡＭセルが第２モードのときに、ビット線対を短絡するイコライザ回路と、イコライザ回路がビット線対の短絡を行うタイミングを制御するタイミング制御回路と、を備える。【選択図】図１
2017147013.tif 000002
【特許請求の範囲】
【請求項１】
データの読み書きが可能な第１モードと、前記第１モードよりも低い電源電圧でデータの保持を行う第２モードと、を有し、ビット線対に接続された複数のＳＲＡＭ（Static Random Access Memory）セルと、
前記複数のＳＲＡＭセルが前記第２モードのときに、前記ビット線対を短絡するイコライザ回路と、
前記イコライザ回路が前記ビット線対の短絡を行うタイミングを制御するタイミング制御回路と、
を備える半導体記憶装置。
【請求項２】
前記イコライザ回路は、前記第２モード時に、前記ビット線対を、電源電位と接地電位との中間の電位に設定する請求項１に記載の半導体記憶装置。
【請求項３】
前記タイミング制御回路は、当該半導体記憶装置の外部から入力される外部制御信号に基づいて、前記イコライザ回路が前記ビット線対の短絡を行うタイミングを制御する請求項１または２に記載の半導体記憶装置。
【請求項４】
前記タイミング制御回路は、前記複数のＳＲＡＭセルへのアクセスが所定期間以上行われない場合に、前記イコライザ回路に対して前記ビット線対の短絡を指示する請求項１または２に記載の半導体記憶装置。
【請求項５】
前記イコライザ回路は、単一のトランジスタを有するか、または互いに導電型が相違する２つのトランジスタを用いたトランスファゲートを有する請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
データの読み書きが可能な第１モードと、前記第１モードよりも低い電源電圧でデータの保持を行う第２モードと、を有し、ビット線対に接続された複数のＳＲＡＭ（Static Random Access Memory）セルと、
前記複数のＳＲＡＭセルが前記第２モードのときに、互いに論理の異なる第１相補データを前記ビット線対に供給した状態で前記複数のＳＲＡＭセル内の保持データが反転しないか否かをテストするとともに、前記第１相補データとは逆論理の第２相補データを前記ビット線対に供給した状態で前記複数のＳＲＡＭセル内の保持データが反転しないか否かをテストするテスト制御回路と、を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、ＤＲＡＭ（Dynamic Random Access Memory）やＮＡＮＤフラッシュメモリよりも高速にデータの読出しおよび書き込みを行うことができ、ＤＲＡＭのようなリフレッシュ動作も不要なことから、ＣＰＵのキャッシュメモリなどに利用されている。
【０００３】
通常のＳＲＡＭは、データの保持だけを行うリテンションモード時には、電源電圧を下げて消費電力の削減を図っている。リテンションモード時には、ビット線対は本来的にはフローティング状態である。ところが、ビット線対に複数のＳＲＡＭセルが接続されている場合、各ＳＲＡＭセルの保持データの影響を受けて、ビット線対の電位が変化する場合がある。より詳細には、複数のＳＲＡＭセルのうち、ロウデータ（以下、Ｌデータとも呼ぶ）を記憶しているＳＲＡＭセルがハイデータ（以下、Ｈデータとも呼ぶ）を記憶しているＳＲＡＭセルよりも多ければ、ビット線対のうちビット線ＢＬは、ロウ電位（以下、Ｌ電位とも呼ぶ）になりやすく、ビット線／ＢＬは、ハイ電位（以下、Ｈ電位とも呼ぶ）になりやすくなる。このため、Ｈデータを記憶しているＳＲＡＭセル内の保持データがビット線ＢＬのＬ電位の影響を受けて反転してしまうおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２８５５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態は、ＳＲＡＭセル内のデータ論理がビット線対の電位の影響を受けて反転しないようにした半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、データの読み書きが可能な第１モードと、前記第１モードよりも低い電源電圧でデータの保持を行う第２モードと、を有し、ビット線対に接続された複数のＳＲＡＭ（Static Random Access Memory）セルと、
前記複数のＳＲＡＭセルが前記第２モードのときに、前記ビット線対を短絡するイコライザ回路と、
前記イコライザ回路が前記ビット線対の短絡を行うタイミングを制御するタイミング制御回路と、
を備える半導体記憶装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態による半導体記憶装置の概略構成を示すブロック図。
【図２】図１の半導体記憶装置の要部の回路図。
【図３】イコライザ回路の一変形による回路図。
【図４】タイミング制御回路の回路構成の一例を示す回路図。
【図５】第１の実施形態による半導体記憶装置内の各部のタイミング図。
【図６】図１および図２のイコライザ回路を持たない一比較例による半導体記憶装置１内の各部のタイミング図。
【図７】電源電位を変化させたときに複数のＳＲＡＭセルの保持データの論理が変化する様子を示す図。
【図８】保持データの論理が変化する最小の電源電位を示す図。
【図９】第２の実施形態による半導体記憶装置の概略構成を示すブロック図。
【図１０】図９のタイミング制御回路の内部構成を示す回路図。
【図１１】第２の実施形態による半導体記憶装置内の各部のタイミング図。
【図１２】第３の実施形態による半導体記憶装置の要部の回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態による半導体記憶装置１の概略構成を示すブロック図、図２は図１の半導体記憶装置１の要部の回路図である。本実施形態による半導体記憶装置１は、ＳＲＡＭであり、図２はＳＲＡＭ内の一つのＳＲＡＭセルの回路構成を示している。
【００１０】
図１に示すように、本実施形態による半導体記憶装置１は、ビット線対ＢＬ，／ＢＬに接続された複数のＳＲＡＭセル（ＭＣ）２からなるセルアレイ３と、イコライザ回路４と、タイミング制御回路５とを備えている。各ＳＲＡＭセル２は、データの読み書きが可能な第１モードと、第１モードよりも低い電源電圧でデータの保持を行う第２モードとを有する。第１モードは通常モード、第２モードはリテンションモードとも呼ばれる。
【００１１】
イコライザ回路４は、複数のＳＲＡＭセル２が第２モードのときに、ビット線対ＢＬ，／ＢＬを短絡する。タイミング制御回路５は、イコライザ回路４がビット線対ＢＬ，／ＢＬの短絡を行うタイミングを制御する。
【００１２】
この他、半導体記憶装置１は、ワード線ＷＬを駆動するためのワード線ドライバ６と、ＡＮＤゲート７とを備えている。図１では、特徴的な構成部分のみを図示しており、他の回路部品は省略している。また、半導体記憶装置１には、クロック信号ＣＬＫやチップイネーブル信号ＣＥなどの各種信号が入出力されるが、これら信号も図１では省略している。
【００１３】
各ＳＲＡＭセル２は、図２に示すように、例えば６つのＭＯＳトランジスタＱ１〜Ｑ６を用いて構成されている。これら６つのＭＯＳトランジスタのうち、ＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタＱ３，Ｑ４とは、データ保持部２ａを構成しており、ＮＭＯＳトランジスタＱ５，Ｑ６はデータ転送部２ｂを構成している。
【００１４】
データ保持部２ａ内のトランジスタＱ１，Ｑ３は、電源電圧ノードと接地電圧ノードとの間に縦続接続されており、トランジスタＱ２，Ｑ４は、電源電圧ノードと接地電圧ノードとの間に縦続接続されている。トランジスタＱ１，Ｑ３のゲートは、トランジスタＱ２，Ｑ４のドレインに接続されている。トランジスタＱ２，Ｑ４のゲートは、トランジスタＱ１，Ｑ３のドレインに接続されている。
【００１５】
データ転送部２ｂ内のトランジスタＱ５は、ビット線ＢＬを、トランジスタＱ１，Ｑ３のドレインとトランジスタＱ２，Ｑ４のゲートに接続するか否かを切り替える。トランジスタＱ６は、ビット線／ＢＬを、トランジスタＱ２，Ｑ４のドレインとトランジスタＱ１，Ｑ３のゲートに接続するか否かを切り替える。トランジスタＱ５，Ｑ６のゲートはワード線ＷＬに接続されている。
【００１６】
第２モードでは、ワード線ＷＬはロウ電位（以下、Ｌ論理とも呼ぶ）であり、トランジスタＱ５，Ｑ６はいずれもオフする。一方、トランジスタＱ１〜Ｑ４は、交差接続されており、トランジスタＱ５，Ｑ６がオフであっても、データを保持し続ける。
【００１７】
イコライザ回路４は、図２に示すように、ビット線対ＢＬ，／ＢＬを短絡するか否かを切り替えるＮＭＯＳトランジスタＱ７を有する。トランジスタＱ７のゲートには、タイミング制御回路５の出力信号ＥＱＬが入力されている。イコライザ回路４は、第２モードのときに、トランジスタＱ７をオンさせて、ビット線対ＢＬ，／ＢＬを短絡する。これにより、ビット線対ＢＬ，／ＢＬは電源電位ＶＤＤと接地電位０Ｖとの中間電位（約ＶＤＤ／２）になる。
【００１８】
図２は、一例として、ＳＲＡＭセル２がデータ１を保持する例を示している。この場合、トランジスタＱ１，Ｑ３のドレインはＨ電位（約ＶＤＤ）になり、トランジスタＱ２，Ｑ４のドレインはＬ電位（約０Ｖ）になる。イコライザ回路４にてビット線対ＢＬ，／ＢＬを短絡することで、ビット線対ＢＬ，／ＢＬは中間電位（約ＶＤＤ／２）になることから、トランジスタＱ５，Ｑ６のドレイン−ソース間にリーク電流が流れるおそれがなくなる。
【００１９】
なお、イコライザ回路４は、図１に示したように、単一のトランジスタＱ７だけで構成されるとは限らない。図３はイコライザ回路４の一変形による回路図である。図３のイコライザ回路４は、互いに導電型が異なる２つのトランジスタを有するトランスファゲート８とインバータ９とを有する。トランスファゲート８内の２つのトランジスタは、タイミング制御回路５の出力信号ＥＱＬがＨ論理のときにともにオンし、出力信号ＥＱＬがＬ論理のときにともにオフする。
【００２０】
図４はタイミング制御回路５の回路構成の一例を示す回路図である。図４のタイミング制御回路５は、半導体記憶装置１の外部から供給された外部制御信号ＲＭＩの論理を反転出力するインバータ５ａと、外部制御信号ＲＭＩの論理を正転出力するバッファ５ｂとを有する。
【００２１】
外部制御信号ＲＭＩは、例えばＣＰＵ（不図示）などから供給される。外部制御信号ＲＭＩは、イコライザ回路４に対してビット線対ＢＬ，／ＢＬの短絡を指示する信号である。外部制御信号ＲＭＩは、例えば、ビット線対ＢＬ，／ＢＬの短絡を指示する際にＨ論理になり、第１モード（通常モード）時にはＬ論理になる。外部制御信号ＲＭＩをＨ論理にしてから一定時間後に電源電位を低く設定することができ、また、電源電位を通常の電位に戻してから外部制御信号ＲＭＩをＬ論理にする必要がある。
【００２２】
インバータ５ａの出力信号ＷＬＣは、図１に示したＡＮＤゲート７に入力される。ＡＮＤゲート７は、ワード線ドライバ６の出力信号と、インバータ５ａの出力信号ＷＬＣとの論理積信号ＷＬを生成してワード線ＷＬを駆動する。すなわち、ＡＮＤゲート７は、ワード線ドライバ６から特定のワード線ＷＬを駆動する旨の信号が出力され、かつ外部制御信号ＲＭＩがＬ論理のときに、対応するワード線ＷＬを駆動する信号ＷＬを出力する。外部制御信号ＲＭＩがＬ論理になるのは、ビット線対ＢＬ，／ＢＬを短絡させない場合であり、第１モードのときである。一方、ビット線対ＢＬ，／ＢＬを短絡させる場合には、ＡＮＤゲート７の出力はＬ論理となり、ワード線ＷＬの駆動は行われない。
【００２３】
バッファ５ｂの出力信号ＥＱＬは、イコライザ回路４内のＮＭＯＳトランジスタＱ７のゲートに入力される。外部制御信号ＲＭＩがＨ論理のときに、バッファ５ｂの出力信号ＥＱＬもＨ論理になり、ＮＭＯＳトランジスタＱ７がオンして、ビット線対ＢＬ，／ＢＬが短絡されて、ビット線対ＢＬ，／ＢＬは共通電位になる。
【００２４】
図５は第１の実施形態による半導体記憶装置１内の各部のタイミング図である。外部から半導体記憶装置１に供給されるチップイネーブル信号ＣＥは、第１モード時にはＨ論理になり、それ以外ではＬ論理になる。外部制御信号ＲＭＩは、チップイネーブル信号ＣＥがＬ論理になってから所定期間後にＨ論理になり、チップイネーブル信号ＣＥがＬ論理からＨ論理に変化する所定期間前にＬ論理に戻る。
【００２５】
外部制御信号ＲＭＩがＨ論理になると、バッファ５ｂの出力信号ＥＱＬがＨ論理になる。図５では、チップイネーブル信号ＣＥがＬ論理になった時刻ｔ２から、その後にバッファ５ｂの出力信号ＥＱＬがＨ論理になる時刻ｔ３までをスタンバイ状態と呼んでいる。
【００２６】
バッファ５ｂの出力信号ＥＱＬがＨ論理になると、イコライザ回路４はビット線対ＢＬ，／ＢＬを短絡させる。これにより、ビット線対ＢＬ，／ＢＬは半導体記憶装置１の電源電位（例えばＶＤＤ）と接地電位（例えば０Ｖ）との中間電位ＶＤＤ／２になる。
【００２７】
その後、外部制御信号ＲＭＩがＬ論理になると、バッファ５ｂの出力信号ＥＱＬがＬ論理になる。バッファ５ｂの出力信号ＥＱＬがＨ論理の期間（時刻ｔ３〜ｔ４）が第２モードである。その後、チップイネーブル信号ＣＥはＨ論理に戻る。図５では、時刻ｔ４からチップイネーブル信号ＣＥがＨ論理に戻ってクロック信号ＣＬＫが立ち下がるまでの期間（時刻ｔ４〜ｔ５）を復帰状態と呼んでいる。時刻ｔ５以降は、第１モードに復帰する。
【００２８】
このように、本実施形態では、第２モード時にビット線対ＢＬ，／ＢＬを中間電位に設定するため、ＳＲＡＭセル２の保持データの論理がビット線対ＢＬ，／ＢＬの電位の影響を受けて反転する不具合が起きなくなる。
【００２９】
図６は図１および図２のイコライザ回路４を持たない一比較例による半導体記憶装置１内の各部のタイミング図である。イコライザ回路４がない場合には、ビット線対ＢＬ，／ＢＬの電位は、ビット線対ＢＬ，／ＢＬに接続される複数のＳＲＡＭセル２の保持データの影響を受けるおそれがある。例えば、ビット線対ＢＬ，／ＢＬに接続される複数のＳＲＡＭセル２のうち、過半数以上のＳＲＡＭセル２がＬ論理のデータを保持している場合には、図６に示すように、ビット線ＢＬはＬ電位（約０Ｖ）に、ビット線／ＢＬはＨ電位（約ＶＤＤ）になりやすくなる。この場合、一部のＳＲＡＭセル２がＨ論理のデータを保持していた場合には、図２に示すＳＲＡＭセル内のトランジスタＱ５，Ｑ６のドレイン−ソース間にリーク電流が流れて、保持データが反転してしまうおそれがある。本実施形態の場合は、ビット線対ＢＬ，／ＢＬに接続されている複数のＳＲＡＭセル２のうち、過半数以上のＳＲＡＭセル２がＬ論理のデータを保持していたとしても、イコライザ回路４にてビット線対を中間電位（約ＶＤＤ／２）に設定するため、Ｈ論理のデータを保持しているＳＲＡＭセル２のデータが反転するおそれはなくなる。
【００３０】
本実施形態による半導体記憶装置１では、第２モード時には、第１モード時よりも電源電位を低くして低消費電力化を図っている。電源電位を低くしすぎると、ビット線対ＢＬ，／ＢＬの電位も下がるため、本実施形態であっても、ＳＲＡＭセル２の保持データの論理が反転するおそれがある。また、個々のＳＲＡＭセル２の特性ばらつきにより、保持データの論理が反転する電源電位が相違する場合がありうる。
【００３１】
図７は電源電位を変化させたときにＳＲＡＭセル２の保持データの論理が変化する様子を示す図である。図７の横軸は時間、縦軸はＳＲＡＭセル２内の内部ノードｎ１，ｎ２の電位である。複数の線は、異なる電源電位の状態を表している。図示のように、電源電位を低く設定することにより、保持データの論理反転が生じている。またＳＲＡＭセル２に保持されているデータの論理が反転するタイミングは電源電位が低いほど速くなっていることがわかる。
【００３２】
図８は保持データの論理が変化しない最小の電源電位を示す図である。図８は、ビット線対ＢＬ，／ＢＬに接続される複数のＳＲＡＭセル２のうち、あるＳＲＡＭセル２がＬ論理データを保持している場合を示している。図８において、イコライザ回路４を設けた場合には、あるＳＲＡＭセル２の保持データが変化しない最小の電源電位は、過半数のセルが１の場合と、過半数のセルが０の場合のいずれにおいても０．５７９Ｖであるのに対し、イコライザ回路４を設けない場合には、あるＳＲＡＭセル２の保持データが変化しない最小の電源電位は過半数のセルが１の場合に０．５８８Ｖである。これにより、０．５８８Ｖ−０．５７９Ｖ＝０．００９Ｖ（９ｍＶ）の改善が見られた。この改善は、イコライザ回路４を設けてビット線対ＢＬ，／ＢＬを中間電位に設定したためと考えられる。
【００３３】
なお、過半数のセルが０の場合については、ＳＲＡＭセル２の保持データはもともと反転しにくいため、より低い電源電位０．５７５Ｖまでは反転は起きない。
【００３４】
このように、第１の実施形態では、電源電圧を低くした状態でＳＲＡＭセル２のデータを保持する第２モード時には、イコライザ回路４にてビット線対ＢＬ，／ＢＬを短絡させるため、ビット線対ＢＬ，／ＢＬを中間電位に設定できる。よって、ビット線対ＢＬ，／ＢＬに接続される複数のＳＲＡＭセル２の過半数以上のＳＲＡＭセル２が特定のデータを保持している場合でも、そのデータの影響を受けて、それ以外のＳＲＡＭセル２の保持データが反転する不具合が生じなくなる。これにより、第２モード時のＳＲＡＭセルのデータ保持特性を改善できる。
【００３５】
（第２の実施形態）
第１の実施形態では、半導体記憶装置１の外部から供給される外部制御信号ＲＭＩに応じて第２モードのタイミングを制御していたが、第２の実施形態は、半導体記憶装置１の内部で第２モードのタイミングを決定するものである。
【００３６】
図９は第２の実施形態による半導体記憶装置１の概略構成を示すブロック図である。図９のタイミング制御回路５に入出力される信号が、図１のタイミング制御回路５とは異なっている。より具体的には、図９のタイミング制御回路５には、クロック信号ＣＬＫとチップイネーブル信号ＣＥとが入力される。また、図９のタイミング制御回路５からは、第２モードの期間であることを示す信号ＲＭＯが出力される。この信号ＲＭＯは、例えば不図示のＣＰＵに供給される。ＣＰＵは、信号ＲＭＯの状態により信号ＣＥをＨ論理にしてから書き込みまたは読み出しを行うまでに復帰時間が必要かどうかを判定する。また、信号ＲＭＯは外部の電源電位発生回路（不図示）に入力することにより、電源電位を低く設定することにも使用することができる。
【００３７】
第２の実施形態による半導体記憶装置１は、タイミング制御回路５の内部構成が第１の実施形態とは異なるものの、それ以外の構成は第１の実施形態と共通する。ＳＲＡＭセル２の回路構成も図２と共通する。
【００３８】
図１０は図９のタイミング制御回路５の内部構成を示す回路図である。図１０のタイミング制御回路５は、縦続接続された２つのＤ型フリップフロップ（以下、ＤＦ／Ｆ）１１，１２と、論理演算回路１３と、インバータ１４と、バッファ１５とを有する。
【００３９】
ＤＦ／Ｆ１１，１２は、チップイネーブル信号ＣＥをクロック信号ＣＬＫの立ち上がりエッジに同期化させる。論理演算回路１３は、チップイネーブル信号ＣＥがＬ論理で、かつ前段のＤＦ／Ｆ１１の／Ｑ出力がＨ論理で、かつ後段のＤＦ／Ｆ１２の／Ｑ出力がＨ論理のときに、Ｈ論理の信号ＥＱＬを出力する。インバータ１４は、信号ＥＱＬを反転させた信号ＷＬＣを出力する。バッファ１５は、信号ＥＱＬと同論理の信号を出力する。
【００４０】
図１１は第２の実施形態による半導体記憶装置１内の各部のタイミング図である。時刻ｔ１１〜ｔ１２は第１モードである。時刻ｔ１２でチップイネーブル信号ＣＥがＬ論理になった後、時刻ｔ１３でクロック信号ＣＬＫが立ち上がると、前段のＤＦ／Ｆ１１のＱ出力はＬ論理になる。その後、時刻ｔ１４でクロック信号ＣＬＫが再び立ち上がると、後段のＤＦ／Ｆ１２のＱ出力もＬ論理になる。これにより、時刻ｔ１５で、論理演算回路１３の出力信号ＥＱＬと信号ＲＭＯはＨ論理になり、信号ＷＬＣはＬ論理になる。よって、イコライザ回路４は、ビット線対ＢＬ，／ＢＬを短絡し、ビット線対ＢＬ，／ＢＬは中間電位ＶＤＤ／２になる。
【００４１】
その後、時刻ｔ１６でチップイネーブル信号ＣＥがＨ論理になると、論理演算回路１３の出力信号ＥＱＬと信号ＲＭＯはＬ論理に、信号ＷＬＣはＨ論理に反転する。これにより、イコライザ回路４は、ビット線対ＢＬ，／ＢＬの短絡を停止する。このように、時刻ｔ１５〜ｔ１６の期間が第２モードである。
【００４２】
このように、第２の実施形態では、外部から供給されるチップイネーブル信号ＣＥとクロック信号ＣＬＫに同期させて、第２モードの期間を設定することができる。よって、外部から、第２モードの期間を指定する必要がなくなる。また、第２の実施形態においても、第１の実施形態と同様に、第２モード時にはビット線対ＢＬ，／ＢＬを中間電位に設定できるため、ＳＲＡＭセル２の保持データの意図しない反転を防止できる。
【００４３】
（第３の実施形態）
第３の実施形態は、ＳＲＡＭセル２に書き込まれたデータがビット線対ＢＬ，／ＢＬの電位によって反転しないか否かをテストするものである。上述したように、ビット線対ＢＬ，／ＢＬに接続された複数のＳＲＡＭセル２のうち、過半数以上のＳＲＡＭセル２がデータ０を記憶している場合には、ビット線ＢＬはＬ電位になりやすく、この影響で、データ１を記憶しているＳＲＡＭセル２の記憶データが反転しやすくなる。そこで、第３の実施形態では、このような不具合が起きるかどうかをテストするものである。より具体的には、ビット線対ＢＬ，／ＢＬの電位を反転させて、反転させる前でも後でも、ＳＲＡＭセル２内のデータが反転しないか否かを検証する。本実施形態では、ビット線対ＢＬ，／ＢＬをどのような電位に設定したときにＳＲＡＭセル２の保持データが反転しやすいかを事前に把握していてなくても、ビット線対ＢＬ，／ＢＬに与える電位を反転させる前と後の両方で、ＳＲＡＭセル２の保持データが変化しないことを確認することで、ＳＲＡＭセル２が正常であると判断できる。
【００４４】
図１２は第３の実施形態による半導体記憶装置１の要部の回路図である。図１２の半導体記憶装置１は、ＳＲＡＭセル２と、テスト制御回路２１とを有する。ＳＲＡＭセル２は、図２と同じ回路構成を有する。
【００４５】
テスト制御回路２１は、複数のＳＲＡＭセル２が第２モードのときに、互いに論理の異なる第１相補データをビット線対ＢＬ，／ＢＬに供給した状態で複数のＳＲＡＭセル２内の保持データが反転しないか否かをテストするとともに、第１相補データとは逆論理の第２相補データをビット線対ＢＬ，／ＢＬに供給した状態で複数のＳＲＡＭセル２内の保持データが反転しないか否かをテストする。
【００４６】
テスト制御回路２１は、電源電圧ノードと接地電圧ノードとの間に縦続接続されたＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１２と、トランジスタＱ１１のゲート電圧を制御する第１ゲート制御回路２２と、トランジスタＱ１２のゲート電圧を制御する第２ゲート制御回路２３と、電源電圧ノードと接地電圧ノードとの間に縦続接続されたＰＭＯＳトランジスタＱ１３およびＮＭＯＳトランジスタＱ１４と、トランジスタＱ１３のゲート電圧を制御する第３ゲート制御回路２４と、トランジスタＱ１４のゲート電圧を制御する第４ゲート制御回路２５と、インバータ２６とを有する。
【００４７】
ＰＭＯＳトランジスタＱ１１のドレインとＮＭＯＳトランジスタＱ１２のドレインは、いずれもビット線ＢＬに接続されている。ＰＭＯＳトランジスタＱ１３のドレインとＮＭＯＳトランジスタＱ１４のドレインは、いずれもビット線／ＢＬに接続されている。
【００４８】
第１ゲート制御回路２２は、テストデータＤａｔａの反転論理と、テストモード信号ＴＥＳＴとの否定論理積（ＮＡＮＤ）信号をトランジスタＱ１１のゲートに入力する。第２ゲート制御回路２３は、テストデータＤａｔａとテストモード信号ＴＥＳＴとの論理積信号をトランジスタＱ１２のゲートに入力する。第３ゲート制御回路２４は、テストデータＤａｔａとテストモード信号ＴＥＳＴとの否定論理積信号をトランジスタＱ１３のゲートに入力する。第４ゲート制御回路２５は、テストデータＤａｔａの反転論理とテストモード信号ＴＥＳＴとの論理席信号をトランジスタＱ１３のゲートに入力する。
【００４９】
図１２の半導体記憶装置１は、ビット線対ＢＬ，／ＢＬをどのような電位に設定したときにＳＲＡＭの保持データが反転しやすいかを事前に把握していなくても、ＳＲＡＭセル２のテストを正しく行えることを特徴としている。本実施形態では、例えばまず最初にビット線ＢＬにＬ電位、ビット線／ＢＬにＨ電位（第１相補データ）を与えた状態でＳＲＡＭセル２の保持データが反転しないことを確認し、次に、ビット線ＢＬにＨ電位、ビット線／ＢＬにＬ電位（第２相補データ）を与えた状態でＳＲＡＭセル２の保持データが反転しないことを確認する。これにより、ビット線対ＢＬ，／ＢＬに接続されている複数のＳＲＡＭセル２のうち、過半数以上のＳＲＡＭセル２の保持データが０であっても１であっても、ＳＲＡＭセル２の保持データが反転するか否かをテストすることができる。
【００５０】
図１２は、一例として、ＳＲＡＭセル２がＨ論理のデータを記憶する例を示している。この場合、ビット線ＢＬをＬ電位、ビット線／ＢＬをＨ電位にしたときに、ＳＲＡＭセル２からビット線ＢＬに向けてリーク電流が流れやすくなり、かつビット線／ＢＬからＳＲＡＭセル２に向けてリーク電流が流れやすくなる。そこで、テストモード信号ＴＥＳＴをハイにした状態で、テストデータ信号ＤａｔａとしてＨ論理のデータを供給すると、ビット線ＢＬをＬ電位、ビット線／ＢＬをＨ電位に設定できる。この状態で、ＳＲＡＭセル２の保持データが反転しなければ、ＳＲＡＭセル２は正常と考えられる。
【００５１】
このように、第３の実施形態によれば、ビット線対ＢＬ，／ＢＬの電位を反転させる前と後のいずれにおいても、ＳＲＡＭセル２の保持データが反転しないか否かを検証するため、ビット線対ＢＬ，／ＢＬに接続された複数のＳＲＡＭセル２のうち過半数以上のＳＲＡＭセル２が同じデータを保持していたとしても、他のＳＲＡＭセル２の保持データが反転しないか否かを事前に検証できる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１  半導体記憶装置、２  ＳＲＡＭセル、３  セルアレイ、４  イコライザ回路、５  タイミング制御回路、６  ワード線ドライバ
【図１】
2017147013.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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