(57)【要約】      （修正有）【課題】第１の増幅段の速度を改善するデータ通信受信器を提供する。【解決手段】受信された信号ＵＲ１０４からフィルタを介して接続された第１の増幅段と、閾値を基準として受信された信号の少なくとも一部を差動的に増幅する第１の増幅回路と、第１の増幅段から差動的に増幅された信号を受信するように接続された第２の増幅段であって、当該第２の増幅段が、カレントミラーを備える当該第２の増幅段と、受信された信号の少なくとも一部が閾値を横断したことに応答して、逆方向における閾値の横断が遅延されるように、受信された信号の一部、閾値、または、受信された信号の一部と閾値と、のレベルをシフトするヒステリシスレベルシフタ回路と、を含む。【選択図】図１
2017046345.tif 000002
【特許請求の範囲】
【請求項１】
受信器コイルと、
前記受信器コイルに接続された第１の増幅段であって、
当該第１の増幅回路が、
ａ）前記受信器コイルにより受信された信号の少なくとも一部と、
ｂ）閾値と、
の間の差分を増幅する、
当該第１の増幅段と、
前記第１の増幅段から前記増幅された差分を受信するように接続された入力を有する電流増幅回路であって、
当該電流増幅回路が、
第１のＭＯＳＦＥＴであって、
制御端子と、
前記電流増幅回路の前記入力に接続されたソース／ドレインの第１のものと、
第１の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第１のＭＯＳＦＥＴと、
第２のＭＯＳＦＥＴであって、
前記電流増幅回路の前記入力に接続された制御端子と、
前記電流増幅回路の出力に接続されたソース／ドレインの第１のものと、
第２の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第２のＭＯＳＦＥＴと、
を備え、
動作時、第１のＭＯＳＦＥＴが導通状態を維持するように、前記第１のＭＯＳＦＥＴの前記制御端子がバイアスされる、
当該電流増幅回路と、
ヒステリシスレベルシフタ回路であって、
前記受信器コイルにより受信された前記信号の前記少なくとも一部が前記閾値を横断したことに応答して、逆方向における閾値の横断が遅延されるように、
ａ）前記受信器コイルにより受信された前記フィルタ済み信号の一部、
ｂ）前記閾値、または、
ｃ）前記フィルタ済み信号の一部と前記閾値との両方、
のレベルをシフトする、
当該ヒステリシスレベルシフタ回路と、
を備えるデータ通信受信器。
【請求項２】
前記第１の基準電位が、前記第２の基準電位と同じである、
請求項１のデータ通信受信器。
【請求項３】
前記第１の基準電位が、前記データ通信受信器の負の供給電位である、
請求項１または請求項２のデータ通信受信器。
【請求項４】
前記第１の基準電位が、前記受信器コイルにより受信された前記信号の最小部分である、
請求項１のデータ通信受信器。
【請求項５】
前記第１のＭＯＳＦＥＴの前記制御端子が、前記電流増幅回路の前記入力に接続されている、
請求項１から請求項４のいずれか一項のデータ通信受信器。
【請求項６】
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとが、リニアカレントミラーを形成している、
請求項５のデータ通信受信器。
【請求項７】
前記受信器コイルにより受信された前記信号から低周波数成分をフィルタすることと、前記第１の増幅段にフィルタ済み信号を出力することとをするように接続されたフィルタ回路をさらに備える、
請求項１から請求項６のいずれか一項のデータ通信受信器。
【請求項８】
前記ヒステリシスレベルシフタ回路が、前記抵抗にかかる前記電位の前記レベルをシフトする可変電流を出力するように接続されている可変電流源を備える、
請求項７のデータ通信受信器。
【請求項９】
前記第１の増幅段が、コモンゲート増幅器を備える、
請求項１から請求項８のいずれか一項に記載のデータ通信受信器。
【請求項１０】
前記コモンゲート増幅器の入力と基準電位との間に接続された可変抵抗をさらに備え、
前記ヒステリシスレベルシフタ回路が、前記可変抵抗の前記抵抗を変化させて前記閾値の前記レベルをシフトするように接続されている、
先行する請求項のいずれか一項に記載のデータ通信受信器。
【請求項１１】
デューティ比５０％である送信された信号の場合、前記増幅された差分の前記デューティ比が、３５％と６５％との間、例えば、４０％と６０％との間となるように、前記閾値と前記レベルの前記シフトとが設定される、
先行する請求項のいずれか一項のデータ通信受信器。
【請求項１２】
前記ヒステリシスレベルシフタ回路が、前記受信器コイルにより受信された前記信号の少なくとも一部の前記レベルをシフトする、
先行する請求項のいずれか一項に記載のデータ通信受信器。
【請求項１３】
前記ヒステリシスレベルシフタ回路が、前記信号が前記閾値未満に低下したことに応答して、前記レベルをシフトする、
先行する請求項のいずれか一項に記載のデータ通信受信器。
【請求項１４】
前記受信器コイルが、リードフレームの一部、ボンドワイヤ、または、表面を金属化した材料、を備える、
先行する請求項のいずれか一項に記載のデータ通信受信器。
【請求項１５】
先行する請求項のいずれか一項に記載のデータ通信受信器を備える、
電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、ガルバニック絶縁を使用する回路間の通信に関し、より具体的には、スイッチング電力変換装置における絶縁バリアをまたいだ通信に関する。
【背景技術】
【０００２】
電気装置は、多くの場合、直流絶縁された、異なるグランド電位を基準とする送信器と受信器との間で情報を送信する通信システムを含む。例として、電力変換装置、医療機器、海事関連機器などが挙げられる。
【０００３】
このような通信システムの１つは、磁気結合した配線を使用して、送信器と受信器との間で情報を送信する。誘導結合とも呼ばれる場合があり、送信導体を通って流れる変化する電流が、受信導体の端部間に電圧を誘導する。導体間の結合は、様々な方法で強化され得る。例えば、導線は、磁心付きで、または磁心なしで、コイルに成型され得る。または、例示的な誘導結合は、変圧器と結合インダクタとを含む。
【０００４】
このような導体の磁気結合にもかかわらず、導体は、その間で電気的に大幅に導通することなく電圧差が生じ得るように、互いに電気的に絶縁されたまま維持され得る。しかし、導体間の磁気結合が十分に強い限り、この電気的な絶縁をまたいで情報が伝達され得る。
【発明の概要】
【０００５】
一態様において、データ通信受信器は、受信器コイルと；受信器コイルに接続された第１の増幅段（増幅段階）であって、第１の増幅回路が、ａ）受信器コイルにより受信された信号の少なくとも一部と、ｂ）閾値と、の間の差分を増幅する、当該第１の増幅段と；第１の増幅段から増幅された差分を受信するように接続された第２の増幅段であって、当該第２の増幅段がカレントミラーを備える、当該第２の増幅段と、ａ）受信器コイルにより受信された信号の一部、ｂ）閾値、またはｃ）受信器コイルにより受信された信号の一部と閾値と、のレベルをシフトするヒステリシスレベルシフタ回路と、を含む。受信器コイルにより受信された信号の少なくとも一部が閾値を横断したことに応答して、逆方向における閾値の横断が遅延される。
【０００６】
他の態様において、データ通信受信器は、受信器コイルと；受信器コイルにより受信された信号から低周波数成分をフィルタすることと、フィルタ済み信号を出力することとを行うように接続されたフィルタ回路と；フィルタ済み信号を受信することと、閾値を基準としたフィルタ済み信号の差分を増幅することとを行うように接続された増幅回路と；ａ）受信器コイルにより受信されたフィルタ済み信号の一部、ｂ）閾値、またはｃ）フィルタ済み信号の一部と閾値との両方、のレベルをシフトするヒステリシスレベルシフタ回路と、を含む。フィルタ済み信号が閾値を横断したことに応答して、逆方向における閾値の横断が遅延される。
【０００７】
さらに別の他の態様において、データ通信受信器は、受信器コイルと；受信器コイルに接続された第１の増幅段であって、当該第１の増幅回路がａ）受信器コイルにより受信された信号の少なくとも一部と、ｂ）閾値と、の間の差分を増幅する当該第１の増幅段と；第１の増幅段から増幅された差分を受信するように接続された入力を有する電流増幅回路と；受信器コイルにより受信された信号の少なくとも一部が閾値を横断したことに応答して、逆方向における閾値の横断が遅延されるように、ａ）受信器コイルにより受信されたフィルタ済み信号の一部、ｂ）閾値、またはｃ）フィルタ済み信号の一部と閾値との両方のレベルをシフトするヒステリシスレベルシフタ回路と、を含む。電流増幅回路は、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを備える。第１のＭＯＳＦＥＴは、制御端子を有し、ソース／ドレインの第１のものが、電流増幅回路の入力に接続されており、ソース／ドレインの第２のものが、第１の基準電位に接続されている。第２のＭＯＳＦＥＴが、電流増幅回路の入力に接続された制御端子を有し、ソース／ドレインの第１のものが、電流増幅回路の出力に接続されており、ソース／ドレインの第２のものが、第２の基準電位に接続されている。動作時、第１のＭＯＳＦＥＴが導通状態を維持するように、第１のＭＯＳＦＥＴの制御端子がバイアスされる。
【０００８】
これらの、及び、他の態様は、以下の特徴の１つ以上を含み得る。カレントミラーは、第１の増幅段から増幅された差分を受信するように接続された入力を有し得る。カレントミラーは、制御端子を有する第１のＭＯＳＦＥＴを含み得、ソース／ドレインの第１のものが、電流増幅回路の入力に接続されており、ソース／ドレインの第２のものが、第１の基準電位に接続されている。カレントミラーは、電流増幅回路の入力に接続された制御端子を有する第２のＭＯＳＦＥＴを含み得、ソース／ドレインの第１のものが、電流増幅回路の出力に接続されており、ソース／ドレインの第２のものが、第２の基準電位に接続されている。動作時、第１のＭＯＳＦＥＴが導通状態を維持するように、第１のＭＯＳＦＥＴの制御端子がバイアスされる。
【０００９】
増幅回路は、フィルタ済み信号と閾値との間の差分を増幅するように接続された第１の増幅段と、第１の増幅段から増幅された差分を受信するように接続された第２の増幅段とを含み得る。第２の増幅段は、カレントミラーを含み得る。カレントミラーは、第１の増幅段から増幅された差分を受信するように接続された入力を有し得る。様々な態様において、第１の基準電位は、第２の基準電位、データ通信受信器の負の供給電位、または、受信器コイルにより受信された信号の少なくとも一部、と同じであり得る。第１のＭＯＳＦＥＴの制御端子は、電流増幅回路の入力に接続され得る。第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとは、リニアカレントミラーを形成し得る。
【００１０】
データ通信受信器は、受信器コイルにより受信された信号から低周波数成分をフィルタすることと、第１の増幅段にフィルタ済み信号を出力することとを行うように接続されたフィルタ回路を含み得る。フィルタ回路は、受信器コイルを第１の増幅段に結合する静電容量を含み得る。フィルタ回路の静電容量は、ＭＯＳＦＥＴのゲート静電容量を含み得る。フィルタ回路は、基準電位に接続された抵抗を含み得る。ヒステリシスレベルシフタ回路は、抵抗にかかる電位のレベルをシフトし得る。
【００１１】
ヒステリシスレベルシフタ回路は、抵抗にかかる電位のレベルをシフトする可変電流を出力するように接続された可変電流源を含み得る。第１の増幅段は、コモンゲート増幅器を含み得る。コモンゲート増幅器は、閾値に接続されたソースを有する第１のトランジスタを含み得る。第１の差動増幅段は、ＮＭＯＳトランジスタを含み得る。データ通信受信器は、コモンゲート増幅器の入力と基準電位との間に接続された可変抵抗を含み得る。ヒステリシスレベルシフタ回路は、可変抵抗の抵抗を変化させて閾値のレベルをシフトするように接続され得る。デューティ比５０％の送信された信号に対しては、増幅された差分のデューティ比が３５％から６５％の間、例えば、４０％から６０％の間であるように、閾値とレベルのシフトとが設定され得る。
【００１２】
データ通信受信器は、受信器コイルにより受信された信号の少なくとも一部と閾値との間の増幅されたバージョンの差分を受信するように接続された出力回路を含み得る。出力回路は、差分を表す２値状態信号を出力するように接続され得る。
【００１３】
ヒステリシスレベルシフタ回路は、２値状態信号の状態変化に応答して、レベルをシフトし得る。ヒステリシスレベルシフタ回路は、受信器コイルにより受信された信号の少なくとも一部のレベルをシフトし得る。ヒステリシスレベルシフタ回路は、信号が閾値未満に立ち下がったことに応答して、レベルをシフトし得る。受信器コイルは、リードフレーム、ボンドワイヤ、及び／または、表面を金属化した材料の一部を含み得る。受信器コイルは、５０ｎＨ以下、例えば、２０ｎＨ以下のインダクタンスをもち得る。
【００１４】
電力変換装置は、上記の態様のいずれかに従ったデータ通信受信器を含み得る。この電力変換装置は、受信器コイルに磁気結合された送信器コイルと、送信器コイルをまたいでパルスを出力するように接続されたパルス発生器と、を含み得る。パルス発生器は、１０ｎｓ以下、例えば、５ｎｓ以下の持続期間をもつパルスを生成するように構成され得る。送信器コイルは、５０ｎＨ以下のインダクタンス、例えば、２０ｎＨ以下をもち得る。電力変換装置は、絶縁ゲートバイポーラトランジスタ電力スイッチを含み得る。
【００１５】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様の参照番号は、別段の指定がない限り、同様の部分を示す。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の教示に従った、増幅器と入力ヒステリシスブロックとを含むアナログ受信器前段の例示的なブロック図を示す。
【図２】図２は、本発明の教示に従った、図１のフィルタ済み信号、第１の信号、第２の信号、及び再生信号の例示的な波形を示すタイミング図である。
【図３Ａ】図３Ａは、本発明の教示に従った、図１の例示的なアナログ受信器前段を示す概略図である。
【図３Ｂ】図３Ｂは、本発明の教示に従った、図１の例示的なアナログ受信器前段を示す概略図である。
【図４Ａ】図４Ａは、本発明の教示に従った、図３Ａのアナログ受信器前段のフィルタ済み信号の例示的な波形を示すタイミング図である。
【図４Ｂ】図４Ｂは、本発明の教示に従った、図３Ｂのアナログ受信器前段のフィルタ済み信号の例示的な波形を示すタイミング図である。
【図５Ａ】図５Ａは、本発明の教示に従った、図１の例示的なアナログ受信器前段を示す概略図である。
【図５Ｂ】図５Ｂは、本発明の教示に従った、図１の例示的なアナログ受信器前段を示す概略図である。
【図６】図６は、本発明の教示に従った、通信リンクを使用して送信器と受信器及びアナログ受信器前段との間で通信し得る例示的なスイッチコントローラーを示す。
【図７】図７は、本発明の教示に従った、送信器と受信器及びアナログ受信器前段との間で通信する通信リンクを使用するスイッチコントローラーを使用する例示的な電力変換システムである。
【発明を実施するための形態】
【００１７】
図面中の複数の図にわたり、対応する参照符号は、対応する構成要素を示す。当業者は、図中の要素が、簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、本発明の様々な実施形態をより理解しやすくするため、図中のいくつかの要素の寸法が、他の要素より誇張されている場合がある。さらに、市販に適した実施形態で有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれていない。
【００１８】
以下の説明では、本発明を十分に理解できるように、多くの具体的な詳細事項が記載されている。本発明を実施する際に具体的な詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、本発明が理解しにくくならないように、よく知られた材料または方法は、詳細には説明されていない。
【００１９】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例に関連して説明されている特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句が使用されていても、必ずしもすべてが同じ実施形態または実施例を参照しているわけではない。さらに、１つ以上の実施形態または例において、特定の特徴、構造または特性は、任意の適切な組み合わせ、及び／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明されている機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることと、図面が必ずしも一定の縮尺で描かれているわけではないこととが理解される。
【００２０】
上述のとおり、通信システムは、誘導結合を使用して送信器と受信器との間で情報を送信し得る。信号は、送信導体を通って流れる電流を変化させることにより、受信器に送信され得る。変化する電流は、受信導体の端部間に電圧を誘導する。場合によっては、送信器により送信される信号は、略方形パルス波形であり得る。受信された電圧は、受信された電圧がどれほど速く振動するか（一般的に、「周波数」と呼ばれる）と、振動の大きさ（一般的に、「振幅」と呼ばれる）とにより特徴付けられ得る正弦波形に似たものであり得る。場合によっては、受信器は、受信された電圧を閾値電圧と比較することにより、パルスの送信を識別し得る。しかし、弱い誘導結合の場合、受信された電圧の振幅は、比較的小さいものであり得る。閾値電圧は、受信された信号の検出に寄与するように、基準に近いものであり得る。しかし、閾値電圧の低い受信器は、ノイズに対して高感度であり得、受信器が、ノイズを、送信された信号と誤解し得る。さらに、受信された信号の周波数は、比較的高いものであり得る。従って、受信器内の回路は、受信された信号の周波数で動作する程度に十分速くなければならない。加えて、短い誘導電圧を変換するため、受信回路がほとんどの時間で動作状態になければならないので、回路の電流消費量は、低くなければならない。
【００２１】
本発明で、場合によっては、アナログ受信器前段は、第１の増幅回路と第２の増幅回路と、入力ヒステリシス回路とを含み得る。アナログ受信器前段は、受信された信号をフィルタして、第１の増幅段にフィルタ済み信号を出力する高域通過フィルタをさらに含み得る。第１の増幅回路は、フィルタ済み信号と閾値との間の差分を増幅し得る。パルスは、フィルタ済み信号が閾値に達したときに検出され得る。検出されたパルスの持続期間は、フィルタ済み信号が閾値を逆方向に再度横断するために必要な時間として使用され得る。場合によっては、フィルタ済み信号が閾値を逆方向に再度横断するために必要な時間が増加するように、入力ヒステリシス回路は、フィルタ済み信号と閾値とのいずれかをレベルシフトすることにより、パルスに起因した初期閾値の横断に応答し得る。従って、検出されたパルスの持続期間が増加したように見え、受信された信号を他の回路が処理しやすくする。場合によっては、第２の増幅回路は、カレントミラーを含み得る。第２の増幅回路は、第１の増幅回路から出力される、より長く見える持続期間のパルスに応答し得る。第２の増幅回路は、第１の増幅段の出力の電圧を制限し得る。仮に、第１の増幅段の出力電圧が高いとすると、第１の増幅段の出力における正味の静電容量が、帯電と放電とに、より長い時間を必要とすることになる。対称的に、第１の増幅段の出力の電圧を制限する第２の増幅段は、出力電圧の振幅を制限することにより、第１の増幅段の速度を改善し得る。
【００２２】
コントローラーの様々な部分が互いに直流絶縁されている電力スイッチ用コントローラー内などのノイズの多い環境で、このようなアナログ受信器前段が、特に有益であり得る。特に、電力スイッチによりスイッチングされた電力は、誘導結合をまたいで送信された信号の電力より、はるかに大きなものであり得る。例えば、電力スイッチは、１００台、または、さらには１０００台のボルトをスイッチングし得る一方、送信された信号は、１００台のｍＶ以下であり得る。従って、誘導結合をまたいで送信された信号を区別できるアナログ受信器前段は、重要である。
【００２３】
さらに、提案されたアナログ受信器前段は、いくぶん遅い技術（長い／遅いトランジスタ）を使用して実装され得る。このような比較的遅い技術は、高電圧容量を伴うので、他の回路要素に有益であり得る。
【００２４】
第１の増幅回路と第２の増幅回路との両方を含み、第２の回路がカレントミラーであるアナログ受信器前段では、１０ｎｓ以下、例えば、５ｎｓ以下の持続期間をもつパルスなどの高周波信号に第１の増幅回路が応答できる。適切なフィルタ処理を通すことで、このようなパルスは、はるかに高い電圧をスイッチングする電力スイッチによってもたらされるノイズからさえ区別され得る。特に、誘導結合の受信ループは、受信ループにより受信される、より低い周波数成分を除去するフィルタに接続され得る。より低い周波数成分が除去された後でも、送信されたパルスを検出する受信器閾値は、過度に低く設定され得ない。受信ループ上のノイズは、そのような過度に低い閾値を横断し得るからである。しかし、より高い閾値、すなわち、送信された信号に対して、受信器がより選択的に、または排他的にさえ応答できるようにするものは、受信器に、信号の比較的小さな一部にのみ応答させることとなる。言い換えると、受信ループ上の信号が正弦信号に似ている場合、検出閾値が、ゼロ電圧付近（すなわち、信号の極小値における）から、中間電圧（すなわち、理想的な正弦波の傾きの変曲における）を通って、受信された信号の最大電圧へと増加すると、信号の見かけの持続期間は減少する。最後に、検出閾値が振動の振幅の極大値を上回ると、受信ループ上の信号の見かけの持続期間が完全に消失する。
【００２５】
見かけの持続期間が完全に消えないとしても、実際には、受信ループ上の信号の見かけの持続期間が、下流の回路による後工程のため、十分大きいまま維持されることが好ましい。例えば、場合によっては、下流のデジタル回路は、パルス周波数のデューティ比５０％の約２５％内、例えば、パルス周波数のデューティ比５０％の１０％内の見かけの持続期間をもつパルスにより、最良に動作し得る。１０ｎｓ以下、例えば、５ｎｓ以下の持続期間をもつパルスの場合、これは、パルスが１．５から３．５ｎｓの間の見かけの持続期間をもつことを意味する。
【００２６】
これらの、及び、他の課題は、以下に説明されるように、ヒステリシスを利用することにより対処され得る。ヒステリシスは、パルスの最初の認識に応答して、受信されたパルスが閾値を上回る、または閾値未満に維持される時間が延長されるように設定され得る。例えば、パルスの検出のため、５０から２００ｍＶの間の初期閾値が設定され得る。その閾値が、２０〜８０ｍＶぶん減少または増加（または、信号レベルが増加または低減）して、パルスの見かけの持続期間を延長し得る。閾値または信号レベルの変化にもかかわらず、ノイズ感度は増加しない。
【００２７】
まず、図１を参照すると、アナログ受信器前段１０２は、フィルタ１０８と第１の増幅回路１１０と第２の増幅回路１１２と出力回路１１３と入力ヒステリシス回路１１４とを含む。さらに、図２に、受信された信号ＵＲ１０４とフィルタ済み信号ＵＦ１１６と第１の信号Ｕ１  １１８と第２の信号Ｕ２  １２０とヒステリシス信号ＵＨ１１７とが図示されている。場合によっては、受信された信号ＵＲ１０４は、磁気結合された導体を介して通信された信号の受信に起因した誘導電圧または電流であり得る。
【００２８】
フィルタ１０８は、受信された信号ＵＲ１０４から比較的低い周波数成分をフィルタするように接続されている。図示されたアナログ受信器前段１０２において、フィルタ１０８は、静電容量１２１と抵抗１２２とを含む高域通過フィルタとして示されている。フィルタ１０８は、フィルタ済み信号ＵＦ１１６を第１の増幅回路１１０に出力する。第１の増幅回路１１０は、フィルタ済み信号ＵＦ１１６と閾値との間の差分を増幅して、結果として得られる差分を第１の信号Ｕ１  １１８として出力する。第１の増幅回路１１０は、入力ヒステリシス回路１１４からヒステリシス信号ＵＨ１１７を受信するようにも接続されている。さらに説明するように、ヒステリシス信号ＵＨ１１７は、再生信号ＵＲＥＣ１０６に応答して、第１の増幅回路１１０のフィルタ済み信号ＵＦ１１６と閾値とのいずれかまたは両方をレベルシフトし得る。
【００２９】
第２の増幅回路１１２は、第１の信号Ｕ１  １１８を受信するように接続されている。動作時、第２の増幅回路１１２は、第１の信号Ｕ１  １１８を増幅することと、反転することとを行い、さらに、結果を第２の信号Ｕ２  １２０として出力する。場合によっては、第２の増幅回路１１２は、カレントミラーを含み得る。増幅の程度は、カレントミラーに含まれているトランジスタ間の比により影響を受け得る。第２の増幅回路１１２におけるカレントミラーの使用は、第１の増幅回路１１０（図３に示すＱ１  ３２４）の出力抵抗があまり高くない場合でも、規定の閾値が第１の増幅回路１１０において設定されるようにする。従って、さらに後述するように、第１の信号Ｕ１  １１８におけるパルスの増幅は、このようなパルスが、フィルタ済み信号ＵＦ１１６の場合よりＵ１  １１８の場合の方が長い持続期間を有することにより改善され得る。第２の増幅回路１１２（さらなる例においてカレントミラーとして示されている）は、さらに、第１の増幅回路１１０の出力電圧の振幅と、第１の増幅回路１１０と第２の増幅回路１１２との間の端子における接続されたすべての回路の正味の静電容量とを制限することに起因した、第１の信号Ｕ１  １１８の立ち上がり時間と立ち下がり時間とを低減し得る。出力回路１１３は、第２の信号Ｕ２  １２０を受信することと、再生信号ＵＲＥＣ１０６を出力することとを行うように接続されている。第２の信号Ｕ２  １２０は、実質的に正弦アナログ信号に似たものであり得る。出力回路１１３は、アナログ信号をハイセクションとローセクションとの持続期間が変化する方形パルス波形に変換する。場合によっては、出力回路１１３は、第２の信号Ｕ２  １２０を２回反転してデジタル波形を出力する２つのインバーターを含み得る。従って、再生信号ＵＲＥＣ１０６は、ハイセクションとローセクションとの持続期間の変化する方形パルス波形であり得る。場合によっては、第１のインバーター（図３において、インバーター３３１として示されている）は、電流モード入力をもつように実装され得る。
【００３０】
動作時、再生信号ＵＲＥＣ１０６は、フィルタ済み信号ＵＦ１１６が第１の増幅回路１１０の閾値を横断したことに応答して、ロー値からハイ値に遷移し得、フィルタ済み信号ＵＦ１１６が、その後、（レベルシフトされている可能性がある）閾値を逆方向に横断したことに応答して、ハイ値からロー値に遷移し得る。言い換えると、再生回路１０２は、まず、フィルタ済み信号ＵＦ１１６が第１の増幅回路１１０の閾値を横断したときに、受信されたパルスを検出し、フィルタ済み信号ＵＦ１１６が、第１の増幅回路１１０の（レベルシフトされている可能性がある）閾値を次に横断したときに、受信されたパルスの終端を検出する。
【００３１】
入力ヒステリシス回路１１４は、受信されたパルスの見かけの持続期間を増加させるように接続され得る。これが、本明細書で説明される状態により、再生信号ＵＲＥＣ１０６がハイである時間を増加させる。場合によっては、入力ヒステリシス回路１１４は、パルスの最初の検出（すなわち、再生信号ＵＲＥＣ１０６の前エッジの検出）に応答して、フィルタ済み信号ＵＦ１１６のレベルシフトを開始し得る。レベルシフトは、レベルシフトされたフィルタ済み信号ＵＦ１１６が、逆方向ではあるが再度閾値を横断するのに必要な時間を増加させ得る。言い換えると、レベルシフトは、フィルタ済み信号ＵＦ１１６と閾値との間の差分を増加させ得る。示された論理により、レベルシフトされたフィルタ済み信号ＵＦ１１６が第１の増幅回路１１０の閾値を次に横断したときに、再生信号ＵＲＥＣ１０６がロー値に戻る。フィルタ済み信号ＵＦ１１６がレベルシフトされていない場合の持続期間に比べて、再生信号ＵＲＥＣ１０６のハイ値の見かけの持続期間が増大する。他の場合において、入力ヒステリシス回路１１４は、パルスの最初の検出（例えば、再生信号ＵＲＥＣ１０６の前エッジの検出）に応答して、第１の増幅段の閾値をレベルシフトし得る。このようなレベルシフトは、さらに、フィルタ済み信号ＵＦ１１６が第１の増幅段１１０の閾値を逆方向に横断するために必要な時間を増加させ得る。例えば、閾値は、レベルシフトされて、閾値とフィルタ済み信号ＵＦ１１６との間の差分を増加させ得る。従って、フィルタ済み信号ＵＦ１１６がレベルシフトされた閾値を再度横断するために必要な時間が増加し、検出パルスの見かけの持続期間が増加する。場合によっては、入力ヒステリシス回路１１４は、パルスの最初の検出に応答して、第１の増幅段のフィルタ済み信号ＵＦ１１６と閾値との両方をレベルシフトし得る。このようなレベルシフトは、同時に、または、異なる時点で開始し得る。
【００３２】
図２は、フィルタ済み信号ＵＦ２１６と第１の信号Ｕ１  ２１８と第２の信号Ｕ２  ２２０と再生信号ＵＲＥＣ２０６との例示的な波形を含むタイミング図２００である。示されるように、第１の信号Ｕ１  ２１８は、フィルタ済み信号ＵＦ２１６と閾値ＶＲＥＦ２３６との間の差分の増幅である。閾値ＶＲＥＦ２３６は、図１に関連して説明した第１の増幅回路の閾値である。第２の信号Ｕ２  ２２０は、第１の信号Ｕ１  ２１８のさらなる増幅と反転とであり得る。第１の信号Ｕ１  ２１８と第２の信号Ｕ２  ２２０とにおけるｙ軸のスケールは、異なっていてもよい。示されるように、フィルタ済み信号ＵＦ２１６と第１の信号Ｕ１  ２１８と第２の信号Ｕ２  ２２０とは、概ね、正弦波形に似ている。しかし、信号の波形が、他の形状に似たものであり得ることが理解されるべきである。図１の出力回路は、第２の信号Ｕ２  ２２０を受信して、実質的に長方形の信号ＵＲＥＣ２０６を出力する。フィルタ済み信号ＵＦ２１６が閾値ＶＲＥＦ２３６を横断したとき、信号ＵＲＥＣ２０６がハイ値からロー値に遷移し、逆も同様である。特に、フィルタ済み信号ＵＦ２１６が閾値ＶＲＥＦ２３６未満に立ち下がったとき、再生信号ＵＲＥＣ２０６がロー値からハイ値に遷移する。フィルタ済み信号ＵＦ２１６が閾値ＶＲＥＦ２３６を逆方向に再度横断したとき、再生信号ＵＲＥＣ２０６がハイ値からロー値に遷移する。前述のとおり、フィルタ済み信号ＵＦ２１６と閾値ＶＲＥＦ２３６とのいずれかまたは両方が、様々な時点でレベルシフトされ得る。再生信号ＵＲＥＣ２０６がハイである持続期間は、見かけの再生パルス幅ＴＰＷ２３８と呼ばれる場合がある。フィルタ済み信号ＵＦ２１６と閾値ＶＲＥＦ２３６とのいずれかまたは両方にレベルシフトを適用することにより、見かけの再生パルス幅ＴＰＷ２３８の持続期間が増加する。
【００３３】
図３Ａは、前述のアナログ受信器前段１０２の一例であるアナログ受信器前段３０２を示す。アナログ受信器前段３０２は、フィルタ３０８と第１の増幅回路３１０と第２の増幅回路３１２と出力回路３１３と入力ヒステリシス回路３１４とを含む。
【００３４】
フィルタ３０８は、高域通過フィルタとして、まとまって接続された静電容量３２１と抵抗３２２、３２３とを含む。フィルタ３０８は、受信された信号ＵＲ３０４を受信することと、フィルタすることとを行い、さらに、フィルタ済み信号ＵＦ３１６を出力する。フィルタ済み信号ＵＦ３１６は、抵抗３２２、３２３をまたいで低減する。フィルタ３０８の前の任意選択的な静電容量（図５に示す静電容量５５０など）は、図３Ａに示されていない。任意選択的な静電容量の一端は、受信された信号ＵＲ３０４に接続され得、他端はＶＳＳに接続されている。ノイズ耐性を改善する任意選択的な静電容量は、また、送信器の寄生出力キャパシタンスにより、または、アナログ受信器前段３０２の入力に接続された他の構成要素により内在的に提供され得る。
【００３５】
第１の増幅回路３１０は、コモンゲート差動増幅器としてまとまって接続された、トランジスタＱ１  ３２４と、Ｑ２  ３２５と、電流Ｉ２を出力する電流源３２６と、電流Ｉ３を出力する電流源３２７と、抵抗３３７とを含む。トランジスタＱ２  ３２５のソースは、抵抗３３７に接続されている。抵抗３３７とトランジスタＱ２  ３２５のソースとの間のノードにおける電圧は、図１と図２とに関連して前述した閾値ＶＴＨ３３６である。トランジスタＱ１  ３２４のソースは、フィルタに通され電圧ＵＦ３１６を受信するように接続されている。第１の増幅回路３１０の出力（第１の信号Ｕ１  ３１８）は、電流源３２６の電流Ｉ２からトランジスタＱ１  ３２４のドレイン電流を減算したものである。第１の増幅回路３１０は、フィルタ済み信号ＵＦ３１６と閾値ＶＴＨ３３６との間の差分を増幅する。示されるように、閾値ＶＴＨ３３６は、基準ＶＳＳより大きい。場合によっては、受信された信号ＵＲ３０４の各々に対して実効性のある閾値は、負の値であり得、ＤＣ条件下で閾値ＶＴＨ３３６から電圧ＵＦ３１６を減算することにより与えられる。従って、アナログ受信器前段３０２は、受信された信号ＵＲ３０４の負の振動から、パルスを識別し得る。場合によっては、トランジスタＱ１  ３２４とＱ２  ３２５との大きさと相互コンダクタンスとは、比較的低いものであり得るが、十分な整合を提供する程度に十分大きいものであり得る。
【００３６】
第２の増幅回路３１２は、カレントミラーとしてまとまって接続された、トランジスタＱ３  ３２８と、Ｑ４  ３２９と、電流Ｉ４を伴う電流源３３０とを含む。トランジスタＱ４  ３２９のドレイン・ソース電流は、トランジスタＱ３  ３２８のドレイン・ソース電流の増幅されたバージョンである。増幅の程度は、トランジスタＱ３  ３２８とＱ４  ３２９との大きさの比（１：Ｎ）により決定される。場合によっては、トランジスタＱ４  ３２９を通る電流は、トランジスタＱ３  ３２８を通る電流の２倍であり得る。加えて、第２の増幅回路３１２は、第１の信号Ｕ１  ３１８を反転する。第２の増幅回路３１２の出力（第２の信号Ｕ２  ３２０）は、トランジスタＱ４  ３２９のドレイン電圧である。場合によっては、第２の増幅段３１２のカレントミラー比が実質的に２であるとき、電流源３２６の電流Ｉ４は、電流源３３０の電流Ｉ２に実質的に等しい。従って、フィルタ済み信号ＵＦ３１６が閾値ＶＴＨ３３６を横断すると、第２の信号Ｕ２  ３２０が切り替わる。加えて、電流源３３０の電流Ｉ２は、電流源３２７の電流Ｉ３の２倍であり得る。第２の増幅回路３１２におけるカレントミラーの使用により、第１の増幅回路３１０において規定の閾値が設定可能となる。第１の信号Ｕ１  ３１８におけるパルスの増幅は、レベルシフトに起因してこのようなパルスがより長いパルス幅持続期間をもつように見えるので、改善され得る。トランジスタＱ３  ３２８がＵ１  ３１８の電圧の振動を制限するので、カレントミラーは、さらに、第１の信号Ｕ１  ３１８の立ち上がり時間と立ち下がり時間とを低減し得る。加えて、第１の増幅段の出力電圧レベル（第１の信号Ｕ１  ３１８）が動作範囲内であるように、第２の増幅回路３１２の入力インピーダンス（及び、特に、トランジスタＱ３  ３２８の入力インピーダンス）は、ゼロより大きく設定されなければならない。さらに、第２の増幅回路３１２の動作は、第１の増幅回路３１０のトランジスタが飽和領域で動作するように設定される。
【００３７】
出力回路３１３は、インバーター３３１、３３２を含み、第２の信号Ｕ２  ２２０を受信することと、再生信号ＵＲＥＣ３０６を出力することとを行うように接続されている。出力回路３１３は、第２の信号Ｕ２  １２０を２回反転して、略方形パルス波形を出力得る。従って、再生信号ＵＲＥＣ３０６は、ハイセクションとローセクションとの持続期間の変化する略方形パルス波形であり得る。
【００３８】
インバーター３３３は、出力回路３１３と入力ヒステリシス３１４との間に接続されており、再生信号ＵＲＥＣ３０６を反転する。しかし、インバーター３３１と３３２との間の電圧も、入力ヒステリシス回路３１４により受信され得る。入力ヒステリシス回路３１４は、制御される電流源３３５を含む。制御される電流源３３５は、インバーター３３３（反転した再生信号３４６）の出力により、例えば、再生信号ＵＲＥＣ３０６により制御される。制御される電流源３３５により提供される電流は、前述のヒステリシス信号の一例であり得る。図示された論理の場合、制御される電流源３３５から出力された電流Ｉ１の値は、反転した再生信号３４６がロー（すなわち、再生信号ＵＲＥＣ３０６がハイ）である場合、実質的にゼロであり、反転した再生信号３４６がハイ（すなわち、再生信号ＵＲＥＣ３０６がロー）である場合、実質的に非ゼロである。場合によっては、入力ヒステリシス３１４は、どれだけの電流を入力ヒステリシス３１４が提供するかを制御ため、再生信号ＵＲＥＣ３０６と反転した再生信号３４６との両方を受信し得る。
【００３９】
動作時、入力ヒステリシス回路３１４は、フィルタ済み信号ＵＦ３１６と基準電圧ＶＳＳとの間の差分を増加させる非ゼロの電流Ｉ１を提供する。図示された実施態様において、フィルタ済み信号ＵＦ３１６が閾値ＶＴＨ３３６未満に立ち下がったことの検出に応答して、再生信号ＵＲＥＣ３０６がハイ値に遷移する。続いて、ハイの再生信号ＵＲＥＣ３０６が、入力ヒステリシス回路３１４を動作させることで出力電流Ｉ１を（例えば、電流Ｉ１が実質的にゼロであるように）低減させ、フィルタ済み信号ＵＦ３１６を閾値ＶＴＨ３３６未満のさらに下方にレベルシフトする。再生信号ＵＲＥＣ３０６におけるハイ状態の持続期間は、レベルシフト信号ＵＦ３１６が閾値ＶＴＨ３３６未満に立ち下がる時と、続いて、閾値ＶＴＨ３３６を上回るように立ち上がる時の間の時間に対応する。ヒステリシス回路３１４がフィルタ済み信号ＵＦ３１６をさらに負に駆動することにより、再生信号ＵＲＥＣ３０６におけるハイ状態の持続期間が延長される。
【００４０】
再生信号ＵＲＥＣ３０６がロー値に遷移したことに応答して、入力ヒステリシス回路３１４は、電流Ｉ１を増加させ（例えば、電流Ｉ１が、非ゼロ値に設定され）、フィルタ済み信号ＵＦ３１６が上方へとレベルシフトされる。非ゼロの電流Ｉ１により、フィルタ済み信号ＵＦ３１６は、ＶＳＳに対して立ち上がる。
【００４１】
図３Ｂは、他の例示的な前述のアナログ受信器前段１０２であるアナログ受信器前段３０３を示す。アナログ受信器前段３０３は、フィルタ３０８と第１の増幅回路３１０と第２の増幅回路３１２と出力回路３１３と入力ヒステリシス回路３１４とを含む。アナログ受信器前段３０３は、ノイズ耐性を改善する任意選択的な静電容量（図示せず）をさらに含み得る。図３Ｂに示すアナログ受信器前段３０３は、入力ヒステリシス回路３１４が電圧閾値ＶＴＨ３３６を設定する可変抵抗３３７を含むという点で、図３Ａに示すアナログ受信器前段３０２とは異なる。図示されるように、可変抵抗３３７の抵抗（及び、閾値ＶＴＨ３３６の大きさ）は、反転した再生信号３４６により制御される。
【００４２】
動作時、可変抵抗３３７は、まず、閾値ＶＴＨ３３６が第１の値に実質的に等しくなるように設定され得る。フィルタ済み信号ＵＦ３１６が閾値ＶＴＨ３３６未満に立ち下がったときに、パルスが検出される。それに応答して、再生信号ＵＲＥＣ３０６がハイ値に遷移する。ハイの再生信号ＵＲＥＣ３０６は、続いて、入力ヒステリシス回路３１４を動作させることで、可変抵抗３３７の抵抗を増加させ、閾値ＶＴＨ３３６を増加させ、それを基準電圧ＶＳＳから離れるようにさらに動かす。フィルタ済み信号ＵＦ３１６が閾値ＶＴＨ３３６未満である場合、閾値ＶＴＨ３３６の値の増加は、フィルタ済み信号ＵＦ３１６と閾値ＶＴＨ３３６との間の差分の絶対値を増加させる。再生信号ＵＲＥＣ３０６におけるハイ状態の持続期間は、フィルタ済み信号ＵＦ３１６が閾値ＶＴＨ３３６未満に立ち下がる時と、続いて、上昇した閾値ＶＴＨ３３６を上回るように立ち上がる時との間の時間に対応する。ヒステリシス回路３１４が閾値ＶＴＨ３３６を増加させることにより、再生信号ＵＲＥＣ３０６におけるハイ状態の持続期間が延長される。再生信号ＵＲＥＣ３０６がロー値に遷移したことに応答して、入力ヒステリシス回路３１４は、可変抵抗３３７の抵抗を減少させることにより、再度、閾値ＶＴＨ３３６をレベルシフトする。一般的に、閾値ＶＴＨ３３６は、最初に設定された第１の値に戻る。
【００４３】
図４Ａは、図３Ａのアナログ受信器前段のフィルタ済み信号ＵＦ４１６（太い実線として示す）を示すタイミング図４００である。明確となるように、図４Ａの時間スケールは、図２の時間スケールより拡大されている。これにより、図４Ａは、フィルタ済み信号ＵＦ３１６をより負の値にレベルシフトする非ゼロの電流を入力ヒステリシス回路３１４が提供するときの、図３Ａに示す入力ヒステリシス回路３１４とフィルタ済み信号ＵＦ４１６の電流Ｉ１との効果を示すことができる。図４Ａでは、細い実線４３９が、電流Ｉ１が印加された場合のフィルタ済み信号を表すのに対し、点線４４０は、電流Ｉ１が印加されていないときのフィルタ済み信号を示す。
【００４４】
フィルタ済み信号ＵＦ４１６が閾値ＶＴＨ４３６未満に立ち下がったことに応答して、電流Ｉ１が印加されなくなり、フィルタ済み信号ＵＦ４１６が下方へとレベルシフトされる。このレベルシフトされたフィルタ済み信号ＵＦ４１６と閾値ＶＴＨ４３６との間の差分の絶対値は、電流Ｉ１を印加したときのフィルタ済み信号４３９と閾値ＶＴＨ４３６との間の差分の絶対値より大きい。フィルタ済み信号ＵＦ４１６は、フィルタ段（段階）内の静電容量が充電されるにつれて、徐々に点線４４０へと遷移する。下方シフトされたフィルタ済み信号ＵＦ４１６が、閾値ＶＴＨ４３６を上回るように立ち上がると、電流Ｉ１が、再度、印加されて、フィルタ済み信号ＵＦ４１６が、徐々に細い実線４３９へと遷移する。入力フィルタ３０８の大きさは、時定数がパルス幅程度であるように選択され得る。
【００４５】
図示されるように、検出されたパルスの持続期間は、フィルタ済み信号ＵＦ４１６が閾値ＶＴＨ４３６未満である時間長である。入力ヒステリシス回路がない場合、検出されたパルス幅は、実質的にＴＩＷ４４１となる。しかし、入力ヒステリシス回路がある場合、検出されたパルス幅は、実質的にＴＰＷ４３８となる。示されるように、パルス幅ＴＩＷ４４１の持続期間は、パルス幅ＴＰＷ４３８の持続期間より短い。従って、アナログ受信器前段は、より長いパルス幅を再生し得る。
【００４６】
図４Ｂは、図３Ｂのアナログ受信器前段のフィルタ済み信号ＵＦ４１６と閾値ＶＴＨ４３６とを示すタイミング図４０１である。
【００４７】
フィルタ済み信号ＵＦ４１６が閾値ＶＴＨ４３６未満に立ち下がったことに応答して、閾値ＶＴＨ４３６が値４４３にレベルシフトされる。フィルタ済み信号ＵＦ４１６が値４４３における閾値ＶＴＨを上回るように立ち上がったことに応答して、閾値ＶＴＨ４３６の値が値４４２に戻る。検出されたパルスの持続期間は、フィルタ済み信号ＵＦ４１６が閾値ＶＴＨ４３６未満である時間である。入力ヒステリシス回路がない場合、検出されたパルス幅は、実質的にＴＩＷ４４１である。しかし、入力ヒステリシス回路がある場合、検出されたパルス幅は、実質的にＴＰＷ４３８である。示されるように、パルス幅ＴＩＷ４４１の持続期間は、パルス幅ＴＰＷ４３８の持続期間より短い。従って、閾値ＶＴＨ４３６をレベルシフトすることにより、信号経路における寄生を増やさずに、かつ、電流源を増やさずに、検出されたパルス幅を延長する。
【００４８】
図５Ａは、他の例示的な前述のアナログ受信器前段１０２であるアナログ受信器前段５０２を示す。アナログ受信器前段５０２は、フィルタ５０８と第１の増幅回路５１０と第２の増幅回路５１２と出力回路５１３と入力ヒステリシス回路５１４とを含む。図５Ａに示すアナログ受信器前段５０２は、第２の増幅回路５１２がトランジスタＱ３  ５２８と、トランジスタＱ４  ５２９と、電流制御される電流源としてまとまって接続された電流源５３０とを含むという点で、図３Ａに示すアナログ受信器前段３０２とは異なる。特に、トランジスタＱ３  ５２８とトランジスタＱ４  ５２９と電流源５３０とが、非線形カレントミラーまたは４端子電流モード増幅器としてまとまって接続されている。図示されるように、トランジスタＱ３  ５２８は、ＰＭＯＳトランジスタであり得、トランジスタＱ１  ５２４をまたいで接続される。言い換えると、トランジスタＱ３  ５２８のドレインは、トランジスタＱ１  ５２４のソースに接続されており、トランジスタＱ３  ５２８のソースは、トランジスタＱ１  ５２４のドレインに接続されている。さらに、トランジスタＱ３  ５２８のドレインは、フィルタ済み信号ＵＦ５１６に接続されている。第１の信号Ｕ１  ５１８は、トランジスタＱ３  ５２８のソースとＱ４  ５２９のゲートとにおいて受信される。さらに、トランジスタＱ３  ５２８のゲートは、基準ＶＳＳに接続されている。さらに、第２の増幅回路５１２の動作は、第１の増幅回路５１０のトランジスタが飽和領域で動作するように設定される。さらに、図５Ａに、ノイズ耐性を改善するのに使用され得る任意選択的な静電容量５５０が図示されている。ノイズ耐性を改善する任意選択的な静電容量は、また、送信器またはアナログ受信器前段の入力に接続された他の構成要素の寄生出力キャパシタンスにより提供され得る。
【００４９】
動作時、第２の増幅段は、第２の増幅段５１２への入力電流を増幅して、トランジスタＱ４  ５２９のドレインにより出力される。従って、第２の増幅段の出力５１２は、トランジスタＱ４  ５２９と電流源Ｉ４  ５３０との結果としての電圧Ｕ２  ５２０である。トランジスタＱ４  ５２９のドレイン・ソース電流は、トランジスタＱ３  ５２８の増幅されたバージョンのソース・ドレイン電流であり、増幅は、非線形であり得る。しかし、第１の増幅回路５１０と第２の増幅回路５１２との間のノードにおける正味の静電容量は、図３Ａと図３Ｂとに示すアナログ受信器前段に比べて低減され得、回路全体の速度を改善し得る。
【００５０】
図５Ｂは、他の例示的な前述のアナログ受信器前段１０２であるアナログ受信器前段５０３を示す。アナログ受信器前段５０３は、フィルタ５０８と第１の増幅回路５１０と第２の増幅回路５１２と出力回路５１３と入力ヒステリシス回路５１４とを含む。図５Ｂに示すアナログ受信器前段５０３は、第２の増幅回路５１２が、カレントミラーまたは非線形カレントミラーとしてまとまって接続された、トランジスタＱ３  ５２８とトランジスタＱ４  ５２９と電流源５３０とを含むという点で、図３Ａに示すアナログ受信器前段３０２とは異なる。図示されるように、トランジスタＱ３  ５２８は、ＮＭＯＳトランジスタであり得、トランジスタＱ１  ５２４をまたいで接続されている。言い換えると、トランジスタＱ３  ５２８のドレインは、トランジスタＱ１  ５２４のドレインに接続されており、トランジスタＱ３  ５２８のソースは、トランジスタＱ１  ５２４のソースに接続されている。言い換えると、Ｑ３  ５２８のソースは、フィルタ済み信号ＵＦ５１６に接続され得る。さらに、トランジスタＱ３  ５２８のゲートは、それ自身のドレインとトランジスタＱ４  ５２９のゲートとに接続されている。第１の信号Ｕ１  ５１８は、Ｑ３  ５２８のドレインとゲートと、Ｑ４  ５２９のゲートとにおいて受信される。さらに、第２の増幅回路５１２の動作は、第１の増幅回路５１０のトランジスタが飽和領域で動作するように設定される。一例において、閾値電圧ＶＴＨ５３６は、基準ＶＳＳと実質的に等しい値であり得る。
【００５１】
動作時、第２の増幅段５１２は、第２の増幅回路５１２への入力電流を増幅し、それは、トランジスタＱ４  ５２９のドレインにより出力される。従って、第２の増幅段の出力５１２は、トランジスタＱ４  ５２９と電流源Ｉ４５３０との結果としての電圧Ｕ２  ５２０である。さらに、電流源５２６により提供される電流Ｉ２の全体が、抵抗５２２、５２３を通って流れる。従って、図３Ａと図３Ｂとに比べて、抵抗５２２と５２３とは、より小さなものであり得、同じ電流Ｉ２  ５２６に対して、フィルタ済み信号ＵＦ５１６と閾値ＶＴＨ５３６との間の同じ初期差分に到達し得る。その結果、静電容量５２１は、フィルタ済み信号ＵＦ５１６の寄生容量の影響を低減し得るような、より大きなものであり得る。加えて、フィルタ済み信号ＵＦと第１の信号Ｕ１  ５１８とが同じ方向に変化するので、トランジスタＱ３  ５２８のゲート・ソース容量とドレイン・ソース容量とは、第１の信号Ｕ１  ５１８に対して、より小さな減衰効果をもち得る。図６は、直流絶縁された送信器６０８と受信器６１０との間で通信する通信リンクを含むスイッチコントローラー６０２を含むシステム６００を示す。システム６００は、さらに、アナログ受信器前段６１６とスイッチコントローラー６０２とシステムコントローラー６０４と電力スイッチ６０６（ＩＧＢＴとして図示されている）とを含む。スイッチコントローラー６０２は、送信器６０８（ドライバインターフェースとも呼ばれる）と、ガルバニック絶縁をまたいで送信される情報を受信する受信器６１０（駆動回路とも呼ばれる）と、ガルバニック絶縁を橋渡しする通信リンクを形成する誘導結合６１２とを含む
【００５２】
誘導結合６１２は、送信ループ６１１と受信ループ６１３とを含む。送信ループ６１１は、一次ループ／巻線とも呼ばれ得る。受信ループ６１３は、二次ループ／巻線とも呼ばれ得る。ループ６１１とループ６１３とは、様々な異なる方法で磁気結合され得る。例えば、いくつかの実施態様において、ループ６１１とループ６１３とは、共通の高透磁率コアの周囲に巻かれ得、変圧器を形成し得る。しかし、他の実施態様において、ループ６１１とループ６１３とは、共通のコアを共有する必要はない。いくつかの実施態様において、ループ６１１とループ６１３とは、各々が、半導体チップパッケージのリードフレームにより少なくとも部分的に形成された単一ループのインダクタであり得、比較的小さなインダクタンスをもち得る。他の例として、ループ６１１とループ６１３とは、各々が、半導体チップの上部金属化層により少なくとも部分的に形成されたインダクタであり得る。
【００５３】
図６は、さらに、電力スイッチ６０６にかかる電圧ＶＣＥ６０５と、電力スイッチ６０６の主端子間に流れる電流ＩＣＥ６０７と、電力スイッチ６０６がオンまたはオフのいずれであるべきかを示す信号を生成するためシステムコントローラー６０４により使用され得る情報を表す１つ以上のシステム入力６２０と、電力スイッチ６０６がオンまたはオフのいずれであるべきかを示す入力信号ＵＩＮ６２２と、送信器６０８により送信ループ６１１に印加される送信電圧ＶＴ６２４と、送信ループ６１１を通って導通される送信電流ＩＴ６２５と、送信電流ＩＴ１２５の変化により受信器ループ６２６に誘導される受信器電圧ＶＲ６２６（受信された信号ＵＲの一例でもある）と、アナログ受信器前段６１６によって定まる送信信号である受信された信号ＵＲＥＣと、復号器回路６２８による再生信号ＵＲＥＣの復号化により得られる復号された信号ＵＤＥＣと、電力スイッチ６０６を駆動するためドライバ６１８により出力される駆動信号ＵＤ６３０とを示す。
【００５４】
動作時、システムコントローラー６０４は、システム入力６２０を受信して、システム入力６２０に基づいてスイッチコントローラー６０２が電力スイッチ６０６をオンに切り替えるべきか、または、オフに切り替えるべきかを判定するように接続されている。システムコントローラー６０４は、さらに、判定の結果を特徴付ける入力信号ＵＩＮ６２２を生成する。
【００５５】
スイッチコントローラー６０２の送信器６０８は、入力信号ＵＩＮ６２２を受信するように接続されている。場合によっては、送信器６０８は、ドライバインターフェースであり得る。送信器６０８は、誘導結合６１２をまたいだ送信のため入力信号ＵＩＮ６２２を符号化する。
【００５６】
送信器６０８は、誘導結合６１２の磁気結合したループ６１１とループ６１３とを介して送信電圧ＶＴ６２４を受信器６１０に送信する。場合によっては、受信器６１０は、駆動回路であり得る。示されている例において、送信器６０８は、送信ループ６１１を通して、変化する送信器電流ＩＴ６２５を駆動し、これが、受信器ループ６１３において電圧ＶＲ６２６を誘導する。従って、受信器６１０は、送信器６０８から情報を受信する。
【００５７】
図示された実施態様において、受信回路６１０は、アナログ受信器前段６１６と復号器回路６２８とドライバ６１８とを含む。ドライバ６１８は、駆動信号ＵＤ６３０を出力する。駆動信号ＵＤ６３０は、電力スイッチ６０６の制御端子において受信されて、電力スイッチ６０６のスイッチングを制御するように接続されている。図示された実施態様において、電力スイッチ６０６は、ＩＧＢＴであり、駆動信号ＵＤ６３０は、ＩＧＢＴ６０６のゲート端子において受信される。アナログ受信器前段６１６は、前述のアナログ受信器前段であり得る。アナログ受信器前段６１６は、送信された信号を受信して、受信された信号ＶＲ６２６から、送信された信号を判定する。復号器回路６２８は、再生信号ＵＲＥＣを受信して、電力スイッチ６０６がオン状態からオフ状態に遷移すべきか、または、その逆かのいずれを、受信された信号が示すのか判定するように接続されている。復号器回路６２８は、この判定の結果を特徴付ける復号された信号ＵＤＥＣを出力する。
【００５８】
図７は、アナログ受信器前段を含み得るスイッチコントローラーを含む例示的な電力変換装置７００を示す。電力変換装置７００は、負荷７１０に電気エネルギーを提供する。電力変換装置７００は、直列接続された２つの電力スイッチ７０４、７０６を含む。加えて、電力変換装置７００は、入力電圧７０２（ＵＩＮ）を受信する。電力変換装置７００は、電力スイッチ７０４、７０６のスイッチングを制御することにより、入力から負荷７１０に電気エネルギーを伝達するように設計されている。様々な実施態様において、電力変換装置７００は、負荷に出力されるエネルギーの電圧、電流、または電力レベルを制御し得る。
【００５９】
図７に示す例において、電力スイッチ７０４、７０６は、ｎチャンネルＩＧＢＴである。しかし、本発明の例は、他の電力スイッチと組み合わせても使用され得る。例えば、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、注入促進ゲートトランジスタ（ＩＥＧＴ）及びゲートターンオフサイリスタ（ＧＴＯｓ）が、使用され得る。加えて、電力変換装置７００は、窒化ガリウム（ＧａＮ）半導体または炭化ケイ素（ＳｉＣ）半導体をベースとした電力スイッチと共に使用され得る。
【００６０】
電力スイッチ７０４、７０６は、各々、第１の制御回路７１８と第２の制御回路７２０とにより制御される。第１のスイッチコントローラー７１８と第２のスイッチコントローラー７２０とは、前述のスイッチコントローラーを含み得る。第１のスイッチコントローラー７１８と第２のスイッチコントローラー７２０とは、第１のＩＧＢＴ７０４と第２のＩＧＢＴ７０６とのスイッチングを制御する第１ゲートドライバ信号７３０と第２のゲートドライバ信号７３２と（ＵＤＲ１、ＵＤＲ２）を提供する。２つの制御回路７１８、７２０は、任意選択的に、システムコントローラー７１４により制御され得る。このようなシステムコントローラーは、システム入力信号７１６を受信するための入力を含み得る。図７に示す例において、ハーフブリッジ構成をとる２つの電力半導体スイッチが示されている。しかし、他の形態が、使用されてもよい。
【００６１】
本発明に関して示された例についての上記の説明は、要約で説明されている事項を含め、網羅的であることも、開示されている形態そのものに限定することも意図されていない。本発明の特定の実施形態及び例は、本明細書において例示を目的として説明されており、本発明のより広い趣旨及び範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力領域値、時間などが、説明のために提示されることと、本発明の教示に従った他の実施形態及び実施例において他の値も使用され得ることとが理解される。
【００６２】
本発明は、付随した請求項で規定されるが、本発明は、さらに（代替的に）以下の実施形態に従って規定され得ることが理解されるべきである。
【００６３】
実施形態
【００６４】
１．
受信器コイルと、
受信器コイルに接続された第１の増幅段であって、
当該第１の増幅回路が、
ａ）受信器コイルにより受信された信号の少なくとも一部と
ｂ）閾値と
の間の差分を増幅する、
当該第１の増幅段と、
第１の増幅段から増幅された差分を受信するように接続された第２の増幅段であって、
当該第２の増幅段が、カレントミラーを備える、
当該第２の増幅段と、
ヒステリシスレベルシフタ回路であって、
受信器コイルにより受信された信号の少なくとも一部が閾値を横断したことに応答して、逆方向における閾値の横断が遅延されるように、
ａ）受信器コイルにより受信された信号の一部、
ｂ）閾値、または
ｃ）受信器コイルにより受信された信号の一部と閾値と、
のレベルをシフトする、
当該ヒステリシスレベルシフタ回路と、
を備えるデータ通信受信器。
【００６５】
２．
カレントミラーが、第１の増幅段から増幅された差分を受信するように接続された入力を有し、
カレントミラーが、
第１のＭＯＳＦＥＴであって、
制御端子と、
電流増幅回路の入力に接続されたソース／ドレインの第１のものと、
第１の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第１のＭＯＳＦＥＴと、
第２のＭＯＳＦＥＴであって、
電流増幅回路の入力に接続された制御端子と、
電流増幅回路の出力に接続されたソース／ドレインの第１のものと、
第２の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第２のＭＯＳＦＥＴと、
を備え、
動作時、第１のＭＯＳＦＥＴが導通状態を維持するように、第１のＭＯＳＦＥＴの制御端子がバイアスされる、
実施形態１のデータ通信受信器。
【００６６】
３．
受信器コイルと、
受信器コイルにより受信された信号から低周波数成分をフィルタすることとフィルタ済み信号を出力することとをするように接続されたフィルタ回路と、
フィルタ済み信号を受信することと閾値を基準としたフィルタ済み信号の差分を増幅することとをするように接続された増幅回路と、
ヒステリシスレベルシフタ回路であって、
フィルタ済み信号が閾値を横断したことに応答して、逆方向における閾値の横断が遅延されるように、
ａ）受信器コイルにより受信されたフィルタ済み信号の一部、
ｂ）閾値、または
ｃ）フィルタ済み信号の一部と閾値との両方、
のレベルをシフトする、
当該ヒステリシスレベルシフタ回路と、
を備えるデータ通信受信器。
【００６７】
４．
増幅回路が、
フィルタ済み信号と閾値との間の差分を増幅するように接続された第１の増幅段と、
第１の増幅段から増幅された差分を受信するように接続された第２の増幅段であって、当該第２の増幅段がカレントミラーを備える、当該第２の増幅段と、
を備える、
実施形態３のデータ通信受信器。
【００６８】
５．
カレントミラーが第１の増幅段から増幅された差分を受信するように接続された入力を有し、
カレントミラーが、
第１のＭＯＳＦＥＴであって、
制御端子と、
電流増幅回路の入力に接続されたソース／ドレインの第１のものと、
第１の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第１のＭＯＳＦＥＴと、
第２のＭＯＳＦＥＴであって、
電流増幅回路の入力に接続された制御端子と、
電流増幅回路の出力に接続されたソース／ドレインの第１のものと、
第２の基準電位に接続されたソース／ドレインの第２のもの、
を有する当該第２のＭＯＳＦＥＴと、
を備え、
動作時、第１のＭＯＳＦＥＴが導通状態を維持するように、第１のＭＯＳＦＥＴの制御端子がバイアスされる、
実施形態４のデータ通信受信器。
【００６９】
６．
受信器コイルと、
受信器コイルに接続された第１の増幅段であって、
第１の増幅回路が、
ａ）受信器コイルにより受信された信号の少なくとも一部と、
ｂ）閾値と、
の間の差分を増幅する、
当該第１の増幅段と、
第１の増幅段から増幅された差分を受信するように接続された入力を有する電流増幅回路であって、
当該電流増幅回路が、
第１のＭＯＳＦＥＴであって、
制御端子と、
当該電流増幅回路の入力に接続されたソース／ドレインの第１のものと、
第１の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第１のＭＯＳＦＥＴと、
第２のＭＯＳＦＥＴであって、
当該電流増幅回路の入力に接続された制御端子と、
当該電流増幅回路の出力に接続されたソース／ドレインの第１のものと、
第２の基準電位に接続されたソース／ドレインの第２のものと、
を有する当該第２のＭＯＳＦＥＴと、
を備え、
動作時、第１のＭＯＳＦＥＴが導通状態を維持するように、第１のＭＯＳＦＥＴの制御端子がバイアスされる、
当該電流増幅回路と、
ヒステリシスレベルシフタ回路であって、
受信器コイルにより受信された信号の少なくとも一部が閾値を横断したことに応答して、逆方向における閾値の横断が遅延されるように、
ａ）受信器コイルにより受信されたフィルタ済み信号の一部、
ｂ）閾値、または
ｃ）フィルタ済み信号の一部と閾値との両方、
のレベルをシフトする、
当該ヒステリシスレベルシフタ回路と、
を備えるデータ通信受信器。
【００７０】
７．
第１の基準電位が、第２の基準電位と同じである、
実施形態３のデータ通信受信器。
【００７１】
８．
第１の基準電位が、データ通信受信器の負の供給電位である、
実施形態３から実施形態４のいずれか１つのデータ通信受信器。
【００７２】
９．
第１の基準電位が、受信器コイルにより受信された信号の最小部分である、
実施形態３のデータ通信受信器。
【００７３】
１０．
第１のＭＯＳＦＥＴの制御端子が、電流増幅回路の入力に接続されている、
実施形態３から実施形態６のいずれか１つのデータ通信受信器。
【００７４】
１１．
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとが、リニアカレントミラーを形成している、
実施形態７のデータ通信受信器。
【００７５】
１２．
受信器コイルにより受信された信号から低周波数成分をフィルタすることと、第１の増幅段にフィルタ済み信号を出力することとをするように接続されたフィルタ回路をさらに備える、
実施形態１から実施形態２及び実施形態６から実施形態１１のいずれか１つのデータ通信受信器。
【００７６】
１３．
フィルタ回路が、受信器コイルを第１の増幅段に結合する静電容量を備える、
実施形態１２及び実施形態３から実施形態５のいずれか１つのデータ通信受信器。
【００７７】
１４．
フィルタ回路の静電容量が、ＭＯＳＦＥＴのゲート静電容量を備える、
実施形態１３のデータ通信受信器。
【００７８】
１５．
フィルタ回路が、基準電位に接続された抵抗を備え、
ヒステリシスレベルシフタ回路が、抵抗にかかる電位のレベルをシフトする、
実施形態１２から実施形態１４及び実施形態３から実施形態５のいずれか１つのデータ通信受信器。
【００７９】
１６．
ヒステリシスレベルシフタ回路が、抵抗にかかる電位のレベルをシフトする可変電流を出力するように接続された可変電流源を備える、
実施形態１５のデータ通信受信器。
【００８０】
１７．
第１の増幅段が、コモンゲート増幅器を備える、
実施形態１から実施形態２及び実施形態４から実施形態１６のいずれか１つに従ったデータ通信受信器。
【００８１】
１８．
コモンゲート増幅器が、閾値に接続されたソースを有する第１のトランジスタを備える、
実施形態１６に従ったデータ通信受信器。
【００８２】
１９．
第１の差動増幅段が、ＮＭＯＳトランジスタを備える、
実施形態１６から実施形態１７のいずれか１つに従ったデータ通信受信器。
【００８３】
２０．
コモンゲート増幅器の入力と基準電位との間に接続された可変抵抗をさらに備え、
ヒステリシスレベルシフタ回路が、可変抵抗の抵抗を変化させて閾値のレベルをシフトするように接続されている、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００８４】
２１．
閾値とレベルのシフトとは、デューティ比５０％である送信された信号に対して、増幅された差分のデューティ比が３５％と６５％との間、例えば、４０％と６０％との間であるように構成されている、
先行するいずれか１つの実施形態のデータ通信受信器。
【００８５】
２２．
受信器コイルにより受信された信号の少なくとも一部と閾値との間の増幅されたバージョンの差分を受信するように接続された出力回路をさらに備え、
出力回路が、差分を表す２値状態信号を出力するように接続されている、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００８６】
２３．
ヒステリシスレベルシフタ回路が、２値状態信号の状態変化に応答して、レベルをシフトする、
実施形態２２に従ったデータ通信受信器。
【００８７】
２４．
ヒステリシスレベルシフタ回路が、受信器コイルにより受信された信号の少なくとも一部のレベルをシフトする、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００８８】
２５．
ヒステリシスレベルシフタ回路が、信号が閾値未満に低下したことに応答して、レベルをシフトする、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００８９】
２６．
受信器コイルが、リードフレームの一部を備える、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００９０】
２７．
受信器コイルが、ボンドワイヤを備える、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００９１】
２８．
受信器コイルが、表面を金属化した材料を備える、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００９２】
２９．
受信器コイルが、５０ｎＨ以下のインダクタンス、例えば、２０ｎＨ以下をもつ、
先行するいずれか１つの実施形態に従ったデータ通信受信器。
【００９３】
３０．
先行するいずれか１つの実施形態に従ったデータ通信受信器を備える、
電力変換装置。
【００９４】
３１．
受信器コイルに磁気結合された送信器コイルと、
送信器コイルをまたいでパルスを出力するように接続されたパルス発生器と、
をさらに備える、実施形態３０の電力変換装置。
【００９５】
３２．
パルス発生器が、１０ｎｓ以下、例えば、５ｎｓ以下の持続期間をもつパルスを生成するように構成されている、
実施形態３０から実施形態３１のいずれか１つの電力変換装置。
【００９６】
３３．
送信器コイルが、５０ｎＨ以下、例えば、２０ｎＨ以下のインダクタンスをもつ、
実施形態３０から実施形態３２のいずれか１つの電力変換装置。
【００９７】
３４．
電力変換装置が、絶縁ゲートバイポーラトランジスタ電力スイッチを備える、
実施形態３０から実施形態３３のいずれか１つのコントローラー。
【図１】
2017046345.tif 000003
【図２】
2017046345.tif 000004
【図３Ａ】
2017046345.tif 000005
【図３Ｂ】
2017046345.tif 000006
【図４Ａ】
2017046345.tif 000007
【図４Ｂ】
2017046345.tif 000008
【図５Ａ】
2017046345.tif 000009
【図５Ｂ】
2017046345.tif 000010
【図６】
2017046345.tif 000011
【図７】
2017046345.tif 000012
【外国語明細書】
RECEIVER CIRCUIT
BACKGROUND OF THE INVENTION
1.           Field of the Invention
The present invention relates generally to communication between circuits that use galvanic isolation, and more specifically to communication across an isolation barrier in switch mode power converters.  
2.           Discussion of the Related Art
Electrical devices in many contexts include a communication system that sends information between a transmitter and a receiver that are galvanically isolated and referenced to different ground potentials.  Examples include power converters, medical equipment, marine equipment, and the like.
One such communication system uses magnetically coupled wires to send information between a transmitter and a receiver.  Otherwise also known as an inductive coupling, a varying current flowing through a transmitting conductor induces a voltage across the ends of a receiving conductor.  The coupling between the conductors can be strengthened in various ways.  For example, conductive wires may be formed into coils with or without a magnetic core.  Examples of inductive couplings include a transformer and a coupled inductor.  
Despite the magnetically coupling of such conductors, the conductors can remain electrically isolated from each other so that a voltage difference can be applied without significant electrical conduction therebetween.  However, so long as the magnetic coupling between the conductors is sufficiently strong, information can be conveyed across this electrical isolation.
SUMMARY
In one aspect, a data communications receiver includes a receiver coil; a first amplification stage coupled to the receiver coil, the first amplification circuitry to amplify a difference between a) at least part of signal received by the receiver coil and b) a threshold; a second amplification stage coupled to receive the amplified difference from the first amplification stage, the second amplification stage comprising a current mirror, and hysteretic level shifting circuitry to shift a level of a) part of the signal received by the receiver coil, b) the threshold, or c) part of the signal received by the receiver coil and the threshold.  In response to the at least part of the signal received by the receiver coil having crossed the threshold, a threshold crossing in the other direction is delayed.  
In another aspect, a data communications receiver includes a receiver coil; filter circuitry coupled to filter low frequency components from a signal received by the receiver coil and output a filtered signal; amplification circuitry coupled to receive the filtered signal and to amplify differences between the filtered signal relative to a threshold; and hysteretic level shifting circuitry to shift a level of a) part of the filtered signal received by the receiver coil, b) the threshold, or c) both part of the filtered signal and the threshold.  In response to the filtered signal having crossed the threshold, a threshold crossing in the other direction is delayed.  
In yet another aspect, a data communications receiver includes a receiver coil; a first amplification stage coupled to the receiver coil, the first amplification circuitry to amplify a difference between a) at least part of signal received by the receiver coil and b) a threshold; a current amplification circuit having an input coupled to receive the amplified difference from the first amplification stage; hysteretic level shifting circuitry to shift a level of a) part of the filtered signal received by the receiver coil, b) the threshold, or c) both part of the filtered signal and the threshold such that, in response to the at least part of the signal received by the receiver coil having crossed the threshold, a threshold crossing in the other direction is delayed.  The current amplification circuit comprises a first MOSFET and a second MOSFET.  The first MOSFET has a control terminal, a first of the source/drain coupled to the input of the current amplification circuit, and a second of the source/drain coupled to a first reference potential.  The second MOSFET has a control terminal coupled to the input of the current amplification circuit, a first of the source/drain coupled to the output of the current amplification circuit, and a second of the source/drain coupled to a second reference potential.  In operation, the control terminal of the first MOSFET is biased so that the first MOSFET remains in a conductive state.  
These and other aspects can include one or more of the following features.  The current mirror can have an input coupled to receive the amplified difference from the first amplification stage.  The current mirror can include a first MOSFET having a control terminal, a first of the source/drain coupled to the input of the current amplification circuit, and a second of the source/drain coupled to a first reference potential.  The current mirror can include a second MOSFET having a control terminal coupled to the input of the current amplification circuit, a first of the source/drain coupled to the output of the current amplification circuit, and a second of the source/drain coupled to a second reference potential.  In operation, the control terminal of the first MOSFET is biased so that the first MOSFET remains in a conductive state. 
The amplification circuitry can include a first amplification stage coupled to amplify a difference between the filtered signal and the threshold and a second amplification stage coupled to receive the amplified difference from the first amplification stage.  The second amplification stage can include a current mirror.  The current mirror can have an input coupled to receive the amplified difference from the first amplification stage.  In various aspects, the first reference potential can be the same as the second reference potential, a negative supply potential of the data communications receiver, or at least part of the signal received by the receiver coil.  The control terminal of the first MOSFET can be coupled to the input of the current amplification circuit.  The first and second MOSFETs can form a linear current mirror.
The data communications receiver can include filter circuitry coupled to filter low frequency components from the signal received by the receiver coil and output a filtered signal to the first amplification stage.  The filter circuitry can include a capacitance coupling the receiver coil to the first amplification stage.  The capacitance of the filter circuitry can include a gate capacitance of a MOSFET.  The filter circuitry can include a resistance coupled to a reference potential.  The hysteretic level shifting circuitry can shift the level of the potential across the resistance.  
The hysteretic level shifting circuitry can include a variable current source coupled to output a variable current to shift the level of the potential across the resistance.  The first amplification stage can include a common gate amplifier.  The common gate amplifier can include a first transistor having a source coupled to the threshold.  The first differential amplification stage can include NMOS transistors.  The data communications receiver can include a variable resistance coupled between an input of the common gate amplifier and a reference potential.  The hysteretic level shifting circuitry can be coupled to vary the resistance of the variable resistance to shift the level of the threshold.  The threshold and the shift in the level can be configured so that, for a transmitted signal having a duty cycle of 50%, a duty cycle of the amplified difference is between 35% and 65%, for example, between 40% and 60%.    
The data communications receiver can include an output circuit coupled to receive an amplified version of the difference between the at least part of signal received by the receiver coil and the threshold.  The output circuit can be coupled to output a binary state signal representing the difference.
The hysteretic level shifting circuitry can shift the level in response to a state change in the binary state signal.  The hysteretic level shifting circuitry can  shift the level of at least part of the signal received by the receiver coil.  The hysteretic level shifting circuitry can shift the level in response to the signal having dropped below the threshold.  The receiver coil can include a portion of a lead frame, a bondwire, and/or surface metallization.  The receiver coil can have an inductance of 50 nH or less, e.g., 20 nH or less.
A power converter can include the data communications receiver according to any of the preceding aspects.  Such a power converter can include a transmitter coil magnetically coupled to the receiver coil; and a pulse generator coupled to output pulses across the transmitter coil.  The pulse generator can be configured to generate pulses having a duration of 10 nS or less, e.g., 5 nS or less.  The transmitter coil can have an inductance of 50 nH or less, e.g., 20 nH or less.  The power converter can include an insulated gate bipolar transistor power switch.
BRIEF DESCRIPTION OF THE DRAWINGS
Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
FIG. 1 illustrates an example block diagram of a analog receiver frontend which includes amplifiers and an input hysteresis block, in accordance with teachings of the present invention.
FIG. 2 is a timing diagram illustrating example waveforms of the filtered signal, first signal, second signal, and recovered signal of FIG. 1, in accordance with the teachings of the present invention.
FIG. 3A is a schemating diagram illustrating an example analog receiver frontend of FIG. 1, in accordance with the teachings of the present invention.
FIG. 3B is a schemating diagram illustrating an example analog receiver frontend of FIG. 1, in accordance with the teachings of the present invention.
FIG. 4A is a timing diagram illustrating an example waveform of the filtered signal of the analog receiver frontend of FIG. 3A, in accordance with the teachings of the present invention.
FIG. 4B is a timing diagram illustrating an example waveform of the filtered signal of the analog receiver frontend of FIG. 3B, in accordance with the teachings of the present invention.
FIG. 5A is a schemating diagram illustrating an example analog receiver frontend of FIG. 1, in accordance with the teachings of the present invention.
FIG. 5B is schemating diagram illustrating an example analog receiver frontend of FIG. 1, in accordance with the teachings of the present invention.
FIG. 6 illustrates one example of a switch controller which may use a communication link to communicate between a transmitter and receiver and the analog receiver frontend, in accordance with the teachings of the present invention .
FIG. 7 is example power conversion system utilizing a switch controller which uses a communication link to communicate between a transmitter and a receiver and the analog receiver frontend, in accordance with teachings of the present invention.
Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention. Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
Reference throughout this specification to “one embodiment”, “an embodiment”, “one example” or “an example” means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases “in one embodiment”, “in an embodiment”, “one example” or “an example” in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
As mentioned above, communication systems may use inductive coupling to  send information between a transmitter and a receiver.  A signal may sent to a receiver by varying the current flowing through a transmitting conductor.  The varying current induces a voltage across the ends of a receiving conductor.  In some cases, the signal sent by the transmitter may be an approximation of a rectangular pulse waveform.  The received voltage may resemble a sinusoidal waveform that can be characterized by how quickly the received voltage oscillates (generally referred to as the “frequency”) and the size of the oscillations (generally referred to the “amplitude”).  In some cases, the receiver may identify the transmission of  pulses by comparing the received voltage to a threshold voltage.  However, for weak inductive coupling, the amplitude swing of the received voltage may be relatively small.  The threshold voltage may be near the reference to aid in the detection of received signals.  However, a receiver with a low threshold voltage may be sensitive to noise and the receiver may misinterpret the noise as a transmitted signal.  Further, the frequency of the received signal may be relatively high.  Circuitry within the receiver thus must be fast enough to operate at the frequency of the received signal.  In addition, the circuitry should have low current consumption since the receive circuit should be active most of the time in order to transduce the short induced voltages. 
In some cases of the present invention, an analog receiver frontend may include a first and second amplification circuit, and an input hysteresis circuit.  The analog receiver frontend may also include a high pass filter which filters the received signal and outputs a filtered signal to the first amplification stage.  The first amplification circuit may amplify the difference between the filtered signal and a threshold.  A pulse may be detected when the filtered signal reaches the threshold.  The duration of the detected pulse may be taken to be the time required for the filtered signal to again cross the threshold in the other direction.  In some cases, the input hysteresis circuit may respond to an initial threshold crossing due to a pulse by level shifting either the filtered signal or the threshold such that the time required for the filtered signal to again cross the threshold in the other direction increases.  As such, the duration of the detected pulse appears to have increased, making it easier for other circuitry to process the received signal.  In some cases, the second amplification circuit may include a current mirror.  The second amplification circuit can respond to the apparently longer-duration pulses ouput from the first amplification circuit.  The second amplification circuit may limit the voltage of the output of the first amplification stage.  If the first amplification stage were to have a large output voltage, then the net capacitances at the output of the first amplification stage would require more time to charge and discharge.  In contrast, a second amplification stage that limits the voltage of the output of the first amplification stage may improve the speed of the first amplification stage by limiting the output voltage swing. 
Such an analog receiver frontend may be particularly advantageous in the context of noisy environments, such as in controllers for power switches where different portions of the controller are galvanically isolated from one another.  In particular, the power switched by a power switch can be much larger than the power of a signal transmitted across an inductive coupling.  For example, a power switch may switch 100’s or even 1000’s of volts whereas the transmitted signals may be 100’s of mV or less.  An analog receiver frontend that is able to resolve the signals transmitted across an inductive coupling is thus important.
Further, the proposed analog receiver frontend can be implemented using rather slow technology (with long/slow transistors).  Such relatively slow technology may be advantageous for other circuit elements due to an accompanying high voltage capability.
An analog receiver frontend that includes both a first and second amplification circuit in which the second circuit is a current mirror allows the first amplification circuit to respond to high frequency signals, such as pulses having durations of 10 nS or less, e.g., 5 nS or less.  Through appropriate filtering, such pulses can be distinguished from even the noise resulting from the power switch switching much larger voltages.  In particular, the receive loop of an inductive coupling may be coupled to a filter that removes lower frequency components received by the receive loop.  Even after lower frequency components are removed, a receiver threshold for detecting transmitted pulses cannot be set too low since the noise on the receive loop may cross the too-low threshold.  However, a higher threshold, namely one which allows the receiver to respond more selectively or even exclusively to transmitted signals, will cause the receiver to respond only to a relatively small portion of the signal.  In other words, if a signal on the receive loop resembles a sinusoidal signal, the apparent duration of the signal decreases as the detection threshold is increased from close to zero voltage (i.e., at the local minima of the signal) through an intermediate voltage (i.e., at the slope inflection of an ideal sine wave) to the maximum voltage of the received signal.  Finally, if the detection threshold exceeds the local maximum value in the amplitude of the oscillations, then the apparent duration of the signal on the receive loop disappaears entirely.  
Even if the apparent duration does not disappear altogether, as a practical matter, it is preferred that the apparent duration of the signal on the receive loop remain large enough for subsequent processing by downstream circuitry.  For example, in some cases, downstream digital circuitry may operate best with pulses having an apparent duration around within 25% of a 50% duty cycle of the pulse frequency, e.g., within 10% of a 50% duty cycle of the pulse frequency.  For pulses having durations of 10 nS or less, e.g., 5 nS or less, this would mean that the pulses would have an apparent duration of between 1.5 and 3.5 ns.  
These and other issues can be addressed by using hysteresis as described below.  The hysteresis can be set such that - in response to an initial recognition of a pulse - the time that the received pulse remains above or below the threshold is extended.  For example, an initial threshold of between 50 and 200 mV can be set for the detection of a pulse.  That threshold can be reduced or increased (or the signal level increased or reduced) by 20-80mV to extend the apparent duration of the pulse.  Despite the variation to the threshold or the signal level, the noise sensitivity is not increased.   
Referring first to FIG. 1, a analog receiver frontend 102 includes a filter 108, a first amplification circuit 110, a second amplification circuit 112, an output circuit 113, and an input hysteresis circuit 114.  Further illustrated in FIG. 2 are the received signal UR 104, filtered signal UF 116, first signal U1 118, second signal U2 120, and a hysteresis signal UH 117.  In some cases, the received signal UR 104 may be the induced voltage or current due to the receipt of a signal that has been communicated via magnetically coupled conductors. 
Filter 108 is coupled to filter relatively lower frequency components from the received signal UR 104.  In the illustrated analog receiver frontend 102, filter 108 is shown as a high pass filter that includes a capacitance 121 and resistance 122.  Filter 108 outputs the filtered signal UF 116 to the first amplification circuit 110.  The first amplification circuit 110 amplifies the difference between the filtered signal UF 116 and a threshold and outputs the resultant difference as first signal U1 118.  The first amplification circuit 110 is also coupled to receive hysteresis signal UH 117 from the input hysteresis circuit 114.  As will be further discussed, the hysteresis signal UH 117 may level shift either or both of the filtered signal UF 116 and the threshold of the first amplification circuit 110 in response to the recovered signal UREC 106.
The second amplification circuit 112 is coupled to receive the first signal U1 118.  In operation, the second amplification circuit 112 amplifies and inverts the first signal U1 118 and outputs the result as second signal U2 120.  In some cases, the second amplification circuit 112 may include a current mirror.  The amount of amplification may be influenced by the ratio between the transistors included in the current mirror.  The use of a current mirror in second amplification circuit 112 allows a defined threshold to be set in the first amplification circuit 110 even in the case that the output resistance of the first amplicication circuit 110 (Q1 324 shown in FIG. 3) is not very high.  Amplification of pulses in first signal U1 118 may thus be improved by such pulses having a longer duration in U1 118 than in filtered signal UF 116, as discussed further below.  The second amplification circuit 112 (shown as a current mirror in further examples) may also reduce the rise and fall time of the first signal U1 118 due to limiting the output voltage swing of the first amplification circuit 110 and the net capacitance of all connected circuitry at the terminal between the first amplification circuit 110 and the second amplification circuit 112.  The output circuit 113 is coupled to receive the second signal U2 120 and outputs the recovered signal UREC 106.  The second signal U2 120 may resemble a substantially sinusoidal analog signal.  Output circuit 113 converts the analog signal into a rectangular pulse waveform with varying durations of high and low sections.  In some cases, output circuit 113 may include two inverters which invert the second signal U2 120 twice and output a digitial waveform.  As such, the recovered signal UREC 106 may be a rectangular pulse waveform of high and low sections of varying durations.  In some cases, the first inverter (shown as inverter 331 in FIG. 3) may be implemented with a current mode input. 
In operation, the recovered signal UREC 106 can transition from a low to a high value in response to the filtered signal UF 116 crossing the threshold of the first amplification circuit 110 and transitions from a high to low value in response to the filtered signal UF 116 subsequently crossing the (potentially level-shifted) threshold in the other direction.  In other words, the recover circuit 102 initially detects a received pulse when the filtered signal UF 116 crosses the threshold of the first amplification circuit 110 and detects the end of the received pulse when the filtered signal UF 116 next crosses the (potentially level-shifted) threshold of the first amplification circuit 110.  
The input hysteresis circuit 114 can be coupled to increase the apparent duration of the received pulse.  With the states as illustrated herein, this will increase the time that recovered signal UREC 106 is high.  In some cases, the input hysteresis circuit 114 may commence level shifting of the filtered signal UF 116 in response to the initial detection of a pulse (i.e., detection of the leading edge of the recovered signal UREC 106).  The level shift may increase the time required for the level shifted filtered signal UF 116 to again cross the threshold, albeit in the other direction.  In other words, the level shift may increase the difference between the filtered signal UF 116 and the threshold.  With the illiustrated logic, the recovered signal UREC 106 returns to a low value when the level shifted filtered signal UF 116 next crosses the threshold of the first amplification circuit 110.  The apparent duration of the high value of the recovered signal UREC 106 is increased relative to the duration were the filtered signal UF 116 not level-shifted.  In other cases, the input hysteresis circuit 114 may level shift the threshold of the first amplification stage in response to initial detection of the pulse (e.g., detection of the leading edge of the recovered signal UREC 106).  Such a level shift can also increase the time required for the filtered signal UF 116 to cross the threshold of the first amplification stage 110 in the other direction.  For example, the threshold may be level shifted to increase the difference between the threshold and the filtered signal UF 116.  As such, the time required for the filtered signal UF 116 to again cross the level shifted threshold increases and the apparent duration of the detection pulse increases.  In some cases, the input hysteresis circuit 114 may level shift both the filtered signal UF 116 and the threshold of the first amplification stage in response to initial detection of the pulse.  Such level shifting may commence simultaneously or at different times.  
FIG. 2 is a timing diagram 200 that includes example waveforms of the filtered signal UF 216, first signal U1 218, second signal U2 220, and recovered signal UREC 206.  As shown, the first signal U1 218 is an amplification of the differences between the filtered signal UF 216 and the threshold VREF 236.  The threshold VREF 236 is the threshold of the first amplification circuit discussed with respect to FIG. 1.  The second signal U2 220 may be a further amplification and inversion of the first signal U1 218.  The y-axis scale for first signal U1 218 and second signal U2 220 may differ.  As shown, the filtered signal UF 216, first signal U1 218, and second signal U2 220 generally resemble sinusoidal waveforms.  However, it should be appreciated that the waveforms of the signals may resemble other shapes.  The output circuit of FIG. 1 receives second signal U2 220 and outputs a substantially rectangular signal UREC 206.  The signal UREC 206 transitions from a high to low value and vice versa when the filtered signal UF 216 crosses the threshold VREF 236.  In particular, the recovered signal UREC 206 transitions from a low to high value when the filtered signal UF 216 falls below the threshold VREF 236.  The recovered signal UREC 206 transitions from a high to low value when the filtered signal UF 216 crosses the threshold VREF 236 again in the other direction.  As discussed previously, either or both of filtered signal UF 216 and threshold VREF 236 may be level shifted at different times.  The duration during which the recovered signal UREC 206 is high may be referred to as the apparent recovered pulse width TPW 238.  The duration of the apparent recovered pulse width TPW 238 is increased by applying a level shift to either or both of filtered signal UF 216 and threshold VREF 236.
FIG. 3A illustrates an analog receiver frontend 302 that is one example of the analog receiver frontend 102 discussed above.  Analog receiver frontend 302 includes a filter 308, a first amplification circuit 310, a second amplification circuit 312, an output circuit 313, and an input hysteresis circuit 314.  
Filter 308 includes capacitance 321 and resistances 322, 323 coupled together as a high pass filter.  Filter 308 receives and filters the received signal UR 304 and outputs filtered signal UF 316.  The filtered signal UF 316 is dropped across the resistances 322, 323.  Not shown in FIG. 3A is an optional capacitance (such as capacitance 550, FIG. 5) prior to the filter 308.  One end of the optional capacitance may be coupled to the received signal UR 304 and the other end is coupled to VSS.  The optional capacitance to improve noise immunity may also be inherently provided by the parasitic output capacitance of a transmitter or other component coupled to the input of the analog receiver frontend 302.
The first amplification circuit 310 includes transistors Q1 324, Q2 325, a current source 326 that outputs a current I2, current source 327 that outputs a current I3, and resistance 337 coupled together as a common-gate differential amplifier.  The source of transistor Q2 325 is coupled to resistance 337.  The voltage at the node between the resistance 337 and source of transistor Q2 325 is the threshold VTH 336 discussed above with respect to FIGS. 1 and 2.  The source of transistor Q1 324 is coupled to receive the filtered voltage UF 316.  The output (first signal U1 318) of the first amplification circuit 310 is the current I2 of current source 326 minus the drain current of transistor Q1 324.  The first amplification circuit 310 amplifies the difference between the filtered signal UF 316 and the threshold VTH 336.  As shown, the threshold VTH 336 is greater than reference VSS.  In some cases, the effective threshold respective to the received signal UR 304 may be a negative value and is given by the threshold VTH 336 minus the voltage UF 316 under DC conditions.  The analog receiver frontend 302 may thus identify pulses from the negative swings of the received signal UR 304.  In some cases, the size and transconductance of the transistors Q1 324, Q2  and 325 may be relatively low but large enough to provide sufficient matching.  
Second amplification circuit 312 includes transistors Q3 328, Q4 329, and current source 330 with current I4 coupled together as a current mirror.  The drain source current of transistor Q4 329 is an amplified version of the drain source current of transistor Q3 328.  The amount of amplification is determined by the ratio (1:N) of the sizes of transistors Q3 328 and Q4 329.  In some cases, the current through transistor Q4 329 may be be twice the current through transistor Q3 328.  In addition, the second amplification circuit 312 inverts the first signal U1 318.  The output (second signal U2 320) of the second amplification circuit 312 is the drain voltage of transistor Q4 329.  In some cases, the current I4 of current source 326 is substantially equal to the current I2 of current source 330 when the current mirror rato of the second amplification stage 312 is substantially two.  As such, the second signal U2 320 switches when the filtered signal UF 316  crosses the threshold VTH 336. In addition, the current I2 of current source 330 may be double the current I3 of current source 327.  The use of a current mirror in second amplification circuit 312 allows a defined threshold to be set in the first amplification circuit 310.  The amplification of pulses in first signal U1 318 may be improved since such pulses appear to have a longer pulse-width duration due to the level shifting.  The current mirror may also reduce the rise and fall time of the first signal U1 318 since transistor Q3 328 limits the voltage swing of U1 318.  In addition, the input impendence of the second amplification circuit 312 (and, in particular, the input impedence of the transistor Q3 328) should be set higher than zero such that the output voltage level (first signal U1 318) of the first amplification stage is within the operating range.  Further, the operation of the second amplification circuit 312 is set such that the transistors of the first amplification circuit 310 operate in the saturation region.  
Output circuit 313 includes inverters 331, 332 and is coupled to receive the second signal U2 220 and output the recovered signal UREC 306.  The output circuit 313 may invert the second signal U2 120 twice to output a generally rectangular pulse waveform.  As such, the recovered signal UREC 306 may be a generally rectangular pulse waveform with high and low sections of varying duration.  
Inverter 333 is coupled between the output circuit 313 and the input hysteresis 314 and inverts the recovered signal UREC 306.  However, the voltage between inverters 331 and 332 may also be received by the input hysteresis circuit 314.  Input hysteresis circuit 314 includes a controlled current source 335.  The controlled current source 335 is controlled by the output of the inverter 333 (inverted recovered signal 346), e.g., by the recovered signal UREC 306.  The current provided by the controlled current source 335 may be one example of hysteresis signal discussed above.  For the illustrated logic, the value of the current I1 output from the controlled current source 335 is substantially zero when the inverted recovered signal 346 is low (i.e. the recovered signal UREC 306 is high) and substantially non-zero when the inverted recovered signal 346 is high (i.e. the recovered signal UREC 306 is low).  In some cases, the input hysteresis 314 may receive both the recovered signal UREC 306 and the inverted recovered signal 346 to control how much current the input hysteresis 314 provides.
In operation, input hysteresis circuit 314 provides a non-zero current I1 that increases the difference between the filtered signal UF 316 and a reference voltage VSS.  In the illustrated implementation, in response to detection of filtered signal UF 316 falling below the threshold VTH 336, recovered signal UREC 306 transitions to a high value.  A high recovered signal UREC 306 in turn triggers input hysteresis circuit 314 to reduce the output current I1 (e.g., so that the current I1 is substantially zero) and level shift the filtered signal UF 316 downward further below threshold VTH 336.  The duration of the high state in recovered signal UREC 306 corresponds to the time between the level-shifted signal UF 316 falling below the threshold VTH 336 and subsequently rising above threshold VTH 336.  With hysteresis circuit 314 driving filtered signal UF 316 more negative, the duration of the high state in recovered signal UREC 306 is extended.  
In response to the recovered signal UREC 306 transitioning to a low value, the input hysteresis circuit 314 increases current I1 (e.g., current I1 is set to a non-zero value) and filtered signal UF 316 is level shifted upward.  With the non-zero current I1, filtered signal UF 316 rises with respect to VSS.  
FIG. 3B illustrates an analog receiver frontend 303 that is another example of the analog receiver frontend 102 discussed above.  The analog receiver frontend 303 includes a filter 308, first amplification circuit 310, second amplification circuit 312, output circuit 313, and input hysteresis circuit 314.  The analog receiver frontend 303 may also include an optional capacitance (not shown) for improved noise immunity.  The analog receiver frontend 303 illustrated in FIG. 3B differs from the analog receiver frontend 302 shown in FIG. 3A in that input hysteresis circuit 314 includes a variable resistance 337 that sets voltage threshold VTH 336.  As illustrated, the resistance of variable resistance 337 (and the magnitude of threshold VTH 336) are controlled by the inverted recovered signal 346.  
In operation, variable resistance 337 may be set initially such that the threshold VTH 336 is substantially equal to a first value.  A pulse is detected when the filtered signal UF 316 falls below the threshold VTH 336.  In response, the recovered signal UREC 306 transitions to a high value.  A high recovered signal UREC 306 in turn triggers input hysteresis circuit 314 to increase the resistance of variable resistance 337 to increase threshold VTH 336 and move it further away from reference voltage VSS.  When the filtered signal UF 316 is less than the threshold VTH 336, an increase in the value of the threshold VTH 336 increases the absolute value of the difference between the filtered signal UF 316 and the threshold VTH 336.  The duration of the high state in recovered signal UREC 306 corresponds to the time between the filtered signal UF 316 falling below thethrehold VTH 336 and subsequently rising above the elevated threshold VTH 336.  With hysteresis circuit 314 increasing threshold VTH 336, the duration of the high state in recovered signal UREC 306 is extended.  In response to the recovered signal UREC 306 transitioning to a low value, the input hysteresis circuit 314 again level shifts the threshold VTH 336 by decreasing the resistance of the variable resistance 337.  In general, the threshold VTH 336 will return to the initially-set first value.
FIG. 4A is a timing diagram 400 which illustrates filtered signal UF 416 of the analog receiver frontend of FIG. 3A (shown as the thicker solid line).  For the sake of clarity, the time scale in FIG. 4A is expanded relative to the time scale in FIG. 2.  This allows FIG. 4A to illustrate the effect of the input hysteresis circuit 314 illustrated in FIG. 3A and the current I1 on the filtered signal UF 416 when input hysteresis circuit 314 provides a non-zero current that to level shift the filtered signal UF 316 to more negative values.  In FIG. 4A, the thin solid line 439 represents the filtered signal with the current I1 whereas the dotted line 440 illustrates the filtered signal without the current I1.  
In response to the filtered signal UF 416 falling below the threshold VTH 436, current I1 is not applied and the filtered signal UF 416 is level shifted downward.  The absolute value of the difference between this level shifted filtered signal UF 416 and the threshold VTH 436 is greater than the absolute value of the difference between the filtered signal 439 with the application of current I1and the threshold VTH 436 .  Filtered signal UF 416 gradually transitions to the dotted line 440 as the capacitance in the filter stage charges.  Once the downward-shifted filtered signal UF 416 rises above the threshold VTH 436, the current I1 is again applied and filtered signal UF 416 gradually transitions to the thin solid line 439.  The sizing of the input filter 308 may be selected such that the time constant is in the order of the pulse width.
As illustrated, the duration of the detected pulse is the amount of time that the filtered signal UF 416 is less than the threshold VTH 436.  Without the input hysteresis circuit, the detected pulse width would be substantially TIW 441.  However, with the input hysteresis circuit, the detected pulse width is substantially TPW 438.  As shown, the duration of pulse width TIW 441 is shorter than the duration of pulse width TPW 438.  As such, the analog receiver frontend may recover a longer pulse width.
FIG. 4B is a timing diagram 401 which illustrates the filtered signal UF 416 and the threshold VTH 436 of the analog receiver frontend of FIG. 3B. 
In response to filtered signal UF 416 falling below the threshold VTH 436, the threshold VTH 436 is level shifted to the value 443.  In response to filtered signal UF 416 rising above the threshold VTH at value 443, the value of the threshold VTH 436 is returned to the value 442.  The duration of the detected pulse is the time which the filtered signal UF 416 is less than the threshold VTH 436.  Without the input hysteresis circuit, the detected pulse width would be substantially TIW 441.  However, with the input hysteresis circuit, the detected pulse width is substantially TPW 438.  As shown, the duration of pulse width TIW 441 is shorter than the duration of pulse width TPW 438.  Level shifting the threshold VTH 436 thus extends the detected pulse width without additional parasitics on the signal path and without an additional current source.
FIG. 5A illustrates a analog receiver frontend 502 that is another example of the analog receiver frontend 102 discussed above.  The analog receiver frontend 502 includes a filter 508, first amplification circuit 510, second amplification circuit 512, output circuit 513, and input hysteresis circuit 514.  The analog receiver frontend 502 illustrated in FIG. 5A differs from the analog receiver frontend 302 shown in FIG. 3A in that the second amplification circuit 512 includes transistors Q3 528, Q4 529, and current source 530 coupled together as a current controlled current source.  In particular, the transistors Q3 528, Q4 529, and current source 530 are coupled together as a nonlinear current mirror or a four-terminal currnt mode amplifier.  As illustrated, transistor Q3 528 may be a PMOS transistor and is coupled across transistor Q1 524.  In other words, the drain of transistor Q3 528 is coupled to the source of transistor Q1 524 while the source of transistor Q3 528 is coupled to the drain of transistor Q1 524.  Further, the drain of transistor Q3 528 is coupled to the filtered signal UF 516.  The first signal U1 518 is received at the source of transistor Q3 528 and the gate of Q4 529.  Further, the gate of transistor Q3 528 is coupled to reference VSS.  Further, the operation of the second amplification circuit 512 is set such that the transistors of the first amplification circuit 510 operate in the saturation region.  Further illustrated in FIG. 5A is optional capacitance 550 which may be used to improve noise immunity.  The optional capacitance to improve noise immunity may also be provided by the parasitic output capacitance of a transmitter or other component coupled to the input of the analog receiver frontend.
In operation, the second amplification stage amplifies the input current to the second amplification stage 512 and is output by the drain of transistor Q4 529.  As such, the output of the second amplification stage 512 is the voltage U2 520 as a result of the transistor Q4 529 and the current source I4 530.  The drain source current of transistor Q4 529 is an amplified version of the source drain current of the transistor Q3 528, however, the amplification may be nonlinear.  However, the net capacitance at a node between the first amplification circuit 510 and the second amplification circuit 512 may be reduced, as compared to the analog receiver frontends illustrated in FIGS. 3A and 3B, and improve the overall speed of the circuit. 
FIG. 5B illustrates a analog receiver frontend 503 that is another example of the analog receiver frontend 102 discussed above.  The analog receiver frontend 503 includes a filter 508, first amplification circuit 510, second amplification circuit 512, output circuit 513, and input hysteresis circuit 514.  The analog receiver frontend 503 illustrated in FIG. 5B differs from the analog receiver frontend 302 shown in FIG. 3A in that the second amplification circuit 512 includes transistors Q3 528, Q4 529, and current source 530 coupled together as a current mirror or non-linear current mirror.  As illustrated, transistor Q3 528 may be a NMOS transistor and is coupled across transistor Q1 524.  In other words, the drain of transistor Q3 528 is coupled to the drain of transistor Q1 524 while the source of transistor Q3 528 is coupled to the source of transistor Q1 524.  In other words, the source of Q3 528 may be coupled to the filtered signal UF 516.  Further, the gate of transistor Q3 528 is coupled to its own drain and the gate of transistor Q4 529.  The first signal U1 518 is received at the drain and gate of Q3 528 and the gate of Q4 529.  Further, the operation of the second amplification circuit 512 is set such that the transistors of the first amplification circuit 510 operate in the saturation region.  In one example, the threshold voltage VTH 536 may be substantially equal to reference VSS.
In operation, the second amplification stage 512 amplifies the input current to the second amplification circuit 512 which is output by the drain of transistor Q4 529.  As such, the output of the second amplification stage 512 is the voltage U2 520 as a result of the transistor Q4 529 and the current source I4 530.   Further, the entirety of current I2 provided by current source 526 flows through the resistances 522, 523.  Therefore, resistances 522 and 523 may be smaller and achieve the same initial difference between the filtered signal UF 516 and the threshold VTH 536 for the same current I2 526 as compared to FIGS. 3A and 3B.  As a result, the capacitance 521 may be larger which can reduce the influence of the parasitic capacitance of the filtered signal UF 516.  In addition, the gate-source and drain-source capacitances of transistor Q3 528 may have less damping effect on the first signal U1 518 since the filtered signal UF and the first signal U1 518 vary in the same direction.  FIG. 6 illustrates a system 600 that includes a switch controller 602 that  includes a communication link to communicate between a galvanically isolated transmitter 608 and receiver 610.  System 600 also includes an analog receiver frontend 616, a switch controller 602, a system controller 604, and a power switch 606 (illustrated as an IGBT).  The switch controller 602 includes a transmitter 608 (also referred to as the driver interface), a receiver 610 (also referred to as the drive circuit) to receive information transmitted across the galvanic isolation, and an inductive coupling 612 that forms the communication link that bridges the galvanic isolation. 
Inductive coupling 612 includes a transmit loop 611 and a receive loop 613.  Transmit loop 611 may also be referred to as a primary loop/winding.  Receive loop 613 may also be referred to as a secondary loop/winding.  Loops 611, 613 can be magnetically coupled in a variety of different ways.  For example, in some implementations, loops 611, 613 can be wound about a common high-magnetic-permeability core and form a transformer.  However, in other implementations, loops 611, 613 need not share a common core.  In some implementations, loops 611, 613 can each be single loop inductors formed at least in part by the lead frame of a semiconductor chip package and have relatively small-inductances.  As another example, loops 611, 613 can each be inductors formed at least in part by the top metallization layer of a semiconductor chip.  
FIG. 6 also illustrates a voltage VCE 605 that is across power switch 606, a current ICE 607 that flows between the main terminals of power switch 606, one or more system inputs 620 that represent information that can be used by system controller 604 to generate a signal that indicates whether power switch 606 should be ON or OFF, input signal UIN 622 that indicates whether power switch 606 should be ON or OFF, transmit voltage VT 624 that is applied across transmit loop 611 by transmitter 608, transmit current IT 625 that is conducted through transmit loop 611, receiver voltage VR 626 that is induced in receiver loop 626 by changes in transmit current IT 125 (which is also one example of received signal UR), recoverd signal UREC which is the transmit signal determined by the analog receiver frontend 616,  decoded signal UDEC  that is yielded by the decoding of the recovered signal UREC by decoder circuit 628, and drive signal UD 630 that is output by driver 618 to drive power switch 606.  
In operation, system controller 604 is coupled to receive system inputs 620. and determine whether the switch controller 602 should turn ON or turn OFF the power switch 606 based on system inputs 620.  System controller 604 also generates an input signal UIN 622 that characterizes the results of that determination.  
Transmitter 608 of switch controller 602 is coupled to receive input signal UIN 622.  In some cases, the transmitter 608 may be a driver interface.  Transmitter 608 encodes input signal UIN 622 for transmission over inductive coupling 612.  
Transmitter 608 transmits the transmit voltage VT 624 to the receiver 610 via the magnetically coupled loops 611, 613 of inductive coupling 612.  In some cases, the receiver 610 may be a drive circuit.  In the illustrated example, transmitter 608 drives a changing transmitter current IT 625 through transmit loop 611, which induces voltage VR 626 in receiver loop 613.  As such, the receiver 610 receives information from transmitter 608.
In the illustrated implementation, receiver circuit 610 includes analog receiver frontend 616, decoder circuit 628, and driver 618.  Driver 618 outputs the drive signal UD 630.  Drive signal UD 630 is coupled to be received at the control terminal of power switch 606 to control the switching of the power switch 606.  In the illustrated implementation, power switch 606 is an IGBT and drive signal UD 630 is received at the gate-terminal of the IGBT 606.  Analog receiver frontend 616 may be the analog receiver frontend discussed above.  The analog receiver frontend 616 receives and determines the transmitted signal from the received signal VR 626.  Decoder circuit 628 is coupled to receive the recovered signal UREC and determine whether the received signal indicates that the power switch 606 should transition from an ON state to an OFF state or vice-versa.  Decoder circuit 628 outputs decoded signal UDEC that characterizes the results of this determination.  
FIG. 7 illustrates an example power converter 700 that includes switch controllers that may include analog receiver frontends.  Power converter 700 provides electrical energy to a load 710.  Power converter 700 includes two power switches 704, 706 coupled in series.  In addition, power converter 700 receives an input voltage 702 (UIN).  Power converter 700 is designed to transfer electrical energy from the input to a load 710 by controlling the switching of power switches 704, 706.  In different implementations, the power converter 700 can control voltage, current, or power levels of the energy output to the load.  
In the example shown in FIG. 7, the power switches 704, 706 are n-channel IGBTs.  However, examples of the present invention can also be used in combination with other power switches.  For example, metal-oxide-semiconductor field-effect transistors (MOSFETs), bipolar transistors, injection enhancement gate transistors (IEGTs) and gate turn-off thyristors (GTOs) can be used.  In addition, the power converter 700 can be used with power switches that are based on gallium nitride (GaN) semiconductors or silicon carbide (SiC) semiconductors. 
Power switches 704, 706 are each controlled by a first and second control circuit 718, 720.  The first switch controller 718 and the second switch controller 720 may include the switch controller described above.  The first switch controller 718 and the second switch controller 720 provide a first and second gate driver signal 730, 732 (UDR1, UDR2) which control the switching of the first and second IGBTs 704, 706.  The two control circuits 718, 720 can optionally be controlled by a system controller 714.  Such a system controller can include an input for receiving system input signals 716.  In the example shown in FIG. 7, two power semiconductor switches with a half-bridge configuration are illustrated.  However, other topologies can also be used. 
The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention. 
Although the present invention is defined in the attached claims, it should be understood that the present invention can also (alternatively) be defined in accordance with the following embodiments:
EMBODIMENTS
1.                          A data communications receiver comprising:
a receiver coil;
a first amplification stage coupled to the receiver coil, the first amplification circuitry to amplify a difference between 
a) at least part of signal received by the receiver coil and 
b) a threshold; 
a second amplification stage coupled to receive the amplified difference from the first amplification stage, the second amplification stage comprising a current mirror, and 
hysteretic level shifting circuitry to shift a level of 
a) part of the signal received by the receiver coil, 
b) the threshold, or
c) part of the signal received by the receiver coil and the threshold
such that, in response to the at least part of the signal received by the receiver coil having crossed the threshold, a threshold crossing in the other direction is delayed.  
2.                          The data communications receiver of embodiment 1, wherein the current mirror has an input coupled to receive the amplified difference from the first amplification stage, wherein the current mirror comprises 
a first MOSFET having 
a control terminal, 
a first of the source/drain coupled to the input of the current amplification circuit, and 
a second of the source/drain coupled to a first reference potential, and 
a second MOSFET having 
a control terminal coupled to the input of the current amplification circuit, 
a first of the source/drain coupled to the output of the current amplification circuit, and 
a second of the source/drain coupled to a second reference potential,
wherein, in operation, the control terminal of the first MOSFET is biased so that the first MOSFET remains in a conductive state.
3.                          A data communications receiver comprising:
a receiver coil;
filter circuitry coupled to filter low frequency components from a signal received by the receiver coil and output a filtered signal;
amplification circuitry coupled to receive the filtered signal and to amplify differences between the filtered signal relative to a threshold; and 
hysteretic level shifting circuitry to shift a level of 
a) part of the filtered signal received by the receiver coil, 
b) the threshold, or
c) both part of the filtered signal and the threshold
such that, in response to the filtered signal having crossed the threshold, a threshold crossing in the other direction is delayed.  
4.                          The data communications receiver of embodiment 3, wherein the amplification circuitry comprises: 
a first amplification stage coupled to amplify a difference between the filtered signal and the threshold; 
a second amplification stage coupled to receive the amplified difference from the first amplification stage, the second amplification stage comprising a current mirror.
5.                          The data communications receiver of embodiment 4, wherein the current mirror has an input coupled to receive the amplified difference from the first amplification stage, wherein the current mirror comprises 
a first MOSFET having 
a control terminal, 
a first of the source/drain coupled to the input of the current amplification circuit, and 
a second of the source/drain coupled to a first reference potential, and 
a second MOSFET having 
a control terminal coupled to the input of the current amplification circuit, 
a first of the source/drain coupled to the output of the current amplification circuit, and 
a second of the source/drain coupled to a second reference potential,
wherein, in operation, the control terminal of the first MOSFET is biased so that the first MOSFET remains in a conductive state.
6.                          A data communications receiver comprising:
a receiver coil;
a first amplification stage coupled to the receiver coil, the first amplification circuitry to amplify a difference between 
a) at least part of signal received by the receiver coil and 
b) a threshold; 
a current amplification circuit having an input coupled to receive the amplified difference from the first amplification stage, wherein the current amplification circuit comprises 
a first MOSFET having 
a control terminal, 
a first of the source/drain coupled to the input of the current amplification circuit, and 
a second of the source/drain coupled to a first reference potential, and 
a second MOSFET having 
a control terminal coupled to the input of the current amplification circuit, 
a first of the source/drain coupled to the output of the current amplification circuit, and 
a second of the source/drain coupled to a second reference potential,
wherein, in operation, the control terminal of the first MOSFET is biased so that the first MOSFET remains in a conductive state; and 
hysteretic level shifting circuitry to shift a level of
a) part of the filtered signal received by the receiver coil, 
b) the threshold, or
c) both part of the filtered signal and the threshold
such that, in response to the at least part of the signal received by the receiver coil having crossed the threshold, a threshold crossing in the other direction is delayed.  
7.                          The data communications receiver of embodiment 3, wherein the first reference potential is the same as the second reference potential.
8.                          The data communications receiver of any one of embodiment 3 to 4, wherein the first reference potential is a negative supply potential of the data communications receiver.
9.                          The data communications receiver of embodiment 3, wherein the first reference potential is the least part of the signal received by the receiver coil.
10.                      The data communications receiver of any one of embodiments 3 to 6, wherein the control terminal of the first MOSFET is coupled to the input of the current amplification circuit.
11.                      The data communications receiver of embodiment 7, wherein the first and second MOSFETs form a linear current mirror.
12.                      The data communications receiver of any one of embodiments 1 to 2 and 6 to 11, further comprising filter circuitry coupled to filter low frequency components from the signal received by the receiver coil and output a filtered signal to the first amplification stage.
13.                      The data communications receiver of any one of embodiments 12 and 3 to 5, wherein the filter circuitry comprises a capacitance coupling the receiver coil to the first amplification stage. 
14.                      The data communications receiver of embodiment 13, wherein the capacitance of the filter circuitry comprises a gate capacitance of a MOSFET. 
15.                      The data communications receiver of any one of embodiments 12 to 14 and 3 to 5, wherein: 
the filter circuitry comprises a resistance coupled to a reference potential; and 
the hysteretic level shifting circuitry is to shift the level of the potential across the resistance.  
16.                      The data communications receiver of embodiment 15, wherein the hysteretic level shifting circuitry comprises a variable current source coupled to output a variable current to shift the level of the potential across the resistance.
17.                      A data communications receiver according to any one of embodiments 1 to 2 and embodiment 4 to 16, wherein the first amplification stage comprises a common gate amplifier. 
18.                      A data communications receiver according to embodiment 16, wherein the common gate amplifier comprises a first transistor having a source coupled to the threshold.  
19.                      A data communications receiver according to any one of embodiments 16 to 17, wherein the first differential amplification stage comprises NMOS transistors.  
20.                      A data communications receiver according to any preceding embodiment, further comprising a variable resistance coupled between an input of the common gate amplifier and a reference potential, wherein the hysteretic level shifting circuitry is coupled to vary the resistance of the variable resistance to shift the level of the threshold. 
21.                      The data communications receiver of any preceding embodiment, wherein the threshold and the shift in the level are configured so that, for a transmitted signal having a duty cycle of 50%, a duty cycle of the amplified difference is between 35% and 65%, for example, between 40% and 60%.    
22.                      A data communications receiver according to any preceding embodiment, further comprising an output circuit coupled to receive an amplified version of the difference between the at least part of signal received by the receiver coil and the threshold, wherein the output circuit is coupled to output a binary state signal representing the difference.
23.                      A data communications receiver according to embodiment 22, wherein the hysteretic level shifting circuitry shifts the level in response to a state change in the binary state signal.
24.                      A data communications receiver according to any preceding embodiment, wherein the hysteretic level shifting circuitry is to shift the level of at least part of the signal received by the receiver coil.
25.                      A data communications receiver according to any preceding embodiment, wherein the hysteretic level shifting circuitry is to shift the level in response to the signal having dropped below the threshold.
26.                      A data communications receiver according to any preceding embodiment, wherein the receiver coil comprises a portion of a lead frame.
27.                      A data communications receiver according to any preceding embodiment, wherein the receiver coil comprises a bondwire.
28.                      A data communications receiver according to any preceding embodiment, wherein the receiver coil comprises surface metallization.
29.                      A data communications receiver according to any preceding embodiment, wherein the receiver coil has an inductance of 50 nH or less, e.g., 20 nH or less.
30.                      A power converter comprising the data communications receiver according to any preceding embodiment.
31.                      The power converter of embodiment 30, further comprising: 
a transmitter coil magnetically coupled to the receiver coil; and 
a pulse generator coupled to output pulses across the transmitter coil.
32.                      The power converter of any one of embodiments 30 to 31, wherein the pulse generator is configured to generate pulses having a duration of 10 nS or less, e.g., 5 nS or less.
33.                      The power converter of any one of embodiments 30 to 32, wherein the transmitter coil has an inductance of 50 nH or less, e.g., 20 nH or less.
34.                      The controller of any one of embodiments 30 to 33, wherein the power converter comprises an insulated gate bipolar transistor power switch. 
CLAIMS
1.                           A data communications receiver comprising:
a receiver coil;
a first amplification stage coupled to the receiver coil, the first amplification circuitry to amplify a difference between 
a) at least part of signal received by the receiver coil and 
b) a threshold; 
a current amplification circuit having an input coupled to receive the amplified difference from the first amplification stage, wherein the current amplification circuit comprises 
a first MOSFET having 
a control terminal, 
a first of the source/drain coupled to the input of the current amplification circuit, and 
a second of the source/drain coupled to a first reference potential, and 
a second MOSFET having 
a control terminal coupled to the input of the current amplification circuit, 
a first of the source/drain coupled to the output of the current amplification circuit, and 
a second of the source/drain coupled to a second reference potential,
wherein, in operation, the control terminal of the first MOSFET is biased so that the first MOSFET remains in a conductive state; and 
hysteretic level shifting circuitry to shift a level of
a) part of the filtered signal received by the receiver coil, 
b) the threshold, or
c) both part of the filtered signal and the threshold
such that, in response to the at least part of the signal received by the receiver coil having crossed the threshold, a threshold crossing in the other direction is delayed.  
2.                           The data communications receiver of claim 1, wherein the first reference potential is the same as the second reference potential.
3.                  The data communications receiver of any one of claim 1 to 2, wherein the first reference potential is a negative supply potential of the data communications receiver.
4.                  The data communications receiver of claim 1, wherein the first reference potential is the least part of the signal received by the receiver coil.
5.                  The data communications receiver of any one of claims 1 to 4, wherein the control terminal of the first MOSFET is coupled to the input of the current amplification circuit.
6.                  The data communications receiver of claim 5, wherein the first and second MOSFETs form a linear current mirror.
7.                  The data communications receiver of any one of claims 1 to 6, further comprising filter circuitry coupled to filter low frequency components from the signal received by the receiver coil and output a filtered signal to the first amplification stage.
8.                  The data communications receiver of claim 7, wherein the hysteretic level shifting circuitry comprises a variable current source coupled to output a variable current to shift the level of the potential across the resistance.
9.                  A data communications receiver according to any one of claims 1 to 8, wherein the first amplification stage comprises a common gate amplifier. 
10.              A data communications receiver according to any preceding claim, further comprising a variable resistance coupled between an input of the common gate amplifier and a reference potential, wherein the hysteretic level shifting circuitry is coupled to vary the resistance of the variable resistance to shift the level of the threshold. 
11.              The data communications receiver of any preceding claim, wherein the threshold and the shift in the level are configured so that, for a transmitted signal having a duty cycle of 50%, a duty cycle of the amplified difference is between 35% and 65%, for example, between 40% and 60%.    
12.              A data communications receiver according to any preceding claim, wherein the hysteretic level shifting circuitry is to shift the level of at least part of the signal received by the receiver coil.
13.              A data communications receiver according to any preceding claim, wherein the hysteretic level shifting circuitry is to shift the level in response to the signal having dropped below the threshold.
14.              A data communications receiver according to any preceding claim, wherein the receiver coil comprises a portion of a lead frame; a bondwire; or surface metallization.
15.              A power converter comprising the data communications receiver according to any preceding claim.
ABSTRACT 
A data communications receiver including a receiver coil, a first amplification stage coupled to the receiver coil, the first amplification circuitry to differentially amplify at least part of signal received by the receiver coil relative to a threshold, a second amplification stage coupled to receive the differentially amplified signal from the first amplification stage, the second amplification stage comprising a current mirror, and hysteretic level shifting circuitry to shift a level of part of the signal received by the receiver coil, the threshold or part of the signal received by the receiver coil and the threshold such that, in response to the at least part of the signal received by the receiver coil having crossed the threshold, a threshold crossing in the other direction is delayed.
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