(57)【要約】【課題】低消費電力なＡＤ変換器、アナログフロントエンド、及びセンサシステムを提供する。【解決手段】一実施形態に係るＡＤ変換器は、アナログ入力端子と、アナログ出力端子と、デジタル出力端子と、第１の抵抗と、第２の抵抗と、オペアンプと、量子化器と、ＤＡ変換器と、を備える。第１の抵抗は、アナログ入力端子に接続された一端と、第１ノードに接続された他端と、を有する。第２の抵抗は、第１ノードに接続された一端と、アナログ出力端子に接続された他端と、を有する。オペアンプは、第１ノードに接続された第１入力端子と、基準電圧線に接続された第２入力端子と、アナログ出力端子に接続された出力端子と、を有する。量子化器は、アナログ入力端子に接続された入力端子と、デジタル出力端子に接続された出力端子と、を有する。ＤＡ変換器は、デジタル出力端子に接続された入力端子と、第１ノードに接続された出力端子と、を有する。【選択図】図２
2017046058.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号が入力されるアナログ入力端子と、
アナログ出力信号が出力されるアナログ出力端子と、
デジタル出力信号が出力されるデジタル出力端子と、
前記アナログ入力端子に接続された一端と、第１ノードに接続された他端と、を有する第１の抵抗と、
前記第１ノードに接続された一端と、前記アナログ出力端子に接続された他端と、を有する第２の抵抗と、
前記第１ノードに接続された第１入力端子と、基準電圧線に接続された第２入力端子と、前記アナログ出力端子に接続された出力端子と、を有するオペアンプと、
前記アナログ入力端子に接続された入力端子と、前記デジタル出力端子に接続された出力端子と、を有する量子化器と、
前記デジタル出力端子に接続された入力端子と、前記第１ノードに接続された出力端子と、を有するＤＡ変換器と、
を備えるＡＤ変換器。
【請求項２】
アナログ入力信号が入力されるアナログ入力端子と、
アナログ出力信号が出力されるアナログ出力端子と、
デジタル出力信号が出力されるデジタル出力端子と、
基準電圧線に接続された一端と、第１ノードに接続された他端と、を有する第１の抵抗と、
前記第１ノードに接続された一端と、前記アナログ出力端子に接続された他端と、を有する第２の抵抗と、
前記第１ノードに接続された第１入力端子と、前記アナログ入力端子に接続された第２入力端子と、前記アナログ出力端子に接続された出力端子と、を有するオペアンプと、
前記アナログ入力端子に接続された入力端子と、前記デジタル出力端子に接続された出力端子と、を有する量子化器と、
前記デジタル出力端子に接続された入力端子と、前記第１ノードに接続された出力端子と、を有するＤＡ変換器と、
を備えるＡＤ変換器。
【請求項３】
前記デジタル出力信号は、冗長化ビットを有する
請求項１又は２に記載のＡＤ変換器。
【請求項４】
前記量子化器の分解能は、１．５ビット、２．５ビット、又は３．５ビットである
請求項１乃至請求項３のいずれか１項に記載のＡＤ変換器。
【請求項５】
前記第１の抵抗及び前記第２の少なくとも一方の抵抗値は可変である
請求項１乃至請求項４のいずれか１項に記載のＡＤ変換器。
【請求項６】
一端が前記アナログ出力端子に接続され、他端が基準電圧線に接続された容量を備える請求項１乃至請求項５のいずれか１項に記載のＡＤ変換器。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載のＡＤ変換器と、
前記ＡＤ変換器の後段に接続された後段ＡＤ変換器と、
前記ＡＤ変換器と前記後段ＡＤ変換器との間に接続されたスイッチと、
を備えるアナログフロントエンド。
【請求項８】
縦続接続された複数の前記ＡＤ変換器を備える
請求項７に記載のアナログフロントエンド。
【請求項９】
前記ＡＤ変換器は、可変利得増幅器、バッファ、及びフィルタの少なくとも１つとして機能する
請求項７又は請求項８に記載のアナログフロントエンド。
【請求項１０】
前記スイッチがオンになる瞬間を含む所定期間の間、前記量子化器が出力するデジタル信号を切り替え不能にする制御信号を生成する生成回路を備える
請求項７乃至請求項９のいずれか１項に記載のアナログフロントエンド。
【請求項１１】
前記所定期間は、前記アナログ出力信号のセトリング時間より長い
請求項１０に記載のアナログフロントエンド。
【請求項１２】
アナログ信号を出力するセンサと、
請求項７乃至請求項１１のいずれか１項に記載のアナログフロントエンドと、
を備え、
前記センサが出力した前記アナログ信号が、前記アナログ入力信号として前記アナログフロントエンドに入力される
センサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換器、アナログフロントエンド、及びセンサシステムに関する。
【背景技術】
【０００２】
従来、センサのアナログフロントエンドは、可変利得増幅器と、ＡＤ変換器と、ＡＤ変換器の入力容量を駆動するバッファと、を備える。センサの分解能が高くなるほど、ＡＤ変換器の入力容量が大きくなるため、バッファの消費電力が増大し、結果として、アナログフロントエンドの消費電力が増大する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２３６２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低消費電力なＡＤ変換器、アナログフロントエンド、及びセンサシステムを提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係るＡＤ変換器は、アナログ入力端子と、アナログ出力端子と、デジタル出力端子と、第１の抵抗と、第２の抵抗と、オペアンプと、量子化器と、ＤＡ変換器と、を備える。アナログ入力端子は、アナログ入力信号が入力される。アナログ出力端子は、アナログ出力信号が出力される。デジタル出力端子は、デジタル出力信号が出力される。第１の抵抗は、アナログ入力端子に接続された一端と、第１ノードに接続された他端と、を有する。第２の抵抗は、第１ノードに接続された一端と、アナログ出力端子に接続された他端と、を有する。オペアンプは、第１ノードに接続された第１入力端子と、基準電圧線に接続された第２入力端子と、アナログ出力端子に接続された出力端子と、を有する。量子化器は、アナログ入力端子に接続された入力端子と、デジタル出力端子に接続された出力端子と、を有する。ＤＡ変換器は、デジタル出力端子に接続された入力端子と、第１ノードに接続された出力端子と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るセンサシステムの一例を示す図。
【図２】第１実施形態に係るアナログフロントエンドの一例を示す図。
【図３】反転増幅回路の伝達特性を示すグラフ。
【図４】図２の量子化器の一例を示す図。
【図５】図４の比較器の一例を示す図
【図６】図２のＤＡ変換器の一例を示す図。
【図７】第１実施形態に係るＡＤ変換器の伝達特性を示すグラフ。
【図８】従来のパイプラインステージの一例を示す図。
【図９】従来のパイプラインステージの伝達特性を示す図。
【図１０】第１実施形態に係るアナログフロントエンドの変形例を示す図。
【図１１】第１実施形態に係るアナログフロントエンドの変形例を示す図。
【図１２】第２実施形態に係るアナログフロントエンドの一例を示す図。
【図１３】セトリング誤差を説明する図。
【図１４】第３実施形態に係るアナログフロントエンドの一例を示す図。
【図１５】第３実施形態に係る量子化器の一例を示す図。
【図１６】サンプルウィンドウ生成回路の一例を示す図。
【図１７】サンプルウィンドウ生成回路の他の例を示す図。
【図１８】第３実施形態に係るアナログフロントエンドの動作を説明する図。
【図１９】第３実施形態に係るアナログフロントエンドのシミュレーション結果を示すグラフ。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して説明する。
【０００８】
（第１実施形態）
第１実施形態に係るセンサシステムについて、図１〜図１１を参照して説明する。図１は、本実施形態に係るセンサシステムの一例を示す図である。図１に示すように、センサシステムは、センサ１と、ＡＤ変換器２と、後段ＡＤ変換器３と、を備える。
【０００９】
センサ１は、計測結果に応じたアナログ信号を出力する。センサ１は、例えば、音響センサ、温度センサ、又はガスセンサなどであるが、これに限られない。
【００１０】
ＡＤ変換器（ＡＤＣ）２は、センサ１が出力したアナログ信号を入力信号として入力される。ＡＤ変換器２は、入力信号をＡＤ変換し、入力信号に応じたデジタル信号と、残差信号と、を出力する。ＡＤ変換器２は、オペアンプを備え、連続時間で動作するパイプラインステージとして動作する。
【００１１】
図示省略されているが、センサシステムは、センサ１の出力信号を増幅する可変利得アンプ（ＶＧＡ）、後段ＡＤＣ３の容量を駆動するバッファ、アンチエイリアスフィルタなどのフィルタなど（以下、「ＶＧＡなど」という）を備える。本実施形態に係るＡＤ変換器２は、ＶＧＡなどが備えるオペアンプに、後述する量子化器やＤＡ変換器を追加することにより構成される。
【００１２】
このＡＤ変換器２は、冗長性を備える。すなわち、ＡＤ変換器２が出力するデジタル信号は、冗長化ビットを有する。ＡＤ変換器２の分解能は、例えば、１．５ビット、２．５ビット、又は３．５ビットなどであるが、これに限られない。ＡＤ変換器２について、詳しくは後述する。
【００１３】
後段ＡＤ変換器（後段ＡＤＣ）３は、ＡＤ変換器２が出力した残差信号を入力信号として入力される。後段ＡＤ変換器３は、入力信号をＡＤ変換し、入力信号に応じたデジタル信号を出力する。後段ＡＤ変換器３は、例えば、パイプラインＡＤ変換器、フラッシュＡＤ変換器、ΔΣＡＤ変換器、又は逐次比較ＡＤ変換器であるが、これに限られない。後段ＡＤ変換器３は、ＡＤ変換器２とともに、センサシステムのアナログフロントエンド（ＡＦＥ）を構成する。
【００１４】
センサ１が出力したアナログ信号に応じたデジタル信号は、ＡＤ変換器２が出力したデジタル信号と、後段ＡＤ変換器３が出力したデジタル信号と、を合算することにより生成される。
【００１５】
図２は、本実施形態に係るＡＦＥの一例を示す図である。図２に示すように、ＡＦＥは、ＡＤ変換器２と、スイッチＳＷ１と、後段ＡＤＣ３と、を備える。後段ＡＤＣ３は、上述の通りである。以下、ＡＤ変換器２について説明する。
【００１６】
図２に示すように、ＡＤ変換器２は、アナログ入力端子ＴＩＮと、入力抵抗ＲＩＮと、帰還抵抗ＲＦＢと、オペアンプ２１と、デジタル出力端子ＴＯＵＴと、量子化器２２と、ＤＡ変換器２３と、を備える。以下では、ＡＤ変換器２の分解能は１．５ビットであるものとする。
【００１７】
アナログ入力端子ＴＩＮ（以下、「入力端子ＴＩＮ」という）は、センサ１の出力端子に接続され、センサ１からアナログ入力信号を入力される。アナログ入力信号は、電圧信号ＶＩＮでもよいし、電流信号ＩＩＮでもよい。以下では、アナログ入力信号は電圧信号ＶＩＮであるものとし、アナログ入力信号を、入力信号ＶＩＮと称する。
【００１８】
入力抵抗ＲＩＮ（第１の抵抗）は、一端が入力端子ＴＩＮに接続され、他端がノードＮ１（第１ノード）に接続されている。図２において、ノードＮ１は、入力抵抗ＲＩＮ、帰還抵抗ＲＦＢ、オペアンプ２１、及びＤＡ変換器２３の接続点である。入力抵抗ＲＩＮの抵抗値はＲＩＮである。
【００１９】
帰還抵抗ＲＦＢ（第２の抵抗）は、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。ノードＮ２は、帰還抵抗ＲＦＢ、オペアンプ２１、及びスイッチＳＷ１の接続点である。図２において、ノードＮ２は、ＡＤ変換器２のアナログ出力端子に相当する。すなわち、ＡＤ変換器２は、ノードＮ２から、アナログ出力信号である残差信号を出力する。帰還抵抗ＲＦＢの抵抗値は、ＲＦＢ＝２ＲＩＮである。
【００２０】
スイッチＳＷ１は、ＡＤ変換器２と後段ＡＤ変換器３とを接続又は開放するスイッチである。スイッチＳＷ１は、一端がノードＮ２に接続され、他端が後段ＡＤ変換器３の入力端子に接続されている。スイッチＳＷ１は、クロックＣＬＫにより開閉を制御される。
【００２１】
クロックＣＬＫが１（ＨＩＧＨ）の間、スイッチＳＷ１はオンになる。これにより、ＡＤ変換器２の残差信号が後段ＡＤ変換器３にサンプリングされる。また、クロックＣＬＫが０（ＬＯＷ）の間、スイッチＳＷ１はオフになり、後段ＡＤ変換器３は、サンリングした残差信号をＡＤ変換する。なお、スイッチＳＷ１は、クロックＣＬＫが１の間オフになり、クロックＣＬＫが０の間オンになってもよい。
【００２２】
オペアンプ２１は、反転入力端子（第１入力端子）がノードＮ１に接続され、非反転入力端子（第２入力端子）が基準電圧線に接続され、出力端子がノードＮ２に接続されている。図２の例では、基準電圧線は、接地線であるが、これに限られない。上述の通り、オペアンプ２１として、ＶＧＡなどが備えるオペアンプが利用される。
【００２３】
本実施形態において、入力抵抗ＲＩＮと、帰還抵抗ＲＦＢと、オペアンプ２１と、は反転増幅回路を構成する。ＲＦＢ＝２ＲＩＮであるため、この反転増幅回路の増幅率Ａは２倍となる。図３は、この反転増幅回路の伝達特性を示すグラフである。図３に示すように、反転増幅回路の出力信号ＶＯＵＴは、入力信号ＶＩＮを２倍に反転増幅した信号となる。
【００２４】
なお、ＡＤ変換器２の分解能が２．５ビットの場合にはＲＦＢ＝４ＲＩＮ、３．５ビットの場合にはＲＦＢ＝８ＲＩＮとなるように、入力抵抗ＲＩＮ及び帰還抵抗ＲＦＢの抵抗値を設定すればよい。これにより、反転増幅回路の増幅率Ａは、それぞれ４倍及び８倍となる。
【００２５】
また、入力信号が電流信号ＩＩＮである場合、入力端子ＴＩＮの電圧ＶＩＮは、ＩＩＮ×ＲＩＮとなる。これは、オペアンプ２１の反転入力端子が仮想接地点となるためである。
【００２６】
デジタル出力端子ＴＯＵＴ（以下、「出力端子ＴＯＵＴ」という）は、ノードＮ３に接続されている。図２において、ノードＮ３は、出力端子ＴＯＵＴ、量子化器２、及びＤＡ変換器２３の接続点である。デジタル出力端子ＴＯＵＴは、量子化器２２が出力したデジタル信号ＤＯＵＴを出力する。
【００２７】
量子化器２２は、入力端子が入力端子ＴＩＮに接続され、出力端子がノードＮ３に接続されている。量子化器２２は、入力信号ＶＩＮを量子化し、入力信号ＶＩＮに応じたデジタル信号ＤＯＵＴを出力する。
【００２８】
図４は、量子化器２２の一例を示す図である。ＡＤ変換器２の分解能が１．５ビットの場合、量子化器２２は、入力信号ＶＩＮを、２つの閾値電圧ＶＴＨ１，ＶＴＨ２（ＶＴＨ１＞ＶＴＨ２）と比較する。ＡＤ変換器２の入出力レンジが−Ｖｒｅｆ〜Ｖｒｅｆの場合、例えば、ＶＴＨ１＝Ｖｒｅｆ／４、ＶＴＨ２＝−Ｖｒｅｆ／４である。図４に示すように、この量子化器２２は、比較器２２１，２２２と、ＳＲラッチ２２３，２２４と、ＮＯＴゲート２２５，２２６と、ＡＮＤゲート２２７と、を備える。
【００２９】
比較器２２１は、入力信号ＶＩＮと閾値電圧ＶＴＨ１とが入力される。比較器２２１は、ＶＩＮ＞ＶＴＨ１の場合に１（ＨＩＧＨ）を出力し、ＶＩＮ＜ＶＴＨ１の場合に０（ＬＯＷ）を出力する。
【００３０】
比較器２２２は、入力信号ＶＩＮと閾値電圧ＶＴＨ２とが入力される。比較器２２２は、ＶＩＮ＜ＶＴＨ２の場合に１を出力し、ＶＩＮ＞ＶＴＨ２の場合に０を出力する。
【００３１】
ＳＲラッチ２２３は、Ｓ端子から比較器２２１の出力（１又は０）を入力され、Ｒ端子から比較器２２１の出力信号を反転入力され、Ｑ端子から１又は０を出力する。ＳＲラッチ２２３の出力信号は、デジタル信号ＤＯＵＴの１ビット目（Ｂ［１］）に相当する。ここで、Ｓ端子及びＲ端子に入力される値をそれぞれＳ，Ｒ、Ｑ端子から出力される値をＱとすると、Ｓ＝０かつＲ＝１の場合、Ｑ＝０となり、Ｓ＝１かつＲ＝０の場合、Ｑ＝１となる。また、Ｓ＝０かつＲ＝０の場合、Ｑは維持される。
【００３２】
ＳＲラッチ２２４は、Ｓ端子から比較器２２２の出力信号（１又は０）を入力され、Ｒ端子から比較器２２２の出力信号を反転入力され、Ｑ端子から１又は０を出力する。Ｓ＝０かつＲ＝１の場合、Ｑ＝０となり、Ｓ＝１かつＲ＝０の場合、Ｑ＝１となる。また、Ｓ＝０かつＲ＝０の場合、Ｑは維持される。
【００３３】
ＮＯＴゲート２２５は、比較器２２１の出力信号を入力され、反転出力する。ＮＯＴゲート２２５の出力信号は、ＳＲラッチ２２３のＲ端子に入力される。
【００３４】
ＮＯＴゲート２２６は、比較器２２２の出力信号を入力され、反転出力する。ＮＯＴゲート２２６の出力信号は、ＳＲラッチ２２４のＲ端子に入力される。
【００３５】
ＡＮＤゲート２２７は、ＳＲラッチ２２３の出力を反転入力され、ＳＲラッチ２２４の出力を入力される。ＡＮＤゲート２２７の出力信号は、ＳＲラッチ２２３がＱ＝０、かつＳＲラッチ２２４がＱ＝１の場合、１になり、それ以外の場合０になる。ＡＮＤゲート２２７の出力信号は、デジタル信号ＤＯＵＴの２ビット目（Ｂ［０］）に相当する。
【００３６】
この量子化器２２に入力信号ＶＩＮが入力されると、ＶＩＮ＞ＶＴＨ１の場合、ＳＲラッチ２２３は１を出力し、ＡＮＤゲート２２７は０を出力する。すなわち、デジタル信号ＤＯＵＴとして、Ｂ［１：０］＝１０が出力される。
【００３７】
ＶＴＨ１＞ＶＩＮ＞ＶＴＨ２の場合、ＳＲラッチ２２３は０を出力し、ＡＮＤゲート２２７は１を出力する。すなわち、デジタル信号ＤＯＵＴとして、Ｂ［１：０］＝０１が出力される。
【００３８】
ＶＴＨ２＞ＶＩＮの場合、ＳＲラッチ２２３は０を出力し、ＡＮＤゲート２２７は０を出力する。すなわち、デジタル信号ＤＯＵＴとして、Ｂ［１：０］＝００が出力される。
【００３９】
このように、量子化器２２は、入力信号ＶＩＮに応じて、１０，０１，００のいずれかの値のデジタル信号ＤＯＵＴを、連続時間で出力する。
【００４０】
図５は、図４の比較器２２１の一例を示す図である。図５の比較器２２１は、トランジスタＭ１〜Ｍ１０と、電流源Ｉと、を備える。トランジスタＭ１〜Ｍ６は、ＮチャネルＭＯＳトランジスタであり、トランジスタＭ７〜Ｍ１０は、ＰチャネルＭＯＳトランジスタである。
【００４１】
トランジスタＭ１は、ソース端子が電流源Ｉに接続され、ドレイン端子がノードＮ１１に接続され、ゲート端子に入力電圧（入力信号）ＶＩＮを印加されている。トランジスタＭ２は、ソース端子が電流源Ｉに接続され、ドレイン端子がノードＮ１２に接続され、ゲート端子に閾値電圧ＶＴＨ１を印加されている。
【００４２】
トランジスタＭ３は、ソース端子が接地線に接続され、ドレイン端子及びゲート端子がノードＮ１３に接続されている。トランジスタＭ４は、ソース端子が接地線に接続され、ドレイン端子がノードＮ１３に接続され、ゲート端子がノードＮ１４に接続されている。
【００４３】
トランジスタＭ５は、ソース端子が接地線に接続され、ドレイン端子及びゲート端子がノードＮ１４に接続されている。トランジスタＭ６は、ソース端子が接地線に接続され、ドレイン端子がノードＮ１４に接続され、ゲート端子がノードＮ１３に接続されている。
【００４４】
トランジスタＭ７は、ソース端子及びゲート端子がノードＮ１１に接続され、ドレイン端子が電源線に接続されている。トランジスタＭ８は、ソース端子及びゲート端子がノードＮ１２に接続され、ドレイン端子が電源線に接続されている。
【００４５】
トランジスタＭ９は、ソース端子がノードＮ１３に接続され、ドレイン端子が電源線に接続され、ゲート端子がノードＮ１２に接続されている。トランジスタＭ１０は、ソース端子がノードＮ１４に接続され、ドレイン端子が電源線に接続され、ゲート端子がノードＮ１１に接続されている。
【００４６】
図５の例では、ノードＮ１４の電圧が比較器２２１の出力信号（Ｙ）となり、ノードＮ１３の電圧が比較器２２１の反転された出力信号（Ｎ）となる。
【００４７】
なお、比較器２２２も図５と同様の構成で実現できる。この場合、トランジスタＭ１のゲート端子に閾値電圧ＶＴＨ２を印加し、トランジスタＭ２のゲート端子に入力電圧ＶＩＮを印加すればよい。
【００４８】
また、閾値電圧ＶＴＨ１，ＶＴＨ２を印加する代わりに、デバイスサイズの異なるトランジスタＭ１，Ｍ２に入力信号ＶＩＮを差動入力してもよい。これにより、図４の比較器２２１，２２２を実現できる。これは、分解能が１．５ビットのＡＤ変換器２は、冗長性が大きく、閾値電圧ＶＴＨ１，ＶＴＨ２に高い精度が要求されないためである。
【００４９】
ＤＡ変換器２３は、入力端子がノードＮ３に接続され、出力端子がノードＮ１に接続される。ＤＡ変換器２３は、量子化器２２からデジタル信号ＤＯＵＴ（Ｂ［１：０］）を入力され、入力されたデジタル信号ＤＯＵＴに応じたアナログ信号を出力する。
【００５０】
図６は、ＤＡ変換器２３の一例を示す図である。図５に示すように、ＤＡ変換器２３は、３つの電圧源と、スイッチＳＷ２と、抵抗Ｒと、を備える。
【００５１】
図６の例では、３つの電圧源の電圧は、それぞれ２ＶＴＨ１，基準電圧，２ＶＴＨ２である。これは、オペアンプ２１により構成される反転増幅回路の増幅率が２倍のためである。
【００５２】
スイッチＳＷ２は、一端が３つの電圧源の間で切り替え可能であり、他端が抵抗Ｒの一端に接続されている。スイッチＳＷ２の切替えは、量子化器２２のデジタル信号ＤＯＵＴ（Ｂ［１：０］）により制御される。スイッチＳＷ２は、Ｂ［１：０］＝１０の場合、電圧が２ＶＴＨ２の電圧源に接続され、Ｂ［１：０］＝０１の場合、基準電圧線に接続され、Ｂ［１：０］＝００の場合、電圧が２ＶＴＨ１の電圧源に接続される。
【００５３】
抵抗Ｒは、一端がスイッチＳＷ２の他端に接続され、他端がノードＮ１に接続される。したがって、抵抗Ｒの他端の電圧は、基準電圧となる。抵抗Ｒは、量子化器２２のデジタル信号ＤＯＵＴに応じた出力電流ＤＡＣＯＵＴを出力する。これにより、入力信号ＶＩＮに応じた電流（＝ＶＩＮ／ＲＩＮ）から、デジタル信号ＤＯＵＴに応じた出力電流ＤＡＣＯＵＴが減算され、残差信号に応じた電流が帰還抵抗ＲＦＢに供給される。残差信号に応じた電流は、帰還抵抗ＲＦＢにより電圧に変換され、残差信号ＶＯＵＴが生成される。
【００５４】
ここで、本実施形態に係るＡＤ変換器２の動作について説明する。以下では、ＡＤ変換器２の入出力レンジが−Ｖｒｅｆ〜Ｖｒｅｆであり、ＶＴＨ１＝Ｖｒｅｆ／４、ＶＴＨ２＝−Ｖｒｅｆ／４であるものとする。
【００５５】
入力信号ＶＩＮがＶＩＮ＞Ｖｒｅｆ／４の場合、量子化器２２はＢ［１：０］＝１０を出力し、ＤＡ変換器２３のスイッチＳＷ２が、電圧が−Ｖｒｅｆ／２の電圧源に接続され、Ｂ［１：０］＝１０に応じた電流を供給する。
【００５６】
入力信号ＶＩＮがＶｒｅｆ／４＞ＶＩＮ＞−Ｖｒｅｆの場合、量子化器２２はＢ［１：０］＝０１を出力し、ＤＡ変換器２３のスイッチＳＷ２が、基準電圧線に接続される。
【００５７】
入力信号ＶＩＮがＶＩＮ＜−Ｖｒｅｆ／４の場合、量子化器２２はＢ［１：０］＝００を出力し、ＤＡ変換器２３のスイッチＳＷ２が、電圧がＶｒｅｆ／２の電圧源に接続され、Ｂ［１：０］＝００に応じた電流を供給する。
【００５８】
量子化器２２及びＤＡ変換器２３の上記の動作と、オペアンプ２１により構成される反転増幅回路の伝達特性（図３参照）と、を合わせると、ＡＤ変換器２の伝達特性は、図７のようになる。すなわち、入力信号ＶＩＮが−Ｖｒｅｆ＜ＶＩＮ＜−Ｖｒｅｆ／４の場合、残差信号（出力電圧）ＶＯＵＴは、Ｖｒｅｆ＞ＶＯＵＴ＞−Ｖｒｅｆ／２となる。入力信号ＶＩＮが−Ｖｒｅｆ／４＜ＶＩＮ＜Ｖｒｅｆ／４の場合、残差信号ＶＯＵＴは、Ｖｒｅｆ／２＞ＶＯＵＴ＞−Ｖｒｅｆ／２となる。入力信号ＶＩＮがＶｒｅｆ／４＜ＶＩＮ＜Ｖｒｅｆの場合、残差信号ＶＯＵＴは、Ｖｒｅｆ／２＞ＶＯＵＴ＞−Ｖｒｅｆとなる。
【００５９】
ここで、図８は、従来のパイプラインステージの一例を示す図である。図８のパイプラインステージは、サンプル容量ＣＳを備えたスイッチトキャパシタ回路と、オペアンプと、帰還容量ＣＦと、を備える。各スイッチは、制御信号φ１，φ２により制御される。制御信号φ１がオンになると、入力信号ＶＩＮがサンプリングされ、制御信号φ２がオンになると、サンプル容量ＣＳに蓄積された電荷から、デジタル信号ＤＯＵＴに応じた電荷が引き抜かれるとともに、残りの電荷が帰還容量ＣＦに転送され、残差信号ＶＯＵＴが出力される。パイプラインステージの分解能が１．５ビットの場合、パイプラインステージの増幅率Ａは、Ａ＝ＣＳ／ＣＦ＝２に設定され、伝達特性は、図９のようになる。
【００６０】
すなわち、入力信号ＶＩＮが−Ｖｒｅｆ＜ＶＩＮ＜−Ｖｒｅｆ／４の場合、残差信号ＶＯＵＴは、−Ｖｒｅｆ＜ＶＯＵＴ＜Ｖｒｅｆ／２となる。入力信号ＶＩＮが−Ｖｒｅｆ／４＜ＶＩＮ＜Ｖｒｅｆ／４の場合、残差信号ＶＯＵＴは、−Ｖｒｅｆ／２＜ＶＯＵＴ＜Ｖｒｅｆ／２となる。入力信号ＶＩＮがＶｒｅｆ／４＜ＶＩＮ＜Ｖｒｅｆの場合、残差信号ＶＯＵＴは、−Ｖｒｅｆ／２＜ＶＯＵＴ＜Ｖｒｅｆとなる。
【００６１】
図７及び図９からわかるように、本実施形態に係るＡＤ変換器２の伝達特性は、従来のパイプラインステージの伝達特性を反転したものとなる。したがって、ＡＤ変換器２の残差信号ＶＯＵＴを反転させることにより、従来のパイプラインステージと同様の残差信号が得られることがわかる。
【００６２】
入力信号ＶＩＮのＡＤ変換結果は、ＡＤ変換器２が出力したデジタル信号ＤＯＵＴと、残差信号ＶＯＵＴを後段ＡＤ変換器３でＡＤ変換して得られたデジタル信号を反転させたデジタル信号と、を合算することにより得られる。なお、残差信号ＶＯＵＴを予め反転させてから後段ＡＤ変換器３に入力してもよい。この場合、入力信号ＶＩＮのＡＤ変換結果は、デジタル信号ＤＯＵＴと、後段ＡＤ変換器３のＡＤ変換結果と、を合算することにより得られる。
【００６３】
以上説明した通り、本実施形態に係るＡＤ変換器２は、センサシステムのＡＦＥに含まれるオペアンプ２１に、量子化器２２と、ＤＡ変換器２３と、を追加することにより構成できる。このＡＤ変換器２で入力信号ＶＩＮをＡＤ変換することにより、後段ＡＤ変換器３の分解能を減らすことができる。具体的には、ＡＤ変換器２の分解能がＮビットの場合、後段ＡＤ変換器３の分解能をＮビット減らすことができる。
【００６４】
一般に、後段ＡＤ変換器３の分解能を１ビット減らすと、後段ＡＤ変換器３の消費電力は半分になる。後段ＡＤ変換器３が、熱ノイズ等により性能を制限されている場合には、分解能を１ビット減らすと、後段ＡＤ変換器３の消費電力は１／４程度になる。
【００６５】
本実施形態に係るＡＤ変換器２は、ＶＧＡなどのオペアンプに量子化器２２及びＤＡ変換器２３を追加するため、ＶＧＡなどの消費電力が増加する。しかしながら、一般に、量子化器２２及びＤＡ変換器２３の消費電力は小さい。すなわち、少ない電力のオーバヘッドで、ＡＤ変換器２は構成することができる。
【００６６】
一方、ＶＧＡなどにより、ＡＤ変換器２を構成することにより、上述のように、後段ＡＤ変換器３の消費電力を大幅に低減することができる。結果として、本実施形態に係るＡＤ変換器２によれば、ＡＦＥ全体の消費電力を低減することができる。したがって、低消費電力なＡＦＥ及びセンサシステムを構成することができる。
【００６７】
なお、本実施形態において、入力抵抗ＲＩＮ及び帰還抵抗ＲＦＢの少なくとも一方の抵抗値は、可変であってもよい。例えば、入力抵抗ＲＩＮを、複数の抵抗により構成し、入力抵抗ＲＩＮとして接続する抵抗をスイッチで切替えることにより、ＲＩＮを可変とすることができる。スイッチは、デジタル信号により制御すればよい。帰還抵抗ＲＦＢについても同様である。
【００６８】
このような構成により、反転増幅回路の増幅率Ａを可変とし、ＡＤ変換器２をＶＧＡとして機能させたり、ＡＤ変換器２の分解能を可変としたりすることができる。例えば、ＲＦＢ＝２ＲＩＮをＲＦＢ＝４ＲＩＮに変化させることにより、増幅率Ａを２倍から４倍に変化させ、分解能を１．５ビットから２．５ビットに変化させることができる。
【００６９】
また、図１０に示すように、ノードＮ２（アナログ出力端子）と基準電圧線との間に、容量Ｃを接続してもよい。容量Ｃは、一端がノードＮ２に接続され、他端が基準電圧線に接続されている。
【００７０】
このような構成により、ＡＤ変換器２を、アンチエイリアスフィルタ（ローバスフィルタ）として機能させることができる。図１０の例では、ＡＤ変換器２は、１次のローパスフィルタであるが、ＡＤ変換器２を高次のフィルタとしてもよいし、ハイパスフィルタやバンドパスフィルタとすることも可能である。
【００７１】
さらに、本実施形態に係るＡＦＥは、図１１に示すように、縦続接続された複数のＡＤ変換器２を備えてもよい。これにより、各ＡＤ変換器２の分解能を増やすことなく、後段ＡＤ変換器３の分解能をさらに減らすことができる。例えば、図１１のＡＦＥにおいて、１段目のＡＤ変換器２の分解能がＮビット、２段目のＡＤ変換器２の分解能がＭビットである場合、後段ＡＤ変換器３の分解能をＮ＋Ｍビット減らすことができる。
【００７２】
図１１の例では、ＡＦＥは、ＡＤ変換器２を２つ備えるが、３つ以上備えてもよい。また、各ＡＤ変換器２の分解能は、同じであってもよいし、異なってもよい。図１１の構成は、ＶＧＡのオペアンプと、バッファのオペアンプと、によりそれぞれＡＤ変換器２を構成したり、複数のオペアンプを備える高次のアンチエイリアスフィルタの各オペアンプによりＡＤ変換器２を構成したりすることにより実現できる。
【００７３】
またさらに、本実施形態に係るＡＤ変換器２は、差動構成とすることも可能である。
【００７４】
（第２実施形態）
第２実施形態に係るセンサシステムについて、図１２を参照して説明する。第１実施形態において、オペアンプ２１は反転増幅回路を構成した。本実施形態では、オペアンプ２１が非反転増幅回路を構成するＡＤ変換器２について説明する。図１２は、本実施形態に係るＡＦＥの一例を示す図である。
【００７５】
図１２に示すように、本実施形態において、入力抵抗ＲＩＮは、一端が入力端子ＴＩＮに接続されず、基準電圧線に接続される。また、オペアンプ２１の非反転入力端子は、基準電圧線に接続されず、入力端子ＴＩＮに接続される。他の構成は、第１実施形態と同様である。
【００７６】
このような構成により、本実施形態に係るＡＤ変換器２は、第１実施形態と同様の動作が可能である。すなわち、ＡＤ変換器２は、出力端子ＴＯＵＴから入力信号ＶＩＮに応じたデジタル信号ＤＯＵＴを出力し、ノードＮ２（アナログ出力端子）から残差信号ＶＯＵＴを出力する。
【００７７】
ただし、本実施形態では、オペアンプ２１と、入力抵抗ＲＩＮと、帰還抵抗ＲＦＢと、により非反転増幅回路が構成されるため、残差信号ＶＯＵＴの極性が、第１実施形態と反対になる。すなわち、本実施形態に係るＡＤ変換器２の伝達特性は、従来のパイプラインステージの伝達特性と同じになる。
【００７８】
したがって、本実施形態によれば、入力信号ＶＩＮのＡＤ変換結果は、ＡＤ変換器２が出力したデジタル信号ＤＯＵＴと、残差信号ＶＯＵＴを後段ＡＤ変換器３でＡＤ変換して得られたデジタル信号と、を合算することにより得られる。
【００７９】
このように、本実施形態では、後段ＡＤ変換器３が出力したデジタル信号（又はＡＤ変換器２が出力した残差信号ＶＯＵＴ）を反転させる信号処理が不要となる。したがって、信号処理を簡易化し、ＡＦＥの回路規模を小さくすることができる。
【００８０】
（第３実施形態）
第３実施形態に係るセンサシステムについて、図１３〜図１９を参照して説明する。本実施形態では、残差信号ＶＯＵＴが切り替わる際に生じるセトリング誤差を抑制できるＡＤ変換器２について説明する。
【００８１】
まず、セトリング誤差について、図１３を参照して説明する。図１３は、セトリング誤差を説明する図である。以下では、ＡＦＥのスイッチＳＷ１は、クロックＣＬＫが１の間オンになり、クロックＣＬＫが０の間オフになるものとする。
【００８２】
ＡＤ変換器２は、入力信号ＶＩＮに応じた残差信号ＶＯＵＴを、連続時間で出力している。スイッチＳＷ１が上記のように開閉する場合、クロックＣＬＫが立ち下がった瞬間の残差信号ＶＯＵＴが、後段ＡＤ変換器３にサンプリングされ、ＡＤ変換される。上述の通り、残差信号ＶＯＵＴは、入力信号ＶＩＮが−Ｖｒｅｆ／４，Ｖｒｅｆ／４を超えると、−Ｖｒｅｆ／２からＶｒｅｆ／２に、離散的に切り替えられる。ここで、残差信号ＶＯＵＴが切り替わった直後にクロックＣＬＫが立ち下がった場合について検討する。
【００８３】
例えば、図１３に示すように、入力信号ＶＩＮが、Ｖｒｅｆ／４を超えると、デジタル信号ＤＯＵＴが００から１０に切り替わり、残差信号ＶＯＵＴが−Ｖｒｅｆ／２からＶｒｅｆ／２に切り替わる。
【００８４】
オペアンプ２１のスルーレートが無限大の場合、図１３に実線で示すように、残差信号ＶＯＵＴの切り替えは瞬間的に行われる。したがって、入力信号ＶＩＮがＶｒｅｆ／４を超えた直後にクロックＣＬＫが立ち下がった場合であっても、後段ＡＤ変換器３は、理想的な残差信号ＶＯＵＴをサンプリングすることができる。
【００８５】
しかしながら、実際には、オペアンプ２１は有限のスルーレートを有し、図１３に破線で示すように、残差信号ＶＯＵＴが切り替わる際にセトリングが発生する。このため、入力信号ＶＩＮがＶｒｅｆ／４を超えた直後にクロックＣＬＫが立ち下がると、後段ＡＤ変換器３には、セトリング中の残差信号ＶＯＵＴがサンプリングされる。サンプリングされたセトリング中の残差信号ＶＯＵＴと、理想的な残差信号ＶＯＵＴと、の間の誤差がセトリング誤差である。
【００８６】
後段ＡＤ変換器３がセトリング誤差を有する残差信号ＶＯＵＴをＡＤ変換すると、ＡＤ変換結果には、セトリング誤差に応じた誤差が生じる。結果として、入力信号ＶＩＮのＡＤ変換精度が低下する。オペアンプ２１のスルーレートを向上させ、セトリングに要する時間（以下、「セトリング時間」という）を短くすることで、セトリング誤差は抑制できるものの、オペアンプ２１の消費電力が増大してしまう。
【００８７】
本実施形態に係るＡＤ変換器２は、オペアンプ２１のスルーレートを変化させずに、上記のようなセトリング誤差を抑制するものである。図１４は、本実施形態に係るＡＦＥの一例を示す図である。図１４に示すように、ＡＤ変換器２は、サンプルウィンドウ生成回路２４を備える。他の構成は、第１実施形態と同様である。
【００８８】
サンプルウィンドウ生成回路２４（以下、「生成回路２４」という）は、制御信号ＥＮＡＢＬＥを生成し、量子化器２２に入力する。生成回路２４は、制御信号ＥＮＡＢＬＥにより、量子化器２２の動作を制御する。具体的には、生成回路２４は、スイッチＳＷ１がオンになる瞬間、すなわち、クロックＣＬＫが立ち下がる瞬間を含む所定期間（以下、「非遷移期間」という）の間、デジタル信号ＤＯＵＴが切り替え不能となるように、量子化器２２を制御する。
【００８９】
制御信号ＥＮＡＢＬＥは、例えば、非遷移期間の間０になる信号である。図１５は、このような制御信号ＥＮＡＢＬＥを用いる場合の量子化器２２の一例を示す図である。図１５の量子化器２２は、ＡＮＤゲート２２８〜２３０を備える。他の構成は、図４の量子化器２２と同様である。
【００９０】
ＡＮＤゲート２２８は、一方の入力端子から制御信号ＥＮＡＢＬＥを入力され、他方の入力端子から比較器２２１の出力信号を入力される。ＡＮＤゲート２２８の出力信号は、ＳＲラッチ２２３のＳ端子に入力される。
【００９１】
ＡＮＤゲート２２９は、一方の入力端子から制御信号ＥＮＡＢＬＥを入力され、他方の入力端子からＮＯＴゲート２２５の出力信号を入力される。ＡＮＤゲート２２９の出力信号は、ＳＲラッチ２２３のＲ端子に入力される。
【００９２】
ＡＮＤゲート２３０は、一方の入力端子から制御信号ＥＮＡＢＬＥを入力され、他方の入力端子から比較器２２２の出力信号を入力される。ＡＮＤゲート２３０の出力信号は、ＳＲラッチ２２４のＳ端子に入力される。
【００９３】
ＡＮＤゲート２３１は、一方の入力端子から制御信号ＥＮＡＢＬＥを入力され、他方の入力端子からＮＯＴゲート２２６の出力信号を入力される。ＡＮＤゲート２３１の出力信号は、ＳＲラッチ２２４のＲ端子に入力される。
【００９４】
図１５の量子化器２２は、制御信号ＥＮＡＢＬＥが１の場合、図４の量子化器２２と同様の動作をする。すなわち、入力信号ＶＩＮに応じてデジタル信号ＤＯＵＴが切り替わる。一方、図１５の量子化器２２は、制御信号ＥＮＡＢＬＥが０の場合、ＳＲラッチ２２３，２２４は、いずれもＳ＝Ｒ＝０となるため、Ｑの値が維持される。すなわち、デジタル信号ＤＯＵＴが切り替え不能となる。
【００９５】
このように、図１５の量子化器２２に、非遷移期間の間０になる制御信号ＥＮＡＢＬＥを入力することにより、非遷移期間の間、量子化器が出力するデジタル信号ＤＯＵＴを切替え不能とすることができる。
【００９６】
図１６は、非遷移期間の間０になる制御信号ＥＮＡＢＬＥを生成する生成回路２４の一例を示す図である。図１６に示すように、この生成回路２４は、バッファ２４１，２４２と、ＸＮＯＲゲート２４３と、を備える。
【００９７】
バッファ２４１は、遅延時間ｔｄ１を有する遅延素子である。バッファ２４１は、クロックｃｌｋを入力され、入力されたクロックｃｌｋを遅延時間ｔｄ１だけ遅延させて出力する。クロックｃｌｋは、例えば、ＰＬＬから入力される。図１６に示すように、バッファ２４１が遅延時間ｔｄ１だけ遅延させたクロックが、スイッチＳＷ１の開閉を制御するクロックＳＷ１となる。
【００９８】
バッファ２４２は、遅延時間ｔｄ２を有する遅延素子である。バッファ２４２は、バッファ２４２が遅延させたクロックｃｌｋ（すなわち、クロックＣＬＫ）を入力され、入力されたクロックｃｌｋを遅延時間ｔｄ２だけ遅延させて出力する。
【００９９】
ＸＮＯＲゲート２４３は、一方の入力端子からクロックｃｌｋを入力され、他方の入力端子からバッファ２４２が遅延させたクロックｃｌｋ（すなわち、遅延時間ｔｄ２だけ遅延させたクロックＣＬＫ）を入力される。ＸＮＯＲゲート２４３の出力信号が、制御信号ＥＮＡＢＬＥとなる。
【０１００】
ＸＮＯＲゲート２４３は、両方の入力が１又は０の場合に１を出力し、それ以外の場合に０を出力する。したがって、図１６に示すように、制御信号ＥＮＡＢＬＥは、クロックＣＬＫが立ち下がるｔｄ１前からｔｄ２後まで０となる。この期間が、クロックＣＬＫの立ち下がりの瞬間を含む非遷移期間となる。このように、生成回路２４は、非遷移期間を有する制御信号ＥＮＡＢＬＥを生成できる。
【０１０１】
ただし、この生成回路２４では、図１６に示すように、クロックＣＬＫが立ち上がるｔｄ１前からｔｄ２後までの期間も非遷移期間となる。このような、クロックＣＬＫが立ち上がる瞬間を含む非遷移期間の発生を防ぐ場合、図１７のように、Ｄフリップフロップ回路を用いればよい。
【０１０２】
図１７は、生成回路２４の他の例を示す図である。図１７に示すように、この生成回路２４は、ＮＯＴゲート２４４，２４５と、Ｄフリップフロップ回路２４６と、ＯＲゲート２４７と、を備える。他の構成は、図１６の生成回路２４と同様である。
【０１０３】
ＮＯＴゲート２４４は、バッファ２４２が遅延させたクロックｃｌｋ（すなわち、遅延時間ｔｄ２だけ遅延させたクロックＣＬＫ）を入力され、反転出力する。ＮＯＴゲート２４５は、ＮＯＴゲート２４５の出力信号を入力され、反転出力する。
【０１０４】
Ｄフリップフロップ回路２４６は、クロック端子にＮＯＴゲート２４５の出力信号を入力され、Ｄ端子に０を入力され、ＳＥＴ端子にＮＯＴゲート２４４の出力信号を入力される。
【０１０５】
ＯＲゲート２４７は、一方の入力端子からＸＮＯＲゲート２４３の出力信号を入力され、他方の入力端子からＤフリップフロップ回路２４６の出力信号を入力される。
【０１０６】
このような構成により、生成回路２４は、クロックＣＬＫが立ち上がるｔｄ１前からｔｄ２後までの期間が非遷移期間とならない制御信号ＥＮＡＢＬＥを生成することができる。
【０１０７】
なお、制御信号ＥＮＡＢＬＥ、量子化器２２、及び生成回路２４は、上述のものに限られない。生成回路２４は、クロックＣＬＫの立ち下がりの瞬間を含む非遷移期間に、デジタル信号ＤＯＵＴが切替え不能になるように量子化器２２を制御可能な、任意の構成とすることができる。
【０１０８】
ここで、本実施形態に係るＡＦＥの動作について、図１８を参照して説明する。図１８は、本実施形態に係るＡＦＥの動作を説明する図である。本実施形態では、上述の通り、クロックＣＬＫが立ち下がる瞬間を含む所定の非遷移期間の間、量子化器２２が出力するデジタル信号ＤＯＵＴが切り替えられなくなる。このため、非遷移期間の間、残差信号ＶＯＵＴも切り替えられなくなり、残差信号ＶＯＵＴのセトリングが発生しなくなる。
【０１０９】
例えば、図１８に示すように、入力信号ＶＩＮがＶｒｅｆ／４を超えた直後にクロックＣＬＫが立ち下がった場合であっても、残差信号ＶＯＵＴは、−Ｖｒｅｆ／２からＶｒｅｆ／２に切り替えられない。
【０１１０】
このように、非遷移期間の間、残差信号ＶＯＵＴのセトリングが発生しないため、後段ＡＤ変換器３が、セトリング中の残差信号ＶＯＵＴをサンプリングすることを抑制できる。したがって、本実施形態に係るＡＦＥによれば、セトリング誤差を抑制し、入力信号ＶＩＮを精度よくＡＤ変換することができる。
【０１１１】
なお、本実施形態では、非遷移期間以外の期間では、デジタル信号ＤＯＵＴは切り替え可能である。したがって、残差信号ＶＯＵＴも切り替えられ、セトリングが発生する。しかしながら、非遷移期間以外の期間には、残差信号ＶＯＵＴはサンプリングされないため、後段ＡＤ変換器３によるＡＤ変換には影響しない。
【０１１２】
また、本実施形態では、図１８に示すように、入力信号ＶＩＮがＶｒｅｆ／４を超えた直後にクロックＣＬＫが立ち下がる場合、後段ＡＤ変換器３には、−Ｖｒｅｆ／２より低い残差信号ＶＯＵＴがサンプリングされる。実際にサンプリングされる残差信号ＶＯＵＴは、理想的な残差信号ＶＯＵＴよりもＶｒｅｆだけ低くなる。
【０１１３】
しかしながら、ここで発生する理想的な残差信号ＶＯＵＴと、実際にサンプリングされる残差信号ＶＯＵＴと、の間の誤差は、入力信号ＶＩＮのＡＤ変換には影響しない。これは、ＡＤ変換器２が冗長性を有するためである。図１８の例では、残差信号ＶＯＵＴには、Ｖｒｅｆ／２の冗長レンジがある。残差信号ＶＯＵＴが、−Ｖｒｅｆ／２より低い場合でも、冗長レンジ内であれば、ＡＦＥは、入力信号ＶＩＮを精度よくＡＤ変換することができる。
【０１１４】
図１９は、本実施形態に係るＡＦＥのシミュレーション結果を示すグラフである。図１９の例では、ＡＤ変換器２の分解能は１．５ビット、後段ＡＤ変換器３の分解能は１２ビットである。すなわち、ＡＦＥの理想的な有効ビット数は、１３ビットである。
【０１１５】
また、図１９の例では、後段ＡＤ変換器３のサンプリング周波数は１０ＭＨｚ、入力信号ＶＩＮの周波数は１ＭＨｚである。さらに、図１９のグラフの縦軸は有効ビット数（ＥＮＯＢ）、横軸は非遷移時間（ｎｓ）である。ここでいう非遷移時間とは、非遷移期間の長さのことである。例えば、図１６の例では、非遷移時間は、ｔｄ１＋ｔｄ２である。
【０１１６】
シミュレーションの結果、図１９に示すように、非遷移時間が１ｎｓ未満の場合、有効ビット数が小さくなっている。これは、非遷移時間がセトリング時間より短いことにより、セトリング誤差を十分に抑制できなかったためと考えられる。
【０１１７】
これに対して、非遷移時間時間が１ｎｓ以上の場合、有効ビット数が理想値に近い値（１３ビット）となっている。これは、非遷移時間がセトリング時間より長くなったことにより、セトリング誤差が抑制されたためと考えられる。すなわち、本実施形態において、非遷移時間は、オペアンプ２１のセトリング時間より長く設定されるのが好ましい。
【０１１８】
図１９の例では、非遷移時間を１ｎｓ以上に設定することにより、本実施形態に係るＡＦＥは、セトリング誤差を抑制し、入力信号ＶＩＮを高精度にＡＤ変換できることがわかる。
【０１１９】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１２０】
１：センサ、２：ＡＤ変換器、３：後段ＡＤ変換器、２１：オペアンプ、２２：量子化器、２３：ＤＡ変換器、２４：サンプルウィンドウ生成回路、２２１，２２２：比較器、２２３，２２４：ＳＲラッチ、２２５，２２６：ＮＯＴゲート、２２７〜２３１：ＡＮＤゲート、２４１，２４２：バッファ、２４３：ＸＮＯＲゲート、２４４，２４５：ＮＯＴゲート、２４６：Ｄフリップフロップ回路、２４７：ＯＲゲート、Ｃ：容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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