(57)【要約】【課題】供給電圧の低下および低減を実現しサポートするメモリ回路のための異なる手法および有益なアーキテクチャを提供する。【解決手段】本発明は、第１の端子（１５）と第２の端子（１７）とを有する、データを記憶するための少なくとも１つのビットセル（１２）であって、端子（１５、１７）のうちの一方はビット線（１６）に結合された、ビットセル（１２）と、ビット線（１６）に接続され、電流源（２２）に接続され、ビットセル（１２）に電流を選択的に供給するように動作可能である少なくとも１つの電流スイッチ（２０）と、ビット線（１６）上で感知ノード（３３）に接続された少なくとも１つの入力（３１）を有するセンス増幅器（３０）であって、感知ノード（３３）はビットセル（１２）と少なくとも１つの電流スイッチ（２０）との間に位置する、センス増幅器（３０）とを備えるメモリ回路に関する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の端子（１５）と第２の端子（１７）とを有する、データを記憶するための少なくとも１つのビットセル（１２）であって、前記端子（１５、１７）のうちの一方はビット線（１６）に結合された、ビットセル（１２）と、
前記ビット線（１６）に接続され、電流源（２２）に接続され、前記ビットセル（１２）に電流を選択的に供給するように動作可能である少なくとも１つの電流スイッチ（２０）と、
前記ビット線（１６）上で感知ノード（３３）に接続された少なくとも１つの入力（３１）を有するセンス増幅器（３０）であって、前記感知ノード（３３）は前記ビットセル（１２）と前記少なくとも１つの電流スイッチ（２０）との間に位置する、センス増幅器（３０）と
を備える、メモリ回路。
【請求項２】
前記電流スイッチは、ソースとドレインとを備えるＰＭＯＳトランジスタ（２０）を備え、前記ソースと前記ドレインとのうちの一方は前記電流源（２２）に接続され、前記ソースと前記ドレインとのうちの他方は前記ビット線（１６）に接続された、請求項１に記載のメモリ回路。
【請求項３】
前記メモリセル（１２）の前記第１の端子（１５）は前記ビット線（１６）に接続された、請求項２に記載メモリ回路。
【請求項４】
前記電流スイッチは、ソースとドレインとを備えるＮＭＯＳトランジスタ（２０）を備え、前記ソースと前記ドレインとのうちの一方は前記電流源（２２）に接続され、前記ソースと前記ドレインとのうちの他方は前記ビット線（１６）に接続された、請求項１に記載のメモリ回路。
【請求項５】
前記メモリセル（１２）の前記第２の端子（１７）は前記ビット線（１６）に接続された、請求項４に記載メモリ回路。
【請求項６】
少なくとも第１のビットセル（１２．１）および第２のビットセル（１２．２）と、
前記第１のビットセル（１２．１）および前記第２のビットセル（１２．２）にそれぞれ結合された少なくとも第１のビット線（１６．１）および第２のビット線（１６．２）と、
前記第１のビット線（１６．１）および前記第２のビット線（１６．２）にそれぞれ接続され、前記電流源（２２）に接続され、前記第１のビットセル（１２．１）および前記第２のビットセル（１２．２）のうちの一方に電流を選択的に供給するように動作可能である少なくとも第１の電流スイッチ（２０．１）および第２の電流スイッチ（２０．２）と
を備える、請求項１〜５のいずれか一項に記載のメモリ回路。
【請求項７】
前記センス増幅器（１３０）は第１の増幅器段（１３７）を有し、前記第１の増幅器段（１３７）は、
前記第１のビット線（１６．１）上で第１の感知ノード（１３３．１）に接続された少なくとも第１の増幅器回路（１３０．１）であって、前記第１の感知ノード（１３３．１）は前記第１のビットセル（１２．１）と前記第１の電流スイッチ（２０．１）との間に位置する、第１の増幅器回路（１３０．１）と、
前記第２のビット線（１６．２）上で第２の感知ノード（１３３．２）に接続された少なくとも第２の増幅器回路（１３０．２）であって、前記第２の感知ノード（１３３．２）は前記第２のビットセル（１２．２）と前記第２の電流スイッチ（２０．２）との間に位置する、第２の増幅器回路（１３０．２）と
を備える、請求項６に記載のメモリ回路。
【請求項８】
前記センス増幅器（１３０）は第２の増幅器段（１３９）においてデータマルチプレクサ（１３４）を備え、前記データマルチプレクサ（１３４）は、前記第１の増幅器段（１３７）の前記第１の増幅器回路（１３０．１）および前記第２の増幅器回路（１３０．２）の各々の出力と個々に接続された、請求項７に記載のメモリ回路。
【請求項９】
前記データマルチプレクサ（１３４）ならびに前記少なくとも第１の電流スイッチ（２０．１）および第２の電流スイッチ（２０．２）は、前記少なくとも第１のビットセル（１２．１）および第２のビットセル（１２．２）のうちの一方のみに同期的に切り替わるために相互結合された、請求項８に記載のメモリ回路。
【請求項１０】
前記第１の増幅器回路（１３０．１）および前記第２の増幅器回路（１３０．２）のうちの少なくとも一方は、それぞれの前記ビットセル（１２．１、１２．２）に直接接続されたインバータ（１４０）を備える、請求項６〜９のいずれか一項に記載のメモリ回路。
【請求項１１】
前記少なくとも第１の増幅器回路（１３０．１）および第２の増幅器回路（１３０．２）は、前記第１のビットセル（１２．１）または前記第２のビットセル（１２．２）中のデータを消去するかまたは書き込むのに好適な電圧レベルに少なくともある、請求項６〜１０のいずれか一項に記載のメモリ回路。
【請求項１２】
ｎ個のビットセル（１２．１、１２．２）とｎ個のビット線（１６．１、１６．２）とを備え、前記ｎ個のビット線（１６．１、１６．２）のうちの１つは前記ｎ個のビットセル（１２．１、１２．２）のうちの１つに結合され、前記電流源（２２）に接続されたｎ個の電流スイッチ（２０．１、２０．２）をさらに備え、前記ｎ個の電流スイッチ（２０．１、２０．２）のうちの１つはそれぞれ前記ｎ個のビット線（１６．１、１６．２）のうちの１つに接続された、請求項６〜１１のいずれか一項に記載のメモリ回路。
【請求項１３】
ｎ個のビット線（１６．１、１６．２）上でｎ個の感知ノード（１３３．１、１３３．２）に接続されたｎ個の増幅器回路（１３０．１、１３０．２）をさらに備える、請求項６〜１２のいずれか一項に記載のメモリ回路。
【請求項１４】
プロセッサ（４１）と、
電気エネルギー供給装置（４２）と、
入力または出力（４３）のうちの少なくとも一方と、請求項１〜１３のいずれか一項に記載の少なくとも１つのメモリ回路（１０、１００、２００）と
を備える、電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路の分野に関し、詳細には電子デバイスのためのデジタルメモリ回路に関する。本発明は、記憶されたデータの読取りのために最小の電気エネルギーのみを必要とする特にモバイル電子デバイス用のメモリ回路に関する。
【背景技術】
【０００２】
セルラーフォン、タブレットコンピュータ、ウォッチなどのような、ポータブル電子デバイスまたはモバイル電子デバイスでは、バッテリーの寿命を延ばすために、または限られたエネルギー蓄積能力のみを提供するかなりコンパクトな充電式バッテリーを利用するために、消費電力量を低減させることは一般的な目的である。ほとんどすべての種類のデジタル電子デバイスはメモリ回路を利用する。例えば、特許文献１（米国特許第５，７５４，０１０号）は、ビット線に結合されたビットセルを備えたメモリ回路を有し、プリチャージ時間中にビット線にプリチャージ電流を供給するプリチャージ回路をさらに有する、フラッシュメモリアレイを開示している。「読取り」動作より前のメモリアレイ中の多数のビット線のプリチャージングは、各ビット線上で容量性負荷をチャージするためにポータブルバッテリーから大電流を引き出す。
【０００３】
ビットセルまたはメモリセルの読出しのために、その特定のセル中を流れている電流は、センス増幅器によって基準電流と比較される。特許文献１などにおいて開示された従来のメモリ回路では、ＮＭＯＳタイプマルチプレクサは、センス増幅器の入力へのドレインと接続される。そのようなＮＭＯＳマルチプレクサのソースはビット線に接続される。そのようなＮＭＯＳタイプマルチプレクサは、実質的な無視できるしきい値電圧を呈するので、メモリビット線上の可能な限り低い電圧レベルは、そのようなＮＭＯＳマルチプレクサのゲート上の電圧によって、したがってそのようなＮＭＯＳトランジスタのしきい値電圧によって制限される。
【０００４】
典型的に、メモリビット線Ｖｂｌ上の最大電圧は、おおよそ、ＮＭＯＳマルチプレクサのゲート上の電圧Ｖｇ−ＮＭＯＳマルチプレクサのしきい値電圧Ｖｔｈである。したがって、メモリの読取りのための最小供給電圧は極めて高くなければならない。また、ＮＭＯＳマルチプレクサは、少なくとも１つのビットセルまたはメモリセルの消去または書込みのために高い電圧レベルをサポートすることが必要であり得るので、そのようなマルチプレクサは、かなり高いしきい値電圧を呈するＮＭＯＳトランジスタから構成される必要がある。ＮＭＯＳマルチプレクサのかなり高いしきい値電圧は、所与の供給電圧についてメモリビット線上の電圧レベルをさらに低減する。その上、メモリセルをプログラムするためのＮＭＯＳマルチプレクサのかなり高いしきい値電圧は、記憶されたデータの読取りのための供給電圧の低下を相殺する。
【０００５】
ビット線電圧は、メモリセル電流を制限し、したがって、メモリアクセス時間および最小読取り電圧に影響を及ぼす。ＮＭＯＳタイプマルチプレクサのゲート上の電圧はメモリ回路の供給電圧に等しいか、またはそれは、プリチャージ回路によって、したがって、いわゆるチャージポンプによって生成され得る。そのようなプリチャージ回路の使用および実装は、通常、より大きい電力消費量につながり、例えばチャージポンプのためのクロックを含む、かなり複雑な制御回路の実装を必要とする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，７５４，０１０号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、所与の供給電圧のみに基づいてデータの読取りを行うことができるように、チャージポンプまたはプリチャージ回路を使用することなしに供給電圧の低下および低減を実現しサポートするメモリ回路のための異なる手法および有益なアーキテクチャを提供することである。
【課題を解決するための手段】
【０００８】
一態様では、本発明は、データを記憶するために少なくとも１つのビットセルを備えるメモリ回路に関係する。ビットセルは第１の端子を有し、第２の端子をさらに有する。前記端子のうちの少なくとも一方はビット線に結合される。さらに、メモリ回路は、ビット線に接続され、電流源にさらに接続された少なくとも１つの電流スイッチまたはマルチプレクサを備える。電流スイッチは、切替え可能であり、したがって、ビットセルに電流を選択的に供給するように動作可能である。ビットセルの第１の端子または第２の端子を介してビットセルに接続されたビット線は、電流スイッチの切替えを通して電流源に接続可能である。メモリ回路は、ビット線上に位置する感知ノードに接続された少なくとも１つの入力を有するセンス増幅器をさらに備える。感知ノードは、ビットセルと少なくとも１つの電流スイッチとの間に位置する。言い換えれば、センス増幅器に接続された感知ノードは、電流スイッチと、第１の端子または第２の端子のうちのその一方との間のビット線上に位置し、その一方を介して、少なくとも１つのビットセルはビット線に結合または接続される。
【０００９】
このようにして、センス増幅器の入力は、ビット線に直接接続されるが、少なくとも１つの電流スイッチを介して電流源から分離される。
【００１０】
したがって、ビット線上の電圧は、メモリセルが非導電性であるときまたはメモリセルがオフであるとき、供給電圧に近くなり得る。メモリセル電流がセンス増幅器の基準電流よりも高い場合、電圧はメモリセルによって０ボルトにプルダウンされ得る。したがって、ビットセル上の電圧は、上記で説明した従来技術の解決策と比較してより高くなり得る。したがって、少なくとも１つのビットセルは、より低い供給電圧Ｖｄｄにおいてより高い電流を供給され得る。このようにして、メモリ回路の読取りモードにおける供給電圧は、プリチャージ回路またはチャージポンプを実装する必要なしに低減され得る。結局、メモリ回路の低い読取り電力消費量および単純な制御を実現することができる。
【００１１】
別の実施形態によれば、電流スイッチは、ソースとドレインとを有するＰＭＯＳデバイスまたはＰＭＯＳトランジスタを備え、ソースとドレインのうちの一方は電流源に接続され、ＰＭＯＳトランジスタのソースとドレインのうちの他方はビット線に接続される。この解決策は、従来使用されるＮＭＯＳタイプスイッチをＰＭＯＳベースのスイッチと交換することのみが必要であるので、特に有利であり、この交換は、例えば、ＰＭＯＳトランジスタによって、前記トランジスタのソースからドレインにまたはその逆にセンス増幅器の感知ノードを再構成することによって行われる。電流スイッチがＰＭＯＳトランジスタとして実装されたとき、前記トランジスタのソースは電流源に接続されるが、前記トランジスタのドレインはビット線とセンス増幅器の感知ノードとに接続される。このようにして、少なくとも１つのビットセルが非導電性である場合、ビット線上の電圧レベルは供給電圧に等しくなり得る。
【００１２】
さらなる実施形態によれば、そのうえ、ビット線にはメモリセルの第１の端子も接続される。
【００１３】
別の実施形態によれば、電流スイッチは、ソースとドレインとを備えるＮＭＯＳトランジスタを備え、ソースとドレインのうちの一方は電流源に接続され、ＮＭＯＳトランジスタのソースとドレインのうちの他方はビット線に接続される。この実施形態では、典型的に、ビット線に接続されるのはメモリセルの第２の端子であり、一方、メモリセルの第１の端子は供給電圧に接続される。ここでも、メモリセルが非導電性である場合、感知ノードにおける電圧レベルは供給電圧Ｖｄｄ程度に高くなり得る。電流スイッチがＮＭＯＳ構成要素に基づくとき、典型的に、センス増幅器の感知ノードに接続されるのはそれぞれのＮＭＯＳトランジスタのソースであり、一方、ＮＭＯＳトランジスタのドレインは、Ｖｓｓへのシンクとして実装される電流源に接続される。
【００１４】
さらなる実施形態によれば、メモリ回路は、ただ１つのビットセルではなく、少なくとも第１のビットセルおよび第２のビットセルを備える。その場合、メモリ回路は、第１のビットセルおよび第２のビットセルにそれぞれ結合された少なくとも第１のビット線および第２のビット線をも備える。言い換えれば、第１のビット線は第１のビットセルに結合または接続され、第２のビット線は第２のビットセルに結合または接続される。第１のビット線および第２のビット線は、典型的には互いに絶縁される。
【００１５】
この実施形態では、メモリ回路は、第１のビット線および第２のビット線にそれぞれ接続された少なくとも第１の電流スイッチおよび第２の電流スイッチをも備える。したがって、第１の電流スイッチは第１のビット線に接続され、第２の電流スイッチは第２のビット線に接続される。したがって、第１の電流スイッチは第１のビット線に組み込まれ、第２の電流スイッチは第２のビット線に組み込まれる。第１の電流スイッチおよび第２の電流スイッチは、両方とも１つの同じ電流源に接続される。第１の電流スイッチおよび第２の電流スイッチの各々は、第１のビットセルおよび第２のビットセルのうちの一方に電流を選択的に供給するようにさらに動作可能である。
【００１６】
第１の電流スイッチおよび第２の電流スイッチによって、第１のビットセルまたは第２のビットセルのいずれかは、典型的には読取り電流によって、それぞれの電流を供給され得る。第１の電流スイッチおよび第２の電流スイッチは、第１の電流スイッチおよび第２の電流スイッチのうちの一方のみが電流源への接続を確立するが、第１の電流スイッチおよび第２の電流スイッチのうちの他方が電流源からそれぞれのビット線を絶縁するような方法で制御される。
【００１７】
少なくとも第１のビットセルおよび第２のビットセルをもつ別の実施形態では、メモリ回路のセンス増幅器は第１の増幅器段を有する。前記第１の増幅器段は、第１のビット線上で第１の感知ノードに接続された第１の増幅器回路を備える。ここで、第１の感知ノードは、第１のビットセルと第１の電流スイッチとの間に位置する。第１の増幅器段は、少なくとも第２の増幅器回路をさらに備える。第２の増幅器回路は、第２のビット線上で第２の感知ノードに接続される。第２の感知ノードは、第２のビットセルと第２の電流スイッチとの間に位置する。このようにして、センス増幅器は、第１の増幅器回路と第２の増幅器回路とをもつ第１の増幅器段に分割され、それらの各々は、それぞれの第１のビット線および第２のビット線に属するかまたは接続される。したがって、センス増幅器の少なくとも一部分、すなわち、センス増幅器の第１の増幅器段は、第１のビット線と第２のビット線との間で分割される。したがって第１のビット線および第２のビット線の各々は、センス増幅器の第２の段に接続されたそれ自体の増幅器回路を備える。
【００１８】
それに応じて、別の実施形態では、センス増幅器は、第２の増幅器段においてデータマルチプレクサを備える。データマルチプレクサは、第１の増幅器段の第１の増幅器回路および第２の増幅器回路の各々の出力と個々に接続される。したがって、データマルチプレクサは少なくとも２つの別個の入力を備え、１つの入力は、第１の増幅器段の第１の増幅器回路および第２の増幅器回路の各々に関する。
【００１９】
別の実施形態によれば、センス増幅器のデータマルチプレクサならびに少なくとも第１の電流スイッチおよび第２の電流スイッチは、少なくとも第１のビットセルおよび第２のビットセルのうちの一方のみに同期的に切り替わるために相互結合される。例えば第１のビットセルが読出しを受けるべきである場合、第１の電流スイッチは、第１のビットセルに読取り電流を供給するためにオンに切り替えられる。同時にまた、センス増幅器の第２の段のデータマルチプレクサは、第１のビット線に実際に接続されたセンス増幅器の第１の増幅器段の第１の増幅器回路の出力を受信し読み取るために、切り替えられる。
【００２０】
したがって、特定のメモリセルの読取りのために、２つの構成要素、すなわち、電流スイッチとデータマルチプレクサとの切替えが必要である。これは、従来技術と比較してやや複雑であると思われるかもしれない。しかし、このアーキテクチャは読取りモードにおける電力消費量の低減を可能にするので、電力消費量に関する利点が、切替え作業に関する不利益を容易に償う。
【００２１】
別の実施形態によれば、第１の増幅器回路および第２の増幅器回路のうちの少なくとも一方は、それぞれのビットセルに直接接続されたインバータを備える。ビット線上の電圧レベルは供給電圧程度に高くなり得るので、第１の増幅器段のそれぞれの増幅器回路も、供給電圧Ｖｄｄの領域中の電圧レベル上にあり得る。したがって、第１の増幅器回路および第２の増幅器回路の、したがってそれらのそれぞれのインバータの出力は、供給電圧のレベル上にあるかまたはその周辺にあり得る。これは、さらなるデジタルデータ処理のために特に有益である。
【００２２】
別の実施形態によれば、センス増幅器の第１の段の少なくとも第１の増幅器回路および第２の増幅器回路は、少なくとも第１のビットセルまたは第２のビットセル中のデータの消去または書込みに好適な電圧レベルに高電圧耐性がある。そのようにこの用語において、高電圧レベルは、第１のビットセルまたは第２のビットセル中のデータを消去するかまたは書き込むのに好適である電圧レベルを指す。
【００２３】
第１の増幅器回路および第２の増幅器回路は高電圧耐性であるので、それらを第１のビット線および第２のビット線に直接接続することができる。メモリ回路の書込みまたは消去モードでは、第１の増幅器回路および第２の増幅器回路は、不適切に高い電圧レベルからデータマルチプレクサを保護する絶縁構成要素として働く。
【００２４】
一般に、メモリ回路は、いかなる方法でも第１のビットセルおよび第２のビットセルのみに限定されるものではないが、第１のビットセルおよび第２のビットセル、第１のビット線および第２のビット線、ならびに第１の増幅器回路および第２の増幅器回路、および第１の電流スイッチおよび第２の電流スイッチとともに上記で説明した概念は、概して、ｎ個のセル、ｎ個のビット線、ｎ個の電流スイッチおよびｎ個の増幅器回路に拡張可能である。ただし、この場合、ｎは２よりも大きい整数である。
【００２５】
それに応じて、さらなる実施形態では、メモリ回路は、ｎ個のビットセルと、ｎ個のビット線とを備える。メモリ回路は、ｎ個の電流スイッチをさらに備える。ここで、ｎ個のビット線のうちの１つは、ｎ個のビットセルのうちの１つに結合される。典型的に、各ビット線は１つのビットセルに結合される。言い換えれば、各ビットセルは１つのビット線に結合される。ｎ個の電流スイッチの各々は共通の電流源に接続される。電流スイッチの各々は、ビット線のうちの１つのみにさらに接続される。言い換えれば、ｎ個のビット線の各々はただ１つの電流スイッチに接続される。このようにして、電流源によって供給される電流を、一度にｎ個のビット線のうちの１つのみに、したがって、ｎ個のビットセルのうちの１つのみに選択的に提供および供給することができる。
【００２６】
さらなる実施形態によれば、メモリ回路は、ｎ個のビット線上でｎ個の感知ノードに接続されたｎ個の増幅器回路をも備える。ｎ個の増幅器回路の各々は、ｎ個のビット線のうちの１つのみに接続される。ｎ個のビット線の各々は、ｎ個の増幅器回路のうちの１つのみに接続される。
【００２７】
ｎ個の増幅器回路の各出力はデータマルチプレクサに接続される。したがって、データマルチプレクサはｎ個の入力を備え、それらの入力の各々は、１つのビット線に接続された増幅器回路のうちの１つのみに接続される。
【００２８】
メモリ回路は、概して、異なる方法で実装可能であり、ほんのいくつかを挙げれば、ＥＥＰＲＯＭタイプメモリ、フラッシュタイプメモリ、ＯＴＰ、ＲＯＭまたはＲＡＭタイプメモリなどのような、様々なタイプのメモリセルに概して適用可能であり得る。
【００２９】
別の態様では、本発明は電子デバイスにも関係する。電子デバイスは、少なくともプロセッサと、電気エネルギー供給装置と、入力または出力のうちの少なくとも１つとを備える。プロセッサはデジタルデータを処理するように構成され、一方、電気エネルギー供給装置は、プロセッサを駆動するためにそれぞれのエネルギーを提供する。少なくとも１つの入力または出力によって、環境への、例えば他の電子デバイスまたは最終消費者へのデータ通信を行うことができる。さらに、電子デバイスは、上記で説明した少なくとも１つのメモリ回路を備える。メモリ回路は、典型的には、プロセッサにおよび／または入力もしくは出力のうちの一方にデータ転送方式で接続される。
【００３０】
本発明の他の特徴および利点は、添付の図面に関する、非限定的な例示的な実施形態の以下の説明から明らかになろう。
【図面の簡単な説明】
【００３１】
【図１】本発明に係るメモリ回路のＰＭＯＳタイプ実装形態を示す。
【図２】２つのビットセルをもつメモリ回路のＰＭＯＳタイプ実装形態を示す。
【図３】ＮＭＯＳタイプ構成要素をもつメモリ回路の代替実施形態を示す。
【図４】そのようなメモリ回路を備える電子デバイスを図式的に示す。
【発明を実施するための形態】
【００３２】
図１に示すメモリ回路１０は、ビット線１６に接続された第１の端子１５を有するビットセル１２を備える。第２の端子１７はＶｓｓに接続され得る。図示のように、ビットセル１２は２つのトランジスタ１３、１４を備え、それらのうちの一方は選択トランジスタとして働き、それらのうちの他方は制御トランジスタとして働く。ビット線１６は、ＰＭＯＳトランジスタとして実装される、電流スイッチまたはマルチプレクサ２０に接続される。前記トランジスタ２０のドレインはビットセル１２の第１の端子１５に接続されるが、前記トランジスタ２０のソースは電流源２２に接続され、電流源２２は供給電圧Ｖｄｄにさらに接続される。少なくとも１つの入力３１と出力３２とを有するセンス増幅器３０がさらに提供される。
【００３３】
図１による実施形態では、センス増幅器３０の入力３１は、電流スイッチ２０とビットセル１２の第１の端子１５との間のビット線１６上に位置する感知ノード３３に接続される。したがって、センス増幅器３０の入力３１は、ビット線１６に、したがってビットセル１２に直接および永続的に接続される。図１に示すように、センス増幅器３０はインバータとして構成される。したがって、入力３１における電圧は、ビットセル１２が非導電性である場合である、Ｖｄｄに近い場合、センス増幅器３０の出力３２は０になる。他の構成では、ビットセル１２が導電性である場合、センス増幅器３０の入力３１は０ボルトに近くなり、したがって、センス増幅器３０の出力３２は論理１を表す。
【００３４】
図３に、メモリ回路１００のさらなる実施形態を示す。そこで、同じまたは同様の構成要素は、図１において使用したのと同じまたは同様の参照番号で示してある。
【００３５】
図３に示すメモリ回路１００はＮＭＯＳアーキテクチャとして実装される。そこで、メモリセル１２は、２つのトランジスタ１３、１４をも備え、第１の端子１５および第２の端子１７をさらに有する。第１の端子１５は供給電圧Ｖｄｄに接続されるが、第２の端子１７はビット線１６に接続される。センス増幅器３０の実装形態は、図１に関してすでに説明した実装形態と同じまたは等価である。しかし図３では、電流スイッチ２０はＮＭＯＳトランジスタとして実装される。この電流スイッチ２０またはトランジスタのソースはビット線１６に接続されるが、電流スイッチ２０のドレインは、Ｖｓｓに接続された電流源２２に接続される。メモリ回路１００の動作および特性は、図１に関して説明したメモリ回路１０といくぶん同じである。
【００３６】
図２に、２つのビットセル１２．１、１２．２を備えるさらなるメモリ回路２００を示す。メモリ回路２００の全般的アーキテクチャは、図１によるＰＭＯＳ実装形態のアーキテクチャに基づく。これは、同様に、図３に示すＮＭＯＳアーキテクチャでも実装可能である。
【００３７】
メモリ回路２００は、第１のビット線１６．１および第２のビット線１６．２をも備える。ここで、第１のビット線１６．１は第１のビットセル１２．１に接続される。第２のビット線１６．２は第２のビットセル１２．２に接続される。２つの電流スイッチ２０．１、２０．２がさらに設けられている。したがって、ビット線ごとにおよびビットセルごとに、１つの電流スイッチ２０．１、２０．２が与えられる。これらの電流スイッチ２０．１、２０．２は共通の電流源２２に接続される。電流源２２に関して、第１の電流スイッチ２０．１および第２の電流スイッチ２０．２は並列に配置される。
【００３８】
センス増幅器１３０は破線矩形の構造で示してある。センス増幅器１３０は第１の増幅器段１３７および第２の増幅器段１３９を備える。第１の増幅器段１３７は第１の増幅器回路１３０．１および第２の増幅器回路１３０．２を備える。図１による実施形態に関して説明したセンス増幅器３０と同様に、第１の増幅器回路１３０．１および第２の増幅器回路１３０．２の各々はインバータ１４０を備える。第１の増幅器回路１３０．１は、第１の感知ノード１３３．１に接続される第１の入力１３１．１を備える。図１による実施形態に対応して、前記第１の感知ノード１３３．１は第１のビット線１６．１に接続される。それは第１のビットセル１２．１と第１の電流スイッチ２０．１との間に位置する。
【００３９】
同様に、また、第２の増幅器回路１３０．２は、第２の感知ノード１３３．２に接続された第２の入力１３１．２を備える。第２の感知ノード１３３．２は第２のビット線１６．２に接続される。それは第２のメモリセル１２．２と第２の電流スイッチ２０．２との間に位置する。
【００４０】
第１の増幅器回路１３０．１および第２の増幅器回路１３０．２またはそれらの第１および第２のインバータ１４０は、高電圧デバイスとして実装される。したがって、第１の増幅器回路１３０．１および第２の増幅器回路１３０．２を構成するかまたはそれらに属するインバータ１４０は高電圧耐性である。したがって、第１のビットセル１２．１または第２のビットセル１２．２中のデータを消去または書き込むのに好適なビット線１２．１、１２．２上の電圧レベルは、センス増幅器１３０の第２の段１３９から分離され、絶縁される。
【００４１】
第１の増幅器回路１３０．１および第２の増幅器回路１３０．２の出力は、センス増幅器１３０の第２の段１３９のデータマルチプレクサ１３４の入力１３４．１、１３４．２に接続される。データマルチプレクサ１３４は電流スイッチ２０．１、２０．２に結合される。例えば、第１のメモリセル１２．１の読取りのために、第１の電流スイッチ２０．１はオンに切り替えられ、第１の増幅器回路１３０．１から取得可能なそれぞれの信号はデータマルチプレクサ１３４に切り替えられる。データマルチプレクサ１３４の出力１３５は、次いで、センス増幅器１３０の出力１３２を形成する。図２に示す実施形態では、さらに、出力バッファを形成するデータマルチプレクサ１３４の出力１３５において２つのインバータ１３６、１３８を直列に示してある。
【００４２】
メモリ回路２００の実装形態は、いかなる方法でもただ２つのビットセル１２．１、１２．２に限定されるものではない。図２に示すアーキテクチャおよび概念は、ｎ個のビットセル１２．１、…、１２．ｎに拡張可能である。その場合、それ自体の電流スイッチ２０．１、…、２０．ｎをそれぞれ備えるｎ個のビット線１６．１、…、１６．ｎが提供される。センス増幅器１３０の第１の段１３７は、その場合、ｎ個の増幅器回路１３０．１、…、１３０．ｎをも有し、センス増幅器１３０のデータマルチプレクサ１３４はｎ個の入力を備え、ｎ個の入力の各々は、ｎ個の増幅器回路１３０．１、…、１３０．ｎの１つの出力に接続される。
【００４３】
センス増幅器３０、１３０の入力３１、１３１はビット線１６にまたはビット線１６．１、１６．２に直接接続されるので、センス増幅器１３０の入力電圧レベルは供給電圧Ｖｄｄ程度に高くなることができる。このようにして、メモリ回路１０、１００、２００が読取りモードにある場合、供給電圧レベルを低減することができ、したがって、チャージポンプ回路を設ける必要なしにエネルギーを節約することができる。
【００４４】
さらに、図４に、電子デバイス４０を概略的に示す。電子デバイス４０は、プロセッサ４１およびエネルギー供給装置４２、ならびに上記で説明した入力または出力４３およびメモリ回路１０、１００または２００を備える。電子デバイス４０はポータブル電子デバイスとして構成され得る。したがって、エネルギー供給装置４２は、バッテリー、充電式バッテリーまたは太陽電池あるいはそれらの組合せとして実装され得る。入力または出力４３は、タッチスクリーン、キーボードまたはいくつかの他の入力デバイスを備え得る。出力として実装されたとき、入出力４３は、典型的には、ディスプレイ、スピーカー、またはバイブレータのような触覚信号を生成するための手段のうちの少なくとも１つを備える。メモリ回路２００は、プロセッサ４１にデータ転送方式で少なくとも接続される。メモリ回路２００は、さらに、エネルギー供給装置４２にならびに入力または出力４３に直接接続され得る。
【符号の説明】
【００４５】
１０  メモリ回路
１２  ビットセル
１２  メモリセル
１２．１  ビットセル
１２．１  メモリセル
１２．２  ビットセル
１２．２  メモリセル
１２．ｎ  ビットセル
１３  トランジスタ
１４  トランジスタ
１５  端子
１６  ビット線
１６．１  ビット線
１６．２  ビット線
１６．ｎ  ビット線
１７  端子
２０  ＮＭＯＳトランジスタ
２０  ＰＭＯＳトランジスタ
２０  トランジスタ
２０  マルチプレクサ
２０  電流スイッチ
２０．１  電流スイッチ
２０．２  電流スイッチ
２０．ｎ  電流スイッチ
２２  電流源
３０  センス増幅器
３１  入力
３２  出力
３３  感知ノード
４０  電子デバイス
４１  プロセッサ
４２  電気エネルギー供給装置
４３  入出力
１００  メモリ回路
１３０  センス増幅器
１３０．１  増幅器回路
１３０．２  増幅器回路
１３０．ｎ  増幅器回路
１３１  入力
１３１．１  入力
１３１．２  入力
１３２  出力
１３３．１  感知ノード
１３３．２  感知ノード
１３４  データマルチプレクサ
１３４．１  入力
１３４．２  入力
１３５  出力
１３６  インバータ
１３７  増幅器段
１３８  インバータ
１３９  増幅器段
１４０  インバータ
２００  メモリ回路
【図１】
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【図２】
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【図３】
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【図４】
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