(57)【要約】【課題】充放電回路に制御信号よりも高い電圧が印加された場合に、充放電回路が正常に動作しなくなる可能性を低減する。【解決手段】半導体リレー１００は、駆動回路１と、出力回路２と、充放電回路３と、保護回路４とを備える。駆動回路１は、外部からの制御信号に応じて駆動信号を出力する。出力回路２は、ＭＯＳＦＥＴからなる半導体スイッチ２１，２２を有する。半導体スイッチ２１，２２は、ゲート容量に蓄積される電荷に応じてオン／オフすることで、電源から負荷への給電路を開閉する。充放電回路３は、駆動信号に応じて、半導体スイッチ２１，２２のゲート容量を充電および放電する。保護回路４は、駆動回路１と出力回路２との間に設けられ、充放電回路３に印加される制御信号よりも高い電圧を抑制する。【選択図】図１
2017046063.tif 000002
【特許請求の範囲】
【請求項１】
外部からの制御信号に応じて駆動信号を出力する駆動回路と、
ゲート容量に蓄積される電荷に応じてオン／オフすることで、電源から負荷への給電路を開閉するＭＯＳＦＥＴからなる半導体スイッチを有する出力回路と、
前記半導体スイッチのゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子を備え、前記駆動信号に応じて、前記半導体スイッチの前記ゲート容量を充電および放電する充放電回路と、
前記駆動回路と前記出力回路との間に設けられ、前記充放電回路に印加される前記制御信号よりも高い電圧を抑制する保護回路とを備えることを特徴とする半導体リレー。
【請求項２】
前記保護回路は、前記半導体素子のゲートとソースとの間に電気的に接続されることを特徴とする請求項１記載の半導体リレー。
【請求項３】
前記保護回路は、キャパシタを備えることを特徴とする請求項１または２記載の半導体リレー。
【請求項４】
前記充放電回路は、前記半導体素子のゲートとソースとの間に電気的に接続される抵抗をさらに備え、
前記キャパシタは、前記抵抗に並列に電気的に接続されることを特徴とする請求項３記載の半導体リレー。
【請求項５】
前記出力回路は、前記半導体スイッチの前記ゲートおよびソースを前記充放電回路に電気的に接続し、かつ、ドレインを出力端とするように構成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体リレーに関し、より詳細には、半導体スイッチの充放電回路を備える半導体リレーに関する。
【背景技術】
【０００２】
従来、入出力間を電気的に絶縁する半導体リレーが知られており、たとえば特許文献１に開示されている。この半導体リレーは、入力信号（制御信号）に応答して発振して信号を生成する発振回路と、発振回路の信号を受信して電圧を発生する昇圧回路とを備える。また、この半導体リレーは、昇圧回路によって発生した電圧を充放電する充放電回路と、充放電回路にゲートおよびソースが接続された出力用ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）からなる出力部とを備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１２４８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来例では、たとえば静電気が印加されるなどして充放電回路に制御信号よりも高い電圧が印加されると、充放電回路が正常に動作しなくなる可能性があった。この場合、出力用ＭＯＳＦＥＴ（半導体スイッチ）のゲート容量を充放電し難くなり、出力用ＭＯＳＦＥＴを正常に駆動できなくなる可能性があった。
【０００５】
本発明は、上記の点に鑑みて為されており、充放電回路に制御信号よりも高い電圧が印加された場合に、充放電回路が正常に動作しなくなる可能性を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の形態の半導体リレーは、外部からの制御信号に応じて駆動信号を出力する駆動回路と、ゲート容量に蓄積される電荷に応じてオン／オフすることで、電源から負荷への給電路を開閉するＭＯＳＦＥＴからなる半導体スイッチを有する出力回路と、前記半導体スイッチのゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子を備え、前記駆動信号に応じて、前記半導体スイッチの前記ゲート容量を充電および放電する充放電回路と、前記駆動回路と前記出力回路との間に設けられ、前記充放電回路に印加される前記制御信号よりも高い電圧を抑制する保護回路とを備えることを特徴とする。
【０００７】
本発明の第２の形態の半導体リレーは、第１の形態の半導体リレーにおいて、前記保護回路は、前記半導体素子のゲートとソースとの間に電気的に接続されることが好ましい。
【０００８】
本発明の第３の形態の半導体リレーは、第１または第２の形態の半導体リレーにおいて、前記保護回路は、キャパシタであることが好ましい。
【０００９】
本発明の第４の形態の半導体リレーは、第３の形態の半導体リレーにおいて、前記充放電回路は、前記半導体素子のゲートとソースとの間に電気的に接続される抵抗をさらに備え、前記キャパシタは、前記抵抗に並列に電気的に接続されることが好ましい。
【００１０】
本発明の第５の形態の半導体リレーは、第１〜第４のいずれかの形態の半導体リレーにおいて、前記出力回路は、前記半導体スイッチの前記ゲートおよびソースを前記充放電回路に電気的に接続し、かつ、ドレインを出力端とするように構成されることが好ましい。
【発明の効果】
【００１１】
本発明は、充放電回路に制御信号よりも高い電圧が印加された場合に、保護回路により、この電圧から充放電回路を保護することで、充放電回路が正常に動作しなくなる可能性を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る半導体リレーを示す概略回路図である。
【図２】実施形態に係る半導体リレーを用いた回路の概略図である。
【図３】実施形態に係る半導体リレーにおける、駆動回路の構成を示す概略回路図である。
【図４】図４Ａは、比較例に係る半導体リレーにおける、出力回路および充放電回路の等価回路図である。図４Ｂは、実施形態に係る半導体リレーにおける、出力回路、充放電回路、および保護回路の等価回路図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態に係る半導体リレー１００は、図１，図２に示すように、駆動回路１と、出力回路２と、充放電回路３と、保護回路４とを備える。駆動回路１は、外部からの制御信号に応じて駆動信号を出力する。出力回路２は、ＭＯＳＦＥＴからなる半導体スイッチ２１，２２を有する。半導体スイッチ２１，２２は、ゲート容量に蓄積される電荷に応じてオン／オフすることで、電源５から負荷６への給電路を開閉する。
【００１４】
充放電回路３は、半導体スイッチ２１，２２のゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子３１を備える。充放電回路３は、駆動信号に応じて、半導体スイッチ２１，２２のゲート容量を充電および放電する。保護回路４は、駆動回路１と出力回路２との間に設けられ、充放電回路３に印加される制御信号よりも高い電圧を抑制する。
【００１５】
＜構成＞
以下、本実施形態の半導体リレー１００について詳細に説明する。ただし、以下に説明する構成は、本発明の一例に過ぎず、本発明は下記の実施形態に限定されることはなく、この実施形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
【００１６】
本実施形態の半導体リレー１００は、たとえば車載用リレーとして用いられたり、計測器に用いられたりする。このような用途では、リレーを複数個用いることが考えられる。本実施形態の半導体リレー１００は、占有面積の低減化や、消費電力の低減化を図り易く、このような用途に適している。もちろん、本実施形態の半導体リレー１００の用途を限定する趣旨ではない。
【００１７】
本実施形態の半導体リレー１００は、図１に示すように、一対の入力端１０１，１０２（第１入力端１０１、第２入力端１０２）と、一対の出力端１１１，１１２（第１出力端１１１、第２出力端１１２）とを備えている。一対の入力端１０１，１０２には、制御信号が入力される。本実施形態の半導体リレー１００は、この制御信号に応じてオン／オフする。
【００１８】
一対の出力端１１１，１１２には、図２に示すように、電源５および負荷６が電気的に接続されている。したがって、一対の出力端１１１，１１２間が非導通（半導体リレー１００がオフ）であれば、電源５から負荷６には電力が供給されない。また、一対の出力端１１１，１１２間が導通（半導体リレー１００がオン）であれば、電源５から負荷６に電力が供給される。つまり、本実施形態の半導体リレー１００は、電源５から負荷６への給電路を開閉する。なお、本実施形態の半導体リレー１００では、電源５として交流電源を用いているが、直流電源を用いてもよい。
【００１９】
負荷６は、電源５が交流電源であれば、交流電力を供給されることにより動作する負荷で構成される。また、負荷６は、電源５が直流電源であれば、直流電力を供給されることにより動作する負荷で構成される。
【００２０】
駆動回路１は、図３に示すように、発振回路１１と、昇圧回路１２とを備えている。発振回路１１は、たとえばＲＣ発振回路であり、一対の入力端１０１，１０２に入力される制御信号に応答して発振する。発振回路１１の発振により生成されるパルス信号は、昇圧回路１２のキャパシタ１２１（後述する）に入力される。また、このパルス信号は、インバータを介して昇圧回路１２のキャパシタ１２２（後述する）に入力される。つまり、キャパシタ１２１，１２２に入力される信号は、互いに位相が反転している。
【００２１】
昇圧回路１２は、複数（ここでは、２つ）のキャパシタ１２１，１２２と、複数（ここでは、３つ）のダイオード１２３，１２４，１２５とで構成される、いわゆるチャージポンプ式の回路である。キャパシタ１２１の第１電極は、発振回路１１の高電位側の出力端に電気的に接続されている。キャパシタ１２１の第２電極は、ダイオード１２３のアノードに電気的に接続されている。キャパシタ１２２の第１電極は、発振回路１１の低電位側の出力端に電気的に接続されている。キャパシタ１２２の第２電極は、ダイオード１２４のカソードに電気的に接続されている。
【００２２】
ダイオード１２３のカソードは、充放電回路３の高電位側の入力端に電気的に接続されている。ダイオード１２４のアノードは、充放電回路３の低電位側の入力端に電気的に接続されている。ダイオード１２５は、キャパシタ１２２およびダイオード１２４の接続点と、キャパシタ１２１およびダイオード１２３の接続点との間に電気的に接続されている。また、ダイオード１２５のアノードはキャパシタ１２２およびダイオード１２４の接続点に、カソードはキャパシタ１２１およびダイオード１２３の接続点に電気的に接続されている。
【００２３】
昇圧回路１２は、発振回路１１から入力される信号を昇圧し、駆動信号として出力する。本実施形態の半導体リレー１００では、昇圧回路１２のキャパシタ１２１，１２２は、いずれも入力される信号の直流成分を遮断し、交流成分のみを通過させる。つまり、本実施形態の半導体リレー１００は、キャパシタ１２１，１２２を備えた容量結合型の無接点リレーである。
【００２４】
出力回路２は、２つの半導体スイッチ２１，２２を備えている。半導体スイッチ２１，２２は、いずれもｎチャネルのエンハンスメント型ＭＯＳＦＥＴである。半導体スイッチ２１，２２のゲートは、充放電回路３の高電位側の出力端に電気的に接続されている。半導体スイッチ２１，２２のソースは、充放電回路３の低電位側の出力端に電気的に接続されている。また、半導体スイッチ２１のドレインは、第１出力端１１１に電気的に接続されている。半導体スイッチ２２のドレインは、第２出力端１１２に電気的に接続されている。つまり、半導体スイッチ２１，２２は、一対の出力端１１１，１１２間に直列に電気的に接続されている。言い換えれば、出力回路２は、半導体スイッチ２１，２２のゲートおよびソースを充放電回路３に電気的に接続し、かつ、ドレインを出力端（第１出力端１１１、第２出力端１１２）とするように構成されている。
【００２５】
半導体スイッチ２１，２２は、いずれもゲート容量に蓄積される電荷に応じてオン／オフするように構成される。なお、「ゲート容量」とは、半導体スイッチ２１，２２のゲート−ソース間に存在するキャパシタ（一般的に、「ゲート入力容量」という）、およびゲート−ドレイン間に存在するキャパシタ（一般的に、「ゲート出力容量」という）である。
【００２６】
なお、本実施形態の半導体リレー１００では、半導体スイッチ（２１，２２）は２つであるが、１つであってもよい。つまり、電源５が交流電源である場合、半導体リレー１００は、２つの半導体スイッチ（２１，２２）を必要とする。一方、電源５が直流電源である場合、半導体リレー１００は、高電位側の半導体スイッチ（２１，２２のいずれか）を１つ必要とする。
【００２７】
充放電回路３は、半導体スイッチ２１，２２のゲート容量を充電および放電するように構成されている。本実施形態の半導体リレー１００では、充放電回路３は、ｎチャネルのデプレッション型のＭＯＳＦＥＴからなる半導体素子３１と、抵抗３２とで構成されている。半導体素子３１のゲートは、駆動回路１の低電位側の出力端に電気的に接続されている。半導体素子３１のソースは、出力回路２の低電位側の入力端に電気的に接続されている。半導体素子３１のドレインは、駆動回路１の高電位側の出力端および出力回路２の高電位側の入力端に電気的に接続されている。また、抵抗３２は、半導体素子３１のゲート−ソース間に電気的に接続されている。
【００２８】
この充放電回路３の動作について簡単に説明する。駆動回路１から駆動信号が出力されると、半導体素子３１および抵抗３２に電流が流れる。すると、抵抗３２において電圧降下が生じ、この電圧降下により半導体素子３１がオフする。このため、受光素子１２から半導体スイッチ２１，２２のゲートに電流が流れ込み、半導体スイッチ２１，２２のゲート容量が充電される。受光素子１２に光起電力が発生しなくなると、抵抗３２での電圧降下が生じなくなり、半導体素子３１がオンする。このため、半導体スイッチ２１，２２のゲート容量は、半導体素子３１を介した経路で放電される。
【００２９】
保護回路４は、キャパシタ４１を備えている。キャパシタ４１は、充放電回路３の抵抗３２に並列に電気的に接続されている。言い換えれば、保護回路４は、駆動回路１と出力回路２との間に設けられている。さらに言い換えれば、保護回路４は、半導体素子３１のゲートとソースとの間に電気的に接続されている。とくに、本実施形態の半導体リレー１００では、キャパシタ４１は、抵抗３２に並列に電気的に接続されている。保護回路４は、後述するように、充放電回路３に印加される制御信号よりも高い電圧を抑制する機能を有する。なお、保護回路４は、キャパシタ４１のみを有する構成に限定されず、たとえば複数のキャパシタを有していてもよい。
【００３０】
＜動作＞
以下、本実施形態の半導体リレー１００の動作について説明する。一対の入力端１０１，１０２に制御信号が入力されると、駆動回路１は駆動電力を発生する。そして、駆動回路１から半導体スイッチ２１，２２のゲートに電流が流れ込むことで、半導体スイッチ２１，２２のゲート容量が充電され、半導体スイッチ２１，２２がオンする。これにより、一対の出力端１１１，１１２間が導通する。
【００３１】
一対の入力端１０１，１０２に制御信号が入力されなくなると、駆動回路１は駆動電力を発生しなくなる。すると、半導体スイッチ２１，２２のゲート容量が半導体素子３１を介して放電され、半導体スイッチ２１，２２がオフする。これにより、一対の出力端１１１，１２２間が非導通となる。
【００３２】
つまり、本実施形態の半導体リレー１００は、一対の入力端１０１，１０２に入力される制御信号に応じて半導体スイッチ２１，２２のオン／オフを切り替えることで、一対の出力端１１１，１１２間の導通・非導通を切り替える。言い換えれば、本実施形態の半導体リレー１００は、制御信号に応じて半導体スイッチ２１，２２がオン／オフすることで、電源５から負荷６への給電路を開閉する。
【００３３】
＜保護回路＞
ここで、通常、一対の入力端１０１，１０２間には制御信号が入力されるが、静電気や雷サージなどにより、一対の入力端１０１，１０２と一対の出力端１１１，１１２との間に、制御信号の信号電圧よりも高い電圧が瞬間的に印加される可能性がある。このような電圧が充放電回路３の半導体素子３１のゲート−ソース間に印加されると、半導体素子３１がショートし、充放電回路３が機能しなくなるおそれがある。充放電回路３が機能しなくなると、出力回路２の半導体スイッチ２１，２２のゲート容量を充電および放電できなくなり、半導体リレー１００が正常に動作しなくなる可能性がある。
【００３４】
そこで、本実施形態の半導体リレー１００は、保護回路４を備えることで、上記の問題の解決を図っている。以下、本実施形態の半導体リレー１００と、保護回路４を備えない比較例の半導体リレーとの比較を交えて、保護回路４について説明する。なお、比較例の半導体リレーは、保護回路４を備えていない点を除いて、本実施形態の半導体リレー１００と同じ構成である。
【００３５】
まず、比較例の半導体リレーについて説明する。図４Ａに、比較例の半導体リレーにおける出力回路２および充放電回路３の等価回路を示す。図４Ａに示すように、充放電回路３の等価容量Ｃ１および出力回路２の等価容量Ｃ２の直列回路に、充放電回路３に入力される電圧Ｖ０が印加される。したがって、等価容量Ｃ１の両端には電圧Ｖ０を分圧した電圧Ｖ１が印加され、等価容量Ｃ２の両端には電圧Ｖ０を分圧した電圧Ｖ２が印加される。そして、等価容量Ｃ１，Ｃ２、および電圧Ｖ０，Ｖ１，Ｖ２は、次の式（１），（２）で表される関係を有する。なお、以下の式では、等価容量Ｃ１の容量値を‘Ｃ１’、等価容量Ｃ２の容量値を‘Ｃ２’、電圧Ｖ０の電圧値を‘Ｖ０’、電圧Ｖ１の電圧値を‘Ｖ１’、電圧Ｖ２の電圧値を‘Ｖ２’で表す。
【００３６】
Ｃ１・Ｖ１＝Ｃ２・Ｖ２  …（１）
Ｖ０＝Ｖ１＋Ｖ２  …（２）
そして、上記の式（１），（２）の連立方程式を解くことにより、充放電回路３の等価容量Ｃ１に印加される電圧Ｖ１は、次の式（３）で表される。
【００３７】
【数１】
2017046063.tif 000003
【００３８】
ここで、充放電回路３の半導体素子３１のサイズが、出力回路２の半導体スイッチ２１，２２のサイズよりも小さいことから、充放電回路３の等価容量Ｃ１の容量値は、出力回路２の等価容量Ｃ２の容量値よりも小さい。このため、電圧Ｖ０を分圧した電圧Ｖ１，Ｖ２のうち、電圧Ｖ１が支配的となる。したがって、比較例の半導体リレーでは、一対の入力端１０１，１０２間に制御信号よりも高い電圧が印加される（つまり、充放電回路３に入力される電圧Ｖ０が高電圧になる）と、充放電回路３の等価容量Ｃ１には、出力回路２よりも高い電圧が印加されてしまう。
【００３９】
また、比較例の半導体リレーでは、充放電回路３の等価容量Ｃ１および出力回路２の等価容量Ｃ２の合成容量は、次の式（４）で表される。なお、以下の式では、合成容量の容量値を‘Ｃ１０’で表す。
【００４０】
【数２】
2017046063.tif 000004
【００４１】
既に述べたように、充放電回路３の等価容量Ｃ１の容量値は、出力回路２の等価容量Ｃ２の容量値よりも小さいため、合成容量は、等価容量Ｃ１が支配的となる。たとえば、等価容量Ｃ１の容量値を１ｐＦ、等価容量Ｃ２の容量値を１００ｐＦと仮定すると、合成容量の容量値は、Ｃ１０≒０．９９［ｐＦ］となる。したがって、比較例の半導体リレーでは、合成容量が充放電回路３の等価容量Ｃ１程度の容量値しか持たない。このため、比較例の半導体リレーでは、一対の入力端１０１，１０２間に制御信号よりも高い電圧が印加されてもその立ち上がりを十分に鈍らせることができない（つまり、電圧を十分に吸収しきれない）。その結果、比較例の半導体リレーでは、一対の入力端１０１，１０２間に制御信号よりも高い電圧が印加されても、そのピーク値を低減することができない。
【００４２】
次に、本実施形態の半導体リレー１００について説明する。図４Ｂに、本実施形態の半導体リレー１００における出力回路２、充放電回路３、および保護回路４の等価回路を示す。本実施形態の半導体リレー１００では、図４Ｂに示すように、保護回路４の等価容量Ｃ３が、充放電回路３の等価容量Ｃ１に並列に電気的に接続される。
【００４３】
等価容量Ｃ１，Ｃ２，Ｃ３、および電圧Ｖ１，Ｖ２は、次の式（５）で表される関係を有する。なお、以下の式では、等価容量Ｃ３の容量値を‘Ｃ３’で表す。
【００４４】
（Ｃ１＋Ｃ３）・Ｖ１＝Ｃ２・Ｖ２  …（５）
そして、上記の式（２），（５）の連立方程式を解くことにより、充放電回路３の等価容量Ｃ１に印加される電圧Ｖ１は、次の式（６）で表される。
【００４５】
【数３】
2017046063.tif 000005
【００４６】
つまり、本実施形態の半導体リレー１００では、保護回路４の等価容量Ｃ３の影響により、電圧Ｖ０を分圧した電圧Ｖ１は、比較例の半導体リレーにおける電圧Ｖ１よりも小さくなる。したがって、本実施形態の半導体リレー１００では、一対の入力端１０１，１０２間に制御信号よりも高い電圧が印加されても、比較例の半導体リレーと比べて、充放電回路３に印加される電圧が抑制される。
【００４７】
また、本実施形態の半導体リレー１００では、充放電回路３の等価容量Ｃ１、出力回路２の等価容量Ｃ２、保護回路４の等価容量Ｃ３の合成容量は、次の式（７）で表される。なお、以下の式では、合成容量の容量値を‘Ｃ１１’で表す。
【００４８】
【数４】
2017046063.tif 000006
【００４９】
つまり、本実施形態の半導体リレー１００における合成容量は、次の式（８）で表される差分Ｃｄだけ、比較例の半導体リレーにおける合成容量よりも大きくなる。
【００５０】
【数５】
2017046063.tif 000007
【００５１】
このように、本実施形態の半導体リレー１００では、保護回路４の等価容量Ｃ３の影響により、合成容量は、比較例の半導体リレーにおける合成容量よりも大きくなる。たとえば、等価容量Ｃ１の容量値を１ｐＦ、等価容量Ｃ２の容量値を１００ｐＦ、等価容量Ｃ３の容量値を１００ｐＦと仮定すると、合成容量の容量値は、比較例の半導体リレーにおける合成容量よりも４９．２５［ｐＦ］大きくなる。このため、本実施形態の半導体リレー１００では、一対の入力端１０１，１０２と一対の出力端１１１，１１２との間に制御信号よりも高い電圧が印加されてもその立ち上がりを十分に鈍らせることができる（つまり、電圧を十分に吸収することができる）。その結果、本実施形態の半導体リレー１００では、一対の入力端１０１，１０２と一対の出力端１１１，１１２との間に制御信号よりも高い電圧が印加されても、そのピーク値を低減することができる。
【００５２】
なお、保護回路４の等価容量Ｃ３が大きくなり過ぎると、一対の入力端１０１，１０２と一対の出力端１１１，１１２との間に入力される制御信号よりも高い電圧のみならず、制御信号の立ち上がりまで鈍る可能性がある。この場合、本実施形態の半導体リレー１００の制御信号に対する応答性が悪くなるおそれがある。したがって、保護回路４は、単に等価容量Ｃ３を大きくなるように設計するのではなく、適切な容量値となるように設計するのが好ましい。
【００５３】
＜効果＞
上述のように、本実施形態の半導体リレー１００では、保護回路４を備えることで、一対の入力端１０１，１０２と一対の出力端１１１，１１２との間に制御信号よりも高い電圧が印加されたとしても、充放電回路３に印加される電圧を抑制することができる。また、本実施形態の半導体リレー１００では、上記の電圧を保護回路４により吸収し、電圧のピーク値を低減することができる。このため、本実施形態の半導体リレー１００では、充放電回路３に過大な電圧が印加されるのを抑制でき、半導体素子３１をショートから保護することができる。つまり、本実施形態の半導体リレー１００では、保護回路４により、制御信号よりも高い電圧から充放電回路３を保護することで充放電回路３が正常に動作しなくなる可能性を低減することができる。
【符号の説明】
【００５４】
１００  半導体リレー
１  駆動回路
２  出力回路
２１，２２  半導体スイッチ
３  充放電回路
３１  半導体素子
３２  抵抗
４  保護回路
４１  キャパシタ
５  電源
６  負荷
【図１】
2017046063.tif 000008
【図２】
2017046063.tif 000009
【図３】
2017046063.tif 000010
【図４】
2017046063.tif 000011