(57)【要約】【課題】精度の高い増幅を低消費電力で実現する。【解決手段】本発明の実施形態としての増幅器は、第１の容量と、第２の容量と、第１のスイッチと、電流源と、第２のスイッチと、制御電圧供給部と、コンパレータを備える。前記第１の容量は、第１の電源電圧が与えられる第１の端子に一端が接続される。前記第２の容量は、一端が前記第１の容量の他端に接続される。前記第１のスイッチは、前記第１および第２の容量間の接続ノードを、第２の電源電圧が与えられる第２の端子に接続する。前記電流源は、第３の電源電圧が与えられる第３の端子に一端が接続される。前記第２のスイッチは、前記電流源の他端と前記第２の容量の他端間を接続する。前記出力端子は、前記第２の容量の他端に接続される。前記制御電圧供給部は、前記出力端子へ制御電圧を供給する。前記コンパレータは、前記接続ノードの電圧と、入力信号と差分に応じて、前記第２のスイッチを制御する。【選択図】図１
2017126810.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が与えられる第１の端子に一端が接続された第１の容量と、
一端が前記第１の容量の他端に接続された第２の容量と、
前記第１および第２の容量間の接続ノードを、第２の電源電圧が与えられる第２の端子に接続する第１のスイッチと、
第３の電源電圧が与えられる第３の端子に一端が接続された電流源と、
前記電流源の他端と前記第２の容量の他端間を接続する第２のスイッチと、
前記第２の容量の他端に接続された出力端子と、
前記出力端子へ制御電圧を供給する制御電圧供給部と、
入力信号と、前記接続ノードの電圧との差分に応じて、前記第２のスイッチを制御するコンパレータと、
を備えた増幅器。
【請求項２】
前記制御電圧供給部は、前記制御電圧を生成する制御電圧生成器と、第３のスイッチとを備え、前記第３のスイッチのオンおよびオフを切り換えることで、前記制御電圧を供給する
請求項１に記載の増幅器。
【請求項３】
前記制御電圧は、前記第１の電源電圧と、前記コンパレータの動作遅延時間に応じた電圧とに基づいて決定された電圧である
請求項２に記載の増幅器。
【請求項４】
前記第１スイッチがオン、前記第２スイッチがオンの状態で、前記出力端子に前記制御電圧を供給する初期フェーズと、前記初期フェーズの後、前記第１スイッチをオフにし、前記出力端子への前記制御電圧の供給を停止することで増幅を行う増幅フェーズと
を備えた請求項２または３に記載の増幅器。
【請求項５】
前記出力端子は、前記第１のスイッチを介して前記第２の端子に接続されており、
前記制御電圧供給部は、第４のスイッチ、第５のスイッチ、第６のスイッチ、第７のスイッチを備え、
前記第４のスイッチの一端は前記第１の容量の他端に接続されて、前記接続ノードを形成し、前記第４のスイッチの他端は、前記第２の容量の一端に接続され、
前記第５のスイッチの一端は，前記第２の容量の他端に接続され、前記第５のスイッチの他端は、前記第２のスイッチと前記出力端子に接続され、
前記第６のスイッチの一端は、前記接続ノードに接続され、前記第６のスイッチの他端は、前記第２の容量の他端に接続され、
前記第７のスイッチの一端は、前記第２の容量の一端に接続され、前記第７のスイッチの他端は、前記第２のスイッチと前記出力端子に接続された
請求項１に記載の増幅器。
【請求項６】
前記制御電圧供給部は、前記第１のスイッチがオフの状態で、前記４スイッチおよび前記第５のスイッチをオフ、前記第６のスイッチおよび前記第７のスイッチをオンに切り換えることで、前記出力端子に前記接続ノードの電圧を前記制御電圧として供給する
請求項５に記載の増幅器。
【請求項７】
前記増幅器は、前記入力信号とは異なる所定の電圧信号の入力を受け、前記所定の電圧信号に基づいて動作する第１フェーズと、前記入力信号に基づいて動作する第１フェーズと、を備え、前記第１フェーズおよび前記第２フェーズをこの順番または逆の順番に実行する
請求項１ないし６のいずれか一項に記載の増幅器。
【請求項８】
前記所定の電圧信号は、前記第１の電源電圧と同じ電圧を有する
請求項７に記載の増幅器。
【請求項９】
前記増幅器に対する利得調整信号を受信する端子と、前記端子で受信された利得制御信号に応じて、前記第１の容量、前記第２の容量および前記電流源を制御する利得制御回路
を備えた請求項１ないし８のいずれか一項に記載の増幅器。
【請求項１０】
第３の容量と、第８のスイッチとを備え、
前記コンパレータは、前記入力信号を受信する第１の入力端子と、前記接続ノードの電圧を受信する第２の入力端子とを有し、
前記第３の容量の一端が前記接続ノードに接続され、前記第３の容量の他端が前記第２の入力端子に接続され、
前記第８のスイッチの一端が前記第２の入力端子に接続され、前記第８のスイッチの他端が、前記コンパレータの出力に接続された
請求項１ないし９のいずれか一項に記載の増幅器。
【請求項１１】
第９のスイッチを備え、
前記コンパレータは、前記入力信号を受信する第１の入力端子と、前記接続ノードの電圧を受信する第２の入力端子とを有し、
前記第９のスイッチの一端は、前記第２の入力端子に接続され、前記第９のスイッチの他端が、前記コンパレータの出力に接続された
請求項１ないし９のいずれか一項に記載の増幅器。
【請求項１２】
受光した光に応じた信号を出力する受光部と、
前記受光部の出力信号を前記入力信号として受信し、前記出力信号の増幅を行う、請求項１ないし１１のいずれか一項に記載の増幅器と、
前記増幅器により増幅された信号をアナログ・ディジタル変換するアナログ・ディジタル変換器と
を備えたイメージセンサ。
【請求項１３】
前記アナログ・ディジタル変換器により変換されたディジタル信号を処理するディジタル回路をさらに備え、
請求項７に記載の増幅器を備え、
前記ディジタル回路は、前記第１フェーズで前記増幅器から出力された信号のディジタル信号と、前記第２フェーズで前記増幅器から出力された信号のディジタル信号の差分を計算する
請求項１２に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、増幅器およびイメージセンサに関する。
【背景技術】
【０００２】
従来、オペアンプ・ベースの増幅器が広く用いられている。例えばオペアンプの一方の入力端子に容量Ｃ１を接続し、オペアンプの出力を、この一方の入力端子に容量Ｃ２を介して負帰還させる回路が知られている。オペアンプの他方の入力端子は、グランド電圧等の電源電圧に接続される。この回路の入出力特性は、
【数１】
2017126810.tif 000003
と表わされる。Ａはオペアンプの利得、Ｖｉｎはこの回路への入力電圧、Ｖｏｕｔは回路の出力電圧である。この式から分かるように、この回路の利得は、容量Ｃ１とＣ２の比によって決定され、またオペアンプの利得Ａに依存する。高精度で増幅する場合には、高い利得が必要になり、消費電力が高くなる問題がある。
【０００３】
上記とは別の増幅器の実装方法として、コンパレータ・ベース・スイッチト・キャパシタ（ＣＢＳＣ：ＣＯＭＰＡＴＡＴＯＲ  ＢＡＳＥＤ  ＳＷＩＴＣＨＥＤ  ＣＡＰＡＣＩＴＯＲ）増幅器が知られている。このＣＢＳＣ増幅器も、コンパレータの遅延特性のために、増幅器の出力電圧がオーバーシュートすることにより、精度の高い増幅が難しい問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０２５２４６号公報
【非特許文献】
【０００５】
【非特許文献１】J. K. Fiorenza, et al., “Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies”, IEEE JSSC, vol. 41, no. 12, December 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、精度の高い増幅を低消費電力で実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態としての増幅器は、第１の容量と、第２の容量と、第１のスイッチと、電流源と、第２のスイッチと、制御電圧供給部と、コンパレータを備える。前記第１の容量は、第１の電源電圧が与えられる第１の端子に一端が接続される。前記第２の容量は、一端が前記第１の容量の他端に接続される。前記第１のスイッチは、前記第１および第２の容量間の接続ノードを、第２の電源電圧が与えられる第２の端子に接続する。前記電流源は、第３の電源電圧が与えられる第３の端子に一端が接続される。前記第２のスイッチは、前記電流源の他端と前記第２の容量の他端間を接続する。前記出力端子は、前記第２の容量の他端に接続される。前記制御電圧供給部は、前記出力端子へ制御電圧を供給する。前記コンパレータは、前記接続ノードの電圧と、入力信号と差分に応じて、前記第２のスイッチを制御する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る増幅器の回路図。
【図２】第１の実施形態に係る増幅器の動作のタイミング・チャート。
【図３】第２の実施形態に係る増幅器の回路図。
【図４】第２の実施形態に係る増幅器の動作のタイミング・チャート。
【図５】第３の実施形態に係る増幅器を備えたイメージセンサのブロック図。
【図６】第３の実施形態に係る増幅器の動作のタイミング・チャート。
【図７】第４の実施形態に係る増幅器の回路図。
【図８】第５の実施形態に係る増幅器の回路図。
【図９】第５の実施形態に係るＤＣオフセットの説明図。
【図１０】第６の実施形態に係る増幅器の回路図。
【図１１】第７の実施形態に係る増幅器を備えたイメージセンサのブロック図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施形態について説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る増幅器の回路図である。図１の増幅器は、コンパレータ（比較器）１００と、容量ＣＣＰ１および容量ＣＣＰ２、スイッチ１０５、１０６、電流源１０８、制御電圧供給回路１１０、電源端子ＶＣＭ、電源端子ＶＲＥＦ、電源端子ＧＮＤを備える。制御電圧供給回路１１０は、制御電圧生成器１０９とスイッチ１０７とを備える。
【００１１】
コンパレータ１００は、２つの入力端子１０１、１０２を有する。入力端子１０１には、増幅対象となる入力電圧ＶＰＩＸが与えられる。この入力電圧は、一例として、直流電圧である。一方、入力端子１０２は、容量ＣＣＰ１および容量ＣＣＰ２間の接続ノード１０４に接続され、接続ノード１０４のＶＦＢ電圧が与えられる。コンパレータ１００は、入力端子１０１、１０２に入力された電圧を比較し、差分に応じた電圧を出力することで、スイッチ１０７を制御する。例えば、入力端子１０２に入力された電圧が、入力端子１０１に入力された電圧よりも大きいときは、ハイレベル（またはローレベル）の電圧を出力して、スイッチ１０７をオンにし、入力端子１０２に入力された電圧が、入力端子１０１に入力された電圧以下になったときは、ローレベル（またはハイレベル）の電圧を出力して、スイッチ１０７をオフにする。コンパレータ１００の例として、オペアンプを用いることができる。ただし、２つの入力電圧を比較し、その差分に応じた電圧を出力する素子または回路であれば、オペアンプに限られず、任意の素子または回路を利用できる。
【００１２】
容量ＣＣＰ１の一端と容量ＣＣＰ２の一端とが互いに接続され、この接続部が接続ノード１０４を形成する。接続ノード１０４はスイッチ１０５を介して、電源端子ＶＣＭに、接続されている。電源端子ＶＣＭには、電源電圧ＶＣＭが与えられる。なお、容量ＣＣＰ１および容量ＣＣＰ２のキャパシタンスを、それぞれＣＣＰ１およびＣＣＰ２によって表す。
【００１３】
スイッチ１０５の一端は、接続ノード１０４に接続され、スイッチ１０５の他端は、電源端子ＶＣＭに接続されている。スイッチ１０５は、ＭＯＳトランジスタ、またはバイポーラトランジスタなど、任意のスイッチング素子で構成できる。
【００１４】
容量ＣＣＰ２の一端は、接続ノード１０４に接続され、容量ＣＣＰ２の他端は、電源端子ＶＲＥＦに接続されている。電源端子ＶＲＥＦには電源電圧ＶＲＥＦが与えられる。電源電圧ＶＲＥＦは、電源電圧ＶＣＭと同じ電圧、例えば同じ電圧源により生成された電圧でもよい。
【００１５】
容量ＣＣＰ１の一端は、接続ノード１０４に接続され、容量ＣＣＰ１の他端は、出力端子ＶＳＩＧに接続される。また、容量ＣＣＰ１の他端は、出力端子ＶＳＩＧと並行に、スイッチ１０６に接続されている。出力端子ＶＳＩＧからは、本増幅器により増幅された電圧が出力される。
【００１６】
スイッチ１０６の一端は、容量ＣＣＰ１の他端に接続され、スイッチ１０６の他端は、電流源１０８に接続されている。スイッチ１０６は、ＭＯＳトランジスタ、またはバイポーラトランジスタなど、任意のスイッチング素子で構成できる。
【００１７】
電流源１０８の一端は、スイッチ１０６の他端に接続され、電流源１０８の他端は、電源端子ＧＮＤに接続されている。電源端子ＧＮＤには、所定の電源電圧ＧＮＤ（例えばグランド電圧）が与えられる。
【００１８】
出力端子ＶＳＩＧは、制御電圧供給回路１１０に接続されている。制御電圧供給回路１１０は、所定の制御電圧を生成する制御電圧生成器１０９とスイッチ１０７を備え、スイッチ１０７を制御することで、制御電圧の出力端子ＶＳＩＧへの供給を制御する。スイッチ１０７の一端は、出力端子ＶＳＩＧに接続され、スイッチ１０７の他端は、制御電圧生成器１０９に接続されている。スイッチ１０７は、ＭＯＳトランジスタ、またはバイポーラトランジスタなど、任意のスイッチング素子で構成できる。なお、スイッチ１０７は、制御電圧生成器１０９の内部に配置されてもよい。制御電圧生成器１０９が生成する所定の制御電圧は、電源端子ＶＣＭの電圧ＶＣＭに、予め定めた電圧ＶＣＴＲＬを加算した電圧（ＶＣＭ＋ＶＣＴＲＬ）である。
【００１９】
スイッチ１０５、１０７は、外部から与える制御信号に応じて、オンまたはオフされる。外部から与える制御信号は、ハイレベルまたはローレベルの電圧を有し、ハイレベルまたはローレベルかに応じて、スイッチ１０５、１０７はオン・オフされる。ハイレベルのとき、オン、ローレベルのときオフにされ、あるいはこの逆に動作する。スイッチ１０６は、コンパレータ１００の出力に応じて、オンまたはオフされるようになっている。例えば、コンパレータ１００の出力が、ハイレベルのとき、オン、ローレベルのときオフにされる。あるいは、この逆の動作でもよい。なお、スイッチ１０６も、スイッチ１０５、１０７と同様に、外部から与える制御信号に応じて、オン・オフを制御されもよい。
【００２０】
以下、本増幅器の動作の概要を説明し、その後、図２のタイミング・チャートを用いて、詳細な動作を示す。
【００２１】
本増幅器の動作として、増幅動作の開始前の一定期間Ｐ１、スイッチ１０５、１０６、１０７はオンにされている。このとき、制御電圧生成器１０９から制御電圧（ＶＣＭ＋ＶＣＴＲＬ）が、出力端子ＶＳＩＧに与えられており、出力端子ＶＳＩＧの電圧ＶＳＩＧは、ＶＣＭ＋ＶＣＴＲＬである。また接続ノード１０４の電圧は、接続ノード１０４が、スイッチ１０５を介して電源端子ＶＣＭに接続されているから、ＶＣＭである。よって、容量ＣＣＰ２の両端には、電源電圧ＶＲＥＦと電源電圧ＶＣＭが印加され、容量ＣＣＰ１の両端には電源電圧ＶＣＭと、制御電圧ＶＣＭ＋ＶＣＴＲＬが印加される。これにより、各容量に電荷がチャージされる。
【００２２】
コンパレータ１００の入力端子１０２には、接続ノード１０４の電圧ＶＦＢが入力される。入力端子１０１へ入力される電圧（増幅対象の直流電圧）ＶＰＩＸは、電圧ＶＣＭ以下の範囲で設定されている。コンパレータ１００は、入力端子１０１に入力される電圧ＶＰＩＸより、入力端子１０２に入力される電圧ＶＦＢが大きいときは（ＶＣＭ＞ＶＰＩＸ）、スイッチ１０６をオンにする。入力端子１０２の入力電圧ＶＦＢが、一方の入力端子１０１の入力電圧ＶＰＩＸ以下となったとき（ＶＣＭ＜＝ＶＰＩＸ）、スイッチ１０６をオフにする。ここでは、ＶＦＢ（＝ＶＣＭ）＞ＶＰＩＸのため、スイッチ１０６はオンの状態である。このように、増幅動作の開始前に、スイッチ１０５、１０６、１０７をオンにして、各容量を充電するフェーズを、初期フェーズと呼ぶ。
【００２３】
外部からの制御信号により、ある時刻（時刻Ｔ１とする）で、スイッチ１０５、１０７をオフにすることで、増幅フェーズに移行する。このとき、電流源ＩＣＰにより、電源電圧ＶＲＥＦから、容量ＣＣＰ１、ＣＣＰ２を介して、電源電圧ＧＮＤへの電流パスが形成される。つまり、電流源ＩＣＰによって、容量ＣＣＰ１，ＣＣＰ２から電荷が引き抜かれる。これにより、接続ノード１０４の電圧ＶＦＢは、ある傾きＳＲＶＦＢで減少し、出力端子ＶＳＩＧの電圧ＶＳＩＧも、別のある傾きＳＲＶＳＩＧで減少する。このような、ある傾きで減少する電圧のグラフをランプ波とも呼ぶ。接続ノード１０４の電圧ＶＦＢの傾きＳＲＶＦＢ、出力端子ＶＳＩＧの電圧ＶＳＩＧの傾きＳＲＶＳＩＧは、容量ＣＣＰ１および容量ＣＣＰ２に応じて、以下のように決まる。
【００２４】
出力端子ＶＳＩＧの電圧ＶＳＩＧの傾きＳＲＶＳＩＧは、式（１）により表される。
【数２】
2017126810.tif 000004
【００２５】
ここで、「ＣＣＰ１／／ＣＣＰ２」は、容量ＣＣＰ１，ＣＣＰ２の合成キャパシタンスを表す。容量ＣＣＰ１、ＣＣＰ２は直列に接続されているため、合成キャパシタンスは、（ＣＣＰ１×ＣＣＰ２）／（ＣＣＰ１＋ＣＣＰ２）である。
【００２６】
接続ノード１０４の電圧ＶＦＢの傾きＳＲＶＦＢは、容量分割により、式（２）により表される。
【数３】
2017126810.tif 000005
【００２７】
入力端子１０２の電圧ＶＦＢが、入力端子１０１の電圧ＶＰＩＸ以下になったとき、コンパレータ１００の出力は反転し、このとき、スイッチ１０６がオフにされる。具体的に、
【数４】
2017126810.tif 000006
となった段階で、スイッチ１０６がオフになる。スイッチ１０６がオフになったときの電圧ＶＳＩＧが、容量ＣＣＰ１、ＣＣＰ２によって保持され、この電圧が、出力端子ＶＳＩＧから増幅電圧として出力される。
【００２８】
【数５】
2017126810.tif 000007
【００２９】
つまり、入力された電圧ＶＰＩＸが、増幅率Ｍで増幅されて、出力端子ＶＳＩＧから出力される。式（３）および式（４）から、２個の容量ＣＣＰ１、ＣＣＰ２のキャパシタンスに基づき、コンパレータの増幅率Ｍを制御できることが分かる。
【００３０】
ここで、コンパレータ１００が仮に遅延のない、理想的なコンパレータの場合を考える。理想的なコンパレータでは、入力電圧ＶＰＩＸが、電圧ＶＦＢに一致した（あるいは下回った）時点で、コンパレータの出力が、反転し、スイッチ１０６がオフになる。
【００３１】
しかしながら、入力電圧ＶＰＩＸと電圧ＶＦＢが一致し、その大小関係が逆転してから、実際にコンパレータの出力として反映されるまでに、コンパレータの内部で遅延が生じる。したがって、この遅延の時間をｔＣＭＰと表すと、実際には、入力電圧ＶＰＩＸが電圧ＶＦＢに一致した時刻（時刻Ｔ２とする）から、遅延時間ｔＣＭＰ経過後に、コンパレータ１００の出力が反転する（たとえばコンパレータの出力が、ハイレベルからローレベルになる）。この遅延時間ｔＣＭＰのため、入力端子１０２の電圧ＶＦＢは、電圧ＶＰＩＸと一致した後も、電圧ＶＰＩＸよりもある電圧Ｖｏｆｓだけ、余分にオーバーシュートする。これにより、出力電圧ＶＳＩＧも、理想的なコンパレータの場合に比べて、ある電圧（オーバーシュート電圧ＶＯＳとする）だけ、余分にオーバーシュートする。
【００３２】
上述の出力電圧ＶＳＩＧに対するオーバーシュート電圧ＶＯＳは、以下の式（５）により表される。
【数６】
2017126810.tif 000008
【００３３】
式（５）から、出力電圧ＶＳＩＧに対するオーバーシュート電圧ＶＯＳは、ＳＲＶＳＩＧ（ＶＳＩＧのスルーレート）またはＳＲＶＦＢ（ＶＦＢのスルーレート）が高くなるほど、また、遅延時間ｔＣＭＰが長いほど、大きくなる。本実施形態では、この出力電圧ＶＳＩＧに対するオーバーシュート電圧ＶＯＳを、制御電圧生成器１０９が生成する制御電圧を調整することでキャンセルする工夫を行っている。
【００３４】
より詳細に、本実施形態において、コンパレータ１００の出力反転後（スイッチ１０６がオフになった後）の出力電圧ＶＳＩＧは、コンパレータ１００の遅延を考慮して、式（６）で表される。式（６）において、Ｖｏｆｓは、上述したように、入力端子１０２の電圧ＶＦＢが電圧ＶＰＩＸよりも余分に下回った分（オーバーシュートした分）の電圧を表す。ＶＣＴＲＬは、上述したように、制御電圧生成器１０９が生成する制御電圧ＶＣＭ＋ＶＣＴＲＬのうち、ＶＣＭに上乗せした分の電圧である。
【数７】
2017126810.tif 000009
【００３５】
よって、出力電圧ＶＳＩＧに対するオーバーシュート電圧は、出力端子ＶＳＩＧに与える制御電圧（ＶＣＭ＋ＶＣＴＲＬ）を制御することによって、任意に制御することができる。
【００３６】
式（６）から、ＶＣＴＲＬ  ＝  Ｍ・Ｖｏｆｓとなるように、制御電圧（ＶＣＭ＋ＶＣＴＲＬ）を調整すれば、
【数８】
2017126810.tif 000010
となり、出力電圧ＶＳＩＧに対するオーバーシュート電圧が、キャンセルされる。よって、制御電圧生成器１０９により、ＶＣＴＲＬ  ＝  Ｍ・Ｖｏｆｓとなるように調整した制御電圧（ＶＣＭ＋ＶＣＴＲＬ）を生成することで、遅延時間を考慮しつつ、入力電圧ＶＰＩＸを高精度に増幅できる。なお、増幅率Ｍの値は任意でよく、１以上の値でもよいし、１未満の値でもよい。
【００３７】
図２は、図１の増幅器の動作のタイミング・チャートである。紙面に沿って横方向は時間軸に対応する。各電圧ＶＦＢ、ＶＣＭ、ＶＳＩＧ、ＶＰＩＸのグラフが示される。なお、これらのグラフは、電圧ＶＣＭを基準として、その電圧からの距離（差）に応じた位置に描かれている。
【００３８】
以下の説明では、増幅率Ｍ＝２として、入力電圧ＶＰＩＸの２倍の電圧（２×ＶＰＩＸ）を、出力電圧ＶＳＩＧとして得る（より正確には、ＶＣＭとの差が、ＶＰＩＸに対して２倍の電圧を得る）場合を想定している。
【００３９】
Ｗ１は、接続ノード１０４の電圧ＶＦＢ（入力端子１０２に入力される電圧ＶＦＢ）のグラフ、Ｗ２は、出力端子ＶＳＩＧの電圧のグラフを示す。最初の初期フェーズでは、スイッチ１０５、１０６、１０７がオンであり、入力端子１０２の電圧ＶＦＢはＶＣＭに一致し、出力端子ＶＳＩＧの電圧は、ＶＣＭ＋ＶＣＴＲＬに一致する。また、ＶＣＴＲＬ  ＝  Ｍ・Ｖｏｆｓとなるように設定されている。コンパレータ１００の入力端子１０１には、増幅対象となる入力電圧ＶＰＩＸが与えられている。
【００４０】
時刻Ｔ１で、外部から与える制御信号により、スイッチ１０５、１０７をオフにすると、増幅フェーズに移行する。このとき、グラフＷ１に示すように、電圧ＶＦＢは、前述した傾きＳＲＶＦＢで減少し、時刻Ｔ２で入力電圧ＶＰＩＸと、入力端子１０２の電圧ＶＦＢが一致する。コンパレータ１００の遅延により、この時点では、コンパレータ１００の出力は反転せず、遅延時間ｔＣＭＰ後の時刻Ｔ３で、コンパレータ１００の出力が反転し、スイッチ１０６がオフになる。このとき入力端子１０２の電圧ＶＦＢは、入力電圧ＶＰＩＸを、電圧Ｖｏｆｓだけオーバーシュートする。
【００４１】
次に、グラフＷ２について説明する。初期フェーズ時、出力端子ＶＳＩＧの電圧は、ＶＣＭ＋ＶＣＴＲＬである。時刻Ｔ１で、スイッチ１０５、１０７がオフにされると、出力電圧ＶＳＩＧは、傾きＳＲＶＳＩＧで減少する。時刻Ｔ２で、入力電圧ＶＰＩＸと、入力端子１０２の電圧ＶＦＢが一致してから、遅延時間ｔＣＭＰ後の時刻Ｔ３で、コンパレータ１００の出力が反転する。これにより、スイッチ１０６がオフになり、このときの容量ＣＣＰ１および容量ＣＣＰ２の電荷により、出力電圧ＶＳＩＧが保持される。出力電圧ＶＳＩＧの値は、式（６）からＭ（ＶＰＩＸ＋Ｖｏｆｓ）−ＶＣＴＲＬであり、ＶＣＴＲＬ  ＝  Ｍ・ＶｏｆｓとなるようにＶＣＴＲＬが設定されていることから、２×ＶＰＩＸとなる。よって、入力端子１０２の電圧ＶＦＢにおける電圧Ｖｏｆｓ分のオーバーシュートに係わらず、入力電圧を、所望の増幅率Ｍ（＝２）で増幅した電圧が得られる。
【００４２】
ここで、本実施形態との比較用に、制御電圧生成器１０９により生成する制御電圧を、電源端子ＶＣＭと同じ電源電圧ＶＣＭとした場合（すなわちＶＣＴＲＬ＝０とした場合）の出力端子の電圧グラフをグラフＷ３として示す。この場合、初期フェーズ時、出力端子のＶＳＩＧの電圧は、電源電圧ＶＣＭに一致する。時刻Ｔ１で、スイッチ１０５、１０７がオフにされると、出力電圧ＶＳＩＧは、傾きＳＲＶＳＩＧで減少する。時刻Ｔ２で、入力電圧ＶＰＩＸと、入力端子１０２の電圧ＶＦＢが一致してから、遅延時間ｔＣＭＰ後の時刻Ｔ３で、コンパレータ１００の出力が反転し、これにより、スイッチ１０６がオフになる。このときの出力電圧ＶＳＩＧは、入力電圧ＶＰＩＸを所望の増幅率Ｍ（＝２）で増幅した電圧（２×ＶＰＩＸ）に対し、オーバーシュート電圧Ｖｏｓ（＝Ｍ・Ｖｏｆｓ）だけ、オーバーシュートする。上述した本実施形態のグラフＷ２は、ＶＣＴＲＬ  ＝  Ｍ・Ｖｏｆｓとしており、これは、比較用のグラフＷ３をＶＣＴＲＬだけ、上に上昇させたものに一致する。つまり、本実施形態では、出力端子ＶＳＩＧに、オーバーシュート電圧Ｖｏｓ分の電圧をＶＣＭに上乗せした電圧を初期フェーズ時に与えることで、出力電圧ＶＳＩＧのオーバーシュートをキャンセルすることができる。
【００４３】
以上、本実施形態によれば、初期フェーズ時に出力端子ＶＳＩＧに与える電圧を制御することで、コンパレータ１００の遅延に起因して発生するオーバーシュート電圧を防止できる。よって、コンパレータの遅延時間を考慮しつつ、入力電圧を、高い精度かつ低消費電力で、増幅できる。
【００４４】
（第２の実施形態）  
図３は、第２の実施形態に係る増幅器の回路図である。図１に示した第１の実施形態の増幅器との差分は、制御電圧供給回路１１０（制御電圧生成器１０９とスイッチ１０７）が除去され、これとは別の構成を有する制御電圧供給回路２１０とスイッチ１１１が追加された点である。また、出力端子ＶＳＩＧは、スイッチ１０５の一端に接続され、スイッチ１０５を介して電源端子ＶＣＭに接続されている。制御電圧供給回路２１０は、スイッチ２０１、２０２、２０３、２０４を備える。なお、図１のスイッチ１０６は、ここではＮＭＯＳトランジスタ２０６として具体化した例で示されている。スイッチ２０１、２０２、２０３、２０４は、ＭＯＳトランジスタ、バイポーラトランジスタなど、任意のスイッチング素子で構成できる。スイッチ１１１は、外部の制御信号に応じて動作し、スイッチ１０５がオンのときオン、スイッチ１０５がオフのときオフであるように、スイッチ１０５と同期して動作する。
【００４５】
スイッチ２０１、２０２、２０３、２０４は、キャパシタＣＣＰ１の両端と、接続ノード１０４および出力端子ＶＳＩＧとの接続関係を切り換える役割を有する。スイッチ２０１、２０２、２０３、２０４は、外部から与えられる制御信号に応じて、オンまたはオフされるようになっている。スイッチ２０１、２０２がオンで、スイッチ２０３、２０４がオフのとき、キャパシタＣＣＰ１の一端は接続ノード１０４に接続され、他端は出力端子ＶＳＩＧに接続される。一方、スイッチ２０１、２０２がオフで、スイッチ２０３、２０４がオンのとき、キャパシタＣＣＰ１の一端は出力端子ＶＳＩＧに接続され、他端は接続ノード１０４に接続される。これらのスイッチ２０１、２０２、２０３、２０４により、キャパシタＣＣＰ１の両端と、接続ノード１０４および出力端子ＶＳＩＧとの接続関係を逆にすることで、容量ＣＣＰ１の極性を反転させ、接続ノード１０４の電圧を出力端子ＶＳＩＧに制御電圧として与えることができる。
【００４６】
第１の実施形態では、初期フェーズ時に出力端子ＶＳＩＧに、制御電圧（ＶＣＭ＋ＶＣＴＲＬ）を与え、このとき、ＶＣＴＲＬ  ＝  Ｍ・ＶｏｆｓとなるようにＶＣＴＲＬを調整することで、オーバーシュート電圧をキャンセルした。本実施形態では、初期フェーズ時に出力端子ＶＳＩＧに与える電圧はＶＣＭとしつつ、増幅動作の開始時に容量ＣＣＰ１の極性を反転させることで、オーバーシュート電圧の一部をキャンセルする。
【００４７】
図４は、図３の増幅器の動作のタイミング・チャートである。紙面に沿って横方向は時間軸に対応する。各電圧ＶＦＢ、ＶＣＭ、ＶＳＩＧ、ＶＰＩＸのグラフが示される。
【００４８】
まず、初期フェーズにおいて、外部から与える制御信号により、スイッチ１０５、２０６およびスイッチ２０１、２０２はオン、スイッチ２０３、２０４はオフとする。また、コンパレータ１００の入力端子１０１には、初期電圧Ｖｉｎｉを与える。この初期電圧は、電圧ＶＣＭに一致させる。
【００４９】
この状態の下、時刻Ｔ１１で、スイッチ１０５（およびスイッチ１１１）をオフにすることで、オーバーシュート電圧抽出フェーズに移行する。当該抽出フェーズに移行すると、接続ノード１０４の電圧ＶＦＢと出力端子ＶＳＩＧの電圧ＶＳＩＧが、容量ＣＣＰ１および容量ＣＣＰ２に応じて、それぞれ、ある傾きで低下し、時刻Ｔ１１からコンパレータ１００の遅延時間経過後の時刻Ｔ１２で、コンパレータ１００の出力が反転し、スイッチ２０６がオフになる。なお、強制的に、時刻Ｔ１１からコンパレータ１００の遅延時間経過後にスイッチ２０６をオフにする制御信号を与えてもよい。入力端子１０１には、ＶＣＭに一致する初期電圧Ｖｉｎｉを与えたことから、オーバーシュート電圧ＶＯＳを、容量ＣＣＰ１および容量ＣＣＰ２に蓄積された電荷として抽出できる。時刻Ｔ１２での出力端子ＶＳＩＧの電圧は、時刻Ｔ１１よりもオーバーシュート電圧ＶＯＳだけ低下し、また接続ノード１０４の電圧ＶＦＢは、Ｖｏｆｓ（＝ＶＯＳ／Ｍ）だけ低下する。
【００５０】
時刻Ｔ１２から一定時間後の時刻Ｔ１３で、スイッチ２０１、２０２をオフにし、スイッチ２０３、２０４をオンにすることで、容量ＣＣＰ１の極性を反転させる。この結果、容量ＣＣＰ１の両端間の電圧分、出力端子ＶＳＩＧの電圧を上昇させる。その後、続けて、増幅対象となる所望の入力電圧ＶＰＩＸを、コンパレータ１００の入力端子１０１に与え、時刻Ｔ１４で、スイッチ２０６を、外部から与える制御信号によりオンにする。
【００５１】
接続ノードの電圧（入力端子１０２の電圧）ＶＦＢおよび出力端子ＶＳＩＧの電圧ＶＳＩＧは、容量ＣＣＰ１および容量ＣＣＰ２に応じて、それぞれ、ある傾きで低下する。時刻Ｔ１５で、入力電圧ＶＰＩＸと入力端子１０２の電圧ＶＦＢが一致してから、遅延時間ｔＣＭＰ後の時刻Ｔ１６で、コンパレータ１００の出力が反転して、スイッチ２０６がオフになる。このとき、容量ＣＣＰ１および容量ＣＣＰ２に保持された電荷により、出力端子ＶＳＩＧの電圧ＶＳＩＧが固定される。
【００５２】
このときの出力電圧ＶＳＩＧの値は、
【数９】
2017126810.tif 000011
となる。よって、出力端子ＶＳＩＧに対するオーバーシュート電圧Ｖｏｓを、Ｖｏｓ／Ｍに抑制することができる。つまり、オーバーシュート電圧抽出フェーズで抽出したオーバーシュート電圧ＶＯＳの一部を、容量ＣＣＰ１の反転により、キャンセルすることができる。オフセット第１実施形態の図２のグラフＷ２の場合に比べて、Ｖｏｓ／Ｍだけ、オーバーシュートするが、比較例のグラフＷ３に比べれば、その１／Ｍに抑えることができる。
【００５３】
（第３の実施形態）
図５に、第３の実施形態に係るＣＭＯＳイメージセンサのブロック図を示す。
【００５４】
受光部３０１と、入力制御回路３０２と、増幅器（プログラマブル・ゲイン・アンプ）３０３と、アナログ・ディジタル（ＡＤ）変換器３０４、ディジタル回路３０５を備える。増幅器３０３は、第１または第２の実施形態に係る増幅器である。
【００５５】
受光部３０１では、受光した光の強さに応じた量の電荷を蓄積し、蓄積した電荷量に応じた電圧ＶＰＩＸを出力する。入力制御回路３０２は、受光部３０１の出力電圧と、予め定めた電圧を有するリセット信号との一方を、外部から与えられる制御信号に応じて選択し、増幅器３０３へ入力する。リセット信号は、第２の実施形態の初期電圧と同じ電圧ＶＣＭである。この電圧は、一例として黒を表す信号（受光部での受光がない場合の信号）に相当する。入力制御回路３０２が、増幅器３０３の内部に設けられ、上記のいずれか一方の電圧を選択するスイッチとして構成されてもよい。
【００５６】
増幅器３０３は、入力制御回路３０２から入力された電圧を増幅し、増幅された電圧をＡＤ変換器３０４に出力する。ＡＤ変換器３０４は、増幅器３０３により増幅された電圧をＡＤ変換によりディジタルデータとして数値化する。ディジタル回路３０５は、電圧ＶＰＩＸが増幅された信号のディジタルデータと、リセット信号が増幅された信号のディジタルデータとの差分をとるＣＤＳ（相関二重サンプリング：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）処理を行う。これにより、増幅器３０３で生じるオーバーシュート電圧をより確実に低減させる。その他、ディジタル回路３０５は、ＣＤＳ処理により得られたディジタルデータに対し、色調補正やノイズカットなどの任意の画像処理を行ってもよい。
【００５７】
一般的なＣＭＯＳイメージセンサでは、リセット信号と、実際の信号（入力信号ＶＰＩＸ）の両方を増幅器で増幅した後、Ａ／Ｄ変換し、ＣＤＳ処理により、その差分をとる。増幅器で生じるオーバーシュート電圧は、リセット信号と入力信号でほとんど変わらないため、ＣＤＳの処理をすることにより、オーバーシュート電圧はキャンセルされる。
【００５８】
しかし、特に増幅器での増幅率を高く設定した場合、オーバーシュート電圧が非常に大きくなる。その結果、増幅器の後段に接続されるＡＤ変換器のダイナミックレンジへの要求が、非常に高くなる。また、増幅器内の電流源のオーバードライブ電圧が確保できなくなり、これはアナログ的な歪の要因となる。
【００５９】
本実施形態に係る増幅器３０３は、第１の実施形態で説明したように、オーバーシュート電圧をキャンセルする構成を備えているが、素子のマッチングや、寄生容量などの影響により、オーバーシュート電圧が残留する可能性もある。そのため、本実施形態では、リセット信号と実際の入力信号の両方を増幅器３０３で増幅した後、ＡＤ変換器３０４でＡ／Ｄ変換し、さらに、後段のディジタル回路３０５でＣＤＳ処理を行うことで、その差分を計算および出力する。これにより、増幅器３０３で残留したオーバードライブ電圧を確実にキャンセルする。
【００６０】
図６に、本実施形態に係る動作のタイミング・チャートを示す。紙面に沿って横方向は時間軸に対応する。各電圧ＶＦＢ、ＶＣＭ、ＶＳＩＧ、ＶＰＩＸのグラフが示される。
【００６１】
まず、リセットサンプリング（ＲＳＴサンプリング）フェーズを行う。このフェーズでは、増幅器３０３におけるコンパレータ１００の入力端子１０１にリセット信号（電圧ＶＣＭ）を与え、時刻Ｔ２１で、スイッチ１０５、１０７をオフにする。以降は、第１の実施形態と同様の動作を行う。増幅後の信号は、残留オーバーシュート電圧Ｖｏｓ（理想的には０）であり、これが後段のＡＤ変換器でディジタル化され、ディジタル回路３０５に入力される。
【００６２】
次に、セットサンプリング（ＳＥＴサンプリング）フェーズに移行する。このフェーズでは、まず、時刻Ｔ２２で、スイッチ１０５、１０６、１０７をオンにして、容量ＣＣＰ１および容量ＣＣＰ２を充電する。そして、時刻Ｔ２３で、入力端子１０１に、入力信号の電圧ＶＰＩＸを与え、スイッチ１０５、１０７をオフにする。以降、第１の実施形態と同様の動作を行う。増幅後の信号は、入力電圧ＶＰＩＸを増幅したＭ・ＶＰＩＸと、残留オーバーシュート電圧Ｖｏｓとを加算した電圧（Ｍ・ＶＰＩＸ＋Ｖｏｓ）である。この電圧が、後段のＡＤ変換器３０４でディジタル化され、ディジタルデータがディジタル回路３０５に入力される。
【００６３】
ディジタル回路３０５は、ＳＥＴサンプリングフェーズで入力されたディジタルデータから、リセットサンプリングフェーズで入力されたディジタルデータを減算することで、オーバードライブ電圧をキャンセルする。すなわち、（Ｍ・ＶＰＩＸ＋Ｖｏｓ）−Ｖｏｓ＝Ｍ・ＶＰＩＸとなり、実際の入力信号ＶＰＩＸを、所望の増幅率Ｍで増幅した電圧のデータが得られる。
【００６４】
（第４の実施形態）
図７に、第４の実施形態に係る増幅器のブロック図を示す。第１の実施形態と異なり、容量ＣＣＰ１およびＣＣＰ２のキャパシタンスが可変になっている。また電流源１０８の電流（バイアス電流）ＩＣＰが可変になっている。また、利得制御回路４０１が追加され、利得制御回路４０１は、容量ＣＣＰ１およびＣＣＰ２のキャパシタンス、および電流源１０８の電流ＩＣＰを、端子４０２から与えられる指示信号に従って、制御する。指示信号は、例えば増幅器の増幅率Ｍを指定するものでもよいし、容量ＣＣＰ１およびＣＣＰ２のキャパシタンス、および電流源１０８の電流ＩＣＰの値を指定した信号でもよい。増幅率Ｍが指定された場合は、増幅率Ｍに応じて、容量ＣＣＰ１およびＣＣＰ２のキャパシタンス、および電流源１０８の電流ＩＣＰを制御する。例えば増幅率Ｍと、ＣＣＰ１、ＣＣＰ２と、ＩＣＰとを対応づけたテーブルに従って、これらの値を制御してもよいし、増幅率Ｍの値から、ＣＣＰ１、ＣＣＰ２、ＩＣＰをそれぞれ計算する関数に基づいて制御してもよい。
【００６５】
このようにＣＣＰ１、ＣＣＰ２、ＩＣＰを制御することで、増幅率（利得）に関わらず、オーバーシュート量を抑制できる。以下、これについて詳細に説明する。
【００６６】
コンパレータを用いた場合のオーバーシュート電圧は、第１の実施形態の式（１）および式（５）に示したように、バイアス電流ＩＣＰ、容量ＣＣＰ１、ＣＣＰ２、およびコンパレータの遅延時間ｔＣＭＰを用いて、
【数１０】
2017126810.tif 000012
となる。オーバーシュート電圧は、バイアス電流と，各容量のキャパシタンスの両方によって決定される。一方、増幅率Ｍは、第１の実施形態の式（４）に示したように、
【数１１】
2017126810.tif 000013
で表わされ、容量ＣＣＰ１とＣＣＰ２を調整することで、利得Ｍを調整できる。
【００６７】
この場合、利得Ｍの設定に応じて、合成容量ＣＣＰ１／／ＣＣＰ２の値が変化し、オーバーシュート電圧にも変化が生じる。例えば、ある利得の元ではオーバーシュート電圧がある値（例えば０）になったとしても、増幅率（利得）を変更するために各容量のキャパシタンスを変更した場合は、オーバーシュート電圧も、当該値から乖離した値となる。そこで、本実施形態では、利得調整の際に、ＣＣＰ１とＣＣＰ２だけでなく、ＩＣＰも調整することで、オーバーシュート電圧の変動を抑制する。例えば合成容量ＣＣＰ１／／ＣＣＰ２が大きいほど、ＩＣＰが大きくなるように制御する。これにより、利得の値にかかわらず、オーバーシュート電圧をある程度に抑えることができる。
【００６８】
（第５の実施形態）
図８に、第５の実施形態に係る増幅器のブロック図を示す。第１の実施形態の増幅器（図１参照）に対して、容量ＣＤＣＯＣと、スイッチ５０１が追加されている。スイッチ５０１の一端は、コンパレータ１００の出力に接続され、他端は、コンパレータ１００の入力端子１０２に接続されている。また、容量ＣＤＣＯＣの一端は、入力端子１０２に接続され、他端は、接続ノード１０４に接続されている。この増幅器は、第１の実施形態の動作を開始する前に、コンパレータ１００の入力端子１０２におけるコンパレータ入力換算ＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）オフセットの抽出および補正を行い、その後に、第１の実施形態と同様の動作を行う。
【００６９】
第１の実施形態で示したような増幅器では、コンパレータ入力換算ＤＣオフセットの影響を受けやすい。例えば、コンパレータの入力端子１０２に、ＶｏｆｓのＤＣオフセットが入力された場合、出力信号ＶＳＩＧは、
【数１２】
2017126810.tif 000014
と表わされる。よって、増幅器の出力は、ＤＣオフセット電圧Ｖｏｆｓの影響を受ける。これは、特に増幅率が高い時に顕著となる。そこで、本実施形態は、第１の実施形態の動作の開始前に、コンパレータのＤＣオフセットの抽出およびキャンセルを行うことで、この問題を解決する。
【００７０】
ＤＣオフセットの抽出では、スイッチ５０１をオンにすることで、コンパレータ１００の出力と入力端子１０２を接続し、容量ＣＤＣＯＣに、ＤＣオフセットの電圧に応じた電荷を蓄積する。これをＤＣオフセット抽出フェーズと呼ぶ。このフェーズの動作イメージを図９（Ａ）に示す。このとき、入力端子１０１の電圧をＶＣＭとし、スイッチ１０５、１０６、１０７はオンにした状態で、ＤＣオフセット抽出を行う。その後、ＤＣオフセット補正フェーズに移行する。このフェーズでは、スイッチ５０１をオフにすることで、容量ＣＤＣＯＣに蓄積された電荷によりＤＣオフセットを補正（キャンセル）する。図１０（Ｂ）にオフセット補正フェーズの動作イメージを示す。以降は、第１の実施形態と同様の動作（図２参照）を行う。
【００７１】
以下、本実施形態のＤＣオフセット抽出およびキャンセルの原理について、さらに詳細に説明する。
【００７２】
図９（Ａ）に示したように、コンパレータの入力端子１０２の前段に、ＤＣオフセット・キャンセル用の容量５０５（容量ＣＤＣＯＣに対応）が接続されている。まず、ＤＣオフセット抽出フェーズで、コンパレータ（オペアンプ等）の入力端子１０２と出力を短絡する。このとき、コンパレータの出力Ｖｏと入力端子１０２の電圧は一致するから、オフセットがない理想的なコンパレータの場合、
【数１３】
2017126810.tif 000015
となる。ＶｉＰはコンパレータのプラス端子（ここでは入力端子１０１）の電圧を表す。  
【００７３】
一方、オフセットＶｏｆｓがある場合、
【数１４】
2017126810.tif 000016
となる。このため、ＤＣオフセットを抽出できる。上記のオフセットの抽出のとき、容量５０５の両端にはＶｏｆｓが蓄積されるため、コンパレータ（オペアンプ等）の入力端子１０２と出力間の短絡を解放することで、ＤＣオフセットをキャンセルした状態で動作させることができる。
【００７４】
（第６の実施形態）  
第５の実施形態では、ＤＣオフセット・キャンセル機能の付加のために、新たな容量ＣＤＣＯＣを追加したが、本実施形態では、これとは別の構成によりＤＣオフセット・キャンセルを実行する。
【００７５】
図１０に、第６の実施形態に係る増幅器のブロック図を示す。図８に示されるＤＣオフセット・キャンセル用の容量ＣＤＣＯＣを、容量ＣＣＰ２に含ませている。すなわち、本実施形態では、図８のＤＣオフセット・キャンセル用の容量ＣＤＣＯＣが除去され、スイッチ５０１の一端がコンパレータ１００の出力に接続され、他端が接続ノード１０４および入力端子１０２に接続されている。
【００７６】
ＤＣオフセット抽出フェーズ時は、スイッチ１０５、１０６、１０７、５０１をオンにし、入力電圧ＶＰＩＸとして電源電圧ＶＣＭを入力することで、容量ＣＣＰ２にオフセット電圧Ｖｏｆｓを蓄積する。その電圧を保持した状態で、スイッチ１０５、１０７、５０１をオフにして、第１の実施形態と同様の動作を行う。これにより、ＤＣオフセットをキャンセルした状態で動作させることが可能である。
【００７７】
本実施形態によれば、第５の実施形態よりも、面積の増加を抑制できる。また、容量ＣＤＣＯＣに生じる寄生容量による容量分割に起因する、増幅器の利得の変化を抑制できる。
（第７の実施形態）
図１１は、第７の実施形態に係るイメージセンサを示すブロックである。このイメージセンサは、ＣＭＯＳイメージセンサであり、画素アレイ６０１と、行選択回路６０２と、読み出し回路６０３と、制御信号生成回路６０４とを備える。なお、上述の通り、イメージセンサは、図５に示したディジタル回路３０５をさらに備えた構成も可能である。
【００７８】
画素アレイ６０１は、アレイ状に配列された複数の受光部６１１を備える。行選択回路６０２は、電圧ＶＰＩＸを読み出す受光部１の行を選択する。読み出し回路６０３は、各受光部１が出力した電圧ＰＩＸを増幅し、増幅信号をディジタル信号に変換して出力する。読み出し回路６０３は、受光部１の列ごとに設けられた、複数の増幅器６１２及び複数のＡＤ変換器６１３を備える。増幅器６１２は、上述の各実施形態のいずれであってもよい。制御信号生成回路６０４は、増幅器２やＡＤ変換器３で利用される各種の制御信号を生成し、読み出し回路６０３に入力する。例えば、制御信号生成回路６０４は、図１の制御電圧生成器１０９、図５の入力制御回路３０２、または図７の利得制御回路の機能を備える。また制御信号生成回路６０４は、各実施形態で示したスイッチの制御信号を生成する。
【００７９】
このイメージセンサでは、画素アレイ６０１が光を照射されると、行選択回路６０２が画素アレイ１０１の行を選択し、選択された行の受光部１からそれぞれ電圧ＶＰＩＸが出力される。電圧ＶＰＩＸは、受光部６１１と対応する各列に設けられた増幅器６１２に入力される。増幅器６１２は、電圧ＶＰＩＸを増幅した電圧ＶＳＩＧを出力する。電圧ＶＳＩＧは、受光部６１１と対応する各列に設けられたＡＤ変換器６１３に入力され、ディジタル変換される。
【００８０】
上記では、ＣＭＯＳイメージセンサの実施形態を示したが、ＣＣＤイメージセンサも、各実施形態の増幅器を用いて、同様にして実施可能である。
【００８１】
増幅器６１２は、上述の通り、低消費電力で、高精度な増幅が可能である。よって、本イメージセンサは、低消費電力かつ高精度な検出機能を備えたものとして実現できる。
【００８２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
2017126810.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2017126810.tif 000024
【図９】
2017126810.tif 000025
【図１０】
2017126810.tif 000026
【図１１】
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