(57)【要約】【課題】短時間での通常撮像用の信号読出し及び焦点調整用の信号読み出しを実現可能な撮像装置を提供すること。【解決手段】選択した画素信号に対し色毎に画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定する。【選択図】図１
2017126925.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する二つのフォトダイオードと、前記二つのフォトダイオードそれぞれに接続される転送スイッチと、前記二つのフォトダイオードの出力信号蓄積するために前記転送スイッチの出力側に共通に接続されるフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセット手段を含む構成の単位画素と、前記単位画素が行列に配置された画素部と、前記画素部は前記二つのフォトダイオードの内一つのフォトダイオードの信号を転送スイッチを介してフローティングディフュージョンに転送される第一の信号と、もう一方のフォトダイオードの信号を転送スイッチを介して第一の信号に加えてフローティングディフュージョンに転送される第二の信号を出力し、前記フローティングディフュージョンの信号をカラム毎にアナログデジタル変換して読み出すアナログデジタル変換部と、アナログデジタル変換部の分解能を設定する分解能設定部とを有する撮像装置であり、選択した画素信号に対し色毎に画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に撮像素子の駆動方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラやビデオカメラといった撮像装置においては、高速で運動する動体を美しく撮影するために動画におけるフレームレートの向上が望まれている。高フレームレートを実現するためには読み出し時間を短縮する必要があるため、ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ」と呼ぶ）等の撮像素子の垂直駆動において、選択した画素信号に対し色毎に画素信号数を１／ｎに間引くことで撮像に使用する垂直画素信号数を１／ｎに減らして読み出し時間の短縮を図っている。
【０００３】
更に、ＣＭＯＳセンサ等の撮像素子を用いた撮像装置においては多機能化が進み静止画／動画といった画像の生成だけでなく、例えば焦点調整制御も撮像素子で得た被写体情報に基づいて行われている。
【０００４】
特許文献１には、撮像素子の画素毎に１つのマイクロレンズと２つのフォトダイオードを備えることにより、それぞれのフォトダイオードは撮影レンズの異なる瞳を通過した光を受光し、フォトダイオードからの出力信号を比較することで焦点調整を可能とする技術及び焦点調整用画素の蓄積時間や蓄積時刻を他の通常の撮像画素と独立して制御する技術が提案されている。
【０００５】
画像信号に加えて、焦点調整用信号も読み出す必要が生じていることから、撮像素子の１フレームあたりの通常撮像信号読み出し時間と焦点調整用信号読出し時間を足した総信号読み出し時間を短縮することが課題として挙げられる。
【０００６】
また、撮像素子の１つであるＣＭＯＳセンサにおいては、ＣＭＯＳロジックプロセスとイメージセンサプロセスとの融合によって、センサチップ上に複雑なアナログ回路、デジタル回路、および信号処理部等を搭載することが可能となっている。その１つとして、２次元状に画素が配置されたイメージセンサチップ上にアナログデジタル変換器を搭載したＣＭＯＳセンサが実用化されている。ＣＭＯＳセンサ等の撮像素子にアナログデジタル変換器を搭載する場合、行列状に配置された画素アレイに対して、画素の列毎にアナログデジタル変換器を設ける所謂カラムＡＤ構造が用いられている。このカラムＡＤ構造においては、アナログデジタル変換器１つ当たりの変換レートを、１画素の読出しレートから一行の読出しレートまで低下させることができる。このため、アナログデジタル変換器自体の変換レートを低下させて全体的な消費電力を下げることができるばかりでなく、結果的にＣＭＯＳセンサの読出しレートの高速化も図り易いという利点がある。
【０００７】
更に、カラムＡＤ構造を用いたＣＭＯＳセンサとして、三角波を用いるランプ型のアナログデジタル変換器を用いたＣＭＯＳセンサが実用化されている。ランプ型のアナログデジタル変換器では、入力端の一方にはアナログ値が入力され、入力端の他方にはカウンタの動作と共に出力が増加する参照出力値が印加される。そして、参照出力値がアナログ値を上回る際のカウンタ値をデジタル値として取り出すことによって、アナログデジタル変換を行う。
【０００８】
この三角波はカウンタに同期して電圧を変化させるため、例えばアナログデジタル変換器が分解能が８ビットである場合には、アナログデジタル変換の動作に最大で２の８乗のステップ、つまり２５６ステップ分の処理が必要となる。
【０００９】
このようなランプ型のアナログデジタル変換器を用いたＣＭＯＳセンサにおいて、撮像動作を行う場合、被写体の輝度や色調を正確に表現するためには細かな階調を有する出力信号が必要で、そのためにはアナログデジタル変換器の分解能を高くする必要がある。
【００１０】
一方で、焦点調整を行う場合には、撮影レンズの異なる瞳を通過した被写体信号の比較ができればよいので、アナログデジタル変換器の分解能は低くてもよい。このようにアナログデジタル変換器は分解能が高いほどより細かい階調の出力信号が得られるが、逆に分解能が高いほどステップ数が増えてアナログデジタル変換の処理が遅くなってしまうという課題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１５−１２８２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述の特許文献１では、通常撮像用の出力信号と焦点調整用の出力信号をそれぞれ独立に制御することは可能であるが総信号読み出し時間を短縮することは出来ない。
【００１３】
そこで、本発明の目的は、撮像素子の垂直駆動時に間引き読み出しをする方式において、通常画像の撮像で使用しない間引き行を焦点調整専用行に設定し、通常画像を撮像する行と焦点調整専用行とでアナログデジタル変換部の分解能を異ならせることによって、焦点調整専用行の処理時間を短縮し、通常撮像信号読み出し時間と焦点調整用信号読出し時間を足した総信号読み出し時間を短縮することが可能な撮像装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る撮像装置は、
光信号を電気信号に変換する二つのフォトダイオードと、前記二つのフォトダイオードそれぞれに接続される転送スイッチ（２０１、２０２）と、前記二つのフォトダイオードの出力信号蓄積するために前記転送スイッチ（２０１、２０２）の出力側に共通に接続されるフローティングディフュージョンと、前記フローティングディフュージョンをリセットするリセット手段を含む構成の単位画素（１０１）と、前記単位画素（１０１）が行列に配置された画素部と、前記画素部は前記二つのフォトダイオードの内一つのフォトダイオードの信号を転送スイッチ（２０１）を介してフローティングディフュージョンに転送される第一の信号と、もう一方のフォトダイオードの信号を転送スイッチ（２０２）を介して第一の信号に加えてフローティングディフュージョンに転送される第二の信号を出力し、前記フローティングディフュージョンの信号をカラム毎にアナログデジタル変換して読み出すアナログデジタル変換部と、アナログデジタル変換部の分解能を設定する分解能設定部（１１４）とを有する撮像装置であり、
選択した画素信号に対し色毎に画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す場合において、第二の信号だけを読み出す通常駆動行と、間引かれた領域において第一の信号及び第二の信号を読み出す焦点調整駆動行を設け、焦点調整駆動行読み出し時は分解能設定部（１１４）によってアナログデジタル変換部の分解能を通常駆動用読み出し時に比べて低く設定することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、短時間で通常撮像用の信号読出し及び焦点調整用の信号読み出しを実現することが可能な撮像装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施例１に係わる撮像素子の構成を示すブロック図
【図２】実施例１に係わる単位画素の等価回路図
【図３】実施例１に係わる通常駆動行における画素信号読み出し時のタイミングチャート
【図４】実施例１に係わる焦点調整行における画素信号読み出し時のタイミングチャート
【図５】従来例に係わる画素信号読み出し時のタイミングチャート
【図６】実施例１に係わる読み出し時間の短縮図
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態を図面に基づいて説明する。
【実施例１】
【００１８】
図１を参照して本発明の第１の実施例による撮像素子の構成について説明する。
【００１９】
図１は本発明の実施形態に係る固体撮像素子の構成を示すブロック図である。
【００２０】
１０１は単位画素を示しており、行列のマトリクスで配置されて画素部を形成している。単位画素の構成については後述する。
【００２１】
１０２は垂直信号線であり、単位画素の信号に応じた電位が垂直信号線１０２へ出力される。
【００２２】
１０３は画素の信号を増幅するアンプである。アンプ１０３は低ノイズの観点からゲインをかけるゲインアンプであることが好ましいが、必ずしも必要ではなく、なくてもよい。
【００２３】
１０４は比較器であり、ＲＣＮＴ１０５はカウンタ、ＤＡＣ１０６はデジタルアナログ変換器を表している。ＲＣＮＴ１０５は基準クロックＣＬＫが入力され、ＣＬＫを基にダウンカウントするｎビットのカウンタとして機能する。ここで、ＲＣＮＴ１０５のカウント値をＣｒａｍｐとする。ＤＡＣ１０６はＣｒａｍｐが入力され、アナログ信号に変換した後、図示しないローパスフィルタを介して、Ｃｒａｍｐに応じたアナログランプ信号Ｖｒａｍｐを出力し、各列に配置されている比較器１０４の一端へ画素信号の参照信号として入力される。ＤＡＣ１０６の分解能すなわちビット数はビット数設定部１１４によって設定される。ビット数を制御することで三角波の傾きを制御することができ、ビット数が大きい場合は三角波の傾きは緩やかに、ビット数が小さいときは三角波の傾きは急峻になる。
【００２４】
又、比較器１０４の他端にはアンプ１０３を介した垂直信号線１０２が接続され、画素信号が入力される。比較器１０４は画素信号とＶｒａｍｐを比較し、画素信号とＶｒａｍｐが一致したタイミングで反転信号を出力する。ＣＮＴ１０７はｎビットのカウンタであり、ＲＣＮＴ１０５と同様に基準クロックであるＣＬＫを基にして、時間と共にアップカウントを行うカウント動作を行う。又、ＣＮＴ１０７は比較器１０４が画素信号とＶｒａｍｐの比較を開始したタイミングでカウント動作をスタートし、比較器１０４の出力が反転したところで、そのタイミングのカウント値を保持する構成となっている。
【００２５】
次いで、１０８はＮＯＲ回路であり、各列の比較器１０４の出力はＮＯＲ回路１０８に接続されている。すなわち、各列の比較器１０４の内、少なくとも一つの比較器１０４の出力が反転し、Ｌｏｗレベルが入力されると、ＮＯＲ回路１０８の出力がＨｉとなる構成となっている。
【００２６】
Ｍｒａｍｐ１０９はデジタルメモリであり、ＮＯＲ回路１０８の出力端とＲＣＮＴ１０５に接続されている。Ｍｒａｍｐ１０９に入力されるＰＳＴはメモリ動作の制御を行うパルスである。Ｍｒａｍｐ１０９はＰＳＴとＮＯＲ回路１０８の出力に応じて、下記動作を行う。Ｍｒａｍｐ１０９はＰＳＴのＨｉ期間において、ＮＯＲ回路１０８のポジティブエッジをトリガとして、そのタイミングのＣｒａｍｐを保持し、ＰＳＴのネガティブエッジをトリガとして、保持した値をカウンタの初期値としてＲＣＮＴ１０５にセットすることが可能な構成となっている。
【００２７】
Ｍｃｎｔ１１０はｎビットのカウンタであり、ＮＯＲ回路１０８の出力端と接続される。Ｍｃｎｔ１１０はＣＮＴ１０７と同様にアップカウンタとしての動作を行うことが可能であり、ＣＬＫはＲＣＮＴ１０５、ＣＮＴ１０７に入力される基準クロックと同様のクロックが入力される。Ｍｃｎｔ１１０はＰＳＴとＣＬＫとＮＯＲ回路１０８の出力に応じて、下記動作を行う。Ｍｃｎｔ１１０はＰＳＴのＨｉ期間において、ＣＮＴ１０７と同様に画素信号とＶｒａｍｐの比較を開始したタイミングでカウント動作をスタートし、ＮＯＲ回路１０８のポジティブエッジをトリガとして、そのタイミングのカウント値を保持する。
【００２８】
ＨＳＲ１１１は水平転送回路であり、ＣＮＴ１０７に保持したデジタル値を水平転送パルスＰＨによって水平転送スイッチ１１２を制御することで順次、出力端子ＯＵＴ１に出力する。又、ＨＳＲ１１１は、Ｍｃｎｔ１１０に保持したカウント値をメモリ転送パルスＰＨＭによってメモリ転送スイッチ１１３を制御することで、出力端子ＯＵＴ２に出力する。この時、出力端子ＯＵＴ２から出力される値をＭとする。
【００２９】
以上が実施例１に係わる固体撮像素子の構成である。
【００３０】
次に、図２を参照して本発明の第１の実施例による単位画素の構成について説明する。
【００３１】
図２は単位画素の等価回路図を示しており、２個のフォトダイオード（ＰＤ）と５個のＭＯＳトランジスタと１個のフローティングディフュージョン（ＦＤ）で構成される。ＰＤ１とＰＤ２は光電変換素子であり、それぞれ転送スイッチ２０１、２０２を介して電荷を一時的に蓄積するメモリとしての役割を有するＦＤに接続されている。転送スイッチ２０１、２０２は転送パルスＰＴＸ１、ＰＴＸ２によって制御され、ＰＤで生じた電荷をＦＤに転送し、電圧へ変換する。ＦＤは増幅ＭＯＳ２０４のゲートに接続されている。増幅ＭＯＳ２０４は垂直信号線１０２に接続され、図示しない定電流源と共にソースフォロワアンプを形成する。
【００３２】
リセットスイッチ２０３はリセットパルスＰＲＥＳによって制御され、ＦＤを電源電圧ＶＤＤにリセットする。増幅ＭＯＳ２０４はＦＤの電圧に応じた電圧を、セレクトスイッチ２０５を介して垂直信号線１０２へと出力する。セレクトスイッチ２０５は読み出す行を選択する為のスイッチであり、セレクトパルスＰＳＥＬによって制御される。
【００３３】
ここで、リセット時の信号をリセット信号、ＰＤ１による画素信号を第１画素信号、ＰＤ２による画素信号を第２画素信号とする。また、リセット信号と第１画素信号と第２画素信号の加算信号を第１加算信号とし、リセット信号と第１画素信号の加算信号を第２加算信号とする。
【００３４】
以上が実施例１に係わる固体撮像素子の単位画素構成である。
【００３５】
次に、図３を参照して本発明の第１の実施例における、近接する２つのＰＤが一つの増幅ＭＯＳを共有している単位画素構成で列並列アナログデジタル変換が可能な固体撮像素子の通常駆動行の読み出し動作について説明する。
【００３６】
図３は通常駆動行の上記読み出し動作を行う際のタイミングチャートを示している。
【００３７】
通常駆動行とは通常画像撮像のために第１加算信号の読み出し動作を行う行を指す。又、図３で示すタイミングチャートは第１画素信号をアナログデジタル変換する際に、選択行の中で最も早く比較器１０４が反転信号を出力した列の駆動を示すものである。
【００３８】
タイミングチャートにおけるＶｌｉｎｅ、Ｐｎｏｒはそれぞれ垂直信号線電位、ＮＯＲ回路１０８の出力パルスを示している。又、ＡｃｎｔはＣＮＴ１０７の駆動を表しており、Ｈｉの期間にカウント動作を行っていることを示している。
【００３９】
＜リセット信号読み出し＞
露光期間が終了すると、まず時刻ｔ３０１で任意の選択行のセレクトパルスＰＳＥＬがＨｉとなり、任意の行の信号が各列の垂直信号線１０２に伝達される。
【００４０】
次いで、時刻ｔ３０２からｔ３０５までの期間にリセット信号のアナログデジタル変換を行う。
【００４１】
時刻ｔ３０２からｔ３０３の期間でリセットパルスＰＲＥＳがＨｉとなり、ＦＤのリセットが行われ、Ｖｌｉｎｅはリセット信号に応じた電位となる。
【００４２】
次いで、時刻ｔ３０３からｔ３０５の期間にＤＡＣ１０６からＶｒａｍｐが出力され、アナログデジタル変換が行われる。ＣＮＴ１０７はＡｃｎｔで示す通り、比較開始の時刻ｔ３０３からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ３０４までの期間、カウント動作を行う。
【００４３】
時刻ｔ３０５でＶｒａｍｐが所定の電位になると、Ｖｒａｍｐは初期値にリセットされる。又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始される。
【００４４】
＜画素信号読み出し＞
時刻ｔ３０６からｔ３０７の期間に転送パルスＰＴＸ１、ＰＴＸ２がＨｉとなり、ＰＤ１、ＰＤ２の電荷をリセット信号電位が保持されているＦＤに加算されるようにして転送される。Ｖｌｉｎｅはリセット信号と第１画素信号及び第２画素信号の加算信号に応じた電位となる。
【００４５】
次いで、時刻ｔ３０７からｔ３０９の期間にＤＡＣ１０６からＶｒａｍｐが出力され、第１加算信号のアナログデジタル変換が行われる。ＣＮＴ１０７とＭｃｎｔ１１０は時刻ｔ３０７からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ３０８までの期間、カウント動作を行う。又、ＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ３０８で比較器１０４が反転信号を出力することでＮＯＲ回路１０８の出力が立ち上がり、そのエッジを検出してＭｒａｍｐ１０９には時刻ｔ３０８のＣｒａｍｐが保持され、Ｍｃｎｔ１１０には時刻ｔ３０８のカウント値が保持される。
【００４６】
ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始されるとともに、メモリ転送パルスＰＨＭによってＭｃｎｔ１１０に保持されている値がＯＵＴ２へ出力され、出力が終了したところで選択行の読み出しが終了となる。
【００４７】
以上が実施例１に係わる通常駆動行の画素信号読み出し駆動である。
【００４８】
次に図４を参照して本発明の第１の実施例における、近接する２つのＰＤが一つの増幅ＭＯＳを共有している単位画素構成で列並列アナログデジタル変換が可能な固体撮像素子の焦点調整行の読み出し動作について説明する。
【００４９】
焦点調整行とは焦点調整用のために第１加算信号及び第２加算信号の読み出し動作を行う行を指す。焦点調整行読み出し動作時においてＤＡＣ１０６の分解能であるビット数はビット数設定部１１４によって通常駆動行の読み出し時におけるビット数に比べて小さな値を設定する。例えば、通常駆動行読み出し時におけるＤＡＣ１０６のビット数が８ビットであり焦点調整行読み出し時におけるＤＡＣ１０６のビット数が７ビットであった場合、焦点調整行読み出し動作時のＶｒａｍｐの傾きは通常行読み出し時の傾きに比べて２倍となるため、アナログデジタル変換に必要な時間を短くすることが出来る。
【００５０】
＜リセット信号読み出し＞
露光期間が終了すると、まず時刻ｔ４０１で任意の選択行のセレクトパルスＰＳＥＬがＨｉとなり、任意の行の信号が各列の垂直信号線１０２に伝達される。
【００５１】
次いで、時刻ｔ４０２からｔ４０５までの期間にリセット信号のアナログデジタル変換を行う。
【００５２】
時刻ｔ４０２からｔ４０３の期間でリセットパルスＰＲＥＳがＨｉとなり、ＦＤのリセットが行われ、Ｖｌｉｎｅはリセット信号に応じた電位となる。
【００５３】
次いで、時刻ｔ４０３からｔ４０５の期間にＤＡＣ１０６からＶｒａｍｐが出力され、アナログデジタル変換が行われる。ＣＮＴ１０７はＡｃｎｔで示す通り、比較開始の時刻ｔ４０３からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ４０４までの期間、カウント動作を行う。
【００５４】
時刻ｔ４０５でＶｒａｍｐが所定の電位になると、Ｖｒａｍｐは初期値にリセットされる。又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始される。
【００５５】
＜画素信号読み出し＞
焦点調整行の読み出しにおいて、ＤＡＣ１０６の分解能であるビット数はビット数設定部１１４によって通常駆動行の読み出し時におけるビット数に比べて小さな値を設定する。これによってＶｒａｍｐの傾きは通常駆動行の読み出し時に比べて急峻になることから、アナログデジタル変換に必要な時間を短くすることが出来るため、通常駆動行よりも短時間で読み出すことが可能となる。
【００５６】
時刻ｔ４０６からｔ４０９までの期間にＰＳＴはＨｉとなる。
【００５７】
又、時刻ｔ４０６からｔ４０７の期間に転送パルスＰＴＸ１がＨｉとなり、ＰＤ１の電荷をリセット信号電位が保持されているＦＤに加算されるようにして転送される。Ｖｌｉｎｅはリセット信号と第１画素信号の加算信号に応じた電位となる。ここではリセット信号と第１画素信号の加算信号を第２加算信号とする。
【００５８】
次いで、時刻ｔ４０７からｔ４０９の期間にＤＡＣ１０６からＶｒａｍｐが出力され、第２加算信号のＡＤ変換が行われる。ＣＮＴ１０７とＭｃｎｔ１１０は時刻ｔ４０７からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ４０８までの期間、カウント動作を行う。又、ＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ４０８で比較器１０４が反転信号を出力することでＮＯＲ回路１０８の出力が立ち上がり、そのエッジを検出してＭｒａｍｐ１０９には時刻ｔ４０８のＣｒａｍｐが保持され、Ｍｃｎｔ１１０には時刻ｔ４０８のカウント値が保持される。
【００５９】
時刻ｔ４０９でＶｒａｍｐが所定の電位になると同時にＰＳＴが立ち下ることで、Ｍｒａｍｐ１０９で保持した値がＲＣＮＴ１０５の初期値となり、ＶｒａｍｐはＲＣＮＴ１０５の初期値に対応した電位となる。
【００６０】
又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始されるとともに、メモリ転送パルスＰＨＭによってＭｃｎｔ１１０に保持されている値がＯＵＴ２へ出力される。
【００６１】
時刻ｔ４１０からｔ４１１の期間に転送パルスＰＴＸ２がＨｉとなり、第２加算信号が保持されているＦＤをリセットせずに、第２加算信号に第２画素信号の電荷が加算されるように転送を行う。Ｖｌｉｎｅは第２加算信号と第２画素信号の加算信号に応じた電位となる。ここでは第２加算信号と第２画素信号の加算信号を第１加算信号とする。
【００６２】
次いで、時刻ｔ４１１からｔ４１３の期間に、ＤＡＣ１０６から時刻ｔ４０８でセットされたＶｒａｍｐを基準としたランプ波形が出力され、第１加算信号のＡＤ変換が行われる。この時、Ｖｒａｍｐの開始電位は第２加算信号に相当する電位となっている為、Ｖｒａｍｐの開始電位とＶｌｉｎｅの差は第２画素信号分となる。この差分である第２画素信号分だけＣＮＴ１０７は動作することになる
ＣＮＴ１０７は時刻ｔ４１１からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ４１２までの期間、カウント動作を行う。時刻ｔ４１３でＶｒａｍｐが所定の電位になると、Ｖｒａｍｐは初期値にリセットされる。又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始されるとともに、メモリ転送パルスＰＨＭによってＭｃｎｔ１１０に保持されている値がＯＵＴ２へ出力され、出力が終了したところで選択行の読み出しが終了となる。
【００６３】
以上が実施例１に係わる焦点調整行の画素信号読み出し駆動である。
【００６４】
次に図５を参照して従来例における近接する２つのＰＤが一つの増幅ＭＯＳを共有している単位画素構成で列並列アナログデジタル変換が可能な固体撮像素子の読み出し動作について説明する。
【００６５】
＜リセット信号読み出し＞
露光期間が終了すると、まず時刻ｔ５０１で任意の選択行のセレクトパルスＰＳＥＬがＨｉとなり、任意の行の信号が各列の垂直信号線１０２に伝達される。
【００６６】
次いで、時刻ｔ５０２からｔ５０５までの期間にリセット信号のアナログデジタル変換を行う。
【００６７】
時刻ｔ５０２からｔ５０３の期間でリセットパルスＰＲＥＳがＨｉとなり、ＦＤのリセットが行われ、Ｖｌｉｎｅはリセット信号に応じた電位となる。
【００６８】
次いで、時刻ｔ５０３からｔ５０５の期間にＤＡＣ１０６からＶｒａｍｐが出力され、アナログデジタル変換が行われる。ＣＮＴ１０７はＡｃｎｔで示す通り、比較開始の時刻ｔ５０３からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ５０４までの期間、カウント動作を行う。
【００６９】
時刻ｔ５０５でＶｒａｍｐが所定の電位になると、Ｖｒａｍｐは初期値にリセットされる。
【００７０】
又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始される。
【００７１】
＜画素信号読み出し＞
時刻ｔ５０６からｔ５０９までの期間にＰＳＴはＨｉとなる。
【００７２】
又、時刻ｔ５０６からｔ５０７の期間に転送パルスＰＴＸ１がＨｉとなり、ＰＤ１の電荷をリセット信号電位が保持されているＦＤに加算されるようにして転送される。Ｖｌｉｎｅはリセット信号と第１画素信号の加算信号に応じた電位となる。ここではリセット信号と第１画素信号の加算信号を第２加算信号とする。
【００７３】
次いで、時刻ｔ５０７からｔ５０９の期間にＤＡＣ１０６からＶｒａｍｐが出力され、第１加算信号のＡＤ変換が行われる。ＣＮＴ１０７とＭｃｎｔ１１０は時刻ｔ５０７からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ５０８までの期間、カウント動作を行う。又、ＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ５０８で比較器１０４が反転信号を出力することでＮＯＲ回路１０８の出力が立ち上がり、そのエッジを検出してＭｒａｍｐ１０９には時刻ｔ５０８のＣｒａｍｐが保持され、Ｍｃｎｔ１１０には時刻ｔ５０８のカウント値が保持される。
【００７４】
時刻ｔ５０９でＶｒａｍｐが所定の電位になると同時にＰＳＴが立ち下ることで、Ｍｒａｍｐ１０９で保持した値がＲＣＮＴ１０５の初期値となり、ＶｒａｍｐはＲＣＮＴ１０５の初期値に対応した電位となる。
【００７５】
又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始されるとともに、メモリ転送パルスＰＨＭによってＭｃｎｔ１１０に保持されている値がＯＵＴ２へ出力される。
【００７６】
時刻ｔ５１０からｔ５１１の期間に転送パルスＰＴＸ２がＨｉとなり、第２加算信号が保持されているＦＤをリセットせずに、第２加算信号に第２画素信号の電荷が加算されるように転送を行う。Ｖｌｉｎｅは第２加算信号と第２画素信号の加算信号に応じた電位となる。ここでは第２加算信号と第２画素信号の加算信号を第１加算信号とする。
【００７７】
次いで、時刻ｔ５１１からｔ５１３の期間に、ＤＡＣ１０６から時刻ｔ５０８でセットされたＶｒａｍｐを基準としたランプ波形が出力され、第１加算信号のＡＤ変換が行われる。この時、Ｖｒａｍｐの開始電位は第２加算信号に相当する電位となっている為、Ｖｒａｍｐの開始電位とＶｌｉｎｅの差は第２画素信号分となる。この差分である第２画素信号分だけＣＮＴ１０７は動作することになる
ＣＮＴ１０７は時刻ｔ５１１からＶｌｉｎｅとＶｒａｍｐが一致する時刻ｔ５１２までの期間、カウント動作を行う。時刻ｔ５１３でＶｒａｍｐが所定の電位になると、Ｖｒａｍｐは初期値にリセットされる。
【００７８】
又、ＨＳＲ１１１が出力する水平転送パルスＰＨによって、各列のＣＮＴ１０７に保持されたカウント値のＯＵＴ１への出力が開始されるとともに、メモリ転送パルスＰＨＭによってＭｃｎｔ１１０に保持されている値がＯＵＴ２へ出力され、出力が終了したところで選択行の読み出しが終了となる。
【００７９】
次に、図３、図４、図５及び図６を参照して本発明の第１の実施例による読み出し時間の短縮について説明する。図６は１／３間引きで画像信号を読み出す場合について示す。
【００８０】
６ａは従来技術における読み出し駆動であり、１行目について、出力信号を元に画像の生成と焦点調整動作を行うため第１加算信号及び第２加算信号を読み出す。２行目、３行目は間引き行であるため、読み出し駆動を行わない。４行目について、１行目と同様の読み出しを行う。以下３行周期で同様の駆動を行う。読み出しのシーケンスは図５に相当する。
【００８１】
これに対して６ｂは本実施例における読み出し駆動であり、１行目について、図３に相当する通常駆動行のシーケンス駆動を行い、第１加算信号を読み出す。２行目について、図４に相当する焦点調整行のシーケンス駆動を行い、第１加算信号及び第２加算信号を読み出す。焦点調整行駆動時にはビット数設定部１１４がＤＡＣ１０６のビット数を通常行駆動時に比べて小さく設定することで通常駆動行の読み出し時間と焦点調整行の読み出し時間を足した総読み出し時間が従来例における総読み出し時間に比べて短くすることが可能となる。
【符号の説明】
【００８２】
１０１  単位画素、２０１  転送スイッチ、１１４  分解能設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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