(57)【要約】【課題】ターンオン時の出力電圧の時間変化率（ｄｖ／ｄｔ）の制御性を向上させる。【解決手段】電力変換用スイッチング素子１０３は、ｎ−型の半導体基板１の表面側に、第１のゲート電極６（Ｇ１）と第２のゲート電極６（Ｇ２）とからなるゲート電極の組が複数組繰り返して配置されて構成される。そして、このゲート電極の組は、互いに異なるゲート電極の組に属し、互いに隣接する２つのゲート電極６が、ともに第１のゲート電極６（Ｇ１）となるか、または、ともに第２のゲート電極６（Ｇ２）となるように配置され、第１のゲート電極６（Ｇ１）および第２のゲート電極６（Ｇ２）には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給される。【選択図】図１２
2017147468.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型の半導体層と、
前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組と、
前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層と、
前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域と、
前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されたエミッタ電極と、
前記第１導電型の半導体層に接し、前記半導体基板の第２表面側に形成された第２導電型のコレクタ層と、
前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極と、
を備えた電力変換用スイッチング素子であって、
前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極は、ｂ＞ａを満たすように配置されており、
前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、
前記ゲート電極の組の異なる組に属し、互いに隣接する２つの前記第１のゲート電極には、同じ駆動タイミングの前記第１の駆動信号が供給され、
前記ゲート電極の組の異なる組に属し、互いに隣接する２つの前記第２のゲート電極には、同じ駆動タイミングの前記第２の駆動信号が供給され、
前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差である
ことを特徴とする電力変換用スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換用スイッチング素子に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力変換用スイッチング素子は、家庭用のエアコンや電子レンジなどの小電力機器から、鉄道や製鉄所の大電力機器に至るまで幅広く応用されるようになった。そして、再生可能な新エネルギーの利用や省エネルギーを促進するには、直流から交流へ、または、交流から直流への電力変換が不可欠であることから、電力変換用スイッチング素子は、これからの低炭素社会を実現するための重要なキーコンポーネントになってきている。
【０００３】
ところで、ＩＧＢＴなどの電力変換用スイッチング素子を電力変換のインバータなどに応用した場合、導通時にはオン抵抗に伴う導通損失が発生し、スイッチング時にはスイッチング動作に伴うスイッチング損失が発生する。そこで、インバータの高効率化、小型化を図るには、導通損失およびスイッチング損失をともに低減する必要がある。
【０００４】
特許文献１には、複数個のトレンチ型のゲートを等間隔に配置するとともに、互いに隣接するトレンチ型のゲートにターンオフのタイミングがずれた制御信号を供給することにより、低い導通損失の特性を損なうことなく、ターンオフ時の安全動作領域を拡大することが可能なＩＧＢＴの例が開示されている。
【０００５】
また、特許文献２には、複数個のトレンチ型のゲートを互いに異なる２通りの間隔で交互に配置するととともに、そのゲート間隔が狭いほうの２つのゲートに挟まれた半導体層の上部にチャネル層（ベース領域）およびエミッタ領域を形成し、ゲート間隔が広いほうの２つのゲートに挟まれた半導体層にエミッタ電極に接続されないフローティング層を形成することにより、短絡耐量と耐圧の低下を招くことなく導通損失、すなわち、オン電圧を低減することが可能なＩＧＢＴの例が開示されている。
【０００６】
しかしながら、本願の発明者らの検討によれば、特許文献２に開示された構造のＩＧＢＴは、ターンオフ損失が大きく、かつ、ターンオン時に、ＩＧＢＴや対アームのダイオードの出力電圧の時間変化率ｄｖ／ｄｔの制御性が低下するという問題があることが分かった。
【０００７】
これらの問題のうち、ターンオン時の出力電圧の時間変化率（ｄｖ／ｄｔ）の制御性が低下するという問題については、特許文献３に、その問題が生じる理由が次のように説明されている。
【０００８】
ＩＧＢＴがオン状態になると、２つのゲートの間に形成されたｐ型のフローティング層に過渡的にホールが流れ込むため、そのフローティング層の電位が高くなる。このとき、ゲートとフローティング層を隔てるゲート絶縁膜の帰還容量を介して、ゲートに変位電流が流れ、ゲート電位が持ち上げられる。その結果、ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）構造の相互コンダクタンス（ｇｍ）とゲート−エミッタ間電圧（ｖｇｅ）の時間変化率（ｄｖｇｅ／ｄｔ）の積で決まるコレクタ電流（ｉｃ）の時間変化率（ｄｉｃ／ｄｔ）が増加し、スイッチング速度が加速する。
【０００９】
フローティング層に過渡的に流れ込むホールの量は、主に半導体内部の構造で決定されるので、外部のゲート抵抗で制御することは難しい。従って、加速されたｄｉｃ／ｄｔを外部のゲート抵抗で制御することができず、その結果としてＩＧＢＴと対アームのダイオードの電圧の時間変化率ｄｖ／ｄｔがゲート抵抗で制御できない期間が発生する。
【００１０】
これらを考慮し、特許文献３には、ドリフト層またはフローティング層とゲート電極との間の絶縁膜を厚くするなどして、寄生容量が生じにくい構造のＩＧＢＴが提示されている。ゲート電極との間の寄生容量が小さければ、帰還容量も小さくなるので、ターンオン時の出力電圧の時間変化率（ｄｖ／ｄｔ）の制御性は向上する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１０１０７６号公報
【特許文献２】特開２００６−２２２４５５号公報
【特許文献３】特開２０１１−１１９４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、特許文献２に示されたＩＧＢＴのように、ｎ型のドリフト層内にｐ型のフローティング層が設けられた場合には、導通時にホールがドリフト層内に蓄積されてオン電圧が低減される。一方、ターンオフ時には、その蓄積されたホールが排出される時間が長くなるため、どうしてもターンオフ損失が増加する。特許文献３では、ターンオフ時の損失については、十分な考慮はされていない。
【００１３】
以上の従来技術の問題点に鑑み、本発明の目的は、ターンオフ時の損失を低減させるとともに、ターンオン時の出力電圧の時間変化率（ｄｖ／ｄｔ）の制御性を向上させることが可能な電力変換用スイッチング素子を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る電力変換用スイッチング素子は、半導体基板に形成された第１導電型の半導体層と、前記半導体基板の第１表面側に形成された複数のトレンチの互いに隣接する２つずつのトレンチのそれぞれに、前記第１導電型の半導体層とゲート絶縁膜を介して接するように設けられた第１のゲート電極および第２のゲート電極からなるゲート電極の組と、前記ゲート電極の組の同じ組に属する前記第１のゲート電極および前記第２のゲート電極の間に挟まれた前記半導体基板の前記第１表面側に、前記ゲート絶縁膜を介して形成された第２導電型のチャネル層と、前記チャネル層の表面の一部に、前記第１のゲート電極および前記第２のゲート電極のそれぞれに前記ゲート絶縁膜を介して接するように形成された第１導電型のエミッタ領域と、前記第１導電型のエミッタ領域および前記第２導電型のチャネル層が電気的に接続されたエミッタ電極と、前記第１導電型の半導体層に接し、前記半導体基板の第２表面側に形成された第２導電型のコレクタ層と、前記第２導電型のコレクタ層に電気的に接続されたコレクタ電極と、を備えた電力変換用スイッチング素子であって、前記同じ組に属する前記第１のゲート電極と前記第２のゲート電極との間隔をａとし、前記互いに異なる組に属し、互いに隣接する２つのゲート電極同士の間隔をｂとして、それぞれのゲート電極は、ｂ＞ａを満たすように配置されており、前記第１のゲート電極および前記第２のゲート電極には、駆動タイミングに時間差のある第１の駆動信号および第２の駆動信号がそれぞれ供給され、前記ゲート電極の組の異なる組に属し、互いに隣接する２つの前記第１のゲート電極には、同じ駆動タイミングの前記第１の駆動信号が供給され、前記ゲート電極の組の異なる組に属し、互いに隣接する２つの前記第２のゲート電極には、同じ駆動タイミングの前記第２の駆動信号が供給され、前記時間差は、前記第１のゲート電極と前記第２のゲート電極との両方に時間差なく同じタイミングで駆動信号が供給される場合に比べて、前記電力変換用スイッチング素子のターンオン時のスイッチング速度を抑制する時間差であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ターンオフ時の損失を低減させるとともに、ターンオン時の出力電圧の時間変化率（ｄｖ／ｄｔ）の制御性を向上させることが可能な電力変換用スイッチング素子が提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の例を模式的に示した図であり、（ａ）は、その断面図の例、（ｂ）は、平面配置図の例である。
【図２】電力変換用スイッチング素子をターンオフさせるとき、第１のゲート電極（Ｇ１）および第２のゲート電極（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの例を示した図である。
【図３】電力変換用スイッチング素子をターンオンさせるとき、第１のゲート電極（Ｇ１）および第２のゲート電極（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの例を示した図である。
【図４】電力変換用スイッチング素子をターンオフさせるとき、第１のゲート電極（Ｇ１）および第２のゲート電極（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの第２の例を示した図である。
【図５】電力変換用スイッチング素子をターンオンさせるとき、第１のゲート電極（Ｇ１）および第２のゲート電極（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの第２の例を示した図である。
【図６】電力変換用スイッチング素子の出力特性の例を示した図である。
【図７】本発明の実施形態の効果の例を示した図である。
【図８】本発明の実施形態の別の効果の例を示した図である。
【図９】図２〜図５に示した駆動信号の駆動シーケンスを実現する駆動回路のブロック構成の例を示した図である。
【図１０】本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の第１の変形例を示した図である。
【図１１】本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の第２の変形例を示した図である。
【図１２】本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の第３の変形例を示した図であり、（ａ）は、断面図の例、（ｂ）は、平面配置図の例である。
【図１３】本発明の第２の実施形態に係る電力変換用スイッチング素子の構造の例を模式的に示した図である。
【図１４】本発明の第３の実施形態に係る電力変換用スイッチング素子の構造の例を模式的に示した図である。
【図１５】本発明の第４の実施形態に係る電力変換用スイッチング素子の構造の例を模式的に示した図である。
【図１６】本発明の第５の実施形態に係る電力変換用スイッチング素子の構造の例を模式的に示した図である。
【図１７】本発明の第６の実施形態に係る電力変換用スイッチング素子の構造の例を模式的に示した図である。
【図１８】本発明の第１〜第６の実施形態に係る電力変換用スイッチング素子を適用した電力変換装置の回路構成の例を示した図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、実施形態を説明するためのすべての図面において、同一の構成要素には同一符号を付し、その繰り返しの説明を省略する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電力変換用スイッチング素子１００の構造の例を模式的に示した図であり、（ａ）は、その断面図の例、（ｂ）は、平面配置図の例である。なお、図１（ａ）に示した断面図は、図１（ｂ）の平面配置図における一点鎖線Ａ−Ａ’部分に対応する断面図である。
【００１９】
図１（ａ）に示すように、電力変換用スイッチング素子１００は、２つの独立した制御ゲートを有するＩＧＢＴということができ、シリコンなどのｎ−型の半導体基板１の表面側に、間隔ａで互いに隣接配置されたトレンチ型の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の組が、間隔ｂで繰り返し配置された構造を有している。
【００２０】
ここで、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）は、例えば、ｎ−型の半導体基板１の表面側に、ｐ型チャネル層２またはｐ型フローティング層１５となるｐ型の半導体層が形成され、そのｐ型の半導体層に、そのｐ型の半導体層よりも深いトレンチが形成され、そのトレンチの内壁にゲート絶縁膜５が形成され、そのゲート絶縁膜５が形成されたトレンチ内に導電性のポリシリコンなどが埋め込まれることにより形成される。
【００２１】
また、図１（ａ）に示すように、電力変換用スイッチング素子１００においては、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間には、ｐ型チャネル層２およびｐ型フローティング層１５が交互に形成されている。
【００２２】
ここで、ｐ型チャネル層２の表面部の一部で、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）のそれぞれにゲート絶縁膜５を介して接する部分に、ｎ型エミッタ領域３（ソース領域ともいう）が形成されている。また、ｐ型チャネル層２の表面部の一部で、ｎ型エミッタ領域３が形成されていない部分には、ｐ型エミッタ領域１２が形成されている。
【００２３】
ゲート電極６，１３、ｎ型エミッタ領域３、ｐ型エミッタ領域１２およびｐ型フローティング層１５の上部（外側）には層間絶縁膜１６が形成され、さらに、その上部（外側）には、導電性の金属などからなるエミッタ電極７が形成されている。このとき、ｎ型エミッタ領域３およびｐ型エミッタ領域１２の上部の層間絶縁膜１６には開口部が形成されており、ｎ型エミッタ領域３およびｐ型エミッタ領域１２は、エミッタ電極７に接触し、電気的に接続されている。一方、ｐ型フローティング層１５は、層間絶縁膜１６によりエミッタ電極７と絶縁されている。
【００２４】
本実施形態では、ｐ型チャネル層２、ｎ型エミッタ領域３およびｐ型エミッタ領域１２が形成された領域を挟んだ第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａは、ｐ型フローティング層１５が形成された領域を挟んだ第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ｂよりも小さいものとする。すなわち、間隔ａ＜間隔ｂであるとする。なお、間隔ａ＜間隔ｂとした場合、高速スイッチング性能および短絡耐量の向上、オン電圧低減などの効果得られる（特許文献２参照）。
【００２５】
また、ｎ−型の半導体基板１の裏面側には、ｐ型コレクタ層４が形成されるとともに、ｐ型コレクタ層４に接触するようにして、導電性の金属などからなるコレクタ電極８が形成されている。
【００２６】
なお、図１（ａ）において、ｎ−型の半導体基板１のうち、ｐ型チャネル層２、ｎ型エミッタ領域３、ｐ型エミッタ領域１２およびｐ型コレクタ層４を除いた領域は、ｎ−型の半導体基板１そのものであるが、通常、ｎ−型ドリフト層１ｄと呼ばれる。
【００２７】
また、図１（ｂ）に示すように、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）は、それぞれ、その上部に形成される第１の金属配線４０および第２の金属配線４１に接続されている。ここで、第１の金属配線４０および第２の金属配線４１は、互いに絶縁された独立の配線であり、それぞれ、図示しない第１のゲート端子および第２のゲート端子に接続される。また、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を構成するゲート層と、第１の金属配線４０および第２の金属配線４１を構成する金属配線層とは、層間絶縁膜１６に形成されたコンタクトホール４２によって電気的に接続される。
【００２８】
以上のように、本発明の第１の実施形態に係る電力変換用スイッチング素子１００は、外部から第１のゲート端子および第２のゲート端子を介して独立に駆動可能な第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を有することを特徴とする。
【００２９】
図２は、電力変換用スイッチング素子１００をターンオフさせるとき、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの例を示した図である。ここでは、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）のいずれにも、すでにしきい値電圧Ｖｔｈより高い電圧が印加され、電力変換用スイッチング素子１００のスイッチング状態が「オン」状態であるとする。
【００３０】
なお、ここでいうしきい値電圧Ｖｔｈとは、第１のゲート電極６（Ｇ１）または第２のゲート電極１３（Ｇ２）に電圧を印加したとき、ｐ型チャネル層２内にｎ型エミッタ領域３とｎ−型ドリフト層１ｄをつなぐ導通路（チャネル）が形成される最低の電圧をいう。
【００３１】
本実施形態では、図２に示すように、電力変換用スイッチング素子１００をターンオフさせるときには、まず、第１のゲート電極６（Ｇ１）の駆動信号をしきい値電圧Ｖｔｈより高い状態から低い状態へ変化させる（ターンオフさせる）。また、同時に、そのターンオフのタイミングに所定の時間（例えば、３μ秒）先行して、第２のゲート電極１３（Ｇ２）の駆動信号を、しきい値電圧Ｖｔｈより高い状態から低い状態へ変化させる（ターンオフさせる）。
【００３２】
以上のように、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）それぞれを駆動する駆動信号において、ターンオフするタイミングを、所定の時間（例えば、３μ秒）ずらすことにより、電力変換用スイッチング素子１００のターンオフ損失が低減されるという効果が得られる。この効果が得られる理由は、次のように説明することができる。
【００３３】
第１のゲート電極６（Ｇ１）の駆動信号の電圧がしきい値電圧Ｖｔｈより高い状態のうちに、第２のゲート電極１３（Ｇ２）の駆動信号の電圧を、しきい値電圧Ｖｔｈよりも高い状態から低い状態へと変化させる（ターンオフさせる）と、第２のゲート電極１３（Ｇ２）によってｐ型チャネル層２に生成されていたｎ型エミッタ領域３とｎ−型ドリフト層１ｄとをつなぐチャネルが消滅する。そのため、その第２のゲート電極１３（Ｇ２）側に形成されていたチャネルを介してｎ−型ドリフト層１ｄへ電子が注入されなくなるので、それに応じて、ｐ型コレクタ層４からｎ−型ドリフト層１ｄへ注入されるホールの量が減少する。
【００３４】
このような状態にあるとき、第１のゲート電極６（Ｇ１）の駆動信号の電圧を、しきい値電圧Ｖｔｈよりも高い状態から低い状態へと変化させる（ターンオフさせる）と、第１のゲート電極６（Ｇ１）側に形成されていたチャネルも消滅し、そのチャネルを介してのｎ−型ドリフト層１ｄへの電子注入もされなくなる。その結果、電力変換用スイッチング素子１００のスイッチング状態は、「オフ」状態となる。すなわち、電力変換用スイッチング素子１００がターンオフする。
【００３５】
この場合、第１のゲート電極６（Ｇ１）の駆動信号の電圧を、しきい値電圧Ｖｔｈよりも高い状態から低い状態へと変化させる（ターンオフさせる）ときには、ｎ−型ドリフト層１ｄに蓄積されているホールの量が減少しているので、その分、ホールの排出時間が短縮されることになる。その結果、電力変換用スイッチング素子１００のターンオフ時間が短くなり、ターンオフ損失が低減する。
【００３６】
なお、第１のゲート電極６（Ｇ１）の駆動信号および第２のゲート電極１３（Ｇ２）の駆動信号のそれぞれがターンオフするタイミングの時間差ｔｄが長くなると、オン電圧が増加する期間が長くなるので、導通損失が増加する。一方、その時間差ｔｄが短過ぎると、ターンオフ損失低減の効果が小さくなる。従って、十分なターンオフ損失低減の効果を得るには、時間差ｔｄは、３μs以上であることが望ましい。
【００３７】
図３は、電力変換用スイッチング素子１００をターンオンさせるとき、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの例を示した図である。ここでは、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）のいずれにも、すでにしきい値電圧Ｖｔｈより低い電圧が印加され、電力変換用スイッチング素子１００のスイッチング状態が「オフ」状態であるとする。
【００３８】
本実施形態では、図３に示すように、電力変換用スイッチング素子１００をターンオンさせるときには、まず、第１のゲート電極６（Ｇ１）の駆動信号をしきい値電圧Ｖｔｈより低い状態から高い状態へ変化させる（ターンオンさせる）。また、同時に、そのターンオンのタイミングから所定の時間（例えば、３μ秒）遅延して、第２のゲート電極１３（Ｇ２）の駆動信号を、しきい値電圧Ｖｔｈより低い状態から高い状態へ変化させる（ターンオンさせる）。
【００３９】
以上のように、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）それぞれを駆動する駆動信号において、ターンオンするタイミングを、所定の時間（例えば、３μ秒）ずらすことにより、電力変換用スイッチング素子１００の出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善されるという効果が得られる。この効果が得られる理由は、次のように説明される。
【００４０】
すなわち、図３に示した制御シーケンスにおいては、第１のゲート電極６（Ｇ１）の駆動信号の電圧がしきい値電圧Ｖｔｈを超えた（ターンオンした）とき、第２のゲート電極１３（Ｇ２）の駆動信号の電圧は、未だ、しきい値電圧Ｖｔｈよりも低い状態にあるので、第２のゲート電極１３（Ｇ２）側には、ｎ型エミッタ領域３とｎ−型ドリフト層１ｄとをつなぐチャネルが形成されない。そのため、ｎ−型ドリフト層１ｄへの電子の注入は、第１のゲート電極６（Ｇ１）側に形成されたチャネルだけを介して行われることになるので、コレクタ電流の時間変化率ｄｉｃ／ｄｔはあまり大きくならず、スイッチング速度が抑制される。その結果として、電力変換用スイッチング素子１００の出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。
【００４１】
なお、第１のゲート電極６（Ｇ１）の駆動信号および第２のゲート電極１３（Ｇ２）の駆動信号のそれぞれがターンオンするタイミングの時間差ｔｄが短過ぎると、出力電圧の時間変化率ｄｖ／ｄｔの制御性を改善する効果が小さくなる。従って、その時間差ｔｄは、３μs以上であることが望ましい。
【００４２】
なお、図２の説明では、第１のゲート電極６（Ｇ１）の駆動信号のターンオフのタイミングに先行して、第２のゲート電極１３（Ｇ２）の駆動信号がターンオフするとしたが、その順序は逆であってもよい。同様に、図３の説明では、第１のゲート電極６（Ｇ１）の駆動信号のターンオンのタイミングから遅延して、第２のゲート電極１３（Ｇ２）の駆動信号がターンオンするとしたが、その順序は逆であってもよい。
【００４３】
図４は、電力変換用スイッチング素子１００をターンオフさせるとき、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの第２の例を示した図である。この駆動シーケンスが図２に示した駆動シーケンスと相違する点は、第２のゲート電極１３（Ｇ２）の駆動信号のゲートをオフするときの電圧を負電圧（−Ｖｃｃ）にすることである。
【００４４】
電力変換用スイッチング素子１００をターンオフさせる場合に、第２のゲート電極１３（Ｇ２）の駆動信号のゲートをオフするときの電圧を負電圧（−Ｖｃｃ）にすると、第２のゲート電極１３（Ｇ２）にゲート絶縁膜５を介して接するｐ型フローティング層１５にｐ型の蓄積層が形成される。その結果、ターンオフ時のホールの排出が促進され、ターンオフ損失が低減される。
【００４５】
図５は、電力変換用スイッチング素子１００をターンオンさせるとき、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）をそれぞれ駆動する駆動信号の駆動シーケンスの第２の例を示した図である。この駆動シーケンスが図３に示した駆動シーケンスと相違する点は、第２のゲート電極１３（Ｇ２）の駆動信号のゲートをオフするときの電圧を接地電位（Ｇｎｄ）にすることである。
【００４６】
電力変換用スイッチング素子１００をターンオンさせる場合に、第２のゲート電極１３（Ｇ２）の駆動信号のゲートをオフするときの電圧を負電圧（−Ｖｃｃ）まで下げると、第２のゲート電極１３（Ｇ２）にゲート絶縁膜５を介して接するｎ−型ドリフト層１ｄに、ｐ型チャネル層２とｐ型フローティング層１５とをつなぐチャネルが形成される。そのときには、ターンオン時のｐ型フローティング層１５の電位変動によって、ｐ型チャネル層２の電位も変動し、出力電圧の時間変化率ｄｖ／ｄｔの制御性が悪化する。よって、図５に示す例では、第２のゲート電極１３（Ｇ２）の駆動信号のゲートをオフするときの電圧は、接地電位（Ｇｎｄ）にするものとした。なお、ここでは、接地電位（Ｇｎｄ）は、エミッタ電極７の電位と同電位であるとする。
【００４７】
図６は、電力変換用スイッチング素子１００の出力特性の例を示した図である。この例では、第１のゲート電極６（Ｇ１）の電圧Ｖｇ１を＋１５Ｖに固定しておき、第２のゲート電極１３（Ｇ２）の電圧Ｖｇ２を＋１５Ｖ、０Ｖ、−１５Ｖの３通りに変化させたときの出力特性を示している。図６から分かるように、第２のゲート電極１３（Ｇ２）の電圧Ｖｇ２が＋１５Ｖのとき、オン電圧が最小となり、電圧Ｖｇ２が−１５Ｖのとき、オン電圧が最大となる。
【００４８】
そこで、ここでは、電力変換用スイッチング素子１００の導通時に、第２のゲート電極１３（Ｇ２）の電圧Ｖｇ２を＋１５Ｖとすることで、そのオン電圧を低くし、また、ターンオフ時に、第２のゲート電極１３（Ｇ２）の電圧Ｖｇ２を−１５Ｖとすることで、オン電圧を高くする。この場合、図４で説明したように、ターンオフ損失が低減される。つまり、第２のゲート電極１３（Ｇ２）の電圧Ｖｇ２を時間軸でダイナミックに制御することにより、オン電圧を低減し、ターンオフ損失が低減されるという効果が得られる。
【００４９】
図７は、本発明の実施形態の効果の例を示した図である。図７に示したオン電圧とターンオフ損失のトレードオフ曲線は、比較例のトレードオフ曲線である。
なお、ここでいう比較例とは、図１に示した電力変換用スイッチング素子１００の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、同じタイミングの駆動信号で駆動した場合をいう。また、本実施形態とは、図１に示した電力変換用スイッチング素子１００の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２で示した駆動信号で駆動した場合をいう。
【００５０】
図７に示した比較例のトレードオフ曲線において、黒色の四角印で表される各点のオン電圧およびターンオフ損失の値は、ｐ型コレクタ層４の不純物濃度をパラメータとして変化させたときに得られるオン電圧およびターンオフ損失の値を表したものである。この比較例のトレードオフ曲線によれば、ｐ型コレクタ層４の不純物濃度を高くすると、オン電圧は低くなるが、ターンオフ損失が大きくなり、また、ｐ型コレクタ層４の不純物濃度を低くすると、オン電圧は高くなるが、ターンオフ損失が小さくなる。従って、この比較例のトレードオフ曲線からは、ｐ型コレクタ層４の不純物濃度を変えるだけでは、オン電圧が低く、かつ、ターンオフ損失を小さくすることができないことが分かる。
【００５１】
一方、本実施形態では、ｐ型コレクタ層４の不純物濃度が、比較例のトレードオフ曲線の最も左上にある黒色の四角印に対応するものであっても、そのターンオフ損失は、黒色の三角印が示す位置まで改善される。すなわち、本実施形態では、電力変換用スイッチング素子１００において、オン電圧を低く、かつ、ターンオン損失を小さくすることができることが分かる。
【００５２】
さらに、拡張して判断すれば、図１に示した電力変換用スイッチング素子１００の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）のそれぞれの駆動信号を、独立に時間をずらして駆動制御することにより、比較例に比べ、オン電圧とターンオフ損失のトレードオフを大幅に改善することが可能ということができる。
【００５３】
図８は、本発明の実施形態の別の効果の例を示した図である。なお、図８いう比較例および本実施形態の意味は、図７の場合と同じである。
【００５４】
図８では、図７と相違し、比較例について、オン電圧とターンオフ損失のトレードオフ曲線が２本示されている。そのうち、黒色の四角印を含む実線で描かれているトレードオフ曲線は、図１に示した電力変換用スイッチング素子１００における第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを３μｍとしたときのトレードオフ曲線である。また、白色の四角印を含む破線で描かれているトレードオフ曲線は、図１に示した電力変換用スイッチング素子１００における第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを１μｍとしたときのトレードオフ曲線である。
【００５５】
図８の比較例のトレードオフ曲線によれば、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを３μｍから１μｍに縮小した場合、オン電圧は低減するが、ターンオフ損失は増加する。そのため、トレードオフ曲線そのものは、あまり変わらない。これは、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを縮小することで、ホール注入量が増加し，オン電圧は低下するが，注入されたホールがテール電流の増加を招き、ターンオフ損失が増加するためである。
【００５６】
一方、本実施形態では、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを３μｍから１μｍに縮小すると、それぞれのオン電圧およびターンオフ損失は、図８の黒色の三角印で表される点から白色の三角印で表される点へ移動する。すなわち、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａの縮小により、オン電圧は低減し、ターンオフ損失が増加する。しかしながら、そのターンオフ損失の増加量は、比較例の場合に比べはるかに小さい。
【００５７】
従って、本実施形態の場合には、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを３μｍから１μｍに縮小することにより、オン電圧とターンオフ損失のトレードオフが改善されることが分かる。
【００５８】
なお、このようなトレードオフの改善は、第１のゲート電極６（Ｇ１）と第２のゲート電極１３（Ｇ２）との間隔ａを１μｍより小さくしても、同様に見られることから、本実施形態（図１に示した電力変換用スイッチング素子１００）では、間隔ａを１μｍ以下にするものとした。
【００５９】
図９は、図２〜図５に示した駆動信号の駆動シーケンスを実現する駆動回路のブロック構成の例を示した図である。図９では、図２〜図５に示したような２つの異なる駆動信号で駆動される電力変換用スイッチング素子１００を、ＩＧＢＴ３１および可変抵抗３２によって表している。なお、可変抵抗３２は、第２のゲート電極１３によりｎ−型ドリフト層１ｄにおけるホールの蓄積量という物理量を制御することを、回路的に表現したものである。
【００６０】
また、図９に示すように、ゲート駆動回路３７は、マイコン３６から出力される制御信号に基づき、図２〜図５に示したようなタイミングのずれた２つの駆動信号を生成する制御回路３５と、制御回路３５から出力される駆動信号の１つを受けて、スイッチング素子３０を駆動する第１の駆動信号３８および第２の駆動信号３９をそれぞれ生成するバッファ回路３３，３４を含んで構成される。
【００６１】
すなわち、バッファ回路３３から出力される駆動信号３８は、ＩＧＢＴ３１のゲート端子へ入力され、また、バッファ回路３３から出力される駆動信号３９は、ＩＧＢＴ３１のゲート端子および可変抵抗３２の抵抗制御端子へ入力される。なお、物理的には、駆動信号３８は、第１のゲート電極６（Ｇ１）に接続され、駆動信号３９は、第２のゲート電極１３（Ｇ２）に接続される。
【００６２】
図１０は、本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の第１の変形例を示した図である。図１に示した電力変換用スイッチング素子１００では、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）のそれぞれを駆動する駆動信号を入力するために、２つの独立したゲート端子（図１では、図示省略）が必要である。
【００６３】
そこで、第１の変形例に係る電力変換用スイッチング素子１０１では、２つの独立したゲート端子を１つにまとめる。そして、この１つにまとめたゲート端子から第２のゲート電極１３（Ｇ２）を駆動する駆動信号を入力し、さらに、その駆動信号を抵抗２０によって遅延させた駆動信号を第１のゲート電極６（Ｇ１）へ入力する。
【００６４】
こうすることにより、電力変換用スイッチング素子１０１のターンオンおよびターンオフ時にそのタイミングがずれた駆動信号を、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）のそれぞれに供給することができる。よって、この第１の変形例に係る電力変換用スイッチング素子１０１においても、出力電圧の時間変化率ｄｖ／ｄｔの制御性を改善するとともに、ターンオフ損失を低減するという効果を得ることができる。
【００６５】
また、この変形例では、抵抗２０を、電力変換用スイッチング素子１０１という半導体装置の中に埋め込んで実現することができるので、外部に設けるゲート駆動回路３７を簡単化することが可能となる。従って、電力変換用スイッチング素子１０１を用いたインバータなどの電力変換装置の低コスト化が可能になる。
【００６６】
図１１は、本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の第２の変形例を示した図である。この第２の変形例に係る電力変換用スイッチング素子１０２では、第１の変形例と同様に、２つの独立したゲート端子を１つにまとめる。そして、この１つにまとめたゲート端子から第２のゲート電極１３（Ｇ２）を駆動する駆動信号を入力し、さらに、その駆動信号を抵抗２０およびコンデンサ２１によって遅延させた駆動信号を第１のゲート電極６（Ｇ１）へ入力する。
【００６７】
以上の通り、電力変換用スイッチング素子１０２における第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を駆動する仕組みは、第１の変形例と同じである。
また、コンデンサ２１も抵抗２０と同様に電力変換用スイッチング素子１０２という半導体装置の中に埋め込んで実現することができる。従って、第２の変形例に係る電力変換用スイッチング素子１０２でも、第１の変形例に係る電力変換用スイッチング素子１０１と同様の効果を得ることができる。
【００６８】
図１２は、本発明の第１の実施形態に係る電力変換用スイッチング素子の構造の第３の変形例を示した図であり、（ａ）は、断面図の例、（ｂ）は、平面配置図の例である。なお、図１２（ａ）に示した断面図は、図１２（ｂ）の平面配置図における一点鎖線Ａ−Ａ’部分に対応する断面図である。
【００６９】
図１２に示した電力変換用スイッチング素子１０３が、図１に示した電力変換用スイッチング素子１００と相違する点は、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の組の繰り返し配置の仕方にある。すなわち、図１の電力変換用スイッチング素子１００では、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の組は、（Ｇ１−Ｇ２）−（Ｇ１−Ｇ２）−・・・というように平行移動されつつ、繰り返し配置されている。一方、図１２の電力変換用スイッチング素子１０３では、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の組は、（Ｇ１−Ｇ２）−（Ｇ２−Ｇ１）−・・・というように互いにその位置が反転されつつ、繰り返し配置されている。
【００７０】
電力変換用スイッチング素子１０３において、このように第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の組が、互いにその位置を反転させながら繰り返し配置されたとしても、これらの第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２〜図５に示した駆動信号で駆動する場合には、図１に示した電力変換用スイッチング素子１００と同様の効果が得られることは、これまでの説明から明らかである。
【００７１】
また、第３の変形例の場合には、ｐ型フローティング層１５側を介しては、同じ第１のゲート電極６または第２のゲート電極１３同士が隣接する。従って、図１２（ｂ）に示すように、そのゲート電極６，１３を上部の金属配線４０，４１に接続する領域において、隣接する第１のゲート電極６または第２のゲート電極１３同士をつなげることができる。従って、ゲート電極６，１３と金属配線４０，４１とをそれぞれ接続する領域における、それぞれのゲート電極領域の面積を大きくすることができるので、そのゲート電極領域には、ゲート電極６，１３と金属配線４０，４１とを接続するコンタクトホール４２をより多く設けることができる。よって、そのコンタクト抵抗や、ゲート電極領域の抵抗を低減することができる。
【００７２】
従って、この第３の変形例に係る電力変換用スイッチング素子１０３では、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）へは、より安定した駆動信号が入力されることになる。
【００７３】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る電力変換用スイッチング素子１１０の構造の例を模式的に示した図である。
【００７４】
図１３に示すように、第２の実施形態に係る電力変換用スイッチング素子１１０の構造は、図１に示した第１の実施形態に係る電力変換用スイッチング素子１００の構造とほとんど同じであるが、第２の実施形態に係る電力変換用スイッチング素子１１０では、ｐ型コレクタ層４とｎ−型ドリフト層１ｄとの界面に、ｎ型バッファ層１４が設けられている点で相違する。
【００７５】
ｎ型バッファ層１４は、電力変換用スイッチング素子１１０がオフした状態において、ｐ型チャネル層２およびｐ型フローティング層１５とｎ−型ドリフト層１ｄの界面部から、ｎ−型ドリフト層１ｄに向かって伸びる空乏層がｐ型コレクタ層４に到達することを防ぐ役割がある。このｎ型バッファ層１４の不純物濃度は、ｎ−型ドリフト層１ｄよりも高く形成される。
【００７６】
そして、この第２の実施形態においても、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２〜図５に示した駆動信号を用いて、時間をずらして駆動する。従って、この場合にも、第１の実施形態と同様の効果を得ることができる。すなわち、電力変換用スイッチング素子１１０でもターンオフ損失が低減され、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。
【００７７】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係る電力変換用スイッチング素子１２０の構造の例を模式的に示した図である。
【００７８】
図１４に示すように、第３の実施形態に係る電力変換用スイッチング素子１２０の構造は、図１に示した第１の実施形態に係る電力変換用スイッチング素子１００の構造とほとんど同じであるが、第３の実施形態に係る電力変換用スイッチング素子１２０では、ｐ型チャネル層２とｎ−型ドリフト層１ｄの界面に、ｎ型ホールバリア層１０が設けられている点で相違する。
【００７９】
ｎ型ホールバリア層１０は、ｐ型コレクタ層４から注入されるホールを堰き止め、ｎ−型ドリフト層１ｄの抵抗を低減する役割を担う。
【００８０】
そして、この第３の実施形態においても、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２〜図５に示した駆動信号を用いて、時間をずらして駆動する。従って、この場合にも、第１の実施形態と同様の効果を得ることができる。すなわち、電力変換用スイッチング素子１４０でもターンオフ損失が低減され、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。
【００８１】
（第４の実施形態）
図１５は、本発明の第４の実施形態に係る電力変換用スイッチング素子１３０の構造の例を模式的に示した図である。
【００８２】
図１５に示すように、第４の実施形態に係る電力変換用スイッチング素子１３０の構造は、図１に示した第１の実施形態に係る電力変換用スイッチング素子１００の構造とほとんど同じであるが、第３の実施形態に係る電力変換用スイッチング素子１３０では、第１の実施形態に係る電力変換用スイッチング素子１００で設けられているｐ型フローティング層１５が設けられていない点で相違する。
【００８３】
そして、この第４の実施形態においても、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２〜図５に示した駆動信号を用いて、時間をずらして駆動する。その場合には、第１の実施形態の場合と同様に、ターンオフ損失が低減され、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。なお、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される理由は、ターンオン時に第２のゲート電極１３（Ｇ２）にしきい値以下の電圧を印加することで、コレクタ電流の時間変化率ｄｉｃ／ｄｔが低下し、スイッチング速度が抑制されるからである。
【００８４】
（第５の実施形態）
図１６は、本発明の第５の実施形態に係る電力変換用スイッチング素子１４０の構造の例を模式的に示した図である。
【００８５】
図１５に示すように、第５の実施形態に係る電力変換用スイッチング素子１４０では、ｎ−型の半導体基板１の表面側に、トレンチ型の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）がほぼ等間隔に配置されている。そして、そのトレンチ型の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の間のｎ−型の半導体基板１には、ｐ型コレクタ層４、ｎ型エミッタ領域３およびｐ型エミッタ領域１２が形成され、さらに、そのｎ型エミッタ領域３およびｐ型エミッタ領域１２は、その上部の表面側に設けられたエミッタ電極７に接続されている。なお、本実施形態では、第１の実施形態に係る電力変換用スイッチング素子１００でいうｐ型フローティング層１５に対応する層または領域は、設けられていない。
【００８６】
また、電力変換用スイッチング素子１４０の裏面側のｎ−型の半導体基板１には、ｐ型コレクタ層４が形成され、ｐ型コレクタ層４は、コレクタ電極８に接続されている。
【００８７】
そして、この第５の実施形態においても、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２〜図５に示した駆動信号を用いて、時間をずらして駆動する。その場合には、第１の実施形態の場合と同様に、ターンオフ損失が低減され、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。なお、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される理由は、第４の実施形態の場合と同様に、ターンオン時に第２のゲート電極１３（Ｇ２）にしきい値以下の電圧を印加することで、コレクタ電流の時間変化率ｄｉｃ／ｄｔが低下し、スイッチング速度が抑制されるからである。
【００８８】
（第６の実施形態）
図１７は、本発明の第６の実施形態に係る電力変換用スイッチング素子１５０の構造の例を模式的に示した図である。
【００８９】
図１５に示すように、第５の実施形態に係る電力変換用スイッチング素子１５０では、ｎ−型の半導体基板１の表面側に、プレーナ型の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）がほぼ等間隔に配置されている。そして、そのトレンチ型の第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）の間のｎ−型の半導体基板１には、ｐ型コレクタ層４、ｎ型エミッタ領域３およびｐ型エミッタ領域１２が形成され、さらに、そのｎ型エミッタ領域３およびｐ型エミッタ領域１２は、その上部の表面側に設けられたエミッタ電極７に接続されている。なお、本実施形態では、第１の実施形態に係る電力変換用スイッチング素子１００でいうｐ型フローティング層１５に対応するそうまたは領域は、設けられていない。
【００９０】
また、電力変換用スイッチング素子１４０の裏面側のｎ−型の半導体基板１には、ｐ型コレクタ層４が形成され、ｐ型コレクタ層４は、コレクタ電極８に接続されている。
【００９１】
そして、この第６の実施形態においても、第１のゲート電極６（Ｇ１）および第２のゲート電極１３（Ｇ２）を、図２〜図５に示した駆動信号を用いて、時間をずらして駆動する。その場合には、第１の実施形態の場合と同様に、ターンオフ損失が低減され、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される。なお、出力電圧の時間変化率ｄｖ／ｄｔの制御性が改善される理由は、第４の実施形態の場合と同様に、ターンオン時に第２のゲート電極１３（Ｇ２）にしきい値以下の電圧を印加することで、コレクタ電流の時間変化率ｄｉｃ／ｄｔが低下し、スイッチング速度が抑制されるからである。
【００９２】
（第７の実施形態）
図１８は、本発明の第１〜第６の実施形態に係る電力変換用スイッチング素子１００，１１０，１２０，１３０，１４０，１５０を適用した電力変換装置１０００の回路構成の例を示した図である。このような電力変換装置１０００は、一般にはインバータ装置と呼ばれ、例えば、直流電源９６０からの電気エネルギーを所望の周波数の交流電流に変換し、モータ９５０の回転数を可変速制御する用途などに用いられている。
【００９３】
図１８に示すように、直流電源９６０の正極は、電力変換装置１０００のＰ端子９００に接続され、負極は、Ｎ端子９０１に接続される。また、Ｕ端子９１０、Ｖ端子９１１、Ｗ端子９１２からは、３相の交流電流が出力され、モータ９５０に接続される。
【００９４】
Ｐ端子９００とＮ端子９０１との間には、２つの電力変換用スイッチング素子７００が直列に接続された回路が並列に３回路設けられている。そして、そのそれぞれの回路における２つの電力変換用スイッチング素子７００を直列に接続する接続点は、それぞれ、Ｕ端子９１０、Ｖ端子９１１、Ｗ端子９１２に接続されている。なお、ここでいう電力変換用スイッチング素子７００は、第１〜第６の実施形態に係る電力変換用スイッチング素子１００，１１０，１２０，１３０，１４０，１５０のいずれかを指す。
【００９５】
ここで、いわゆる上アーム側の電力変換用スイッチング素子７００は、そのそれぞれのコレクタ電極８がＰ端子９００に接続され、エミッタ電極７がＵ端子９１０、Ｖ端子９１１、Ｗ端子９１２に接続される。また、いわゆる下アーム側の電力変換用スイッチング素子７００は、そのそれぞれのエミッタ電極７がＮ端子９０１に接続され、コレクタ電極８がＵ端子９１０、Ｖ端子９１１、Ｗ端子９１２に接続される。
【００９６】
そして、それぞれのゲート駆動回路８００によってそれぞれの電力変換用スイッチング素子７００のオン・オフのタイミングの位相を変えて制御することにより、Ｕ端子９１０、Ｖ端子９１１、Ｗ端子９１２からは、３相の交流電流が出力される。なお、ここでいうゲート駆動回路８００は、図９に示したゲート駆動回路３７に対応する。
【００９７】
さらに、それぞれの電力変換用スイッチング素子７００には、フライホイールダイオード６００が逆並列に接続されている。フライホイールダイオード６００は、例えば、上アーム側の電力変換用スイッチング素子７００がオフした場合、その電力変換用スイッチング素子７００に流れていた電流を、下アーム側の電力変換用スイッチング素子７００と逆並列に接続されたフライホイールダイオード６００に転流させることで、モータ９５０のコイルに貯まっているエネルギーを開放する。また、下アーム側の電力変換用スイッチング素子７００がオフした場合も同様である。
【００９８】
以上のように構成された電力変換装置１０００では、それぞれの電力変換用スイッチング素子７００の導通時に導通損失を発生し、オン・オフ時にスイッチング損失を発生するが、本実施形態では、電力変換用スイッチング素子７００として、第１〜第６の実施形態で説明した電力変換用スイッチング素子１００，１１０，１２０，１３０，１４０，１５０が用いられるので、電力変換装置１０００としての導通損失およびスイッチング損失が低減される。
【００９９】
なお、図１８に示した電力変換装置１０００の構成は、一例であって、２相の交流電流を出力するものなどであっても、また、交流電流を直流電流に変換するものであっても、本実施形態と同様の効果が得られる。
【０１００】
また、本明細書では、電力変換用スイッチング素子１００，１１０，１２０，１３０，１４０，１５０におけるゲート部分にｎ型チャネルのＭＯＳＦＥＴを用いたが、ｐ型チャネルのＭＯＳＦＥＴであってもよい。
【０１０１】
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明を分かりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
【符号の説明】
【０１０２】
１      ｎ−型の半導体基板（第１導電型の半導体基板）
１ｄ    ｎ−型ドリフト層（第１導電型半導体層）
２      ｐ型チャネル層（第２導電型チャネル層）
３      ｎ型エミッタ領域（第１導電型エミッタ領域）
４      ｐ型コレクタ層（第２導電型コレクタ層）
５      ゲート絶縁膜
６      第１のゲート電極（Ｇ１）
７      エミッタ電極
８      コレクタ電極
１０    ｎ型ホールバリア層（第１導電型のホールバリア層）
１２    ｐ型エミッタ領域
１３    第２のゲート電極（Ｇ２）
１４    ｎ型バッファ層（第１導電型のバッファ層）
１５    ｐ型フローティング層
１６    層間絶縁膜
２１    抵抗
２２    コンデンサ
３１    ＩＧＢＴ
３２    可変抵抗
３３，３４  バッファ回路
３５    制御回路
３６    マイコン
３７    ゲート駆動回路
４０    第１の金属配線
４１    第２の金属配線
４２    コンタクトホール
１００，１０１，１０２．１０３            電力変換用スイッチング素子
１１０，１２０，１３０，１４０，１５０    電力変換用スイッチング素子
６００    フライホイールダイオード（ダイオード）
７００    電力変換用スイッチング素子
８００    ゲート駆動回路
９００    Ｐ端子
９０１    Ｎ端子
９１０    Ｕ端子
９１１    Ｖ端子
９１２    Ｗ端子
９５０    モータ
９６０    直流電源
【図１】
2017147468.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017147468.tif 000009
【図８】
2017147468.tif 000010
【図９】
2017147468.tif 000011
【図１０】
2017147468.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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