(57)【要約】【課題】ＲＴＮを低減する光電変換素子の駆動回路を提供する。【解決手段】光電変換素子の駆動回路４０は、第１端子２２及び第２端子２３を有し、受光量に応じて、第１端子２２と第２端子２３との間の抵抗が変化する光電変換素子２１の第１端子２２に可変のバイアス電圧を印加するバイアス電圧印加部４３と、光電変換素子２１の第２端子２３に対する駆動電圧の印加をスイッチングするトランジスタ４１と、トランジスタ４１のゲートに対して、バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部４２と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１端子及び第２端子を有し、受光量に応じて、前記第１端子と前記第２端子との間の抵抗が変化する光電変換素子の前記第１端子に可変のバイアス電圧を印加するバイアス電圧印加部と、
前記光電変換素子の前記第２端子に対する駆動電圧の印加をスイッチングするトランジスタと、
前記トランジスタのゲートに対して、前記バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部と、
を備える光電変換素子の駆動回路。
【請求項２】
前記トランジスタのソースを前記光電変換素子の前記第２端子と接続した状態で、前記トランジスタのドレインに対して、駆動電圧を印加し、複数の前記ゲート電圧を前記トランジスタのゲートに印加し、前記トランジスタを導通させて、前記光電変換素子の前記第２端子に対して駆動電圧を印加し、前記光電変換素子を流れる素子電流が所定の値になるように、各前記ゲート電圧に対して、対となる前記バイアス電圧を求めて、複数の前記ゲート電圧及び前記バイアス電圧の対が決定されており、
複数の前記ゲート電圧及び前記バイアス電圧の対を用いて、前記光電変換素子を流れる素子電流の測定を行って、素子電流のノイズが最小となるか、又は、素子電流のノイズが所定の閾値以下となる、前記ゲート電圧及び前記バイアス電圧の対が、前記光電変換素子の駆動条件として決定されており、
決定された駆動条件の前記ゲート電圧及び前記バイアス電圧の対となるように、前記バイアス電圧印加部は、前記光電変換素子の前記第１端子に印加する前記バイアス電圧を制御し、前記ゲート電圧印加部は、前記トランジスタのゲートに印加する前記ゲート電圧を制御する、請求項１に記載の光電変換素子の駆動回路。
【請求項３】
前記ゲート電圧印加部は、所定数の前記ゲート電圧を、前記トランジスタゲートに対して印加可能であり、
前記バイアス電圧印加部は、前記所定数の前記ゲート電圧それぞれと対となる前記バイアス電圧を、前記光電変換素子の前記第１端子に対して印加可能である、請求項２に記載の光電変換素子の駆動回路。
【請求項４】
第１端子及び第２端子を有し、受光量に応じて、前記第１端子と前記第２端子との間の抵抗が変化する複数の光電変換素子と、
複数の前記光電変換素子を駆動する複数の駆動回路であって、
各前記駆動回路は、
前記光電変換素子の前記第１端子に可変のバイアス電圧を印加するバイアス電圧印加部と、
前記光電変換素子の前記第２端子に対する駆動電圧の印加をスイッチングするトランジスタと、
前記トランジスタのゲートに対して、前記バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部と、
を有する、複数の駆動回路と、
を備える撮像装置。
【請求項５】
前記ゲート電圧及び前記バイアス電圧の対は、各前記駆動回路に対して設定される請求項４に記載の撮像装置。
【請求項６】
複数の前記光電変換素子は、２次元のアレイ状に配置される請求項４又は５に記載の撮像装置。
【請求項７】
第１端子及び第２端子を有し、受光量に応じて、前記第１端子と前記第２端子との間の抵抗が変化する光電変換素子の前記第１端子に可変のバイアス電圧を印加するバイアス電圧印加部と、
前記光電変換素子の前記第２端子に対する駆動電圧の印加をスイッチングするトランジスタと、
前記トランジスタのゲートに対して、前記バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部と、
を備える光電変換素子の駆動回路を用いて、
前記トランジスタのソースを前記光電変換素子の前記第２端子と接続した状態で、前記トランジスタのドレインに対して、駆動電圧を印加し、複数の前記ゲート電圧を前記トランジスタのゲートに印加し、前記トランジスタを導通させて、前記光電変換素子の前記第２端子に対して駆動電圧を印加し、前記光電変換素子を流れる素子電流が所定の値になるように、各前記ゲート電圧に対して、対となる前記バイアス電圧を求めて、複数の前記ゲート電圧及び前記バイアス電圧の対を決定し、
複数の前記ゲート電圧及び前記バイアス電圧の対を用いて、前記光電変換素子を流れる素子電流の測定を行って、素子電流のノイズが最小となるか、又は、素子電流のノイズが所定の閾値以下となる、前記ゲート電圧及び前記バイアス電圧の対を、前記光電変換素子を駆動する駆動条件として決定する、光電変換素子の駆動条件の決定方法。
【請求項８】
前記光電変換素子に対して光を照射しながら、複数の前記ゲート電圧及び前記バイアス電圧の対を決定する、請求項７に記載の光電変換素子の駆動条件の決定方法。
【請求項９】
前記光電変換素子に対して光を照射しながら、前記光電変換素子を流れる素子電流の測定を行って、素子電流のノイズが最小となるか、又は、素子電流のノイズが所定の閾値以下となる、前記ゲート電圧及び前記バイアス電圧の対を、前記光電変換素子を駆動する駆動条件として決定する請求項７又は８に記載の光電変換素子の駆動条件の決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子の駆動回路、撮像装置及び光電変換素子の駆動条件の決定方法に関する。
【背景技術】
【０００２】
従来、受光した光を電気信号に変換する光電変換素子が用いられている。光電変換素子が２次元のアレイ状に配置された撮像装置を用いることにより、画像情報を得ることができる。
【０００３】
光電変換素子として、例えば、フォトダイオード又はフォトコンダクタが用いられる。光電変換素子は、受光量に応じて、抵抗が変化する性質を有しており、光電変換素子が一定の電圧が印加された状態で光を受光すると、受光量に応じて変化した抵抗において素子電流が流れる。この素子電流を調べることにより、光電変換素子の受光量が検出される。
【０００４】
撮像装置は、例えば２次元のアレイ状に配置された光電変換素子を用いて、各光電変換素子が受光した光量を電気信号に変換して画像階調情報を得ることにより、画像信号を生成する。
【０００５】
撮像装置は、光電変換素子の受光量を電気信号に変換するために、光電変換素子を駆動する駆動回路を有する。
【０００６】
図１は、従来例の光電変換素子の駆動回路を説明する図である。
【０００７】
光電変換素子を駆動する駆動回路１４０は、入力トランジスタ１４１と、リセットトランジスタ１４４と、キャパシタ１４５を有する。入力トランジスタ１４１は、ゲートＧに閾値以上の電圧ＶＩＧが印加されることにより導通して、光電変換素子１２１の第２端子１２３に対する駆動電圧の印加をスイッチングする。リセットトランジスタ１４４は、ゲートＧに閾値以上の電圧ＶＣが印加されることにより導通して、キャパシタ１４５を、リセット電圧ＶＲに充電する。また、駆動回路１４０は、光電変換素子１２１の第１端子１２２に所定のバイアス電圧ＶＱＷを印加する。バイアス電圧ＶＱＷは、各光電変換素子に対して共通の電圧である。
【０００８】
入力トランジスタ１４１のソースＳは、光電変換素子１２１の第２端子１２３と接続される。入力トランジスタ１４１のドレインＤは、リセットトランジスタ１４４のドレインＤ及びキャパシタ１４５の一方の端子と接続される。キャパシタ１４５の他方の端子は接地される。リセットトランジスタ１４４のソースＳには、リセット電圧ＶＲが印加される。
【０００９】
光電変換素子１２１の受光量を読み取る時には、まず、リセットトランジスタ１４４は、ゲートＧに閾値以上の電圧ＶＣが印加されることにより導通して、キャパシタ１４５を充電し、その後遮断される。
【００１０】
次に、入力トランジスタ１４１は、ゲートＧに閾値以上の電圧ＶＩＧが所定の時間印加されることにより導通する。光電変換素子１２１の第２端子１２３には、キャパシタ１４５から駆動電圧が印加されて、光電変換素子１２１には素子電流が流れる。素子電流は、受光量に応じて変化する光電変換素子１２１の抵抗値に応じて決定される。所定の時間の経過後、入力トランジスタ１４１は、遮断される。
【００１１】
光電変換素子１２１を流れた素子電流は、キャパシタ１４５の電圧が出力として読み取られることにより、リセット電圧ＶＲとの差に基づいて検知される。
【００１２】
２次元のアレイ状に配置された光電変換素子それぞれの素子電流を検知することにより、画像階調情報が得られる。
【００１３】
撮像装置により生成される画像の解像度は、光電変換素子の数に対応している。撮像装置の解像度を向上させるために微細化技術を用いて、個々の光電変換素子及び光電変換素子を駆動する駆動回路の寸法を小さくして、アレイ内の光電変換素子の数を増加させることが行われている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１７７７９７号公報
【特許文献２】特開２０１１−９９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
撮像装置の微細化に伴って、従来は大きくは問題視されていなかったノイズの影響が無視できなくなってきている。そのようなノイズの１つとしてランダムテレグラフノイズ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ：ＲＴＮ、又はＲａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｓｉｇｎａｌ  ｎｏｉｓｅ：ＲＴＳ  ｎｏｉｓｅ）がある。
【００１６】
ＲＴＮは、ＭＯＳ型のトランジスタで発生するノイズであり、入力トランジスタ１４１のゲート酸化膜又はゲート酸化膜−チャネル界面に存在するトラップ準位にキャリアが出入りすることで生じると考えられている。ＲＴＮが発生すると、入力トランジスタ１４１が導通するゲート電圧の閾値が変動して、ドレイン電流が２値又は３値以上の離散的な値の間で遷移する。
【００１７】
撮像装置の光電変換素子の駆動回路においてＲＴＮが発生すると、ＲＴＮが発生した光電変換素子に対応する画素が、画像において明滅する輝点として現れるので、画質の低下を招くおそれが生じる。
【００１８】
本明細書では、ＲＴＮの発生を低減する光電変換素子の駆動回路を提供することを課題とする。
【００１９】
また、本明細書では、ＲＴＮの発生を低減する撮像装置を提供することを課題とする。
【００２０】
更に、本明細書では、ＲＴＮの発生を低減する光電変換素子の駆動条件の決定方法を提供することを課題とする。
【課題を解決するための手段】
【００２１】
本明細書に開示する光電変換素子の駆動回路の一形態によれば、第１端子及び第２端子を有し、受光量に応じて、上記第１端子と上記第２端子との間の抵抗が変化する光電変換素子の上記第１端子に可変のバイアス電圧を印加するバイアス電圧印加部と、上記光電変換素子の上記第２端子に対する駆動電圧の印加をスイッチングするトランジスタと、上記トランジスタのゲートに対して、上記バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部と、を備える。
【００２２】
また、本明細書に開示する撮像装置の一形態によれば、第１端子及び第２端子を有し、受光量に応じて、上記第１端子と上記第２端子との間の抵抗が変化する複数の光電変換素子と、複数の上記光電変換素子を駆動する複数の駆動回路であって、各上記駆動回路は、上記光電変換素子の上記第１端子に可変のバイアス電圧を印加するバイアス電圧印加部と、上記光電変換素子の上記第２端子に対する駆動電圧の印加をスイッチングするトランジスタと、上記トランジスタのゲートに対して、上記バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部と、を有する、複数の駆動回路と、を備える。
【００２３】
更に、本明細書に開示する光電変換素子の駆動条件の決定方法の一形態によれば、第１端子及び第２端子を有し、受光量に応じて、上記第１端子と上記第２端子との間の抵抗が変化する光電変換素子の上記第１端子に可変のバイアス電圧を印加するバイアス電圧印加部と、上記光電変換素子の上記第２端子に対する駆動電圧の印加をスイッチングするトランジスタと、上記トランジスタのゲートに対して、上記バイアス電圧と対となるゲート電圧を印加するゲート電圧印加部と、を備える光電変換素子の駆動回路を用いて、上記トランジスタのソースを上記光電変換素子の上記第２端子と接続した状態で、上記トランジスタのドレインに対して、駆動電圧を印加し、複数の上記ゲート電圧を上記トランジスタのゲートに印加し、上記トランジスタを導通させて、上記光電変換素子の上記第２端子に対して駆動電圧を印加し、上記光電変換素子を流れる素子電流が所定の値になるように、各上記ゲート電圧に対して、対となる上記バイアス電圧を求めて、複数の上記ゲート電圧及び上記バイアス電圧の対を決定し、複数の上記ゲート電圧及び上記バイアス電圧の対を用いて、上記光電変換素子を流れる素子電流の測定を行って、素子電流のノイズが最小となるか、又は、素子電流のノイズが所定の閾値以下となる、上記ゲート電圧及び上記バイアス電圧の対を、上記光電変換素子を駆動する駆動条件として決定する。
【発明の効果】
【００２４】
上述した本明細書に開示する光電変換素子の駆動回路の一形態によれば、ＲＴＮの発生を低減する。
【００２５】
また、上述した本明細書に開示する撮像装置の一形態によれば、ＲＴＮの発生を低減する。
【００２６】
更に、上述した本明細書に開示する光電変換素子の駆動条件の決定方法の一形態によれば、ＲＴＮの発生を低減する。
【００２７】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２８】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２９】
【図１】従来例の光電変換素子の駆動回路を説明する図である。
【図２】本明細書に開示する撮像装置の一実施形態を示す図である。
【図３】撮像装置の光検出アレイ基板を説明する図である。
【図４】撮像装置の駆動回路基板を説明する図である。
【図５】駆動回路を説明する図である。
【図６】ゲート電圧と光電変換素子に流れる素子電流との関係を示す図である。
【図７】（Ａ）〜（Ｃ）は、光電変換素子に生じる電圧を説明する図である。
【図８】本明細書に開示する光電変換素子の駆動回路により駆動される光電変換素子のＲＴＮを説明する図である。
【図９】従来例の光電変換素子の駆動回路により駆動される光電変換素子のＲＴＮを説明する図である。
【図１０】異なる光電変換素子のノイズとゲート電圧との関係を示す図である。
【図１１】（Ａ）は、ゲート電圧印加部の例を示す図であり、（Ｂ）は、バイアス電圧印加部の例を示す図である。
【発明を実施するための形態】
【００３０】
以下、本明細書で開示する撮像装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３１】
図２は、本明細書に開示する撮像装置の一実施形態を示す図である。図３は、撮像装置の光検出アレイ基板を説明する図である。図４は、撮像装置の駆動回路基板を説明する図である。
【００３２】
本実施形態の撮像装置１０は、複数の光電変換素子２１を有する光検出アレイ基板２０と、各光電変換素子２１を駆動して受光量を電気信号に変換する複数の駆動回路４０を有する駆動回路基板３０を備える。光検出アレイ基板２０の各光電変換素子２１は、バンプ１１を介して、駆動回路基板３０と電気的に接続する。
【００３３】
図３に示すように、光検出アレイ基板２０は、複数の光電変換素子２１が２次元のアレイ状に配置される。撮像装置１０は、各光電変換素子２１の受光量を電気信号に変換することにより、画像信号を生成する。
【００３４】
図４に示すように、駆動回路基板３０は、光検出アレイ基板２０に配置される複数の光電変換素子２１を駆動する複数の駆動回路４０と、垂直走査部３１と、水平走査部３２と、垂直走査部３１に接続された複数の行線３４と、水平走査部３２に接続された複数の列線３５を有する。各駆動回路４０は、光検出アレイ基板２０に配置される各光電変換素子２１と対応するように配置される。図４では、分かり易くするために駆動回路４０を鎖線で示している。
【００３５】
駆動回路基板３０は、垂直走査部３１を用いて各行線３４を順次駆動し、且つ、水平走査部３２を用いて各列線３５を順次駆動し、光電変換素子２１を駆動する駆動回路４０を選択する。選択された駆動回路４０は、接続される光電変換素子２１を駆動して、受光量を電気信号に変換する。
【００３６】
また、駆動回路基板３０は、駆動回路４０の動作を制御する制御部３３を有する。制御部３３は、各光電変換素子２１の受光量を電気信号に変換する時に、個々の駆動回路４０の動作を制御する。
【００３７】
図５は、駆動回路を説明する図である。
【００３８】
光電変換素子の駆動回路４０は、入力トランジスタ４１と、リセットトランジスタ４４と、キャパシタ４５を有する。駆動回路４０により駆動される光電変換素子２１は、第１端子２２及び第２端子２３を有し、受光量に応じて、第１端子２２と第２端子２３との間の抵抗が変化する。
【００３９】
また、駆動回路４０は、光電変換素子２１の第１端子２２に可変のバイアス電圧ＶＱＷを印加するバイアス電圧印加部４３と、入力トランジスタ４１のゲートＧに対して、バイアス電圧ＶＱＷと対となるゲート電圧ＶＩＧを印加するゲート電圧印加部４２を有する。バイアス電圧印加部４３及びゲート電圧印加部４２の動作は、制御部３３によって制御される。ゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の値は、個々の駆動回路４０に対して設定される。
【００４０】
制御部３３が有する記憶部３３ａには、個々の駆動回路４０のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の値が記憶されている。制御部３３は、各駆動回路４０を用いて、光電変換素子２１を駆動する時には、記憶部３３ａに記憶されている各駆動回路４０のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の値を読み出して、ゲート電圧印加部４２及びバイアス電圧印加部４３を制御する。
【００４１】
入力トランジスタ４１は、ゲート電圧印加部４２によって、ゲートＧに閾値以上の電圧ＶＩＧが印加されることにより導通して、光電変換素子２１の第２端子２３に対する駆動電圧の印加をスイッチングする。
【００４２】
リセットトランジスタ４４は、垂直走査部３１又は水平走査部３２によって、ゲートＧに閾値以上の電圧ＶＣが印加されることにより導通して、キャパシタ４５を、リセット電圧ＶＲに充電する。
【００４３】
入力トランジスタ４１のソースＳは、光電変換素子２１の第２端子２３と接続される。入力トランジスタ４１のドレインＤは、リセットトランジスタ４４のドレインＤ及びキャパシタ４５の一方の端子と接続される。キャパシタ４５の他方の端子は接地される。リセットトランジスタ４４のソースＳには、リセット電圧ＶＲが印加される。
【００４４】
図５に示す駆動回路４０の例では、入力トランジスタ４１として、Ｎ型の導電性を有するＭＯＳ型のトランジスタを用いている。ＭＯＳ型のトランジスタは、ソースＳとドレインＤは電気的には同じ機能を有する。図５に示す例では、光電変換素子２１の第２端子２３は、入力トランジスタ４１のソースＳと接続されているが、光電変換素子２１の第２端子２３は、入力トランジスタ４１のドレインＤと接続されていてもよい。また、入力トランジスタ４１として、Ｐ型の導電性を有するＭＯＳ型のトランジスタを用いてもよい。リセットトランジスタ４４は、Ｐ型の導電性を有するＭＯＳ型のトランジスタである。
【００４５】
光電変換素子２１の受光量を検出する時には、まず、リセットトランジスタ４４は、垂直走査部３１又は水平走査部３２によって、ゲートＧに閾値以上の電圧ＶＣが印加されることにより導通して、キャパシタ４５を充電し、その後遮断される。
【００４６】
また、バイアス電圧印加部４３は、制御部３３によって制御されて、光電変換素子２１の第１端子２２に対して、個々の駆動回路４０に対して設定されたバイアス電圧ＶＱＷを印加する。
【００４７】
次に、ゲート電圧印加部４２は、制御部３３によって制御されて、入力トランジスタ４１のゲートＧに対して、個々の駆動回路４０に対して設定されたバイアス電圧ＶＱＷと対となるゲート電圧ＶＩＧを、所定の時間印加する。
【００４８】
入力トランジスタ４１は、ゲート電圧印加部４２によって、ゲートに閾値以上の電圧ＶＩＧが印加されることにより導通する。光電変換素子２１の第２端子２３には、キャパシタ４５から駆動電圧が印加されて、光電変換素子２１には素子電流が流れる。素子電流は、受光量に応じて変化する光電変換素子２１の抵抗値に応じて決定される。ゲート電圧印加部４２は、制御部３３によって制御されて、所定の時間の経過後、入力トランジスタ４１のゲートＧに対するゲート電圧ＶＩＧの印加を停止して、入力トランジスタ４１は遮断される。
【００４９】
キャパシタ４５の電圧は、光電変換素子２１を駆動して素子電流を流すことにより低減する。駆動回路４０は、キャパシタ４５の電圧を出力する。光電変換素子２１を流れた素子電流は、キャパシタ４５の電圧を出力として読み取られることにより、リセット電圧ＶＲとの差に基づいて検知される。光電変換素子２１それぞれの素子電流が検知されることにより、一画素の画像階調情報が得られる。撮像装置１０が出力する２次元のアレイ状に配置された光電変換素子２１それぞれの画像階調情報に基づいて、画像信号が得られる。
【００５０】
次に、個々の駆動回路４０に対して、ゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を決定する、光電変換素子の駆動条件の決定方法の一実施形態を以下に説明する。
【００５１】
まず、複数の異なるゲート電圧を入力トランジスタ４１のゲートＧに印加し、入力トランジスタ４１を導通させて、光電変換素子２１の第２端子２３に対して駆動電圧を印加し、光電変換素子２１を流れる素子電流が所定の値になるように、各ゲート電圧に対して、対となるバイアス電圧を求めて、複数のゲート電圧ＶＩＧを選択及びバイアス電圧ＶＱＷの対を決定する。このようにして決定されたゲート電圧ＶＩＧの例を、図６に示す。
【００５２】
図６は、ゲート電圧と光電変換素子に流れる素子電流との関係を示す図である。
【００５３】
図６の横軸は、入力トランジスタ４１のゲートＧに印加されるゲート電圧ＶＩＧを示している。図６の縦軸は、光電変換素子２１を流れる素子電流が所定の値（一定値）になるように、各ゲート電圧ＶＩＧに対して、対となるバイアス電圧を求めた時の素子電流の値を示している。
【００５４】
このようにして、素子電流が所定の値となるように、複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対が決定される。
【００５５】
図６に示す測定では、光電変換素子２１に対して同じ光強度の光を照射しながら、複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を決定することが、ＲＴＮをより低減する複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の値を得る観点から好ましい。なお、図６に示す測定は、光電変換素子２１が光を受光しない状態で行ってもよい。
【００５６】
複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対は、駆動回路基板３０に配置される複数の駆動回路４０の内の１つに対して求めればよい。求められた複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対は、他の駆動回路に対しても適用可能である。
【００５７】
図６に示す測定では、光電変換素子２１に対して同じ光強度の光を照射しているので、光電変換素子２１の第１端子２２と第２端子２３との間の抵抗は同じである。また、光電変換素子２１を流れる素子電流が一定であるので、光電変換素子２１の第１端子２２と第２端子２３との間の電位差も一定となる。従って、複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対では、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差も同じ値となっている。
【００５８】
光検出アレイ基板２０に配置される各光電変換素子２１は、複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の内の何れかの対の電圧を用いて駆動される。各光電変換素子２１を駆動する時には、光電変換素子２１に印加される駆動電圧を一定にすることが、各光電変換素子２１を流れる素子電流を測定する条件を同じにする観点から好ましい。
【００５９】
駆動回路４０では、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を同じ値にすることにより、光電変換素子２１に印加される駆動電圧を近似的に一定にすることができる。
【００６０】
次に、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を同じ値にすることが、光電変換素子２１に印加される駆動電圧を近似的に一定にする理由を、図７を参照しながら、以下に説明する。
【００６１】
図７（Ａ）は、光電変換素子２１が駆動されている時の入力トランジスタ４１及び光電変換素子２１に生じる電圧及び電流を説明する図である。
【００６２】
入力トランジスタ４１のゲートＧ及びソースＳ間の電圧ＶＧは、ゲート電圧ＶＩＧとソース電圧ＶＳとの差で表される。
【００６３】
光電変換素子２１の第２端子２３及び第１端子２２間の電圧ＶＬは、ソース電圧ＶＳとバイアス電圧ＶＱＷとの差で表される。
【００６４】
入力トランジスタ４１と光電変換素子２１とは直列に接続されているので、入力トランジスタ４１のドレインＤ−ソースＳ間を流れる電流ｉは、光電変換素子２１を流れる電流と同じである。
【００６５】
図７（Ｂ）の式（１）に示すように、電圧ＶＧと電圧ＶＬとの和は、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差で表される。
【００６６】
また、図７（Ｂ）の式（２）に示すように、光電変換素子２１を流れる電流ｉは、電圧ＶＬの関数ｆ（ＶＬ）で表される。
【００６７】
また、図７（Ｂ）の式（３）に示すように、動作点が飽和領域にある入力トランジスタ４１のドレインＤ−ソースＳ間を流れる電流ｉは、電圧ＶＧの関数ｇ（ＶＧ）で表される。
【００６８】
図７（Ｃ）は、関数ｆ（ＶＬ）及び関数ｇ（ＶＧ）のグラフを示している。ここで、関数ｇ（ＶＧ）は、左右を反転して示している。
【００６９】
関数ｆ（ＶＬ）と関数ｇ（ＶＧ）との交点が、駆動回路４０の動作点Ｐを表す。図７（Ｃ）の横軸において、動作点Ｐの位置は、関数ｆ（ＶＬ）の電圧ＶＬ、及び、関数ｇ（ＶＧ）の電圧ＶＧを示す。ここで、図７（Ｃ）の横軸において、電圧ＶＬと電圧ＶＧとの和は、図７（Ｂ）の式（１）に示すように、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を表す。
【００７０】
従って、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を一定にすれば、光電変換素子２１の第２端子２３及び第１端子２２間の電圧ＶＬを一定にすることができる。即ち、光電変換素子２１に印加される駆動電圧を一定にすることができる。
【００７１】
ここで、複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を用いて、駆動回路を動作させる場合には、入力トランジスタ４１の動作において、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差は同じ値であるものの、ゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの絶対値は異なっている。ゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの絶対値が変わっても、入力トランジスタ４１のウエル電位は固定されているので、実際には動作点Ｐの位置は若干変動する。そのため、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を同じ値にすることにより、厳密には、光電変換素子２１の第２端子２３及び第１端子２２間の電圧ＶＬを、略一定にすることができることになる。
【００７２】
通常、入力トランジスタ４１のウエル電位が固定されていることによる動作点Ｐの変動量は小さい。そのため、近似的には、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を一定にすることにより、光電変換素子２１の第２端子２３及び第１端子２２間の電圧ＶＬを近似的に一定にできる。
【００７３】
以上が、ゲート電圧ＶＩＧとバイアス電圧ＶＱＷとの差を一定にすることにより、光電変換素子２１に印加される駆動電圧を近似的に一定できることの説明である。
【００７４】
次に、上述したように決定された複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を用いて、光電変換素子２１を流れる素子電流の測定を行う。そして、素子電流のノイズが最小となるか、又は、素子電流のノイズが所定の閾値以下となる、ゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を、光電変換素子２１を駆動する駆動条件として決定する。
【００７５】
素子電流の測定では、光電変換素子２１に対して同じ光強度の光を照射しながら行うことが、ＲＴＮをより低減するゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を得る観点から好ましい。なお、素子電流の測定は、光電変換素子２１が光を受光しない状態で行ってもよい。
【００７６】
図８は、本明細書に開示する光電変換素子の駆動回路により駆動される光電変換素子のＲＴＮを説明する図である。
【００７７】
図８は、上述したように決定された駆動条件を用いて、一の光電変換素子２１を駆動した場合の光電変換素子を流れる素子電流を複数のフレームに亘って測定した結果を示す。ここで１フレームは、所定の強度の光を受光している光電変換素子２１を駆動して素子電流を検知する処理を意味する。素子電流は、各フレームにおいてほぼ一定の値で推移している。
【００７８】
また、図９は、図１に示すような従来例の光電変換素子の駆動回路により駆動される光電変換素子のＲＴＮを説明する図である。
【００７９】
図９に示す例では、ＲＴＮの発生により、光電変換素子を流れる素子電流が離散的な値を示している。
【００８０】
図８に示すように、本実施形態の撮像装置１０の駆動回路４０を用いて、光電変換素子２１を駆動することにより、ＲＴＮの発生を低減できることが分かる。
【００８１】
ＲＴＮは、入力トランジスタ４１に起因する現象であるので、駆動条件は、各駆動回路に対して決定されることが好ましい。
【００８２】
図１０は、異なる光電変換素子のノイズとゲート電圧との関係を示す図である。
【００８３】
図１０に示すカーブＣ１〜Ｃ５は、５個の異なる駆動回路に対して、各ゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対を用いて、光電変換素子を駆動した時のノイズとゲート電圧ＶＩＧとの関係を示している。
【００８４】
図１０の横軸は、図６に示す測定により得られた複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の内のゲート電圧ＶＩＧを示している。各ノイズの測定では、入力トランジスタ４１のゲートＧに対してゲート電圧ＶＩＧが印加されると共に、光電変換素子２１の第１端子２２に対して、対となるバイアス電圧ＶＱＷが印加される。
【００８５】
また、図１０の縦軸は、１２８フレームの素子電流の測定を行って、測定された素子電流の標準偏差をノイズとして表している。ノイズが大きい程、ＲＴＮが発生し易い状態にある。
【００８６】
図１０に示すように、一の駆動回路（例えば、カーブＣ５）のノイズを低減する駆動条件は、他の駆動回路（例えば、カーブＣ１）では、大きなノイズを発生させる場合がある。従って、ノイズを抑制するゲート電圧ＶＩＧ（及び対となるバイアス電圧ＶＱＷ）は、駆動回路によって異なることが分かる。
【００８７】
そこで、撮像装置１０では、まず、駆動回路基板３０に配置される複数の駆動回路４０それぞれに対して、駆動条件を決定し、決定された駆動条件であるゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の値を、制御部３３の記憶部３３ａに記憶しておく。
【００８８】
そして、撮像装置１０を用いて画像信号を生成する時には、制御部３３は、決定された駆動条件のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対が印加されるように、各駆動回路４０を制御して、光電変換素子２１を駆動する。具体的には、制御部３３は、記憶部３３ａから各駆動回路４０のゲート電圧ＶＩＧを読み出して、ゲート電圧印加部４２を、入力トランジスタ４１のゲートＧに対して、読み出したゲート電圧ＶＩＧを印加するように制御する。また、制御部３３は、記憶部３３ａからゲート電圧ＶＩＧに対となるバイアス電圧ＶＱＷを読み出して、バイアス電圧印加部４３を、光電変換素子２１の第１端子２２に対して、読み出したバイアス電圧ＶＱＷを印加するように制御する。
【００８９】
次に、ゲート電圧印加部４２及びバイアス電圧印加部４３の具体例を、図１１を参照して、以下に説明する。
【００９０】
図１１（Ａ）は、ゲート電圧印加部の例を示す図であり、図１１（Ｂ）は、バイアス電圧印加部の例を示す図である。
【００９１】
図１１（Ａ）に示すように、ゲート電圧印加部４２は、所定数のゲート電圧ＶＩＧを、入力トランジスタ４１のゲートＧに対して、印加可能である。ここで、所定数は、図６を参照して説明した複数のゲート電圧ＶＩＧ及びバイアス電圧ＶＱＷの対の数以下の数を意味する。図１１（Ａ）に示す例では、ゲート電圧印加部４２は、３つのゲート電圧ＶＩＧ１〜ＶＩＧ３を選択可能であり、制御部３３に制御され、何れか一つのゲート電圧が選択されて、入力トランジスタ４１のゲートＧに対して印加される。
【００９２】
図１１（Ｂ）に示すように、バイアス電圧印加部４３は、所定数のゲート電圧ＶＩＧそれぞれと対となるバイアス電圧ＶＱＷを、光電変換素子２１の第１端子２２に対して印加可能である。図１１（Ｂ）に示す例では、バイアス電圧印加部４３は、３つのゲート電圧ＶＩＧ１〜ＶＩＧ３に対となる３つのバイアス電圧ＶＱＷ１〜ＶＱＷ３を選択可能である。バイアス電圧印加部４３は、制御部３３に制御され、選択されたゲート電圧と対となるバイアス電圧が選択されて、光電変換素子２１の第１端子２２に対して印加される。
【００９３】
なお、図１１（Ａ）に示すゲート電圧印加部４２の構成、又は、図１１（Ｂ）に示すバイアス電圧印加部４３の構成は、一例である。ゲート電圧印加部４２又はバイアス電圧印加部４３は、他の構成を用いて実現されてもよい。
【００９４】
上述した本実施形態の撮像装置１０によれば、ＲＴＮの発生を低減できる。
【００９５】
本発明では、上述した実施形態の光電変換素子の駆動回路、撮像装置及び光電変換素子の駆動条件の決定方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
【００９６】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【００９７】
１０    撮像装置
１１    バンプ
２０    光検出アレイ基板
２１    光電変換素子
２２    第１端子
２３    第２端子
３０    駆動回路基板
３１    垂直走査部
３２    水平走査部
３３    制御部
３３ａ    記憶部
３４    行線
３５    列線
３６    制御線
４０    駆動回路
４１    入力トランジスタ
４２    ゲート電圧印加部
４３    バイアス電圧印加部
４４    リセットトランジスタ
４５    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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