(57)【要約】【課題】単相インバータの各アームに、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路を備えた共振負荷用電力変換装置において、１素子あたりのスイッチング周波数を低減させる。【解決手段】周波数指令の１／２Ｎの周波数を有し、振幅値０〜１の間に、プラスとマイナスが同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部１１２と、その三角波信号を、１／４Ｎ周期ずつ順次遅延させる４Ｎ−１個の遅延器１１３…と、基準値生成部１１４により（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部１１２で生成された三角波信号および前記４Ｎ−１個の遅延器１１３により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力する４Ｎ個の比較器１１５…と、を備えた。【選択図】  図２
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【特許請求の範囲】
【請求項１】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部は、
周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させる４Ｎ−１個の遅延器と、
（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力する４Ｎ個の比較器と、
を備えている共振負荷用電力変換装置。
【請求項２】
前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器は、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力し、
前記第２の比較器は、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力し、
前記第３の比較器は、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力し、
前記第４の比較器は、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力し、
前記第５の比較器は、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力し、
前記第６の比較器は、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力し、
前記第７の比較器は、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力し、
前記第８の比較器は、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力する請求項１に記載の共振負荷用電力変換装置。
【請求項３】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置の時分割運転方法であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部の三角波生成部が、周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成ステップと、
前記制御部の４Ｎ−１個の遅延器が、前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させるステップと、
前記制御部の４Ｎ個の比較器が、（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力するステップと、
を備えている共振負荷用電力変換装置の時分割運転方法。
【請求項４】
前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器が、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力するステップと、
前記第２の比較器が、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力するステップと、
前記第３の比較器が、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力するステップと、
前記第４の比較器が、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力するステップと、
前記第５の比較器が、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力するステップと、
前記第６の比較器が、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力するステップと、
前記第７の比較器が、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力するステップと、
前記第８の比較器が、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力するステップと、
を備えた請求項３に記載の共振負荷用電力変換装置の時分割運転方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば誘導加熱回路などの共振負荷に矩形波電圧を供給する共振負荷用電力変換装置およびその時分割運転方法に関する。
【背景技術】
【０００２】
図１０は、共振負荷に接続された共振負荷用電力変換装置（交直変換装置）の回路構成を示している。図１０において、交直変換装置１０は、入力側が直流電圧源１１に接続され、出力側が誘導加熱回路などの共振負荷１２に接続された単相インバータを備えている。この単相インバータの各スイッチング素子をＯＮ，ＯＦＦ制御することにより、共振周波数で矩形波電圧を共振負荷１２に出力する。
【０００３】
この交直変換装置１０は、共振負荷１２が誘導加熱回路である場合は、誘導加熱用負荷共振交直変換装置（誘導加熱用共振型インバータ）として構成される。
【０００４】
この誘導加熱用負荷共振交直変換装置は、単相インバータの各スイッチング素子をＯＮ、ＯＦＦ制御して生成した交流を、コイルとキャパシタによるＬＣ共振回路に流し、それによって生成される交番磁界を被加熱体（電気伝導体）に与えて渦電流を流し、これによって発生するジュール熱によって内部から加熱させる方式となっている。
【０００５】
共振負荷用電力変換装置（例えば図１０の交直変換装置１０）の出力側に接続される共振負荷としての誘導加熱回路は、周波数が高いほど、電流浸透深さが減少する性質が従来から知られている。
【０００６】
例えば電縫管接合（継目を電気抵抗溶接で接合し、管を形成する）においては、表面焼き入れによって行われるため、誘導加熱に用いる共振負荷用電力変換装置には、周波数が高い電圧を出力できることが要求される。
【０００７】
一方で、誘導加熱に用いる共振負荷用電力変換装置のスイッチング素子には、駆動周波数に上限があるため、スイッチング素子の駆動周波数よりも高い電圧周波数に対応ができないことが問題となる。
【０００８】
この問題を解決する先行技術として、例えば特許文献１には、図１０の交直変換装置１０の単相インバータの各スイッチング素子を時分割でスイッチング制御することが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開ＷＯ２０１５／１９４５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１には、共振負荷用電力変換装置における単相インバータの時分割運転機能は記載されているが、どのような回路構成によって単相インバータのスイッチング波形を生成するかについては開示されていない。
【００１１】
本発明の目的は、１スイッチング素子あたりのスイッチング周波数低減を可能とした単相インバータのスイッチング波形を生成する、共振負荷用電力変換装置およびその時分割運転方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するための請求項１に記載の共振負荷用電力変換装置は、直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部は、
周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させる４Ｎ−１個の遅延器と、
（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力する４Ｎ個の比較器と、
を備えていることを特徴とする。
【００１３】
また、請求項３に記載の共振負荷用電力変換装置の時分割運転方法は、直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置の時分割運転方法であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部の三角波生成部が、周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成ステップと、
前記制御部の４Ｎ−１個の遅延器が、前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させるステップと、
前記制御部の４Ｎ個の比較器が、（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力するステップと、
を備えていることを特徴とする。
【００１４】
上記構成によれば、１アーム毎に２Ｎ個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。
【００１５】
また、スイッチング素子の直列体の並列数Ｎが、２以上のどのような値であっても、時分割運転が可能なスイッチングパターンを生成することができる。
【００１６】
また、請求項２に記載の共振負荷用電力変換装置は、請求項１において、
前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器は、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力し、
前記第２の比較器は、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力し、
前記第３の比較器は、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力し、
前記第４の比較器は、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力し、
前記第５の比較器は、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力し、
前記第６の比較器は、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力し、
前記第７の比較器は、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力し、
前記第８の比較器は、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力することを特徴とする。
【００１７】
また、請求項４に記載の共振負荷用電力変換装置の時分割運転方法は、請求項３において、
前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器が、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力するステップと、
前記第２の比較器が、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力するステップと、
前記第３の比較器が、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力するステップと、
前記第４の比較器が、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力するステップと、
前記第５の比較器が、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力するステップと、
前記第６の比較器が、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力するステップと、
前記第７の比較器が、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力するステップと、
前記第８の比較器が、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力するステップと、
を備えたことを特徴とする。
【００１８】
上記構成によれば、１アーム毎に４個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。
【発明の効果】
【００１９】
（１）請求項１〜４に記載の発明によれば、１アーム毎に２Ｎ個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。
（２）請求項１、３に記載の発明によれば、スイッチング素子の直列体の並列数Ｎが、２以上のどのような値であっても、時分割運転が可能なスイッチングパターンを生成することができる。
（３）請求項２、４に記載の発明によれば、１アーム毎に４個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態例による単相インバータの構成図。
【図２】本発明の実施形態例による制御ブロック図。
【図３】本発明の実施例１による単相インバータの構成図。
【図４】本発明の実施例１による制御ブロック図。
【図５】本発明の実施例１によるゲート信号生成パターンと出力電圧の様子を示す波形図。
【図６】本発明の実施例１におけるゲート信号パターン生成の過程を示す説明図。
【図７】本発明の実施例１における三角波信号の１周期中のオン、オフ期間を示す説明図。
【図８】本発明の実施例２による単相インバータの構成図。
【図９】本発明の実施例２によるゲート信号生成パターンと出力電圧の様子を示す波形図。
【図１０】本発明が適用される共振負荷用電力変換装置の構成図。
【発明を実施するための形態】
【００２１】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。
【００２２】
図１は、共振負荷用電力変換装置である、例えば図９の交直変換装置１０に適用される、時分割運転機能を有した単相インバータ（インバータユニット）の構成を示している。
【００２３】
図１の単相インバータの直流入力部は直流リンク電圧入力部Ｖｄｃに接続され、各アームには、２直列Ｎ並列（Ｎ＝２以上の整数）のスイッチング素子（例えばＩＧＢＴ）を備えたスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙが各々接続され、スイッチ群回路１００Ｕおよび１００Ｘの共通接続点とスイッチ群回路１００Ｖおよび１００Ｙの共通接続点の間には、矩形波の出力電圧Ｖｏｕｔが出力されるように構成されている。
【００２４】
単相インバータの一方の相の上アームのスイッチ群回路１００Ｕは、スイッチング素子Ｕ１１，Ｕ１２の直列体と、スイッチング素子Ｕ２１，Ｕ２２の直列体と、…スイッチング素子ＵＮ１，ＵＮ２の直列体とが並列に接続されている。
【００２５】
単相インバータの一方の相の下アームのスイッチ群回路１００Ｘは、スイッチング素子Ｘ１１，Ｘ１２の直列体と、スイッチング素子Ｘ２１，Ｘ２２の直列体と、…スイッチング素子ＸＮ１，ＸＮ２の直列体とが並列に接続されている。
【００２６】
単相インバータの他方の相の上アームのスイッチ群回路１００Ｖは、スイッチング素子Ｖ１１，Ｖ１２の直列体と、スイッチング素子Ｖ２１，Ｖ２２の直列体と、…スイッチング素子ＶＮ１，ＶＮ２の直列体とが並列に接続されている。
【００２７】
単相インバータの他方の相の下アームのスイッチ群回路１００Ｙは、スイッチング素子Ｙ１１，Ｙ１２の直列体と、スイッチング素子Ｙ２１，Ｙ２２の直列体と、…スイッチング素子ＹＮ１，ＹＮ２の直列体とが並列に接続されている。
【００２８】
図２は、図１のスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙの各スイッチング素子を時分割でスイッチング制御する制御部の制御ブロックを示している。
【００２９】
図２において、１１１は、周波数指令信号の周波数を１／２Ｎに分周する分周器である。１１２は、分周器１１１で分周された周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部である。
【００３０】
１１３…は、三角波生成部１１２で生成された三角波信号（１周期Ｔ）を、Ｔ／４Ｎずつ順次遅らせる（三角波１周期をＴとしているため、１／４Ｎ周期ずつ遅らせる）４Ｎ−１個の遅延器である。
【００３１】
１１４は、前記三角波信号に対してオン・オフの境界を決定するための基準値（２Ｎ＋１）／４Ｎを生成（設定）する基準値生成部である。
【００３２】
１１５…は、基準値生成部１１４の基準値（２Ｎ＋１）／４Ｎと、三角波生成部１１２で生成された三角波信号および４Ｎ−１個の遅延器１１３…により順次遅延された三角波信号とを各々比較し、三角波信号が基準値より小のときゲートＯＮ信号となり、三角波信号が基準値より大のときゲートＯＦＦ信号となる、図１の各スイッチング素子のゲート指令信号を各々出力する４Ｎ個の比較器である。
【００３３】
上記構成によれば、比較器１１５…は、基準値生成部１１４の（２Ｎ＋１）／４Ｎの値と、０〜１の間の値を推移する、三角波生成部１１２の三角波信号およびそれを順次１／４Ｎ周期ずつ遅延させた三角波信号とを比較しているので、三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるゲート指令信号を各々出力する。
【００３４】
そして、４Ｎ個の比較器１１５…から出力される各ゲート指令信号は、各々同一のＯＮ期間、ＯＦＦ期間を有し、且つ三角波信号の１／４Ｎ周期ずつ各々遅延したゲート指令信号となるため、図１のスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙの各スイッチング素子が時分割でスイッチング制御される。
【００３５】
これによって、１アーム毎に２Ｎ個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。
【００３６】
また、スイッチング素子の直列体の並列数Ｎが、２以上のどのような値であっても、時分割運転が可能なスイッチングパターンを生成することができる。
【００３７】
前記単相インバータの出力電圧周期は三角波信号の周期Ｔの１／２Ｎとなっている。
【実施例１】
【００３８】
図３は、図１の単相インバータの各アームのスイッチ群回路のスイッチング素子の直列体の並列数Ｎ＝２としたときのインバータユニットの構成を示している。図３において、単相インバータの一方の相の上アームのスイッチ群回路２００Ｕは、スイッチング素子Ｕ１１，Ｕ１２の直列体と、スイッチング素子Ｕ２１，Ｕ２２の直列体とが並列に接続されている。
【００３９】
単相インバータの一方の相の下アームのスイッチ群回路２００Ｘは、スイッチング素子Ｘ１１，Ｘ１２の直列体と、スイッチング素子Ｘ２１，Ｘ２２の直列体とが並列に接続されている。
【００４０】
単相インバータの他方の相の上アームのスイッチ群回路２００Ｖは、スイッチング素子Ｖ１１，Ｖ１２の直列体と、スイッチング素子Ｖ２１，Ｖ２２の直列体とが並列に接続されている。
【００４１】
単相インバータの他方の相の下アームのスイッチ群回路２００Ｙは、スイッチング素子Ｙ１１，Ｙ１２の直列体と、スイッチング素子Ｙ２１，Ｙ２２の直列体とが並列に接続されている。
【００４２】
図３の単相インバータでは、スイッチング素子Ｕ１１，Ｕ１２，Ｕ２１，Ｕ２２のＵ集団（Ｙ集団とリンク）は出力電圧としてプラス（上側）の電圧を生成し、スイッチング素子Ｖ１１，Ｖ１２，Ｖ２１，Ｖ２２のＶ集団（Ｘ集団とリンク）は出力電圧としてマイナス（下側）の電圧を生成するものである。
【００４３】
図４は、図３のスイッチ群回路２００Ｕ，２００Ｖ，２００Ｘ，２００Ｙの各スイッチング素子を時分割でスイッチング制御する制御部の制御ブロックを示しており、図２と同一部分は同一符号をもって示している。
【００４４】
図４において図２と異なる点は、４Ｎ−１個の遅延器を、三角波生成部１１２に対して順次直列に設けた第１〜第７の遅延器１１３-1〜１１３-7で構成し、４Ｎ個の比較器を、第１〜第８の比較器１１５-1〜１１５-8で構成した点にあり、その他の部分は図２と同一に構成されている。
【００４５】
図４の制御ブロックによるゲート信号パターンと出力電圧の関係を図５に示す。図５の上段は、振幅値が０〜１の間で推移する、三角波生成部１１２の三角波信号および各遅延器で１／４Ｎ（＝１／８）周期ずつ遅延された三角波信号と、基準値生成部１１４の基準値（２Ｎ＋１）／４Ｎ（＝５／８）を示している。
【００４６】
図５の中段は、比較器１１５-1〜１１５-8から各々出力されるゲート指令信号を示し、図５の下段は出力電圧を示している。
【００４７】
本実施例１では、単相インバータの各アームのスイッチング素子が、２直列２並列であるので、出力電圧（Ｖｏｕｔ）の周波数に比べ、１素子当たりのスイッチング周波数が出力周波数の１／４である信号で動作させることになる。図５の時刻ｔ０〜ｔ８の区間が１素子の動作周期である。スイッチング素子Ｕ１１とＹ１１は同時にオン・オフのスイッチングをする。同様にスイッチング素子Ｕ１２とＹ１２、スイッチング素子Ｕ２１とＹ２１、スイッチング素子Ｕ２２とＹ２２、スイッチング素子Ｖ１１とＸ１１、スイッチング素子Ｖ１２とＸ１２、スイッチング素子Ｖ２１とＸ２１、スイッチング素子Ｖ２２とＸ２２は同時にオン・オフのスイッチングをする。
【００４８】
各スイッチング素子のスイッチング周波数は出力周波数の１／４であるので、図５の最下段に示すように１周期で４回のオン（上側）と４回のオフ（下側）があることになる。このため１周期を８分割した１／８周期毎にスイッチングをする必要がある。
【００４９】
ゲート信号パターン生成の過程を図６のｓｔｅｐ１〜ｓｔｅｐ７とともに説明する。図６中、灰色部分の時間帯がオンである。２直列（Ｕ１１とＵ１２）を同時にオンさせるのは８分割（１分割は１／８周期分）の内、素子が２個あるので２回、均等な動作のためには４分割の内１回で、このオン期間２回の間隔は３分割分（＝４分割−１分割）の時間であることをベースに考えると、２直列のうち一方の素子のオン期間５分割分の中央３分割分に、２直列のうち他方の素子のオフ期間を入れることで実現させた（ｓｔｅｐ１）。
【００５０】
次に２並列の動作（Ｕ１列（Ｕ１１とＵ１２）とＵ２列（Ｕ２１とＵ２２））であるが、Ｕ１列のオフ期間（３分割分）の中央にＵ２列のオンを挿入した（ｓｔｅｐ２）。
【００５１】
そしてｓｔｅｐ１をベースにｓｔｅｐ３を導くことができる。すなわち、２直列（Ｕ２１とＵ２２）のうち一方の素子のオン期間５分割分の中央３分割分に、２直列のうち他方の素子のオフ期間を入れる。
【００５２】
次に、Ｕ１列で生成したプラス側に対しマイナスをＶ１列で生成する（ｓｔｅｐ４）。これを生成するのがｓｔｅｐ５である。すなわち、２直列（Ｖ１１とＶ１２）のうち一方の素子のオン期間５分割分の中央３分割分に、２直列のうち他方の素子のオフ期間を入れる。ここでｓｔｅｐ５におけるＶ１１とＶ１２の動作が逆でも結果生成されるｓｔｅｐ４の波形は同じである。
【００５３】
同様にＶ２列に対応する波形をする（ｓｔｅｐ６）。これを生成するのがｓｔｅｐ７となる（ｓｔｅｐ６，ｓｔｅｐ７の動作はｓｔｅｐ４，ｓｔｅｐ５と同様である）。
【００５４】
このように生成したゲート指令信号を、図５の（１）Ｕ１１／Ｙ１１，（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２に示す。
【００５５】
上述したように、直列素子の信号が逆（Ｕ１１とＵ１２の信号が逆）となってもよい。また並列素子の信号が逆（Ｕ１列とＵ２列の信号が逆）となってもよい。
【００５６】
上記図５中段のゲート指令信号（１）Ｕ１１／Ｙ１１，（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２を生成するため、図５上段の（１），（２），（３），（４），（７），（８），（９），（１０）の三角波を用意している。これは上述したように１／８周期毎にスイッチングをする必要があるためである。
【００５７】
そして三角波信号の１周期中のオン、オフ周期を示す図７のように、１周期の間で５／８周期が連続してオン、残り３／８周期がオフである信号を生成するために、図２の制御ブロックのように三角波と所定の基準値と比較し基準値より低い値をオンとするように構成しており、これによって三角波（振幅値０〜１）と５／８の比較で５／８周期のオン期間が得られる。
【００５８】
ゲート指令信号（１）Ｕ１１／Ｙ１１の波形の時間幅のみ考えれば、三角波の５／８と比較することで生成できるためには、三角波の下端の頂点が時刻ｔ２−ｔ３の中間にある必要がある。これは、他のゲート指令信号（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２も同様である。
【００５９】
前記ゲート指令信号（１）Ｕ１１／Ｙ１１は、図４の比較器１１５-1において、三角波生成部１１２で生成された三角波信号（図５上段の（１））と基準値生成部１１４の基準値５／８（＝（２Ｎ＋１）／４Ｎ）を比較した結果、三角波の１周期の５／８の期間ゲートＯＮとなり３／８（＝（２Ｎ−１）／４Ｎ）の期間ゲートＯＦＦとなる信号として出力される。
【００６０】
前記ゲート指令信号（２）Ｘ１１／Ｖ１１は、比較器１１５-2において、遅延器１１３-1で遅延された三角波信号（図５上段の（２））と前記基準値５／８を比較した結果、前記ゲート指令信号（１）Ｕ１１／Ｙ１１に対して１／８（＝１／４Ｎ）周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１）と同一の信号として出力される。
【００６１】
前記ゲート指令信号（３）Ｕ２１／Ｙ２１は、比較器１１５-3において、遅延器１１３-2で遅延された三角波信号（図５上段の（３））と前記基準値５／８を比較した結果、前記ゲート指令信号（２）Ｘ１１／Ｖ１１に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（２）と同一の信号として出力される。
【００６２】
前記ゲート指令信号（４）Ｘ２１／Ｖ２１は、比較器１１５-4において、遅延器１１３-3で遅延された三角波信号（図５上段の（４））と前記基準値５／８を比較した結果、前記ゲート指令信号（３）Ｕ２１／Ｙ２１に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（３）と同一の信号として出力される。
【００６３】
前記ゲート指令信号（７）Ｕ１２／Ｙ１２は、比較器１１５-5において、遅延器１１３-4で遅延された三角波信号（図５上段の（７））と前記基準値５／８を比較した結果、前記ゲート指令信号（４）Ｘ２１／Ｖ２１に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（４）と同一の信号として出力される。
【００６４】
前記ゲート指令信号（８）Ｘ１２／Ｖ１２は、比較器１１５-6において、遅延器１１３-5で遅延された三角波信号（図５上段の（８））と前記基準値５／８を比較した結果、前記ゲート指令信号（７）Ｕ１２／Ｙ１２に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（７）と同一の信号として出力される。
【００６５】
前記ゲート指令信号（９）Ｕ２２／Ｙ２２は、比較器１１５-7において、遅延器１１３-6で遅延された三角波信号（図５上段の（９））と前記基準値５／８を比較した結果、前記ゲート指令信号（８）Ｘ１２／Ｖ１２に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（８）と同一の信号として出力される。
【００６６】
前記ゲート指令信号（１０）Ｘ２２／Ｖ２２は、比較器１１５-8において、遅延器１１３-7で遅延された三角波信号（図５上段の（１０））と前記基準値５／８を比較した結果、前記ゲート指令信号（９）Ｕ２２／Ｙ２２に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（９）と同一の信号として出力される。
【００６７】
尚、図５において、ゲート指令信号（５）、（６）は、後述のＮ＝３の実施例２の図９で、ゲート指令信号（５）Ｕ３１／Ｙ３１、ゲート指令信号（６）Ｘ３１／Ｖ３１を用いているため、ここでは欠番としている。
【００６８】
図３の単相インバータの出力電圧のプラスとマイナスの推移は、図５に示すように、時刻ｔ０−ｔ１プラス側（Ｕ１列Ｕ１２オフで終了）→時刻ｔ１−ｔ２マイナス側（Ｖ１列Ｖ１２オフで終了）→時刻ｔ２−ｔ３プラス側（Ｕ２列Ｕ２２オフで終了）→時刻ｔ３−ｔ４マイナス側（Ｖ２列Ｖ２２オフで終了）→時刻ｔ４−ｔ５プラス側（Ｕ１列Ｕ１１オフで終了）→時刻ｔ５−ｔ６マイナス側（Ｖ１列Ｖ１１オフで終了）→時刻ｔ６−ｔ７プラス側（Ｕ２列Ｕ２１オフで終了）→時刻ｔ７−ｔ８マイナス側（Ｖ２列Ｖ２１オフで終了）、の８パターンの繰り返しである。
【実施例２】
【００６９】
図８は、図１の単相インバータの各アームのスイッチ群回路のスイッチング素子の直列体の並列数Ｎ＝３としたときのインバータユニットの構成を示している。図８において、単相インバータの一方の相の上アームのスイッチ群回路３００Ｕは、スイッチング素子Ｕ１１，Ｕ１２の直列体と、スイッチング素子Ｕ２１，Ｕ２２の直列体と、スイッチング素子Ｕ３１，Ｕ３２の直列体とが並列に接続されている。
【００７０】
単相インバータの一方の相の下アームのスイッチ群回路３００Ｘは、スイッチング素子Ｘ１１，Ｘ１２の直列体と、スイッチング素子Ｘ２１，Ｘ２２の直列体と、スイッチング素子Ｘ３１，Ｘ３２の直列体とが並列に接続されている。
【００７１】
単相インバータの他方の相の上アームのスイッチ群回路３００Ｖは、スイッチング素子Ｖ１１，Ｖ１２の直列体と、スイッチング素子Ｖ２１，Ｖ２２の直列体と、スイッチング素子Ｖ３１，Ｖ３２の直列体とが並列に接続されている。
【００７２】
単相インバータの他方の相の下アームのスイッチ群回路３００Ｙは、スイッチング素子Ｙ１１，Ｙ１２の直列体と、スイッチング素子Ｙ２１，Ｙ２２の直列体と、スイッチング素子Ｙ３１，Ｙ３２の直列体とが並列に接続されている。
【００７３】
図８の単相インバータの制御ブロックは図２と同様の回路となるが、図２における４Ｎ−１個の遅延器１１３…を、三角波生成部１１２に対して順次直列に設けられ、１／１２周期ずつ三角波信号を遅延する第１番目〜第１１番目の遅延器１１３…で構成し、図２における４Ｎ個の比較器１１５…を第１番目〜第１２番目の比較器１１５…で構成するものである。また、分周期１１１は周波数指令信号を１／６に分周し、基準値生成部１１４は７／１２の基準値を生成している。
【００７４】
実施例２におけるゲート信号パターンと出力電圧の関係を図９に示す。図９の上段は、振幅値が０〜１の間で推移する、三角波生成部１１２の三角波信号および各遅延器で１／４Ｎ（＝１／１２）周期ずつ遅延された三角波信号と、基準値生成部１１４の基準値（２Ｎ＋１）／４Ｎ（＝７／１２）を示している。
【００７５】
図９の中段は、第１番目の比較器（１１５-1）〜第１２番目の比較器（１１５-12）から各々出力されるゲート指令信号を示し、図９の下段は出力電圧を示している。
【００７６】
本実施例２では、単相インバータの各アームのスイッチング素子が、２直列３並列であるので、出力電圧（Ｖｏｕｔ）の周波数に比べ、１素子当たりのスイッチング周波数が出力周波数の１／６である信号で動作させることになる。図９の時刻ｔ０〜ｔ１２の区間が１素子の動作周期である。
【００７７】
このため、図９の最下段に示すように、１周期で６回のオン（上側）と６回のオフ（下側）があることになる。したがって１周期を１２分割した１／１２周期毎にスイッチングする必要がある。
【００７８】
本実施例２におけるゲート信号パターンは、図６で述べたＵ列に、さらにＵ３列があることから、Ｕ１列がオフの期間等間隔に２回オンを生成することを基本とし、実施例１の図６のｓｔｅｐ１〜ｓｔｅｐ７と同様の過程により生成することができる。
【００７９】
図９中段のゲート指令信号（１）Ｕ１１／Ｙ１１，（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（５）Ｕ３１／Ｙ３１，（６）Ｘ３１／Ｖ３１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２，（１１）Ｕ３２／Ｙ３２，（１１）Ｘ３２／Ｖ３２を生成するため、図９上段の（１）〜（１２）の三角波を用意している。これは上述したように１／１２周期毎にスイッチングをする必要があるためである。
【００８０】
そして１周期の間で７／１２（＝（２Ｎ＋１）／４Ｎ）周期が連続してオン、残り５／１２（＝（２Ｎ−１）／４Ｎ）周期がオフである信号を生成するために、制御ブロックにおいて三角波と所定基準値を比較し基準値より低い値をオンとするように構成することで、三角波（振幅値０〜１）と７／１２の比較で７／１２周期のオン期間が得られる。
【００８１】
ゲート指令信号（１）Ｕ１１／Ｙ１１の波形の時間幅のみ考えれば、三角波の７／１２と比較することで生成できるためには、三角波の下端の頂点が時刻ｔ３−ｔ４の中間にある必要がある。これは、他のゲート指令信号（２）Ｘ１１／Ｖ１１，…（１２）Ｘ３２／Ｖ３２も同様である。
【００８２】
前記ゲート指令信号（１）Ｕ１１／Ｙ１１は、第１番目の比較器１１５において、三角波生成部１１２で生成された三角波信号（図９上段の（１））と基準値生成部１１４の基準値７／１２（＝（２Ｎ＋１）／４Ｎ）を比較した結果、三角波の１周期の７／１２の期間ゲートＯＮとなり５／１２（＝（２Ｎ−１）／４Ｎ）の期間ゲートＯＦＦとなる信号として出力される。
【００８３】
前記ゲート指令信号（２）Ｘ１１／Ｖ１１は、第２番目の比較器１１５において、第１番目の遅延器１１３で遅延された三角波信号（図９上段の（２））と前記基準値７／１２を比較した結果、前記ゲート指令信号（１）Ｕ１１／Ｙ１１に対して１／１２（＝１／４Ｎ）周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１）と同一の信号として出力される。
【００８４】
前記ゲート指令信号（３）Ｕ２１／Ｙ２１は、第３番目の比較器１１５において、第２番目の遅延器１１３で遅延された三角波信号（図９上段の（３））と前記基準７／１２を比較した結果、前記ゲート指令信号（２）Ｘ１１／Ｖ１１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（２）と同一の信号として出力される。
【００８５】
前記ゲート指令信号（４）Ｘ２１／Ｖ２１は、第４番目の比較器１１５において、第３番目の遅延器１１３で遅延された三角波信号（図９上段の（４））と前記基準値７／１２を比較した結果、前記ゲート指令信号（３）Ｕ２１／Ｙ２１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（３）と同一の信号として出力される。
【００８６】
前記ゲート指令信号（５）Ｕ３１／Ｙ３１は、第５番目の比較器１１５において、第４番目の遅延器１１３で遅延された三角波信号（図９上段の（５））と前記基準値７／１２を比較した結果、前記ゲート指令信号（４）Ｘ２１／Ｖ２１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（４）と同一の信号として出力される。
【００８７】
前記ゲート指令信号（６）Ｘ３１／Ｖ３１は、第６番目の比較器１１５において、第５番目の遅延器１１３で遅延された三角波信号（図９上段の（６））と前記基準値７／１２を比較した結果、前記ゲート指令信号（５）Ｕ３１／Ｙ３１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（５）と同一の信号として出力される。
【００８８】
前記ゲート指令信号（７）Ｕ１２／Ｙ１２は、第７番目の比較器１１５において、第６番目の遅延器１１３で遅延された三角波信号（図９上段の（７））と前記基準値７／１２を比較した結果、前記ゲート指令信号（６）Ｘ３１／Ｖ３１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（６）と同一の信号として出力される。
【００８９】
前記ゲート指令信号（８）Ｘ１２／Ｖ１２は、第８番目の比較器１１５において、第７番目の遅延器１１３で遅延された三角波信号（図９上段の（８））と前記基準値７／１２を比較した結果、前記ゲート指令信号（７）Ｕ１２／Ｙ１２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（７）と同一の信号として出力される。
【００９０】
前記ゲート指令信号（９）Ｕ２２／Ｙ２２は、第９番目の比較器１１５において、第８番目の遅延器１１３で遅延された三角波信号（図９上段の（９））と前記基準値７／１２を比較した結果、前記ゲート指令信号（８）Ｘ１２／Ｖ１２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（８）と同一の信号として出力される。
【００９１】
前記ゲート指令信号（１０）Ｘ２２／Ｖ２２は、第１０番目の比較器１１５において、第９番目の遅延器１１３で遅延された三角波信号（図９上段の（１０））と前記基準値７／１２を比較した結果、前記ゲート指令信号（９）Ｕ２２／Ｙ２２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（９）と同一の信号として出力される。
【００９２】
前記ゲート指令信号（１１）Ｕ３２／Ｙ３２は、第１１番目の比較器１１５において、第１０番目の遅延器１１３で遅延された三角波信号（図９上段の（１１））と前記基準値７／１２を比較した結果、前記ゲート指令信号（１０）Ｘ２２／Ｖ２２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１０）と同一の信号として出力される。
【００９３】
前記ゲート指令信号（１２）Ｘ３２／Ｖ３２は、第１２番目の比較器１１５において、第１１番目の遅延器１１３で遅延された三角波信号（図９上段の（１２））と前記基準値７／１２を比較した結果、前記ゲート指令信号（１１）Ｕ３２／Ｙ３２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１１）と同一の信号として出力される。
【００９４】
また、他の実施例として、単相インバータの各アームにおける２直列のスイッチング素子の並列数ＮをＮ＝４以上とした場合も前記同様に時分割運転が可能なスイッチングパターンを生成することができる。
【符号の説明】
【００９５】
１０…交直変換装置
１１…直流電圧源
１２…共振負荷
１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙ，２００Ｕ，２００Ｖ，２００Ｘ，２００Ｙ，３００Ｕ，３００Ｖ，３００Ｘ，３００Ｙ…スイッチ群回路
１１１…分周器
１１２…三角波生成部
１１３，１１３-1〜１１３-7…遅延器
１１４…基準値生成部
１１５，１１５-1〜１１５-8…比較器
Ｕ１１〜ＵＮ１，Ｕ１２〜ＵＮ２，Ｖ１１〜ＶＮ１，Ｖ１２〜ＶＮ２，Ｘ１１〜ＸＮ１，Ｘ１２〜ＸＮ２，Ｙ１１〜ＹＮ１，Ｙ１２〜ＹＮ２…スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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