(57)【要約】【課題】オン抵抗を十分に低減することができる技術を開示する。【解決手段】スイッチング素子２は、支持半導体層１２と、埋込絶縁層１４と、上部半導体層１６を備えている。上部半導体層１６は、ｎ型のソース領域２０と、ｐ型のボディ領域３０と、ｎ型のドリフト領域５０と、ｎ型のドレイン領域４０と、ｐ型の中間領域６０を有している。スイッチング素子２は、ソース電極９０と、ドレイン電極１１０と、ゲート絶縁膜８０と、ゲート電極１００と、ゲート絶縁膜８０と上部半導体層１６と埋込絶縁層１４を貫通して支持半導体層１２に達するコンタクトホール７０と、コンタクトホール７０内に配置されており、ゲート電極１００と支持半導体層１２を接続している接続電極７４をさらに有している。【選択図】図２
2017126669.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子であって、
支持半導体層と、
前記支持半導体層上に設けられている埋込絶縁層と、
前記埋込絶縁層上に設けられている上部半導体層と、
を備えており、
前記上部半導体層は、
前記上部半導体層の上面に臨む範囲に設けられている第１導電型のソース領域と、
前記上面に臨む範囲に設けられており、前記ソース領域に接している第２導電型のボディ領域と、
前記上面に臨む範囲に設けられており、前記ボディ領域に接しており、前記ボディ領域によって前記ソース領域から分離されている第１導電型のドリフト領域と、
前記上面に臨む範囲に設けられており、前記ドリフト領域に接しており、前記ドリフト領域によって前記ボディ領域から分離されており、前記ドリフト領域よりも第１導電型不純物濃度が高い第１導電型のドレイン領域と、
前記上面に臨む範囲に設けられており、前記ドリフト領域に接しており、前記ドリフト領域によって前記ボディ領域及び前記ドレイン領域から分離されている第２導電型の中間領域、
を有しており、
前記スイッチング素子は、
前記上面に配置されており、前記ソース領域と前記ボディ領域に接続されているソース電極と、
前記上面に配置されており、前記ドレイン領域に接続されているドレイン電極と、
前記上面に配置されており、前記ソース領域と前記ドリフト領域を分離している部分の前記ボディ領域を覆っているゲート絶縁膜と、
前記ゲート絶縁膜上に配置されているゲート電極と、
前記ゲート絶縁膜と前記上部半導体層と前記埋込絶縁層を貫通して前記支持半導体層に達するコンタクトホールと、
前記コンタクトホール内に配置されており、前記ゲート電極と前記支持半導体層を接続している接続電極、
をさらに有している、
スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、スイッチング素子に関する。
【背景技術】
【０００２】
特許文献１には、スイッチング素子が開示されている。このスイッチング素子は、ドリフト領域内に、半導体基板の上面に臨む範囲に設けられているフローティング領域を備えている。このスイッチング素子では、フローティング領域を備えることによって、ドリフト領域のｎ型不純物濃度を従来よりも高くし得る。そして、ドリフト領域のｎ型不純物濃度を高くすることにより、オン抵抗の低減を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００４−５０８６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のスイッチング素子は、フローティング領域を備えるため、フローティング領域を備えない場合に比べて、オフ時におけるドリフト領域内の空乏化が促進される。そのため、特許文献１のスイッチング素子によると、高いオフ耐圧が実現される。
【０００５】
一方、特許文献１のスイッチング素子のオン時には、電子は、ボディ領域の上面付近に形成されるチャネルを通過した後、ドリフト領域に導入され、フローティング領域の下側を通過して、ドレイン領域に導入される。そのため、電子がドリフト領域内を通過する際、フローティング領域の下側を迂回する必要がある。このため、フローティング領域を備えない場合に比べて、電子の移動経路が長くなり、オン抵抗を十分に低減できない。
【０００６】
本明細書では、高いオフ耐圧を実現することができるとともに、オン抵抗を十分に低減することができる技術を開示する。
【課題を解決するための手段】
【０００７】
本明細書が開示するスイッチング素子は、支持半導体層と、支持半導体層上に設けられている埋込絶縁層と、埋込絶縁層上に設けられている上部半導体層とを備えている。上部半導体層は、第１導電型のソース領域と、第２導電型のボディ領域と、第１導電型のドリフト領域と、第１導電型のドレイン領域と、第２導電型の中間領域を有している。ソース領域は、上部半導体層の上面に臨む範囲に設けられている。ボディ領域は、上面に臨む範囲に設けられており、ソース領域に接している。ドリフト領域は、上面に臨む範囲に設けられており、ボディ領域に接しており、ボディ領域によってソース領域から分離されている。ドレイン領域は、上面に臨む範囲に設けられており、ドリフト領域に接しており、ドリフト領域によってボディ領域から分離されており、ドリフト領域よりも第１導電型不純物濃度が高い。中間領域は、上面に臨む範囲に設けられており、ドリフト領域に接しており、ドリフト領域によってボディ領域及びドレイン領域から分離されている。スイッチング素子は、ソース電極と、ドレイン電極と、ゲート絶縁膜と、コンタクトホールと、接続電極をさらに有している。ソース電極は、上面に配置されており、ソース領域とボディ領域に接続されている。ドレイン電極は、上面に配置されており、ドレイン領域に接続されている。ゲート絶縁膜は、上面に配置されており、ソース領域とドリフト領域を分離している部分のボディ領域を覆っている。ゲート電極は、ゲート絶縁膜上に配置されている。コンタクトホールは、ゲート絶縁膜と上部半導体層と埋込絶縁層を貫通して支持半導体層に達する。接続電極は、コンタクトホール内に配置されており、ゲート電極と支持半導体層を接続している。
【０００８】
上記のスイッチング素子は、ソース電極とドレイン電極の間に電圧が印加された状態で使用される。ゲート電極に所定の大きさのオン電位を印加すると、ゲート絶縁膜を介してゲート電極と対向する範囲のボディ領域（即ちボディ領域の上面付近）にキャリアが集まって、チャネルが形成される。その結果、スイッチング素子がオンする。接続電極によってゲート電極と支持半導体層が接続されているため、ゲート電極にオン電位を印加すると、支持半導体層がゲート電極と同電位になる。従って、スイッチング素子がオンする際に、埋込絶縁層を介して支持半導体層と対向する範囲のドリフト領域（即ちドリフト領域の下面付近）にキャリアが引き寄せられ、キャリア濃度が高い高濃度キャリア層が形成される。この高濃度キャリア層は、元のドリフト領域よりもキャリアに対して低抵抗である。従って、上記の構成によると、オン抵抗を十分に低減することができる。
【０００９】
また、上記のスイッチング素子は、上部半導体層内に中間装置を備えるため、中間領域を備えない場合に比べて、オフ時におけるドリフト領域内の空乏化が促進される。そのため、上記のスイッチング素子によると、高いオフ耐圧を実現することもできる。
【００１０】
従って、上記のスイッチング素子によると、高いオフ耐圧を実現することができるとともに、オン抵抗を十分に低減することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施例のスイッチング素子２を模式的に示す平面図。
【図２】図１のＩＩ−ＩＩ断面図。
【図３】図１のＩＩＩ−ＩＩＩ断面図。
【図４】第１実施例のスイッチング素子２のオン時の動作を模式的に示す図１のＩＩ−ＩＩ断面図。
【図５】第１実施例のスイッチング素子２のオン時の動作を模式的に示す図１のＩＩＩ−ＩＩＩ断面図。
【図６】第２実施例のスイッチング素子２０１を模式的に示す断面図。
【図７】第３実施例のスイッチング素子２０１Ａを模式的に示す断面図。
【図８】第４実施例のスイッチング素子４０２を模式的に示す平面図。
【図９】図８のＶＩＩＩ−ＶＩＩＩ断面図。
【図１０】第５実施例のスイッチング素子５０２を模式的に示す平面図。
【発明を実施するための形態】
【００１２】
（第１実施例）
図１〜図３の本実施例のスイッチング素子２は、横型のｎチャネル型ＭＯＳＦＥＴ（ＬＤＭＯＳ）である。本実施例のスイッチング素子２は、主にＳｉからなる半導体基板１０を有している。
【００１３】
図２、図３に示すように、半導体基板１０は、支持半導体層１２と、埋込絶縁層１４と、上部半導体層１６とを有している。
【００１４】
支持半導体層１２は、主にＳｉからなるｎ型の半導体層である。
【００１５】
埋込絶縁層１４は、ＳｉＯ２からなる絶縁層である。埋込絶縁層１４は、支持半導体層１２上（図２、図３の上側）に形成されている。
【００１６】
上部半導体層１６は、主にＳｉからなる半導体層である。上部半導体層１６は、埋込絶縁層１４上に形成されている。上部半導体層１６内には、ｎ型のソース領域２０と、ｐ型のボディ領域３０と、ｎ型のドレイン領域４０と、ｎ型のドリフト領域５０と、３つのｐ型の中間領域６０とが設けられている。
【００１７】
ソース領域２０は、上部半導体層１６の上面に露出する範囲に形成されている。ソース領域２０のｎ型不純物濃度は、ドリフト領域５０のｎ型不純物濃度よりも高い。
【００１８】
ボディ領域３０は、上部半導体層１６の上面に露出する範囲に形成されている。ボディ領域３０は、ｐ型不純物濃度が高い高濃度領域３４と、高濃度領域３４に比べてｐ型不純物濃度が低い低濃度領域３２とを有している。高濃度領域３４は、ソース領域２０に接している。低濃度領域３２は、ソース領域２０と高濃度領域３４とに接している。低濃度領域３２は、ソース領域２０と高濃度領域３４の下方に亘る範囲に形成されている。低濃度領域３２と高濃度領域３４は、ともに上部半導体層１６の上面に露出している。
【００１９】
ドリフト領域５０は、ボディ領域３０の低濃度領域３２に接している。ドリフト領域５０は、低濃度領域３２によって、ソース領域２０及び高濃度領域３４から分離されている。
【００２０】
ドレイン領域４０は、上部半導体層１６の上面に露出する範囲に形成されている。ドレイン領域４０は、ドリフト領域５０に接しており、ドリフト領域５０によってボディ領域３０から分離されている。ドレイン領域４０のｎ型不純物濃度は、ドリフト領域５０のｎ型不純物濃度よりも高い。
【００２１】
３つの中間領域６０は、上部半導体層１６の上面に露出する範囲に形成されている。３つの中間領域６０は、ボディ領域３０とドレイン領域４０の間に配置されている。各中間領域６０は、ドリフト領域５０に接しており、ドリフト領域５０によって、ボディ領域３０及びドレイン領域４０から分離されている。各中間領域６０の下端部は、ボディ領域３０の下端部よりも下側に位置している。また、各中間領域６０の下端部は、埋込絶縁層１４よりも上側に配置されている。各中間領域６０の下端部と埋込絶縁層１４の間には、ドリフト領域５０が配置されている。
【００２２】
上部半導体層１６内には、分離トレンチ１２０、１４０がさらに設けられている。分離トレンチ１２０、１４０は、上部半導体層１６の上面から埋込絶縁層１４に接する深さまで形成されているトレンチである。分離トレンチ１２０は、ドレイン領域４０の外側（図２中の右側）に形成されている。一方、分離トレンチ１４０は、ボディ領域３０の外側（図２中の左側）に形成されている。分離トレンチ１２０、１４０の内側には、それぞれ、トレンチ内絶縁膜１３０、１５０が設けられている。トレンチ内絶縁膜１３０、１５０は、ＳｉＯ２からなる絶縁膜である。トレンチ内絶縁膜１３０、１５０によって、スイッチング素子２と、スイッチング素子２の外側に形成されている他の半導体素子とが区分されている。
【００２３】
上部半導体層１６の上面には、ゲート絶縁膜８０と、ゲート電極１００と、ソース電極９０と、ドレイン電極１１０と、金属配線（図示しない）が配置されている。ただし、図１では、理解の容易のために、上部半導体層１６の上面の各要素の図示を省略している。
【００２４】
ゲート絶縁膜８０は、ソース領域２０とドリフト領域５０を分離している部分のボディ領域３０（即ち低濃度領域３２）の上面と、ドリフト領域５０の上面と、中間領域６０の上面とに亘って配置されている。ゲート絶縁膜８０は、ＳｉＯ２によって形成されている。
【００２５】
ゲート電極１００は、ゲート絶縁膜８０の上面に配置されている。ゲート電極１００は、Ｐｏｌｙ−Ｓｉからなる電極である。ゲート電極１００は、ゲート絶縁膜８０を介して、ソース領域２０とドリフト領域５０を分離している範囲のボディ領域３０（即ち低濃度領域３２）と対向する。
【００２６】
ソース電極９０は、ソース領域２０と、ボディ領域３０の高濃度領域３４の上面に配置されている。ソース電極９０は、Ｐｏｌｙ−Ｓｉからなる電極である。ソース電極９０は、ソース領域２０と高濃度領域３４とに接続されている。
【００２７】
ドレイン電極１１０は、ドレイン領域４０の上面に配置されている。ドレイン電極１１０は、Ｐｏｌｙ−Ｓｉからなる電極である。ドレイン電極１１０は、ドレイン領域４０に接続されている。
【００２８】
半導体基板１０には、コンタクトホール７０がさらに設けられている。図２に示すように、コンタクトホール７０は、ゲート絶縁膜８０の上面から、ゲート絶縁膜８０と上部半導体層１６と埋込絶縁層１４を貫通して支持半導体層に達している孔である。コンタクトホール７０は、上部半導体層１６のうち、ボディ領域３０の低濃度領域３２と、ボディ領域３０の下側の範囲のドリフト領域５０とを貫通している。図１〜図３に示すように、コンタクトホール７０は、半導体基板１０の横方向（図１中の矢印Ｗ方向）の一部に形成されている。
【００２９】
コンタクトホール７０の内側は、コンタクトホール内絶縁膜７２によって覆われている。コンタクトホール内絶縁膜７２は、ＳｉＯ２からなる絶縁膜である。
【００３０】
コンタクトホール内絶縁膜７２の内側には、接続電極７４が配置されている。接続電極７４は、Ｐｏｌｙ−Ｓｉからなる電極である。接続電極７４は、ゲート電極１００と支持半導体層１２を接続している。
【００３１】
次に、本実施例のスイッチング素子２の動作を説明する。スイッチング素子２は、ソース電極９０とドレイン電極１１０の間に、ドレイン電極１１０がプラスとなる電圧が印加された状態で使用される。ゲート電極１００にオン電位を印加すると、スイッチング素子２がオンし、ドレイン電極１１０からソース電極９０に電流が流れる。
【００３２】
図４、図５を参照して、スイッチング素子２のオン動作時のスイッチング素子２内のキャリア（電子）の動きについて詳しく説明する。ゲート電極１００に所定の大きさのオン電位を印加すると、ボディ領域３０のうち、ゲート絶縁膜８０を介してゲート電極１００に対向する範囲（即ち、ソース領域２０とドリフト領域５０の間のボディ領域３０の上面付近）に電子が引き寄せられる。このため、この領域がｎ型に反転し、チャネル１６０が形成される。また、本実施例では、接続電極７４によってゲート電極１００と支持半導体層１２とが接続されている。そのため、ゲート電極１００にオン電位を印加すると、接続電極７４及び支持半導体層１２がゲート電極１００と同電位になる。従って、スイッチング素子２がオンする際に、上部半導体層１６のうち、埋込絶縁層１４を介して支持半導体層１２と対向する範囲（即ち、ドリフト領域５０の下面付近）に、電子が引き寄せられて、電子の濃度が高い電子層（即ちｎ＋層）１７０が形成される。さらに、図４に示すように、ボディ領域３０及びドリフト領域５０のうち、コンタクトホール内絶縁膜７２を介して接続電極７４と対向する範囲にも、電子が引き寄せられて、電子の濃度が高い電子層１８０（即ちｎ＋層）が形成される。電子層１７０、１８０は、元のドリフト領域５０よりも電子に対して低抵抗である。そのため、本実施例のスイッチング素子２のオン時には、図４、図５の破線矢印が示すように、一部の電子は、電子層１７０（１８０）を通過してドレイン領域４０に向けて移動する。このように電子が移動することにより、ドレイン電極１１０からソース電極９０に電流が流れる。本実施例のスイッチング素子２によると、オン動作時に、低抵抗な電子層１７０、１８０内を電子が通過するため、オン抵抗を十分に低減させることができる。
【００３３】
スイッチング素子２がオンしている間（図４、図５参照）に、ゲート電極１００に印加する電位をオン電位からオフ電位に変化させると、チャネル１６０及び電子層１７０、１８０が消滅し、スイッチング素子２がオフする。すると、ドレイン領域４０とドリフト領域５０の電位が上昇する。すると、ボディ領域３０とドリフト領域５０の界面のｐｎ接合に逆電圧が印加され、そのｐｎ接合からドリフト領域５０に空乏層が延びる。同様に、中間領域６０とドリフト領域５０との界面のｐｎ接合にも逆電圧が印加され、このｐｎ接合からもドリフト領域５０内に空乏層が広がる。従って、ドリフト領域５０内で十分に空乏層を広げることができる。従って、本実施例のスイッチング素子２によると、高いオフ耐圧を実現することができる。
【００３４】
上記の通り、本実施例のスイッチング素子２によると、高いオフ耐圧を実現することができるとともに、オン抵抗を十分に低減することができる。
【００３５】
（第２実施例）
図６に示すように、本実施例のスイッチング素子２０１は、半導体基板２１０中に、横型のｎチャネル型ＭＯＳＦＥＴが形成されている第１領域２０２と、横型のｐチャネル型ＭＯＳＦＥＴが形成されている第２領域２０４を有している点が第１実施例とは異なる。本実施例では、第１領域２０２に形成されているｎチャネル型ＭＯＳＦＥＴは、第１実施例のスイッチング素子２（図１〜図５参照）と同様の構成を有する。以下では、第１実施例のスイッチング素子２と同様の構成要素については、図１〜図５に示されている構成要素と同様の符号を用いて示し、詳細な説明を省略する場合がある。
【００３６】
本実施例の半導体基板２１０も、支持半導体層２１２と、支持半導体層２１２上に形成されている埋込絶縁層２１４と、埋込絶縁層２１４上に形成されている上部半導体層２１６を有している。ただし本実施例では、支持半導体層２１２は、ｎ型の第１支持半導体層２１２Ａと、第１支持半導体層２１２Ａに隣接するｐ型の第２支持半導体層２１２Ｂとを有している。第１支持半導体層２１２Ａは第１領域２０２内に設けられ、第２支持半導体層２１２Ｂは第２領域２０４内に設けられる。
【００３７】
第１領域２０２内の上部半導体層２１６内には、第１実施例と同様に、ｎ型のソース領域２０と、ｐ型のボディ領域３０と、ｎ型のドレイン領域４０と、ｎ型のドリフト領域５０と、３つのｐ型の中間領域６０とが設けられている。また、分離トレンチ１２０内にはトレンチ内絶縁膜１３０が配置され、分離トレンチ１４０内にはトレンチ内絶縁膜１５０が配置されている。コンタクトホール７０内には、コンタクトホール内絶縁膜７２と、接続電極７４とが配置されている。接続電極７４は、ゲート電極１００と第１支持半導体層２１２Ａとを接続している。また、分離トレンチ１２０及びトレンチ内絶縁膜１３０によって、第１領域２０２内のｎチャネル型ＭＯＳＦＥＴと第２領域２０４内のｐチャネル型ＭＯＳＦＥＴとが区別されている。
【００３８】
また、第１領域２０２内の上部半導体層２１６の上面には、第１実施例のスイッチング素子２と同様にゲート絶縁膜８０、ソース電極９０、ゲート電極１００、ドレイン電極１１０、及び、金属配線等（図示しない）が設けられている。
【００３９】
第２領域内の上部半導体層２１６内には、ｐ型のソース領域２２０と、ｎ型のボディ領域２３０と、ｐ型のドレイン領域２４０と、ｐ型のドリフト領域２５０と、３つのｎ型の中間領域２６０とが設けられている。また、上部半導体層２１６の上面には、分離トレンチ３２０が設けられている。分離トレンチ３２０内にはトレンチ内絶縁膜３３０が配置されている。これらによって、ｐチャネル型ＭＯＳＦＥＴが形成されている。ｐチャネル型のＭＯＳＦＥＴの構造は、第１領域２０２内のｎチャネル型ＭＯＳＦＥＴのｎ型とｐ型を反転させた構造である。
【００４０】
また、第２領域２０４内の上部半導体層２１６の上面にも、ゲート絶縁膜２８０、ソース電極２９０、ゲート電極３００、ドレイン電極３１０、及び、金属配線等（図示しない）が設けられている。
【００４１】
ここで、本実施例のスイッチング素子２０１の作用効果を十分に説明するために、比較例のスイッチング素子の動作について説明する。
【００４２】
比較例のスイッチング素子は、本実施例のスイッチング素子２０１（図６参照）と基本的に同様の構成を有するが、支持半導体層２１２が全範囲でｎ型層（即ち、第１支持半導体層２１２Ａと同様の層）である点が本実施例と異なる。即ち、比較例では、図６の第２支持半導体層２１２Ｂに相当する部分もｎ型層である。
【００４３】
比較例のスイッチング素子２０１において、第１領域２０２のｎチャネル型ＭＯＳＦＥＴがオンすると、チャネル１６０とともに電子層１７０、１８０が形成される（図６参照）。ただし、比較例では、接続電極７４によってゲート電極１００と接続されている支持半導体層２１２は、全範囲でｎ型層である。そのため、第２領域２０４内のドリフト領域２５０の下面付近にも電子層（図６の電子層１７０と同様のｎ＋層）が形成される。
【００４４】
第２領域２０４内のドリフト領域２５０の下面付近に電子層が形成されている間に、第２領域２０４内のｐチャネル型ＭＯＳＦＥＴをオンさせる場合、ドリフト領域２５０内に
電子層が形成されていることによってｐチャネル型ＭＯＳＦＥＴのオン抵抗が高くなってしまう。
【００４５】
これに対し、本実施例のスイッチング素子２０１では、支持半導体層２１２は、第１領域２０２内のｎ型の第１支持半導体層２１２Ａと、第２領域２０４内のｐ型の第２支持半導体層２１２Ｂとを有している（図６参照）。第１支持半導体層２１２Ａは第２支持半導体層２１２Ｂに隣接している。そのため、第１領域２０２内のｎチャネル型ＭＯＳＦＥＴをオンすると、第１支持半導体層２１２Ａがゲート電極１００と同電位になるが、第１支持半導体層２１２Ａ（ｎ型層）と第２支持半導体層２１２Ｂ（ｐ型層）の界面に逆バイアスが印加されることになるため、第１支持半導体層２１２Ａ（ｎ型層）と第２支持半導体層２１２Ｂ（ｐ型層）の界面のｐｎ接合から空乏層３５０が延びる。そのため、第２支持半導体層２１２Ｂはゲート電極１００と同電位にならない。即ち、比較例のように、ドリフト領域２５０内に電子層が形成されることがない。そのため、本実施例のスイッチング素子２０１によると、第１領域２０２内のｎチャネル型ＭＯＳＦＥＴがオンしている間に、第２領域２０４内のｐチャネル型ＭＯＳＦＥＴをオンさせる場合であっても、ｐチャネル型ＭＯＳＦＥＴのオン抵抗が高くなることを抑制することができる。
【００４６】
（第３実施例）
第３実施例は第２実施例の変形例である。図７に示すように、本実施例のスイッチング素子２０１Ａは、その基本的な構成は、第２実施例のスイッチング素子２０１（図６参照）と同様である。本実施例のスイッチング素子２０１Ａは、第１支持半導体層２１２Ａ（ｎ型層）と第２支持半導体層２１２Ｂ（ｐ型層）との間に絶縁層３６０が設けられている点が第２実施例とは異なる。
【００４７】
本実施例のスイッチング素子２０１Ａも、第２実施例のスイッチング素子２０１と同様の効果を発揮する。第１領域２０２内のｎチャネル型ＭＯＳＦＥＴをオンすると、第１支持半導体層２１２Ａがゲート電極１００と同電位になるが、第１支持半導体層２１２Ａと第２支持半導体層２１２Ｂの間に絶縁層３６０が存在するため、第２支持半導体層２１２Ｂはゲート電極１００と同電位にならない。そのため、ドリフト領域２５０内に電子層が形成されることがない。そのため、本実施例のスイッチング素子２０１Ａによる場合も、第１領域２０２内のｎチャネル型ＭＯＳＦＥＴがオンしている間に、第２領域２０４内のｐチャネル型ＭＯＳＦＥＴをオンさせる場合であっても、ｐチャネル型ＭＯＳＦＥＴのオン抵抗が高くなることを抑制することができる。
【００４８】
（第４実施例）
第４実施例は第１実施例の変形例である。図８、図９に示すように、本実施例のスイッチング素子４０２は、その基本的な構成は、第１実施例のスイッチング素子２（図１〜図５参照）と同様である。本実施例のスイッチング素子４０２は、コンタクトホール７０の外周（即ち、コンタクトホール内絶縁膜７２の外周）が、ｐ型の被覆領域４１０によって覆われている点が第１実施例とは異なる。
【００４９】
仮に、被覆領域４１０を設けない構成を採用する場合、図９中の破線グラフに示すように、オフ時における上部半導体層２１６内の電界は、コンタクトホール内絶縁膜７２とドリフト領域５０の界面においてピーク値になる。この結果、コンタクトホール内絶縁膜７２に高電界が掛かり、コンタクトホール内絶縁膜７２に悪影響を与える可能性がある。
【００５０】
これに対し、本実施例のスイッチング素子４０２によると、図９中の実線グラフに示すように、オフ時における上部半導体層２１６内の電界は、被覆領域４１０とドリフト領域５０の界面においてピーク値になる。ｐ型の被覆領域４１０によって電界が緩和されることにより、コンタクトホール内絶縁膜７２と被覆領域４１０の界面における電界はピーク値よりも低くなる。この結果、被覆領域４１０を設けない構成を採用する場合に比べて、コンタクトホール内絶縁膜７２に掛かる電界を低くすることができ、コンタクトホール内絶縁膜７２に悪影響を与えることが抑制される。
【００５１】
（第５実施例）
第５実施例は第１実施例の変形例である。図１０に示すように、本実施例のスイッチング素子５０２では、コンタクトホール７０が、半導体基板１０の厚さ方向（図１０中の矢印Ｗ方向）の４か所に略等間隔で形成されている点が第１実施例とは異なる。各コンタクトホール７０の内面は、第１実施例と同様にコンタクトホール内絶縁膜７２で覆われており、各コンタクトホール内絶縁膜７２の内側には接続電極７４が配置されている。
【００５２】
本実施例によると、スイッチング素子５０２のオン時に、各コンタクトホール内絶縁膜７２を介して各接続電極と対向する範囲のボディ領域３０及びドリフト領域５０に電子層１８０（図４参照）を形成することができる。１か所のみにコンタクトホール７０を形成する構成（図１参照）に比べて、素子全体の電子層１８０の表面積を広く確保し得る。そのため、オン動作時に、より多くの電子を低抵抗な電子層１８０内で通過させ得る。そのため、オン抵抗をより十分に低減させ得る。
【００５３】
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００５４】
（変形例１）上記の第５実施例では、コンタクトホール７０が、半導体基板１０の厚さ方向（図１中の矢印Ｗ方向）の４か所に形成されている。これに限られず、コンタクトホール７０は、内部の接続電極７４によってゲート電極１００と支持半導体層１２とを接続可能であれば、任意の数だけ設けられていてもよい。
【００５５】
（変形例３）上記の各実施例では、スイッチング素子２、４０２、５０２（又は、第１領域２０２内の素子）が、横型のｎチャネル型ＭＯＳＦＥＴである例について説明した。これに限られず、スイッチング素子（又は、第１領域２０２内の素子）は、横型のｐチャネル型ＭＯＳＦＥＴであってもよい。ｐチャネル型ＭＯＳＦＥＴである場合も、上記の各実施例の技術を適用することができる。
【００５６】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５７】
２：スイッチング素子
１０：半導体基板
１２：支持半導体層
１４：埋込絶縁層
１６：上部半導体層
２０：ソース領域
３０：ボディ領域
３２：低濃度領域
３４：高濃度領域
４０：ドレイン領域
５０：ドリフト領域
６０：中間領域
７０：コンタクトホール
７２：コンタクトホール内絶縁膜
７４：接続電極
８０：ゲート絶縁膜
９０：ソース電極
１００：ゲート電極
１１０：ドレイン電極
１２０：分離トレンチ
１３０：トレンチ内絶縁膜
１４０：分離トレンチ
１５０：トレンチ内絶縁膜
１６０：チャネル
１７０：電子層
１８０：電子層
２０１：スイッチング素子
２０１Ａ：スイッチング素子
２０２：第１領域
２０４：第２領域
２１０：半導体基板
２１２：支持半導体層
２１２Ａ：第１支持半導体層
２１２Ｂ：第２支持半導体層
２１４：埋込絶縁層
２１６：上部半導体層
２２０：ソース領域
２３０：ボディ領域
２３２：低濃度領域
２３４：高濃度領域
２４０：ドレイン領域
２５０：ドリフト領域
２６０：中間領域
２８０：ゲート絶縁膜
２９０：ソース電極
３００：ゲート電極
３１０：ドレイン電極
３１４：埋込絶縁層
３１６：上部半導体層
３２０：分離トレンチ
３３０：トレンチ内絶縁膜
３４０：ドレイン領域
３５０：空乏層
３６０：絶縁層
４０２：スイッチング素子
４１０：被覆領域
５０２：スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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