(57)【要約】【課題】データ保持特性が良好な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、上下方向に延びる半導体ピラーと、前記半導体ピラーの側方に設けられ、第１方向に延び、前記上下方向に沿って相互に離隔して配置された複数枚の第１電極膜と、前記半導体ピラーと前記第１電極膜との間に設けられ、前記上下方向に沿って相互に離隔して配置された複数の第２電極膜と、前記半導体ピラーと前記第２電極膜との間に設けられた第１絶縁膜と、前記第２電極膜と前記第１電極膜との間に設けられた第２絶縁膜と、を備える。【選択図】図１
2017010951.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、上下方向に延びる半導体ピラーと、
前記半導体ピラーの側方に設けられ、第１方向に延び、前記上下方向に沿って相互に離隔して配置された複数枚の第１電極膜と、
前記半導体ピラーと前記第１電極膜との間に設けられ、前記上下方向に沿って相互に離隔して配置された複数の第２電極膜と、
前記半導体ピラーと前記第２電極膜との間に設けられた第１絶縁膜と、
前記第２電極膜と前記第１電極膜との間に設けられた第２絶縁膜と、
を備えた半導体記憶装置。
【請求項２】
前記第１絶縁膜の電気的膜厚は前記第２絶縁膜の電気的膜厚よりも厚く、
前記第１絶縁膜の誘電率は前記第２絶縁膜の誘電率よりも低い請求項１記載の半導体記憶装置。
【請求項３】
前記第２絶縁膜は、
前記第１電極膜側に設けられ、前記第１電極膜の上面及び下面を覆う第１層と、
前記第２電極膜側に設けられ、前記第２電極膜の上面及び下面を覆う第２層と、
を有する請求項２記載の半導体記憶装置。
【請求項４】
前記第２絶縁膜の電気的膜厚は前記第１絶縁膜の電気的膜厚よりも厚く、
前記第２絶縁膜の誘電率は前記第１絶縁膜の誘電率よりも低い請求項１記載の半導体記憶装置。
【請求項５】
前記第１絶縁膜は前記半導体ピラーの側面に沿って配置されている請求項４記載の半導体記憶装置。
【請求項６】
前記半導体ピラーは複数本設けられており、
上方から見て、前記複数本の半導体ピラーは、前記第１方向及び前記第１方向に対して交差した第２方向に沿ってマトリクス状に配列されており、
前記第１方向に沿って配列された前記半導体ピラー間には、前記第１電極膜は配置されておらず、
前記第２方向に沿って配列された前記半導体ピラーを、隣り合う２本の前記半導体ピラー毎に組分けし、２つの前記第１電極膜が前記組間に位置するようにしたときに、各前記組に属する２本の前記半導体ピラー間には前記第１電極膜は配置されていない請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記組に属する２本の前記半導体ピラーは、一体的に形成されている請求項６記載の半導体記憶装置。
【請求項８】
前記第１方向において、前記第２電極膜における前記半導体ピラー側の端部の長さは、前記第１電極側の端部の長さよりも短い請求項６または７に記載の半導体記憶装置。
【請求項９】
前記半導体ピラー間、前記上下方向において隣り合う前記第１電極膜間、及び前記上下方向において隣り合う前記第２電極膜間のうち少なくとも一ヶ所には、エアギャップが形成されている請求項６〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
上方から見て、前記第２電極膜は前記半導体ピラーを囲み、前記第１電極膜は前記第２電極膜を囲む請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項１１】
最上段又は最上段を含む複数段の前記第１電極膜と前記第２電極膜との間には前記第２絶縁膜が配置されておらず、前記最上段又は最上段を含む複数段の第１電極膜は前記第２電極膜に接続されている請求項１〜１０のいずれか１つに記載の半導体記憶装置。
【請求項１２】
前記第２絶縁膜は、上下方向に沿って、前記第１電極膜毎に分断されている請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【請求項１３】
前記基板と前記半導体ピラーとの間に設けられ、前記半導体ピラーの下端に接続されたセルソース線と、
前記半導体ピラー上に設けられ、前記半導体ピラーの上端に接続されたビット線と、
前記基板と前記セルソース線との間に設けられた第３絶縁膜と、
前記基板における前記半導体ピラーの直下域から外れた領域に相互に離隔して形成されたソース領域及びドレイン領域と、
前記基板における前記ソース領域と前記ドレイン領域との間の領域の直上域に設けられた第４絶縁膜と、
前記第４絶縁膜上に設けられたゲート電極と、
をさらに備え、
前記セルソース線及び前記ゲート電極は、同一の導電膜が分断されたものである請求項１〜１２のいずれか１つに記載の半導体記憶装置。
【請求項１４】
基板上に、絶縁膜及び第１膜を交互に積層させて、積層体を形成する工程と、
前記積層体に、第１方向に延びる第１トレンチを形成する工程と、
前記第１トレンチの内面おける前記第１膜の露出面を後退させることにより、第１凹部を形成する工程と、
前記第１凹部の内面上に第１絶縁層を形成する工程と、
前記第１凹部内に第１導電膜を形成する工程と、
前記第１トレンチの内面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に半導体膜を形成する工程と、
前記積層体における前記第１トレンチ間に、前記第１方向に延びる第２トレンチを形成する工程と、
前記第２トレンチを介して前記第１膜を除去することにより、第２凹部を形成する工程と、
前記第２凹部の内面上に第２絶縁層を形成する工程と、
前記第２凹部内に第２導電膜を形成する工程と、
前記半導体膜及び前記第１導電膜を前記第１方向に沿って分断する工程と、
を備え、
前記第１絶縁層及び前記第２絶縁層からなる第２絶縁膜の電気的膜厚は前記第１絶縁膜の電気的膜厚よりも薄く、前記第２絶縁膜の誘電率は前記第１絶縁膜の誘電率よりも高い半導体記憶装置の製造方法。
【請求項１５】
前記半導体膜を形成する工程の後、前記第２トレンチを形成する工程の前に、前記第１トレンチ内に層間絶縁膜を埋め込む工程をさらに備え、
前記第１トレンチを形成する工程は、
前記積層体上に前記第１方向に延びるラインアンドスペース状の第１マスクを形成する工程と、
前記第１マスクを用いて異方性エッチングを施す工程と、
を有し、
前記半導体膜及び前記第１導電膜を前記第１方向に沿って分断する工程は、
前記第１マスク上に、前記第１方向に対して交差した第２方向に延びるラインアンドスペース状の第２マスクを形成する工程と、
前記第２マスク及び前記第１マスクを用いて異方性エッチングを施すことにより、前記層間絶縁膜及び前記半導体膜を選択的に除去して貫通孔を形成する工程と
前記貫通孔を介して、前記第１導電膜に対して等方性エッチングを施す工程と、
を有する請求項１４記載の半導体記憶装置の製造方法。
【請求項１６】
前記第１凹部を形成する工程の後、前記第１絶縁層を形成する工程の前に、前記第１凹部の奥面上に前記第１膜とは異なる材料からなる第２膜を形成する工程をさらに備え、
前記第２凹部を形成する工程において、前記第２膜をストッパとして前記第１膜を除去する請求項１４または１５に記載の半導体記憶装置の製造方法。
【請求項１７】
基板上に、絶縁膜及び第１導電膜を交互に積層させて、積層体を形成する工程と、
前記積層体に、第１方向に延びる第１トレンチを形成する工程と、
前記第１トレンチの内面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に半導体膜を形成する工程と、
前記積層体における前記第１トレンチ間に、前記第１方向に延びる第２トレンチを形成する工程と、
前記第２トレンチの内面における前記第１導電膜の露出面を後退させて、凹部を形成する工程と、
前記凹部の内面上に、その電気的膜厚が前記第１絶縁膜の電気的膜厚よりも厚く、その誘電率が前記第１絶縁膜の誘電率よりも低い第２絶縁膜を形成する工程と、
前記凹部内に第２導電膜を形成する工程と、
前記半導体膜及び前記第１導電膜を前記第１方向に沿って分断する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、ＮＡＮＤフラッシュメモリは、平面構造の微細化により集積度を増加させ、ビットコストを低減させてきたが、限界に近づきつつある。そこで、近年、メモリセルを上下方向に積層する技術が提案されている。このような積層型の記憶装置においては、メモリセルのデータ保持特性が課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１３−５３４０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、データ保持特性が良好な半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、上下方向に延びる半導体ピラーと、前記半導体ピラーの側方に設けられ、第１方向に延び、前記上下方向に沿って相互に離隔して配置された複数枚の第１電極膜と、前記半導体ピラーと前記第１電極膜との間に設けられ、前記上下方向に沿って相互に離隔して配置された複数の第２電極膜と、前記半導体ピラーと前記第２電極膜との間に設けられた第１絶縁膜と、前記第２電極膜と前記第１電極膜との間に設けられた第２絶縁膜と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図３】図２に示す領域Ａを示す断面図である。
【図４】図２に示すＢ−Ｂ’線による断面図である。
【図５】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図６】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図７】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図８】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図９】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図１０】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図１１】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図１２】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図１３】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図１４】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による平面図である。
【図１５】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による平面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による平面図である。
【図１６】第１の実施形態に係る半導体記憶装置の製造方法を例示する平面図である。
【図１７】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による平面図である。
【図１８】第１の実施形態の変形例に係る半導体記憶装置を例示する断面図である。
【図１９】第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図２０】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２１】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２２】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２３】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２４】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２５】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２６】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２７】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図２８】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２９】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３０】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３１】第２の実施形態の第１の変形例に係る半導体記憶装置を例示する断面図である。
【図３２】第２の実施形態の第２の変形例に係る半導体記憶装置を例示する断面図である。
【図３３】第２の実施形態の第３の変形例に係る半導体記憶装置を例示する断面図である。
【図３４】第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図３５】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図３６】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３７】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３８】（ａ）は第３の実施形態の変形例に係る半導体記憶装置を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３９】（ａ）は第３の実施形態の変形例に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４０】第４の実施形態に係る半導体記憶装置を例示する断面図である。
【図４１】図４０に示す領域Ｅを示す断面図である。
【図４２】（ａ）は第４の実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【図４３】第５の実施形態に係る半導体記憶装置を例示する断面図である。
【図４４】第５の実施形態に係る半導体記憶装置を例示する断面図である。
【図４５】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図４６】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図４７】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図４８】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図４９】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図５０】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図５１】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図５２】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図５３】第５の実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
【図５４】第５の実施形態の変形例に係る半導体記憶装置を例示する断面図である。
【図５５】第５の実施形態の変形例に係る半導体記憶装置の製造方法を例示する断面図である。
【図５６】第５の実施形態の変形例に係る半導体記憶装置の製造方法を例示する断面図である。
【図５７】第５の実施形態の変形例に係る半導体記憶装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図である。
図２は、本実施形態に係る半導体記憶装置を例示する断面図である。
図３は、図２に示す領域Ａを示す断面図である。
図４は、図２に示すＢ−Ｂ’線による断面図である。
【０００８】
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０には、メモリセル領域Ｒｍ及び周辺回路領域Ｒｃが設定されている。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。
【０００９】
メモリセル領域Ｒｍにおいては、シリコン基板１０上に、例えばシリコン酸化物からなる絶縁膜１１（第３絶縁膜）、例えばポリシリコンからなる導電層１２、例えばタングステンからなる配線層１３、例えばポリシリコンからなる導電層１４がこの順に積層されている。導電層１２、配線層１３及び導電層１４により、セルソース線１５が形成されている。セルソース線１５上には、例えばシリコン酸化物からなる絶縁膜１７が設けられている。セルソース線１５上には、複数本のＺ方向に延びるシリコンピラー２０が設けられている。シリコンピラー２０は例えばポリシリコンからなり、その下端は絶縁膜１７を貫通してセルソース線１５に接続されている。Ｚ方向から見て、シリコンピラー２０は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、単一のセルソース線１５に共通接続されている。
【００１０】
シリコンピラー２０の側方には、複数枚の制御ゲート電極膜（第１電極膜）２１が、Ｚ方向に沿って相互に離隔して設けられている。各制御ゲート電極膜２１は例えばタングステンからなり、Ｙ方向に延びている。このため、Ｙ方向に沿って配列されたシリコンピラー２０間には、制御ゲート電極膜２１は配置されていない。また、Ｘ方向においては、２本のシリコンピラー２０と２本の制御ゲート電極膜２１が交互に配列されている。換言すれば、Ｘ方向に沿って配列されたシリコンピラー２０を、隣り合う２本のシリコンピラー２０毎に複数の組２２に組分けし、２本の制御ゲート電極膜２１が組２２間に位置するように配列すると、各組２２に属する２本のシリコンピラー２０間には制御ゲート電極膜２１は配置されない。
【００１１】
シリコンピラー２０間には、層間絶縁膜２３が設けられている。また、制御ゲート電極膜２１の相互間、並びに、最下層の制御ゲート電極膜２１の下方及び最上層の制御ゲート電極膜２１の上方には、例えばシリコン酸化物からなる層間絶縁膜２４が設けられている。複数枚の制御ゲート電極膜２１、層間絶縁膜２３及び層間絶縁膜２４からなる積層体２５上には、ハードマスク２６が設けられている。
【００１２】
シリコンピラー２０はハードマスク２６上まで引き出され、Ｘ方向に延びる配線２７と一体化している。これにより、Ｘ方向に沿って配列されたシリコンピラー２０は、共通の配線２７に接続されている。配線２７上にはビア２８が設けられており、ビア２８上にはＸ方向に延びるビット線２９が設けられている。ビット線２９はビア２８を介して配線２７に接続されている。このように、各シリコンピラー２０は、ビット線２９とセルソース線１５との間に接続されている。すなわち、半導体記憶装置１はＩ字ピラー型の積層型記憶装置である。
【００１３】
また、積層体２５のＹ方向端部は階段状に加工されており、この端部においては、Ｚ方向における位置が相互に等しい複数本の制御ゲート電極膜２１が１本に束ねられている。そして、束ねられた各制御ゲート電極膜２１の端部上にはビア３８が設けられている。ビア３８上にはＹ方向に延びるワード線３９が設けられている。Ｚ方向におけるワード線３９の位置はビット線２９の位置と等しい。ワード線３９はビア３８を介して制御ゲート電極膜２１に接続されている。
【００１４】
図３及び図４に示すように、シリコンピラー２０と制御ゲート電極膜２１との間には、例えばポリシリコンからなる浮遊ゲート電極膜３１（第２電極膜）が設けられている。浮遊ゲート電極膜３１は、シリコンピラー２０と制御ゲート電極膜２１との交差点毎に設けられているため、Ｙ方向及びＺ方向に沿って相互に離隔してマトリクス状に配列されている。また、Ｚ方向から見て、浮遊ゲート電極膜３１の形状は、制御ゲート電極膜２１側が広がった扇形である。このため、浮遊ゲート電極膜３１におけるシリコンピラー２０側の端部のＹ方向の長さＬ１は、浮遊ゲート電極膜３１における制御ゲート電極膜２１側の端部のＹ方向の長さＬ２よりも短い。
【００１５】
シリコンピラー２０と浮遊ゲート電極膜３１との間には、例えばシリコン酸化物からなるトンネル絶縁膜３３が設けられている。トンネル絶縁膜３３はシリコンピラー２０毎に設けられ、その形状はＸ方向を厚さ方向としＹ方向を幅方向としてＺ方向に延びる帯状である。
【００１６】
一方、浮遊ゲート電極膜３１と制御ゲート電極膜２１との間には、ブロック絶縁膜３４が設けられている。ブロック絶縁膜３４は、例えば、浮遊ゲート電極膜３１側から制御ゲート電極膜２１側に向かって、シリコン窒化層３５、シリコン酸化層３６及びシリコン窒化層３７がこの順に積層された三層膜である。シリコン窒化層３５は浮遊ゲート電極膜３１を囲むように形成されており、浮遊ゲート電極膜３１の上面３１ａ及び下面３１ｂを覆っている。また、シリコン酸化層３６及びシリコン窒化層３７は制御ゲート電極膜２１を囲むように形成されており、制御ゲート電極膜２１の上面２１ａ及び下面２１ｂを覆っている。
【００１７】
トンネル絶縁膜３３は、通常は絶縁性であるが半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されるとトンネル電流を流す膜である。ブロック絶縁膜３４は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても、実質的に電流を流さない膜である。トンネル絶縁膜３３の電気的膜厚（ＥＯＴ：Equivalent Oxide Thickness）はブロック絶縁膜３４の電気的膜厚よりも厚く、トンネル絶縁膜３３の誘電率はブロック絶縁膜の誘電率よりも低い。
【００１８】
図２に示すように、周辺回路領域Ｒｃにおいては、シリコン基板１０にソース領域４０ｓ及びドレイン領域４０ｄが相互に離隔して形成されている。ソース領域４０ｓとドレイン領域４０ｄの間は、チャネル領域４０ｃとなっている。シリコン基板１０上であってチャネル領域４０ｃの直上域には、例えばシリコン酸化物からなるゲート絶縁膜４１（第４絶縁膜）が設けられており、その上には、例えばポリシリコンからなる導電層４２、及び、例えばタングステンからなる配線層４３がこの順に積層されている。導電層４２及び配線層４３により、ゲート電極４５が形成されている。ソース領域４０ｓ、ドレイン領域４０ｄ、チャネル領域４０ｃ、ゲート絶縁膜４１及びゲート電極４５により、トランジスタ４６が構成されている。トランジスタ４６は周辺回路を構成する。
【００１９】
後述するように、メモリセル領域Ｒｍにおける絶縁膜１１と周辺回路領域Ｒｃにおけるゲート絶縁膜４１は同一のシリコン酸化膜が分断されて形成されたものであり、メモリセル領域Ｒｍにおける導電層１２と周辺回路領域Ｒｃにおける導電層４２は同一のポリシリコン層が分断されて形成されたものであり、メモリセル領域Ｒｍにおける配線層１３と周辺回路領域Ｒｃにおける配線層４３は同一のタングステン層が分断されて形成されたものである。
【００２０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）〜図１７（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する平面図及び断面図である。
なお、図５（ａ）〜図１７（ｂ）には、メモリセル領域Ｒｍのみを示している。
【００２１】
先ず、図１及び図２に示すように、周辺回路領域Ｒｃにおいて、シリコン基板１０の上層部分に、チャネル領域４０ｃ、ソース領域４０ｓ及びドレイン領域４０ｄを形成する。次に、メモリセル領域Ｒｍ及び周辺回路領域Ｒｃの双方において、シリコン基板１０上にシリコン酸化膜を形成する。このとき、周辺回路領域Ｒｃのうち、低耐圧トランジスタ（ＬＶ  Ｔｒ）領域には相対的に薄いシリコン酸化膜を形成し、高耐圧トランジスタ（ＨＶ  Ｔｒ）領域には相対的に厚いシリコン酸化膜を形成する。また、メモリセル領域Ｒｍには相対的に厚いシリコン酸化膜を形成する。
【００２２】
次に、全面にポリシリコン層を形成する。そして、適当なマスク（図示せず）を用いて、周辺回路領域Ｒｃにおいて、シリコン基板１０の上層部分にＳＴＩ（Shallow Trench Isolation）を形成する。次に、タングステン層を形成する。次に、メモリセル領域Ｒｍのみにポリシリコン層及びシリコン酸化膜を形成する。次に、これらの層をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によりパターニングする。
【００２３】
これにより、メモリセル領域Ｒｍにおいては、ブロック毎に絶縁膜１１、導電層１２、配線層１３、導電層１４及び絶縁膜１７を形成する。導電層１２、配線層１３及び導電層１４からなる積層体によりセルソース線１５が形成される。ブロック毎に分断されたセルソース線１５を形成することにより、ブロック単位での消去が可能となる。一方、周辺回路領域Ｒｃにおいては、ゲート絶縁膜４１、導電層４２及び配線層４３を形成する。導電層４２及び配線層４３からなる積層体によりゲート電極４５が形成される。これにより、周辺回路領域Ｒｃにトランジスタ４６が形成される。
【００２４】
次に、図５（ａ）及び（ｂ）に示すように、メモリセル領域Ｒｍにおいて、絶縁膜１７（図２参照）上に、シリコン酸化膜５１及びシリコン窒化膜５２を交互に積層する。これにより、積層体２５が形成される。このとき、電極側のゲート長（制御ゲート電極膜２１とそれを囲むブロック絶縁膜の合計厚さ）は、チャネル側のゲート長（浮遊ゲート電極膜３１とそれを囲むブロック絶縁膜の合計厚さ）よりも大きくなるため、積層させるシリコン酸化膜５１及びシリコン窒化膜５２の膜厚比は、両側から埋め込むブロック膜の膜厚に応じて比率を調整する。なお、図５（ａ）は断面図、図５（ｂ）は上面図である。以後の図も同様である。
【００２５】
次に、図６（ａ）及び（ｂ）に示すように、積層体２５上に、例えばシリコン窒化物からなるハードマスク２６を形成する。次に、ハードマスク２６をパターニングし、パターニングされたハードマスク２６をマスクとして積層体２５に対してＲＩＥ等の異方性エッチングを施す。これにより、積層体２５にＹ方向に延びる複数本のトレンチ５３を形成する。トレンチ５３は積層体２５を貫通する。
【００２６】
次に、図７（ａ）及び（ｂ）に示すように、ウェットエッチングを施すことにより、トレンチ５３を介して、シリコン窒化膜５２をリセスする。これにより、トレンチ５３の内側面において、シリコン窒化膜５２の露出面が後退し、Ｙ方向に延びる凹部５４が形成される。次に、ＳＰＡ等により、酸化処理を行う。これにより、トレンチ５３の内側面におけるシリコン窒化膜５２の露出面が薄いシリコン酸化層５０によって覆われる。
【００２７】
次に、図８（ａ）及び（ｂ）に示すように、全面にシリコン窒化層３５を形成する。次に、全面にポリシリコン膜５５を形成する。シリコン窒化層３５及びポリシリコン膜５５は、トレンチ５３の内側面上にも形成され、凹部５４内に進入する。
【００２８】
次に、図９（ａ）及び（ｂ）に示すように、トレンチ５３に沿ってＲＩＥ等の異方性エッチングを施すことにより、ポリシリコン膜５５及びシリコン窒化層３５を選択的に除去し、凹部５４内に残留させると共に、Ｚ方向において隣接した凹部５４内に残留したポリシリコン膜５５を相互に分断する。同様に、Ｚ方向において隣接した凹部５４内に残留したシリコン窒化層３５も相互に分断する。
【００２９】
次に、図１０（ａ）及び（ｂ）に示すように、トンネル絶縁膜３３、ポリシリコン膜５６及び絶縁膜５７をこの順に堆積させる。
【００３０】
次に、図１１（ａ）及び（ｂ）に示すように、積層体２５及びその上方に積層された積層体におけるトレンチ５３間に、Ｙ方向に延びるトレンチ５８を形成する。これにより、トレンチ５３とトレンチ５８とがＸ方向に沿って交互に配列される。
【００３１】
次に、図１２（ａ）及び（ｂ）に示すように、熱リン酸を用いたウェットエッチングを施すことにより、トレンチ５８を介してシリコン窒化膜５２をリセスする。このリセスは、凹部５９の奥面に露出したシリコン酸化層５０によって停止する。これにより、シリコン窒化膜５２が除去され、トレンチ５８の内側面にＹ方向に延びる凹部５９が形成される。このとき、シリコン窒化層３５はシリコン酸化層５０によって保護されるため、ダメージを受けない。
【００３２】
次に、図１３（ａ）及び（ｂ）に示すように、凹部５９の奥面に露出したシリコン酸化層５０を除去する。これにより、凹部５９の奥面においてシリコン窒化層３５が露出する。次に、トレンチ５８の内面上に、シリコン酸化層３６及びシリコン窒化層３７を形成する。この結果、図３に示すように、シリコン窒化層３５、シリコン酸化層３６及びシリコン窒化層３７により、ブロック絶縁膜３４が形成される。次に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、全面にタングステン膜６１を成膜する。シリコン酸化層３６、シリコン窒化層３７及びタングステン膜６１は、トレンチ５８を介して凹部５９内にも進入する。
【００３３】
次に、図１４（ａ）及び（ｂ）に示すように、ＲＩＥ等の異方性エッチングを施して、タングステン膜６１を選択的に除去する。これにより、タングステン膜６１を凹部５９内に残留させると共に、Ｚ方向において隣接した凹部５９内に残留したタングステン膜６１を相互に分断する。この結果、凹部５９内にタングステン膜６１からなる制御ゲート電極膜２１が形成される。その後、トレンチ５８内に層間絶縁膜２４を埋め込んで、上面を平坦化する。なお、図１４（ｂ）は、図１４（ａ）に示すＢ−Ｂ’線による断面図である。
【００３４】
次に、図１５（ａ）〜（ｃ）に示すように、Ｘ方向及びＹ方向に沿ってマトリクス状に開口部６２ａが配列されたハードマスク６２を形成する。各開口部６２ａの形状はＸ方向を長手方向とする矩形であり、ポリシリコン膜５６及びその間の絶縁膜５７の直上域において、Ｙ方向に沿って断続的に配列されており、層間絶縁膜２４の直上域には配置されていない。そして、ハードマスク６２及びハードマスク２６をマスクとしてＲＩＥ等の異方性エッチングを施し、ポリシリコン膜５６及び絶縁膜５７をＹ方向に沿って分断する。これにより、ポリシリコン膜５６及び絶縁膜５７における開口部６２ａの直下域に貫通孔６３が形成され、ポリシリコン膜５６におけるハードマスク２６上に形成された部分が配線２７となり、貫通孔６３によって分断された部分がシリコンピラー２０となる。なお、図１５（ｂ）は図１５（ａ）に示すＣ−Ｃ’線による平面図であり、図１５（ｃ）は図１５（ａ）に示すＢ−Ｂ’線による断面図である。
【００３５】
次に、図１６に示すように、ＣＤＥ(Chemical Dry Etching)又はウェットエッチング等の等方性エッチングを施し、貫通孔６３を介して、トンネル絶縁膜３３及びポリシリコン膜５５を選択的に除去する。これにより、トンネル絶縁膜３３及びポリシリコン膜５５がＹ方向に沿って分断される。また、絶縁膜５７も除去される。この結果、ポリシリコン膜５５により、浮遊ゲート電極膜３１が形成される。このとき、ポリシリコン膜５５はシリコンピラー２０側からエッチングされるため、浮遊ゲート電極膜３１におけるシリコンピラー２０側の端部のＹ方向の長さＬ１は、制御ゲート電極膜２１側の端部におけるＹ方向の長さＬ２よりも短くなる。一方、このとき、層間絶縁膜２４は除去されずに残留する。
【００３６】
次に、図１７（ａ）及び（ｂ）に示すように、全面に層間絶縁膜２３を堆積させる。層間絶縁膜２３は、貫通孔６３内にも埋め込まれる。また、シリコン酸化膜５１も層間絶縁膜２３の一部となる。
【００３７】
次に、図１及び図２に示すように、ビア２８、ビア３８、ビット線２９、ワード線３９を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００３８】
次に、本実施形態の効果について説明する。
本実施形態においては、電荷蓄積部として、ポリシリコンからなる浮遊ゲート電極膜３１が設けられている。このため、メモリセルにおけるデータ保持特性が良好であると共に、正孔ではなく電子を移動させることにより、浮遊ゲート電極膜３１に蓄積された電荷を消去することができるため、消去動作が速い。また、浮遊ゲート電極膜３１は相互に分断されているため、データ保持特性がさらに良好である。
【００３９】
また、本実施形態においては、ブロック絶縁膜３４をシリコン窒化層３５、シリコン酸化層３６及びシリコン窒化層３７からなる三層膜としているため、リーク電流を抑制しつつ、カップリング比を確保することができる。そして、シリコン窒化層３５は、図８（ａ）及び（ｂ）に示す工程において、シリコンピラー２０側から形成し、シリコン酸化層３６及びシリコン窒化層３７は、図１３（ａ）及び（ｂ）に示す工程において、制御ゲート電極膜２１側から形成している。
【００４０】
このように、ブロック絶縁膜３４を構成する三層膜を２つに分けて両側から形成することにより、片側のみから形成する場合と比較して、ブロック絶縁膜３４の厚さを浮遊ゲート電極膜３１のＸ方向両側で分担し、全体としてＺ方向の厚さを低減することができる。これにより、凹部５４（図８（ａ）及び（ｂ）参照）及び凹部５９（図１３（ａ）及び（ｂ）参照）のＺ方向の高さを低くすることができ、Ｚ方向についてのメモリセルの集積度を向上させると共に、アスペクト比を低減することができる。
【００４１】
更に、本実施形態においては、ブロック絶縁膜３４がＺ方向に沿って、制御ゲート電極膜２１毎に分断されている。これにより、浮遊ゲート電極膜３１に蓄積された電子がブロック絶縁膜３４内を伝播して漏洩することを防止できる。この結果、メモリセルのデータ保持特性が良好である。
【００４２】
更にまた、本実施形態においては、図４に示すように、浮遊ゲート電極膜３１の形状が制御ゲート電極膜２１側が広い扇形である。これにより、浮遊ゲート電極膜３１と制御ゲート電極膜２１との間のＩＰＤ容量を大きくすることができ、カップリング比を大きくすることができる。
【００４３】
なお、本実施形態においては、ブロック絶縁膜３４を三層膜とする例を示したが、これには限定されない。また、ブロック絶縁膜３４を構成する層は、シリコン酸化層（ＳｉＯ２層）及びシリコン窒化層（Ｓｉ３Ｎ４層）には限定されず、例えば、Ａｌ２Ｏ３層、ＭｇＯ層、ＳｒＯ層、ＳｉＮ層、ＢａＯ層、ＴｉＯ層、Ｔａ２Ｏ５層、ＢａＴｉＯ３層、ＢａＺｒＯ層、ＺｒＯ２層、Ｙ２Ｏ３層、ＺｒＳｉＯ層、ＨｆＡｌＯ層、ＨｆＳｉＯ層、Ｌａ２Ｏ３層、ＬａＡｌＯ層等の高誘電率層であってもよい。
【００４４】
また、本実施形態においては、浮遊ゲート電極膜３１をポリシリコンにより形成する例を示したが、これには限定されず、例えば、金属シリサイド又は金属によって形成してもよい。
【００４５】
更に、本実施形態においては、制御ゲート電極膜２１をタングステンによって形成する例を示したが、これには限定されず、例えば、ポリシリコン膜を埋め込み、後にシリサイド化することにより、金属シリサイドにより形成してもよい。
【００４６】
更にまた、図５（ａ）及び（ｂ）に示す工程において、最下層及び最上層のシリコン窒化膜５２を他のシリコン窒化膜５２よりも厚く形成してもよい。これにより、制御ゲート電極膜２１の下方及び上方に、膜厚が制御ゲート電極膜２１よりも厚い選択ゲート電極膜を形成することができる。この結果、ゲート長がメモリセルトランジスタよりも長い選択トランジスタを形成することができる。
【００４７】
更にまた、積層体２５の上部に設けられた数層の制御ゲート電極膜２１を相互に短絡し、積層体２５の下部に設けられた数層の制御ゲート電極膜２１を相互に短絡して、それぞれ、選択ゲート電極膜として使用してもよい。これによっても、ゲート長がメモリセルトランジスタよりも長い選択トランジスタを形成することができる。
【００４８】
（第１の実施形態の変形例）
次に、本実施形態の変形例について説明する。
図１８は、本変形例に係る半導体記憶装置を例示する断面図である。
図１８に示すように、本変形例に係る半導体記憶装置１ａにおいては、Ｘ方向において隣り合う２本の浮遊ゲート電極膜３１間に、１本の広幅シリコンピラー６５が設けられている。換言すれば、各組２２に属する２本のシリコンピラー２０の間に層間絶縁膜２４が設けられておらず、この２本のシリコンピラー２０が一体的に形成されている。
【００４９】
本変形例に係る半導体記憶装置１ａにおいては、広幅シリコンピラー６５におけるＸ方向両側部をそれぞれ別個のチャネルとして用いる。本変形例における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１９は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１９に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、トンネル絶縁膜３３とブロック絶縁膜３４の配置が逆である点が異なっている。
【００５１】
すなわち、半導体記憶装置２においては、シリコンピラー２０と浮遊ゲート電極膜３１との間にブロック絶縁膜３４が配置されており、浮遊ゲート電極膜３１と制御ゲート電極膜２１との間にトンネル絶縁膜３３が配置されている。このため、メモリセルを構成する各要素が、（シリコンピラー２０−ブロック絶縁膜３４−浮遊ゲート電極膜３１−トンネル絶縁膜３３−制御ゲート電極膜２１）の順で配列されている。
【００５２】
より具体的には、半導体記憶装置２においては、シリコン酸化膜７１がＺ方向に沿って相互に分離して配列されており、隣り合うシリコン酸化膜７１間のスペースに、浮遊ゲート電極膜３１及び制御ゲート電極膜２１が設けられている。そして、制御ゲート電極膜２１の上面、下面、及び浮遊ゲート電極膜２１側の側面を覆うように、トンネル絶縁膜３３が配置されている。一方、ブロック絶縁膜３４は、シリコンピラー２０の側面に沿って直線的に配置されている。
【００５３】
なお、第１の実施形態と同様に、ブロック絶縁膜３４は多層膜であってもよく、例えば、三層膜であってもよい。但し、ブロック絶縁膜３４はシリコンピラー２０側と制御ゲート電極膜２１側とに分割されておらず、全体がシリコンピラー２０側に配置されている。
【００５４】
また、半導体記憶装置２においては、組２２に属する２本のシリコンピラー２０の下端部同士が接続されており、セルソース線１５は設けられていない。ソース線（図示せず）は、積層体の上方に設けられている。すなわち、半導体記憶装置２はＵ字ピラー型の積層型記憶装置である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５５】
半導体記憶装置２の基本動作は、読出方法については通常のＮＡＮＤ型フラッシュメモリと同様であり、書込動作及び消去動作については、シリコンピラー２０と制御ゲート電極膜２１との間に印加する電圧の極性が、通常のＮＡＮＤ型フラッシュメモリに対して逆になる。これにより、制御ゲート電極膜２１から、シリコンピラー２０に対して電荷を出し入れする。
【００５６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２０（ａ）〜図３０（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する平面図及び断面図である。
【００５７】
先ず、図２０（ａ）及び（ｂ）に示すように、シリコン基板１０（図２参照）上に、シリコン酸化物からなる絶縁膜１７を形成した後、シリコン酸化膜７１及びポリシリコン膜７２を交互に積層させて、積層体７３を形成する。ポリシリコン膜７２には、ボロン（Ｂ）をドープしてもよく、リン（Ｐ）をドープしてもよく、何もドープしなくてもよい。なお、図２０（ａ）は断面図、図２０（ｂ）は上面図である。以後の図も同様である。
【００５８】
次に、図２１（ａ）及び（ｂ）に示すように、積層体７３上にハードマスク（図示せず）を形成し、リソグラフィによってパターニングし、パターニングされたハードマスクをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、積層体７３にＹ方向に延びるトレンチ７５を複数本形成する。トレンチ７５には積層体７３をＺ方向に貫通させるが、絶縁膜１７は貫通させない。
【００５９】
次に、図２２（ａ）及び（ｂ）に示すように、トレンチ７５の内面上に、ブロック絶縁膜３４を形成し、その後、ポリシリコン膜７７を形成する。ブロック絶縁膜３４及びポリシリコン膜７７は、トレンチ７５の側面上及び底面上に形成し、Ｙ方向から見てＵ字形に折り返すように形成する。従って、トレンチ７５の幅と、ブロック絶縁膜３４及びポリシリコン膜７７の各膜厚との関係は、この折り返しが可能なように設定する。次に、シリコン酸化物を堆積させることにより、トレンチ７５内に層間絶縁膜２４を埋め込む。
【００６０】
次に、図２３（ａ）及び（ｂ）に示すように、積層体７３上にハードマスク（図示せず）を形成し、リソグラフィによってパターニングし、パターニングされたハードマスクをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、積層体７３におけるトレンチ７５間の部分に、Ｙ方向に延びるトレンチ７８を形成する。トレンチ７５及びトレンチ７８は、Ｘ方向に沿って交互に配列される。
【００６１】
次に、図２４（ａ）及び（ｂ）に示すように、例えば、ＴＭＹ（コリン水溶液）を用いたウェットエッチングを施す。これにより、トレンチ７８を介してポリシリコン膜７２が等方的にエッチングされて、トレンチ７８の内面におけるポリシリコン膜７２の露出面が後退する。これにより、トレンチ７８の内面に凹部７９が形成される。
【００６２】
次に、図２５（ａ）及び（ｂ）に示すように、トレンチ７８の内面上にシリコン酸化物を堆積させることにより、トンネル絶縁膜３３を形成する。このとき、トンネル絶縁膜３３は凹部７９の内面上にも形成され、ポリシリコン膜７２に接する。なお、ポリシリコン膜７２の露出面を熱酸化することにより、トンネル絶縁膜３３を形成してもよい。
【００６３】
次に、図２６（ａ）及び（ｂ）に示すように、例えばＣＶＤ法によってタングステンを堆積させることにより、トレンチ７８内にタングステン膜８１を形成する。このとき、タングステン膜８１は凹部７９内にも埋め込まれる。
【００６４】
次に、図２７（ａ）及び（ｂ）に示すように、タングステン膜８１をエッチングすることにより、タングステン膜８１における凹部７９内に埋め込まれていない部分を除去する。これにより、凹部７９内に残留したタングステン膜８１が、凹部７９間において相互に分離されて、制御ゲート電極膜２１となる。次に、トレンチ７８内に層間絶縁膜２４を埋め込み、上面を平坦化する。なお、図２６（ａ）及び（ｂ）に示す工程において、タングステンの代わりにシリコンを堆積させ、本工程においてシリサイド化させてもよい。これにより、金属シリサイドにより制御ゲート電極膜２１が形成される。
【００６５】
次に、図２８（ａ）〜（ｃ）に示すように、適当なマスクを用いて異方性エッチングを施すことにより、層間絶縁膜２４、ポリシリコン膜７７及びブロック絶縁膜３４を選択的に除去して、トレンチ７５内に貫通孔８２を形成する。貫通孔８２により、ポリシリコン膜７７がＹ方向に沿って周期的に分断されて、シリコンピラー２０となる。なお、図２８（ａ）は断面図であり、図２８（ｂ）は図２８（ａ）に示すＣ−Ｃ’線による断面図であり、図２８（ｃ）は図２８（ａ）に示すＢ−Ｂ’線による断面図である。図２９（ａ）〜（ｃ）及び図３０（ａ）〜（ｃ）についても同様である。
【００６６】
次に、図２９（ａ）〜（ｃ）に示すように、ＣＤＥ又はウェットエッチング等の等方性エッチングを施すことにより、貫通孔８２を介してブロック絶縁膜３４、ポリシリコン膜７２及びトンネル絶縁膜３３を更に除去し、Ｙ方向に沿って分断する。これにより、Ｙ方向に沿って分断されたポリシリコン膜７２が浮遊ゲート電極膜３１となる。このとき、等方性エッチングの条件によっては、浮遊ゲート電極膜３１の形状が、制御ゲート電極膜２１側が広い扇形となる。
【００６７】
次に、図３０（ａ）〜（ｃ）に示すように、例えばシリコン酸化物を堆積させ、上面を平坦化することにより、貫通孔８２内に層間絶縁膜２４を埋め込む。次に、通常の方法により、ビア２８、ビア３８、ソース線、ビット線２９、ワード線３９（図１及び図２参照）を形成する。このようにして、本実施形態に係る半導体記憶装置２が製造される。
【００６８】
次に、本実施形態の効果について説明する。
ＮＡＮＤ型記憶装置の書込動作及び消去動作においては、トンネル絶縁膜は電流を流し、ブロック絶縁膜は電流を流しにくいようにする必要がある。このため、ブロック絶縁膜の物理膜厚は、トンネル絶縁膜の物理膜厚よりも厚くする必要がある。従って、仮に、シリコン絶縁膜７１間の隙間にブロック絶縁膜３４を回り込ませようとすると、Ｚ方向におけるシリコン絶縁膜７１の間隔を長く設定する必要が生じ、Ｚ方向におけるメモリセルの高集積化を阻害する。また、トレンチ７５及び７８のアスペクト比が増加してしまい、加工が困難になる。
【００６９】
なお、シリコン絶縁膜７１の間隔を無理に短くすると、その上面及び下面がブロック絶縁膜３４によって覆われる制御ゲート電極膜２１の厚さはシリコン絶縁膜７１の間隔よりも短くなる。従って、制御ゲート電極膜２１の配線抵抗が増加すると共に、メモリセルトランジスタのゲート長が短くなり、短チャネル効果によってメモリセルトランジスタの特性も劣化してしまう。
【００７０】
これに対して、本実施形態においては、図２２（ａ）及び（ｂ）に示す工程において、トレンチ７５の内面上にブロック絶縁膜３４を形成している。このように、早い段階でブロック絶縁膜３４を形成することにより、シリコン絶縁膜７１間の隙間にブロック絶縁膜３４を回り込ませる必要がなく、シリコン酸化膜７１の間隔を短くすることができる。なお、図１９に示すように、本実施形態においては、シリコン絶縁膜７１間の隙間にトンネル絶縁膜３３を回り込ませているが、上述の如く、トンネル絶縁膜３３はブロック絶縁膜３４よりも薄くできるため、問題は少ない。このように、本実施形態によれば、制御ゲート電極膜２１の厚さを確保した上で、Ｚ方向についてのメモリセルの集積度を向上させると共に、アスペクト比を低減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００７１】
（第２の実施形態の第１の変形例）
次に、本実施形態の第１の変形例について説明する。
図３１は、本変形例に係る半導体記憶装置を例示する断面図である。
図３１に示すように、本変形例に係る半導体記憶装置２ａにおいては、導電材料からなる浮遊ゲート電極膜３１の代わりに、絶縁性の電荷蓄積材料からなる電荷蓄積膜８５が設けられている。電荷蓄積膜８５は、例えば、シリコン窒化物により形成されている。従って、半導体記憶装置２ａのメモリセルはＭＯＮＯＳ構造である。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
【００７２】
（第２の実施形態の第２の変形例）
次に、本実施形態の第２の変形例について説明する。
図３２は、本変形例に係る半導体記憶装置を例示する断面図である。
図３２に示すように、本変形例に係る半導体記憶装置２ｂにおいては、セルソース線１５が設けられており、シリコンピラー２０の下端がセルソース線１５に接続されている。すなわち、半導体記憶装置２ｂはＩ字ピラー型の積層型記憶装置である。
【００７３】
本変形例に係る半導体記憶装置２ｂを製造する際には、シリコンピラー２０の下端をセルソース線１５に接続するために、図２２（ａ）及び（ｂ）に示す工程において、ブロック絶縁膜３４のうちトレンチ７５の底面上に形成された部分を、エッチングにより除去する必要がある。しかしながら、このとき、トンネル絶縁膜３３はまだ形成されていないため、このエッチングによりトンネル絶縁膜３３に損傷を与えることがない。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
【００７４】
（第２の実施形態の第３の変形例）
次に、本実施形態の第３の変形例について説明する。
図３３は、本変形例に係る半導体記憶装置を例示する断面図である。
図３３に示すように、本変形例は、前述の第１の変形例と第２の変形例とを組み合わせた例である。すなわち、本変形例に係る半導体記憶装置２ｃにおいては、絶縁性の電荷蓄積材料からなる電荷蓄積膜８５が設けられており、シリコンピラー２０の下端がセルソース線１５に接続されている。従って、半導体記憶装置２ｃはＭＯＮＯＳ構造であり、且つ、Ｉ字ピラー型である。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態、その第１及び第２の変形例と同様である。
【００７５】
（第３の実施形態）
次に、第３の実施形態について説明する。
図３４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図３４に示すように、本実施形態に係る半導体記憶装置３においては、前述の第２の実施形態に係る半導体記憶装置２（図１９参照）と比較して、シリコンピラー２０、制御ゲート電極膜２１、浮遊ゲート電極膜３１、トンネル絶縁膜３３及びブロック絶縁膜３４の相互間に、エアギャップ８６が形成されている。より具体的には、Ｚ方向において隣り合う制御ゲート電極膜２１間及び浮遊ゲート電極膜３１間、Ｙ方向において隣り合うシリコンピラー２０間、ブロック絶縁膜３４間、浮遊ゲート電極膜３１間及びトンネル絶縁膜３３間、並びに、Ｘ方向において隣り合う同じ組２２に属する２本のシリコンピラー２０間に、エアギャップ８６が形成されている。
【００７６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３５（ａ）及び（ｂ）〜図３７（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する平面図及び断面図である。
なお、図３５（ａ）は断面図であり、（ｂ）は平面図である。図３６（ａ）は断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。図３７（ａ）〜（ｃ）についても同様である。
【００７７】
先ず、図３５（ａ）及び（ｂ）に示すように、シリコン基板１０（図２参照）上に、シリコン酸化物からなる絶縁膜１７を形成した後、シリコン窒化膜８７及びポリシリコン膜７２を交互に積層させて、積層体を形成する。
【００７８】
次に、図２１（ａ）及び（ｂ）から図２９（ａ）〜（ｃ）に示す工程を実施する。但し、図２４（ａ）及び（ｂ）、図２７（ａ）及び（ｂ）に示す工程においては、シリコン酸化物からなる層間絶縁膜２４の代わりに、シリコン窒化膜８８を埋め込む。
【００７９】
これにより、図３６（ａ）〜（ｃ）に示すように、図２９（ａ）〜（ｃ）に示す中間構造体と同様な中間構造体が作製される。但し、本実施形態の中間構造体においては、シリコン酸化膜７１の代わりにシリコン窒化膜８７が設けられ、層間絶縁膜２４の代わりにシリコン窒化膜８８が設けられている。
【００８０】
次に、図３７（ａ）〜（ｃ）に示すように、例えばウェットエッチングにより、シリコン窒化膜８７及びシリコン窒化膜８８を除去する。これにより、シリコン窒化膜８７及びシリコン窒化膜８８が配置されていた空間に、エアギャップ８６が形成される。このようにして、本実施形態に係る半導体記憶装置３が製造される。
【００８１】
本実施形態によれば、シリコンピラー２０、制御ゲート電極膜２１、浮遊ゲート電極膜３１、トンネル絶縁膜３３及びブロック絶縁膜３４の相互間にエアギャップ８６を形成しているため、近接効果を抑制できると共に、耐圧を向上させることができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
【００８２】
なお、図３５（ａ）及び（ｂ）に示す工程において、シリコン窒化膜８７及びポリシリコン膜７２の代わりに、シリコン酸化膜７１及びポリシリコン膜７２を交互に積層させれば、シリコンピラー２０間のみにエアギャップを形成することも可能である。
【００８３】
（第３の実施形態の変形例）
次に、本実施形態の変形例について説明する。
図３８（ａ）〜（ｃ）は、本変形例に係る半導体記憶装置を例示する断面図である。
なお、図３８（ａ）は断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。また、図３８（ａ）は、（ｂ）及び（ｃ）に示すＤ−Ｄ’線による断面図である。後述する図３９（ａ）〜（ｃ）についても同様である。
【００８４】
図３８（ａ）〜（ｃ）に示すように、本変形例に係る半導体記憶装置３ａにおいては、前述の第３の実施形態に係る半導体記憶装置３（図３４参照）と比較して、シリコン窒化膜８７及び８８が部分的に残留することにより、複数の領域に強化部材８９が形成されている点が異なっている。強化部材８９は、半導体記憶装置３ａ内においてＺ方向に延び、Ｙ方向に沿って断続的に配置されている。
【００８５】
図３９（ａ）〜（ｃ）は、本変形例に係る半導体記憶装置の製造方法を例示する断面図である。
図３９（ａ）〜（ｃ）に示すように、本変形例においては、強化部材８９を形成する予定の領域においては、貫通孔８２を形成しない。これにより、図３７（ａ）〜（ｃ）に示す工程において、貫通孔８２を介してシリコン窒化膜８７及び８８をウェットエッチングする際に、シリコン窒化膜８７及び８８が局所的に残留し、強化部材８９となる。
【００８６】
本変形例によれば、強化部材３９を設けることにより、半導体記憶装置３ａの機械的強度を確保し、倒壊を防止することができる。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第３の実施形態と同様である。
【００８７】
（第４の実施形態）
次に、第４の実施形態について説明する。
図４０は、本実施形態に係る半導体記憶装置を例示する断面図である。
図４１は、図４０に示す領域Ｅを示す断面図である。
【００８８】
図４０及び図４１に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、最上段の制御ゲート電極膜２１ｕと最上段の浮遊ゲート電極膜３１ｕとの間にはブロック絶縁膜３４が配置されておらず、最上段の制御ゲート電極膜２１ｕは最上段の浮遊ゲート電極膜３１ｕに接続されている点が異なっている。
【００８９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４２（ａ）は本実施形態に係る半導体記憶装置の製造方法を例示する断面図であり、（ｂ）は平面図である。
【００９０】
先ず、図５（ａ）及び（ｂ）から図１２（ａ）及び（ｂ）に示す工程を実施する。
次に、図４２（ａ）及び（ｂ）に示すように、トレンチ５８の内面上に、シリコン酸化層３６及びシリコン窒化層３７を形成する。次に、トレンチ５８内にレジスト材料９０を埋め込み、上面をリセスすることにより、再上段の凹部５９ｕを露出させる。次に、例えばウェットエッチングを施すことにより、シリコン窒化層３７、シリコン酸化層３６及びシリコン窒化層３５のうち、レジスト材料９０から露出している部分を除去する。これにより、最上段の凹部５９ｕの奥面において、ポリシリコン膜５５が露出する。次に、レジスト材料９０を除去する。
【００９１】
次に、図１３（ａ）及び（ｂ）に示すように、トレンチ５８の内面上にタングステン膜６１を形成する。このとき、最上段の凹部５９ｕ内においては、タングステン膜６１がポリシリコン膜５５に接触する。以後の工程は、前述の第１の実施形態と同様である。
【００９２】
本実施形態によれば、最上段の制御ゲート電極膜２１ｕと最上段の浮遊ゲート電極膜３１ｕとを相互に接続させることにより、制御ゲート電極膜２１ｕ及び浮遊ゲート電極膜３１ｕを電気的に一体化させて、選択ゲート電極膜として使用することができる。これにより、電荷が蓄積されないため閾値が変動しない選択ゲートトランジスタを形成することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００９３】
（第５の実施形態）
次に、第５の実施形態について説明する。
図４３及び図４４は、本実施形態に係る半導体記憶装置を例示する断面図である。
【００９４】
図４３及び図４４に示すように、本実施形態に係る半導体記憶装置５においては、複数本のシリコンピラー２０が設けられており、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコンピラー２０の形状は円柱状であり、Ｚ方向に延びている。そして、各シリコンピラー２０を囲むように、内側、すなわち、シリコンピラー２０側から順に、トンネル絶縁膜３３、浮遊ゲート電極膜３１及びブロック絶縁膜３４が、それぞれ円環状に設けられている。すなわち、Ｚ方向から見て、浮遊ゲート電極膜３１はシリコンピラー２０を囲んでいる。
【００９５】
トンネル絶縁膜３３及び浮遊ゲート電極膜３１は、Ｚ方向において分断されている。Ｚ方向におけるトンネル絶縁膜３３及び浮遊ゲート電極膜３１からなる円環状の積層体の相互間には、シリコン酸化膜５１が設けられている。浮遊ゲート電極膜３１においては、内側に配置されたポリシリコン層９１及び外側に配置された金属シリサイド層９２が設けられている。金属シリサイド層９２は金属シリサイドによって形成されているが、金属によって形成されていてもよい。
【００９６】
ブロック絶縁膜３４においては、内側に配置されたシリコン酸化層９３及び外側に配置された高誘電率層９４が設けられている。高誘電率層９４はシリコン酸化物よりも誘電率が高い材料からなり、例えば、ハフニウム（Ｈｆ）、アルミニウム酸化物（ＡｌＯ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）又はタンタル酸化物（ＴａＯ）によって形成されている。シリコン酸化層９３はＺ方向において連続的に筒状に設けられている。但し、筒の直径は周期的に変動し、浮遊ゲート電極膜３１に相当する部分の直径は相対的に小さく、シリコン酸化膜５１に相当する部分の直径は相対的に大きい。このため、シリコン酸化層９３の形状は、蛇腹状の円筒形である。高誘電率層９４は、シリコン酸化層９３からなる蛇腹状の円筒の外面における凹部９３ａ内に配置されており、凹部９３ａ毎に分断されている。なお、ブロック絶縁膜３４の構成は、シリコン酸化層９３及び高誘電率層９４からなる二層構造には限定されない。例えば、シリコン酸化層（ＳｉＯ２層）、シリコン窒化層（Ｓｉ３Ｎ４層）、Ａｌ２Ｏ３層、ＭｇＯ層、ＳｒＯ層、ＳｉＮ層、ＢａＯ層、ＴｉＯ層、Ｔａ２Ｏ５層、ＢａＴｉＯ３層、ＢａＺｒＯ層、ＺｒＯ２層、Ｙ２Ｏ３層、ＺｒＳｉＯ層、ＨｆＡｌＯ層、ＨｆＳｉＯ層、Ｌａ２Ｏ３層、ＬａＡｌＯ層等のうち、任意の層を組み合わせて構成することができる。
【００９７】
また、半導体記憶装置５には複数本の制御ゲート電極膜２１が設けられており、Ｘ方向及びＺ方向に沿ってマトリクス状に配列されている。制御ゲート電極膜２１の形状はＹ方向に延びる帯状である。制御ゲート電極膜２１は導電膜であり、例えば、チタン窒化層（ＴｉＮ）及びタングステン層（Ｗ）からなる二層膜、タングステン窒化層（ＷＮ）及びタングステン層（Ｗ）からなる二層膜、又は、タンタル窒化層（ＴａＮ）及びタングステン層（Ｗ）からなる二層膜である。但し、制御ゲート電極膜２１の構成はこれには限定されず、例えば、ポリシリコン膜をシリサイド化して形成した金属シリサイド層としてもよい。
【００９８】
そして、シリコンピラー２０、トンネル絶縁膜３３、浮遊ゲート電極膜３１及びブロック絶縁膜３４からなる構造体が制御ゲート電極膜２１を貫いている。制御ゲート電極膜２１は、凹部９３ａに配置されている。すなわち、Ｚ方向から見て、制御ゲート電極膜２１は浮遊ゲート電極膜３１を囲んでいる。シリコンピラー２０、トンネル絶縁膜３３、浮遊ゲート電極膜３１及びブロック絶縁膜３４、並びに、制御ゲート電極膜２１からなる構造体の相互間には、層間絶縁膜２４が設けられている。
【００９９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４５〜図５３は、本実施形態に係る半導体記憶装置の製造方法を例示する断面図である。
先ず、前述の第１の実施形態と同様に、シリコン基板１０上に絶縁膜１１、セルソース線１５及び絶縁膜１７（図１及び図２参照）を形成する。
【０１００】
次に、図４５に示すように、シリコン酸化膜５１及びシリコン窒化膜５２を交互に積層させて、積層体５３を形成する。
次に、積層体５３に、複数本のメモリホール９５を形成する。メモリホール９５はＺ方向に延び、積層体５３及び絶縁膜１７（図２参照）を貫いて、セルソース線１５に到達する。
【０１０１】
次に、図４６に示すように、ウェットエッチングを施すことにより、メモリホール９５の内面においてシリコン窒化膜５２の露出面を後退させる。これにより、メモリホール９５の内面に環状の凹部９６が形成される。
【０１０２】
次に、図４７に示すように、ポリシリコンを堆積させ、等方性エッチングを施して選択的に除去することにより、凹部９６内にポリシリコン層９１を埋め込む。次に、ポリシリコン層９１の露出面を酸化することにより、トンネル絶縁膜３３を形成する。
【０１０３】
次に、図４８に示すように、メモリホール９５内にポリシリコンを埋め込むことにより、シリコンピラー２０を形成する。シリコンピラー２０はセルソース線１５（図２参照）に接続される。
【０１０４】
次に、図４９に示すように、積層体５３におけるメモリホール９５間の部分に、トレンチ９７を形成する。トレンチ９７はＹ方向及びＺ方向に拡がり、積層体５３をＺ方向に貫通するが、絶縁膜１７（図２参照）は貫通しない。
【０１０５】
次に、図５０に示すように、ウェットエッチングを施すことにより、トレンチ９７を介してシリコン窒化膜５２を除去する。これにより、トレンチ９７の内面に凹部９８が形成される。凹部９８の奥面にはポリシリコン層９１が露出する。
【０１０６】
次に、図５１に示すように、シリサイド処理を施すことにより、トレンチ９７及び凹部９８を介して、凹部９８内におけるポリシリコン層９１の露出面をシリサイド化する。これにより、金属シリサイド層９２が形成される。ポリシリコン層９１及び金属シリサイド層９２により、浮遊ゲート電極膜３１が構成される。
【０１０７】
次に、図５２に示すように、トレンチ９７の内面上にシリコン酸化層９３を形成する。次に、シリコン酸化層９３上に高誘電率層９４を形成する。シリコン酸化層９３及び高誘電率層９４の形状は、凹部９８を反映して、蛇腹状の円筒形となる。
【０１０８】
次に、図５３に示すように、例えばＣＶＤ法によって導電性材料を堆積させることにより、高誘電率層９４上に導電膜９９を形成する。導電膜９９は、凹部９８内にも埋め込むが、トレンチ９７は埋めきらないように形成する。
【０１０９】
次に、図４３及び図４４に示すように、等方性エッチングを行うことにより、導電膜９９及び高誘電率層９４をリセスし、シリコン酸化層９３の凹部９３ａ内のみに残留させる。これにより、凹部９３ａ内に残留した導電膜９９が制御ゲート電極膜２１となる。また、高誘電率層９４の残留部分及びシリコン酸化層９３により、ブロック絶縁膜３４が形成される。このようにして、本実施形態に係る半導体記憶装置５が製造される。
【０１１０】
次に、本実施形態の効果について説明する。
本実施形態によれば、制御ゲート電極膜２１が浮遊ゲート電極膜３１及びシリコンピラー２０を囲んでいるため、制御性が良好なメモリセルを実現することができる。
また、浮遊ゲート電極膜３１を導電体によって形成しているため、書込特性が良好である。更に、浮遊ゲート電極膜３１同士が分断されているため、電荷の移動を抑制でき、データ保持特性が高い。更にまた、浮遊ゲート電極膜３１からのアシスト消去又はＦＮ消去により消去動作を実施することができるため、消去特性が良好である。
【０１１１】
また、本実施形態においては、図４８に示す工程においてシリコンピラー２０を形成する前に、図４７に示す工程においてトンネル絶縁膜３３を形成しているため、シリコンピラー２０をセルソース線１５（図２参照）に接続させるために、メモリホール９５の底面上に形成されたトンネル絶縁膜３３をエッチングによって除去する必要がない。このため、このエッチングにより、メモリホール９５の側面上に形成されたトンネル絶縁膜が損傷を受けることがない。
【０１１２】
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。なお、本実施形態においては、Ｉ字ピラー型の装置を例示したが、前述の第２の実施形態の第１の変形例と同様に、Ｕ字ピラー型の装置としてもよい。
【０１１３】
（第５の実施形態の変形例）
次に、第５の実施形態の変形例について説明する。
図５４は、本変形例に係る半導体記憶装置を例示する断面図である。
図５４に示すように、本変形例は、前述の第４の実施形態と第５の実施形態を組み合わせた例である。すなわち、本変形例に係る半導体記憶装置５ａは、前述の第５の実施形態に係る半導体記憶装置５（図４３参照）と比較して、最上段の制御ゲート電極膜２１ｕと最上段の浮遊ゲート電極膜３１ｕとの間にはブロック絶縁膜３４が配置されておらず、最上段の制御ゲート電極膜２１ｕは最上段の浮遊ゲート電極膜３１ｕに接続されている点が異なっている。但し、制御ゲート電極膜２１を浮遊ゲート電極膜３１に接続させる段は最上段には限定されず、最上段を含む複数段であってもよい。
【０１１４】
次に、本変形例に係る半導体記憶装置の製造方法について説明する。
図５５〜図５７は、本変形例に係る半導体記憶装置の製造方法を例示する断面図である。
【０１１５】
先ず、図４５〜図５２に示す工程を実施する。
次に、図５５に示すように、トレンチ９７内にレジスト材料９０を埋め込み、露光することにより、上面側からリセスする。これにより、レジスト材料９０から最上段の凹部９３ａを露出させる。なお、このとき、最上段を含む複数段の凹部９３ａを露出させてもよいが、以下の説明では、最上段の凹部９３ａのみを露出させた例について説明する。
【０１１６】
次に、図５６に示すように、例えばウェットエッチング等の等方性エッチングを施すことにより、高誘電率層９４及びシリコン酸化層９３のうち、レジスト材料９０から露出している部分を除去する。これにより、最上段の凹部９３ａの奥面において、金属シリサイド層９２が露出する。
次に、図５７に示すように、レジスト材料９０を除去する。
次に、図５３に示す工程を実施する。このようにして、本変形例に係る半導体記憶装置５ａを製造することができる。
【０１１７】
本変形例によれば、前述の第４の実施形態と同様に、最上段の制御ゲート電極膜２１ｕ及び浮遊ゲート電極膜３１ｕを電気的に一体化させて、選択ゲート電極膜として使用することができる。この結果、閾値が変動しない選択ゲートトランジスタを形成することができる。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第５の実施形態と同様である。
【０１１８】
以上説明した実施形態によれば、データ保持特性が良好な半導体記憶装置及びその製造方法を実現することができる。
【０１１９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前５３述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１２０】
１、１ａ、２、２ａ、２ｂ、２ｃ、３、３ａ、４、５、５ａ：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：絶縁膜、１２：導電層、１３：配線層、１４：導電層、１５：セルソース線、１７：絶縁膜、２０：シリコンピラー、２１、２１ｕ：制御ゲート電極膜、２１ａ：上面、２１ｂ：下面、２２：組、２３：層間絶縁膜、２４：層間絶縁膜、２５：積層体、２６：ハードマスク、２７：配線、２８：ビア、２９：ビット線、３１、３１ｕ：浮遊ゲート電極膜、３１ａ：上面、３１ｂ：下面、３３：トンネル絶縁膜、３４：ブロック絶縁膜、３５：シリコン窒化層、３６：シリコン酸化層、３７：シリコン窒化層、３８：ビア、３９：ワード線、４０ｃ：チャネル領域、４０ｄ：ドレイン領域、４０ｓ：ソース領域、４１：ゲート絶縁膜、４２：導電層、４３：配線層、４５：ゲート電極、４６：トランジスタ、５０：シリコン酸化層、５１：シリコン酸化膜、５２：シリコン窒化膜、５３：トレンチ、５４：凹部、５５：ポリシリコン膜、５６：ポリシリコン膜、５７：絶縁膜、５８：トレンチ、５９：凹部、６１：タングステン膜、６２：ハードマスク、６３：貫通孔、６５：広幅シリコンピラー、７１：シリコン酸化膜、７２：ポリシリコン膜、７３：積層体、７５：トレンチ、７７：ポリシリコン膜、７８：トレンチ、７９：凹部、８１：タングステン膜、８２：貫通孔、８５：電荷蓄積膜、８６：エアギャップ、８７：シリコン窒化膜、８８：シリコン窒化膜、８９：強化部材、９０：レジスト材料、９１：ポリシリコン層、９２：金属層、９３：シリコン酸化層、９３ａ：凹部、９４：高誘電率層、９５：メモリホール、９６：凹部、９７：トレンチ、９８：凹部、９９：導電膜、Ｒｃ：周辺回路領域、Ｒｍ：メモリセル領域
【図１】
2017010951.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2017010951.tif 000007
【図６】
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【図７】
2017010951.tif 000009
【図８】
2017010951.tif 000010
【図９】
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【図１０】
2017010951.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2017010951.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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