(57)【要約】【課題】電源電圧の変動にかかわらず、電流を安定的に出力することが可能な電流出力回路を提供する。【解決手段】電流出力回路は、ソースに電源電圧が供給され、ゲートに第１の電圧が供給され、ドレインから第１の電流を出力する第１のＦＥＴと、ソースに電源電圧が供給され、ゲートに第１の電圧が供給され、ドレインから出力電流を出力する第２のＦＥＴと、第１の電流が目的レベルとなるように、第１の電圧を制御する第１の制御回路と、第１のＦＥＴのドレイン電圧と、第２のＦＥＴのドレイン電圧とを等しくする制御を行う第２の制御回路と、を備える。【選択図】図１
2017072911.tif 000002
【特許請求の範囲】
【請求項１】
ソースに電源電圧が供給され、ゲートに第１の電圧が供給され、ドレインから第１の電流を出力する第１のＦＥＴと、
ソースに前記電源電圧が供給され、ゲートに前記第１の電圧が供給され、ドレインから出力電流を出力する第２のＦＥＴと、
前記第１の電流が目的レベルとなるように、前記第１の電圧を制御する第１の制御回路と、
前記第１のＦＥＴのドレイン電圧と、前記第２のＦＥＴのドレイン電圧とを等しくする制御を行う第２の制御回路と、
を備える電流出力回路。
【請求項２】
前記第１の制御回路は、前記目的レベルに応じた基準電圧と、前記第１の電流に応じた第２の電圧とに基づいて、前記第１の電流が前記目的レベルとなるように、前記第１の電圧を制御する第１のオペアンプを含む、
請求項１に記載の電流出力回路。
【請求項３】
前記第１の制御回路は、
ゲートに第３の電圧が供給され、ソースから第２の電流を出力する第３のＦＥＴと、
前記第３のＦＥＴと電流ミラー接続された第４のＦＥＴとを含み、
前記第１の電圧は、前記第４のＦＥＴのドレイン電圧である、
請求項１に記載の電流出力回路。
【請求項４】
前記第２の制御回路は、第５のＦＥＴ及び第２のオペアンプを含み、
前記第５のＦＥＴのソースは、前記第１のＦＥＴのドレインに接続され、
前記第２のオペアンプは、前記第１のＦＥＴのドレイン電圧と、前記第２のＦＥＴのドレイン電圧とが等しくなるように、前記第５のＦＥＴのゲート電圧を制御する、
請求項２に記載の電流出力回路。
【請求項５】
前記第２の制御回路は、
ドレインとゲートが接続され、ドレインから第３の電流を出力する第６のＦＥＴと、
前記第６のＦＥＴと電流ミラー接続され、前記第６のＦＥＴと同じ電流密度を有する第７のＦＥＴと、
を含み、
前記第６のＦＥＴのソースが、前記第２のＦＥＴのドレインと接続され、
前記第７のＦＥＴのソースが、前記第１のＦＥＴのドレインと接続された、
請求項２に記載の電流出力回路。
【請求項６】
前記第２の制御回路は、
ドレインとゲートが接続され、ドレインから第３の電流を出力する第６のＦＥＴと、
前記第６のＦＥＴと電流ミラー接続され、前記第６のＦＥＴと同じ電流密度を有する第７のＦＥＴと、
を含み、
前記第６のＦＥＴのソースが、前記第２のＦＥＴのドレインと接続され、
前記第７のＦＥＴのソースが、前記第１のＦＥＴのドレインと接続された、
請求項３に記載の電流出力回路。
【請求項７】
前記第２の制御回路は、
前記第３のＦＥＴと電流ミラー接続され、ドレインが前記第６のＦＥＴのドレインと接続された第８のＦＥＴを含む、
請求項６に記載の電流出力回路。
【請求項８】
前記第１の制御回路は、
ドレインとゲートが接続された第９のＦＥＴと、
前記第９のＦＥＴと電流ミラー接続され、前記第９のＦＥＴと同じ電流密度を有する第１０のＦＥＴと、
を含み、
前記第９のＦＥＴのソースが、前記第３のＦＥＴのドレインと接続され、
前記第１０のＦＥＴのソースが、前記第４のＦＥＴのドレインと接続され、
前記第１の電圧は、前記第１０のＦＥＴのドレイン電圧である、
請求項６又は７に記載の電流出力回路。
【請求項９】
前記第１の制御回路は、
ドレインとゲートが接続された第１１のＦＥＴを含み、
前記第９のＦＥＴのゲートが、前記第１１のＦＥＴのドレインと接続され、
前記第３のＦＥＴのゲートが、前記第９のＦＥＴのドレインと接続された、
請求項８に記載の電流出力回路。
【請求項１０】
請求項１〜９の何れか一項に記載の電流出力回路と、
入力信号を増幅して増幅信号を出力する第１のバイポーラトランジスタと、
前記電流出力回路から出力される前記出力電流に基づいて、前記第１のバイポーラトランジスタのベースにバイアス電流を供給するバイアス回路と、
を備える電力増幅モジュール。
【請求項１１】
請求項１０に記載の電力増幅モジュールであって、
前記バイアス回路は、
前記出力電流が供給され、所定レベルの第４の電圧を出力する電圧出力回路と、
ベースに前記第４の電圧及び前記出力電流が供給され、エミッタから前記バイアス電流を出力する第２のバイポーラトランジスタと、
を含む電力増幅モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流出力回路に関する。
【背景技術】
【０００２】
電力増幅モジュールにおいては、電力増幅器にバイアス電流を供給するために、所定の出力電流を生成する回路が用いられる。例えば、特許文献１に開示されている回路では、電流ミラー回路を用いて、出力電流が生成される。具体的には、ダイオード接続されたＭＯＳトランジスタのドレインに電源電圧に応じた電圧が印加され、該ＭＯＳトランジスタと電流ミラー接続されるＭＯＳトランジスタのドレインから、出力電流が出力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１８６８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、電力増幅モジュールの実際の使用状況を考慮すると、電源電圧は変動する可能性がある。そのため、電力増幅モジュールにおいて、安定したバイアス電流を供給するためには、電源電圧の変動にかかわらず、安定した出力電流を生成することが要求される。
【０００５】
しかし、特許文献１に開示される回路においては、出力電流の電流量が、印加される電源電圧の電圧値に依存する。そのため、電源電圧の電圧値の変動に伴って、出力電流も変動する可能性がある。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、電源電圧の変動にかかわらず、電流を安定的に出力することが可能な電流出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するため、本発明の一側面に係る電流出力回路は、ソースに電源電圧が供給され、ゲートに第１の電圧が供給され、ドレインから第１の電流を出力する第１のＦＥＴと、ソースに電源電圧が供給され、ゲートに第１の電圧が供給され、ドレインから出力電流を出力する第２のＦＥＴと、第１の電流が目的レベルとなるように、第１の電圧を制御する第１の制御回路と、第１のＦＥＴのドレイン電圧と、第２のＦＥＴのドレイン電圧とを等しくする制御を行う第２の制御回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、電源電圧の変動にかかわらず、電流を安定的に出力することが可能な電流出力回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態である電流出力回路を含む電力増幅モジュールの構成例を示す図である。
【図２】本発明の第１実施形態に係る電流出力回路の回路図である。
【図３】本発明の第２実施形態に係る電流出力回路の回路図である。
【図４】本発明の第３実施形態に係る電流出力回路の回路図である。
【図５】本発明の第４実施形態に係る電流出力回路の回路図である。
【図６】本発明の第５実施形態に係る電流出力回路の回路図である。
【図７】本発明の第６実施形態に係る電流出力回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１１】
図１は、本発明の一実施形態である電流出力回路を含む電力増幅モジュールの構成例を示す図である。
【００１２】
図１に示すように、電力増幅モジュール１００は、電流出力回路１０１、バイアス回路１０２、及び増幅回路１０３を備える。
【００１３】
電流出力回路１０１は、電源電圧Ｖｄｄが供給され、目的レベルの出力電流Ｉｏｕｔを生成する。この出力電流Ｉｏｕｔは、バイアス回路１０２に供給される。
【００１４】
電流出力回路１０１は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）、及び、第１及び第２の制御回路１１０，１１１を備える。
【００１５】
ＰチャネルＭＯＳＦＥＴ（ＭＰ１）（第１のＦＥＴ）は、ソースに電源電圧Ｖｄｄが供給され、ゲートが第１の制御回路１１０と接続され、ドレインが第２の制御回路１１１と接続される。
【００１６】
ＰチャネルＭＯＳＦＥＴ（ＭＰ２）（第２のＦＥＴ）は、ソースに電源電圧Ｖｄｄが供給され、ゲートがＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートと接続され、ドレインが第２の制御回路１１１と接続される。このように、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）とゲート電位が共通になるように接続されている。このため、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）と同じ電流密度とすることができる。
【００１７】
第１の制御回路１１０は、出力電流Ｉｏｕｔが目的レベルとなるように、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧を制御する。第２の制御回路１１１は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧を等しくする制御を行う。第１及び第２の制御回路１１０，１１１の制御により、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインから、目的レベルの出力電流Ｉｏｕｔが出力される。なお、第１及び第２の制御回路１１０，１１１の構成の詳細は後述する。
【００１８】
バイアス回路１０２は、電流出力回路１０１から出力される出力電流Ｉｏｕｔに応じた電流量のバイアス電流Ｉｂｉａｓを生成する。このバイアス電流Ｉｂｉａｓは、増幅回路１０３に供給される。
【００１９】
バイアス回路１０２は、電圧出力回路１２０、バイポーラトランジスタ１２１、及び抵抗素子１２２，１２３を備える。
【００２０】
電圧出力回路１２０は、電流出力回路１０１から供給される出力電流Ｉｏｕｔに基づき、所定レベルの電圧（第４の電圧）を出力する。電圧出力回路１２０は、例えば、バイポーラトランジスタ１２４，１２５を含む。バイポーラトランジスタ１２４は、バイポーラトランジスタ１２４のコレクタとベースを接続し（以後、ダイオード接続と呼ぶ）、コレクタが抵抗素子１２２の第２の端子及びバイポーラトランジスタ１２１のベースに接続され、エミッタがバイポーラトランジスタ１２５のコレクタに接続される。バイポーラトランジスタ１２５は、ダイオード接続され、コレクタがバイポーラトランジスタ１２４のエミッタに接続され、エミッタが接地される。これにより、バイポーラトランジスタ１２４のコレクタに、所定レベルの電圧（例えば、２．６Ｖ程度）が生成される。
【００２１】
バイポーラトランジスタ１２１（第２のバイポーラトランジスタ）は、コレクタに電源電圧Ｖｄｄが供給され、ベースが抵抗素子１２２の第２の端子及びバイポーラトランジスタ１２４のコレクタに接続され、エミッタが抵抗素子１２３の第１の端子に接続される。バイポーラトランジスタ１２１のベースには、電流出力回路１０１から出力される出力電流Ｉｏｕｔ、及び、電圧出力回路１２０から出力される電圧が供給される。これにより、バイポーラトランジスタ１２１のエミッタから、出力電流Ｉｏｕｔに応じたバイアス電流Ｉｂｉａｓが出力される。
【００２２】
抵抗素子１２２は、第１の端子に出力電流Ｉｏｕｔが供給され、第２の端子がバイポーラトランジスタ１２４のコレクタ及びバイポーラトランジスタ１２１のベースに接続される。
【００２３】
抵抗素子１２３は、第１の端子がバイポーラトランジスタ１２１のエミッタに接続され、第２の端子が増幅回路１０３に接続される。
【００２４】
増幅回路１０３は、無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号ＲＦｉｎ（入力信号）を、基地局への送信に必要なレベルまで増幅し、増幅信号ＲＦｏｕｔ（出力信号）を出力する。
【００２５】
増幅回路１０３は、例えば、図１に示すように、容量素子１３０、抵抗素子１３１、インダクタ１３２、及びバイポーラトランジスタ１３３を備える。
【００２６】
容量素子１３０は、第１の端子に増幅回路１０３の外部から無線周波数信号ＲＦｉｎが供給され、第２の端子が抵抗素子１３１の第１の端子と接続される。容量素子１３０は、無線周波数信号ＲＦｉｎの直流成分を除去する。
【００２７】
抵抗素子１３１は、第１の端子が容量素子１３０の第２の端子及び抵抗素子１２３の第２の端子に接続され、第２の端子がバイポーラトランジスタ１３３のベースに接続される。
【００２８】
インダクタ１３２は、第１の端子に電源電圧Ｖｄｄが供給され、第２の端子がバイポーラトランジスタ１３３のコレクタに接続される。
【００２９】
バイポーラトランジスタ１３３（第１のバイポーラトランジスタ）は、コレクタにインダクタ１３２を介して電源電圧Ｖｄｄが供給され、ベースが抵抗素子１３１の第２の端子と接続され、エミッタが接地される。バイポーラトランジスタ１３３のベースには、増幅回路１０３の外部から供給される無線周波数信号ＲＦｉｎ、及び、バイアス回路１０２から出力されるバイアス電流Ｉｂｉａｓが供給される。これにより、バイポーラトランジスタ１３３のコレクタから、無線周波数信号ＲＦｉｎを増幅した増幅信号ＲＦｏｕｔが出力される。なお、増幅回路１０３におけるゲインは、バイアス回路１０２から供給されるバイアス電流Ｉｂｉａｓにより制御される。
【００３０】
以下、電流出力回路１０１における第１及び第２の制御回路１１０，１１１の構成の詳細について説明する。
＝＝第１実施形態＝＝
【００３１】
図２は、電流出力回路１０１の一例である電流出力回路１０１Ａを示す図である。電流出力回路１０１Ａは、第１の制御回路１１０Ａと、第２の制御回路１１１Ａを含む。
【００３２】
第１の制御回路１１０Ａは、オペアンプＯＰ１、電流源Ｊ１、及び抵抗素子Ｒ１，Ｒ２を備える。
【００３３】
第２の制御回路１１１Ａは、ＰチャネルＭＯＳＦＥＴ（ＭＰ５）及びオペアンプＯＰ２を備える。
【００３４】
電流源Ｊ１は、定電流である基準電流Ｉｒｅｆを生成する。なお、電流源Ｊ１は、電流出力回路１０１Ａの外部から入力される信号に応じて、基準電流Ｉｒｅｆの電流量を変化させてもよい。
【００３５】
抵抗素子Ｒ１は、第１の端子に基準電流Ｉｒｅｆが供給され、第２の端子が接地される。抵抗素子Ｒ１の第１の端子には、基準電流Ｉｒｅｆに応じた基準電圧Ｖｒｅｆが生成される。
【００３６】
抵抗素子Ｒ２は、第１の端子がＰチャネルＭＯＳＦＥＴ（ＭＰ５）のドレインに接続され、第２の端子が接地される。抵抗素子Ｒ２の第１の端子には、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を流れる電流Ｉｄｓ１（第１の電流）に応じた電圧Ｖｄｅｔ（第２の電圧）が生成される。
【００３７】
オペアンプＯＰ１（第１のオペアンプ）は、反転入力端子に基準電圧Ｖｒｅｆが供給され、非反転入力端子に電圧Ｖｄｅｔが供給され、出力端子がＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲートに接続される。オペアンプＯＰ１は、電圧Ｖｄｅｔが基準電圧Ｖｒｅｆと等しくなるように、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧を制御する。
【００３８】
ＰチャネルＭＯＳＦＥＴ（ＭＰ５）（第５のＦＥＴ）は、ソースがＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインと接続され、ゲートがオペアンプＯＰ２の出力端子と接続され、ドレインが抵抗素子Ｒ２の第１の端子に接続される。
【００３９】
オペアンプＯＰ２（第２のオペアンプ）は、反転入力端子にＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧が供給され、非反転入力端子にＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン電圧が供給され、出力端子がＰチャネルＭＯＳＦＥＴ（ＭＰ５）のゲートに接続される。オペアンプＯＰ２は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧が等しくなるように、ＰチャネルＭＯＳＦＥＴ（ＭＰ５）のゲート電圧を制御する。
【００４０】
以下、第１及び第２の制御回路１１０Ａ，１１１Ａによる制御について説明する。
【００４１】
まず、第１の制御回路１１０Ａによる制御について説明する。
【００４２】
第１の制御回路１１０Ａは、基準電流Ｉｒｅｆに応じた基準電圧Ｖｒｅｆに基づき、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧を制御する。具体的には、オペアンプＯＰ１は反転入力端子と非反転入力端子が同電位となるように動作する。
【００４３】
例えば、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）に流れる電流Ｉｄｓ１が少ないことにより、電圧Ｖｄｅｔが基準電圧Ｖｒｅｆより低いときは、オペアンプＯＰ１は出力電圧を下げる。そのため、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート・ソース間電圧Ｖｇｓ１が高くなり、電流Ｉｄｓ１が増加する。反対に、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）に流れる電流Ｉｄｓ１が多いことにより、電圧Ｖｄｅｔが基準電圧Ｖｒｅｆより高いときは、オペアンプＯＰ１は出力電圧を上げる。そのため、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート・ソース間電圧Ｖｇｓ１が低くなり、電流Ｉｄｓ１が減少する。このように、第１の制御回路１１０Ａは、電流Ｉｄｓ１を、基準電流Ｉｒｅｆに応じた一定の電流量とする制御を行う。
【００４４】
第２の制御回路１１１Ａによる制御を説明する前に、第２の制御回路１１１Ａを備えない構成を想定する。
【００４５】
電源電圧Ｖｄｄは、例えば３．０Ｖ〜４．６Ｖの間で変動することがある。このとき、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン・ソース間電圧Ｖｄｓ１は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を流れる電流Ｉｄｓ１の電流量に応じて変化する。一方、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）においては、ドレイン電圧である出力電圧Ｖｏｕｔは、出力電流Ｉｏｕｔの供給先であるバイアス回路１０２における負荷素子（例えば、バイポーラトランジスタ１２４，１２５）のＩ−Ｖ（電流−電圧）特性に依存し、例えば２．８Ｖである。そのため、例えば電源電圧Ｖｄｄが３．０Ｖであるときに、出力電圧Ｖｏｕｔが２．８Ｖであった場合、その差電圧（＝ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン・ソース間電圧Ｖｄｓ２）は、３．０Ｖ−２．８Ｖ＝０．２Ｖとなる。従って、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン・ソース間電圧Ｖｄｓ１とＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン・ソース間電圧Ｖｄｓ２に差が生じる。
【００４６】
ここで、ＰチャネルＭＯＳＦＥＴは、ドレイン・ソース間電圧が所定レベルより低下すると、ゲート電圧が固定であれば、電流量が急激に低下する特性を有する。そのため、電源電圧Ｖｄｄの低下に伴って、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン・ソース間電圧Ｖｄｓ２が当該所定レベルより低下すると、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を流れる電流Ｉｄｓ１に比例する目的レベルの出力電流Ｉｏｕｔを出力することができなくなる。
【００４７】
次に、第２の制御回路１１１Ａによる制御について説明する。
【００４８】
電流出力回路１０１Ａにおいては、第２の制御回路１１１Ａが、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）の各々のドレインが同電位となるように動作する。ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン電圧が、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧より高い場合、オペアンプＯＰ２の制御により、ＰチャネルＭＯＳＦＥＴ（ＭＰ５）のゲート電圧が上昇する。すると、ＰチャネルＭＯＳＦＥＴ（ＭＰ５）のソース電圧（＝ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧）が上昇する。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧は、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン電圧と同レベルになる。
【００４９】
このとき、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧の上昇により、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン・ソース間電圧Ｖｄｓ１が低下する。しかしながら、オペアンプＯＰ１の制御によってＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧が低下することにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）には、基準電流Ｉｒｅｆに応じた電流Ｉｄｓ１が流れる。そして、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧も低下するため、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）には、電流Ｉｄｓ１に比例する目的レベルの出力電流Ｉｏｕｔが流れる。
【００５０】
上述のとおり、第１の制御回路１１０Ａによって、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を流れる電流Ｉｄｓ１が基準電流Ｉｒｅｆに応じた電流量となるように制御される。また、第２の制御回路１１１Ａによって、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧が同電位となるように制御される。これにより、電源電圧Ｖｄｄの変動にかかわらず、電流を安定的に出力することが可能な電流出力回路を提供することができる。
【００５１】
また、第２の制御回路１１１Ａを備えない場合に、出力電圧Ｖｏｕｔと電源電圧Ｖｄｄの電位差が低い条件下で電流を安定的に出力するためには、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）としてゲート幅の大きなＰチャネルＭＯＳＦＥＴを適用する必要がある。しかし、電流出力回路１０１Ａにおいては、第２の制御回路１１１Ａを用いることにより、小さいサイズのＰチャネルＭＯＳＦＥＴを用いて、第２の制御回路１１１Ａを備えない構成と同等の出力電流Ｉｏｕｔを得ることができる。
＝＝第２実施形態＝＝
【００５２】
図３は、電流出力回路１０１の一例である電流出力回路１０１Ｂを示す図である。なお、電流出力回路１０１Ａと同一の要素には同一の符号を付して説明を省略する。電流出力回路１０１Ｂは、電流出力回路１０１Ａにおける第２の制御回路１１１Ａの代わりに、第２の制御回路１１１Ｂを備える。
【００５３】
第２の制御回路１１１Ｂは、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）及び電流源Ｊ２を備える。
【００５４】
ＰチャネルＭＯＳＦＥＴ（ＭＰ６）（第６のＦＥＴ）は、ソースがＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインと接続され、ゲートがドレインと接続され、ドレインが電流源Ｊ２と接続される。
【００５５】
ＰチャネルＭＯＳＦＥＴ（ＭＰ７）（第７のＦＥＴ）は、ソースがＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインと接続され、ゲートがＰチャネルＭＯＳＦＥＴ（ＭＰ６）のゲートと接続され、ドレインが抵抗素子Ｒ２の第１の端子と接続される。このように、ＰチャネルＭＯＳＦＥＴ（ＭＰ７）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ６）と電流ミラー接続されている。なお、ＰチャネルＭＯＳＦＥＴ（ＭＰ７）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ６）と同じ電流密度とすることができる。
【００５６】
電流源Ｊ２は、所定の定電流（第３の電流）を出力する。
【００５７】
電流出力回路１０１Ｂにおいても、電流出力回路１０１Ａと同様に、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧が同電位となるように、第２の制御回路１１１Ｂが動作する。
【００５８】
具体的には、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧をＶｄ１，Ｖｄ２とし、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）のゲート・ソース間電圧をＶｇｓ６，Ｖｇｓ７とすると、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）はゲート同士が接続されているため、Ｖｄ１−Ｖｇｓ７＝Ｖｄ２−Ｖｇｓ６となる。ここで、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）の電流密度が等しい場合、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）のゲート・ソース間電圧Ｖｇｓ６，Ｖｇｓ７は等しくなる。従って、Ｖｄ１＝Ｖｄ２となる。
【００５９】
従って、このような構成においても、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧Ｖｄ１，Ｖｄ２が同電位となるように維持され、電流出力回路１０１Ａと同様の効果を得ることができる。
＝＝第３実施形態＝＝
【００６０】
図４は、電流出力回路１０１の一例である電流出力回路１０１Ｃを示す図である。なお、電流出力回路１０１Ｂと同一の要素には同一の符号を付して説明を省略する。電流出力回路１０１Ｃは、電流出力回路１０１Ｂにおける第１の制御回路１１０Ａの代わりに、第１の制御回路１１０Ｂを備える。
【００６１】
第１の制御回路１１０Ｂは、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）及び電流源Ｊ１を備える。
【００６２】
ＮチャネルＭＯＳＦＥＴ（ＭＮ３）（第３のＦＥＴ）は、ドレインが電流源Ｊ１と接続され、ゲートがドレインと接続され、ソースが接地される。
【００６３】
ＮチャネルＭＯＳＦＥＴ（ＭＮ４）（第４のＦＥＴ）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ７）のドレインと接続され、ゲートがＮチャネルＭＯＳＦＥＴ（ＭＮ３）のゲートと接続され、ソースが接地される。このように、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）と電流ミラー接続されている。そして、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のゲートには、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレイン電圧（第３の電圧）が供給される。また、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧（第１の電圧）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）のドレイン電圧により制御される。
【００６４】
第１の制御回路１１０Ｂにおいて、各々のＭＯＳＦＥＴが飽和状態であれば、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）はＮチャネルＭＯＳＦＥＴ（ＭＮ３）と電流ミラー接続されているため、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）には、基準電流Ｉｒｅｆに応じた電流（第２の電流）に比例した電流Ｉｄｓ４が流れる。そして、ＰチャネルＭＯＳＦＥＴ（ＭＰ７）を介してＮチャネルＭＯＳＦＥＴ（ＭＮ４）と接続されているＰチャネルＭＯＳＦＥＴ（ＭＰ１）、及び、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）と電流ミラー接続されているＰチャネルＭＯＳＦＥＴ（ＭＰ２）にも、基準電流Ｉｒｅｆに応じた電流が流れる。
【００６５】
また、第２の制御回路１１１Ｂの動作により、上述のとおりＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧Ｖｄ１，Ｖｄ２は同電位となるように維持される。このとき、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧Ｖｄ１の上昇により、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン・ソース間電圧Ｖｄｓ１が低下する。しかしながら、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲートには、ＮチャネルＭＯＳＦＥＴ（ＭＮ４）のドレイン電圧Ｖｄ４が供給される。ここで、ドレイン電圧Ｖｄ４は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧Ｖｄ１よりも、ＰチャネルＭＯＳＦＥＴ（ＭＰ７）のドレイン・ソース間電圧Ｖｄｓ７分低い電圧となる。従って、第２の制御回路１１１Ｂを備えない場合よりも、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧を低くすることができる。そのため、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）を流れる電流Ｉｄｓ１，Ｉｄｓ２が増加し、電流Ｉｄｓ１に比例する目的レベルの出力電流Ｉｏｕｔを得やすくなる。
【００６６】
従って、このような構成においても、電流出力回路１０１Ｂより簡易な構成により、電流出力回路１０１Ａと同様の効果を得ることができる。
＝＝第４実施形態＝＝
【００６７】
図５は、電流出力回路１０１の一例である電流出力回路１０１Ｄを示す図である。なお、電流出力回路１０１Ｃと同一の要素には同一の符号を付して説明を省略する。電流出力回路１０１Ｄは、電流出力回路１０１Ｃにおける第２の制御回路１１１Ｂの代わりに、第２の制御回路１１１Ｃを備える。
【００６８】
第２の制御回路１１１Ｃは、図４に示す第２の制御回路１１１Ｂの構成と比較して、電流源Ｊ２の代わりに、ＮチャネルＭＯＳＦＥＴ（ＭＮ８）を備える点において相違する。
【００６９】
ＮチャネルＭＯＳＦＥＴ（ＭＮ８）（第８のＦＥＴ）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ６）のドレインと接続され、ゲートがＮチャネルＭＯＳＦＥＴ（ＭＮ３）のゲートと接続され、ソースが接地される。このように、ＮチャネルＭＯＳＦＥＴ（ＭＮ８）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）と電流ミラー接続されている。
【００７０】
そのため、ＮチャネルＭＯＳＦＥＴ（ＭＮ８）を流れる電流Ｉｄｓ８は、基準電流Ｉｒｅｆに応じた電流量となる。従って、基準電流Ｉｒｅｆの電流量の変化に追従して、ＰチャネルＭＯＳＦＥＴ（ＭＰ６）及びＮチャネルＭＯＳＦＥＴ（ＭＮ８）を流れる電流Ｉｄｓ６，Ｉｄｓ８の電流量が調整され、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流Ｉｄｓ２の電流量も変化する。
【００７１】
ここで、電流出力回路１０１Ｄにおける出力電流Ｉｏｕｔは、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流Ｉｄｓ２から、電流Ｉｄｓ６（≒電流Ｉｄｓ８）を引いた電流量である。そのため、基準電流Ｉｒｅｆの電流量の変化に伴って、出力電流Ｉｏｕｔの電流量も変化する。
【００７２】
従って、基準電流Ｉｒｅｆの電流量が変化する場合において、電流出力回路１０１Ｄは、電流出力回路１０１Ｃと比較して、出力電流Ｉｏｕｔの基準電流Ｉｒｅｆへの追従性を向上させることができる。
＝＝第５実施形態＝＝
【００７３】
図６は、電流出力回路１０１の一例である電流出力回路１０１Ｅを示す図である。なお、電流出力回路１０１Ｃと同一の要素には同一の符号を付して説明を省略する。電流出力回路１０１Ｅは、電流出力回路１０１Ｃにおける第１の制御回路１１０Ｂの代わりに、第１の制御回路１１０Ｃを備える。
【００７４】
第１の制御回路１１０Ｃは、図４に示す第１の制御回路１１０Ｂの構成と比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）をさらに備える点において相違する。
【００７５】
ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）とカスコード接続されるように配置される。具体的には、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）（第９のＦＥＴ）は、ドレインに電源電圧Ｖｄｄが供給され、ゲートがドレインと接続され、ソースがＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレインと接続される。
【００７６】
ＮチャネルＭＯＳＦＥＴ（ＭＮ１０）（第１０のＦＥＴ）は、ドレインがＰチャネルＭＯＳＦＥＴ（ＭＰ７）のドレインと接続され、ゲートがＮチャネルＭＯＳＦＥＴ（ＭＮ９）のゲートと接続され、ソースがＮチャネルＭＯＳＦＥＴ（ＭＮ４）のドレインと接続される。このように、ＮチャネルＭＯＳＦＥＴ（ＭＮ１０）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）と電流ミラー接続されている。
【００７７】
なお、ＮチャネルＭＯＳＦＥＴ（ＭＮ１０）は、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）と同じ電流密度とすることができる。
【００７８】
第１の制御回路１１０Ｃにおいて、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のソースは接地されているため、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のドレイン電圧は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のドレイン・ソース間電圧Ｖｄｓ３，Ｖｄｓ４となる。ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）のゲート・ソース間電圧をＶｇｓ９，Ｖｇｓ１０とすると、ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）はゲート同士が接続されているため、Ｖｄｓ３＋Ｖｇｓ９＝Ｖｄｓ４＋Ｖｇｓ１０となる。ここで、ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）の電流密度が等しい場合、ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）のゲート・ソース間電圧Ｖｇｓ９，Ｖｇｓ１０は等しくなる。従って、Ｖｄｓ３＝Ｖｄｓ４となる。
【００７９】
そのため、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のドレイン・ソース間電圧Ｖｄｓ３，Ｖｄｓ４の電圧差の発生が防止され、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）を流れる電流Ｉｄｓ３に対するＮチャネルＭＯＳＦＥＴ（ＭＮ４）を流れる電流Ｉｄｓ４のミラー精度が向上する。従って、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）を流れる電流Ｉｄｓ１の電流量の誤差が改善される（電源電圧Ｖｄｄの変動の影響を受けにくくなる）ため、電流出力回路１０１Ｅは、電流出力回路１０１Ｃと比較して、電源電圧Ｖｄｄの変動に対する出力電流Ｉｏｕｔの誤差の防止効果が向上する。
【００８０】
なお、電流出力回路１０１Ｅにおいても、第２の制御回路１１１Ｂについて、図５に示した第２の制御回路１１１Ｃと同様に、電流源Ｊ２を、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）と電流ミラー接続されたＮチャネルＭＯＳＦＥＴ（ＭＮ８）により構成することができる。これにより、電流出力回路１０１Ｄと同様に、出力電流Ｉｏｕｔの基準電流Ｉｒｅｆへの追従性を向上させることができる。
＝＝第６実施形態＝＝
【００８１】
図７は、電流出力回路１０１の一例である電流出力回路１０１Ｆを示す図である。なお、電流出力回路１０１Ｅと同一の要素には同一の符号を付して説明を省略する。電流出力回路１０１Ｆは、電流出力回路１０１Ｅにおける第１の制御回路１１０Ｃの代わりに、第１の制御回路１１０Ｄを備える。
【００８２】
第１の制御回路１１０Ｄは、図６に示す第１の制御回路１１０Ｃの構成と比較して、電流源Ｊ３及びＮチャネルＭＯＳＦＥＴ（ＭＮ１１）をさらに備える点において相違する。
【００８３】
第１の制御回路１１０Ｄは、低電圧カスコード接続を構成する。具体的には、ＮチャネルＭＯＳＦＥＴ（ＭＮ１１）（第１１のＦＥＴ）は、ドレインに電流源Ｊ３により生成された定電流が供給され、ゲートがドレインに接続され、ソースが接地される。また、ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）のゲートは、ＮチャネルＭＯＳＦＥＴ（ＭＮ１１）のドレインと接続される。ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のゲートは、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）のドレインと接続される。
【００８４】
ここで、図６に示す第１の制御回路１１０Ｃにおいて、電源電圧として最低限必要な電圧値ＶｄｄＥを考える。電圧値ＶｄｄＥは、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）のドレイン電圧Ｖｄ９より高い電圧である必要がある。ここで、ドレイン電圧Ｖｄ９は、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）のゲート電圧、すなわちＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレイン電圧Ｖｄ３にＮチャネルＭＯＳＦＥＴ（ＭＮ９）のゲート・ソース間電圧Ｖｇｓ９を加えた電圧値（Ｖｄ３＋Ｖｇｓ９）となる。また、ドレイン電圧Ｖｄ３は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）のソースが接地されていることから、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）のゲート・ソース間電圧Ｖｇｓ３となる。従って、最低限必要な電圧値ＶｄｄＥは、ドレイン電圧Ｖｄ９（＝Ｖｇｓ３＋Ｖｇｓ９）＋ＶJ1となる。ここで電圧ＶJ1は電流源Ｊ１の動作可能最低電圧である。
【００８５】
一方、図７に示す第１の制御回路１１０Ｄの場合は、ＮチャネルＭＯＳＦＥＴ（ＭＮ９）のドレイン電圧Ｖｄ９は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）のゲート電圧、すなわちＮチャネルＭＯＳＦＥＴ（ＭＮ３）のゲート・ソース間電圧Ｖｇｓ３と等しい。また、ＮチャネルＭＯＳＦＥＴ（ＭＮ１１）のドレイン電圧は、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）のドレイン電圧Ｖｄ３にＮチャネルＭＯＳＦＥＴ（ＭＮ９）のゲート・ソース間電圧Ｖｇｓ９を加えた電圧値（Ｖｄ３＋Ｖｇｓ９）と等しい。従って、電源電圧として最低限必要な電圧値をＶｄｄＦとすると、電圧値ＶｄｄＦは、Ｖｇｓ３＋ＶJ1又はＶｄ３＋Ｖｇｓ９＋ＶJ3のうちいずれか高い方となる。ここで電圧ＶJ3は電流源Ｊ３の動作可能最低電圧である。ドレイン電圧Ｖｄ３は、ゲート・ソース間電圧Ｖｇｓ３より低い電圧となり得るため、電圧値ＶｄｄＦは電圧値ＶｄｄＥより低い電圧値となり得る。
【００８６】
従って、電流出力回路１０１Ｆは、電流出力回路１０１Ｅと比較して、より低い電源電圧で動作可能である。
【００８７】
なお、電流出力回路１０１Ｆにおいても、第２の制御回路１１１Ｂについて、図５に示した第２の制御回路１１１Ｃと同様に、電流源Ｊ２を、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）と電流ミラー接続されたＮチャネルＭＯＳＦＥＴ（ＭＮ８）により構成することができる。これにより、電流出力回路１０１Ｄと同様に、出力電流Ｉｏｕｔの基準電流Ｉｒｅｆへの追従性を向上させることができる。
【００８８】
以上、本発明の例示的な実施形態について説明した。電流出力回路１０１Ａ〜１０１Ｆは、電流ミラー接続されたＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧を制御する第１の制御回路、及び、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧を等しく維持する第２の制御回路を備える。第２の制御回路により、電源電圧Ｖｄｄが変動しても、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧が、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン電圧と同電位となるように制御される。従って、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン・ソース間電圧Ｖｄｓ１，Ｖｄｓ２が同電位に維持されやすくなる。
【００８９】
また、第２の制御回路の制御により、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレイン・ソース間電圧Ｖｄｓ２の低下に伴い、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン・ソース間電圧Ｖｄｓ１も低下する。しかし、このドレイン・ソース間電圧Ｖｄｓ１の低下に対し、第１の制御回路は、より多くの電流をＰチャネルＭＯＳＦＥＴ（ＭＰ１）に流そうと、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）及びＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧を制御する。これにより、出力電流Ｉｏｕｔの減少が防止され、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）の電流供給能力が確保されやすくなる。
【００９０】
従って、電流出力回路１０１Ａ〜１０１Ｆによれば、電源電圧Ｖｄｄの変動にかかわらず、電流を安定的に出力することができる。
【００９１】
また、電流出力回路１０１Ｄは、第２の制御回路１１１Ｃにおいて、第２の制御回路１１１Ｂと比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ８）をさらに備える。これにより、基準電流Ｉｒｅｆの変化に応じてＰチャネルＭＯＳＦＥＴ（ＭＰ６）を流れる電流Ｉｄｓ６の電流量が調整され、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）を流れる電流Ｉｄｓ２の電流量も変化する。そのため、ＰチャネルＭＯＳＦＥＴ（ＭＰ６，ＭＰ７）の電流密度が一致し、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧がより同電位に近づく。また電流Ｉｄｓ２と電流Ｉｄｓ６が比率を一定に保って変化するため、電流出力回路１０１Ｃと比較して、出力電流Ｉｏｕｔの基準電流Ｉｒｅｆへの追従性を向上させることができる。
【００９２】
また、電流出力回路１０１Ｅは、第１の制御回路１１０Ｃにおいて、第１の制御回路１１０Ｂと比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ９，ＭＮ１０）をさらに備える。これにより、ＮチャネルＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のドレイン・ソース間電圧Ｖｄｓ３，Ｖｄｓ４の電圧差の発生が防止され、ＮチャネルＭＯＳＦＥＴ（ＭＮ３）を流れる電流Ｉｄｓ３に対するＮチャネルＭＯＳＦＥＴ（ＭＮ４）を流れる電流Ｉｄｓ４のミラー精度が向上する。そのため、電流出力回路１０１Ｅでは、電流出力回路１０１Ｃと比較して、電源電圧Ｖｄｄの変動に対する出力電流Ｉｏｕｔの誤差の防止効果が向上する。
【００９３】
また、電流出力回路１０１Ｆは、第１の制御回路１１０Ｄにおいて、第１の制御回路１１０Ｃと比較して、ＮチャネルＭＯＳＦＥＴ（ＭＮ１１）をさらに備える。これにより、電源電圧として最低限必要な電圧値が低くなる。そのため、電流出力回路１０１Ｆは、電流出力回路１０１Ｅと比較して、より低い電源電圧でも動作することができる。
【００９４】
なお、図１〜図７に示した電流出力回路において、適宜、ＰチャネルＭＯＳＦＥＴの代わりにＮチャネルＭＯＳＦＥＴを、ＮチャネルＭＯＳＦＥＴの代わりにＰチャネルＭＯＳＦＥＴを用いてもよい。
【００９５】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００９６】
１００  電力増幅モジュール
１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ，１０１Ｅ，１０１Ｆ  電流出力回路
１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ  第１の制御回路
１１１Ａ，１１１Ｂ，１１１Ｃ  第２の制御回路
１０２  バイアス回路
１２０  電圧出力回路
１２１，１２４，１２５，１３３  バイポーラトランジスタ
１２２，１２３，１３１，Ｒ１，Ｒ２  抵抗素子
１０３  増幅回路
１３０  容量素子
１３２  インダクタ
ＭＰ１，ＭＰ２，ＭＰ５，ＭＰ６，ＭＰ７  ＰチャネルＭＯＳＦＥＴ
ＭＮ３，ＭＮ４，ＭＮ８，ＭＮ９，ＭＮ１０，ＭＮ１１  ＮチャネルＭＯＳＦＥＴ
ＯＰ１，ＯＰ２  オペアンプ
Ｊ１，Ｊ２，Ｊ３  電流源
ＲＦｉｎ  無線周波数信号
ＲＦｏｕｔ  増幅信号
Ｖｄｄ  電源電圧
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ  基準電圧
Ｉｏｕｔ  出力電流
Ｉｒｅｆ  基準電流
Ｉｂｉａｓ  バイアス電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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