(57)【要約】【課題】本発明の実施形態は、磁気抵抗効果素子の製造効率を向上させる。【解決手段】実施形態の磁気抵抗効果素子の製造方法は、第１の強磁性層と、非磁性層と、第２の強磁性層と、を順に積層する工程と、前記第２の強磁性層と対向した第１面と、当該第１面とは反対側に位置した第２面と、を有したレジストを形成し、当該レジストによって囲まれたホールを形成する工程と、前記ホールに、第１の膜を埋め込む工程と、前記レジストを除去する工程と、前記第１の膜の少なくとも側面が、第２の膜により覆われるように当該第２の膜を成膜する工程と、前記第１の膜及び前記第２の膜をマスクとして、積層された前記第１の強磁性層と、前記非磁性層と、前記第２の強磁性層と、をエッチングする工程と、を具備する。【選択図】図８
2017126613.tif 000002
【特許請求の範囲】
【請求項１】
第１の強磁性層と、非磁性層と、第２の強磁性層と、を順に積層する工程と、
前記第２の強磁性層と対向した第１面と、当該第１面とは反対側に位置した第２面と、
を有したレジストを形成し、当該レジストによって囲まれたホールを形成する工程と、
前記ホールに、第１の膜を埋め込む工程と、
前記レジストを除去する工程と、
前記第１の膜の少なくとも側面が、第２の膜により覆われるように当該第２の膜を成膜
する工程と、
前記第１の膜及び前記第２の膜をマスクとして、積層された前記第１の強磁性層と、前
記非磁性層と、前記第２の強磁性層と、をエッチングする工程と、
を具備した磁気抵抗効果素子の製造方法。
【請求項２】
前記レジストは、前記第２面よりも前記第１面が小さくなるように形成されることを特
徴とする請求項１に記載の磁気抵抗効果素子の製造方法。
【請求項３】
前記第１の膜は、ＭＢＥまたはＡＬＤにより形成されることを特徴とする請求項２に記
載の磁気抵抗効果素子の製造方法。
【請求項４】
前記第２の膜は、前記第２の強磁性層上に成膜され、当該第２の膜上に前記第１の膜が
形成され、前記第２の膜をエッチングすることで当該第２の膜を前記第１の膜の側面に付
着させることを特徴とする請求項１に記載の磁気抵抗効果素子の製造方法。
【請求項５】
前記第１の膜の側面を還元させ、当該還元された側面に前記第２の膜を成膜することを
特徴とする請求項１乃至請求項４のいずれか１項に記載の磁気抵抗効果素子の製造方法。
【請求項６】
第１の強磁性層と、非磁性層と、第２の強磁性層と、を積層する第１ステップと、
前記第２の強磁性層上にレジストを形成する第２ステップと、
前記レジストに囲まれたホールを形成する第３ステップと、
前記ホールに、第２の膜を成膜する第４ステップと、
少なくとも前記第２の膜に覆われた前記ホールに、第１の膜を埋め込む第５ステップと
、
前記ホールに埋め込まれた第１の膜の周囲に位置した前記レジスト及び前記第２の膜を
除去する第６ステップと、
前記第１の膜及び前記第２の膜をマスクとして、積層された前記第１の強磁性層と、前
記非磁性層と、前記第２の強磁性層と、をエッチングする第７ステップと、
を具備した磁気抵抗効果素子の製造方法。
【請求項７】
第１の強磁性層と、非磁性層と、第２の強磁性層と、を積層する第１ステップと、
前記第２の強磁性層上に第２の膜を成膜する第２ステップと、
前記第２の膜上にレジストを形成する第３ステップと、
当該レジストに囲まれたホールを形成する第４ステップと、
前記ホールに、第１の膜を埋め込む第５ステップと、
前記レジストを除去する第６ステップと、
前記レジストが除去され露出した前記第２の膜をドライエッチングするとともに、当該
第２の膜を前記第１の膜の側面に付着させる第７ステップと、
前記第１の膜及び前記第２の膜をマスクとして、積層された前記第１の強磁性層と、前
記非磁性層と、前記第２の強磁性層と、をエッチングする第８ステップと、
を具備した磁気抵抗効果素子の製造方法。
【請求項８】
第１の強磁性層と、
前記第１の強磁性層上に位置した非磁性層と、
前記非磁性層上に位置した第２の強磁性層と、
前記第２の強磁性層と対向した面を有した第１の膜と、
前記第１の膜と前記第２の強磁性層の間に位置するとともに、前記第１の膜の側面を覆
った第２の膜と、
を備えた磁気抵抗効果素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗効果素子及びその製造方法に関する。
【背景技術】
【０００２】
強磁性体を有する磁気抵抗効果素子（Magnetoresistive element）を記憶素子として備
えるスピン注入型ＭＲＡＭ（Magnetic Random Access Memory）が知られている。このＭ
ＲＡＭは、磁気抵抗効果素子に注入する電流にて磁性層の磁化方向を変化させることによ
り、磁気抵抗効果素子の電気抵抗を高抵抗状態／低抵抗状態の２つの状態にコントロール
して情報を記憶するメモリである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７６６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、磁気抵抗効果素子の製造効率を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の磁気抵抗効果素子の製造方法は、第１の強磁性層と、非磁性層と、第２の強
磁性層と、を順に積層する工程と、前記第２の強磁性層と対向した第１面と、当該第１面
とは反対側に位置した第２面と、を有したレジストを形成し、当該レジストによって囲ま
れたホールを形成する工程と、前記ホールに、第１の膜を埋め込む工程と、前記レジスト
を除去する工程と、前記第１の膜の少なくとも側面が、第２の膜により覆われるように当
該第２の膜を成膜する工程と、前記第１の膜及び前記第２の膜をマスクとして、積層され
た前記第１の強磁性層と、前記非磁性層と、前記第２の強磁性層と、をエッチングする工
程と、を具備する。
【図面の簡単な説明】
【０００６】
【図１】磁気抵抗効果素子を概略的に示した断面図。
【図２】磁気抵抗メモリチップの一部を拡大した斜視図。
【図３】第１実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図４】第１実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図５】第１実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図６】第１実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図７】第１実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図８】第１実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図９】第２実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１０】第２実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１１】第２実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１２】第２実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１３】第３実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１４】第４実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１５】第４実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１６】第４実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【図１７】第４実施形態に係る磁気抵抗効果素子の製造工程を示した図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚さと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。
【００１０】
（第１実施形態）
図１は、本実施形態に係る製造方法によって製造された磁気抵抗効果素子１０を示した
断面図である。また、図２は、磁気抵抗効果素子１０を含んだ磁気抵抗メモリチップ（Ｍ
ＲＡＭチップ）１の一部の概略を示した斜視図である。以下、図１及び図２を参照して、
磁気抵抗効果素子１０並びに磁気抵抗メモリチップ１の構成について述べる。
【００１１】
図１に示すように磁気抵抗効果素子１０は、記憶層３０（第１の強磁性層）、トンネル
バリア層３１（非磁性層）、及び参照層３２（第２の強磁性層）を備える。尚、図１中に
おいて、矢印（↓、↑）は電子スピンの向き（磁化方向）の一例を例示している。
【００１２】
磁気抵抗効果素子１０は、例えばＴＭＲ効果（Tunneling Magneto Resistance Effect
）を利用するＭＴＪ（Magnetic Tunnel Junction）素子である。磁気抵抗効果素子１０は
、トンネルバリア層３１を介して積層された記憶層３０および参照層３２を有するピラー
状の構造である。
【００１３】
記憶層３０は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直ま
たは略垂直となる面内磁化を有する。ここで、磁化方向が可変とは、所定の書き込み電流
に対して磁化方向が変わることを示す。また、ここでの「略垂直」とは、残留磁化の方向
が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００１４】
尚、記憶層３０の磁化方向は膜面（上面／下面）に対して垂直または略垂直となる場合
を説明したが、磁化方向はこれに限られない。例えば、記憶層３０は、膜面に対して水平
または略水平となる面内磁化を有しても良い。
【００１５】
また、記憶層３０は、例えばＣｏ（コバルト）、またはＦｅ（鉄）のうち１つ以上の元
素を含む強磁性体で構成される。また、飽和磁化、または結晶磁気異方性などを調整する
目的で、強磁性体にＢ（ホウ素）、Ｃ（炭素）、またはＳｉ（シリコン）などの元素を添
加してもよい。
【００１６】
トンネルバリア層３１は、記憶層３０上に形成される。トンネルバリア層３１は、非磁
性層であり、記憶層３０及び参照層３２と比較して磁化されにくい性質を持つ。また、ト
ンネルバリア層３１は、記憶層３０と参照層３２とが絶縁されるように、記憶層３０と参
照層３２との間に設けられる構成であればよく、例えばＭｇＯ（酸化マグネシウム）で構
成される。
【００１７】
参照層３２は、トンネルバリア層３１上に形成される。参照層３２は、磁化方向が不変
の強磁性層であり、膜面に対して垂直または略垂直となる垂直磁化を有する。ここで、磁
化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すな
わち、参照層３２は、記憶層３０よりも磁化方向の反転電流閾値が大きい。
【００１８】
また、参照層３２は、例えばＣｏ、Ｆｅ、Ｂ、Ｎｉ（ニッケル）、Ｉｒ（イリジウム）
、Ｐｔ（白金）、Ｍｎ（マンガン）、またはＲｕのうち１つ以上の元素を含む強磁性体で
構成されるが、これに限られない。
【００１９】
記憶層３０、トンネルバリア層３１、および参照層３２を備える磁気抵抗効果素子１０
の膜厚（高さ）は、例えば３０ｎｍ以上１００ｎｍ以下である。また、磁気抵抗効果素子
１０の平面形状は、例えば円形であり、その直径は、例えば１０ｎｍ以上５０ｎｍ以下で
ある。このため、磁気抵抗効果素子ＭＴＪは、ピラー状に形成される。尚、寸法や形状は
この限りではない。
【００２０】
なお、図示はしないが、参照層３２とトンネルバリア層３１との界面に、界面層が形成
されてもよい。界面層は、下部で接するトンネルバリア層３１との間で格子整合性を図る
。界面層は、例えば、参照層３２と同一材料で構成されるが、その組成比は異なっていて
もよい。
【００２１】
また、参照層３２上に、図示しないスペーサ層（例えば、Ｒｕ等）を介してシフト調整
層が形成されてもよい。シフト調整層は、磁化方向が不変の磁性層であり、膜面に対して
垂直または略垂直となる垂直磁化を有する。また、その磁化方向は、参照層３２の磁化方
向と反対方向である。
【００２２】
これにより、シフト調整層は、記憶層３０にかかる参照層３２からの漏洩磁界を打ち消
すことができる。言い換えると、シフト調整層は、参照層３２からの漏れ磁場による記憶
層３０に対する反転特性のオフセットを逆方向へ調整する効果を有する。このシフト調整
層は、例えば、Ｎｉ、Ｆｅ、Ｃｏ等の磁性材料とＣｕ、Ｐｄ、Ｐｔ等の非磁性材料との積
層構造からなる人工格子などから構成され得る。
【００２３】
また、記憶層３０と参照層３２とは、平面において寸法差を有してもよい。例えば、記
憶層３０の平面における直径は、参照層３２の直径より小さくてもよい。これにより、記
憶層３０と参照層３２との間の電気的ショートを防止することができる。なお、磁気抵抗
効果素子１０の平面形状は、円形に限らず、正方形、長方形、または楕円形などであって
もよい。
【００２４】
一方、図２に示すように、磁気抵抗メモリチップ１は、前述した磁気抵抗効果素子１０
、上部電極２、下部電極３、ビット線ＢＬ、及びワード線ＷＬを備える。磁気抵抗素子１
０は、上部電極２を介してビット線ＢＬと接続され、また、下部電極３を介してワード線
ＷＬと接続される。
【００２５】
尚、図２はあくまで概略の例示であり、実際、磁気抵抗メモリチップ１は、ワード線Ｗ
Ｌとビット線ＢＬとの間に、磁気抵抗効果素子１０と図示されないスイッチング素子との
直列接続体を備える場合がある。尚、ここでのスイッチング素子は、例えばＦＥＴ（Fiel
d Effect Transistor）であるが、これに限られない。
【００２６】
磁気抵抗メモリチップ１において磁気抵抗効果素子１０は、記憶層３０の磁化方向に応
じてデータの保持が可能である。
【００２７】
前述のように参照層３２において内部の電子スピンの向きは一定であり、一方で、記憶
層３０においては内部の電子スピンの向きを磁場によって変えることが可能である。例え
ば、記憶層３０における電子スピンの向きが参照層３２における電子スピンの向きと同方
向である場合を“０”、記憶層３０における電子スピンの向きが参照層３２における電子
スピンの向きと異なる場合を“１”と定義することで、“０”か“１”かのデータ保持が
可能である。
【００２８】
尚、記憶層３０における電子スピンの向きが参照層３２における電子スピンの向きと同
方向である場合を“１”、記憶層３０における電子スピンの向きが参照層３２における電
子スピンの向きと異なる場合を“０”と定義してもよい。
【００２９】
また、記憶層３０の電子スピンの向きは、前述のように磁場によって変えることが可能
であるが、当該磁場は、ワード線ＷＬとビット線ＢＬとに電流を流すことによって発生さ
れる。当該電流の方向に応じて磁場が変化し、記憶層３０の電子スピンの向き（磁化方向
）が変化する。
【００３０】
尚、記憶層３０と参照層３２とは配置が逆になっていてもよい。すなわち、下部電極３
上に、順に参照層３２、トンネルバリア層３１、および記憶層３０が形成されてもよい。
【００３１】
さらに、本実施形態に係る製造方法において、磁気抵抗効果素子１０上には、図１及び
図２には図示されないハードマスクおよびバリア層が形成されるが、このハードマスク及
びバリア層の少なくとも一部が磁気抵抗メモリチップ１に残留しても良い。換言すれば、
参照層３２（又は記憶層３０）と上部電極２（又は下部電極３）との間に、ハードマスク
及びバリア層が含まれても良い。
【００３２】
以下、図３乃至図８を参照して、本実施形態に係る磁気抵抗効果素子１０の製造方法に
ついて述べる。図３乃至図８は、本実施形態に係る磁気抵抗効果素子１０の製造工程を示
す断面図である。
【００３３】
まず、図３に示すように、例えばスパッタ成膜法により、下部電極２上に、図示しない
下地層を介して記憶層３０が形成される。記憶層３０は、強磁性層であり、例えばＣｏ、
またはＦｅのうち１つ以上の元素を含む強磁性体で構成される。
【００３４】
次に、例えばスパッタ成膜法により、記憶層３０上に、トンネルバリア層３１が形成さ
れる。トンネルバリア層３１は、非磁性層であり、例えばＭｇＯで構成される。
【００３５】
次に、例えばスパッタ成膜法により、トンネルバリア層３１上に、参照層３２が形成さ
れる。参照層３２は、強磁性層であり、例えばＣｏ、Ｆｅ、Ｂで構成される。
【００３６】
その後、参照層３２上に、レジストＲの層が形成（塗布）される。当該レジストＲの層
には、例えばリソグラフィによってホールＨが形成され、図３の状態が得られる。尚、レ
ジストＲは、参照層３２と対向した（接した）第１面Ｒａと、第１面Ｒａとは反対側に位
置した第２面Ｒｂと、を有する。
【００３７】
次に、例えばスパッタ成膜法によりバリア層３４（第２の膜）を成膜する。尚、スパッ
タ成膜法以外に、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＢＥ（Molecular
Beam Epitaxy）法やその他の真空成膜法、さらにそれらを組み合わせた方法が用いられ
ても良い。バリア層３４は、ホールＨの表面及びレジストＲの上面に成膜される。以上よ
り、図４の状態が得られる。
【００３８】
尚、前述の説明ではバリア層３４は、ホールＨの表面及びレジストＲの上面に成膜され
る構成を説明したが、これに限られずバリア層３４は、少なくともホールＨ内部における
レジストＲの側面（ホールＨの側壁）に成膜される必要がある。換言すれば、レジストＲ
の側面は、バリア層３４によって覆われる。
【００３９】
ここで、「レジストＲの側面」は、参照層３２と接した面（第１面Ｒａ）、及びその反
対側に位置した面（第２面Ｒｂ）を除く面を指す。また、レジストＲに限らず、本実施形
態において各構成の「側面」とは、前述の記憶層３０、トンネルバリア層３１、及び参照
層３２の略積層方向に延伸する面を指す。
【００４０】
バリア層３４は、例えばＤＬＣ（ダイヤモンドライクカーボン）、微結晶Ａｌ２Ｏ３（
アルミナ）、ＢＮ（ボロンナイトライド）、またはＳｉＣ（シリコンカーバイド）等の材
料が挙げられる。尚、バリア層３４の材料はこれに限られず、後述するＩＢＥ（Ion Beam
Etching）によるエッチングレートがハードマスク３３のエッチングレートよりも小さい
硬質材料で構成されるものであれば良い。
【００４１】
さらに、ホールＨの表面に成膜されたバリア層３４上に、ホールＨ内を満たす程度にハ
ードマスク３３が形成される。換言すれば、ホールＨはハードマスク３３によって埋めら
れる。このとき、ハードマスク３３は、ホールＨの外側、すなわちレジストＲの上面側ま
で形成されても良い。以上より、図５の状態が得られる。
【００４２】
尚、ハードマスク３３（第１の膜）は、例えば導電性を有する金属材料で構成され、例
えば、ＴｉＮ（チタンナイトライド）で構成される。また、これに限らず、Ｔｉ（チタン
）、ＴａＮ（タングステンナイトライド）、Ｗ（タンタル）、ＤＬＣ、微結晶Ａｌ２Ｏ３
、ＢＮ、またはＳｉＣのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい
。
【００４３】
次に、ＣＭＰ（Chemical Mechanical Polishing）を行い、ホールＨの外側に位置した
ハードマスク３３及びバリア層３４を除去する。これにより、レジストＲの上面が露出し
、ハードマスク３３及びバリア層３４の上面と、レジストＲｎｏ上面とが一致する。尚、
ＩＢＥ等の物理エッチングによりハードマスク３３及びバリア層３４を除去しても良い。
これにより、ハードマスク３３は平坦化されると同時に、ホールＨ内にのみ埋め込まれる
。すなわち、ホールＨ内には、ピラー状のハードマスク３３及びその周囲を覆ったバリア
層３４が形成される。以上より、図６の状態が得られる。
【００４４】
よって、前述したバリア層３４は、少なくともホールＨ内に埋め込まれるハードマスク
３３の側面が最終的に覆われるように、ホールＨの側壁に成膜されることになる。
【００４５】
さらに、例えばアッシングやレジスト剥離液によってレジストＲを除去し、ハードマス
ク３３及びバリア層３４が露出したマスクが形成される。以上より、図７が得られる。
【００４６】
その後、ハードマスク３３及びバリア層３４をマスクとしたＩＢＥ等の物理エッチング
により磁気抵抗効果素子１０が加工されて、図８の状態が得られる。
【００４７】
以上、本実施形態においてハードマスク３３は、レジストＲによって構成された（レジ
ストＲを側壁とした／レジストＲに囲まれた）ホールＨに埋め込まれる構成であるととも
に、バリア層３４に表面が覆われる。ホールＨに埋め込まれる構成とすることによって、
ハードマスク３３を加工する必要が無く、また、バリア層３４を形成することで、ハード
マスク３３はバリア層３４に保護される。
【００４８】
ここで、ハードマスク３３をホールＨに埋め込まない場合を考える。この場合、磁気抵
抗効果素子１０を任意の形状に加工するために、ハードマスク３３の形状を加工する必要
がある。この加工には、例えばＲＩＥやＡｒ（アルゴン）によるＩＢＥ（Ion Beam Etchi
ng）等が用いられるが、このときハードマスク３３の端部にダメージが入り、エッチング
選択比が劣化する虞がある。また、ハードマスク３３の端部が大気中に曝されることで酸
化反応が生じ、さらに更なるエッチング選択比の劣化を招き得る。尚、上述したＡｒによ
るＩＢＥは、「Ａｒイオンミリング」と称される場合がある。
【００４９】
さらに、バリア層３４を形成せずに、ハードマスク３３がバリア層３４に覆われない場
合を考える。この場合、磁気抵抗効果素子１０の加工の際、エッチングレートが低下した
ハードマスク３３の角部がエッチングされ得る。このためハードマスク３３を所定の形に
保つことができず、磁気抵抗効果素子１０を所望の形に加工することが困難になる。
【００５０】
尚、ハードマスク３３の角部がエッチングされる現象を、「片落ち」と称することがあ
る。また、片落ちによる影響は、ハードマスク３３の大きさ（すなわち、製造される磁気
抵抗効果素子）がより小さい場合により顕著である。
【００５１】
そこで本実施形態においては、ハードマスク３３は、レジストＲによって構成されたホ
ールＨに埋め込まれる構成であるとともに、バリア層３４に覆われる。
【００５２】
ハードマスク３３がホールＨに埋め込まれる構成であるため、ハードマスク３３自体を
加工する処理を省略可能であり、ハードマスク３３の端部にダメージが入ることによるエ
ッチング選択比の劣化を抑制可能である。
【００５３】
また、ハードマスク３３はバリア層３４に覆われ保護されるため、磁気抵抗効果素子１
０の加工の際、ハードマスク３３の劣化や片落ち等を防止可能であり、磁気抵抗効果素子
１０の加工精度を向上させることが可能である。
【００５４】
尚、本実施形態においてハードマスク３３及びバリア層３４は、最終的に磁気抵抗効果
素子１０上に残留しても良いし、磁気抵抗効果素子１０上から除去されても良いが、磁気
抵抗効果素子１０上にハードマスク３３及びバリア層３４が残留する場合は、ハードマス
ク３３及びバリア層３４は導電性を有する必要がある。また、このとき、ハードマスク３
３及びバリア層３４を電極（例えば図２における上部電極２）として用いても良いし、ハ
ードマスク３３及びバリア層３４上にさらに電極が設けられても良い。
【００５５】
（第２実施形態）
次に第２実施形態について説明する。尚、本実施形態の説明において、第１実施形態と
同様の構成については、同様の符号を付して詳細な説明を省略する。
【００５６】
はじめに、第１実施形態と同様に記憶層３０、トンネルバリア層３１、参照層３２を積
層する。その後、参照層３２上にレジストＲを形成し、レジストＲに囲まれたホールＨを
形成する。
【００５７】
尚、本実施形態においてレジストＲは、上面から参照層３２に向かって断面積が小さく
されるように構成される。すなわち、ホールＨ内におけるレジストＲの側面（ホールＨの
側壁）と、参照層３２とがなす角θrは、θr＜９０°である。尚、このような形状を「逆
テーパ状」と称しても良い。よって、レジストＲによって形成される（囲まれる）ホール
Ｈは、底面（参照層３２の表面）に向かって広がるように形成される。
【００５８】
換言すれば、レジストＲは、第２面Ｒｂから第１面Ｒａに向かって断面積が小さくなる
ように形成されている。したがって、レジストＲは、第２面Ｒｂよりも第１面Ｒａが小さ
くなるように形成される。以上より、図９の状態が得られる。
【００５９】
次に、参照層３２及びレジストＲの表面にハードマスク３３を形成する。ハードマスク
３３は、ホールＨ内部に形成されたハードマスク３３ａと、レジストＲ上に形成されたハ
ードマスク３３ｂとに分けられる。
【００６０】
尚、本実施形態においてレジストＲは逆テーパ状であるため、ホールＨの底面側ではハ
ードマスク３３ｂとレジストＲとの間に隙間Ｇが生じる。以上より、図１０の状態が得ら
れる。
【００６１】
隙間Ｇの大きさは、ハードマスク３３を形成する際の指向性と、前述したθｒの大きさ
に依存する。ハードマスク３３を形成する際の指向性が高くなるにつれて、隙間Ｇが小さ
くなる。また、θｒが大きくなるにつれて、隙間Ｇが小さくなる。したがってθｒの値は
、前述したハードマスク３３の指向性に応じて適宜選択可能である。
【００６２】
ところで、磁気抵抗効果素子１０の面積が小さくなることを避けるため、θｒはある程
度大きいことが望ましい。また、θｒを大きく設定（ただしθr＜９０°）し、且つ、レ
ジストＲとハードマスク３３との間に隙間Ｇを設けるために、ハードマスク３３の形成に
は、ＭＢＥ法等の指向性の高い方法を用いる方が望ましい。θｒは、レジストＲを形成す
る段階で決定される。ハードマスク３３の形成に指向性の高い方法を用いることが可能な
場合は、レジストＲの形成段階で、レジストＲをテーパ状にし、且つθｒを大きく設定す
ることができる。
【００６３】
次に、ハードマスク３３ｂ及びレジストＲを除去し、例えば第１実施形態と同様の方法
で、ハードマスク３３（３３ａ）及び参照層３２の表面にバリア層３４を成膜することで
、図１１の状態を得る。尚、バリア層３４の成膜前に、ハードマスク３３の表面を、水素
等で還元反応させても良い。
【００６４】
最後に、ハードマスク３３及びバリア層３４をマスクとしたＩＢＥ等の物理エッチング
により磁気抵抗効果素子１０が加工され、図１２の状態が得られる。
【００６５】
以上、本実施形態においてもハードマスク３３は、レジストＲによって構成されたホー
ルＨに埋め込まれる構成であるとともに、バリア層３４に覆われる。ホールＨに埋め込ま
れる構成とすることによって、ハードマスク３３を加工する必要が無く、また、バリア層
３４を形成することで、ハードマスク３３はバリア層３４に保護される。
【００６６】
ハードマスク３３がホールＨに埋め込まれる構成であるため、ハードマスク３３自体を
加工する処理を省略可能であり、ハードマスク３３の端部にダメージが入ることによるエ
ッチング選択比の劣化を抑制可能である。
【００６７】
また、レジストＲを逆テーパ状に構成することで、レジストＲ除去時におけるハードマ
スク３３へのダメージを低減させることができる。本実施形態では、第１実施形態とは異
なり、ホールＨを形成するレジストＲの除去時には、ハードマスク３３の側面にバリア層
３４が形成されていない。
【００６８】
しかし、本実施形態においては、レジストＲがテーパ状に形成され、さらにハードマス
ク３３が指向性の高い方法を用いて生成されるので、レジストＲとハードマスク３３との
間に隙間Ｇが存在する。このため、レジストＲはハードマスク３３、参照層３２等から容
易に剥離される。
【００６９】
さらに、第１実施形態と同様に、ハードマスク３３はバリア層３４に覆われ保護される
ため、磁気抵抗効果素子１０の加工の際、ハードマスク３３の劣化や片落ち等を防止でき
る。このため、磁気抵抗効果素子１０の加工精度を向上させることが可能である。
【００７０】
また、本実施形態においては前述のように、ハードマスク３３ａとレジストＲとの間に
隙間Ｇが生じる。このため、ハードマスク３３ａの表面で酸化反応が生じ、エッチングレ
ートが劣化する可能性がある。
【００７１】
このように、ハードマスク３３ａ表面における酸化反応が顕著に生じる場合、前述のよ
うに、バリア層３４の成膜前に水素等によって還元反応させることが望ましい。これによ
り、酸化反応によるエッチングレートの劣化を抑制可能である。
【００７２】
以上より、本実施形態においても磁気抵抗効果素子１０の加工精度を向上させることが
可能である。
【００７３】
（第３実施形態）
次に第３実施形態について説明する。尚、本実施形態の説明において、第１実施形態及
び第２実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
【００７４】
はじめに、第１実施形態と同様に記憶層３０、トンネルバリア層３１、参照層３２を積
層する。その後、参照層３２上にレジストＲを形成し、エッチング等によりホールＨを形
成する。
【００７５】
さらに、ホールＨが埋め込まれるように、参照層３２及びレジストＲの表面にハードマ
スク３３を形成する。以上により、図１３の状態が得られる。
【００７６】
次に、ＣＭＰやＲＩＥによりホールＨの外側のハードマスク３３を除去する。これによ
り、ハードマスク３３は平坦化されると同時に、ホールＨ内にのみ埋め込まれる。さらに
、レジストＲを除去した後に、ハードマスク３３及び参照層３２の表面にバリア層を成膜
することで、第２実施形態で説明した図１１と同様の状態を得る。尚、バリア層３４の成
膜前に、ハードマスク３３の表面を、水素等で還元反応させても良い。
【００７７】
最後に、ハードマスク３３及びバリア層３４をマスクとしたＩＢＥ等の物理エッチング
により磁気抵抗効果素子１０が加工され、第２実施形態で説明した図１２と同様の状態を
得る。
【００７８】
以上、本実施形態においてもハードマスク３３は、レジストＲによって構成されたホー
ルＨに埋め込まれる構成であるとともに、バリア層３４に覆われる。ホールＨに埋め込ま
れる構成とすることによって、ハードマスク３３を加工する必要が無く、また、バリア層
３４を形成することで、ハードマスク３３はバリア層３４に保護される。
【００７９】
ハードマスク３３がホールＨに埋め込まれる構成であるため、ハードマスク３３自体を
加工する処理を省略可能であり、ハードマスク３３の端部にダメージが入ることによるエ
ッチング選択比の劣化を抑制可能である。
【００８０】
さらに、第１実施形態及び第２実施形態と同様に、ハードマスク３３はバリア層３４に
覆われ保護されるため、磁気抵抗効果素子１０の加工の際、ハードマスク３３の劣化や片
落ち等を防止できる。このため、磁気抵抗効果素子１０の加工精度を向上させることが可
能である。
【００８１】
以上より、本実施形態においても磁気抵抗効果素子１０の加工精度を向上させることが
可能である。
【００８２】
（第４実施形態）
次に第４実施形態について説明する。尚、本実施形態の説明において、第１実施形態乃
至第３実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
【００８３】
第１実施形態と同様に記憶層３０、トンネルバリア層３１、参照層３２を積層する。そ
の後、本実施形態においては参照層３２上にバリア層３４を成膜する。さらにバリア層３
４上にレジストＲを形成し、ホールＨを形成する。したがって、本実施形態においてホー
ルＨは、レジストＲとバリア層３４により構成される。以上により、図１４の状態が得ら
れる。
【００８４】
その後、ホールＨが埋め込まれるように、参照層３２及びレジストＲの表面にハードマ
スク３３を形成する。以上により、図１５の状態が得られる。第３実施形態と同様に、ホ
ールＨの外側のハードマスク３３を除去し、さらに、レジストＲを除去することで図１６
の状態を得る。
【００８５】
次に、参照層３２上のバリア層３４に対して、ドライエッチングを行う。尚、このとき
のドライエッチングの手法は、例えばＲＩＥやＡｒイオンミリングであるが、これに限ら
ない。バリア層３４をドライエッチングした場合、エッチングされた材料（バリア層３４
の材料）がハードマスク３３の端面（側面）に付着する。これにより、図１７の状態が得
られる。
尚、前述したような、エッチングされた材料が別の層の側面に付着する現象を、「リデ
ポ
【００８６】
（ｒｅ−ｄｅｐｏｓｉｔｉｏｎ）」と称する場合がある。また、このとき付着した材料（
物質）を「リデポ物」と称する場合がある。
【００８７】
最後に、ハードマスク３３及びバリア層３４をマスクとしたＩＢＥ等の物理エッチング
により磁気抵抗効果素子１０が加工され、第１実施形態で説明した図８の状態が得られる
。
【００８８】
以上、本実施形態においてもハードマスク３３は、レジストＲによって構成されたホー
ルＨに埋め込まれる構成であるとともに、バリア層３４に覆われる。ホールＨに埋め込ま
れる構成とすることによって、ハードマスク３３を加工する必要が無く、また、バリア層
３４を形成することで、ハードマスク３３はバリア層３４に保護される。
【００８９】
ハードマスク３３がホールＨに埋め込まれる構成であるため、ハードマスク３３自体を
加工する処理を省略可能であり、ハードマスク３３の端部にダメージが入ることによるエ
ッチング選択比の劣化を抑制可能である。
【００９０】
さらに、第１実施形態と同様に、ハードマスク３３はバリア層３４に覆われ側面が保護
されるため、磁気抵抗効果素子１０の加工の際、ハードマスク３３の劣化や片落ち等を防
止できる。このため、磁気抵抗効果素子１０の加工精度を向上させることが可能である。
【００９１】
以上より、本実施形態においても磁気抵抗効果素子１０の加工精度を向上させることが
可能である。
【００９２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる
。
【符号の説明】
【００９３】
１：磁気抵抗メモリチップ、２：上部電極、３：下部電極、１０：磁気抵抗効果素子、３
０：記憶層（第１の強磁性層）、３１：トンネルバリア層（非磁性層）、３２：参照層（
第２の強磁性層）、３３：ハードマスク（第１の膜）、３４：バリア層（第２の膜）、Ｂ
Ｌ：ビット線、ＷＬ：ワード線、Ｒ：レジスト。
【図１】
2017126613.tif 000003
【図２】
2017126613.tif 000004
【図３】
2017126613.tif 000005
【図４】
2017126613.tif 000006
【図５】
2017126613.tif 000007
【図６】
2017126613.tif 000008
【図７】
2017126613.tif 000009
【図８】
2017126613.tif 000010
【図９】
2017126613.tif 000011
【図１０】
2017126613.tif 000012
【図１１】
2017126613.tif 000013
【図１２】
2017126613.tif 000014
【図１３】
2017126613.tif 000015
【図１４】
2017126613.tif 000016
【図１５】
2017126613.tif 000017
【図１６】
2017126613.tif 000018
【図１７】
2017126613.tif 000019