(57)【要約】【課題】クロック信号のエッジタイミングがずれても正しい比較結果を出力できるダイナミックラッチコンパレータを提供する。【解決手段】コンパレータは、クロック信号に同期して動作し、２つの入力信号の大小関係に応じた大小関係を有する２つの電圧を２つのノードにそれぞれ生成する入力段回路と、クロック信号に同期して動作し、正帰還動作をすることにより２つのノードの２つの電圧の大小関係に応じた２つの出力信号を生成する正帰還回路と、２つのノードに電気的に接続され２つのノードの電圧変化速度を設定値に応じて変化させる調整回路とを含む。【選択図】図２
2017046046.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作し、２つの入力信号の大小関係に応じた大小関係を有する２つの電圧を２つのノードにそれぞれ生成する入力段回路と、
前記クロック信号に同期して動作し、正帰還動作をすることにより前記２つのノードの前記２つの電圧の大小関係に応じた２つの出力信号を生成する正帰還回路と、
前記２つのノードに電気的に接続され前記２つのノードの電圧変化速度を設定値に応じて変化させる調整回路と、
を含むコンパレータ。
【請求項２】
前記調整回路は前記２つのノードと所定の電位との間にそれぞれ設けられた２つの電流源回路であり、前記２つの電流源回路の電流量が調整される請求項１記載のコンパレータ。
【請求項３】
前記調整回路は前記２つのノードと所定の電位との間にそれぞれ設けられた２つの容量回路であり、前記２つの容量回路の容量値が調整される請求項１記載のコンパレータ。
【請求項４】
前記調整回路は前記２つのノードと所定の電位との間にそれぞれ設けられた２つの抵抗回路であり、前記２つの抵抗回路の抵抗値が調整される請求項１記載のコンパレータ。
【請求項５】
前記入力段回路は２つのトランジスタの差動対を含む回路であり、前記正帰還回路はクロスカップリングされた２つのインバータを含むラッチ回路であり、前記２つのノードは前記ラッチ回路と前記差動対との間に位置するノードである請求項１記載のコンパレータ。
【請求項６】
コンパレータと、
前記コンパレータの出力信号を受け取る内部回路と
を含み、前記コンパレータは、
クロック信号に同期して動作し、２つの入力信号の大小関係に応じた大小関係を有する２つの電圧を２つのノードにそれぞれ生成する入力段回路と、
前記クロック信号に同期して動作し、正帰還動作をすることにより前記２つのノードの前記２つの電圧の大小関係に応じた２つの出力信号を生成する正帰還回路と、
前記２つのノードに電気的に接続され前記２つのノードの電圧変化速度を設定値に応じて変化させる調整回路と、
前記調整回路の前記設定値を調整するタイミング制御部と
を含む電子回路。
【請求項７】
クロック信号に同期して動作し２つの入力信号の大小関係に応じた大小関係を有する２つの電圧を２つのノードにそれぞれ生成する入力段回路と、前記クロック信号に同期して動作し正帰還動作をすることにより前記２つのノードの前記２つの電圧の大小関係に応じた２つの出力信号を生成する正帰還回路と、前記２つのノードに電気的に接続され前記２つのノードの電圧変化速度を設定値に応じて変化させる調整回路とを含むコンパレータを制御する方法であって、
前記２つの入力信号を前記クロック信号と同一の周波数でハイとローとを繰り返すように変化させ、
前記２つの出力信号に応じて前記設定値を調整する
各段階を含むコンパレータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、コンパレータ、電子回路、及びコンパレータの制御方法に関する。
【背景技術】
【０００２】
ＡＤ変換回路や高速インターコネクト回路等で用いられるコンパレータにおいては、クロック信号により指定される特定の期間においてのみコンパレータ出力が有効となる。クロックに同期して動作するコンパレータはダイナミックコンパレータと呼ばれ、入力信号もクロック信号に同期して与えられる。ダイナミックラッチコンパレータでは、クロスカップリング等の正帰還によりクロック信号に同期してリジェネレーションを行う構成が用いられる。
【０００３】
ダイナミックラッチコンパレータは、トランジスタの差動対を含み増幅器として機能する入力段と、入力段の出力を正帰還により増幅する正帰還部とを有する。入力段及び正帰還部とはクロック信号に同期して動作し、リセット期間においては正帰還部がリセットされ、増幅期間（リジェネレーション期間）においては正帰還部が活性化される。この増幅期間において、入力段に印加された２つの入力信号同士の比較結果に応じた大小関係を有する２つの出力信号が、正帰還部から出力される。
【０００４】
クロック信号を数段のバッファを介してダイナミックラッチコンパレータに入力する場合、プロセス条件、動作温度、電源電圧等の影響で、バッファの特性が変化し、コンパレータに入力されるクロック信号のエッジタイミングが変動してしまう。ダイナミックラッチコンパレータは、典型的なクロックエッジタイミングにおいて適切な比較動作を実行できるように設計されている。しかしながら、クロックエッジタイミングが極端に早くなる条件や極端に遅くなる条件では、ダイナミックラッチコンパレータは適切な比較動作を実行できず、誤った比較結果を出力してしまう可能性がある。
【０００５】
適切なエッジタイミングによる適切な比較動作を実現するために、位相調整器や遅延回路を使用してクロック信号の位相を調整することが考えられる。しかしながら位相調整器は回路規模が大きく、消費電力や機器のサイズの面から好ましくない。また遅延回路では抵抗値や容量値の調整によりクロック信号の立ち上がり時間及び立ち下がり時間を制御するため、クロック信号の立ち上がり及び立ち下がりが緩慢になる。緩慢なクロックエッジの場合、電源電圧の雑音等が発生すると、急峻なクロックエッジの場合に比較して時間方向のエッジタイミングのずれが大きくなるため、ジッタにより比較動作が影響されやすくなる。また立ち上がり時にクロック信号に影響する容量と立ち下がり時にクロック信号に影響する容量とが互いに異なる場合には、デューティーサイクルが所望の値からずれてしまうという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−９６７６９号公報
【特許文献２】特開２０１３−５２６１０２号公報
【特許文献３】特開２００３−６９３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、クロック信号のエッジタイミングがずれても正しい比較結果を出力できるダイナミックラッチコンパレータが望まれる。
【課題を解決するための手段】
【０００８】
コンパレータは、クロック信号に同期して動作し、２つの入力信号の大小関係に応じた大小関係を有する２つの電圧を２つのノードにそれぞれ生成する入力段回路と、前記クロック信号に同期して動作し、正帰還動作をすることにより前記２つのノードの前記２つの電圧の大小関係に応じた２つの出力信号を生成する正帰還回路と、前記２つのノードに電気的に接続され前記２つのノードの電圧変化速度を設定値に応じて変化させる調整回路とを含む。
【０００９】
クロック信号に同期して動作し２つの入力信号の大小関係に応じた大小関係を有する２つの電圧を２つのノードにそれぞれ生成する入力段回路と、前記クロック信号に同期して動作し正帰還動作をすることにより前記２つのノードの前記２つの電圧の大小関係に応じた２つの出力信号を生成する正帰還回路と、前記２つのノードに電気的に接続され前記２つのノードの電圧変化速度を設定値に応じて変化させる調整回路とを含むコンパレータを制御する方法は、前記２つの入力信号を前記クロック信号と同一の周波数でハイとローとを繰り返すように変化させ、前記２つの出力信号に応じて前記設定値を調整する各段階を含む。
【発明の効果】
【００１０】
少なくとも１つの実施例によれば、ダイナミックラッチコンパレータにおいて、クロック信号のエッジタイミングがずれても正しい比較結果を出力できる。
【図面の簡単な説明】
【００１１】
【図１】コンパレータを含む電子回路の構成の一例を示す図である。
【図２】ダイナミックラッチコンパレータの構成の一例を示す図である。
【図３】図２のダイナミックラッチコンパレータの動作の一例を示す図である。
【図４】ダイナミックラッチコンパレータの構成の別の一例を示す図である。
【図５】ダイナミックラッチコンパレータの構成の更に別の一例を示す図である。
【図６】図２のダイナミックラッチコンパレータの具体的な構成の一例を示す図である。
【図７】図６のダイナミックラッチコンパレータの動作の一例を示す図である。
【図８】図２のダイナミックラッチコンパレータの具体的な構成の別の一例を示す図である。
【図９】ダイナミックラッチコンパレータの構成の別の一例を示す図である。
【図１０】ダイナミックラッチコンパレータのキャリブレーションを実行する構成の一例を示す図である。
【図１１】ダイナミックラッチコンパレータのキャリブレーションの動作の一例を示す図である。
【図１２】キャリブレーション時に入力する信号の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお以下の図面において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１３】
図１は、コンパレータを含む電子回路の構成の一例を示す図である。図１に示す電子回路は、ダイナミックラッチコンパレータ１０、内部回路１１、及びバッファ回路１２及び１３を含む。ダイナミックラッチコンパレータ１０は、トランジスタの差動対を含み増幅器として機能する入力段回路と、入力段回路の出力を正帰還により増幅する正帰還回路とを含む。図１において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１４】
クロック信号ＶＣＫがバッファ回路１２及び１３を介してクロック信号ＣＬＫとしてダイナミックラッチコンパレータ１０に印加される。ダイナミックラッチコンパレータ１０の入力段回路及び正帰還回路とはクロック信号ＣＬＫに同期して動作し、リセット期間においては正帰還回路がリセットされ、増幅期間（リジェネレーション期間）においては正帰還回路が活性化される。この増幅期間において、入力段回路に印加された２つの入力信号ＶＩＰ及びＶＩＮ同士の比較結果に応じた大小関係を有する２つの出力信号が、正帰還回路から出力される。
【００１５】
内部回路１１はダイナミックラッチコンパレータ１０からの出力信号を受け取り、所望の動作を実行する。図１に示される電子回路は、例えばＡＤ変換回路であったり、高速インターコネクト回路であったりしてよい。入力信号はＡＤ変換対象のアナログ信号であってもよいし、送信側から伝送される伝送信号であってもよい。この電子回路において、ダイナミックラッチコンパレータ１０は複数個設けられていてもよい。なおクロック信号ＶＣＫは外部から印加されてもよいし、図１に示される電子回路に内蔵されるＰＬＬ回路等のクロック生成回路から供給されてもよい。なお内部回路１１は、クロック生成回路や後述するキャリブレーション用の回路を含んでいてもよい。
【００１６】
プロセス条件、動作温度、電源電圧等の影響で、バッファ回路１２及び１３の特性が変化し、ダイナミックラッチコンパレータ１０に入力されるクロック信号のエッジタイミングが変動してしまう可能性がある。ダイナミックラッチコンパレータ１０には、クロック信号のエッジタイミングがずれても正しい比較結果を出力できるように、タイミング制御部が設けられている。
【００１７】
図２は、ダイナミックラッチコンパレータ１０の構成の一例を示す図である。図２に示すダイナミックラッチコンパレータ１０は、ＰＭＯＳトランジスタ２１及び２２、ＮＭＯＳトランジスタ２３乃至２６、スイッチ回路２７乃至３１、電流源回路３２及び３３、及びタイミング制御部３４を含む。スイッチ回路２７乃至３０は、クロック信号ＣＬＫ（図１参照）がローのときに導通し、クロック信号ＣＬＫがハイのときに非導通となる。スイッチ回路３１は、クロック信号ＣＬＫがローのときに非導通となり、クロック信号ＣＬＫがハイのときに導通する。スイッチ回路２７乃至３０は例えばＰＭＯＳトランジスタであってよく、スイッチ回路３１は例えばＮＭＯＳトランジスタであってよい。
【００１８】
前述のようにダイナミックラッチコンパレータ１０は、入力段回路と正帰還回路とを含む。入力段回路は、ＮＭＯＳトランジスタ２５及び２６並びにスイッチ回路３１を含む。ＮＭＯＳトランジスタ２５及び２６は、それぞれのソース端が同一のノードに接続され、当該ノードがスイッチ回路３１を介してグランド電位に接続されている。ＮＭＯＳトランジスタ２５及び２６のゲート端には、入力信号ＶＩＰ及びＶＩＮがそれぞれ印加される。正帰還回路は、ＰＭＯＳトランジスタ２１及び２２並びにＮＭＯＳトランジスタ２３及び２４を含む。ここでＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３は第１のインバータであり、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４は第２のインバータである。これら２つのインバータは、それぞれの出力が他方の入力に接続されるようにクロスカップリングされている。
【００１９】
上記のように、入力段回路は２つのトランジスタの差動対を含む回路であり、正帰還回路はクロスカップリングされた２つのインバータを含むラッチ回路である。これらの差動対回路とラッチ回路とにより、入力段回路と正帰還回路とを単純な回路により実現し、小さな回路規模でダイナミックラッチコンパレータ１０を実現している。
【００２０】
入力段回路は、クロック信号ＣＬＫ（図１参照）に同期して動作し、２つの入力信号ＶＩＰ及びＶＩＮの大小関係に応じた大小関係を有する２つの電圧を２つのノードＤＮ及びＤＰにそれぞれ生成する。正帰還回路は、クロック信号ＣＬＫに同期して動作し、正帰還動作をすることにより上記２つのノードＤＮ及びＤＰの２つの電圧の大小関係に応じた２つの出力信号ＯＮ及びＯＰを生成する。上記２つのノードは、ラッチ回路と差動対との間に位置するノードであり、ラッチ回路と差動対との間の接続点である。
【００２１】
図２に示すダイナミックラッチコンパレータ１０では、２つのノードＤＮ及びＤＰに電気的に接続され２つのノードＤＮ及びＤＰの電圧変化速度を設定値に応じて変化させる調整回路が設けられる。図２に示す回路例では、調整回路は、２つのノードＤＮ及びＤＰと所定の電位（スイッチ回路３１を介したグランド電位）との間にそれぞれ設けられた２つの電流源回路３２及び３３である。タイミング制御部３４は、調整回路の設定値を調整する。即ち、タイミング制御部３４は、２つの電流源回路３２及び３３のそれぞれの電流量を調整する。このように電流源回路を調整回路として用いることにより、単純な回路構成で確実にノードＤＮ及びＤＰの電圧変化速度を制御することが可能となる。
【００２２】
ノードＤＮ及びＤＰの電圧変化速度を変化させることで、正帰還回路の増幅動作（リジェネレーション動作）の開始時間を変化させることができる。これについて、図２及び図３を用いながら以下に説明する。
【００２３】
図３は、図２のダイナミックラッチコンパレータの動作の一例を示す図である。図３（ａ）は入力信号ＶＩＰの電圧波形１０１と入力信号ＶＩＮの電圧波形１０２とを示す。図３（ｂ）はクロック信号ＣＬＫの電圧波形を示す。図３（ｃ）はノードＤＮ及びＤＰのうちグランド電位に接続される側（入力信号がハイ側）の電圧波形を示す。図３（ｄ）は出力信号ＯＰの電圧波形１０３と出力信号ＯＮの電圧波形１０４とを示す。図３（ａ）乃至（ｄ）において横軸は時間である。
【００２４】
クロック信号ＣＬＫがローである期間において、スイッチ回路２７乃至３０が導通し、出力信号ＯＮ及びＯＰを生成する出力ノード並びに２つのノードＤＮ及びＤＰがハイ（電源電圧ＶＤＤ）に設定（プリチャージ）される。このときスイッチ回路３１は非導通となっている。
【００２５】
その後クロック信号ＣＬＫがハイに遷移する。クロック信号ＣＬＫがハイである期間において、スイッチ回路２７乃至３０が非導通となり、スイッチ回路３１が導通する。クロック信号ＣＬＫがハイである期間の開始時及びそれに続くある程度の長さの期間において、入力信号ＶＩＰ及びＶＩＮのうち一方はハイであり、他方はローである状態が継続することが好ましい。例えば入力信号ＶＩＰ及びＶＩＮがそれぞれハイ及びローである場合、ＮＭＯＳトランジスタ２５及び２６はそれぞれ導通及び非導通となる。その結果、ＮＭＯＳトランジスタ２５及びスイッチ回路３１を介してノードＤＮの電荷がグランドに放電され、ノードＤＮの電圧がハイから低下する。またＮＭＯＳトランジスタ２６は非導通のため、ノードＤＰの電荷は放電されずノードＤＰの電圧はハイに維持される。なお上記説明では、電流源回路３２及び３３の動作はとりあえず無視してある。
【００２６】
ノードＤＮの電圧がハイから低下して、電源電圧ＶＤＤよりもトランジスタの閾値電圧Ｖｔｈだけ低い電圧よりも低下すると、ＮＭＯＳトランジスタ２３が導通する。ＮＭＯＳトランジスタ２３が導通したことにより、出力信号ＯＮの電圧がハイからローに変化していき、それに伴い、ＰＭＯＳトランジスタ２２が非導通状態から導通状態に変化していく。即ち、出力信号ＯＰが電源電圧ＶＤＤに電気的に接続される経路の抵抗値（ＰＭＯＳトランジスタ２２の抵抗値）が減少していき、出力信号ＯＰが電源電圧ＶＤＤに固定される状態に近づいていく。出力信号ＯＮ及びＯＰのそれぞれロー及びハイへの接続が強まると、ＮＭＯＳトランジスタ２３及び２４のそれぞれの導通状態及び非導通状態が強まり、またＰＭＯＳトランジスタ２１及び２２のそれぞれの非導通状態及び導通状態が強まる。即ち、出力信号ＯＮ及びＯＰのそれぞれロー及びハイへの接続が強まると、出力信号ＯＮ及びＯＰのそれぞれロー及びハイへの接続が更に強まるように帰還制御が働く。この正帰還動作により、出力信号ＯＮ及びＯＰはそれぞれロー及びハイにラッチされる。
【００２７】
上記のように動作することによりダイナミックラッチコンパレータ１０が出力する出力信号ＯＮ及びＯＰは、図３（ｄ）に示されるような波形となる。具体的には、図３（ｂ）のクロック信号ＣＬＫの立ち上がりエッジでのタイミングにおける図３（ａ）の入力信号ＶＩＰ及びＶＩＮのハイ又はローに対応して、クロック信号ＣＬＫのロー期間の最後において、出力信号ＯＮ及びＯＰがハイ又はローに確定される。
【００２８】
図２のダイナミックラッチコンパレータ１０においては、電流量を可変に設定できる電流源回路３２及び３３が設けられている。これら電流源回路３２及び３３は、タイミング制御部３４により設定された電流量設定値に応じた速度でノードＤＮ及びＤＰから電荷をグランド側に放電させる。この際、電流源回路３２及び３３の電流量設定値は同一であり、電流源回路３２及び３３を介して流れる電流量は互いに同一であってよい。電流源回路３２及び３３は、ノードＤＮ及びＤＰの電圧が上述のように入力信号ＶＩＰ及びＶＩＮに応じて変化する際に、両方のノードにおいて互いの同一の設定電流量分だけ早く電荷を放電させて、電圧変化速度に一定のバイアスを加えるように機能する。この際、電流源回路３２及び３３の電流量設定値は同一であるので、電圧変化速度のバイアス分は２つのノードＤＮ及びＤＰ間で同一であり、入力信号ＶＩＰ及びＶＩＮに応じた２つのノードＤＮ及びＤＰの電圧の大小関係に影響を及ぼすことはない。
【００２９】
前述のように、ノードＤＮ又はＤＰの電圧がハイから低下して、電源電圧ＶＤＤよりもトランジスタの閾値電圧Ｖｔｈだけ低い電圧（以下正帰還閾値電圧と呼ぶ）よりも低くなると、正帰還回路が動作を開始する。電流源回路３２及び３３の設定電流量を変化させることにより、ノードＤＮ又はＤＰの電圧が正帰還閾値電圧よりも低くなる時刻（クロック信号ＣＬＫを基準とした時間位置）を変化させることができる。即ち、電流源回路３２及び３３の設定電流量を変化させることにより、クロック信号ＣＬＫを基準とする時間軸において、正帰還回路の動作の開始時期を変化させることができる。
【００３０】
前述のように、プロセス条件、動作温度、電源電圧等の影響で、図１に示すバッファ回路１２及び１３の特性が変化し、ダイナミックラッチコンパレータ１０に入力されるクロック信号ＣＬＫのエッジタイミングが変動してしまう可能性がある。ダイナミックラッチコンパレータ１０では、電流源回路３２及び３３の設定値の制御により、クロック信号ＣＬＫのエッジ位置に対する相対的な正帰還回路の動作の開始時期を変化させることができる。したがって、電流源回路３２及び３３の設定値を適宜制御することにより、クロック信号のエッジタイミングがずれても正しい比較結果を出力することができる。
【００３１】
図４は、ダイナミックラッチコンパレータの構成の別の一例を示す図である。図４において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００３２】
図４に示すダイナミックラッチコンパレータ１０においては、図２に示される電流源回路３２及び３３の代わりに可変容量回路３５及び３６が設けられている。図２の回路構成と同様に、ダイナミックラッチコンパレータ１０では、２つのノードＤＮ及びＤＰに電気的に接続され２つのノードＤＮ及びＤＰの電圧変化速度を設定値に応じて変化させる調整回路が設けられる。図４に示す回路例では、調整回路は、２つのノードＤＮ及びＤＰと所定の電位（グランド電位）との間にそれぞれ設けられた２つの可変容量回路３５及び３６である。タイミング制御部３４は、２つの可変容量回路３５及び３６のそれぞれの容量値を調整する。
【００３３】
可変容量回路３５及び３６は、例えばバラクタ等の可変容量素子であってよい。或いは、可変容量回路３５及び３６は、並列に接続された固定容量値を有する複数の容量素子と、これら複数の容量素子にそれぞれ直列に接続された複数のスイッチ回路とを含んでよい。この場合、導通させるスイッチ回路の個数を変化させることにより、可変容量回路３５及び３６の容量値を調整することができる。
【００３４】
可変容量回路３５及び３６は、タイミング制御部３４により設定された容量設定値が大きいほど、ノードＤＮ及びＤＰの電圧変化を緩慢にさせるよう機能する。可変容量回路３５及び３６の容量設定値は同一であってよい。可変容量回路３５及び３６は、ノードＤＮ及びＤＰの電圧が前述のように入力信号ＶＩＰ及びＶＩＮに応じて変化する際に、両方のノードにおいて互いの同一の大きさで、電圧変化速度に一定のバイアスを加えるように機能する。この際、可変容量回路３５及び３６の容量設定値は同一であるので、電圧変化速度のバイアス分は２つのノードＤＮ及びＤＰ間で同一であり、入力信号ＶＩＰ及びＶＩＮに応じた２つのノードＤＮ及びＤＰの電圧の大小関係に影響を及ぼすことはない。
【００３５】
前述のように、ノードＤＮ又はＤＰの電圧がハイから低下して、正帰還閾値電圧よりも低くなると、正帰還回路が動作を開始する。可変容量回路３５及び３６の設定容量値を変化させることにより、ノードＤＮ又はＤＰの電圧が正帰還閾値電圧よりも低くなる時刻（クロック信号ＣＬＫを基準とした時間位置）を変化させることができる。即ち、可変容量回路３５及び３６の設定容量値を変化させることにより、クロック信号ＣＬＫを基準とする時間軸において、正帰還回路の動作の開始時期を変化させることができる。
【００３６】
図５は、ダイナミックラッチコンパレータの構成の更に別の一例を示す図である。図５において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００３７】
図５に示すダイナミックラッチコンパレータ１０においては、図２に示される電流源回路３２及び３３の代わりに可変抵抗回路３７及び３８が設けられている。図２の回路構成と同様に、ダイナミックラッチコンパレータ１０では、２つのノードＤＮ及びＤＰに電気的に接続され２つのノードＤＮ及びＤＰの電圧変化速度を設定値に応じて変化させる調整回路が設けられる。図４に示す回路例では、調整回路は、２つのノードＤＮ及びＤＰと所定の電位（スイッチ回路３１を介したグランド電位）との間にそれぞれ設けられた２つの可変抵抗回路３７及び３８である。タイミング制御部３４は、２つの可変抵抗回路３７及び３８のそれぞれの抵抗値を調整する。
【００３８】
可変抵抗回路３７及び３８は、並列に接続された固定抵抗値を有する複数の抵抗素子と、これら複数の抵抗素子にそれぞれ直列に接続された複数のスイッチ回路とを含んでよい。導通させるスイッチ回路の個数を変化させることにより、可変抵抗回路３７及び３８の抵抗値を調整することができる。
【００３９】
可変抵抗回路３７及び３８は、タイミング制御部３４により設定された抵抗設定値が小さいほど、ノードＤＮ及びＤＰからの電荷放電が早まるように機能する。可変抵抗回路３７及び３８の抵抗設定値は同一であってよい。可変抵抗回路３７及び３８は、ノードＤＮ及びＤＰの電圧が前述のように入力信号ＶＩＰ及びＶＩＮに応じて変化する際に、両方のノードにおいて互いの同一の大きさで、電圧変化速度に一定のバイアスを加えるように機能する。この際、可変抵抗回路３７及び３８の抵抗値設定値は同一であるので、電圧変化速度のバイアス分は２つのノードＤＮ及びＤＰ間で同一であり、入力信号ＶＩＰ及びＶＩＮに応じた２つのノードＤＮ及びＤＰの電圧の大小関係に影響を及ぼすことはない。
【００４０】
前述のように、ノードＤＮ又はＤＰの電圧がハイから低下して、正帰還閾値電圧よりも低くなると、正帰還回路が動作を開始する。可変抵抗回路３７及び３８の設定抵抗値を変化させることにより、ノードＤＮ又はＤＰの電圧が正帰還閾値電圧よりも低くなる時刻（クロック信号ＣＬＫを基準とした時間位置）を変化させることができる。即ち、可変抵抗回路３７及び３８の設定抵抗値を変化させることにより、クロック信号ＣＬＫを基準とする時間軸において、正帰還回路の動作の開始時期を変化させることができる。
【００４１】
図６は、図２のダイナミックラッチコンパレータの具体的な構成の一例を示す図である。図６において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００４２】
図６に示すダイナミックラッチコンパレータ１０では、電流源回路３２及び３３の各々が並列に接続された複数のＮＭＯＳトランジスタを含む。電流源回路３２は、ノードＤＮとスイッチ回路３１との間で互いに並列に接続されたｎ個のＮＭＯＳトランジスタ３２−１乃至３２−ｎを含む。電流源回路３３は、ノードＤＰとスイッチ回路３１との間で互いに並列に接続されたｎ個のＮＭＯＳトランジスタ３３−１乃至３３−ｎを含む。タイミング制御部３４は、電流源回路３２及び３３の各々のｎ個のＮＭＯＳトランジスタのうちで所望の個数のＮＭＯＳトランジスタのゲート端子にハイを印加し、残りのＮＭＯＳトランジスタのゲート端子にローを印加する。ハイを印加するＮＭＯＳトランジスタの個数（即ち導通するＮＭＯＳトランジスタの個数）を調整することにより、タイミング制御部３４は、電流源回路３２及び３３を流れる電流量を所望の値に設定することができる。
【００４３】
図７は、図６のダイナミックラッチコンパレータの動作の一例を示す図である。図７（ａ）にはクロック信号ＣＬＫの電圧波形を示す。図７（ｂ）はノードＤＮ及びＤＰのうちグランド電位に接続される側（入力信号がハイ側）の電圧波形を示す。図７（ｃ）は入力信号ＶＩＰの電圧波形１１３と入力信号ＶＩＮの電圧波形１１４とを示す。図７（ｄ）は出力信号ＯＰの電圧波形を示す。図７（ａ）乃至（ｄ）において横軸は時間である。なお図７（ａ）乃至（ｄ）に示される波形は、ダイナミックラッチコンパレータ１０の動作を計算機でシミュレーションすることにより得られた波形である。
【００４４】
クロック信号ＣＬＫがローからハイに変化した後に、入力信号ＶＩＰ及びＶＩＮがハイ及びローである状態からロー及びハイである状態に逆転する。図７に示す信号波形において、クロック信号ＣＬＫの変化位置と入力信号ＶＩＰ及びＶＩＮの変化位置との相対的な位置関係は固定であり変化はしない。但し、図６に示すダイナミックラッチコンパレータ１０において、タイミング制御部３４が、電流源回路３２及び３３の導通するＮＭＯＳトランジスタの個数を変化させることにより、正帰還回路の増幅動作の開始時間を変化させる。
【００４５】
図７（ｂ）において、電圧波形１１１は、電流源回路３２及び３３の各々において導通するＮＭＯＳトランジスタの個数がゼロ個であるときに、ノードＤＮ及びＤＰのうち入力信号がハイ側の電圧波形を示す。また電圧波形１１２は、電流源回路３２及び３３の各々において導通するＮＭＯＳトランジスタの個数が４個であるときに、ノードＤＮ及びＤＰのうち入力信号がハイ側の電圧波形を示す。なおここで、ノードＤＮ及びＤＰのうち入力信号がハイ側とは、クロック信号ＣＬＫの遷移時において入力信号がハイである側のことであり、図７に示すタイミング関係ではＤＰ側（ＶＩＰ側）のことである。
【００４６】
導通するＮＭＯＳトランジスタの個数が４個である場合の方が、ゼロ個である場合と比較して、ノードＤＰの電圧が早く低下している。したがって、導通するＮＭＯＳトランジスタの個数が４個である場合の方が、ゼロ個である場合と比較して、より早く正帰還回路の帰還動作が開始されることになる。
【００４７】
図７（ａ）及び（ｃ）に示すように、クロック信号ＣＬＫの遷移時において入力信号ＶＩＰがハイ側であるので、ダイナミックラッチコンパレータ１０の出力は、出力信号ＯＰがハイとなり、出力信号ＯＮがローとなることが期待される。しかしながら、図７（ａ）及び（ｃ）に示す動作例では、入力信号ＶＩＰ及びＶＩＮの大小関係が、クロック信号ＣＬＫの遷移の直後に逆転してしまっている。そのため、電流源回路３２及び３３の導通トランジスタの個数がゼロである場合には、正帰還回路の帰還動作の開始時期が遅いために、入力信号ＶＩＰ及びＶＩＮの大小関係が逆転した後の状態、即ち入力信号ＶＩＮがハイである状態が出力信号を決定してしまう。図７（ｄ）において、電流源回路３２及び３３の導通トランジスタの個数がゼロである場合における出力信号ＯＰが、電圧波形１１９として示される。前述のように、出力信号ＯＰはハイになることが期待されるにも関わらず、電流源回路３２及び３３の導通トランジスタの個数がゼロである場合、出力信号ＯＰはローに設定されてしまう。
【００４８】
図７（ｄ）において、電圧波形１１５乃至１１８は、それぞれ電流源回路３２及び３３の導通トランジスタの個数が４個乃至１個の場合における出力信号ＯＰの電圧を示す。導通トランジスタの個数が１個の場合には、電圧波形１１８に示されるように、依然として出力信号ＯＰはローに設定されている。しかしながら、導通トランジスタの個数を増やすと、正帰還回路の帰還動作の開始時間が早まるために、入力信号ＶＩＰ及びＶＩＮの大小関係が逆転する前の状態を正帰還回路により検出することが可能になる。電圧波形１１５乃至１１７に示されるように、導通トランジスタの個数が４個乃至２個の場合には、出力信号ＯＰはハイに設定されている。
【００４９】
このように図６に示すダイナミックラッチコンパレータ１０においては、タイミング制御部３４により電流源回路３２及び３３の導通トランジスタの個数を制御することで、出力信号ＯＮ及びＯＰの最終的な判定値を制御することが可能になる。即ち、クロック信号ＣＬＫの遷移点と入力信号ＶＩＰ及びＶＩＮの遷移点との相対的な位置関係が同一であっても、正帰還回路の帰還動作の開始時間を変化させることで、入力信号を判定するタイミングを変化させ、出力信号の判定値を変化させることができる。逆に言えば、クロック信号ＣＬＫの位相がプロセス条件、動作温度、電源電圧等の影響で所望の位相からずれてしまっても、タイミング制御部３４による制御により適切なコンパレータ比較結果（判定結果）を得ることができる。
【００５０】
図８は、図２のダイナミックラッチコンパレータの具体的な構成の別の一例を示す図である。図８において図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５１】
図８に示すダイナミックラッチコンパレータ１０では、電流源回路３２及び３３の各々が単一のＮＭＯＳトランジスタを含む。電流源回路３２は、ノードＤＮとスイッチ回路３１との間に設けられた１個のＮＭＯＳトランジスタ３２Ａを含む。電流源回路３３は、ノードＤＰとスイッチ回路３１との間に設けられた１個のＮＭＯＳトランジスタ３３Ａを含む。タイミング制御部３４は、電流源回路３２及び３３の各々の１個のＮＭＯＳトランジスタのゲート端子に所望の電圧を印加する。ＮＭＯＳトランジスタのゲート端子に印加する電圧のレベルを調整することにより、タイミング制御部３４は、電流源回路３２及び３３を流れる電流量を所望の値に設定することができる。
【００５２】
図９は、ダイナミックラッチコンパレータの構成の別の一例を示す図である。図９に示すダイナミックラッチコンパレータ１０は、ＮＭＯＳトランジスタ４１及び４２、ＰＭＯＳトランジスタ４３乃至４６、スイッチ回路４７乃至５１、電流源回路５２及び５３、及びタイミング制御部５４を含む。スイッチ回路４７乃至５０は、クロック信号ＣＬＫ（図１参照）がハイのときに導通し、クロック信号ＣＬＫがローのときに非導通となる。スイッチ回路５１は、クロック信号ＣＬＫがハイのときに非導通となり、クロック信号ＣＬＫがローのときに導通する。スイッチ回路４７乃至５０は例えばＮＭＯＳトランジスタであってよく、スイッチ回路５１は例えばＰＭＯＳトランジスタであってよい。
【００５３】
図９に示すダイナミックラッチコンパレータ１０では、電流源回路５２及び５３の各々が並列に接続された複数のＰＭＯＳトランジスタを含む。電流源回路５２は、ノードＤＰとスイッチ回路５１との間で互いに並列に接続されたｎ個のＰＭＯＳトランジスタ５２−１乃至５２−ｎを含む。電流源回路５３は、ノードＤＮとスイッチ回路５１との間で互いに並列に接続されたｎ個のＰＭＯＳトランジスタ５３−１乃至５３−ｎを含む。タイミング制御部５４は、電流源回路５２及び５３の各々のｎ個のＰＭＯＳトランジスタのうちで所望の個数のＰＭＯＳトランジスタのゲート端子にローを印加し、残りのＰＭＯＳトランジスタのゲート端子にハイを印加する。ローを印加すＰＭＯＳトランジスタの個数（即ち導通するＰＭＯＳトランジスタの個数）を調整することにより、タイミング制御部５４は、電流源回路５２及び５３を流れる電流量を所望の値に設定することができる。
【００５４】
図９に示すダイナミックラッチコンパレータは、図６に示す構成に対して、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで置き換え、電源電圧ＶＤＤとグランド電圧とを互いに入れ替えてある。このようにダイナミックラッチコンパレータの回路の極性を逆転させても、図６に示すダイナミックラッチコンパレータ１０と同様に動作して同様の効果を奏するダイナミックラッチコンパレータを構成することができる。
【００５５】
図１０は、ダイナミックラッチコンパレータのキャリブレーションを実行する構成の一例を示す図である。図１０において、図６と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５６】
図１０に示す回路は、図６に示す回路に対して、レジスタ（メモリ）６１及び検出部（ラッチ）６２が追加されている。検出部６２は、クロック信号ＣＬＫ（図１参照）に同期して動作し、クロック信号ＣＬＫの立ち下がりエッジにおけるダイナミックラッチコンパレータ１０の出力信号ＯＮ及びＯＰをラッチする。即ち、ダイナミックラッチコンパレータ１０が入力信号ＶＩＰ及びＶＩＮの比較結果として出力する出力信号ＯＮ及びＯＰが、検出結果として検出部６２に保持される。検出部６２が保持する検出結果はタイミング制御部３４に供給される。レジスタ６１は電流源回路３２及び３３の電流量設定値を格納する。タイミング制御部３４はレジスタ６１に接続されており、後述するキャリブレーション手順により決定された電流量設定値をレジスタ６１に格納したり、レジスタ６１に格納されている電流量設定値を参照したりできる。
【００５７】
図１１は、ダイナミックラッチコンパレータのキャリブレーションの動作の一例を示す図である。このキャリブレーション動作は、図１０に示される回路において、タイミング制御部３４により実行されてよい。
【００５８】
なお図１１において、フローチャートに記載された各ステップの実行順序は一例にすぎず、本願の意図する技術範囲が、記載された実行順番に限定されるものではない。例えば、Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、Ａステップの次にＢステップを実行することが可能なだけでなく、Ｂステップの次にＡステップを実行することが、物理的且つ論理的に可能である場合がある。この場合、どちらの順番でステップを実行しても、当該フローチャートの処理に影響する全ての結果が同一であるならば、本願に開示の技術の目的のためには、Ｂステップの次にＡステップが実行されてもよいことは自明である。Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、上記のような自明な場合を本願の意図する技術範囲から除外することを意図するものではなく、そのような自明な場合は、当然に本願の意図する技術範囲内に属する。
【００５９】
ステップＳ１において、タイミング制御部３４がその設定出力値を０にする。タイミング制御部３４の設定出力値は電流量設定値であってよく、この例では、電流源回路３２及び３３の各々において導通されるＮＭＯＳトランジスタの数を示す値であってよい。即ち、タイミング制御部３４の設定出力値が０である場合、電流源回路３２及び３３の各々において導通されるＮＭＯＳトランジスタの数はゼロである。
【００６０】
ステップＳ２において、タイミング制御部３４の制御の下で、図１で説明したクロック生成回路等が生成した周波数Ｆのクロック信号をクロック信号ＣＬＫとしてダイナミックラッチコンパレータに印加する。或いは、クロック信号は、電子回路の外部からダイナミックラッチコンパレータに供給されるのであってもよい。
【００６１】
ステップＳ３において、周波数Ｆのクロック信号とその逆相の信号（反転信号）とを、入力信号ＶＩＰ及びＶＩＮとしてダイナミックラッチコンパレータに印加する。これらの入力信号は、本来の入力信号ＶＩＰ及びＶＩＮが印加されるのと同一の条件で、但し信号の波形パターンを周波数Ｆのクロック信号と同一の波形パターンにして、ダイナミックラッチコンパレータ１０に入力すればよい。これらの信号は、電子回路の内部からダイナミックラッチコンパレータに供給されるのであっても、電子回路の外部からダイナミックラッチコンパレータに供給されるのであってもよい。基本的には、本来の入力信号ＶＩＰ及びＶＩＮの信号源が周波数Ｆのクロック信号とその反転信号とを生成し、それらの生成された信号をダイナミックラッチコンパレータに供給すればよい。同一の信号源を用いない場合であっても、本来の入力信号ＶＩＰ及びＶＩＮと略同一の条件（位相条件、電圧条件、波形の歪みの条件等）の下で、周波数Ｆのクロック信号とその反転信号とをダイナミックラッチコンパレータに印加できるのであればよい。
【００６２】
図１２は、キャリブレーション時に入力する信号の一例を示す図である。図１２（ａ）は入力信号ＶＩＰの電圧波形２０１と入力信号ＶＩＮの電圧波形２０２とを示す。図１２（ｂ）はクロック信号ＣＬＫの電圧波形を示す。図１２（ｃ）は出力信号ＯＰの電圧波形２０３と出力信号ＯＮの電圧波形２０４とを示す。図１２（ａ）乃至（ｃ）において横軸は時間である。この例では、入力信号ＶＩＰ及びＶＩＮとクロック信号ＣＬＫとは、位相が１／４周期ずれて理想的な状態となっており、出力信号ＯＰの検出結果（図１０の検出部６２に格納される結果）は常にハイとなっている。なお図１１のステップＳ３において、周波数Ｆのクロック信号及びその反転信号と、ＮＭＯＳトランジスタ２５及び２６のゲート端子との対応関係は、例えば出力信号ＯＰが常にハイとなることが想定される対応関係にて印加すればよい。
【００６３】
図１１に戻り、ステップＳ４において、タイミング制御部３４は、システムの出力（即ち検出部６２の格納値）がハイであるか否かを判定する。システムの出力がハイでない場合、即ち想定される検出値と異なる検出値が得られている場合、ステップＳ５において、タイミング制御部３４は、その設定出力値（即ち電流源回路３２及び３３の導通ＮＭＯＳトランジスタの数）を１増加させる。その後処理はステップＳ４に戻り、移行の処理を繰り返す。
【００６４】
ステップＳ４での判定の結果、システムの出力がハイである場合、ステップＳ６において、タイミング制御部３４は、現在の設定出力値をレジスタ６１に格納する。以上でキャリブレーション処理は終了する。
【００６５】
なお図１１のキャリブレーション動作の例では、システム出力がハイであれば、或いはシステム出力がローからハイに切り替わると、直ちにタイミング制御部３４の設定出力値がレジスタ６１に格納されている。代替的に、ダイナミックラッチコンパレータの十分に安定した比較動作（検出動作）を実現するために、システム出力がローとハイとの間で切り替わる点に対応する設定出力値からある程度離れた設定出力値をレジスタ６１に格納するようにしてもよい。例えば、周波数Ｆのクロック信号を用いているときには、設定出力値ｋが上記の切り替わり点に相当すれば、設定出力値ｋ＋ｍが次の切り替わり点に相当するような値ｍが予め分かっているとする。この場合、図１１の手順で見つけられた設定出力値に対してｍ／２或いはその最近傍の整数値を加算した値を、レジスタ６１に格納するようにしてよい。或いは、設定出力値を０からｎ（電流源回路３２及び３３のＮＭＯＳトランジスタの個数）まで順次変化させながら、上記切り替わり点を検出し、切り替わり点の中間点に相当する設定出力値をレジスタ６１に格納するようにしてもよい。
【００６６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００６７】
１０  ダイナミックラッチコンパレータ
１１  内部回路
１２，１３  バッファ回路
２１，２２  ＰＭＯＳトランジスタ
２３~２６  ＮＭＯＳトランジスタ
２７~３１  スイッチ回路
３２，３３  電流源回路
３４  タイミング制御部
【図１】
2017046046.tif 000003
【図２】
2017046046.tif 000004
【図３】
2017046046.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2017046046.tif 000011
【図１０】
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【図１１】
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【図１２】
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