(57)【要約】【課題】ＣＤＳによるノイズ抑制の効果を向上させる。【解決手段】画素毎に光信号を電気信号に変換する複数の受光素子と、複数の受光素子それぞれの出力レベルのオフセットを所定の基準レベルに固定する複数のオフセット固定部と、複数の受光素子が光信号を変換して出力した信号レベル、及び光信号によらず出力したリセットレベルそれぞれに対応する信号を基準レベルに応じてデジタル信号に変換する複数のＡ／Ｄ変換部と、信号を増幅させる複数の増幅部と、リセットレベルに基づく信号、及び信号レベルに基づく信号それぞれを用いて、受光素子毎に相関二重サンプリングを行う複数のＣＤＳ部と、を有し、複数の増幅部は、複数のＣＤＳ部が相関二重サンプリングを行う前に、リセットレベルに対応する信号、及び信号レベルに対応する信号それぞれを増幅させることを特徴とする。【選択図】図２
2017126833.tif 000002
【特許請求の範囲】
【請求項１】
画素毎に光信号を電気信号に変換する複数の受光素子と、
前記複数の受光素子それぞれの出力レベルのオフセットを所定の基準レベルに固定する複数のオフセット固定部と、
前記複数の受光素子が光信号を変換して出力した信号レベル、及び光信号によらず出力したリセットレベルそれぞれに対応する信号を前記基準レベルに応じてデジタル信号に変換する複数のＡ／Ｄ変換部と、
信号を増幅させる複数の増幅部と、
前記リセットレベルに基づく信号、及び前記信号レベルに基づく信号それぞれを用いて、前記受光素子毎に相関二重サンプリングを行う複数のＣＤＳ部と、
を有し、
前記複数の増幅部は、
前記複数のＣＤＳ部が相関二重サンプリングを行う前に、前記リセットレベルに対応する信号、及び前記信号レベルに対応する信号それぞれを増幅させること
を特徴とする光電変換素子。
【請求項２】
前記オフセット固定部は、
交流結合コンデンサを備えたクランプ回路であること
を特徴とする請求項１に記載の光電変換素子。
【請求項３】
前記複数のＡ／Ｄ変換部は、
前記複数の増幅部が増幅させた信号をデジタル信号に変換すること
を特徴とする請求項１又は２に記載の光電変換素子。
【請求項４】
前記オフセット固定部及び前記増幅部は、
アンプを備えた１つの増幅回路によって構成されていること
を特徴とする請求項１に記載の光電変換素子。
【請求項５】
前記増幅回路は、
前記信号レベル及び前記リセットレベルそれぞれに対応する信号を前記Ａ／Ｄ変換部がデジタル信号に変換する場合、動作状態が同一であること
を特徴とする請求項４に記載の光電変換素子。
【請求項６】
前記複数の増幅部は、
前記複数のＡ／Ｄ変換部がデジタル信号に変換した信号を増幅させること
を特徴とする請求項１又は２に記載の光電変換素子。
【請求項７】
請求項１乃至６のいずれか１項に記載の光電変換素子を有すること
を特徴とする画像読取装置。
【請求項８】
請求項７に記載の画像読取装置と、
前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【請求項９】
画素毎に光信号を電気信号に変換する複数の受光素子それぞれの出力レベルのオフセットを所定の基準レベルに固定する工程と、
前記複数の受光素子が光信号を変換して出力した信号レベル、及び光信号によらず出力したリセットレベルそれぞれに対応する信号を前記基準レベルに応じてデジタル信号に変換する工程と、
前記リセットレベルに基づく信号、及び前記信号レベルに基づく信号それぞれを用いて、前記受光素子毎に相関二重サンプリングを行う工程と、
を含み、
相関二重サンプリングを行う前に、前記リセットレベルに対応する信号、及び前記信号レベルに対応する信号それぞれを増幅させること
を特徴とする画像読取方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、画像読取装置、画像形成装置及び画像読取方法に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサなどの光電変換素子では、ノイズを抑制するために、相関二重サンプリング（ＣＤＳ）を行うことが知られている。
【０００３】
また、特許文献１には、画素部からの信号レベルとリセットレベルのそれぞれに対して、Ａ／Ｄ変換器でＡ／Ｄ変換を行うとともに、信号レベルを第１のレジスタに、リセットレベルを第２のレジスタに格納し、それぞれのレベル信号を加算器でデジタル信号のまま差分を求めるイメージセンサが開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来は、画素のオフセットがばらついたときに基準となるリセットレベルがばらつくため、Ａ／Ｄ変換器のリニアリティーエラーによって、リセットレベルと信号レベルの差分がばらついてしまうことがあった。そして、このばらつきにより、固定パターンノイズが残ってしまい、ＣＤＳによるノイズ抑制に十分な効果が得られないという問題があった。さらに、ＣＤＳを行った後に信号を増幅させると、固定パターンノイズを悪化させてしまうという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、ＣＤＳによるノイズ抑制の効果を向上させることができる光電変換素子、画像読取装置、画像形成装置及び画像読取方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、画素毎に光信号を電気信号に変換する複数の受光素子と、前記複数の受光素子それぞれの出力レベルのオフセットを所定の基準レベルに固定する複数のオフセット固定部と、前記複数の受光素子が光信号を変換して出力した信号レベル、及び光信号によらず出力したリセットレベルそれぞれに対応する信号を前記基準レベルに応じてデジタル信号に変換する複数のＡ／Ｄ変換部と、信号を増幅させる複数の増幅部と、前記リセットレベルに基づく信号、及び前記信号レベルに基づく信号それぞれを用いて、前記受光素子毎に相関二重サンプリングを行う複数のＣＤＳ部と、を有し、前記複数の増幅部は、前記複数のＣＤＳ部が相関二重サンプリングを行う前に、前記リセットレベルに対応する信号、及び前記信号レベルに対応する信号それぞれを増幅させることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＣＤＳによるノイズ抑制の効果を向上させることができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、従来のＣＭＯＳラインセンサが出力する値をＡ／Ｄ変換した後に、デジタルＣＤＳを行った場合の信号値を例示するグラフである。
【図２】図２は、実施形態にかかる光電変換素子の構成例を示す図である。
【図３】図３は、クランプ部の構成例及び動作を示す図である。
【図４】図４は、各受光素子がリセットレベルをそれぞれ出力しているときに、複数のクランプ部が所定の基準レベルをそれぞれ出力している状態を示す図である。
【図５】図５は、処理系統毎にクランプ部を有する光電変換素子がＡ／Ｄ変換した結果と、デジタルＣＤＳを行った場合の信号値を例示する図である。
【図６】図６は、従来のＣＭＯＳラインセンサがＣＤＳを行った後に信号を増幅させた場合に生じる問題点を示す図である。
【図７】図７は、実施形態にかかる光電変換素子がデジタルＣＤＳにより増幅されたノイズをキャンセルする状態を示す図である。
【図８】図８は、光電変換素子の変形例の構成を示す図である。
【図９】図９は、増幅部及びその周辺の構成例を示す図である。
【図１０】図１０は、Ａ／Ｄ変換器のダイナミックレンジと入力信号の関係を示す図である。
【図１１】図１１は、増幅部及びクランプ部の機能を備えた増幅回路と、その周辺の構成を示す図である。
【図１２】図１２は、ＳＷがＯＮにされた状態の増幅回路及びその周辺を示す図である。
【図１３】図１３は、Ｄｒｅｆの変動とΔＤの変動を示す図である。
【図１４】図１４は、増幅回路を有する光電変換素子の動作を示すタイミングチャートである。
【図１５】図１５は、Ｄｒｅｆの変動とΔＤの変動が防止された状態を示す図である。
【図１６】図１６は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【０００９】
まず、本発明がなされるに至った背景について説明する。図１は、従来のＣＭＯＳラインセンサが出力する値をＡ／Ｄ変換した後に、デジタルＣＤＳを行った場合の信号値を例示するグラフである。ここでは、ＣＭＯＳラインセンサの画素が読取った値を、フルスケールの一端でＩＮＬ（積分非直線誤差）が悪いＡ／Ｄ変換器がデジタル信号に変換した場合を例に示している。
【００１０】
例えば、ＣＭＯＳラインセンサに集積されるＡ／Ｄ変換器は、図１に示すように、アナログ入力信号とデジタル出力信号の関係が理想直線からある程度ずれてしまうことがある。精度の高い理想的なＡ／Ｄ変換器は、半導体基板上で基準電圧を調整するなどして特性を確保されたり、誤差を補正する構成が設けられたりしており、上述した集積されるＡ／Ｄ変換器とは異なっている。
【００１１】
例えば、図１（ａ）に示したように、ある画素ｘでは、Ａ／Ｄ変換器に入力されるリセットレベルＶｒｓｔ（ｘ）と信号レベルＶｓｉｇ（ｘ）の差分がΔＶ（ｘ）であり、Ａ／Ｄ変換後の差分がΔＤ（ｘ）であったとする。また、図１（ｂ）に示したように、別の画素ｙでは、オフセットが異なるが、Ａ／Ｄ変換前の差分がΔＶ（ｙ）であり、Ａ／Ｄ変換後の差分がΔＤ（ｙ）であったとする。
【００１２】
画素毎にオフセットがばらついて、基準となるリセットレベルがＡ／Ｄ変換器毎にばらついてしまうと、画素のフォトダイオードに蓄積された電荷（正味の信号量）が同じ（ΔＶ（ｘ）＝ΔＶ（ｙ））であっても、Ａ／Ｄ変換器のリニアリティの特性により、Ａ／Ｄ変換後の信号がΔＤ（ｘ）≠ΔＤ（ｙ）となる。
【００１３】
このように、Ａ／Ｄ変換器のリニアリティの特性により、共通のＡ／Ｄ変換器を用いる処理系統毎にＡ／Ｄ変換後のリセットレベルと信号レベルの差分ΔＤがばらついてしまう可能性がある。つまり、複数のＡ／Ｄ変換器によってＡ／Ｄ変換を行うＣＭＯＳラインセンサでは、図１（ｃ）に示したように、主走査方向（主走査）に配列されるＡ／Ｄ変換器の処理系統毎に固定パターンノイズが残ってしまい、ＣＤＳ（デジタルＣＤＳ：Ｄ−ＣＤＳ）によるノイズ抑制の十分な効果が得られないことがある。
【００１４】
次に、実施形態にかかる光電変換素子１０について説明する。図２は、実施形態にかかる光電変換素子１０の構成例を示す図である。光電変換素子１０は、例えば光電変換部１２、処理部１４、制御部（タイミング制御部：ＴＧ）１６、パラシリ変換部１８及びＬＶＤＳ１９を有するＣＭＯＳラインセンサである。
【００１５】
光電変換部１２は、一方向（主走査方向）に配列されたＮ個の受光素子１２０を有する。受光素子１２０は、光信号を電気信号に変換するフォトダイオードなどである。また、光電変換部１２は、Ｒ，Ｇ，Ｂの異なる色の光を受光する受光素子１２０がそれぞれ主走査方向にＮ個配列されていてもよい。各受光素子１２０は、光信号によらないリセットレベルの信号と、光電変換を行ったアナログ画像信号（信号レベル）を出力する画素を構成する。
【００１６】
処理部１４は、Ｎ個のクランプ部（ＣＬＰ）２０、Ｎ個のＡ／Ｄ変換器（Ａ／Ｄ）１４０、Ｎ個の増幅部（ｇａｉｎ）１４２、及びＮ個のＣＤＳ部（Ｄ−ＣＤＳ）１４４を有し、光電変換部１２が出力するアナログ信号をクランプしてデジタル信号に変換し、増幅させてＣＤＳによる補正を行って出力する。
【００１７】
より具体的には、クランプ部２０は、交流結合コンデンサを備えたクランプ回路であり、受光素子１２０が出力する信号を所定の基準レベルにクランプし、リセットレベルと信号レベルに相当する信号をそれぞれＡ／Ｄ変換器１４０に対して出力する。つまり、クランプ部２０は、受光素子１２０それぞれの出力レベルのオフセットを所定の基準レベルに固定するオフセット固定部としての機能を有する。なお、クランプ部２０については、図３等を用いて詳述する。
【００１８】
Ａ／Ｄ変換器（Ａ／Ｄ変換部）１４０は、クランプ部２０から入力されるリセットレベルと信号レベルに相当する信号を基準レベルに応じてそれぞれＡ／Ｄ変換する。増幅部１４２は、Ａ／Ｄ変換器１４０が出力するリセットレベルと信号レベルに相当する信号をそれぞれ増幅させる。ＣＤＳ部１４４は、増幅部１４２が増幅させたリセットレベルと信号レベルに相当する信号の差分を算出し、パラシリ変換部１８に対して出力する。
【００１９】
パラシリ変換部１８は、複数の処理系統で並列に処理され出力されたデジタル信号をシリアライズして後段に出力する。ＬＶＤＳ１９は、パラシリ変換部１８が出力したシリアル信号を小振幅差動信号として出力する。また、制御部１６は、光電変換素子１０を構成する各部を駆動・制御するために必要な信号を生成する。
【００２０】
なお、ここでは一例として、Ａ／Ｄ変換後の信号に対して増幅をさせているが、デジタルＣＤＳを行う前に信号が増幅されていればよく、Ａ／Ｄ変換以前にアナログ信号が増幅されてもよい。
【００２１】
図３は、クランプ部２０の構成例及び動作を示す図である。図３（ａ）に示すように、受光素子１２０からリセットレベルＶｒｓｔが出力される時、クランプ部２０はＳＷ１がＯＮとなり、Ａ／Ｄ変換器１４０にはＶｒｅｆが入力される。このように、クランプ部２０は、受光素子１２０がリセットレベルＶｒｓｔを出力しているとき、所定の基準レベルＶｒｅｆをＡ／Ｄ変換器１４０に対して出力する（矢印Ａ）。よって、図４にも示したように、複数の受光素子１２０のオフセットがばらついていても、複数のクランプ部２０は、各受光素子１２０がリセットレベルＶｒｓｔをそれぞれ出力しているとき、所定の基準レベルＶｒｅｆをＡ／Ｄ変換器１４０に対して出力する。各Ａ／Ｄ変換器１４０の出力は、Ｖｒｅｆに応じたデジタル値（Ｄｒｅｆ）となる。
【００２２】
一方、図３（ｂ）に示すように、受光素子１２０が信号レベルＶｓｉｇを出力しているとき、クランプ部２０はＳＷ１がＯＦＦとなり、Ｃ１がＶｓｉｇの電位となるため、リセットレベルと信号レベルの差分ΔＶ＝（Ｖｒｓｔ−Ｖｓｉｇ）の電荷分の電流が矢印Ｂの方向に流れる。そして、Ａ／Ｄ変換器１４０には、Ｖｒｅｆ＋ΔＶが入力される。
【００２３】
図５は、処理系統毎にクランプ部２０を有する光電変換素子１０がＡ／Ｄ変換した結果と、デジタルＣＤＳを行った場合の信号値を例示する図である。光電変換素子１０は、各受光素子１２０がリセットレベルを出力しているときには、固定値Ｖｒｅｆを各Ａ／Ｄ変換器１４０がＡ／Ｄ変換し、各受光素子１２０が信号レベルを出力しているときには、各Ａ／Ｄ変換器１４０がＶｒｅｆ＋ΔＶをＡ／Ｄ変換する。光電変換素子１０は、Ａ／Ｄ変換したＤｒｅｆとＤｒｅｆ＋ΔＤに対し、各ＣＤＳ部１４４が差分を算出すると、基準レベルが相殺され、各受光素子１２０に蓄積された電荷分（正味の信号量）を出力することができる。
【００２４】
光電変換素子１０は、各Ａ／Ｄ変換器１４０でのゼロレベルの位置を固定することができ、図５（ａ），（ｂ）に示したようにΔＶ（ｘ）＝ΔＶ（ｙ）であれば、Ａ／Ｄ変換後の信号もΔＤ（ｘ）＝ΔＤ（ｙ）となる。よって、光電変換素子１０は、主走査方向の各受光素子１２０のオフセットがばらついていても、図５（ｃ），（ｄ）に示したように、リセットレベルと信号レベルの差のばらつきを抑制することができ、固定パターンノイズを防止することが可能となる。
【００２５】
ところで、従来のようにＣＭＯＳラインセンサがＣＤＳを行った後に信号を増幅させる場合、図６に示した問題点が生じることがある。ＣＭＯＳラインセンサがＣＤＳを行った後に信号を増幅させる場合、図６（ａ）に示したようにわずかに固定パターンノイズが残っていると、固定パターンノイズも増幅されてしまうため、図６（ｂ）に示したようにデジタルゲイン印加後の信号Ｄ＿ｓｉｇは固定パターンノイズが目立つようになってしまう。
【００２６】
これに対し、実施形態にかかる光電変換素子１０は、ＣＤＳ部１４４がデジタルＣＤＳを行う前に増幅部１４２がデジタル信号を増幅（デジタルゲインを印加）させるので、図７に示すように、ノイズが増幅されたとしても、デジタルＣＤＳにより増幅されたノイズはキャンセルされる。デジタルゲインが印加される場合、それより後段では信号ｂｉｔ数を小さくでき、チップ内の配線面積を縮小させることができる。
【００２７】
次に、光電変換素子１０の変形例について説明する。図８は、光電変換素子１０の変形例（光電変換素子１０ａ）の構成を示す図である。光電変換素子１０ａは、光電変換部１２、処理部１４ａ、制御部１６、パラシリ変換部１８及びＬＶＤＳ１９を有し、受光素子１２０が出力する信号をＡ／Ｄ変換する前に増幅させる点が光電変換素子１０とは異なる。処理部１４ａは、増幅部（Ａ＿ｇａｉｎ）３０、クランプ部２０、Ａ／Ｄ変換器１４０及びＣＤＳ部１４４を有する。
【００２８】
図９は、増幅部３０及びその周辺の構成例を示す図である。増幅部３０は、ＰＧＡ（Programmable  Gain  Amplifier：アンプ）３００を備え、アナログ信号を増幅させる。図９（ａ）に示すように、受光素子１２０がリセットレベルを出力しているときには、ＰＧＡ３００は、ＶｒｓｔをＲ２／Ｒ１倍に増幅させる。このとき、クランプ部２０のＳＷ１がＯＮされ、Ａ／Ｄ変換器１４０にはＶｒｅｆが入力される。つまり、受光素子１２０からリセットレベルＶｒｓｔが出力されているときは、クランプ部２０が所定の基準レベルＶｒｅｆをＡ／Ｄ変換器１４０に対して出力する。
【００２９】
一方、図９（ｂ）に示すように、受光素子１２０が信号レベルＶｓｉｇを出力しているとき、クランプ部２０はＳＷ１がＯＦＦとなり、Ｃ１がＶｓｉｇ・Ｒ２／Ｒ１の電位となる。そして、リセットレベルと信号レベルの差分Ｖｒｓｔ・Ｒ２／Ｒ１−Ｖｓｉｇ・Ｒ２／Ｒ１＝（Ｖｒｓｔ−Ｖｓｉｇ）・Ｒ２／Ｒ１の電荷分の電流が図９（ｂ）の矢印の方向に流れる。このとき、Ａ／Ｄ変換器１４０にはＶｒｅｆ＋（Ｖｒｓｔ−Ｖｓｉｇ）・Ｒ２／Ｒ１が入力される。
【００３０】
このように、光電変換素子１０ａは、増幅部３０によって信号を増幅させた後に、Ａ／Ｄ変換器１４０によってＡ／Ｄ変換を行うので、図１０（ｂ）に示したように、Ａ／Ｄ変換器１４０の入力ダイナミックレンジを有効に使うことが可能となっている。ＶｔｐはＡ／Ｄ変換器１４０の上側（トップ）の基準電圧であり、ＶｂｔはＡ／Ｄ変換器１４０の下側（ボトム）の基準電圧である。
【００３１】
なお、図１０（ａ）は、増幅部３０が信号を増幅させなかった場合におけるＡ／Ｄ変換器１４０のダイナミックレンジと入力信号との関係を比較例として示している。この場合には、Ａ／Ｄ変換器１４０のダイナミックレンジを有効に使うことができず、階調性を確保できないことがある。
【００３２】
また、処理部１４ａにおいて、増幅部３０及びクランプ部２０は、ＰＧＡ（アンプ）３００を有する１つの統合された増幅回路によって構成されてもよい。図１１は、増幅部３０及びクランプ部２０の機能を備えた増幅回路４０と、その周辺の構成を示す図である。
【００３３】
図１１（ａ）に示すように、受光素子１２０がリセットレベルＶｒｓｔを出力しているとき、増幅回路４０は、ＳＷ１がＯＮにされ、Ａ／Ｄ変換器１４０の入力とＰＧＡ３００の（−）入力とがショートされる。このとき、増幅回路４０の各部の電位はＶｒｅｆとなり、Ａ／Ｄ変換器１４０にはＶｒｅｆが入力される。つまり、受光素子１２０がリセットレベルＶｒｓｔを出力しているときには、増幅回路４０は、所定の基準レベルＶｒｅｆをＡ／Ｄ変換器１４０に対して出力する。
【００３４】
一方、図１１（ｂ）に示すように、受光素子１２０が信号レベルＶｓｉｇを出力しているとき、増幅回路４０は、ＳＷ１がＯＦＦにされ、Ｃ１がＶｓｉｇの電位となる。そして、リセットレベルと信号レベルの差分Δ＝（Ｖｒｓｔ−Ｖｓｉｇ）の電荷分の電流が図９（ｂ）中の矢印の方向に流れる。差分Δは容量Ｃ１とＣ２の比によってΔ・Ｃ１／Ｃ２となり、Ａ／Ｄ変換器１４０にはＶｒｅｆ＋Δ・Ｃ１／Ｃ２が入力される。
【００３５】
図１２に示すように、増幅回路４０は、リセットレベルを所定の基準レベルにクランプする場合、ＳＷ１がＯＮにされた状態で基準レベルＶｒｅｆをＡ／Ｄ変換器１４０に対して出力する。増幅回路４０には、ＳＷ１がＯＮとなった場合、ＳＷ１にオン抵抗が生じる。つまり、ＳＷ１がＯＮにされるとき、Ｖｒｅｆは、スイッチングノイズの影響により、わずかではあるが値が変動することがある。この変動は、増幅回路４０それぞれによってわずかに異なるため、図１３（ａ）に示したように、複数のＡ／Ｄ変換器１４０がそれぞれＡ／Ｄ変換した後のＤｒｅｆは変動することがある。
【００３６】
一方、受光素子１２０が信号レベルを出力しているときにＳＷ１がＯＦＦにされ、信号レベルに相当するＶｒｅｆ＋ΔＶがＡ／Ｄ変換器１４０に入力されるときにはスイッチングノイズの影響がなく、図１３（ａ）に示したようにＤｒｅｆ＋ΔＤが変動しない。そのため、図１３（ｂ）に示したように、ＣＤＳが行われても、ΔＤに変動が残ってしまうことがある。
【００３７】
そこで、増幅回路４０は、図１４（ｂ）に示したように、リセットレベルの出力時と信号レベルの出力時とで動作状態が同一となるようにされている。具体的には、ＡＤ＿ＣＫが出力されてＡ／Ｄ変換器１４０がＡ／Ｄ変換を開始する前に、増幅回路４０は、ＳＷ１がＯＦＦにされる。このように、リセットレベル出力時も信号レベル出力時も同様の回路状態（ＳＷ１がＯＦＦしている状態）でＡ／Ｄ変換することが可能になるため、増幅回路４０は、図１３に示されたＤｒｅｆの変動を防止することができる。
【００３８】
なお、図１４（ａ）は、比較例として、各受光素子１２０がリセットレベルを出力しているタイミングでＳＷ１がＯＮにされ、ＳＷ１がＯＮにされた状態でＡ／Ｄ変換器１４０がＶｒｅｆをＡ／Ｄ変換する場合の動作を示している。
【００３９】
図１５は、図１４（ｂ）に示した動作を行った場合に、Ａ／Ｄ変換器１４０及びＣＤＳ部１４４が出力する信号を示す図である。図１４（ｂ）に示したように、受光素子１２０がリセットレベルを出力しているときに、Ａ／Ｄ変換器１４０が基準レベルＶｒｅｆをＡ／Ｄ変換する前に、増幅回路４０のＳＷ１がＯＦＦにされると、Ｄｒｅｆはスイッチングノイズの影響を受けずに変動しないため（図１５（ａ））、ＣＤＳ後の信号は変動しない（図１５（ｂ））。
【００４０】
このように、光電変換素子１０（光電変換素子１０ａ）は、Ａ／Ｄ変換後のデジタルデータを用いてＣＤＳ（デジタルＣＤＳ）を行っているが、公知技術としてＡ／Ｄ変換前のアナログ信号を用いてリセットレベルと信号レベルの差分を算出するＣＤＳ（アナログＣＤＳ）も知られている。アナログＣＤＳの場合にも、固定パターンノイズの除去には一定の効果が有るが、アナログＣＤＳを行うことによって発生するノイズを抑えることはできない。実施形態にかかる光電変換素子１０（光電変換素子１０ａ）は、Ａ／Ｄ変換後の信号を用いてＣＤＳを行っているので、アナログＣＤＳで発生するノイズの影響を受けることがない。
【００４１】
次に、実施形態にかかる光電変換素子１０を備えた画像読取装置及び画像形成装置について説明する。図１６は、光電変換素子１０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００４２】
画像読取装置６０は、例えば光電変換素子１０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、例えば制御部１６が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１０は、ライン同期信号などに同期して、原稿からの反射光を受光して複数の受光素子が電荷を発生させて蓄積を開始する。そして、光電変換素子１０は、パラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。
【００４３】
画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。
【００４４】
処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ１１を有する。ＣＰＵ１１は、メモリなどに記憶されたプログラムを実行し、光電変換素子１０などの画像形成装置５０を構成する各部を制御する。
【００４５】
光電変換素子１０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。
【符号の説明】
【００４６】
１０，１０ａ  光電変換素子
１２  光電変換部
１４，１４ａ  処理部
１６  制御部
１８  パラシリ変換部
２０  クランプ部
３０  増幅部
４０  増幅回路
５０  画像形成装置
６０  画像読取装置
７０  画像形成部
１２０  受光素子
１４０  Ａ／Ｄ変換器
１４２  増幅部
１４４  ＣＤＳ部（Ｄ−ＣＤＳ）
３００  ＰＧＡ（アンプ）
【先行技術文献】
【特許文献】
【００４７】
【特許文献１】特開２００６−２５１８９号公報
【図１】
2017126833.tif 000003
【図２】
2017126833.tif 000004
【図３】
2017126833.tif 000005
【図４】
2017126833.tif 000006
【図５】
2017126833.tif 000007
【図６】
2017126833.tif 000008
【図７】
2017126833.tif 000009
【図８】
2017126833.tif 000010
【図９】
2017126833.tif 000011
【図１０】
2017126833.tif 000012
【図１１】
2017126833.tif 000013
【図１２】
2017126833.tif 000014
【図１３】
2017126833.tif 000015
【図１４】
2017126833.tif 000016
【図１５】
2017126833.tif 000017
【図１６】
2017126833.tif 000018