(57)【要約】【課題】画素容量の容量値を確保して優れた表示品質を実現可能な電気光学装置、電気光学装置の製造方法、電子機器を提供すること。【解決手段】本実施形態の電気光学装置としての液晶装置は、基材１０ｓ上において、誘電体膜を介して積層された少なくとも５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍを有し、少なくとも５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち、奇数番目に積層された２つの容量電極１６ｈ，１６ｍが共通コンタクトホールとしてのコンタクトホール６２を介して容量線７と電気的に接続されている。【選択図】図９
2017072741.tif 000002
【特許請求の範囲】
【請求項１】
基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量を備えた電気光学装置であって、
前記画素容量は、前記トランジスター及び前記画素電極と、共通電位が印加される容量線との間において電気的に並列に接続された少なくとも３つの蓄積容量を含み、
前記少なくとも３つの蓄積容量は、前記基板上において、誘電体膜を介して積層された少なくとも５つの容量電極を有し、
前記少なくとも５つの容量電極のうち、前記基板上において、奇数番目に積層された少なくとも２つの容量電極が共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする電気光学装置。
【請求項２】
前記画素容量は、第１容量電極に対して第１誘電体膜を挟んで配置された第２容量電極からなる第１蓄積容量と、前記第２容量電極に対して第２誘電体膜を挟んで配置された第３容量電極からなる第２蓄積容量と、第４容量電極に対して第３誘電体膜を挟んで配置された第５容量電極からなる第３蓄積容量と、を含み、
前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記画素容量は、第１容量電極に対して第１誘電体膜を挟んで配置された第２容量電極からなる第１蓄積容量と、前記第２容量電極に対して第２誘電体膜を挟んで配置された第３容量電極からなる第２蓄積容量と、前記第３容量電極に対して第３誘電体膜を挟んで配置された第４容量電極からなる第３蓄積容量と、前記第４容量電極に対して第４誘電体膜を挟んで配置された第５容量電極からなる第４蓄積容量と、を含み、
前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする請求項１に記載の電気光学装置。
【請求項４】
前記第２容量電極及び前記第３容量電極は、前記基板の平面視における電極端部が揃っていることを特徴とする請求項２または３に記載の電気光学装置。
【請求項５】
前記第２容量電極及び前記第４容量電極が１つのコンタクトホールを介して前記トランジスターと電気的に接続されていることを特徴とする請求項２乃至４のいずれか一項に記載の電気光学装置。
【請求項６】
前記第１誘電体膜、前記第２誘電体膜、前記第３誘電体膜、前記第４誘電体膜のうち少なくとも１つの誘電体膜は、前記少なくとも１つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆い、
前記下部容量電極に対して前記少なくとも１つの誘電体膜を介して配置された上部容量電極は、前記下部容量電極の端面の前記少なくとも一部と対向している部分を有することを特徴とする請求項２乃至５のいずれか一項に記載の電気光学装置。
【請求項７】
前記下部容量電極の膜厚は、前記少なくとも１つの誘電体膜の膜厚よりも厚いことを特徴とする請求項６に記載の電気光学装置。
【請求項８】
前記少なくとも１つの誘電体膜は、他の誘電体膜よりも膜厚が厚いことを特徴とする請求項６または７に記載の電気光学装置。
【請求項９】
前記少なくとも１つの誘電体膜は、シリコン系酸化膜であって、前記画素における開口部を覆っていることを特徴とする請求項６乃至８のいずれか一項に記載の電気光学装置。
【請求項１０】
前記少なくとも５つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極は、遮光性を有していることを特徴とする請求項１乃至９のいずれか一項に記載の電気光学装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１２】
基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量、共通電位が印加される容量線を備えた電気光学装置の製造方法であって、
前記基板上において、少なくとも５つの容量電極を互いに誘電体膜を介して積層して、少なくとも３つの蓄積容量を形成する工程と、
前記少なくとも５つの容量電極のうち、前記基板上において、奇数番目に積層した少なくとも２つの容量電極を前記容量線と電気的に接続するための共通コンタクトホールを形成する工程と、を備えることを特徴とする電気光学装置の製造方法。
【請求項１３】
前記基板上に第１容量電極を形成する工程と、
前記第１容量電極に第１誘電体膜を介して第２容量電極を形成する工程と、
前記第２容量電極に第２誘電体膜を介して第３容量電極を形成する工程と、
前記第３容量電極の上層に第４容量電極を形成する工程と、
前記第４容量電極に第３誘電体膜を介して第５容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項１２に記載の電気光学装置の製造方法。
【請求項１４】
前記基板上に第１容量電極を形成する工程と、
前記第１容量電極に第１誘電体膜を介して第２容量電極を形成する工程と、
前記第２容量電極に第２誘電体膜を介して第３容量電極を形成する工程と、
前記第３容量電極に第３誘電体膜を介して第４容量電極を形成する工程と、
前記第４容量電極に第４誘電体膜を介して第５容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項１２に記載の電気光学装置の製造方法。
【請求項１５】
前記基板上に第１容量電極を形成する工程と、
前記第１容量電極に第１誘電体膜を介して第１電極膜を形成する工程と、
前記第１電極膜に第２誘電体膜を介して第２電極膜を形成する工程と、
前記第１電極膜、前記第２誘電体膜、前記第２電極膜を一括パターニングして、第２容量電極、第３容量電極を形成する工程と、
前記第３容量電極の上層に第４容量電極を形成する工程と、
前記第４容量電極に第３誘電体膜を介して第５容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項１２に記載の電気光学装置の製造方法。
【請求項１６】
前記基板上に第１容量電極を形成する工程と、
前記第１容量電極に第１誘電体膜を介して第１電極膜を形成する工程と、
前記第１電極膜に第２誘電体膜を介して第２電極膜を形成する工程と、
前記第１電極膜、前記第２誘電体膜、前記第２電極膜を一括パターニングして、第２容量電極、第３容量電極を形成する工程と、
前記第３容量電極に第３誘電体膜を介して第４容量電極を形成する工程と、
前記第４容量電極に第４誘電体膜を介して第５容量電極を形成する工程と、を備え、
前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする請求項１２に記載の電気光学装置の製造方法。
【請求項１７】
前記少なくとも５つの容量電極のうち、前記第２容量電極と前記第４容量電極とを前記トランジスターに電気的に接続させる１つのコンタクトホールを形成する工程を有することを特徴とする請求項１３乃至１６のいずれか一項に記載の電気光学装置の製造方法。
【請求項１８】
前記第１誘電体膜、前記第２誘電体膜、前記第３誘電体膜、前記第４誘電体膜のうち少なくとも１つの誘電体膜を、前記少なくとも１つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆うように形成し、
前記少なくとも１つの誘電体膜の上に、前記下部容量電極の端面の前記少なくとも一部と対向するように上部容量電極を形成することを特徴とする請求項１３乃至１７のいずれか一項に記載の電気光学装置の製造方法。
【請求項１９】
前記下部容量電極の膜厚は、前記少なくとも１つの誘電体膜の膜厚よりも厚いことを特徴とする請求項１８に記載の電気光学装置の製造方法。
【請求項２０】
他の誘電体膜よりも厚い膜厚で前記少なくとも１つの誘電体膜を形成することを特徴とする請求項１８または１９に記載の電気光学装置の製造方法。
【請求項２１】
シリコン系酸化膜を用いて、前記画素における開口部を覆うように前記少なくとも１つの誘電体膜を形成することを特徴とする請求項２０に記載の電気光学装置の製造方法。
【請求項２２】
前記少なくとも５つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極を、遮光性の導電膜を用いて形成することを特徴とする請求項１２乃至２１のいずれか一項に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、該電気光学装置を備える電子機器、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
電気光学装置として、例えば、アクティブ駆動型の液晶装置は、複数の画素ごとに、画素電極と、画素電極の電位を制御可能なトランジスターと、画素電極の電位を保持するため画素電極に接続された蓄積容量とを有している。蓄積容量は、誘電体膜を挟んで配置された一対の容量電極を有している。蓄積容量の容量値は、一対の容量電極の面積に比例する。高精細な表示品位を実現するために画素の大きさを小さくすると、画素ごとに設けられる蓄積容量の一対の容量電極の面積も小さくなって、画素を安定的に駆動可能な容量値を確保することが難しくなる。画素の駆動が不安定になると、例えば画素の輝度むらなどの表示不具合が生ずる。
【０００３】
このような蓄積容量に係る問題を改善するため、例えば、特許文献１には、基板上において、トランジスターの半導体層とデータ線との間に５つの蓄積容量が構築された電気光学装置が開示されている。５つの蓄積容量は、電気的に直列に接続されている。
【０００４】
また、特許文献２には、第１電極を挟んで上下に絶縁膜と容量電極とを配置して、電気的に並列に接続された２つの蓄積容量を画素ごとに有する電気光学装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３３０８５７号公報
【特許文献２】特開２０１１−２２１０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１や上記特許文献２は、基板上において複数の蓄積容量を設ける、あるいは蓄積容量を積層して配置することで、容量値を確保しようとするものであるが、蓄積容量の数が増えれば、それらを電気的に接続させるためのコンタクト部が増えることになる。上記コンタクト部を設けるにあたり容量電極として機能する部分の面積が制約されると、蓄積容量の容量値に影響を及ぼす。それゆえに、画素を高精細化しつつも、蓄積容量の容量値を確保して、所望の表示品質を実現する工夫が求められているという課題がある。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例］本適用例に係る電気光学装置は、基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量を備えた電気光学装置であって、前記画素容量は、前記トランジスター及び前記画素電極と、共通電位が印加される容量線との間において電気的に並列に接続された少なくとも３つの蓄積容量を含み、前記少なくとも３つの蓄積容量は、前記基板上において、誘電体膜を介して積層された少なくとも５つの容量電極を有し、前記少なくとも５つの容量電極のうち、前記基板上において、奇数番目に積層された少なくとも２つの容量電極が共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする。
【０００９】
本適用例の構成によれば、基板上において、誘電体膜を介して少なくとも５つの容量電極が積層されて少なくとも３つの蓄積容量が構成される。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極の面積を確保し易い。また、奇数番目に積層された少なくとも２つの容量電極は共通コンタクトホールを介して容量線と電気的に接続されているので、少なくとも３つの蓄積容量に対応して容量線との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基板上における画素構造が簡略化される。ゆえに、画素を高精細化しても、画素容量の容量値を確保して優れた表示品質を有する電気光学装置を提供することができる。
【００１０】
上記適用例に記載の電気光学装置において、前記画素容量は、第１容量電極に対して第１誘電体膜を挟んで配置された第２容量電極からなる第１蓄積容量と、前記第２容量電極に対して第２誘電体膜を挟んで配置された第３容量電極からなる第２蓄積容量と、第４容量電極に対して第３誘電体膜を挟んで配置された第５容量電極からなる第３蓄積容量と、を含み、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする。
この構成によれば、画素ごとに、容量線に対して３つの蓄積容量が並列に接続された画素容量を備え、優れた表示品質を有する電気光学装置を提供することができる。
【００１１】
上記適用例に記載の電気光学装置において、前記画素容量は、第１容量電極に対して第１誘電体膜を挟んで配置された第２容量電極からなる第１蓄積容量と、前記第２容量電極に対して第２誘電体膜を挟んで配置された第３容量電極からなる第２蓄積容量と、前記第３容量電極に対して第３誘電体膜を挟んで配置された第４容量電極からなる第３蓄積容量と、前記第４容量電極に対して第４誘電体膜を挟んで配置された第５容量電極からなる第４蓄積容量と、を含み、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つが前記共通コンタクトホールを介して前記容量線と電気的に接続されていることを特徴とする。
この構成によれば、画素ごとに、容量線に対して４つの蓄積容量が並列に接続された画素容量を備え、優れた表示品質を有する電気光学装置を提供することができる。
【００１２】
上記適用例に記載の電気光学装置において、前記第２容量電極及び前記第３容量電極は、前記基板の平面視における電極端部が揃っていることを特徴とする。
この構成によれば、第２容量電極と第３容量電極の面積は同じになる。したがって、面積を異ならせる場合に比べて、第２誘電体膜を挟んで第２容量電極と第３容量電極とが配置されてなる第２蓄積容量の容量値を増やすことができる。
【００１３】
上記適用例に記載の電気光学装置において、前記第２容量電極及び前記第４容量電極が１つのコンタクトホールを介して前記トランジスターと電気的に接続されていることを特徴とする。
この構成によれば、第２容量電極と第４容量電極とをそれぞれ別なコンタクトホールを介してトランジスターと接続させる場合に比べて、画素構造を簡略化できる。
【００１４】
上記適用例に記載の電気光学装置において、前記第１誘電体膜、前記第２誘電体膜、前記第３誘電体膜、前記第４誘電体膜のうち少なくとも１つの誘電体膜は、前記少なくとも１つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆い、前記下部容量電極に対して前記少なくとも１つの誘電体膜を介して配置された上部容量電極は、前記下部容量電極の端面の前記少なくとも一部と対向している部分を有することが好ましい。
この構成によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積が増えるので、少なくとも３つの蓄積容量のうち少なくとも１つの蓄積容量の容量値を増やすことができる。
【００１５】
上記適用例に記載の電気光学装置において、前記下部容量電極の膜厚は、前記少なくとも１つの誘電体膜の膜厚よりも厚いことが好ましい。
この構成によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積をさらに増やすことができる。
【００１６】
上記適用例に記載の電気光学装置において、前記少なくとも１つの誘電体膜は、他の誘電体膜よりも膜厚が厚いことを特徴とする。
この構成によれば、下部容量電極の端面を含む表面に、他の誘電体膜よりも膜厚が厚い誘電体膜を介して上部容量電極を対向配置すれば、下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やすことができる。
【００１７】
上記適用例に記載の電気光学装置において、前記少なくとも１つの誘電体膜は、シリコン系酸化膜であって、前記画素における開口部を覆っていることを特徴とする。
この構成によれば、シリコン系酸化膜は、例えばシリコン系窒化膜に比べて高い透過率を有していることから開口部を覆って設けられても画素の光利用効率を低下させない。したがって、誘電体膜としてシリコン系酸化膜を用いても優れた光学特性を確保できる。
【００１８】
上記適用例に記載の電気光学装置において、前記少なくとも５つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極は、遮光性を有しているとしてもよい。
この構成によれば、トランジスターに向かって入射する光を遮光性の容量電極によって遮光することができる。したがって、入射光に起因してトランジスターの動作が不安定となることを低減できる。
【００１９】
［適用例］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。
本適用例によれば、画素が高精細であっても、画素容量の容量値を確保して、所望の表示品質を実現可能な電気光学装置を備えているので、見栄えのよい電子機器を提供することができる。
【００２０】
［適用例］本適用例に係る電気光学装置の製造方法は、基板上において、画素ごとに設けられた、トランジスター、画素電極、画素容量、共通電位が印加される容量線を備えた電気光学装置の製造方法であって、前記基板上において、少なくとも５つの容量電極を互いに誘電体膜を介して積層して、少なくとも３つの蓄積容量を形成する工程と、前記少なくとも５つの容量電極のうち、前記基板上において、奇数番目に積層した少なくとも２つの容量電極を前記容量線と電気的に接続するための共通コンタクトホールを形成する工程と、を備えることを特徴とする。
【００２１】
本適用例によれば、基板上において、誘電体膜を介して少なくとも５つの容量電極が積層されて少なくとも３つの蓄積容量が形成される。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を形成する場合に比べて、各容量電極の面積を確保し易い。また、奇数番目に積層された少なくとも２つの容量電極は共通コンタクトホールを介して容量線と電気的に接続されるので、少なくとも３つの蓄積容量に対応して容量線との接続を図るコントタクトホールを複数形成する場合に比べて、基板上における画素構造が簡略化される。ゆえに、画素を高精細化しても、画素容量の容量値を確保して優れた表示品質を有する電気光学装置を製造することができる。
【００２２】
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第１容量電極を形成する工程と、前記第１容量電極に第１誘電体膜を介して第２容量電極を形成する工程と、前記第２容量電極に第２誘電体膜を介して第３容量電極を形成する工程と、前記第３容量電極の上層に第４容量電極を形成する工程と、前記第４容量電極に第３誘電体膜を介して第５容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して３つの蓄積容量が並列に接続された画素容量が形成され、優れた表示品質を有する電気光学装置を製造することができる。
【００２３】
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第１容量電極を形成する工程と、前記第１容量電極に第１誘電体膜を介して第２容量電極を形成する工程と、前記第２容量電極に第２誘電体膜を介して第３容量電極を形成する工程と、前記第３容量電極に第３誘電体膜を介して第４容量電極を形成する工程と、前記第４容量電極に第４誘電体膜を介して第５容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して４つの蓄積容量が並列に接続された画素容量が形成され、優れた表示品質を有する電気光学装置を製造することができる。
【００２４】
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第１容量電極を形成する工程と、前記第１容量電極に第１誘電体膜を介して第１電極膜を形成する工程と、前記第１電極膜に第２誘電体膜を介して第２電極膜を形成する工程と、前記第１電極膜、前記第２誘電体膜、前記第２電極膜を一括パターニングして、第２容量電極、第３容量電極を形成する工程と、前記第３容量電極の上層に第４容量電極を形成する工程と、前記第４容量電極に第３誘電体膜を介して第５容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して３つの蓄積容量が並列に接続された画素容量が形成される。また、第１電極膜、第２誘電体膜、第２電極膜を一括パターニングして、第２容量電極、第３容量電極が形成されるので、優れた表示品質を有する電気光学装置を効率よく製造することができる。
【００２５】
上記適用例に記載の電気光学装置の製造方法において、前記基板上に第１容量電極を形成する工程と、前記第１容量電極に第１誘電体膜を介して第１電極膜を形成する工程と、前記第１電極膜に第２誘電体膜を介して第２電極膜を形成する工程と、前記第１電極膜、前記第２誘電体膜、前記第２電極膜を一括パターニングして、第２容量電極、第３容量電極を形成する工程と、前記第３容量電極に第３誘電体膜を介して第４容量電極を形成する工程と、前記第４容量電極に第４誘電体膜を介して第５容量電極を形成する工程と、を備え、前記共通コンタクトホールを形成する工程は、前記第１容量電極、前記第３容量電極、前記第５容量電極のうち少なくとも２つを前記容量線と電気的に接続するための前記共通コンタクトホールを形成することを特徴とする。
この方法によれば、画素ごとに、容量線に対して４つの蓄積容量が並列に接続された画素容量が形成される。また、第１電極膜、第２誘電体膜、第２電極膜を一括パターニングして、第２容量電極、第３容量電極が形成されるので、優れた表示品質を有する電気光学装置を効率よく製造することができる。
【００２６】
上記適用例に記載の電気光学装置の製造方法において、前記少なくとも５つの容量電極のうち、前記第２容量電極と前記第４容量電極とを前記トランジスターに電気的に接続させる１つのコンタクトホールを形成する工程を有することを特徴とする。
この方法によれば、第２容量電極及び第４容量電極を容量線と接続させるコンタクトホールを第２容量電極及び第４容量電極のそれぞれに対応して形成する場合に比べて、画素構造が簡略化された電気光学装置を製造することができる。
【００２７】
上記適用例に記載の電気光学装置の製造方法において、前記第１誘電体膜、前記第２誘電体膜、前記第３誘電体膜、前記第４誘電体膜のうち少なくとも１つの誘電体膜を、前記少なくとも１つの誘電体膜の下の下部容量電極の端面の少なくとも一部を覆うように形成し、前記少なくとも１つの誘電体膜の上に、前記下部容量電極の端面の前記少なくとも一部と対向するように上部容量電極を形成することを特徴とする。
この方法によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やせるので、少なくとも３つの蓄積容量のうち少なくとも１つの蓄積容量の容量値を増やすことができる。
【００２８】
上記適用例に記載の電気光学装置の製造方法において、前記下部容量電極の膜厚は、前記少なくとも１つの誘電体膜の膜厚よりも厚いことが好ましい。
この方法によれば、誘電体膜を介して下部容量電極と上部容量電極とが対向配置されたときの実質的な面積がさらに増えるので、少なくとも３つの蓄積容量のうち少なくとも１つの蓄積容量の容量値をさらに増やすことができる。
【００２９】
上記適用例に記載の電気光学装置の製造方法において、他の誘電体膜の膜厚よりも厚い膜厚で前記少なくとも１つの誘電体膜を形成することが好ましい。
この方法によれば、下部容量電極の端面を含む表面に、他の誘電体膜よりも膜厚が厚い誘電体膜を介して上部容量電極を対向配置すれば、下部容量電極と上部容量電極とが対向配置されたときの実質的な面積を増やすことができる。
【００３０】
上記適用例に記載の電気光学装置の製造方法において、シリコン系酸化膜を用いて、前記画素における開口部を覆うように前記少なくとも１つの誘電体膜を形成することを特徴とする。
この方法によれば、シリコン系酸化膜は、例えばシリコン系窒化膜に比べて高い透過率を有していることから開口部を覆って形成しても画素の光利用効率を低下させない。したがって、誘電体膜としてシリコン系酸化膜を用いても優れた光学特性を確保できる。
【００３１】
上記適用例に記載の電気光学装置の製造方法では、前記少なくとも５つの容量電極のうち、前記基板上において、前記トランジスターから最も離れて配置される容量電極を、遮光性の導電膜を用いて形成するとしてもよい。
この方法によれば、遮光性の導電膜を用いて形成された容量電極によって、トランジスターに向かって入射する光を遮光することができる。したがって、入射光に起因してトランジスターの動作が不安定となることを低減できる。
【図面の簡単な説明】
【００３２】
【図１】液晶装置の構成を示す概略平面図。
【図２】図１に示す液晶装置のＨ−Ｈ’線に沿った概略断面図。
【図３】液晶装置の電気的な構成を示す等価回路図。
【図４】画素の配置を示す概略平面図。
【図５】素子基板におけるトランジスターと走査線の配置を示す概略平面図。
【図６】素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図。
【図７】素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図。
【図８】図５のＡ−Ａ‘線に沿った素子基板の構造を示す概略断面図。
【図９】図５のＢ−Ｂ’線に沿った素子基板の構造を示す概略断面図。
【図１０】第１容量電極の形成方法を示す概略平面図。
【図１１】図１０のＡ−Ａ’線に沿った第１容量電極の形成方法を示す概略断面図。
【図１２】図１０のＢ−Ｂ’線に沿った第１容量電極の形成方法を示す概略断面図。
【図１３】第１誘電体膜及び第１電極膜の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図１４】第２誘電体膜及び第２電極膜の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図１５】第２容量電極及び第３容量電極の形成方法を示す概略平面図。
【図１６】第２容量電極及び第３容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図１７】第２容量電極及び第３容量電極の形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図１８】第３層間絶縁膜及び第３保護膜の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図１９】第４容量電極及び第４保護膜の形成方法を示す概略平面図。
【図２０】第４容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図２１】第４容量電極及び第４保護膜の形成方法を示すＢ−Ｂ線’線に沿った概略断面図。
【図２２】第５容量電極の形成方法を示す概略平面図。
【図２３】第３誘電体膜及び第５容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図２４】第３誘電体膜及び第５容量電極の形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図２５】容量電極に係るコンタクトホールの形成方法を示す概略平面図。
【図２６】第４層間絶縁膜の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図２７】容量電極に係るコンタクトホールの形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図２８】データ線の形成方法を示すＡ−Ａ’線に沿った概略断面図。
【図２９】データ線及び中継層の形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図３０】データ線と同層の中継層に係るコンタクトホールの形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図３１】容量線及び容量線と同層の中継層の形成方法を示すＢ−Ｂ’線に沿った概略断面図。
【図３２】第２実施形態の液晶装置の画素回路図。
【図３３】第２実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図。
【図３４】図３３のＣ−Ｃ’線に沿った素子基板の構造を示す概略断面図。
【図３５】図３３のＤ−Ｄ’線に沿った素子基板の構造を示す概略断面図。
【図３６】第２容量電極の形成方法を示す概略平面図。
【図３７】第１蓄積容量の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図３８】第１蓄積容量の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図３９】第３容量電極の形成方法を示す概略平面図。
【図４０】第２蓄積容量の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図４１】第２蓄積容量の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図４２】第３蓄積容量の形成方法を示す概略平面図。
【図４３】第３層間絶縁膜、第３保護膜、第３誘電体膜、第４容量電極の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図４４】第３層間絶縁膜、第３保護膜、第３誘電体膜、第４容量電極の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図４５】第２容量電極及び第４容量電極とドレイン領域との電気的な接続を図るコンタクトホールの形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図４６】第４容量電極の形成方法を示す概略平面図。
【図４７】第４容量電極の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図４８】第４容量電極の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図４９】第５容量電極の形成方法を示す概略平面図。
【図５０】第５容量電極の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図５１】第５容量電極の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図５２】容量電極に係るコンタクトホールの形成方法を示す概略平面図。
【図５３】第４層間絶縁膜の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図５４】容量電極に係るコンタクトホールの形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図５５】データ線の形成方法を示す概略平面図。
【図５６】データ線の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図５７】データ線及び中継層の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図５８】第３実施形態の液晶装置における素子基板の構造を示すＤ−Ｄ’線に沿った概略断面図。
【図５９】容量電極に係るコンタクトホールの形成方法を示す概略平面図。
【図６０】第４層間絶縁膜の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図６１】容量電極に係るコンタクトホールの形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図６２】データ線の形成方法を示す概略平面図。
【図６３】データ線の形成方法を示すＣ−Ｃ’線に沿った概略断面図。
【図６４】データ線及び中継層の形成方法を示すＤ−Ｄ’線に沿った概略断面図。
【図６５】投射型表示装置の構成を示す概略図。
【発明を実施するための形態】
【００３３】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００３４】
本実施形態では、電気光学装置として画素ごとに薄膜トランジスター（Thin  Film  Transistor；以降ＴＦＴと称す）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。
【００３５】
（第１実施形態）
まず、本実施形態の電気光学装置としての液晶装置の構成について、図１〜図３を参照して説明する。図１は液晶装置の構成を示す概略平面図、図２は図１に示す液晶装置のＨ−Ｈ’線に沿った概略断面図である。図３は液晶装置の電気的な構成を示す等価回路図である。
【００３６】
図１及び図２に示すように、本実施形態の液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、透光性を有する例えば石英基板やガラス基板などが用いられている。なお、本明細書における透光性とは、可視光領域の波長の光を少なくとも８５％以上透過可能な性質を言う。
【００３７】
素子基板１０は、対向基板２０よりも一回り大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁部に沿って額縁状に配置されたシール材４０を介して貼り合わされ、その隙間に正または負の誘電異方性を有する液晶が封入されて、液晶層５０が構成されている。シール材４０は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材４０には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００３８】
シール材４０の内側には、複数の画素Ｐがマトリックス状に配列した表示領域Ｅが設けられている。また、対向基板２０には、シール材４０と表示領域Ｅとの間に表示領域Ｅを取り囲む見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは該金属の合金や酸化物などで構成されている。なお、表示領域Ｅは、表示に寄与する複数の画素Ｐに加えて、複数の画素Ｐを囲むように配置されたダミー画素を含むとしてもよい。
【００３９】
素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。素子基板１０の上記端子部に沿った第１の辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１の辺部に対向する第２の辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。さらに、第１の辺部と直交し互いに対向する第３の辺部及び第４の辺部に沿ったシール材４０と表示領域Ｅとの間に走査線駆動回路１０２が設けられている。第２の辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２を繋ぐ複数の配線１０５が設けられている。
【００４０】
これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１の辺部に沿って配置された複数の外部接続端子１０４に接続されている。以降、第１の辺部に沿った方向をＸ方向とし、第３の辺部及び第４の辺部に沿った方向をＹ方向として説明する。また、本明細書では、Ｘ方向およびＹ方向と直交し、対向基板２０の法線方向から見ることを「平面視」あるいは「平面的」という。
【００４１】
図２に示すように、素子基板１０は、基材１０ｓ、並びに基材１０ｓの液晶層５０側の面に形成されたＴＦＴ３０や画素電極１５、及び画素電極１５を覆う配向膜１８などを有している。ＴＦＴ３０や画素電極１５は、画素Ｐの構成要素である。画素Ｐの詳細は後述する。
【００４２】
対向基板２０は、基材２０ｓ、並びに基材２０ｓの液晶層５０側の面に順に積層された見切り部２１、平坦化層２２、対向電極２３、及び配向膜２４などを有している。
【００４３】
見切り部２１は、図１に示すように表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２、検査回路１０３と重なる位置に設けられている。これにより対向基板２０側からこれらの駆動回路を含む周辺回路に入射する光を遮り、周辺回路が光によって誤動作することを防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮光して、表示領域Ｅの表示における高いコントラストを確保している。
【００４４】
平坦化層２２は、例えばシリコン酸化物などの無機材料からなり、透光性を有して見切り部２１を覆うように設けられている。このような平坦化層２２は、例えばプラズマＣＶＤ法などを用いて形成された酸化シリコン膜であり、平坦化層２２上に形成される対向電極２３の表面凹凸を緩和可能な程度の膜厚を有している。
【００４５】
対向電極２３は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）などの透明導電膜からなり、平坦化層２２を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の配線に電気的に接続されている。
【００４６】
画素電極１５を覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）が採用されている。配向膜１８，２４は、無機配向膜の他にポリイミドなどの有機配向膜を採用してもよい。
【００４７】
このような液晶装置１００は透過型であって、画素Ｐが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
【００４８】
次に、図３を参照して、液晶装置１００の電気的な構成について説明する。液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号線としての複数の走査線３及び複数のデータ線６ａと、共通電位が印加される容量線７とを有する。なお、図３では、データ線６ａに沿って並行するように容量線７を示したが、必ずしもこれに限定されるものではない。
【００４９】
走査線３とデータ線６ａとで区分された領域には、画素電極１５と、ＴＦＴ３０と、画素容量１６とが設けられ、これらが画素Ｐの画素回路を構成している。画素容量１６は、ＴＦＴ３０及び画素電極１５と、容量線７との間で電気的に並列に接続された３つの蓄積容量１６ａ，１６ｂ，１６ｃを含むものである。
【００５０】
走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０の第１ソース・ドレイン領域に電気的に接続され、画素電極１５はＴＦＴ３０の第２ソース・ドレイン領域に電気的に接続されている。
【００５１】
データ線６ａは、データ線駆動回路１０１（図１参照）に接続されている。画像信号Ｄ１，Ｄ２，…，Ｄｎは、データ線駆動回路１０１からデータ線６ａを経由して各画素Ｐに供給される。走査線３は、走査線駆動回路１０２（図１参照）に接続されている。走査信号ＳＣ１，ＳＣ２，…，ＳＣｍは、走査線駆動回路１０２から走査線３を経由して各画素Ｐに供給される。
【００５２】
データ線駆動回路１０１から供給される画像信号Ｄ１〜Ｄｎは、この順に線順次でデータ線６ａに供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３に対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。
【００５３】
液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１５に書き込まれる構成となっている。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１５と対向電極２３との間で一定期間保持される。
【００５４】
保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１５と対向電極２３との間に形成される液晶容量と並列に画素容量１６が接続されている。具体的には、画素容量１６は、ＴＦＴ３０の第２ソース・ドレイン領域と容量線７との間に設けられている。
【００５５】
なお、図１に示した検査回路１０３には、データ線６ａが接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図３の等価回路では省略している。
【００５６】
また、検査回路１０３は、上記画像信号をサンプリングしてデータ線６ａに供給するサンプリング回路、データ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
【００５７】
次に、液晶装置１００における画素Ｐの構成について、図４を参照して説明する。図４は画素の配置を示す概略平面図である。
図４に示すように、液晶装置１００における画素Ｐは、例えば平面視で略四角形（略正方形）の開口領域（開口部とも言う）を有する。開口領域は、Ｘ方向とＹ方向とに延在し格子状に設けられた遮光性の非開口領域（非開口部とも言う）により囲まれている。
【００５８】
Ｘ方向に延在する非開口領域には、図３に示した走査線３が設けられている。走査線３は遮光性の導電部材が用いられており、走査線３によって非開口領域の一部が構成されている。
【００５９】
同じく、Ｙ方向に延在する非開口領域には、図３に示したデータ線６ａや容量線７が設けられている。データ線６ａや容量線７も遮光性の導電部材が用いられており、これらによって非開口領域の一部が構成されている。
【００６０】
非開口領域の交差部付近には、図３に示したＴＦＴ３０や画素容量１６が設けられている。詳しい画素Ｐの構造については後述するが、交差部付近にＴＦＴ３０や画素容量１６を設ける関係上、交差部付近の非開口領域の幅は、他の部分に比べて広くなっている。遮光性を有する非開口領域の交差部付近にＴＦＴ３０や画素容量１６を設けることにより、開口領域における開口率を確保している。
【００６１】
画素Ｐごとに画素電極１５が設けられている。画素電極１５は平面視で略正方形であり、画素電極１５の外縁が非開口領域と重なるようにして開口領域に設けられている。
【００６２】
本実施形態の液晶装置１００は、透過型であって、対向基板２０側から光が入射することを前提として構成されている。素子基板１０には、前述したように、画素ＰごとにＴＦＴ３０、画素電極１５、画素容量１６が設けられている。また、画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含んで構成され、且つこれら３つの蓄積容量１６ａ，１６ｂ，１６ｃは、非開口領域に配置されている。言い換えれば、３つの蓄積容量１６ａ，１６ｂ，１６ｃもまた非開口領域の一部を構成している。
【００６３】
＜素子基板の構造＞
次に、素子基板１０における各構成について、図５〜図９を参照して説明する。図５は素子基板におけるトランジスターと走査線の配置を示す概略平面図、図６は素子基板におけるデータ線及びデータ線に関連するコンタクトホールの配置を示す概略平面図、図７は素子基板における容量線及び容量線に関連するコンタクトホールの配置を示す概略平面図である。図８は図５のＡ−Ａ‘線に沿った素子基板の構造を示す概略断面図、図９は図５のＢ−Ｂ’線に沿った素子基板の構造を示す概略断面図である。なお、素子基板１０は、基材１０ｓ上において各構成が形成される複数の配線層を有しており、図５〜図７は、該当する構成の配線層における平面的な配置を示すものである。また、以降に説明する各構成の膜厚の値は、好ましい平均的な値を示すものである。
【００６４】
図５は、Ｘ方向に隣り合う画素Ｐを取り上げて、対応するＴＦＴ３０や走査線３の配置を示したものである。図５に示すように、走査線３は、Ｘ方向に隣り合う画素Ｐに跨ってＸ方向に延在する第１走査線３１（図５では破線で図示）と、平面視で第１走査線３１に重なり合うように配置され、同じくＸ方向に延在する第２走査線３２（図５では実線で図示）とを含んで構成されている。
【００６５】
第１走査線３１は、Ｘ方向に延在する本線部分３１ａと、本線部分３１ａの拡張部からＹ方向に突出した２つの突出部３１ｂ，３１ｃを有している。このような第１走査線３１を画素Ｐの配置ピッチに基づいて、Ｙ方向に所定の間隔を置いて配置することで、図４に示した格子状の非開口領域が構成されている。画素Ｐごとに設けられるＴＦＴ３０の半導体層３０ａは、本実施形態では、画素Ｐの左上の角の第１走査線３１における突出部３１ｂ，３１ｃと重なる位置に配置されている。
【００６６】
Ｙ方向に細長い半導体層３０ａは、第１ソース・ドレイン領域と、チャネル領域３０ｃと、第２ソース・ドレイン領域と、を有している。第１ソース・ドレイン領域は、突出部３１ｂと重なっている。第２ソース・ドレイン領域は、突出部３１ｃと重なっている。チャネル領域３０ｃは、第１ソース・ドレイン領域と第２ソース・ドレイン領域との間にある。第１ソース・ドレイン領域は、前述した図３の等価回路においてデータ線６ａにコンタクトホール３５を介して電気的に接続されることから、以降、ソース領域と呼ぶ。第２ソース・ドレイン領域は、同じく図３の等価回路において画素電極１５や画素容量１６に２つのコンタクトホール３６，３７を介して電気的に接続されることから、以降、ドレイン領域と呼ぶ。
【００６７】
本実施形態では、Ｙ方向に隣り合う画素ＰにおけるＴＦＴ３０の半導体層３０ａは、１つのコンタクトホール３５を共用できるように、Ｙ方向において互いのソース領域が向かい合うように、一方の画素Ｐの半導体層３０ａに対して他方の画素Ｐの半導体層３０ａが逆向きに配置されている。それゆえに、第１走査線３１の突出部３１ｂもまたＹ方向において向かい合うように配置されており、向かい合った突出部３１ｂの間にコンタクトホール３５が設けられている。
【００６８】
第２走査線３２は、Ｘ方向に延在する本線部分３２ａと、Ｘ方向に間隔を置いて設けられた２つの拡張部３２ｂ，３２ｃと、２つの拡張部３２ｂ，３２ｃを繋ぐように配置されると共にＹ方向に突出した突出部３２ｇと、を有している。また、突出部３２ｇは、半導体層３０ａのチャネル領域３０ｃと重なるように配置されている。２つの拡張部３２ｂ，３２ｃには、第１走査線３１と、第２走査線３２とを電気的に接続させるためのコンタクトホール３３，３４が設けられている。つまり、コンタクトホール３３，３４によって電気的に接続された第１走査線３１と第２走査線３２とにより走査線３が構成されている。走査線３のうち、半導体層３０ａのチャネル領域３０ｃと重なるように配置された突出部３２ｇがＴＦＴ３０におけるゲート電極として機能するものである。
【００６９】
この後に素子基板１０における各構成の構造を説明するため、図５〜図７では、コンタクトホール３５から半導体層３０ａに沿ってコンタクトホール３７に至る線分をＡ−Ａ’線として示す。また、コンタクトホール３３、半導体層３０ａ、コンタクトホール３４を横断する線分をＢ−Ｂ’線として示す。なお、Ｂ−Ｂ’線は、説明の都合上、始点と終点の位置が、図５〜図７において異なっている場合がある。
【００７０】
図６に示すように、データ線６ａは、Ｙ方向に延在すると共に、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。データ線６ａは、半導体層３０ａのドレイン領域３０ｄと重なる部分及びコンタクトホール３５と重なる部分において幅が他の部分よりも広くなっている。また、Ｘ方向に隣り合うデータ線６ａの間に、Ｘ方向に沿って並ぶ、２つの中継層６ｂ，６ｃが設けられている。２つの中継層６ｂ，６ｃは、図５に示した、走査線３の本線部分３１ａ，３２ａと重なる位置に配置されている。つまり、データ線６ａ、中継層６ｂ，６ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。中継層６ｂ，６ｃには、後述する画素容量１６の容量電極との接続を図るためのコンタクトホール６１，６２，６３が設けられている。具体的には、中継層６ｂにコンタクトホール６３が設けられ、中継層６ｃに２つのコンタクトホール６１，６２が設けられている。コンタクトホール６１に対してコンタクトホール６２の方がＸ方向に長く、コンタクトホール６２が本発明における共通コンタクトホールの一例である。詳しくは後述する。
【００７１】
図７に示すように、容量線７は、Ｙ方向に延在する本線部分７ａと、本線部分７ａから図面上でＸ方向の左側に突出した突出部７ｂと、を有している。容量線７は、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。容量線７の本線部分７ａは、平面視で半導体層３０ａに重なるように設けられている。Ｘ方向に隣り合う容量線７の間に、Ｘ方向に延在する中継層７ｃが設けられている。容量線７の突出部７ｂと、中継層７ｃとは、図６に示した、中継層６ｂ，６ｃと重なる位置に配置されている。突出部７ｂには中継層６ｃとの電気的な接続を図るためのコンタクトホール７１が設けられ、中継層７ｃには、中継層６ｂとの電気的接続を図るためのコンタクトホール７２が設けられている。また、中継層７ｃには、画素電極１５との電気的な接続を図るためのコンタクトホール８１が配置される。つまり、容量線７、中継層７ｃは、図４に示した非開口領域を構成するように同一の配線層に設けられている。
【００７２】
次に、図８、図９を参照して素子基板１０のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面構造を説明する。
図８及び図９に示すように、基材１０ｓ上には、まず、第１走査線３１が形成される。第１走査線３１は、例えば、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、第１走査線３１は、基材１０ｓ側から入射する戻り光を遮光すると共に、対向基板２０側から入射する入射光を反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では第１走査線３１はＷＳｉ（タングステンシリサイド）を用いて形成されている。第１走査線３１の膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００７３】
次に、第１走査線３１を覆う第１層間絶縁膜１１ａが形成される。第１層間絶縁膜１１ａは、この後に第１層間絶縁膜１１ａ上に半導体層３０ａが形成されることから、意図的に不純物が導入されていない、例えば酸化シリコン膜（None−doped  Silicate  Glass；ＮＳＧ膜）や窒化シリコン膜を用いて形成される。第１層間絶縁膜１１ａの形成方法としては、モノシラン（ＳｉＨ4）、２塩化シラン（ＳｉＣｌ2Ｈ2）、ＴＥＯＳ（テトラエトキシシラン）、アンモニアなどの処理ガスを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第１層間絶縁膜１１ａの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００７４】
続いて、第１層間絶縁膜１１ａ上に半導体層３０ａが形成される。半導体層３０ａは例えば減圧ＣＶＤ法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、不純物イオンが選択的に注入されて、ソース領域３０ｓ、接合領域３０ｅ、チャネル領域３０ｃ、接合領域３０ｆ、ドレイン領域３０ｄを含むＬＤＤ（Lightly  Doped  Drain）構造が構築されている。半導体層３０ａの膜厚は例えば３０ｎｍ〜７０ｎｍである。
【００７５】
次に、半導体層３０ａを覆うゲート絶縁膜１１ｇが形成される。ゲート絶縁膜１１ｇは例えばシリコンの半導体膜を熱酸化して得られた第１酸化シリコン膜と、減圧ＣＶＤ法を用い７００℃から９００℃の高温条件で形成された第２酸化シリコン膜との二層構造となっている。ゲート絶縁膜１１ｇの膜厚は例えばおよそ５０ｎｍ〜１００ｎｍである。
【００７６】
ゲート絶縁膜１１ｇ上に第２走査線３２が形成される。第２走査線３２は、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、第２走査線３２は、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧ＣＶＤ法で燐（Ｐ）がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が１×１０19個／ｃｍ3以上の濃度で含まれるように形成したものである。第２走査線３２は、前述したように、半導体層３０ａのチャネル領域３０ｃと平面視で重なるようにパターニングされる。本実施形態において、以降、導電性のポリシリコン膜は、上述したように、燐原子がドープすることで導電性が付与されたものを指すこととする。なお、ドープされる原子は燐（Ｐ）に限定されない。
【００７７】
次に、第２走査線３２を覆う第２層間絶縁膜１１ｂが形成される。第２層間絶縁膜１１ｂは、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ（Phospho  Silicate  Glass）膜、硼素を含むＢＳＧ（Boro  Silicate  Glass）膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ（Boro−phospho  Silicate  Glass）膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（テトラエチルポートレート）、ＴＭＯＰ（テトラメチルオキシフォスレート）などを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第２層間絶縁膜１１ｂの膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００７８】
続いて、第２層間絶縁膜１１ｂを覆う第１保護膜１１ｃが形成される。第１保護膜１１ｃは、この後に積層形成される第２保護膜１１ｄとの間でエッチング選択性が得られるように、本実施形態では、窒化シリコン膜を用いて形成される。第１保護膜１１ｃの膜厚は例えば２０ｎｍ〜５０ｎｍである。
【００７９】
第１保護膜１１ｃ上に、３つの蓄積容量１６ａ，１６ｂ，１６ｃが積層して形成されて画素容量１６が構成される。画素容量１６の詳しい形成方法は後述するが、３つの蓄積容量１６ａ，１６ｂ，１６ｃは、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍを含んで構成されている。第３容量電極１６ｈと第４容量電極１６ｋとの間には、第３層間絶縁膜１１ｅと第３保護膜１１ｆとが形成されている。そして、３つの蓄積容量１６ａ，１６ｂ，１６ｃ、すなわち画素容量１６を覆う第４層間絶縁膜１２が形成される。第４層間絶縁膜１２は、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。
以降、本実施形態では、３つの蓄積容量１６ａ，１６ｂ，１６ｃについて、基材１０ｓ上に積層される順に、第１蓄積容量１６ａ、第２蓄積容量１６ｂ、第３蓄積容量１６ｃと呼ぶこともある。同様に、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍについても、第１容量電極１６ｄ、第２容量電極１６ｆ、第３容量電極１６ｈ、第４容量電極１６ｋ、第５容量電極１６ｍと呼ぶこともある。
【００８０】
第４層間絶縁膜１２には、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち、奇数番目に積層された、第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍを容量線７に接続させるためのコンタクトホール６１，６２が形成される。また、第４容量電極１６ｋを中継層６ｂに接続させるコンタクトホール６３が形成される。なお、図８に示すように、第２容量電極１６ｆは、ゲート絶縁膜１１ｇ及び第２層間絶縁膜１１ｂを貫通するコンタクトホール３６の内側を被覆するように形成され、半導体層３０ａのドレイン領域３０ｄに接続している。第４容量電極１６ｋもまた、同じくゲート絶縁膜１１ｇ及び第２層間絶縁膜１１ｂを貫通するコンタクトホール３７の内側を被覆するように形成され、半導体層３０ａのドレイン領域３０ｄに接続している。したがって、ドレイン領域３０ｄを介して第２容量電極１６ｆと第４容量電極１６ｋとは電気的に接続されている。
【００８１】
図９に示すように、第４層間絶縁膜１２上に、データ線６ａ、中継層６ｂ，６ｃが形成される。データ線６ａ、中継層６ｂ，６ｃは、例えば、アルミニウム合金膜、アルミニウム膜と窒化チタン膜との積層膜などの低抵抗な導電膜を用いて形成される。中継層６ｃは、コンタクトホール６１，６２に繋がっている。第３容量電極１６ｈと第５容量電極１６ｍとは、共通コンタクトホールとしてのコンタクトホール６２によって電気的に接続される。コンタクトホール６１は、第１容量電極１６ｄと電気的に接続されている。したがって、第１容量電極１６ｄは、第３容量電極１６ｈ及び第５容量電極１６ｍと電気的に接続される。
【００８２】
データ線６ａ、中継層６ｂ，６ｃを覆う第５層間絶縁膜１３が形成される。第５層間絶縁膜１３もまた、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第５層間絶縁膜１３の表面は、下層の配線層の影響を受けて凹凸が生ずることから、この後に形成される画素電極１５に当該凹凸の影響が及ばないように、例えばＣＭＰ処理などの平坦化処理が施される。
【００８３】
平坦化処理が施された第５層間絶縁膜１３には、中継層６ｃに至るコンタクトホール７１と、中継層６ｂに至るコンタクトホール７２とが形成される。第５層間絶縁膜１３上に容量線７と、中継層７ｃとが形成される。容量線７、中継層７ｃもまた、データ線６ａと同様に低抵抗な導電膜を用いて形成される。
【００８４】
容量線７、中継層７ｃを覆う第６層間絶縁膜１４が形成される。第６層間絶縁膜１４もまた、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第６層間絶縁膜１４には、中継層７ｃに至るコンタクトホール８１が形成される。第６層間絶縁膜１４上に、例えば、ＩＴＯ膜などの透明導電膜を用いて画素電極１５が形成される。画素電極１５は、コンタクトホール８１を介して中継層７ｃに接続される。
【００８５】
＜電気光学装置の製造方法＞
次に、本実施形態の電気光学装置の製造方法に係る画素容量１６の形成方法について、図１０〜図３１を参照して、より具体的に説明する。
本実施形態の画素容量１６の形成方法は、第１容量電極１６ｄを形成する工程と、第１容量電極１６ｄに第１誘電体膜を介して第１電極膜を形成する工程と、第１電極膜に第２誘電体膜を介して第２電極膜を形成する工程と、第１電極膜、第２誘電体膜、第２電極膜を一括パターニングして、第２容量電極１６ｆ、第３容量電極１６ｈを形成する工程と、第３容量電極１６ｈの上層に第４容量電極１６ｋを形成する工程と、第４容量電極１６ｋに第３誘電体膜を介して第５容量電極１６ｍを形成する工程と、第３容量電極１６ｈ及び第５容量電極１６ｍを容量線７と電気的に接続するための共通コンタクトホールであるコンタクトホール６２を形成する工程と、を含んでいる。以降、各工程に対応する図を参照して説明する。なお、容量電極、誘電体膜、保護膜などを所定の形状にパターニングする方法は、フォトリソグラフィ法が用いられている。
【００８６】
［第１容量電極の形成工程］
図１０は第１容量電極の形成方法を示す概略平面図、図１１は図１０のＡ−Ａ’線に沿った第１容量電極の形成方法を示す概略断面図、図１２は図１０のＢ−Ｂ’線に沿った第１容量電極の形成方法を示す概略断面図である。
図１０に示すように、第１容量電極１６ｄは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように十字状に形成される。第１容量電極１６ｄは、Ｙ方向に延在する第１の部分と、第１の部分に交差してＸ方向に延在する第２の部分とを有する。第１の部分は、図１１に示すように、半導体層３０ａのチャネル領域３０ｃと、チャネル領域３０ｃを挟む接合領域３０ｅ，３０ｆとに平面視で重なるように形成される。図１２に示すように、Ｂ−Ｂ’線に沿ったＸ方向に延在する第１容量電極１６ｄ（第２の部分）の一方の端部（図１０では左側の端部）を覆うように第２保護膜１１ｄが島状に形成される。第２保護膜１１ｄで覆われた部分に、後にコンタクトホール６１が形成される。
【００８７】
第１容量電極１６ｄは、例えば、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、前述した導電性のポリシリコン膜を用い、膜厚が例えば２００ｎｍ〜５００ｎｍの第１容量電極１６ｄを形成した。第１容量電極１６ｄは、この後に第１容量電極１６ｄ及び第２保護膜１１ｄを覆う第１誘電体膜１６ｅ（図１３参照）の膜厚よりも厚く形成されている。
【００８８】
第２保護膜１１ｄは、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成することができる。本実施形態では、ＮＳＧ膜を用いて膜厚が例えば１００ｎｍ〜３００ｎｍの第２保護膜１１ｄを形成した。
【００８９】
［第２容量電極及び第３容量電極の形成工程］
図１３は第１誘電体膜及び第１電極膜の形成方法を示すＡ−Ａ’線に沿った概略断面図、図１４は第２誘電体膜及び第２電極膜の形成方法を示すＡ−Ａ’線に沿った概略断面図である。
図１３に示すように、まず、第１容量電極１６ｄを覆うように第１誘電体膜１６ｅを成膜し、続いて第１誘電体膜１６ｅに第１電極膜４１を積層して形成する。第１誘電体膜１６ｅは、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いて形成することができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いて形成してもよい。さらには、これらの誘電体膜の中からいくつかを選択し、積層して第１誘電体膜１６ｅを形成してもよい。これらの誘電体膜の形成方法としては、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法などを挙げることができる。
本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第１誘電体膜１６ｅを形成した。酸化シリコン膜は、窒化シリコン膜に比べて高い絶縁性を有しているので、先に酸化シリコン膜を成膜してから窒化シリコン膜を積層している。第１誘電体膜１６ｅの膜厚は、第１容量電極１６ｄの膜厚よりも薄い。なお、窒化シリコン膜を挟んで酸化シリコン膜を積層して第１誘電体膜１６ｅを形成してもよい。
【００９０】
第１電極膜４１は、導電性のポリシリコン膜、金属シリサイド膜、金属あるいは金属化合物などの導電膜を用いて形成することができる。本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば２０ｎｍ〜５０ｎｍの第１電極膜４１を形成した。
【００９１】
第１電極膜４１を形成した後に、第１電極膜４１、第１誘電体膜１６ｅ、第１保護膜１１ｃ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのドレイン領域３０ｄに至るコンタクトホール３６をドライエッチングにより形成する。そして、図１４に示すように、再び導電性のポリシリコン膜を用いて、コンタクトホール３６の内側を被覆するように成膜する。これによって、第１容量電極１６ｄに対して第１誘電体膜１６ｅを介して対向する部分の第１電極膜４１の膜厚は厚くなり、例えば１２０ｎｍ〜１５０ｎｍとなる。続いて、第１電極膜４１に第２誘電体膜１６ｇと第２電極膜４２とを順に成膜して積層する。
【００９２】
第２誘電体膜１６ｇは、第１誘電体膜１６ｅと同様な膜構成とすることができ、本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第２誘電体膜１６ｇを形成した。
【００９３】
第２電極膜４２は、第１電極膜４１と同様な膜構成とし、本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば５０ｎｍ〜１００ｎｍの第２電極膜４２を形成した。
【００９４】
図１５は第２容量電極及び第３容量電極の形成方法を示す概略平面図、図１６は第２容量電極及び第３容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図、図１７は第２容量電極及び第３容量電極の形成方法を示すＢ−Ｂ’線に沿った概略断面図である。
図１５に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈもまた、先に説明した非開口領域の交差部（図４参照）において、平面視で半導体層３０ａと重なるように十字状に形成される。第１容量電極１６ｄの形状と異なるのは、Ｘ方向に延在する部分の一方の端部（図面上では左側の端部）が、第２保護膜１１ｄが設けられた領域と一部重なった状態となっている。また、Ｙ方向に延在する部分の一方の端部（図面上では上側の端部）が平面視でコンタクトホール３６と重なっている。さらに、第２容量電極１６ｆと第３容量電極１６ｈの外形は同一であり、端部が揃っている。
【００９５】
このような、第２容量電極１６ｆ及び第３容量電極１６ｈの形成方法としては、先の図１４に示した、第１電極膜４１、第２誘電体膜１６ｇ、第２電極膜４２をドライエッチングにより一括パターニングして、図１６及び図１７に示すように、端部が揃った第２容量電極１６ｆ及び第３容量電極１６ｈを形成する。このとき、第１保護膜１１ｃは窒化シリコン膜を用いて形成されていることからエッチング制御膜として機能する。図１６に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈは、Ａ−Ａ’線に沿ったＹ方向において、第１容量電極１６ｄ及びコンタクトホール３６を含む領域に配置されるようにパターニングされる。また、図１７に示すように、第２容量電極１６ｆ及び第３容量電極１６ｈは、Ｂ−Ｂ’線に沿ったＸ方向における一方の端部が第２保護膜１１ｄに乗り上げた位置となり、他方の端部が第１容量電極１６ｄの端部を超えた位置になるようにパターニングされる。
【００９６】
ここまでの工程で、第１誘電体膜１６ｅを挟んで対向配置された第１容量電極１６ｄ及び第２容量電極１６ｆよりなる第１蓄積容量１６ａと、第２誘電体膜１６ｇを挟んで対向配置された第２容量電極１６ｆ及び第３容量電極１６ｈよりなる第２蓄積容量１６ｂとが積層して形成される。第１容量電極１６ｄの膜厚は第１誘電体膜１６ｅの膜厚よりも厚いので、膜厚が第１誘電体膜１６ｅと同等または薄い場合に比べて、第１容量電極１６ｄと第２容量電極１６ｆとが実質的に対向する面積が増えるため、容量値が増えた第１蓄積容量１６ａが形成される。第１容量電極１６ｄが本発明における下部容量電極の一例であり、第２容量電極１６ｆが本発明の上部容量電極の一例である。
また、第２蓄積容量１６ｂは、コンタクトホール３６の内部に及んで立体的に形成される。つまり、第２誘電体膜１６ｇを介して第２容量電極１６ｆと第３容量電極１６ｈとを平坦な面に配置する場合に比べて、容量値が増えた第２蓄積容量１６ｂが形成される。
【００９７】
図１８は第３層間絶縁膜及び第３保護膜の形成方法を示すＡ−Ａ’線に沿った概略断面図である。図１８に示すように、第２蓄積容量１６ｂを覆う第３層間絶縁膜１１ｅを成膜し、続いて第３層間絶縁膜１１ｅに第３保護膜１１ｆを積層して成膜する。第３層間絶縁膜１１ｅは、第２層間絶縁膜１１ｂと同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成することができる。本実施形態では、ＮＳＧ膜を用いて膜厚が例えば１００ｎｍ〜３００ｎｍの第３層間絶縁膜１１ｅを形成した。第３層間絶縁膜１１ｅは、第２蓄積容量１６ｂの表面だけでなく、端部が揃った第２蓄積容量１６ｂの端面もまた被覆して形成される。なお、図１８には図示していないが、第３層間絶縁膜１１ｅは、本発明における容量電極間に挟まれる誘電体膜の一例であって、少なくとも複数の画素Ｐが配置される表示領域Ｅに亘って形成されている。上述したように、第３層間絶縁膜１１ｅは、シリコン系酸化膜を用いて形成されていることから、例えば窒化シリコン膜に比べて、基材１０ｓとほぼ同等な屈折率を有し画素Ｐの開口部において高い透過率を実現できる。また、第３層間絶縁膜１１ｅは、他の誘電体膜に比べて膜厚が厚くなるように形成する。これによって、第３層間絶縁膜１１ｅの表面の凹凸部分を含めた領域に形成される第４容量電極１６ｋの容量値に影響する実質的な面積を大きくすることができる。
【００９８】
第３保護膜１１ｆは、ドライエッチングにおいてシリコン系酸化物に対して選択性が得られる窒化シリコン膜を用いて形成されている。第３保護膜１１ｆの形成方法としては、モノシラン、２塩化シラン、アンモニア、窒素を処理ガスとして用いる常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法が挙げられる。第３保護膜１１ｆの膜厚は例えば２０ｎｍ〜５０ｎｍである。第３保護膜１１ｆは、この後に、第３保護膜１１ｆ上に形成される第４容量電極１６ｋ及び第４保護膜１１ｈのエッチング制御膜として機能するものである。
続いて、第３保護膜１１ｆ、第３層間絶縁膜１１ｅ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのドレイン領域３０ｄに至るコンタクトホール３７をドライエッチングにより形成する。なお、図１８はコンタクトホール３７が形成された後の配線層の構造を示すものである。
【００９９】
［第４容量電極の形成工程］
図１９は第４容量電極及び第４保護膜の形成方法を示す概略平面図、図２０は第４容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図、図２１は第４容量電極及び第４保護膜の形成方法を示すＢ−Ｂ線’線に沿った概略断面図である。
図１９に示すように、第４容量電極１６ｋもまた、先に説明した非開口領域の交差部（図４参照）において、平面視で半導体層３０ａと重なるように十字状に形成される。第２容量電極１６ｆ（第３容量電極１６ｈ）の形状と異なるのは、図面上で交差部からＸ方向の左側に突出する部分の長さが短く、交差部からＸ方向の右側に突出する部分の端部は、島状に形成された第４保護膜１１ｈで覆われた状態となっている。第４保護膜１１ｈで覆われた部分に、この後、コンタクトホール６３（図２５参照）が形成される。また、Ｙ方向における一方の端部（図面上では上側の端部）が平面視でコンタクトホール３７と重なる位置まで延びている。Ｙ方向に延在する部分の他方の端部（図面上では下側の端部）は、第２容量電極１６ｆ（第３容量電極１６ｈ）と同様に、ソース領域３０ｓの拡張部分の手前に位置している。
【０１００】
このような第４容量電極１６ｋは、第２容量電極１６ｆ（第３容量電極１６ｈ）と同様な膜構成とすることができ、本実施形態では、導電性のポリシリコン膜を用いて、膜厚が例えば２００ｎｍ〜５００ｎｍの第４容量電極１６ｋを形成した。第４容量電極１６ｋは、図２０に示すように、ドレイン領域３０ｄに至るコンタクトホール３７の内側を被覆するように形成される。そして、図２１に示すように、第４容量電極１６ｋのＢ−Ｂ’線に沿ったＸ方向の右側の端部と重なるように、第４保護膜１１ｈが形成される。第４保護膜１１ｈは、第２保護膜１１ｄと同様な膜構成とすることができ、本実施形態では、ＮＳＧ膜を用いて膜厚が１００ｎｍ〜３００ｎｍの第４保護膜１１ｈを形成した。
【０１０１】
［第５容量電極の形成工程］
図２２は第５容量電極の形成方法を示す概略平面図、図２３は第３誘電体膜及び第５容量電極の形成方法を示すＡ−Ａ’線に沿った概略断面図、図２４は第３誘電体膜及び第５容量電極の形成方法を示すＢ−Ｂ’線に沿った概略断面図である。
図２２に示すように、第５容量電極１６ｍもまた、先に説明した非開口領域の交差部（図４参照）において、平面視で半導体層３０ａと重なるように十字状に形成される。また、第５容量電極１６ｍは第４容量電極１６ｋと対向するように形成される。第５容量電極１６ｍのＹ方向に延在する部分の一方の端部（図面上では上側の端部）が平面視でコンタクトホール３７と重なる位置まで延びている。第５容量電極１６ｍのＹ方向に延在する部分の他方の端部（図面上では下側の端部）は、ソース領域３０ｓの拡張部分の手前に位置している。第４容量電極１６ｋと異なっているのは、第５容量電極１６ｍの交差部からＸ方向の左側に突出する部分の長さが長くなっている。また、第５容量電極１６ｍの交差部からＸ方向の右側に突出する部分の長さが短く、その端部が第４保護膜１１ｈにわずかに掛かった状態となっている。
【０１０２】
第３誘電体膜１６ｎは、第２誘電体膜１６ｇと同様な膜構成とすることができる。本実施形態では、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第３誘電体膜１６ｎを形成した。また、第３誘電体膜１６ｎは、図２３に示すように、コンタクトホール３７の内側を被覆した第４容量電極１６ｋの端面を含む表面を覆うように形成される。また、図２４に示すように、第３誘電体膜１６ｎは、端部が第４保護膜１１ｈに乗り上げた状態に形成される。
【０１０３】
第５容量電極１６ｍは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を用いて形成することができる。本実施形態では、５つの容量電極のうち第５容量電極１６ｍが最上層に位置することから、対向基板２０側から入射する光の遮光性を考慮して、タングステンシリサイド膜（ＷＳｉ膜）を用い、膜厚が例えば１００ｎｍ〜３００ｎｍの第５容量電極１６ｍを形成した。また、第５容量電極１６ｍは、図２３に示すように、コンタクトホール３７において第３誘電体膜１６ｎを覆うように形成される。また、図２４に示すように、第５容量電極１６ｍは、端部が第４保護膜１１ｈに乗り上げた状態に形成される。このような、第３誘電体膜１６ｎ及び第５容量電極１６ｍの形成方法としては、例えば、酸化シリコン膜、窒化シリコン膜、ＷＳｉ膜をそれぞれ形成した後に、ドライエッチングにより一括パターニングして、第３誘電体膜１６ｎ及び第５容量電極１６ｍを形成する方法が挙げられる。これにより、第２蓄積容量１６ｂの上層に、第３誘電体膜１６ｎを挟んで対向配置された第４容量電極１６ｋ及び第５容量電極１６ｍよりなる第３蓄積容量１６ｃが形成される。また、第３誘電体膜１６ｎの端部と第５容量電極１６ｍの端部とが揃った状態となる。なお、本実施形態では、第３保護膜１１ｆもまた、第３誘電体膜１６ｎ及び第５容量電極１６ｍと同時に一括パターニングされている。したがって、第３保護膜１１ｆの端部は、第３誘電体膜１６ｎ及び第５容量電極１６ｍの端部と揃った部分（図２４では左側の端部）を有する。
【０１０４】
なお、第１誘電体膜１６ｅ、第２誘電体膜１６ｇ、第３誘電体膜１６ｎのうち、例えば、第３誘電体膜１６ｎの膜厚を他の誘電体膜に比べて厚くすれば、第３誘電体膜１６ｎの上に形成される第５容量電極１６ｍの容量値に影響する実質的な面積を増やすことができる。
【０１０５】
［容量電極に係るコンタクトホールの形成工程］
図２５は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図２６は第４層間絶縁膜の形成方法を示すＡ−Ａ’線に沿った概略断面図、図２７は容量電極に係るコンタクトホールの形成方法を示すＢ−Ｂ’線に沿った概略断面図である。
図２５に示すように、素子基板１０の基材１０ｓ上に積層された容量電極に係る３つのコンタクトホール６１，６２，６３は、先に説明した非開口領域の交差部からＸ方向に沿った位置に形成される。具体的には、十字状に形成された第５容量電極１６ｍに対して、図面上において、第５容量電極１６ｍのＸ方向の左側の端部と重なる位置にコンタクトホール６２が形成される。また、第５容量電極１６ｍのＸ方向の右側の端部の先にある第４保護膜１１ｈと重なる位置にコンタクトホール６３が形成される。コンタクトホール６１は、Ｘ方向においてコンタクトホール６２と、コンタクトホール６３との間に形成される。コンタクトホール６２は、他のコンタクトホール６１，６３と比べてＸ方向に長く形成される。
【０１０６】
図２６に示すように、第４層間絶縁膜１２は、第３蓄積容量１６ｃを覆って形成される。第４層間絶縁膜１２は、第３層間絶縁膜１１ｅと同様な膜構成とすることができる。本実施形態では、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第４層間絶縁膜１２を形成した。
【０１０７】
図２６に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのソース領域３０ｓに至るコンタクトホール３５を形成する。
また、図２７に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２保護膜１１ｄを貫通して第１容量電極１６ｄに至るコンタクトホール６１を形成する。また、第４層間絶縁膜１２を貫通して第５容量電極１６ｍに至ると共に、第４層間絶縁膜１２及び第３層間絶縁膜１１ｅを貫通して第３容量電極１６ｈに至るコンタクトホール６２を形成する。また、第４層間絶縁膜１２及び第４保護膜１１ｈを貫通して第４容量電極１６ｋに至るコンタクトホール６３を形成する。
これらのコンタクトホール３５及びコンタクトホール６１，６１，６３は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。コンタクトホール６２は、第３容量電極１６ｈの端部と第５容量電極１６ｍの端部とがそれぞれ露出するようにドライエッチングされ、Ｂ−Ｂ’線に沿ったＸ方向の一方の内壁が階段状となる。
【０１０８】
共通コンタクトホールであるコンタクトホール６２をドライエッチングで形成する場合、第３容量電極１６ｈが露出するまでドライエッチングを進行させたときに、先に露出する第５容量電極１６ｍの端部がコンタクトホール６２の内部に確実に残るように、第３容量電極１６ｈの膜厚に比べて、第５容量電極１６ｍの膜厚が厚くなるように第５容量電極１６ｍを形成する。あるいは、第３容量電極１６ｈに対して第５容量電極１６ｍのエッチング選択比が得られるように、それぞれの容量電極を構成する材料を異ならせる。
【０１０９】
図２８はデータ線の形成方法を示すＡ−Ａ’線に沿った概略断面図、図２９はデータ線及び中継層の形成方法を示すＢ−Ｂ’線に沿った概略断面図である。
図２８及び図２９に示すように、第４層間絶縁膜１２を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線６ａ、中継層６ｂ、中継層６ｃを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が２００ｎｍ〜５００ｎｍの導電膜を形成した。当該導電膜は、図２８に示すようにコンタクトホール３５の内側を被覆して成膜されるので、データ線６ａはコンタクトホール３５を介してソース領域３０ｓに接続される。また、当該導電膜は、図２９に示すように、コンタクトホール６１，６２，６３の内側を被覆するように成膜されるので、中継層６ｂはコンタクトホール６３を介して第４容量電極１６ｋに接続され、中継層６ｃはコンタクトホール６１を介して第１容量電極１６ｄに接続され、同じく中継層６ｃはコンタクトホール６２を介して第３容量電極１６ｈと第５容量電極１６ｍとに接続される。
【０１１０】
図３０はデータ線と同層の中継層に係るコンタクトホールの形成方法を示すＢ−Ｂ’線に沿った概略断面図、図３１は容量線及び容量線と同層の中継層の形成方法を示すＢ−Ｂ’線に沿った概略断面図である。
図３０に示すように、データ線６ａ、中継層６ｂ、中継層６ｃを覆う第５層間絶縁膜１３が形成される。第５層間絶縁膜１３は、第４層間絶縁膜１２と同じ膜構成とすることができ、本実施形態では、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第５層間絶縁膜１３を形成した。第５層間絶縁膜１３は、表面が下層の配線構造により凹凸となったデータ線６ａ、中継層６ｂ、中継層６ｃを覆うので、そのままでは該凹凸が反映された表面となる。この後に形成される画素電極１５に該凹凸が影響することを防ぐため、ＣＭＰ処理などの平坦化処理が施される。そして、平坦化処理が施された第５層間絶縁膜１３を貫通して中継層６ｃに至るコンタクトホール７１と、同じく第５層間絶縁膜１３を貫通して中継層６ｂに至るコンタクトホール７２とをドライエッチングにより形成する。
【０１１１】
そして、図３１に示すように、第５層間絶縁膜１３を覆う導電膜が成膜され、当該導電膜をパターニングすることにより容量線７、中継層７ｃを形成する。当該導電膜は、データ線６ａと同様な膜構成とすることができ、本実施形態では、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が例えば２００ｎｍ〜５００ｎｍの導電膜を形成した。当該導電膜は、図３１に示すように、コンタクトホール７１，７２の内側を被覆して成膜されるので、容量線７は、コンタクトホール７１を介して中継層６ｃに接続される。中継層７ｃは、コンタクトホール７２を介して中継層６ｂに接続される。つまり、容量線７は、コンタクトホール７１及び中継層６ｃ並びにコンタクトホール６１，６２を介して第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍに電気的に接続される。また、中継層７ｃは、コンタクトホール７２及び中継層６ｂ並びにコンタクトホール６３を介して電気的に第４容量電極１６ｋに接続される。
【０１１２】
以降、図９に示したように、容量線７、中継層７ｃを覆う第６層間絶縁膜１４を形成する。第６層間絶縁膜１４もまた、第４層間絶縁膜１２と同じ膜構成とすることができ、本実施形態では、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第６層間絶縁膜１４を形成した。そして、第６層間絶縁膜１４を貫通して中継層７ｃに至るコンタクトホール８１を形成する。さらに、第６層間絶縁膜１４を覆う例えばＩＴＯ膜などの透明導電膜を成膜してパターニングすることにより、画素電極１５を形成する。透明導電膜はコンタクトホール８１の内側を被覆して成膜されるので、画素電極１５はコンタクトホール８１を介して中継層７ｃに接続される。
【０１１３】
以上の工程を経ることにより、基材１０ｓ上において、ＴＦＴ３０の上層に形成された、３つの蓄積容量１６ａ，１６ｂ，１６ｃ、データ線６ａ、容量線７、画素電極１５を有する素子基板１０ができあがる。また、３つの蓄積容量１６ａ，１６ｂ，１６ｃを構成するところの、奇数番目に積層された第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍはコンタクトホール６１，６２，７１を介して容量線７に電気的に接続される。また、偶数番目に積層された第２容量電極１６ｆ及び第４容量電極１６ｋは、コンタクトホール３６，３７を介して半導体層３０ａのドレイン領域３０ｄに電気的に接続されると共に、コンタクトホール６３、中継層６ｂ、コンタクトホール７２、コンタクトホール８１を介して画素電極１５に電気的に接続される。つまり、３つの蓄積容量１６ａ，１６ｂ，１６ｃのそれぞれは、容量線７と、ＴＦＴ３０のドレイン領域３０ｄ及び画素電極１５との間に並列に接続される。
【０１１４】
上記第１実施形態の液晶装置１００及び画素容量１６の形成方法によれば、以下の効果が得られる。
（１）素子基板１０の基材１０ｓ上において、誘電体膜を介して５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍが積層されて３つの蓄積容量１６ａ，１６ｂ，１６ｃが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を形成する場合に比べて、各容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍの面積を確保し易い。また、第３容量電極１６ｈ及び第５容量電極１６ｍは共通コンタクトホールであるコンタクトホール６２を介して容量線７と電気的に接続されているので、３つの蓄積容量１６ａ，１６ｂ，１６ｃに対応して容量線７との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材１０ｓ上における画素構造が簡略化される。ゆえに、画素Ｐを高精細化しても、画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含むことから、画素容量１６の容量値を確保して優れた表示品質を有する液晶装置１００を提供することができる。
【０１１５】
（２）第２蓄積容量１６ｂを構成する第２容量電極１６ｆ及び第３容量電極１６ｈは、第２誘電体膜１６ｇを挟んで積層された第１電極膜４１及び第２電極膜４２をドライエッチングして一括パターニングすることにより形成される。したがって、容量電極のパターニング工程が簡略化される。また、一括パターニングすることで、第２容量電極１６ｆと第３容量電極１６ｈの端部が揃う。つまり、第２容量電極１６ｆをパターニングした後に、第２容量電極１６ｆを基準に第３容量電極１６ｈをパターニングする場合に比べて、第３容量電極１６ｈの位置ずれを防げることから、第２誘電体膜１６ｇを挟んで対向配置される第２容量電極１６ｆ及び第３容量電極１６ｈの実質的な面積を最大化することができる。ゆえに、第２容量電極１６ｆ及び第３容量電極１６ｈを個別にパターニングする場合に比べて、第２蓄積容量１６ｂの容量値を増やすことができる。
【０１１６】
（３）第１誘電体膜１６ｅの下の下部容量電極としての第１容量電極１６ｄの膜厚は、第１誘電体膜１６ｅの膜厚よりも厚い。第１誘電体膜１６ｅの上の上部容量電極としての第２容量電極１６ｆは第１誘電体膜１６ｅを介して第１容量電極１６ｄの端面を含む表面に対向して配置されている。したがって、第１誘電体膜１６ｅを挟んで第１容量電極１６ｄと第２容量電極１６ｆとを平坦な状態で配置する場合に比べて、第１蓄積容量１６ａの容量値を増やすことができる。この構成は、第２蓄積容量１６ｂにも適用されており、第２誘電体膜１６ｇの下の下部容量電極としての第２容量電極１６ｆの膜厚は第２誘電体膜１６ｇの膜厚よりも厚い。また、第２蓄積容量１６ｂは、ドレイン領域３０ｄとのコンタクトホール３６の内側部分を含む領域に形成されているので、第２蓄積容量１６ｂの容量値を増やすことができる。
【０１１７】
（４）第３誘電体膜１６ｎを挟んで対向配置された第４容量電極１６ｋ及び第５容量電極１６ｍを含む第３蓄積容量１６ｃは、第２蓄積容量１６ｂを覆い表面に凹凸を有する第３層間絶縁膜１１ｅを被覆する第３保護膜１１ｆ上に積層されている。また、第３蓄積容量１６ｃは、ドレイン領域３０ｄとのコンタクトホール３７の内側を含む領域に形成されている。つまり、第３誘電体膜１６ｎを挟んで第４容量電極１６ｋと第５容量電極１６ｍとを平坦な状態で配置する場合に比べて、該凹凸やコンタクトホール３７を利用して第３蓄積容量１６ｃが立体的に形成されているので、第３蓄積容量１６ｃの容量値を増やすことができる。
【０１１８】
（第２実施形態）
＜電気光学装置＞
次に、第２実施形態の電気光学装置について、第１実施形態と同様に液晶装置を例に挙げ、図３２〜図３５を参照して説明する。図３２は第２実施形態の液晶装置の画素回路図、図３３は第２実施形態の液晶装置の素子基板におけるトランジスターと走査線の配置を示す概略平面図、図３４は図３３のＣ−Ｃ’線に沿った素子基板の構造を示す概略断面図、図３５は図３３のＤ−Ｄ’線に沿った素子基板の構造を示す概略断面図である。
第２実施形態の電気光学装置としての液晶装置２００は、上記第１実施形態の液晶装置１００に対して、素子基板１０における画素容量１６の構成を異ならせたものである。したがって、液晶装置１００と同じ構成には、同じ符号を付して詳細な説明は省略する。
【０１１９】
図３２に示すように、本実施形態の液晶装置２００は、画素Ｐの画素回路として、画素電極１５と、ＴＦＴ３０と、画素容量１６とを備えるものである。画素容量１６が４つの蓄積容量１６ａ，１６ｂ，１６ｃ，１６ｐを含んでいる点が、電気的な構成において第１実施形態の液晶装置１００と異なる。４つの蓄積容量１６ａ，１６ｂ，１６ｃ，１６ｐは、容量線７と、ＴＦＴ３０のドレイン及び画素電極１５との間において並列に接続されている。
【０１２０】
図３３に示すように、走査線３は、Ｘ方向に隣り合う画素Ｐに跨ってＸ方向に延在する第１走査線３１と、平面視で第１走査線３１に重なり合うように配置され、同じくＸ方向に延在する第２走査線３２とを含んで構成されている。
【０１２１】
第１走査線３１は、Ｘ方向に延在する本線部分３１ａからＹ方向に突出した２つの突出部３１ｂ，３１ｃを有している。画素Ｐごとに設けられるＴＦＴ３０の半導体層３０ａは、画素Ｐの左上の角の第１走査線３１の突出部３１ｂ，３１ｃと重なる位置に配置されている。また、Ｙ方向に隣り合う画素ＰにおけるＴＦＴ３０の半導体層３０ａ同士が、ソース領域３０ｓに接続される１つのコンタクトホール３５を共用できるように、Ｙ方向において互いに向かい合って配置されている。それゆえに、第１走査線３１の突出部３１ｂもまたＹ方向において向かい合うように配置されており、向かい合った突出部３１ｂの間にコンタクトホール３５が設けられている。半導体層３０ａのドレイン領域３０ｄには、第２容量電極１６ｆ及び第４容量電極１６ｋを接続させるための１つのコンタクトホール３８が配置されている。ドレイン領域３０ｄと第２容量電極１６ｆ及び第４容量電極１６ｋとの詳しい接続のさせ方については後述する。
【０１２２】
第２走査線３２は、Ｘ方向に延在する本線部分３２ａと、Ｘ方向に間隔を置いて設けられた２つの拡張部３２ｂ，３２ｃと、２つの拡張部３２ｂ，３２ｃを繋ぐように配置されると共にＹ方向に突出した突出部３２ｇと、を有している。また、突出部３２ｇは、半導体層３０ａのチャネル領域３０ｃと重なるように配置されている。２つの拡張部３２ｂ，３２ｃには、第１走査線３１と、第２走査線３２とを電気的に接続させるためのコンタクトホール３３，３４が設けられている。走査線３のうち、半導体層３０ａのチャネル領域３０ｃと重なるように配置された突出部３２ｇがＴＦＴ３０におけるゲート電極として機能するものである。
【０１２３】
上記第１実施形態の液晶装置１００における素子基板１０に対して、本実施形態の液晶装置２００における素子基板の符号を１０Ｂとして区分する。
素子基板１０Ｂにおける各構成の構造について、以降の説明に用いる図３４〜図５７では、コンタクトホール３５から半導体層３０ａに沿ってコンタクトホール３８に至る線分をＣ−Ｃ’線として示す。また、コンタクトホール３３、半導体層３０ａ、コンタクトホール３４を横断する線分をＤ−Ｄ’線として示す。なお、Ｄ−Ｄ’線は、説明の都合上、始点と終点の位置が、図３４〜図５７において異なっている場合がある。
【０１２４】
図３４及び図３５に示すように、素子基板１０Ｂの基材１０ｓ上には、第１走査線３１、第１層間絶縁膜１１ａ、半導体層３０ａ、ゲート絶縁膜１１ｇ、第２走査線３２、第２層間絶縁膜１１ｂ、第１保護膜１１ｃがこの順に形成されている。第１走査線３１から第１保護膜１１ｃまでの構成は、上記第１実施形態の素子基板１０と同じである。したがって、以降の説明では、第１保護膜１１ｃよりも上の配線層における各構成とその形成方法について述べる。
【０１２５】
図３４及び図３５に示すように、第１保護膜１１ｃ上には、第１誘電体膜１６ｅを挟んで対向配置された第１容量電極１６ｄ及び第２容量電極１６ｆよりなる第１蓄積容量１６ａと、第２誘電体膜１６ｇを挟んで対向配置された第２容量電極１６ｆ及び第３容量電極１６ｈよりなる第２蓄積容量１６ｂと、が形成されている。また、第３誘電体膜１６ｊを挟んで対向配置された第３容量電極１６ｈ及び第４容量電極１６ｋよりなる第３蓄積容量１６ｐと、第４誘電体膜１６ｎを挟んで対向配置された第４容量電極１６ｋ及び第５容量電極１６ｍよりなる第４蓄積容量１６ｃと、が形成されている。
なお、本実施形態の第４蓄積容量１６ｃの容量電極及び誘電体膜の構成は、上記第１実施形態における第３蓄積容量における容量電極及び誘電体膜の構成と同じであるため、上記第１実施形態の第３蓄積容量の符号をそのまま用いている。
【０１２６】
第３容量電極１６ｈと第３誘電体膜１６ｊとの間には、第３層間絶縁膜１１ｅ及び第３保護膜１１ｆが形成されている領域と形成されていない領域とがある。第３容量電極１６ｈ上において第３層間絶縁膜１１ｅ及び第３保護膜１１ｆが形成されていない領域に、第３誘電体膜１６ｊを挟んで第４容量電極１６ｋが対向配置されて第３蓄積容量１６ｐが構成されている。つまり、基材１０ｓ上において、４つの蓄積容量１６ａ，１６ｂ，１６ｃ，１６ｐを構成するところの５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍが互いに誘電体膜を挟んで、この順に積層されている。
【０１２７】
図３４に示すように、第４容量電極１６ｋを含む第４蓄積容量１６ｃは、コンタクトホール３８を含めた領域に形成されている。第３容量電極１６ｈ以外の部分を覆う第３層間絶縁膜１１ｅ及び第３保護膜１１ｆ、第１保護膜１１ｃ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通しドレイン領域３０ｄに至るコンタクトホール３８が階段状に形成される。階段状に形成されたコンタクトホール３８の内側に第２容量電極１６ｆの端部が位置し、当該端部及びコンタクトホール３８の内側を被覆するように第４容量電極１６ｋが形成されている。これにより、コンタクトホール３８において第２容量電極１６ｆと第４容量電極１６ｋとが互いに接続されると共に、ドレイン領域３０ｄに接続されている。
【０１２８】
第４蓄積容量１６ｃを覆う第４層間絶縁膜１２が形成される。そして、図３４に示すように、第４層間絶縁膜１２、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通してソース領域３０ｓに至るコンタクトホール３５が形成される。コンタクトホール３５の内側を被覆するように導電膜が成膜され、当該導電膜をパターニングして第４層間絶縁膜１２上にデータ線６ａが形成される。これにより、コンタクトホール３５を介して半導体層３０ａのソース領域３０ｓとデータ線６ａとが接続される。
【０１２９】
同様に、図３５に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第１誘電体膜１６ｅ、第２保護膜１１ｄを貫通して第１容量電極１６ｄと第３容量電極１６ｈとに至る共通コンタクトホールとしてのコンタクトホール６４が階段状に形成される。また、第４層間絶縁膜１２を貫通して第５容量電極１６ｍに至るコンタクトホール６５が形成される。さらに、第４層間絶縁膜１２、第４保護膜１１ｈを貫通して第４容量電極１６ｋに至るコンタクトホール６３が形成される。これらのコンタクトホール６３，６４，６５の内側を被覆するように導電膜が成膜され、当該導電膜をパターニングして、第４層間絶縁膜１２上に、データ線６ａと共に、中継層６ｂ及び中継層６ｃが形成される。中継層６ｂはコンタクトホール６３を介して第４容量電極１６ｋに接続され、中継層６ｃはコンタクトホール６４，６５を介して、第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍに接続される。
【０１３０】
データ線６ａ、中継層６ｂ，６ｃを覆う第５層間絶縁膜１３が形成される。平坦化処理が施された第５層間絶縁膜１３を貫通して、中継層６ｃに至るコンタクトホール７１と、中継層６ｂに至るコンタクトホール７２とが形成される。また、これらのコンタクトホール７１，７２の内側を被覆するように導電膜が成膜され、当該導電膜をパターニングして、第５層間絶縁膜１３上に、容量線７（突出部７ｂ）と中継層７ｃとが形成される。容量線７はコンタクトホール７１を介して下層の中継層６ｃに接続される。中継層７ｃはコンタクトホール７２を介して下層の中継層６ｂに接続される。
【０１３１】
容量線７及び中継層７ｃを覆う第６層間絶縁膜１４が形成される。そして、第６層間絶縁膜１４を貫通して中継層７ｃに至るコンタクトホール８１が形成される。また、コンタクトホール８１の内側を被覆するように透明導電膜が成膜され、当該透明導電膜をパターニングして、第６層間絶縁膜１４上に画素電極１５が形成される。画素電極１５はコンタクトホール８１を介して中継層７ｃに接続される。つまり、画素電極１５は、コンタクトホール８１、中継層７ｃ、中継層６ｂ、コンタクトホール６３、第４容量電極１６ｋを介して、半導体層３０ａのドレイン領域３０ｄに接続される。
【０１３２】
＜電気光学装置の製造方法＞
次に、第２実施形態の電気光学装置の製造方法に係る画素容量１６の形成方法について、図３６〜図５７を参照して説明する。
第２実施形態の画素容量１６の形成方法は、基材１０ｓ上に第１容量電極１６ｄを形成する工程と、第１容量電極１６ｄに第１誘電体膜１６ｅを介して第２容量電極１６ｆを形成する工程と、第２容量電極１６ｆに第２誘電体膜１６ｇを介して第３容量電極１６ｈを形成する工程と、第３容量電極１６ｈに第３誘電体膜１６ｊを介して第４容量電極１６ｋを形成する工程と、第４容量電極１６ｋに第４誘電体膜１６ｎを介して第５容量電極１６ｍを形成する工程と、第１容量電極１６ｄ及び第３容量電極１６ｈを容量線７と電気的に接続するための共通コンタクトホールであるコンタクトホール６４を形成する工程と、第２容量電極１６ｆ及び第４容量電極１６ｋを半導体層３０ａのドレイン領域に電気的に接続するための１つのコンタクトホール３８を形成する工程と、を備えている。
つまり、第２実施形態の画素容量１６の形成方法は、上記第１実施形態に対して、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを形成すること、これらの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃと容量線７及びドレイン領域３０ｄとのコンタクトホールの形成の仕方とが異なっている。なお、以降の説明において、上記第１実施形態と同じ工程については詳細な説明は省略し、異なる工程について具体的に説明する。
【０１３３】
［第１蓄積容量の形成工程］
図３６は第２容量電極の形成方法を示す概略平面図、図３７は第１蓄積容量の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図３８は第１蓄積容量の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
本実施形態の第１蓄積容量１６ａの形成工程は、第１容量電極１６ｄの形成工程、第２保護膜１１ｄの形成工程、第１誘電体膜１６ｅの形成工程、第２容量電極１６ｆの形成工程を含むものである。このうち、第１容量電極１６ｄの形成工程、第２保護膜１１ｄの形成工程、第１誘電体膜１６ｅの形成工程は、上記第１実施形態と同じである。
【０１３４】
第２容量電極１６ｆの形成工程では、図３６に示すように、第２容量電極１６ｆは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように十字状に形成される。第２容量電極１６ｆは、Ｙ方向に延在する第１の部分と、第１の部分に交差してＸ方向に延在する第２の部分とを有する。第１の部分は、半導体層３０ａのソース領域３０ｓの拡張部とは重ならずに、ドレイン領域３０ｄの拡張部に一部が重なるように形成される。第２容量電極１６ｆの第２の部分の一方の端部（図３６では左側の端部）は、平面視で第１容量電極１６ｄの端部に重なって島状に設けられた第２保護膜１１ｄに掛かるように形成される。
【０１３５】
具体的には、図３７及び図３８に示すように、パターニング形成された第１容量電極１６ｄ及び第２保護膜１１ｄを覆うように、例えば酸化シリコン膜及び窒化シリコン膜を成膜した後に、続けて導電性のポリシリコン膜を成膜する。そして、第１容量電極１６ｄの下層にある第１保護膜１１ｃを含めてこれらの膜をパターニングして、酸化シリコン膜及び窒化シリコン膜が積層された第１誘電体膜１６ｅと、導電性のポリシリコン膜からなる第２容量電極１６ｆとを形成する。これにより、図３７に示すように、Ｃ−Ｃ’線に沿ったＹ方向では、第１誘電体膜１６ｅを挟んで第１容量電極１６ｄの端面及び表面と対向するように第２容量電極１６ｆが形成される。また、第１保護膜１１ｃ、第１誘電体膜１６ｅ、第２容量電極１６ｆの端部が揃うように形成される。一方で、図３８に示すように、Ｄ−Ｄ’線に沿ったＸ方向では、第１誘電体膜１６ｅ及び第２容量電極１６ｆの一方の端部が第２保護膜１１ｄに乗り上がり、他方の端部が第１容量電極１６ｄを過ぎたところで第１保護膜１１ｃの端部と揃った状態に形成される。第１容量電極１６ｄの膜厚は、上記第１実施形態と同様に、第１誘電体膜１６ｅの膜厚よりも厚い。したがって、第１容量電極１６ｄの端面を容量電極の一部として有効に使える状態となっている。
【０１３６】
［第２蓄積容量の形成工程］
図３９は第３容量電極の形成方法を示す概略平面図、図４０は第２蓄積容量の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図４１は第２蓄積容量の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
本実施形態の第２蓄積容量１６ｂの形成工程は、第２誘電体膜１６ｇの形成工程、第３容量電極１６ｈの形成工程を含むものである。
【０１３７】
図３９に示すように、第３容量電極１６ｈの形成工程では、第３容量電極１６ｈもまた第２容量電極１６ｆと同様に、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように十字状に形成される。第３容量電極１６ｈは、Ｙ方向に延在する第１の部分と、第１の部分に交差してＸ方向に延在する第２の部分とを有する。第１の部分は、半導体層３０ａのソース領域３０ｓの拡張部及びドレイン領域３０ｄの拡張部に重ならないように形成される。第３容量電極１６ｈの第２の部分の一方の端部（図３９では左側の端部）は、平面視で第１容量電極１６ｄの端部に重なって島状に設けられた第２保護膜１１ｄに掛かるように形成される。
【０１３８】
具体的には、図４０及び図４１に示すように、第２誘電体膜１６ｇの形成工程では、第２容量電極１６ｆを覆う第２誘電体膜１６ｇを形成する。第２誘電体膜１６ｇもまた例えば酸化シリコン膜と窒化シリコン膜とが積層されたものである。なお、第２誘電体膜１６ｇは、少なくとも表示領域Ｅに亘って形成される。第２誘電体膜１６ｇ上に例えば導電性のポリシリコン膜を成膜しパターニングして第３容量電極１６ｈを形成する。
図４０に示すように、第２誘電体膜１６ｇを挟んで第２容量電極１６ｆと第３容量電極１６ｈは対向配置されている。第３容量電極１６ｈのＣ−Ｃ’線に沿ったＹ方向の一方の端部（図面上で左側）は第２容量電極１６ｆの端部とほぼ同じ位置にあるが、第３容量電極１６ｈのＣ−Ｃ’線に沿ったＹ方向の他方の端部（図面上で右側）は第２容量電極１６ｆの端部よりも第１容量電極１６ｄ側に位置している。つまり、第２誘電体膜１６ｇを挟んで第２容量電極１６ｆと第３容量電極１６ｈとが対向していない部分がある。この部分が、後に第２容量電極１６ｆと第４容量電極１６ｋとを接続させる部分となる。
【０１３９】
また、図４１に示すように、第３容量電極１６ｈのＤ−Ｄ’線に沿ったＸ方向の一方の端部（図面上で左側）は、第２保護膜１１ｄ上において第２容量電極１６ｆの端部を過ぎた位置にある。一方で第３容量電極１６ｈのＤ−Ｄ’線に沿ったＸ方向の他方の端部（図面上で右側）は第２容量電極１６ｆの端部とほぼ同じ位置にある。言い換えれば、Ｘ方向及びＹ方向における端部が上述した位置となるように第３容量電極１６ｈをパターニングする。
【０１４０】
［第３蓄積容量の形成工程］
図４２は第３蓄積容量の形成方法を示す概略平面図、図４３は第３層間絶縁膜、第３保護膜、第３誘電体膜、第４容量電極の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図４４は第３層間絶縁膜、第３保護膜、第３誘電体膜、第４容量電極の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。図４５は第２容量電極及び第４容量電極とドレイン領域との電気的な接続を図るコンタクトホールの形成方法を示すＣ−Ｃ’線に沿った概略断面図、図４６は第４容量電極の形成方法を示す概略平面図、図４７は第４容量電極の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図４８は第４容量電極の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
本実施形態の第３蓄積容量の形成工程は、第３層間絶縁膜１１ｅ及び第３保護膜１１ｆの形成工程と、第３層間絶縁膜１１ｅ及び第３保護膜１１ｆをパターニングする工程と、第３誘電体膜１６ｊの形成工程と、電極膜の形成工程と、コンタクトホール３８の形成工程と、第４容量電極１６ｋの形成工程と、を含んでいる。
【０１４１】
本実施形態では、図４２に示すように、平面視で十字状に形成された第３容量電極１６ｈの交差部（拡張部分）において、Ｘ方向に延在するように第３蓄積容量１６ｐが形成される。具体的には、まず、第３容量電極１６ｈを覆うように第３層間絶縁膜１１ｅと第３保護膜１１ｆとを積層して形成する。続いて、図４２に示したように、平面視で第３容量電極１６ｈの交差部（拡張部分）に重なる部分（図４２に破線で示す部分）の第３層間絶縁膜１１ｅと第３保護膜１１ｆとをドライエッチングして除去する。そして、図４３及び図４４に示すように、第３層間絶縁膜１１ｅと第３保護膜１１ｆとが除去されて露出した第３容量電極１６ｈの部分を被覆すると共に、第３保護膜１１ｆを覆う第３誘電体膜１６ｊを形成する。第３誘電体膜１６ｊは、酸化シリコン膜や窒化シリコン膜などのシリコン化合物を用いることができる。また、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜などの高誘電率な誘電体膜を用いてもよい。本実施形態では、第１誘電体膜１６ｅや第２誘電体膜１６ｇと同様に、酸化シリコン膜と窒化シリコン膜とを積層して膜厚が例えば１０ｎｍ〜３０ｎｍの第３誘電体膜１６ｊを形成した。続いて、第３誘電体膜１６ｊを覆う電極膜４３を形成する。電極膜４３は、導電性のポリシリコン膜、金属シリサイド膜、金属あるいは金属化合物膜などの導電膜を用いることができる。本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば５０ｎｍ〜１００ｎｍの電極膜４３を形成した。
【０１４２】
次に、図４５に示すように、電極膜４３、第３保護膜１１ｆ、第３層間絶縁膜１１ｅ、第２誘電体膜１６ｇ、第１誘電体膜１６ｅ、第１保護膜１１ｃ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのドレイン領域３０ｄに至るコンタクトホール３８をドライエッチングにより形成する。このとき、コンタクトホール３８のＣ−Ｃ’線に沿ったＹ方向の一方の内壁は階段状に形成され、コンタクトホール３８の内部において第２容量電極１６ｆの一部が露出した状態となる。言い換えれば、コンタクトホール３８の内部において第２容量電極１６ｆの一部が露出するように階段状にコンタクトホール３８を形成する。
【０１４３】
図４６に示すように、第４容量電極１６ｋの形成工程では、第４容量電極１６ｋは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように十字状に形成される。第４容量電極１６ｋもまた、Ｙ方向に延在する第１の部分と、第１の部分に交差してＸ方向に延在する第２の部分とを有する。第１の部分は、半導体層３０ａのソース領域３０ｓの拡張部と重ならず、ドレイン領域３０ｄの拡張部に重なるように形成される。第４容量電極１６ｋの第２の部分の一方の端部（図４６では右側の端部）には、第４保護膜１１ｈが島状に形成される。
【０１４４】
具体的には、図４５に示したコンタクトホール３８の内部を被覆すると共に、電極膜４３を覆う導電膜を形成する。該導電膜は、電極膜４３と同じ材料からなるものであり、本実施形態では、導電性のポリシリコン膜を用いて膜厚が例えば５０ｎｍ〜１００ｎｍの導電膜を形成した。続いて、ポリシリコン膜と第３誘電体膜１６ｊとをドライエッチングしてパターニングすることにより、図４７に示すように、第４容量電極１６ｋを形成した。このとき、窒化シリコン膜からなる第３保護膜１１ｆがエッチング制御膜（エッチングストップ膜）として機能する。ポリシリコン膜を追加成膜することにより、ポリシリコン膜からなる第４容量電極１６ｋの膜厚はおよそ１００ｎｍ〜１５０ｎｍとなる。また、後から成膜した導電性のポリシリコン膜がコンタクトホール３８の内部を被覆することによって、第４容量電極１６ｋは、コンタクトホール３８を介してドレイン領域３０ｄと接続されると共に、コンタクトホール３８の内部で露出していた第２容量電極１６ｆの一部とも接続される。さらに、第３容量電極１６ｈ上において第３層間絶縁膜１１ｅ及び第３保護膜１１ｆが除去された部分において、第４容量電極１６ｋは、第３誘電体膜１６ｊを挟んで第３容量電極１６ｈと対向するように配置される。これにより、基材１０ｓ上に第３誘電体膜１６ｊを挟んで対向配置された第３容量電極１６ｈ及び第４容量電極１６ｋを含む第３蓄積容量１６ｐが形成される。
【０１４５】
続いて、図４８に示すように、第４容量電極１６ｋを覆う例えばＮＳＧ膜を成膜してパターニングすることにより、第４容量電極１６ｋのＤ−Ｄ’線に沿ったＸ方向の一方の端部（図面上では右側の端部）を覆う第４保護膜１１ｈを形成する。第４保護膜１１ｈの膜厚は例えば１００ｎｍ〜３００ｎｍである。
【０１４６】
［第４蓄積容量の形成工程］
図４９は第５容量電極の形成方法を示す概略平面図、図５０は第５容量電極の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図５１は第５容量電極の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
本実施形態の第４蓄積容量の形成工程は、第４誘電体膜１６ｎの形成工程と、第５容量電極１６ｍの形成工程とを含んでいる。
【０１４７】
図４９に示すように、第５容量電極１６ｍの形成工程では、第５容量電極１６ｍは、先に示した非開口領域の交差部（図４参照）に対応して、平面視で半導体層３０ａと重なるように十字状に形成される。第５容量電極１６ｍもまた、Ｙ方向に延在する第１の部分と、第１の部分に交差してＸ方向に延在する第２の部分とを有する。第１の部分は、半導体層３０ａのソース領域３０ｓの拡張部と重ならず、ドレイン領域３０ｄの拡張部に重なるように形成される。第４容量電極１６ｋに対して、第５容量電極１６ｍの第２の部分の一方の端部（図４９では左側の端部）はやや長く形成され、第５容量電極１６ｍの第２の部分の他方の端部（図４９では右側の端部）はやや短く形成され、且つ島状の第４保護膜１１ｈにやや掛かるように形成される。
【０１４８】
具体的には、図５０に示すように、コンタクトホール３８の内部を含む第４容量電極１６ｋの表面と端面とを被覆するように、第４誘電体膜１６ｎを形成する。第４誘電体膜１６ｎは、上記第１実施形態にて説明したように、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなり膜厚は例えば１０ｎｍ〜３０ｎｍである。続いて、第４誘電体膜１６ｎを覆うように、例えば、導電性のポリシリコン膜や金属シリサイド膜、金属膜あるいは金属化合物膜などの導電膜を成膜し、これをパターニングして第５容量電極１６ｍを形成する。本実施形態では、上記第１実施形態と同様に、対向基板２０側から入射する光の遮光性を考慮して、タングステンシリサイド膜（ＷＳｉ膜）を用い膜厚が例えば１００ｎｍ〜３００ｎｍの第５容量電極１６ｍを形成した。
【０１４９】
また、図５１に示すように、第５容量電極１６ｍのＤ−Ｄ’線に沿ったＸ方向の一方の端部（図面上では左側の端部）は、第３容量電極１６ｈと重なる位置まで延びた状態で形成される。第５容量電極１６ｍのＤ−Ｄ’線に沿ったＸ方向の他方の端部（図面上では右側の端部）は、第４保護膜１１ｈにやや乗り上げた状態に形成される。第４保護膜１１ｈ上で第５容量電極１６ｍが形成されていない領域に、この後、画素電極１５との電気的な接続を図るためのコンタクトホール６３が形成される。
【０１５０】
このようにして第４誘電体膜１６ｎを挟んで対向配置された第４容量電極１６ｋ及び第５容量電極１６ｍを含む第４蓄積容量１６ｃが形成される。第４容量電極１６ｋの膜厚は第４誘電体膜１６ｎの膜厚よりも厚いため、第４容量電極１６ｋの端面を含めた表面を容量電極として有効に利用できる。
【０１５１】
［容量電極に係るコンタクトホールの形成工程］
図５２は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図５３は第４層間絶縁膜の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図５４は容量電極に係るコンタクトホールの形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
図５２に示すように、基材１０ｓ上において積層された容量電極に係る３つのコンタクトホール６３，６４，６５は、先に説明した非開口領域の交差部からＸ方向に沿った位置に形成される。具体的には、十字状に形成された第５容量電極１６ｍに対して、図面上において、第５容量電極１６ｍのＸ方向の左側の端部と重なる位置にコンタクトホール６５が形成される。また、第５容量電極１６ｍのＸ方向の右側の端部の先にある第４保護膜１１ｈと重なる位置にコンタクトホール６３が形成される。コンタクトホール６４は、Ｘ方向においてコンタクトホール６３と、コンタクトホール６５との間に形成される。コンタクトホール６４は、平面視で他のコンタクトホール６３，６５よりもＸ方向に長く形成される。
【０１５２】
図５３に示すように、第４層間絶縁膜１２は、第４蓄積容量１６ｃを覆って形成される。本実施形態では、上記第１実施形態と同様に、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第４層間絶縁膜１２を形成した。
【０１５３】
図５３に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２誘電体膜１６ｇ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０ａのソース領域３０ｓに至るコンタクトホール３５を形成する。
また、図５４に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２誘電体膜１６ｇ、第２保護膜１１ｄを貫通して第１容量電極１６ｄと第３容量電極１６ｈとに至る階段状のコンタクトホール６４を形成する。また、第４層間絶縁膜１２を貫通して第５容量電極１６ｍに至るコンタクトホール６５を形成する。また、第４層間絶縁膜１２及び第４保護膜１１ｈを貫通して第４容量電極１６ｋに至るコンタクトホール６３を形成する。
これらのコンタクトホール３５及びコンタクトホール６３，６４，６５は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。
【０１５４】
図５５はデータ線の形成方法を示す概略平面図、図５６はデータ線の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図５７はデータ線及び中継層の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
図５５に示すように、データ線６ａは、Ｙ方向に延在すると共に、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。データ線６ａは、ドレイン領域３０ｄの拡張部と重なる部分及びコンタクトホール３５と重なる部分において幅が他の部分よりも広くなっている。また、Ｘ方向において隣り合うデータ線６ａの間において、Ｘ方向に沿って並ぶ、２つの中継層６ｂ，６ｃが設けられている。２つの中継層６ｂ，６ｃには、基材１０ｓ上に積層された容量電極１６ｄ，１６ｈ，１６ｍとの接続を図るためのコンタクトホール６３，６４，６５が設けられている。具体的には、中継層６ｂにコンタクトホール６３が設けられ、中継層６ｃに２つのコンタクトホール６４，６５が設けられている。コンタクトホール６５に対してコンタクトホール６４の方がＸ方向に長く、コンタクトホール６４が本発明における共通コンタクトホールの一例である。
【０１５５】
図５６及び図５７に示すように、第４層間絶縁膜１２を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線６ａ、中継層６ｂ、中継層６ｃを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、上記第１実施形態と同様に、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が２００ｎｍ〜５００ｎｍの導電膜を形成した。当該導電膜は、図５６に示すようにコンタクトホール３５の内側を被覆して成膜されるので、データ線６ａはコンタクトホール３５を介してソース領域３０ｓに接続される。また、当該導電膜は、図５７に示すように、コンタクトホール６３，６４，６５の内側を被覆するように成膜されるので、中継層６ｂはコンタクトホール６３を介して第４容量電極１６ｋに接続され、中継層６ｃはコンタクトホール６４を介して第１容量電極１６ｄ及び第３容量電極１６ｈに接続され、同じく中継層６ｃはコンタクトホール６５を介して第５容量電極１６ｍに接続される。
【０１５６】
以降、中継層６ｃを容量線７に接続させるためのコンタクトホール７１の形成工程、中継層６ｂを中継層７ｃに接続させるためのコンタクトホール７２の形成工程、中継層７ｃを画素電極１５に接続させるためのコンタクトホール８１の形成工程は、上記第１実施形態と同じであるので詳細な説明は省略する。
【０１５７】
以上の工程を経ることにより、基材１０ｓ上において、ＴＦＴ３０の上層に形成された、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃ、データ線６ａ、容量線７、画素電極１５を有する素子基板１０Ｂができあがる。また、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを構成するところの、奇数番目に積層された第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍはコンタクトホール６４，６５，７１を介して容量線７に電気的に接続される。また、偶数番目に積層された第２容量電極１６ｆ及び第４容量電極１６ｋは、コンタクトホール３８を介して半導体層３０ａのドレイン領域３０ｄに電気的に接続されると共に、コンタクトホール６３、中継層６ｂ、コンタクトホール７２、コンタクトホール８１を介して画素電極１５に電気的に接続される。つまり、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃのそれぞれは、容量線７と、ＴＦＴ３０のドレイン領域３０ｄ及び画素電極１５との間に並列に接続される。
【０１５８】
上記第２実施形態の液晶装置２００及び素子基板１０Ｂの製造方法によれば、以下の効果が得られる。
（１）基材１０ｓ上において、誘電体膜を介して５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍが積層されて４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍの面積を確保し易い。また、第１容量電極１６ｄ及び第３容量電極１６ｈは共通コンタクトホールであるコンタクトホール６４を介して容量線７と電気的に接続されているので、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃに対応して容量線７との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材１０ｓ上における画素構造が簡略化される。ゆえに、画素Ｐを高精細化しても、画素容量１６は４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを含むことから、上記第１実施形態の液晶装置１００に比べて、画素容量１６の容量値を増やして優れた表示品質を実現可能な液晶装置２００を提供することができる。
【０１５９】
（２）第２容量電極１６ｆ及び第４容量電極１６ｋとドレイン領域３０ｄとの電気的な接続を図るコンタクトホール３８は、上記第１実施形態のコンタクトホール３７に比べて、ドレイン領域３０ｄの拡張部に亘って大きく形成されている。したがって、上記第１実施形態の第３蓄積容量１６ｃの容量値に比べて、コンタクトホール３８の内部を含めた領域に形成された第４蓄積容量１６ｃの容量値を増やすことができる。
【０１６０】
（３）上記第１実施形態では、ドレイン領域３０ｄのコンタクトホールの数が２つ（コンタクトホール３６，３７）であったことに対して、第２実施形態では、１つのコンタクトホール３８で対応していることから、画素構造が簡略化される。
【０１６１】
（第３実施形態）
＜電気光学装置＞
次に、第３実施形態の電気光学装置について、第１及び第２実施形態と同様に液晶装置を例に挙げ、図５８〜図６４を参照して説明する。図５８は第３実施形態の液晶装置における素子基板の構造を示すＤ−Ｄ’線に沿った概略断面図である。
図５８に示すように、第３実施形態の電気光学装置としての液晶装置３００は、上記第２実施形態の液晶装置２００に対して、素子基板１０Ｂにおける奇数番目に積層された容量電極１６ｄ，１６ｈ，１６ｍと容量線７との電気的な接続を図るためのコンタクトホールの形成の仕方を異ならせたものである。したがって、液晶装置２００と同じ構成には、同じ符号を付して詳細な説明は省略する。液晶装置２００の素子基板１０Ｂと区別するため、第３実施形態の液晶装置３００の素子基板に符号１０Ｃを付与する。なお、液晶装置３００は、上記実施形態の液晶装置１００，２００と同様に、素子基板１０Ｃと対向基板２０との間に挟持された液晶層５０を有するものである。
【０１６２】
図５８に示すように、素子基板１０Ｃは、基材１０ｓ上に形成された、第１走査線３１、半導体層３０ａ、第２走査線３２、画素容量１６、データ線６ａ、容量線７、画素電極１５を有している。画素容量１６は、第１誘電体膜１６ｅを挟んで対向配置された第１容量電極１６ｄ及び第２容量電極１６ｆよりなる第１蓄積容量１６ａと、第２誘電体膜１６ｇを挟んで対向配置された第２容量電極１６ｆ及び第３容量電極１６ｈよりなる第２蓄積容量１６ｂと、第３誘電体膜１６ｊを挟んで対向配置された第３容量電極１６ｈ及び第４容量電極１６ｋよりなる第３蓄積容量１６ｐと、第４誘電体膜１６ｎを挟んで対向配置された第４容量電極１６ｋ及び第５容量電極１６ｍよりなる第４蓄積容量１６ｃと、により構成されている。つまり、画素容量１６は、５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍが互いに誘電体膜を介してこの順に積層された４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃからなる。
【０１６３】
５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍのうち奇数番目に積層された第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍは、データ線６ａと同層に形成された中継層６ｃの共通コンタクトホールであるコンタクトホール６６により互いに接続されている。さらに、中継層６ｃは第５層間絶縁膜１３に設けられたコンタクトホール７１により容量線７と接続されている。
【０１６４】
偶数番目に積層された第２容量電極１６ｆ、第４容量電極１６ｋのうち、第４容量電極１６ｋは、データ線６ａと同層に形成されたもう一つの中継層６ｂのコンタクトホール６３と、容量線７と同層に形成された中継層７ｃのコンタクトホール７２と、画素電極１５のコンタクトホール８１とにより画素電極１５に電気的に接続されている。なお、第２容量電極１６ｆと第４容量電極１６ｋとは、半導体層３０ａのドレイン領域３０ｄのコンタクトホール３８の内部で接続されている（図６０参照）。つまり、第２容量電極１６ｆ及び第４容量電極１６ｋは、コンタクトホール６３、中継層６ｂ、コンタクトホール７２、中継層７ｃ、コンタクトホール８１を介して画素電極１５に接続されると共に、コンタクトホール３８によりドレイン領域３０ｄに接続されている。
ゆえに、素子基板１０Ｃは、容量線７と、ドレイン領域３０ｄ及び画素電極１５との間において電気的に並列に接続された４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを画素Ｐごとに備えている。
【０１６５】
＜電気光学装置の製造方法＞
次に、第３実施形態の電気光学装置の製造方法係る画素容量１６の形成方法について、図５９〜図６４を参照して説明する。
第３実施形態の画素容量１６の形成方法は、基材１０ｓ上に第１容量電極１６ｄを形成する工程と、第１容量電極１６ｄに第１誘電体膜１６ｅを介して第２容量電極１６ｆを形成する工程と、第２容量電極１６ｆに第２誘電体膜１６ｇを介して第３容量電極１６ｈを形成する工程と、第３容量電極１６ｈに第３誘電体膜１６ｊを介して第４容量電極１６ｋを形成する工程と、第４容量電極１６ｋに第４誘電体膜１６ｎを介して第５容量電極１６ｍを形成する工程と、第１容量電極１６ｄ及び第３容量電極１６ｈ並びに第５容量電極１６ｍを容量線７と電気的に接続するための共通コンタクトホールであるコンタクトホール６６を形成する工程と、第２容量電極１６ｆ及び第４容量電極１６ｋを半導体層３０ａのドレイン領域に電気的に接続するための１つのコンタクトホール３８を形成する工程と、を備えている。
つまり、第３実施形態の画素容量１６の形成方法は、上記第２実施形態に対して、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃの形成の仕方は同じであって、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃと容量線７とのコンタクトホールの形成の仕方が異なっている。なお、以降の説明において、上記第１実施形態及び第２実施形態と同じ工程については詳細な説明は省略し、異なる工程について具体的に説明する。
【０１６６】
図５９は容量電極に係るコンタクトホールの形成方法を示す概略平面図、図６０は第４層間絶縁膜の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図６１は容量電極に係るコンタクトホールの形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
図５９に示すように、容量電極に係るコンタクトホール６３，６６は、先に説明した非開口領域の交差部からＸ方向に沿った位置に形成される。具体的には、十字状に形成された第５容量電極１６ｍに対して、図面上において、第５容量電極１６ｍのＸ方向の左側の端部と重なる位置にコンタクトホール６６が形成される。また、第５容量電極１６ｍのＸ方向の右側の端部の先にある第４保護膜１１ｈと重なる位置にコンタクトホール６３が形成される。コンタクトホール６６は、平面視でコンタクトホール６３よりもＸ方向に長く形成される。
【０１６７】
図６０に示すように、第４層間絶縁膜１２は、第４蓄積容量１６ｃを覆って形成される。本実施形態では、上記第２実施形態と同様に、ＮＳＧ膜を用いて膜厚が例えば３００ｎｍ〜８００ｎｍの第４層間絶縁膜１２を形成した。
【０１６８】
第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２誘電体膜１６ｇ、第２層間絶縁膜１１ｂ、ゲート絶縁膜１１ｇを貫通して半導体層３０のソース領域３０ｓに至るコンタクトホール３５を形成する。
また、図６１に示すように、第４層間絶縁膜１２、第３層間絶縁膜１１ｅ、第２誘電体膜１６ｇ、第２保護膜１１ｄを貫通して第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍに至る階段状のコンタクトホール６６を形成する。さらに、第４層間絶縁膜１２及び第４保護膜１１ｈを貫通して第４容量電極１６ｋに至るコンタクトホール６３を形成する。
これらのコンタクトホール３５及びコンタクトホール６３，６６は、酸化シリコン膜、窒化シリコン膜をドライエッチングすることにより形成される。
【０１６９】
図６２はデータ線の形成方法を示す概略平面図、図６３はデータ線の形成方法を示すＣ−Ｃ’線に沿った概略断面図、図６４はデータ線及び中継層の形成方法を示すＤ−Ｄ’線に沿った概略断面図である。
図６２に示すように、データ線６ａは、Ｙ方向に延在すると共に、画素Ｐの配置ピッチに基づいて、Ｘ方向に間隔をおいて並列して配置されている。データ線６ａは、ドレイン領域３０ｄの拡張部と重なる部分及びコンタクトホール３５と重なる部分において幅が他の部分よりも広くなっている。また、Ｘ方向に隣り合うデータ線６ａの間に、Ｘ方向に沿って並ぶ、２つの中継層６ｂ，６ｃが設けられている。２つの中継層６ｂ，６ｃには、基材１０ｓ上において積層された５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍとの接続を図るためのコンタクトホール６３，６６が設けられている。具体的には、中継層６ｂにコンタクトホール６３が設けられ、中継層６ｃにコンタクトホール６６が設けられている。コンタクトホール６３に対してコンタクトホール６６の方がＸ方向に長く形成されている。コンタクトホール６６が本発明における共通コンタクトホールの一例である。
【０１７０】
図６３及び図６４に示すように、第４層間絶縁膜１２を覆う導電膜が成膜され、当該導電膜をパターニングすることによりデータ線６ａ、中継層６ｂ、中継層６ｃを形成する。導電膜としては、アルミニウム合金膜、アルミニウム膜と窒化チタン膜とを二層あるいは四層に積層した膜を用いることができる。本実施形態では、上記第２実施形態と同様に、アルミニウム膜と窒化チタン膜とを二層積層して膜厚が２００ｎｍ〜５００ｎｍの導電膜を形成した。当該導電膜は、図６３に示すようにコンタクトホール３５の内側を被覆して成膜されるので、データ線６ａはコンタクトホール３５を介してソース領域３０ｓに接続される。また、当該導電膜は、図６４に示すように、コンタクトホール６３，６６の内側を被覆するように成膜されるので、中継層６ｂはコンタクトホール６３を介して第４容量電極１６ｋに接続され、中継層６ｃはコンタクトホール６６を介して第１容量電極１６ｄ及び第３容量電極１６ｈ並びに第５容量電極１６ｍに接続される。
【０１７１】
以降、中継層６ｃを容量線７に接続させるためのコンタクトホール７１の形成工程、中継層６ｂを中継層７ｃに接続させるためのコンタクトホール７２の形成工程、中継層７ｃを画素電極１５に接続させるためのコンタクトホール８１の形成工程は、上記第１実施形態と同じであるので詳細な説明は省略する。
【０１７２】
以上の工程を経ることにより、基材１０ｓ上において、ＴＦＴ３０の上層に形成された、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃ、データ線６ａ、容量線７、画素電極１５を有する素子基板１０Ｃができあがる。また、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを構成するところの、奇数番目に積層された第１容量電極１６ｄ、第３容量電極１６ｈ、第５容量電極１６ｍは１つのコンタクトホール６６を介して容量線７に電気的に接続される。また、偶数番目に積層された第２容量電極１６ｆ及び第４容量電極１６ｋは、１つのコンタクトホール３８を介して半導体層３０ａのドレイン領域３０ｄに電気的に接続されると共に、コンタクトホール６３、中継層６ｂ、コンタクトホール７２、コンタクトホール８１を介して画素電極１５に電気的に接続される。つまり、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃのそれぞれは、容量線７と、ＴＦＴ３０のドレイン領域３０ｄ及び画素電極１５との間に並列に接続される。
【０１７３】
上記第３実施形態の液晶装置３００及び画素容量１６の形成方法によれば、上記第２実施形態の効果（２）、（３）に加えて以下の効果が得られる。
（４）素子基板１０の基材１０ｓ上において、誘電体膜を介して５つの容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍが積層されて４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃが構成されている。したがって、互いに積層せず、平面的に異なる位置に複数の蓄積容量を構成する場合に比べて、各容量電極１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍの面積を確保し易い。また、第１容量電極１６ｄ及び第３容量電極１６ｈ並びに第５容量電極１６ｍは共通コンタクトホールであるコンタクトホール６６を介して容量線７と電気的に接続されているので、４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃに対応して容量線７との接続を図るコントタクトホールをそれぞれ設ける場合に比べて、基材１０ｓ上における画素構造が簡略化される。ゆえに、画素Ｐを高精細化しても、画素容量１６は４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを含むことから、上記第１実施形態の液晶装置１００に比べて、画素容量１６の容量値を増やして優れた表示品質を実現可能な液晶装置３００を提供することができる。
【０１７４】
（第４実施形態）
次に、上記第１から第３実施形態の電気光学装置としての液晶装置を適用可能な電子機器として、投射型表示装置（液晶プロジェクター）を例に挙げて説明する。図６５は投射型表示装置の構成を示す概略図である。
【０１７５】
図６５に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、を備えている。また、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、を備えている。さらに、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７と、を備えている。
【０１７６】
偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。
【０１７７】
ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。
【０１７８】
ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。
【０１７９】
液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。
【０１８０】
液晶ライトバルブ１２１０は、上記第１実施形態の液晶装置１００（図１参照）が適用されたものである。液晶装置１００の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。
【０１８１】
このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、上記第１実施形態の液晶装置１００が用いられており、画素回路における画素容量１６は３つの蓄積容量１６ａ，１６ｂ，１６ｃを含んで構成されていることから、従来に比べて画素容量１６の容量値を確保し易くなっている。つまり、高精細な画像を投射するために画素Ｐを小さくして表示領域Ｅに高密度に配置したとしても、画素電極１５に与えられる電位を所定の時間保持することが可能となり、高品位な画像を投射可能な投射型表示装置１０００を提供することができる。なお、液晶ライトバルブ１２１０，１２２０，１２３０として、上記第２実施形態の液晶装置２００や上記第３実施形態の液晶装置３００を採用しても同様な効果が得られる。
【０１８２】
上記第１から第３実施形態の液晶装置１００，２００，３００のいずれかが適用される電子機器は、投射型表示装置１０００に限定されない。例えば、液晶装置１００の対向基板２０において、少なくとも赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応するカラーフィルターを有し、液晶ライトバルブを単板構成としてもよい。また、例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として液晶装置１００，２００，３００のいずれかを好適に用いることができる。
【０１８３】
本発明は、上記した実施形態に限られるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置および該電気光学装置の製造方法ならびに該電気光学装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１８４】
（変形例１）基材１０ｓ上において、奇数番目に積層された容量電極１６ｄ，１６ｈ，１６ｍを容量線７と電気的に接続させる共通コンタクトホールは、上述したように、奇数番目に積層された容量電極１６ｄ，１６ｈ，１６ｍのうち少なくとも２つを接続させるものであればよい。言い換えれば、上記第３実施形態で示したように奇数番目に積層された容量電極１６ｄ，１６ｈ，１６ｍを階段状に形成された１つのコンタクトホール６６で接続させる構成は、上記第１実施形態にも適用可能である。
【０１８５】
（変形例２）上記第１実施形態で示したように、第２容量電極１６ｆ、第２誘電体膜１６ｇ、第３容量電極１６ｈを一括パターニングする方法は、基材１０ｓ上において３つの蓄積容量１６ａ，１６ｂ，１６ｃを積層する場合に適用されることに限定されない。基材１０ｓ上において４つの蓄積容量１６ａ，１６ｂ，１６ｐ，１６ｃを積層する第２実施形態や第３実施形態にも適用可能である。その場合には、偶数番目に積層された容量電極１６ｆ，１６ｋをドレイン領域３０ｄに接続させるコンタクトホールを上記第１実施形態に示したように２つのコンタクトホール３６，３７とすればよい。
【０１８６】
（変形例３）基材１０ｓ上に積層される蓄積容量の数は、上記実施形態に示した３つあるいは４つに限定されない。５つ以上の蓄積容量を積層した場合にも、本発明の共通コンタクトホールや容量電極の一括パターニング、あるいはドレイン領域３０ｄとのコンタクトホールの形成の仕方などを適用させることができる。
【０１８７】
（変形例４）画素Ｐのスイッチング素子であるトランジスターを備えた素子基板に本発明の画素容量１６の構造が適用される電気光学装置は、透過型の液晶装置に限定されず、反射型の液晶装置に適用してもよい。また、受光型の液晶装置に限定されず、例えば画素Ｐに有機エレクトロルミネッセンス（ＥＬ）素子などの発光素子を備えた自発光型の電気光学装置にも適用可能である。
【符号の説明】
【０１８８】
３…走査線、６ａ…データ線、７…容量線、１０，１０Ｂ，１０Ｃ…素子基板、１０ｓ…基板としての基材、１５…画素電極、１６…画素容量、１６ａ，１６ｂ，１６ｃ，１６ｐ…蓄積容量、１６ｄ，１６ｆ，１６ｈ，１６ｋ，１６ｍ…容量電極、１６ｅ，１６ｇ，１６ｊ，１６ｎ…誘電体膜、３０…薄膜トランジスター（ＴＦＴ）、３３，３４，３５，３７，３８…トランジスターに係るコンタクトホール、６１，６２，６３，６４，６５，６６…容量電極に係るコンタクトホール、７１，７２…中継層に係るコンタクトホール、８１…画素電極に係るコンタクトホール、１００，２００，３００…電気光学装置としての液晶装置、１０００…電子機器としての投射型表示装置、Ｐ…画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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