(57)【要約】【課題】後段の回路で不具合を起こさないように、クロックを非同期の入力信号である同期信号に同期させる。【解決手段】クロック遅延調整手段１０が、基本クロックClock_baseをその周期より短い時間間隔で段階的に遅延時間を調整して遅延クロックCloch_refを出力する。クロック位相記録手段２０が、入力したＳＹＮＣ信号（同期信号）のエッジ以降の遅延クロックの信号レベルを上記時間間隔で記録する。クロック位相同期手段３０が、クロック位相記録手段２０が記録したデータに基づいて、遅延クロックのエッジがＳＹＮＣ信号のエッジと同期するまでの遅延情報を記憶し、基本クロックが入力する度に、そのエッジでクロック遅延調整手段１０に遅延時間の設定値を初期値から順次減少させる指示をすると共に、記憶した遅延情報を順次減少することを、遅延情報が同期条件となるまで繰り返す。【選択図】        図１
2017126874.tif 000002
【特許請求の範囲】
【請求項１】
基本クロックをその周期より短い時間間隔で段階的に遅延時間を調整して遅延クロックを出力可能なクロック遅延調整手段と、
入力した同期信号のエッジ以降の前記遅延クロックの信号レベルを、前記時間間隔で記録するクロック位相記録手段と、
該クロック位相記録手段が記録した前記信号レベルのデータに基づいて、前記遅延クロックのエッジが前記同期信号のエッジと同期するまでの遅延情報を記憶し、前記基本クロックが入力する度に、そのエッジで前記クロック遅延調整手段に前記遅延時間の設定値を初期値から順次減少させる指示をすると共に、前記記憶した遅延情報を順次減少することを、該遅延情報が同期条件となるまで繰り返すクロック位相同期手段と、
を備えたことを特徴とするクロック位相調整装置。
【請求項２】
前記クロック位相同期手段が、
前記クロック位相記録手段が記録した各信号レベルのデータを２ビット目以降にコピーして２ビット目のデータを１ビット目にコピーし、前記基本クロックが入力されると該コピーしたデータを順次シフトするシフトレジスタと、
遅延初期値が設定され、前記基本クロックが入力されると前記クロック遅延調整手段に対する前記遅延時間の設定値を前記遅延初期値から順次減算する演算器と、
前記シフトレジスタのデータから、前記遅延クロックのエッジが同期信号のエッジと一致したか否かを判定し、一致していなければ前記演算器と前記シフトレジスタに前記基本クロックを供給させるクロックエッジ判定手段と、
を有することを特徴とする請求項１に記載のクロック位相調整装置。
【請求項３】
前記演算器と前記シフトレジスタに供給する前記基本クロックの周期を延ばして、遅延時間の補正間隔を延長する補正間隔延長手段を設けたことを特徴とする請求項２に記載のクロック位相調整装置。
【請求項４】
前記クロック位相記録手段が記録した各信号レベルのデータを前記シフトレジスタの２ビット目以降にコピーするデータ経路中に、各ビットのデータを隣接するビットのデータを参照して補正する信号レベル補正手段を設けたことを特徴とする請求項２又は３に記載のクロック位相調整装置。
【請求項５】
前記クロック位相同期手段が、
前記クロック位相記録手段が記録した各信号レベルのデータを各ビットにコピーする第１のレジスタと、
該第１のレジスタと同数のビットを有する第２のレジスタと、
該第１のレジスタにおける隣接する２ビットのデータが先頭側から最初に“０１”になるビット位置を検出することによって、前記遅延クロックのエッジが前記同期信号のエッジと同期するまでの遅延情報を検出し、該遅延情報を前記第２のレジスタに記憶させる論理回路群と、
遅延初期値が設定され、前記基本クロックが入力されると前記クロック遅延調整手段に対する前記遅延時間の設定値を前記遅延初期値から順次減算する演算器と、
前記第２のレジスタに記憶された遅延情報から遅延時間の補正回数を算定する補正回数算定手段と、
前記基本クロックをカウントし、そのカウント値が前記補正回数算定手段によって算定された補正回数になるまで、前記演算器に前記基本クロックを供給させる補正カウンタと、
を有することを特徴とする請求項１に記載のクロック位相調整装置。
【請求項６】
前記クロック位相同期手段の前記演算器が、加算及び減算が可能な加減算器であり、
前記クロック位相同期手段に、
前記クロックエッジ判定手段が前記遅延クロックのエッジが同期信号のエッジと一致したと判定した後、前記遅延クロックの遅延時間を補正する回数をカウントし、カウントアップするまでは前記加減算器に前記基本クロック又はその周期を延ばしたクロックの入力を許可するダウンカウンタと、
前記加減算器に加算もしくは減算を指示し、前記ダウンカウンタに前記遅延時間を補正する回数を設定する遅延微調整部と、
を有する遅延微調整手段を設けたことを特徴とする請求項２から４のいずれか一項に記載のクロック位相調整装置。
【請求項７】
前記遅延微調整部を、前記加算もしくは減算の指示と前記遅延時間を補正する回数から構成される遅延微調整値を複数組記憶できるテーブル構造とし、
前記同期信号が前記遅延微調整部に入力される度に、前記ダウンカウンタに設定する前記遅延時間を補正する回数と前記加減算器に出力する加算／減算の信号を切り替えるようにしたことを特徴とする請求項６に記載のクロック位相調整装置。
【請求項８】
基本クロックをその周期より短い時間間隔で段階的に遅延時間を調整して遅延クロックを出力するクロック調整方法であって
入力した同期信号のエッジ以降の前記遅延クロックの信号レベルを、前記時間間隔で記録し、
該記録した前記信号レベルのデータに基づいて、前記遅延クロックのエッジが前記同期信号のエッジと同期するまでの遅延情報を記憶し、前記基本クロックが入力する度に、そのエッジで前記調整する遅延時間を初期値から順次減少させると共に、前記記憶した遅延情報を順次減少することを、該遅延情報が同期条件となるまで繰り返すことを特徴とするクロック位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロック位相調整装置及びクロック位相調整方法に関する。
【背景技術】
【０００２】
回転する多面のポリゴンミラーにレーザ光を照射して感光体上に直接描画を行う画像形成装置では、ポリゴンミラーの各反射面の先頭に対応してセンサを設け、各反射面による描画開始の基準となるＳＹＮＣ（同期）信号を生成する。しかし描画クロックとＳＹＮＣ信号とは非同期のため最大１周期のズレが生じ、描画結果のガタツキの原因となる。また、ミラーの加工精度によりＳＹＮＣ信号の周期も各反射面で変わるため、クロックの位相をＳＹＮＣ信号に同期させることは、さらに困難となる。
【０００３】
これを改善する方法として、一定の位相差（遅延差）を持つ複数のクロックを生成し、ＳＹＮＣ信号のエッジにもっとも近いエッジのクロックを選択して出力する方法が既に知られている。
例えば、特許文献１には、非同期入力信号のエッジに同期したクロックを生成する目的で、直列に接続した遅延素子を使って、入力されたクロックに対して逐次遅延された複数の遅延クロックを生成することが開示されている。その特許文献１にはさらに、その複数の遅延クロックの中から非同期の入力信号のエッジに最も近いエッジを持つ遅延クロックを検出して、それを次に非同期の入力信号が入力されるまで出力クロックとする構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このように非同期の入力信号（例えば、前述したＳＹＮＣ信号）の検出直後にクロックを切替える方式では、切替え前後のクロックの位相が大きく異なると、出力クロックが不連続になる。一方、レーザ光によって直接描画を行う場合には、光学的なひずみを補正するために、走査位置によって画素クロックの周期を変えるなどの補正を行う。そのため、不連続なクロックが入力されると、後段の回路での誤動作や不安定動作の原因になるという問題があった。
【０００５】
この発明は上記の問題を解決するためになされたものであり、後段の回路で不具合を起こさないように、クロックを非同期の入力信号である同期信号に同期させることを目的とする。
【課題を解決するための手段】
【０００６】
この発明によるクロック位相調整装置は、上記の目的を達成するため、基本クロックをその周期より短い時間間隔で段階的に遅延時間を調整して遅延クロックを出力可能なクロック遅延調整手段と、入力した同期信号のエッジ以降の上記遅延クロックの信号レベルを、上記時間間隔で記録するクロック位相記録手段と、そのクロック位相記録手段が記録した上記信号レベルのデータに基づいて、上記遅延クロックのエッジが上記同期信号のエッジと同期するまでの遅延情報を記憶し、上記基本クロックが入力する度に、そのエッジで上記クロック遅延調整手段に上記遅延時間の設定値を初期値から順次減少させる指示をすると共に、上記記憶した遅延情報を順次減少することを、該遅延情報が同期条件となるまで繰り返すクロック位相同期手段とを備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によるクロック位相調整装置は、後段の回路に不具合を起こさないように、クロックを非同期の入力信号である同期信号に同期させることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明によるクロック位相調整装置の第１の実施形態の回路構成を示す図である。
【図２】図１のクロック遅延調整手段１０における基本クロック及び各遅延素子から出力されるクロックの波形例を示す図である。
【図３】図１のクロック位相記録手段２０におけるＳＹＮＣ信号及び各遅延素子の出力信号波形と遅延クロック波形との位相関係を示す図である。
【図４】図１のクロック位相同期手段３０におけるシフトレジスタのデータと遅延クロックの遅延波形の関係を示す図である。
【図５】ＳＹＮＣ信号と描画のタイミングについて説明するための図である。
【図６】図１に示したクロック位相調整装置によるクロックをＳＹＮＣ信号に同期させるための遅延時間調整処理の流れを示すフローチャートである。
【図７】この発明によるクロック位相調整装置の第２の実施形態におけるクロック位相同期手段のみの回路構成を示す図である。
【図８】この発明によるクロック位相調整装置の第３の実施形態におけるクロック位相同期手段のみの回路構成を示す図である。
【図９】この発明によるクロック位相調整装置の第４の実施形態におけるクロック遅延調整手段を除く部分の回路構成を示す図である。
【図１０】図９における信号レベル補正手段５０によるデータの補正動作について説明するための図である。
【図１１】この発明によるクロック位相調整装置の第５の実施形態におけるクロック位相記録手段とクロック位相同期手段の回路構成を示す図である。
【図１２】この発明によるクロック位相調整装置の第６の実施形態におけるクロック位相記録手段とクロック位相同期手段の回路構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
〔第１の実施形態〕
図１は、この発明によるクロック位相調整装置の第１の実施形態の回路構成を示す図である。このクロック位相調整装置は、同期信号であるＳＹＮＣ信号の単発のエッジにクロックの位相を同期させる。
この図１に示すクロック位相調整装置は、クロック遅延調整手段１０、クロック位相記録手段２０及びクロック位相同期手段３０と、バッファアンプ３〜５によって構成されている。
【００１０】
バッファアンプ３，４は負論理のゲート端子を有しており、そこに印加されるゲート信号が“０”なら入力信号をそのまま出力し、“１”なら出力を“Ｈ”又は“Ｌ”に固定する。
バッファアンプ４は、このクロック位相調整装置の各部の準備が整ってからＳＹＮＣ信号の入力を許可するために設けている。バッファアンプ３は、バッファアンプ４と遅延時間を揃えるために同じものを設けているが、そのゲート信号は常に“０”であり、入力信号をそのまま出力する。
【００１１】
クロック遅延調整手段１０は、順次直列に接続したｎ個の遅延素子１-１〜１-ｎと、マルチプレクサ１２及び遅延選択レジスタ１３を備えている。
そして、基本クロックClock_baseをバッファアンプ３を介して最初の遅延素子１-１に入力させる。その基本クロック及びそれを遅延素子１-１〜１-ｎで順次遅延させたクロックClock_0〜Clock_nを、それぞれマルチプレクサ１２に入力させる。マルチプレクサ１２は、その各クロックClock_0〜Clock_nのいずれかを、遅延選択レジスタ１３の出力値Ｎに応じて選択して遅延クロックClock_refとして出力し、それをクロック位相記録手段２０に入力させる。
【００１２】
クロック位相記録手段２０は、順次直列に接続したｎ＋１個の遅延素子２-0〜２-ｎと、ｎ＋１個のフリップフロップ回路ＦＦ0〜ＦＦｎを備えている。
そして、遅延クロックClock_refを各段のフリップフロップ回路ＦＦ0〜ＦＦｎのデータ入力端子Ｄに共通に入力させる。一方、ＳＹＮＣ信号をバッファアンプ４を介して最初の遅延素子２-0に入力させ、各遅延素子２-0〜２-ｎの入力端子を各段のフリップフロップ回路ＦＦ0〜ＦＦｎのクロック端子ＣＫに接続している。そして、各段のフリップフロップ回路ＦＦ0〜ＦＦｎの出力端子Ｑのデータ（論理値）を、クロック位相同期手段３０に記録させる。
【００１３】
クロック位相同期手段３０は、シフトレジスタ３１、正論理のゲート端子付きバッファアンプ３３、減算器３４及び遅延初期値設定手段３５を備えている。減算器３４は、遅延初期値設定手段３５によって遅延初期値が設定され、基本クロックClock_baseが入力されると、クロック遅延調整手段１０に対する遅延時間の設定値である遅延設定値を、遅延初期値から順次減算する演算器である。
【００１４】
このクロック位相調整装置の動作を、図２〜図５も参照して説明する。
図２は、図１のクロック遅延調整手段１０における基本クロック及び各遅延素子から出力されるクロックの波形例を示す図である。
図１に示したクロック遅延調整手段１０には、基本クロックClock_baseがバッファアンプ３を介して入力されている。遅延素子１-１〜１-ｎの１段の遅延時間をΔｔとすると、図２に示すように、基本クロックClock_baseに対して、Δｔ×Ｎの遅延時間を持つクロックClock_0〜Clock_nが生成される。
【００１５】
Ｎは遅延選択レジスタ１３の出力値であり、基本クロックClock_baseを遅延させる遅延素子の段数すなわち遅延回数（０〜ｎ）に相当する。遅延素子１段の遅延時間Δｔは、基本クロックClock_baseの周期Ｔよりもかなり短い。Ｎ＝０のクロックClock_0は遅延回数０であり、基本クロックClock_baseのままである。
マルチプレクサ１２は、そのクロックClock_0〜Clock_nを入力して、遅延選択レジスタ１３の出力値Ｎに対応するクロックを選択して遅延クロックClock_refとして出力する。
遅延素子１-１〜１-ｎの１段の遅延時間はΔｔであるから、基本クロックClock_baseの周期をＴとすると、総遅延時間が１周期Ｔを越えるように、遅延素子の総段数ｎはマージンをとって例えば、ｎ＝Ｔ÷Δｔ×１．５  程度にするとよい。
【００１６】
遅延選択レジスタ１３の初期値は、基本クロックClock_baseの１周期に相当する遅延回数（段数）である  Ｘ＝Ｔ÷Δｔ  とする。
そのＸが遅延設定値の初期値として遅延選択レジスタ１３に設定され、遅延選択レジスタ１３は出力値ＮをＸにする。そのため、このときマルチプレクサ１２は、Ｎ＝Ｘのクロック、すなわち基本クロックClock_baseを１周期遅延させたクロックClock_Xを選択して、遅延クロックClock_refとして出力する。
【００１７】
そして、遅延選択レジスタ１３が、クロック位相同期手段３０の減算器３４から指示される遅延設定値に応じてこの出力値Ｎの値を変化させれば、マルチプレクサ１２がそれに対応する遅延時間のクロックを選択して遅延クロックClock_refとして出力する。
したがって、このクロック遅延調整手段１０は、基本クロックClock_baseをその周期Ｔよりも短い時間間隔で段階的に遅延時間を調整して、遅延クロックClock_refを出力可能である。
【００１８】
図３は、図１のクロック位相記録手段２０におけるＳＹＮＣ信号及び各遅延素子の出力信号波形と遅延クロック波形との位相関係を示す図である。
図１に示したクロック位相記録手段２０の遅延素子２-0〜２-ｎも、それぞれクロック遅延調整手段１０の遅延素子１-１〜１-ｎと同程度の遅延時間Δｔを持つ。そして、バッファアンプ４を介してＳＹＮＣ信号が入力されると、図３に示すようにΔｔの遅延時間差で順次立ち上がる複数の信号を出力する。これらの各信号の立ち上がりエッジが各フリップフロップ回路ＦＦ0〜ＦＦｎのクロックとなり、各データ端子Ｄに共通に入力されている遅延クロックClock_refの信号レベル（“０”又は“１”）を時間間隔Δｔでサンプリングすることができる。
【００１９】
なお、ＳＹＮＣ信号の立ち下がりエッジをクロックとして利用する場合は、上記の立ち上がりエッジが全て立ち下がりエッジとなる。したがって、以下、これらを単に「エッジ」とも言う。
【００２０】
このように、各フリップフロップ回路ＦＦ0〜ＦＦｎは、データ入力端子Ｄに入力されている遅延クロックClock_refの信号レベルをΔｔの時間間隔で順次ラッチし、各出力端子Ｑのデータ（論理値）として記録する。
すなわち、クロック位相記録手段２０は、入力した同期信号（ＳＹＮＣ信号）のエッジ以降の遅延クロックClock_refの信号レベルを、Δｔの時間間隔で記録する。
最終段の遅延素子２-ｎからＳＹＮＣ信号のエッジがΔｔ×ｎ（ｎは遅延素子の全個数）の時間だけ遅延されて出力すると、それがバッファアンプ５を介して書き込み信号Writeとしてシフトレジスタ３１の書き込み制御端子に入力する。
【００２１】
クロック位相同期手段３０は、クロック位相記録手段２０が記録した上記信号レベルのデータに基づいて、遅延クロックClock_refのエッジが同期信号（ＳＹＮＣ信号）のエッジと同期するまでの遅延情報を記憶する。クロック位相同期手段３０はさらに、基本クロックが入力する度に、そのエッジでクロック遅延調整手段１０に遅延時間の設定値を初期値から順次減少させる指示をすると共に、記憶した遅延情報を順次減少することを、該遅延情報が同期条件となるまで繰り返す。
【００２２】
そのため、クロック位相同期手段３０は、クロック位相記録手段２０のフリップフロップ回路ＦＦ0〜ＦＦｎに記録された各出力端子Ｑのデータ(論理値)を、書き込み信号Writeの入力時にシフトレジスタ３１の２ビット目以降に書き込んでコピーする。これが、上記遅延情報を記憶することに相当する。
そのシフトレジスタ３１の１ビット目には、２ビット目と同じデータを書き込んでコピーする。これは、遅延クロックClock_refの立ち上がりエッジ誤検出防止のためである。
【００２３】
図４は、図１のクロック位相同期手段３０におけるシフトレジスタ３１のデータと遅延クロックの遅延波形の関係を示す図である。
クロック位相同期手段３０の遅延初期値設定手段３５は、遅延初期値書き込み信号によって、演算器である減算器３４に設定する遅延初期値を記憶する。その遅延初期値は、前述したように、基本クロックClock_baseの１周期に相当する遅延回数であるＸ＝Ｔ／Δｔとする。Ｔは基本クロックClock_baseの周期、Δｔは遅延素子１-１〜１-ｎの１段の遅延時間である。
【００２４】
その遅延初期値Ｘが、減算器３４で減算されずに遅延設定値としてクロック遅延調整手段１０の遅延選択レジスタ１３に反映される。それによって、遅延選択レジスタ１３が出力値ＮをＸにする。そのため、前述したように、マルチプレクサ１２が、Ｎ＝Ｘのクロック、すなわち基本クロックClock_baseを１周期遅延させたクロックを選択して、遅延クロックClock_refとして出力し、クロック位相記録手段２０に入力させる。
【００２５】
したがって、図４の上部に示す遅延クロックClock_ref（遅延Ｘ）の信号レベルを、フリップフロップ回路ＦＦ0〜ＦＦｎがΔｔの時間間隔でサンプリングして記録する。そして、１周期分以上の例えば１．５周期分のデータが、クロック位相同期手段３０のシフトレジスタ３１にコピーされる。
図４におけるシフトレジスタ３１内の下向き矢印は“０”のデータを、上向き矢印は“１”のデータを示している。但し、図４と図１のシフトレジスタ３１のデータは同じ状態を示すものではない。
【００２６】
クロック位相同期手段３０のクロックエッジ判定手段３２は、正論理入力端子と負論理入力端子を有するナンド回路である。フリップフロップ回路ＦＦ0〜ＦＦｎに記録された各出力端子Ｑのデータのシフトレジスタ３１へのコピーが完了すると、クロックエッジ判定手段３２は、シフトレジスタ３１の先頭部（図１で左端部）２ビットのデータを入力する。そして、クロックエッジ判定手段３２は、そのＮＡＮＤ出力をバッファアンプ３３のゲート端子に入力させて、バッファアンプ３３を開閉制御する。
【００２７】
図１に示す例では、最初はシフトレジスタ３１の先頭部２ビットのデータが“１１”なので、クロックエッジ判定手段３２の出力は“１”になり、バッファアンプ３３を開状態にし、基本クロックClock_baseを通過させる。すなわち、基本クロックClock_baseを減算器３４のクロック端子及びシフトレジスタ３１のシフト端子に供給させる。
それによって、基本クロックClock_baseの立ち上がりエッジが減算器３４のクロック端子に入力すると、遅延初期値設定手段３５に設定された遅延初期値Ｘを減算器３４が−１して出力し、遅延設定値として遅延選択レジスタ１３に反映させる。
【００２８】
そのため、遅延選択レジスタ１３の出力値ＮがＸ−１になり、マルチプレクサ１２はＮ＝Ｘ−１のクロックClock_X-1を遅延クロックClock_refとして出力する。すなわち、遅延クロックClock_refの遅延時間がΔｔだけ減少する。
これと同時に、その基本クロックClock_baseの立ち上がりエッジがシフトレジスタ３１のシフト端子にシフトクロックとして入力して、各ビットのデータを先頭側へ１ビットシフトさせる。
このように、シフトレジスタ３１は、クロック位相記録手段２０が記録した各信号レベルのデータを２ビット目以降にコピーして２ビット目のデータを１ビット目にコピーし、基本クロックが入力されるとコピーしたデータを順次シフトする。
【００２９】
シフトレジスタ３１の各ビットのデータが先頭側へ１ビットずつシフトされても、先頭部２ビットのデータが“０１”になるまでは、クロックエッジ判定手段３２の出力は“１”になっているので、バッファアンプ３３を開状態のままである。そのため、基本クロックClock_baseが入力される度に上述の動作を繰り返す。したがって、減算器３４が出力する遅延設定値が順次１ずつ減少し、マルチプレクサ１２は遅延時間が順次Δｔずつ短いクロックを選択して遅延クロックClock_refとして出力する。
【００３０】
その各遅延クロックClock_refの波形を、図４では（遅延Ｘ−１），（遅延Ｘ−２），（遅延Ｘ−３）で示し、それぞれに対応するシフトレジスタ３１の各ビットのデータのシフト状態を矢印で示している。
シフトレジスタ３１の先頭部２ビットのデータが“０１”になると、クロックエッジ判定手段３２の出力が“０”になるので、バッファアンプ３３を閉状態にする。そのため、基本クロックClock_baseがバッファアンプ３３を通過しなくなり、上述の動作が停止する。
【００３１】
このときが、クロックエッジ判定手段３２が、ＳＹＮＣ信号と同期する遅延クロックClock_refの立ち上がりエッジを検知したときである。すなわち、遅延情報が同期条件となり、マルチプレクサ１２から出力される遅延クロックClock_refの立ち上がりエッジと、ＳＹＮＣ信号の立ち上がりエッジとが同期した状態になっている。
このようにして、クロック位相同期手段３０は、基本クロックが入力する度に、そのエッジでクロック遅延調整手段１０に遅延時間の設定値を初期値から順次減少させる指示をする。それと同時に、シフトレジスタ３１に記憶した遅延情報を順次減少する。この動作を、該遅延情報が同期条件となるまで繰り返す。
【００３２】
そのため、この実施形態では、演算器である減算器３４に遅延初期値が設定され、その減算器３４に基本クロックClock_baseが入力されると、クロック遅延調整手段１０に対する遅延時間の設定値、上記遅延初期値から順次減算する。
そして、クロックエッジ判定手段３２が、シフトレジスタ３１のデータから、遅延クロックClock_refのエッジがＳＹＮＣ信号のエッジと一致したか否かを判定する。その結果、一致していなければ、減算器３４とシフトレジスタ３１に基本クロックClock_baseを供給させる。
【００３３】
図５は、ＳＹＮＣ信号と描画のタイミングについて説明するための図である。
図５に示すＳＹＮＣ信号は、画像形成装置においてポリゴンミラーが回転して反射面が切り替わる度に入力され、その立ち上がりエッジから一定の遅延時間（Ｄｅｌａｙ）の後に、太線ハッチングを施して示す描画が開始される。この遅延時間の間に、クロックの位相（遅延時間）を徐々に補正することが可能である。
したがって、このクロック位相調整装置によれば、ＳＹＮＣ信号の立ち上がりエッジから画像の描き出しまでの間に、上述のように遅延クロックの遅延時間を徐々に調整して、ＳＹＮＣ信号に同期した描画クロックにすることができる。
【００３４】
このクロック位相調整装置によるクロックをＳＹＮＣ信号に同期させるための遅延時間調整処理の流れを、図６のフローチャートによって説明する。
この遅延時間調整処理は、図１に示した各手段によるハード処理で行われる処理と、これらを制御する制御回路によって行う処理とをまとめて示している。
【００３５】
図１に示したクロック位相調整装置によって図６に示す処理を開始すると、まずステップＳ１で、図示していない制御回路によって、遅延クロックClock_refの遅延初期値を１周期遅れ（Ｎ＝Ｘ）に設定する。そのため、クロック位相同期手段３０の遅延初期値設定手段３５に遅延初期値が記憶され、それが演算器である減算器３４に設定されて、クロック遅延調整手段１０の遅延選択レジスタ１３に反映される。
それによって、マルチプレクサ１２がＮ＝Ｘ（１周期分の遅延回数：Ｔ／Δｔ）のクロックClock_Xを、遅延クロックClock_refとして出力し、クロック位相記録手段２０に入力させる。
【００３６】
その後、ステップＳ２で、図示していない制御回路が遅延クロックClock_refの位相記録許可をする。すなわち、バッファアンプ４を開状態にしてＳＹＮＣ信号をクロック位相記録手段２０に入力させる。
そして、ステップＳ３でＳＹＮＣ信号の立ち上がりエッジを判断する。立ち上がりエッジになるとクロック位相記録手段２０が、ステップＳ４でその立ち上がりエッジからフリップフロップ回路ＦＦ0〜ＦＦｎに、遅延クロックClock_refの信号レベルをΔｔの時間差で順次ラッチして記録する。
【００３７】
ステップＳ５でクロック位相記録手段２０が書き込み信号Writeを出力するまで、ステップＳ４で上記の処理を繰り返す。
ステップＳ５でクロック位相記録手段２０が書き込み信号Writeを出力すると、ステップＳ６でクロック位相同期手段３０が、フリップフロップ回路ＦＦ0〜ＦＦｎの各記録データを、シフトレジスタ３１の２ビット目以降にコピーする。シフトレジスタ３１の１ビット目には２ビット目と同じデータをコピーする。
【００３８】
その後、クロック位相同期手段３０はステップＳ７で、シフトレジスタ３１の先頭部２ビットが“０１”か否かを、クロックエッジ判定手段３２によって判断する。
その結果、“０１”でなければ、ステップＳ８でクロックエッジ判定手段３２がバッファアンプ３３を開状態にし、基本クロックClock_baseを通過させ、その立ち上がりエッジを待つ。
【００３９】
基本クロックClock_baseの立ち上がりエッジでステップＳ９へ進み、減算器３４が遅延設定値を−１する。それによって、クロック遅延調整手段１０の遅延選択レジスタ１３の出力値ＮがＸ−１になり、マルチプレクサ１２がＮ＝Ｘ−１のクロックClock_X-1を選択して遅延クロックClock_refとして出力する。
このとき同時に、ステップＳ１０の処理、すなわちシフトレジスタ３１のデータを先頭側へ１ビットシフトする処理を行う。
【００４０】
そして、ステップＳ７へ戻り、そこでシフトレジスタ３１の先頭部２ビットが“０１”になるまでは、ステップＳ８〜Ｓ１０の処理を繰り返す。それによって、基本クロックClock_baseの立ち上がりエッジ毎に、演算器である減算器３４が遅延値を−１し、クロック遅延調整手段１０の遅延選択レジスタ１３が出力値ＮをＸから１ずつ減算する。したがって、遅延時間がＸ（１周期）からΔｔずつ短くなるクロックを、マルチプレクサ１２が順次選択して遅延クロックClock_refとして出力する。
そして、ステップＳ７でシフトレジスタ３１の先頭部２ビットが“０１”になると、この処理を終了する。したがって、このときにマルチプレクサ１２が出力している遅延クロックClock_refが、ＳＹＮＣ信号と同期した描画クロックとして以後の描画に使用される。
【００４１】
このように、画像書込みの主走査ごとの同期信号であるＳＹＮＣ信号と、描画クロックの立ち上がりエッジを同期させることができる。そのために、ＳＹＮＣ信号と描画クロックとの立ち上がりエッジの位相差を描画クロックの周期よりも短い間隔で計測し、描画クロックの遅延時間を位相差計測と同じ分解能で調整する。
そして、同期信号のエッジに同期した描画クロックに直接切り替えず、同期信号であるＳＹＮＣ信号の立ち上がりエッジ検出時の描画クロックの位相から、ＳＹＮＣ信号に同期した描画クロックの位相に一致するまで、描画クロックの遅延を段階的に変更する。
【００４２】
それによって、急激な位相の変化やクロックの不連続を発生させずに、安定した描画クロックを後段に供給することができる。それによって、画像形成装置における描画開始位置のバラつきを抑えることができる。
また、このクロック位相調整装置は、シンプルなデジタル回路で実現することができる。特に、上述した実施形態では、シフトレジスタの状態からクロックが同期したかどうかを判定するので、同期信号検出時に遅延補正量を計算するサイクルを必要としないため、回路をシンプル化することができる。
【００４３】
この発明によるクロック位相調整方法の実施形態も、上述の説明によって明らかであるが、基本クロックClock_baseをその周期より短い時間間隔で段階的に遅延時間を調整して遅延クロックClock_refを出力するクロック調整方法である。
そして、入力した同期信号であるＳＹＮＣ信号のエッジ以降の遅延クロックClock_refの信号レベルを、Δｔの時間間隔で記録する。
その記録した信号レベルのデータに基づいて、遅延クロックClock_refのエッジがＳＹＮＣ信号のエッジと同期するまでの遅延情報を記憶する。そして、基本クロックClock_baseが入力する度に、そのエッジで上記調整する遅延時間を初期値から順次減少させると共に、記憶した遅延情報を順次減少することを、該遅延情報が同期条件となるまで繰り返すことを特徴とする。
【００４４】
〔第２の実施形態〕
次に、この発明によるクロック位相調整装置の第２の実施形態について説明する。
図７は、その第２の実施形態におけるクロック位相同期手段３０Ｂのみの回路構成を示す図である。
この図７に示すクロック位相同期手段３０Ｂは、前述したクロック位相記録手段２０が記録した各信号レベルのデータを各ビットにコピーする第１のレジスタ３６と、第１のレジスタ３６と同数のビットを有する第２のレジスタ３７を備えている。さらに、その第１のレジスタ３６と第２のレジスタ３７との間に、論理回路群３８を設けている。
【００４５】
その論理回路群３８は、第１のレジスタ３６における隣接する２ビットのデータが先頭側から最初に“０１”になるビット位置を検出する。それによって、遅延クロックのエッジが同期信号のエッジと同期するまでの遅延情報を検出し、その遅延情報を第２のレジスタ３７に記憶させる。
また、このクロック位相同期手段３０Ｂは、前述した第１の実施形態におけるクロック位相同期手段３０と同じ正論理のゲート端子付きバッファアンプ３３、演算器である減算器３４及び遅延初期値設定手段３５も備えている。なお、図７では、遅延初期値設定手段３５に入力する遅延初期値と遅延初期値書き込み信号の信号線は、図示を省略している。
【００４６】
さらに、このクロック位相同期手段３０Ｂには、補正回数算定手段３９と補正カウンタ４０を設けている。
補正回数算定手段３９は、第２のレジスタ３７に記憶された遅延情報すなわちデータが“１”のビット位置によって遅延時間の補正回数を算定する。
補正カウンタ４０は、基本クロックClock_baseをカウントし、そのカウント値が補正回数算定手段３９によって算定された補正回数になるまで、バッファアンプ３３を開状態にして、基本クロックClock_baseを減算器３４に供給させる。
【００４７】
このクロック位相同期手段３０Ｂは、図１に示した前述の第１の実施形態と同じクロック位相記録手段２０が書き込み信号Writeを出力すると、その各フリップフロップ回路ＦＦ0〜ＦＦｎにラッチしたデータを、第１のレジスタ３６の各ビットにコピーする。しかし、その各ビットのデータをシフトはしない。
論理回路群３８は、第２のレジスタ３７の先頭（図７で左端）のビットにアースの“０”を書き込むバッファ（Ｂ）と、それぞれ第２のレジスタ３７の全ビット数より１少ない数のオア回路（ＯＲ）とアンド回路（ＡＮＤ）によって構成されている。各アンド回路は２つの入力端子の一方が正論理で、他方は負論理である。
【００４８】
この論理回路群３８によって、第１のレジスタ３６における隣接する２ビットのデータが先頭側から最初に“０１”になるビット位置（遅延クロックClock_refの立ち上がりエッジに相当する）を検出する。そして、第２のレジスタ３７のその検出した位置に対応するビットのみに“１”を書き込み、その他のビットには“０”を書き込む。
図７に示す論理回路群３８は、左から２ビット目以降はすべて同じ構成であり、第１のレジスタ３６のデータが左側から最初に“０１”になる位置より右側では、オア回路（ＯＲ）の出力は全て“１”になる。そのため、第２のレジスタ３７に書き込むアンド回路（ＡＮＤ）の出力は全て“０”になる。
【００４９】
その第２のレジスタ３７に書き込まれたデータが“１”になっているビット位置から、補正回数算定手段３９が補正回数を算定し、その補正回数を補正カウンタ４０に設定する。図７に示す例では、第２のレジスタ３７の左から７ビット目だけが“１”になっているので、補正回数算定手段３９は補正回数を７回と算定する。
補正カウンタ４０は基本クロックClock_baseをカウントし、そのカウント値が設定された補正回数になる（カウントアップする）まで、出力を“１”にしてバッファアンプ３３を開状態にし、基本クロックClock_baseの減算器３４への入力を許可する。
それによって、基本クロックClock_baseの立ち上がりエッジごとに、減算器３４が遅延初期値設定手段３５に設定された遅延初期値を−１し、その遅延設定値を図１に示したクロック遅延調整手段１０の遅延選択レジスタ１３に反映させる。
【００５０】
したがって、遅延時間がＸ（１周期）からΔｔずつ短くなるクロックを、マルチプレクサ１２が順次選択して遅延クロックClock_refとして出力する。そして、補正カウンタ４０は、そのカウント値が設定された補正回数になるとカウントアップし、出力を“０”にしてバッファアンプ３３を閉状態にし、基本クロックClock_baseの減算器３４への入力を停止させる。それによって、遅延設定値が減算されなくなり、クロック遅延調整手段１０のマルチプレクサ１２は、そのとき選択しているクロックを遅延クロッククClock_refとして出力し続ける。
このようにして、この第２の実施形態のクロック位相調整装置によっても、図５に示したＳＹＮＣ信号の立ち上がりエッジから画像の描き出しまでの間に、ゆっくりとクロックの遅延時間を調整して、クロックをＳＹＮＣ信号に同期させることができる。
【００５１】
〔第３の実施形態〕
次に、この発明によるクロック位相調整装置の第３の実施形態について説明する。
図８は、その第３の実施形態におけるクロック位相同期手段３０Ｃのみの回路構成を示す図である。
この図８に示すクロック位相同期手段３０Ｃにおいて、図１に示した第１の実施形態におけるクロック位相同期手段３０と相違する点は、バッファアンプ３３の出力側に補正間隔延長手段４１を設けた点だけである。その他の構成及び動作は、図１のクロック位相同期手段３０と同じであるから、それらの説明は省略する。図８においても、遅延初期値設定手段３５に入力する遅延初期値と遅延初期値書き込み信号の信号線は、図示を省略している。
【００５２】
補正間隔延長手段４１は、演算器である減算器３４とシフトレジスタ３１に供給する基本クロックClock_baseの周期を延ばして、遅延時間の補正間隔を延長する。
それによって、このクロック位相同期手段３０Ｃは、減算器３４による遅延設定値の減算とシフトレジスタ３１にコピーしたデータのシフトを、基本クロックClock_baseを補正間隔延長手段４１で周期を延ばしたクロックのエッジで行う。そのため、遅延クロックClock_refの遅延時間の補正間隔を延ばし、ゆっくりとクロックの遅延時間を調整して、ＳＹＮＣ信号と同期させることができる。
補正間隔延長手段４１は分周回路、あるいは基本クロックClock_baseをカウントして、Ｍ回（２回又は３回等）に１回クロックを出力するカウンタである。
【００５３】
応用分野によってはさらにゆっくりとクロックの遅延時間を変更する必要があるが、補正間隔延長手段４１を追加することにより、十分に調整間隔を空けることが可能になる。
例えば、後段の回路でＰＬＬを使う場合、クロック毎に遅延時間を変更するとＰＬＬが安定しない場合がある。補正間隔延長手段４１によってＰＬＬが安定するに足りる調整間隔を持つようにすれば、安定までに時間が掛るＰＬＬにも対応できる。
なお、図７に示したクロック位相同期手段３０Ｂのバッファアンプ３３の出力側に補正間隔延長手段４１を設けてもよい。
【００５４】
〔第４の実施形態〕
次に、この発明によるクロック位相調整装置の第４の実施形態について説明する。
図９は、そのクロック位相調整装置の第４の実施形態におけるクロック遅延調整手段を除く部分の回路構成を示す図である。
図１０は、図９における信号レベル補正手段５０によるデータの補正動作について説明するための図である。
【００５５】
図９に示す第４の実施形態のクロック位相調整ック位相記録手段２０との間に、信号レベル補正手段５０を設けている。なお、ＳＹＮＣ信号のクロック位相記録手段２０への入力を制御するバッファアンプ４は図示を省略している。
クロック位相記録手段２０を構成するフリップフロップ回路ＦＦ0〜ＦＦｎの特性差や配線状況、信号の反射状況等によって、フリップフロップ回路ＦＦ0〜ＦＦｎにラッチされるデータとシフトレジスタ３１に記録されるデータとに差異が生じることがある。
【００５６】
そのため、クロック位相記録手段２０が記録したデータをクロック位相同期手段３０Ｃのシフトレジスタ３１にコピーする際に、補正を掛けるのが望ましい。
そこで、図９に示す第４の実施形態では、クロック位相記録手段２０が記録した各信号レベルのデータをシフトレジスタ３１の２ビット目以降にコピーするデータ経路中に、ｎ個のオア回路ＯＲからなる信号レベル補正手段５０を設けている。そして、その信号レベル補正手段５０によって、シフトレジスタ３１の各ビットのデータを隣接するビットのデータを参照して補正し、クロック位相同期手段３０Ｃのシフトレジスタ３１にコピーする。
【００５７】
その信号レベル補正手段５０は、クロック位相記録手段２０のフリップフロップ回路ＦＦ0〜ＦＦｎの各出力端子Ｑのデータを、次の（１段分遅延時間が長い隣の）フリップフロップ回路の出力端子Ｑのデータとオアを取る。その各オア回路ＯＲの出力データをシフトレジスタ３１のそれぞれ対応するビットにコピーする。それによって、信号の反射等による１ビットだけの化けを除去している。しかし、補正を掛ける方法はこれに限定しない。
【００５８】
たとえば、クロック位相記録手段２０の出力データの連続する３ビットごとにオアを取って、不連続な“０”を“１”に補正して、クロック位相同期手段のシフトレジスタ３１の各ビットに書き込むようにしてもよい。
あるいは、クロック位相記録手段２０の出力データの連続する２ビットごとにアンドを取って、不連続な“１”を“０”に補正して、クロック位相同期手段のシフトレジスタ３１の各ビットに書き込むようにしてもよい。
【００５９】
図１０に示す例では、「理想的な信号レベル取り込みができた場合」のフリップフロップ回路ＦＦ１〜ＦＦｎの出力データは、（ａ）に示すように取り込んだデータの先頭（左端）から７ビット目に遅延クロックのエッジがある。
しかし、「クロック反転直後に反射等で誤認識があった場合」のように、変化したデータの次がリンギングなどで誤認識された場合は、出力データの“０”と“１”が反転してしまうことがある。
例えば、（ｂ）に示す例では、取り込んだデータの先頭（左端）から３ビット目、８ビット目、１３ビット目、および１８ビット目のデータが反転しており、３ビット目を遅延クロックのエッジと誤認識してしまう。
【００６０】
信号レベル補正手段５０は、フリップフロップ回路ＦＦ１〜ＦＦｎの出力データの隣接するビットのデータを参照して、各ビットのデータを図１０の（ｃ）に示すように補正する。それによって、クロック位相同期手段３０Ｃのクロックエッジ判定手段３２が、シフトレジスタ３１にコピーしたデータの６ビット目が遅延クロックのエッジと判定し、本来のエッジとのズレを最小限に抑えることができる。この例では１ビットのズレになる。
【００６１】
このようにすれば、同期信号であるＳＹＮＣ信号のエッジで遅延クロックの信号レベルをラッチするフリップフロップ回路に、特性差やクロックの受信端での反射による誤認識があっても、クロックのエッジの検出位置のズレを最小限に抑えることができる。
なお、クロック位相同期手段として、図９のクロック位相同期手段３０Ｃに代えて、図１に示したクロック位相同期手段３０又は図７に示したクロック位相同期手段３０Ｂを使用してもよい。
【００６２】
〔第５の実施形態〕
次に、この発明によるクロック位相調整装置の第５の実施形態について説明する。
図１１は、そのクロック位相調整装置の第５の実施形態におけるクロック位相記録手段２０とクロック位相同期手段３０Ｄの回路構成を示す図である。
この第５の実施形態におけるクロック位相記録手段２０は、図１及び図９に示したクロック位相記録手段２０と同じである。
【００６３】
この図１１に示す第５の実施形態におけるクロック位相同期手段３０Ｄは、図８に示したクロック位相同期手段３０Ｃにおける補正間隔延長手段４１を、バッファアンプ３３の入力側に設けている。また、演算器を、これまでの実施形態における減算器３４に代えて、加算及び減算が可能な加減算器４２にしている。
さらに、クロックエッジ判定手段３２の出力側に、遅延微調整部４３、ダウンカウンタ４４及びオア回路４５を有する遅延微調整手段４６を追加して設けている。この図１１でも、遅延初期値設定手段３５に入力する遅延初期値と遅延初期値書き込み信号の信号線は、図示を省略している。
【００６４】
遅延微調整手段４６は、遅延クロックClock_refの位相をＳＹＮＣ信号に同期させた後、さらにその位相を微調整するために設けている。そのための調整量（遅延時間を補正する回数）と調整する方向（加算／減算）から構成される遅延微調整値が、外部の制御回路によって遅延微調整部４３に設定される。
遅延微調整部４３は、遅延微調整値である調整量（遅延時間を補正する回数）と遅延微調整時の加算／減算（Inc/Dec）信号を記憶する手段、および遅延時間を補正する回数をダウンカウンタ４４に設定する手段を備えている。遅延微調整部４３はさらに、クロックエッジ判定手段３２からの“０”入力を判定する手段、その判定によって加算／減算信号を減算から設定値に切り替える手段も備えている。
【００６５】
ダウンカウンタ４４への遅延時間を補正する回数の設定は、遅延微調整部４３への遅延調整値書き込み時、もしくはクロック位相記録手段２０からの初期化信号入力時である。
ダウンカウンタ４４は、クロックエッジ判定手段３２が遅延クロックのエッジがＳＹＮＣ信号のエッジと一致したと判定し、出力が“０”なったときに、遅延クロックの遅延時間を補正する回数のカウントを開始する。そして、設定された回数になってカウントアップするまでは、ダウンカウンタ４４が出力を“１”にしてオア回路４５の出力を“１”に保つ。そのため、バッファアンプ３３は開状態を維持して、加減算器４２に基本クロックClock_baseの周期を延ばしたクロックの入力を許可する。
【００６６】
クロック位相同期手段３０Ｄのシフトレジスタ３１の各ビットに、クロック位相記録手段２０の各フリップフロップ回路ＦＦ0〜ＦＦｎの出力データがコピーされた直後は、書き込み信号Writeによって遅延微調整部４３が初期化される。それによって、遅延微調整部４３は加減算器４２に対して減算（Ｄｅｃ）の信号を出力する。
【００６７】
その後、シフトレジスタ３１の先頭部の２ビットのデータが“０１”になるまでは、クロックエッジ判定手段３２がオア回路４５を介してバッファアンプ３３を開状態にする。すなわち、補正間隔延長手段４１によって基本クロックClock_baseの周期が延長されたクロックの供給を許可する。したがって、そのクロックの立ち上がりエッジ毎に、加減算器４２が、図１に示したクロック遅延調整手段１０の遅延選択レジスタ１３に設定する遅延設定値を減算(−１)する。
【００６８】
シフトレジスタ３１の先頭部２ビットのデータが“０１”になると、クロックエッジ判定手段３２の出力が“０”になり、バッファアンプ３３を閉状態にし、クロックの供給を禁止する。しかし、遅延微調整部４３が設定された遅延微調整値に応じた加算／減算の信号を加減算器４２に出力し、上述したように、遅延微調整値に応じた補正回数が設定されたダウンカウンタ４４のカウント値が、その補正回数に達するまで遅延量の補正を行う。このときの調整単位もΔｔである。
【００６９】
同期信号のエッジと描画クロックのエッジは、一致させるよりも一定の遅延差を持たせた方が描画品質が向上する場合があるため、この実施形態では、ＳＹＮＣ信号と遅延クロックとの同期後に遅延クロックの遅延量を補正可能にしている。
そのため、補正間隔延長手段４１はクロックエッジ判定手段３２によって制御されるゲートであるバッファアンプ３３の前に変更した。
【００７０】
なお、この実施形態では補正間隔延長手段４１を設けて、遅延時間の調整及び補正間隔を延ばすようにしているが、補正間隔延長手段４１を省略して、第１の実施形態と同様な補正間隔で遅延時間を調整及び補正するようにしてもよい。
その場合は、基本クロックClock_baseをそのまま、ダウンカウンタ４４にカウントさせるとともに、加減算器４２のクロック端子とシフトレジスタ３１のシフト端子に入力させることになる。
【００７１】
〔第６の実施形態〕
次に、この発明によるクロック位相調整装置の第６の実施形態について説明する。
図１２は、そのクロック位相調整装置の第６の実施形態におけるクロック位相記録手段２０とクロック位相同期手段３０Ｅの回路構成を示す図である。
この第６の実施形態が前述した第５の実施形態と異なる点は、クロック位相同期手段３０Ｅが、図１１に示したクロック位相同期手段３０Ｄの遅延微調整部４３に代えて、遅延微調整部４３Ｂを設けて遅延微調整手段４６Ｂを構成している点だけである。
【００７２】
この遅延微調整部４３Ｂは、前述した加算もしくは減算の指示（信号）と遅延時間を補正する回数から構成される遅延微調整値を複数組、例えばポリゴンミラー等の回転多面鏡の各反射面に対応してそれぞれ記憶できるテーブル構造としている。
そして、同期信号であるＳＹＮＣ信号が遅延微調整部４３Ｂに入力される度に、ダウンカウンタ４４に設定する遅延時間を補正する回数と加減算器４２に出力する加算／減算の信号を切り替える。
【００７３】
そのため、遅延クロックClock_refの位相をＳＹＮＣ信号に同期させた後、回転多面鏡の各反射面毎に遅延微調整値を切り替えて遅延微調整を行うことができる。
ポリゴンミラー等の回転多面鏡にレーザ光等を当てて走査させて描画を行う場合、回転多面鏡の加工精度によって反射面毎にその特性が異なる。そのため、全反射面に対して同じ遅延で画素クロックを調整すると、書き出し位置のばらつきの原因になる場合がある。
この実施形態では、クロック同期後の遅延微調整を回転多面鏡の反射面毎に変えることによって、より精度を向上させることができる。
【００７４】
図１２に示す遅延微調整手段４６Ｂの遅延微調整部４３Ｂは、反射面毎の遅延微調整値をテーブルとして記憶し、ＳＹＮＣ信号でクロック同期を行った後に、次の面の遅延量調整のための加算（Ｉｎｃ）又は減算（Ｄｅｃ）を加減算器４２に行わせる。１面通知信号は回転多面鏡が１周する度に入力される信号で、この信号を検知すると遅延微調整値のテーブルを先頭に戻す。
【００７５】
この発明によるクロック位相調整装置及びクロック位相調整方法は、レーザ、電子線、インクジェット等を走査して画像を形成する画像形成装置に利用できる。それ以外に、画像のスキャンや、機器間の通信又は制御などのためのクロック同期にも利用できる。
【００７６】
以上、この発明の実施形態について説明してきたが、その実施形態の各部の具体的な構成や処理の内容等は、そこに記載したものに限るものではない。
また、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲の各請求項に記載された技術的特徴を有する以外は、何ら限定されないことは言うまでもない。
さらに、以上説明してきた実施形態の構成例、動作例及び変形例等は、適宜変更又は追加したり一部を削除してもよく、相互に矛盾しない限り任意に組み合わせて実施することも可能である。
【符号の説明】
【００７７】
１-１〜１-ｎ，２-0〜２-ｎ：遅延素子    ＦＦ0〜ＦＦｎ：フリップフロップ回路    
３〜５：バッファアンプ    
１０：クロック遅延調整手段    １２：マルチプレクサ    １３：遅延選択レジスタ    
２０：クロック位相記録手段    ３０：クロック位相同期手段    
３１：シフトレジスタ    ３２：クロックエッジ判定手段    
３３：バッファアンプ    ３４：減算器    ３５：遅延初期値設定手段    
３６：第１のレジスタ    ３７：第２のレジスタ    ３８：論理回路群    
３９：補正回数算定手段    ４０：補正カウンタ    ４１：補正間隔延長手段
４２：加減算器    ４３，４３Ｂ：遅延微調整部    ４４：ダウンカウンタ    
４５：オア回路    ４６，４６Ｂ：遅延微調整手段    ５０：信号レベル補正手段    
【先行技術文献】
【特許文献】
【００７８】
【特許文献１】特許第２５７０９３３号公報
【図１】
2017126874.tif 000003
【図２】
2017126874.tif 000004
【図３】
2017126874.tif 000005
【図４】
2017126874.tif 000006
【図５】
2017126874.tif 000007
【図６】
2017126874.tif 000008
【図７】
2017126874.tif 000009
【図８】
2017126874.tif 000010
【図９】
2017126874.tif 000011
【図１０】
2017126874.tif 000012
【図１１】
2017126874.tif 000013
【図１２】
2017126874.tif 000014