(57)【要約】【課題】電力供給が遮断された場合でもデータが消えることを防ぐメモリ装置を安価に提供する。【解決手段】本発明のメモリ装置は、第１の不揮発性メモリと、前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、前記第１の不揮発性メモリへ書き込むデータを仕分ける仕分手段と、仕分けた前記データを前記第１の不揮発性メモリへ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことのできる制御手段と、を有する。【選択図】      図１
2017142558.tif 000002
【特許請求の範囲】
【請求項１】
第１の不揮発性メモリと、
前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、
前記第１の不揮発性メモリへ書き込むデータを仕分ける仕分手段と、
仕分けた前記データを前記第１の不揮発性メモリへ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことのできる制御手段と、を有するメモリ装置。
【請求項２】
所定時間をカウントするタイマーを有し、
前記制御手段は、前記タイマーが前記所定時間をカウントすると、前記第１の不揮発性メモリへ書き込んだデータを前記第２の不揮発性メモリへ移す、請求項１記載のメモリ装置。
【請求項３】
前記仕分手段は、前記データのアドレスに基づいて仕分ける、請求項１または２記載のメモリ装置。
【請求項４】
前記仕分手段は、前記データに付与された特定ビットに基づいて仕分ける、請求項１または２記載のメモリ装置。
【請求項５】
前記第１の不揮発性メモリは、書き換え回数の制限がない、請求項１から４の内の１項記載のメモリ装置。
【請求項６】
前記第１の不揮発性メモリは、ＭＲＡＭを有する、請求項５記載のメモリ装置。
【請求項７】
請求項１から６の内の１項記載のメモリ装置と、
前記メモリ装置に前記データを送信するＣＰＵと、を有する電子機器。
【請求項８】
前記ＣＰＵは、前記データに前記特定ビットを付与する、請求項７記載の電子機器。
【請求項９】
第１の不揮発性メモリと、前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、を有するメモリ装置の保存方法において、
前記第１の不揮発性メモリへ書き込むデータを仕分け、
仕分けた前記データを前記第１の不揮発性メモリへ書き込み、
仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことができる、保存方法。
【請求項１０】
所定時間をカウントし、
前記所定時間をカウントすると、前記第１の不揮発性メモリへ書き込んだデータを前記第２の不揮発性メモリへ移す、請求項９記載の保存方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の半導体メモリを用いるメモリ技術に関する。
【背景技術】
【０００２】
パソコンやサーバなどの電子機器では、動作の不具合が生じた場合の不具合要因の解析に際して、電子機器内に保存されているログデータが重要な役割を果たす。ログデータは、電子機器の状態や不具合発生時の情報を有し、定期的に保存されている。
【０００３】
電子機器は、図９に示すように、揮発性メモリと不揮発性メモリとを備えている。揮発性メモリは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などであり、書き換え回数に制限がない。一方、不揮発性メモリはＮＡＮＤ型フラッシュメモリであり、一定回数以上書き換えを行うと電荷抜けが発生してデータが消えることがある。そのためフラッシュメモリは、書き換え回数の上限値が小さい。
【０００４】
ログデータをこれらのメモリに保存する場合、不揮発性メモリは書き換え回数に制限があるため、不揮発性メモリにログデータをその都度頻繁に保存することはできない。そこで、図１０に示すように、書き換え回数に制限の無い揮発性メモリにログデータをその都度保存し、一定時間ごとにまとめて不揮発性メモリに保存する方法が用いられている。
【０００５】
しかしながら、図１０の方法の場合、ログデータが揮発性メモリに保存されている期間で、電子機器が再起動するなどで電力供給が遮断された場合、揮発性メモリに保存されているログデータが消失してしまう。特許文献１にはこの問題を解決するために、揮発性メモリに代えて、書き換え回数に制限のない不揮発性メモリであるＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いる半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１０８３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＭＲＡＭはフラッシュメモリに比べて高価なメモリであるため、大容量化しようとするとコストが増大する問題を有する。特許文献１の方法によれば、全てのデータを一旦ＭＲＡＭへ保存した後に、特定のデータのみをフラッシュメモリに格納する。そのため、データの容量が大きい場合には、ＭＲＡＭの容量を大きくしておく必要がある。よって、特許文献１の半導体記憶装置は高価なものとなってしまう。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、電力供給が遮断された場合でもデータが消えることを防ぐメモリ装置を安価に提供することにある。
【課題を解決するための手段】
【０００９】
本発明のメモリ装置は、第１の不揮発性メモリと、前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、前記第１の不揮発性メモリへ書き込むデータを仕分ける仕分手段と、仕分けた前記データを前記第１の不揮発性メモリへ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことのできる制御手段と、を有する。
【００１０】
本発明の電子機器は、第１の不揮発性メモリと、前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、前記第１の不揮発性メモリへ書き込むデータを仕分ける仕分手段と、仕分けた前記データを前記第１の不揮発性メモリへ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことのできる制御手段と、を有するメモリ装置と、前記メモリ装置に前記データを送信するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、を有する。
【００１１】
本発明の保存方法は、第１の不揮発性メモリと、前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、を有するメモリ装置の保存方法において、前記第１の不揮発性メモリへ書き込むデータを仕分け、仕分けた前記データを前記第１の不揮発性メモリへ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことができる。
【発明の効果】
【００１２】
本発明によれば、電力供給が遮断された場合でもデータが消えることを防ぐメモリ装置を安価に提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態のメモリ装置の構成を示すブロック図である。
【図２】本発明の第２の実施形態のメモリ装置の構成を示すブロック図である。
【図３】本発明の第２の実施形態のメモリ装置を用いた電子機器の構成を示すブロック図である。
【図４】本発明の第２の実施形態のメモリ装置のデータの保存の様子を示す図である。
【図５】本発明の第２の実施形態のメモリ装置の動作を示すフローチャートである。
【図６】本発明の第２の実施形態のメモリ装置のアドレス領域とデータの種別との対応を示す図である。
【図７Ａ】本発明の第２の実施形態の変形例の電子機器のデータ（パケット）の構成を示す図である。
【図７Ｂ】既知のデータ（パケット）の構成を示す図である。
【図８Ａ】本発明の第２の実施形態の変形例のメモリ装置の構成を示すブロック図である。
【図８Ｂ】本発明の第２の実施形態の別の変形例のメモリ装置の構成を示すブロック図である。
【図８Ｃ】本発明の第２の実施形態のさらに別の変形例のメモリ装置の構成を示すブロック図である。
【図９】既知の電子機器の構成を示すブロック図である。
【図１０】既知の電子機器のデータの保存の様子を示す図である。
【発明を実施するための形態】
【００１４】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態のメモリ装置の構成を示すブロック図である。メモリ装置１は、第１の不揮発性メモリ１１と、前記第１の不揮発性メモリ１１に比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリ１２とを有する。さらに、前記第１の不揮発性メモリ１１へ書き込むデータを仕分ける仕分手段１３と、仕分けた前記データを前記第１の不揮発性メモリ１１へ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリ１２へ書き込むことのできる制御手段１４とを有する。
【００１５】
メモリ装置１によれば、第１の不揮発性メモリ１１の記憶容量は小さくて済むため、第１の不揮発性メモリ１１が高価であってもコストを抑制することができる。
【００１６】
以上のように、本実施形態によれば、電力供給が遮断された場合でもデータが消えることを防ぐメモリ装置を安価に提供することができる。
（第２の実施形態）
図２は、本発明の第２の実施形態のメモリ装置の構成を示すブロック図である。メモリ装置２は、第１の不揮発性メモリのＭＲＡＭ２１と、第２の不揮発性メモリのＮＡＮＤ型フラッシュメモリ２２とを有する。さらに、仕分部２３とタイマー２４と送受信部２５と制御部２６とを有する。
【００１７】
ＭＲＡＭ２１は、書き換え回数に制限のない不揮発性メモリである。ＭＲＡＭ２１は、フラッシュメモリよりも小容量とすることができる。
【００１８】
フラッシュメモリ２２は、書き換え回数の上限値が小さい。一方でフラッシュメモリは安価であるため、ＭＲＡＭ２１よりも大容量とすることができる。
【００１９】
仕分部２３は、送受信部２５がデータを受信すると、ＭＲＡＭ２１に書き込むデータと、ＭＲＡＭ２１には書き込まずにフラッシュメモリ２２に書き込むデータとを仕分ける。仕分部２３の機能によって、ＭＲＡＭ２１の容量を小さく抑えることができる。仕分ける方法の詳細については後述する。仕分部２３は、ＭＲＡＭ２１やフラッシュメモリ２２に保存されているデータを送受信部２５が送信する場合は、ただ単にデータを通過させる。
【００２０】
タイマー２４は、所定の時間ごとにＭＲＡＭ２１に保存したデータをフラッシュメモリ２２に移す際の、時間の経過をカウントする。
【００２１】
送受信部２５は、メモリ装置２を電子機器などに組み込む際に、機器とのデータの送受信を行うインタフェースを有する。送受信部２５はまた、送受信するデータを一時的に保存するＳＲＡＭなどの揮発性メモリを有していてもよい。
【００２２】
制御部２６は、ＭＲＡＭ２１とフラッシュメモリ２２と仕分部２３とタイマー２４とを連携させて制御する。制御部２６は、送受信部２５がデータを受信すると、仕分部２３に、受信したデータをＭＲＡＭ２１に保存するかフラッシュメモリ２２に保存するかを仕分ける指示をする。制御部２６は、仕分部２３が仕分けた結果に基づいて、送受信部２５が受信したデータをＭＲＡＭ２１もしくはフラッシュメモリ２２に保存する。制御部２６は、タイマー２４が所定の時間を経過したことをカウントすると、ＭＲＡＭ２１に保存したデータをフラッシュメモリ２２に移す。
【００２３】
図３は、本実施形態のメモリ装置２を用いた電子機器の構成を示すブロック図である。電子機器２０は、メモリ装置２とＣＰＵ２０１と外部インタフェース２０２とを有する。電子機器２０は、さらにＳＲＡＭなどの揮発性メモリを有していてもよい。
【００２４】
ＣＰＵ２０１は、外部インタフェース２０２からのデータやメモリ装置２に保存されているデータの処理や、データをメモリ装置２へ保存する指示をする。
【００２５】
外部インタフェース２０２は、外部の機器やネットワークからの様々なアプリケーションに係るデータやログデータなどのデータを送受信する。
【００２６】
メモリ装置２は、ＣＰＵ２０１の指示を受けて、データを保存したり読み出したり削除したりする。
【００２７】
メモリ装置２の仕分部２３と制御部２６とは、ＣＰＵ２０１とは別のＣＰＵを用いてプログラムを動作させることによって実現することができる。また、制御部２６と仕分部２３とは、ＣＰＵ２０１を用いてプログラムを動作させることによって実現してもよい。
【００２８】
図４は、メモリ装置２のデータの保存の様子を示す図である。本実施形態では、ログデータなどの頻発する容量の小さいデータをＭＲＡＭ２１に保存することによって、ＭＲＡＭ２１の容量を小さく抑え、かつ、フラッシュメモリ２２の書き換え回数の上限値を超えない不揮発なメモリ装置を実現している。
【００２９】
電子機器２０のＣＰＵ２０１から送受信部２５に送信されたログデータ（ログ１〜ログ１０）は、仕分部２３でＭＲＡＭ２１に保存するように仕分けられて、順にＭＲＡＭに書き込まれる。この間、タイマー２４が所定の時間（Ｔ時間）の経過をカウントすると、ＭＲＡＭ２１に保存されたログ１〜ログ１０は、一括してフラッシュメモリ２２に書き込まれ、ＭＲＡＭ２１からは消去される。
【００３０】
さらに次のログデータ（ログ１１〜ログ２０）は、仕分部２３でＭＲＡＭ２１に保存するように仕分けられて、順にＭＲＡＭに書き込まれる。この間、タイマー２４が所定の時間（Ｔ時間）の経過をカウントすると、ＭＲＡＭ２１に保存されたログ１１〜ログ２０は、一括してフラッシュメモリ２２に書き込まれ、ＭＲＡＭ２１からは消去される。以降、この動作が繰り前される。
【００３１】
なお、所定のＴ時間内のログデータの数は１０には限定されない。さらに、Ｔ時間は一定時間でなくてもよい。また、ログデータ以外に容量の大きいデータを受信した場合は、仕分部２３で仕分けられてフラッシュメモリ２２に直接書き込まれる場合もある。
【００３２】
本実施形態の電子機器２０では、ＣＰＵ２０１の負担が軽減される。すなわち、図９の既知の電子機器では、ＣＰＵは、データの揮発性メモリへの書き込みと読み出しの負担と、不揮発性メモリへの書き込みの負担とを要している。それに対して図４では、ＣＰＵ２０１はメモリ装置２にデータを送信しさえすればよい。これにより、ＣＰＵ２０１は演算処理に注力することができ、より高速な演算処理をすることが可能となる。
【００３３】
次に、本実施形態のメモリ装置２の動作を、フローチャートを用いて説明する。図５は、メモリ装置２の動作を示すフローチャートである。図５のフローチャートでは、仕分部２３が容量が小さく頻発するログデータを仕分けて保存する動作を説明する。
【００３４】
なお、フローチャートが開始となる前に、予め、メモリ装置２のアドレス領域で、ログデータを書き込むアドレス領域を定義する。図６は、メモリ装置２のアドレス領域とデータの種別との対応を示す図である。図６においては、メモリ装置２のアドレス領域は２Ｂｙｔｅを有し、そのうちログデータを書き込む領域は０ｘ４０００〜０ｘ４ＦＦＦで定義されている。ＣＰＵ２０１は、ログデータをメモリ装置２へ書き込む場合、メモリ装置２のアドレス０ｘ４０００〜０ｘ４ＦＦＦへ書き込むこととする。
【００３５】
図５のフローチャートでは、メモリ装置２が起動しタイマー２４がセットもしくはリセットされてカウント可能となる時点で、開始となる。
【００３６】
制御部２６は、動作の開始の後、タイマー２４のカウントを開始する（ステップＳ１０）。制御部２６は、送受信部２５を常時監視し、送受信部２５がＣＰＵ２０１からデータを受信すると（ステップＳ１１のＹＥＳ）、データの仕分けを仕分部２３に指示する。送受信部２５がＣＰＵ２０１からの書き込みデータを受信していない場合は（ステップＳ１１のＮＯ）、送受信部２５の監視を継続し、ステップＳ１１を繰り返す。
【００３７】
仕分部２３は、制御部２６の指示を受けて、送受信部２５からデータを受け取り、データのアドレス部を確認する（ステップＳ１２）。データのアドレスが０ｘ４０００〜０ｘ４ＦＦＦの場合（ステップＳ１３のＹＥＳ）、仕分部２３は、データをＭＲＡＭ２１に書き込む（ステップＳ１４）。データのアドレスが０ｘ４０００〜０ｘ４ＦＦＦ以外の場合（ステップＳ１３のＮＯ）、仕分部２３は、データをフラッシュメモリ２２に書き込む（ステップＳ１５）。
【００３８】
制御部２６は、タイマー２４が所定の時間（Ｔ時間）を経過したことをカウントするまでは（ステップＳ１６のＮＯ）、ステップＳ１１を繰り返す。
【００３９】
制御部２６は、タイマー２４が所定の時間（Ｔ時間）を経過したことをカウントすると（ステップＳ１６のＹＥＳ）、ＭＲＡＭ２１のデータを読み込み（ステップＳ１７）、フラッシュメモリ２２に読み込んだデータを書き込み（ステップＳ１８）、ＭＲＡＭ２１のデータを消去する（ステップＳ１９）。なお、ここで、制御部２６は、ＭＲＡＭ２１とフラッシュメモリ２２とに、ＭＲＡＭ２１のデータをフラッシュメモリ２２に移す指示をし、ＭＲＡＭ２１とフラッシュメモリ２２は、ＭＲＡＭ２１のデータをフラッシュメモリ２２に直接に移すようにしてもよい。
【００４０】
その後、制御部２６は、タイマー２４をリセットし、終了する。なお、図５のフローチャートでは、タイマー２４をリセットしたことで開始となり、ステップＳ１０以降を繰り返すこととなる。
【００４１】
なお、図５のフローチャートのステップＳ１３で仕分部２３は、データのアドレス部の確認によって、ＭＲＡＭ２１に書き込むデータと、フラッシュメモリ２２に書き込むデータとを仕分けたが、これには限定されない。図７Ａは、本実施形態の変形例の電子機器のデータ（パケット）の構成を示す図である。また、図７Ｂは、既知のデータ（パケット）の構成を示す図である。図７Ａに示すように、ＣＰＵ２０１がメモリ装置２へ転送するパケット内部に特定ビットを設けることによって、ログデータか否かを仕分けてもよい。例えば、仕分部２３は、特定ビットが１の場合はログデータであるとし、特定ビットが０の場合はログデータ以外であるとすることができる。
【００４２】
なお、図５のフローチャートでは、容量が小さく頻発するログデータを対象としたが、これには限定されない。ログデータ以外の比較的容量の小さい任意のデータを対象とすることもできる。
【００４３】
なお、仕分部２３は、図８Ａの本実施形態の変形例のメモリ装置２ａのように、制御部２６に組み込まれていてもよい。また、仕分部２３は、図８Ｂの本実施形態の別の変形例のメモリ装置２ｂのように、受送信部２５に組み込まれていてもよい。さらにまた、図８Ｃの本実施形態のさらに別の変形例のメモリ装置２ｃのように、制御部２６が仕分部２３の機能を兼用していてもよい。
【００４４】
なお、ＭＲＡＭ２１に代えて、書き換え回数に制限はあるもののフラッシュメモリに比べて書き換え回数の上限値が大きいＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＰＣＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いることもできる。
【００４５】
本実施形態によれば、ログデータのように小容量で頻発するデータを仕分けて、書き換え回数制限のない小容量のＭＲＡＭにその都度保存する。さらに、所定の期間内に溜まった前記データを一括して書き換え回数制限のある大容量のフラッシュメモリに移す。前記データは、不揮発性メモリのＭＲＡＭやフラッシュメモリに保存されるので、電力供給が遮断された場合でも消失を防ぐことができる。また、ＭＲＡＭには小容量なデータが所定の期間内で保存されるので、ＭＲＡＭの容量の抑制が可能であり、コストを抑制できる。
【００４６】
以上のように、本実施形態によれば、電力供給が遮断された場合でもデータが消えることを防ぐメモリ装置を安価に提供することができる。
【００４７】
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【００４８】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
第１の不揮発性メモリと、
前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、
前記第１の不揮発性メモリへ書き込むデータを仕分ける仕分手段と、
仕分けた前記データを前記第１の不揮発性メモリへ書き込み、仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことのできる制御手段と、を有するメモリ装置。
（付記２）
所定時間をカウントするタイマーを有し、
前記制御手段は、前記タイマーが前記所定時間をカウントすると、前記第１の不揮発性メモリへ書き込んだデータを前記第２の不揮発性メモリへ移す、付記１記載のメモリ装置。
（付記３）
前記仕分手段は、前記データのアドレスに基づいて仕分ける、付記１または２記載のメモリ装置。
（付記４）
前記仕分手段は、前記データに付与された特定ビットに基づいて仕分ける、付記１または２記載のメモリ装置。
（付記５）
前記第１の不揮発性メモリは、書き換え回数の制限がない、付記１から４の内の１項記載のメモリ装置。
（付記６）
前記第１の不揮発性メモリは、ＭＲＡＭを有する、付記５記載のメモリ装置。
（付記７）
前記第１の不揮発性メモリは、ＦｅＲＡＭ、ＰＣＲＡＭ、ＲｅＲＡＭから選択される少なくとも１つを有する、付記１から４の内の１項記載のメモリ装置。
（付記８）
前記第２の不揮発性メモリは、フラッシュメモリを有する、付記１から７の内の１項記載のメモリ装置。
（付記９）
付記１から８の内の１項記載のメモリ装置と、
前記メモリ装置に前記データを送信するＣＰＵと、を有する電子機器。
（付記１０）
前記ＣＰＵは、前記データに前記特定ビットを付与する、付記９記載の電子機器。
（付記１１）
第１の不揮発性メモリと、前記第１の不揮発性メモリに比べて書き換え可能回数が少なく記憶容量の大きい第２の不揮発性メモリと、を有するメモリ装置の保存方法において、
前記第１の不揮発性メモリへ書き込むデータを仕分け、
仕分けた前記データを前記第１の不揮発性メモリへ書き込み、
仕分けた残りのデータを前記第２の不揮発性メモリへ書き込むことができる、保存方法。
（付記１２）
所定時間をカウントし、
前記所定時間をカウントすると、前記第１の不揮発性メモリへ書き込んだデータを前記第２の不揮発性メモリへ移す、付記１１記載の保存方法。
（付記１３）
前記データのアドレスに基づいて仕分ける、付記１１または１２記載の保存方法。
（付記１４）
前記データに付与された特定ビットに基づいて仕分ける、付記１１または１２記載の保存方法。
（付記１５）
前記第１の不揮発性メモリは、書き換え回数の制限がない、付記１１から１４の内の１項記載の保存方法。
（付記１６）
前記第１の不揮発性メモリは、ＭＲＡＭを有する、付記１５記載の保存方法。
（付記１７）
前記第１の不揮発性メモリは、ＦｅＲＡＭ、ＰＣＲＡＭ、ＲｅＲＡＭから選択される少なくとも１つを有する、付記１１から１４の内の１項記載の保存方法。
（付記１８）
前記第２の不揮発性メモリは、フラッシュメモリを有する、付記１１から１７の内の１項記載の保存方法。
【符号の説明】
【００４９】
１    メモリ装置
１１    第１の不揮発性メモリ
１２    第２の不揮発性メモリ
１３    仕分手段
１４    制御手段
２、２ａ、２ｂ、２ｃ    メモリ装置
２０    電子機器
２１    ＭＲＡＭ
２２    フラッシュメモリ
２３    仕分部
２４    タイマー
２５    送受信部
２６    制御部
２０１    ＣＰＵ
２０２    外部インタフェース
【図１】
2017142558.tif 000003
【図２】
2017142558.tif 000004
【図３】
2017142558.tif 000005
【図４】
2017142558.tif 000006
【図５】
2017142558.tif 000007
【図６】
2017142558.tif 000008
【図７Ａ】
2017142558.tif 000009
【図７Ｂ】
2017142558.tif 000010
【図８Ａ】
2017142558.tif 000011
【図８Ｂ】
2017142558.tif 000012
【図８Ｃ】
2017142558.tif 000013
【図９】
2017142558.tif 000014
【図１０】
2017142558.tif 000015