(57)【要約】【課題】従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる発振回路の周期調整回路及び周期調整方法を提供する。【解決手段】発振回路の周期調整回路は、複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、
入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、
上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備えたことを特徴とする発振回路の周期調整回路。
【請求項２】
上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする請求項１記載の発振回路の周期調整回路。
【請求項３】
上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする請求項１又は２記載の発振回路の周期調整回路。
【請求項４】
請求項１〜３のうちのいずれか１つに記載の発振回路の周期調整回路は半導体記憶装置に設けられたことを特徴とする発振回路の周期調整回路。
【請求項５】
請求項１〜３のうちのいずれか１つに記載の発振回路の周期調整回路を備えたことを特徴とする半導体記憶装置。
【請求項６】
複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路の周期調整方法であって、
遅延コントローラが、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御するステップと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力するステップと、
上記位相比較結果信号を計数して上記計数値として出力するステップと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するステップとを含むことを特徴とする発振回路の周期調整方法。
【請求項７】
上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする請求項６記載の発振回路の周期調整方法。
【請求項８】
上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする請求項６又は７記載の発振回路の周期調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭなどの半導体記憶装置のための内部クロックを発生する発振回路の周期調整回路及び周期調整方法、並びに半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、プロセスバラツキに依存しない特定の周期を有する内部クロックは、例えばＤＲＡＭなどの半導体記憶装置のために必要である。ここで、内部クロックは、セルフリフレッシュ期間を制御するための回路のために特に重要であり、プロセスバラツキに依存しない内部クロックを生成することは困難であるので、レーザートリミングで内部クロックの周期を調整することが必要とされる。
【０００３】
図１は従来例に係る、内部クロックを発生する発振器１２とその周期調整回路を備えた半導体記憶装置１０と、半導体記憶装置１０を検査するメモリテスタ２０との構成を示すブロック図である。図１において、半導体記憶装置１０は内部クロックを発生する発振器１２を備え、発振器１２の周期を調整するための周期調整回路は、周期コントローラ１１と、発振器１２と、カウンタ１３と、ヒューズ回路１４と、スイッチＳＷ１とを備えて構成される。
【０００４】
半導体記憶装置１０の発振器１２の周期調整時において、スイッチＳＷ１はメモリテスタ２０からの制御信号により接点ａ側に接続され、メモリテスタ２０からのヒューズコードを変化させて周期コントローラ１１に入力する。周期コントローラ１１は入力されるヒューズコードに基づいて発振器１２の周期を設定して発振器１２にヒューズコードに対応する周期で内部クロックを発生される。内部クロックは半導体記憶装置１０の各回路に出力されるとともに、カウンタ１３に出力される。カウンタ１３は入力される内部クロックを計数し、カウント値のデータをメモリテスタ２０に出力する。メモリテスタ２０はカウント値が所定の目標値を超えないときはヒューズコードを順次インクリメントし、カウント値が所定の目標値を超えたとき当該ヒューズコードを設定ヒューズコードとして決定し、ヒューズ回路１４に設定する。そして、スイッチＳＷ１はメモリテスタ２０からの制御信号により接点ｂ側に設定され、発振器１２は上記目標値に実質的に等しい周期で内部クロックを発生する。
【０００５】
図２は図１の周期調整回路の動作を示すタイミングチャートである。図２において、内部クロックの周期を１００ナノ秒に設定した場合を示す。テスト時間＝１０００ｎｓで初期クロック周期＝１００ｎｓのとき、カウント値の目標値は１０である。図２において、入力されるヒューズコード＝１９で出力されるカウント値コード＝９のとき、発振周期は１００ｎｓよりも長くなる。入力されるヒューズコード＝２０で出力されるカウント値コード＝１０のとき、発振周期は１００ｎｓに一致する。入力されるヒューズコード＝２１で出力されるカウント値コード＝１１のとき、発振周期は１００ｎｓよりも短くなる。従って、メモリテスタ２０は適切なヒューズコード＝２０を得ることができこれを取得した後、ヒューズ回路１４にヒューズコードが設定されて発振器１２の周期がトリミングされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７９９４８６６号明細書
【特許文献２】米国特許第８８１０３２１号明細書
【特許文献３】米国特許第８４３２２３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＤＲＡＭのメモリテスタは、適切な周期を有するトリミングコードを検索することが得意ではなく、発振周期の設定精度も低いという問題点があった。
【０００８】
例えば特許文献１では周波数検出器を使用しているが、動作説明が不十分であり、回路構成が複雑であって発振周期の設定精度も低いという問題点があった。また、特許文献２及び３においても周波数検出器の機能を用いているが、回路構成がきわめて複雑であって発振周期の設定精度も低いという問題点があった。
【０００９】
本発明の目的は以上の問題点を解決し、従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる発振回路の周期調整回路及び周期調整方法、並びに上記周期調整回路を用いた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る発振回路の周期調整回路は、
複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、
入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、
上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備えたことを特徴とする。
【００１１】
上記発振回路の周期調整回路において、上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする。
【００１２】
また、上記発振回路の周期調整回路において、上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする。
【００１３】
さらに、上記発振回路の周期調整回路において、上記発振回路の周期調整回路は半導体記憶装置に設けられたことを特徴とする。
【００１４】
第２の発明に係る半導体記憶装置は、上記発振回路の周期調整回路を備えたことを特徴とする。
【００１５】
第３の発明に係る発振回路の周期調整方法は、複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路の周期調整方法であって、
遅延コントローラが、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御するステップと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力するステップと、
上記位相比較結果信号を計数して上記計数値として出力するステップと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するステップとを含むことを特徴とする。
【００１６】
上記発振回路の周期調整方法において、上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする。
【００１７】
また、上記発振回路の周期調整方法において、上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする。
【発明の効果】
【００１８】
従って、本発明に係る発振回路の周期調整回路及び周期調整方法によれば、従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる。
【図面の簡単な説明】
【００１９】
【図１】従来例に係る、内部クロックを発生する発振器１２とその周期調整回路を備えた半導体記憶装置１０と、半導体記憶装置１０を検査するメモリテスタ２０との構成を示すブロック図である。
【図２】図１の周期調整回路の動作を示すタイミングチャートである。
【図３】本発明の実施形態に係る、内部クロックを発生する発振器１２とその周期調整回路の構成を示すブロック図である。
【図４】図３の周期調整回路によって実行されるヒューズコード検索処理を示すフローチャートである。
【図５】図３の周期調整回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２１】
図３は本発明の実施形態に係る、内部クロックを発生する発振器１２とその周期調整回路の構成を示すブロック図である。図３の発振器１２とその周期調整回路は例えばＤＲＡＭなどの半導体記憶装置に設けられ、メモリテスタ２０Ａからの基準クロックに基づいて発振周期をトリミングすることを特徴とする。
【００２２】
図３において、本実施形態に係る周期調整回路は、インバータ遅延回路１と、インバータＩＮＶ１，２と、スイッチＳＷ１１〜ＳＷ１３と、位相検出器２と、アップカウンタ３と、遅延コントローラ４と、ヒューズ回路５とを備えて構成される。ここで、スイッチＳＷ１１，ＳＷ１２を接点ｂ側に切り替えたとき、インバータ遅延回路１とインバータＩＮＶ２とはリング形状で縦続接続されてリング発振回路３０を構成する。インバータ遅延回路１は例えば偶数段のインバータが縦続接続されて構成され、その段数を変化させ、もしくは複数のインバータのバイアス電圧を変化することで遅延量を変化させてリング発振回路３０の発振周期を変化させる。なお、インバータＩＮＶ１及び２は互いに同一の仕様値で構成される。
【００２３】
図４は図３の周期調整回路によって実行されるヒューズコード検索処理を示すフローチャートである。また、図５は図３の周期調整回路の動作を示すタイミングチャートである。
【００２４】
次いで、図３〜図５を参照して実施形態に係る周期調整回路の構成及び動作について以下に説明する。
【００２５】
図３において、周期調整回路のトリミングの調整時においては、スイッチＳＷ１１〜ＳＷ１３はメモリテスタ２０Ａからの制御信号により接点ａ側に切り替えられる。メモリテスタ２０Ａから基準クロックＲＥＦＣＬＫが位相検出器２に入力されるとともに、スイッチＳＷ１１を介してインバータ遅延回路１に入力される。インバータ遅延回路１は遅延コントローラ４から設定される遅延量だけ基準クロックＲＥＦＣＬＫを遅延させて、遅延後の基準クロックＲＥＦＣＬＫをスイッチＳＷ１２及びインバータＩＮＶ１を介して発振クロックＯＳＣＣＬＫとして位相検出器２に入力される。位相検出器２は入力される２つのクロックの位相を比較して位相比較結果信号をアップカウンタ３に出力する。アップカウンタ３は入力される位相比較結果信号のパルスを計数して計数結果のヒューズトリミングコードをメモリテスタ２０Ａに出力するとともに、スイッチＳＷ１３を介して遅延コントローラ４に出力する。遅延コントローラ４は入力されるヒューズトリミングコードに対応する遅延量をインバータ遅延回路１に設定するように制御する。
【００２６】
図４は、以上のように構成された周期調整回路のトリミングの調整時のヒューズコード検索処理を示している。図４のステップＳ１において、アップカウンタ３は位相検出器２からの位相比較結果信号のパルスに基づいてカウント値をインクリメントする。次いで、ステップＳ２において、遅延コントローラ４はカウント値に基づいてインバータ遅延回路１に対して遅延値を設定する。ステップＳ３においてリング発振回路３０は発振クロックＯＳＣＣＬＫを発生して出力する。ステップＳ４において、位相検出器２は発振クロックＯＳＣＣＬＫを基準クロックＲＥＦＣＬＫと位相比較して、位相比較結果信号に基づき、発振クロックＯＳＣＣＬＫの立ち上がりエッジは基準クロックＲＥＦＣＬＫの立ち上がりエッジよりも遅いか否かが判断され、ＮＯのときはステップＳ１に戻る一方、ＹＥＳのときはステップＳ５に進む。ステップＳ４からステップＳ１〜Ｓ３までの制御ループでは、アップカウンタ３のカウント値が大きくなるにつれて、発振クロックＯＳＣＣＬＫの発振周期が長くなるように制御される。さらに、ステップＳ５では、アップカウンタ３は上記のカウント値をヒューズトリミングコードとしてメモリテスタ２０Ａ及び遅延コントローラ４に出力する。
【００２７】
当該ヒューズコード検索処理が終了すると、メモリテスタ２０Ａは上記決定したヒューズトリミングコードをヒューズ回路５に設定し、スイッチＳＷ１１〜ＳＷ１３を接点ｂ側に切り替えて調整後の設定にすることで、インバータ遅延回路１及びインバータＩＮＶ２からなるリング発振回路３０は、遅延コントローラ４により設定された調整後の発振周期で内部クロックを発生して出力する。
【００２８】
図５では図３の周期調整回路の動作を示しており、発振クロックＯＳＣＣＬＫの立ち上がりエッジは基準クロックＲＥＦＣＬＫの立ち上がりエッジよりも遅いとき（ケース２）の遅延量Δｄは、発振クロックＯＳＣＣＬＫの立ち上がりエッジは基準クロックＲＥＦＣＬＫの立ち上がりエッジよりも遅くないとき（ケース１）の遅延量Δｄよりも遅延量が増大しており、これにより内部クロックを所定の発振周期に設定することができる。
【００２９】
以上の実施形態に係る発振回路の周期調整回路及び周期調整方法によれば、リング発振回路３０と位相検出器２、アップカウンタ３及び遅延コントローラ４で構成したので、従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる。具体的には、メモリテスタ２０Ａからの基準クロックＲＥＦＣＬＫの周期を変更するのみで発振周期を変更することが可能であって、メモリテスタ２０Ａの複雑なプログラム変更を伴わないので改訂が非常に簡単にできる。
【００３０】
以上の実施形態では、例えばＤＲＡＭのための発振回路の周期調整回路及び周期調整方法について説明しているが、本発明はこれに限らず、例えばＳＲＡＭなどの揮発性半導体記憶装置、並びに例えばフラッシュメモリなどの不揮発性半導体記憶装置に適用することができる。
【符号の説明】
【００３１】
１…インバータ遅延回路、
２…位相検出器、
３…アップカウンタ、
４…遅延コントローラ、
５…ヒューズ回路、
１０…半導体記憶装置、
１１…周期コントローラ、
１２…発振器、
１３…カウンタ、
１４…ヒューズ回路、
２０，２０Ａ…メモリテスタ、
３０…リング発振回路、
ＩＮＶ１，ＩＮＶ２…インバータ、
ＳＷ１〜ＳＷ１３…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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