(57)【要約】【課題】デジタルアイソレータにおいて受信回路の消費電流低減を実現する。【解決手段】受信信号を遅延させて、受信信号を遅延させた遅延受信信号を出力する遅延回路１０４と、前記遅延受信信号を出力信号へ変換する受信回路１０３と、前記受信信号を検出して前記受信回路の動作を制御する動作制御信号を前記受信回路へ出力する受信信号検出回路１０５とを備えた。受信信号検出回路１０５を付加することで受信開始を検出し、受信回路１０３を構成する差動アンプや比較器といったアナログ回路を受信期間のみ動作状態とする制御を行うことで、非受信期間における消費電流を削減し、主信号経路に遅延回路１０４を挿入することで受信信号検出回路１０５によるアナログ回路の動作制御が完了した後、主信号がアナログ回路へ入力されるよう構成し、動作状態切り替わり時の動作安定性を向上する。【選択図】図１
2017147538.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を遅延させて、受信信号を遅延させた遅延受信信号を出力する遅延回路と、
前記遅延受信信号を出力信号へ変換する受信回路と、
前記受信信号を検出して前記受信回路の動作を制御する動作制御信号を前記受信回路へ出力する受信信号検出回路と
を備えたアイソレータ。
【請求項２】
受信信号を出力信号へ変換する受信回路と、
前記受信信号を検出して前記受信回路の動作を制御する動作制御信号を出力する受信信号検出回路と、
前記動作制御信号を遅延させ、前記動作制御信号を遅延させた遅延制御信号を出力する遅延回路と、
前記遅延制御信号により、前記出力信号を固定値にして出力する出力マスク回路と
を備えたアイソレータ。
【請求項３】
前記受信回路は、アナログ回路を有し、
前記受信信号検出回路は、前記動作制御信号により前記アナログ回路を非動作状態とする請求項１又は２に記載のアイソレータ。
【請求項４】
前記受信回路は、
受信信号から生成された差動信号が入力され差動信号の増幅を行う差動アンプと、
前記差動アンプの出力と基準電圧との比較を行い、出力信号を出力する比較回路とを有し、
前記受信信号検出回路は、前記動作制御信号により前記差動アンプと前記比較回路とを非動作状態とする請求項１又は２又は３に記載のアイソレータ。
【請求項５】
前記受信信号検出回路は、前記出力信号により前記動作制御信号を切り替えて、前記受信回路の動作を制御する請求項１から４いずれか１項に記載のアイソレータ。
【請求項６】
遅延量を調整する遅延量データを記憶したメモリ回路を備え、
前記遅延回路は、前記メモリ回路の遅延量データに基づいて、遅延量を調整する請求項１から５いずれか１項に記載のアイソレータ。
【請求項７】
アイソレータのアイソレーション方法において、
受信信号を遅延させて、受信信号を遅延させた遅延受信信号を出力する遅延ステップと、
アナログ回路を有する受信回路により前記遅延受信信号を出力信号へ変換する変換ステップと、
前記受信信号を検出して前記受信回路の前記アナログ回路の動作を制御する動作制御信号を前記受信回路へ出力するイネーブルステップと
を備えたアイソレーション方法。
【請求項８】
アイソレータのアイソレーション方法において、
アナログ回路を有する受信回路により受信信号を出力信号へ変換する変換ステップと、
前記受信信号を検出して前記受信回路の前記アナログ回路の動作を制御する動作制御信号を出力するイネーブルステップと、
前記動作制御信号を遅延させ、前記動作制御信号を遅延させた遅延制御信号を出力する遅延ステップと、
前記遅延制御信号により、前記出力信号を固定値にして出力する出力マスクステップと
を備えたアイソレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アイソレータ及びアイソレーション方法に関し、特に、デジタルアイソレータにおける受信回路の消費電流の低減に関する。
【背景技術】
【０００２】
高電圧パワーデバイスの駆動回路などでは、異電源系統間の信号伝達に電気的絶縁を有した信号伝送が広く用いられている。従来は電気的絶縁が必要な回路にはフォトカプラが使用されていた。フォトカプラは送信部にて電気信号を発光ダイオードにより光信号に変換し、受信部においてフォトダイオードにより光信号を電気信号に復調することで、信号伝送を実現している。
【０００３】
また、近年フォトカプラに変わる信号伝送手段としてデジタルアイソレータが普及し始めている。デジタルアイソレータはコンデンサやトランスフォーマといった交流結合素子を介して信号伝送が行われる。デジタルアイソレータはフォトカプラに比べ経年劣化が小さく、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスといった汎用性の高い半導体プロセスにおいて実現可能である。以下、交流結合素子がトランスフォーマである場合について説明する。
【０００４】
トランスフォーマは一次側コイルと二次側コイルが磁気結合により信号伝送を行う素子である。トランスフォーマは交流信号を通過させるが、直流信号は通過しにくい特性を有しているため、信号伝送の用途で使用する場合は入力信号を交流信号に変換し一次側コイルへ入力する必要がある。一次側コイルに入力された信号は磁気結合により二次側コイルへ伝送され、受信回路において交流信号から出力信号へ変換することで信号伝送を実現することができる。このようにトランスフォーマを用いた信号伝送においては、入力信号を交流信号に変換しトランスフォーマの一次側コイルへ入力する送信回路とトランスフォーマの二次側コイルから出力される交流信号を出力信号へ変換する受信回路が必要となる。
【０００５】
受信回路の構成については、従来技術として特許文献１のように、パルス増幅回路、差動アンプおよび受信バッファといったアナログ回路を使用した構成が提案されている。
【０００６】
また、従来技術として特許文献２のように、インターフェイスＩＣにおいて、レシーバへの入力信号の有無に対応して入力信号不在のときは、ライン・ドライバをスタンバイ状態にする構成が提案されている。
また、従来技術として特許文献３のように、半導体集積回路において、ライン・レシーバ及びライン・ドライバを非動作状態にして消費電力を削減する構成が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５６１３８３３号
【特許文献２】特開平０３−２７８７４１号公報
【特許文献３】特開平０５−１０３０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、受信回路において差動アンプや受信バッファといったアナログ回路が使用されており、バイアス状態を維持するため常時電流を流しており、非受信期間においても電流消費が大きいという問題があった。また、デジタルアイソレータを用い複数の信号を伝送する場合は、システム全体の消費電流が増加することが予測される。
本発明は、アイソレータにおける消費電流の低減を目的としたものであり、特に非受信期間における受信回路の消費電流の削減を目的としたものである。
【課題を解決するための手段】
【０００９】
本発明のアイソレータは、
受信信号を遅延させて、受信信号を遅延させた遅延受信信号を出力する遅延回路と、
前記遅延受信信号を出力信号へ変換する受信回路と、
前記受信信号を検出して前記受信回路の動作を制御する動作制御信号を前記受信回路へ出力する受信信号検出回路と
を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、アイソレータにおいて、非受信期間における受信回路の消費電流を削減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１を示すブロック図である。
【図２】本発明の実施の形態１における遅延回路の一例を示す回路図である。
【図３】本発明の実施の形態１における受信信号検出回路の一例を示す回路図である。
【図４】本発明の実施の形態１におけるアイソレーション方法の流れ図である。
【図５】本発明の実施の形態１における動作波形である。
【図６】本発明の実施の形態２を示すブロック図である。
【図７】本発明の実施の形態２におけるアイソレーション方法の流れ図である。
【図８】本発明の実施の形態２における動作波形である。
【図９】本発明の実施の形態３を示すブロック図である。
【図１０】本発明の実施の形態４を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施の形態にかかるデジタルアイソレータ及びアイソレーション方法について図面に沿った形で説明する。
【００１３】
実施の形態１．
＊＊＊構成の説明＊＊＊
図１は、本発明の実施の形態１によるデジタルアイソレータの構成例を示すブロック図である。本発明の実施の形態によるデジタルアイソレータは、交流結合素子であるトランスフォーマ１０１、入力信号ＶＩＮを交流信号に変換し前記トランスフォーマの一次側コイルへ入力する送信回路１０２、前記トランスフォーマの二次側コイルに生じたパルス状信号Ｖ２の電圧を出力信号ＶＯＵＴへ変換する受信回路１０３を有している。また、受信回路１０３への入力信号を遅延させる遅延回路１０４、前記二次側コイル生じたパルス状信号Ｖ２の電圧を検出し受信回路内のアナログ回路を制御する動作制御信号ＥＮを生成する受信信号検出回路１０５を有している。
【００１４】
受信回路１０３は、遅延回路１０４の出力である遅延受信信号Ｖ３にバイアス電圧を付加した差動信号ＶＤ１，差動信号ＶＤ２を出力するバイアス設定回路１０６、差動信号ＶＤ１，差動信号ＶＤ２が入力され増幅を行う差動アンプ１０７、差動アンプ１０７からの増幅信号ＶＡＯと基準電圧ＶＲＥＦの比較を行い出力信号ＶＯＵＴを出力する比較器１０８から構成される。
【００１５】
図２は、本発明の実施の形態１における遅延回路１０４の一例を示す回路図である。図２において、遅延回路１０４は抵抗素子１０９、容量素子１１０にて構成されており、ＲＣフィルタによる遅延回路を示している。
【００１６】
図３は、本発明の実施の形態１における受信信号検出回路１０５の一例を示す回路図である。図３において、受信信号検出回路１０５は、比較回路１１１、ラッチ回路１１２にて構成されている。
比較回路１１１は、二次側コイルに生じたパルス状信号Ｖ２の電圧を参照電圧ＶＢと比較して、パルス状信号Ｖ２すなわち受信信号の立上りを検出する。
ラッチ回路１１２は、インバータ１１５、ＮＡＮＤ素子１１６、ＮＡＮＤ素子１１７にて構成されている。ラッチ回路１１２は、入力信号ＶＩＮの立上りから出力信号ＶＯＵＴの立下りまで動作制御信号ＥＮをＨｉｇｈにする。
【００１７】
＊＊＊動作の説明＊＊＊
次に、図４を用いて、本実施の形態のアイソレータのアイソレーション方法の動作について説明する。
【００１８】
ステップＳ１１．トランスフォーマ１０１による絶縁ステップ
図１において入力信号ＶＩＮが送信回路１０２に入力される。送信回路１０２は入力信号ＶＩＮの立上りエッジおよび立下りエッジをパルス状信号Ｖ１に変換しトランスフォーマ１０１へ出力する。トランスフォーマ１０１へ入力されたパルス状信号Ｖ１はトランスフォーマ１０１の一次側コイルへ印加され、磁気結合作用により二次側コイルへパルス状信号Ｖ２を発生させる。パルス状信号Ｖ２は、受信回路１０３が受信する受信信号である。
【００１９】
ステップＳ１２．受信信号検出回路１０５によるイネーブルステップ
受信信号検出回路１０５はトランスフォーマ１０１のパルス状信号Ｖ２が入力され、受信回路１０３を構成する差動アンプ１０７および比較器１０８の動作／非動作を制御する動作制御信号ＥＮを出力する。動作制御信号ＥＮにより差動アンプ１０７および比較器１０８は非動作状態から動作状態へ遷移する。
【００２０】
ステップＳ１３．遅延回路１０４による遅延ステップ
一方、トランスフォーマ１０１のパルス状信号Ｖ２は、受信信号として、遅延回路１０４へも入力され、遅延回路１０４が有する遅延量ｔｄが付加された遅延受信信号Ｖ３が出力される。
【００２１】
ステップＳ１４．受信回路１０３による変換ステップ
遅延回路１０４からの遅延受信信号Ｖ３はバイアス設定回路１０６へ入力され差動アンプ１０７の入力範囲を満たすバイアス電圧が付加された差動信号ＶＤ１および差動信号ＶＤ２へ変換され、差動アンプ１０７へ入力される。差動アンプ１０７により差動信号ＶＤ１および差動信号ＶＤ２間の電圧差を増幅した増幅信号ＶＡＯが比較器１０８に入力され、あらかじめ設定された基準電圧ＶＲＥＦである参照電圧ＶＲＥＦ１およびＶＲＥＦ２と比較され、比較結果が受信回路１０３の出力信号ＶＯＵＴとして出力される。
【００２２】
ステップＳ１５．受信信号検出回路１０５によるディスエーブルステップ
また、出力信号ＶＯＵＴは受信信号検出回路１０５へ入力され、動作制御信号ＥＮの切替え動作が行われる。動作制御信号ＥＮの切替えにより差動アンプ１０７および比較器１０８は動作状態から非動作状態へ遷移する。
【００２３】
図５に本実施の形態における動作波形を示す。
外部からの入力信号ＶＩＮが送信回路１０２へ入力され、時刻ｔ１において生じる入力信号ＶＩＮの立上りエッジに同期して正のパルス状信号Ｖ１が出力される。また時刻ｔ３においては入力信号ＶＩＮの立下りエッジに同期して負のパルス状信号Ｖ１が出力される。パルス状信号Ｖ１のパルスの極性はトランスフォーマ１０１の一次側コイルへ印加する電流の向きにより制御される。送信回路１０２の端子ＰＯＳから端子ＮＥＧへ電流を流した場合はパルス状信号Ｖ１として正のパルスが出力され、端子ＮＥＧから端子ＰＯＳへ電流を流した場合は負のパルスが出力される。
【００２４】
トランスフォーマ１０１における一次側コイルへ入力されるパルス状信号Ｖ１は磁気結合作用により二次側コイルへ信号を発生させトランスフォーマ１０１の出力としてパルス状信号Ｖ２が出力される。トランスフォーマ１０１のパルス状信号Ｖ２は遅延回路１０４により遅延量ｔｄが付加され遅延受信信号Ｖ３が出力される。遅延量ｔｄは、ｔｄ＝ｔ２−ｔ１と表される。
前記遅延量は入力信号ＶＩＮの立上りエッジにおける時間にて記載したが、立下りエッジにおいても同様となり、ｔｄ＝ｔ４−ｔ３で表される。
【００２５】
遅延受信信号Ｖ３はバイアス設定回路１０６へ入力され差動信号ＶＤ１および差動信号ＶＤ２が出力される。トランスフォーマ１０１のパルス状信号Ｖ２はＧＮＤ電位を基準とした正／負のパルス信号であり、遅延受信信号Ｖ３も同様である。一方、差動アンプ１０７は安定動作が可能な入力電圧範囲が決められているため、バイアス設定回路１０６にて差動アンプ１０７の入力電圧範囲を満足するバイアス電圧を付加した差動信号ＶＤ１および差動信号ＶＤ２を出力する。差動信号ＶＤ１および差動信号ＶＤ２は差動アンプ１０７へ入力され増幅した増幅信号ＶＡＯを出力する。トランスフォーマ１０１のパルス状信号Ｖ２の電圧は信号変化における一次側コイルへの電流変化量やトランスフォーマ１０１の磁気結合の強さを表す結合係数等により振幅電圧が変動する。振幅電圧が小さい場合、比較器１０８にてあらかじめ設定されている参照電圧ＶＲＥＦ１およびＶＲＥＦ２にて比較検出できない場合があるため、差動アンプ１０７により差動信号ＶＤ１および差動信号ＶＤ２の電圧差を増幅することで比較器１０８への入力となる増幅信号ＶＡＯにおいて充分な振幅電圧を確保する。差動アンプ１０７の増幅信号ＶＡＯは比較器１０８へ入力されあらかじめ設定された参照電圧ＶＲＥＦ１およびＶＲＥＦ２と比較され、比較結果を出力信号ＶＯＵＴとして出力する。出力信号ＶＯＵＴは入力信号ＶＩＮに対し、時間ｔｄ分遅延した信号出力となる。
以上が入力信号ＶＩＮから出力信号ＶＯＵＴを生成する主信号経路の動作説明となる。
【００２６】
次に図３と図５を用いて受信回路１０３の制御方法について説明する。
トランスフォーマ１０１のパルス状信号Ｖ２は受信信号検出回路１０５へ入力される。受信信号検出回路１０５においてパルス状信号Ｖ２は比較回路１１１にて参照電圧ＶＢと比較され、立上りを検出する。検出した立上り信号はラッチ回路１１２へ入力され、ラッチ回路１１２は、時刻ｔ１において動作制御信号ＥＮをＨｉｇｈにする。
【００２７】
動作制御信号ＥＮは受信回路１０３を構成する差動アンプ１０７および比較器１０８へ入力される。差動アンプ１０７および比較器１０８は動作制御信号ＥＮにより回路の動作／非動作状態の切替えが可能な構成であり、図５においては動作制御信号ＥＮがＨｉｇｈにおいて動作状態、Ｌｏｗにおいて非動作状態であるものとする。時刻ｔ１における入力信号ＶＩＮの立上り遷移により動作制御信号ＥＮはＬｏｗからＨｉｇｈに切替り、差動アンプ１０７および比較器１０８は非動作状態から動作状態へ遷移する。
【００２８】
入力信号ＶＩＮの立下り遷移において、前記主信号経路の動作により出力信号ＶＯＵＴも立下り遷移が生じる。出力信号ＶＯＵＴは受信信号検出回路１０５内のラッチ回路１１２へ入力され、時刻ｔ４において動作制御信号ＥＮをＨｉｇｈからＬｏｗへ切替える。動作制御信号ＥＮがＬｏｗへ切り替わることで、差動アンプ１０７および比較器１０８は動作状態から非動作状態へ遷移する。一般的に非動作状態における各回路の消費電流は動作状態に比べ充分に小さく、差動アンプ１０７および比較器１０８が非動作状態の期間において消費電流が低減される。図５においては時刻ｔ１からｔ４の期間において動作状態、時刻ｔ４からｔ５の期間において非動作状態となる。
【００２９】
また、動作制御信号ＥＮにより差動アンプ１０７が非動作状態から動作状態へ遷移する場合、差動アンプ１０７が正常動作状態となるためには、回路内のバイアス電圧が安定するまでの時間（バイアス電圧安定時間ｔｓｔ）を要する。バイアス電圧安定時間以前に主信号（差動信号ＶＤ１および差動信号ＶＤ２）が差動アンプ１０７へ入力されると誤出力が生じる可能性があるが、主信号経路の動作で説明した遅延回路１０４による遅延量ｔｄの付加により、差動アンプ１０７内のバイアス電圧が安定した後に主信号が差動アンプ１０７へ入力される。したがって遅延量ｔｄはバイアス電圧安定時間ｔｓｔよりも大きい必要があり、ｔｄ＞ｔｓｔを満たすよう設定する必要がある。
【００３０】
以上のように、本実施の形態のデジタルアイソレータは、受信回路１０３おいて、受信信号検出回路１０５を付加することで受信開始を検出し、受信回路１０３を構成する差動アンプ１０７と比較器１０８といったアナログ回路を受信期間のみ動作状態とする制御を行うものである。
【００３１】
本実施の形態は、受信信号検出回路１０５の動作制御信号ＥＮにより受信回路内の動作／非動作状態を制御する機能を備えたことを特徴とする。
【００３２】
＊＊＊実施の形態の効果の説明＊＊＊
本実施の形態によれば、受信信号検出回路１０５によりトランスフォーマ１０１の出力の立上りに同期し差動アンプ１０７および比較器１０８の動作／非動作状態の切替えを制御するので、非受信期間における受信回路の消費電流の低減が可能となる。また、複数の信号を伝送する必要があるシステムにおいてもシステム全体の消費電流の増加を抑制することが可能となる。
【００３３】
また、本実施の形態によれば、主信号経路に遅延回路１０４を挿入することにより、受信信号検出回路１０５によるアナログ回路の動作制御が完了した後、主信号がアナログ回路へ入力されるよう構成したので、動作状態切り替わり時の動作安定性を向上する。このように、主信号経路へ遅延回路を付加することで、動作状態の切替えによる不安定動作を回避することが可能となる。
【００３４】
その結果、デジタルアイソレータにおいて消費電流の低減と信号品質の両立を実現できる。
【００３５】
＊＊＊他の構成の説明＊＊＊
本実施の形態では、交流結合素子がトランスフォーマである場合について説明したが、交流結合素子がトランスフォーマでなくてもよく、交流結合素子がコンデンサの場合でも構わない。
【００３６】
また、パルス状信号又はパルス信号を受信信号としたが、受信信号はパルス状信号又はパルス信号でなくてもよい。
【００３７】
また、本実施の形態で説明した差動アンプ１０７と比較器１０８は、アナログ回路の具体例であり、差動アンプ１０７と比較器１０８との代わりに別のアナログ回路があっても構わないし、差動アンプ１０７と比較器１０８とに加えて他のアナログ回路があっても構わない。
【００３８】
また、本実施の形態で説明した差動アンプ１０７と比較器１０８との両方を非動作状態とする場合について説明したが、差動アンプ１０７と比較器１０８との片方を非動作状態としてもよい。
【００３９】
また、本実施の形態では、デジタルアイソレータについて説明したが、アナログ回路が存在する受信回路を有するアイソレータであれば構わない。
【００４０】
実施の形態２．
以下、主として実施の形態１と異なる点を説明する。
【００４１】
＊＊＊構成の説明＊＊＊
図６は、本実施の形態における実施の形態２を示すブロック図である。
図６のデジタルアイソレータは、受信信号を検出して受信回路の動作を制御する動作制御信号ＥＮを出力する受信信号検出回路１０５と、動作制御信号ＥＮを遅延させた遅延制御信号ＥＮＤＬを出力する遅延回路１０４と、遅延制御信号ＥＮＤＬにより出力信号ＶＯＵＴを固定値にして出力する出力マスク回路１１３とを備えている。
【００４２】
＊＊＊動作の説明＊＊＊
次に、図７を用いて、本実施の形態のアイソレータのアイソレーション方法の動作について説明する。
【００４３】
ステップＳ２１．トランスフォーマ１０１による絶縁ステップ
トランスフォーマ１０１における一次側コイルへ入力されるパルス状信号Ｖ１は磁気結合作用により二次側コイルへ信号を発生させトランスフォーマ１０１の出力としてパルス状信号Ｖ２が出力される。
【００４４】
ステップＳ２２．受信信号検出回路１０５によるイネーブルステップ
受信信号検出回路１０５はトランスフォーマ１０１のパルス状信号Ｖ２が入力され、受信回路１０３を構成する差動アンプ１０７および比較器１０８の動作／非動作を制御する動作制御信号ＥＮを出力する。動作制御信号ＥＮにより差動アンプ１０７および比較器１０８は非動作状態から動作状態へ遷移する。
【００４５】
ステップＳ２３．受信回路１０３による変換ステップ
変換ステップにおける主信号経路の動作は、入力がパルス状信号Ｖ２であり、出力が信号ＯＵＴである点を除き、実施の形態１と同じである。
パルス状信号Ｖ２はバイアス設定回路１０６へ入力され、バイアス設定回路１０６は差動信号ＶＤ１および差動信号ＶＤ２を出力する。差動信号ＶＤ１および差動信号ＶＤ２は差動アンプ１０７へ入力され、差動アンプ１０７は増幅した増幅信号ＶＡＯを出力する。差動アンプ１０７の増幅信号ＶＡＯは比較器１０８へ入力されあらかじめ設定された参照電圧ＶＲＥＦ１およびＶＲＥＦ２と比較され、比較器１０８は比較結果を信号ＯＵＴとして出力する。信号ＯＵＴは入力信号ＶＩＮに対し、遅延していない信号出力となる。
以上がパルス状信号Ｖ２から信号ＯＵＴを生成する主信号経路の動作説明となる。
【００４６】
ステップＳ２４．遅延回路１０４による遅延ステップ
動作制御信号ＥＮは遅延回路１０４へも入力され、遅延回路１０４が有する遅延量ｔｄが付加された遅延制御信号ＥＮＤＬが出力される。
【００４７】
ステップＳ２５．出力マスク回路１１３による出力マスクステップ
出力マスク回路１１３は、遅延制御信号ＥＮＤＬにより、出力信号ＶＯＵＴを固定値にして出力する。出力マスク回路１１３は遅延量ｔｄ経過するまでの期間、出力信号ＶＯＵＴを固定出力とする。
【００４８】
ステップＳ２６．受信信号検出回路１０５によるディスエーブルステップ
出力信号ＶＯＵＴは受信信号検出回路１０５へ入力され、動作制御信号ＥＮの切替え動作が行われる。動作制御信号ＥＮの切替えにより差動アンプ１０７および比較器１０８は動作状態から非動作状態へ遷移する。
【００４９】
図８に本実施の形態における動作波形を示す。図８を用いて動作について説明する。
トランスフォーマ１０１のパルス状信号Ｖ２は受信信号検出回路１０５へ入力される。受信信号検出回路１０５は、時刻ｔ１において動作制御信号ＥＮをＨｉｇｈにする。
【００５０】
動作制御信号ＥＮは時刻ｔ１に受信回路１０３を構成する差動アンプ１０７および比較器１０８へ入力される。時刻ｔ１における入力信号ＶＩＮの立上り遷移により動作制御信号ＥＮはＬｏｗからＨｉｇｈに切替り、差動アンプ１０７および比較器１０８は非動作状態から動作状態へ遷移する。
【００５１】
また、動作制御信号ＥＮは時刻ｔ１に遅延回路１０４へ入力される。遅延回路１０４は動作制御信号ＥＮを入力信号とし、動作制御信号ＥＮに遅延量ｔｄを付加した遅延制御信号ＥＮＤＬを時刻ｔ２に出力マスク回路１１３へ出力する。
出力マスク回路１１３はトランスフォーマ１０１のパルス状信号Ｖ２の立上りから遅延量ｔｄ経過するまでの期間、出力信号ＶＯＵＴを固定出力とする。
図８では、出力マスク回路１１３は時刻ｔ１から時刻ｔ２まで、信号ＯＵＴを出力せずに、出力信号ＶＯＵＴをＬｏｗに固定して出力し、時刻ｔ２の後に、信号ＯＵＴを出力信号ＶＯＵＴとして出力する。
【００５２】
時刻ｔ３の入力信号ＶＩＮの立下り遷移において、前記主信号経路の動作により信号ＯＵＴも立下り遷移が生じる。信号ＯＵＴの立下り遷移により、出力信号ＶＯＵＴにも時刻ｔ３に立下り遷移が生じる。この出力信号ＶＯＵＴは受信信号検出回路１０５内のラッチ回路１１２へ入力され、時刻ｔ３において動作制御信号ＥＮをＨｉｇｈからＬｏｗへ切替える。
時刻ｔ３において立下り遷移が生じた動作制御信号ＥＮは遅延回路１０４へ入力される。遅延回路１０４は動作制御信号ＥＮを入力信号とし、動作制御信号ＥＮに遅延量ｔｄを付加した遅延制御信号ＥＮＤＬを時刻ｔ４に出力マスク回路１１３へ出力する。
出力マスク回路１１３はトランスフォーマ１０１のパルス状信号Ｖ２の立下りから遅延量ｔｄ経過するまでの期間、出力信号ＶＯＵＴを固定出力とする。
図８では、出力マスク回路１１３は時刻ｔ４まで信号ＯＵＴを出力信号ＶＯＵＴとして出力し、時刻ｔ４の後は、出力信号ＶＯＵＴをＬｏｗに固定して出力する。
差動アンプ１０７および比較器１０８は動作制御信号ＥＮがＨｉｇｈの場合動作状態であり、動作制御信号ＥＮがＬｏｗの場合非動作状態である。図８において差動アンプ１０７および比較器１０８は時刻ｔ１からｔ３の期間において動作状態、時刻ｔ３以降において非動作状態となる。
【００５３】
以上のように、この実施の形態のデジタルアイソレータは、受信信号を検出する受信信号検出回路１０５を備えており、受信信号検出回路１０５の動作制御信号ＥＮにより出力信号ＶＯＵＴを一定期間固定出力となるよう制御する機能を備えたことを特徴とする。
【００５４】
＊＊＊実施の形態の効果の説明＊＊＊
本実施の形態によれば、受信回路１０３を構成する差動アンプ１０７および比較器１０８がバイアス電圧安定時間ｔｓｔ経過までの期間において、回路不安定動作により誤出力が生じた場合においても、出力マスク回路１１３において遅延量ｔｄ経過までの間、出力信号ＶＯＵＴは固定値出力となるため、誤出力が次段の回路へ伝搬することはない。
【００５５】
実施の形態３．
以下、主として実施の形態１と異なる点を説明する。
【００５６】
＊＊＊構成の説明＊＊＊
図９は、本実施の形態における実施の形態３を示すブロック図である。
図９においてメモリ回路１１４は遅延回路１０４の遅延量を調整する遅延量データを格納するものである。遅延回路１０４は、図２とは異なり、メモリ回路１１４に記憶された遅延量データに基づいて遅延量を変更できる構成のものを用いる。
【００５７】
この実施の形態のデジタルアイソレータは、メモリ回路を付加し遅延量を調整できる機能を備えたことを特徴とする
【００５８】
＊＊＊実施の形態の効果の説明＊＊＊
この実施の形態によれば、差動アンプ１０７や比較器１０８のバイアス電圧安定時間ｔｓｔが製造プロセスのバラつき等により変動が生じた場合でも、メモリ回路に格納するデータにより遅延回路１０４の遅延量ｔｄが調整可能となり、出力信号ＶＯＵＴへの誤出力を抑制することが可能である。
【００５９】
メモリ回路１１４はトランスフォーマ１０１の二次側コイルが接続される受信回路で使用されるものである。このため、デジタルアイソレータが動作状態においてメモリ回路１１４へデータ書き込み制御または読み出し制御を行う場合は、制御信号の伝達においても電気的絶縁のためトランスフォーマ１０１が必要となり回路規模が大きくなるため、ＯＴＰ（ＯｎｅＴｉｍｅＰｒｏｇｒａｍａｂｌｅ）メモリのような不揮発性メモリが望ましい。
【００６０】
実施の形態４．
以下、主として実施の形態２と異なる点を説明する。
図１０は、本実施の形態における実施の形態４を示すブロック図である。実施の形態２の遅延回路１０４に対してメモリ回路１１４を付加したもので、動作および得られる効果については実施の形態３と同様である。
【００６１】
上記においては、実施の形態１，２，３，４について説明したが、この発明はこれに限定されるものではなく、この発明の趣旨を逸脱しない範囲において、これらの構成を適宜組合わせたり、その構成に一部変形を加えたり、構成を一部省略することが可能である。
【符号の説明】
【００６２】
１０１  トランスフォーマ、１０２  送信回路、１０３  受信回路、１０４  遅延回路、１０５  受信信号検出回路、１０６  バイアス設定回路、１０７  差動アンプ、１０８  比較器、１０９  抵抗素子、１１０  容量素子、１１１  比較回路、１１２  ラッチ回路、１１３  出力マスク回路、１１４  メモリ回路、１１５  インバータ、１１６  ＮＡＮＤ素子、１１７  ＮＡＮＤ素子、ＶＩＮ  入力信号、Ｖ１  パルス状信号、Ｖ２  パルス状信号、Ｖ３  遅延受信信号、ＥＮ  動作制御信号、ＥＮＤＬ  遅延制御信号、ＶＤ１  差動信号、ＶＤ２  差動信号、ＶＡＯ  増幅信号、ＯＵＴ  信号、ＶＯＵＴ  出力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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