(57)【要約】【課題】オフセットフリーの性能を改善できるスイッチドキャパシタ回路を提供する。【解決手段】キャパシタ２１は演算増幅器の非反転入力端子と電圧Ｖ１の間に接続され、スイッチＳ１はキャパシタ２１と並列に接続され、スイッチＳ２は接点ａに接続された電圧Ｖ１と接点ｂに接続された反転入力端子の電圧とを選択的にキャパシタ２２を介して非反転入力端子に接続して切り替え、出力端子はスイッチＳ３とキャパシタ１２の並列回路を介して反転入力端子に接続され、スイッチＳ４は接点ａに接続された電圧Ｖ３と、接点ｂに接続された電圧Ｖ２を選択的にキャパシタ１１を介して反転入力端子に接続して切り替え、制御回路２０Ａはサンプリング期間においてスイッチ素子Ｓ１，Ｓ３をオンしスイッチ素子Ｓ２，Ｓ４を接点ｂに切り替えることで電圧Ｖ２をサンプリングし、ホールド期間においてスイッチＳ１，Ｓ３をオフしてスイッチＳ２，Ｓ４を接点ａに切り替える。【選択図】図３
2017228932.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端子と反転入力端子と出力端子とを有する演算増幅器と、
第１〜第４のキャパシタと、
それぞれオン又はオフすることで短絡又は開放する第１及び第３のスイッチ素子と
それぞれ共通端子を第１の接点と第２の接点とのいずれかに選択的に接続して切り替える第２及び第４のスイッチ素子と、
上記第１〜第４のスイッチ素子を制御する制御回路とを備えたスイッチドキャパシタ回路であって、
上記第１のキャパシタは上記非反転入力端子と所定の第１の電圧との間に接続され、
上記第１のスイッチ素子は上記第１のキャパシタと並列に接続され、
上記第２のスイッチ素子は、第１の接点に接続された第１の電圧と、第２の接点に接続された上記反転入力端子の電圧とを選択的に上記第２のキャパシタを介して上記非反転入力端子に接続して切り替え、
上記出力端子は上記第３のスイッチ素子と上記第４のキャパシタとの並列回路を介して上記反転入力端子に接続され、
上記第４のスイッチ素子は、第１の接点に接続された第３の電圧と、第２の接点に接続された第２の電圧とを選択的に上記第３のキャパシタを介して上記反転入力端子に接続して切り替え、
上記制御回路は、
サンプリング期間において、上記第１及び第３のスイッチ素子をオンして短絡し、上記第２及び第４のスイッチ素子を第２の接点に切り替えることで上記第１の電圧を参照して上記第２の電圧をサンプリングし、
ホールド期間において、上記第１及び第３のスイッチ素子をオフして開放し、上記第２及び第４のスイッチ素子を第１の接点に切り替えことで上記第３の電圧を参照して、上記出力端子からの出力電圧を保持することにより、
上記第２の電圧と上記第３の電圧との差電圧を増幅して上記出力電圧として出力することを特徴とするスイッチドキャパシタ回路。
【請求項２】
上記第１のキャパシタの容量値を上記第２のキャパシタの容量値で除算した除算値は、上記第３のキャパシタの容量値を上記第４のキャパシタの容量値で除算した除算値に実質的に等しくなるように設定されたことを特徴とする請求項１記載のスイッチドキャパシタ回路。
【請求項３】
上記第１のキャパシタの容量値は上記第３のキャパシタの容量値に実質的に等しく、上記第２のキャパシタの容量値は上記第４のキャパシタの容量値に実質的に等しくなるように設定されたことを特徴とする請求項１記載のスイッチドキャパシタ回路。
【請求項４】
上記第１の電圧と上記第３の電圧とは所定の基準電圧に設定され、
上記第２の電圧は入力電圧であることを特徴とする請求項１〜３のうちのいずれか１つに記載のスイッチドキャパシタ回路。
【請求項５】
上記基準電圧は接地電圧に設定されることを特徴とする請求項４記載のスイッチドキャパシタ回路。
【請求項６】
上記第１の電圧は接地電圧に設定されることを特徴とする請求項１〜３のうちのいずれか１つに記載のスイッチドキャパシタ回路。
【請求項７】
上記第４のスイッチ素子と上記第３のキャパシタの直列入力回路は、
上記第４のスイッチ素子に対応する第５のスイッチ素子と、上記第３のキャパシタに対応する第５のキャパシタとの直列入力回路を複数備え、当該複数の直列入力回路を並列に接続し、
上記各直列入力回路毎の上記第２の電圧と上記第３の電圧との差電圧を増幅しかつ加算して上記出力電圧として出力することを特徴とする請求項１〜３のうちのいずれか１つに記載のスイッチドキャパシタ回路。
【請求項８】
請求項７記載のスイッチドキャパシタ回路と、
上記演算増幅器からの出力電圧をディジタルデータに変換する変換手段と、
上記変換手段からのディジタルデータを一時的に格納する記憶手段と、
上記記憶手段からの出力電圧のディジタルデータをアナログ入力電圧にＤＡ変換して上記各直列入力回路毎の上記第３の電圧として出力するＤＡ変換手段とを備え、
入力電圧を上記第２の電圧として入力して上記スイッチドキャパシタ回路により逐次比較することで逐次比較型ＡＤ変換処理を行うことを特徴とするＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチドキャパシタ回路と、当該スイッチドキャパシタ回路を用いたアナログ／ディジタル変換装置に関する。以下、アナログ／ディジタル変換をＡＤ変換といい、ディジタル／アナログ変換をＤＡ変換という。
【背景技術】
【０００２】
例えばフラッシュメモリなどの不揮発性メモリは以下のように多数の差動増幅器を用いている。ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを用いた不揮発性メモリは、例えば２０Ｖ、１０Ｖ、７Ｖ、４Ｖ、電源電圧ＶＤＤ、基準電圧Ｖｒｅｆなど、チップ内の多くの電圧を使用している。これらの電圧はプログラム（書き込み）、消去及び読み出し動作のために、例えばバンドギャップ基準電圧発生回路（ＢＧＲ回路）およびチャージポンプ回路によって生成され、これらの電圧の制御は基本的には、差動増幅器又は演算増幅器と基準電圧源によって行われる。そのため、差動増幅器や演算増幅器の動作性能は非常に重要である。
【０００３】
図１Ａは従来技術に係る差動増幅器ＤＡ１の構成例を示す回路図であり、図１Ｂは図１Ａの差動増幅器ＤＡ１の動作特性例におけるオフセットを示すグラフである。また、図１Ｃは従来技術に係る演算増幅器ＯＰ１を用いたボルテージフォロワのバッファ回路の構成例を示す回路図である。
【０００４】
図１Ａの差動増幅器ＤＡ１においては、公知の通り、以下の通りオフセットが重要な問題となる。差動増幅器ＤＡ１は、非反転入力端子と反転入力端子との間でオフセット電圧を有しており、図１Ｂのオフセット電圧Ｖｏｆｆｓｅｔは次式のように動作点をシフトする。
【０００５】
Ｖｉｎ＝Ｖｒｅｆ＋Ｖｏｆｆｓｅｔ      （１）
【０００６】
ここで、Ｖｉｎは入力電圧であり、Ｖｒｅｆは基準電圧である。
【０００７】
また、図１Ｃにおける、演算増幅器ＯＰ１を用いたボルテージフォロワのバッファ回路の出力電圧Ｖｒｅｆ＿ｂｕｆはオフセット電圧Ｖｏｆｆｓｅｔにより次式のように変化する。
【０００８】
Ｖｒｅｆ＿ｂｕｆ＝Ｖｒｅｆ＋Ｖｏｆｆｓｅｔ      （２）
【０００９】
もしオフセット電圧Ｖｏｆｆｓｅｔが３６ｍＶ（分散が３σであるとき）で基準電圧Ｖｒｅｆが１．２Ｖであるとき、上記動作点電圧Ｖｔｒｉｐ又は出力電圧Ｖｒｅｆ＿ｂｕｆは目標電圧から３％程度シフトされ。この３％はチャージポンプ回路又はレギュレータ回路で発生される高電圧（ＨＶ）及び中間電圧（ＭＶ）に対しても適用されてこれらの電圧が大きくシフトされる。例えば、プログラム電圧Ｖｐｇｍが２０Ｖの場合は、当該プログラム電圧Ｖｐｇｍが２０．６Ｖになり、出力電圧の増大はおおよそ１Ｖに達する場合もある。このことは例えばフラッシュメモリのプログラムしきい値電圧Ｖｔｈのシフトに対して無視できない大きな影響を与えることになる。
【００１０】
図２は従来例に係るスイッチドキャパシタ回路の構成例を示す回路図である。
【００１１】
スイッチドキャパシタ回路はＡＤ変換器又はＤＡ変換器の分野では特に非常にポピュラーな回路である。図２において、スイッチドキャパシタ回路は、演算増幅器ＯＰ１と、スイッチＳａ，Ｓｂと、キャパシタ１１，１２と、制御回路２０とを備えて構成される。ここで、演算増幅器ＯＰ１の非反転入力端子は例えば接地され、演算増幅器ＯＰ１の反転入力端子と出力端子との間には、スイッチＳｂと、容量値Ｃｂのキャパシタ１２の並列回路が接続される。演算増幅器ＯＰ１の反転入力端子には、容量値Ｃａのキャパシタ１１を介してスイッチＳａの接点ａを介して基準電圧Ｖｒｅｆが接続され、また、容量値Ｃａのキャパシタ１１を介してスイッチＳａの接点ｂを介して入力電圧Ｖｉｎが接続される。制御回路２０は制御信号φを用いてスイッチＳａの切り替え及びスイッチＳｂのオン／オフを制御する。
【００１２】
図２のスイッチドキャパシタ回路において、反転入力端子の電圧Ｖｍは演算増幅器ＯＰ１の帰還ループにより非反転入力端子の電圧Ｖｐになるように保持される。
【００１３】
以上のように構成されたスイッチドキャパシタ回路のサンプリング期間及びホールド期間における電荷及び電圧の関係は以下の通りである。なお、サンプリング期間及びホールド期間は例えばそれぞれ同一の時間で互いに交互に繰り返される。
【００１４】
（１）サンプリング期間：
スイッチＳａは接点ｂに切り替えられ、スイッチＳｂはオンされて短絡される。このとき、反転入力端子における電荷Ｑｍ＿ｓと反転入力端子の電圧Ｖｍ＿ｓは次式で表される。
【００１５】
Ｑｍ＿ｓ＝Ｃａ（Ｖｍ＿ｓ−Ｖｉｎ）＋Ｃｂ（Ｖｍ＿ｓ−Ｖｏｕｔ＿ｓ）      （３）
Ｖｍ＿ｓ＝Ｖｐ＋Ｖｏｆｆｓｅｔ＝Ｖｏｕｔ＿ｓ      （４）
【００１６】
ここで、Ｖｐは非反転入力端子の電圧であり、Ｖｏｕｔ＿ｓはサンプリング期間の出力電圧Ｖｏｕｔである。
【００１７】
（２）ホールド期間：
スイッチＳａは接点ａに切り替えられ、スイッチＳｂはオフされて開放される。このとき、反転入力端子における電荷Ｑｍ＿ｈと反転入力端子の電圧Ｖｍ＿ｈは次式で表される。
【００１８】
Ｑｍ＿ｈ
＝Ｃａ（Ｖｍ＿ｈ−Ｖｒｅｆ）＋Ｃｂ（Ｖｍ＿ｈ−Ｖｏｕｔ＿ｈ）
＝Ｑｍ＿ｓ      （５）
Ｖｍ＿ｈ＝Ｖｐ＋Ｖｏｆｆｓｅｔ＝Ｖｍ＿ｓ      （６）
【００１９】
以上の関係から、ホールド期間の出力電圧Ｖｏｕｔ＿ｈは次式で表される。
【００２０】
Ｖｏｕｔ＿ｈ＝（Ｃａ／Ｃｂ）×（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｐ＋Ｖｏｆｆｓｅｔ
（７）
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００１−０６７０４７号公報
【特許文献２】特開２００３−０７８３６５号公報
【特許文献３】特開２００６−１９７１４２号公報
【特許文献４】特開２００７−１０４５３１号公報
【特許文献５】特開２００８−１２５０４６号公報
【特許文献６】米国特許出願公開第２００７／０１３２６２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２２】
以上のように構成された差動増幅器ＯＰ１は非反転増幅器として動作するが、結局、その出力電圧Ｖｏｕｔにはオフセット電圧Ｖｏｆｆｓｅｔが現れるという問題点があった。
【００２３】
この問題点を解決するために、オフセットがキャンセルされた（以下、オフセットフリーという。）の種々のスイッチドキャパシタ回路が例えば特許文献１〜６において開示されている。しかしながら、従来技術では、オフセットフリーのスイッチドキャパシタ回路の構成は複雑であって、オフセットフリーの性能も特定条件に制約されるなどの問題点があった。
【００２４】
本発明の目的は以上の問題点を解決し、従来技術に比較して回路構成が簡単であって、オフセットフリーの性能を改善できるスイッチドキャパシタ回路及びそれを用いたＡＤ変換装置を提供することにある。
【課題を解決するための手段】
【００２５】
第１の発明に係るスイッチドキャパシタ回路は、
非反転入力端子と反転入力端子と出力端子とを有する演算増幅器と、
第１〜第４のキャパシタと、
それぞれオン又はオフすることで短絡又は開放する第１及び第３のスイッチ素子と
それぞれ共通端子を第１の接点と第２の接点とのいずれかに選択的に接続して切り替える第２及び第４のスイッチ素子と、
上記第１〜第４のスイッチ素子を制御する制御回路とを備えたスイッチドキャパシタ回路であって、
上記第１のキャパシタは上記非反転入力端子と所定の第１の電圧との間に接続され、
上記第１のスイッチ素子は上記第１のキャパシタと並列に接続され、
上記第２のスイッチ素子は、第１の接点に接続された第１の電圧と、第２の接点に接続された上記反転入力端子の電圧とを選択的に上記第２のキャパシタを介して上記非反転入力端子に接続して切り替え、
上記出力端子は上記第３のスイッチ素子と上記第４のキャパシタとの並列回路を介して上記反転入力端子に接続され、
上記第４のスイッチ素子は、第１の接点に接続された第３の電圧と、第２の接点に接続された第２の電圧とを選択的に上記第３のキャパシタを介して上記反転入力端子に接続して切り替え、
上記制御回路は、
サンプリング期間において、上記第１及び第３のスイッチ素子をオンして短絡し、上記第２及び第４のスイッチ素子を第２の接点に切り替えることで上記第１の電圧を参照して上記第２の電圧をサンプリングし、
ホールド期間において、上記第１及び第３のスイッチ素子をオフして開放し、上記第２及び第４のスイッチ素子を第１の接点に切り替えことで上記第３の電圧を参照して、上記出力端子からの出力電圧を保持することにより、
上記第２の電圧と上記第３の電圧との差電圧を増幅して上記出力電圧として出力することを特徴とする。
【００２６】
上記スイッチドキャパシタ回路において、上記第１のキャパシタの容量値を上記第２のキャパシタの容量値で除算した除算値は、上記第３のキャパシタの容量値を上記第４のキャパシタの容量値で除算した除算値に実質的に等しくなるように設定されたことを特徴とする。
【００２７】
また、上記スイッチドキャパシタ回路において、上記第１のキャパシタの容量値は上記第３のキャパシタの容量値に実質的に等しく、上記第２のキャパシタの容量値は上記第４のキャパシタの容量値に実質的に等しくなるように設定されたことを特徴とする。
【００２８】
さらに、上記スイッチドキャパシタ回路において、
上記第１の電圧と上記第３の電圧とは所定の基準電圧に設定され、
上記第２の電圧は入力電圧であることを特徴とする。
【００２９】
ここで、上記スイッチドキャパシタ回路において、上記基準電圧は接地電圧に設定されることを特徴とする。
【００３０】
またさらに、上記スイッチドキャパシタ回路において、上記第１の電圧は接地電圧に設定されることを特徴とする。
【００３１】
さらに、上記スイッチドキャパシタ回路において、
上記第４のスイッチ素子と上記第３のキャパシタの直列入力回路は、
上記第４のスイッチ素子に対応する第５のスイッチ素子と、上記第３のキャパシタに対応する第５のキャパシタとの直列入力回路を複数備え、当該複数の直列入力回路を並列に接続し、
上記各直列入力回路毎の上記第２の電圧と上記第３の電圧との差電圧を増幅しかつ加算して上記出力電圧として出力することを特徴とする。
【００３２】
第２の発明に係るＡＤ変換装置は、
上記スイッチドキャパシタ回路と、
上記演算増幅器からの出力電圧をディジタルデータに変換する変換手段と、
上記変換手段からのディジタルデータを一時的に格納する記憶手段と、
上記記憶手段からの出力電圧のディジタルデータをアナログ入力電圧にＤＡ変換して上記各直列入力回路毎の上記第３の電圧として出力するＤＡ変換手段とを備え、
入力電圧を上記第２の電圧として入力して上記スイッチドキャパシタ回路により逐次比較することで逐次比較型ＡＤ変換処理を行うことを特徴とする。
【発明の効果】
【００３３】
従って、本発明に係るスイッチドキャパシタ回路によれば、従来技術に比較して回路構成が簡単であって、オフセットフリーの性能を改善できるスイッチドキャパシタ回路及びそれを用いたＡＤ変換装置を提供できる。
【図面の簡単な説明】
【００３４】
【図１Ａ】従来技術に係る差動増幅器ＤＡ１の構成例を示す回路図である。
【図１Ｂ】図１Ａの差動増幅器ＤＡ１の動作特性例におけるオフセットを示すグラフである。
【図１Ｃ】従来技術に係る演算増幅器ＯＰ１を用いたボルテージフォロワのバッファ回路の構成例を示す回路図である。
【図２】従来例に係るスイッチドキャパシタ回路の構成例を示す回路図である。
【図３】本発明の実施形態１に係るスイッチドキャパシタ回路の構成例を示す回路図である。
【図４Ａ】図３のスイッチドキャパシタ回路のサンプリング期間の動作を示す回路図である。
【図４Ｂ】図３のスイッチドキャパシタ回路のホールド期間の動作を示す回路図である。
【図５】本発明の実施形態２に係るスイッチドキャパシタ回路の構成例を示す回路図である。
【図６】本発明の実施形態３に係る逐次比較型ＡＤ変換装置の構成例を示す回路図である。
【図７】図６のＡＤ変換装置によって実行される逐次比較型ＡＤ変換処理を示すフローチャートである。
【発明を実施するための形態】
【００３５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３６】
実施形態１．
図３は本発明の実施形態１に係るスイッチドキャパシタ回路の構成例を示す回路図である。図３において、実施形態１に係るスイッチドキャパシタ回路は、演算増幅器ＯＰ１１と、スイッチＳ１〜Ｓ４と、キャパシタ１１，１２，２１，２２と、制御回路２０Ａとを備えて構成される。
【００３７】
ここで、スイッチＳ１，Ｓ３はそれぞれオン又はオフすることでその両端子を短絡又は開放する。また、スイッチＳ２，Ｓ４はそれぞれ共通端子を接点ａと接点ｂのいずれかに選択的に接続して切り替える。
【００３８】
演算増幅器ＯＰ１１の非反転入力端子は、容量値Ｃａｐのキャパシタ２１を介して電圧Ｖ１に接続されるとともに、スイッチＳ１を介して電圧Ｖ１に接続される。また、演算増幅器ＯＰ１１の非反転入力端子は、容量値Ｃｂｐのキャパシタ２２及びスイッチＳ２の共通端子及び接点ａを介して電圧Ｖ１に接続されるとともに、容量値Ｃｂｐのキャパシタ２２及びスイッチＳ２の共通端子及び接点ｂを介して演算増幅器ＯＰ１１の反転入力端子に接続される。演算増幅器ＯＰ１１の反転入力端子と出力端子との間には、スイッチＳ３と、容量値Ｃｂｎのキャパシタ１２の並列回路が接続される。演算増幅器ＯＰ１１の反転入力端子には、容量値Ｃａｎのキャパシタ１１を介してスイッチＳ４の共通端子及び接点ａを介して電圧Ｖ３が接続され、また、容量値Ｃａｎのキャパシタ１１を介してスイッチＳ４の共通端子及び接点ｂを介して電圧Ｖ２が接続される。ここで、スイッチＳ４とキャパシタ１１は直列入力回路を構成する。
【００３９】
制御回路２０Ａは制御信号φを用いてスイッチＳ２，Ｓ４の切り替え及びスイッチＳ１，Ｓ３のオン／オフを制御するとともに、所定値の電圧Ｖ１を発生して出力する。なお、制御回路２０Ａは、詳細後述するように、電圧Ｖ２又はＶ３が設定値であるときは、所定値の電圧Ｖ２又はＶ３を発生して出力する。これについては、実施形態２及び３においても同様である。
【００４０】
図４Ａは図３のスイッチドキャパシタ回路のサンプリング期間の動作を示す回路図であり、図４Ｂは図３のスイッチドキャパシタ回路のホールド期間の動作を示す回路図である。以下、図３のスイッチドキャパシタ回路の動作及びオフセットフリーの条件について図４Ａ及び図４Ｂを参照して説明する。なお、サンプリング期間及びホールド期間は例えばそれぞれ同一の時間で互いに交互に繰り返される。
【００４１】
（１）サンプリング期間：
サンプリング期間において、スイッチＳ１はオンされて短絡され、スイッチＳ２は接点ｂに切り替えられ、スイッチＳ３はオンされて短絡され、スイッチＳ４は接点ｂに切り替えられる。このとき、演算増幅器ＯＰ１１の非反転入力端子の電荷Ｑｐ＿ｓとその電圧Ｖｐ＿ｓ、反転入力端子の電荷Ｑｍ＿ｓとその電圧Ｖｍ＿ｓは次式で表される。
【００４２】
Ｑｐ＿ｓ＝Ｃａｐ（Ｖｐ＿ｓ−Ｖ１）＋Ｃｂｐ（Ｖｐ＿ｓ−Ｖｍ＿ｓ）    （８）
Ｖｐ＿ｓ＝Ｖ１      （９）
Ｑｍ＿ｓ＝Ｃａｎ（Ｖｍ＿ｓ−Ｖ２）＋Ｃｂｎ（Ｖｍ＿ｓ−Ｖｏｕｔ＿ｓ）    （１０）
Ｖｍ＿ｓ＝Ｖｐ＿ｓ＋Ｖｏｆｆｓｅｔ＝Ｖｏｕｔ＿ｓ    （１１）
【００４３】
従って、以上の式の関係から次式を得る。
【００４４】
Ｑｐ＿ｓ＝−Ｃｂｐ×Ｖｏｆｆｓｅｔ      （１２）
Ｑｍ＿ｓ＝Ｃａｎ（Ｖ１＋Ｖｏｆｆｓｅｔ−Ｖ２）      （１３）
Ｖｍ＿ｓ＝Ｖ１＋Ｖｏｆｆｓｅｔ      （１４）
【００４５】
（２）ホールド期間：
ホールド期間において、スイッチＳ１はオフされて開放され、スイッチＳ２は接点ａに切り替えられ、スイッチＳ３はオフされて開放され、スイッチＳ４は接点ａに切り替えられる。このとき、演算増幅器ＯＰ１１の非反転入力端子の電荷Ｑｐ＿ｈとその電圧Ｖｐ＿ｈ、反転入力端子の電荷Ｑｍ＿ｈとその電圧Ｖｍ＿ｈは次式で表される。
【００４６】
Ｑｐ＿ｈ＝Ｃａｐ（Ｖｐ＿ｈ−Ｖ１）＋Ｃｂｐ（Ｖｐ＿ｈ−Ｖ１）    （１５）
Ｑｍ＿ｈ＝Ｃａｎ（Ｖｍ＿ｈ−Ｖ３）＋Ｃｂｎ（Ｖｍ＿ｈ−Ｖｏｕｔ＿ｈ）    （１６）
Ｖｍ＿ｈ＝Ｖｐ＿ｈ＋Ｖｏｆｆｓｅｔ    （１７）
【００４７】
なお、ホールド期間において、非反転入力端子及び反転入力端子の各電荷を流すパスがないので次式が成立する。
【００４８】
Ｑｐ＿ｈ＝Ｑｐ＿ｓ      （１８）
Ｑｍ＿ｈ＝Ｑｍ＿ｓ      （１９）
【００４９】
以上の式から次式を得る。
【００５０】
Ｖｐ＿ｈ＝Ｖ１−Ｃｂｐ／（Ｃａｐ＋Ｃｂｐ）×Ｖｏｆｆｓｅｔ    （２０）
Ｖｍ＿ｈ＝Ｖ１＋Ｃａｐ／（Ｃａｐ＋Ｃｂｐ）×Ｖｏｆｆｓｅｔ    （２１）
【００５１】
【数１】
2017228932.tif 000003
【００５２】
式（２２）において
Ｃａｐ×Ｃｂｎ＝Ｃａｎ×Ｃｂｐ      （２３）
すなわち、
Ｃａｐ／Ｃｂｐ＝Ｃａｎ／Ｃｂｎ      （２４）
（以上を条件Ａという）とおけば、次式を得る。
【００５３】
Ｖｏｕｔ＿ｈ＝Ｖ１＋（Ｃａｎ／Ｃｂｎ）×（Ｖ２−Ｖ３）      （２５）
【００５４】
また、  式（２２）において
Ｃａｐ＝Ｃａｎ      （２６）
Ｃｂｐ＝Ｃｂｎ      （２７）
（以上を条件Ｂという）とおけば、同様に次式を得る。
【００５５】
Ｖｏｕｔ＿ｈ＝Ｖ１＋（Ｃａｎ／Ｃｂｎ）×（Ｖ２−Ｖ３）      （２８）
【００５６】
以上の考察をまとめると、条件Ａ又は条件Ｂでは、サンプリング期間では出力電圧Ｖｏｕｔ＿ｓは次式で表される。
【００５７】
Ｖｏｕｔ＿ｓ＝Ｖ１＋Ｖｏｆｆｓｅｔ      （２９）
【００５８】
また、ホールド期間では出力電圧Ｖｏｕｔ＿ｈは次式で表される。
【００５９】
Ｖｏｕｔ＿ｈ＝Ｖ１＋（Ｃａ／Ｃｂ）×（Ｖ２−Ｖ３）      （３０）
【００６０】
ここで、Ｃａ＝Ｃａｐ＝Ｃａｎ、Ｃｂ＝Ｃｂｐ＝Ｃｂｎである（条件Ｂの場合）。
【００６１】
従って、図３のスイッチドキャパシタ回路はオフセットフリーとなり、入力電圧Ｖ２，Ｖ３の差電圧を、電圧増幅率（Ｃａ／Ｃｂ）で増幅又は減衰して出力できる。なお、条件Ａ又は条件Ｂの等式は実質的に等しい関係の等式であってもよい。
【００６２】
以上説明したように、図３のスイッチドキャパシタ回路によれば、従来例に係る図２のスイッチドキャパシタ回路に対して、差動増幅器ＯＰ１１の非反転入力端子に対して２つのキャパシタ２１，２２及び２つのスイッチＳ１，Ｓ２をさらに追加することで、従来技術に比較して回路構成が簡単であって、オフセットフリーの性能を改善でき、増幅機能及びレベルシフト機能を維持するスイッチドキャパシタ回路を提供することができる。
【００６３】
ここで、追加されたキャパシタ２１，２２の容量値Ｃａｐ，Ｃｂｐが誤差を持っていても（Ｃａｐ≠Ｃａｎ、Ｃｂｐ≠Ｃｂｎ）、以下に示すように出力オフセット電圧は従来技術に比較して小さくなる。例えば誤差δが
｜Ｃａｐ−Ｃａｎ｜／（Ｃａｐ＋Ｃａｎ）＝δ      （３１）
であるとき、出力電圧Ｖｏｕｔにおけるオフセットによる誤差電圧Ｖｅｒｒｏｒは式（２２）からδ２≪１という近似条件のもとで次式を得る。
【００６４】
Ｖｅｒｒｏｒ≒２×δ×Ｖｏｆｆｓｅｔ      （３２）
【００６５】
例えばＶ１＝Ｖ３＝０Ｖに設定することにより、本実施形態に係るスイッチドキャパシタ回路により、出力電圧Ｖｏｕｔ＝（Ｃａ／Ｃｂ）×Ｖ２のシンプルな増幅回路を構成することができる。ここで、Ｖ２＝ＶＤＤと設定することで、ＤＡ変換器として動作させることができる。なお、Ｖ１＝Ｖ３＝０Ｖに限らず、電圧Ｖ１＝Ｖ３を所定の基準電圧に設定してもよい。
【００６６】
また、例えばＶ１＝０Ｖに設定することにより、本実施形態に係るスイッチドキャパシタ回路により、出力電圧Ｖｏｕｔ＝（Ｃａ／Ｃｂ）×（Ｖ２−Ｖ３）の差動増幅回路を構成することができる。
【００６７】
実施形態２．
図５は本発明の実施形態２に係るスイッチドキャパシタ回路の構成例を示す回路図である。図５の実施形態２に係るスイッチドキャパシタ回路は、図３の実施形態１に係るスイッチドキャパシタ回路に比較して以下の点が異なる。
（１）スイッチＳ４及びキャパシタ１１の直列入力回路に代えて、スイッチＳ４ａ及びキャパシタ１１−１の直列入力回路、スイッチＳ４ｂ及びキャパシタ１１−２の直列入力回路、…、並びにスイッチＳ４Ｎ及びキャパシタ１１−Ｎの直列入力回路の並列回路を備える。
（２）制御回路２０Ａに代えて、制御信号φ、φ１〜φＮ及び電圧Ｖ１を発生して出力する制御回路２０Ｂを備える。
以下、上記相違点について詳述する。
【００６８】
図５において、キャパシタ１１−１〜１１−Ｎはそれぞれ容量値Ｃａ１〜ＣａＮを有し、キャパシタ１２は容量値Ｃｂを有する。また、キャパシタ２１は容量値Ｃａｔ＝Ｃａ１＋Ｃａ２＋…＋ＣａＮを有し、キャパシタ２２は容量値Ｃｂを有する。
【００６９】
演算増幅器ＯＰ１１の反転入力端子は、キャパシタ１１−１及びスイッチＳ４ａの接点ａを介して電圧Ｖ３ａに接続され、キャパシタ１１−１及びスイッチＳ４ａの接点ｂを介して電圧Ｖ２ａに接続される。また、演算増幅器ＯＰ１１の反転入力端子は、キャパシタ１１−２及びスイッチＳ４ｂの接点ａを介して電圧Ｖ３ｂに接続され、キャパシタ１１−２及びスイッチＳ４ｂの接点ｂを介して電圧Ｖ２ｂに接続される。さらに、同様にして、演算増幅器ＯＰ１１の反転入力端子は、キャパシタ１１−Ｎ及びスイッチＳ４Ｎの接点ａを介して電圧Ｖ３Ｎに接続され、キャパシタ１１−Ｎ及びスイッチＳ４Ｎの接点ｂを介して電圧Ｖ２Ｎに接続される。
【００７０】
制御回路２０Ｂは、スイッチＳ１〜Ｓ３を制御する制御信号φを発生するとともに、スイッチＳ４ａ〜Ｓ４Ｎの切り替えをそれぞれ制御する制御信号φ１〜φＮを発生する。ここで、スイッチＳ１〜Ｓ３は実施形態１と同様に制御され、スイッチＳ４ａ〜Ｓ４Ｎはサンプリング期間において接点ｂに切り替えられ、ホールド期間において接点ａに切り替えられる。
【００７１】
以上のように構成されたスイッチドキャパシタ回路のホールド期間の出力電圧Ｖｏｕｔは次式で表される。
【００７２】
Ｖｏｕｔ
＝Ｖ１＋Ｃａ１／Ｃｂ×（Ｖ２ａ−Ｖ３ａ）
＋Ｃａ２／Ｃｂ×（Ｖ２ｂ−Ｖ３ｂ）
…
＋ＣａＮ／Ｃｂ×（Ｖ２Ｎ−Ｖ３Ｎ）      （３３）
【００７３】
従って、実施形態２に係るスイッチドキャパシタ回路は、複数Ｎ個の入力電圧差（Ｖ２ａ−Ｖ３ａ）、（Ｖ２ｂ−Ｖ３ｂ）、…、（Ｖ２Ｎ−Ｖ３Ｎ）を加算して増幅する増幅回路を構成できる。
【００７４】
ここで、Ｖ３ａ＝Ｖ３ｂ＝…＝Ｖ３Ｎ及びＶ２ａ＝Ｖ２ｂ＝…＝Ｖ２Ｎと設定することで、例えば０．１Ｖステップなど所定のステップ電圧で調整可能な電圧発生回路を構成できる。
【００７５】
実施形態３．
図６は本発明の実施形態３に係る逐次比較型ＡＤ変換装置の構成例を示す回路図である。図６の実施形態３に係るＡＤ変換装置は、特に、図５の実施形態３に係るスイッチドキャパシタ回路（Ｎ＝４）を用いて出力４ビットの逐次比較型ＡＤ変換装置を構成したことを特徴としている。当該逐次比較型ＡＤ変換装置は、図５の実施形態３に係るスイッチドキャパシタ回路（Ｎ＝４）と、インバータ３０と、４ビットレジスタ３１と、ＤＡ変換器３２と、制御回路２０Ｃとを備えて構成される。以下、実施形態３との相違点について詳述する。
【００７６】
図６において、入力電圧Ｖｉｎは電圧Ｖ２として各スイッチＳ４ａ〜Ｓ４ｄの接点ｂに入力される。演算増幅器ＯＰ１１からの出力電圧Ｖｏｕｔはインバータ３０を介して、二値のディジタルデータとして４ビットレジスタ３１に入力されて格納される。４ビットレジスタ３１は一時的記憶手段を構成し、格納している出力電圧に関する４ビットのディジタルデータＤｏｕｔを外部回路に出力するとともに、ＤＡ変換器３２に出力する。ＤＡ変換器３２は入力されるディジタルデータＤｏｕｔを電圧Ｖ３にディジタル／アナログ変換して各スイッチＳ４ａ〜Ｓ４ｄの接点ａに出力する。
【００７７】
制御回路２０ＣはスイッチＳ１〜Ｓ３を実施形態２と同様に制御するとともに、所定の電圧Ｖ１（本実施形態では接地電圧）を発生して出力する。また、制御回路２０Ｃは制御信号φ１〜φ４を発生してそれぞれスイッチＳ４ａ〜Ｓ４ｄに出力して、後述する図７に示すようにその切り替えを制御する。ここで、制御回路２０Ｃは特に、各１サイクルの処理内のサンプリング期間においてスイッチＳ４ａ〜Ｓ４ｄをまずｂに切り替えた後、ホールド期間においてスイッチＳ４ａ〜Ｓ４ｄを順次、接点ｂから接点ａに切り替えるように制御する。さらに、制御回路２０Ｃは制御信号φを同期クロックとして４ビットレジスタ３１に出力する。
【００７８】
本構成例において、キャパシタ２１の容量値Ｃａｔは次式で表される。
【００７９】
Ｃａｔ＝Ｃａ１＋Ｃａ２＋Ｃａ３＋Ｃａ４      （３４）
【００８０】
また、キャパシタ１１−１〜１１−Ｎ，１２，２２の各容量値の関係は例えば次式のように設定される。
【００８１】
Ｃａ１／Ｃｂ＝３
Ｃａ２／Ｃｂ＝３
Ｃａ３／Ｃｂ＝６
Ｃａ４／Ｃｂ＝１２      （３５）
【００８２】
図７は図６のＡＤ変換装置によって実行される逐次比較型ＡＤ変換処理を示すフローチャートであり、図７の処理はＡＤ変換の１サンプルサイクルの処理を示す。以下、図７を参照して逐次比較型ＡＤ変換処理について説明する。
【００８３】
図７のＡＤ変換処理では、例えば入力電圧Ｖｉｎ＝０〜１Ｖ、電源電圧ＶＤＤ＝３Ｖ、インバータ３０のしきい値電圧Ｖｔｈ＝１．５Ｖを仮定しており、電圧Ｖ３の発生ビット数が少ないので最初の電圧Ｖ３は０．５Ｖではなく０Ｖに設定される。もし最初の電圧Ｖ３が０．５Ｖにセットされるならば、電圧Ｖ１として１．５Ｖを設定する必要があるからである。
【００８４】
なお、ＡＤ変換後の４ビットのディジタルデータは、第１ビット〜第４ビットから構成され、ここで、第１ビットをＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とし、第４ビットをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とする。
【００８５】
図７のステップＳ１では、まず、サンプリングモードにおいて、スイッチＳ１及びＳ３をオンして短絡し、スイッチＳ２を接点ｂに切り替える。また、スイッチＳ４ａ〜Ｓ４ｄを接点ｂに切り替え、入力電圧Ｖｉｎをサンプリングする。次いで、ステップＳ２では、ホールドモードにおいて、スイッチＳ１及びＳ３をオフして開放し、スイッチＳ２を接点ａに切り替え、入力電圧Ｖｉｎをホールドする。
【００８６】
さらに、ステップＳ３において、電圧Ｖ３に０Ｖ（接地電圧）を設定し、スイッチＳ４ａを接点ａに切り替えると、３×（Ｖｉｎ−Ｖ３）の電圧値が出力電圧Ｖｏｕｔに出力される。次いで、ステップＳ４において、出力電圧Ｖｏｕｔ≧１．５Ｖであるか否かがインバータ３０により判定され、制御回路２０Ｃにより、ＹＥＳのときはステップＳ５に進む一方、ＮＯのときはステップＳ６に進む。ステップＳ５において、４ビットレジスタ３１のＭＳＢに１がセットされ、Ｖ３＋０．５Ｖの電圧値を電圧Ｖ３に設定してステップＳ７に進む。一方、ステップＳ６では、ＭＳＢに０がセットされ、Ｖ３＋０Ｖの電圧値を電圧Ｖ３にセットしてステップＳ７に進む。
【００８７】
次いで、ステップＳ７において、スイッチＳ４ｂを接点ａに切り替え、６×（Ｖｉｎ−Ｖ３）の電圧値を出力電圧Ｖｏｕｔに出力する。ステップＳ８において出力電圧Ｖｏｕｔ≧１．５Ｖであるか否かが判断され、ＹＥＳのときはステップＳ９に進む一方、ＮＯのときはステップＳ１０に進む。ステップＳ９では、第２ビットに１がセットされ、Ｖ３＋０．２５Ｖの計算値を電圧Ｖ３に設定してステップＳ１１に進む。一方、ステップＳ１０では、第２ビットに０がセットされ、Ｖ３＋０Ｖの電圧値を電圧Ｖ３に設定してステップＳ１１に進む。
【００８８】
次いで、Ｓ１１において、スイッチＳ４ｃを接点ａに切り替え、１２×（Ｖｉｎ−Ｖ３）の電圧値を出力電圧Ｖｏｕｔに出力してステップＳ１２に進む。ステップＳ１２では、出力電圧Ｖｏｕｔ≧１．５Ｖであるか否かが判断され、ＹＥＳのときはステップＳ１３に進む一方、ＮＯのときはステップＳ１４に進む。ステップＳ１３において、第３ビットに１がセットされ、Ｖ３＋０．１２５Ｖの電圧値を電圧Ｖ３に設定してステップＳ１５に進む。一方、ステップＳ１４では、第３ビットに０がセットされ、Ｖ３＋０Ｖの電圧値を電圧Ｖ３に設定してステップＳ１５に進む。
【００８９】
次いで、ステップＳ１５において、スイッチＳ４ｄを接点ａに切り替え、２４×（Ｖｉｎ−Ｖ３）の電圧値を出力電圧Ｖｏｕｔに出力してステップＳ１６に進む。ステップＳ１６では、出力電圧Ｖｏｕｔ≧１．５Ｖであるか否かが判断され、ＹＥＳのときはステップＳ１７に進む一方、ＮＯのときはステップＳ１８に進む。ステップＳ１７ではＬＳＢに１がセットされてステップＳ１に戻り、次のサイクルの処理を実行する。一方、ステップＳ１８ではＬＳＢに０がセットされてステップＳ１に戻り、次のサイクルの処理を実行する。
【００９０】
図７のＡＤ変換処理において、例えば入力電圧Ｖｉｎ＝０．７Ｖであるときは、ステップＳ３において出力電圧Ｖｏｕｔ＝２．１Ｖとなり、ステップＳ４でＹＥＳとなり、ステップＳ５でＭＳＢに１がセットされ、電圧Ｖ３＝０．５Ｖとなる。次いで、ステップＳ７において、出力電圧Ｖｏｕｔ＝１．２Ｖとなり、ステップＳ８でＮＯとなり、ステップＳ１０で第２ビットに０がセットされ、電圧Ｖ３＝０．５Ｖとなる。次いで、ステップＳ１１において出力電圧Ｖｏｕｔ＝２．４Ｖとなり、ステップＳ１２でＹＥＳとなり、ステップＳ１３で第３ビットに１がセットされ、電圧Ｖ３＝０．６２５Ｖとなる。次いで、ステップＳ１２において、出力電圧Ｖｏｕｔ＝１．８Ｖとなり、ステップＳ１６でＹＥＳとなり、ＬＳＢに１がセットされる。すなわち、「１０１１」の４ビットの出力電圧ディジタルデータが得られる。
【００９１】
以上説明したように、本実施形態によれば、多入力の演算増幅器を用いたスイッチドキャパシタ回路を用いてＡＤ変換装置を構成することにより、従来技術に比較して簡単な回路構成でＡＤ変換装置を構成できる。
【００９２】
以上の実施形態４においては、４ビットの逐次比較型ＡＤ変換装置を構成しているが、本発明はこれに限らず、同様に、１ビット又は複数ビットの逐次比較型ＡＤ変換装置を構成してもよい。
【００９３】
以上の実施形態において、スイッチドキャパシタ回路及びそれを用いたＡＤ変換装置を開示しているが、これらの回路及び装置は例えば半導体装置又は半導体記憶装置に用いることができる。
【産業上の利用可能性】
【００９４】
以上詳述したように、本発明に係るスイッチドキャパシタ回路によれば、従来技術に比較して回路構成が簡単であって、オフセットフリーの性能を改善できるスイッチドキャパシタ回路及びそれを用いたＡＤ変換装置を提供できる。
【符号の説明】
【００９５】
１１，１２，２１，２２，１１−１〜１１−４，１１−１〜１１−Ｎ…キャパシタ、
２０，２０Ａ，２０Ｂ，２０Ｃ…制御回路、
３０…インバータ、
３１…４ビットレジスタ、
３２…ＤＡ変換器、
ＤＡ１…差動増幅器、
ＯＰ１，ＯＰ１１…演算増幅器、
Ｓ１〜Ｓ４，Ｓ４ａ〜Ｓ４ｄ，Ｓ４ａ〜Ｓ４Ｎ…スイッチ。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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