(57)【要約】【課題】ランダムテレグラフノイズの影響を低減した撮像装置を提供する。【解決手段】撮像装置は、第１の電圧端と第２の電圧端との間にＭＯＳトランジスタと光電変換素子とが直列に接続された画素回路が２次元に配列された画素配列と、ＭＯＳトランジスタのゲートと第２の電圧端とにそれぞれ印加する２つの電圧の値を１フレーム中の複数のサブフレーム毎に異ならせる電圧制御部と、複数のサブフレームのうちの採用サブフレームを画素毎に示すデータを保持する記憶部と、電圧制御部が２つの電圧を複数のサブフレーム毎に異ならせながら、画素配列が光電変換素子に流れる電流量を反映した画素信号を複数のサブフレーム毎に出力すると、記憶部のデータが示す採用サブフレームにおける画素信号の値に応じた出力値を画素毎に生成する信号処理部とを含む。【選択図】図１
2017228967.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧端と第２の電圧端との間にＭＯＳトランジスタと光電変換素子とが直列に接続された画素回路が２次元に配列された画素配列と、
前記ＭＯＳトランジスタのゲートと前記第２の電圧端とにそれぞれ印加する２つの電圧の値を１フレーム中の複数のサブフレーム毎に異ならせる電圧制御部と、
前記複数のサブフレームのうちの採用サブフレームを画素毎に示すデータを保持する記憶部と、
前記電圧制御部が前記２つの電圧を前記複数のサブフレーム毎に異ならせながら、前記画素配列が前記光電変換素子に流れる電流量を反映した画素信号を前記複数のサブフレーム毎に出力すると、前記記憶部の前記データが示す前記採用サブフレームにおける前記画素信号の値に応じた出力値を画素毎に生成する信号処理部と
を含む撮像装置。
【請求項２】
前記複数のサブフレームに対応する前記２つの電圧の複数の異なる電圧条件において、前記画素信号の値のばらつきを画素毎に予め求め、前記ばらつきが所定の閾値以下の電圧条件のサブフレームを前記採用サブフレームとして画素毎に示すように、前記記憶部の保持する前記データを設定する条件設定部を更に含む請求項１記載の撮像装置。
【請求項３】
前記条件設定部は、前記複数のサブフレームの数Ｎより多い前記２つの電圧のＭ個の異なる電圧条件において、前記画素信号の値のばらつきを画素毎に予め求め、前記ばらつきが所定の閾値以上である画素数が最も少ないＮ個の電圧条件を前記Ｍ個の電圧条件のうちから選択し、前記選択されたＮ個の電圧条件を前記Ｎ個のサブフレームにおいて用いる電圧条件として設定する請求項２記載の撮像装置。
【請求項４】
前記信号処理部は、１つ又は複数の前記採用サブフレームにおける前記画素信号の値の平均値を前記出力値として画素毎に生成する請求項１乃至３いずれか一項記載の撮像装置。
【請求項５】
第１の電圧端と第２の電圧端との間にＭＯＳトランジスタと光電変換素子とが直列に接続された画素回路が２次元に配列された画素配列に対して、前記ＭＯＳトランジスタのゲートと前記第２の電圧端とにそれぞれ印加する２つの電圧の値を１フレーム中の複数のサブフレーム毎に異ならせ、
前記光電変換素子に流れる電流量を反映した画素信号を前記複数のサブフレーム毎に前記画素配列から出力させ、
予め画素毎に定められた前記複数のサブフレームのうちの採用サブフレームにおける前記画素信号の値を画素毎に採用し、
前記採用した画素信号の値に応じた出力値を画素毎に生成する
各段階を含む撮像装置の撮像方法。
【請求項６】
前記複数のサブフレームに対応する前記２つの電圧の複数の異なる電圧条件において、前記画素信号の値のばらつきを画素毎に予め求め、
前記ばらつきが所定の閾値以下の電圧条件のサブフレームを前記採用サブフレームとして特定する
各段階を含む請求項５記載の撮像装置の撮像方法。
【請求項７】
前記複数のサブフレームの数Ｎより多い前記２つの電圧のＭ個の異なる電圧条件において、前記画素信号の値のばらつきを画素毎に予め求め、
前記ばらつきが所定の閾値以上である画素数が最も少ないＮ個の電圧条件を前記Ｍ個の電圧条件のうちから選択し、
前記選択されたＮ個の電圧条件を前記Ｎ個のサブフレームにおいて用いる電圧条件として設定する
各段階を含む請求項６記載の撮像装置の撮像方法。
【請求項８】
第１の電圧端と第２の電圧端との間にＭＯＳトランジスタと光電変換素子とが直列に接続された画素回路が２次元に配列された画素配列に対して、前記ＭＯＳトランジスタのゲートと前記第２の電圧端とにそれぞれ印加する２つの電圧の値を１フレーム中の複数のサブフレーム毎に異ならせ、
前記複数のサブフレームに対して前記画素配列から出力されたサブフレーム毎の画素信号に基づいて、前記１フレームの出力撮像画像を求める
各段階を含む撮像装置の撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、撮像装置及び撮像装置の撮像方法に関する。
【背景技術】
【０００２】
撮像装置は一般に、光を電気信号に変換する光電変換部と、その電気信号を読み出す信号処理部とを含む。光電変換部の素子としては、一般に、フォトダイオードやフォトコンダクタが採用される。光電変換素子に一定の電圧が印加された状態で光が入射すると、素子は光量に応じた電流電圧特性を示し、当該電流電圧特性に応じた光電流が素子に流れる。この素子電流を評価することにより、素子への入射光量を検出することができる。撮像装置は、光電変換素子の２次元配列から得られる入射光量の情報を画素階調情報に変換することにより、撮像画像のデータを生成する。
【０００３】
近年、高精細画像を得るために、光電変換素子の２次元配列の画素数を増やすことが要求されている。撮像装置を物理的に大きくすることなく画素数を増やすためには、各画素のサイズを微細化することが必要になる。しかしながら、微細化に伴い、従来大きくは問題となっていなかったノイズの影響が無視できなくなる。そのようなノイズの１つとしてランダムテレグラフノイズ（Random Telegraph Noise： RTN、或いはRandom Telegraph Signal noise： RTS noise）がある。ＲＴＮはＭＯＳトランジスタで発生するノイズであり、ゲート酸化膜とチャネルとの界面やゲート酸化膜に存在するトラップ準位にキャリアが出入りすることで生じると考えられている。ＲＴＮが発生すると、トランジスタのドレイン電流が２値、あるいは３値以上の離散的な値の間で遷移する。撮像装置においてＲＴＮが発生すると、ＲＴＮ発生箇所が画像において明滅する輝点として現れ、画質が低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第ＷＯ２００７／０９９６２０号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上を鑑みると、ランダムテレグラフノイズの影響を低減した撮像装置が望まれる。
【課題を解決するための手段】
【０００６】
撮像装置は、第１の電圧端と第２の電圧端との間にＭＯＳトランジスタと光電変換素子とが直列に接続された画素回路が２次元に配列された画素配列と、前記ＭＯＳトランジスタのゲートと前記第２の電圧端とにそれぞれ印加する２つの電圧の値を１フレーム中の複数のサブフレーム毎に異ならせる電圧制御部と、前記複数のサブフレームのうちの採用サブフレームを画素毎に示すデータを保持する記憶部と、前記電圧制御部が前記２つの電圧を前記複数のサブフレーム毎に異ならせながら、前記画素配列が前記光電変換素子に流れる電流量を反映した画素信号を前記複数のサブフレーム毎に出力すると、前記記憶部の前記データが示す前記採用サブフレームにおける前記画素信号の値に応じた出力値を画素毎に生成する信号処理部とを含む。
【発明の効果】
【０００７】
少なくとも１つの実施例によれば、ランダムテレグラフノイズの影響を低減した撮像装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】撮像装置の構成の一例を示す図である。
【図２】画素回路の構成の一例を示す図である。
【図３】画素回路におけるＮＭＯＳトランジスタのゲート電圧を可変に制御する様子を模式的に示す図である。
【図４】連動して変化するゲート電圧と端子電圧との電圧値の一例を示す図である。
【図５】１つの電圧条件下において画素回路の光電変換素子に流れる電流値の変化を示す図である。
【図６】図５とは異なる電圧条件下において画素回路の光電変換素子に流れる電流値の時間的な変化を示す図である。
【図７】電圧条件を変化させたときのＲＴＮの大きさの変化を複数の異なる画素に対して示す図である。
【図８】図１に示す撮像装置の動作の一例を示すフローチャートである。
【図９】条件設定部及び記憶部の機能構成の一例を示す図である。
【図１０】条件設定部の詳細な動作の一例を示すフローチャートである。
【図１１】信号処理部の構成の一例を示す図である。
【図１２】フレームとサブフレームとの関係を示す図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。以下の図面において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１０】
図１は、撮像装置の構成の一例を示す図である。図１に示す撮像装置は、画素配列１０、行走査回路１１、列走査回路１２、前処理回路１３、信号処理部１４、電圧制御部１５、記憶部１６、条件設定部１７、信号処理部１８、及び記憶部１９を含む。図１及び以降の同様の図において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。信号処理部１４、電圧制御部１５、条件設定部１７、信号処理部１８等の機能ブロックは、専用の電子回路であってよい。或いは信号処理部１４、電圧制御部１５、条件設定部１７、信号処理部１８等の機能ブロックは、電子回路である汎用のプロセッサ（例えばCentral Processing Unit）においてソフトウェアを実行することにより各機能を実現したソフトウェア構成であってもよい。ソフトウェアの場合、各機能ブロックは、他のブロックと論理的にある程度分離された１つのソフトウェアモジュールであってもよいし、或いは他のブロックと論理的に一体となったソフトモジュール中の１つの機能を示したものであってもよい。
【００１１】
画素配列１０は、縦横に２次元状に配列された画素回路Ｐ１１乃至Ｐ２２を含む。図１においては図示の都合上、２行２列の合計４個の画素回路が示されているが、実際には例えば数百から数千の行及び列が設けられている。行走査回路１１が複数の行選択線（図１の例では行選択線Ｒ１及びＲ２）を一本ずつ順次活性化することにより行を選択すると、選択行の複数の画素回路の画素値を示す画素信号が複数の列信号線（図１の例では列信号線Ｃ１及びＣ２）にそれぞれ読み出される。列走査回路１２が複数の列選択トランジスタ（図１の例では列選択トランジスタＴ１及びＴ２）を１つずつ順次導通させることにより列を選択すると、選択列の画素値を示す画素信号が前処理回路１３に供給される。
【００１２】
画素配列１０に設けられた複数の画素回路Ｐ１１乃至Ｐ２２の各々は、後ほど詳細に説明するように、第１の電圧端と第２の電圧端との間にＭＯＳトランジスタと光電変換素子とが直列に接続されている（図２参照）。電圧制御部１５は、画素配列１０に印加される電圧を制御可能であり、ＭＯＳトランジスタのゲートと第２の電圧端とにそれぞれ印加する２つの電圧の値を、撮像装置が撮像する１フレーム中の複数のサブフレーム毎に異ならせる。条件設定部１７は、電圧制御部１５が各サブフレームにおいて用いる上記２つの電圧の電圧条件を設定する。
【００１３】
電圧制御部１５が上記２つの電圧を複数のサブフレーム毎に異ならせながら、画素配列１０が、光電変換素子に流れる電流量を反映した画素信号を複数のサブフレーム毎に出力する。記憶部１６は、複数のサブフレームのうちの採用サブフレームを画素毎に示すデータを保持している。前処理回路１３は、画素配列１０から供給された画素信号を増幅して増幅後の信号をデジタルデータに変換する等の処理を実行し、画素値を示す画素データを信号処理部１４に供給する。
【００１４】
信号処理部１４は、記憶部１６のデータが示す採用サブフレームにおける画素信号の値（より具体的には画素信号の値をＡＤ変換して得られた画素データの値）に応じた出力値を画素毎に生成する。このようにして信号処理部１４は、１つのフレーム中の複数のサブフレームのうち、ＲＴＮ（ランダムテレグラフノイズ）が小さなサブフレームの画素データを採用することにより、ＲＴＮの影響の小さな画素データを生成する。ＲＴＮの影響の小さな画素データを生成する処理については後ほど詳細に説明する。
【００１５】
信号処理部１８は、信号処理部１４が出力する画素データに対して、例えば、画像中の欠陥画素を補正する欠陥画素補正、オフセット調整、ホワイトバランス調整、色補間、色補正、ガンマ補正等を実行してよい。信号処理部１８は、また例えば、受光素子毎の感度や非線形性のばらつきを補正する処理を行ってよい。この際、信号処理部１８は、記憶部１９に格納されている補正データ等に基づいて調整処理や補正処理を行ってよい。信号処理部１８が生成する補正後の出力画像データは、図示されない例えば液晶ディスプレイ等の画像表示装置に表示されてよく、図示されない例えばメモリカード等の記憶装置に格納されてよい。
【００１６】
図２は、画素回路の構成の一例を示す図である。図１の画素配列１０に含まれる複数の画素回路Ｐ１１乃至Ｐ２２の各々が、図２に示す画素回路の構成を含んでよい。
【００１７】
図２に示す画素回路は、容量素子２１、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２３、光電変換素子２４、第１の電圧端２５、及び第２の電圧端２６を含む。第１の電圧端２５と第２の電圧端２６との間に、ＮＭＯＳトランジスタ２３と光電変換素子２４とが直列に接続される。
【００１８】
容量素子２１を初期状態に設定するリセット動作においては、ＰＭＯＳトランジスタ２２のゲートに印加する制御電圧Ｒをローに設定することにより、ＰＭＯＳトランジスタ２２を導通させる。これにより、容量素子２１の一端でもある第１の電圧端２５にＰＭＯＳトランジスタ２２を介してリセット電圧ＶＲを印加し、容量素子２１をリセット電圧ＶＲに充電する。
【００１９】
光量検出動作においては、制御電圧ＲをハイにしてＰＭＯＳトランジスタ２２を遮断状態にすると共に、ＮＭＯＳトランジスタ２３のゲートに印加するゲート電圧ＶＩＧをハイにしてＮＭＯＳトランジスタ２３を導通状態に設定する。これにより、光電変換素子２４に電圧が印加される。光電変換素子２４は入射光の光量に応じた電流電圧特性を示し、当該電流電圧特性に応じた量の電流が光電変換素子２４に流れる。この光電変換素子２４を流れる電流により容量素子２１が放電される結果、第１の電圧端２５の電圧（容量素子２１の一端の電圧）が入射光量に応じて低下する。予め決められた所定の時間長だけＮＭＯＳトランジスタ２３を導通することにより、第１の電圧端２５の電圧が入射光量に応じた電圧値に設定される。この低下後の第１の電圧端２５の電圧に応じた信号値（例えば電圧値）を有する画素信号が、画素値を示す信号として、画素回路から外部に出力される。
【００２０】
図１に示される電圧制御部１５は、図２に示す画素回路において、ＮＭＯＳトランジスタ２３のゲートと第２の電圧端２６とにそれぞれ印加する２つの電圧の値を可変に制御する。この際、電圧制御部１５は、画素配列１０に含まれる全ての画素回路に対して、ＮＭＯＳトランジスタ２３のゲート電圧ＶＩＧを同一の電圧値に設定する。また電圧制御部１５は、画素配列１０に含まれる全ての画素回路に対して、第２の電圧端２６に印加する端子電圧ＶＱＷを同一の電圧値に設定する。電圧制御部１５は、ＮＭＯＳトランジスタ２３のゲート電圧ＶＩＧと第２の電圧端２６に印加する端子電圧ＶＱＷとを、全ての画素回路に対して同様に可変に制御する。具体的には、後ほど詳細に説明するように、電圧制御部１５が、これら２つの電圧を１フレーム中の複数のサブフレーム毎に異ならせる。これにより、複数のサブフレームのうちの１つ又は複数のサブフレームにおいて、ＲＴＮが所定の閾値よりも小さくなる条件を実現する。
【００２１】
図３は、画素回路におけるＮＭＯＳトランジスタのゲート電圧を可変に制御する様子を模式的に示す図である。図３において、横軸は、画素回路のＮＭＯＳトランジスタ２３のゲート電圧ＶＩＧの値を示す。縦軸は、光電変換素子２４が一定の電圧電流特性を示す場合にＮＭＯＳトランジスタ２３に流れる電流量を示す。なお電流量は相対的な変化が分かればよく、縦軸の次元は任意であってよい。プロット点３１乃至３５は、可変制御されたゲート電圧ＶＩＧのそれぞれ異なる電圧値を示す。図１に示す電圧制御部１５が、ゲート電圧ＶＩＧを図３に示すように変化させる際には、それに伴い端子電圧ＶＱＷも連動して変化させる。
【００２２】
図４は、連動して変化するゲート電圧ＶＩＧと端子電圧ＶＱＷとの電圧値の一例を示す図である。図４に示されるように、電圧制御部１５がゲート電圧ＶＩＧを可変に制御することにより、ゲート電圧ＶＩＧの電圧値を０．７Ｖ、０．７２Ｖ、０．７４Ｖ、・・・、及び１．２Ｖのうちの選択された１つの電圧値に設定する。ゲート電圧ＶＩＧと端子電圧ＶＱＷとは対となっており、ゲート電圧ＶＩＧと端子電圧ＶＱＷとは連動して変化される。ゲート電圧ＶＩＧがある電圧値に設定されると、図４に示す表中で当該ゲート電圧値と同一の行に示される端子電圧値に端子電圧ＶＱＷが設定される。例えば、ゲート電圧ＶＩＧが０．７２Ｖのときには端子電圧ＶＱＷは０．０１９Ｖに設定される。
【００２３】
図４の示されるゲート電圧ＶＩＧと端子電圧ＶＱＷとの対は、光電変換素子２４が一定の電圧電流特性を示す場合におけるＮＭＯＳトランジスタ２３に流れる電流量が、電圧条件に関わらず一定となるように設定される。言葉を換えて言えば、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの対は、光電変換素子２４が一定の電圧電流特性を示す場合における光電変換素子２４の両端にかかる電圧が、電圧条件に関わらず一定となるように設定される。例えば、ゲート電圧ＶＩＧが０．７２Ｖで端子電圧ＶＱＷが０．０１９Ｖの電圧条件のときの電流量と、ゲート電圧ＶＩＧが１．２Ｖで端子電圧ＶＱＷが０．４７５Ｖの電圧条件のときの電流量とは、互いに等しい。これを反映して、図３においてプロット点３１乃至３５として示されるようにゲート電圧ＶＩＧが変化しても、プロット点の縦軸の位置、即ち光電変換素子２４が一定の電圧電流特性を示す場合におけるＮＭＯＳトランジスタ２３に流れる電流量は一定である。なお近似的には、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの差を一定としておくことで、このような電流量一定の条件が実現される。
【００２４】
図５は、１つの電圧条件下において画素回路の光電変換素子に流れる電流値の時間的な変化を示す図である。図５において、横軸は、撮像装置が順次撮像するフレームの番号を示す。縦軸は、ＮＭＯＳトランジスタ２３に流れる電流量、即ち光電変換素子２４に流れる電流量を示す。電流量は相対的な変化が分かればよく、縦軸の次元は任意であってよい。なお全てのフレームにおいて、光電変換素子２４への光の入射量は一定に保たれている。具体的には、各フレームにおいて画素回路から画素値を示す画素信号を出力し、その画素信号が示す値をプロットすることで、図５に示すグラフが得られる。
【００２５】
図５には、ゲート電圧ＶＩＧが０．６Ｖの場合における各フレームにおける電流値が示されている。この場合、図５に示されるように、電流値が約１．６９と約１．７２との２値の間で変化を繰り返している。この電流値の変化はＲＴＮに起因するものである。即ち、ゲート電圧ＶＩＧが０．６Ｖである電圧条件下では、顕著なＲＴＮが発生している。
【００２６】
図６は、図５とは異なる電圧条件下において画素回路の光電変換素子に流れる電流値の時間的な変化を示す図である。図６において、横軸及び縦軸は図５の場合と同様である。全てのフレームにおいて、光電変換素子２４への光の入射量は一定に保たれている。具体的には、各フレームにおいて画素回路から画素値を示す画素信号を出力し、その画素信号が示す値をプロットすることで、図６に示すグラフが得られる。
【００２７】
図６には、ゲート電圧ＶＩＧが１．２Ｖの場合における各フレームにおける電流値が示されている。この場合、図６に示されるように、電流値が約１．７１の１つの値に維持されており、図５の場合のように時間と共に電流値が大きな変化を示すことはない。即ち、ゲート電圧ＶＩＧが１．２Ｖである電圧条件下では、ＲＴＮが殆ど発生していない。
【００２８】
本願発明の発明者は、上記のように、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの電圧条件の設定を変更することで、光電変換素子２４に流れる素子電流を一定値に保ちながら、ＲＴＮの発生状況を変化させることができることを発見した。素子電流を一定に保つためにはゲート電圧ＶＩＧと端子電圧ＶＱＷとの差が図４に例示されるように略一定となる。それにも関わらずＲＴＮの発生状況が変化するのは、画素配列１０の半導体装置の基板電圧が一定であり、この一定の基板電圧に対して相対的に、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの電圧が変化するためである。また本願の発明者は更に、例えば図６に示されるように、ゲート電圧ＶＩＧと端子電圧ＶＱＷとを適切な電圧条件に設定することで、ＲＴＮの発生を抑制できることを発見した。また更に、ＲＴＮを抑制できるゲート電圧ＶＩＧと端子電圧ＶＱＷとの電圧条件が画素毎に異なることを発見した。
【００２９】
図７は、電圧条件を変化させたときのＲＴＮの大きさの変化を複数の異なる画素に対して示す図である。図７において、横軸はゲート電圧ＶＩＧを示し、縦軸はＲＴＮの大きさを示す。例えば図５や図６のようにして複数個のフレームに対してそれぞれ検出された複数の画素信号の値に関して分散や標準偏差等を求め、求めた分散や標準偏差等をＲＴＮの大きさとしてよい。ＲＴＮ電圧依存曲線４１乃至４５は、横軸にゲート電圧ＶＩＧとして示す電圧条件（ゲート電圧ＶＩＧとそれと連動した端子電圧ＶＱＷとの電圧条件）が変化すると、ＲＴＮが電圧条件に依存して変化する様子を画素毎に示している。即ち例えば、ＲＴＮ電圧依存曲線４１はある１つの画素のＲＴＮの変化を示し、ＲＴＮ電圧依存曲線４２は別の１つの画素のＲＴＮの変化を示している。図７から分かるように、ＲＴＮが抑制される電圧条件は画素毎に異なる。従って、画素配列１０中の全画素について同一の電圧条件で求めた１つのフレームの画素値を撮像装置の出力画素値とした場合、ＲＴＮの大きな画素とＲＴＮの小さな画素とが混在している結果となり、画像全体としてＲＴＮの影響を抑制することができない。
【００３０】
以上を鑑み、図１に示す撮像装置では、１つのフレームを複数のサブフレームに分割し、電圧制御部１５が、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの電圧条件を複数のサブフレーム毎に異ならせる。記憶部１６には、各画素についてＲＴＮが小さいサブフレームを採用サブフレームとして示すデータが画素毎に格納されている。信号処理部１４は、記憶部１６のデータが示す採用サブフレームにおける画素信号の値に応じた出力値（例えば複数の採用サブフレームの画素信号の値の平均値）を画素毎に生成する。このようにしてＲＴＮが小さなサブフレームの画素データを画素毎に採用することにより、ＲＴＮの影響の小さな画素データを生成する。条件設定部１７は、電圧制御部１５が各サブフレームにおいて用いる電圧条件を設定すると共に、記憶部１６に採用サブフレームを示すデータを設定する。
【００３１】
図８は、図１に示す撮像装置の動作の一例を示すフローチャートである。なお図８及び以降の図において、フローチャートに記載された各ステップの実行順序は一例にすぎず、本願の意図する技術範囲が、記載された実行順番に限定されるものではない。例えば、Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、Ａステップの次にＢステップを実行することが可能なだけでなく、Ｂステップの次にＡステップを実行することが、物理的且つ論理的に可能である場合がある。この場合、どちらの順番でステップを実行しても、当該フローチャートの処理に影響する全ての結果が同一であるならば、本願に開示の技術の目的のためには、Ｂステップの次にＡステップが実行されてもよいことは自明である。Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、上記のような自明な場合を本願の意図する技術範囲から除外することを意図するものではなく、そのような自明な場合は、当然に本願の意図する技術範囲内に属する。
【００３２】
ステップＳ１において、撮像装置は、電位設定に対する各画素のノイズの依存性を確認する。具体的には、図１に示す条件設定部１７が、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの複数の異なる電圧条件の各々において、画素配列１０の各画素の画素信号の値のばらつき（ＲＴＮの大きさ）を調べる。これらの複数の異なる電圧条件は、複数のサブフレームの数Ｎより多いＭ個（Ｍ＞Ｎ）の異なる電圧条件である。このとき画素配列１０には一定の光量が入力される状態（或いは入力ゼロの状態）が維持されていてよい。
【００３３】
ステップＳ２において、撮像装置は、各サブフレームの電位設定を決定する。具体的には、条件設定部１７が、上記ばらつきが所定の閾値より大きい画素数が最も少ないＮ個の電圧条件をＭ個の電圧条件のうちから選択し、選択されたＮ個の電圧条件をＮ個のサブフレームにおいて用いる電圧条件として記憶部１６に設定する。これにより、複数の設定可能な電圧条件のうちで、ＲＴＮの影響が少ない最適な電圧条件を、撮像時のサブフレームに用いる電圧条件として用いることができる。
【００３４】
ステップＳ３において、撮像装置は、無効サブフレームを設定する。具体的には条件設定部１７が、上記選択されたＮ個の電圧条件に対応するＮ個のサブフレームのうちの着目サブフレームについて、上記ばらつきが所定の閾値以上である画素については、当該着目サブフレームを無効サブフレームとして記憶部１６に設定する。逆に言えば、無効サブフレーム以外を採用サブフレームとして、記憶部１６に設定する。これにより、ＲＴＮの影響が少ないサブフレームを各画素毎に特定し、最終的な出力フレームの撮像画像においてＲＴＮの影響を抑制することができる。
【００３５】
ステップＳ４において、撮像装置は、サブフレーム毎に電位設定を切り替えて画素配列１０を駆動し、各サブフレームに対して各画素の画素信号値を求める。具体的には、Ｎ個のサブフレーム毎に電圧制御部１５が電圧条件を変化させ、図１に示す信号処理部１４に各サブフレームの画素信号値を供給する。
【００３６】
ステップＳ５において、撮像装置は、有効サブフレーム（即ち採用サブフレーム）の信号からフレーム信号を合成する。具体的には、信号処理部１４が、１つ又は複数の採用サブフレームにおける画素信号の値の例えば平均値を出力値として画素毎に生成する。このようにして生成された各画素の画素値が、出力フレームの各画素の値となる。このように例えば平均値を用いることにより、最終的な出力フレームの撮像画像において、ＲＴＮの影響を適切に抑制することができる。
【００３７】
図９は、条件設定部１７の機能構成及び記憶部１６のデータ構成の一例を示す図である。図９に示す条件設定部１７は、電圧設定部６１、等価電圧判定部６２、ノイズ計算部６３、ＲＴＮ判定部６４、及びサブフレーム条件設定部６５を含む。記憶部１６は、出力信号情報５１、入力電圧設定情報５２、各画素毎各入力電圧設定での出力信号情報５３、各画素毎各入力電圧設定でのノイズ情報５４、各画素毎各入力電圧設定でのＲＴＮ判定情報５５を格納する。記憶部１６は更に、各サブフレームの入力電圧設定情報５６及び各画素の採用サブフレーム設定情報５７を格納する。
【００３８】
電圧設定部６１は、電圧制御部１５が画素配列１０に印加するゲート電圧ＶＩＧ及び端子電圧ＶＱＷのそれぞれの電圧値を設定する。例えば、電圧設定部６１は記憶部１６から入力電圧設定情報５２又は５６を読み出して、入力電圧設定情報５２又は５６が示す電圧条件でゲート電圧ＶＩＧ及び端子電圧ＶＱＷを出力するように電圧制御部１５を制御してよい。或いは例えば、電圧設定部６１が、入力電圧設定情報５２又は５６を格納する記憶部１６中のアドレスを電圧制御部１５に通知し、電圧制御部１５が、当該アドレスの入力電圧設定情報の示す電圧条件でゲート電圧ＶＩＧ及び端子電圧ＶＱＷを出力してよい。
【００３９】
等価電圧判定部６２は、ゲート電圧ＶＩＧ及び端子電圧ＶＱＷの初期電圧条件において画素配列１０から出力された画素信号値に対して、同等の画素信号値を生成可能なゲート電圧ＶＩＧ及び端子電圧ＶＱＷの他の電圧条件を特定する。このようにして特定された複数の電圧条件は入力電圧設定情報５２として記憶部１６に格納される。これにより、初期電圧条件での素子電流と等しい電流を光電変換素子２４に流すような、互いに連動して変化するゲート電圧ＶＩＧ及び端子電圧ＶＱＷの複数の電圧条件が、例えば図４に示すように設定される。これら複数の電圧条件は、複数のサブフレームの数Ｎより多いＭ個（Ｍ＞Ｎ）の異なる電圧条件である。
【００４０】
電圧設定部６１は、入力電圧設定情報５２に示されるＭ個の電圧条件において画素配列１０から画素信号を求めるように電圧制御部１５を動作させる。これにより、Ｍ個の電圧条件の各々に対して各画素毎に求められた画素信号値を示す出力信号情報５３が得られる。ノイズ計算部６３は、出力信号情報５３に基づいて、Ｍ個の異なる電圧条件において画素信号の値のばらつきを画素毎に予め求める。求められたばらつき（例えば画素信号値の標準偏差又は分散）は、Ｍ個の電圧条件の各々に対して各画素毎に求められたノイズ情報５４として記憶部１６に格納される。またＲＴＮ判定部６４は、当該ばらつきとＲＴＮ判定のためのノイズ閾値とを比較し、比較結果をＲＴＮ判定情報５５として記憶部１６に格納する。
【００４１】
サブフレーム条件設定部６５は、例えばＲＴＮ判定情報５５に基づいて、ばらつきが前記閾値以上である画素数が最も少ないＮ個の電圧条件をＭ個の電圧条件のうちから選択する。選択されたＮ個の電圧条件が、Ｎ個のサブフレームにおいて用いる電圧条件として設定される。具体的には、これらＮ個の電圧条件をＮ個のサブフレームにおいてそれぞれ用いることを示す情報が、入力電圧設定情報５６として記憶部１６に格納される。
【００４２】
サブフレーム条件設定部６５は更に、ＲＴＮ判定情報５５に基づいて、Ｎ個のサブフレームのうちの着目サブフレームについて、上記ばらつきが所定の閾値以下である画素については、当該着目サブフレームを採用サブフレームとして記憶部１６に設定する。具体的には、各画素について、Ｎ個のサブフレームのいずれが採用サブフレームであるかを示す採用サブフレーム設定情報５７を記憶部１６に格納する。
【００４３】
図１０は、条件設定部１７の詳細な動作の一例を示すフローチャートである。まずステップＳ１１において、条件設定部１７は、初期状態の駆動電圧条件（VIG_initial及びVQW_initial）を１つ設定する。
【００４４】
ステップＳ１２において、条件設定部１７は、ステップＳ１１で設定された初期電圧条件で各画素出力信号を取得して平均出力を算出する。具体的には、条件設定部１７は、初期電圧状態のゲート電圧ＶＩＧ及び端子電圧ＶＱＷを画素配列１０に印加して全ての画素について画素信号の値を取得し、取得した画素信号の値の全画素にわたる平均値を算出する。このとき、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの差をＶＤとする。このステップＳ１２乃至ステップＳ１４において、画素配列１０には一定の光量が入力される状態（或いは入力ゼロの状態）が維持されていてよい。
【００４５】
ステップＳ１３において、条件設定部１７は、初期電圧条件と同等の平均出力が得られる電圧条件（ＶＩＧ，ＶＱＷ）を可能なＶＩＧの範囲で取得する。具体的には、条件設定部１７は、まず設定可能なＶＩＧの範囲内で例えば最小の電圧値にＶＩＧを設定し、このＶＩＧの設定電圧から上記ＶＤだけ低い値に端子電圧ＶＱＷを設定する。前述のように、近似的には、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの差を一定としておくことで、電流量一定の条件が実現される。しかし厳密には、光電変換素子２４に流れる電流量を一定（即ち平均画素値を一定）とするようなゲート電圧ＶＩＧと端子電圧ＶＱＷとの組み合わせにおいて、ゲート電圧ＶＩＧと端子電圧ＶＱＷとの差はＶＤとは微妙に異なる。従って、条件設定部１７は、ＶＩＧからＶＤだけ低い電圧の前後で端子電圧ＶＱＷを少しずつ変化させながら平均画素値を調べ、初期条件での画素平均値に等しい平均画素値が得られるゲート電圧ＶＩＧ及び端子電圧ＶＱＷの電圧条件を探す。この条件を満たすゲート電圧ＶＩＧ及び端子電圧ＶＱＷの電圧条件が１つ見つかると、条件設定部１７はゲート電圧ＶＩＧを少し変化させ、同様の探索動作を実行することにより、ゲート電圧ＶＩＧ及び端子電圧ＶＱＷの別の電圧条件を探す。以下同様の処理を繰り返すことにより、条件設定部１７は、Ｍ個の電圧条件を求め、求められたＭ個の電圧条件を入力電圧設定情報５２として記憶部１６に格納する。
【００４６】
ステップＳ１４において、条件設定部１７は、入力電圧設定情報５２の各電圧条件について、各画素の出力信号を複数個取得する。即ち、Ｍ個の電圧条件の各々について、画素配列１０の各画素から出力される画素信号値を求める。このとき、ある１つの着目電圧条件におけるある１つの着目画素について、図５又は図６に示されるような複数個のフレームに相当する複数個の画素信号値を求める。求められた画素信号値は、図９に示される出力信号情報５３に相当する。
【００４７】
ステップＳ１５において、条件設定部１７は、出力信号の標準偏差からノイズを算出する。即ち、着目電圧条件における着目画素について、図５又は図６に示されるような複数個のフレームに相当する複数個の画素信号値の標準偏差を求め、求められた標準偏差を当該電圧条件での当該画素のノイズの大きさ（ばらつき）とする。求められたノイズの大きさは、図９に示されるノイズ情報５４に相当する。
【００４８】
ステップＳ１６において、条件設定部１７は、各電圧条件及び各画素に対して、ばらつきがＲＴＮ判定ノイズ閾値よりも大きいか否かを判定する。着目電圧条件に着目画素についてばらつきがＲＴＮ判定ノイズ閾値以下である場合、当該電圧条件での当該画素に対してＲＴＮ判定情報を０に設定する（ステップＳ１７）。着目電圧条件に着目画素についてばらつきがＲＴＮ判定ノイズ閾値よりも大きい場合、当該電圧条件での当該画素に対してＲＴＮ判定情報を１に設定する（ステップＳ１８）。このようにして図９に示されるＲＴＮ判定情報５５が求められる。
【００４９】
ステップＳ１９において、条件設定部１７は、サブフレーム数（例えば３個）の電圧設定について、すべての電圧設定でＲＴＮ判定情報が１である画素数が最小となる電圧設定を選ぶ。具体的には、Ｍ個の電圧条件のうちで、ＲＴＮ判定情報が１である画素数が最小となるＮ個（例えば３個）の電圧条件を選択する。選択されたＮ個の電圧条件は、図９に示される入力電圧設定情報５６に相当する。
【００５０】
なおこの際、ＲＴＮ判定情報が１である画素数が最小となるＮ個の電圧条件を単純に選択したのでは、ＲＴＮ判定情報が１である画素がＮ個の電圧条件間において殆ど重複してしまう可能性もある。このような場合、幾つかの画素に対しては、Ｎ個のサブフレームのうちの採用サブフレームの数がゼロになってしまう可能性がある。このような画素については後の欠陥画素補正において補正するようにしてもよい。或いは、ＲＴＮ判定情報が１である画素数が最小となるＮ個の電圧条件を単純に選択するのではなく、ＲＴＮ判定情報が１である画素数が成る可く少ない電圧条件を選択しながら、ＲＴＮ判定情報が１である画素が成る可く重複しないように電圧条件を選択してもよい。
【００５１】
ステップＳ２０において、条件設定部１７は、Ｎ個（例えば３個）のサブフレームの各々において、ＲＴＮ判定情報が０であるか否かを各画素毎に判定する。着目サブフレームにおける着目画素のＲＴＮ判定情報が０でない場合、即ち当該サブフレームの当該画素のノイズが大きい場合、条件設定部１７は、当該サブフレームの当該画素について採用サブフレーム設定情報５７を０に設定する（ステップＳ２１）。着目サブフレームにおける着目画素のＲＴＮ判定情報が０である場合、即ち当該サブフレームの当該画素のノイズが小さい場合、条件設定部１７は、当該サブフレームの当該画素について採用サブフレーム設定情報５７を１に設定する（ステップＳ２２）。この結果、ある着目画素については、採用サブフレーム設定情報５７が１であるサブフレームが、採用サブフレームとなる。
【００５２】
図１１は、信号処理部１４の構成の一例を示す図である。図１１に示す信号処理部１４は、スイッチ部７１、積算処理部７２、及び平均化処理部７３を含む。スイッチ部７１は、図８のステップＳ１の処理の間、即ち図１０のステップＳ１１乃至Ｓ１４の処理の間、画素配列１０からの画素信号を記憶部１６に供給する。スイッチ部７１は、図８に示すステップＳ４及びＳ５の処理の間、即ち撮像動作の期間、画素配列１０からの画素信号を積算処理部７２に供給する。
【００５３】
積算処理部７２は、Ｎ個のサブフレームにおいてそれぞれＮ個の電圧条件下で得られた各画素信号の値に対して、対応する採用サブフレーム設定情報５７を積算し、積算結果の値を平均化処理部７３に供給する。これにより、各画素について、採用サブフレームの画素信号値はそのまま平均化処理部７３に供給され、採用サブフレーム以外の無効サブフレームについては値ゼロが平均化処理部７３に供給される。平均化処理部７３は、各画素について、値がゼロでないサブフレームの画素信号値の平均値を計算する。このようにして、ＲＴＮが少ない電圧条件で求められた画素信号値のみに基づいて、出力フレームの各画素の値を求めることができる。求められた出力画素値は後段の信号処理に供される。
【００５４】
信号処理部１４での平均化処理においては、採用サブフレーム設定情報５７に基づいて採用サブフレームの画素値の平均値が求められればよく、計算手順は上記の具体的な計算手順に限定されない。例えば積算処理の代わりに、採用サブフレーム設定情報５７に基づいて無効サブフレームの画素信号値は破棄し、有効サブフレームの画素信号値のみを平均化処理部に供給するようにしてもよい。また例えばフレームバッファを用意しておき、Ｎ個のサブフレームの画素値を全て格納し、採用サブフレーム設定情報５７に基づいて、各画素に対して採用サブフレームの値の平均値を求めるようにしてもよい。また或いはフレームブッファに採用サブフレームの画素信号値を累積的に加算していき、最後に各画素の採用サブフレーム数で加算結果を除算することにより平均値を求めてもよい。
【００５５】
また上記説明では画素信号値の平均値を求めるとしたが、必ずしも平均値を出力値とする必要はなく、例えば採用サブフレームの画素信号値のうちの中間値を出力値として採用する等であってもよい。また画素信号値の平均値を求める場合であっても、採用サブフレームが１つのみの画素については、当該サブフレームの画素信号値がそのまま出力画素値となってよい。また採用サブフレームが１つもない画素については、後段の信号処理により欠陥画素補正の対象となってよい。図１で説明したように、後段の信号処理部１８は、信号処理部１４が出力する画素データに対して、例えば、画像中の欠陥画素を補正する欠陥画素補正等を実行してよい。採用サブフレームがゼロであるような画素については、信号処理部１４が出力する画素値は適正ではないので、信号処理部１８が実行する欠陥画素補正により補正してよい。
【００５６】
図１２は、フレームとサブフレームとの関係を示す図である。図１２には２つのフレームＦ１及びＦ２が示される。フレームＦ１及びＦ２の各々は、例えば３個のサブフレームＳＦ１乃至ＳＦ３に分割されている。サブフレームＳＦ１ではゲート電圧ＶＩＧ及び端子電圧ＶＱＷの電圧条件として条件１が用いられる。サブフレームＳＦ２ではゲート電圧ＶＩＧ及び端子電圧ＶＱＷの電圧条件として条件２が用いられる。サブフレームＳＦ３ではゲート電圧ＶＩＧ及び端子電圧ＶＱＷの電圧条件として条件３が用いられる。このような電圧条件で撮像した場合、ある着目画素においては、図１２に示すように例えばサブフレームＳＦ１ではＲＴＮが大であり、サブフレームＳＦ２ではＲＴＮが小であり、サブフレームＳＦ３ではＲＴＮが小である。サブフレームＳＦ１における画素信号値は採用せず、サブフレームＳＦ２及びＳＦ３における画素信号値の平均値を求めることにより、当該画素に対する出力画素値が求められる。
【００５７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００５８】
１０  画素配列
１１  行走査回路
１２  列走査回路
１３  前処理回路
１４  信号処理部
１５  電圧制御部
１６  記憶部
１７  条件設定部
１８  信号処理部
１９  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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