(57)【要約】【課題】ＰＬＬ回路の出力信号の周波数を変更することなく、かつデバイス等の個体差に関係なくＰＬＬ回路間の干渉を防止する。【解決手段】第１ＰＬＬ回路１０と第２ＰＬＬ回路２０を含む少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路１０，２０の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ内蔵装置１であって、第１ＰＬＬ回路１０に含まれる第１ＶＣＯ１７の周波数ｆｃ１、第２ＰＬＬ回路２０に含まれる第２ＶＣＯ２８の周波数ｆｃ２、第１ＶＣＯ１７の周波数の帯域幅ｆｗ１、及び第２ＶＣＯ２８の周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、第１ＶＣＯ１７及び第２ＶＣＯ２８の周波数を設定する第１設定部３１を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ＰＬＬ回路と第２ＰＬＬ回路を含む少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ内蔵装置であって、
前記第１ＰＬＬ回路に含まれる第１ＶＣＯの周波数ｆｃ１、前記第２ＰＬＬ回路に含まれる第２ＶＣＯの周波数ｆｃ２、前記第１ＶＣＯの周波数の帯域幅ｆｗ１、及び前記第２ＶＣＯの周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、前記第１ＶＣＯ及び前記第２ＶＣＯの周波数を設定する第１設定部を備えることを特徴とするＰＬＬ内蔵装置。
【請求項２】
前記αは、スプリアスの発生率が０となるときの｜ｆｃ１−ｆｃ２｜の値にマージンを加えた値である請求項１記載のＰＬＬ内蔵装置。
【請求項３】
前記第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の位相と前記第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数の位相との差がπ／６以上となるように、前記第１チャージポンプ及び前記第２チャージポンプのスイッチング周波数の位相を設定する第２設定部を備える請求項１または請求項２に記載のＰＬＬ内蔵装置。
【請求項４】
前記第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数が前記第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の１／（４ｎ＋１）となるように、前記第１チャージポンプ及び前記第２チャージポンプのスイッチング周波数を設定する第３設定部を備える請求項１から請求項３のいずれか１項に記載のＰＬＬ内蔵装置。
【請求項５】
第１ＰＬＬ回路と第２ＰＬＬ回路を含む少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ干渉防止方法であって、
前記第１ＰＬＬ回路に含まれる第１ＶＣＯの周波数ｆｃ１、前記第２ＰＬＬ回路に含まれる第２ＶＣＯの周波数ｆｃ２、前記第１ＶＣＯの周波数の帯域幅ｆｗ１、及び前記第２ＶＣＯの周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、前記第１ＶＣＯ及び前記第２ＶＣＯの周波数を設定する第１ステップを備えることを特徴とするＰＬＬ干渉防止方法。
【請求項６】
前記αは、スプリアスの発生率が０となるときの｜ｆｃ１−ｆｃ２｜の値にマージンを加えた値である請求項５記載のＰＬＬ干渉防止方法。
【請求項７】
前記第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の位相と前記第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数の位相との差がπ／６以上となるように、前記第１チャージポンプ及び前記第２チャージポンプのスイッチング周波数の位相を設定する第２ステップを備える請求項５または請求項６に記載のＰＬＬ干渉防止方法。
【請求項８】
前記第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数の周期が前記第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の周期の１／（４ｎ＋１）となるように、前記第１チャージポンプ及び前記第２チャージポンプのスイッチング周波数の周期を設定する第３ステップを備える請求項５から請求項７のいずれか１項に記載のＰＬＬ干渉防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ内蔵装置及びＰＬＬ干渉防止方法に関する。
【背景技術】
【０００２】
ＰＬＬ(Phase Locked Loop)回路は、基準周波数となる入力信号と、電圧に応じて周波数を変化させる電圧制御発振器(ＶＣＯ；Voltage Controlled Oscillator)の出力信号との位相差をその電圧制御発振器に入力することにより、入力信号と出力信号の位相を同期させる回路である。ＰＬＬ回路を位相同期回路という。ＰＬＬ回路は、逓倍用、位相同期用、クロック抽出用などの用途で用いられる。電子機器の中には複数のＰＬＬ回路を備えたものもある。
【０００３】
１枚のボード内に逓倍用のＰＬＬ回路（すなわち、低い周波数の基準クロック信号から高い周波数のクロック信号を発生させるＰＬＬ回路）を複数備えている場合、複数のＰＬＬ回路に含まれる電圧制御発振器の出力信号の周波数がプリント基板を経由して伝導ノイズとして他のＰＬＬ回路に伝わり、また空間を介して放射ノイズとして他のＰＬＬ回路に伝わる。そして、ＰＬＬ回路間のノイズ干渉により、各ＰＬＬ回路が誤動作することがある。また、ＦＰＧＡ（field-programmable gate array）、ＡＤＣ（analog to digital converter）、ＤＡＣ（digital to analog converter）などのデバイスにもＰＬＬ回路が内蔵されており、これらのＰＬＬ回路も同様にノイズ干渉が発生し、各デバイスが誤動作してしまうことがある。
【０００４】
ＰＬＬ回路間のノイズ干渉を防止する方法として、例えば特許文献１に記載したものがある。この特許文献１には、２つのＰＬＬ回路における出力信号の周波数の帯域が重なり合わないように、一方のＰＬＬ回路における出力信号の周波数を変更する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９５３６３号公報（００２１、図２等）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載した方法では、ＰＬＬ回路の出力信号の周波数を変更することで、２つのＰＬＬ回路における出力信号の周波数の帯域が重なり合わないようにしている。しかし、ＰＬＬ回路の出力信号の周波数は機器の仕様により予め決められており、容易に変更することができないことが多い。また、上記特許文献１に記載した方法では、デバイス（ＰＬＬ回路自体、ＰＬＬ回路を内蔵したデバイス）やＰＬＬ回路を搭載するボードの個体差を考慮していない。従って、デバイスやボードによってはＰＬＬ回路間のノイズ干渉が生じてしまうおそれがある。
【０００７】
本発明は、前述した事情に鑑みてなされたものであり、ＰＬＬ回路の出力信号の周波数を変更することなく、かつデバイス等の個体差に関係なくＰＬＬ回路間の干渉を防止することができるＰＬＬ内蔵装置及びＰＬＬ干渉防止方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明では、第１ＰＬＬ回路と第２ＰＬＬ回路を含む少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ内蔵装置であって、第１ＰＬＬ回路に含まれる第１ＶＣＯの周波数ｆｃ１、第２ＰＬＬ回路に含まれる第２ＶＣＯの周波数ｆｃ２、第１ＶＣＯの周波数の帯域幅ｆｗ１、及び第２ＶＣＯの周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、第１ＶＣＯ及び第２ＶＣＯの周波数を設定する第１設定部を備えることを特徴とするＰＬＬ内蔵装置を提供する。
【０００９】
また、本発明では、αは、スプリアスの発生率が０となるときの｜ｆｃ１−ｆｃ２｜の値にマージンを加えた値であってもよい。
【００１０】
また、本発明では、第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の位相と第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数の位相との差がπ／６以上となるように、第１チャージポンプ及び第２チャージポンプのスイッチング周波数の位相を設定する第２設定部を備える構成でもよい。
【００１１】
また、本発明では、第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数が第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の１／（４ｎ＋１）となるように、第１チャージポンプ及び第２チャージポンプのスイッチング周波数を設定する第３設定部を備える構成でもよい。
【００１２】
また、本発明では、第１ＰＬＬ回路と第２ＰＬＬ回路を含む少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ干渉防止方法であって、第１ＰＬＬ回路に含まれる第１ＶＣＯの周波数ｆｃ１、第２ＰＬＬ回路に含まれる第２ＶＣＯの周波数ｆｃ２、第１ＶＣＯの周波数の帯域幅ｆｗ１、及び第２ＶＣＯの周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、第１ＶＣＯ及び第２ＶＣＯの周波数を設定する第１ステップを備えることを特徴とするＰＬＬ干渉防止方法を提供する。
【００１３】
また、本発明では、αは、スプリアスの発生率が０となるときの｜ｆｃ１−ｆｃ２｜の値にマージンを加えた値であってもよい。
【００１４】
また、本発明では、第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の位相と第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数の位相との差がπ／６以上となるように、第１チャージポンプ及び第２チャージポンプのスイッチング周波数の位相を設定する第２ステップを備える構成でもよい。
【００１５】
また、本発明では、第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数が第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の１／（４ｎ＋１）となるように、第１チャージポンプ及び第２チャージポンプのスイッチング周波数の周期を設定する第３ステップを備える構成でもよい。
【発明の効果】
【００１６】
本発明によれば、第１ＰＬＬ回路に含まれる第１ＶＣＯの周波数ｆｃ１、第２ＰＬＬ回路に含まれる第２ＶＣＯの周波数ｆｃ２、第１ＶＣＯの周波数の帯域幅ｆｗ１、及び第２ＶＣＯの周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、第１ＶＣＯ及び第２ＶＣＯの周波数を設定する。このような構成によれば、第１設定部が上記の式を満たすように第１ＶＣＯ及び第２ＶＣＯの周波数を設定するので、ＰＬＬ回路の出力信号の周波数を変更することなく、ＰＬＬ回路間の干渉を防止することができる。また、電圧制御発振器の発振周波数と電圧制御発振器の発振周波数の間隔をαだけ空けているので、デバイス等の個体差に関係なくＰＬＬ回路間の干渉を防止することができる。その結果、確実に複数のＰＬＬ回路の誤動作を防止することができる。
【００１７】
また、αは、スプリアスの発生率が０となるときの｜ｆｃ１−ｆｃ２｜の値にマージンを加えた値であるので、デバイス温度、装置温度、デバイスのロットなどに関らずＰＬＬ回路間の干渉を防止することができる。
【００１８】
また、第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の位相と第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数の位相との差がπ／６以上となるように、第１チャージポンプ及び第２チャージポンプのスイッチング周波数の位相を設定する。このような構成によれば、上記の対策を施したにもかかわらずノイズ干渉が生じている場合であっても、チャージポンプのスイッチング周波数の位相をずらすことでノイズ干渉を防止することができ、ＰＬＬ回路の誤動作を回避することができる。
【００１９】
また、第２ＰＬＬ回路に含まれる第２チャージポンプのスイッチング周波数が第１ＰＬＬ回路に含まれる第１チャージポンプのスイッチング周波数の１／（４ｎ＋１）となるように、第１チャージポンプ及び第２チャージポンプのスイッチング周波数を設定する。このような構成によれば、さらに上記の対策を施したにもかかわらずノイズ干渉が生じている場合であっても、チャージポンプのスイッチング周波数（すなわち周期）をずらすことでノイズ干渉を防止することができ、より確実にＰＬＬ回路の誤動作を回避することができる。
【図面の簡単な説明】
【００２０】
【図１】実施形態に係るＰＬＬ内蔵装置の構成を示すブロック図である。
【図２】図１に示す第１ＰＬＬ回路及び第２ＰＬＬ回路の構成を示すブロック図である。
【図３】電圧制御発振器の干渉時の周波数スペクトル特性の波形を示す図である。
【図４】電圧制御発振器の干渉対策を説明するための図である。
【図５】電圧制御発振器の干渉対策の検証結果を示す表である。
【図６】電圧制御発振器の干渉対策の検証結果を示すグラフである。
【図７】チャージポンプのノイズ干渉時の波形を示す図である。
【図８】位相の変更によるチャージポンプ干渉対策を説明するための図である。
【図９】位相の変更によるチャージポンプ干渉対策の検証結果を示す表である。
【図１０】位相の変更によるチャージポンプ干渉対策の検証結果を示すグラフである。
【図１１】周波数の変更によるチャージポンプ干渉対策を説明するための図である。
【図１２】周波数の変更によるチャージポンプ干渉対策の検証結果を示す表である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照して説明する。ただし、本発明はこれに限定されるものではない。また、図面においては、実施形態を説明するため、一部分を大きくまたは強調して記載するなど適宜縮尺を変更して表現することがある。
【００２２】
図１は、実施形態に係るＰＬＬ内蔵装置１の構成を示すブロック図である。また、図２は、図１に示す第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０の構成を示すブロック図である。図１に示すＰＬＬ内蔵装置１は、ＰＬＬ回路は、複数のＰＬＬ回路を備えた装置である。ＰＬＬ内蔵装置１の例として通信機器などがあげられる。このＰＬＬ内蔵装置１は、図１に示すように、第１ＰＬＬ回路１０、第２ＰＬＬ回路２０、及び制御部３０を備えている。なお、ＰＬＬ内蔵装置１は、２つのＰＬＬ回路１０，２０を備えた構成であるが、３つ以上のＰＬＬ回路を備えた構成でもよい。また、ＰＬＬ内蔵装置１は、例えば１枚のボード内に第１ＰＬＬ回路１０、第２ＰＬＬ回路２０、及び制御部３０を設けている。
【００２３】
第１ＰＬＬ回路１０は、入力信号の位相に同期した新たな信号を生成する回路である。この第１ＰＬＬ回路１０は、図２に示すように、リファレンスオスシレータ１１、分周器（Ｒカウンタ）１２、分周器（Ｎカウンタ）１３、位相比較器（ＰＤ；Phase Detector）１４、チャージポンプ（ＣＰ；Charge Pump）１５、ループフィルタ（ＬＰ；Loop Filter）１６、及び電圧制御発振器(ＶＣＯ；Voltage Controlled Oscillator)１７を有している。本実施形態において、チャージポンプ１５が第１チャージポンプであり、電圧制御発振器１７が第１ＶＣＯである。
【００２４】
リファレンスオスシレータ１１は、基準周波数ｆｒの信号を発生する発振器である。このリファレンスオスシレータ１１は、例えば精度の良い基準周波数ｆｒの信号を発生する外付けの水晶発振器で構成される。分周器１２は、リファレンスオスシレータ１１からの基準周波数ｆｒの信号を所定の分周比（１／Ｒ１）に分周し、その分周した基準周波数ｆｒ／Ｒ１の信号を位相比較器１４に出力する。分周器１２の分周比は、制御部３０からの制御信号によって設定される。分周器１３は、電圧制御発振器１７から出力される発振周波数ｆｃ１の信号を所定の分周比（１／Ｎ１）に分周し、その分周した発振周波数ｆｃ１／Ｎ１の信号を比較周波数の信号として位相比較器１４に出力する。分周器１３の分周比も、制御部３０からの制御信号によって設定される。
【００２５】
位相比較器１４は、分周器１２からの基準周波数ｆｒ／Ｒ１の信号と分周器１３からの比較周波数ｆｃ１／Ｎ１の信号との位相を比較し、その位相差のパルスをチャージポンプ１５に出力する。チャージポンプ１５は、複数のコンデンサの接続状態をスイッチを用いて切り替え、位相比較器１４からのパルスの電圧より高い電圧をループフィルタ１６に出力する。チャージポンプ１５のスイッチング周波数の位相及び周期は、制御部３０からの制御信号によって設定される。ループフィルタ１６は、チャージポンプ１５からのパルスの雑音成分を除去するとともに、パルスを直流電圧レベル化し、電圧制御発振器１７に出力する。ループフィルタ１６の時定数も、制御部３０からの制御信号によって設定される。
【００２６】
電圧制御発振器１７は、ループフィルタ１６からの直流電圧値に応じた周波数の信号を発振し、その発振周波数ｆｃ１の信号を分周器１８に出力するとともに、分周器１３（分周器１３を介して位相比較器１４）にフィードバックする。電圧制御発振器１７の発振周波数ｆｃ１は、分周器１２，１３の分周比のうちの少なくとも１つの設定を変更することにより変更される。分周器１８は、電圧制御発振器１７から出力される発振周波数ｆｃ１の信号を所定の分周比（１／Ｄ１）に分周し、その分周した発振周波数ｆｃ１／Ｄ１の信号を出力信号（クロック信号）として出力する。
【００２７】
第２ＰＬＬ回路２０も、入力信号の位相に同期した新たな信号を生成する回路である。この第２ＰＬＬ回路２０は、図２に示すように、リファレンスオスシレータ２１、乗算器（Multiplier）２２、分周器（Ｒカウンタ）２３、分周器（Ｎカウンタ）２４、位相比較器（ＰＤ）２５、チャージポンプ（ＣＰ）２６、ループフィルタ（ＬＰ）２７、電圧制御発振器(ＶＣＯ)２８、及びプリスケーラ２９を有している。本実施形態において、チャージポンプ２６が第２チャージポンプであり、電圧制御発振器２８が第２ＶＣＯである。
【００２８】
リファレンスオスシレータ２１は、基準周波数ｆｒの信号を発生する発振器である。このリファレンスオスシレータ２１も、リファレンスオスシレータ１１と同様、例えば精度の良い基準周波数ｆｒの信号を発生する外付けの水晶発振器で構成される。乗算器２２は、リファレンスオスシレータ２１からの基準周波数ｆｒの信号を整数倍ｍの周波数ｆｒ・ｍの信号に変換する。乗算器２２の整数倍は、制御部３０からの制御信号によって設定される。分周器２３は、乗算器２２からの基準周波数ｆｒ・ｍの信号を所定の分周比（１／Ｒ２）に分周し、その分周した基準周波数ｆｒ・ｍ／Ｒ２の信号を位相比較器２５に出力する。分周器２３の分周比は、制御部３０からの制御信号によって設定される。分周器２４は、プリスケーラ２９から出力される所定周波数ｆｃ２／Ｐの信号を所定の分周比（１／Ｎ２）に分周し、その分周した所定周波数ｆｃ２／Ｐ・Ｎ２の信号を比較周波数の信号として位相比較器２５に出力する。分周器２４の分周比も、制御部３０からの制御信号によって設定される。
【００２９】
位相比較器２５は、分周器２３からの基準周波数ｆｒ・ｍ／Ｒ２の信号と分周器２４からの比較周波数ｆｃ２／Ｐ・Ｎ２の信号との位相を比較し、その位相差のパルスをチャージポンプ２６に出力する。チャージポンプ２６は、複数のコンデンサの接続状態をスイッチを用いて切り替え、位相比較器２５からのパルスの電圧より高い電圧をループフィルタ２７に出力する。チャージポンプ２６のスイッチング周波数の位相及び周期は、制御部３０からの制御信号によって設定される。ループフィルタ２７は、チャージポンプ２６からのパルスの雑音成分を除去するとともに、パルスを直流電圧レベル化し、電圧制御発振器２８に出力する。ループフィルタ２７の時定数も、制御部３０からの制御信号によって設定される。
【００３０】
電圧制御発振器２８は、ループフィルタ２７からの直流電圧値に応じた周波数の信号を発振し、その発振周波数ｆｃ２の信号を分周器３０に出力するとともに、プリスケーラ２９（プリスケーラ２９及び分周器２４を介して位相比較器２５）にフィードバックする。電圧制御発振器２８の発振周波数ｆｃ２は、乗算器２２の整数倍、分周器２３，２４の分周比、プリスケーラ２９の分周比のうちの少なくとも１つの設定を変更することにより変更される。プリスケーラ２９は、電圧制御発振器２８からの発振周波数ｆｃ２の信号を所定の分周比（１／Ｐ）に分周し、その分周した所定周波数ｆｃ２／Ｐの信号を分周器２４に出力する。このプリスケーラ２９は、高い周波数のＰＬＬ回路を構成するような場合に、電圧制御発振器２８と分周器２４の間に挿入される。プリスケーラ２９の分周比も、制御部３０からの制御信号によって設定される。分周器３０は、電圧制御発振器２８から出力される発振周波数ｆｃ２の信号を所定の分周比（１／Ｄ２）に分周し、その分周した発振周波数ｆｃ２／Ｄ２の信号を出力信号（クロック信号）として出力する。
【００３１】
なお、図２に示す第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０の内部構成は一例であって、例えば、第１ＰＬＬ回路１０が乗算器やプリスケーラを有していてもよく、第２ＰＬＬ回路２０が乗算器２２やプリスケーラ２９を有していなくてもよい。
【００３２】
図１の説明に戻り、制御部３０は、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０に制御信号を出力することで、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０内における各部（分周器、チャージポンプ、ループフィルタ、電圧制御発振器等）の設定を行う処理部である。この制御部３０は例えばプロセッサなどで構成される。
【００３３】
制御部３０は、第１設定部３１、第２設定部３２、第３設定部３３、第４設定部３４、及び記憶部３５を有している。第１設定部３１は、電圧制御発振器１７（第１ＶＣＯ）及び電圧制御発振器２８（第２ＶＣＯ）の発振周波数を設定する処理部である。第２設定部３２は、チャージポンプ１５（第１チャージポンプ）及びチャージポンプ２６（第２チャージポンプ）のスイッチング周波数の位相を設定する処理部である。第３設定部３３は、チャージポンプ１５（第１チャージポンプ）及びチャージポンプ２６（第２チャージポンプ）のスイッチング周波数の周期を設定する処理部である。第４設定部３４は、ループフィルタ１６，２７の時定数を設定する処理部である。
【００３４】
記憶部３５は、各種データを記憶する。この記憶部３５にはレジスタ３５ａが設けられている。本実施形態では、ユーザが不図示の入力部から設定値をレジスタ３５ａに入力することに応じて、設定部３１〜３４が設定値に応じた制御信号を第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０に出力することで、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０内における各部の設定を行う。
【００３５】
次に、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０の誤動作について説明する。
【００３６】
ＰＬＬ回路１０，２０間のノイズ干渉によって、以下のようなＰＬＬ回路１０，２０の誤動作も生じる。すなわち、
１．ＰＬＬ回路１０，２０の出力信号のクロックの位相が合わなくなる。
２．ＰＬＬ回路１０，２０の出力信号にジッタやクロックスキューが発生する。
３．リファレンスオスシレータ１１，２１とＰＬＬ回路１０，２０の出力信号においてジッタが発生する。
４．チャージポンプ回路が安定動作しなくなりＰＬＬ回路１０，２０の出力信号のクロックが不安定となる。
５．デバイス温度、装置温度、デバイスのロットにより上記１〜４の誤動作が間欠的に発生する。
【００３７】
上記２の場合の具体例としては、第１ＰＬＬ回路１０の電圧制御発振器１７の発振周波数と第２ＰＬＬ回路２０の電圧制御発振器２８の発振周波数との間でノイズ干渉が発生すると、双方の電圧制御発振器１７，２８の発振周波数の信号にジッタ（信号波形の時間的な揺らぎ）が発生する。電圧制御発振器１７，２８の発振周波数にジッタが発生すると、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０の出力信号にもジッタが発生し、高周波出力（ＲＦ出力）にスプリアス（主として高調波から成る、交流信号に含まれる設計上意図されない周波数成分のこと）が発生する。この場合、機器（又はシステム）自体が機能しなくなる。
【００３８】
例えば、電圧制御発振器１７の発振周波数が２４５７．６ＭＨｚで、周期が約４０７ｐｓであるとする。また、分周器１８の分周比を１／４に設定することにより、第１ＰＬＬ回路１０の出力信号の周波数が６１４．４ＭＨｚで、周期が１．６２ｎｓあるものとする。また、電圧制御発振器２８の発振周波数も２４５７．６ＭＨｚで、周期が約４０７ｐｓであるとする。また、分周器３０の分周比を１／１に設定することにより、第２ＰＬＬ回路２０の出力信号の周波数が２４５７．６ＭＨｚで、周期が約４０７ｐｓであるものとする。この場合、電圧制御発振器１７の発振周波数の信号にジッタが発生し、第１ＰＬＬ回路１０の出力信号にもジッタが発生し、出力信号のクロックエッジが４０７ｐｓの範囲内でずれる。同様に、電圧制御発振器２８の発振周波数の信号にジッタが発生し、第２ＰＬＬ回路２０の出力信号にもジッタが発生し、出力信号のクロックエッジが４０７ｐｓの範囲内でずれる。
【００３９】
次に、電圧制御発振器１７，２８のノイズ干渉時の周波数スペクトル特性の波形について説明する。
【００４０】
図３は、電圧制御発振器１７，２８のノイズ干渉時の周波数スペクトル特性の波形を示す図である。なお、横軸は周波数を示し、縦軸は出力を示している。波形１０１は、一方の電圧制御発振器（電圧制御発振器１７又は２８）の発振周波数ｆｃ及び帯域幅ｆｗの波形である。波形１０２は、他方の電圧制御発振器からプリント基板を介して伝わる伝導ノイズや空間を介して伝わる放射ノイズの波形である。また、波形１０３，１０４は、他方の電圧制御発振器からプリント基板や空間において反射して減衰しながら伝わるノイズの波形である。図３に示すように、波形１０３，１０４は他の帯域に見える。図３に示すように、一方の電圧制御発振器の発振周波数の波形１０１と、ノイズに起因した波形１０２，１０３，１０４とが重複することにより、波形１０１が歪んでしまう。その結果、ＰＬＬ回路１０，２０の誤動作が生じてしまう。
【００４１】
次に、電圧制御発振器１７，２８の干渉対策について説明する。
【００４２】
図４は、電圧制御発振器１７，２８の干渉対策を説明するための図である。図２で説明したように、電圧制御発振器１７の発振周波数をｆｃ１、電圧制御発振器１７の発振周波数の帯域幅をｆｗ１、電圧制御発振器２８の発振周波数をｆｃ２、電圧制御発振器２８の発振周波数の帯域幅をｆｗ２とする。この場合、第１設定部３１は、｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、電圧制御発振器１７の発振周波数及び電圧制御発振器２８の発振周波数の少なくとも一方を設定する。
【００４３】
ここで、｜ｆｃ１−ｆｃ２｜は、電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔である。（ｆｗ１＋ｆｗ２）／２は、電圧制御発振器１７の発振周波数の半分の帯域幅ｆｗ１と電圧制御発振器２８の発振周波数の半分の帯域幅ｆｗ２を足し合わせた幅である。αは、電圧制御発振器１７の発振周波数の波形の端と電圧制御発振器２８の発振周波数の波形の端の間隔である。αの値が０Ｈｚの場合でも、電圧制御発振器１７の発振周波数の波形と電圧制御発振器２８の発振周波数の波形は重なり合わない。しかし、デバイスやボードの個体差を考慮したマージンを含む間隔だけ、電圧制御発振器１７，２８の発振周波数の波形の間隔を空けている。
【００４４】
図５は、電圧制御発振器１７，２８の干渉対策の検証結果を示す表である。図５において、第１設定部３１は、電圧制御発振器１７の発振周波数（図５のＶＣＯ１周波数）を２４５７．６ＭＨｚ（周期４０６．９０１ｐｓ）に設定（ロック）する。このとき、分周器１８の分周比は、予め規定された第１ＰＬＬ回路１０の出力信号の周波数に応じた値に設定される。また、第１設定部３１は、乗算器２２、分周器２３，２４、プリスケーラ２９の設定値の少なくとも１つを設定することにより、電圧制御発振器２８の発振周波数（図５のＶＣＯ２周波数）を２４５７．６ＭＨｚ（周期４０６．９０１ｐｓ）から２０ＭＨｚずつ遷移させる。このとき、分周器３０の分周比は、予め規定された第２ＰＬＬ回路２０の出力信号の周波数に応じた値に設定される。
【００４５】
電圧制御発振器２８の発振周波数を２４５７．６ＭＨｚから２０ＭＨｚずつ遷移させると、電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔（図５のＶＣＯ周波数間隔；すなわち｜ｆｃ１−ｆｃ２｜）も２０ＭＨｚずつ増えていく。スプリアス発生率（％）は、起動回数／スプリアス発生回数により算出される。図５に示すように、電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔が開いていくごとに、スプリアス発生率（％）が徐々に低下していく。そして、電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔が４００ＭＨｚになったときにスプリアス発生率が０（％）となっている。すなわち、スプリアスが消えている。ただし、本実施形態では、デバイスやボードの個体差を考慮して、電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔にマージン（ここでは１００ＭＨｚ）を加えた５００ＭＨｚとしている。このとき、αは、５００ＭＨｚ−（ｆｗ１＋ｆｗ２）／２となる。
【００４６】
図６は、電圧制御発振器１７，２８の干渉対策の検証結果を示すグラフである。図６は、図５の検証結果を示す表をグラフ化したものである。図６において、横軸は電圧制御発振器２８の発振周波数（図６のＶＣＯ周波数）を示し、縦軸はスプリアス発生率（％）を示している。電圧制御発振器２８の発振周波数が２０５７．６ＭＨｚ（つまり電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔が４００ＭＨｚ）になったときにスプリアス発生率が０（％）となっている。
【００４７】
次に、チャージポンプ１５，２６のノイズ干渉時について説明する。
【００４８】
図７は、チャージポンプ１５，２６のノイズ干渉時の波形を示す図である。図７において、横軸は時間を示し、縦軸はチャージポンプ（例えば第１ＰＬＬ回路１０のチャージポンプ１５）の電圧を示している。図３で説明したスプリアス発生時において、電圧制御発振器１７，２８のノイズ干渉だけでなく、チャージポンプ１５，２６のスイッチング周波数の位相と周期（周波数）も同一であるため、一方のＰＬＬ回路のチャージポンプ（例えば第２ＰＬＬ回路２０のチャージポンプ２６）から他方のＰＬＬ回路のチャージポンプ（例えば第１ＰＬＬ回路１０のチャージポンプ１５）へプリント基板や空間を介してノイズ（伝導ノイズ、放射ノイズ）が伝わり、ＰＬＬ回路１０，２０間でノイズ干渉が生じる。この場合、図７に示すように、チャージポンプの電圧が重畳され、通常時の電圧ｖ１よりも高い電圧（ｖ１＋ｖ２）がＰＬＬ回路内の電圧制御発振器に加わり、電圧制御発振器の発振周波数の信号のジッタが発生する。なお、図７において、ｔ１はチャージポンプのスイッチング周波数の周期である。また、図７には示していないが、チャージポンプのスイッチング周波数の周期がｔ１であるときのスイッチング周波数はｆ１（＝１／ｔ１）である。
【００４９】
次に、位相の変更によるチャージポンプ１５，２６の干渉対策について説明する。
【００５０】
図８は、位相の変更によるチャージポンプ１５，２６の干渉対策を説明するための図である。上記図７で説明したチャージポンプ１５，２６の干渉を防止するために、第２設定部３２は、図８に示すように、一方のチャージポンプ（例えば第２ＰＬＬ回路２０のチャージポンプ２６）のスイッチング周波数の位相をπ／６「ｒａｄ」（すなわち３０°）以上ずらすように設定する。これにより、チャージポンプのピーク電圧がずれ、チャージポンプの電圧の重畳が回避され、その結果、スプリアスが減少する。なお、図８において、太線は、第１ＰＬＬ回路１０に含まれるチャージポンプ１５のスイッチング周波数の波形を示し、細線は、第２ＰＬＬ回路２０に含まれるチャージポンプ２６のスイッチング周波数の波形を示している。また、チャージポンプ２６のスイッチング周波数の位相は、π／６［ｒａｄ］ずつ遷移させている。
【００５１】
図９は、位相の変更によるチャージポンプ１５，２６の干渉対策の検証結果を示す表である。図９において、第２設定部３２は、チャージポンプ１５のスイッチング周波数の位相（図９のＣＰ１位相）を０［ｒａｄ］に設定（ロック）する。また、第２設定部３２は、チャージポンプ２６のスイッチング周波数の位相（図９のＣＰ２位相）を０［ｒａｄ］からπ／１２［ｒａｄ］（すなわち１５°）ずつ遷移させる。なお、図９のＣＰ位相は、チャージポンプ１５のスイッチング周波数の位相とチャージポンプ２６のスイッチング周波数の位相との差を表している。
【００５２】
チャージポンプ２６のスイッチング周波数を０［ｒａｄ］からπ／１２［ｒａｄ］ずつ遷移させると、スプリアス発生率（％）が低下していき、チャージポンプ２６のスイッチング周波数の位相がπ／６［ｒａｄ］（すなわち３０°）になったときにスプリアス発生率が０％となる（すなわち、スプリアス発生回数が０となる）。
【００５３】
図１０は、位相の変更によるチャージポンプ１５，２６の干渉対策の検証結果を示すグラフである。図１０は、図９の検証結果を示す表をグラフ化したものである。図１０において、横軸はチャージポンプ２６のスイッチング周波数（図１０のＣＰ位相）を示し、縦軸はスプリアス発生率（％）を示している。チャージポンプ２６のスイッチング周波数が３０°になったときにスプリアス発生率が０（％）となっている。
【００５４】
図１１は、周波数の変更によるチャージポンプ１５，２６の干渉対策を説明するための図である。上記図７で説明したチャージポンプ１５，２６の干渉を防止するために、第３設定部３３は、図１１に示すように、一方のチャージポンプ（例えば第２ＰＬＬ回路２０のチャージポンプ２６）のスイッチング周波数ｆ２（このときのスイッチング周波数の周期はｔ２である。）を他方のチャージポンプ（例えば第１ＰＬＬ回路１０のチャージポンプ１５）のスイッチング周波数ｆ１（このときのスイッチング周波数の周期はｔ１である。）の１／（４ｎ＋１）となるように、チャージポンプ２６のスイッチング周波数を設定する。すなわち、第３設定部３３は、ｆ２＝ｆ１／（４ｎ＋１）の関係を満たすように、第１ＰＬＬ回路１０のチャージポンプ１５のスイッチング周波数と第２ＰＬＬ回路２０のチャージポンプ２６のスイッチング周波数を設定する。なお、ｎは素数（ｎ＝２，３，５，・・・）である。このようにチャージポンプ１５のスイッチング周波数とチャージポンプ２６のスイッチング周波数とをずらすことで、チャージポンプの電圧の重畳が回避され、その結果、スプリアスが減少する。なお、図１１において、太線は、第１ＰＬＬ回路１０に含まれるチャージポンプ１５のスイッチング周波数の波形を示し、細線は、第２ＰＬＬ回路２０に含まれるチャージポンプ２６のスイッチング周波数の波形を示している。
【００５５】
図１２は、周波数の変更によるチャージポンプ１５，２６の干渉対策の検証結果を示す表である。図１２において、第３設定部３３は、チャージポンプ１５のスイッチング周波数ｆ１（図１２のＣＰ１周波数；なお、周期ｔ１は１／スイッチング周波数ｆ１である。）を１５０［ｋＨｚ］に設定（ロック）する。また、第３設定部３３は、チャージポンプ２６のスイッチング周波数ｆ２（図１２のＣＰ２周波数）を１５０［ｋＨｚ］から徐々に低下するように（つまりｆ１／（４ｎ＋１）のｎの値を０，２，３，５，７，１１，１３，１７，１９，２３）遷移させる。チャージポンプ２６のスイッチング周波数ｆ２が１６０［ｋＨｚ］になったときにスプリアス発生率が０％となる（すなわち、スプリアス発生回数が０となる）。
【００５６】
本実施形態では、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０のノイズ干渉を防止する対策として、（１）電圧制御発振器１７，２８の発振周波数の間隔を空けること（図４参照）、（２）チャージポンプ１５，２６のスイッチング周波数の位相をずらすこと（図８参照）、（３）チャージポンプ１５，２６のスイッチング周波数（すなわち周期）をずらすこと（図１１参照）を説明した。この場合、（１）の対策でノイズ干渉が防止されれば（１）の対策だけを実行し、（１）の対策でノイズ干渉が防止されない場合は（２）の対策を実行し、（２）の対策でノイズ干渉が防止されない場合は（３）の対策を実行する。すなわち、（１）（２）（３）の優先順に対策を実行し、ノイズ干渉を防止する。なお、優先順は（１）（２）（３）に限られず、異なる順であってもよい。
【００５７】
以上に説明したように、本実施形態では、第１ＰＬＬ回路１０と第２ＰＬＬ回路２０を含む少なくとも２つのＰＬＬ回路を備え、それらＰＬＬ回路１０，２０の設定を変更することによりＰＬＬ回路の干渉を防止するＰＬＬ内蔵装置１であって、第１ＰＬＬ回路１０に含まれる第１ＶＣＯ１７の周波数ｆｃ１、第２ＰＬＬ回路２０に含まれる第２ＶＣＯ２８の周波数ｆｃ２、第１ＶＣＯ１７の周波数の帯域幅ｆｗ１、及び第２ＶＣＯ２８の周波数の帯域幅ｆｗ２が｛｜ｆｃ１−ｆｃ２｜−（ｆｗ１＋ｆｗ２）／２≧α｝の関係を満たすように、第１ＶＣＯ１７及び第２ＶＣＯ２８の周波数を設定する第１設定部３１を備える。このような構成によれば、第１設定部３１が上記の式を満たすように第１ＶＣＯ１７及び第２ＶＣＯ２８の周波数を設定するので、ＰＬＬ回路１０，２０の出力信号の周波数を変更することなく、ＰＬＬ回路１０，２０間の干渉を防止することができる。また、電圧制御発振器１７の発振周波数と電圧制御発振器２８の発振周波数の間隔をαだけ空けているので、デバイス等の個体差に関係なくＰＬＬ回路１０，２０間の干渉を防止することができる。その結果、確実に複数のＰＬＬ回路１０，２０（及び複数のＰＬＬ回路１０，２０を含むＰＬＬ内蔵装置１）の誤動作を防止することができる。
【００５８】
また、本実施形態では、αは、スプリアスの発生率が０となるときの｜ｆｃ１−ｆｃ２｜の値にマージンを加えた値であるので、デバイス温度、装置温度、デバイスのロットなどに関らずＰＬＬ回路１０，２０間の干渉を防止することができる。
【００５９】
また、本実施形態では、第１ＰＬＬ回路１０に含まれる第１チャージポンプ１５のスイッチング周波数の位相と第２ＰＬＬ回路２０に含まれる第２チャージポンプ２６のスイッチング周波数の位相との差がπ／６［ｒａｄ］以上となるように、第１チャージポンプ１５及び第２チャージポンプ２６のスイッチング周波数の位相を設定する第２設定部３２を備える。このような構成によれば、上記の対策を施したにもかかわらずノイズ干渉が生じている場合であっても、チャージポンプのスイッチング周波数の位相をずらすことでノイズ干渉を防止することができ、ＰＬＬ回路１０，２０の誤動作を回避することができる。  
【００６０】
また、本実施形態では、第２ＰＬＬ回路２０に含まれる第２チャージポンプ２６のスイッチング周波数（すなわち周期）が第１ＰＬＬ回路１０に含まれる第１チャージポンプ１５のスイッチング周波数（すなわち周期）の１／（４ｎ＋１）となるように、第１チャージポンプ１５及び第２チャージポンプ２６のスイッチング周波数を設定する第３設定部３３を備える。このような構成によれば、さらに上記の対策を施したにもかかわらずノイズ干渉が生じている場合であっても、チャージポンプのスイッチング周波数（すなわち周期）をずらすことでノイズ干渉を防止することができ、より確実にＰＬＬ回路１０，２０の誤動作を回避することができる。
【００６１】
以上、本発明の実施形態を説明したが、本発明の技術的範囲は、上記の実施形態に記載の範囲には限定されない。本発明の趣旨を逸脱しない範囲で、上記の実施形態に、多様な変更または改良を加えることが可能である。また、上記の実施形態で説明した要件の１つ以上は、省略されることがある。そのような変更または改良、省略した形態も本発明の技術的範囲に含まれる。また、上記した実施形態や変形例の構成を適宜組み合わせて適用することも可能である。
【００６２】
上記した実施形態において、第２ＰＬＬ回路２０に含まれる電圧制御発振器２８の発振周波数を変化させることにより、電圧制御発振器１７，２８の発振周波数の間隔を設けていたが（図４〜図６参照）、このような構成に限らず、第１ＰＬＬ回路１０に含まれる電圧制御発振器１７の発振周波数を変化させることにより、電圧制御発振器１７，２８の発振周波数の間隔を設けてもよい。また、電圧制御発振器１７，２８の発振周波数のいずれも変化させることにより、電圧制御発振器１７，２８の発振周波数の間隔を設けてもよい。
【００６３】
また、第２ＰＬＬ回路２０に含まれるチャージポンプ２６のスイッチング周波数の位相を変化させることにより、チャージポンプ１５，２６のスイッチング周波数の位相をずらしていたが（図８〜図１０参照）、このような構成に限らず、第１ＰＬＬ回路１０に含まれるチャージポンプ１５のスイッチング周波数の位相を変化させることにより、チャージポンプ１５，２６のスイッチング周波数の位相をずらしてもよい。また、チャージポンプ１５，２６のスイッチング周波数の位相のいずれも変化させることにより、チャージポンプ１５，２６のスイッチング周波数の位相をずらしてもよい。
【００６４】
また、第２ＰＬＬ回路２０に含まれるチャージポンプ２６のスイッチング周波数（すなわち周期）を変化させることにより、チャージポンプ１５，２６のスイッチング周波数（すなわち周期）をずらしていたが（図１１〜図１２参照）、このような構成に限らず、第１ＰＬＬ回路１０に含まれるチャージポンプ１５のスイッチング周波数を変化させることにより、チャージポンプ１５，２６のスイッチング周波数をずらしてもよい。また、チャージポンプ１５，２６のスイッチング周波数ののいずれも変化させることにより、チャージポンプ１５，２６のスイッチング周波数をずらしてもよい。
【００６５】
上記した実施形態では、ＰＬＬ内蔵装置１の中には２つのＰＬＬ回路１０，２０を含む構成であったが、３つ以上のＰＬＬ回路を含む構成でもよい。この場合も同様に、上述した条件式（電圧制御発振器の発振周波数に関する条件式、チャージポンプのスイッチング周波数の位相に関する条件式、チャージポンプのスイッチング周波数に関する条件式）を満たすように、それらのＰＬＬ回路に含まれる電圧制御発振器の発振周波数の間隔をあけ、チャージポンプのスイッチング周波数の位相をずらし、チャージポンプのスイッチング周波数をずらす。
【００６６】
また、上記した実施形態では、上記した第１設定部３１、第２設定部３２及び第３設定部３３により実行されるノイズ干渉対策に加え、第１設定部３１は、乗算器２２の整数倍やプリスケーラ２９の分周比を変更することで、ＰＬＬ回路１０，２０間の位相比較器１４，２５の設定を変更し、比較周波数の干渉を回避するようにしてもよい。また、第４設定部３４は、ループフィルタ１６，２７の定数を変更することで、チャージポンプ１５，２６に重畳しプリント基板へ透過する周波数を抑制するようにしてもよい。また、ボード内で他ＰＬＬ回路の電圧制御発振器の発振周波数や自ＰＬＬ回路の電圧制御発振器の発振周波数を減衰させるインダクタやキャパシタを選択してもよい。また、各電源（図示せず）に電圧制御発振器と各クロック信号（出力信号）の周波数に対応したインダクタとキャパシタを実装してもよい。
【符号の説明】
【００６７】
１      ＰＬＬ内蔵装置
１０    第１ＰＬＬ回路
１５    チャージポンプ（第１チャージポンプ）
１７    電圧制御発振器（第１ＶＣＯ）
２０    第２ＰＬＬ回路
２６    チャージポンプ（第２チャージポンプ）
２８    電圧制御発振器（第２ＶＣＯ）
３０    制御部
３１    第１設定部
３２    第２設定部
３３    第３設定部
【図１】
2017228891.tif 000003
【図２】
2017228891.tif 000004
【図３】
2017228891.tif 000005
【図４】
2017228891.tif 000006
【図５】
2017228891.tif 000007
【図６】
2017228891.tif 000008
【図７】
2017228891.tif 000009
【図８】
2017228891.tif 000010
【図９】
2017228891.tif 000011
【図１０】
2017228891.tif 000012
【図１１】
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【図１２】
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