(57)【要約】【課題】設計自由度が高い半導体装置を提供する。【解決手段】作製工程数が大幅に増加することなく、第１のトランジスタと、第１のトランジスタと電気特性が異なる第２のトランジスタと、を同一層上に設ける。例えば、第１のトランジスタのチャネルが形成される半導体層と、第２のトランジスタのチャネルが形成される半導体層に、それぞれ電子親和力が異なる半導体材料を用いる。すると、第１のトランジスタのしきい値電圧と第２のトランジスタのしきい値電圧を異ならせることができる。ゲート電極の形成をダマシンプロセスで行なうことにより、トランジスタの微細化、高密度化を実現する。また、集積度の高い半導体装置を提供する。【選択図】図１５
2017147445.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、を有する半導体装置であって、
前記第１のトランジスタは、第１乃至第４の電極と、第１乃至第３の半導体層と、第１および第２の層と、第２の絶縁層と、を有し、
前記第２のトランジスタは、第５乃至第８の電極と、第４乃至第８の半導体層と、第３および第４の層と、第３の絶縁層と、を有し、
前記第１の絶縁層は前記第１の電極に重なる領域を有し、
前記第１の半導体層は前記第１の絶縁層に重なる領域を有し、
前記第２の半導体層は前記第１の半導体層に重なる領域を有し、
前記第２の半導体層は、前記第２の電極が重なる領域と、前記第３の電極が重なる領域と、を有し、
前記第１の層は前記第２の電極に重なる領域を有し、
前記第２の層は前記第３の電極に重なる領域を有し、
前記第３の半導体層は前記第２の半導体層に重なる領域を有し、
前記第２の絶縁層は前記第３の半導体層に重なる領域を有し、
前記第４の電極は前記第２の絶縁層に重なる領域を有し、
前記第４の電極の側面と前記第３の半導体層は、前記第２の絶縁層を介して互いに重なる領域を有し、
前記第１の電極と前記第４の電極は、前記第２の半導体層を介して互いに重なる領域を有し、
前記第１の絶縁層は前記第５の電極に重なる領域を有し、
前記第４の半導体層は前記第１の絶縁層に重なる領域を有し、
前記第６の半導体層は前記第４の半導体層に重なる領域を有し、
前記第６の電極は前記第６の半導体層に重なる領域を有し、
前記第３の層は前記第６の電極に重なる領域を有し、
前記第５の半導体層は前記第１の絶縁層に重なる領域を有し、
前記第７の半導体層は前記第５の半導体層に重なる領域を有し、
前記第７の電極は前記第７の半導体層に重なる領域を有し、
前記第４の層は前記第７の電極に重なる領域を有し、
前記第８の半導体層は、前記第６の半導体層に重なる領域と、前記第７の半導体層に重なる領域と、を有し、
前記第３の絶縁層は前記第８の半導体層に重なる領域を有し、
前記第８の電極は前記第３の絶縁層に重なる領域を有し、
前記第８の電極の側面と前記第８の半導体層は、前記第３の絶縁層を介して互いに重なる領域を有し、
前記第５の電極と前記第８の電極は、前記第８の半導体層を介して互いに重なる領域を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１乃至第８の半導体層は、酸化物半導体を含むことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、第１乃至第４の層は、酸化物半導体を含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の電極または前記第４の電極の少なくとも一方は、ゲート電極として機能できることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第５の電極または前記第８の電極の少なくとも一方は、ゲート電極として機能できることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第２の半導体層にチャネルが形成されることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第８の半導体層にチャネルが形成されることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第５の電極と前記第８の電極を同電位とした時の前記第２のトランジスタのしきい値電圧は、
前記第１の電極と前記第４の電極を同電位とした時の前記第１のトランジスタのしきい値電圧よりも大きいことを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載の半導体装置と、
アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、
を有する電子機器。
【請求項１０】
請求項１乃至請求項８のいずれか一項に記載の半導体装置を複数有し、
分離領域を有する半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
【背景技術】
【０００４】
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００６】
また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献３及び特許文献４参照）。
【０００７】
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１２４３６０号公報
【特許文献４】特開２０１１−１３８９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
【００１０】
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
１つの半導体装置に異なる電気特性を有するトランジスタを設けることで、回路設計の自由度を高めることができる。その一方で、１つの半導体装置に異なる電気特性を有するトランジスタを設ける場合は、それぞれのトランジスタを別々に作製する必要があるため、当該半導体装置の作製工程数が大幅に増加する。作製工程数の大幅な増加は、歩留まりの低下を誘発し易く、半導体装置の生産性を著しく低下させる場合がある。本発明の一態様によれば、作製工程数が大幅に増加することなく、１つの半導体装置に異なる電気特性を有するトランジスタを設けることができる。
【００１３】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、を有する半導体装置であって、第１のトランジスタは、第１乃至第４の電極と、第１乃至第３の半導体層と、第１および第２の層と、第２の絶縁層と、を有し、第２のトランジスタは、第５乃至第８の電極と、第４乃至第８の半導体層と、第３および第４の層と、第３の絶縁層と、を有し、第１の絶縁層は第１の電極に重なる領域を有し、第１の半導体層は第１の絶縁層に重なる領域を有し、第２の半導体層は第１の半導体層に重なる領域を有し、第２の半導体層は、第２の電極が重なる領域と、第３の電極が重なる領域と、を有し、第１の層は第２の電極に重なる領域を有し、第２の層は第３の電極に重なる領域を有し、第３の半導体層は第２の半導体層に重なる領域を有し、第２の絶縁層は第３の半導体層に重なる領域を有し、第４の電極は第２の絶縁層に重なる領域を有し、第４の電極の側面と第３の半導体層は、第２の絶縁層を介して互いに重なる領域を有し、第１の電極と第４の電極は、第２の半導体層を介して互いに重なる領域を有し、第１の絶縁層は第５の電極に重なる領域を有し、第４の半導体層は第１の絶縁層に重なる領域を有し、第６の半導体層は第４の半導体層に重なる領域を有し、第６の電極は第６の半導体層に重なる領域を有し、第３の層は第６の電極に重なる領域を有し、第５の半導体層は第１の絶縁層に重なる領域を有し、第７の半導体層は第５の半導体層に重なる領域を有し、第７の電極は第７の半導体層に重なる領域を有し、第４の層は第７の電極に重なる領域を有し、第８の半導体層は、第６の半導体層に重なる領域と、第７の半導体層に重なる領域と、を有し、第３の絶縁層は第８の半導体層に重なる領域を有し、第８の電極は第３の絶縁層に重なる領域を有し、第８の電極の側面と第８の半導体層は、第３の絶縁層を介して互いに重なる領域を有し、第５の電極と第８の電極は、第８の半導体層を介して互いに重なる領域を有する半導体装置である。
【００１４】
第１乃至第８の半導体層は、酸化物半導体を含むことが好ましい。第１乃至第４の層は、酸化物半導体を含むことが好ましい。第１の電極または第４の電極の少なくとも一方は、ゲート電極として機能できる。第５の電極または第８の電極の少なくとも一方は、ゲート電極として機能できる。
【００１５】
第２の半導体層は、チャネルが形成される半導体層として機能できる。第８の半導体層は、チャネルが形成される半導体層として機能できる。
【００１６】
また、第５の電極と第８の電極を同電位とした時の第２のトランジスタのしきい値電圧は、第１の電極と第４の電極を同電位とした時の第１のトランジスタのしきい値電圧よりも大きいことが好ましい。
【発明の効果】
【００１７】
本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。本発明の一態様により、生産性の高い半導体装置を提供できる。
【００１８】
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供できる。本発明の一態様により、情報の書き込み速度が速い半導体装置を提供できる。本発明の一態様により、設計自由度が高い半導体装置を提供できる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供できる。本発明の一態様により、新規な半導体装置を提供できる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様に係る半導体装置の断面図および該半導体装置の電気特性を示す図。
【図２】本発明の一態様に係るトランジスタを示す図。
【図３】本発明の一態様に係るトランジスタを示す図。
【図４】本発明の一態様に係るトランジスタのエネルギーバンド構造を示す図。
【図５】本発明の一態様に係るトランジスタのエネルギーバンド構造を示す図。
【図６】本発明の一態様に係るトランジスタの作製方法を示す図。
【図７】本発明の一態様に係るトランジスタの作製方法を示す図。
【図８】本発明の一態様に係るトランジスタの作製方法を示す図。
【図９】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１０】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１１】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１２】本発明の一態様に係る半導体装置を示す図。
【図１３】本発明の一態様に係る半導体装置を示す図。
【図１４】本発明の一態様に係る半導体装置を示す図。
【図１５】本発明の一態様に係る半導体装置の断面図および該半導体装置の電気特性を示す図。
【図１６】本発明の一態様に係るトランジスタを示す図。
【図１７】本発明の一態様に係るトランジスタを示す図。
【図１８】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１９】本発明の一態様に係る半導体装置を示す図。
【図２０】本発明の一態様に係る半導体装置を示す図。
【図２１】本発明の一態様に係る半導体装置を示す図。
【図２２】本発明の一態様に係る半導体装置を示す図。
【図２３】本発明の一態様に係る半導体装置を示す図。
【図２４】本発明の一態様に係る半導体装置を示す図。
【図２５】本発明の一態様に係る半導体装置を示す図。
【図２６】本発明の一態様に係る半導体装置の回路図。
【図２７】本発明の一態様に係る半導体装置の回路図。
【図２８】本発明の一態様に係る記憶装置の回路図。
【図２９】本発明の一態様に係る記憶装置を示す図。
【図３０】ＣＰＵの構成例を示すブロック図。
【図３１】本発明の一態様に係るＲＦタグのブロック図。
【図３２】本発明の一態様に係るＲＦタグの使用例を説明する図。
【図３３】撮像装置の構成例を説明する図。
【図３４】周辺回路の構成例を説明する図。
【図３５】撮像装置の構成例を説明する図。
【図３６】撮像装置の一例を示す回路図。
【図３７】撮像装置の構成例を示す図。
【図３８】撮像装置の構成例を示す図。
【図３９】本発明の一態様に係る半導体ウエハの上面図。
【図４０】電子部品の作製工程例を説明するフローチャートおよび斜視模式図。
【図４１】表示装置の一例を説明する図。
【図４２】表示装置の一例を説明する図。
【図４３】駆動回路の構成例を説明する図。
【図４４】表示装置の一例を説明する図。
【図４５】表示装置の一例を説明する図。
【図４６】表示モジュールの一例を説明する図。
【図４７】本発明の一態様に係る電子機器を説明する図。
【図４８】本発明の一態様に係る電子機器を説明する図。
【図４９】本発明に係る酸化物の原子数比の範囲を説明する図。
【図５０】ＩｎＭＺｎＯ４の結晶を説明する図。
【図５１】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図５２】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図５３】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図５４】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図５５】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図５６】チャネルが形成される半導体層に酸化物半導体を用いるトランジスタにおけるエネルギーバンドを説明する図。
【図５７】成膜装置の一例を説明する図。
【図５８】成膜装置の一例を説明する図。
【図５９】成膜装置の一例を説明する図。
【図６０】実施例を説明する図。
【図６１】実施例を説明する図。
【図６２】実施例を説明する図。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
【００２２】
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
【００２３】
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
【００２４】
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
【００２５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２６】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【００２７】
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
【００２８】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２９】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【００３０】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３１】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３２】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体層の側面を覆うトランジスタでは、半導体層の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
【００３３】
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３４】
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
【００３５】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３６】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３７】
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３９】
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【００４０】
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程（除去工程）を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
【００４１】
また、本明細書等において、高電源電位ＶＤＤ（「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（「ＧＮＤ」または「ＧＮＤ電位」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【００４２】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４３】
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
【００４４】
（実施の形態１）
異なる電気特性を有するトランジスタを同一層上に設けることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを同一層上に設けることで、半導体装置の集積度を高めることができる。本実施の形態では、作製工程数の増加を抑制しながら、異なる電気特性を有するトランジスタを同一層上に設ける実施形態の一例を説明する。
【００４５】
＜半導体装置１０００の構成例＞
図１（Ａ）は、半導体装置１０００を示す断面図である。半導体装置１０００はトランジスタ１００およびトランジスタ２００を有する。トランジスタ１００およびトランジスタ２００は、異なる構成を有する。また、図１（Ａ）では、基板１０１上に設けたトランジスタ１００およびトランジスタ２００の断面を示している。なお、図１（Ａ）は、図２（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、図３（Ａ）にＬ３−Ｌ４の一点鎖線で示す部位の断面図に相当する。
【００４６】
図２（Ａ）は、トランジスタ１００の平面図である。また、図２（Ｂ）は、図２（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図２（Ｂ）において、Ｌ１−Ｌ２はトランジスタ１００のチャネル長方向の断面図であり、Ｗ１−Ｗ２はトランジスタ１００のチャネル幅方向の断面図である。また、図２（Ｃ）は、図２（Ｂ）に示す部位１３１の拡大図である。図２（Ｄ）は、図２（Ｂ）に示す部位１３２の拡大図である。
【００４７】
図３（Ａ）は、トランジスタ２００の平面図である。また、図３（Ｂ）は、図３（Ａ）にＬ３−Ｌ４の一点鎖線で示す部位と、Ｗ３−Ｗ４の一点鎖線で示す部位の断面図である。図３（Ｂ）において、Ｌ３−Ｌ４はトランジスタ２００のチャネル長方向の断面図であり、Ｗ３−Ｗ４はトランジスタ２００のチャネル幅方向の断面図である。また、図３（Ｃ）は、図３（Ｂ）に示す部位１３３の拡大図である。
【００４８】
図１（Ｂ）および（Ｃ）に、トランジスタの電気特性の一つであるＶｇ−Ｉｄカーブを示す。図１（Ｂ）および（Ｃ）に示すＶｇ−Ｉｄカーブは、横軸が、ソースを基準とした時の、ゲートとソースの電位差（Ｖｇ）を示している。また、縦軸はトランジスタのドレインに流れる電流（Ｉｄ）を対数で示している。
【００４９】
トランジスタ１００およびトランジスタ２００は、バックゲートを有するトランジスタである。図１（Ｂ）は、バックゲートの電位をソースまたはゲートと同電位としたときのトランジスタ１００のＶｇ−Ｉｄカーブを示し、図１（Ｃ）は、バックゲートの電位をソースまたはゲートと同電位としたときのトランジスタ２００のＶｇ−Ｉｄカーブを示している。図１（Ｂ）および（Ｃ）に示すとおり、トランジスタ１００とトランジスタ２００は異なるトランジスタ特性を有する。トランジスタ２００のＶｇ−Ｉｄカーブは、トランジスタ１００のＶｇ−Ｉｄカーブよりもプラスの方向にシフトしている。すなわち、トランジスタ２００は、トランジスタ１００よりもＶｔｈが大きいトランジスタである。
【００５０】
トランジスタ１００とトランジスタ２００について図面を用いて説明する。
【００５１】
〔トランジスタ１００〕
トランジスタ１００はトップゲート型のトランジスタの一種である。トランジスタ１００は、電極１０５＿１、絶縁層１０６、絶縁層１０７、絶縁層１０８、半導体層１０９＿１ａ、半導体層１０９＿１ｂ、半導体層１０９＿１ｃ、電極１１０＿１ａ、電極１１０＿１ｂ、層１２８＿１ａ、層１２８＿１ｂ、層１２９＿１ａ、層１２９＿１ｂ、絶縁層１１１＿１、および電極１１２＿１を有する（図２（Ａ）乃至図２（Ｃ）参照。）。
【００５２】
図２（Ａ）乃至図２（Ｃ）に示すトランジスタ１００は、基板１０１上に、絶縁層１０２および絶縁層１０３を介して設けられている。具体的には、絶縁層１０３上に絶縁層１０４を有し、絶縁層１０４の一部を除去して電極１０５＿１が埋め込まれている。また、電極１０５＿１および絶縁層１０４上に絶縁層１０６を有し、絶縁層１０６上に絶縁層１０７を有し、絶縁層１０７上に絶縁層１０８を有する。また、絶縁層１０８は凸部を有し、当該凸部上に半導体層１０９＿１ａを有し、半導体層１０９＿１ａ上に半導体層１０９＿１ｂを有する。
【００５３】
また、半導体層１０９＿１ｂ上に電極１１０＿１ａ、および電極１１０＿１ｂが設けられている。電極１１０＿１ａまたは電極１１０＿１ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層１０９＿１ｂの電極１１０＿１ａと重なる領域が、トランジスタ１００のソース領域またはドレイン領域の一方として機能できる。半導体層１０９＿１ｂの電極１１０＿１ｂと重なる領域が、トランジスタ１００のソース領域またはドレイン領域の他方として機能できる。よって、平面図で見て、半導体層１０９＿１ｂの、電極１１０＿１ａと電極１１０＿１ｂに挟まれた領域１２１ａが、チャネル形成領域として機能できる。
【００５４】
また、電極１１０＿１ａ上に層１２８＿１ａが設けられ、層１２８＿１ａ上に層１２９＿１ａが設けられている。電極１１０＿１ａの側面の一部、層１２８＿１ａの側面の一部、半導体層１０９＿１ｂの側面の一部、および半導体層１０９＿１ａの側面の一部は、層１２９＿１ａに覆われている。
【００５５】
また、電極１１０＿１ｂ上に層１２８＿１ｂが設けられ、層１２８＿１ｂ上に層１２９＿１ｂが設けられている。電極１１０＿１ｂの側面の一部、層１２８＿１ｂの側面の一部、半導体層１０９＿１ｂの側面の一部、および半導体層１０９＿１ａの側面の一部は、層１２９＿１ｂに覆われている。
【００５６】
また、絶縁層１１４の領域１２１ａと重なる領域に開口が設けられ、該開口の側面および底面に沿って半導体層１０９＿１ｃが設けられている。半導体層１０９＿１ｃは、該開口の底面において半導体層１０９＿１ｂと接している。また、該開口に、半導体層１０９＿１ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層１１１＿１が設けられている。また、該開口内に、半導体層１０９＿１ｃおよび絶縁層１１１＿１を介して、電極１１２＿１が設けられている。
【００５７】
なお、該開口は、チャネル幅方向の断面において、半導体層１０９＿１ａおよび半導体層１０９＿１ｂよりも大きく設けられている。よって、領域１２１ａにおいて、半導体層１０９＿１ａおよび半導体層１０９＿１ｂの側面は、半導体層１０９＿１ｃに覆われている。
【００５８】
また、絶縁層１１４上に絶縁層１１５が設けられ、絶縁層１１５上に電極１１７＿１ａ、電極１１７＿１ｂ、および電極１１７＿１ｃが設けられている。電極１１７＿１ａは、絶縁層１１５、絶縁層１１４、層１２９＿１ａ、および層１２８＿１ａの一部を除去して形成された開口において、電極１１６＿１ａを介して電極１１０＿１ａと電気的に接続されている。また、電極１１７＿１ｂは、絶縁層１１５、絶縁層１１４、層１２９＿１ｂ、および層１２８＿１ｂの一部を除去して形成された開口において、電極１１６＿１ｂを介して電極１１０＿１ｂと電気的に接続されている。電極１１７＿１ｃは、絶縁層１１５の一部を除去して形成された開口において、電極１１６＿１ｃを介して電極１１２＿１と電気的に接続されている。
【００５９】
［ｓ−ｃｈａｎｎｅｌ構造］
図２（Ｂ）に示すように、トランジスタ１００は、チャネル幅方向において、半導体層１０９＿１ｂが電極１０５＿１および電極１１２＿１に挟まれている。前述した通り、絶縁層１０８は凸部を有する。また、半導体層１０９＿１ａと半導体層１０９＿１ｂは当該凸部上に設けられている。当該凸部を設けることで、当該凸部と重ならない領域（半導体層１０９＿１ｂと重ならない領域）における電極１１２＿１の底面を、半導体層１０９＿１ｂの底面よりも基板に近づけることができる。当該凸部の高さは、絶縁層１１１＿１の厚さ以上であることが好ましい。または、当該凸部の高さは、絶縁層１１１＿１の厚さと半導体層１０９＿１ｃの厚さの合計以上であることが好ましい。よって、半導体層１０９＿１ｂの側面を電極１１２＿１で覆うことができる。
【００６０】
つまり、電極１０５＿１および電極１１２＿１の電界によって半導体層１０９＿１ｂを電気的に取り囲むことができる構造とすることができる。このように、導電層（トランジスタ１００では電極１０５＿１および電極１１２＿１）の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１００は、半導体層１０９＿１ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、電極１０５＿１および電極１１２＿１の電界によって、半導体層１０９＿１ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【００６１】
［ゲート電極とバックゲート電極］
電極１０５＿１または電極１１２＿１の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。一般に、ゲート電極とバックゲート電極は導電層で形成される。また、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【００６２】
電極１０５＿１および電極１１２＿１は、どちらもゲート電極として機能することができる。よって、絶縁層１０６、絶縁層１０７、絶縁層１０８、および絶縁層１１１＿１は、それぞれがゲート絶縁層として機能することができる。
【００６３】
なお、電極１０５＿１または電極１１２＿１の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ１００において、電極１０５＿１を「ゲート電極」と言う場合、電極１１２＿１を「バックゲート電極」と言う。電極１１２＿１を「ゲート電極」として用いる場合は、トランジスタ１００をボトムゲート型のトランジスタの一種と考えることができる。電極１０５＿１および電極１１２＿１のどちらか一方を、「第１のゲート電極」または「第１のゲート」といい、他方を「第２のゲート電極」または「第２のゲート」という場合がある。また、電極１０５＿１または電極１１２＿１の一方を、「バックゲート」という場合、他方を「フロントゲート」という場合がある。
【００６４】
半導体層１０９＿１ｂを挟んで電極１０５＿１および電極１１２＿１を設けることで、更には、電極１０５＿１および電極１１２＿１を同電位とすることで、半導体層１０９＿１ｂにおいてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ１００のオン電流が大きくなると共に、電界効果移動度が高くなる。
【００６５】
したがって、トランジスタ１００は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ１００の占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
【００６６】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、平面視において、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
【００６７】
電極１０５＿１および電極１１２＿１は、それぞれが外部からの電界を遮蔽する機能を有するため、電極１１２＿１の上方および電極１０５＿１の下方に生じる荷電粒子等の電荷が半導体層１０９＿１ｂのチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ  Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制される。また、電極１０５＿１および電極１１２＿１は、ドレイン電極から生じる電界が半導体層に作用しないように遮断することができる。よって、ドレイン電圧の変動に起因する、オン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極１０５＿１および電極１１２＿１に電位が供給されている場合において顕著に生じる。
【００６８】
なお、ＧＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＧＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＧＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
【００６９】
また、電極１０５＿１および電極１１２＿１を有し、且つ電極１０５＿１および電極１１２＿１を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタ間における電気特性のばらつきも同時に低減される。
【００７０】
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
【００７１】
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
【００７２】
〔トランジスタ２００〕
トランジスタ２００はトップゲート型のトランジスタの一種である。トランジスタ２００は、電極１０５＿２、絶縁層１０６、絶縁層１０７、絶縁層１０８、半導体層１０９＿２ａ１、半導体層１０９＿２ａ２、半導体層１０９＿２ｂ１、半導体層１０９＿２ｂ２、半導体層１０９＿２ｃ、電極１１０＿２ａ、電極１１０＿２ｂ、層１２８＿２ａ、層１２８＿２ｂ、層１２９＿２ａ、層１２９＿２ｂ、絶縁層１１１＿２、および電極１１２＿２を有する（図３（Ａ）乃至図３（Ｃ）参照。）。
【００７３】
図３（Ａ）乃至図３（Ｃ）に示すトランジスタ２００は、基板１０１上に、絶縁層１０２および絶縁層１０３を介して設けられている。具体的には、絶縁層１０３上に絶縁層１０４を有し、絶縁層１０４の一部を除去して電極１０５＿２が埋め込まれている。また、電極１０５＿２および絶縁層１０４上に絶縁層１０６を有し、絶縁層１０６上に絶縁層１０７を有し、絶縁層１０７上に絶縁層１０８を有する。
【００７４】
絶縁層１０８は第１の凸部および第２の凸部を有する。トランジスタ２００は、第１の凸部上に半導体層１０９＿２ａ１を有し、半導体層１０９＿２ａ１上に半導体層１０９＿２ｂ１を有する。また、トランジスタ２００は、半導体層１０９＿２ｂ１上に電極１１０＿２ａを有し、電極１１０＿２ａ上に層１２８＿２ａを有し、層１２８＿２ａ上に層１２９＿２ａを有する。また、トランジスタ２００は、第２の凸部上に半導体層１０９＿２ａ２を有し、半導体層１０９＿２ａ２上に半導体層１０９＿２ｂ２を有する。また、トランジスタ２００は、半導体層１０９＿２ｂ２上に電極１１０＿２ｂを有し、電極１１０＿２ｂ上に層１２８＿２ｂを有し、層１２８＿２ｂ上に層１２９＿２ｂを有する。
【００７５】
電極１１０＿２ａまたは電極１１０＿２ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層１０９＿２ｂ１または半導体層１０９＿２ｂ２の一方は、トランジスタ２００のソース領域またはドレイン領域の一方として機能できる。半導体層１０９＿２ｂ１または半導体層１０９＿２ｂ２の他方は、トランジスタ２００のソース領域またはドレイン領域の他方として機能できる。
【００７６】
また、電極１１０＿２ａ上に層１２８＿２ａが設けられ、層１２８＿２ａ上に層１２９＿２ａが設けられている。電極１１０＿２ａの側面の一部、層１２８＿２ａの側面の一部、半導体層１０９＿２ｂ１の側面の一部、および半導体層１０９＿２ａ１の側面の一部は、層１２９＿２ａに覆われている。
【００７７】
また、電極１１０＿２ｂ上に層１２８＿２ｂが設けられ、層１２８＿２ｂ上に層１２９＿２ｂが設けられている。電極１１０＿２ｂの側面の一部、層１２８＿２ｂの側面の一部、半導体層１０９＿２ｂ２の側面の一部、および半導体層１０９＿２ａ２の側面の一部は、層１２９＿２ｂに覆われている。平面図で見て、半導体層１０９＿２ｃの半導体層１０９＿２ｂ１と半導体層１０９＿２ｂ２に挟まれた領域１２１ｂが、チャネル形成領域として機能できる。
【００７８】
また、絶縁層１１４の領域１２１ｂと重なる領域に開口が設けられている。該開口の側面および底面に沿って半導体層１０９＿２ｃが設けられている。また、該開口において、半導体層１０９＿２ｂ１および半導体層１０９＿２ｂ２の一部が露出している。半導体層１０９＿２ｃは、該開口において、半導体層１０９＿２ｂ１および半導体層１０９＿２ｂ２と接している。また、該開口に、半導体層１０９＿２ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層１１１＿２が設けられている。また、該開口内に、半導体層１０９＿２ｃおよび絶縁層１１１＿２を介して、電極１１２＿２が設けられている。
【００７９】
また、絶縁層１１４上に絶縁層１１５が設けられ、絶縁層１１５上に電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃが設けられている。電極１１７＿２ａは、絶縁層１１５、絶縁層１１４、層１２９＿２ａ、および層１２８＿２ａの一部を除去して形成された開口において、電極１１６＿２ａを介して電極１１０＿２ａと電気的に接続されている。また、電極１１７＿２ｂは、絶縁層１１５、絶縁層１１４、層１２９＿２ｂ、および層１２８＿２ｂの一部を除去して形成された開口において、電極１１６＿２ｂを介して電極１１０＿２ｂと電気的に接続されている。電極１１７＿２ｃは、絶縁層１１５の一部を除去して形成された開口において、電極１１６＿２ｃを介して電極１１２＿２と電気的に接続されている。
【００８０】
トランジスタ１００と同様に、トランジスタ２００においても電極１０５＿２または電極１１２＿２の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。よって、絶縁層１０６、絶縁層１０７、絶縁層１０８、および絶縁層１１１＿２は、それぞれがゲート絶縁層として機能することができる。
【００８１】
電極１０５＿２または電極１１２＿２の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ２００において、電極１０５＿２を「ゲート電極」と言う場合、電極１１２＿２を「バックゲート電極」と言う。電極１１２＿２を「ゲート電極」として用いる場合は、トランジスタ２００をボトムゲート型のトランジスタの一種と考えることができる。電極１０５＿２および電極１１２＿２のどちらか一方を、「第１のゲート電極」または「第１のゲート」といい、他方を「第２のゲート電極」または「第１のゲート」という場合がある。また、電極１０５＿２または電極１１２＿２の一方を、「バックゲート」という場合、他方を「フロントゲート」という場合がある。
【００８２】
なお、本明細書等において、電極１０５＿１、および電極１０５＿２をまとめて「電極１０５」という場合がある。また、半導体層１０９＿１ａ、半導体層１０９＿２ａ１、および半導体層１０９＿２ａ２をまとめて「半導体層１０９ａ」という場合がある。また、半導体層１０９＿２ａ１、および半導体層１０９＿２ａ２をまとめて「半導体層１０９＿２ａ」という場合がある。また、半導体層１０９＿１ｂ、半導体層１０９＿２ｂ１、半導体層１０９＿２ｂ２をまとめて「半導体層１０９ｂ」という場合がある。また、半導体層１０９＿２ｂ１、および半導体層１０９＿２ｂ２をまとめて「半導体層１０９＿２ｂ」という場合がある。また、半導体層１０９＿１ｃ、および半導体層１０９＿２ｃをまとめて「半導体層１０９ｃ」という場合がある。また、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃをまとめて「半導体層１０９」という場合がある。また、層１２８＿１ａ、層１２８＿１ｂ、層１２８＿２ａ、および層１２８＿２ｂをまとめて「層１２８」という場合がある。また、層１２８＿１ａ、および層１２８＿１ｂをまとめて「層１２８＿１」という場合がある。また、層１２８＿２ａ、および層１２８＿２ｂをまとめて「層１２８＿２」という場合がある。また、層１２９＿１ａ、層１２９＿１ｂ、層１２９＿２ａ、および層１２９＿２ｂをまとめて「層１２９」という場合がある。また、層１２９＿１ａ、および層１２９＿１ｂをまとめて「層１２９＿１」という場合がある。また、層１２９＿２ａ、および層１２９＿２ｂをまとめて「層１２９＿２」という場合がある。また、絶縁層１１１＿１および絶縁層１１１＿２をまとめて「絶縁層１１１」という場合がある。また、電極１１０＿１ａ、電極１１０＿１ｂ、電極１１０＿２ａ、および電極１１０＿２ｂをまとめて「電極１１０」という場合がある。また、電極１１０＿１ａ、電極１１０＿１ｂ、をまとめて「電極１１０＿１」という場合がある。また、電極１１０＿２ａ、電極１１０＿２ｂ、をまとめて「電極１１０＿２」という場合がある。また、電極１１２＿１、および電極１１２＿２をまとめて「電極１１２」という場合がある。また、絶縁層１１３＿１および絶縁層１１３＿２をまとめて「絶縁層１１３」という場合がある。また、電極１１６＿１ａ、電極１１６＿１ｂ、電極１１６＿１ｃ、電極１１６＿２ａ、電極１１６＿２ｂ、および電極１１６＿２ｃをまとめて「電極１１６」という場合がある。また、電極１１６＿１ａ、電極１１６＿１ｂ、および電極１１６＿１ｃをまとめて「電極１１６＿１」という場合がある。また、電極１１６＿２ａ、電極１１６＿２ｂ、および電極１１６＿２ｃをまとめて「電極１１６＿２」という場合がある。また、電極１１７＿１ａ、電極１１７＿１ｂ、電極１１７＿１ｃ、電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃをまとめて「電極１１７」という場合がある。また、電極１１７＿１ａ、電極１１７＿１ｂ、および電極１１７＿１ｃをまとめて「電極１１７＿１」という場合がある。また、電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃをまとめて「電極１１７＿２」という場合がある。
【００８３】
トランジスタ１００では、半導体層１０９ｂにチャネルが形成される。また、トランジスタ２００では半導体層１０９ｃにチャネルが形成される。半導体層１０９ｂと半導体層１０９ｃは、物理的性質の異なる半導体材料を用いることが好ましい。半導体層１０９ｂと半導体層１０９ｃに物理的性質の異なる半導体材料を用いることで、トランジスタ１００とトランジスタ２００の電気特性を異ならせることができる。
【００８４】
例えば、半導体層１０９ｂと半導体層１０９ｃのそれぞれに、バンドギャップの異なる半導体材料を用いることで、トランジスタ１００とトランジスタ２００の電界効果移動度を作り分けることも可能である。具体的には、半導体層１０９ｃに、半導体層１０９ｂよりもバンドギャップの大きい半導体材料を用いることで、トランジスタ２００の電界効果移動度をトランジスタ１００の電界効果移動度よりも小さくすることができる。同様にして、トランジスタ２００のオフ電流をトランジスタ１００のオフ電流よりも小さくすることができる。
【００８５】
例えば、半導体層１０９ｃに、半導体層１０９ｂよりも電子親和力が小さい半導体材料を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。具体的には、半導体層１０９ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層１０９ｂもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層１０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層１０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層１０９ｃ、および半導体層１０９ｂを用いればよい。このようなＩｎ−Ｍ−Ｚｎ酸化物を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。
【００８６】
また、電極１１０＿２ａおよび半導体層１０９＿２ｃと接して半導体層１０９＿２ｂ１を設けることで、トランジスタ２００の電気特性のばらつきを低減することができる。電極１１０＿２ｂおよび半導体層１０９＿２ｃと接して半導体層１０９＿２ｂ２を設けることで、トランジスタ２００の電気特性のばらつきを低減することができる。半導体層１０９＿２ｂ１および半導体層１０９＿２ｂ２を設けることによる効果については、後述する実施例で説明する。
【００８７】
＜構成材料について＞
〔基板〕
基板１０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１０１としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００および／またはトランジスタ２００のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
【００８８】
また、基板１０１として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【００８９】
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板１０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板１０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【００９０】
〔絶縁層〕
絶縁層１０２乃至絶縁層１０４、絶縁層１０６乃至絶縁層１０８、絶縁層１１１、および絶縁層１１３乃至絶縁層１１５は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【００９１】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【００９２】
特に、絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。これらの材料を単層で、または積層で用いればよい。
【００９３】
絶縁層１０２および／または絶縁層１０３に不純物が透過しにくい絶縁性材料を用いることで、基板１０１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層１１５に不純物が透過しにくい絶縁性材料を用いることで、絶縁層１１５よりも上層からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
【００９４】
なお、絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５として、これらの材料で形成される絶縁層を複数積層して用いてもよい。また、絶縁層１０２または絶縁層１０３のどちらか一方を省略してもよい。
【００９５】
また、半導体層１０９として酸化物半導体を用いる場合は、半導体層１０９中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、絶縁層１０４、絶縁層１０６乃至絶縁層１０８、絶縁層１１１、および絶縁層１１４の水素濃度を低減することが好ましい。少なくとも、半導体層１０９と接する絶縁層１０８、絶縁層１１１、および絶縁層１１４の水素濃度を低減することが好ましい。
【００９６】
また、半導体層１０９中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００９７】
また、絶縁層１０８の少なくとも半導体層１０９と接する領域と、絶縁層１１１の少なくとも半導体層１０９と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁層１０８および絶縁層１１１としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層、または酸化窒化シリコン層を用いればよい。
【００９８】
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
【００９９】
例えば、絶縁層１０８および絶縁層１１１として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
【０１００】
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層１０８および絶縁層１１１として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
【０１０１】
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
【０１０２】
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
【０１０３】
また、絶縁層１０８、絶縁層１１１、および絶縁層１１４の少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、加熱により放出される酸素を「過剰酸素」ともいう。
【０１０４】
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
【０１０５】
また、絶縁層１１４として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層１１４を形成してもよい。
【０１０６】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１０７】
絶縁層１１４の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。絶縁層１１４の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
【０１０８】
また、層１２８として上記の絶縁層を用いてもよい。層１２８に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
【０１０９】
また、層１２９として上記の絶縁層を用いてもよい。層１２９に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
【０１１０】
〔電極〕
電極１０５、電極１１０、電極１１２、電極１１６および電極１１７を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１１１】
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０１１２】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１１３】
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
【０１１４】
なお、電極１１６としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極１１６を「コンタクトプラグ」という場合がある。
【０１１５】
特に、絶縁層１０３および絶縁層１０４と接する電極１０５に不純物が透過しにくい導電性材料を用いることが好ましい。また、絶縁層１１４および絶縁層１１５と接する、電極１１６に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
【０１１６】
絶縁層１０３および絶縁層１１５に不純物が透過しにくい絶縁性材料を用い、電極１０５、電極１１６に不純物が透過しにくい導電性材料を用いることで、トランジスタ１００およびトランジスタ２００への不純物の拡散をさらに抑制することができる。よって、トランジスタ１００およびトランジスタ２００の信頼性をさらに高めることができる。
【０１１７】
また、層１２８として上記の導電性材料を用いてもよい。層１２８に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
【０１１８】
また、層１２９として上記の導電性材料を用いてもよい。層１２９に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
【０１１９】
〔半導体層〕
半導体層１０９として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０１２０】
また、半導体層１０９として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【０１２１】
なお、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃに、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【０１２２】
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層１０９に酸化物半導体を用いると、オフ電流が極めて小さいトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、半導体層１０９に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０１２３】
また、本明細書等において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
【０１２４】
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて小さいオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【０１２５】
半導体層１０９として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
【０１２６】
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
【０１２７】
また、層１２８として上記の半導体層を用いてもよい。また、層１２９として上記の半導体層を用いてもよい。
【０１２８】
本実施の形態では、半導体層１０９、層１２８、および層１２９として酸化物半導体を用いる場合について説明する。
【０１２９】
〔酸化物半導体〕
本発明に係る酸化物半導体について説明する。酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１３０】
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１３１】
まず、図４９（Ａ）、図４９（Ｂ）、および図４９（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図４９には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１３２】
図４９（Ａ）、図４９（Ｂ）、および図４９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１３３】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０１３４】
また、図４９に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０１３５】
図４９（Ａ）および図４９（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０１３６】
一例として、図５０に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図５０は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図５０に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０１３７】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図５０に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０１３８】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０１３９】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０１４０】
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０１４１】
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０１４２】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０１４３】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
【０１４４】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図４９（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０１４５】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図４９（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０１４６】
また、図４９（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０１４７】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１４８】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０１４９】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１５０】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１５１】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１５２】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネルが形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１５３】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１５４】
ここで、酸化物半導体中における各不純物の影響について説明する。
【０１５５】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５６】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１５７】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５８】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１５９】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０１６０】
半導体層１０９ｂは、例えば、エネルギーギャップが大きい酸化物半導体を用いる。半導体層１０９ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１６１】
例えば、半導体層１０９として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０１６２】
例えば、半導体層１０９として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
【０１６３】
半導体層１０９をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
【０１６４】
半導体層１０９をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：４．１、１：３：２、１：３：４などとすればよい。
【０１６５】
半導体層１０９をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０１６６】
半導体層１０９ａおよび半導体層１０９ｃは、半導体層１０９ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層１０９ａおよび半導体層１０９ｂとの界面、ならびに半導体層１０９ｃおよび半導体層１０９ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧（以下、「Ｖｔｈ」ともいう。）のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
【０１６７】
また、半導体層１０９ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層１０９ａおよび半導体層１０９ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層１０９ａおよび半導体層１０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層１０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、好ましくはｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃおよび半導体層１０９ｂを選択する。このとき、半導体層１０９ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の５倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の５倍未満であると好ましい。半導体層１０９ａおよび半導体層１０９ｃを上記構成とすることにより、半導体層１０９ａおよび半導体層１０９ｃを、半導体層１０９ｂよりも酸素欠損が生じにくい層とすることができる。
【０１６８】
なお、半導体層１０９ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体層１０９ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０９ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層１０９ｃは、半導体層１０９ａと同種の酸化物を用いても構わない。
【０１６９】
例えば、ＩｎまたはＧａを含む半導体層１０９ａ、およびＩｎまたはＧａを含む半導体層１０９ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、半導体層１０９ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１７０】
半導体層１０９ｂは、半導体層１０９ａおよび半導体層１０９ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層１０９ｂとして、半導体層１０９ａおよび半導体層１０９ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１７１】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層１０９ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７２】
ただし、半導体層１０９ａまたは／および半導体層１０９ｃが、酸化ガリウムであっても構わない。例えば、半導体層１０９ｃとして、酸化ガリウムを用いると電極１０５と半導体層１０９との間に生じるリーク電流を低減することができる。即ち、トランジスタ１００のオフ電流を小さくすることができる。
【０１７３】
このとき、ゲート電圧を印加すると、半導体層１０９ａ、半導体層１０９ｂ、半導体層１０９ｃのうち、電子親和力の大きい半導体層１０９ｂにチャネルが形成される。
【０１７４】
ＯＳトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、少なくとも半導体層１０９ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層１０９ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
【０１７５】
また、層１２９（層１２９ａおよび層１２９ｂ）を半導体層１０９と同様の材料および方法で形成してもよい。層１２９に酸化物半導体層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい酸化物半導体層を用いることが好ましい。
【０１７６】
［酸化物半導体層のエネルギーバンド構造］
半導体層１０９＿１ａ、半導体層１０９＿１ｂ、および半導体層１０９＿１ｃの積層により構成される半導体層１０９の機能およびその効果について、図４に示すエネルギーバンド構造図を用いて説明する。図４（Ａ）は、図２（Ｂ）および（Ｃ）にＡ１−Ａ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図４（Ａ）は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
【０１７７】
図４（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０８、半導体層１０９＿１ａ、半導体層１０９＿１ｂ、半導体層１０９＿１ｃ、絶縁層１１１＿１の伝導帯下端のエネルギーを示している。
【０１７８】
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０１７９】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約４．６ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．０ｅＶ、電子親和力は約４．４ｅＶである。
【０１８０】
絶縁層１０８と絶縁層１１１＿１は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
【０１８１】
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０１８２】
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０１８３】
ここで、半導体層１０９＿１ａと半導体層１０９＿１ｂとの間には、半導体層１０９＿１ａと半導体層１０９＿１ｂとの混合領域を有する場合がある。また、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの間には、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層１０９＿１ａ、半導体層１０９＿１ｂおよび半導体層１０９＿１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１８４】
このとき、電子は、半導体層１０９＿１ａ中および半導体層１０９＿１ｃ中ではなく、半導体層１０９＿１ｂ中を主として移動する。したがって、半導体層１０９＿１ａおよび半導体層１０９＿１ｂの界面における界面準位密度、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの界面における界面準位密度を低くすることによって、半導体層１０９＿１ｂ中で電子の移動が阻害されることが少なく、トランジスタ１００のオン電流を大きく（多く）することができる。
【０１８５】
また、半導体層１０９＿１ａと絶縁層１０８の界面、および半導体層１０９＿１ｃと絶縁層１１１＿１の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層１０９＿１ａ、および半導体層１０９＿１ｃがあることにより、半導体層１０９＿１ｂと当該トラップ準位とを遠ざけることができる。
【０１８６】
なお、トランジスタ１００はｓ−ｃｈａｎｎｅｌ構造であるため、半導体層１０９＿１ｂの全体にチャネルが形成される。したがって、半導体層１０９＿１ｂが厚いほどチャネル形成領域は大きくなる。即ち、半導体層１０９＿１ｂが厚いほど、トランジスタ１００のオン電流を大きくすることができる。半導体層１０９＿１ｂの厚さは、５ｎｍ以上、好ましくは１０ｎｍ以上、さらに好ましくは２０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。
【０１８７】
また、トランジスタ１００のオン電流を大きくするためには、半導体層１０９＿１ｃの厚さは薄いほど好ましい。半導体層１０９＿１ｃの厚さは、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下とすればよい。一方、半導体層１０９＿１ｃは、チャネルの形成される半導体層１０９＿１ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層１０９＿１ｃは、ある程度の厚さを有することが好ましい。半導体層１０９＿１ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とすればよい。
【０１８８】
また、信頼性を高くするためには、半導体層１０９＿１ａは厚い方が好ましい。半導体層１０９＿１ａの厚さは、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすればよい。半導体層１０９＿１ａの厚さを、厚くすることで、隣接する絶縁体（絶縁層１０８）と半導体層１０９＿１ａとの界面からチャネルの形成される半導体層１０９＿１ｂまでの距離を離すことができる。ただし、トランジスタ１００またはトランジスタ１００を有する半導体装置の生産性が低下する場合があるため、半導体層１０９＿１ａの厚さは、例えば、５０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下とすればよい。
【０１８９】
また、半導体層１０９＿１ａは、チャネルの形成される半導体層１０９＿１ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有していてもよい。また、半導体層１０９＿１ａは、半導体層１０９＿１ｂに含まれる酸素の外方拡散を抑制するために、酸素をブロックする性質を有していてもよい。
【０１９０】
また、半導体層１０９＿１ａよりも下層にゲート電極またはバックゲート電極として機能する電極を有する場合は、トランジスタ１００のオン電流を大きくするために半導体層１０９＿１ａの厚さは薄いほど好ましい。この場合は、例えば、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の領域を有する半導体層１０９＿１ａとすればよい。
【０１９１】
図４（Ｂ）は、図２（Ｄ）にＢ１−Ｂ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図４（Ｂ）は、半導体層１０９＿１ｂ側面のエネルギーバンド構造を示している。
【０１９２】
図４（Ｂ）中、Ｅｃ３８７、Ｅｃ３８４、Ｅｃ３８３ｂは、それぞれ、絶縁層１１４、層１２９＿１ｂ、半導体層１０９＿１ｂの伝導帯下端のエネルギーを示している。半導体層１０９＿１ｂの側面と絶縁層１１４との界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、層１２９＿１ｂがあることにより、半導体層１０９＿１ｂの側面と当該トラップ準位とを遠ざけることができる。
【０１９３】
また、半導体層１０９＿１ｂの側面に接して層１２９＿１ｂを設けることにより、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）の、半導体層１０９＿１ｂの側面から内部への拡散を抑制することができる。また、半導体層１０９＿１ｂに含まれる酸素の外方拡散を抑制することができる。
【０１９４】
図５は、図３（Ｃ）にＣ１−Ｃ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図５は、トランジスタ２００のチャネル形成領域のエネルギーバンド構造を示している。
【０１９５】
図５中、Ｅｃ３８２、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０８、半導体層１０９＿２ｃ、絶縁層１１１＿２の伝導帯下端のエネルギーを示している。トランジスタ２００では半導体層１０９＿２ｃのチャネルが形成される領域が絶縁層１０８と絶縁層１１１＿２に直接接しているため、界面散乱やトラップ準位３９０の影響を受けやすい。よって、トランジスタ２００はトランジスタ１００よりもオン電流、オフ電流、および電界効果移動度が小さくなる。また、トランジスタ２００はトランジスタ１００よりもＶｔｈが大きくなる。
【０１９６】
本実施の形態ではトランジスタ１００の半導体層を上述の３層構造としているが、本発明の一態様はこれに限定されない。例えば、半導体層を、半導体層１０９＿１ａまたは半導体層１０９＿１ｃの一方がない２層構造としても構わない。もしくは、半導体層１０９＿１ａ、半導体層１０９＿１ｂ、または半導体層１０９＿１ｃのいずれか一を用いた単層構造としても構わない。または、半導体層１０９＿１ａの上もしくは下、または半導体層１０９＿１ｃの上もしくは下に、前述した半導体のいずれか一を有する４層構造としても構わない。または、半導体層１０９ａの上、半導体層１０９ａの下、半導体層１０９ｃの上、半導体層１０９ｃの下のいずれか二箇所以上に、半導体層１０９ａ、半導体層１０９ｂおよび半導体層１０９ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０１９７】
［酸化物半導体層中の不純物濃度］
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層１０９＿１ｂのシリコン濃度は低いほど好ましい。例えば、半導体層１０９＿１ｂと半導体層１０９＿１ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０１９８】
また、半導体層１０９＿１ｂの水素濃度を低減するために、半導体層１０９＿１ａおよび半導体層１０９＿１ｃの水素濃度を低減すると好ましい。半導体層１０９＿１ａおよび半導体層１０９＿１ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。
【０１９９】
また、半導体層１０９＿１ｂの窒素濃度を低減するために、半導体層１０９＿１ａおよび半導体層１０９＿１ｃの窒素濃度を低減すると好ましい。半導体層１０９＿１ａおよび半導体層１０９＿１ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０２００】
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧をプラス方向へ変動させる場合がある。したがって、半導体層１０９ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層１０９ｂは、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
【０２０１】
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【０２０２】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
【０２０３】
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【０２０４】
＜半導体装置１０００の作製方法例＞
半導体装置１０００の作製方法例について図６乃至図１１を用いて説明する。図６乃至図１１中のＬ１−Ｌ２断面は、図２（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位の断面に相当する。また、図６乃至図１１中のＬ３−Ｌ４断面は、図３（Ａ）にＬ３−Ｌ４の一点鎖線で示す部位の断面に相当する。
【０２０５】
［工程１］
まず、基板１０１上に絶縁層１０２、絶縁層１０３、および絶縁層１０４を順に形成する（図６（Ａ）参照。）。本実施の形態では、基板１０１として単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）を用いる。
【０２０６】
本実施の形態では、絶縁層１０２として、ＣＶＤ法により窒化シリコン膜を形成する。また、本実施の形態では、絶縁層１０３として、ＡＬＤ法により酸化アルミニウム膜を形成する。ＡＬＤ法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。また、本実施の形態では、絶縁層１０４として、ＣＶＤ法により酸化シリコン膜を形成する。
【０２０７】
［工程２］
次に、試料表面上にレジストマスクを形成する（図示せず。）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成すると、フォトマスクを使用しないため製造コストを低減できる。
【０２０８】
フォトリソグラフィ法によるレジストマスクの形成は、感光性レジストにフォトマスクを介して光を照射し、現像液を用いて感光した部分（または感光していない部分）のレジストを除去して行なうことができる。感光性レジストに照射する光は、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などがある。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去は、アッシングなどのドライエッチング法または専用の剥離液などを用いたウェットエッチング法で行うことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
【０２０９】
当該レジストマスクをマスクとして用いて、絶縁層１０４の一部を選択的に除去して開口１８１＿１および開口１８１＿２を形成する（図６（Ｂ）参照。）。その後、レジストマスクを除去する。なお、開口の形成時に、絶縁層１０３の一部も除去される場合がある。絶縁層１０４の除去は、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
【０２１０】
［工程３］
次に、絶縁層１０３および絶縁層１０４上に導電層１８２を形成する（図６（Ｃ）参照。）。本実施の形態では、導電層１８２としてスパッタリング法によりタングステン膜を形成する。
【０２１１】
［工程４］
次に、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理（「ＣＭＰ処理」ともいう。）を行なう（図６（Ｄ）参照。）。ＣＭＰ処理によって、導電層１８２の一部が除去されて、電極１０５＿１および電極１０５＿２が形成される。この時、絶縁層１０４の表面の一部も除去される場合がある。ＣＭＰ処理を行うことで試料表面の凹凸が低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
【０２１２】
［工程５］
次に、絶縁層１０６、絶縁層１０７、および絶縁層１０８を順に形成する（図６（Ｅ）参照。）。本実施の形態では、絶縁層１０６および絶縁層１０８としてＣＶＤ法によりそれぞれ厚さ５ｎｍの酸化窒化シリコン膜を形成する。絶縁層１０７は酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウムなどのｈｉｇｈ−ｋ材料で形成することが好ましい。絶縁層１０７をこれらの材料で形成することで、絶縁層１０７を電荷捕獲層として機能させることができる。絶縁層１０７に電子を注入することで、トランジスタ１００のしきい値電圧を変動させることが可能である。絶縁層１０７への電子の注入は、例えば、トンネル効果を利用すればよい。電極１０５に正の電圧を印加することによって、トンネル電子を絶縁層１０７に注入することができる。本実施の形態では、絶縁層１０７としてＡＬＤ法で厚さ５ｎｍの酸化アルミニウム膜を形成する。
【０２１３】
なお、前述した通り、絶縁層１０８は過剰酸素を含む絶縁層であることが好ましい。また、絶縁層１０８の形成後に酸素ドープ処理を行ってもよい。
【０２１４】
また、絶縁層１０６または絶縁層１０７の少なくとも一方を形成しなくてもよい。
【０２１５】
［工程６］
次に、半導体層１８４ａ、半導体層１８４ｂ、導電層１８５、および層１８６を順に形成する（図７（Ａ）参照。）。本実施の形態では、半導体層１８４ａを組成がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いたスパッタリング法で形成する。また、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、半導体層１８４ａ中の過剰酸素を増やすことができる。スパッタリングガスに含まれる酸素の割合は、７０％以上が好ましく、８０％以上がさらに好ましく、１００％がより好ましい。半導体層１８４ａに過剰酸素を含む半導体層を用いることで、後の加熱処理によって半導体層１８４ｂに酸素を供給することができる。
【０２１６】
また、半導体層１８４ａの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁層１０８に供給される場合がある。スパッタリングガスに含まれる酸素が多いほど、絶縁層１０８に供給される酸素も増加する。絶縁層１０８に供給された酸素の一部は、絶縁層１０８中に残存する水素と反応して水となり、後の加熱処理によって絶縁層１０８から放出される。このようにして、絶縁層１０８中の水素濃度を低減することができる。
【０２１７】
また、半導体層１８４ｂを組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のターゲットを用いたスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体層が形成される。酸素欠乏型の酸化物半導体層を用いたトランジスタは、比較的高い電界効果移動度が得られる。
【０２１８】
半導体層１８４ｂに酸素欠乏型の酸化物半導体層を用いる場合は、半導体層１８４ａに過剰酸素を含む半導体層を用いることが好ましい。
【０２１９】
また、半導体層１８４ｂを組成がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いてスパッタリング法で形成してもよい。当該酸化物半導体層を用いると、より信頼性の高いトランジスタを実現できる。
【０２２０】
また、本実施の形態では、層１８６を組成がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いたスパッタリング法で形成する。また、導電層１８５としてスパッタリング法により窒化タンタル膜を形成する。
【０２２１】
なお、半導体層１８４ｂの形成後に不純物元素を半導体層１８４ｂに導入することで、トランジスタ１００のしきい値電圧を変化させることができる。不純物元素の導入は、イオン注入法、イオンドーピング法、またはプラズマイマージョンイオン注入法、または不純物元素を含むガスを用いたプラズマ処理などで行うことができる。なお、不純物元素の導入をイオン注入法などで行なう場合は、導電層１８５の形成後、または層１８６の形成後に行なってもよい。
【０２２２】
また、半導体層１８４ｂの形成後に酸素ドープ処理を行ってもよい。
【０２２３】
［工程７］
次に、層１８６上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、半導体層１８４ａ、半導体層１８４ｂ、導電層１８５、および層１８６それぞれの一部を選択的に除去して、半導体層１０９＿１ａ、半導体層１０９＿２ａ１、半導体層１０９＿２ａ２、半導体層１０９＿１ｂ、半導体層１０９＿２ｂ１、半導体層１０９＿２ｂ２、電極１１０＿１、電極１１０＿２ａ、電極１１０＿２ｂ、層１２８＿１、層１２８＿２ａ、および層１２８＿２ｂを形成する（図７（Ｂ）参照。）。この時、絶縁層１０８の一部が除去されて、絶縁層１０８に凸部が形成される。
【０２２４】
半導体層１８４ａ、半導体層１８４ｂ、導電層１８５、および層１８６の除去は、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。なお、該凸部の高さは、半導体層１８４ａ、半導体層１８４ｂ、導電層１８５、および層１８６の除去条件（エッチング条件）によって調節することができる。
【０２２５】
また、工程６で説明した半導体層１８４ｂへの不純物の導入を、工程７の後に行なってもよい。
【０２２６】
［工程８］
次に、半導体層１０９ａおよび半導体層１０９ｂに含まれる水分または水素などの不純物をさらに低減して、半導体層１０９ａおよび半導体層１０９ｂを高純度化するために、加熱処理を行うことが好ましい。
【０２２７】
また、加熱処理の前に、酸化性ガスを用いたプラズマ処理を行ってもよい。例えば、亜酸化窒素ガスを用いたプラズマ処理を行う。当該プラズマ処理を行うことで、露出した絶縁層中のフッ素濃度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
【０２２８】
加熱処理は、例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸化性ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で行なう。なお、「酸化性ガス雰囲気」とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、「不活性ガス雰囲気」とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
【０２２９】
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層１０８に含まれる酸素を半導体層１０９ａおよび半導体層１０９ｂ中に拡散させ、当該半導体層に含まれる酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は半導体層１８４ｂの形成後であればいつ行ってもよい。例えば、層１８６の形成後に加熱処理を行ってもよい。
【０２３０】
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【０２３１】
本実施の形態では、窒素ガス雰囲気中で４００℃、１時間の加熱処理を行った後、窒素ガスを酸素ガスに換えて、さらに４００℃、１時間の加熱処理を行なう。始めに窒素ガス雰囲気中で加熱処理を行うことにより、半導体層１０９ａおよび半導体層１０９ｂに含まれる水分または水素などの不純物が放出されて、半導体層１０９ａおよび半導体層１０９ｂ中の不純物濃度が低減される。続いて酸素ガス雰囲気中で加熱処理を行うことにより、半導体層１０９ａおよび半導体層１０９ｂ中に酸素が導入される。
【０２３２】
なお、ＣＡＡＣ−ＯＳ（追って詳細に説明する。）では、不純物や酸素はＣ軸方向（膜厚方向）よりもＡ軸およびＢ軸方向に移動しやすい。例えば、半導体層がＣＡＡＣ−ＯＳである場合、不純物は主に半導体層の側面から放出される。同様に、半導体層がＣＡＡＣ−ＯＳである場合、酸素は主に半導体層の側面から導入される。
【０２３３】
また、加熱処理時、電極１１０の上面は層１２８に覆われているため、上面からの酸化を防ぐことができる。
【０２３４】
［工程９］
次に、層１８７を形成する（図７（Ｃ）参照。）。また、本実施の形態では、層１８７を層１８６と同様の組成および方法で形成する。また、層１８７の形成後に酸素ドープ処理を行ってもよい。
【０２３５】
［工程１０］
次に、層１８７上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、層１８７の一部を選択的に除去して、層１２９＿１および層１２９＿２を形成する（図７（Ｄ）参照。）。
【０２３６】
［工程１１］
次に、絶縁層１１４を形成し、絶縁層１１４上に層１２１を形成する（図８（Ａ）参照。）。本実施の形態では、絶縁層１１４としてＣＶＤ法により酸化窒化シリコン膜を形成する。絶縁層１１４は過剰酸素を含む絶縁層であることが好ましい。絶縁層１１４に酸素ドープ処理を行ってもよい。また、絶縁層１１４は平坦な表面を有する絶縁層であることが好ましい。よって、絶縁層１１４の形成後、絶縁層１１４の表面にＣＭＰ処理を行なって絶縁層１１４表面の凹凸を低減してもよい。また、本実施の形態では、層１２１としてタングステン膜を形成する。
【０２３７】
［工程１２］
次に、フォトリソグラフィ工程、エッチング工程などを用いて層１２１の一部を選択的に除去し、ハードマスク１２２を形成する（図８（Ｂ）参照。）。
【０２３８】
［工程１３］
次に、ハードマスク１２２をマスクとして用いて、絶縁層１１４、層１２９＿１、層１２８＿１、および電極１１０＿１のそれぞれの一部を選択的に除去し、開口１２３ａを形成する。また、絶縁層１１４、層１２９＿２、層１２８＿２、および電極１１０＿２のそれぞれの一部を選択的に除去し、開口１２３ｂを形成する（図８（Ｃ）参照。）。
【０２３９】
開口１２３ａは、半導体層１０９＿１ｂの一部と重なる領域を有する。開口１２３ａにおいて、半導体層１０９＿１ｂの一部が露出する。また、開口１２３ａの形成と同一工程で、層１２９＿１ａ、層１２９＿１ｂ、層１２８＿１ａ、層１２８＿１ｂ、電極１１０＿１ａ、および電極１１０＿１ｂが形成される。
【０２４０】
開口１２３ｂは、半導体層１０９＿２ｂ１の一部と重なる領域、および半導体層１０９＿２ｂ２の一部と重なる領域を有する。開口１２３ｂにおいて、半導体層１０９＿２ｂ１の一部、および半導体層１０９＿２ｂ２の一部が露出する。また、開口１２３ｂの形成と同一工程で、層１２９＿２の一部が除去されて、層１２９＿２ａおよび層１２９＿２ｂが形成される。
【０２４１】
なお、本明細書等において、開口１２３ａおよび開口１２３ｂをまとめて「開口１２３」という場合がある。
【０２４２】
開口１２３を形成するためのエッチングは、アスペクト比（ここでは、開口部の幅に対する開口部の深さの比）の大きな開口を実現するために、異方性のドライエッチング法を用いることが好ましい。
【０２４３】
導電層や絶縁層のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、酸化物半導体をエッチングするためのエッチングガスとして、メタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、プロパン（Ｃ３Ｈ８）、またはブタン（Ｃ４Ｈ１０）などの炭化水素系ガスと不活性ガスの混合ガスを用いてもよい。
【０２４４】
また、ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）法、ＤＦ−ＣＣＰ（Ｄｕａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：二周波励起容量結合型プラズマ）法などを用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。なお、ハードマスク１２２をマスクとして用いて行なう開口１２３の形成は、ハードマスク１２２がエッチングされにくいエッチング条件で行なうことが好ましい。
【０２４５】
前述した通り、半導体層１０９＿１ｂの、電極１１０＿１ａと電極１１０＿１ｂに挟まれた領域１２１ａが、チャネル形成領域として機能できる。また、開口１２３の形成によって、半導体層１０９＿１ｂ、半導体層１０９＿２ｂ１、および半導体層１０９＿２ｂ２それぞれの一部が露出する。このため、エッチング条件によっては、該露出部分がエッチングされる場合がある。
【０２４６】
また、開口１２３形成のためのエッチングをドライエッチング法で行う場合、露出した半導体層１０９ｂの表面などにエッチングガスの残留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。
【０２４７】
このため、開口１２３の形成後に、露出した半導体層の表面および側面に付着した不純物元素を低減することが好ましい。当該不純物元素の低減は、例えば、希フッ酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理で行なえばよい。なお、複数の洗浄処理を組み合わせてもよい。
【０２４８】
［工程１４］
次に、半導体層１８４ｃと絶縁層１２４を順に形成する（図９（Ａ）参照。）。本実施の形態では、ハードマスク１２２を残したまま半導体層１８４ｃと絶縁層１２４を順に形成する例を示しているが、ハードマスク１２２を除去した後に半導体層１８４ｃと絶縁層１２４を形成してもよい。
【０２４９】
本実施の形態では、半導体層１８４ｃとして半導体層１８４ａと同じ条件で形成した過剰酸素を多く含む酸化物半導体を用いる。なお、酸化物半導体は組成によって酸素の透過率が変化するため、使用する酸化物半導体の組成は目的に応じて適宜設定すればよい。例えば、半導体層１８４ｃを、組成がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成してもよい。半導体層１８４ｃに過剰酸素を含む半導体層を用いることで、後の加熱処理によって半導体層１０９＿１ｂに酸素を供給することができる。
【０２５０】
また、半導体層１８４ａと同様に、半導体層１８４ｃの形成時に、スパッタリングガスに含まれる酸素の一部が半導体層１０９＿１ｂに供給される場合がある。また、半導体層１８４ｃの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁層１０８に供給される場合がある。絶縁層１０８中に供給された酸素の一部は、絶縁層１０８中に残存する水素と反応して水となり、後の加熱処理によって絶縁層１０８から放出される。よって、絶縁層１０８中の水素濃度を低減することができる。
【０２５１】
半導体層１８４ｃは、開口１２３ａおよび開口１２３ｂの側面および底面に沿って形成される。この時、半導体層１０９ａの側面の一部および半導体層１０９ｂの側面の一部も半導体層１８４ｃで覆われる。
【０２５２】
また、絶縁層１２４としてプラズマＣＶＤ法を用いて酸化窒化シリコン膜を形成する（図９（Ａ）参照。）。なお、半導体層１８４ｃに酸素ドープ処理を行ってもよい。なお、絶縁層１２４は過剰酸素を含む絶縁層であってもよい。また、絶縁層１２４に酸素ドープ処理を行ってもよい。
【０２５３】
［工程１５］
次に、絶縁層１２４上に、導電層１２５を設ける（図９（Ｂ）参照。）。本実施の形態では、導電層１２５として窒化タンタルとタングステンの積層を用いる。具体的には、まず絶縁層１２４上に窒化タンタル膜を形成し、該窒化タンタル上にタングステン膜を形成する。導電層１２５の形成は、例えば、ＭＯＣＶＤ法などで行なうことが好ましい。ＭＯＣＶＤ法などを用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
【０２５４】
［工程１６］
次に、ＣＭＰ処理を行なう（図９（Ｃ）参照。）。また、ＣＭＰ処理により、導電層１２５、絶縁層１２４、および半導体層１８４ｃそれぞれの一部が除去され、電極１１２、絶縁層１１１、半導体層１０９ｃが形成される。また、ＣＭＰ処理によりハードマスク１２２が除去され、絶縁層１１４の一部が除去される場合がある。なお、ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
【０２５５】
前述した通り、平面図で見て、半導体層１０９＿２ｃの半導体層１０９＿２ｂ１と半導体層１０９＿２ｂ２に挟まれた領域１２１ｂが、チャネル形成領域として機能できる。
【０２５６】
［工程１７］
次に、絶縁層１１５を形成する（図１０（Ａ）参照。）。本実施の形態では、絶縁層１１５として、スパッタリング法で酸化アルミニウム膜を形成する。この時、スパッタリングガスとして用いる酸素の一部が絶縁層１１４に導入され、過剰酸素を含む領域１１４ａが形成される。
【０２５７】
なお、絶縁層１１４中の酸素の一部は、絶縁層１１４中に残存する水素と反応して水になる場合がある。よって、絶縁層１１５を形成した後、絶縁層１１５を除去して加熱処理を行うことにより、絶縁層１１４中に残存する水素を水として放出することができる。絶縁層１１５の形成、絶縁層１１５の除去、加熱処理を複数回繰り返し行うことによって、絶縁層１１４中の水素濃度をさらに低減することができる。
【０２５８】
また、絶縁層１１５の形成前に酸素ドープ処理と加熱処理を行うことにより、絶縁層１１４中に残存する水素を水として放出することができる。酸素ドープ処理と加熱処理を複数回繰り返し行うことによって、絶縁層１１４中の水素濃度をさらに低減することができる。
【０２５９】
また、絶縁層１１５を形成した後に、酸素ドープ処理を行ってもよい。
【０２６０】
層１２８、層１２９、および半導体層１０９ｃを有することで、絶縁層１１４中の酸素が、電極１１０および電極１１２に吸収されにくくすることができる。よって、電極１１０および電極１１２の、酸化による抵抗値の増加を抑制することができる。また、半導体層１０９に供給される酸素が不足することを抑制することができる。
【０２６１】
［工程１８］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、絶縁層１１５、絶縁層１１４、層１２９、および層１２８それぞれの一部を除去して開口１９２＿１ａ、開口１９２＿１ｂ、開口１９２＿２ａ、および開口１９２＿２ｂを形成する（図１０（Ｂ）参照。）。また、絶縁層１１５の一部を除去して開口１９２＿１ｃおよび開口１９２＿２ｃを形成する（図示せず。）。
【０２６２】
開口１９２＿１ａは電極１１０＿１ａと重なり、開口１９２＿１ｂは電極１１０＿１ｂと重なり、開口１９２＿１ｃは電極１１２＿１と重なる。なお、開口１９２＿１ａの形成時に露出した電極１１０＿１ａの一部がエッチングされる場合がある。また、開口１９２＿１ｂの形成時に露出した電極１１０＿１ｂの一部がエッチングされる場合がある。また、開口１９２＿１ｃの形成時に露出した電極１１２＿１の一部がエッチングされる場合がある。
【０２６３】
開口１９２＿２ａは電極１１０＿２ａと重なり、開口１９２＿２ｂは電極１１０＿２ｂと重なり、開口１９２＿２ｃは電極１１２＿２と重なる。なお、開口１９２＿２ａの形成時に露出した電極１１０＿２ａの一部がエッチングされる場合がある。また、開口１９２＿２ｂの形成時に露出した電極１１０＿２ｂの一部がエッチングされる場合がある。また、開口１９２＿２ｃの形成時に露出した電極１１２＿２の一部がエッチングされる場合がある。
【０２６４】
［工程１９］
次に、導電層１９３を形成する（図１０（Ｃ）参照。）。本実施の形態では、導電層１９３としてＡＬＤ法により窒化チタンとタングステンの積層膜を形成する。
【０２６５】
［工程２０］
次に、ＣＭＰ処理を行なう。ＣＭＰ処理によって、導電層１９３の一部が除去されて、電極１１６＿１ａ、電極１１６＿１ｂ、電極１１６＿２ａ、および電極１１６＿２ｂが形成される（図１１（Ａ）参照。）。この時、絶縁層１１５の表面の一部も除去される場合がある。
【０２６６】
［工程２１］
次に、導電層１９４を形成する（図１１（Ｂ）参照。）。本実施の形態では、導電層１９４としてスパッタリング法によりタングステン膜を形成する。
【０２６７】
［工程２２］
次に、フォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、導電層１９４の一部を選択的に除去し、電極１１７＿１ａ、電極１１７＿１ｂ、電極１１７＿１ｃ（図示せず。）、電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃ（図示せず。）を形成する（図１１（Ｃ）参照。）。なお、電極１１７の形成時に、絶縁層１１５の一部が除去される場合がある。
【０２６８】
このようにして、構造が異なるトランジスタ１００とトランジスタ２００を、同一基板上にほぼ同じ工程で設けることができる。上記の作製方法によれば、例えば、トランジスタ１００を作製した後にトランジスタ２００を作製する必要がないため、半導体装置の生産性を高めることができる。
【０２６９】
トランジスタ１００は半導体層１０９＿１ａと半導体層１０９＿１ｃに接する半導体層１０９＿１ｂにチャネルが形成される。トランジスタ２００は絶縁層１０８と絶縁層１１１に接する半導体層１０９＿２ｃにチャネルが形成される。このため、トランジスタ２００はトランジスタ１００よりも界面散乱の影響を受けやすい。また、本実施の形態に示す半導体層１０９＿２ｃの電子親和力は、半導体層１０９＿１ｂの電子親和力よりも小さい。よって、トランジスタ２００のＶｔｈはトランジスタ１００のＶｔｈよりも大きくなる。
【０２７０】
本発明の一態様によれば、構造が異なるトランジスタをほぼ同じ工程で作製することができる。本発明の一態様によれば、構造が異なるトランジスタを有する半導体装置を生産性よく作製することができる。本発明の一態様によれば、電気特性が異なるトランジスタを有する半導体装置を生産性よく作製することができる。
【０２７１】
また、トランジスタ１００およびトランジスタ２００の上方および下方に、酸化アルミニウムなどを用いた不純物が透過しにくい絶縁層を設けることで、外部からトランジスタ１００およびトランジスタ２００へ不純物の拡散を防ぎ、トランジスタ１００およびトランジスタ２００の動作を安定させ、信頼性を高めることができる。また、トランジスタ１００およびトランジスタ２００の上方および下方に、酸化アルミニウムなどの酸素が透過しにくい絶縁層を設けることで、酸素の脱離を防ぐことができる。よってトランジスタ１００およびトランジスタ２００の動作を安定させ、信頼性を高めることができる。また、トランジスタの電気特性を向上させることができる。
【０２７２】
本発明の一態様にかかるトランジスタは、ゲート電極として機能できる電極１１２を、ダマシンプロセスを用いて形成する。ゲート電極の形成をダマシンプロセスで行なうことにより、トランジスタの微細化、高密度化が実現できる。また、本発明の一態様にかかるトランジスタは、開口１２３の形成によって、半導体層中のチャネル形成領域、ソース領域およびドレイン領域の配置が決定される。すなわち、半導体層中のチャネル形成領域、ソース領域およびドレイン領域の配置が、自己整合プロセスによって決定される。このため、本発明の一態様にかかるトランジスタは、ゲートとソース間、およびゲートとドレイン間の寄生容量が小さくなる。本発明の一態様によれば、高速動作が可能で、消費電力の少ないトランジスタを実現できる。
【０２７３】
図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）、図１３（Ａ）、図１３（Ｂ）、図１３（Ｃ）、および図１４に半導体装置１０００の変形例を示す。
【０２７４】
〔変形例１〕
図１２（Ａ）に示す半導体装置１０００Ａは、トランジスタ１００Ａおよびトランジスタ２００Ａを有する。トランジスタ１００Ａおよびトランジスタ２００Ａは、トランジスタ１００およびトランジスタ２００と絶縁層１０８の形状が異なる。工程７の処理条件によっては、絶縁層１０８の一部を選択的に除去して絶縁層１０７を露出させ、島状の絶縁層１０８＿１、島状の絶縁層１０８＿２ａ、島状の絶縁層１０８＿２ｂを設けることができる。
【０２７５】
半導体層１０９＿２ｃと重なる絶縁層１０８が無くなるため、電極１０５＿２と半導体層１０９＿２ｃを近づけることができる。よって、電極１０５＿２をゲートまたはバックゲートとして用いた場合に得られる効果を高めることができる。
【０２７６】
〔変形例２〕
図１２（Ｂ）に示す半導体装置１０００Ｂは、トランジスタ１００Ｂおよびトランジスタ２００Ｂを有する。トランジスタ１００Ｂおよびトランジスタ２００Ｂは、トランジスタ１００およびトランジスタ２００と層１２９の形状が異なる。半導体装置１０００Ｂは、前述した工程１０を省略して層１２９の選択的な除去を行なわないことで実現できる。半導体装置１０００Ｂでは、半導体装置１０００よりも作製工程を少なくできるため、半導体装置の生産性を高めることができる。
【０２７７】
〔変形例３〕
図１２（Ｃ）に示す半導体装置１０００Ｃは、トランジスタ１００Ｃおよびトランジスタ２００Ｃを有する。トランジスタ１００Ｃは、絶縁層１０６および絶縁層１０７を形成しない点がトランジスタ１００と異なる。トランジスタ２００Ｃは、絶縁層１０６および絶縁層１０７を形成しない点がトランジスタ２００と異なる。半導体装置に求められる性能や目的などによっては、絶縁層１０６および絶縁層１０７を設けなくてもよい。絶縁層１０６および絶縁層１０７を設けないことで、半導体装置の生産性を高めることができる。また、絶縁層１０６および絶縁層１０７を設けないことで、電極１０５を半導体層１０９に近づけることができる。よって、電極１０５をゲートまたはバックゲートとして用いた場合に得られる効果を高めることができる。
【０２７８】
〔変形例４〕
図１３（Ａ）に示す半導体装置１０００Ｄは、トランジスタ１００およびトランジスタ２００Ｄを有する。トランジスタ２００Ｄは、トランジスタ２００から電極１０５＿２を除いた構成を有する。半導体装置に求められる性能や目的などによっては、電極１０５＿２を設けなくてもよい。
【０２７９】
〔変形例５〕
図１３（Ｂ）に示す半導体装置１０００Ｅは、トランジスタ１００Ｅおよびトランジスタ２００を有する。トランジスタ１００Ｅは、トランジスタ１００から電極１０５＿１を除いた構成を有する。半導体装置に求められる性能や目的などによっては、電極１０５＿１を設けなくてもよい。なお、電極１０５＿１と電極１０５＿２の両方を設けない構成もありえる。
【０２８０】
〔変形例６〕
図１３（Ｃ）に示す半導体装置１０００Ｆは、トランジスタ１００およびトランジスタ２００Ｆを有する。トランジスタ２００Ｆは、トランジスタ２００から電極１１２＿２、絶縁層１１１＿２、および半導体層１０９＿２ｃを除いた構成を有する。トランジスタ２００Ｆは、工程１２および工程１３において、開口１２３ｂを形成しないことで作製できる。開口１２３ｂを形成しないため、層１２９＿２は、層１２９＿２ａと層１２９＿２ｂに分離されない。また、電極１１２＿２、絶縁層１１１＿２、および半導体層１０９＿２ｃも形成されない。半導体装置に求められる性能や目的などによっては、電極１１２＿２、絶縁層１１１＿２、および半導体層１０９＿２ｃを設けなくてもよい。
【０２８１】
〔変形例７〕
図１４（Ａ）に示す半導体装置１０００Ｇは、トランジスタ１００Ｇおよびトランジスタ２００Ｇを有する。トランジスタ１００Ｇおよびトランジスタ２００Ｇは、層１２８を有さない点が、トランジスタ１００およびトランジスタ２００と異なる。半導体装置１０００Ｇは、工程６において層１８６を形成しない。また、工程７で半導体層などを島状に加工した後、工程８の加熱処理を行なわずに、層１８７を形成する。工程８の加熱処理は、層１８７の形成以降に行なう。また、電極１１０に酸素と反応しにくい、および／または酸素を吸収しにくい材料を用いることで、工程８の加熱処理を行ってもよい。層１２８を設けないことで、半導体装置の生産性を高めることができる。
【０２８２】
〔変形例８〕
図１４（Ｂ）に示す半導体装置１０００Ｈは、トランジスタ１００およびトランジスタ２００Ｈを有する。トランジスタ２００Ｈは、半導体層１０９＿２ａ１と半導体層１０９＿２ａ２が接続された半導体層１０９＿２ａを有する点がトランジスタ２００と異なる。トランジスタ２００Ｈでは、半導体層１０９＿２ａおよび半導体層１０９＿２ｃの一方、または両方が、チャネルが形成される半導体層として機能できる。
【０２８３】
〔変形例９〕
図１４（Ｃ）に示す半導体装置１０００Ｉは、トランジスタ１００Ｉおよびトランジスタ２００Ｉを有する。トランジスタ１００Ｉおよびトランジスタ２００Ｉは、半導体層１０９ａを設けない点がトランジスタ１００およびトランジスタ２００と異なる。半導体装置に求められる性能や目的などによっては、半導体層１０９ａを設けなくてもよい。半導体層１０９ａを設けないことで、半導体装置の生産性を高めることができる。
【０２８４】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０２８５】
（実施の形態２）
本実施の形態では、半導体装置１０００と異なる構成を有する半導体装置１０１０について、図面を参酌しながら説明する。なお、説明の繰り返しを減らすため、主に半導体装置１０００と異なる部分について説明する。本実施の形態で説明の無い部分については、他の実施の形態を援用する。
【０２８６】
＜半導体装置１０１０の構成例＞
図１５（Ａ）は、半導体装置１０１０を示す断面図である。半導体装置１０１０はトランジスタ１５０およびトランジスタ２５０を有する。トランジスタ１５０およびトランジスタ２５０は、異なる構成を有する。また、図１５（Ａ）では、基板１０１上に設けたトランジスタ１５０およびトランジスタ２５０の断面を示している。なお、図１５（Ａ）は、図１６（Ａ）にＬ５−Ｌ６の一点鎖線で示す部位と、図１７（Ａ）にＬ７−Ｌ８の一点鎖線で示す部位の断面図に相当する。
【０２８７】
図１５（Ｂ）および（Ｃ）に、トランジスタの電気特性の一つであるＶｇ−Ｉｄカーブを示す。図１５（Ｂ）および（Ｃ）に示すＶｇ−Ｉｄカーブは、横軸がトランジスタのゲートとソース間の電圧（Ｖｇ）を示している。また、縦軸はトランジスタのドレインに流れる電流（Ｉｄ）を対数で示している。
【０２８８】
トランジスタ１５０およびトランジスタ２５０は、バックゲートを有するトランジスタである。図１５（Ｂ）は、バックゲートの電位をソースまたはゲートと同電位としたときのトランジスタ１５０のＶｇ−Ｉｄカーブを示し、図１５（Ｃ）は、バックゲートの電位をソースまたはゲートと同電位としたときのトランジスタ２５０のＶｇ−Ｉｄカーブを示している。図１５（Ｂ）および（Ｃ）に示すとおり、トランジスタ１５０とトランジスタ２５０は異なるトランジスタ特性を有する。トランジスタ２５０のＶｇ−Ｉｄカーブは、トランジスタ１５０のＶｇ−Ｉｄカーブよりも、Ｖｇがプラスの方向にシフトしている。すなわち、トランジスタ２５０は、トランジスタ１５０よりもＶｔｈが大きいトランジスタである。
【０２８９】
トランジスタ１５０とトランジスタ２５０について図面を用いて説明する。
【０２９０】
〔トランジスタ１５０〕
図１６（Ａ）は、トランジスタ１５０の平面図である。また、図１６（Ｂ）は、図１６（Ａ）にＬ５−Ｌ６の一点鎖線で示す部位と、Ｗ５−Ｗ６の一点鎖線で示す部位の断面図である。図１６（Ｂ）において、Ｌ５−Ｌ６はトランジスタ１５０のチャネル長方向の断面図であり、Ｗ５−Ｗ６はトランジスタ１５０のチャネル幅方向の断面図である。また、図１６（Ｃ）は、図１６（Ｂ）に示す部位１３４の拡大図である。
【０２９１】
トランジスタ１５０はトップゲート型のトランジスタの一種である。トランジスタ１５０は、トランジスタ１００とほぼ同様の構造を有するが、層１２９＿１が無い点が異なる。半導体装置に求められる性能や目的などによっては、層１２９＿１を設けなくてもよい。
【０２９２】
〔トランジスタ２５０〕
図１７（Ａ）は、トランジスタ２５０の平面図である。また、図１７（Ｂ）は、図１７（Ａ）にＬ７−Ｌ８の一点鎖線で示す部位と、Ｗ７−Ｗ８の一点鎖線で示す部位の断面図である。図１７Ｂ）において、Ｌ７−Ｌ８はトランジスタ２５０のチャネル長方向の断面図であり、Ｗ７−Ｗ８はトランジスタ２５０のチャネル幅方向の断面図である。また、図１７（Ｃ）は、図１７（Ｂ）に示す部位１３６の拡大図である。
【０２９３】
トランジスタ２５０はトップゲート型のトランジスタの一種である。トランジスタ２５０は、トランジスタ２００とほぼ同様の構造を有するが、層１２９＿２が無い点が異なる。半導体装置に求められる性能や目的などによっては、層１２９＿２を設けなくてもよい。層１２９を設けないことで、半導体装置の生産性を高めることができる。
【０２９４】
＜半導体装置１０１０の作製方法例＞
半導体装置１０１０の作製方法例について図１８を用いて説明する。図１８中のＬ５−Ｌ６断面は、図１６（Ａ）にＬ５−Ｌ６の一点鎖線で示す部位の断面に相当する。また、図１８中のＬ７−Ｌ８断面は、図１７（Ａ）にＬ７−Ｌ８の一点鎖線で示す部位の断面に相当する。
【０２９５】
上記実施の形態に示した工程７まで同様に行ない、半導体層１０９＿１ａ、半導体層１０９＿２ａ１、半導体層１０９＿２ａ２、半導体層１０９＿１ｂ、半導体層１０９＿２ｂ１、半導体層１０９＿２ｂ２、電極１１０＿１、電極１１０＿２ａ、電極１１０＿２ｂ、層１２８＿１、層１２８＿２ａ、および層１２８＿２ｂを形成する（図１８（Ａ）参照。）。
【０２９６】
次に、上記実施の形態に示した工程８と同様に、加熱処理を行ってもよい。また、本実施の形態に示す作製方法では、上記実施の形態に示した工程９および工程１０を行なわずに、工程１１を行なう（図１８（Ｂ）参照。）。層１２８と接して絶縁層１１４が形成され、絶縁層１１４上に層１２１が形成される。
【０２９７】
この後の工程は、上記実施の形態に示した工程１２以降と同様に行なえばよい。
【０２９８】
〔変形例１〕
図１９（Ａ）に示す半導体装置１０１０Ａは、トランジスタ１５０Ａおよびトランジスタ２５０Ａを有する。トランジスタ１５０Ａおよびトランジスタ２５０Ａは、トランジスタ１５０およびトランジスタ２５０と絶縁層１０８の形状が異なる。工程７の処理条件によっては、絶縁層１０８の一部を選択的に除去して絶縁層１０７を露出させ、島状の絶縁層１０８＿１、島状の絶縁層１０８＿２ａ、島状の絶縁層１０８＿２ｂを設けることができる。
【０２９９】
領域１２１ｂと重なる絶縁層１０８が無くなるため、電極１０５＿２と半導体層１０９＿２ｃを近づけることができる。よって、電極１０５＿２のゲートまたはバックゲートとしての機能を高めることができる。
【０３００】
〔変形例２〕
図１９（Ｂ）に示す半導体装置１０１０Ｂは、トランジスタ１５０Ｂおよびトランジスタ２５０Ｂを有する。トランジスタ１５０Ｂは、絶縁層１０６および絶縁層１０７を形成しない点がトランジスタ１５０と異なる。トランジスタ２５０Ｂは、絶縁層１０６および絶縁層１０７を形成しない点がトランジスタ２５０と異なる。半導体装置に求められる性能や目的などによっては、絶縁層１０６および絶縁層１０７を設けなくてもよい。絶縁層１０６および絶縁層１０７を設けないことで、半導体装置の生産性を高めることができる。また、絶縁層１０６および絶縁層１０７を設けないことで、電極１０５を半導体層１０９に近づけることができる。よって、電極１０５をゲートまたはバックゲートとして用いた場合に得られる効果を高めることができる。
【０３０１】
〔変形例３〕
図１９（Ｃ）に示す半導体装置１０１０Ｃは、トランジスタ１５０およびトランジスタ２５０Ｃを有する。トランジスタ２５０Ｃは、トランジスタ２５０から電極１０５＿２を除去した構成を有する。半導体装置に求められる性能や目的などによっては、電極１０５＿２を設けなくてもよい。
【０３０２】
〔変形例４〕
図２０（Ａ）に示す半導体装置１０１０Ｄは、トランジスタ１５０Ｄおよびトランジスタ２５０を有する。トランジスタ１５０Ｄは、トランジスタ１５０から電極１０５＿１を除去した構成を有する。半導体装置に求められる性能や目的などによっては、電極１０５＿１を設けなくてもよい。なお、電極１０５＿１と電極１０５＿２の両方を設けない構成もありえる。
【０３０３】
〔変形例５〕
また、図２０（Ｂ）に示す半導体装置１０１０Ｅは、トランジスタ１５０Ｄおよびトランジスタ２５０Ｃを有する。半導体装置１０１０Ｅのように、半導体装置に求められる性能や目的などによっては、電極１０５を設けなくてもよい。
【０３０４】
〔変形例６〕
図２０（Ｃ）に示す半導体装置１０１０Ｆは、トランジスタ１５０Ｆおよびトランジスタ２５０Ｆを有する。トランジスタ１５０Ｆは、トランジスタ１５０から層１２８＿１を除去した構成を有する。トランジスタ２５０Ｆは、トランジスタ２５０から層１２８＿２を除去した構成を有する。半導体装置に求められる性能や目的などによっては、層１２８を設けなくてもよい。
【０３０５】
〔変形例７〕
図２１（Ａ）に示す半導体装置１０１０Ｇは、トランジスタ１５０およびトランジスタ２５０Ｇを有する。トランジスタ２５０Ｇは、半導体層１０９＿２ａ１と半導体層１０９＿２ａ２が接続された半導体層１０９＿２ａを有する点がトランジスタ２５０と異なる。トランジスタ２５０Ｇでは、半導体層１０９＿２ａおよび半導体層１０９＿２ｃの一方、または両方が、チャネルが形成される半導体層として機能できる。
【０３０６】
〔変形例８〕
図２１（Ｂ）に示す半導体装置１０１０Ｈは、トランジスタ１５０Ｈおよびトランジスタ２５０Ｈを有する。トランジスタ１５０Ｈは、トランジスタ１５０から半導体層１０９＿１ａを除去した構成を有する。トランジスタ２５０Ｈは、トランジスタ２５０から半導体層１０９＿２ａ１および半導体層１０９＿２ａ２を除去した構成を有する。半導体装置に求められる性能や目的などによっては、半導体層１０９ａを設けなくてもよい。
【０３０７】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０３０８】
（実施の形態３）
本実施の形態では、本明細書等に開示したトランジスタを用いた半導体装置の一例について説明する。
【０３０９】
＜半導体装置の構造例＞
図２２（Ａ）乃至図２２（Ｃ）は、半導体装置４００の断面図である。半導体装置４００は、トランジスタ１００とトランジスタ２８１を有する。なお、本実施の形態に示すトランジスタ１００は、上記実施の形態に示した他のトランジスタと置き換えが可能である。図２２（Ａ）はトランジスタ１００とトランジスタ２８１のチャネル長方向の断面図であり、図２２（Ｂ）はチャネル幅方向の断面図である。図２２（Ｃ）は図２２（Ａ）に示すトランジスタ２８１の拡大図である。
【０３１０】
半導体装置４００は、基板４０１としてｎ型半導体を用いる。トランジスタ２８１は、チャネル形成領域２８３、高濃度ｐ型不純物領域２８５、絶縁層２８６、電極２８７、側壁２８８を有する。また、絶縁層２８６を介して側壁２８８と重なる領域に低濃度ｐ型不純物領域２８４を有する。絶縁層２８６はゲート絶縁層として機能できる。電極２８７はゲート電極として機能できる。トランジスタ２８１は、チャネル形成領域２８３が基板４０１の一部に形成される。
【０３１１】
低濃度ｐ型不純物領域２８４は、電極２８７形成後、側壁２８８形成前に、電極２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｐ型不純物領域２８４は、自己整合によって形成することができる。側壁２８８の形成後、高濃度ｐ型不純物領域２８５を形成する。なお、低濃度ｐ型不純物領域２８４は高濃度ｐ型不純物領域２８５と同じ導電型を有し、導電型を付与する不純物の濃度が高濃度ｐ型不純物領域２８５よりも低い。また、低濃度ｐ型不純物領域２８４は、状況に応じて設けなくてもよい。
【０３１２】
トランジスタ２８１は、素子分離層４１４によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
【０３１３】
トランジスタ２８１はｐチャネル型のトランジスタとして機能できる。また、トランジスタ２８１上に絶縁層４０３が形成され、絶縁層４０３上に絶縁層４０４が形成されている。絶縁層４０３、および絶縁層４０４は、上記実施の形態に示した絶縁層と同様の材料および方法で形成することができる。なお、絶縁層４０３および絶縁層４０４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を防ぐ機能を有する絶縁材料を用いて形成することが好ましい。なお、絶縁層４０３と絶縁層４０４のどちらか一方を省略してもよいし、絶縁層をさらに積層してもよい。
【０３１４】
また、半導体装置４００は、絶縁層４０４上に平坦な表面を有する絶縁層４０５を有する。絶縁層４０５は、上記実施の形態に示した絶縁層と同様の材料および方法で形成することができる。また、絶縁層４０５表面にＣＭＰ処理を行ってもよい。
【０３１５】
また、絶縁層４０５として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いてもよい。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いてもよい。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４０５を形成してもよい。
【０３１６】
また、絶縁層４０５の上に、電極４１３ａ、電極４１３ｂ、および電極４１３ｃが形成されている。電極４１３ａ、電極４１３ｂ、および電極４１３ｃは、上記実施の形態に示した電極と同様の材料および方法で形成することができる。
【０３１７】
また、電極４１３ａはコンタクトプラグ４０６ａを介して高濃度ｐ型不純物領域２８５の一方と電気的に接続されている。電極４１３ｂはコンタクトプラグ４０６ｂを介して高濃度ｐ型不純物領域２８５の他方と電気的に接続されている。電極４１３ｃはコンタクトプラグ４０６ｃを介して電極２８７と電気的に接続されている。
【０３１８】
また、電極４１３ａ、電極４１３ｂ、および電極４１３ｃを覆って絶縁層４０７が形成されている。絶縁層４０７は、絶縁層４０５と同様の材料および方法で形成することができる。また、絶縁層４０７の表面にＣＭＰ処理を行ってもよい。
【０３１９】
また、絶縁層４０７上に絶縁層１０２が形成されている。絶縁層４０７よりも上層の構成については、上記実施の形態を参酌すれば理解できる。よって、本実施の形態での詳細な説明は省略する。また、電極１１７＿１ｂはコンタクトプラグ４０８を介して電極４１３ｂと電気的に接続されている。
【０３２０】
コンタクトプラグ４０６ａ、コンタクトプラグ４０６ｂ、コンタクトプラグ４０６ｃ、およびコンタクトプラグ４０８は、電極１１６と同様の材料および方法で形成することができる。
【０３２１】
〔変形例１〕
基板４０１にｎチャネル型のトランジスタであるトランジスタ２８２を設けてもよい。図２３（Ａ）および図２３（Ｂ）は、半導体装置４１０の断面図である。半導体装置４１０は、半導体装置４００にトランジスタ２８２を付加した構成を有する。図２３（Ａ）はトランジスタ１００、トランジスタ２８１、および、トランジスタ２８２のチャネル長方向の断面図であり、図２３（Ｂ）はトランジスタ２８２の拡大図である。
【０３２２】
トランジスタ２８２は、チャネル形成領域１２８３がウェル２２０に形成される。また、トランジスタ２８２は、チャネル形成領域１２８３、高濃度ｎ型不純物領域１２８５、絶縁層２８６、電極２８７、側壁２８８を有する。また、絶縁層２８６を介して側壁２８８と重なる領域に低濃度ｎ型不純物領域１２８４を有する。
【０３２３】
低濃度ｎ型不純物領域１２８４は、電極２８７形成後、側壁２８８形成前に、電極２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｎ型不純物領域１２８４は、自己整合により形成することができる。側壁２８８の形成後、高濃度ｎ型不純物領域１２８５を形成する。なお、低濃度ｎ型不純物領域１２８４は高濃度ｎ型不純物領域１２８５と同じ導電型を有し、導電型を付与する不純物の濃度が高濃度ｎ型不純物領域１２８５よりも低い。また、低濃度ｎ型不純物領域１２８４は、状況に応じて設けなくてもよい。
【０３２４】
〔変形例２〕
図２４（Ａ）乃至図２４（Ｃ）は半導体装置４２０の断面図である。半導体装置４２０は、半導体装置４００が有するトランジスタ２８１を、Ｆｉｎ型のトランジスタ２９１に置き換えた構成を有する。トランジスタをＦｉｎ型とすることにより、実効上のチャネル幅が増大し、トランジスタのオン特性を改善することができる。また、チャネル形成領域に対するゲート電極の電界の寄与を高くすることができるため、トランジスタのオフ特性を改善することができる。
【０３２５】
〔変形例３〕
図２５は半導体装置４３０の断面図である。半導体装置４３０はトランジスタ１００、トランジスタ２００、トランジスタ２８１、容量素子２４０を有する。また、半導体装置４３０は、トランジスタ２８１を覆う絶縁層４０５上に絶縁層４３１、絶縁層４３２、絶縁層４３３、絶縁層４３４、絶縁層４３５、および絶縁層４３６、を有する。また、半導体装置４３０は、絶縁層４０５上に電極４２２、および電極４２４を有する。
【０３２６】
電極４２２は、絶縁層４３１および絶縁層４３２に埋め込むように設けられている。また、電極４２２は、絶縁層４０３、絶縁層４０４、および絶縁層４０５に設けられた電極４２１を介してトランジスタ２８１と電気的に接続されている。
【０３２７】
電極４２４は、絶縁層４３５に埋め込むように設けられている。また、電極４２４は、絶縁層４３３および絶縁層４３４に設けられた電極４２３を介して電極４２２と電気的に接続されている。
【０３２８】
また、半導体装置４３０は、絶縁層４３６上に絶縁層１０２および絶縁層１０３を介してトランジスタ１００およびトランジスタ２００を有する。また、トランジスタ１００およびトランジスタ２００上に絶縁層１１５および絶縁層４３９を有し、絶縁層４３９上に電極４２７および電極２４１を有する。また、電極４２７および電極２４１を覆う絶縁層２４２を有する。また、絶縁層２４２上に、電極２４１を覆う電極２４３を有する。
【０３２９】
電極２４１、絶縁層２４２、および電極２４３が重なる領域が、容量素子２４０として機能する。電極２４１を覆って電極２４３を設けることで、電極２４１の上面だけでなく側面も容量素子として機能することができる。
【０３３０】
電極４２７は、絶縁層４３９、絶縁層１１５、絶縁層１１４、半導体層１０９ｃ、および層１２９の一部に設けられた電極４２６を介してトランジスタ２００のソースまたはドレインと電気的に接続されている。
【０３３１】
また、電極２４３および絶縁層２４２上に絶縁層４３７を有し、絶縁層４３７上に電極４２９を有し、電極４２９上に絶縁層４３８を有する。電極４２９は、絶縁層４３７の一部に設けられた電極４２８を介して電極４２７と電気的に接続されている。
【０３３２】
絶縁層４３１、絶縁層４３２、絶縁層４３３、絶縁層４３４、絶縁層４３５、絶縁層４３６、絶縁層４３９、絶縁層２４２、絶縁層４３７、および絶縁層４３８は、上記実施の形態などに示した絶縁層と同様の材料および方法で形成することができる。また、電極４２１、電極４２２、電極４２３、電極４２４、電極４２５、電極４２６、電極４２７、電極２４１、電極２４３、電極４２８、および電極４２９は、上記実施の形態などに示した電極と同様の材料および方法で形成することができる。
【０３３３】
また、電極４２１、電極４２２、電極４２３、電極４２４、電極４２５、電極４２６、電極４２７、電極４２８、および電極４２９は、ダマシン法や、デュアルダマシン法などを用いて形成してもよい。
【０３３４】
＜半導体回路の一例＞
本明細書等に開示したトランジスタは、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、およびＮＯＲ回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、およびメモリ素子などの様々な半導体回路に用いることができる。
【０３３５】
本明細書等に開示したトランジスタを用いた半導体回路の一例を、図２６の回路図に示す。なお、回路図等において、ＯＳトランジスタを用いることが好ましいトランジスタの回路記号に「ＯＳ」を付す場合がある。
【０３３６】
図２６（Ａ）に示す半導体回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を直列に接続し、且つ、それぞれのゲートを接続した、インバータ回路の構成例を示している。
【０３３７】
図２６（Ｂ）に示す半導体回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を並列に接続した、アナログスイッチ回路の構成例を示している。
【０３３８】
図２６（Ｃ）に示す半導体回路は、トランジスタ２８１ａ、トランジスタ２８１ｂ、トランジスタ２８２ａ、およびトランジスタ２８２ｂを用いたＮＡＮＤ回路の構成例を示している。ＮＡＮＤ回路は、入力端子ＩＮ＿Ａと入力端子ＩＮ＿Ｂに入力される電位の組み合わせによって、出力される電位が変化する。
【０３３９】
＜記憶素子の一例＞
図２７（Ａ）に示す半導体回路は、トランジスタ２６２のソースまたはドレインの一方を、トランジスタ２６３のゲートおよび容量素子２５８の一方の電極に接続した記憶素子２５１ａの構成例を示している。また、図２７（Ｂ）に示す回路は、トランジスタ２６２のソースまたはドレインの一方を、容量素子２５８の一方の電極に接続した記憶素子２６１ａの構成例を示している。
【０３４０】
記憶素子２５１ａおよび記憶素子２６１ａは、配線２５４およびトランジスタ２６２を介して入力された電荷を、ノード２５７に保持することができる。トランジスタ２６２にＯＳトランジスタを用いることで、長期間に渡ってノード２５７の電荷を保持することができる。
【０３４１】
記憶素子２５１ａはトランジスタ２６３を有する。図２７（Ａ）ではトランジスタ２６３としてｐチャネル型のトランジスタを示しているが、ｎチャネル型のトランジスタを用いてもよい。例えば、トランジスタ２６３として、トランジスタ２８１またはトランジスタ２８２を用いてもよい。また、トランジスタ２６３としてＯＳトランジスタを用いてもよい。
【０３４２】
ここで、図２７（Ａ）に示す記憶素子２５１ａおよび図２７（Ｂ）に示す記憶素子２６１ａについて、詳細に説明しておく。
【０３４３】
記憶素子２５１ａは、第１の半導体を用いたトランジスタ２６３と第２の半導体を用いたトランジスタ２６２、および容量素子２５８を有している。
【０３４４】
トランジスタ２６２は、上記実施の形態に開示したＯＳトランジスタを用いることができる。トランジスタ２６２にオフ電流が小さいトランジスタを用いることにより、ノード２５７に長期にわたり情報を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い記憶素子となる。
【０３４５】
図２７（Ａ）において、配線２５２がトランジスタ２６３のソースまたはドレインの一方と電気的に接続され、配線２５３がトランジスタ２６３のソースまたはドレインの他方と電気的に接続される。また、配線２５５はトランジスタ２６２のゲートと電気的に接続され、トランジスタ２６２のソースまたはドレインの一方は、ノード２５７と電気的に接続され、トランジスタ２６２のソースまたはドレインの他方は、配線２５４と電気的に接続されている。そして、トランジスタ２６３のゲート、および容量素子２５８の電極の一方は、ノード２５７と電気的に接続されている。また、配線２５６が容量素子２５８の電極の他方と電気的に接続されている。
【０３４６】
図２７（Ａ）に示す記憶素子２５１ａは、ノード２５７に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０３４７】
〔書き込み動作、保持動作〕
記憶素子２５１ａの、情報の書き込み動作および保持動作について説明する。まず、配線２５５の電位を、トランジスタ２６２がオン状態となる電位にする。これにより、配線２５４の電位がノード２５７に与えられる。即ち、ノード２５７に所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、「Ｌｏｗレベル電荷」、「Ｈｉｇｈレベル電荷」ともいう。）のどちらかが与えられるものとする。その後、配線２５５の電位を、トランジスタ２６２がオフ状態となる電位とすることで、ノード２５７に電荷が保持される（保持動作）。
【０３４８】
なお、Ｈｉｇｈレベル電荷は、Ｌｏｗレベル電荷よりもノード２５７に高い電位を与える電荷とする。また、トランジスタ２６３にｐチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタ２６３のしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタ２６３のしきい値電圧よりも低い電位を与える電荷とする。すなわち、Ｈｉｇｈレベル電荷とＬｏｗレベル電荷は、どちらもトランジスタ２６３がオフ状態となる電位を与える電荷である。
【０３４９】
〔読み出し動作・１〕
次に情報の読み出し動作について説明する。配線２５２に配線２５３の電位と異なる所定の電位（定電位）を与えた状態で、配線２５６に読み出し電位ＶＲを与えると、ノード２５７に保持されている情報を読み出すことができる。
【０３５０】
Ｈｉｇｈレベル電荷により与えられる電位をＶＨ、Ｌｏｗレベル電荷により与えられる電位をＶＬとすると、読み出し電位ＶＲは、｛（Ｖｔｈ−ＶＨ）＋（Ｖｔｈ＋ＶＬ）｝／２とすればよい。なお、情報の読み出しをしないときの配線２５６の電位は、トランジスタ２６３にｐチャネル型のトランジスタを用いる場合はＶＨより高い電位とし、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合はＶＬより低い電位とすればよい。
【０３５１】
例えば、トランジスタ２６３にｐチャネル型のトランジスタを用いる場合、トランジスタ２６３のＶｔｈが−２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを−２Ｖとすればよい。ノード２５７に書き込まれた電位がＶＨのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＨ、すなわち−１Ｖが印加される。−１ＶはＶｔｈよりも高いため、トランジスタ２６３はオン状態にならない。よって、配線２５３の電位は変化しない。また、ノード２５７に書き込まれた電位がＶＬのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＬ、すなわち−３Ｖが印加される。−３ＶはＶｔｈよりも低いため、トランジスタ２６３がオン状態になる。よって、配線２５３の電位が変化する。
【０３５２】
また、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合、トランジスタ２６３のＶｔｈが２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを２Ｖとすればよい。ノード２５７に書き込まれた電位がＶＨのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＨ、すなわち３Ｖが印加される。３ＶはＶｔｈよりも高いため、トランジスタ２６３はオン状態になる。よって、配線２５３の電位が変化する。また、ノード２５７に書き込まれた電位がＶＬのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＬ、すなわち１Ｖが印加される。１ＶはＶｔｈよりも低いため、トランジスタ２６３はオン状態にならない。よって、配線２５３の電位は変化しない。
【０３５３】
配線２５３の電位を判別することで、ノード２５７に保持されている情報を読み出すことができる。
【０３５４】
図２７（Ｂ）に示す記憶素子２６１ａは、トランジスタ２６３を有さない点が記憶素子２５１ａと異なる。また、容量素子２５８の他方の電極が、配線２６４と電気的に接続される。配線２６４の電位は固定電位であればどのような電位でもよい。例えば、配線２６４をＧＮＤとすればよい。記憶素子２６１ａも、記憶素子２５１ａと同様の動作により情報の書き込みが可能である。
【０３５５】
〔読み出し動作・２〕
記憶素子２６１ａの、情報の読み出し動作について説明する。配線２５５にトランジスタ２６２がオン状態になる電位が与えられると、浮遊状態である配線２５４と容量素子２５８とが導通し、配線２５４と容量素子２５８の間で電荷が再分配される。その結果、配線２５４の電位が変化する。配線２５４の電位の変化量は、ノード２５７の電位（またはノード２５７に蓄積された電荷）によって、異なる値をとる。
【０３５６】
例えば、ノード２５７の電位をＶ、容量素子２５８の容量をＣ、配線２５４が有する容量成分をＣＢ、電荷が再分配される前の配線２５４の電位をＶＢ０とすると、電荷が再分配された後の配線２５４の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、ノード２５７の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線２５４の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線２５４の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３５７】
そして、配線２５４の電位を所定の電位と比較することで、情報を読み出すことができる。
【０３５８】
以上に示した記憶素子は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０３５９】
また、該記憶素子は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が全く生じない。即ち、本発明の一態様に係る記憶素子は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶素子である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０３６０】
また、トランジスタ２６２にバックゲートを有するトランジスタを用いてもよい。当該バックゲートに供給する電位を制御することで、トランジスタ２６２のしきい値電圧を任意に変化させることができる。図２７（Ｃ）に示す記憶素子２５１ｂは、記憶素子２５１ａとほぼ同様の回路構成を有する。記憶素子２５１ｂは、トランジスタ２６２にバックゲートを有するトランジスタを用いる点が記憶素子２５１ａと異なる。図２７（Ｄ）に示す記憶素子２６１ｂは、記憶素子２６１ａとほぼ同様の回路構成を有する。記憶素子２６１ｂは、トランジスタ２６２にバックゲートを有するトランジスタを用いる点が記憶素子２６１ａと異なる。
【０３６１】
また、記憶素子２５１ｂおよび記憶素子２６１ｂは、トランジスタ２６２のバックゲートが配線２５９と電気的に接続されている。配線２５９に供給する電位を制御することで、トランジスタ２６２のしきい値電圧を任意に変化させることができる。
【０３６２】
＜記憶装置の一例＞
上記の記憶素子を用いた記憶装置の一例を図２８（Ａ）および図２８（Ｂ）の回路図に示す。図２８（Ａ）に示す記憶装置３００は、記憶回路３１０と電圧保持回路３２０を有する。図２８（Ｂ）に示す記憶装置３００ａは、記憶回路３１０ａと電圧保持回路３２０ａを有する。記憶回路３１０および記憶回路３１０ａは、複数の記憶素子を有する。図２８（Ａ）および図２８（Ｂ）では、３つの記憶素子２６１ｂ（記憶素子２６１ｂ＿１乃至記憶素子２６１ｂ＿３）を有する場合を例示している。
【０３６３】
図２８（Ａ）に示す記憶装置３００において、記憶回路３１０が有する記憶素子２６１ｂ＿１は、配線２５５＿１および配線２５４＿１と電気的に接続される。また、記憶回路３１０が有する記憶素子２６１ｂ＿２は、配線２５５＿２および配線２５４＿２と電気的に接続される。また、記憶回路３１０が有する記憶素子２６１ｂ＿３は、配線２５５＿３および配線２５４＿３と電気的に接続される。また、記憶回路３１０が有する記憶素子２６１ｂ＿１乃至記憶素子２６１ｂ＿３は配線２６４と電気的に接続される。
【０３６４】
図２８（Ｂ）に示す記憶装置３００ａにおいて、記憶回路３１０ａが有する記憶素子２６１ｂ＿１乃至記憶素子２６１ｂ＿３は配線２５５と電気的に接続される。また、記憶回路３１０ａが有する記憶素子２６１ｂ＿１は、配線２５４＿１および配線２６４＿１と電気的に接続される。また、記憶回路３１０ａが有する記憶素子２６１ｂ＿２は、配線２５４＿２および配線２６４＿２と電気的に接続される。また、記憶回路３１０ａが有する記憶素子２６１ｂ＿３は、配線２５４＿３および配線２６４＿３と電気的に接続される。
【０３６５】
なお、記憶素子２６１ｂ＿１乃至記憶素子２６１ｂ＿３の構成や動作などについては、前述した記憶素子２６１ｂに関する説明を参酌すればよい。よって、ここでの詳細な説明は省略する。
【０３６６】
電圧保持回路３２０は、トランジスタ３２３、および容量素子３２４を有する。図２８（Ａ）では、トランジスタ３２３としてバックゲートを有するトランジスタを示している。トランジスタ３２３のソースまたはドレインの一方は、端子３２１と電気的に接続される。トランジスタ３２３のソースまたはドレインの他方、ゲート、およびバックゲートは、配線２５９と電気的に接続される。容量素子３２４の一方の電極は、配線２５９と電気的に接続される。容量素子３２４の他方の電極は、配線３２２と電気的に接続される。
【０３６７】
電圧保持回路３２０ａは、トランジスタ３２３ａ、および容量素子３２４を有する。トランジスタ３２３ａは、バックゲートを有さない点がトランジスタ３２３と異なる。トランジスタ３２３ａのソースまたはドレインの一方は、端子３２１と電気的に接続される。トランジスタ３２３ａのソースまたはドレインの他方およびゲートは、配線２５９と電気的に接続される。容量素子３２４の一方の電極は、配線２５９と電気的に接続される。容量素子３２４の他方の電極は、配線３２２と電気的に接続される。
【０３６８】
記憶装置３００および記憶装置３００ａは、配線３２２の電位を制御することで、配線２５９の電位を変化させることができる。記憶装置３００および記憶装置３００ａの読み出し動作および書き込み動作時には、配線２５９の電位が、後述する負電位（ＧＮＤよりも低い電位。）よりも高く、かつトランジスタ２６２のＶｔｈに相当する電位（トランジスタ２６２がオン状態となる電位）より低い電位になるように、配線３２２に電位を供給する。
【０３６９】
また、記憶装置３００ａのように記憶素子２６１ｂ＿１乃至記憶素子２６１ｂ＿３それぞれが有するトランジスタ２６２のゲートが配線２５５と電気的に接続されている場合は、配線２５９の電位をトランジスタ２６２のＶｔｈに相当する電位以上としてもよい。
【０３７０】
配線２５９の電位を制御することにより、トランジスタ２６２の動作速度を速めることができる。また、トランジスタ２６２の見かけ上のＶｔｈを小さくすることができる。よって、情報の書き込み速度および読み出し速度を速めることができる。
【０３７１】
また、記憶回路３１０の保持動作時は、配線３２２に固定電位を供給する。例えば、ＧＮＤを供給する。その後、端子３２１に負電位（ＧＮＤよりも低い電位。）を供給する。端子３２１に負電位が供給されると、相対的にトランジスタ３２３（トランジスタ３２３ａ）のゲート電位が高くなり、トランジスタ３２３（トランジスタ３２３ａ）がオン状態となる。すると、トランジスタ３２３（トランジスタ３２３ａ）を介して配線２５９に負電位が供給される。なお、より正確には、配線２５９は負電位よりもトランジスタ３２３（トランジスタ３２３ａ）のＶｔｈ分高い電位となる。ただし、説明をわかりやすくするため、本実施の形態では配線２５９に負電位が供給されるものとする。
【０３７２】
配線２５９に負電位が供給されると、トランジスタ２６２のバックゲート電位が下がり、トランジスタ２６２がオフ状態となり、記憶回路３１０に書き込まれた情報が保持される。また、トランジスタ２６２のバックゲートに負電位を供給することで、トランジスタの見かけ上のＶｔｈが大きくなる。よって、トランジスタ２６２のゲート電位が変動しても、記憶回路３１０に書き込まれた情報を保持することができる。
【０３７３】
次に、端子３２１にＧＮＤ以上の電位を供給する。例えば、ＧＮＤを供給する。配線２５９の電位は負電位であるため、トランジスタのゲート電位も負電位となる。よって、トランジスタ３２３（トランジスタ３２３ａ）がオフ状態となる。この後、記憶装置３００（記憶装置３００ａ）への電力供給が停止しても、トランジスタ３２３（トランジスタ３２３ａ）、およびトランジスタ２６２のオフ状態を維持することができる。
【０３７４】
電圧保持回路３２０は、記憶装置３００（記憶装置３００ａ）の保持動作時に配線２５９の電位変動を抑制する機能を有する。また、電圧保持回路３２０は、記憶装置３００（記憶装置３００ａ）への電力供給が停止しても、配線２５９の電位変動を抑制する機能を有する。すなわち、電圧保持回路３２０は、配線２５９の電圧を保持する機能を有する。配線２５９の電圧を保持するため、トランジスタ３２３（トランジスタ３２３ａ）はオフ電流の小さいトランジスタであることが好ましい。例えば、容量素子３２４の容量値が１０ｐＦであり、許容される配線２５９の電位上昇が０．５Ｖとすると、配線２５９の電位が０．５Ｖ上昇するまでにかかる期間は、トランジスタ３２３（トランジスタ３２３ａ）のオフ電流が１．３９×１０−１５Ａの場合に１時間、トランジスタ３２３（トランジスタ３２３ａ）のオフ電流が５．７９×１０−１７Ａの場合に１日、トランジスタ３２３（トランジスタ３２３ａ）のオフ電流が１．５９×１０−１９Ａの場合に１年、トランジスタ３２３（トランジスタ３２３ａ）のオフ電流が１．５９×１０−２０Ａの場合に１０年である。トランジスタ３２３（トランジスタ３２３ａ）のオフ電流を１．５９×１０−２０Ａ以下にすることで、記憶回路３１０に書き込まれた情報を１０年以上保持することができる。
【０３７５】
例えば、トランジスタ３２３（トランジスタ３２３ａ）としてＯＳトランジスタを用いることで、オフ電流の極めて小さいトランジスタを実現できる。オフ電流を小さくするため、トランジスタ３２３（トランジスタ３２３ａ）は、チャネル長が長いトランジスタが好ましい。または、トランジスタ３２３（トランジスタ３２３ａ）は、チャネル幅が短いトランジスタが好ましい。または、トランジスタ３２３（トランジスタ３２３ａ）は、チャネル幅よりもチャネル長が長いトランジスタが好ましい。
【０３７６】
特に、トランジスタ３２３（トランジスタ３２３ａ）は、Ｖｇが０Ｖの時のドレイン電流（オフ電流）が小さいトランジスタであることが好ましい。よって、トランジスタ３２３（トランジスタ３２３ａ）としてＶｔｈの大きなトランジスタを用いることが好ましい。Ｖｔｈの大きなトランジスタとして、前述したトランジスタ２００などを用いることができる。
【０３７７】
また、トランジスタ２６２は情報の書き込みおよび読み出しを行なうため、Ｖｔｈが小さいトランジスタを用いることが好ましい。よって、トランジスタ２６２は、Ｖｇが０Ｖの時のドレイン電流（オフ電流）が、トランジスタ３２３（トランジスタ３２３ａ）よりも大きい場合がある。また、トランジスタ２６２は、オン電流や電界効果移動度の大きいトランジスタを用いることが好ましい。よって、トランジスタ２６２は、オン電流や電界効果移動度が、トランジスタ３２３（トランジスタ３２３ａ）よりも大きい場合がある。トランジスタ２６２として、前述したトランジスタ１００などを用いることができる。
【０３７８】
図２９は、記憶回路３１０のトランジスタ２６２としてトランジスタ１００を用い、電圧保持回路３２０のトランジスタ３２３としてトランジスタ２００を用いた場合の、記憶装置３００の断面構造の一部を示す図である。
【０３７９】
図２９において、記憶装置３００は、基板１０１上に絶縁層１０２および絶縁層１０３を介してトランジスタ２６２およびトランジスタ３２３を有する。また、トランジスタ２６２およびトランジスタ３２３上に絶縁層１１５および絶縁層４３９を有し、絶縁層４３９上に電極２４１、電極２４４、および電極４２７を有する。また、電極２４１、電極２４４、および電極４２７を覆う絶縁層２４２を有する。また、絶縁層２４２上に、電極２４１を覆う電極２４３、および電極２４４を覆う電極２４５を有する。
【０３８０】
電極２４１、絶縁層２４２、および電極２４３が重なる領域が、容量素子２５８として機能する。電極２４１を覆って電極２４３を設けることで、電極２４１の上面だけでなく側面も容量素子として機能することができる。電極２４４、絶縁層２４２、および電極２４５が重なる領域が、容量素子３２４として機能する。電極２４４を覆って電極２４５を設けることで、電極２４４の上面だけでなく側面も容量素子として機能することができる。
【０３８１】
電極４２７は、絶縁層４３９、絶縁層１１５、絶縁層１１４、半導体層１０９ｃ、および層１２９それぞれの一部に設けられた電極４２６を介してトランジスタ３２３のソースまたはドレインの一方と電気的に接続されている。
【０３８２】
また、電極２４３、電極２４５および絶縁層２４２上に絶縁層４３７を有し、絶縁層４３７上に電極４２９を有し、電極４２９上に絶縁層４３８を有する。電極４２９は、絶縁層４３７の一部に設けられた電極４２８を介して電極４２７と電気的に接続されている。
【０３８３】
トランジスタ３２３のソースまたはドレインの他方は、トランジスタ３２３のゲートおよびトランジスタ２６２のバックゲートと電気的に接続されている。また、図示していないが、トランジスタ３２３のゲートとバックゲートは電気的に接続されている。
【０３８４】
絶縁層４３９、絶縁層２４２、絶縁層４３７、および絶縁層４３８は、上記実施の形態などに示した絶縁層と同様の材料および方法で形成することができる。また、電極４２６、電極４２７、電極２４１、電極２４３、電極２４４、電極２４５、電極４２８、および電極４２９は、上記実施の形態などに示した電極と同様の材料および方法で形成することができる。また、電極２４１、電極２４４、および電極４２７は、同一工程で同時に作製することができる。また、電極２４３、および電極２４５は、同一工程で同時に作製することができる。
【０３８５】
本発明の一態様によれば、異なる電気特性を有するトランジスタをほぼ同じ工程で作製することができる。よって、本発明の一態様によれば、生産性の高い記憶装置を提供できる。また、本発明の一態様によれば、電力の供給を停止しても情報を長期間保持できる記憶装置を実現できる。例えば、電力の供給を停止しても、１年以上、さらには１０年以上の期間で情報を保持可能な記憶装置を実現できる。よって、本発明の一態様の記憶装置を不揮発性メモリと見なすこともできる。
【０３８６】
＜ＣＰＵの一例＞
次に、上述したトランジスタおよび／または半導体装置を用いることができるＣＰＵの一例を説明する。図３０は、上述したトランジスタを一部に用いたＣＰＵの構成例を示すブロック図である。
【０３８７】
図３０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３８８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３８９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３９０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０３９１】
図３０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０３９２】
図３０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３９３】
＜ＲＦタグの一例＞
次に、上述したトランジスタおよび／または半導体装置を用いることができるＲＦタグの一例を説明する。図３１は、ＲＦタグの構成例を示すブロック図である。
【０３９４】
本発明の一態様に係るＲＦタグは、内部に記憶回路（記憶装置）を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
【０３９５】
図３１に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。通信器８０１に上述したトランジスタを用いてもよい。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０３９６】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０３９７】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０３９８】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０３９９】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０４００】
なお、上述の各回路は、適宜、取捨することができる。
【０４０１】
記憶回路８１０に上述した半導体装置を用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０４０２】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０４０３】
本発明の一態様に係るＲＦタグの使用例について図３２を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券、無記名債券、運転免許証や住民票などの証書（図３２（Ａ）参照。）、ＤＶＤソフトやビデオテープなどの記録媒体（図３２（Ｂ）参照。）、皿やコップや瓶などの容器（図３２（Ｃ）参照。）、包装紙や箱やリボンなどの包装用品、自転車などの移動体（図３２（Ｄ）参照。）、鞄や眼鏡などの身の回り品、植物、動物、人体、衣類、生活用品、薬品や薬剤を含む医療品、または電子機器（例えば、液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話。）などの物品、もしくは各物品に取り付ける荷札（図３２（Ｅ）および図３２（Ｆ）参照。）などに設けて使用することができる。
【０４０４】
本発明の一態様に係るＲＦタグ８００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券、無記名債券、または証書などに本発明の一態様に係るＲＦタグ８００を設けることにより、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器、記録媒体、身の回り品、衣類、生活用品、または電子機器などに本発明の一態様に係るＲＦタグ８００を取り付けることにより、検品システムなどのシステムの効率化を図ることができる。また、移動体に本発明の一態様に係るＲＦタグ８００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。以上のように、本発明の一態様に係るＲＦタグ８００は、上述したような各用途に用いることができる。
【０４０５】
＜撮像装置＞
上述したトランジスタおよび／または半導体装置を用いることができる撮像装置の一例を説明する。本実施の形態では、撮像装置６１０について、図面を参照して説明する。
【０４０６】
図３３（Ａ）は、撮像装置６１０の構成例を示す平面図である。撮像装置６１０は、画素部６４０と、第１の回路６６０、第２の回路６７０、第３の回路６８０、及び第４の回路６９０を有する。なお、本明細書等において、第１の回路６６０乃至第４の回路６９０などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第１の回路６６０は周辺回路の一部と言える。
【０４０７】
図３３（Ｂ）は、画素部６４０の構成例を示す図である。画素部６４０は、例えば、ｐ列ｑ行（ｐおよびｑは２以上の自然数）のマトリクス状に配置された複数の画素６４５（撮像素子）を有する。なお、図３３（Ｂ）中のｎは１以上ｐ以下の自然数であり、ｍは１以上ｑ以下の自然数である。
【０４０８】
例えば、画素６４５を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６１０を実現することができる。また、例えば、画素６４５を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６１０を実現することができる。また、例えば、画素６４５を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６１０を実現することができる。画素６４５を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置６１０を実現することも可能である。
【０４０９】
第１の回路６６０および第２の回路６７０は、複数の画素６４５に接続し、複数の画素６４５を駆動するための信号を供給する機能を有する。また、第１の回路６６０は、画素６４５から出力されたアナログ信号を処理する機能を有していてもよい。また、第３の回路６８０は、周辺回路の動作タイミングを制御する機能を有していてもよい。例えば、クロック信号を生成する機能を有していてもよい。また、外部から供給されたクロック信号の周波数を変換する機能を有していてもよい。また、第３の回路６８０は、参照用電位信号（例えば、ランプ波信号など）を供給する機能を有していてもよい。
【０４１０】
図３４に第１の回路６６０の構成例を示す。図３４に例示する第１の回路６６０は、信号処理回路６６１、列駆動回路６６２、出力回路６６３を有する。信号処理回路６６１は、列ごとに設けられた回路６６４を有する。また、回路６６４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）方式でノイズの除去を行なうことができる回路６６４ａ（「ＣＤＳ回路」ともいう。）、カウンタ回路６６４ｂ、ラッチ回路６６４ｃを有する。また、回路６６４は、アナログ−デジタル変換の機能を有する。信号処理回路６６１は列並列型（カラム型）アナログ−デジタル変換装置として機能することができる。
【０４１１】
回路６６４ａは、コンパレータ、スイッチ、および容量素子を有する。コンパレータの２つの入力端子はスイッチを介して接続されている。なお、当該スイッチとして、トランジスタやＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子などを用いてもよい。また、コンパレータの一方の端子は容量素子を介して配線６６７と接続されている。コンパレータの他方の端子は列ごとに設けられた配線６２３と接続される。なお、コンパレータの他方の端子と配線６２３は、容量素子を介して接続してもよい。
【０４１２】
回路６６４ａは、配線６２３から入力されるアナログ信号（撮像データ）と、配線６６７から入力される参照用電位信号（例えば、ランプ波信号）の電位を比較し、Ｈ電位またはＬ電位を出力する機能を有する。カウンタ回路６６４ｂには、配線６６８からクロック信号が入力され、回路６６４ａから出力されるＨ電位またはＬ電位が入力される。カウンタ回路６６４ｂは、Ｈ電位またはＬ電位が入力されている期間を計測し、計測結果をＮビットデジタル値のデジタル信号としてラッチ回路６６４ｃに出力する。また、カウンタ回路６６４ｂには、配線６６５からセット信号またはリセット信号が入力される。ラッチ回路６６４ｃは、該デジタル信号を保持する機能を有する。また、ラッチ回路６６４ｃには、配線６６６からセット信号またはリセット信号が入力される。
【０４１３】
列駆動回路６６２は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路６６２は、ラッチ回路６６４ｃに保持された撮像データを読み出す列を選択する選択信号を生成する。列駆動回路６６２は、シフトレジスタなどで構成することができる。列駆動回路６６２により列が順次選択され、選択された列のラッチ回路６６４ｃから出力された撮像データが、配線６６９を介して出力回路６６３に入力される。配線６６９は水平転送線として機能することができる。
【０４１４】
出力回路６６３に入力された撮像データは、出力回路６６３で処理されて、撮像装置６１０の外部に出力される。出力回路６６３は、例えばバッファ回路で構成することができる。また、出力回路６６３は、撮像装置６１０の外部に信号を出力するタイミングを制御できる機能を有していてもよい。
【０４１５】
また、第２の回路６７０は、信号を読み出す画素６４５を選択する選択信号を生成して出力する機能を有する。なお、第２の回路６７０を、行選択回路、又は垂直駆動回路と呼ぶ場合がある。このようにして、アナログ信号である撮像データを、Ｎビットデジタル値のデジタル信号に変換して、外部に出力することができる。
【０４１６】
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。また、周辺回路の一部に本発明の一態様に係る半導体装置などを設けてもよい。
【０４１７】
なお、周辺回路は、第１の回路６６０乃至第４の回路６９０のうち、少なくとも１つを省略してもよい。例えば、第１の回路６６０または第４の回路６９０の一方の機能を、第１の回路６６０または第４の回路６９０の他方に付加して、第１の回路６６０または第４の回路６９０の一方を省略してもよい。また、例えば、第２の回路６７０または第３の回路６８０の一方の機能を、第２の回路６７０または第３の回路６８０の他方に付加して、第２の回路６７０または第３の回路６８０の一方を省略してもよい。また、例えば、第１の回路６６０乃至第４の回路６９０のいずれか１つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
【０４１８】
また、図３５に示すように、第１の回路６６０乃至第４の回路６９０に重ねて画素部６４０を設けてもよい。図３５（Ａ）は第１の回路６６０乃至第４の回路６９０の上方に重ねて画素部６４０を形成した撮像装置６１０の上面図である。また、図３５（Ｂ）は、図３５（Ａ）に示した撮像装置６１０の構成を説明するための斜視図である。
【０４１９】
第１の回路６６０乃至第４の回路６９０の上方に重ねて画素部６４０を設けることで、撮像装置６１０の大きさに対する画素部６４０の占有面積を大きくすることができる。よって、撮像装置６１０の受光感度を向上することができる。また、撮像装置６１０のダイナミックレンジを向上することができる。また、撮像装置６１０の解像度を向上することができる。また、撮像装置６１０で撮影した画像の品質を高めることができる。また、撮像装置６１０の集積度を向上することができる。
【０４２０】
〔画素（撮像素子）〕
次に、画素６４５に用いることができる回路の一例について説明する。図３６（Ａ）に示す画素６４５は、光電変換素子６３８、トランジスタ６１２、トランジスタ６３５、および容量素子６３３を有する。トランジスタ６１２のソースまたはドレインの一方は光電変換素子６３８と電気的に接続される。トランジスタ６１２のソースまたはドレインの他方はノード６３７（電荷蓄積部）を介してトランジスタ６３５のゲートと電気的に接続されている。
【０４２１】
トランジスタ６１２および／またはトランジスタ６３５として、上記実施の形態に示したトランジスタ１００および／またはトランジスタ２００などを用いてもよい。例えば、トランジスタ６１２としてトランジスタ２００を用いてもよい。また、例えば、トランジスタ６１２としてトランジスタ１００を用いてもよい。
【０４２２】
また、トランジスタ６１２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６３３を小さくすることができる。または、図３６（Ｂ）に示す画素６４５のように、容量素子６３３を省略することができる。また、トランジスタ６１２としてＯＳトランジスタを用いると、ノード６３７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。トランジスタ６１２として、例えば上記実施の形態に開示したトランジスタなどを用いることができる。なお、トランジスタ６３５にＯＳトランジスタを用いてもよい。
【０４２３】
光電変換素子６３８には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
【０４２４】
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
【０４２５】
図３６（Ｃ）に示す画素６４５は、光電変換素子６３８としてフォトダイオードを用いる場合を示している。図３６（Ｃ）に示す画素６４５は、光電変換素子６３８、トランジスタ６１２、トランジスタ６３４、トランジスタ６３５、トランジスタ６３６、および容量素子６３３を有する。トランジスタ６１２のソースまたはドレインの一方は光電変換素子６３８のカソードと電気的に接続され、他方はノード６３７と電気的に接続されている。光電変換素子６３８のアノードは、配線６１１と電気的に接続されている。トランジスタ６３４のソースまたはドレインの一方はノード６３７と電気的に接続され、他方は配線６１８と電気的に接続されている。トランジスタ６３５のゲートはノード６３７と電気的に接続され、ソースまたはドレインの一方は配線６１９と電気的に接続され、他方はトランジスタ６３６のソースまたはドレインの一方と電気的に接続されている。トランジスタ６３６のソースまたはドレインの他方は配線６１８と電気的に接続されている。容量素子６３３の一方の電極はノード６３７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
【０４２６】
トランジスタ６１２は転送トランジスタとして機能できる。トランジスタ６１２のゲートには、転送信号ＴＸが供給される。トランジスタ６３４はリセットトランジスタとして機能できる。トランジスタ６３４のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６３５は増幅トランジスタとして機能できる。トランジスタ６３６は選択トランジスタとして機能できる。トランジスタ６３６のゲートには、選択信号ＳＥＬが供給される。また、配線６１８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
【０４２７】
次に、図３６（Ｃ）に示す画素６４５の動作について説明する。まず、トランジスタ６３４をオン状態にして、ノード６３７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６３４をオフ状態にすると、ノード６３７にＶＤＤが保持される。次に、トランジスタ６１２をオン状態とすると、光電変換素子６３８の受光量に応じて、ノード６３７の電位が変化する（蓄積動作）。その後、トランジスタ６１２をオフ状態にすると、ノード６３７の電位が保持される。次に、トランジスタ６３６をオン状態とすると、ノード６３７の電位に応じた電位が配線６１９に出力される（選択動作）。配線６１９の電位を検出することで、光電変換素子６３８の受光量を知ることができる。
【０４２８】
トランジスタ６１２およびトランジスタ６３４には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６３３を小さくすることができる。または、容量素子６３３を省略することができる。また、トランジスタ６１２およびトランジスタ６３４としてＯＳトランジスタを用いると、ノード６３７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
【０４２９】
画素６４５の構造例を図３７に示す。図３７は画素６４５の断面図である。図３７に示す画素６４５は、基板４０１としてｎ型半導体を用いている。また、基板４０１中に光電変換素子６３８のｐ型半導体６２１が設けられている。また、基板４０１の一部が、光電変換素子６３８のｎ型半導体６２２として機能する。
【０４３０】
また、トランジスタ６３５は基板４０１上に設けられている。トランジスタ６３５はｎチャネル型のトランジスタとして機能できる。また、基板４０１の一部にｐ型半導体のウェル６２０が設けられている。ウェル６２０はｐ型半導体６２１の形成と同様の方法で設けることができる。また、ウェル６２０とｐ型半導体６２１は同時に形成することができる。なお、トランジスタ６３５として、例えば上述したトランジスタ２８２を用いることができる。
【０４３１】
また、光電変換素子６３８、およびトランジスタ６３５上に絶縁層６１３、絶縁層６１４、および絶縁層６１５が形成されている。絶縁層６１３、絶縁層６１４、および絶縁層６１５は、上述した他の絶縁層と同様の材料および方法により形成することができる。
【０４３２】
また、絶縁層６１３乃至絶縁層６１５のｎ型半導体６２２と重なる領域に開口６２４が形成され、絶縁層６１３乃至絶縁層６１５のｐ型半導体６２１と重なる領域に開口６２５が形成されている。また、開口６２４および開口６２５中に、それぞれコンタクトプラグ６２６が形成されている。コンタクトプラグ６２６は上述したコンタクトプラグと同様に設けることができる。なお、開口６２４および開口６２５は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
【０４３３】
また、絶縁層６１５の上に、電極６４１、電極６４２、および電極６２９が形成されている。電極６４１は、開口６２４に設けられたコンタクトプラグ６２６を介してｎ型半導体６２２と電気的に接続されている。また、電極６２９は、開口６２５に設けられたコンタクトプラグ６２６を介してｐ型半導体６２１と電気的に接続されている。
【０４３４】
また、電極６４１、電極６４２、および電極６２９を覆って絶縁層６２７が形成されている。絶縁層６２７は、絶縁層６１５と同様の材料および方法で形成することができる。また、絶縁層６２７表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。電極６４１、電極６４２、および電極６２９は、上述した他の電極と同様の材料および方法により形成することができる。
【０４３５】
また、絶縁層６２７の上に絶縁層１０２および絶縁層１０３が形成され、絶縁層１０３の上に電極４１８、電極６４７、および電極６４３が形成されている。電極４１８はトランジスタ６１２のバックゲートとして機能できる。電極６４３は、絶縁層６２７、絶縁層１０２および絶縁層１０３に設けられた開口において、電極６４２と電気的に接続されている。電極６４７は、絶縁層６２７、絶縁層１０２および絶縁層１０３に設けられた開口において、電極６２９と電気的に接続されている。
【０４３６】
電極４１８、電極６４７、および電極６４３は、上述した他の電極と同様の材料および方法により形成することができる。例えば、電極４１８、電極６４７、および電極６４３を電極１０５と同様の材料および方法により形成することができる。電極４１８、電極６４７、および電極６４３は、ダマシン法や、デュアルダマシン法などを用いて形成してもよい。なお、図３７では、電極４１８、電極６４７、および電極６４３を、複数の導電層の積層で形成する例を示している。
【０４３７】
また、電極４１８、電極６４７、電極６４３、および絶縁層１０４上に、絶縁層１０６、絶縁層１０７、絶縁層１０８、絶縁層１１４、および絶縁層１１５が順に積層されている。トランジスタ６１２は絶縁層１０３と絶縁層１１５の間に形成されている。トランジスタ６１２として、上記実施の形態に示したトランジスタ１００またはトランジスタ２００などを用いてもよい。図３７では、トランジスタ６１２としてトランジスタ１００を用いる例を示している。
【０４３８】
また、絶縁層１１５の上に絶縁層４７７が形成され、絶縁層４７７の上に電極６４４および電極６３１が形成されている。また、電極６４４および電極６３１を覆って絶縁層６３９が形成されている。また、絶縁層６３９を介して電極６３１を覆って電極６３２が形成されている。電極６３１、絶縁層６３９、および電極６３２の重なる領域が容量素子６３３として機能する。
【０４３９】
電極６４４はトランジスタ６１２のソースまたはドレインの一方と電気的に接続されている。また、電極６４４は電極６４７と電気的に接続されている。また、電極６３２上に絶縁層４３７が形成されている。
【０４４０】
〔変形例１〕
図３７とは異なる画素６４５の構成例を図３８に示す。
【０４４１】
図３８に示す画素６４５は、基板４０１上にトランジスタ６３５とトランジスタ６３６が設けられている。トランジスタ６３５はｎチャネル型のトランジスタとして機能できる。トランジスタ６３６はｐチャネル型のトランジスタとして機能できる。トランジスタ６３５およびトランジスタ６３６は、素子分離層４１４により電気的に分離されている。なお、トランジスタ６３５として、例えば上述したトランジスタ２８２を用いることができる。トランジスタ６３６として、例えば上述したトランジスタ２８１を用いることができる。
【０４４２】
絶縁層６１５の上に電極４１３ａ乃至電極４１３ｄが形成されている。電極４１３ａはトランジスタ６３５のソースまたはドレインの一方と電気的に接続され、電極４１３ｂはトランジスタ６３５のソースまたはドレインの他方と電気的に接続されている。電極４１３ｃは、トランジスタ６３５のゲートと電気的に接続されている。電極４１３ｂはトランジスタ６３６のソースまたはドレインの一方と電気的に接続され、電極４１３ｄはトランジスタ６３６のソースまたはドレインの他方と電気的に接続されている。電極４１３ａ乃至電極４１３ｄは、上述した他の電極と同様の材料および方法により形成することができる。
【０４４３】
図３８に示す画素６４５は、絶縁層４３７上に光電変換素子６３８が設けられている。また、光電変換素子６３８上に絶縁層６１７が設けられ、絶縁層６１７上に電極４８８が設けられている。絶縁層６１７は、絶縁層４３７と同様の材料および方法で形成することができる。
【０４４４】
図３８に示す光電変換素子６３８は、金属材料などで形成された電極６８６と透光性導電層６８２との間に光電変換層６８１を有する。図３８では、セレン系材料を光電変換層６８１に用いた形態を示している。セレン系材料を用いた光電変換素子６３８は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層６８１を薄くしやすい利点を有する。
【０４４５】
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
【０４４６】
なお、光電変換層６８１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極６８６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
【０４４７】
また、光電変換層６８１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
【０４４８】
また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
【０４４９】
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
【０４５０】
透光性導電層６８２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６８２は単層に限らず、異なる膜の積層であっても良い。また、図３８では、透光性導電層６８２と配線４８７が、電極４８８およびコンタクトプラグ４８９を介して電気的に接続する構成を図示しているが、透光性導電層６８２と配線４８７が直接接してもよい。
【０４５１】
また、電極６８６および配線４８７などは、複数の導電層を積層した構成であってもよい。例えば、電極６８６を第１の導電層および第２の導電層の二層とし、配線４８７を第３の導電層および第４の導電層の二層とすることができる（図示せず。）。また、例えば、第１の導電層および第３の導電層を低抵抗の金属等を選択して形成し、第２の導電層および第４の導電層を光電変換層６８１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層６８２と接触することにより電蝕を起こすことがある。そのような金属を第３の導電層に用いた場合でも第４の導電層を介することによって電蝕を防止することができる。
【０４５２】
第２の導電層および第４の導電層には、例えば、モリブデンやタングステンなどを用いることができる。また、第１の導電層および第３の導電層には、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
【０４５３】
また、絶縁層６１７が多層である構成であってもよい。隔壁６７７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁６７７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
【０４５４】
また、光電変換素子６３８には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。当該フォトダイオードは、ｎ型の半導体層、ｉ型の半導体層、およびｐ型の半導体層が順に積層された構成を有している。ｉ型の半導体層には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層およびｎ型の半導体層には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０４５５】
なお、ｐｎ型やｐｉｎ型のダイオード素子は、ｐ型の半導体層が受光面となるように設けることが好ましい。ｐ型の半導体層を受光面とすることで、光電変換素子６３８の出力電流を高めることができる。
【０４５６】
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６３８は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。
【０４５７】
＜半導体ウエハ、チップ＞
図３９（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置、ＣＰＵ、ＲＦタグ、または撮像装置などを設けることができる。
【０４５８】
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図３９（Ｂ）にチップ７１５の拡大図を示す。
【０４５９】
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０４６０】
＜電子部品＞
チップ７１５を電子部品に適用する例について、図４０を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
【０４６１】
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
【０４６２】
図４０（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
【０４６３】
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０４６４】
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０４６５】
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
【０４６６】
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
【０４６７】
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
【０４６８】
また、完成した電子部品の斜視模式図を図４０（Ｂ）に示す。図４０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図４０（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を示している。電子部品７５０は、チップ７１５を複数有していてもよい。
【０４６９】
図４０（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
【０４７０】
＜表示装置＞
次に、上述したトランジスタおよび／または半導体装置を用いることができる表示装置の一例を説明する。図４１（Ａ）は、表示装置５００の構成例を説明するブロック図である。
【０４７１】
図４１（Ａ）に示す表示装置５００は、駆動回路５１１、駆動回路５２１ａ、駆動回路５２１ｂ、および表示領域５３１を有している。なお、駆動回路５１１、駆動回路５２１ａ、および駆動回路５２１ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
【０４７２】
駆動回路５２１ａ、駆動回路５２１ｂは、例えば走査線駆動回路として機能できる。また、駆動回路５１１は、例えば信号線駆動回路として機能できる。なお、駆動回路５２１ａ、および駆動回路５２１ｂは、どちらか一方のみとしてもよい。また、表示領域５３１を挟んで駆動回路５１１と向き合う位置に、何らかの回路を設けてもよい。
【０４７３】
また、図４１（Ａ）に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動回路５２１ａ、および／または駆動回路５２１ｂによって電位が制御されるｐ本の配線５３５と、各々が略平行に配設され、且つ、駆動回路５１１によって電位が制御されるｑ本の配線５３６と、を有する。さらに、表示領域５３１はマトリクス状に配設された複数の画素５３２を有する。画素５３２は、画素回路５３４および表示素子を有する。
【０４７４】
また、３つの画素５３２を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの画素５３２は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの画素５３２で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
【０４７５】
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５３２を加えて、４つの画素５３２をまとめて１つの画素として機能させてもよい。白色光を制御する画素５３２を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる画素５３２を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
【０４７６】
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
【０４７７】
ｇ行目の配線５３５＿ｇ（ｇは１以上ｐ以下の自然数。）は、表示領域５３１においてｐ行ｑ列（ｐ、ｑは、ともに１以上の自然数。）に配設された複数の画素５３２のうち、ｇ行に配設されたｑ個の画素５３２と電気的に接続される。また、ｈ列目の配線５３６＿ｈ（ｈは１以上ｑ以下の自然数。）は、ｐ行ｑ列に配設された画素５３２のうち、ｈ列に配設されたｐ個の画素５３２に電気的に接続される。
【０４７８】
〔表示素子〕
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物及び無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
【０４７９】
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよい。表示装置は網膜走査型の投影装置であってもよい。
【０４８０】
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０４８１】
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
【０４８２】
図４１（Ｂ）、図４１（Ｃ）、図４２（Ａ）、および図４２（Ｂ）は、画素５３２に用いることができる回路構成例を示している。
【０４８３】
〔発光表示装置用画素回路の一例〕
図４１（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、を有する。また、図４１（Ｂ）に示す画素回路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
【０４８４】
トランジスタ４６１、トランジスタ４６８、およびトランジスタ４６４にＯＳトランジスタを用いることができる。特に、トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
【０４８５】
トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的に接続される。さらに、トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。
【０４８６】
トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する。
【０４８７】
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノード４６７に電気的に接続される。また、トランジスタ４６１のソース電極およびドレイン電極の他方は、ノード４６５に電気的に接続される。
【０４８８】
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能を有する。
【０４８９】
トランジスタ４６８のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６８のゲート電極は、ノード４６５に電気的に接続される。
【０４９０】
トランジスタ４６４のソース電極およびドレイン電極の一方は、電位供給線Ｖ０に電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４のゲート電極は、配線５３５＿ｇに電気的に接続される。
【０４９１】
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４６７に電気的に接続される。
【０４９２】
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
【０４９３】
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【０４９４】
図４１（Ｂ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素５３２を順次選択し、トランジスタ４６１、およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
【０４９５】
ノード４６５にデータが書き込まれた画素５３２は、トランジスタ４６１、およびトランジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込まれたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０４９６】
また、図４２（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図４２（Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、バックゲートがノード４６７と常に同じ電位となる。
【０４９７】
トランジスタ４６１、トランジスタ４６８、およびトランジスタ４６４の少なくとも一つに、上述したトランジスタ１００またはトランジスタ２００を用いることができる。
【０４９８】
〔液晶表示装置用画素回路の一例〕
図４１（Ｃ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有する。また、図４１（Ｃ）に示す画素回路５３４は、表示素子として機能できる液晶素子４６２と電気的に接続されている。トランジスタ４６１にＯＳトランジスタを用いることが好ましい。
【０４９９】
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定される。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよいし、容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一方に、画素５３２毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方はノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれるデータにより配向状態が設定される。
【０５００】
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
【０５０１】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０５０２】
また、配向膜を用いないブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０５０３】
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
【０５０４】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【０５０５】
ｇ行ｈ列目の画素回路５３４において、トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｈに電気的に接続され、他方はノード４６６に電気的に接続される。トランジスタ４６１のゲート電極は、配線５３５＿ｇに電気的に接続される。配線５３６＿ｈからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６へのビデオ信号の書き込みを制御する機能を有する。
【０５０６】
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノード４６６に書き込まれたデータを保持する保持容量としての機能を有する。
【０５０７】
例えば、図４１（Ｃ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジスタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
【０５０８】
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に画像を表示できる。
【０５０９】
また、図４２（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジスタを用いてもよい。図４２（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲートと電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
【０５１０】
〔周辺回路の構成例〕
図４３（Ａ）に駆動回路５１１の構成例を示す。駆動回路５１１は、シフトレジスタ５１２、ラッチ回路５１３、およびバッファ５１４を有する。また、図４３（Ｂ）に駆動回路５２１ａの構成例を示す。駆動回路５２１ａは、シフトレジスタ５２２、およびバッファ５２３を有する。駆動回路５２１ｂも駆動回路５２１ａと同様の構成とすることができる。
【０５１１】
シフトレジスタ５１２およびシフトレジスタ５２２にはスタートパルスＳＰ、クロック信号ＣＬＫなどが入力される。
【０５１２】
〔表示装置の構成例〕
上記実施の形態に示したトランジスタを用いて、シフトレジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成して、システムオンパネルを形成することができる。
【０５１３】
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の構成例について説明する。図４４（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図４４（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３、および走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８ａ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）、ＦＰＣ４０１８ｂから供給されている。
【０５１４】
図４４（Ｂ）および図４４（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図４４（Ｂ）および図４４（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路４００３が実装されている。図４４（Ｂ）および図４４（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
【０５１５】
また図４４（Ｂ）および図４４（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０５１６】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などを用いることができる。図４４（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図４４（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図４４（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
【０５１７】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
【０５１８】
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
【０５１９】
図４５（Ａ）および図４５（Ｂ）は、図４４（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図４５（Ａ）および図４５（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
【０５２０】
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
【０５２１】
また、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、トランジスタを複数有しており、図４５（Ａ）および図４５（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図４５（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図４５（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
【０５２２】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている。
電極４０１７はバックゲート電極として機能することができる。
【０５２３】
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジスタを用いることができる。トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図４５（Ａ）および図４５（Ｂ）で示す本実施の形態の表示装置を信頼性の高い表示装置とすることができる。
【０５２４】
また、ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０５２５】
また、ＯＳトランジスタは、比較的高い電界効果移動度を得ることも可能であるため、高速駆動が可能である。よって、表示装置の駆動回路部や画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能であるため、表示装置の部品点数を削減することができる。
【０５２６】
また、図４５（Ａ）および図４５（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極と、バックゲート電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。
【０５２７】
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
【０５２８】
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、さらには１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
【０５２９】
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図４５（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図４５（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
【０５３０】
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
【０５３１】
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０５３２】
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【０５３３】
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０５３４】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０５３５】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
【０５３６】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【０５３７】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
【０５３８】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【０５３９】
図４５（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
【０５４０】
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０５４１】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０５４２】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０５４３】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【０５４４】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０５４５】
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０５４６】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【０５４７】
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
【０５４８】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０５４９】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【０５５０】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
【０５５１】
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０５５２】
上記実施の形態で示したシフトレジスタを用いることで、信頼性のよい表示装置を提供することができる。また、上記実施の形態で示したトランジスタを用いることで、表示装置の信頼性をさらに高めることができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力が低減された表示装置を提供することができる。
【０５５３】
＜表示モジュール＞
上述したトランジスタを使用した半導体装置の一例として、表示モジュールについて説明する。図４６に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
【０５５４】
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パネル６００６に前述した表示装置を用いることができる。
【０５５５】
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
【０５５６】
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加することなども可能である。また、タッチセンサ６００４を設ける必要が無い場合は、タッチセンサ６００４を省略することができる。
【０５５７】
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略することができる。
【０５５８】
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６００９は、放熱板としての機能を有していてもよい。
【０５５９】
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１であってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には、バッテリ６０１１を省略することができる。
【０５６０】
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０５６１】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０５６２】
（実施の形態４）
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４７に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
【０５６３】
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器が挙げられる。
【０５６４】
また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
【０５６５】
図４７に、電子機器の一例を示す。図４７において、表示装置８０００は、本発明の一態様に係る半導体装置８００４を用いた電子機器の一例である。具体的に、表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカ部８００３、半導体装置８００４、蓄電装置８００５などを有する。本発明の一態様に係る半導体装置８００４は、筐体８００１の内部に設けられている。半導体装置８００４により、制御情報や、制御プログラムなどを保持することができる。また、表示装置８０００は、商用電源から電力の供給を受けることもできるし、蓄電装置８００５に蓄積された電力を用いることもできる。
【０５６６】
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光表示装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）などの表示装置を用いることができる。
【０５６７】
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
【０５６８】
図４７において、据え付け型の照明装置８１００は、本発明の一態様に係る半導体装置８１０３を用いた電子機器の一例である。具体的に、照明装置８１００は、筐体８１０１、光源８１０２、半導体装置８１０３、蓄電装置８１０５などを有する。図４７では、半導体装置８１０３が、筐体８１０１及び光源８１０２が据え付けられた天井８１０４の内部に設けられている場合を例示しているが、半導体装置８１０３は、筐体８１０１の内部に設けられていても良い。半導体装置８１０３により、光源８１０２の発光輝度などの情報や、制御プログラムなどを保持することができる。また、照明装置８１００は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用いることもできる。
【０５６９】
なお、図４７では天井８１０４に設けられた据え付け型の照明装置８１００を例示しているが、本発明の一態様に係る半導体装置は、天井８１０４以外、例えば側壁８４０５、床８４０６、窓８４０７などに設けられた据え付け型の照明装置に用いることもできるし、卓上型の照明装置などに用いることもできる。
【０５７０】
また、光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。
【０５７１】
図４７において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一態様に係る半導体装置８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３、蓄電装置８２０５などを有する。図４７では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていても良い。或いは、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていても良い。半導体装置８２０３により、エアコンディショナーの制御情報や、制御プログラムなどを保持することができる。また、エアコンディショナーは、商用電源から電力の供給を受けることもできるし、蓄電装置８２０５に蓄積された電力を用いることもできる。
【０５７２】
なお、図４７では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
【０５７３】
図４７において、電気冷凍冷蔵庫８３００は、本発明の一態様に係る半導体装置８３０４を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４、蓄電装置８３０５などを有する。図４７では、蓄電装置８３０５が、筐体８３０１の内部に設けられている。半導体装置８３０４により、電気冷凍冷蔵庫８３００の制御情報や、制御プログラムなどを保持することができる。また、電気冷凍冷蔵庫８３００は、商用電源から電力の供給を受けることもできるし、蓄電装置８３０５に蓄積された電力を用いることもできる。
【０５７４】
図４８（Ａ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０５７５】
図４８（Ｂ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０５７６】
図４８（Ｃ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０５７７】
図４８（Ｄ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０５７８】
図４８（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０５７９】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
【０５８０】
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０５８１】
図４８（Ｆ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
【０５８２】
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
【０５８３】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０５８４】
（実施の形態５）
本実施の形態では、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０５８５】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０５８６】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０５８７】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０５８８】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０５８９】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０５９０】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図５１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０５９１】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図５１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図５１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０５９２】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図５１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５１（Ｅ）に示す。図５１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図５１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図５１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０５９３】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０５９４】
図５２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０５９５】
図５２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０５９６】
また、図５２（Ｂ）および図５２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図５２（Ｄ）および図５２（Ｅ）は、それぞれ図５２（Ｂ）および図５２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図５２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０５９７】
図５２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０５９８】
図５２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０５９９】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０６００】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０６０１】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０６０２】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０６０３】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０６０４】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図５３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図５３（Ｂ）に示す。図５３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０６０５】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図５３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０６０６】
図５３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０６０７】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０６０８】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０６０９】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０６１０】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０６１１】
図５４に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図５４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図５４（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図５４（Ａ）および図５４（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０６１２】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０６１３】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０６１４】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０６１５】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０６１６】
図５５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図５５より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図５５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図５５より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０６１７】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０６１８】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０６１９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０６２０】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０６２１】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０６２２】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
【０６２３】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
【０６２４】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０６２５】
ここで、ＯＳトランジスタを考える。ＯＳトランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０６２６】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０６２７】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０６２８】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０６２９】
また、上述の実質的に真性の酸化物半導体を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図５６を用いて、ＯＳトランジスタの信頼性が向上する理由について説明する。図５６は、ＯＳトランジスタにおけるエネルギーバンドを説明する図である。
【０６３０】
図５６において、ＧＥはゲート電極を、ＧＩはゲート絶縁膜を、ＯＳは酸化物半導体を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図５６は、ゲート電極と、ゲート絶縁膜と、酸化物半導体と、酸化物半導体に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
【０６３１】
また、図５６において、ゲート絶縁膜としては、酸化シリコン膜を用い、酸化物半導体にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、酸化シリコン膜中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁膜の伝導帯下端から約３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体と酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）はゲート絶縁膜の伝導帯下端から約３．６ｅＶ離れた位置に形成されるものとする。なお、酸化シリコン膜のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体と、酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）は低くなる。また、図５６中の白丸は電子（キャリア）を表し、図５６中のＸは酸化シリコン膜中の欠陥準位を表す。
【０６３２】
図５６に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、酸化シリコン膜のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、酸化シリコン膜中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタのしきい値電圧がプラス方向に変動することになる。
【０６３３】
また、電子親和力が異なる酸化物半導体を用いると、ゲート絶縁膜と酸化物半導体との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体を用いると、ゲート絶縁膜と酸化物半導体との界面近傍において、ゲート絶縁膜の伝導帯下端が相対的に高くなる。この場合、ゲート絶縁膜中に形成されうる欠陥準位（図５６中Ｘ）も相対的に高くなるため、ゲート絶縁膜のフェルミ準位と酸化物半導体のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなる、例えば、上述の酸化シリコン膜中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（Ｇａｔｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタのしきい値電圧の変動を小さくできる。
【０６３４】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０６３５】
（実施の形態６）
本実施の形態では、スパッタリング用ターゲットを設置することが可能な成膜室を有する成膜装置（スパッタリング装置）について説明する。本実施の形態に示す成膜装置は、平行平板型のスパッタリング装置や、対向ターゲット式のスパッタリング装置などに用いることができる。
【０６３６】
対向ターゲット式のスパッタリング装置を用いた成膜では、被形成面へのダメージが小さくできるため、結晶性の高い膜を得やすい。即ち、ＣＡＡＣ−ＯＳなどの成膜には、対向ターゲット式のスパッタリング装置を用いることが好ましい場合がある。
【０６３７】
なお、平行平板型スパッタリング装置を用いた成膜法を、ＰＥＳＰ（Ｐａｒａｌｌｅｌ  Ｅｌｅｃｔｒｏｄｅ  Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。また、対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。
【０６３８】
まず、成膜時などに膜中に不純物の混入が少ない成膜装置の構成について図５７および図５８を用いて説明する。
【０６３９】
図５７は、枚葉式マルチチャンバーの成膜装置２７００の上面図を模式的に示している。成膜装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメントを行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２７０４と、基板の加熱を行う基板加熱室２７０５と、ターゲットが配置され成膜を行う成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと、を有する。なお、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃは、後述する成膜室の構成を参酌することができる。
【０６４０】
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂは、搬送室２７０４と接続され、搬送室２７０４は、基板加熱室２７０５、成膜室２７０６ａ、成膜室２７０６ｂおよび成膜室２７０６ｃと接続する。
【０６４１】
なお、各室の接続部にはゲートバルブ２７６４が設けられており、大気側基板供給室２７０１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室２７０２および搬送室２７０４は、搬送ロボット２７６３を有し、基板を搬送することができる。
【０６４２】
また、基板加熱室２７０５は、プラズマ処理室を兼ねると好ましい。成膜装置２７００は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
【０６４３】
次に、図５７に示す成膜装置２７００の一点鎖線Ｘ１−Ｘ２、一点鎖線Ｙ１−Ｙ２、および一点鎖線Ｙ２−Ｙ３に相当する断面を図５８に示す。
【０６４４】
図５８（Ａ）は、基板加熱室２７０５と、搬送室２７０４の断面を示しており、基板加熱室２７０５は、基板を収容することができる複数の加熱ステージ２７６５を有している。なお、基板加熱室２７０５は、バルブを介して真空ポンプ２７７０と接続されている。真空ポンプ２７７０としては、例えば、ドライポンプ、およびメカニカルブースターポンプ等を用いることができる。
【０６４５】
また、基板加熱室２７０５に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
【０６４６】
また、基板加熱室２７０５は、マスフローコントローラ２７８０を介して、精製機２７８１と接続される。なお、マスフローコントローラ２７８０および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。基板加熱室２７０５に導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
【０６４７】
搬送室２７０４は、搬送ロボット２７６３を有している。搬送ロボット２７６３は、各室へ基板を搬送することができる。また、搬送室２７０４は、バルブを介して真空ポンプ２７７０と、クライオポンプ２７７１と、接続されている。このような構成とすることで、搬送室２７０４は、大気圧から低真空または中真空（０．１から数百Ｐａ程度）まで真空ポンプ２７７０を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ程度）まではクライオポンプ２７７１を用いて排気される。
【０６４８】
また、例えば、クライオポンプ２７７１は、搬送室２７０４に対して２台以上並列に接続してもよい。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
【０６４９】
図５８（Ｂ）は、成膜室２７０６ｂと、搬送室２７０４と、ロードロック室２７０３ａの断面を示している。
【０６５０】
ここで、図５８（Ｂ）および図５９を用いて、成膜室（スパッタリング室）の詳細について説明する。図５９（Ａ）は成膜室２７０６ｂ内の様子を示す図である。成膜室２７０６ｂは、ターゲット２７６６ａと、ターゲット２７６６ｂと、ターゲットシールド２７６７ａと、ターゲットシールド２７６７ｂと、マグネットユニット２７９０ａと、マグネットユニット２７９０ｂと、基板ホルダ２７６８と、電源２７９１ａと、電源２７９１ｂと、を有する。ターゲット２７６６ａはバッキングプレート２７８９ａに設けられている（図５８（Ｂ）に図示せず。）。また、ターゲット２７６６ｂはバッキングプレート２７８９ｂに設けられている（図５８（Ｂ）に図示せず。）。また、ターゲット２７６６ａおよびターゲット２７６６ｂには、電源２７９１ａと、電源２７９１ｂがそれぞれ電気的に接続されている。マグネットユニット２７９０ａは、バッキングプレート２７８９ａを介してターゲット２７６６ａの背面に配置される。また、マグネットユニット２７９０ｂは、バッキングプレート２７８９ｂを介してターゲット２７６６ｂの背面に配置される。ターゲットシールド２７６７ａおよびターゲットシールド２７６７ｂは、それぞれターゲット２７６６ａおよびターゲット２７６６ｂの端部を囲うように配置される。
【０６５１】
電源２７９１ａおよび電源２７９１ｂとしては、ＲＦ電源、ＤＣ電源、またはＡＣ電源などを用いることができる。なお、電源２７９１ａと電源２７９１ｂで異なる種類の電源を用いてもよい。
【０６５２】
図５９（Ｂ）および図５９（Ｃ）は、図５９（Ａ）の一点鎖線Ａ−Ｂ間におけるプラズマ２７８８の電位分布を示している。図５９（Ｂ）に示す電位分布は、バッキングプレート２７８９ａに高電位を印加し、バッキングプレート２７８９ｂに低電位を印加した状態を示す。即ち、ターゲット２７６６ｂに向けて陽イオンが加速される。図５９（Ｃ）に示す電位分布は、バッキングプレート２７８９ａに低電位を印加し、バッキングプレート２７８９ｂに高電位を印加した状態を示す。即ち、ターゲット２７６６ａに向けて陽イオンが加速される。本発明の一態様における酸化物半導体の成膜は、図５９（Ｂ）と、図５９（Ｃ）と、の状態を交互に入れ替わるようにして行えばよい。
【０６５３】
基板ホルダ２７６８には、基板２７６９が支持されている。基板ホルダ２７６８はＧＮＤに接続されていることが好ましい。また、基板ホルダ２７６８はフローティングの状態であってもよい。基板ホルダ２７６８は、可動部材２７８４を介して成膜室２７０６ｂに固定される。可動部材２７８４によって、基板ホルダ２７６８を、ターゲット２７６６ａとターゲット２７６６ｂに挟まれた領域（「ターゲット間領域」ともいう。）まで移動させることができる。
【０６５４】
例えば、基板２７６９を支持した基板ホルダ２７６８をターゲット間領域に配置することによって、プラズマによる損傷を低減できる場合がある。特にプラズマ２７８８中における陽光柱の領域に、基板ホルダ２７６８および基板２７６９が入るように配置することが好ましい。プラズマ２７８８中の陽光柱の領域は、図５９（Ｂ）および図５９（Ｃ）に示す電位分布において、Ａ−Ｂ間の中間付近にある、電位分布の勾配が小さい領域である。つまり、プラズマ２７８８における陽光柱の領域に基板２７６９を配置することによって、プラズマ２７８８中の強電界部分に基板２７６９が曝されないため、プラズマ２７８８による損傷が低減される。
【０６５５】
また、基板ホルダ２７６８および基板２７６９は、プラズマ２７８８の外側に配置されていてもよい。基板２７６９の表面がプラズマ２７８８の高電界領域に曝されないことによって、プラズマ２７８８による損傷を低減することができる。ただし、プラズマ２７８８から基板２７６９を離すほど、ターゲット２７６６ａおよびターゲット２７６６ｂの使用効率が低くなってしまう。
【０６５６】
また、基板ホルダ２７６８は、基板２７６９を保持する基板保持機構や、基板２７６９を背面から加熱するヒーター等を備えていてもよい。
【０６５７】
また、ターゲットシールド２７６７によって、ターゲット２７６６からスパッタリングされる粒子が不要な領域に堆積することを抑制できる。ターゲットシールド２７６７は、累積されたスパッタ粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理を行う、またはターゲットシールド２７６７の表面に凹凸を設けてもよい。
【０６５８】
また、成膜室２７０６ｂは、ガス加熱機構２７８２を介してマスフローコントローラ２７８０と接続され、ガス加熱機構２７８２はマスフローコントローラ２７８０を介して精製機２７８１と接続される。ガス加熱機構２７８２により、成膜室２７０６ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構２７８２、マスフローコントローラ２７８０、および精製機２７８１は、ガス種の数だけ設けられるが、理解を容易にするため一つのみを示す。成膜室２７０６ｂに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いる。
【０６５９】
なお、ガスの導入口の直前に精製機を設ける場合、精製機から成膜室２７０６ｂまでの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。さらに、ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。
【０６６０】
また、成膜室２７０６ｂは、バルブを介してターボ分子ポンプ２７７２および真空ポンプ２７７０と接続される。
【０６６１】
また、成膜室２７０６ｂは、クライオトラップ２７５１が設けられる。
【０６６２】
クライオトラップ２７５１は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ２７７２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ２７５１が成膜室２７０６ｂに接続された構成としている。クライオトラップ２７５１の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ２７５１が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。なお、クライオトラップに替えて、チタンサブリメーションポンプを用いることで、さらに高真空とすることができる場合がある。また、クライオポンプやターボ分子ポンプに替えてイオンポンプを用いることでもさらに高真空とすることができる場合がある。
【０６６３】
なお、成膜室２７０６ｂの排気方法は、これに限定されず、先の搬送室２７０４に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室２７０４の排気方法を成膜室２７０６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）としてもよい。
【０６６４】
なお、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂの背圧（全圧）、ならびに各気体分子（原子）の分圧は、以下の通りとすると好ましい。とくに、形成される膜中に不純物が混入され得る可能性があるので、成膜室２７０６ｂの背圧、ならびに各気体分子（原子）の分圧には注意する必要がある。
【０６６５】
上述した各室の背圧（全圧）は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。上述した各室の質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが２８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが４４である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
【０６６６】
なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ  ＣＧＭ−０５１を用いればよい。
【０６６７】
また、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂは、外部リークまたは内部リークが少ない構成とすることが望ましい。
【０６６８】
例えば、上述した搬送室２７０４、基板加熱室２７０５、および成膜室２７０６ｂのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
【０６６９】
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。
【０６７０】
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
【０６７１】
例えば、成膜室２７０６ｂの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
【０６７２】
また、成膜装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
【０６７３】
または、前述の成膜装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
【０６７４】
成膜装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
【０６７５】
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。なお、ベーキングは、ランプを用いて行うと好ましい。
【０６７６】
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
【０６７７】
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
【０６７８】
次に、図５８（Ｂ）に示す搬送室２７０４、およびロードロック室２７０３ａと、図５８（Ｃ）に示す大気側基板搬送室２７０２、および大気側基板供給室２７０１の詳細について以下説明を行う。なお、図５８（Ｃ）は、大気側基板搬送室２７０２、および大気側基板供給室２７０１の断面を示している。
【０６７９】
図５８（Ｂ）に示す搬送室２７０４については、図５８（Ａ）に示す搬送室２７０４の記載を参照する。
【０６８０】
ロードロック室２７０３ａは、基板受け渡しステージ２７５２を有する。ロードロック室２７０３ａは、減圧状態から大気まで圧力を上昇させ、ロードロック室２７０３ａの圧力が大気圧になった時に、大気側基板搬送室２７０２に設けられている搬送ロボット２７６３から基板受け渡しステージ２７５２に基板を受け取る。その後、ロードロック室２７０３ａを真空引きし、減圧状態としたのち、搬送室２７０４に設けられている搬送ロボット２７６３が基板受け渡しステージ２７５２から基板を受け取る。
【０６８１】
また、ロードロック室２７０３ａは、バルブを介して真空ポンプ２７７０、およびクライオポンプ２７７１と接続されている。真空ポンプ２７７０、およびクライオポンプ２７７１の排気系の接続方法は、搬送室２７０４の接続方法を参考とすることで接続できるため、ここでの説明は省略する。なお、図５７に示すアンロードロック室２７０３ｂは、ロードロック室２７０３ａと同様の構成とすることができる。
【０６８２】
大気側基板搬送室２７０２は、搬送ロボット２７６３を有する。搬送ロボット２７６３により、カセットポート２７６１とロードロック室２７０３ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室２７０２、および大気側基板供給室２７０１の上方にＨＥＰＡフィルタ（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｐａｒｔｉｃｕｌａｔｅ  Ａｉｒ  Ｆｉｌｔｅｒ）等のゴミまたはパーティクルを清浄化するための機構を設けてもよい。
【０６８３】
大気側基板供給室２７０１は、複数のカセットポート２７６１を有する。カセットポート２７６１は、複数の基板を収容することができる。
【０６８４】
ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることで亜鉛などが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや、バッキングプレートとターゲットとの接合に用いているボンディング材の金属がスパッタリングされることがあり、不純物濃度を高める要因となる。したがって、ターゲットは、十分に冷却されていることが好ましい。
【０６８５】
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的には銅）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。
【０６８６】
なお、ターゲットが亜鉛を含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、亜鉛の揮発が起こりにくい酸化物を得ることができる。
【０６８７】
上述した成膜装置を用いることで、水素濃度が、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
【０６８８】
また、窒素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
【０６８９】
また、炭素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を成膜することができる。
【０６９０】
また、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下である酸化物半導体を成膜することができる。
【０６９１】
以上の成膜装置を用いることで、酸化物半導体への不純物の混入を抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体に接する膜を成膜することで、酸化物半導体に接する膜から酸化物半導体へ不純物が混入することを抑制できる。
【０６９２】
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【実施例】
【０６９３】
電極１１０＿２ａ（ソース電極またはドレイン電極の一方）および電極１１０＿２ｂ（ソース電極またはドレイン電極の他方）の仕事関数が変化した時の、トランジスタ２００の電気特性の変化について、計算によって調査した。
【０６９４】
電気特性の計算は、Ｓｉｌｖａｃｏ社のデバイスシミュレータＡｔｌａｓを用いて行なった。計算に際して、トランジスタ９１０１とトランジスタ９１０２を設定した。トランジスタ９１０１は、トランジスタ２００と同等の構造を有するトランジスタである。トランジスタ９１０２は、トランジスタ２００から半導体層１０９＿２ａ１、半導体層１０９＿２ａ２、半導体層１０９＿２ｂ１、および半導体層１０９＿２ｂ２を除去した構造と同等のトランジスタである。
【０６９５】
＜トランジスタ９１０１＞
トランジスタ９１０１の積層構成を図６０（Ａ）に示す。トランジスタ９１０１は、電極９１０５、絶縁層９１０６、絶縁層９１０７、絶縁層９１０８、半導体層９１０９ａ１、半導体層９１０９ａ２、半導体層９１０９ｂ１、半導体層９１０９ｂ２、電極９１１０ａ、電極９１１０ｂ、半導体層９１０９ｃ、絶縁層９１１１、および電極９１１２を有する。
【０６９６】
電極９１０５は、トランジスタ２００の電極１０５＿２に対応する。絶縁層９１０６は、トランジスタ２００の絶縁層１０６に対応する。絶縁層９１０７は、トランジスタ２００の絶縁層１０７に対応する。絶縁層９１０８は、トランジスタ２００の絶縁層１０８に対応する。半導体層９１０９ａ１は、トランジスタ２００の半導体層１０９＿２ａ１に対応する。半導体層９１０９ａ２は、トランジスタ２００の半導体層１０９＿２ａ２に対応する。半導体層９１０９ｂ１は、トランジスタ２００の半導体層１０９＿２ｂ１に対応する。半導体層９１０９ｂ２は、トランジスタ２００の半導体層１０９＿２ｂ２に対応する。電極９１１０ａは、トランジスタ２００の電極１１０＿２ａに対応する。電極９１１０ｂは、トランジスタ２００の電極１１０＿２ｂに対応する。半導体層９１０９ｃは、トランジスタ２００の層１２９＿２ａ、層１２９＿２ｂ、および半導体層１０９＿２ｃに対応する。絶縁層９１１１は、トランジスタ２００の絶縁層１１１＿２に対応する。電極９１１２は、トランジスタ２００の電極１１２＿２に対応する。
【０６９７】
表１に、電気特性の計算に用いたトランジスタ９１０１の設定値を示す。
【０６９８】
【表１】
2017147445.tif 000003
【０６９９】
また、電極９１１０ａおよび電極９１１０ｂの仕事関数を４．５ｅＶに設定したトランジスタ９１０１をトランジスタ９１０１ａとし、該仕事関数を４．７ｅＶに設定したトランジスタ９１０１をトランジスタ９１０１ｂとし、該仕事関数を４．９ｅＶに設定したトランジスタ９１０１をトランジスタ９１０１ｃとした（表２参照。）。
【０７００】
【表２】
2017147445.tif 000004
【０７０１】
トランジスタ９１０１ａ、トランジスタ９１０１ｂ、およびトランジスタ９１０１ｃのそれぞれについて、ソース電圧を０Ｖ、ドレイン電圧を１．８Ｖとして、ゲート電圧（Ｖｇ）を−３Ｖから３Ｖまで変化させた時のドレイン電流（Ｉｄ）の変化について計算した。
【０７０２】
図６０（Ｂ）および図６０（Ｃ）に計算結果を示す。図６０（Ｂ）および図６０（Ｃ）に示すＶｇ−Ｉｄカーブは、横軸がＶｇの変化を示し、縦軸がＩｄの変化を示している。なお、縦軸はＩｄを対数で示している。図６０（Ｃ）は、図６０（Ｂ）の縦軸の一部を拡大したグラフである。
【０７０３】
図６０（Ｂ）および図６０（Ｃ）より、トランジスタ９１０１ａ、トランジスタ９１０１ｂ、およびトランジスタ９１０１ｃ間で差異の無い電気特性が得られることがわかる。すなわち、電極１１０＿２ａおよび電極１１０＿２ｂの仕事関数が変化しても、安定した電気特性が得られることがわかる。
【０７０４】
＜トランジスタ９１０２＞
トランジスタ９１０２の積層構成を図６１（Ａ）に示す。トランジスタ９１０２は、トランジスタ９１０１から半導体層９１０９ａ１、半導体層９１０９ａ２、半導体層９１０９ｂ１、および半導体層９１０９ｂ２を除去した構造を有する。電気特性の計算に用いたトランジスタ９１０２の設定値は、トランジスタ９１０１と同じとした。
【０７０５】
また、電極９１１０ａおよび電極９１１０ｂの仕事関数を４．５ｅＶに設定したトランジスタ９１０２をトランジスタ９１０２ａとし、該仕事関数を４．７ｅＶに設定したトランジスタ９１０２をトランジスタ９１０２ｂとし、該仕事関数を４．９ｅＶに設定したトランジスタ９１０２をトランジスタ９１０２ｃとした（表３参照。）。トランジスタ９１０２ａ、トランジスタ９１０２ｂ、およびトランジスタ９１０２ｃそれぞれについて、電気特性の計算を行なった。
【０７０６】
【表３】
2017147445.tif 000005
【０７０７】
トランジスタ９１０２ａ、トランジスタ９１０２ｂ、およびトランジスタ９１０２ｃのそれぞれについて、ソース電圧を０Ｖ、ドレイン電圧を１．８Ｖとして、ゲート電圧（Ｖｇ）を−３Ｖから３Ｖまで変化させた時のドレイン電流（Ｉｄ）の変化について計算した。
【０７０８】
図６１（Ｂ）および図６１（Ｃ）に計算結果を示す。図６１（Ｂ）および図６１（Ｃ）に示すＶｇ−Ｉｄカーブは、横軸がＶｇの変化を示し、縦軸がＩｄの変化を示している。なお、縦軸はＩｄを対数で示している。図６１（Ｃ）は、図６１（Ｂ）の縦軸の一部を拡大したグラフである。
【０７０９】
図６１（Ｂ）および図６１（Ｃ）より、トランジスタ９１０２ａ、トランジスタ９１０２ｂ、およびトランジスタ９１０２ｃのそれぞれでＶｇ−Ｉｄカーブが異なり、電気特性に違いが生じていることがわかる。
【０７１０】
＜考察＞
図６２（Ａ）は、図６０（Ａ）に示した領域９１３１の拡大図である。図６２（Ｂ）は、図６２（Ａ）にＤ１−Ｄ２の一点鎖線で示した部位のエネルギーバンド構造を示している。図６２（Ｃ）は、図６１（Ａ）に示した領域９１３２の拡大図である。図６２（Ｄ）は、図６２（Ｃ）にＥ１−Ｅ２の一点鎖線で示した部位のエネルギーバンド構造を示している。図６２（Ｂ）は、電極９１１０ａ、半導体層９１０９ｂ１、および半導体層９１０９ｃの伝導帯下端のエネルギーを示している。図６２（Ｄ）は、電極９１１０ａ、および半導体層９１０９ｃの伝導帯下端のエネルギーを示している。
【０７１１】
トランジスタ９１０１（トランジスタ９１０１ａ、トランジスタ９１０１ｂ、トランジスタ９１０１ｃ）およびトランジスタ９１０２（トランジスタ９１０２ａ、トランジスタ９１０２ｂ、トランジスタ９１０２ｃ）の計算結果から、トランジスタ９１０１とトランジスタ９１０２で、ソース電極からチャネル（半導体層９１０９ｃの一部）に至る電流の経路が異なることが推測される。
【０７１２】
トランジスタ９１０１では、電子が電極９１１０ａから半導体層９１０９ｃに移動する第１の経路と、電子が電極９１１０ａから半導体層９１０９ｂ１を介して半導体層９１０９ｃに移動する第２の経路と、電子が電極９１１０ａから半導体層９１０９ｂ１および半導体層９１０９ａ１を介して半導体層９１０９ｃに移動する第３の経路がある。一方、トランジスタ９１０２では、電子が電極９１１０ａから半導体層９１０９ｃに移動する第１の経路のみがある。
【０７１３】
次に、トランジスタ９１０２ｃの第１の経路、およびトランジスタ９１０１ｃの第２の経路それぞれのエネルギー障壁について考察する。トランジスタ９１０１ｃおよびトランジスタ９１０２ｃにおいて、電極９１１０ａの仕事関数は４．９ｅＶである。半導体層９１０９ｃの電子親和力は４．５ｅＶである。半導体層９１０９ｂ１の電子親和力は４．７ｅＶである。半導体層９１０９ｃと電極９１１０ａの間には０．４ｅＶのエネルギー障壁が生じる。
【０７１４】
第２の経路において、電極９１１０ａと半導体層９１０９ｂ１の間のエネルギー障壁は０．２ｅＶであり、半導体層９１０９ｂ１と半導体層９１０９ｃの間のエネルギー障壁は０．２ｅＶである（図６２（Ｂ）参照。）
【０７１５】
第１の経路において、電極９１１０ａと半導体層９１０９ｃの間のエネルギー障壁は０．４ｅＶである（図６２（Ｄ）参照。）
【０７１６】
電子は、エネルギー障壁が小さいほど移動しやすい。よって、第１の経路よりも、エネルギー障壁が段階的に変化する第２の経路の方が、電子が移動しやすい。また、一般に、金属材料は、同じ材料であっても、成膜条件や結晶方位などに起因して仕事関数にばらつきが生じやすい。ソース電極の仕事関数が変動すると、ソース電極からチャネルに移動する電子の量（電流量）が変動しやすい。すなわち、トランジスタの電気特性のばらつきが大きくなりやすい。ただし、エネルギー障壁を小さくすることで、仕事関数のばらつきの影響を小さくすることができる。エネルギー障壁の大きさは０．３ｅＶ以下が好ましく、０．２ｅＶ以下がより好ましい。
【０７１７】
電極９１１０ａに重ねて半導体層９１０９ｂ１を設けることで、電気特性の良好なトランジスタを実現できる。また、電極９１１０ａに重ねて半導体層９１０９ｂ１を設けることで、電気特性のばらつきが小さいトランジスタを実現できる。
【符号の説明】
【０７１８】
１００    トランジスタ
１０１    基板
１０２    絶縁層
１０３    絶縁層
１０４    絶縁層
１０５    電極
１０６    絶縁層
１０７    絶縁層
１０８    絶縁層
１０９    半導体層
１１０    電極
１１１    絶縁層
１１２    電極
１１３    絶縁層
１１４    絶縁層
１１５    絶縁層
１１６    電極
１１７    電極
１２１    層
１２２    ハードマスク
１２３    開口
１２４    絶縁層
１２５    導電層
１２８    層
１２９    層
１３１    部位
１３２    部位
１３３    部位
１８２    導電層
１８５    導電層
１８６    層
１８７    層
１９３    導電層
１９４    導電層
２００    トランジスタ
２２０    ウェル
２４０    容量素子
２４１    電極
２４２    絶縁層
２４３    電極
２４４    電極
２４５    電極
２５２    配線
２５３    配線
２５４    配線
２５５    配線
２５６    配線
２５７    ノード
２５８    容量素子
２５９    配線
２６２    トランジスタ
２６３    トランジスタ
２６４    配線
２８１    トランジスタ
２８２    トランジスタ
２８３    チャネル形成領域
２８４    低濃度ｐ型不純物領域
２８５    高濃度ｐ型不純物領域
２８６    絶縁層
２８７    電極
２８８    側壁
【図１】
2017147445.tif 000006
【図２】
2017147445.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2017147445.tif 000013
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2017147445.tif 000020
【図１６】
2017147445.tif 000021
【図１７】
2017147445.tif 000022
【図１８】
2017147445.tif 000023
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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