(57)【要約】【課題】  スイッチング素子のゲート電極の抵抗を低減する。【解決手段】  スイッチング素子であって、第１導電型の第１半導体層と、前記第１半導体層に接している第２導電型の第２半導体層と、前記第２半導体層に接しているとともに前記第２半導体層によって前記第１半導体層から分離されている第１導電型の第３半導体層と、前記第１半導体層と前記第３半導体層を分離している範囲の前記第２半導体層の表面を覆っているゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２半導体層に対向しているゲート電極を備えている。前記ゲート電極が、前記ゲート絶縁膜の表面を覆っている第４半導体層と、前記第４半導体層とは異なるバンドギャップを有するとともに前記第４半導体層の表面を覆っている第５半導体層を有している。【選択図】図２
2017126610.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子であって、
第１導電型の第１半導体層と、
前記第１半導体層に接している第２導電型の第２半導体層と、
前記第２半導体層に接しており、前記第２半導体層によって前記第１半導体層から分離されている第１導電型の第３半導体層と、
前記第１半導体層と前記第３半導体層を分離している範囲の前記第２半導体層の表面を覆っているゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第２半導体層に対向しているゲート電極、
を備えており、
前記ゲート電極が、
前記ゲート絶縁膜の表面を覆っている第４半導体層と、
前記第４半導体層とは異なるバンドギャップを有し、前記第４半導体層の表面を覆っている第５半導体層、
を有している、
スイッチング素子。
【請求項２】
前記第１半導体層と前記第３半導体層がｎ型であり、
前記第２半導体層がｐ型であり、
前記第５半導体層のバンドギャップが、前記第４半導体層のバンドギャップよりも狭く、
前記第５半導体層がｎ型であり、
前記ゲート電極が、金属によって構成されているとともに前記第５半導体層に接している配線層を有している、
請求項１のスイッチング素子。
【請求項３】
前記配線層が、前記第４半導体層に接している請求項２のスイッチング素子。
【請求項４】
前記第１半導体層と前記第３半導体層がｎ型であり、
前記第２半導体層がｐ型であり、
前記第５半導体層のバンドギャップが、前記第４半導体層のバンドギャップよりも狭く、
前記第５半導体層がｐ型であり、
前記ゲート電極が、金属によって構成されているとともに前記第５半導体層に接している配線層を有している、
請求項１のスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、スイッチング素子に関する。
【０００２】
特許文献１に、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が開示されている。このＭＯＳＦＥＴのゲート電極は、ポリシリコンによって構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１２６０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴのスイッチング速度は、ゲート電極に接続されている抵抗（以下、ゲート抵抗という）によって調節される。ゲート抵抗が低いほど、ＭＯＳＦＥＴのスイッチング速度が速くなる。他方、ポリシリコンによって構成されているゲート電極自体も、抵抗を有する。したがって、ゲート抵抗を実質的にゼロにしたとしても、ゲート電極自体の抵抗によって、ＭＯＳＦＥＴのスイッチング速度が制限される。ＭＯＳＦＥＴをより高速でスイッチングさせるためには、ゲート電極自体の抵抗を低減する必要がある。なお、この問題は、ＭＯＳＦＥＴだけでなく、ゲート電極を有する他のスイッチング素子（例えば、ＩＧＢＴ（insulated gate bipolar transistor）等）でも生じる。したがって、本明細書では、スイッチング素子のゲート電極の抵抗を低減する技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング素子は、第１半導体層、第２半導体層、第３半導体層、ゲート絶縁膜及びゲート電極を備えている。前記第１半導体層は、第１導電型の半導体層である。前記第２半導体層は、前記第１半導体層に接している第２導電型の半導体層である。前記第３半導体層は、前記第２半導体層に接しており、前記第２半導体層によって前記第１半導体層から分離されている第１導電型の半導体層である。前記ゲート絶縁膜は、前記第１半導体層と前記第３半導体層を分離している範囲の前記第２半導体層の表面を覆っている。前記ゲート電極は、前記ゲート絶縁膜を介して前記第２半導体層に対向している。前記ゲート電極は、第４半導体層と第５半導体層を有している。第４半導体層は、前記ゲート絶縁膜の表面を覆っている。第５半導体層は、前記第４半導体層とは異なるバンドギャップを有し、前記第４半導体層の表面を覆っている。
【０００６】
このスイッチング素子では、ゲート電極が、第４半導体層と第５半導体層の積層構造を有している。第４半導体層と第５半導体層のバンドギャップが異なるので、これらの界面はヘテロ接合となっている。ヘテロ接合には、キャリア（電子またはホール）の二次元ガスが形成される。キャリアの二次元ガスは、二次元状に分布する高濃度のキャリアである。例えば、キャリアが電子の場合には、二次元電子ガス（以下、２ＤＥＧ（2-dimension electron gas）という）が形成される。また、キャリアがホールの場合には、二次元ホールガス（以下、２ＤＨＧ（2-dimension hole gas）という）が形成される。キャリアの二次元ガス中ではキャリア濃度が極めて高いので、キャリアの二次元ガスの電気抵抗は極めて低い。したがって、この構成によれば、ゲート電極の電気抵抗を低くすることができる。このため、このスイッチング素子は、高速でスイッチングすることができる。
【図面の簡単な説明】
【０００７】
【図１】実施例１のＭＯＳＦＥＴ１０の縦断面図。
【図２】実施例１のＭＯＳＦＥＴ１０のゲート電極２６の拡大断面図。
【図３】図２のＸ−Ｘ線の位置における、ゲートオフ電位が印加されているときのバンド図。
【図４】図２のＸ−Ｘ線の位置における、ゲートオン電位よりも高い電位が印加されているときのバンド図。
【図５】実施例２のＭＯＳＦＥＴ１０のゲート電極２６の拡大断面図。
【図６】実施例２のＭＯＳＦＥＴ１０の、Ｘ−Ｘ線に対応する位置における、ゲートオン電位よりも高い電位が印加されているときのバンド図。
【図７】実施例３のＭＯＳＦＥＴ１０の、Ｘ−Ｘ線に対応する位置における、ゲートオフ電位が印加されているときのバンド図。
【図８】実施例３のＭＯＳＦＥＴ１０の、Ｘ−Ｘ線に対応する位置における、ゲートオン電位よりも高い電位が印加されているときのバンド図。
【図９】実施例４のＭＯＳＦＥＴ１０の縦断面図。
【図１０】実施例５のＭＯＳＦＥＴ１０の縦断面図。
【発明を実施するための形態】
【実施例１】
【０００８】
図１に示すように、実施例１のＭＯＳＦＥＴ１０は、半導体基板１２を備えている。半導体基板１２は、シリコンまたはＳｉＣ等によって構成されている。
【０００９】
半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図１の紙面に対して垂直な方向に直線状に長く伸びている。複数のトレンチ２２は、図１の左右方向に間隔を開けて配列されている。
【００１０】
図２に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６の一部は、トレンチ２２から上側に突出している。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６は、半導体層２６ａ、半導体層２６ｂ及び配線層２６ｃを有している。
【００１１】
半導体層２６ａは、ｉ型のＡｌＧａＮによって構成されている。半導体層２６ａは、ゲート絶縁膜２４の表面を覆っている。
【００１２】
半導体層２６ｂは、ｎ型のＧａＮによって構成されている。半導体層２６ｂは、トレンチ２２の幅方向の中央部に配置されており、半導体層２６ａの表面を覆っている。すなわち、トレンチ２２の内面に対して垂直な方向に沿って、ゲート絶縁膜２４、半導体層２６ａ及び半導体層２６ｂがこの順序で積層されている。半導体層２６ｂは、半導体層２６ａによってゲート絶縁膜２４から分離されている。半導体層２６ｂ（すなわち、ＧａＮ）のバンドギャップは、半導体層２６ａ（すなわち、ＡｌＧａＮ）のバンドギャップよりも狭い。したがって、半導体層２６ｂと半導体層２６ａの界面に、ヘテロ接合２７が形成されている。ヘテロ接合２７は、トレンチ２２の内面に沿って伸びている。
【００１３】
トレンチ２２の上部に、層間絶縁膜２８が配置されている。層間絶縁膜２８は、半導体層２６ａの上側端面全域を覆っている。半導体層２６ｂの上部には、層間絶縁膜２８に開口部２８ａが設けられている。したがって、半導体層２６ｂの上側端面の大部分は、層間絶縁膜２８に覆われていない。
【００１４】
配線層２６ｃは、金属によって構成されている。配線層２６ｃは、開口部２８ａ内と層間絶縁膜２８上に配置されている。配線層２６ｃは、開口部２８ａ内で半導体層２６ｂと接触している。配線層２６ｃは、層間絶縁膜２８によって半導体層２６ａから分離されている。各ゲート電極２６の配線層２６ｃは、図示しない位置でゲート配線に接続されている。ゲート配線は、図示しないゲート用ボンディングパッドに接続されている。ゲート用ボンディングパッドに印加される電位によって、各ゲート電極２６の電位が制御される。
【００１５】
図１に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、トレンチ２２が設けられていない部分に配置されている。上部電極７０は、トレンチ２２が設けられていない部分で、半導体基板１２の上面１２ａに接している。
【００１６】
半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１７】
半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２及びドレイン領域３４が設けられている。
【００１８】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の上端部においてゲート絶縁膜２４に接している。
【００１９】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域の下側まで伸びている。２つのソース領域３０に挟まれた範囲では、ボディ領域３２内のｐ型不純物濃度が高い。ボディ領域３２は、２つのソース領域３０に挟まれた範囲で、上部電極７０にオーミック接触している。ソース領域３０の下側では、ボディ領域３２内のｐ型不純物濃度が低い。ボディ領域３２は、ソース領域３０の下側で、ゲート絶縁膜２４に接している。ボディ領域３２の下端は、ゲート電極２６の下端よりも上側に配置されている。
【００２０】
ドレイン領域３４は、ｎ型領域である。ドレイン領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドレイン領域３４は、ｎ型不純物濃度が低いドリフト領域３４ａと、ドリフト領域３４ａよりもｎ型不純物濃度が高いドレインコンタクト領域３４ｂを有している。ドリフト領域３４ａは、ボディ領域３２の下側に配置されている。ドリフト領域３４ａは、ボディ領域３２の下側でゲート絶縁膜２４に接している。ドレインコンタクト領域３４ｂは、ドリフト領域３４ａの下側に配置されている。ドレインコンタクト領域３４ｂは、半導体基板１２の下面１２ｂに露出している。ドレインコンタクト領域３４ｂは、下部電極７２にオーミック接触している。
【００２１】
上述したソース領域３０、ボディ領域３２、ドレイン領域３４、ゲート電極２６及びゲート絶縁膜２４等によって、ＭＯＳＦＥＴ１０の基本構成が形成されている。上部電極７０は、ＭＯＳＦＥＴ１０のソース電極として機能する。下部電極７２は、ＭＯＳＦＥＴ１０のドレイン電極として機能する。
【００２２】
図３は、図２のＸ−Ｘ線の位置におけるバンド図を示している。図３は、ゲート電極２６にゲートオフ電位が印加されているときのバンド図である。上述したように、半導体層２６ａ（ＡｌＧａＮ）のバンドギャップは、半導体層２６ｂ（ＧａＮ）のバンドギャップよりも広い。したがって、これらの界面にヘテロ接合２７が形成されている。また、半導体層２６ｂがｎ型であり、半導体層２６ａがｉ型であるので、ヘテロ接合２７近傍で半導体層２６ｂのバンドが下側に曲がっている。その結果、ヘテロ接合２７において伝導帯に凹部２７ａが形成されており、その凹部２７ａが多数の電子で満たされている。このため、ヘテロ接合２７に２ＤＥＧが発生している。２ＤＥＧの電子濃度は極めて高く、また、ヘテロ接合２７近傍における不純物濃度が低いため、２ＤＥＧは極めて低い抵抗を有する。このように、各ゲート電極２６は、電気抵抗が極めて低い２ＤＥＧ（すなわち、ヘテロ接合２７）を有している。
【００２３】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。また、上述したように、各ゲート電極２６の電位は、ゲート用ボンディングパッドによって制御される。ゲート用ボンディングパッドの電位は、ゲートオン電位とゲートオフ電位の間で制御される。ゲートオン電位は、ＭＯＳＦＥＴ１０のゲート閾値よりも高い電位であり、ゲートオフ電位は、ＭＯＳＦＥＴ１０のゲート閾値よりも低い電位である。
【００２４】
ゲート用ボンディングパッドの電位をゲートオフ電位からゲートオン電位に上昇させると、ゲート用ボンディングパッドから各ゲート電極２６に向かって電荷が流れる。ゲート電極２６に供給された電荷は、配線層２６ｃから半導体層２６ｂを介してヘテロ接合２７に形成されている２ＤＥＧに流入する。なお、電荷が２ＤＥＧに供給されることは、２ＤＥＧから電子が引き抜かれることに等しい。２ＤＥＧに流入した電荷が２ＤＥＧ全体に分散すると、ゲート電極２６全体の電位がゲートオフ電位からゲートオン電位まで上昇する。ゲート電極２６の電位がゲートオン電位まで上昇すると、ゲート絶縁膜２４に隣接する範囲でボディ領域３２にチャネルが形成される。したがって、下部電極７２から、ドレイン領域３４、チャネル及びソース領域３０を介して、上部電極７０へ電流が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。
【００２５】
ゲート用ボンディングパッドの電位をゲートオン電位からゲートオフ電位まで低下させると、各ゲート電極２６からゲート用ボンディングパッドに向かって電荷が流れる。つまり、２ＤＥＧ全体に分散していた電荷が、配線層２６ｃを介して外部に排出される。すると、ゲート電極２６全体の電位がゲートオン電位からゲートオフ電位まで低下する。ゲート電極２６の電位がゲートオフ電位まで低下すると、ボディ領域３２からチャネルが消失する。したがって、ＭＯＳＦＥＴ１０に流れる電流が停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。
【００２６】
従来のＭＯＳＦＥＴでは、ゲート電極の抵抗が高いため、ＭＯＳＦＥＴがオンするときに、ゲート電極に供給された電荷がゲート電極内で分散するのに時間がかかる。このため、ゲート電極の電位の上昇速度が遅く、ＭＯＳＦＥＴのターンオン速度が遅い。これに対し、実施例１のＭＯＳＦＥＴ１０では、ゲート電極２６内に形成されている２ＤＥＧの抵抗が極めて低い。このため、ＭＯＳＦＥＴ１０がオンするときに、ゲート電極２６に供給された電荷が短時間で２ＤＥＧ全体に分散する。したがって、ゲート電極２６の電位の上昇速度が速く、実施例１のＭＯＳＦＥＴ１０のターンオン速度は速い。
【００２７】
また、従来のＭＯＳＦＥＴでは、ゲート電極の抵抗が高いため、ＭＯＳＦＥＴがオフするときに、ゲート電極内の電荷がゲート電極の外部まで流れるのに時間がかかる。このため、ゲート電極の電位の低下速度が遅く、ＭＯＳＦＥＴのターンオフ速度が遅い。これに対し、実施例１のＭＯＳＦＥＴ１０では、ゲート電極２６内に形成されている２ＤＥＧの抵抗が極めて低い。このため、ＭＯＳＦＥＴ１０がオフするときに、２ＤＥＧ内に分散していた電荷が短時間でゲート電極２６の外部まで流れる。したがって、ゲート電極２６の電位の低下速度が速く、実施例１のＭＯＳＦＥＴ１０のターンオフ速度は速い。
【００２８】
以上に説明したように、実施例１のＭＯＳＦＥＴ１０は、２ＤＥＧ（すなわち、ゲート電極２６）の抵抗が低く、したがって、スイッチング速度が速い。
【００２９】
また、近年では、ＭＯＳＦＥＴの微細化に伴って、ゲート電極の厚みが薄くなってきている。従来のポリシリコンによって構成されているゲート電極では、厚みが薄くなるほど抵抗が高くなる。これに対し、実施例１のＭＯＳＦＥＴ１０では、極めて厚みが薄い２ＤＥＧによってゲート電極２６の低抵抗を実現することができる。したがって、厚みが薄いゲート電極２６でも、ゲート電極２６の抵抗を低くすることができる。
【００３０】
また、実施例１のＭＯＳＦＥＴ１０では、ゲートオフ電位が印加されているときに、半導体層２６ａが空乏化する。したがって、２ＤＥＧとドリフト領域３４ａの間の電位差を、ゲート絶縁膜２４だけではなく半導体層２６ａでも受けることができる。このため、トレンチ２２の下端近傍で発生する電界を緩和することができる。したがって、実施例１のＭＯＳＦＥＴ１０は、高い耐圧を有する。
【００３１】
なお、図４は、図３に対応する位置のバンド図であって、ゲート電極２６にゲートオン電位よりも高い電位を印加したときのバンド図を示している。ゲート電極２６に高電位が印加されているので、図３と比較して、半導体層２６ａ、２６ｂのバンドがボディ領域３２のバンドに対して下側にシフトしている。また、実施例１では、配線層２６ｃが、半導体層２６ｂに接続されている一方で、半導体層２６ａから分離されている。したがって、半導体層２６ｂには配線層２６ｃから直接電位が印加されるが、半導体層２６ａには配線層２６ｃから半導体層２６ｂを介して電位が印加される。このため、図４の状態では、半導体層２６ｂの電位が、半導体層２６ａの電位よりも高い。したがって、図４では、図３と比較して、半導体層２６ｂのバンドが、半導体層２６ａのバンドに対して下側にシフトしている。このように半導体層２６ｂのバンドが半導体層２６ａのバンドに対して下側にシフトしているので、図４では、ヘテロ接合２７に形成されていた凹部２７ａ（図３参照）が消失している。すなわち、図４では、２ＤＥＧが消滅している。このように、実施例１のＭＯＳＦＥＴ１０では、ゲート電極２６の電位を所定値まで上昇させると、２ＤＥＧが消滅する。このため、それ以上ゲート電極２６の電位を上昇させてもゲート電極の抵抗を下げることが困難となる。実施例１のＭＯＳＦＥＴ１０は、２ＤＥＧが消滅しない電位の範囲で使用する必要がある。
【実施例２】
【００３２】
図５は、実施例２のＭＯＳＦＥＴを示している。実施例２のＭＯＳＦＥＴでは、半導体層２６ａの上側端面に層間絶縁膜２８が配置されていない。したがって、配線層２６ｃが、半導体層２６ａと半導体層２６ｂの両方に接している。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。
【００３３】
実施例２のＭＯＳＦＥＴでは、配線層２６ｃが半導体層２６ａと半導体層２６ｂの両方に接しているので、半導体層２６ａと半導体層２６ｂが同電位となる。実施例２のＭＯＳＦＥＴでも、ゲートオフ電位が印加されているときのバンド図は、図３と等しい。他方、実施例２のＭＯＳＦＥＴでは、ゲート電極２６の電位を上昇させても、半導体層２６ａと半導体層２６ｂの間に電位差が生じない。このため、図４と同程度にゲート電極２６の電位を上昇させても、図６に示すように、凹部２７ａが消失しない。つまり、実施例２のＭＯＳＦＥＴでは、ゲート電極２６の電位を高電位まで上昇させても、２ＤＥＧが消滅しない。したがって、実施例２のＭＯＳＦＥＴは、使用可能なゲート電位の範囲が広い。このため、実施例２のＭＯＳＦＥＴでは、閾値を実施例１よりも高い値に設計することができる。
【実施例３】
【００３４】
実施例３のＭＯＳＦＥＴでは、半導体層２６ｂがｐ型のＧａＮによって構成されている。実施例３のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。
【００３５】
図７は、実施例３のＭＯＳＦＥＴのバンド図を示している。図７は、ゲートオフ電位が印加されているときのバンド図である。実施例３のＭＯＳＦＥＴでは、半導体層２６ｂがｐ型であるので、ヘテロ接合２７近傍で半導体層２６ｂのバンドが上側に曲がっている。このため、ヘテロ接合２７において、価電子帯に凹部２７ｂが形成されている。凹部２７ｂは、多数のホールで満たされている。このため、ヘテロ接合２７に２ＤＨＧが発生している。２ＤＨＧは低い抵抗を有する。したがって、実施例３のＭＯＳＦＥＴのスイッチング速度は速い。
【００３６】
また、実施例３のＭＯＳＦＥＴでは、実施例１と同様に、半導体層２６ａが層間絶縁膜２８によって配線層２６ｃから分離されている。したがって、ゲート電極２６（すなわち、配線層２６ｃ）の電位を上昇させると、半導体層２６ｂの電位が半導体層２６ａの電位よりも高くなる。このため、図８に示すように、半導体層２６ｂのバンドが半導体層２６ａのバンドに対して下側にシフトする。すると、凹部２７ｂが深くなり、２ＤＨＧのホール濃度が高くなる。したがって、実施例３のＭＯＳＦＥＴでは、ゲート電極２６の電位を上昇させても、２ＤＨＧが消滅しない。したがって、実施例３のＭＯＳＦＥＴは、使用可能なゲート電位の範囲が広い。このため、実施例３のＭＯＳＦＥＴでは、閾値を実施例１よりも高い値に設計することができる。
【実施例４】
【００３７】
図９は、実施例４のＭＯＳＦＥＴを示している。なお、図９では、実施例１のＭＯＳＦＥＴと共通の機能を有する部分に、図１、２と共通の参照符号を付している。実施例１ではゲート電極２６がトレンチ型であったが、実施例４ではゲート電極２６がプレーナ型である。つまり、実施例４のＭＯＳＦＥＴでは、ソース領域３０、ボディ領域３２及びドリフト領域３４ａが上面１２ａに露出するように配置されている。ボディ領域３２が露出している範囲内の上面１２ａは、ゲート絶縁膜２４に覆われている。そのゲート絶縁膜２４上に、ゲート電極２６（すなわち、半導体層２６ａ、半導体層２６ｂ及び配線層２６ｃの積層構造）が配置されている。このＭＯＳＦＥＴでは、ゲート電極２６にゲートオン電位が印加されると、上面１２ａ近傍のボディ領域３２にチャネルが形成されることで、ＭＯＳＦＥＴがオンする。このＭＯＳＦＥＴも、ゲート電極２６が半導体層２６ａ（ＡｌＧａＮ）と半導体層２６ｂ（ｎ型のＧａＮ）の界面にヘテロ接合２７を有しているので、スイッチング速度が速い。
【００３８】
なお、実施例４のＭＯＳＦＥＴにおいて、半導体層２６ｂがｐ型のＧａＮによって構成されていてもよい。このような構成によれば、実施例３と同様に、ゲート電位の使用可能範囲を広げることができる。
【実施例５】
【００３９】
図１０は、実施例５のＭＯＳＦＥＴを示している。実施例５のＭＯＳＦＥＴは、配線層２６ｃの一部が、半導体層２６ｂ及び半導体層２６ａの側面に沿って伸びている。実施例５のＭＯＳＦＥＴのその他の構成は、実施例４のＭＯＳＦＥＴ１０と等しい。配線層２６ｃは、半導体層２６ｂと半導体層２６ａの両方に接している。したがって、実施例５のＭＯＳＦＥＴは、実施例２のＭＯＳＦＥＴと同様に、ゲート電位の使用可能範囲が広い。
【００４０】
なお、上述した実施例１〜５のＭＯＳＦＥＴにおいて、半導体層２６ａ（すなわち、ＡｌＧａＮ）と半導体層２６ｂ（すなわち、ＧａＮ）の位置を入れ替えてもよい。このような構成でも、ゲート電極２６の内部に２ＤＥＧまたは２ＤＨＧを発生させて、ＭＯＳＦＥＴのスイッチング速度を向上させることができる。
【００４１】
また、上述した実施例１〜５では、スイッチング素子としてｎチャネル型のＭＯＳＦＥＴを説明した。しかしながら、ｐチャネル型のＭＯＳＦＥＴやＩＧＢＴ等の他のスイッチング素子に、上述した技術を適用してもよい。
【００４２】
以下に、実施例の構成要素と請求項の構成要素との関係について説明する。実施例のソース領域３０は、請求項の第１半導体層の一例である。実施例のボディ領域３２は、請求項の第２半導体層の一例である。実施例のドレイン領域３４は、請求項の第３半導体層の一例である。実施例の半導体層２６ａは、請求項の第４半導体層の一例である。実施例の半導体層２６ｂは、請求項の第５半導体層の一例である。実施例の配線層２６ｃは、請求項の配線層の一例である。
【００４３】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００４４】
本明細書が開示する一例のスイッチング素子は、第１半導体層と第３半導体層がｎ型であり、第２半導体層がｐ型であり、第５半導体層のバンドギャップが第４半導体層のバンドギャップよりも狭く、第５半導体層がｎ型であり、ゲート電極が配線層を有している。配線層は、金属によって構成されているとともに第５半導体層に接している。
【００４５】
この構成によれば、配線層を介してゲート電極の電位を制御することができる。
【００４６】
本明細書が開示する一例のスイッチング素子は、配線層が、第４半導体層に接している。
【００４７】
この構成によれば、配線層の電位を上昇させても、第４半導体層と第５半導体層の界面からキャリアの二次元ガスが消滅しない。したがって、ゲート電位の使用可能範囲が広い。
【００４８】
本明細書が開示する一例のスイッチング素子は、第１半導体層と第３半導体層がｎ型であり、第２半導体層がｐ型であり、第５半導体層のバンドギャップが第４半導体層のバンドギャップよりも狭く、第５半導体層がｐ型であり、ゲート電極が配線層を有している。配線層は、金属によって構成されているとともに第５半導体層に接している。
【００４９】
この構成によれば、配線層の電位を上昇させても、第４半導体層と第５半導体層の界面からキャリアの二次元ガスが消滅しない。したがって、ゲート電位の使用可能範囲が広い。
【００５０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００５１】
１０    ：ＭＯＳＦＥＴ
１２    ：半導体基板
２２    ：トレンチ
２４    ：ゲート絶縁膜
２６    ：ゲート電極
２６ａ  ：半導体層
２６ｂ  ：半導体層
２６ｃ  ：金属層
２７    ：ヘテロ接合
２８    ：層間絶縁膜
３０    ：ソース領域
３２    ：ボディ領域
３４    ：ドレイン領域
３４ａ  ：ドリフト領域
３４ｂ  ：ドレインコンタクト領域
７０    ：上部電極
７２    ：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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