(57)【要約】【課題】チャージポンプ回路における出力変動の影響を軽減する。【解決手段】半導体装置１００は、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成するチャージポンプ回路４と、昇圧電圧ＶＣＰを平滑して平滑昇圧電圧ＶＣＰ２を生成する平滑回路１５と、平滑昇圧電圧ＶＣＰ２の供給を受けて動作する後段回路（例えば過電流保護回路１３）と、を有する。平滑回路１５は、昇圧電圧ＶＣＰと同様の挙動で変動する充電電流Ｉｃを生成するカレントミラー１５１と、充電電流Ｉｃに応じた充電電圧Ｖｃを平滑昇圧電圧ＶＣＰとして出力するキャパシタ１５２と、を含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
電源電圧よりも高い昇圧電圧を生成するチャージポンプ回路と、
前記昇圧電圧を平滑して平滑昇圧電圧を生成する平滑回路と、
前記平滑昇圧電圧の供給を受けて動作する後段回路と、
を有し、
前記平滑回路は、
前記昇圧電圧と同様の挙動で変動する充電電流を生成するカレントミラーと、
前記充電電流に応じた充電電圧を前記平滑昇圧電圧として出力するキャパシタと、
を含むことを特徴とする半導体装置。
【請求項２】
前記カレントミラーは、
ソースが前記昇圧電圧の入力端に接続されてドレインとゲートが基準電流の入力端に接続された第１ＰＭＯＳＦＥＴと、
ソースが前記昇圧電圧の入力端に接続されてゲートが前記第１ＰＭＯＳＦＥＴのゲートに接続されてドレインが前記キャパシタに接続された第２ＰＭＯＳＦＥＴと、
を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記後段回路は、監視対象電流が過電流状態であるか否かを監視して監視結果に応じた過電流保護信号を生成する過電流保護回路であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記過電流保護回路は、前記監視対象電流に応じたセンス電圧と所定の閾値電圧とを比較して前記過電流保護信号を生成することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記過電流保護回路は、
所定の第１電流を生成する定電流生成部と、
前記第１電流に応じた第２電流と第３電流を生成するカレントミラー部と、
ドレインとゲートが前記第２電流の入力端に接続された第１ＮＭＯＳＦＥＴと、
ドレインが前記第３電流の入力端と前記過電流保護信号の出力端に接続されてゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが前記センス電圧の入力端に接続された第２ＮＭＯＳＦＥＴと、
一端が前記第１ＮＭＯＳＦＥＴのソースに接続されて前記閾値電圧を生成する抵抗と、
を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記定電流生成部は、
前記平滑昇圧電圧の供給を受けて定電圧を生成する定電圧生成部と、
前記定電圧を前記第１電流に変換する電圧／電流変換部と、
を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記昇圧電圧の供給を受けてゲート電圧を生成するゲート制御回路と、
前記ゲート電圧に応じて電源と負荷との間を導通／遮断するＮチャネル型のハイサイドスイッチと、
をさらに有することを特徴とする請求項３〜請求項６のいずれかに記載の半導体装置。
【請求項８】
前記過電流保護回路は、前記ハイサイドスイッチに流れる出力電流またはこれに応じたミラー電流を前記監視対象電流として監視し、
前記ゲート制御回路は、前記過電流保護信号が過電流検出時の論理レベルであるときに前記ハイサイドスイッチを強制的にオフさせるように前記ゲート信号を制御する、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
請求項８に記載の半導体装置を有することを特徴とする電子機器。
【請求項１０】
バッテリと、
前記バッテリから電源電圧の供給を受けて動作する請求項９に記載の電子機器と、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、入力電圧よりも高い昇圧電圧を生成するための手段として、チャージポンプ回路が広く一般に用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０１７５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、チャージポンプ回路は、その出力上昇時（起動時）において、フライングキャパシタの駆動周波数に応じた出力変動を生じる。そのため、昇圧電圧の供給を受ける後段回路の動作精度については、改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、チャージポンプ回路における出力変動の影響を軽減することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている半導体装置は、電源電圧よりも高い昇圧電圧を生成するチャージポンプ回路と、前記昇圧電圧を平滑して平滑昇圧電圧を生成する平滑回路と、前記平滑昇圧電圧の供給を受けて動作する後段回路と、を有し、前記平滑回路は、前記昇圧電圧と同様の挙動で変動する充電電流を生成するカレントミラーと、前記充電電流に応じた充電電圧を前記平滑昇圧電圧として出力するキャパシタと、を含む構成（第１の構成）とされている。
【０００８】
なお、第１の構成から成る半導体装置において、前記カレントミラーは、ソースが前記昇圧電圧の入力端に接続されてドレインとゲートが基準電流の入力端に接続された第１ＰＭＯＳＦＥＴ［P-channel type metal-oxide-semiconductor field effect transistor］と、ソースが前記昇圧電圧の入力端に接続されてゲートが前記第１ＰＭＯＳＦＥＴのゲートに接続されてドレインが前記キャパシタに接続された第２ＰＭＯＳＦＥＴと、を含む構成（第２の構成）にするとよい。
【０００９】
また、第１または第２の構成から成る半導体装置において、前記後段回路は、監視対象電流が過電流状態であるか否かを監視して監視結果に応じた過電流保護信号を生成する過電流保護回路である構成（第３の構成）にするとよい。
【００１０】
また、第３の構成から成る半導体装置において、前記過電流保護回路は、前記監視対象電流に応じたセンス電圧と所定の閾値電圧とを比較して前記過電流保護信号を生成する構成（第４の構成）にするとよい。
【００１１】
また、第４の構成から成る半導体装置において、前記過電流保護回路は、所定の第１電流を生成する定電流生成部と、前記第１電流に応じた第２電流と第３電流を生成するカレントミラー部と、ドレインとゲートが前記第２電流の入力端に接続された第１ＮＭＯＳＦＥＴ［N-channel type MOSFET］と、一端が前記第１ＮＭＯＳＦＥＴのソースに接続されて前記閾値電圧を生成する抵抗と、ドレインが前記第３電流の入力端と前記過電流保護信号の出力端に接続されてゲートが前記第１ＮＭＯＳＦＥＴのゲートに接続されてソースが前記センス電圧の入力端に接続された第２ＮＭＯＳＦＥＴとを含む構成(第５の構成）にするとよい。
【００１２】
また、第５の構成から成る半導体装置において、前記定電流生成部は、前記平滑昇圧電圧の供給を受けて定電圧を生成する定電圧生成部と、前記定電圧を前記第１電流に変換する電圧／電流変換部と、を含む構成（第６の構成）にするとよい。
【００１３】
また、第３〜第６いずれかの構成から成る半導体装置は、前記昇圧電圧の供給を受けてゲート電圧を生成するゲート制御回路と、前記ゲート電圧に応じて電源と負荷との間を導通／遮断するＮチャネル型のハイサイドスイッチと、をさらに有する構成（第７の構成）にするとよい。
【００１４】
また、第７の構成から成る半導体装置において、前記過電流保護回路は、前記ハイサイドスイッチに流れる出力電流またはこれに応じたミラー電流を前記監視対象電流として監視し、前記ゲート制御回路は、前記過電流保護信号が過電流検出時の論理レベルであるときに前記ハイサイドスイッチを強制的にオフさせるように前記ゲート信号を制御する構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されている電子機器は、第８の構成から成る半導体装置を有する構成（第９の構成）とされている。
【００１６】
また、本明細書中に開示されている車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する第９の構成から成る電子機器と、を有する構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本明細書中に開示されている半導体装置によれば、チャージポンプ回路における出力変動の影響を軽減することができるので、昇圧電圧の供給を受ける後段回路の動作精度を高めることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の全体構成を示すブロック図
【図２】チャージポンプ回路の第１実施形態を示す回路図
【図３】第１実施形態のチャージポンプ動作を示す回路図（第１フェイズ）
【図４】第１実施形態のチャージポンプ動作を示す回路図（第２フェイズ）
【図５】チャージポンプ回路の第２実施形態を示す回路図
【図６】第２実施形態のチャージポンプ動作を示す回路図（第１フェイズ）
【図７】第２実施形態のチャージポンプ動作を示す回路図（第２フェイズ）
【図８】チャージポンプ回路の後段構成例を示す回路図
【図９】車両の一構成例を示す外観図
【発明を実施するための形態】
【００１９】
＜半導体装置＞
図１は、半導体装置の全体構成を示すブロック図である。本構成例の半導体装置１００は、車載用ハイサイドスイッチＩＣであり、装置外部との電気的な接続を確立する手段として、複数の外部端子（ＩＮピン、ＧＮＤピン、ＯＵＴピン、ＳＴピン、ＶＢＢピン）を備えている。ＩＮピンは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための入力端子である。ＧＮＤピンは、接地端子である。ＯＵＴピンは、負荷（エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される出力端子である。ＳＴピンは、ＣＭＯＳロジックＩＣなどに自己診断信号を外部出力するための出力端子である。ＶＢＢピンは、バッテリから電源電圧Ｖｂｂ（例えば４．５Ｖ〜１８Ｖ）の供給を受け付けるための電源端子である。なお、ＶＢＢピンは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。
【００２０】
また、本構成例の半導体装置１００は、内部電源回路１と、定電圧生成回路２と、発振回路３と、チャージポンプ回路４と、ロジック回路５と、ゲート制御回路６と、クランプ回路７と、入力回路８と、基準生成回路９と、温度保護回路１０と、減電圧保護回路１１と、オープン保護回路１２と、過電流保護回路１３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、抵抗Ｒ１及びＲ２と、センス抵抗Ｒｓと、ツェナダイオードＺ１及びＺ２と、を集積化して成る。
【００２１】
内部電源回路１は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂから所定の内部電源電圧ＶＲＥＧを生成して半導体装置１００の各部に供給する。なお、内部電源回路１は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。
【００２２】
定電圧生成回路２は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（＝Ｖｂｂ−ＲＥＦ）とを生成して発振回路３及びチャージポンプ回路４に供給する。なお、定電圧生成回路２は、イネーブル信号ＥＮ及び異常保護信号Ｓ５ａの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路２は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。
【００２３】
発振回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路４に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。
【００２４】
チャージポンプ回路４は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路６及び過電流保護回路１３に供給する。
【００２５】
ロジック回路５は、内部電源電圧ＶＲＥＧの供給を受けて動作し、ゲート制御信号Ｓ５ｂを生成してゲート制御回路６に出力する。ゲート制御信号Ｓ５は、トランジスタＮ１及びＮ２をオンさせるときにハイレベル（＝ＶＲＥＧ）となり、トランジスタＮ１及びＮ２をオフさせるときにローレベル（＝ＧＮＤ）となる２値信号である。また、ロジック回路５は、温度保護信号Ｓ１０、減電圧保護信号Ｓ１１、オープン保護信号Ｓ１２、及び、過電流保護信号Ｓ１３をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路５は、半導体装置１００に何らかの異常が検出されたときに、異常保護信号Ｓ５ａを異常検出時の論理レベルとして定電圧生成回路２を停止させるとともに、ゲート制御信号Ｓ５ｂをローレベルとしてトランジスタＮ１及びＮ２をいずれも強制的にオフさせる。また、ロジック回路５は、異常検出結果に応じてトランジスタＮ３のゲート信号Ｓ５ｃを生成する機能も備えている。
【００２６】
ゲート制御回路６は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、ゲート制御信号Ｓ５ｂの電流能力を高めたゲート電圧ＶＧを生成してトランジスタＮ１及びＮ２のゲートに出力する。ゲート電圧ＶＧは、ゲート制御信号Ｓ５ｂがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、ゲート制御信号Ｓ５ｂがローレベルであるときにローレベル（＝Ｖｏ）となる。なお、ゲート制御回路６は、過電流保護信号Ｓ１３の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路６は、過電流保護信号Ｓ１３が異常未検出時の論理レベル（例えばローレベル）であるときに動作状態となり、過電流保護信号Ｓ１３が異常検出時の論理レベル（例えばハイレベル）であるときに停止状態となる。
【００２７】
クランプ回路７は、ＶＢＢピンとトランジスタＮ１及びＮ２の両ゲートとの間に接続されている。ＯＵＴピンに誘導性負荷が接続されるアプリケーションでは、トランジスタＮ１をオンからオフへ切り替える際、誘導性負荷の逆起電力によりＯＵＴピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路７（いわゆるアクティブクランプ回路）が設けられている。なお、Ｖｂｂ−（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、ＶｃｌｐはＯＵＴピンの負側クランプ電圧、ＶｇｓはトランジスタＮ１のゲート・ソース間電圧）。
【００２８】
入力回路８は、ＩＮピンから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。
【００２９】
基準生成回路９は、内部電源電圧ＶＲＥＧの供給を受けて動作し、所定の基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆを生成して半導体装置１００の各部に供給する。なお、例えば、基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆは、内部電源回路１において内部電源電圧ＶＲＥＧの目標値を設定したり、各種保護回路９〜１３において異常検出用の閾値を設定したりするために用いられる。
【００３０】
温度保護回路１０は、内部電源電圧ＶＲＥＧの供給を受けて動作し、トランジスタＮ１の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ１０を生成してロジック回路５に出力する。温度保護信号Ｓ１０は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３１】
減電圧保護回路１１は、内部電源電圧ＶＲＥＧの供給を受けて動作し、電源電圧Ｖｂｂないしは内部電源電圧ＶＲＥＧの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ１１を生成してロジック回路５に出力する。減電圧保護信号Ｓ１１は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３２】
オープン保護回路１２は、電源電圧Ｖｂｂと内部電源電圧ＶＲＥＧの供給を受けて動作し、出力電圧Ｖｏｕｔの監視結果（＝負荷のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ１２を生成してロジック回路５に出力する。なお、オープン保護信号Ｓ１２は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３３】
過電流保護回路１３は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、センス電圧Ｖｓの監視結果（＝過電流が生じているか否か）に応じた過電流保護信号Ｓ１３を生成してロジック回路５に出力する。過電流保護信号Ｓ１３は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３４】
トランジスタＮ１は、ドレインがＶＢＢピンに接続されてソースがＯＵＴピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流Ｉ１が流れる電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、トランジスタＮ１は、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。
【００３５】
なお、トランジスタＮ１のオン抵抗が低いほど、ＯＵＴピンの地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタＮ１のオン抵抗を下げるほど、温度保護回路１０や過電流保護回路１３の重要性が高くなる。
【００３６】
トランジスタＮ２は、トランジスタＮ１に対して並列接続されたミラートランジスタであり、出力電流Ｉ１に応じたミラー電流Ｉ２を生成する。トランジスタＮ１とトランジスタＮ２とのサイズ比は、ｍ：１（ただしｍ＞１、例えばｍ＝１０００）である。従って、ミラー電流Ｉ２は、出力電流Ｉ１を１／ｍに減じた大きさとなる。なお、トランジスタＮ２は、トランジスタＮ１と同じく、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。
【００３７】
トランジスタＮ３は、ドレインがＳＴピンに接続されてソースがＧＮＤピンに接続されたオープンドレイン形式のトランジスタである。なお、トランジスタＮ３は、ゲート信号Ｓ５ｃがハイレベルであるときにオンし、ゲート信号Ｓ５ｃがローレベルであるときにオフする。すなわち、ＳＴピンから外部出力される自己診断信号は、ゲート信号Ｓ５ｃのハイレベルであるとき（＝トランジスタＮ３がオンしているとき）にローレベルとなり、ゲート信号Ｓ５ｃがローレベルであるとき（＝トランジスタＮ３がオフしているとき）にハイレベルとなる。
【００３８】
抵抗Ｒ１は、ＩＮピンと入力回路８の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。
【００３９】
抵抗Ｒ２は、入力回路８の入力端とＧＮＤピンとの間に接続されており、ＩＮピンがオープン状態であるときに入力回路８への入力論理レベルをローレベル（＝ディセーブル時の論理レベル）に確定させるためのプルダウン抵抗として機能する。
【００４０】
センス抵抗Ｒｓは、トランジスタＮ２のソースとＯＵＴピンとの間に接続されており、ミラー電流Ｉ２に応じたセンス電圧Ｖｓ（＝Ｉ２×Ｒｓ）を生成する電流検出素子として機能する。
【００４１】
ツェナダイオードＺ１は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、カソードがトランジスタＮ１及びＮ２のゲート側となり、アノードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ１は、ＶＢＢピンにバッテリを接続してＯＵＴピンに負荷を接続した正規接続状態において、トランジスタＮ１及びＮ２のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子（サージ電圧吸収素子）として機能する。
【００４２】
ツェナダイオードＺ２は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、アノードがトランジスタＮ１及びＮ２のゲート側となり、カソードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ２は、ＶＢＢピンに負荷を接続してＯＵＴピンにバッテリを接続した逆接続状態において、ＯＵＴピンからトランジスタＮ１及びＮ２のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。
【００４３】
上記したように、半導体装置１００は、ＣＭＯＳロジック（ロジック回路５など）と、パワーＭＯＳデバイス（トランジスタＮ１など）と、を１チップ上に組み込んだモノリシックパワーＩＣとして構成されている。
【００４４】
＜チャージポンプ回路（第１実施形態）＞
図２は、チャージポンプ回路４の第１実施形態を示す回路図である。本実施形態のチャージポンプ回路４は、キャパシタＣ１１〜Ｃ１３と、ダイオードＤ１１〜Ｄ１４と、インバータＩＮＶ１１〜ＩＮＶ１３と、を含むディクソン型（３段構成）である。
【００４５】
ダイオードＤ１１のアノードは、ハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）の入力端に接続されている。ダイオードＤ１１のカソードは、キャパシタＣ１１の第１端とダイオードＤ１２のアノードに接続されている。ダイオードＤ１２のカソードは、キャパシタＣ１２の第１端とダイオードＤ１３のアノードに接続されている。ダイオードＤ１３のカソードは、キャパシタＣ１３の第１端とダイオードＤ１４のアノードに接続されている。ダイオードＤ１４のカソードは、昇圧電圧ＶＣＰの出力端に接続されている。なお、昇圧電圧ＶＣＰの出力端には、出力キャパシタや負荷（いずれも不図示）が接続されている。
【００４６】
インバータＩＮＶ１１の入力端は、クロック信号ＣＬＫの入力端に接続されている。インバータＩＮＶ１１の出力端は、キャパシタＣ１１の第２端とインバータＩＮＶ１２の入力端に接続されている。インバータＩＮＶ１２の出力端は、キャパシタＣ１２の第２端とインバータＩＮＶ１３の入力端に接続されている。インバータＩＮＶ１３の出力端は、キャパシタＣ１３の第２端に接続されている。このように接続されたインバータＩＮＶ１１〜ＩＮＶ１３は、いずれもハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、それぞれの入力信号を論理反転させてそれぞれの出力信号を生成する。
【００４７】
上記構成から成るチャージポンプ回路４は、クロック信号ＣＬＫに同期して、第１フェイズと第２フェイズを交互に繰り返すことにより、ハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）よりも高い昇圧電圧ＶＣＰを出力する。以下では、各フェイズの動作状態について、個別具体的に説明する。
【００４８】
図３は、第１実施形態のチャージポンプ動作を示す回路図（第１フェイズ）である。なお、以下では、説明を簡単とするために、ダイオードＤ１１〜Ｄ１４での電圧降下を無視して考える。
【００４９】
第１フェイズでは、クロック信号ＣＬＫがハイレベル（ＶＨ）とされる。従って、インバータＩＮＶ１１〜ＩＮＶ１３の出力信号は、それぞれ、ローレベル（ＶＬ）、ハイレベル（ＶＨ）、ローレベル（ＶＬ）となる。
【００５０】
このとき、キャパシタＣ１１には、ハイ電圧ＶＨの入力端からダイオードＤ１１を介して充電電流が流れる。従って、キャパシタＣ１１は、その両端間電圧がほぼ定電圧ＲＥＦ（＝ＶＨ−ＶＬ）となるまで充電される。
【００５１】
キャパシタＣ１２は、直前の第２フェイズにおいて、その両端間電圧が定電圧ＲＥＦのほぼ２倍（＝２ＲＥＦ）となるまで充電されている。従って、第１フェイズへの遷移により、キャパシタＣ１２の第２端がハイ電圧ＶＨに持ち上げられると、キャパシタＣ１２の第１端は、キャパシタＣ１２の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋２ＲＥＦ）に持ち上げられる。
【００５２】
このとき、キャパシタＣ１３には、キャパシタＣ１２からダイオードＤ１３を介して充電電流が流れる。従って、キャパシタＣ１３は、その両端間電圧が定電圧ＲＥＦのほぼ３倍（＝３ＲＥＦ）となるまで充電される。
【００５３】
なお、第１フェイズにおいて、ダイオードＤ１２及びＤ１４は、いずれも逆バイアスとなるので、これらの素子を介する経路で電流が逆流することはない。
【００５４】
図４は、第１実施形態のチャージポンプ動作を示す回路図（第２フェイズ）である。なお、先の図３と同様、以下では、説明を簡単とするために、ダイオードＤ１１〜Ｄ１４での電圧降下を無視して考える。
【００５５】
第２フェイズでは、クロック信号ＣＬＫがローレベル（ＶＬ）とされる。従って、インバータＩＮＶ１１〜ＩＮＶ１３の出力信号は、それぞれ、ハイレベル（ＶＨ）、ローレベル（ＶＬ）、ハイレベル（ＶＨ）となる。
【００５６】
キャパシタＣ１１は、直前の第１フェイズにおいて、その両端間電圧がほぼ定電圧ＲＥＦとなるまで充電されている。従って、第２フェイズへの遷移により、キャパシタＣ１１の第２端がハイ電圧ＶＨに持ち上げられると、キャパシタＣ１１の第１端は、キャパシタＣ１１の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋ＲＥＦ）に持ち上げられる。
【００５７】
このとき、キャパシタＣ１２には、キャパシタＣ１１からダイオードＤ１２を介して充電電流が流れる。従って、キャパシタＣ１２は、その両端間電圧が定電圧ＲＥＦのほぼ２倍（＝２ＲＥＦ）となるまで充電される。
【００５８】
また、キャパシタＣ１３は、直前の第１フェイズにおいて、その両端間電圧が定電圧ＲＥＦのほぼ３倍（＝３ＲＥＦ）となるまで充電されている。従って、第２フェイズへの遷移により、キャパシタＣ１３の第２端がハイ電圧ＶＨに持ち上げられると、キャパシタＣ１３の第１端は、キャパシタＣ１３の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋３ＲＥＦ）に持ち上げられる。
【００５９】
このとき、昇圧電圧ＶＣＰの出力端には、キャパシタＣ１３からダイオードＤ１４を介して出力電流が流れる。従って、チャージポンプ回路４の後段に接続された負荷には、ハイ電圧ＶＨよりも高い昇圧電圧ＶＣＰ（＝ＶＨ＋３ＲＥＦ）が供給される。
【００６０】
なお、第２フェイズにおいて、ダイオードＤ１１及びＤ１３は、いずれも逆バイアスとなるので、これらの素子を介する経路で電流が逆流することはない。
【００６１】
このように、本実施形態のチャージポンプ回路４では、クロック信号ＣＬＫに同期して第１フェイズと第２フェイズを交互に繰り返すことにより昇圧電圧ＶＣＰが生成される。
【００６２】
ただし、本実施形態のチャージポンプ回路４では、クロック信号ＣＬＫの１周期毎にしか、昇圧電圧ＶＣＰの出力端に出力電流を流すことができないので、効率が悪い。特に、減電時（＝電源電圧Ｖｂｂの低下時）には、昇圧電圧ＶＣＰが持ち上がりにくいので、例えば、車載機器の要求仕様（クランキングによる電源低下への対応）を満たすことができなくなるおそれがある。そのため、本実施形態のチャージポンプ回路４では、昇圧電圧ＶＣＰを稼ぐために昇圧段数を増やす必要があり、回路規模の増大を招くおそれもある。
【００６３】
＜チャージポンプ回路（第２実施形態）＞
図５は、チャージポンプ回路４の第２実施形態を示す回路図である。本実施形態のチャージポンプ回路４は、キャパシタＣ２１及びＣ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１及びＰ２２と、インバータＩＮＶ２１及びＩＮＶ２２と、を含む。
【００６４】
インバータＩＮＶ２１の入力端は、クロック信号ＣＬＫの入力端に接続されている。インバータＩＮＶ２１の出力端は、キャパシタＣ２１の第１端とインバータＩＮＶ２２の入力端に接続されている。インバータＩＮＶ２２の出力端は、キャパシタＣ２２の第１端に接続されている。このように接続されたインバータＩＮＶ２１及びＩＮＶ２２は、いずれもハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、それぞれの入力信号を論理反転させてそれぞれの出力信号を生成する。従って、キャパシタＣ２１及びＣ２２は、クロック信号ＣＬＫに同期してそれぞれの第１端が互いに逆相でパルス駆動される。
【００６５】
トランジスタＮ２１のソースは、ハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）の入力端に接続されている。トランジスタＮ２１のドレインは、キャパシタＣ３３の第２端に接続されている。トランジスタＮ２１のゲートは、キャパシタＣ２１の第２端に接続されている。トランジスタＮ２２のソースは、ハイ電圧ＶＨの入力端に接続されている。トランジスタＮ２２のドレインは、キャパシタＣ２１の第２端に接続されている。トランジスタＮ２２のゲートは、キャパシタＣ２２の第２端に接続されている。
【００６６】
トランジスタＰ２１のドレインは、トランジスタＮ２１のドレインに接続されている。トランジスタＰ２１のソースは、昇圧電圧ＶＣＰの出力端に接続されている。トランジスタＰ２１のゲートは、キャパシタＣ２１の第２端に接続されている。トランジスタＰ２２のドレインは、トランジスタＮ２２のドレインに接続されている。トランジスタＰ２２のソースは、昇圧電圧ＶＣＰの出力端に接続されている。トランジスタＰ２２のゲートは、キャパシタＣ２２の第２端に接続されている。
【００６７】
上記構成から成るチャージポンプ回路４は、クロック信号ＣＬＫに同期して、第１フェイズと第２フェイズを交互に繰り返すことにより、ハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）よりも高い昇圧電圧ＶＣＰを出力する。以下では、各フェイズの動作状態について、個別具体的に説明する。
【００６８】
図６は、第２実施形態のチャージポンプ動作を示す回路図（第１フェイズ）である。なお、以下では、説明を簡単とするために、トランジスタＮ２１及びＮ２２、並びに、トランジスタＰ２１及びＰ２２での電圧降下を無視して考える。
【００６９】
第１フェイズでは、クロック信号ＣＬＫがハイレベル（ＶＨ）とされる。従って、インバータＩＮＶ２１の出力信号はローレベル（ＶＬ）となり、インバータＩＮＶ２２の出力信号はハイレベル（ＶＨ）となる。
【００７０】
キャパシタＣ２２は、直前の第２フェイズにおいて、その両端間電圧がほぼ定電圧ＲＥＦとなるまで充電されている。従って、第１フェイズへの遷移により、キャパシタＣ２２の第１端がハイ電圧ＶＨに持ち上げられると、キャパシタＣ２２の第２端は、キャパシタＣ２２の電荷保存則に従い、第１端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋ＲＥＦ）に持ち上げられる。
【００７１】
その結果、トランジスタＮ２２のゲート・ソース間電圧が高くなり、トランジスタＰ２２のゲート・ソース間電圧が低くなる。従って、トランジスタＮ２２がオンしてトランジスタＰ２２がオフする。また、これに伴い、トランジスタＮ２１及びＰ２１それぞれのゲートにハイ電圧ＶＨが印加されるので、トランジスタＮ２１のゲート・ソース間電圧が低くなり、トランジスタＰ２１のゲート・ソース間電圧が高くなる。従って、トランジスタＮ２１がオフしてトランジスタＰ２１がオンする。
【００７２】
このとき、キャパシタＣ２１には、ハイ電圧ＶＨの入力端からトランジスタＮ２２を介して充電電流が流れる。従って、キャパシタＣ２１は、その両端間電圧がほぼ定電圧ＲＥＦ（＝ＶＨ−ＶＬ）となるまで充電される。また、昇圧電圧ＶＣＰの出力端には、キャパシタＣ２２からトランジスタＰ２１を介して出力電流が流れる。従って、チャージポンプ回路４の後段に接続された負荷には、ハイ電圧ＶＨよりも高い昇圧電圧ＶＣＰ（＝ＶＨ＋ＲＥＦ）が供給される。
【００７３】
図７は、第２実施形態のチャージポンプ動作を示す回路図（第２フェイズ）である。なお、先の図６と同様、以下では、説明を簡単とするために、トランジスタＮ２１及びＮ２２、並びに、トランジスタＰ２１及びＰ２２での電圧降下を無視して考える。
【００７４】
第２フェイズでは、クロック信号ＣＬＫがローレベル（ＶＬ）とされる。従って、インバータＩＮＶ２１の出力信号はハイレベル（ＶＨ）となり、インバータＩＮＶ２２の出力信号はローレベル（ＶＬ）となる。
【００７５】
キャパシタＣ２１は、直前の第２フェイズにおいて、その両端間電圧がほぼ定電圧ＲＥＦとなるまで充電されている。従って、第１フェイズへの遷移により、キャパシタＣ２１の第１端がハイ電圧ＶＨに持ち上げられると、キャパシタＣ２１の第２端は、キャパシタＣ２１の電荷保存則に従い、第１端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋ＲＥＦ）に持ち上げられる。
【００７６】
その結果、トランジスタＮ２１のゲート・ソース間電圧が高くなり、トランジスタＰ２１のゲート・ソース間電圧が低くなる。従って、トランジスタＮ２１がオンしてトランジスタＰ２１がオフする。また、これに伴い、トランジスタＮ２２及びＰ２２それぞれのゲートにハイ電圧ＶＨが印加されるので、トランジスタＮ２２のゲート・ソース間電圧が低くなり、トランジスタＰ２２のゲート・ソース間電圧が高くなる。従って、トランジスタＮ２２がオフしてトランジスタＰ２２がオンする。
【００７７】
このとき、キャパシタＣ２２には、ハイ電圧ＶＨの入力端からトランジスタＮ２１を介して充電電流が流れる。従って、キャパシタＣ２２は、その両端間電圧がほぼ定電圧ＲＥＦ（＝ＶＨ−ＶＬ）となるまで充電される。また、昇圧電圧ＶＣＰの出力端には、キャパシタＣ２１からトランジスタＰ２２を介して出力電流が流れる。従って、チャージポンプ回路４の後段に接続された負荷には、ハイ電圧ＶＨよりも高い昇圧電圧ＶＣＰ（＝ＶＨ＋ＲＥＦ）が供給される。
【００７８】
このように、本実施形態のチャージポンプ回路４では、先の第１実施形態（図２）と同じく、クロック信号ＣＬＫに同期して第１フェイズと第２フェイズを交互に繰り返すことにより昇圧電圧ＶＣＰが生成される。
【００７９】
ここで、本実施形態のチャージポンプ回路４であれば、クロック信号ＣＬＫの１／２周期毎に１回ずつ、昇圧電圧ＶＣＰの出力端に出力電流を流すことができるので、先の第１実施形態（図２）よりも効率を高めることが可能となる。特に、減電時（＝電源電圧Ｖｂｂの低下時）でも、昇圧電圧ＶＣＰを素早く持ち上げることができるので、例えば、車載機器の要求仕様（クランキングによる電源低下への対応）を十分に満たすことが可能となる。また、昇圧電圧ＶＣＰを稼ぐために昇圧段数を増やさずに済むので、回路規模の縮小を図ることも可能となる。
【００８０】
＜チャージポンプ回路の後段構成＞
図８は、半導体装置１００におけるチャージポンプ回路４の後段構成例を示す回路図である。先にも述べたように、チャージポンプ回路４の後段には、ゲート制御回路６や過電流保護回路１３が接続されている。ところで、チャージポンプ回路４は、その出力上昇時（起動時）において、フライングキャパシタの駆動周波数に応じた出力変動を生じる。そこで、本構成例の半導体装置１００では、高い動作精度が要求される過電流保護回路１３よりも前段に、平滑回路１５が設けられている。
【００８１】
＜平滑回路＞
引き続き、図８を参照しながら、平滑回路１５の構成及び動作について詳細な説明を行う。本構成例の平滑回路１５は、昇圧電圧ＶＣＰを平滑して平滑昇圧電圧ＶＣＰを生成する回路ブロック（ローパスフィルタ回路）であり、カレントミラー１５１と、キャパシタ１５２と、を含む。
【００８２】
カレントミラー１５１は、昇圧電圧ＶＣＰの供給を受けて動作し、昇圧電圧ＶＣＰと同様の挙動で変動する充電電流Ｉｃを生成する回路部であり、ＰＭＯＳＦＥＴ１５１ａ及び１５１ｂを含む。ＰＭＯＳＦＥＴ１５１ａ及び１５１ｂの両ソースは、いずれも昇圧電圧ＶＣＰの入力端に接続されている。ＰＭＯＳＦＥＴ１５１ａ及び１５１ｂの両ゲートは、いずれもＰＭＯＳＦＥＴ１５１ａのドレインに接続されている。ＰＭＯＳＦＥＴ１５１ａのドレインは、基準電流Ｉｒｅｆの入力端に接続されている。ＰＭＯＳＦＥＴ１５１ｂのドレインは、キャパシタ１５２の第１端と平滑昇圧電圧ＶＣＰ２の出力端に接続されている。キャパシタ１５２の第２端は、ＯＵＴピンに接続されている。
【００８３】
チャージポンプ回路４の出力上昇時（起動時）において、昇圧電圧ＶＣＰの出力変動が生じると、これと同様の挙動で充電電流Ｉｃにも変動が生じる。一方、キャパシタ１５２の第１端に現れる充電電圧Ｖｃは、充電電流Ｉｃを用いたキャパシタ１５２の充放電に伴い、昇圧電圧ＶＣＰに対してローパスフィルタ処理を施した平滑化電圧となる。
【００８４】
従って、上記の充電電圧Ｖｃを平滑昇圧電圧ＶＣＰ２として過電流保護回路１３に供給することにより、昇圧電圧ＶＣＰの出力変動が生じた場合であっても、過電流保護回路１３の電源変動を抑制し、その動作精度を高いレベルに維持することが可能となる。
【００８５】
また、本構成例の平滑回路１５において、カレントミラー１５１からキャパシタ１５２に流し込まれる充電電流Ｉｃは、基本的に基準電流Ｉｒｅｆを等倍でミラーしたものである。従って、基準電流Ｉｒｅｆの電流値を十分に小さく設定しておくことにより、平滑回路１５の消費電流を抑制することが可能となる。特に、チャージポンプ回路４の電流出力能力を鑑みると、平滑回路１５の消費電流を小さく抑えておくことは非常に重要である。
【００８６】
なお、平滑回路１５として単純なＲＣフィルタを採用した場合には、そのカットオフ周波数ｆｃが１／２πＲＣとなる。従って、ＭＨｚオーダーの駆動周波数に対応するためには、非常に大きな面積の抵抗が必要となる。そのため、回路面積を鑑みても、単純なＲＣフィルタではなく、カレントミラー１５１とキャパシタ１５２とを組み合わせた本構成例の方が有利であると言える。
【００８７】
＜過電流保護回路＞
引き続き、図８を参照しながら、過電流保護回路１３の構成及び動作について詳細に説明する。本構成例の過電流保護回路１３は、ミラー電流Ｉ２（延いては監視対象電流である出力電流Ｉ１）が過電流状態であるか否かを監視し、その監視結果に応じた過電流保護信号Ｓ１３を生成する回路ブロックである。なお、本構成例の過電流保護回路１３は、定電流生成部１３１と、カレントミラー部１３２と、ＮＭＯＳＦＥＴ１３３及び１３４と、抵抗１３５及び１３６と、キャパシタ１３７と、を含む。
【００８８】
定電流生成部１３１は、所定の第１電流ＩＡを生成する回路部であり、デプレッション型のＮＭＯＳＦＥＴ１３１ａと、エンハンスメント型のＮＭＯＳＦＥＴ１３１ｂと、オペアンプ１３１ｃと、ＮＭＯＳＦＥＴ１３１ｄと、抵抗１３１ｅ（抵抗値：Ｒ１３１ｅ）とを含む。
【００８９】
ＮＭＯＳＦＥＴ１３１ａのドレインは、平滑昇圧電圧ＶＣＰ２の入力端に接続されている。ＮＭＯＳＦＥＴ１３１ａのゲートとソース、及び、ＮＭＯＳＦＥＴ１３１ｂのゲートとドレインは、いずれも定電圧ＶＡの出力端に接続されている。ＮＭＯＳＦＥＴ１３１ｂのソースは、ＯＵＴピンに接続されている。
【００９０】
上記のように接続されたＮＭＯＳＦＥＴ１３１ａ及び１３１ｂは、平滑昇圧電圧ＶＣＰの供給を受けて所定の定電圧ＶＡを生成する定電圧生成部（いわゆるＥＤ型基準電圧源）として機能する。この定電圧生成部では、デプレッション型のＮＭＯＳＦＥＴ１３１ａが一種の定電流源として機能するので、ＮＭＯＳＦＥＴ１３１ｂに一定のバイアス電流が供給される。その結果、ＮＭＯＳＦＥＴ１３１ｂのドレインには、そのゲート・ソース間電圧に相当する一定の定電圧ＶＡが現れる。
【００９１】
なお、上記の定電圧生成部で消費されるバイアス電流は、ＮＭＯＳＦＥＴ１３１ａ及び１３１ｂのＷ／Ｌ比を適宜設計することにより、平滑昇圧電圧ＶＣＰ２に依存することなく、非常に小さい電流値（０．１μＡ程度）に設定することができる。
【００９２】
また、上記の定電圧生成部については、必要な電圧精度が得られるのであれば、ＥＤ型基準電圧源に限らず、いかなる回路構成を採用しても構わない。
【００９３】
オペアンプ１３１ｃの非反転入力端（＋）は、定電圧生成部の出力端（＝定電圧ＶＡの出力端）に接続されている。オペアンプ１３１ｃの反転入力端（−）は、ＮＭＯＳＦＥＴ１３１ｄのソースに接続されている。オペアンプ１３１ｃの出力端は、ＮＭＯＳＦＥＴ１３１ｄのゲートに接続されている。抵抗１３１ｅの第１端は、トランジスタ１３１ｄのソースに接続されている。抵抗１３１ｅの第２端は、ＯＵＴピンに接続されている。
【００９４】
上記のように接続されたオペアンプ１３１ｃは、その非反転入力端（＋）と反転入力端（−）がイマジナリショートするように、トランジスタ１３１ｄのゲート制御を行う。その結果、抵抗１３１ｅの第１端には定電圧ＶＡが印加されるので、定電圧ＶＡに応じた第１電流ＩＡ（＝ＶＡ×Ｒ１３１ｅ）が生成される。このように、オペアンプ１３１ｃ、ＮＭＯＳＦＥＴ１３１ｄ、及び、抵抗１３１ｅは、定電圧ＶＡを第１電流ＩＡに変換する電圧／電流変換部として機能する。
【００９５】
カレントミラー部１３２は、ＰＭＯＳＦＥＴ１３２ａ〜１３２ｃを含み、第１電流ＩＡに応じた第２電流ＩＢと第３電流ＩＣを生成する。ＰＭＯＳＦＥＴ１３２ａ〜１３２ｃのソースは、いずれも平滑昇圧電圧ＶＣＰ２の入力端に接続されている。ＰＭＯＳＦＥＴ１３２ａ〜１３２ｃのゲートは、いずれもＰＭＯＳＦＥＴ１３２ａのドレインに接続されている。ＰＭＯＳＦＥＴ１３２ａのドレインは、第１電流ＩＡの入力端に相当し、ＮＭＯＳＦＥＴ１３１ｄのドレインに接続されている。ＰＭＯＳＦＥＴ１３２ｂのドレインは、第２電流ＩＢの出力端に相当する。ＰＭＯＳＦＥＴ１３２ｃのドレインは、第３電流ＩＣの出力端に相当する。
【００９６】
ＮＭＯＳＦＥＴ１３３及び１３４のゲートは、いずれもＮＭＯＳＦＥＴ１３３のドレインに接続されている。ＮＭＯＳＦＥＴ１３３のドレインは、ＰＭＯＳＦＥＴ１３２ｂのドレインに接続されている。ＮＭＯＳＦＥＴ１３３のソースは、抵抗１３５（抵抗値Ｒ１３５）の第１端に接続されている。抵抗１３５の第２端は、ＯＵＴピンに接続されている。ＮＭＯＳＦＥＴ１３４のドレインは、ＰＭＯＳＦＥＴ１３２ｃのドレインと過電流保護信号Ｓ１３の出力端にそれぞれ接続されている。ＮＭＯＳＦＥＴ１３４のソースは、センス電圧Ｖｓの印加端に接続されている。なお、過電流保護信号Ｓ１３の出力端は、抵抗１３６とキャパシタ１３７から成る直列回路を介してＶＢＢピンにプルアップされている。
【００９７】
上記のように接続されたＮＭＯＳＦＥＴ１３３及び１３４は、ミラー電流Ｉ２に応じたセンス電圧Ｖｓと所定の閾値電圧Ｖｏｃｐ（＝ＩＢ×Ｒ１３５）とを比較して過電流保護信号Ｓ１３を生成する電圧比較部として機能する。
【００９８】
センス電圧Ｖｓが閾値電圧Ｖｏｃｐよりも低いときには、ＮＭＯＳＦＥＴ１３４の導通度がＮＭＯＳＦＥＴ１３３の導通度よりも高くなり、過電流保護信号Ｓ１３がローレベル（＝異常未検出時の論理レベル）となる。一方、センス電圧Ｖｓが閾値電圧Ｖｏｃｐよりも高いときには、ＮＭＯＳＦＥＴ１３４の導通度がＮＭＯＳＦＥＴ１３３の導通度よりも低くなり、過電流保護信号Ｓ１３がハイレベル（＝異常検出時の論理レベル）となる。
【００９９】
上記したように、定電流生成部１３１やカレントミラー部１３２は、昇圧電圧ＶＣＰの供給を受けるのではなく、平滑昇圧電圧ＶＣＰ２の供給を受けて動作する。このような構成とすることにより、昇圧電圧ＶＣＰの出力変動が生じた場合であっても、過電流保護回路１３の動作精度を高いレベルに維持することが可能となる。
【０１００】
＜ゲート制御回路＞
引き続き、図８を参照しながら、ゲート制御回路６の構成及び動作について詳述する。本構成例のゲート制御回路６は、ドライバ６１と、ＮＭＯＳＦＥＴ６２と、を含む。
【０１０１】
ドライバ６１は、昇圧電圧ＶＣＰの印加端とＯＵＴピンとの間に接続されており、ゲート制御信号Ｓ５ｂの電流能力を高めたゲート電圧ＶＧを生成してトランジスタＮ１及びＮ２のゲートに出力する。ゲート電圧ＶＧは、ゲート制御信号Ｓ５ｂがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、ゲート制御信号Ｓ５ｂがローレベルであるときにローレベル（＝Ｖｏ）となる。
【０１０２】
ＮＭＯＳＦＥＴ６２のドレインは、ゲート電圧ＶＧの出力端（＝トランジスタＮ１及びＮ２のゲート）に接続されている。ＮＭＯＳＦＥＴ６２のソースは、ＯＵＴピンに接続されている。ＮＭＯＳＦＥＴ６２のゲートは、過電流保護信号Ｓ１３の入力端に相当する。
【０１０３】
本構成例のゲート制御回路６において、過電流保護信号Ｓ１３がローレベル（＝異常未検出時の論理レベル）であるときには、ＮＭＯＳＦＥＴ６２がオフするので、トランジスタＮ１に対してゲート電圧ＶＧが通常通りに印加される。一方、過電流保護信号Ｓ１３がハイレベル（＝異常検出時の論理レベル）であるときには、ＮＭＯＳＦＥＴ６２がオンするので、トランジスタＮ１のゲート・ソース間がショートされる。
【０１０４】
このように、本構成例のゲート制御回路６は、過電流保護信号Ｓ１３がハイレベル（＝異常検出時の論理レベル）であるときに、トランジスタＮ１を強制的にオフさせるようにゲート信号ＶＧを制御する機能を備えている。
【０１０５】
＜車両への適用＞
図９は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【０１０６】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【０１０７】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【０１０８】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【０１０９】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【０１１０】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１１１】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１１２】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１１３】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１１４】
なお、先に説明した半導体装置１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【０１１５】
＜その他の変形例＞
なお、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用ＩＰＤ［intelligent power device］（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）を始めとして、チャージポンプ回路を有する半導体装置全般に広く適用することが可能である。
【０１１６】
すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１７】
本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。
【符号の説明】
【０１１８】
１    内部電源回路
２    定電圧生成回路
３    発振回路
４    チャージポンプ回路
５    ロジック回路
６    ゲート制御回路
６１    ドライバ
６２    ＮＭＯＳＦＥＴ
７    クランプ回路
８    入力回路
９    基準生成回路
１０    温度保護回路
１１    減電圧保護回路
１２    オープン保護回路
１３    過電流保護回路
１３１    定電流生成部
１３１ａ    ＮＭＯＳＦＥＴ（デプレッション型）
１３１ｂ    ＮＭＯＳＦＥＴ（エンハンスメント型）
１３１ｃ    オペアンプ
１３１ｄ    ＮＭＯＳＦＥＴ
１３１ｅ    抵抗
１３２    カレントミラー部
１３２ａ〜１３２ｃ    ＰＭＯＳＦＥＴ
１３３、１３４    ＮＭＯＳＦＥＴ
１３５、１３６    抵抗
１３７    キャパシタ
１５    平滑回路
１５１    カレントミラー
１５１ａ、１５１ｂ    ＰＭＯＳＦＥＴ
１５２    キャパシタ
１００    半導体装置
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（パワートランジスタ）
Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（電流検出トランジスタ）
Ｎ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ（信号出力トランジスタ）
Ｒ１、Ｒ２    抵抗
Ｒｓ    センス抵抗
Ｚ１、Ｚ２    ツェナダイオード
Ｃ１１〜Ｃ１３    キャパシタ
Ｄ１１〜Ｄ１４    ダイオード
ＩＮＶ１１〜ＩＮＶ１３    インバータ
Ｃ２１、Ｃ２２    キャパシタ
Ｎ２１、Ｎ２２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ２１、Ｐ２２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ２１、ＩＮＶ２２    インバータ
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
2017077138.tif 000003
【図２】
2017077138.tif 000004
【図３】
2017077138.tif 000005
【図４】
2017077138.tif 000006
【図５】
2017077138.tif 000007
【図６】
2017077138.tif 000008
【図７】
2017077138.tif 000009
【図８】
2017077138.tif 000010
【図９】
2017077138.tif 000011