(57)【要約】【課題】ウェハ面内での閾値電圧のバラツキを低減可能な、拡散ウェハを用いた半導体装置の製造方法を提供する。【解決手段】第１導電型の半導体基板をドリフト領域１として、半導体基板の裏面に拡散層を有する拡散ウェハを用意する工程と、ドリフト領域１のおもて面側の表面層に第２導電型のチャネル形成領域３を形成する工程と、チャネル形成領域３のおもて面側の表面層に第１導電型のソース領域５ａ，５ｂを形成する工程と、チャネル形成領域３上にゲート絶縁膜６を形成する工程と、ゲート絶縁膜６上に第１の温度でゲート電極７ａ，７ｂを形成する工程と、第１の温度以上の第２の温度でゲート電極７ａ，７ｂを覆うように第１の絶縁膜８を形成する工程と、第１の絶縁膜８上に第１の絶縁膜８よりも低融点の第２の絶縁膜９を形成する工程とを含み、ゲート電極７ａ，７ｂの電位によりチャネル形成領域３を流れるキャリアの移動が制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の裏面に拡散層を設けた拡散ウェハを用いた半導体装置であって、
前記半導体基板からなるドリフト領域と、
前記ドリフト領域の第１主面側の表面層に設けられた第２導電型のチャネル形成領域と、
前記チャネル形成領域の前記第１主面側の表面層に設けられた第１導電型の第１主電極領域と、
前記チャネル形成領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極を覆うように配置され、前記ゲート電極の膜厚の２／３以上であり、且つ２００ｎｍ以上である膜厚を有する第１の絶縁膜と、
前記第１の絶縁膜上に配置された、前記第１の絶縁膜よりも低温でリフロー可能な第２の絶縁膜と、を備え、前記ゲート電極の電位により前記チャネル形成領域を流れるキャリアの移動が制御されることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜は、ボロン燐ガラス又は燐ガラスからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散層が前記半導体基板よりも高不純物濃度であり、前記拡散層が第２主電極領域であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の絶縁膜の膜厚の合計値が前記ゲート電極の膜厚よりも厚いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
第１導電型の半導体基板をドリフト領域として、前記半導体基板の裏面に拡散層を有する拡散ウェハを用意する工程と、
前記ドリフト領域の前記第１主面側の表面層に第２導電型のチャネル形成領域を形成する工程と、
前記チャネル形成領域の前記第１主面側の表面層に第１導電型の第１主電極領域を形成する工程と、
前記チャネル形成領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の温度でゲート電極を形成する工程と、
前記第１の温度以上の第２の温度で前記ゲート電極を覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記第１の絶縁膜よりも低温でリフロー可能な第２の絶縁膜を形成する工程と、
を含み、前記ゲート電極の電位により前記チャネル形成領域を流れるキャリアの移動が制御されることを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜は、ボロン燐ガラス又は燐ガラスからなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記拡散層が前記半導体基板よりも高不純物濃度であり、前記拡散層を第２主電極領域とすることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜を形成する工程は、シランを含むガスを用いた減圧気相化学成長法により前記第１の絶縁膜を形成することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜の膜厚が、前記ゲート電極の膜厚の２／３以上であり、且つ２００ｎｍ以上であることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２の絶縁膜の膜厚の合計値が前記ゲート電極の膜厚よりも厚いことを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜を形成する工程は、前記第２の温度以下の第３の温度で、常圧気相化学成長法により前記第２の絶縁膜を形成することを特徴とする請求項５〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、拡散ウェハ（ＤＷ）を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
拡散ウェハを用いた半導体装置においては、厚膜ウェハと比較してウェハ面内での閾値電圧のバラツキが大きくなるという問題がある。閾値電圧の変化については、同じ方向（増加方向又は減少方向）に変化量が一定であれば、例えばチャネル不純物量を調整することにより対応できる。しかしながら、閾値電圧のバラツキは、ウェハ内で閾値電圧がばらつく現象であるから、チャネル不純物量を調整することによりそのバラツキを低減することは困難である。
【０００３】
従来の半導体装置において、ゲート電極上の熱酸化膜と、熱酸化膜上のＰＳＧ膜とからなる層間絶縁膜を備えた構造が知られている（特許文献１参照。）。また、ゲート電極膜を覆うように下地酸化膜を形成し、下地酸化膜の上にＰＳＧからなる層間絶縁膜を形成した構造が知られている（特許文献２参照。）。特許文献２に記載の製造方法では、裏面研削によりシリコン基板を所定の厚みにしている。
【０００４】
また、炭化珪素半導体装置において、閾値電圧の変動を低減するため、ゲート電極を覆う第１の絶縁膜と、第１の絶縁膜を覆う第２の絶縁膜からなる層間絶縁膜を備えた構造が知られている（特許文献３参照。）。特許文献３に記載の製造方法では、第１の絶縁膜を６５０℃以上７５０℃以下で形成し、炭化珪素基板を加熱処理後に９００℃以上１１００℃以下でＰＳＧ処理を行っている。基板の厚みは２５０μｍ以上６００μｍ未満としている。
【０００５】
しかしながら、例えば２５０μｍ〜３００μｍ程度の厚さの拡散ウェハを用いて半導体装置を製造する際に、特許文献１〜３に記載のような層間絶縁膜を形成しても、７００μｍ程度の厚膜ウェハと比較してウェハ面内での閾値電圧のバラツキが大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２７０４６０号公報
【特許文献２】特開２００２−２９９６２４号公報
【特許文献３】特開２０１５−１１１６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ウェハ面内での閾値電圧のバラツキを低減可能な、拡散ウェハを用いた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１導電型の半導体基板の裏面に拡散層を設けた拡散ウェハを用いた半導体装置であって、（ａ）半導体基板からなるドリフト領域と、（ｂ）ドリフト領域の第１主面側の表面層に設けられた第２導電型のチャネル形成領域と、（ｃ）チャネル形成領域の第１主面側の表面層に設けられた第１導電型の第１主電極領域と、（ｄ）チャネル形成領域上に配置されたゲート絶縁膜と、（ｅ）ゲート絶縁膜上に配置されたゲート電極と、（ｆ）ゲート電極を覆うように配置され、ゲート電極の膜厚の２／３以上であり、且つ２００ｎｍ以上である膜厚を有する第１の絶縁膜と、（ｇ）第１の絶縁膜上に配置された、第１の絶縁膜よりも低温でリフロー可能な第２の絶縁膜とを備え、ゲート電極の電位によりチャネル形成領域を流れるキャリアの移動が制御される半導体装置とする。
【０００９】
本発明の他の態様は、（ａ）第１導電型の半導体基板をドリフト領域として、半導体基板の裏面に拡散層を有する拡散ウェハを用意する工程と、（ｂ）ドリフト領域の第１主面側の表面層に第２導電型のチャネル形成領域を形成する工程と、（ｃ）チャネル形成領域の第１主面側の表面層に第１導電型の第１主電極領域を形成する工程と、（ｄ）チャネル形成領域上にゲート絶縁膜を形成する工程と、（ｅ）ゲート絶縁膜上に第１の温度でゲート電極を形成する工程と、（ｆ）第１の温度以上の第２の温度でゲート電極を覆うように第１の絶縁膜を形成する工程と、（ｇ）第１の絶縁膜上に第１の絶縁膜よりも低温でリフロー可能な第２の絶縁膜を形成する工程とを含み、ゲート電極の電位によりチャネル形成領域を流れるキャリアの移動が制御される半導体装置の製造方法とする。
【発明の効果】
【００１０】
本発明にかかる拡散ウェハを用いた半導体装置及びその製造方法によれば、ウェハ面内での閾値電圧のバラツキを低減することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体装置の一例を示す要部断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するためのフローチャートである。
【図３】図３（ａ）及び図３（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図４】図４（ａ）及び図４（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図３（ａ）及び図３（ｂ）に引き続く工程断面図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図４（ａ）及び図４（ｂ）に引き続く工程断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図５（ａ）及び図５（ｂ）に引き続く工程断面図である。
【図７】図７（ａ）及び図７（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図６（ａ）及び図６（ｂ）に引き続く工程断面図である。
【図８】比較例Ａに係る半導体装置を示す要部断面図である。
【図９】比較例Ａに係る半導体装置の製造方法を説明するためのフローチャートである。
【図１０】比較例Ｂに係る半導体装置を示す要部断面図である。
【図１１】比較例Ｂに係る半導体装置の製造方法を説明するためのフローチャートである。
【図１２】第１の実施例、比較例Ａ，Ｂについての製品ウェハ面内での閾値電圧のバラツキの測定結果を表すグラフである。
【図１３】第１の実施例、比較例Ａ，Ｂについての製品ウェハ面内での閾値電圧のバラツキの測定結果を表す表である。
【図１４】ＤＷダミー（３００μｍ）を用いた第２の実施例、比較例ａ〜ｃについてのストレス評価結果を表す表である。
【発明を実施するための形態】
【００１２】
ＭＯＳＦＥＴのチャネル形成領域に引っ張り又は圧縮のストレスを加えると、閾値電圧が変化することは知られている。特にＭＯＳＦＥＴ又はＩＧＢＴ等の縦型パワー素子においては、ストレスにより閾値電圧が変化する。
本発明者らは、ウェハ面内での閾値電圧のバラツキが生じる原因を検討した結果、製造途中にストレスが発生し、このストレスのウェハ内でのバラツキに起因して、閾値電圧のバラツキが生じることを見出した。
【００１３】
上記課題を鑑み、本発明の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す実施の形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１４】
また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに９０°変えて観察すれば「上」「下」の称呼は「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。
【００１５】
本明細書において、「第１主電極領域」とは、ＩＧＢＴにおいてエミッタ領域又はコレクタ領域のいずれか一方の主電極となる半導体領域を意味する。ＭＯＳＦＥＴやＭＯＳＳＩＴ、或いはより一般化したＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはソース領域又はドレイン領域のいずれか一方の主電極となる半導体領域を意味する。また、「第２主電極領域」とは、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域、ＭＯＳＦＥＴ等においては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。すなわち、第１主電極領域が、エミッタ領域であれば、第２主電極領域はコレクタ領域であり、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域を意味する。
【００１６】
＜半導体装置の構造＞
本発明の実施の形態に係る半導体装置は、図１に示すように、第１導電型（ｎ型）の半導体基板からなるドリフト領域１を備え、ドリフト領域１の下に、ドリフト領域１よりも高不純物濃度の第１導電型（ｎ＋型）の第２主電極領域（ドレイン領域）２が拡散層として設けられている縦型ＭＯＳＦＥＴである。ドリフト領域１及びドレイン領域２は、シリコン（Ｓｉ）等からなる半導体基板にドレイン領域２となる拡散層を形成した拡散ウェハで構成されている。
【００１７】
なお、ドレイン領域２を半導体基板に不純物を拡散して拡散ウェハを形成する代わりに、半導体基板の裏面にエピタキシャル成長する場合には、ドリフト領域１のみが半導体基板で構成されていてもよく、裏面にエピタキシャル成長でドレイン領域２を形成したものも拡散ウェハとしてもよい。拡散ウェハをなす半導体基板の厚さは例えば２５０μｍ〜４００μｍ程度であり、３００μｍ程度以下であることが好ましい。
【００１８】
拡散ウェハの厚さは通常のウェハ厚の２／３以下としてもよい。即ち、拡散ウェハの直径が１２５ｍｍ（５インチ）の場合には、拡散ウェハの厚さは通常の５２５μｍに対して３５０μｍ程度であってもよい。拡散ウェハの直径が１５０ｍｍ（６インチ）の場合には、拡散ウェハの厚さは通常６２５μｍに対して４１６μｍ程度であってもよい。拡散ウェハの直径が２００ｍｍ（８インチ）の場合には、拡散ウェハの厚さは通常７２５μｍに対して４８０μｍ程度であってもよい。
【００１９】
ドリフト領域１のおもて面側（上側）の表面層には、第２導電型（ｐ型）のチャネル形成領域３が選択的に設けられている。チャネル形成領域３のおもて面側（上側）の表面層には、第１導電型（ｎ＋型）の第１主電極領域（ソース領域）５ａ，５ｂが選択的にそれぞれ設けられている。チャネル形成領域３のおもて面側（上側）の表面層には、ソース領域５ａ，５ｂに挟まれるように、チャネル形成領域３より高不純物濃度の第２導電型（ｐ＋型）のコンタクト領域４が設けられている。
【００２０】
チャネル形成領域３上にはゲート絶縁膜６を介してドープドポリシリコン等からなるゲート電極７ａ，７ｂがそれぞれ配置されている。ゲート電極７ａ，７ｂの膜厚Ｔ０は２００ｎｍ〜５００ｎｍ程度である。ゲート電極７ａ，７ｂは層間絶縁膜（８，９）により被覆されている。層間絶縁膜（８，９）は、ゲート電極７ａ，７ｂを被覆する第１の絶縁膜８と、第１の絶縁膜８上に配置された、第１の絶縁膜８よりも低温でリフロー可能な第２の絶縁膜９とを有する。
【００２１】
第１の絶縁膜８としては、シリコン酸化膜（ＳｉＯ２膜）が使用可能である。第１の絶縁膜８は、テトラエトキシシラン（ＴＥＯＳ）ガスを用いた減圧化学気相成長（ＬＰ−ＣＶＤ）法等によるＬＰ−ＴＥＯＳ膜として形成可能である。あるいはシラン系（ＳｉＨ４、他）ガスを用いたＬＰ−ＣＶＤ法で形成もでき、その他種々の方法で形成できる。第１の絶縁膜８の膜厚Ｔ１は、ゲート電極７ａ，７ｂの膜厚Ｔ０の２／３以上であり、且つ２００ｎｍ以上に設定されている。第１の絶縁膜８の膜厚Ｔ１は、ゲート電極７ａ，７ｂの膜厚Ｔ０が５００ｎｍの場合には３３３ｎｍ以上であり、より好ましくは４００ｎｍ以上である。
【００２２】
第２の絶縁膜９としては、燐ガラス（ＰＳＧ）膜又はボロン燐ガラス（ＢＰＳＧ）膜が使用可能である。第２の絶縁膜９は、燐（Ｐ）を含むため、可動イオン等に対する汚染侵入防止膜として機能する。第２の絶縁膜９は、常圧ＣＶＤ法等により形成可能である。第２の絶縁膜９の膜厚Ｔ２は７００ｎｍ程度である。
【００２３】
第１の絶縁膜８及び第２の絶縁膜９の膜厚の合計値Ｔ１＋Ｔ２は、ゲート電極７ａ，７ｂの膜厚Ｔ０よりも厚くなるように設定されている。第１の絶縁膜８及び第２の絶縁膜９の膜厚の合計値Ｔ１＋Ｔ２は、例えば８００ｎｍ〜１５００ｎｍ程度であり、より好ましくは１０００ｎｍ〜１２００ｎｍ程度である。
【００２４】
ソース領域５ａ，５ｂ及びコンタクト領域４は、その上に配置されたソース電極１０と電気的に且つ金属学的に接続されている。ソース電極１０とゲート電極７ａ，７ｂとは層間絶縁膜（８，９）により絶縁されている。ドレイン領域２の裏面にはドレイン電極１１が配置されている。ソース電極１０及びドレイン電極１１の材料としては、アルミニウム（Ａｌ）等が使用可能である。
【００２５】
本発明の実施の形態に係る半導体装置では、ゲート電極７ａ，７ｂの電位によりチャネル形成領域３を流れるキャリアの移動が制御される。即ち、ソース電極１０に対しゲート電極７ａ，７ｂに閾値電圧以上の電圧を印加すると、ゲート電極７ａ，７ｂ直下のチャネル形成領域３の表層にｎ型反転層が形成される。
【００２６】
この状態で、ソース電極１０にドレイン電極１１よりも高い電圧を印加すると、ソース電極１０から、ソース領域５ａ、チャネル形成領域３の表層のｎ型反転層、ドリフト領域１、ドレイン領域２を経由してドレイン電極１１に至る電流経路と、ソース電極１０から、ソース領域５ｂ、チャネル形成領域３の表層のｎ型反転層、ドリフト領域１、ドレイン領域２を経由してドレイン電極１１に至る電流経路が形成されて、ドレイン電極１１からソース電極１０へ電流が流れる。
【００２７】
一方、ソース電極１０に対しゲート電極７ａ，７ｂに閾値電圧未満の電圧を印加すると、チャネル形成領域３の表層のｎ型反転層が消滅するため電流は流れない。
【００２８】
本発明の実施の形態に係る半導体装置によれば、第１の絶縁膜８の膜厚Ｔ１を、ゲート電極７ａ，７ｂの膜厚Ｔ０の２／３以上とすることにより、ゲート電極７ａ，７ｂとソース領域５ａ，５ｂの表面全体のストレスを低減できる。この結果、ゲート電極７ａ，７ｂが直上にあるチャネル形成領域３と、ゲート電極７ａ，７ｂが直上に無いソース領域５ａ，５ｂとの境界部のストレスを低減できる。したがって、ウェハ面内での平坦性が良くなり、ウェハ面内でのストレスのバラツキに起因するウェハ面内での閾値電圧のバラツキを低減可能となる。
【００２９】
また、ゲート電極７ａ，７ｂが２００ｎｍ程度に薄膜化されると、第１の絶縁膜８の膜厚Ｔ１がゲート電極７ａ，７ｂの膜厚Ｔ０の２／３以上である１３３ｎｍであっても、第１の絶縁膜８の膜厚Ｔ１が薄くなることでウェハの変形の影響を受け易くなる。このため、第１の絶縁膜８の膜厚Ｔ１は２００ｎｍ程度以上であることが好ましい。これにより、ゲート電極７ａ，７ｂとソース領域５ａ，５ｂの表面全体のストレスを低減できる。この結果、ゲート電極７ａ，７ｂが直上にあるチャネル形成領域３と、ゲート電極７ａ，７ｂが直上に無いソース領域５ａ，５ｂとの境界部のストレスを低減できる。したがって、ウェハ面内での平坦性が良くなり、ウェハ面内でのストレスのバラツキに起因するウェハ面内での閾値電圧のバラツキを低減可能となる。
【００３０】
更に、第１の絶縁膜８と第２の絶縁膜９の膜厚の合計値Ｔ１＋Ｔ２が、ゲート電極７ａ，７ｂの膜厚Ｔ０に対して十分厚い８００ｎｍ〜１５００ｎｍとしているので、十分に平坦化できる。更に、ゲート電極７ａ，７ｂの上部とソース電極１０との距離を離すことができるので、ゲート・ソース間容量を低減でき、薄膜ウェハによるオン抵抗の低減と併せて高速動作が可能となる。
【００３１】
＜半導体装置の製造方法＞
次に、図２のフローチャート及び図３（ａ）〜図７（ｂ）の工程断面図を参照しながら、本発明の実施の形態に係る半導体装置の製造方法の一例を説明する。なお、以下で説明する半導体装置の製造方法は一例であって、本発明の実施の形態に係る半導体装置はこれ以外の種々の方法でも製造可能である。
【００３２】
（ａ）図２のステップＳ１において、例えば直径１５０ｍｍ（６インチ）、厚さ２５０μｍ〜３００μｍ程度で、裏面側にｎ型不純物を拡散した片面拡散ウェハを用意する。裏面側のｎ型不純物拡散層はドレイン領域２となり、残余の半導体基板の部分が図３（ａ）に示すｎ型のドリフト領域１となる。
【００３３】
（ｂ）次に、図２のステップＳ２において、ドリフト領域１上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクと用いて、ホウ素（Ｂ）等のｐ型不純物をドリフト領域１の表面にイオン注入する。残存したフォトレジスト膜は剥離液又はアッシング等で除去する。その後の熱処理により注入したイオンを活性化し、更に熱拡散させ、図３（ｂ）に示すように、ドリフト領域１のおもて面側（上側）の表面層にｐ型のチャネル形成領域３を形成する。
【００３４】
（ｃ）次に、ドリフト領域１、チャネル形成領域３の表面を熱酸化し、図４（ａ）に示すように、ＳｉＯ２膜からなるゲート絶縁膜６を形成する。そして、ＣＶＤ法等により、例えば５００℃〜７００℃程度である第１の温度で、図４（ｂ）に示すように、ゲート絶縁膜６上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）７を厚さ５００ｎｍ程度で堆積する。そして、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図５（ａ）に示すように、ゲート絶縁膜６及びドープドポリシリコン層７の一部を選択的に除去する。この結果、チャネル形成領域３が露出し、ゲート電極７ａ，７ｂが形成される。
【００３５】
（ｄ）次に、全面にフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングして、チャネル形成領域３の上面の中央部となる一部を被覆する。パターニングされたフォトレジスト膜のマスクを並用して、ゲート電極７ａ，７ｂをマスクとして用いて、燐（Ｐ）や砒素（Ａｓ）等のｎ型不純物を自己整合的にイオン注入する。残存したフォトレジスト膜を剥離液又はアッシング等により除去する。
【００３６】
（ｅ）同様に、ゲート電極７ａ，７ｂ及びチャネル形成領域３の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ｐ型不純物を選択的にイオン注入する。残存したフォトレジスト膜を剥離液又はアッシング等により除去する。その後の熱処理により注入したイオンを活性化し、更に熱拡散させ、図５（ｂ）に示すように、チャネル形成領域３のおもて面側（上側）の表面層にｐ＋型のコンタクト領域４及びｎ＋型のソース領域５ａ，５ｂが形成される。
【００３７】
（ｆ）次に、図２のステップＳ３において、図６（ａ）に示すように、ゲート電極７ａ，７ｂを覆うようにＳｉＯ２膜からなる第１の絶縁膜８を堆積する。この際、ＬＰ−ＣＶＤ法により、ドープドポリシリコン層７の堆積時の第１の温度以上の第２の温度で、ＴＥＯＳガスあるいはシラン系ガスを用いて第１の絶縁膜８が形成される。第２の温度は、６００℃〜８００℃程度が好ましく、６５０℃〜７５０℃程度がより好ましい。第１の絶縁膜８の膜厚は、例えばゲート電極７ａ，７ｂの膜厚と同程度でよいが、具体的には、ゲート電極７ａ，７ｂの膜厚の２／３以上であり、且つ２００ｎｍ以上に設定することが好ましい。これにより、ウェハはストレスが小さい状態に保持することができる。
【００３８】
（ｇ）次に、図６（ｂ）に示すように、常圧ＣＶＤ法により、第２の温度以下の第３の温度で、第１の絶縁膜８上に、第１の絶縁膜８よりも低温でリフロー可能なＰＳＧ膜又はＢＰＳＧ膜を第２の絶縁膜９として堆積する。第３の温度は、３５０℃〜４５０℃程度の範囲であり、例えば４００℃程度である。第２の絶縁膜９がＰＳＧ膜の場合には、シラン（ＳｉＨ４）ガス、酸素（Ｏ２）ガス、フォスフィン（ＰＨ３）ガス等を原料ガスとして用いる。第２の絶縁膜９がＢＰＳＧ膜の場合には、ＳｉＨ４ガス、Ｏ２ガス、ＰＨ３ガス、ジボラン（Ｂ２Ｈ６）ガス、トリメトキシボラン（ＴＭＢ）ガス、トリメチルフォスフェート（ＴＭＯＰ）ガス等を原料ガスとして用いる。第１の絶縁膜８及び第２の絶縁膜９の膜厚の合計値Ｔ１＋Ｔ２は、ゲート電極７ａ，７ｂの膜厚よりも厚くなるように、８００ｎｍ〜１５００ｎｍで設定され、より好ましくは１０００ｎｍ〜１２００ｎｍで設定される。その後、９００℃程度のアニールにより、第２の絶縁膜９のリフロー及びデンシファイを行う。これにより、第２の絶縁膜９の表面が平坦化される。この結果、第１の絶縁膜８及び第２の絶縁膜９からなる層間絶縁膜（８，９）が形成される。
【００３９】
（ｈ）次に、第２の絶縁膜９上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより第１の絶縁膜８及び第２の絶縁膜９の一部を選択的に除去して、コンタクト領域４及びソース領域５ａ，５ｂを露出するようにコンタクトホールを開孔する。その後、フォトレジスト膜を剥離液又はアッシング等で除去する。この結果、図７（ａ）に示すように、ゲート電極７ａ，７ｂを覆うように第１の絶縁膜８及び第２の絶縁膜９からなる層間絶縁膜（８，９）がパターニングされる。
【００４０】
（ｉ）次に、図２のステップＳ４において、スパッタ法又は真空蒸着法等により、金属膜を堆積する。その後、フォトリソグラフィ技術及びＲＩＥ等のドライエッチング等によって、図７（ｂ）に示すように、ソース領域５ａ，５ｂ及びチャネル形成領域３に接続するようにソース電極１０のパターンを形成する。その後、図示を省略するが、プラズマＣＶＤ等により、ソース電極１０等の表面にシリコン窒化膜（Ｓｉ３Ｎ４膜）等のパッシベーション膜を形成する。
【００４１】
（ｊ）次に、図２のステップＳ５において、スパッタ法又は真空蒸着法等により、図１に示すように、ドレイン領域２の裏面にドレイン電極１１を形成して、本発明の実施の形態に係る半導体装置が完成する。
【００４２】
ここで、図５（ｂ）に着目して、ゲート電極７ａ，７ｂが直上にあり上から押さえ付けられたチャネル形成領域３の周辺部分及びソース領域５ａ，５ｂの一部と、ゲート電極７ａ，７ｂが直上に無く開放されたソース領域５ａ，５ｂとの境界付近には、ストレスが加わった状態となる。５００℃〜７００℃程度であるドープドポリシリコン層７の堆積温度付近におけるストレスよりも、最大でも１５０℃程度である動作温度付近のストレスの方が大きくなる。即ち、ドープドポリシリコン層７の堆積時には、熱的又は機械的ストレスが小さくなる状態でドープドポリシリコン層７が堆積される。一方、ドープドポリシリコン層７の堆積温度よりも低い動作状態では、拡散ウェハ、ゲート絶縁膜６及びゲート電極７ａ，７ｂ等の熱膨張係数の違いによりストレスが大きくなる。
【００４３】
厚膜ウェハの場合には、ウェハが厚いためウェハ自身の変形が少ない。したがって、ウェハ面内での位置依存性やゲート電極のパターンの違いによる影響を受け難く、チャネル形成領域が受けるストレスはウェハ内で均一になることから閾値電圧のバラツキは相対的に小さい。
【００４４】
一方、従来の拡散ウェハは薄膜ウェハであるため、ストレスによりウェハが変形しやすい。このため、ウェハ自身が当初から持つ歪によるストレスと、例えばウェハ中央と周辺等のウェハ面内での位置に依存したストレスと、ゲート電極７ａ，７ｂのパターンの違いに起因するストレスとが重なり合って、個々のゲート電極７ａ，７ｂ毎にチャネル形成領域３へのストレスの程度が変わり、これが閾値電圧のバラツキの原因となる。このような拡散ウェハの閾値電圧のバラツキは従来想定されておらず、閾値電圧のバラツキを低減することは考慮されていなかった。
【００４５】
仮に、拡散ウェハを用いてストレスのばらつく要因がある状態で、ストレスが小さくなるドープドポリシリコン層７の堆積温度よりも低温の４００℃でＰＳＧ膜又はＢＰＳＧ膜を堆積することを考える。この場合、ゲート電極７ａ，７ｂとソース領域５ａ，５ｂの表面にはストレスのバラツキが残った状態で保持される。その後、ＰＳＧ膜又はＢＰＳＧ膜のリフローが９００℃程度で行われるが、一度保持された状態が元に戻るほどのリフローは困難である。そのようなリフローを行うには、ＰＳＧ膜又はＢＰＳＧ膜に燐を高濃度に添加する必要があるが、高濃度にすると水分吸着量が大きくなる。この結果、抵抗が小さくなり絶縁性が悪くなる。
【００４６】
これに対して、本発明の実施の形態に係る半導体装置の製造方法によれば、ゲート電極７ａ，７ｂの形成温度、換言すればドープドポリシリコン層７の堆積温度である第１の温度以上の第２の温度で第１の絶縁膜８を形成する。これにより、ゲート電極７ａ，７ｂとソース領域５ａ，５ｂの表面のストレスを低減することができる。したがって、ウェハ面内での平坦性が良くなり、ウェハ面内でのストレスのバラツキに起因するウェハ面内での閾値電圧のバラツキを例えば厚膜ウェハを用いた場合と同程度まで低減可能となる。
【００４７】
また、仮に熱酸化法により第１の絶縁膜８を形成すると、第１の絶縁膜８が厚くなり、ゲート電極７ａ，７ｂの端部にバーズビークが形成されてゲート電極７ａ，７ｂの端部が持ち上がる。この結果、ソース領域５ａ，５ｂ側のゲート絶縁膜６が厚くなることで、ゲート電極７ａ，７ｂの端部の閾値電圧が高くなり、チャネル電流が減少する。また、第１の絶縁膜８が厚くなることで、ゲート電極７ａ，７ｂの端部にストレスが発生する原因となる。
【００４８】
また、ＬＰ−ＣＶＤ法により第１の絶縁膜８を形成すると、一般的には第１の絶縁膜８の自重保持のために、ウェハの反りに対応困難であると考えられていたが、本発明者らは、ＬＰ−ＣＶＤ法により第１の絶縁膜８を形成することでウェハの反りに対応できることを見出した。
本発明の実施の形態に係る半導体装置の製造方法によれば、ＬＰ−ＣＶＤ法により第１の絶縁膜８を形成することにより、ゲート電極７ａ，７ｂのバーズビークを発生させずに必要な膜厚の第１の絶縁膜８を得ることが出来る。
【００４９】
第１の絶縁膜８の膜厚Ｔ１を、ゲート電極７ａ，７ｂの膜厚Ｔ０の２／３よりも薄くすると、第１の絶縁膜８よりも上部にあるゲート電極７ａ，７ｂの割合が増加して、ゲート電極７ａ，７ｂの変形によるストレスを受けやすくなる。
これに対して、第１の絶縁膜８の膜厚Ｔ１を、ゲート電極７ａ，７ｂの膜厚Ｔ０の２／３以上とすることにより、ゲート電極７ａ，７ｂとソース領域５ａ，５ｂの表面全体のストレスを低減することができる。この結果、ゲート電極７ａ，７ｂが直上にあるチャネル形成領域３と、ゲート電極７ａ，７ｂが直上に無いソース領域５ａ，５ｂとの境界部のストレスが低減できる。
【００５０】
なお、ゲート電極７ａ，７ｂが２００ｎｍ程度に薄膜化され、第１の絶縁膜８の膜厚Ｔ１がゲート電極７ａ，７ｂの膜厚Ｔ０の２／３以上である１３３ｎｍであっても、第１の絶縁膜８の膜厚Ｔ１が薄くなることでウェハの変形の影響を受け易くなる。このため、第１の絶縁膜８の膜厚Ｔ１は２００ｎｍ程度以上であることが好ましい。これにより、ウェハの変形の影響を低減し、ゲート電極７ａ，７ｂとソース領域５ａ，５ｂの表面全体のストレスを低減することができる。この結果、ゲート電極７ａ，７ｂが直上にあるチャネル形成領域３と、ゲート電極７ａ，７ｂが直上に無いソース領域５ａ，５ｂとの境界部のストレスが低減できる。
【００５１】
更に、当初から所望の膜厚の拡散ウェハを使用することにより、厚膜ウェハで必要な裏面研削により薄膜化する工程が不要となるとともに、研削によるウェハ損失を防止できる。また、所望の膜厚に設定されたウェハであるため、半導体装置の表面側のソース電極１０から裏面側のドレイン電極１１まで縦方向に電流を流すことができるとともに、オン抵抗を低減することができる。
【００５２】
更に、常圧ＣＶＤにより、第１の絶縁膜８を堆積するときの第２の温度以下の第３の温度で第２の絶縁膜９を堆積するので、第２の温度よりも高い温度で形成する場合と比較して、第２の絶縁膜９を安価に容易に形成できる。
【００５３】
更に、第１の絶縁膜８と第２の絶縁膜９の膜厚の合計値Ｔ１＋Ｔ２が、ゲート電極７ａ，７ｂの膜厚Ｔ０に対して十分厚い８００ｎｍ〜１５００ｎｍとしているので、十分に平坦化できる。更に、ゲート電極７ａ，７ｂの上部とソース電極１０との距離を離すことができるので、ゲート・ソース間容量を低減でき、薄膜ウェハによるオン抵抗の低減と併せて高速動作が可能となる。
【００５４】
＜第１の実施例＞
上述した本発明の半導体装置の製造方法により、第１の実施例に係る半導体装置を作製した。ステップＳ１においては、厚さ３００μｍの拡散ウェハを準備した。ステップＳ３においては、ＬＰ−ＣＶＤ法によりＴＥＯＳガスを用いて７００℃で厚さ４００ｎｍのＳｉＯ２膜を堆積して第１の絶縁膜８を形成し、常圧ＣＶＤ法によりＴＥＯＳガス、オゾンガス、ＴＭＢガス、ＴＭＯＰガスを用いて４００℃で厚さ７００ｎｍのＢＰＳＧ膜からなる第２の絶縁膜９を形成し、その後９７０℃、２０分間アニールを実施して、アルミニウムで電極を形成した。
【００５５】
更に、第１の実施例と比較するため、比較例Ａ，Ｂに係る半導体装置を作製した。比較例Ａに係る半導体装置は、図８に示すように、ｎ＋型のドリフト領域１０１と、ドリフト領域１０１下に配置されたｎ型のドレイン領域１０２とを備える。ドリフト領域１０１のおもて面側（上側）の表面層には、ｐ型のチャネル形成領域１０３が設けられている。チャネル形成領域１０３のおもて面側（上側）の表面層には、ｎ＋型のソース領域１０５ａ，１０５ｂ及びｐ＋型のコンタクト領域１０４が選択的に設けられている。チャネル形成領域１０３上にはゲート絶縁膜１０６を介してゲート電極１０７ａ，１０７ｂが配置されている。ゲート電極１０７ａ，１０７ｂを覆うように、膜厚ｔ１＝１１００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１０８が配置されている。
【００５６】
ソース領域１０５ａ，１０５ｂ及びコンタクト領域１０４上にはソース電極１１０が接続されている。ソース電極１１０とゲート電極１０７ａ，１０７ｂは層間絶縁膜１０８により絶縁されている。ドレイン領域１０２の裏面には、ドレイン電極１１１が配置されている。
【００５７】
比較例Ａに係る半導体装置の製造方法においては、図９に示すように、ステップＳ１０１において、エピタキシャル成長させた厚さ７００μｍの厚膜ウェハを使用する点が、図２のステップＳ１において３００μｍの膜厚の拡散ウェハを使用する第１の実施例の製造方法と異なる。更に、ステップＳ１０３において、ＢＰＳＧ膜からなる層間絶縁膜１０８を形成する点が、図２のステップＳ３において第１の絶縁膜８及び第２の絶縁膜９を形成する第１の実施例の製造方法と異なる。更に、ステップＳ１０５において、厚膜ウェハを裏面研削して厚さを２８０μｍとしてからドレイン領域１０２を形成する点が、裏面研削を行わない第１の実施例の製造方法と異なる。ステップＳ１０２，Ｓ１０４，Ｓ１０６の手順は、図２のステップＳ２，Ｓ４，Ｓ５の手順と同様であるので、重複した説明を省略する。
【００５８】
次に、比較例Ｂに係る半導体装置は、図１０に示すように、比較例Ａに係る半導体装置と同様の構成である。比較例Ｂに係る半導体装置の製造方法においては、図１１に示すように、ステップＳ２０３において、層間絶縁膜１０８として膜厚ｔ１＝１１００ｎｍのＢＰＳＧ膜を形成する点が、図２のステップＳ３において第１の絶縁膜８及び第２の絶縁膜９を形成する第１の実施例の製造方法と異なる。図１１のステップＳ２０１，Ｓ２０２，Ｓ２０４，Ｓ２０５は図２のステップＳ１，Ｓ２，Ｓ４，Ｓ５の手順と同様であるので、重複した説明を省略する。
【００５９】
図１２及び図１３に、第１の実施例（「本発明」と表記）、比較例Ａ、比較例Ｂについての製品ウェハ面内閾値バラツキの測定結果を示す。比較例Ａでは、最小値が２．９２Ｖ、平均値が３．０２Ｖ、最大値が３．０６Ｖ、最大値と最小値の差分であるバラツキ幅が０．１４Ｖであった。
【００６０】
比較例Ｂでは、閾値電圧が高い仕様の場合（図１３の上段側参照）、最小値が３．６５Ｖ、平均値が３．９５Ｖ、最大値が４．１Ｖ、最大値と最小値の差分であるバラツキ幅が０．４５Ｖであり、比較例Ａよりバラツキ幅が大きいことが分かる。また、比較例Ｂの閾値電圧が低い仕様の場合（図１３の下段側参照）、最小値が２．７４Ｖ、平均値が２．８３Ｖ、最大値が２．９６Ｖ、最大値と最小値の差分であるバラツキ幅が０．２２Ｖであり、比較例Ａよりバラツキ幅が大きいことが分かる。
【００６１】
一方、第１の実施例の閾値電圧が高い仕様の場合（図１３の上段側参照）、最小値が３．７１Ｖ、平均値が３．７８Ｖ、最大値が３．９１Ｖ、最大値と最小値の差分であるバラツキ幅が０．２０Ｖであり、比較例Ｂのバラツキ幅よりも小さく、比較例Ａのバラツキ幅に近くなっていることが分かる。また、第１の実施例の閾値電圧が低い仕様の場合（図１３の下段側参照）、最小値が２．７６Ｖ、平均値が２．８１Ｖ、最大値が２．８８Ｖ、最大値と最小値の差分であるバラツキ幅が０．１２Ｖであり、比較例Ａ，Ｂのバラツキ幅よりも小さくなっていることが分かる。
【００６２】
＜第２の実施例＞
厚さ３００μｍの拡散ウェハを用いて、本発明の実施の形態に係る半導体装置の第２の実施例と、比較例ａをそれぞれ作製した。第２の実施例では、ステップＳ１においては、厚さ３００μｍの拡散ウェハを準備した。ステップＳ３においては、ＬＰ−ＣＶＤ法によりＴＥＯＳガスを用いて７００℃で厚さ４００ｎｍのＳｉＯ２膜を堆積して第１の絶縁膜８を形成し、常圧ＣＶＤ法によりＴＥＯＳガス、オゾンガス、ＴＭＢガス、ＴＭＯＰガスを用いて４００℃で厚さ７００ｎｍのＢＰＳＧ膜からなる第２の絶縁膜９を形成し、第１の絶縁膜と第２の絶縁膜からなる２層の層間絶縁膜を形成した。その後９７０℃、２０分間アニールを実施した。
【００６３】
比較例ａは、１１００ｎｍでＢＰＳＧ膜からなる単層の層間絶縁膜を形成した点が第２の実施例と異なり、他の手順は第２の実施例と同様に半導体装置を作製した。
第２の実施例と比較例ａにおいて、アニー処理前とアニール処理後のストレス評価を実施した。
【００６４】
図１４に、第２の実施例（「本発明」と表記）及び比較例ａについてのストレス評価結果を示す。ストレスの正の値（＋側）はウェハ表面側に反りがあり凸形状であることを示し、負の値（−側）はウェハ裏面側に反りがあり凹形状であることを示す。
【００６５】
図１４に示すように、比較例ａのストレスはアニール処理前が＋４５．２ＭＰａとなり、アニール処理後は−５４．７ＭＰａとなった。第２の実施例のストレスは、アニール処理前が＋２６．５ＭＰａとなり、アニール処理後は−３１．５ＭＰａとなった。第２の実施例のストレスはアニール処理前とアニール処理後において比較例ａよりもストレスが低減できることが分かる。
【００６６】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。
【００６７】
例えば、本発明の実施の形態においては、図１に示した縦型ＭＯＳＦＥＴの構造を説明したが、拡散ウェハを用いてゲート電極７ａ，７ｂを覆う層間絶縁膜（８，９）を備える構造であればよく、図１に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜６とするＭＯＳＦＥＴに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜６を用いたＭＩＳＦＥＴでも構わない。又、本発明の半導体装置はＦＥＴに限定されるものでもなく、ＳＩＴにも適用可能であるので、ＭＯＳＳＩＴやＭＩＳＳＩＴであっても構わない。更に本発明は縦型ＩＧＢＴ等の他の絶縁ゲート構造を有する半導体装置にも適用可能である。縦ＩＧＢＴの場合には裏面に不純物を拡散あるいはエピタキシャル成長によりコレクタ領域を形成する。また、半導体はＳｉ、或いはＳｉＣ、ＧａＮ、ダイヤモンド等のワイドギャップ半導体に適用可能である。
【００６８】
また、本発明の実施の形態においては、図１に示した縦型ＭＯＳＦＥＴの構造を説明したが、第１主電極領域と第２主電極領域とがドリフト領域をなす半導体基板の同一表面側に配置された横型デバイス（プレーナ型デバイス）であっても構わない。その場合、半導体基板の裏面に形成された拡散層とは別に、半導体基板の上部に第２主電極領域を形成すればよい。
【００６９】
この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置及びその製造方法に適用可能である。
【符号の説明】
【００７０】
１，１０１…ドリフト領域
２，１０２…ドレイン領域
３，１０３…チャネル形成領域
４，１０４…コンタクト領域
５ａ，５ｂ，１０５ａ，１０５ｂ…ソース領域
６，１０６…ゲート絶縁膜
７…ドープドポリシリコン層
７ａ，７ｂ，１０７ａ，１０７ｂ…ゲート電極
８…第１の絶縁膜
９…第２の絶縁膜
１０，１１０…ソース電極
１１，１１１…ドレイン電極
１０８…層間絶縁膜
【図１】
2017139292.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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