(57)【要約】      （修正有）【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】複数のメモリセルを備えるメモリセル群と、メモリセル群の読み出し回数が第１値になると、メモリセル群の複数の未使用メモリセルに対して同時に書込みを行うコントローラとを備え、コントローラは複数の未使用メモリセルに対して同時に書込みを行う際に第１コマンドと、未使用メモリセルの第１アドレスを発行する。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数のメモリセルを備えるメモリセル群と、
前記メモリセル群の読み出し回数が、第１値になると、
前記メモリセル群の複数の未使用メモリセルに対して同時に書込みを行うコントローラと、
を備える半導体記憶装置。
【請求項２】
前記コントローラは、複数の未使用メモリセルに対して同時に書込みを行う際に、第１コマンドと、前記未使用メモリセルの第１アドレスを発行する
請求項１に記載の半導体記憶装置。
【請求項３】
前記コントローラは、複数の未使用メモリセルに対して同時に書込みを行う際に、第１コマンドと、前記未使用メモリセルのアドレスに対応するコードを発行する
請求項１に記載の半導体記憶装置。
【請求項４】
前記コントローラは、複数の未使用メモリセルに対して同時に書込みを行った後、
複数の未使用メモリセルに対する書込みが完了していないと判定する場合、
書込みが完了していない複数の未使用メモリセルに対して同時に書込みを行う
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記メモリセル群を複数備えるメモリセルアレイを更に備え、
前記コントローラは、前記メモリセル群毎に読み出し回数と、先頭の未使用メモリセルのアドレスと、を記憶する
請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
動作信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００４】
実施形態の半導体記憶装置は、複数のメモリセルを備えるメモリセル群と、前記メモリセル群の読み出し回数が、第１値になると、前記メモリセル群の複数の未使用メモリセルに対して同時に書込みを行うコントローラと、を備える。
【図面の簡単な説明】
【０００５】
【図１】図１は、半導体記憶装置を含むメモリシステムの構成を示す図である。
【図２】図２は、ＮＡＮＤ型フラッシュメモリのブロック図である。
【図３】図３は、メモリセルアレイの構成を示す図である。
【図４】図４は、ＮＡＮＤ型フラッシュメモリの断面図である。
【図５】図５は、メモリセルトランジスタの閾値分布である。
【図６】図６（ａ）は、メモリセルトランジスタの模式図であり、図６（ｂ）は、プログラム済みのメモリセルトランジスタの閾値分布を示し、図６（ｃ）は、未使用のメモリセルトランジスタの閾値分布を示している。
【図７】図７は、第１実施形態に係る半導体記憶装置の動作に係るフローチャートである。
【図８】図８は、第１実施形態に係る半導体記憶装置の第１書込みのコマンドシーケンスを示している。
【図９】図９は、第１実施形態に係る半導体記憶装置の第１書込みの他のコマンドシーケンスを示している。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の第１書込みの波形図を示している。
【図１１】図１１は、第１実施形態の変形例１に係る半導体記憶装置の第１書込みのコマンドシーケンスを示している。
【図１２】図１２は、第１実施形態の変形例１に係る半導体記憶装置の第１書込みの他のコマンドシーケンスを示している。
【図１３】図１３は、ワード線に関するコード表である。
【図１４】図１４は、第１実施形態の変形例２に係る半導体記憶装置の第１書込みのコマンドシーケンスを示している。
【図１５】図１５は、第１実施形態の変形例２に係る半導体記憶装置の第１書込みの他のコマンドシーケンスを示している。
【図１６】図１６は、第２実施形態に係る半導体記憶装置の動作に係るフローチャートである。
【図１７】図１７は、第２実施形態に係る半導体記憶装置の第１書込みのコマンドシーケンスを示している。
【図１８】図１８は、第２実施形態に係る半導体記憶装置の第１書込みの他のコマンドシーケンスを示している。
【発明を実施するための形態】
【０００６】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００７】
＜１＞第１実施形態    
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００８】
＜１−１＞メモリシステムの構成について  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。
【０００９】
図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、ホストデバイス３００を更に備える構成であっても良い。
【００１０】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
【００１１】
メモリコントローラ２００は、ホストデバイス３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。
【００１２】
メモリコントローラ２００は、ホストインターフェイス回路２０１、内蔵メモリ（ＲＡＭ）２０２、プロセッサ（ＣＰＵ）２０３、バッファメモリ２０４、ＮＡＮＤインターフェイス回路２０５、ＥＣＣ回路２０６、及びカウンタ２０７を備えている。
【００１３】
ホストインターフェイス回路２０１は、コントローラバスを介してホストデバイス３００と接続され、メモリコントローラ２００と、ホストデバイス３００との通信を司る。そして、ホストインターフェイス回路２０１は、ホストデバイス３００から受信した命令及びデータを、それぞれＣＰＵ２０３及びバッファメモリ２０４に転送する。また、ホストインターフェイス回路２０１は、ＣＰＵ２０３の命令に応答して、バッファメモリ２０４内のデータをホストデバイス３００へ転送する。
【００１４】
ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続される。そして、ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００の通信を司る。そして、ＮＡＮＤインターフェイス回路２０５は、ＣＰＵ２０３から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送する。また、ＮＡＮＤインターフェイス回路２０５は、データの書き込み時にはバッファメモリ２０４内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に、ＮＡＮＤインターフェイス回路２０５は、データの読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２０２へ転送する。
【００１５】
ＣＰＵ２０３は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２０３は、ホストデバイス３００から書き込み命令を受信した際には、ＮＡＮＤインターフェイス回路２０５に基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２０３は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２０３は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。尚、上述したように、ホストデバイス３００が、メモリシステム１に含まれる場合においても、ＣＰＵ２０３は、メモリシステム１全体の動作を司る。
【００１６】
ＥＣＣ回路２０６は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２０６は、データの書き込み時には書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２０６は、データの読み出し時には前記パリティからシンドロームを生成して誤りを検出し、誤りを訂正する。なお、ＣＰＵ２０３がＥＣＣ回路２０６の機能を有していても良い。
【００１７】
内蔵メモリ２０２は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２０３の作業領域として使用される。そして内蔵メモリ２０２は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。内蔵メモリ２０２は、ブロックアドレス毎の先頭未使用ワード線ＷＬアドレスを保持している。ブロックアドレス及び先頭未使用ワード線ＷＬの詳細については後述する。また、内蔵メモリ２０２は、ブロックアドレス毎にデータの読み出し回数（カウント値Ｎｃ）を保持する。
【００１８】
カウンタ２０７は、内蔵メモリ２０２に記憶されているカウント値Ｎｃをカウントアップする。具体的には、カウンタ２０７は、あるブロック（メモリセル群）への読み出し動作が行われると、内蔵メモリ２０２に記憶されている“前記ブロックに対応するカウント値Ｎｃ”をカウントアップする。
【００１９】
なお、ＣＰＵ２０３は、あるブロックに対して消去動作が行われる場合、内蔵メモリ２０２に記憶されている“前記ブロックに対応するカウント値Ｎｃ”をリセットする。
【００２０】
＜１−２＞ＮＡＮＤ型フラッシュメモリの構成について  
次に、図２を用いてＮＡＮＤ型フラッシュメモリ１００の構成について説明する。
【００２１】
図２に示すようにＮＡＮＤ型フラッシュメモリ１００は、大まかには周辺回路１１０及びコア部１２０を備えている。
【００２２】
コア部１２０は、メモリセルアレイ１３０、センス回路１４０、及びロウデコーダ１５０を備えている。
【００２３】
メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタを備えており、複数の不揮発性メモリセルトランジスタのそれぞれがワード線及びビット線に関連付けられている。また、メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタの集合である複数（図２の例では３個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫは例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。
【００２４】
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２５】
ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１３１の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１３０内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。メモリセルアレイ１３０内のブロックの物理的な位置を示すものをブロックアドレスと呼ぶ。
【００２６】
ロウデコーダ１５０は、ブロックアドレスに対応するブロックのいずれかのワード線を選択する。
【００２７】
センス回路１４０は、複数のセンスモジュール（不図示）を備える。複数のセンスモジュールは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。
【００２８】
周辺回路１１０は、シーケンサ１１１、チャージポンプ１１２、レジスタ１１３、及びドライバ１１４を備える。
【００２９】
シーケンサ１１１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００３０】
チャージポンプ１１２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１１４に供給する。
【００３１】
レジスタ１１３は、種々の信号を保持する。例えば、レジスタ１１３は、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１１３は、種々のテーブルを保持することも可能である。
【００３２】
ドライバ１１４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１５０、センス回路１４０、及び図示せぬソース線ドライバに供給する。
【００３３】
＜１−３＞メモリセルアレイ
次に、上記ブロックＢＬＫの構成について図３を用いて説明する。図３に示すように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１３１を含む。
【００３４】
ＮＡＮＤストリング１３１の各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【００３５】
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に共通接続される。
【００３６】
また、メモリセルアレイ１３０内において同一列にあるＮＡＮＤストリング１３１の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１３１を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
【００３７】
図４は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１３１が形成されている。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ４７として機能する４８層の配線層２３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
【００３８】
そして、これらの配線層２５、２３、２７を貫通してウェル領域２０に達するピラー状の半導体３１が形成されている。半導体３１の側面には、ゲート絶縁膜３０、電荷蓄積層（絶縁膜）２９、及びブロック絶縁膜２８が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。半導体３１は、ＮＡＮＤストリング１３１の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体３１の上端は、ビット線ＢＬとして機能する金属配線層３２に接続される。
【００３９】
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層３３が形成されている。拡散層３３上にはコンタクトプラグ３５が形成され、コンタクトプラグ３５は、ソース線ＳＬとして機能する金属配線層３６に接続される。更に、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３４が形成されている。拡散層３４上にはコンタクトプラグ３７が形成され、コンタクトプラグ３７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して半導体３１に電位を印加するための配線である。
【００４０】
以上の構成が、図４を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１３１の集合によってストリングユニットＳＵが形成される。
【００４１】
更に、メモリセルアレイ１３０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１３０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４２】
＜１−４＞メモリセルトランジスタの閾値分布
＜１−４−１＞メモリセルトランジスタの閾値分布及びデータの関係
図５は、本実施形態に係るメモリセルトランジスタＭＴの取りうるデータ及び閾値分布を示す。
【００４３】
図示するように、各々のメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“１１”、“０１”、“００”、“１０”である。
【００４４】
“１１”データを保持するメモリセルの閾値は、“Ｅ”レベルである。Ｅレベルは、電荷蓄積層内の電荷が引き抜かれて、データが消去された状態における閾値であり、正または負の値である（例えば電圧ＶＡ未満）。
【００４５】
“０１”、“００”、及び“１０”は、電荷蓄積層内に電荷が注入されて、データが書き込まれた状態の閾値である。“０１”データを保持するメモリセルの閾値は“Ａ”レベルであり、Ｅレベルよりも高い閾値（例えば電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）である。“００”データを保持するメモリセルの閾値は“Ｂ”レベルであり、Ａレベルよりも高い閾値（例えば電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）である。“１０”データを保持するメモリセルの閾値は“Ｃ”レベルであり、Ｂレベルよりも高い閾値（例えば電圧ＶＣ以上）である。
【００４６】
２ビットデータと閾値との関係はこの関係に限定されるものでは無く、例えば“１１”データが“Ｃ”レベルに対応するような場合であっても良く、両者の関係については適宜選択出来る。また、各々のメモリセルトランジスタＭＴは、２ビットのデータを保持可能であるとしたが、これに限らない。
＜１−４−２＞メモリセルトランジスタの閾値分布の変動
図６（ａ）、図６（ｂ）、及び図６（ｃ）を用いて、メモリセルトランジスタの閾値分布の変動について説明する。
【００４７】
図６（ａ）に示すように、あるブロックのあるストリングにおいて、メモリセルトランジスタＭＴ０〜ＭＴ２まで所定のデータが書かれ、メモリセルトランジスタＭＴ３〜メモリセルトランジスタＭＴ４７までが未使用状態（消去状態）で、長時間放置されることがある。
【００４８】
長時間放置された前記ブロックのデータを消去し、その後前記ブロックにデータを書き込むことがある。この場合、図６（ｂ）に示すように、データが書込まれていた複数のメモリセルトランジスタＭＴの閾値分布は、長時間放置される前の閾値分布と同様の分布となる。一方で、図６（ｃ）に示すように、長時間放置された前記ブロックのデータを消去し、その後前記ブロックにデータを書き込まれると、未使用状態である複数のメモリセルトランジスタＭＴの閾値分布は、シフトし、破線に示すように閾値分布が広がってしまう可能性がある。このように、あるブロックにおいて未使用状態である複数のメモリセルトランジスタＭＴが一定領域にまとまった状態で一定時間放置されると、データの保持特性が低下してしまう可能性がある。
【００４９】
なお、本実施形態では、データの書込み動作はソース線側のメモリセルトランジスタＭＴから順に行われる。
【００５０】
また、先頭未使用ワード線ＷＬとは、あるブロックにおいて、データが書込まれていないメモリセルトランジスタ群のうち、ソース線に近いメモリセルトランジスタのゲート電極に接続されているワード線ＷＬを意味する。ここでは、ワード線ＷＬ３が先頭未使用ワード線ＷＬに相当する。
【００５１】
＜１−５＞動作
図７を用いて本実施形態に係る動作を説明する。本実施形態では、あるブロックにおいて未使用状態である複数のメモリセルトランジスタＭＴが一定領域にまとまった状態で一定時間放置されないようにする。具体的には、未使用状態である複数のメモリセルトランジスタＭＴに対して一括で第１書込みを行う。
【００５２】
［ステップＳ１００１］
メモリコントローラ２００は、ホストデバイス３００から読み出し要求を受け取ると、読み出しコマンドと、アドレスとをＮＡＮＤ型フラッシュメモリ１００に送信する。
【００５３】
ＮＡＮＤ型フラッシュメモリ１００は、受信アドレスに対応するメモリセルトランジスタＭＴに対して読み出し動作を実行する。
【００５４】
［ステップＳ１００２］
ＣＰＵ２０３は、読み出し対象となるブロックに未使用状態のワード線が存在するか否かを判定する。例えば、読み出し対象となるブロックに未使用状態のワード線が存在するか否かの情報は、ＲＡＭ２０２に記憶されている。ＣＰＵ２０３は、ＲＡＭ２０２にアクセスすることで、判定動作を行う。ＣＰＵ２０３は、読み出し対象となるブロックに未使用状態のワード線が存在しないと判定する場合（Ｓ１００２、ＮＯ）、第１書込み動作を行わず、本動作を終了する。
【００５５】
［ステップＳ１００３］
ＣＰＵ２０３は、読み出し対象となるブロックに未使用状態のワード線が存在すると判定する場合（Ｓ１００２、ＹＥＳ）、ＣＰＵ２０３は、内蔵メモリ２０２に記憶された前記アドレスに係るカウント値Ｎｃをカウンタ２０７に供給する。カウンタ２０７は、受信したカウント値Ｎｃをカウントアップ（Ｎｃ＝Ｎｃ＋１）する。
【００５６】
［ステップＳ１００４］
ＣＰＵ２０３は、カウンタ２０７がカウント値Ｎｃをカウントアップした後、カウント値Ｎｃが第１の値Ｎｃｔｈか否かを判定する。ＣＰＵ２０３は、カウント値Ｎｃが第１の値Ｎｃｔｈでないと判定する場合（ステップＳ１００４、ＮＯ）、カウントアップ後のカウント値Ｎｃを内蔵メモリ２０２に記憶する。
【００５７】
［ステップＳ１００５］
ＣＰＵ２０３は、カウント値Ｎｃが第１の値Ｎｃｔｈであると判定する場合（ステップＳ１００４、ＹＥＳ）、ステップＳ１００１においてデータが読み出されたブロックに対して第１書込み動作を実行する。第１書込み動作については後述する。また、ＣＰＵ２０３は、カウント値Ｎｃをリセットして内蔵メモリ２０２に記憶する。
【００５８】
メモリシステム１は、ブロック毎に読み出し回数をカウントし、読み出し回数が所定の回数に達したか否かを判定する。
【００５９】
上述したように、本実施例では、未使用状態である複数のメモリセルトランジスタＭＴが一定領域にまとまった状態で一定時間放置されないようにする。しかしながら、メモリシステム１は、消費電力を抑制するために、動作しない場合はメモリシステム１自身の電源をオフしている。メモリシステム１の電源をオフすると、オフしている間、メモリシステム１は時間を測定できない。そのため、本実施例のメモリシステム１においては、未使用状態である複数のメモリセルトランジスタＭＴの放置時間は計測せず、読み出し回数を放置時間に置き換えて考えている。これは、読み出し回数が多いブロックは、長時間、書込みまたは消去が行われていないと考えられるからである。
【００６０】
＜１−６＞第１書込み
以下に第１書込み動作について説明する。第１書込み動作とは、複数のワード線に接続されるメモリセルトランジスタＭＴ、または同一のＮＡＮＤストリング中の複数のメモリセルトランジスタＭＴに対して一括書込みを行う動作である。通常、メモリセルトランジスタＭＴへのデータの書込み動作の際には、プログラム動作と、プログラムベリファイ動作を行う。しかし、第１書込み動作においては、プログラムベリファイ動作は行わない。
【００６１】
＜１−６−１＞コマンドシーケンス
第１書込みに係るコマンドシーケンスについて、図８を用いて説明する。メモリコントローラ２００は、第１書込みを行う際、先頭未使用ワード線ＷＬアドレスを指定するコマンド“ＸＸＨ”を発行すると共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。メモリコントローラ２００は、コマンド“ＸＸＨ”に引き続き、先頭未使用ワード線ＷＬを示すアドレス“ＹＹＨ”（１サイクル分）を発行する。メモリコントローラ２００は、コマンド“ＸＸＨ”及びアドレス“ＹＹＨ”を送信することにより、先頭未使用ワード線ＷＬを指定することができる。続いてメモリコントローラ２００は、書込みコマンド“８０Ｈ”を発行する。
【００６２】
メモリコントローラ２００は、例えば５サイクルにわたってアドレス（ＣＡ：カラムアドレス、ＲＡ：ロウアドレス）を発行すると共に、信号ＡＬＥをアサート（“Ｈ”レベル）する。この間、信号ＣＬＥはネゲート（“Ｌ”レベル）される。これらのコマンド及びアドレスは例えばレジスタ１１３にそれぞれ格納される。
【００６３】
次にメモリコントローラ２００は、書込みコマンド“１０Ｈ”を発行すると共に、ＣＬＥをアサートする。コマンド“１０ｈ”がレジスタ１１３に格納されたことに応答して、シーケンサ１１１は第１書込み動作を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ＲＢｎ＝“Ｌ”）。
【００６４】
メモリコントローラ２００は、コマンド、アドレス、及びデータ等の信号を発行する度に、ＷＥｎをアサート（“Ｌ”レベル）する。そして、ＷＥｎがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。
【００６５】
ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、選択ブロックの全ストリングユニットの先頭未使用ワード線ＷＬ（“ＹＹＨ”によって指定されるワード線ＷＬ）から、選択ブロックの全ストリングユニットの最後尾の未使用ワード線ＷＬまで一括して第１書込みを行うことができる。以下では、選択ブロックについての第１書込み動作について説明する。ここで、最後尾の未使用ワード線ＷＬとは、データが書込まれていないメモリセルトランジスタ群のうち、ビット線に近いメモリセルトランジスタのゲート電極に接続されているワード線ＷＬを意味する。
【００６６】
図８に示した例においては、メモリコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に対して書込みデータは入力されていない。しかし、図９に示すように、メモリコントローラ２００は、アドレスを入力した後にＮＡＮＤ型フラッシュメモリ１００に対して書込みデータＤinを入力しても良い。ＮＡＮＤ型フラッシュメモリ１００で受信された書込みデータＤinは、センス回路１４０内のページバッファに保持される。そして、  ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、第１書込みを行うことができる。
【００６７】
＜１−６−２＞波形図
全ストリングユニットＳＵの複数の選択ワード線ＷＬに対して第１書込みを行う場合の波形図について、図１０を用いて説明する。複数の選択ワード線ＷＬ＿ＳＥＬとは、先頭未使用ワード線ＷＬ〜最後尾の未使用ワード線ＷＬのことを意味する。
【００６８】
［時刻Ｔ０］
図示するように、時刻Ｔ０においてロウデコーダ１５０は、レジスタ１１３から与えられるロウアドレスＲＡに従って、ブロックを選択する。そしてロウデコーダ１５０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬに、電圧“ＶＳＧＤ_ｐｒｏｇ”（例えば、ＶＳＧＤ_ｐｒｏｇ＞ＶＳＳ）を印加する。電圧“ＶＳＧＤ_ｐｒｏｇ”は、選択トランジスタＳＴ１をオン状態にする電圧である。更にロウデコーダ１５０は、選択セレクトゲート線ＳＧＳ＿ＳＥＬに電圧“ＶＳＳ”を印加する。
【００６９】
またセンス回路１４０は、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入する書込みビット線ＢＬ＿ｐｒｏｇに例えば電圧“ＶＳＳ”を印加し、メモリセルトランジスタＭＴの電荷蓄積層への電子の注入を抑制する非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔに正電圧“ＶＤＤ”（ＶＤＤ＞ＶＳＳ）を印加する。
【００７０】
［時刻Ｔ１］
引き続き時刻Ｔ１においてロウデコーダ１５０は、選択セレクトゲート線ＳＧＤ＿ＳＥＬに電圧“ＶＳＧＤ”を印加する（例えば、ＶＳＧＤ_ｐｒｏｇ＞ＶＳＧＤ＞ＶＳＳ）。電圧“ＶＳＧＤ_ｐｒｏｇ”は、選択トランジスタＳＴ１に対して電圧“Ｖｂｌ”の転送を可能とさせる電圧である。電圧“ＶＳＧＤ”は、選択トランジスタＳＴ１に対して電圧“ＶＳＳ”の転送を可能とさせるが、電圧“Ｖｂｌ”の転送は不能とさせる電圧である。従って、非書込みビット線ＢＬ＿ｉｎｈｉｂｉｔに対応する選択トランジスタＳＴ１は、カットオフ状態となる。
【００７１】
［時刻Ｔ２］
次に、時刻Ｔ２においてロウデコーダ１５０は、ワード線ＷＬ（ＷＬ＿ＳＥＬ及びＷＬ＿ＵＳＥＬ）に電圧“ＶＰＡＳＳ”を印加する。
【００７２】
［時刻Ｔ３］
引き続きロウデコーダ１５０は、複数の選択ワード線ＷＬ＿ＳＥＬに印加される電圧を“ＶＰＡＳＳ”から“ＶＰＧＭ”に上昇させる。これにより、選択ブロックにおいて選択ワード線ＷＬ＿ＳＥＬに接続された複数のメモリセルトランジスタに電子が注入される。このように、選択ワード線ＷＬに電圧“ＶＰＧＭ”を印加する動作をプログラム動作と称す。この選択ワード線ＷＬに印加される電圧“ＶＰＧＭ”は、適宜変更可能である。
【００７３】
なお、電圧“ＶＰＡＳＳ”は保持データに関わらずメモリセルトランジスタをオン状態にする電圧である。また電圧“ＶＰＧＭ”は、ＦＮトンネリングによりの電荷蓄積層２９に電子を注入可能な高電圧である。これにより、複数のメモリセルトランジスタＭＴの電荷蓄積層２９に電子が注入される。
【００７４】
時刻Ｔ３〜時刻Ｔ４の期間でプログラムされた後、各配線の電圧は電圧“ＶＳＳ”とされる。
【００７５】
第１書込みは、長時間放置されていた未使用メモリセルトランジスタ群の電荷蓄積層に電荷を注入することを目的としている。つまり、第１書込みは、メモリセルトランジスタＭＴに所望のデータを書込むことを目的としているわけではない。そのため、電圧“ＶＰＧＭ”を印加した後のメモリセルトランジスタＭＴの閾値はどのようなものであっても良い。その結果、第１書込み動作において、プログラムベリファイは不要となる。
【００７６】
なお、図１０では、選択ブロックの全ストリングユニットＳＵに対して第１書込みを行う場合に説明したが、選択ブロックのストリングを選択して第１書込みを行っても良い。  ＜１−７＞効果
上述した実施形態によれば、メモリシステム１は、読み出し回数に基づいて、複数の未使用メモリセルトランジスタの電荷蓄積層に一括でプログラムを行っている。また、メモリシステム１は、このプログラムの後にはプログラムベリファイを行わない。
【００７７】
これにより、複数の未使用メモリセルトランジスタへの書込み時間を短縮することができる。一定領域にまとまった複数の未使用メモリセルトランジスタへ書込みを行うことで、一定時間放置されないようにすることができる。その結果、前記複数の未使用メモリセルトランジスタを再利用する場合、閾値分布の変動を抑制することが可能となる。
【００７８】
つまり、上述した実施形態によれば、書込み時間を短縮しつつ、複数の未使用メモリセルトランジスタを再利用する際の電荷保持特性を保証することが可能となる。
【００７９】
また、＜１−４−２＞で説明したように、消去状態のメモリセルトランジスタＭＴが多い程、閾値分布の変動が発生しやすい。例えば、４つ以上の消去状態のメモリセルトランジスタＭＴが存在する、上述した第１書込みを適用することで、４つ未満の消去状態のメモリセルトランジスタＭＴが存在する場合より効果がある。
【００８０】
＜１−８＞変形例１
次に、第１書込みに係るコマンドシーケンスの変形例１について、図１１を用いて説明する。
【００８１】
メモリコントローラ２００は、第１書込みを行う際、先頭未使用ワード線ＷＬアドレスを指定するコマンド“ＡＡＨ”を発行すると共に、信号ＣＬＥをアサートする。メモリコントローラ２００は、例えば５サイクルにわたって、先頭未使用ワード線ＷＬを示すアドレス（ＣＡ：カラムアドレス、ＲＡ：ロウアドレス）を発行すると共に、信号ＡＬＥをアサートする。この間、信号ＣＬＥはネゲートされる。
【００８２】
次にメモリコントローラ２００は、コマンド“１０Ｈ”を発行すると共に、ＣＬＥをアサートする。コマンド“１０ｈ”がレジスタ１１３に格納されたことに応答して、シーケンサ１１１は第１書込み動作を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる。ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、所定のブロックの先頭未使用ワード線ＷＬ（受信アドレスによって指定されるワード線ＷＬ）から最後尾の未使用ワード線ＷＬまで一括して書込みを行うことができる。
【００８３】
図１１に示した例においては、メモリコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に対して書込みデータは入力されていない。しかし、図１２に示すように、メモリコントローラ２００は、アドレスを入力した後にＮＡＮＤ型フラッシュメモリ１００に対して書込みデータＤinを入力しても良い。
【００８４】
＜１−９＞変形例２
次に、コマンドシーケンスの変形例２について説明する。
【００８５】
＜１−９−１＞概要
上述した第１実施形態では、コマンド“ＸＸＨ”に引き続き、先頭未使用ワード線ＷＬを示す１サイクル分のアドレス“ＹＹＨ”を発行している。
【００８６】
しかし、メモリシステムの仕様等により、１サイクルで先頭未使用ワード線ＷＬを指定出来ないことがある。そこで、図１３に示すように、ワード線ＷＬ毎にコードを予め用意しておく。ここでは、ワード線ＷＬ毎に用意されたコード群を、コード表とも記載する。このコード表は、例えば内部メモリ２０２に保持される。メモリコントローラ２００は、所定のコマンドの後に、図１３に示すコードを入力することで、どのワード線ＷＬから第１書込みを行うかを指定することができる。図１３では、各コードは３つのパート（第１パート〜第３パート）によって構成されている。なお、図１３に示すコード表は一例であり、コードは種々変形可能である。また、ワード線ＷＬは４８本に限らず、例えば４８本よりも少なくても、多くても良い。ワード線ＷＬが増加する場合は、増加するワード線ＷＬに併せてコードを適宜追加すれば良い。
【００８７】
＜１−９−２＞コマンドシーケンス
第１書込みに係るコマンドシーケンスについて、図１４を用いて説明する。メモリコントローラ２００は、第１書込みを行う際、先頭未使用ワード線ＷＬアドレスを指定するコマンド“ＸＸＨ”を発行すると共に、信号ＣＬＥをアサートする。メモリコントローラ２００は、例えば内部メモリ２０２に記憶されているコード表に基づいて、コードの第１パート“ＣＣＨ”、第２パート“ＤＤＨ”、第３パート“ＥＥＨ”を発行する。ＮＡＮＤ型フラッシュメモリ１００は、３サイクルでコードの第１パート〜第３パートを順に受信する。これにより、ＮＡＮＤ型フラッシュメモリ１００は、受信したコードの第１パート〜第３パートに基づいて先頭未使用ワード線ＷＬを認識することができる。続いてメモリコントローラ２００は、書込みコマンド“８０Ｈ”を発行する。
【００８８】
メモリコントローラ２００は、例えば５サイクルにわたってアドレスを発行すると共に、信号ＡＬＥをアサートする。この間、信号ＣＬＥはネゲートされる。
【００８９】
次にメモリコントローラ２００は、コマンド“１０Ｈ”を発行すると共に、ＣＬＥをアサートする。
【００９０】
ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、所定のブロックの先頭未使用ワード線ＷＬ（コマンド“ＸＸＨ”と、コードの第１パート“ＣＣＨ”、第２パート“ＤＤＨ”、及び第３パート“ＥＥＨ”とによって指定されるワード線ＷＬ）から最後尾の未使用ワード線ＷＬまで一括して書込みを行うことができる。
【００９１】
図１４に示した例においては、メモリコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に対して書込みデータは入力されていない。しかし、図１５に示すように、メモリコントローラ２００は、アドレスを入力した後にＮＡＮＤ型フラッシュメモリ１００に対して書込みデータＤinを入力しても良い。
【００９２】
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、一括でプログラムできるメモリセルトランジスタの数に制限がある場合について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
【００９３】
＜２−１＞概要
第１書込みにおいて、一括でプログラムできるメモリセルトランジスタの数に制限がある場合について説明する。未使用メモリセルトランジスタの数が、一括でプログラムできるメモリセルトランジスタの数よりも多いことがある。このような場合、複数回に分けて第１書込みを行う必要がある。複数回に分けて第１書込みを行う場合、どのワード線ＷＬからプログラムするかをコマンドで指定する必要がある。
【００９４】
＜２−２＞動作
図１６を用いて、本実施形態に係る動作を説明する。
【００９５】
［ステップＳ２００１］〜［ステップＳ２００５］
上述したステップＳ１００１〜Ｓ１００５と同様である。
【００９６】
［ステップＳ２００６］
ＣＰＵ２０３は、ステップＳ２００５の終了後、第１書込みの対象となる全てのメモリセルトランジスタへの第１書込みが完了したか否かを判定する。ＣＰＵ２０３は、第１書込みが完了していないと判定する場合（ステップＳ２００６、ＮＯ）、ステップＳ２００５を繰り返す。また、ＣＰＵ２０３は、第１書込みが完了していると判定する場合（ステップＳ２００６、ＹＥＳ）、ＣＰＵ２０３は、カウント値Ｎｃをリセットして内蔵メモリ２０２に記憶する。
【００９７】
＜２−３＞ワード線グループ
次に、ワード線グループについて説明する。ここでは、ドライバ１１４は、一回のプログラム動作において、Ｚ本（Ｚは整数）のワード線ＷＬに同時に電圧“ＶＰＧＭ”を印加できる。本実施形態では、同時に電圧“ＶＰＧＭ”を印加できるワード線の数が決まっている。本実施形態では、複数のワード線グループが用意されている。各ワード線グループは、Ａ本（Ａは整数）のワード線を含む。ドライバ１１４はグループ毎に同時に電圧“ＶＰＧＭ”を印加できるように構成される。
【００９８】
例えば、ワード線ＷＬ０〜Ｍ（Ｍは整数）が、Ｎ個のワード線グループで分割される。この場合、ワード線は、ワード線ＷＬ０から順に、第１グループ（ワード線ＷＬ０〜ＷＬＡ−１）、第２グループ（ＷＬＡ〜ＷＬ２Ａ）、…第Ｎ−１グループ（ＷＬＭ−２Ａ−１〜ＷＬＭ−Ａ−１）、第Ｎグループ（ＷＬＭ−Ａ〜ＷＬＭ）と、Ａ本ずつグルーピングされる。
【００９９】
＜２−４＞第１書き込み
次に、第２実施形態に係る第１書込み動作について説明する。
【０１００】
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１００では、第１グループから順に、ワード線グループ毎に第１書込み動作を行う。
【０１０１】
ＮＡＮＤ型フラッシュメモリ１００は、第１書込み動作を行う際、まず先頭未使用ワード線ＷＬを含む第Ｂ（Ｂは整数）グループのワード線に対して電圧“ＶＰＧＭ”印加動作を行う。
【０１０２】
具体艇的には、ドライバ１１４は、ワード線グループ内において、先頭未使用ワード線ＷＬよりもビット線寄りのワード線ＷＬに電圧“ＶＰＧＭ”を印加する。換言すると、ドライバ１１４は、ワード線グループ内において、先頭未使用ワード線ＷＬよりもソース線寄りのワード線ＷＬには電圧“ＶＰＧＭ”を印加しない。
【０１０３】
そして、ＮＡＮＤ型フラッシュメモリ１００は、先頭未使用ワード線ＷＬを含む第Ｂグループに対して電圧“ＶＰＧＭ”印加動作を行うと、第Ｂグループにビット線方向で隣り合う第Ｂ＋１グループの全ワード線ＷＬに対して電圧“ＶＰＧＭ”印加動作を行う。ＮＡＮＤ型フラッシュメモリ１００は、ワード線グループグループごとに電圧“ＶＰＧＭ”印加動作を行っていく。
【０１０４】
＜２−５＞具体例
次に、図１７を用いて第２実施形態の具体例について説明する。ここでは、ドライバ１１４は、一回のプログラム動作において、Ｚ本（Ｚは任意の整数、本実施形態では８とする）のワード線ＷＬに同時に電圧“ＶＰＧＭ”を印加できる場合について説明する。本実施形態では、同時に電圧“ＶＰＧＭ”を印加できるワード線の組が決まっている。例えば、第１グループ（ワード線ＷＬ０〜ＷＬ７）、第２グループ（ＷＬ８〜ＷＬ１５）、第３グループ（ＷＬ１６〜ＷＬ２３）、第４グループ（ＷＬ２４〜ＷＬ３１）、第５グループ（ＷＬ３２〜ＷＬ３９）、第６グループ（ＷＬ４０〜ＷＬ４７）ごとにプログラムを行うことができる。なお、ここでは、８本のワード線ＷＬに一括プログラムできる場合について記載しているが、必ずしもこれに限らない。  本具体例では、未使用ワード線ＷＬ６〜ＷＬ４７に対して第１書込みを行う例について説明する。
【０１０５】
＜２−５−１＞コマンドシーケンス
第２実施形態の第１書込みに係るコマンドシーケンスについて、図１７を用いて説明する。ここでは簡単のため、コマンドのみを示している。尚、その他の信号は、第１実施形態と同様の波形である。
【０１０６】
メモリコントローラ２００は、第１書込みを行う際、先頭未使用ワード線ＷＬアドレスを指定するコマンド“ＸＸＨ”を発行する。メモリコントローラ２００は、コマンド“ＸＸＨ”に引き続き、先頭未使用ワード線ＷＬ６を示すコード“００、０６、００”（図１２参照）をパート毎に発行する。これにより、ＮＡＮＤ型フラッシュメモリ１００は、先頭未使用ワード線ＷＬ６を認識することができる。コントローラ２００は、書込みコマンド“８０Ｈ”を発行する。
次にメモリコントローラ２００は、コマンド“１０Ｈ”を発行する。コマンド“１０ｈ”がレジスタ１１３に格納されたことに応答して、シーケンサ１１１は書込み動作を開始する。
【０１０７】
ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、所定のブロックの第１グループ（ワード線ＷＬ６、及びＷＬ７）に対してプログラム動作を行う。
【０１０８】
続いて、メモリコントローラ２００は、図１６で説明したステップＳ２００５の判定動作を行う。この時点では、ワード線ＷＬ８〜ＷＬ４７が未使用状態である。そのため、メモリコントローラは、第１書込みを続ける。
【０１０９】
メモリコントローラ２００は、先頭未使用ワード線ＷＬアドレスを指定するコマンド“ＸＸＨ”を発行する。メモリコントローラ２００は、コマンド“ＸＸＨ”に引き続き、先頭未使用ワード線ＷＬ８を示すコード“００、００、０１”をパート毎に発行する。これにより、ＮＡＮＤ型フラッシュメモリ１００は、先頭未使用ワード線ＷＬ８を認識することができる。コントローラ２００は、書込みコマンド“８０Ｈ”を発行する。メモリコントローラ２００は、アドレスを発行する。次にメモリコントローラ２００は、コマンド“１０Ｈ”を発行する。
【０１１０】
ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、所定のブロックの第２グループ（ワード線ＷＬ８〜ＷＬ１５）に対してプログラム動作を行う。
【０１１１】
メモリシステム１は、全ての未使用ワード線ＷＬのプログラムが完了するまで、８本のワード線ＷＬずつプログラムを行う。
【０１１２】
図１７に示した例においては、メモリコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に対して書込みデータは入力されていない。しかし、図１８に示すように、メモリコントローラ２００は、アドレスを入力した後にＮＡＮＤ型フラッシュメモリ１００に対して書込みデータＤinを入力しても良い。
【０１１３】
なお、上述した第２実施形態では、先頭未使用ワード線ＷＬを、図１３に示すコードにて指定していたが、これに限らない。例えば、第１実施形態のように１サイクルで先頭未使用ワード線ＷＬを指定できるコードなどを用いても良い。また、第２実施形態は、第１実施形態の変形例１を組み合わせる事も可能である。
【０１１４】
また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０１１５】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０１１６】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０１１７】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０１１８】
（２）書込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
【０１１９】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１２０】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１２１】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１２２】
また、メモリセル間にはエアギャップを形成することができる。
【０１２３】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１２４】
１…メモリシステム
１００…ＮＡＮＤ型フラッシュメモリ
１１０…周辺回路
１１１…シーケンサ
１１２…チャージポンプ
１１３…レジスタ
１１４…ドライバ
１２０…コア部
１３０…メモリセルアレイ
１３１…ストリング
１４０…センス回路
１５０…ロウデコーダ
２００…メモリコントローラ
２０１…ホストインターフェイス回路
２０２…内部メモリ
２０３…ＣＰＵ
２０４…バッファメモリ
２０５…インターフェイス回路
２０６…ＥＣＣ回路
２０７…カウンタ
３００…ホストデバイス
【図１】
2017168155.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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