(57)【要約】【課題】トランジスタの性能のばらつきを抑制すること。【解決手段】半導体装置（１００）は、第１ゲート電極（９ａ）及び第２ゲート電極（９ｂ，９ｃ，１０ｂ，１０ｃ）の間からソース・ドレイン領域までの領域において、第２ゲート電極（９ｂ，９ｃ，１０ｂ，１０ｃ）、第３ゲート電極（９ｄ，９ｅ，１０ｄ，１０ｅ）及び第４ゲート電極（９ｆ，１０ｆ）とゲート酸化膜（６）を介して重なるドリフト領域を備える。【選択図】図１
2017220593.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、当該ゲート電極を挟むソース領域及びドレイン領域と、を備え、
上記ゲート電極は、
第１ゲート電極と、
上記第１ゲート電極と分離された第２ゲート電極と、
上記第１ゲート電極及び上記第２ゲート電極と絶縁され、上記第２ゲート電極を上記第１ゲート電極との間に挟む第３ゲート電極と、
上記第１ゲート電極及び上記第２ゲート電極を電気的に接続する第４ゲート電極と、を備え、
上記第１ゲート電極下のチャネルと異なる導電型であり、上記第１ゲート電極及び上記第２ゲート電極の間から、上記ソース領域及び上記ドレイン領域の少なくとも一方までの領域において、上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極とゲート酸化膜を介して重なる電界緩和層を備える半導体装置。
【請求項２】
上記ソース領域側及び上記ドレイン領域側の双方に上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極が形成されており、
上記電界緩和層は、上記第１ゲート電極の側面から上記ソース領域及び上記ドレイン領域の双方までの領域にそれぞれ形成されている請求項１に記載の半導体装置。
【請求項３】
上記ドレイン領域側のみに上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極が形成されており、
上記電界緩和層は、上記第１ゲート電極の側面から上記ドレイン領域までの領域に形成されている請求項１に記載の半導体装置。
【請求項４】
上記第４ゲート電極が、上記第１ゲート電極及び上記第２ゲート電極と同じ材料で形成されている請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
ゲート酸化膜上に第１ゲート電極を形成する工程と、
上記ゲート酸化膜上に、上記第１ゲート電極と分離された第２ゲート電極を形成する工程と、
上記ゲート酸化膜上に、上記第１ゲート電極及び上記第２ゲート電極と絶縁され、上記第２ゲート電極を上記第１ゲート電極との間に挟む第３ゲート電極を形成する工程と、
上記第１ゲート電極及び上記第２ゲート電極を電気的に接続する第４ゲート電極を形成する工程と、
上記第１ゲート電極、上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極を挟むソース領域及びドレイン領域を形成する工程と、
上記第１ゲート電極下のチャネルと異なる導電型であり、上記第１ゲート電極及び上記第２ゲート電極の間から、上記ソース領域及び上記ドレイン領域の少なくとも一方までの領域において、上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極と上記ゲート酸化膜を介して重なる電界緩和層を形成する工程と、を含む半導体装置の製造方法。
【請求項６】
上記ゲート酸化膜上に形成したゲート電極膜をパターニングすることにより、上記第１ゲート電極、上記第２ゲート電極及び上記第３ゲート電極を形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
上記パターニングにおいて、上記ゲート酸化膜の全面上にゲート電極膜を残して上記第１ゲート電極、上記第２ゲート電極及び上記第３ゲート電極を形成し、
上記第４ゲート電極を形成する工程において、残した上記ゲート電極膜を除去する請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＭＯＳ型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高性能化及び高機能化に伴い、半導体装置に搭載されるトランジスタ等の素子数は近年飛躍的に増加している。耐圧特性が求められるトランジスタ（例えば、液晶ディスプレイ用ドライバー回路に用いられるＭＯＳ型トランジスタ）においても、耐圧特性を維持したままトランジスタを小型化することが求められている。
【０００３】
しかしながら、トランジスタの小型化に伴い、ドレイン領域の端部への電界集中が生じている。この電界集中を緩和するための、ドリフト領域（電界緩和領域）とゲート電極とのオーバーラップ、ならびにゲート電極と高濃度ソース・ドレイン領域との間のオフセット領域の位置合わせマージンが、トランジスタの小型化ならびにトランジスタの性能ばらつきの問題点となっている。
【０００４】
そこで、上述の問題点を解決するために、ゲート電極と高濃度ソース・ドレイン領域との間のオフセット領域をセルフアライン（自己整合）で形成する技術が提案されている（特許文献１）。
【０００５】
特許文献１に開示された半導体装置について、図７を参照にして説明する。図７は、特許文献１の半導体装置の構成を示す概略断面図である。
【０００６】
図７に示すように、特許文献１に開示された半導体装置は、半導体基板１０１上にゲート酸化膜１０６を介して形成された第１のゲート電極１０９ａと、上記半導体基板１０１上に上記ゲート酸化膜１０６を介して形成され、かつ、第１のゲート電極１０９ａの側面に絶縁性のサイドウォール１１２を介して配置された第２のゲート電極１０９ｂ，１０９ｃと、第１のゲート電極１０９ａ及び第２のゲート電極１０９ｂ，１０９ｃを挟むように上記半導体基板１０１上に形成されたソース・ドレイン領域１１３と、上記第１のゲート電極１０９ａ下方における上記半導体基板１０１の一部の領域を挟むように形成され、第２のゲート電極１０９ｂ，１０９ｃ及び上記ソース・ドレイン領域１１３と重なるように形成された電界緩和領域１０７と、を備えている。
【０００７】
特許文献１に開示された半導体装置では、ゲート電極とソース・ドレイン領域との間のオフセット領域がセルフアライン（自己整合）で形成されており、パターニングによるアライメントのずれの影響を受けない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−６６１６５号公報（２０１１年３月３１日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された半導体装置では、ゲート電極とソース・ドレイン領域との間のオフセット領域をセルフアラインで形成することはできているが（図７中のＡ＝Ａ’）、ゲート電極と電界緩和領域とのオーバーラップがセルフアラインで形成されておらず（図７中のＢ≠Ｂ’）、トランジスタの性能のばらつきを十分に抑制できていないという問題点がある。
【００１０】
そこで、本発明は、上記の課題に鑑みてなされたものであり、その目的は、トランジスタの性能のばらつきを抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体装置は、上記の課題を解決するために、ゲート電極と、当該ゲート電極を挟むソース領域及びドレイン領域と、を備え、上記ゲート電極は、第１ゲート電極と、上記第１ゲート電極と分離された第２ゲート電極と、上記第１ゲート電極及び上記第２ゲート電極と絶縁され、上記第２ゲート電極を上記第１ゲート電極との間に挟む第３ゲート電極と、上記第１ゲート電極及び上記第２ゲート電極を電気的に接続する第４ゲート電極と、を備え、上記第１ゲート電極下のチャネルと異なる導電型であり、上記第１ゲート電極及び上記第２ゲート電極の間から、上記ソース領域及び上記ドレイン領域の少なくとも一方までの領域において、上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極とゲート酸化膜を介して重なる電界緩和層を備える。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法は、上記の課題を解決するために、ゲート酸化膜上に第１ゲート電極を形成する工程と、上記ゲート酸化膜上に、上記第１ゲート電極と分離された第２ゲート電極を形成する工程と、上記ゲート酸化膜上に、上記第１ゲート電極及び上記第２ゲート電極と絶縁され、上記第２ゲート電極を上記第１ゲート電極との間に挟む第３ゲート電極を形成する工程と、上記第１ゲート電極及び上記第２ゲート電極を電気的に接続する第４ゲート電極を形成する工程と、上記第１ゲート電極、上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極を挟むソース領域及びドレイン領域を形成する工程と、上記第１ゲート電極下のチャネルと異なる導電型であり、上記第１ゲート電極及び上記第２ゲート電極の間から、上記ソース領域及び上記ドレイン領域の少なくとも一方までの領域において、上記第２ゲート電極、上記第３ゲート電極及び上記第４ゲート電極と上記ゲート酸化膜を介して重なる電界緩和層を形成する工程と、を含む。
【発明の効果】
【００１３】
本発明の一態様によれば、トランジスタの性能のばらつきを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態１に係る半導体装置の構成を示す概略断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造工程図である。
【図３】本発明の実施形態１に係る半導体装置の製造工程図である。
【図４】本発明の実施形態１に係る半導体装置の製造工程図である。
【図５】本発明の実施形態２に係る半導体装置の製造工程図である。
【図６】本発明の実施形態３に係る半導体装置の構成を示す概略断面図である。
【図７】従来技術に係る半導体装置の構成を示す概略断面図である。
【発明を実施するための形態】
【００１５】
〔実施形態１〕
本発明の実施形態１について以下に説明する。
【００１６】
［半導体装置の構成］
図１を参照して、本実施形態に係る半導体装置の構成を説明する。図１は、本実施形態に係る半導体装置１００の構成を示す概略断面図である。
【００１７】
本実施形態に係る半導体装置１００には、高耐圧のＭＯＳ型トランジスタを搭載する液晶ディスプレイ用ドライバー回路等の大規模集積回路に適用される。図１に示すように、本実施形態に係る半導体装置１００では、半導体基板１上に、半導体基板１の表面に露出するように素子分離領域２が形成されている。本実施形態に係る半導体装置１００は、素子分離領域２によって複数の活性領域に区画されており、一部の活性領域にはＮＭＯＳ型トランジスタが形成され、他の部分の活性領域にはＰＭＯＳ型トランジスタが形成されている。
【００１８】
（ＮＭＯＳ型トランジスタ）
本実施形態に係るＮＭＯＳ型トランジスタは、Ｐ型ウェル領域４及びゲート酸化膜６を有している。Ｐ型ウェル領域４は、半導体基板１上において、隣り合う２つの素子分離領域２をブリッジするように形成されている。ゲート酸化膜６は、半導体基板１上において、隣り合う２つの素子分離領域２に挟まれるように形成されている。半導体基板１上には、ゲート酸化膜６を介してゲート電極が設けられている。また、半導体基板１のゲート電極が設けられている面とは反対側の面には、Ｎ型ドリフト領域（電界緩和層）が形成されている。
【００１９】
ゲート電極は、第１ゲート電極と、第１ゲート電極と分離して形成された第２ゲート電極と、第１ゲート電極及び第２ゲート電極と絶縁して形成された第３ゲート電極と、第１ゲート電極及び第２ゲート電極を電気的に接続する第４ゲート電極とから構成されている。
【００２０】
図１では、第２ゲート電極９ｂ，９ｃが第１ゲート電極９ａを挟んで形成されており、さらに第３ゲート電極９ｄ，９ｅが第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃを挟んで形成されている。この第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ及び第３ゲート電極９ｄ，９ｅには、Ｎ型不純物がドーピングされている。また、第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ及び第３ゲート電極９ｄ，９ｅそれぞれの上部には、絶縁膜１１が堆積されている。
【００２１】
図１では、第４ゲート電極９ｆは、第１ゲート電極９ａの全部と、第２ゲート電極９ｂ，９ｃの一部とを覆うように形成されている。これにより、第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃと、第４ゲート電極９ｆとは電気的に接続されている。
【００２２】
第３ゲート電極９ｄ，９ｅは、絶縁性のサイドウォール１２を介して第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃを挟んで形成されている。これにより、第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃと、第３ゲート電極９ｄ，９ｅとは絶縁している。なお、このサイドウォール１２は、第３ゲート電極９ｄ，９ｅにおける第２ゲート電極９ｂ，９ｃとは反対側の側面からゲート酸化膜６の端部までの領域にも形成されている。
【００２３】
また、半導体基板１上において、第３ゲート電極９ｄ，９ｅにおける第２ゲート電極９ｂ，９ｃとは反対側の側面のサイドウォール１２と素子分離領域２との間には、Ｎ型ソース・ドレイン領域１３（ソース領域及びドレイン領域）が形成されている。
【００２４】
Ｎ型ドリフト領域は、第１Ｎ型ドリフト領域７ａと第２Ｎ型ドリフト領域７ｂとから構成されている。第１Ｎ型ドリフト領域７ａ及び第２Ｎ型ドリフト領域７ｂは、第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃの間からＮ型ソース・ドレイン領域１３までの領域に形成され、第２ゲート電極９ｂ，９ｃ、第３ゲート電極９ｄ，９ｅ及び第４ゲート電極９ｆとはゲート酸化膜６を介して重なって形成されている。
【００２５】
第４ゲート電極９ｆ及びＮ型ソース・ドレイン領域１３の表面上には、シリサイド層１５が形成されている。また、素子分離領域２、ゲート電極、サイドウォール１２及びＮ型ソース・ドレイン領域１３を覆うように層間絶縁膜１６が形成されている。層間絶縁膜１６には、Ｎ型ソース・ドレイン領域１３に到達するコンタクトホール１７が形成されている。層間絶縁膜１６上には、コンタクトホール１７を覆うように電極１８が形成されている。
【００２６】
（ＰＭＯＳ型トランジスタ）
本実施形態に係るＰＭＯＳ型トランジスタは、Ｎ型ウェル領域５及びゲート酸化膜６を有している。Ｎ型ウェル領域５は、半導体基板１上において、隣り合う２つの素子分離領域２をブリッジするように形成されている。ゲート酸化膜６は、半導体基板１上において、隣り合う２つの素子分離領域２に挟まれるように形成されている。半導体基板１上には、ゲート酸化膜６を介してゲート電極が設けられている。また、半導体基板１のゲート電極が設けられている面とは反対側の面には、Ｐ型ドリフト領域（電界緩和層）が形成されている。
【００２７】
ゲート電極は、第１ゲート電極と、第１ゲート電極と分離して形成された第２ゲート電極と、第１ゲート電極及び第２ゲート電極と絶縁して形成された第３ゲート電極と、第１ゲート電極及び第２ゲート電極を電気的に接続する第４ゲート電極とから構成されている。
【００２８】
図１では、第２ゲート電極１０ｂ，１０ｃが第１ゲート電極１０ａを挟んで形成されており、さらに第３ゲート電極１０ｄ，１０ｅが第１ゲート電極１０ａ及び第４ゲート電極１０ｆを挟んで形成されている。この第１ゲート電極１０ａ、第２ゲート電極１０ｂ，１０ｃ及び第３ゲート電極１０ｄ，１０ｅには、Ｐ型不純物がドーピングされている。また、第１ゲート電極１０ａ、第２ゲート電極１０ｂ，１０ｃ及び第３ゲート電極１０ｄ，１０ｅの上部には、絶縁膜１１が堆積されている。
【００２９】
図１では、第４ゲート電極１０ｆは、第１ゲート電極１０ａの全部と、第２ゲート電極１０ｂ，１０ｃの一部とを覆うように形成されている。これにより、第１ゲート電極１０ａ及び第２ゲート電極１０ｂ，１０ｃとは電気的に接続されている。
【００３０】
第３ゲート電極１０ｄ，１０ｅは、絶縁性のサイドウォール１２を介して第１ゲート電極１０ａ及び第２ゲート電極１０ｂ，１０ｃを挟んで形成されている。これにより、第１ゲート電極１０ａ及び第２ゲート電極１０ｂ，１０ｃと、第３ゲート電極１０ｄ，１０ｅとは絶縁している。なお、このサイドウォール１２は、第３ゲート電極１０ｄ，１０ｅにおける第２ゲート電極１０ｂ，１０ｃとは反対側の側面からゲート酸化膜６の端部までの領域にも形成されている。
【００３１】
また、半導体基板１上において、第３ゲート電極１０ｄ，１０ｅにおける第２ゲート電極１０ｂ，１０ｃとは反対側の側面のサイドウォール１２と素子分離領域２との間には、Ｐ型ソース・ドレイン領域１４（ソース領域及びドレイン領域）が形成されている。
【００３２】
Ｐ型ドリフト領域は、第１Ｐ型ドリフト領域８ａと第２Ｐ型ドリフト領域８ｂとから構成されている。第１Ｐ型ドリフト領域８ａ及び第２Ｐ型ドリフト領域８ｂは、第１ゲート電極１０ａ及び第２ゲート電極１０ｂ，１０ｃの間からＰ型ソース・ドレイン領域１４までの領域に形成され、第２ゲート電極１０ｂ，１０ｃ、第３ゲート電極１０ｄ，１０ｅ及び第４ゲート電極１０ｆとはゲート酸化膜６を介して重なって形成されている。
【００３３】
第４ゲート電極１０ｆ及びＰ型ソース・ドレイン領域１４の表面上には、シリサイド層１５が形成されている。また、素子分離領域２、ゲート電極、サイドウォール１２及びＰ型ソース・ドレイン領域１４を覆うように層間絶縁膜１６が形成されている。層間絶縁膜１６には、Ｐ型ソース・ドレイン領域１４に到達するコンタクトホール１７が形成されている。層間絶縁膜１６上には、コンタクトホール１７を覆うように電極１８が形成されている。
【００３４】
（半導体基板）
半導体基板１に用いられる材料としては、高耐圧トランジスタに適用可能なものであれば特に限定されず、例えば、シリコンまたはゲルマニウム等の元素半導体、あるいは化合物半導体（例えば、シリコンゲルマニウム等）等の半導体基板、ガラス基板上に多結晶シリコンまたはアモルファスシリコン等を堆積した基板が挙げられる。
【００３５】
（ウェル領域）
Ｐ型ウェル領域４及びＮ型ウェル領域５は、それぞれＰ型及びＮ型の不純物が所定の濃度添加されることによって形成されている。
【００３６】
（ゲート酸化膜）
ゲート酸化膜６は、ゲート電極と半導体基板１とを絶縁するためのものである。ゲート酸化膜６に用いられる材料としては、ゲート電極と半導体基板１とを絶縁することができれば特に限定されず、例えば、シリコン酸化膜及びシリコン窒化膜等の単層膜、シリコン酸化膜とシリコン窒化膜とから構成される積層膜等が挙げられる。
【００３７】
（ゲート電極）
第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃは、第４ゲート電極９ｆによって電気的に接続されており、第１ゲート電極９ａの下方にはチャネルが形成されている。第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃは、トランジスタのＮ型ソース・ドレイン領域１３の間に流れる電流を制御するための電極として作用する。第１ゲート電極１０ａ、第２ゲート電極１０ｂ，１０ｃ及び第４ゲート電極１０ｆについても同様である。
【００３８】
ここで、第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ及び第４ゲート電極９ｆは、同じ材料で形成されていることが好ましい。第１ゲート電極１０ａ、第２ゲート電極１０ｂ，１０ｃ及び第４ゲート電極１０ｆについても同様である。
【００３９】
第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）は、トランジスタのＮ型ソース・ドレイン領域１３の間に流れる電流を制御するための電極ではなく、ダミーゲートパターンである。第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）は、Ｎ型ソース・ドレイン領域１３（Ｐ型ソース・ドレイン領域１４）と第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）との間の第１Ｎ型ドリフト領域７ａ（第１Ｐ型ドリフト領域８ａ）の距離を決めるための電極であり、第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）の下方には、チャネルが形成されていない。
【００４０】
（サイドウォール）
サイドウォール１２は、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）と第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）との間に備えられることにより、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）と第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）とを互いに絶縁させるためのものであり、材料としては、フッ化水素（ＨＦ）系の薬液に対する選択比が、ゲート酸化膜に対して大きい、例えば窒化膜を用いる。このサイドウォール１２は、Ｎ型ソース・ドレイン領域１３（Ｐ型ソース・ドレイン領域１４）を形成する際に、ゲート電極と素子分離領域２とともにオフセット領域を形成するための層として機能することができる。
【００４１】
（電界緩和層）
電界緩和層は、第１ゲート電極９ａ（第１ゲート電極１０ａ）下のチャネルとは逆の導電型の不純物を半導体基板１にドープすることにより形成されており、Ｐ型ウェル領域４ではＮ型の不純物を半導体基板１にドープし、Ｎ型ウェル領域５ではＰ型の不純物を半導体基板１にドープすることにより形成されている。
【００４２】
電界緩和層は、第１ゲート電極９ａ（第１ゲート電極１０ａ）及び第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）の間からＮ型ソース・ドレイン領域１３（Ｐ型ソース・ドレイン領域１４）の少なくとも一方までの領域に形成され、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）、第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）及び第４ゲート電極９ｆ（第４ゲート電極１０ｆ）とはゲート酸化膜６を介して重なって形成されている。このように、電界緩和層は、第１ゲート電極９ａ（第１ゲート電極１０ａ）の位置を基準にして形成されているため、電極として機能する第１ゲート電極９ａ（第１ゲート電極１０ａ）、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）及び第４ゲート電極９ｆ（第４ゲート電極１０ｆ）と、電界緩和層とのオーバーラップ（内部ドリフト長）を自己整合的に形成することができる（図１中のＢ＝Ｂ’）。
【００４３】
また、電極として機能する第１ゲート電極９ａ（第１ゲート電極１０ａ）、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）及び第４ゲート電極９ｆ（第４ゲート電極１０ｆ）と、Ｎ型ソース・ドレイン領域１３（Ｐ型ソース・ドレイン領域１４）との間のオフセット領域（外部ドリフト長）は、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）の位置を基準にして規定されるため、当該オフセット領域をセルフアラインで形成することができる（図１中のＡ＝Ａ’）。
【００４４】
このため、本実施形態に係る半導体装置１００においては、内部ドリフト長及び外部ドリフト長を所望の大きさに自己整合的に形成することができるため、トランジスタの性能のばらつきを抑制することができる。
【００４５】
特に本実施形態に係る半導体装置１００は、Ｎ型ソース・ドレイン領域１３（Ｐ型ソース・ドレイン領域１４）の両方側に第２ゲート電極、第３ゲート電極及び第４ゲート電極が形成されている対称型トランジスタの構造を有しているため、動作方向での特性差を抑制することができる。
【００４６】
（ソース・ドレイン領域）
ソース・ドレイン領域は、ウェル領域、すなわちゲート電極下のチャネルとは逆の導電型の不純物を半導体基板１にドープすることにより形成されており、Ｐ型ウェル領域４ではＮ型の不純物を半導体基板１にドープし、Ｎ型ウェル領域５ではＰ型の不純物を半導体基板１にドープすることにより形成されている。
【００４７】
（シリサイド層）
シリサイド層１５は、第４ゲート電極９ｆ（第４ゲート電極１０ｆ）とソース・ドレイン領域との表面に設けられることによって、第４ゲート電極９ｆ（第４ゲート電極１０ｆ）とソース・ドレイン領域とを低抵抗化することができる。
【００４８】
［半導体装置の製造方法］
図２、３及び４を参照して、本実施形態に係る半導体装置１００の製造方法を説明する。図２、３及び４は、製造方法の各段階における半導体装置１００の概略断面図を示す。なお、以下では膜厚及びドーズ量等の具体的な数値を挙げているが、これらは単なる例示である。
【００４９】
まず、図２の（ａ）に示すように、半導体基板１上に、周知のＳＴＩ技術（Shallow trench Isolation）及び、選択酸化技術（ＬＯＣＯＳ法：Local Oxidation Of Silicon）を用いて、素子分離領域２を深さ０．３〜１．０μｍで形成する。
【００５０】
次に、隣り合う素子分離領域２によって区画された活性領域にパッド酸化膜３を膜厚５〜２０ｎｍで形成する。その後、周知のフォトリソグラフィー技術、イオン注入技術、及びアニール技術にて、Ｐ型ウェル領域４をパッド酸化膜３の下方に形成する。
【００５１】
次に、図２の（ｂ）に示すように、パッド酸化膜３上にフォトレジスト１９を配置し、フォトレジスト１９をマスクとすることにより、第１Ｎ型ドリフト領域７ａを、周知のフォトリソグラフィー技術を用いてパターン形成する。第１Ｎ型ドリフト領域７ａは、例えば、注入エネルギー８０〜１５０ｋｅｖ、ドーズ量３×１０１２〜１．２×１０１３（ｉｏｎｓ／ｃｍ２）として、Ｎ型の不純物である燐（Ｐ）をイオン注入することによって形成される。この際、第１Ｎ型ドリフト領域７ａの素子分離領域２とは反対側の側面は、後に形成される第１ゲート電極９ａと第２ゲート電極９ｂ，９ｃとの間の領域に位置するように形成される。
【００５２】
次に、図２の（ｃ）に示すように、所定のフッ化水素（ＨＦ）系の薬液により、パッド酸化膜３を除去した後、８００〜１０００℃の酸素雰囲気中（例えば、酸素、窒素含有酸素、ハロゲン系添加酸素（ＨＣｌまたはＤＣＥ：ジクロルエチレン））にて、ゲート酸化膜６’を膜厚３０〜６０ｎｍで形成する。
【００５３】
次に、図２の（ｄ）に示すように、ゲート酸化膜６’の上面全体にゲート電極膜９としてポリシリコン層を１５０〜３５０ｎｍの膜厚で堆積する。その後、ゲート電極膜９の上面全体に絶縁膜１１’を５０〜１００ｎｍの膜厚で堆積する。
【００５４】
次に、図３の（ａ）に示すように、周知のフォトリソグラフィー技術にて、所定のレジストパターンを用いることによって、絶縁膜１１が上面に形成された第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ及び第３ゲート電極９ｄ，９ｅを形成する。この際、第２ゲート電極９ｂ，９ｃと第３ゲート電極９ｄ，９ｅとの間の領域は、０．１〜０．３μｍとなるように所定のレジストパターンを設定する。また、第１Ｎ型ドリフト領域７ａの素子分離領域２とは反対側の側面が、第１ゲート電極９ａと第２ゲート電極９ｂ，９ｃとの間の領域に位置するように所定のレジストパターンを設定する。
【００５５】
次に、図３の（ｂ）に示すように、第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ、第３ゲート電極９ｄ，９ｅ、及び素子分離領域２をマスクとし、注入エネルギー８０〜１５０ｋｅｖ、ドーズ量３×１０１２〜１．２×１０１３（ｉｏｎｓ／ｃｍ２）として、Ｎ型の不純物である燐（Ｐ）をイオン注入し、第２Ｎ型ドリフト領域７ｂを形成する。
【００５６】
次に、図３の（ｃ）に示すように、第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ及び第３ゲート電極９ｄ，９ｅを覆うように、ゲート酸化膜の上面全体にゲート電極膜９’としてポリシリコン層を１５０〜３５０ｎｍの膜厚で堆積する。
【００５７】
次に、図３の（ｄ）に示すように、周知のフォトリソグラフィー技術にて、所定のレジストパターンを用いることによって、第４ゲート電極９ｆを形成する。この際、第４ゲート電極９ｆが、第１ゲート電極９ａの全部を完全に覆い、第２ゲート電極９ｂ，９ｃの一部に掛かるように所定のレジストパターンを設定する。
【００５８】
次に、全面に絶縁膜を堆積し、堆積した絶縁膜及びゲート酸化膜６’をエッチバックすることにより、図４の（ａ）に示すように、サイドウォール１２を形成すると共に、Ｎ型ソース・ドレイン領域１３上のゲート酸化膜６を除去する。この際、第４ゲート電極９ｆ及び第２ゲート電極９ｂ，９ｃと第３ゲート電極９ｄ，９ｅとの間にサイドウォール１２を形成すると共に、第３ゲート電極９ｄ，９ｅにおける第２ゲート電極９ｂ，９ｃとは反対側の側面からゲート酸化膜６の端部までに間にサイドウォール１２を形成する。このサイドウォール１２の堆積膜厚としては、上述した第１ゲート電極９ａ及び第２ゲート電極９ｂ，９ｃとの間の領域の１/２以上の膜厚が必要である。
【００５９】
次に、図４の（ａ）に示すように、第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ、第３ゲート電極９ｄ，９ｅ、第４ゲート電極９ｆ、サイドウォール１２及び素子分離領域２をマスクとし、周知のフォトリソグラフィー技術またはイオン注入技術を用いて、Ｎ型ソース・ドレイン領域１３を形成する。Ｎ型ソース・ドレイン領域１３は、例えば、注入エネルギー４０ｋｅｖ、ドーズ量１×１０１５〜１×１０１６（ｉｏｎｓ／ｃｍ２）として、Ｎ型の不純物であるヒ素（Ａｓ）をイオン注入することで形成される。
【００６０】
次に、熱処理を行うことにより、イオン注入により注入した不純物の活性化を行う。熱処理の方法としては、例えば、８００〜９００℃の温度で、１０〜２０分程度のアニーリングを行う方法、または９００〜１０５０℃の温度で、１０〜６０秒程度のＲＴＡ（Rapid Thermal Annealing）処理を行う方法等が挙げられる。
【００６１】
次に、所定のフッ化水素（ＨＦ）系の薬液により表面に露出しているゲート電極及びＮ型ソース・ドレイン領域１３上の絶縁膜を除去する。次に、半導体基板１の上面全体に高融点金属（例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）等）をスパッタ法またはＣＶＤ法等により堆積させる。そして、４００〜７００℃の温度で、３０〜９０秒程度のＲＴＡ（Rapid Thermal Annealing）処理を行い、ゲート電極及びＮ型ソース・ドレイン領域１３と高融点金属とをシリサイド反応させる。続いて、素子分離領域２及びサイドウォール１２上の未反応の高融点金属を硫酸（Ｈ２ＳＯ４）系の薬液等で除去する。さらに、６００〜９００℃の温度で、２０〜４０秒程度のＲＴＡ処理を行うことで層転移を行い、シリサイド層１５を形成する。
【００６２】
次に、図４の（ｂ）に示すように、ＣＶＤ法等により層間絶縁膜１６を形成する。そして、この層間絶縁膜１６の一部を開孔して、Ｎ型ソース・ドレイン領域１３に到達するコンタクトホール１７を形成する。そして、コンタクトホール１７内に配線金属をパターニングして、電極１８を形成する。
【００６３】
上述の製造方法によって、本実施形態に係る半導体装置１００が形成される。本実施形態では、第１ゲート電極９ａ、第２ゲート電極９ｂ，９ｃ及び上記第３ゲート電極９ｄ，９ｅをパターン形成している。そのため、内部ドリフト長及び外部ドリフト長をより精度高く自己整合的に形成することができる。
【００６４】
なお、以上では、ＮＭＯＳ型トランジスタの製造方法を例に挙げて本実施形態に係る半導体装置１００の製造方法の説明を行っているが、ＰＭＯＳ型トランジスタについても、Ｎ型ウェル、Ｐ型ドリフト領域及びＰ型ソース・ドレイン領域を代わりに用いれば、上述の製造方法に沿って製造できる。
【００６５】
〔実施形態２〕
本発明の実施形態２について以下に説明する。
【００６６】
図５を参照して、本実施形態に係る半導体装置の製造方法を説明する。図５は、本実施形態に係る半導体装置の製造方法の一部の工程を示している。以下では、実施形態１に係る半導体装置の製造方法と異なる点のみを説明し、それ以外の点についての説明は省略する。
【００６７】
まず、半導体基板１上のゲート酸化膜６’の上面全体にゲート電極膜９としてポリシリコン層を堆積するまでの工程は、実施形態１と同様である。本実施形態に係る半導体装置の製造方法では、図５の（ａ）に示すように、周知のフォトリソグラフィー技術にて、所定のレジストパターンを用いることによって、第１ゲート電極９ｉ、第２ゲート電極９ｊ，９ｋ及び第３ゲート電極９ｌ，９ｍを形成する。この際、第１ゲート電極９ｉ、第２ゲート電極９ｊ，９ｋ及び第３ゲート電極９ｌ，９ｍ以外の部分でゲート酸化膜６’上に存在するゲート電極膜９を完全に除去せずに１０〜３０ｎｍの膜厚のゲート電極膜９ｈを残す。
【００６８】
この状態で図５の（ｂ）に示すように、実施形態１と同様に、第１ゲート電極９ｉ、第２ゲート電極９ｊ，９ｋ、第３ゲート電極９ｌ，９ｍ及び素子分離領域２をマスクとしイオン注入を行い、第２Ｎ型ドリフト領域７ｂを形成する。
【００６９】
続いて、図５の（ｃ）に示すように、実施形態１と同様に、周知のフォトリソグラフィー技術にて、所定のレジストパターンを用いることによって、第４ゲート電極９ｆを形成する。この際、第４ゲート電極９ｆのパターン形成により、ゲート酸化膜６’上に露出しているゲート電極膜９ｈが除去される。したがって、ゲート酸化膜６’上に残存しているゲート電極膜９ｈを除去するための工程を別途設ける必要はない。
【００７０】
本実施形態に係る半導体装置の製造方法では、第１ゲート電極９ｉ、第２ゲート電極９ｊ，９ｋ及び第３ゲート電極９ｌ，９ｍの形成工程において、ゲート電極膜９が完全に除去されずにゲート酸化膜６’全体を覆っている。そのため、その後の処理（例えば、第２Ｎ型ドリフト領域７ｂの形成工程等）において、ゲート酸化膜６’が損傷することを抑制することができる。
【００７１】
〔実施形態３〕
本発明の実施形態３について以下に説明する。
【００７２】
図６を参照して、本実施形態に係る半導体装置を説明する。図６は、本実施形態に係る半導体装置の構成を示す概略断面図である。以下では、実施形態１に係る半導体装置と異なる点のみを説明し、それ以外の点についての説明は省略する。
【００７３】
図６に示すように、本実施形態に係る半導体装置１１０は、トランジスタの電流方向をドレイン方向に限定した半導体装置であり、Ｎ型ドレイン領域１３ｂ側のみに第２ゲート電極９ｏ、第３ゲート電極９ｐ及び第４ゲート電極９ｑが形成されている非対称型トランジスタである。
【００７４】
具体的には、半導体装置１１０では、第２ゲート電極９ｏが第１ゲート電極９ｎに並んで形成されており、さらに第３ゲート電極９ｐが第１ゲート電極９ｎとの間に第２ゲート電極９ｏを挟んで形成されている。第４ゲート電極９ｑは、第１ゲート電極９ｎの一部と、第２ゲート電極９ｏの一部とを覆うように形成されている。これにより、第１ゲート電極９ｎ及び第２ゲート電極９ｏと、第４ゲート電極９ｑとは電気的に接続されている。
【００７５】
また、半導体基板１上において、第１ゲート電極９ｎにおける第２ゲート電極９ｏとは反対側の側面のサイドウォール１２と素子分離領域２との間には、Ｎ型ソース領域１３ａが形成されている。一方、半導体基板１上において、第３ゲート電極９ｐにおける第２ゲート電極９ｏとは反対側の側面のサイドウォール１２と素子分離領域２との間には、Ｎ型ドレイン領域１３ｂが形成されている。
【００７６】
そして、層間絶縁膜１６には、Ｎ型ソース領域１３ａに到達するコンタクトホール１７が形成されており、当該コンタクトホール１７を覆うようにソース電極１８ａが形成されている。一方、層間絶縁膜１６には、Ｎ型ドレイン領域１３ｂに到達するコンタクトホール１７が形成されており、当該コンタクトホール１７を覆うようにドレイン電極１８ｂが形成されている。
【００７７】
半導体装置１１０では、電界緩和層（第１Ｎ型ドリフト領域７ａ及び第２Ｎ型ドリフト領域７ｂ）は、第１ゲート電極９ｎ及び第２ゲート電極９ｏの間からＮ型ドレイン領域１３ｂまでの領域に形成され、第２ゲート電極９ｏ、第３ゲート電極９ｐ及び第４ゲート電極９ｑとはゲート酸化膜６を介して重なって形成されている。このように、非対称型トランジスタの構造を持つ半導体装置１１０においても、電界緩和層は、第１ゲート電極９ｎの位置を基準にして形成されているため、電極として機能する第１ゲート電極９ｎ、第２ゲート電極９ｏ及び第４ゲート電極９ｑと、電界緩和層とのオーバーラップ（内部ドリフト長）を自己整合的に形成することができる（図６中のＢ）。
【００７８】
また、電極として機能する第１ゲート電極９ｎ、第２ゲート電極９ｏ及び第４ゲート電極９ｑと、Ｎ型ドレイン領域１３ｂとの間のオフセット領域（外部ドリフト長）は、第２ゲート電極９ｏの位置を基準にして規定されるため、当該オフセット領域をセルフアラインで形成することができる（図６中のＡ）。
【００７９】
このため、本実施形態に係る半導体装置１１０においても、内部ドリフト長及び外部ドリフト長を所望の大きさに自己整合的に形成することができるため、トランジスタの性能のばらつきを抑制することができる。
【００８０】
本実施形態に係る半導体装置１１０のような非対称型トランジスタでは、Ｎ型ソース領域１３ａ側には第２ゲート電極、第３ゲート電極及び第４ゲート電極が形成されていないため、半導体装置１１０の縮小に貢献し、さらには半導体装置１１０が搭載される特定回路の縮小にも貢献できる。
【００８１】
〔まとめ〕
本発明の態様１に係る半導体装置は、ゲート電極と、当該ゲート電極を挟むソース領域及びドレイン領域（Ｎ型ソース・ドレイン領域１３，Ｐ型ソース・ドレイン領域１４）と、を備え、ゲート電極は、第１ゲート電極９ａ（第１ゲート電極１０ａ）と、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）と分離された第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）と、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）及び上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）と絶縁され、上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）を上記第１ゲート電極９ａ（第１ゲート電極１０ａ）との間に挟む第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）と、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）及び上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）を電気的に接続する第４ゲート電極９ｆ（第４ゲート電極１０ｆ）と、を備え、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）下のチャネルと異なる導電型であり、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）の側面から、上記ソース領域及び上記ドレイン領域の少なくとも一方までの領域において、上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）、上記第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）及び上記第４ゲート電極９ｆ（第４ゲート電極１０ｆ）とはゲート酸化膜６を介して重なる電界緩和層（第１Ｎ型ドリフト領域７ａ，第２Ｎ型ドリフト領域７ｂ，第１Ｐ型ドリフト領域８ａ，第２Ｐ型ドリフト領域８ｂ）を備える。
【００８２】
上記の構成によれば、電界緩和層は、第１ゲート電極９ａ（第１ゲート電極１０ａ）の位置を基準にして形成されているため、電極として機能する第１ゲート電極９ａ（第１ゲート電極１０ａ）、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）及び第４ゲート電極９ｆ（第４ゲート電極１０ｆ）と、電界緩和層とのオーバーラップ（内部ドリフト長）を自己整合的に形成することができる。
【００８３】
また、電極として機能する第１ゲート電極９ａ（第１ゲート電極１０ａ）、第２ゲート電極９ｂ，９ｃ（第２ゲート電極９ｂ，９ｃ）及び第４ゲート電極９ｆ（第４ゲート電極１０ｆ）と、ソース領域及びドレイン領域との間のオフセット領域（外部ドリフト長）は、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）の位置を基準にして規定されるため、当該オフセット領域をセルフアラインで形成することができる。
【００８４】
このため、本発明の一態様に係る半導体装置においては、内部ドリフト長及び外部ドリフト長を所望の大きさに自己整合的に形成することができるため、トランジスタの性能のばらつきを抑制することができる。
【００８５】
本発明の態様２に係る半導体装置は、上記態様１において、上記ソース領域側及び上記ドレイン領域側の双方に上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）、上記第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）及び上記第４ゲート電極９ｆ（第４ゲート電極１０ｆ）が形成されており、上記電界緩和層は、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）の側面から上記ソース領域及び上記ドレイン領域の双方までの領域にそれぞれ形成されている。
【００８６】
上記の構成によれば、対称型トランジスタの構造を持つ半導体装置において、動作方向での特性差を抑制することができる。
【００８７】
本発明の態様３に係る半導体装置は、上記態様１において、上記ドレイン領域（Ｎ型ドレイン領域１３ｂ）側のみに上記第２ゲート電極９ｏ、上記第３ゲート電極９ｐ及び上記第４ゲート電極９ｑが形成されており、上記電界緩和層は、上記第１ゲート電極９ｎの側面から上記ドレイン領域までの領域に形成されている。
【００８８】
上記の構成によれば、非対称型トランジスタの構造を持つ半導体装置においても、内部ドリフト長及び外部ドリフト長を所望の大きさに自己整合的に形成することができるため、トランジスタの性能のばらつきを抑制することができる。
【００８９】
本発明の一態様に係る半導体装置のような非対称型トランジスタでは、ソース領域側には第２ゲート電極、第３ゲート電極及び第４ゲート電極が形成されていないため、半導体装置の縮小に貢献し、さらには半導体装置が搭載される特定回路の縮小にも貢献できる。
【００９０】
本発明の態様４に係る半導体装置は、上記態様１〜３のいずれかにおいて、上記第４ゲート電極９ｆ（第４ゲート電極１０ｆ）が、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）及び上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）と同じ材料で形成されていることが好ましい。
【００９１】
本発明の態様５に係る半導体装置の製造方法は、ゲート酸化膜６上に第１ゲート電極９ａ（第１ゲート電極１０ａ）を形成する工程と、上記ゲート酸化膜６上に、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）と分離された第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）を形成する工程と、上記ゲート酸化膜６上に、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）及び上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）と絶縁され、上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）を上記第１ゲート電極９ａ（第１ゲート電極１０ａ）との間に挟む第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）を形成する工程と、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）及び上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）を電気的に接続する第４ゲート電極９ｆ（第４ゲート電極１０ｆ）を形成する工程と、上記ゲート酸化膜６上に上記第１ゲート電極９ａ（第１ゲート電極１０ａ）、上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）、上記第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）及び上記第４ゲート電極９ｆ（第４ゲート電極１０ｆ）を挟むソース領域及びドレイン領域（Ｎ型ソース・ドレイン領域１３，Ｐ型ソース・ドレイン領域１４）を形成する工程と、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）下のチャネルと異なる導電型であり、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）の側面から、上記ソース領域及び上記ドレイン領域の少なくとも一方までの領域において、上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）、上記第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）及び上記第４ゲート電極９ｆ（第４ゲート電極１０ｆ）とゲート酸化膜６を介して重なる電界緩和層（第１Ｎ型ドリフト領域７ａ，第２Ｎ型ドリフト領域７ｂ，第１Ｐ型ドリフト領域８ａ，第２Ｐ型ドリフト領域８ｂ）を形成する工程と、を含む。
【００９２】
上記の方法によれば、本発明の一態様に係る半導体装置と同様の効果を奏することができる。
【００９３】
本発明の態様６に係る半導体装置の製造方法は、上記態様５において、上記ゲート酸化膜６上に形成したゲート電極膜９をパターニングすることにより、上記第１ゲート電極９ａ（第１ゲート電極１０ａ）、上記第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）及び上記第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）を形成してもよい。
【００９４】
上記の方法によれば、第１ゲート電極９ａ（第１ゲート電極１０ａ）、第２ゲート電極９ｂ，９ｃ（第２ゲート電極１０ｂ，１０ｃ）及び上記第３ゲート電極９ｄ，９ｅ（第３ゲート電極１０ｄ，１０ｅ）をパターン形成することにより、内部ドリフト長及び外部ドリフト長をより精度高く自己整合的に形成することができる。
【００９５】
本発明の態様７に係る半導体装置の製造方法は、上記態様６において、上記パターニングにおいて、上記ゲート酸化膜６の全面上にゲート電極膜９ｈを残して上記第１ゲート電極９ｉ、上記第２ゲート電極９ｊ，９ｋ及び上記第３ゲート電極９ｌ，９ｍを形成し、上記第４ゲート電極９ｆを形成する工程において、残した上記ゲート電極膜９ｈを除去してもよい。
【００９６】
上記の方法によれば、第１ゲート電極９ｉ、第２ゲート電極９ｊ，９ｋ及び第３ゲート電極９ｌ，９ｍの形成工程において、ゲート電極膜９が完全に除去されずにゲート酸化膜６’全体を覆っている。そのため、その後の処理（例えば、電界緩和層の形成工程等）において、ゲート酸化膜６’が損傷することを抑制することができる。
【００９７】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００９８】
１  半導体基板
６  ゲート酸化膜
７ａ  第１Ｎ型ドリフト領域
７ｂ  第２Ｎ型ドリフト領域
８ａ  第１Ｐ型ドリフト領域
８ｂ  第２Ｐ型ドリフト領域
９ａ，９ｉ，９ｎ，１０ａ  第１ゲート電極
９ｂ，９ｃ，９ｊ，９ｋ，９ｏ，１０ｂ，１０ｃ  第２ゲート電極
９ｄ，９ｅ，９ｌ，９ｍ，９ｐ，１０ｄ，１０ｅ  第３ゲート電極
９ｆ，９ｑ，１０ｆ  第４ゲート電極
１３  Ｎ型ソース・ドレイン領域
１３ａ  Ｎ型ソース領域
１３ｂ  Ｎ型ドレイン領域
１４  Ｐ型ソース・ドレイン領域
【図１】
2017220593.tif 000003
【図２】
2017220593.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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