(57)【要約】【課題】水素あるいは水酸基による終端で界面準位やホールトラップを効果的に低減でき、実用的なチャネル移動度を維持しつつ、安定動作を実現する。【解決手段】炭化珪素半導体の基板１上に、一部を熱酸化で形成した酸化膜あるいは窒化膜あるいは酸窒化膜からなるゲート絶縁膜１２を有する炭化珪素半導体装置において、前記ゲート絶縁膜を、Ｏ2を含まずＨ2とＨ2Ｏを含んだガス中の熱酸化により、ゲート絶縁膜１２と基板１上の界面のホールトラップが５×１０12／ｃｍ2以下であり、且つ、チャネル移動度が４０ｃｍ2／Ｖｓ以上となる。【選択図】図９
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【特許請求の範囲】
【請求項１】
炭化珪素半導体の基板上に、一部を熱酸化で形成した酸化膜あるいは窒化膜あるいは酸窒化膜からなるゲート絶縁膜を有する炭化珪素半導体素子において、
前記ゲート絶縁膜と前記炭化珪素半導体基板の界面のホールトラップが５×１０12／ｃｍ2以下であり、且つ、チャネル移動度が４０ｃｍ2／Ｖｓ以上であることを特徴とする炭化珪素半導体素子。
【請求項２】
炭化珪素半導体の基板上に、一部を熱酸化で形成した酸化膜あるいは窒化膜あるいは酸窒化膜からなるゲート絶縁膜を有する炭化珪素半導体素子の製造方法において、
前記ゲート絶縁膜を形成する熱酸化工程には、Ｏ2を含まずＨ2とＨ2Ｏを含んだガス中の熱酸化が含まれることを特徴とする炭化珪素半導体素子の製造方法。
【請求項３】
前記Ｏ2を含まずＨ2とＨ2Ｏを含んだガス中の熱酸化の温度が４００℃以上、８００℃以下であることを特徴とする請求項２に記載の炭化珪素半導体素子の製造方法。
【請求項４】
前記Ｏ2を含まずＨ2とＨ2Ｏを含んだガスを生成するための原料ガスであるＨ2とＯ2の流量比をＨ2リッチとしたことを特徴とする請求項２または３に記載の炭化珪素半導体素子の製造方法。
【請求項５】
前記Ｈ2Ｏ濃度が１％以上であることを特徴とする請求項３または４に記載の炭化珪素半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板を使用した半導体装置に関わり、特にゲート絶縁膜に特徴を有する、炭化珪素半導体素子および炭化珪素半導体素子の製造方法に関する。
【背景技術】
【０００２】
炭化珪素基板を用いた次世代半導体デバイスの研究開発が進められている。炭化珪素はシリコンと同様に熱酸化で絶縁膜を形成可能であるが、結晶面や酸化方法によってＭＯＳ界面のチャネル移動度が異なるという特性がある。炭化珪素の酸化方法には、酸化種として乾燥酸素（Ｏ2）を用いるドライ酸化、酸化種として水蒸気（Ｈ2Ｏ）を用いるウェット酸化等がある。
【０００３】
炭化珪素基板の（０００−１）面、（１１−２０）面は、ウェット酸化すると（０００１）面に比べ高いチャネル移動度を示すとされている。なお、チャネル移動度を代替的に評価する指標として界面準位密度があり、一般的には、界面準位密度が小さい方がチャネル移動度は大きくなる傾向が知られている。
【０００４】
このような炭化珪素基板を用いた半導体デバイスの製造方法に関し、炭化珪素基板の酸素または加湿酸素中での熱酸化に続き、水素によりアニールする工程と、不活性ガスによりアニールする工程を有することを特徴とするヒステリシスおよびフラットバンドシフトを低減する炭化珪素基板上のＳｉＣの熱酸化膜の改善法が開示されている（例えば、下記特許文献１参照。）。
【０００５】
また、炭化珪素基板の（０００−１）面をＨ2Ｏガスと酸素ガス、Ｈ2Ｏガスと酸素ガス及び不活性ガスからなるウェット雰囲気で酸化した後、Ｈ2ガスを含んだ雰囲気で熱処理することにより界面準位密度を低減する方法が開示されている（例えば、下記特許文献２参照。）。
【０００６】
ウェット酸化における水蒸気（Ｈ2Ｏ）の生成法としては、純水加熱や酸素ガスによる純水バブリング等があるが、現在では、Ｏ2ガスとＨ2ガスの燃焼反応を用いたパイロジェニック方式が一般的である。この方式においては、Ｏ2ガスとＨ2ガスの流量比はＨ2ガスが過多となると爆発の危険性があるため、Ｏ2リッチの流量比での使用が一般的である。従って、酸化雰囲気は生成したＨ2Ｏと未反応のＯ2のＨ2Ｏ＋Ｏ2の雰囲気となる。
【０００７】
また、白金触媒を用いて水素と酸素の反応性を高め、水素混合ガスの発火温度よりも低い温度下で反応させ、高温燃焼することなしに水分を生成する方法が示されている（例えば、下記特許文献３参照。）。この方式においてはＨ2ガスが過多となって爆発の危険性がないため、Ｈ2リッチの流量比での使用が可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−１９９４９７号公報
【特許文献２】特許第４３７４４３７号公報
【特許文献３】特開２０００−７２４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
炭化珪素基板の（０００−１）面、（１１−２０）面をＨ2ＯとＯ2を含んだガス中でウェット酸化し、水素ＰＯＡ（Ｐｏｓｔ  Ｏｘｉｄａｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）としてＨ2を含んだ雰囲気の熱処理とすることで、界面準位密度が低減されるのは、水素あるいは水酸基が界面準位を終端するためであるといわれている。炭化珪素基板の（０００−１）面、（１１−２０）面に乾燥酸素のみの雰囲気でドライ酸化した場合の界面準位密度は非常に大きく、悪いＭＯＳ界面特性となる。
【００１０】
また、ドライ酸化の後に水素ＰＯＡを実施すると、界面準位密度は低減されるものの、ウェット酸化と水素ＰＯＡを組み合わせた界面特性には及ばない。従って、炭化珪素基板の（０００−１）面、（１１−２０）面のゲート絶縁膜形成において、界面準位密度の低減にＯ2は有効ではなく、Ｈ2ＯとＨ2が有効である。
【００１１】
チャネル移動度と並び半導体デバイスの重要な特性として、しきい値電圧がある。半導体デバイスはゲートに所定の電圧が印加されるまではオフ状態が保たれる必要がある。しかし、ゲート絶縁膜と炭化珪素半導体基板の界面のホールトラップが多量に存在すると、トラップされたホールによってしきい値電圧が変動する。特に５×１０12／ｃｍ2より多くのホールトラップがあると、顕著に半導体デバイスの動作が不安定となる。
【００１２】
本発明は、上記の問題に鑑み、チャネル移動度を維持しつつ、ホールトラップをより効果的に低減することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するために、この発明にかかる炭化珪素半導体素子は、炭化珪素半導体の基板上に、一部を熱酸化で形成した酸化膜あるいは窒化膜あるいは酸窒化膜からなるゲート絶縁膜を有する炭化珪素半導体素子において、前記ゲート絶縁膜と前記炭化珪素半導体基板の界面のホールトラップが５×１０12／ｃｍ2以下であり、且つ、チャネル移動度が４０ｃｍ2／Ｖｓ以上であることを特徴とする。
【００１４】
また、この発明にかかる炭化珪素半導体素子の製造方法は、炭化珪素半導体の基板上に、一部を熱酸化で形成した酸化膜あるいは窒化膜あるいは酸窒化膜からなるゲート絶縁膜を有する炭化珪素半導体素子の製造方法において、前記ゲート絶縁膜を形成する熱酸化工程には、Ｏ2を含まずＨ2とＨ2Ｏを含んだガス中の熱酸化が含まれることを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記Ｏ2を含まずＨ2とＨ2Ｏを含んだガス中の熱酸化の温度が４００℃以上、８００℃以下であることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記Ｏ2を含まずＨ2とＨ2Ｏを含んだガスを生成するための原料ガスであるＨ2とＯ2の流量比をＨ2リッチとしたことを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記Ｈ2Ｏ濃度が１％以上であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、水素あるいは水酸基による終端で界面準位やホールトラップを効果的に低減でき、実用的なチャネル移動度を維持しつつ、安定動作を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その１）
【図２】図２は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その２）
【図３】図３は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その３）
【図４】図４は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その４）
【図５】図５は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その５）
【図６】図６は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その６）
【図７】図７は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その７）
【図８】図８は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その８）
【図９】図９は、本発明の炭化珪素ＭＯＳＦＥＴの製造方法を説明するための断面図である。（その９）
【図１０】図１０は、本発明に係る炭化珪素半導体素子としてソース／ドレイン領域付のｐ−ｔｙｐｅＭＯＳキャパシタのＣＶ測定の構成を示す図である。
【図１１】図１１は、本発明の実施例と比較例のそれぞれの測定結果から得られたホールトラップ量とチャネル移動度を示す図表である。
【図１２】図１２は、本発明の実施例としてプレーナＭＯＳゲート構造を有する半導体装置の一例を示す断面図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、この発明にかかる好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２１】
図１〜図９は、それぞれ本発明の炭化珪素半導体素子にかかる製造工程を示す断面図である。図１〜図９を用いて、本発明の炭化珪素半導体素子として、炭化珪素（０００−１）面上へＭＯＳＦＥＴを製造する各工程１〜９を説明する。
【００２２】
（工程１）まず、図１に示すように、ｐ+型の炭化珪素基板（４Ｈ−ＳｉＣ（０００−１）基板）１上に、アクセプター密度１×１０16ｃｍ-3のｐ型エピタキシャル膜２を成長させる。この際、ｐ型エピタキシャル膜２は、（０００−１）面から０〜８度オフ基板、好ましくは０〜４度オフ基板１の上に形成する。形成されたエピタキシャル膜２は、基板１の一部となり、後述する半導体部とゲート絶縁膜１２とが界面となる。
【００２３】
（工程２）次に、図２に示すように、ｐ型エピタキシャル膜２の表面上に減圧ＣＶＤ法により厚さ１μｍのＳｉＯ2膜を堆積し、フォトリソグラフィによりパターン加工してマスク３を形成する。マスク３には、ドレイン領域７、ソース領域８に対応した箇所に開口を形成する。その後、例えば、リンイオン４を基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶの多段、不純物濃度が２×１０20ｃｍ-3となるようにイオン注入する。
【００２４】
（工程３）次に、図３に示すように、マスク３を除去し、表面上に減圧ＣＶＤ法により、厚さ１μｍのＳｉＯ2膜を堆積し、フォトリソグラフィによりパターン加工してマスク５を形成する。マスク５には、グラウンド領域９に対応した箇所に開口を形成する。その後、例えば、アルミニウムイオン６を基板温度５００℃、加速エネルギー４０ｋｅＶ〜２００ｋｅＶの多段、不純物濃度が２×１０20ｃｍ-3となるようにイオン注入する。
【００２５】
（工程４）次に、図４に示すように、マスク５を除去し、アルゴン雰囲気中にて１６００℃で５分間にわたる活性化アニールを行って基板１の主面側にドレイン領域７、ソース領域８、及びグラウンド領域９を形成する。
【００２６】
（工程５）次に、図５に示すように、減圧ＣＶＤ法により、厚さ０．５μｍのフィールド酸化膜１０を堆積し、フォトリソグラフィとウェットエッチングによりフィールド酸化膜１０の一部を除去してアクティブ領域１１を形成する。アクティブ領域１１は、ドレイン領域７、ソース領域８、及びグラウンド領域９の位置に対応して形成する。
【００２７】
（工程６）次に、図６に示すように、熱酸化を含む工程でアクティブ領域１１を含む箇所に厚さ５０ｎｍのゲート絶縁膜１２を形成する。まず、１１００℃の乾燥酸素雰囲気でのドライ酸化を４５〜５０分行い、厚さ４５〜５０ｎｍのゲート絶縁膜１２の一部を形成する。ゲート絶縁膜１２の一部の形成はウェット酸化、亜酸化窒素、一酸化窒素による熱酸窒化でもよい。あるいは絶縁膜１２の一部は堆積膜でもよい。
【００２８】
ゲート絶縁膜１２の堆積方法は、ＣＶＤ法によってシランやＴＥＯＳ（テトラエトキシシラン）を用いた方法があるが、特に限定されない。すなわち、ゲート絶縁膜１２は、一部を熱酸化で形成した酸化膜あるいは窒化膜あるいは酸窒化膜からなる。
【００２９】
次に、Ｈ2（水素）を１ｓｌｍ、Ｈ2Ｏ（水）を２ｓｌｍの流量で流した雰囲気で熱酸化を行い、膜厚が合計で約５０ｎｍとなるようにゲート絶縁膜１２を形成する。熱酸化の雰囲気は、３ｓｌｍのＨ2と１ｓｌｍのＯ2（酸素）を白金触媒を用いて反応させ、Ｈ2とＯ2の流量比をＨ2リッチとすることで、２Ｈ2＋Ｏ2→２Ｈ2Ｏの反応において未反応のＯ2がない状態とし、未反応の１ｓｌｍのＨ2と生成した２ｓｌｍのＨ2Ｏの雰囲気とした。
【００３０】
熱酸化の処理温度は４００℃〜８００℃が好ましく、さらに好ましくは５００℃〜７００℃である。熱酸化の処理時間は必要な膜厚に応じて適宜調節する。
【００３１】
未反応のＯ2が発生しないようにＨ2とＯ2の流量比はＨ2／Ｏ2＝２以上であればよい。酸化雰囲気中のＨ2Ｏ濃度は１％以上が好ましく、さらに好ましくは７％以上である。Ｈ2Ｏ濃度の上限に制約はなく１００％以下であればよい。また、反応に寄与しない窒素、ヘリウム、アルゴンの何れかの不活性ガスで希釈してもよい。また、Ｈ2とＨ2Ｏを含んだガス中の熱酸化だけでゲート絶縁膜１２の全てを形成してもよい。
【００３２】
昇温は窒素雰囲気、降温は水素雰囲気で行い、降温前に水素雰囲気で３０分保持した。昇降温ともに水素雰囲気あるいは不活性ガス雰囲気でもよく、水素を不活性ガスで希釈してもよい。また、熱酸化と同じＨ2とＨ2Ｏを含んだ雰囲気のまま、あるいは不活性ガスで希釈したＨ2とＨ2Ｏを含んだ雰囲気で降温してもよい。
【００３３】
ここで、上記の特許文献１では、炭化珪素基板の酸素または加湿酸素中での熱酸化後に不活性ガス雰囲気、水素雰囲気での熱処理を行うものであり、本発明のＨ2とＨ2Ｏを含んだ雰囲気の熱酸化とは異なる。また、上記の特許文献２では、Ｈ2Ｏガスと酸素あるいは、Ｈ2Ｏガスと酸素ガス及び不活性ガスからなる雰囲気の熱酸化後にＨ2ガスを含んだ雰囲気の熱処理を行うものであり、本発明のＨ2とＨ2Ｏを含んだ雰囲気の熱酸化とは異なる。
【００３４】
その後、ゲート絶縁膜１２上には、減圧ＣＶＤ法によって多結晶シリコンを０．３μｍの厚さで堆積し、フォトリソグラフィによりパターン加工してゲート電極１３を形成する。
【００３５】
（工程７）この後、フォトリソグラフィとフッ酸エッチングによりドレイン領域７、ソース領域８及びグラウンド領域９上にコンタクトホールを形成し、図７に示すように、コンタクトホール上に厚さ１０ｎｍのアルミニウムとさらに６０ｎｍのニッケルを蒸着させリフトオフによりパターン加工してコンタクトメタル１４を形成する。
【００３６】
（工程８）図８に示すように、オーミックコンタクトアニールとして不活性ガスまたは不活性ガスと水素の混合ガスの雰囲気で９５０℃、２分間保持でアニールし、コンタクトメタル１４と炭化珪素の反応層１５を形成する。不活性ガスは窒素、ヘリウム、アルゴンの何れかである。
【００３７】
（工程９）図９に示すように、表面にアルミニウムを３００ｎｍ蒸着し、フォトリソグラフィとリン酸エッチングによりゲート電極１３及び反応層１５上にパッド電極１６を形成する。また、基板１の主面と反対の面にアルミニウムを１００ｎｍ蒸着し、裏面電極１７を形成する。
【００３８】
（比較例１）
工程６（図６参照）において、Ｈ2とＨ2Ｏを含んだ雰囲気での熱酸化を行わず、ドライ酸化のみで５０ｎｍのゲート絶縁膜１２を形成した以外は実施例と同様の製造方法で炭化珪素ＭＯＳＦＥＴを作製した。
【００３９】
（比較例２）
工程６において、Ｈ2とＨ2Ｏを含んだ雰囲気での熱酸化の温度を９００℃、１０００℃とした以外は実施例と同様の製造方法で炭化珪素ＭＯＳＦＥＴを作製した。
【００４０】
ホールトラップ量はソース／ドレイン領域付のｐ−ｔｙｐｅＭＯＳキャパシタのＣＶ特性で評価できる。ホールトラップが多い場合、ＣＶカーブは、ホールトラップにトラップされたホール（正電荷）の分だけ、マイナス側に印加しないと蓄積しないため、蓄積開始する電圧がマイナス側にシフトする。この蓄積開始電圧のシフト量をΔＶ、単位面積当た
りのゲート絶縁膜の容量をＣox、電子の電荷量をｑとすると、単位面積当たりのホールトラップ量Ｎは下記の式（１）で表される。
【００４１】
Ｎ＝Ｃox×ΔＶ／ｑ  …（１）
【００４２】
実施例と比較例の炭化珪素ＭＯＳＦＥＴは、ソース／ドレイン領域付のｐ−ｔｙｐｅＭＯＳキャパシタとみなすことができる。
【００４３】
図１０は、本発明に係る炭化珪素半導体素子としてソース／ドレイン領域付のｐ−ｔｙｐｅＭＯＳキャパシタのＣＶ測定の構成を示す図である。図１０に示すように、ＣＶメーター１８で測定を行い、得られたＣＶカーブからΔＶを求め、ホールトラップ量を算出し
た。また、炭化珪素ＭＯＳＦＥＴのチャネル移動度も求めた。
【００４４】
図１１は、本発明の実施例と比較例のそれぞれの測定結果から得られたホールトラップ量とチャネル移動度を示す図表である。横軸は熱酸化の温度である。図１１において、○のプロットの特性はホールトラップ量、◇のプロットの特性はチャネル移動度を示す。
【００４５】
図１１に示されるように、工程６の熱酸化を実施しない（ｂ）比較例１に対して、工程６の熱酸化を実施した（ａ）実施例、および（ｃ）比較例２は、いずれもホールトラップが減少し、チャネル移動度も向上している。
【００４６】
また、比較例２のように熱酸化の温度が９００℃、１０００℃の場合、チャネル移動度は７０ｃｍ2／Ｖｓ以上と高いが、ホールトラップ量は７×１０12／ｃｍ2以上と多い。これに対し、実施例のように熱酸化の温度が８００℃以下の場合、チャネル移動度は下がるが、４０ｃｍ2／Ｖｓ以上はあり、ホールトラップ量は５×１０12／ｃｍ2以下と少ない。特に、熱酸化の温度が５００℃〜７００℃ではチャネル移動度が５０ｃｍ2／Ｖｓ以上あり、ホールトラップ量も３×１０12／ｃｍ2以下とさらに少ない。
【００４７】
以上のように、実施例のＨ2とＨ2Ｏを含んだ雰囲気の熱酸化によりホールトラップが低減され、チャネル移動度が向上することがわかる。これは、熱酸化で導入された水素あるいは水酸基が、界面準位やホールトラップを終端するためと考えられる。
【００４８】
しかし、ホールトラップの終端は熱酸化の温度が高いと効率的には行われず、９００℃、１０００℃ではホールトラップ量は５Ｅ１２／ｃｍ2を超え、デバイス動作に悪影響を与えると想定される。従って、デバイス動作の安定性を確保するには熱酸化の温度は８００℃以下であることが好ましく、温度が下がるとチャネル移動度が低下する傾向にあるため４０ｃｍ2／Ｖｓ以上の実用的なチャネル移動度を確保するには４００℃以上であることが好ましい。ホールトラップ量を十分に低減した上で、高いチャネル移動度を得るために、さらに好ましくは５００℃〜７００℃である。
【００４９】
上記の実施例では、結晶構造が４Ｈ−ＳｉＣの（０００−１）基板（０〜８度オフ基板）を使用したが、結晶構造が４Ｈ−ＳｉＣの（０００１）基板、（１１−２０）基板等の他の面方位の基板でも同傾向の効果が得られる。
【００５０】
以上説明したように、本発明は、炭化珪素ＭＯＳＦＥＴとしてｐ+型半導体基板を用いた横型ＭＯＳＦＥＴの製造方法を例にして説明したが、これに限定されるものではなく、ｎ+型半導体基板を用いた縦型ＭＯＳＦＥＴなど高耐圧化構造を有する半導体装置、トレンチゲートやプレーナＭＯＳゲート構造を有する半導体装置にも適用可能であり、同様の効果を奏することができる。したがって、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法に適用可能である。
【００５１】
プレーナＭＯＳゲート構造とは、例えば、オン状態のときにＳｉＣエピタキシャル基板の表面近傍にチャネルを形成する素子構造である。図１２は、本発明の実施例としてプレーナＭＯＳゲート構造を有する半導体装置の一例を示す断面図である。
【００５２】
図１２に示すように、縦型のＭＯＳＦＥＴにおいて、ｎ+型炭化珪素基板３１のおもて面にはｎ型エピタキシャル層３２が形成される。ｎ型エピタキシャル層３２の不純物濃度は、ｎ+型炭化珪素基板３１の不純物濃度よりも低い。ｎ型エピタキシャル層３２の内部には、複数のｐ型領域３６が選択的に形成される。ｐ型領域３６は、ｎ型エピタキシャル層３２のｎ+型炭化珪素基板３１側に対して反対側の面に露出する。
【００５３】
ｎ型エピタキシャル層３２およびｐ型領域３６の表面にわたってｐ型領域３６より低濃度のｐ型ＳｉＣ層３７が形成される。ｐ型領域３６が形成されていないｎ型エピタキシャル層３２上のｐ型ＳｉＣ層３７に、深さ方向にｐ型ＳｉＣ層３７を貫通し、ｎ型エピタキシャル層３２に達するｎ型領域３３が形成される。ｎ型エピタキシャル層３２およびｎ型領域３３は、ｎ型ドリフト領域である。ｎ型領域３３の不純物濃度は、ｎ型エピタキシャル層３２よりも高いのが望ましい。
【００５４】
ｐ型ＳｉＣ層３７の内部には、互いに接するようにｎ+ソース領域３４およびｐ+型コンタクト領域３５が形成される。ｎ+ソース領域３４およびｐ+型コンタクト領域３５は、ｐ型ＳｉＣ層３７のｐ型領域３６側に対して反対側の面に露出する。ｎ+ソース領域３４は、ｎ型領域３３と離れて形成される。ｐ+型コンタクト領域３５は、ｎ+ソース領域３４のｎ型領域３３側に対して反対側に位置する。ｐ+型コンタクト領域３５の不純物濃度は、ｐ型ＳｉＣ層３７の不純物濃度よりも高い。
【００５５】
ｐ型ＳｉＣ層３７のｎ+ソース領域３４、ｐ+型コンタクト領域３５およびｎ型領域３３を除く部分は、ｐ型領域３６と共にｐ型ベース領域となる。ｎ+ソース領域３４とｐ+型コンタクト領域３５との表面には、ソース電極３８が形成される。
【００５６】
隣り合うｎ+ソース領域３４の間のｐ型ＳｉＣ層３７とｎ型領域３３との表面には、ゲート絶縁膜１２を介してゲート電極１３が形成される。ゲート電極１３は、図示省略する層間絶縁膜によって、ソース電極３８と電気的に絶縁される。また、ｎ+型炭化珪素基板３１の裏面には、ｎ+型炭化珪素基板３１に接するドレイン電極３９が形成される。
【００５７】
図１２に示したプレーナＭＯＳゲート構造を有する半導体装置においても、ゲート絶縁膜を形成する工程に、４００℃以上、８００℃以下のＯ2を含まずＨ2とＨ2Ｏを含んだガス中の熱酸化が含まれることで、水素あるいは水酸基による終端で界面準位やホールトラップを効果的に低減でき、実用的なチャネル移動度を維持しつつ、安定動作を実現することができる。
【産業上の利用可能性】
【００５８】
以上のように、本発明にかかる炭化珪素半導体素子は、半導体材料として炭化珪素を用いた横型および縦型の炭化珪素半導体素子に有用である。
【符号の説明】
【００５９】
１  ｐ型４Ｈ−ＳｉＣ（０００−１）基板
２  ｐ型エピタキシャル膜
３  マスク
４  リンイオン
５  マスク
６  アルミニウムイオン
７  ドレイン領域
８  ソース領域
９  グラウンド領域
１０  フィールド酸化膜
１１  アクティブ領域
１２  ゲート絶縁膜
１３  ゲート電極
１４  コンタクトメタル
１５  反応層
１６  パッド電極
１７  裏面電極
１８  Ｃ−Ｖメーター
３１  ｎ型  炭化珪素基板
３２  ｎ型  エピタキシャル膜
３３  ｎ型領域
３４  ｎ+ソース領域
３５  ｐ+型コンタクト領域
３６  ｐ型領域
３７  ｐ型ＳｉＣ層
３８  ソース電極
３９  ドレイン電極
【図１】
2017168600.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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