(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置の製造方法は、クラスターをイオン注入して形成したゲッタリング層と、エピタキシャル層と、を有する半導体基板を準備する工程（Ｓ１）、半導体基板に８００℃以上の熱処理を実施して水素吸蔵サイトを形成する工程（Ｓ２）、その後に実施する半導体基板に素子分離膜を形成する工程（Ｓ３）、半導体基板に半導体領域ＮＷ形成用不純物注入工程（Ｓ７）および半導体領域ＰＲ形成用不純物注入工程（Ｓ８）、その後に実施するフォトダイオードＰＤ用熱処理工程（Ｓ９）を有する。【選択図】図７
2017201647.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）その内部に、クラスターをイオン注入して形成したゲッタリング層と、前記ゲッタリング層の上部に形成されたエピタキシャル層と、を有する半導体基板を準備する工程、
（ｂ）前記半導体基板に８００℃以上の第１熱処理を実施する工程、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面に、素子分離膜と、前記素子分離膜で囲まれた活性領域と、を形成する工程、
（ｄ）前記活性領域内において、前記半導体基板に、第１導電型の第１不純物を注入する工程、
（ｅ）前記活性領域内において、前記半導体基板に、前記第１導電型とは異なる第２導電型の第２不純物を注入する工程、
（ｆ）前記（ｄ）および（ｅ）工程の後に、前記半導体基板に６００℃以上の第２熱処理を実施する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記クラスターは、炭素および水素を含む、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記第２熱処理は、前記第１不純物および前記第２不純物を活性化する為に９００℃以上で実施する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ゲッタリング層に、水素を吸蔵できる水素吸蔵層が形成される、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記水素吸蔵層から解離された水素で、前記半導体基板のダングリングボンドを終端する、半導体装置の製造方法。
【請求項６】
（ａ）その内部に、クラスターをイオン注入して形成したゲッタリング層と、前記ゲッタリング層の上部に形成されたエピタキシャル層と、を有する半導体基板を準備する工程、
（ｂ）前記半導体基板に８００℃以上の第１熱処理を実施する工程、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面に、素子分離膜と、前記素子分離膜で囲まれた活性領域と、を形成する工程、
（ｄ）前記活性領域内において、前記半導体基板の前記主面上に、第１絶縁膜を介してゲート電極を形成する工程、
（ｅ）前記活性領域内において、前記ゲート電極の両端に、不純物を注入する工程、
（ｆ）前記（ｅ）工程の後に、前記半導体基板に６００℃以上の第２熱処理を実施する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記クラスターは、炭素および水素を含む、半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記（ｆ）工程において、前記第２熱処理は、前記不純物を活性化する為に９００℃以上で実施する、半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ゲッタリング層に、水素を吸蔵できる水素吸蔵層が形成される、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記水素吸蔵層から解離された水素で、前記半導体基板のダングリングボンドを終端する、半導体装置の製造方法。
【請求項１１】
（ａ）その内部に、クラスターをイオン注入して形成したゲッタリング層と、前記ゲッタリング層の上部に形成されたエピタキシャル層と、を有する半導体基板を準備する工程、
（ｂ）前記半導体基板に８００℃以上の第１熱処理を実施する工程、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面に、素子分離膜と、前記素子分離膜で囲まれた活性領域と、を形成する工程、
（ｄ）前記活性領域内において、前記半導体基板の前記主面上に、第１絶縁膜を介して第１ゲート電極を形成する工程、
（ｅ）前記活性領域内において、前記半導体基板の前記主面上に、第２絶縁膜を介して第２ゲート電極を形成する工程、
（ｆ）前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の前記主面に不純物を注入する工程、
（ｇ）前記（ｆ）工程の後に、前記半導体基板に６００℃以上の第２熱処理を実施する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記(ｅ)工程の前記第２絶縁膜の形成工程は、
(ｅ‐１)前記半導体基板の前記主面に酸化シリコン膜を形成する工程、
(ｅ‐２)前記酸化シリコン膜上に、窒化シリコン膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記第２ゲート電極は、前記第１ゲート電極の側壁上に形成される、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記クラスターは、炭素および水素を含む、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程において、前記第２熱処理は、前記不純物を活性化する為に９００℃以上で実施する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
【０００３】
ＣＭＯＳイメージセンサでは、暗時白点対策として、半導体基板にゲッタリング層を設ける技術、暗時白点または暗電流の対策としてダングリングボンドを水素で終端する「水素シンター」と呼ぶ技術が知られている。
【０００４】
特開２０１５−１３０３９７号公報（特許文献１）、特開２０１５−１３０３９６号公報（特許文献２）、特開２０１４−９９４８２号公報（特許文献３）、特開２０１４−９９４８１号公報（特許文献４）には、シリコン基板上にエピタキシャル層を有するシリコンエピタキシャルウエハにおいて、クラスターイオン照射によってシリコン基板中にゲッタリング層を形成する技術が開示されている。
【０００５】
特開２０１０−３４１８１号公報（特許文献５）、特開２００９−２９５９１８号公報（特許文献６）、特開２００９−５９８２４号公報（特許文献７）、特開２００７−８１２０５号公報（特許文献８）には、水素シンター技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１３０３９７号公報
【特許文献２】特開２０１５−１３０３９６号公報
【特許文献３】特開２０１４−９９４８２号公報
【特許文献４】特開２０１４−９９４８１号公報
【特許文献５】特開２０１０−３４１８１号公報
【特許文献６】特開２００９−２９５９１８号公報
【特許文献７】特開２００９−５９８２４号公報
【特許文献８】特開２００７−８１２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本願発明者は、ＣＭＯＳイメージセンサの開発において、前述のゲッタリング層を有するシリコンエピタキシャルウエハを用いるとともに、水素シンター処理を検討している。
【０００８】
通常、水素シンター処理は、シリコンエピタキシャルウエハに、フォトダイオードおよび転送用トランジスタ等の素子、ならびに、素子上の配線、を形成した後に、例えば、４００℃前後の温度で実施する。水素シンターの温度は、素子の特性変動、若しくは、アルミニウムまたは銅等で構成された配線の耐熱性を考慮し、これ以上の高温にすることは困難である。
【０００９】
しかしながら、４００℃前後の温度では、シリコンと酸化膜との界面のダングリングボンドを、充分に終端できず、界面準位によるリーク電流が発生し、暗時白点または暗電流などのデバイス特性が改善できないという課題が明確となった。
【００１０】
フォトダイオードを有する半導体装置において、暗時白点または暗電流等の低減、つまり、半導体装置の性能向上が望まれる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、半導体装置の製造方法は、その内部に、クラスターをイオン注入して形成したゲッタリング層と、ゲッタリング層の上部に形成されたエピタキシャル層と、を有する半導体基板を準備し、半導体基板に８００℃以上の熱処理を実施して水素吸蔵サイトを形成した後、６００℃以上の熱処理を伴う半導体装置の製造工程を実施する。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成例を示す回路ブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】実施の形態１の半導体装置の画素を示す平面図である。
【図４】実施の形態１の半導体装置が形成されるチップ領域を示す平面図である。
【図５】実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
【図６】実施の形態１の半導体装置の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図８】図７に続く半導体装置の製造工程の一部を示すプロセスフロー図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０と同じ半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２と同じ半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４と同じ半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】水素脱離強度と温度との関係を示すグラフである。
【図２２】水素脱離量と熱処理回数の関係を示すグラフである。
【図２３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４と同じ半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
【００１９】
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
【００２０】
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
【００２１】
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
【００２２】
画素ＰＵの構成は、例えば、図２に示すように、フォトダイオードＰＤと、４つのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
【００２３】
図２に示す回路例においては、接地電位ＧＮＤとノードＮ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
【００２４】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
【００２５】
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
【００２６】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードＮ１側の端部（後述の図３のフローティングディフュージョンＦＤに対応）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
【００２７】
図３は、本実施の形態の半導体装置の画素を示す平面図である。
【００２８】
図３に示すように、本実施の形態の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有している。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、図示しない接地電位線と接続されているプラグ電極Ｐｇが配置されている活性領域ＡｃＧとを有している。
【００２９】
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグ電極Ｐｒ１，Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
【００３０】
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。このフローティングディフュージョンＦＤ上には、プラグ電極Ｐｆｄが配置されている。
【００３１】
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグ電極Ｐａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグ電極Ｐｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
【００３２】
活性領域ＡｃＧの上部にはプラグ電極Ｐｇが配置されている。このプラグ電極Ｐｇは、図示しない接地電位線と接続される。よって、活性領域ＡｃＧは、半導体基板のウエル領域に、接地電位ＧＮＤを印加するための給電領域である。
【００３３】
また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓ上には、プラグ電極Ｐｒｇ、プラグ電極Ｐｔｇ、プラグ電極Ｐａｇおよびプラグ電極Ｐｓｇがそれぞれ配置されている。
【００３４】
上記プラグ電極Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇを、複数の配線層（例えば後述する図６に示す配線Ｍ１〜Ｍ３）により必要に応じて接続する。これにより、上記図１および図２に示す回路を形成することができる。
【００３５】
図４は、本実施の形態の半導体装置が形成されるチップ領域を示す平面図である。チップ領域ＣＨＰは、画素領域１Ａと、周辺回路領域２Ａとを有し、画素領域１Ａには複数の画素ＰＵが行列状に配置されている。周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。また、図１の列回路ＣＬＣ、スイッチＳＷＴ、水平走査回路ＨＳＣ、垂直走査回路ＶＳＣおよび出力アンプＡＰなども周辺回路領域２Ａに配置されている。
【００３６】
図５は、本実施の形態の半導体装置の周辺回路領域２Ａに形成されるトランジスタを示す平面図である。
【００３７】
図５に示すように、周辺回路領域２Ａには、ロジックトランジスタとしての周辺トランジスタＬＴが配置されている。実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図５には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
【００３８】
図５に示すように、周辺回路領域２Ａには、活性領域ＡｃＬが形成され、この活性領域ＡｃＬには、周辺トランジスタＬＴのゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、後述するｎ＋型の半導体領域ＳＤを含む周辺トランジスタＬＴのソース・ドレイン領域が形成されている。また、周辺トランジスタＬＴのソース・ドレイン領域上には、プラグ電極Ｐｔ１、Ｐｔ２が配置されている。
【００３９】
図５においては、１つの周辺トランジスタＬＴのみを示しているが、実際には、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグ電極またはゲート電極Ｇｌｔ上のプラグ電極を複数の配線層（後述の配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、ＭＩＳＦＥＴ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
【００４０】
なお、以下では、周辺トランジスタＬＴがｎチャネル型ＭＩＳＦＥＴである例を説明するが、周辺トランジスタＬＴはｐチャネル型ＭＩＳＦＥＴであってもよい。
【００４１】
＜画素領域および周辺回路領域の素子構造＞
次に、本実施の形態の半導体装置の断面図（図６）を参照しながら、本実施の形態の半導体装置の構造を説明する。図６は、本実施の形態の半導体装置の要部断面図である。図６の左は、画素領域１Ａに対応し、図３のＡ−Ａ線での断面図、図６の右は、周辺回路領域２Ａに対応し、図５のＢ−Ｂ線での断面図である。
【００４２】
図６に示すように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型のウエル領域ＰＷ１、ｎ型の半導体領域（ｎ型のウエル領域）ＮＷおよびｐ＋型の半導体領域ＰＲからなる。また、半導体基板ＳＢの周辺回路領域２Ａの活性領域ＡｃＬには、周辺トランジスタＬＴが形成されている。
【００４３】
半導体基板ＳＢは、半導体基板（半導体ウエハ）ＳＢ０と、半導体基板ＳＢ０上のエピタキシャル層ＥＰＩとの積層構造である。半導体基板ＳＢ０は、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる。エピタキシャル層ＥＰＩも、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）を有する単結晶シリコン層である。ここで、両者の濃度関係および導電型を、半導体基板ＳＢ０／エピタキシャル層ＥＰＩで表記すると、ｎ／ｎ−、ｐ／ｐ＋、ｎ／ｐ＋等とすることができる。ここで、エピタキシャル層ＥＰＩの膜厚は、１０μｍ程度であり、半導体基板ＳＢ０の膜厚は、４００〜７００μｍである。
【００４４】
また、半導体基板ＳＢ０内には、水素吸蔵サイトＨＡＳが形成されている。水素吸蔵サイトＨＡＳは、厚さ０．０５〜１μｍであり、半導体基板ＳＢ０の表面から４〜１０μｍの深さに、半導体基板ＳＢ０の全領域（平面視における）にわたって形成されている。もちろん、画素領域１Ａおよび周辺回路領域２Ａの両方に形成されている。水素吸蔵サイトＨＡＳは、銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の金属をゲッタリングするゲッタリング層であるとともに、水素を吸蔵（吸着）および解離（脱離）することのできる層である。後述するが、水素吸蔵サイトＨＡＳは、半導体基板ＳＢ０に、例えば、クラスターＣｘＨｙをイオン注入して形成したゲッタリング層に、所定の熱処理を施すことで形成される。
【００４５】
活性領域ＡｃＴＰの外周には、絶縁体からなる素子分離膜（素子分離領域）ＳＴＩが配置されている。このように、素子分離膜ＳＴＩで囲まれた半導体基板ＳＢの露出領域が、活性領域ＡｃＴＰおよび活性領域ＡｃＬなどの活性領域となる。
【００４６】
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型のウエル領域（ｐ型の半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型のウエル領域ＰＷ１は、活性領域ＡｃＴＰ全体にわたって形成されている。すなわち、ｐ型のウエル領域ＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。また、ｐ型のウエル領域ＰＷ２は、活性領域ＡｃＬ全体にわたって形成されている。すなわち、ｐ型のウエル領域ＰＷ２は、周辺トランジスタＬＴが形成される領域に形成されている。ｐ型のウエル領域ＰＷ１およびｐ型のウエル領域ＰＷ２は、いずれも、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。ｐ型のウエル領域ＰＷ１とｐ型のウエル領域ＰＷ２とは、互いに、独立した領域であり、電気的にも独立である。ｐ型のウエル領域ＰＷ１とｐ型のウエル領域ＰＷ２とは、深さ１〜２μｍ程度であり、エピタキシャル層ＥＰＩよりも薄く、エピタキシャル層ＥＰＩの上部に形成されている。
【００４７】
図６に示すように、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｐ型のウエル領域ＰＷ１に内包されるように、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域（ｎ型のウエル領域）ＮＷが形成されている。
【００４８】
ｎ型の半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型の半導体領域であるが、転送トランジスタＴＸのソース領域でもある。すなわち、ｎ型の半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型の半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極Ｇｔと平面的に（平面視で）重なるような位置に、形成されている。ｎ型の半導体領域ＮＷ（の底面）の深さは、ｐ型のウエル領域ＰＷ１（の底面）の深さよりも浅く形成されている。
【００４９】
ｎ型の半導体領域ＮＷの表面の一部には、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域ＰＲが形成されている。ｐ＋型の半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型のウエル領域ＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型の半導体領域ＰＲの導電率（電気伝導率）は、ｐ型のウエル領域ＰＷ１の導電率（電気伝導率）よりも高い。
【００５０】
ｐ＋型の半導体領域ＰＲ（の底面）の深さは、ｎ型の半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型の半導体領域ＰＲは、主として、ｎ型の半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型の半導体領域ＰＲの下にｎ型の半導体領域ＮＷが存在し、ｎ型の半導体領域ＮＷの下にｐ型のウエル領域ＰＷ１が存在する状態となる。
【００５１】
また、ｎ型の半導体領域ＮＷが形成されていない領域において、ｐ＋型の半導体領域ＰＲの一部はｐ型のウエル領域ＰＷ１に接している。すなわち、ｐ＋型の半導体領域ＰＲは、直下にｎ型の半導体領域ＮＷが存在してそのｎ型の半導体領域ＮＷに接する部分と、直下にｐ型のウエル領域ＰＷ１が存在してそのｐ型のウエル領域ＰＷ１に接する部分とを有している。
【００５２】
ｐ型のウエル領域ＰＷ１とｎ型の半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型の半導体領域ＰＲとｎ型の半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型のウエル領域ＰＷ１（ｐ型の半導体領域）とｎ型の半導体領域ＮＷとｐ＋型の半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
【００５３】
ｐ＋型の半導体領域ＰＲは、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型の半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型の半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、ｐ＋型の半導体領域ＰＲは、フォトダイオード最表面から湧き出る電子をそのｐ＋型の半導体領域ＰＲのホールと再結合させて、暗電流を低下させる役割がある。
【００５４】
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
【００５５】
また、ｎ型の半導体領域ＮＷの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸを介して形成（配置）されている。ゲート電極Ｇｔの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００５６】
活性領域ＡｃＴＰの半導体基板ＳＢ（ｐ型のウエル領域ＰＷ１）において、ゲート電極Ｇｔの両側のうちの一方の側には、上記ｎ型の半導体領域ＮＷが形成されており、他方の側には、ｎ型の半導体領域ＮＲが形成されている。ｎ型の半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型の半導体領域であり、ｐ型のウエル領域ＰＷ１内に形成されている。ｎ型の半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。
【００５７】
ｎ型の半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。また、ｎ型の半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型の半導体領域ＮＷにより形成される。このため、ｎ型の半導体領域ＮＷとゲート電極Ｇｔとは、ゲート電極Ｇｔの一部（ソース側）が、ｎ型の半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっていることが好ましい。ｎ型の半導体領域ＮＷとｎ型の半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成されている。
【００５８】
フォトダイオードＰＤ（図３参照）の表面、すなわちｎ型の半導体領域ＮＷおよびｐ＋型の半導体領域ＰＲの表面には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜ＣＰ上には、反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型の半導体領域ＮＷおよびｐ＋型の半導体領域ＰＲ上に、キャップ絶縁膜ＣＰを介して形成されている。反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げることもできる。
【００５９】
一方、図６の右側に示すように、活性領域ＡｃＬのｐ型のウエル領域ＰＷ２上には、ゲート絶縁膜ＧＯＸを介して、周辺トランジスタＬＴのゲート電極Ｇｌｔが形成されており、ゲート電極Ｇｌｔの両側の側壁上には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極Ｇｌｔの両側のｐ型のウエル領域ＰＷ２中には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ型の低濃度半導体領域であるｎ−型の半導体領域ＮＭと、ｎ型の高濃度半導体領域であるｎ＋型の半導体領域ＳＤとからなる。さらに、周辺トランジスタＬＴのゲート電極Ｇｌｔ、ソース・ドレイン領域を構成するｎ＋型の半導体領域ＳＤの表面には金属シリサイド層ＳＩＬが形成されている。一方、画素ＰＵを構成する転送トランジスタＴＸのドレイン領域を構成するフローティングディフュージョンＦＤには金属シリサイド層ＳＩＬは形成されていない。したがって、フローティングディフュージョンＦＤの表面は、後述するシリサイドブロック膜ＢＬＫで覆われている。シリサイドブロック膜ＢＬＫは、例えば、酸化シリコン膜からなる。本実施の形態１では、画素領域１Ａは全域がシリサイドブロック膜ＢＬＫで覆われている。但し、シリサイドブロック膜ＢＬＫで覆う必要が有るのは、金属シリサイド層ＳＩＬを形成したくない転送トランジスタＴＸのフローティングディフュージョンＦＤであり、それ以外の部分にはシリサイドブロック膜ＢＬＫを設けなくとも良い。
【００６０】
半導体基板ＳＢ上には、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびゲート電極Ｇｌｔを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全体上に形成されている。前述のように、画素領域１Ａでは、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびフローティングディフュージョンＦＤの表面はシリサイドブロック膜ＢＬＫで覆われており、シリサイドブロック膜ＢＬＫ上に層間絶縁膜ＩＬ１が形成されている。
【００６１】
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、上記プラグ電極Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグ電極ＰＧが埋め込まれている。例えば、図６に示すように、フローティングディフュージョンＦＤとしてのｎ型の半導体領域ＮＲ上にプラグ電極ＰＧとしてプラグ電極Ｐｆｄが形成されており、このプラグ電極Ｐｆｄは、層間絶縁膜ＩＬ１を貫通してｎ型の半導体領域ＮＲに達しており、ｎ型の半導体領域ＮＲと電気的に接続されている。
【００６２】
上記プラグ電極Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグ電極ＰＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなる。
【００６３】
プラグ電極ＰＧ（Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ,Ｐｔ１,Ｐｔ２）が埋め込まれた層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。
【００６４】
層間絶縁膜ＩＬ２は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。
【００６５】
配線Ｍ１は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線Ｍ１が埋込銅配線（ダマシン銅配線）の場合（図６および図７はこの場合に対応）は、その埋込銅配線は、層間絶縁膜ＩＬ１に形成された配線溝内に埋め込まれているが、配線Ｍ１がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜上に形成された導電膜をパターニングすることにより形成される。
【００６６】
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。配線Ｍ１〜Ｍ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
【００６７】
さらに、配線Ｍ３を形成した層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタが設けられていてもよい。
【００６８】
図６において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型の半導体領域ＮＷに蓄積される。そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極Ｇｔにしきい値電圧以上の電圧を印加する。すると、転送トランジスタＴＸのゲート絶縁膜ＧＯＸ直下のチャネル形成領域にチャネル領域が形成され、転送トランジスタＴＸのソース領域としてのｎ型の半導体領域ＮＷと、転送トランジスタＴＸのドレイン領域としてのｎ型の半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型の半導体領域ＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域（ｎ型の半導体領域ＮＲ）に達し、ドレイン領域（ｎ型の半導体領域ＮＲ）からプラグ電極Ｐｆｄおよび配線層を伝わって外部回路に取り出される。
【００６９】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について、図７〜図２２を参照して説明する。
【００７０】
図７および図８は、本実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。図９〜図２０は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２１は、水素脱離強度と温度との関係を示すグラフである。図２２は、水素脱離量と熱処理回数の関係を示すグラフである。
【００７１】
先ず、図７に示す「半導体基板ＳＢ１準備」工程（Ｓ１）を実施する。先ず、図９に示す半導体基板ＳＢ１を準備する。半導体基板ＳＢ１は、半導体基板（半導体ウエハ）ＳＢ０と、半導体基板ＳＢ０上のエピタキシャル層ＥＰＩとの積層構造である。半導体基板ＳＢ０は、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる。エピタキシャル層ＥＰＩも、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）を有する単結晶シリコン層である。ここでは、半導体基板ＳＢ０／エピタキシャル層ＥＰＩの濃度関係および導電型を、ｎ／ｎ−とする。半導体基板ＳＢ０内には、ゲッタリング層ＧＲが形成されている。ゲッタリング層ＧＲは、厚さ０．０５〜１μｍであり、半導体基板ＳＢ０の表面から４〜１０μｍの深さに、半導体基板ＳＢ０の全領域にわたって形成されている。このゲッタリング層ＧＲは、半導体基板ＳＢ０に、例えば、クラスターＣｘＨｙ（３≦ｘ≦１６、３≦ｙ≦１０）をイオン注入して形成する。ここでは、Ｃ３Ｈ５を５×１０１４ｃｍ−２の濃度でイオン注入してゲッタリング層ＧＲを形成した。
【００７２】
つまり、半導体基板ＳＢ１は、半導体基板ＳＢ０にクラスターＣｘＨｙをイオン注入した後に、半導体基板ＳＢ０上にエピタキシャル層ＥＰＩを形成することにより形成する。なお、エピタキシャル層ＥＰＩは、四塩化珪素（ＳｉＣｌ４）または三塩化珪素（ＳｉＨＣｌ３）のガスを、常圧、１２００℃程度の炉内に流すことで形成する。
【００７３】
次に、図７に示す「水素吸蔵サイトＨＡＳ形成」工程（Ｓ２）を実施する。次に、図９に示した半導体基板ＳＢ１に対して、熱処理を施すことにより、図９に示したゲッタリング層ＧＲの領域に水素吸蔵サイトＨＡＳを形成し、図１０に示す半導体基板ＳＢを準備する。半導体基板ＳＢは、半導体基板ＳＢ０と、その上のエピタキシャル層ＥＰＩと、半導体基板ＳＢ０内に形成された水素吸蔵サイトＨＡＳとからなる。図１０以降（図６を含む）では、水素吸蔵サイトＨＡＳのみを図示しているが、この水素吸蔵サイトＨＡＳは、図９に示すゲッタリング層ＧＲとしての機能も有している。
【００７４】
ここで、水素吸蔵サイトＨＡＳは、半導体装置の製造工程において、半導体基板ＳＢの外部から水素を吸蔵する機能を有する領域であり、かつ、半導体基板ＳＢに水素を解離（脱離）する機能を有する領域である。本願発明者は、図９に示した半導体基板ＳＢ１に対して、８００℃以上の熱処理を施すことで、水素吸蔵サイトＨＡＳが形成できると考えている。また、この熱処理は、中真空以上の減圧下で実施すると、特に有効である。例えば、図２１に示すように、水素吸蔵サイトＨＡＳは、イオン注入で打ち込まれた水素を一度放出させて形成するが、減圧下では蒸気圧が高くなり水素の脱離が容易となるためである。つまり、減圧下において、８００℃以上の熱処理を実施することで、イオン注入で打ち込まれた水素を、短時間で完全に放出することが可能となるため、上記手法により効率よく水素吸蔵サイトが形成できる。中真空とは、日本工業規格（ＪＩＳ）で定められた１００〜０．１Ｐａを意味する。
【００７５】
次に、図２１および図２２を用いて、水素吸蔵サイトＨＡＳについて説明する。図２１は、水素脱離強度と温度の関係を示すグラフである。図２２は、水素脱離量と熱処理回数との関係を示すグラフである。図２１は、図９に示す半導体基板ＳＢ１を、１０−８Ｐａの真空チャンバ内に保持した状態で、半導体基板ＳＢ１に、昇温および降温の工程を５回繰り返した際の、水素脱離強度を示している。昇温および降温は、室温から１１００℃の範囲で実施した。ここで、上限を１１００℃としたのは、半導体装置の製造工程において、それ以上の温度とならない為である。図２１から分かるように、水素脱離強度は、１回目の昇温工程では、４００℃と６００℃付近に２つの測定ピークが観察された。一方、２回目以降の昇温工程では、１回目の測定ピークとは異なり、５８０℃付近に測定ピークが観察された。また、図２２に示すように、水素脱離量は、１回目の昇温工程で多いが、２回目以降の昇温工程では、４〜５×１０１４ｃｍ−２でほぼ一定となっている。また、５回の熱処理による水素総脱離量は、クラスターＣ３Ｈ５のイオン注入量（５×１０１４ｃｍ−２）よりも多い、３×１０１５ｃｍ−２となっている。
【００７６】
この結果から、１回目の昇温工程で、半導体基板ＳＢ１に８００℃以上の熱処理を加えたことで、半導体基板ＳＢ１中の水素が解離（脱離）され、半導体基板ＳＢ１のゲッタリング層ＧＲ部分に構造変化が起こり、水素吸蔵サイトＨＡＳが形成されたものと考えられる。そして、この水素吸蔵サイトＨＡＳは、２回目以降の昇温時に所定の温度（５８０℃付近）で、水素を解離（脱離）するだけでなく、降温時には雰囲気中の水素を吸蔵する機能を有していると考えられる。
【００７７】
本願発明者は、半導体装置の製造工程の初期段階で、この水素吸蔵サイトＨＡＳを形成した後に、半導体装置の製造工程を実施するのが好適と考えた。つまり、最初に水素吸蔵サイトＨＡＳを形成しておくことで、６００℃以上の高温を伴う全ての製造工程において、水素吸蔵サイトＨＡＳから解離（脱離）される水素（水素イオンまたは水素ラジカル）で、半導体基板表面または内部のダングリングボンドを終端することができる。ダングリングボンドは、例えば、プラズマＣＶＤ工程、ドライエッチング工程等の様々な工程で発生するが、その後の製造工程で、発生したダングリングボンドを終端し、界面準位を減少させておくことは非常に効果的である。特に、配線工程の前に、充分に、ダングリングボンドの終端処理が出来ることは非常に有効である。なお、図２１に示すように、水素吸蔵サイトＨＡＳから、完全に、水素を脱離するという意味では、水素脱離の上限温度である６００℃以上の熱処理が効果的であるが、水素脱離の下限温度であるの４００℃以上の熱処理であれば、水素吸蔵サイトＨＡＳから水素脱離が起こるため、効果を得ることができる。
【００７８】
次に、図７に示す「素子分離膜ＳＴＩ形成」工程（Ｓ３）および「ウエル領域ＰＷ１，ＰＷ２形成」工程（Ｓ４）を実施する。図３、５および１１から分かるように、素子分離膜ＳＴＩは、活性領域ＡｃＴＰおよびＡｃＬを夫々囲むように形成する。素子分離膜ＳＴＩは、半導体基板ＳＢの溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）からなる。「素子分離膜ＳＴＩ形成」工程（Ｓ３）は、半導体基板ＳＢの表面に酸化シリコン膜（パッド絶縁膜）を形成する工程、半導体基板ＳＢの活性領域ＡｃＴＰおよびＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆う工程、その窒化シリコン膜をエッチングマスクとして半導体基板ＳＢをエッチングすることにより、半導体基板ＳＢに素子分離用の溝を形成する工程を有する。さらに、その素子分離用の溝内に酸化シリコン膜などの絶縁膜を埋め込む工程、溝の外側の絶縁膜を研磨して除去する工程、溝内の絶縁膜を高温で熱処理して緻密化する工程、を有している。
【００７９】
最初の酸化シリコン膜（パッド絶縁膜）は、半導体基板ＳＢの表面を熱酸化することにより形成し、その形成条件は、常圧、８００℃、水蒸気（Ｈ２Ｏ）雰囲気である。また、緻密化は、窒素または酸素雰囲気、温度１０００〜１１００℃で実施する。つまり、この熱酸化工程および緻密化工程における６００℃以上の熱処理により、水素吸蔵サイトＨＡＳから水素が解離（脱離）しダングリングボンドが終端される。そして、半導体ウエハＳＢの降温時には、水素吸蔵サイトＨＡＳに水素が吸蔵される。このように、水素吸蔵サイトＨＡＳから水素が解離（脱離）されてダングリングボンドが終端され、その後に、水素吸蔵サイトＨＡＳに水素が吸蔵される一連の処理を「終端処理」と呼ぶ。つまり、「素子分離膜ＳＴＩ形成」工程（Ｓ３）は、「終端処理」をともなっている。
【００８０】
「終端処理」の効果を最大限利用するためには、「水素吸蔵サイトＨＡＳ形成」工程（Ｓ２）を、「素子分離膜ＳＴＩ形成」工程（Ｓ３）に先行して実施することが肝要である。つまり、「水素吸蔵サイトＨＡＳ形成」工程（Ｓ２）を、前述の熱酸化工程に先行して実施することが肝要である。
【００８１】
次に、図１１に示すように、画素領域１Ａの半導体基板ＳＢにｐ型のウエル領域（ｐ型の半導体領域）ＰＷ１を形成する工程、周辺回路領域２Ａの半導体基板ＳＢにｐ型のウエル領域（ｐ型の半導体領域）ＰＷ２を形成する工程を実施する。
【００８２】
ｐ型のウエル領域ＰＷ１は、フォトダイオードＰＤを形成するためのｐ型の半導体領域であり、また、ｎチャネル型の転送トランジスタＴＸを形成するためのｐ型のウエル領域でもある。ｐ型のウエル領域ＰＷ２は、ｎチャネル型の周辺トランジスタＬＴを形成するためのｐ型のウエル領域である。
【００８３】
ｐ型のウエル領域ＰＷ１，ＰＷ２は、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型のウエル領域ＰＷ１，ＰＷ２は、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
【００８４】
ｐ型のウエル領域ＰＷ１は、画素領域１Ａにおいて、フォトダイオードＰＤが形成される領域と、転送トランジスタＴＸが形成される領域とにわたって形成される。すなわち、画素領域１Ａにおいて、活性領域ＡｃＴＰ全体にｐ型のウエル領域ＰＷ１が形成される。ｐ型のウエル領域ＰＷ２は、周辺回路領域２Ａに形成される。ｐ型のウエル領域ＰＷ１を形成するためのイオン注入と、ｐ型のウエル領域ＰＷ２を形成するためのイオン注入とは、異なるイオン注入工程で行うか、あるいは、同じイオン注入工程で行う。また、イオン注入工程後に、半導体基板ＳＢに対して、窒素雰囲気で１０００℃程度（９００℃以上）のウエル領域用の熱処理工程を実施し、イオン注入された不純物を活性化するが、同時に、「終端処理」が実施される。
【００８５】
ｐ型のウエル領域ＰＷ１，ＰＷ２の導電型はｐ型であり、半導体基板ＳＢの導電型であるｎ型とは反対の導電型である。ｐ型のウエル領域ＰＷ１，ＰＷ２は、半導体基板ＳＢの主面を基準として、素子分離膜ＳＴＩよりも深い。
【００８６】
つまり、「ウエル領域ＰＷ１，ＰＷ２形成」工程（Ｓ４）は、イオン注入工程およびウエル領域用の熱処理工程を有し、「終端処理」を伴っている。
【００８７】
なお、本実施の形態では、周辺回路領域２Ａに形成される周辺トランジスタＬＴが、ｎチャネル型のＭＩＳＦＥＴの場合について説明しているが、導電型を逆にして、周辺トランジスタＬＴをｐチャネル型のＭＩＳＦＥＴとすることもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を周辺回路領域２Ａに形成することもできる。
【００８８】
次に、図７に示す「ゲート絶縁膜ＧＯＸ形成」工程（Ｓ５）および「ゲート電極Ｇｔ，Ｇｌｔ形成」工程（Ｓ６）を実施する。図１２に示すように、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型のウエル領域ＰＷ１）上に転送トランジスタＴＸ用のゲート絶縁膜ＧＯＸおよびゲート電極Ｇｔを形成し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）上に周辺トランジスタＬＴ用のゲート絶縁膜ＧＯＸおよびゲート電極Ｇｌｔを形成する。
【００８９】
すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＯＸ用の絶縁膜を形成する。このゲート絶縁膜ＧＯＸ用の絶縁膜は、例えば酸化シリコン膜からなり、熱酸化法などを用いて形成することができる。熱酸化法は、常圧、９００〜１１００℃の炉体内に水素（Ｈ２）および酸素（Ｏ２）を流入させて酸化シリコン膜を形成する。従って、この工程には「終端処理」が含まれている。他の形態として、ゲート絶縁膜ＧＯＸ用の絶縁膜として、酸窒化シリコン膜や、あるいは、金属酸化物膜（例えばハフニウム酸化物膜）などの高誘電率絶縁膜を用いることもできる。
【００９０】
次に、図１２に示すように、半導体基板ＳＢ上、すなわちゲート絶縁膜ＧＯＸ用の絶縁膜上に、ゲート電極用の導電膜（例えば多結晶シリコン膜）をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜（例えば多結晶シリコン膜）からなるゲート電極Ｇｔ，Ｇｌｔを形成することができる。ゲート電極Ｇｔ，Ｇｌｔの下に残存するゲート絶縁膜ＧＯＸ用の絶縁膜が、ゲート絶縁膜ＧＯＸとなる。また、このゲート電極用の導電膜をパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極Ｇｔ，Ｇｌｔで覆われていない領域のゲート絶縁膜ＧＯＸ用の絶縁膜は除去され得る。ゲート電極用の導電膜をパターニングしてゲート電極Ｇｔ，Ｇｌｔを形成する際に、例えば上記図３に示す他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを一緒に形成することもできる。
【００９１】
ゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極として機能し、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型のウエル領域ＰＷ１）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｔの下のゲート絶縁膜ＧＯＸが、転送トランジスタＴＸのゲート絶縁膜として機能する。ゲート電極Ｇｌｔは、周辺トランジスタＬＴのゲート電極として機能し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｌｔの下のゲート絶縁膜ＧＯＸが、周辺トランジスタＬＴのゲート絶縁膜として機能する。
【００９２】
次に、図７に示す「半導体領域ＮＷ形成用不純物注入」工程（Ｓ７）を実施する。図１３に示すように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｎ型の半導体領域ＮＷを形成する。ｎ型の半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
【００９３】
ｎ型の半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型の半導体領域であり、ｎ型の半導体領域ＮＷ（の底面）の深さは、ｐ型のウエル領域ＰＷ１（の底面）の深さよりも浅く、ｎ型の半導体領域ＮＷは、ｐ型のウエル領域ＰＷ１に内包されるように形成される。ｎ型の半導体領域ＮＷは、ｐ型のウエル領域ＰＷ１に内包されるように形成されるため、ｎ型の半導体領域ＮＷの底面と側面とは、ｐ型のウエル領域ＰＷ１に接している。
【００９４】
ｎ型の半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰ全体に形成されるのではなく、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極Ｇｔの両側の領域のうち、一方の側（ソース側）に形成され、他方側（ドレイン側）には形成されない。
【００９５】
ｎ型の半導体領域ＮＷは、具体的には、例えば次のようにして形成することができる。すなわち、図１３に示すように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ１を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ１は、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの一方の側（ソース側）を開口（露出）する開口部ＯＰ１を有しており、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）は、フォトレジストパターンＲＳ１で覆われている。それから、このフォトレジストパターンＲＳ１をマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢにｎ型の不純物イオンをイオン注入する。これにより、画素領域１Ａにおいて、開口部ＯＰ１に平面視で重なる位置の半導体基板ＳＢにｎ型不純物がイオン注入され、それによって、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢに、ｐ型のウエル領域ＰＷ１に内包されるように、ｎ型の半導体領域ＮＷが形成される。その後、フォトレジストパターンＲＳ１は除去される。
【００９６】
なお、ｎ型の半導体領域ＮＷを形成するためのイオン注入工程においては、図１３に示すように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ１が形成されている。すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ１が形成されている。このため、ｎ型の半導体領域ＮＷを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）では、フォトレジストパターンＲＳ１がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。つまり、ｎ型の半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型の半導体領域ＮＷ形成領域以外の半導体基板ＳＢは、フォトレジストパターンＲＳ１で覆っておき、ｎ型の半導体領域ＮＷ形成領域に選択的にｎ型不純物をイオン注入するのである。
【００９７】
次に、図７に示す「半導体領域ＰＲ形成用不純物注入」工程（Ｓ８）を実施する。図１４に示すように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｐ＋型の半導体領域ＰＲを形成する。
【００９８】
ｐ＋型の半導体領域ＰＲは、例えば、ホウ素（Ｂ）等の不純物を半導体基板ＳＢにイオン注入することによって形成する。ｐ＋型の半導体領域ＰＲは、ｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型の半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型のウエル領域ＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。
【００９９】
ｐ＋型の半導体領域ＰＲ（の底面）の深さは、ｎ型の半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型の半導体領域ＰＲは、主として、ｎ型の半導体領域ＮＷの表層部分（表面領域）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型の半導体領域ＰＲの下にｎ型の半導体領域ＮＷが存在し、ｎ型の半導体領域ＮＷの下にｐ型のウエル領域ＰＷ１が存在する状態となる。
【０１００】
ｐ＋型の半導体領域ＰＲは、具体的には、例えば次のようにして形成することができる。すなわち、図１４に示すように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ２を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ２は、画素領域１Ａの活性領域ＡｃＴＰにおけるｐ＋型の半導体領域ＰＲ形成領域を開口（露出）する開口部ＯＰ２を有している。図１４に示すように、フォトレジストパターンＲＳ２は、ゲート電極Ｇｔを完全に覆っており、開口部ＯＰ２を構成するフォトレジストパターンＲＳ２の一方の側壁はｎ型の半導体領域ＮＷ上に位置しており、他方の側壁は素子分離膜ＳＴＩ上に位置している。それから、このフォトレジストパターンＲＳ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢに、ホウ素（Ｂ）等の不純物をイオン注入する。これにより、画素領域１Ａにおいて、ｐ型のウエル領域ＰＷ１の表層部分およびｎ型の半導体領域ＮＷの表層部分にｐ＋型の半導体領域ＰＲが形成される。その後、フォトレジストパターンＲＳ２は除去される。
【０１０１】
なお、ｐ＋型の半導体領域ＰＲを形成するためのイオン注入工程においては、図１４に示すように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ２が形成されている。すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ２が形成されている。このため、ｐ＋型の半導体領域ＰＲを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）では、フォトレジストパターンＲＳ２がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。
【０１０２】
また、ｎ型の半導体領域ＮＷが形成されていない領域において、ｐ＋型の半導体領域ＰＲの一部はｐ型のウエル領域ＰＷ１に接している。すなわち、ｐ＋型の半導体領域ＰＲは、直下にｎ型の半導体領域ＮＷが存在してそのｎ型の半導体領域ＮＷに接する部分と、直下にｐ型のウエル領域ＰＷ１が存在してそのｐ型のウエル領域ＰＷ１に接する部分とを有している。
【０１０３】
ｐ型のウエル領域ＰＷ１は、フォトダイオードＰＤを形成するためのｐ型の半導体領域であり、ｎ型の半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型の半導体領域であり、ｐ＋型の半導体領域ＰＲは、フォトダイオードＰＤを形成するためのｐ型の半導体領域である。ｐ型のウエル領域ＰＷ１（ｐ型の半導体領域）とｎ型の半導体領域ＮＷとｐ＋型の半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。ｐ型のウエル領域ＰＷ１とｎ型の半導体領域ＮＷとの間には、ＰＮ接合が形成され、また、ｐ＋型の半導体領域ＰＲとｎ型の半導体領域ＮＷとの間には、ＰＮ接合が形成される。
【０１０４】
次に、図７に示す「フォトダイオードＰＤ用熱処理」工程（Ｓ９）を実施する。半導体基板ＳＢに熱処理を施し、イオン注入された半導体領域ＮＷ形成用不純物および半導体領域ＰＲ形成用不純物を活性化する。図１３および図１４では、理解を容易にするために、活性化後の半導体領域ＮＷおよびＰＲの形状を示しているが、正確には、「フォトダイオードＰＤ用熱処理」工程（Ｓ９）が完了後に、図１３および図１４に示す形状となる。なお、以降の半導体領域も同様である。熱処理は、例えば、レーザアニール、マイクロ波アニール、ＲＴＡ（Rapid thermal anneal）、またはファーネスアニール、あるいは、それらの組み合わせにより、行うことができる。熱処理温度は、１０００℃程度（９００℃以上）とする。この熱処理工程と同時に、「終端処理」が実施される。
【０１０５】
次に、図７に示す「半導体領域ＮＭ形成用不純物注入」工程（Ｓ１０）を実施する。図１５に示すように、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの両側の半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）中に、ｎ−型の半導体領域（ソース・ドレインエクステンション領域）ＮＭを形成する。
【０１０６】
ｎ−型の半導体領域ＮＭは、具体的には、例えば次のようにして形成することができる。すなわち、図１５に示すように、まず、半導体基板ＳＢ上に周辺回路領域２Ａを開口（露出）するフォトレジストパターン（フォトレジスト層）ＲＳ３を、フォトリソグラフィ技術を用いて形成する。それから、そのフォトレジストパターンＲＳ３をマスク（イオン注入阻止マスク）として用いて、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入する。この際、周辺回路領域２Ａでは、ゲート電極Ｇｌｔがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＢにおけるゲート電極Ｇｌｔの直下の領域では、不純物の注入が防止される。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）におけるゲート電極Ｇｌｔの両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ−型の半導体領域ＮＭが形成される。その後、フォトレジストパターンＲＳ３は除去される。
【０１０７】
なお、ｎ−型の半導体領域ＮＭを形成するためのイオン注入工程では、図１５に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの表面を含めて半導体基板ＳＢ上に、フォトレジストパターンＲＳ３が形成されている。すなわち、画素領域１Ａにおける活性領域ＡｃＴＰはフォトレジストパターンＲＳ３で覆われている。このため、ｎ−型の半導体領域ＮＭを形成するためのイオン注入工程においては、活性領域ＡｃＴＰの半導体基板ＳＢでは、フォトレジストパターンＲＳ３がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。このため、ｎ−型の半導体領域ＮＭを形成するためのイオン注入工程では、活性領域ＡｃＴＰのｐ型のウエル領域ＰＷ１、ｎ型の半導体領域ＮＷおよびｐ＋型の半導体領域ＰＲにはイオン注入されない。
【０１０８】
次に、図８に示す「サイドウォールスペーサＳＷ形成」工程（Ｓ１１）を実施する。図１６に示すように、画素領域１Ａの半導体基板ＳＢ上に、キャップ絶縁膜ＣＰ、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷを形成する。
【０１０９】
まず、キャップ絶縁膜ＣＰは、例えば、半導体基板ＳＢの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、形成することができる。キャップ絶縁膜ＣＰは、例えば、酸化シリコン膜または窒化シリコン膜により形成することができる。キャップ絶縁膜ＣＰは、ｎ型の半導体領域ＮＷおよびｐ＋型の半導体領域ＰＲの表面（露出面）上に形成される。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。
【０１１０】
次に、反射防止膜ＡＲＦとサイドウォールスペーサＳＷを形成する。反射防止膜ＡＲＦは、キャップ絶縁膜ＣＰ上に形成され、サイドウォールスペーサＳＷは、ゲート電極Ｇｔ，Ｇｌｔの側壁上に形成される。
【０１１１】
反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷは、例えば次のようにして形成することができる。すなわち、まず、半導体基板ＳＢの主面上に、ゲート電極Ｇｔ，Ｇｌｔを覆うように、絶縁膜ＺＭを形成する。この絶縁膜ＺＭは、反射防止膜ＡＲＦ形成用の絶縁膜とサイドウォールスペーサＳＷ形成用の絶縁膜とを兼ねている。それから、反射防止膜ＡＲＦを形成する領域の絶縁膜ＺＭ上に、フォトレジストパターンＲＳ４を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ４は、転送トランジスタＴＸのソース側を完全に覆っている。つまり、転送トランジスタＴＸのソース側に設けられたｎ型の半導体領域ＮＷおよびｐ＋型の半導体領域ＰＲを完全に覆っている。図１６に示すように、フォトレジストパターンＲＳ４の一端はゲート電極Ｇｔ上に位置し、他端は素子分離膜ＳＴＩ上に位置している。また、フォトレジストパターンＲＳ４は、転送トランジスタＴＸのゲート電極Ｇｔの一部、ドレイン領域および周辺回路領域２Ａを露出している。なお、反射防止膜ＡＲＦを構成する絶縁膜ＺＭは、例えば、窒化シリコン膜、酸窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【０１１２】
このフォトレジストパターンＲＳ４をマスク（エッチングマスク）として用いて、絶縁膜ＺＭをＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによりエッチバックする。これにより、ゲート電極Ｇｔ，Ｇｌｔの側壁上に絶縁膜ＺＭを局所的に残すことにより、サイドウォールスペーサＳＷを形成するとともに、フォトレジストパターンＲＳ４の下に絶縁膜ＺＭを残すことにより、反射防止膜ＡＲＦを形成する。反射防止膜ＡＲＦは、ｎ型の半導体領域ＮＷおよびｐ＋型の半導体領域ＰＲ上にキャップ絶縁膜ＣＰを介して形成され、反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げている。
【０１１３】
ゲート電極Ｇｌｔの両側壁上にサイドウォールスペーサＳＷが形成されるが、ゲート電極Ｇｔについては、ゲート電極Ｇｔの両側壁上のうち、ドレイン側（フローティングディフュージョンＦＤ側）の側壁上にサイドウォールスペーサＳＷが形成される。ゲート電極Ｇｔのソース側の側壁は、反射防止膜ＡＲＦで覆われる。
【０１１４】
異方性エッチングは、ＣＨＦ３、ＣＨ４およびＡｒガスを用い、ＲＦバイアスが１ｋＷという条件で行い、異方性エッチングにおいて、転送トランジスタＴＸのフローティングディフュージョンＦＤ形成領域および周辺トランジスタＬＴのソース・ドレイン形成領域の半導体基板ＳＢの表面は露出される。図１６には、この段階が示されており、その後、フォトレジストパターンＲＳ４は除去される。
【０１１５】
次に、図８に示す「半導体領域ＮＲ形成用不純物注入」工程（Ｓ１２）および「半導体領域ＳＤ形成用不純物注入」工程（Ｓ１３）を実施する。図１７に示すように、画素領域１Ａの活性領域ＡｃＴＰにおいて、ゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）の半導体基板ＳＢ（ｐ型のウエル領域ＰＷ１）中に、リン（Ｐ）またはヒ素（Ａｓ）の不純物をイオン注入することによりｎ型の半導体領域ＮＲを形成する。なお、ドレイン側は、ｎ型の半導体領域ＮＷが形成されている側とは反対側に対応している。
【０１１６】
ｎ型の半導体領域ＮＲを形成するイオン注入工程では、反射防止膜ＡＲＦおよびゲート電極Ｇｔがマスク（イオン注入阻止マスク）として機能することができるため、半導体基板ＳＢにおける反射防止膜ＡＲＦおよびゲート電極Ｇｔの直下の領域では、不純物の注入が防止される。これにより、図１７に示すように、転送トランジスタＴＸのゲート電極Ｇｔの両側のうちの他方の側（ドレイン側、すなわちｎ型の半導体領域ＮＷが形成されている側とは反対側）の半導体基板ＳＢ（ｐ型のウエル領域ＰＷ１）中に、ｎ型の半導体領域ＮＲを形成することができる。
【０１１７】
ｎ型の半導体領域ＮＷとｎ型の半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成される。ｎ型の半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するｎ型の高濃度半導体領域である。ｎ型の半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。
【０１１８】
また、周辺回路領域２Ａにおいて、ゲート電極ＧｌｔおよびサイドウォールスペーサＳＷの合成体の両側の半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）中に、イオン注入によりｎ＋型の半導体領域ＳＤを形成する。ｎ＋型の半導体領域ＳＤを形成するイオン注入の際には、ゲート電極Ｇｌｔとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができる。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型のウエル領域ＰＷ２）におけるゲート電極ＧｌｔおよびサイドウォールスペーサＳＷの合成体の両側の領域に、ｎ型の不純物（リンまたはヒ素）がイオン注入されることにより、ｎ＋型の半導体領域ＳＤが形成される。
【０１１９】
ｎ＋型の半導体領域ＳＤは、ｎ−型の半導体領域ＮＭと同じ導電型（ここではｎ型）の半導体領域であるが、ｎ−型の半導体領域ＮＭよりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。これにより、周辺回路領域２Ａにおいて、周辺トランジスタＬＴのソースまたはドレインとして機能する半導体領域（ソース・ドレイン領域）が、ｎ＋型の半導体領域ＳＤおよびｎ−型の半導体領域ＮＭにより形成される。従って、周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ構造を有している。
【０１２０】
なお、ｎ型の半導体領域ＮＲとｎ＋型の半導体領域ＳＤとは、同じイオン注入工程により形成することができるが、別々のイオン注入により形成することも可能である。
【０１２１】
また、ｎ型の半導体領域ＮＲとｎ＋型の半導体領域ＳＤの形成工程と等しい工程で、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域を形成することもできる。リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域は、ｎ型の半導体領域ＮＲおよびｎ＋型の半導体領域ＳＤの一方または両方と同じイオン注入工程により形成することができるが、ｎ型の半導体領域ＮＲおよびｎ＋型の半導体領域ＳＤとは別のイオン注入により形成することも可能である。
【０１２２】
次に、図８に示す「ＭＩＳＦＥＴ用熱処理」工程（Ｓ１４）を実施する。半導体基板ＳＢに熱処理を施し、イオン注入された半導体領域ＮＭ形成用不純物、半導体領域ＮＲ形成用不純物および半導体領域ＳＤ形成用不純物を活性化する。熱処理は、例えば、レーザアニール、マイクロ波アニール、ＲＴＡ（Rapid thermal anneal）、またはファーネスアニール、あるいは、それらの組み合わせにより、行うことができる。熱処理温度は、１０００℃程度（９００℃以上）とする。この熱処理工程と同時に、「終端処理」が実施される。
【０１２３】
以上の工程により、半導体基板ＳＢの各画素領域１Ａに、フォトダイオードＰＤ、転送トランジスタＴＸ、ならびに、図１７の断面図に表れない他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される（上記図３参照）。また、半導体基板ＳＢの周辺回路領域２Ａに、ＭＩＳＦＥＴとしての周辺トランジスタＬＴが形成される。
【０１２４】
次に、図８に示す「シリサイドブロック膜ＢＬＫ形成」工程（Ｓ１５）を実施する。図１８に示すように、半導体基板ＳＢの主面上に、例えば、酸化シリコン膜からなるシリサイドブロック膜ＢＬＫを形成する。次に、画素領域１Ａを覆い、周辺回路領域２Ａを露出するパターンを有するフォトレジストパターンＲＳ５を形成し、フォトレジストパターンＲＳ５をマスクとしてシリサイドブロック膜ＢＬＫに異方性ドライエッチングを施す。そして、少なくともフローティングディフュージョンＦＤを覆うように画素領域１Ａのみに選択的にシリサイドブロック膜ＢＬＫを残し、周辺回路領域２Ａにおいて、周辺トランジスタＬＴのソース・ドレイン領域となるｎ＋型の半導体領域ＳＤおよびゲート電極Ｇｌｔの表面を露出する。なお、フォトレジストパターンＲＳ５は、フォトレジストパターンＲＳ４と同様の材料からなり、シリサイドブロック膜ＢＬＫの異方性ドライエッチング条件は、絶縁膜ＺＭの異方性エッチングと同様である。その後、フォトレジストパターンＲＳ５を除去する。
【０１２５】
次に、図８に示す「金属シリサイド層ＳＩＬ形成」工程（Ｓ１６）を実施する。図１９に示すように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型の半導体領域ＳＤの上部（表層部）や、ゲート電極Ｇｌｔの上部（表層部）などに、低抵抗の金属シリサイド層ＳＩＬを形成する工程を実施する。
【０１２６】
この「金属シリサイド層ＳＩＬ形成」工程（Ｓ１６）は、例えば、金属膜形成工程、シリサイド層ＳＩＬ形成用熱処理工程および未反応金属膜除去工程を含んでいる。金属膜形成工程では、ニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜等の金属およびこれらの合金膜を、半導体基板ＳＢ上に堆積する。次に、半導体基板ＳＢに熱処理を施すことにより、その金属膜をｎ＋型の半導体領域ＳＤおよびゲート電極Ｇｌｔの表層部分と反応させてシリサイド層ＳＩＬを形成する。次に、金属膜の未反応部分を除去する。これにより、ｎ＋型の半導体領域ＳＤの上部（表層部）や、ゲート電極Ｇｌｔの上部（表層部）などに、それぞれ金属シリサイド層ＳＩＬを形成することができる。金属シリサイド層形成用の金属膜としては、ニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜等の金属およびこれらの合金膜を用いることができる。チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜を用いた場合、熱処理を８５０〜９００℃で実施するため、同時に、「終端処理」を実施できる。
【０１２７】
次に、図８に示すように「プラグ電極ＰＧ形成」工程（Ｓ１７）を実施する。図２０に示すように、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜ＩＬ１およびプラグ電極ＰＧを形成する。すなわち、ゲート電極Ｇｔ，Ｇｌｔ、サイドウォールスペーサＳＷおよび反射防止膜ＡＲＦを覆うように、半導体基板ＳＢ上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１として、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）ガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を半導体基板ＳＢ上に堆積することができる。なお、画素領域１Ａにおいては、層間絶縁膜ＩＬ１は、シリサイドブロック膜ＢＬＫ上に形成される。
【０１２８】
層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、層間絶縁膜ＩＬ１の上面を平坦化することもできる。層間絶縁膜ＩＬ１を成膜した段階で、下地段差に起因して層間絶縁膜ＩＬ１の表面に凹凸形状が形成されていても、成膜後に層間絶縁膜ＩＬ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜ＩＬ１を得ることができる。
【０１２９】
次に、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔、開口部）ＣＴを形成する。
【０１３０】
コンタクトホールＣＴは、層間絶縁膜ＩＬ１を貫通するように形成される。コンタクトホールＣＴは、例えば、ｎ型の半導体領域ＮＲ上や、ｎ＋型の半導体領域ＳＤ上などに形成される。ｎ型の半導体領域ＮＲ上に形成されたコンタクトホールＣＴの底部では、ｎ型の半導体領域ＮＲの表面の一部が露出される。また、ｎ＋型の半導体領域ＳＤ上に形成されたコンタクトホールＣＴの底部では、ｎ＋型の半導体領域ＳＤの表面に形成された金属シリサイド層ＳＩＬの一部が露出される。また、図示はしないけれども、ゲート電極Ｇｔ，Ｇｌｔ上にもコンタクトホールＣＴが形成され、また、上記図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各ゲート電極（Ｇｒ，Ｇｓ，Ｇａ）およびソース・ドレイン領域上にも、コンタクトホールＣＴが形成される。
【０１３１】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する。プラグ電極ＰＧは、例えば次のようにして形成することができる。
【０１３２】
プラグ電極ＰＧを形成するには、まず、コンタクトホールＣＴの内部（底面および内壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜とチタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなり、スパッタリング法などを用いて形成することができる。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグ電極ＰＧが形成される。なお、図面の簡略化のために、図２０では、プラグ電極ＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
【０１３３】
次に、図８に示す「配線Ｍ１，Ｍ２，Ｍ３形成」工程（Ｓ１８）を実施する。図６に示すように、プラグ電極ＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する工程を実施する。
【０１３４】
例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜との積層膜を、ＣＶＤ法などを用いて形成してから、その積層膜に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。それから、配線溝の内部（底面および内壁上）を含む層間絶縁膜ＩＬ２上に、バリア導体膜を形成する。このバリア導体膜は、例えば、タンタル（Ｔａ）膜と該タンタル膜上の窒化タンタル（ＴａＮ）膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積してから、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。それから、配線溝の外部（層間絶縁膜ＩＬ２上）の不要な銅めっき膜、シード膜およびバリア導体膜をＣＭＰ法などにより除去することにより、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図６では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。このように、配線溝の内部にバリア膜、シード膜および銅めっき膜を埋め込むことにより、配線Ｍ１を形成することができる。
【０１３５】
更に、同様にして、図６に示すように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。配線Ｍ１は、シングルダマシン法により形成したが、配線Ｍ２および配線Ｍ３は、シングルダマシン法またはデュアルダマシン法により形成することができる。
【０１３６】
なお、層間絶縁膜ＩＬ３中には、配線Ｍ２と配線Ｍ１との間に配置されて配線Ｍ２と配線Ｍ１とを接続するビア部も形成され、層間絶縁膜ＩＬ４中には、配線Ｍ３と配線Ｍ２との間に配置されて配線Ｍ３と配線Ｍ２とを接続するビア部も形成される。配線Ｍ２をデュアルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２と一緒に配線Ｍ２と一体的に形成されるが、配線Ｍ２をシングルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２とは別々に形成される。同様に、配線Ｍ３をデュアルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３と一緒に配線Ｍ３と一体的に形成されるが、配線Ｍ３をシングルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３とは別々に形成される。
【０１３７】
次に、図８に示す「水素シンター」工程（Ｓ１９）を実施する。水素シンターは、ダングリングボンド終端の為に、水素雰囲気、４００℃前後で実施する。なお、本実施の形態の場合、製造工程中に多数の「終端処理」を実施しているため、「水素シンター」工程を省略することも出来る。
【０１３８】
次に、図６に示すように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードＰＤを構成するｎ型の半導体領域ＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。また、不要であれば、マイクロレンズＭＬの取り付けは、省略することもできる。
【０１３９】
以上の工程により、本実施の形態の半導体装置を製造することができる。
【０１４０】
なお、図７および図８において、二重線で囲んだ工程では、「終端処理」が含まれていることを表している。
【０１４１】
＜本実施の形態の主要な特徴と効果について＞
本実施の形態は、水素吸蔵サイトＨＡＳ形成工程（Ｓ２）を実施した後に、フォトダイオードＰＤの製造工程を実施するものであり、フォトダイオードＰＤの製造工程に、「終端処理」を内在する工程が含まれているため、界面準位を充分に低減でき、フォトダイオードＰＤを有するＣＭＯＳイメージセンサの暗時白点および暗電流を低減することができる。
【０１４２】
また、水素吸蔵サイトＨＡＳ形成工程（Ｓ２）を実施した後に、転送トランジスタＴＸまたは周辺トランジスタＬＴの製造工程を実施するものであり、転送トランジスタＴＸまたは周辺トランジスタＬＴの製造工程に、「終端処理」を内在する工程が多数含まれているため、界面準位を充分に低減でき、転送トランジスタＴＸまたは周辺トランジスタＬＴの電気特性を向上することができる。
【０１４３】
また、水素吸蔵サイトＨＡＳ形成工程（Ｓ２）を、素子分離膜ＳＴＩ形成」工程（Ｓ３）に先行して実施することで、６００℃以上の高温を伴う全ての製造工程において、「終端処理」を実施することができ、フォトダイオードＰＤ、転送トランジスタＴＸまたは周辺トランジスタＬＴを有する半導体装置の電気特性および性能を向上させることができる。
【０１４４】
また、水素吸蔵サイトＨＡＳから放出される水素は最終的には安定なＨ２として基板外に放出されるが、水素吸蔵サイトからの脱離過程においてはＨイオンやＨラジカルとして基板中を拡散している可能性があり、これらの活性な水素はより、ダングリングボンドの終端が効率的に実施できる。また、水素吸蔵サイトでの水素の吸着に関しては雰囲気中のＨ２が水素吸蔵サイトで乖離吸着によって吸蔵されていると考えている。
【０１４５】
（実施の形態２）
上記実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、本実施の形態２では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
【０１４６】
例えば、表面照射型のイメージセンサ（上記実施の形態１の半導体装置に対応）では、マイクロレンズ（ＭＬ）に入射した光は、層間絶縁膜（ＩＬ１〜ＩＬ４）を透過してフォトダイオード（ＰＤ）に照射される。層間絶縁膜（ＩＬ１〜ＩＬ４）のうちフォトダイオード（ＰＤ）の上方に位置する部分には、配線（Ｍ１〜Ｍ３）は形成されておらず、光の透過領域となっているが、イメージセンサの画素数の増加や小型化に伴って、この光の透過領域の面積が小さくなり、表面照射型のイメージセンサでは、フォトダイオードに入射する光量が減少するおそれがある。
【０１４７】
そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。本実施の形態２では、この裏面照射型のイメージセンサへの適用例について説明する。
【０１４８】
本実施の形態２の半導体装置の構成、および、周辺回路領域の素子構造については、上記図１〜図６を用いて説明した上記実施の形態１の半導体装置の構成、および、周辺回路領域の素子構造と同様であり、その説明を省略する。
【０１４９】
＜画素領域の素子構造＞
次いで、本実施の形態２の半導体装置の画素領域の素子構造を説明する。図２５は、本実施の形態２の半導体装置の要部断面図であり、上記図３のＡ−Ａ線での断面図にほぼ対応しており、上記実施の形態１の上記図６に相当するものである。なお、図２５は、後述する実施の形態２の半導体装置の製造方法における要部断面図でもある。
【０１５０】
図２３に示すように、半導体基板ＳＢにフォトダイオードＰＤと転送トランジスタＴＸとが形成され、かつ、半導体基板ＳＢの表面側（図２５では下側に対応）に層間絶縁膜（ＩＬ１〜ＩＬ４）および配線層（Ｍ１〜Ｍ３）が形成されている点は、本実施の形態２も上記実施の形態１と同様である。そして、さらに、本実施の形態２では、図２５に示すように、層間絶縁膜（ＩＬ４）の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板ＳＳが配置されている。
【０１５１】
また、本実施の形態２では、半導体基板ＳＢの厚さが、上記実施の形態１における半導体基板ＳＢの厚さに比べて薄くなっており、かつ、半導体基板ＳＢの裏面（図２５では上側の面に対応）に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦ１が形成されており、この反射防止膜ＡＲＦ１上にマイクロレンズＭＬが搭載されている。なお、半導体基板ＳＢと反射防止膜ＡＲＦ１との間にｐ＋型の半導体領域が形成されていてもよい。
【０１５２】
このように構成されている画素領域１Ａにおいて、マイクロレンズＭＬに光が入射されると、マイクロレンズＭＬに入射された光は、反射防止膜ＡＲＦ１を介して半導体基板ＳＢの裏面に到達する。そして、半導体基板ＳＢの裏面に到達した光は、半導体基板ＳＢの内部に入り込み、フォトダイオードＰＤに照射される。
【０１５３】
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。なお、以下では、画素領域における製造工程について説明する。図２３〜図２５は、実施の形態２の半導体装置の製造工程中の要部断面図である。なお、図２３〜図２５は、上記図３のＡ−Ａ線に相当する位置での断面図である。
【０１５４】
まず、本実施の形態２では、反射防止膜ＡＲＦ１は半導体基板ＳＢの主面側には形成されず、半導体基板ＳＢの裏面側に形成される点が実施の形態１と異なっている。実施の形態２の半導体装置の製造方法は、図６に示す半導体装置が完成するまでは殆ど同様であるので、異なる部分のみを説明する。
【０１５５】
図１６を用いて説明した反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷを形成する工程において、絶縁膜ＺＭをフォトレジストパターンＲＳ４で覆った状態で、絶縁膜ＺＭに異方性エッチングを施したが、実施の形態２では、フォトレジストパターンＲＳ４を形成することなく、絶縁膜ＺＭに異方性エッチングを施す。その結果、図２３に示すように、ゲート電極Ｇｔの両方の側壁にサイドウォールスペーサＳＷが形成される。それ以外の工程は、実施の形態１と同様である。
【０１５６】
次に、図２４に示すように、配線Ｍ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板ＳＢの裏面が上を向いた状態で、半導体基板ＳＢおよび絶縁膜ＩＬ１〜１Ｌ４からなる積層構造体が支持基板ＳＳに固定される。それから、図２４に示すように、上を向いた半導体基板ＳＢの裏面を研削する。これにより、半導体基板ＳＢの厚さを薄くすることができる。
【０１５７】
次に、図２５に示すように、半導体基板ＳＢの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦ１を形成する。なお、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板ＳＢの上面側を向いている裏面に、ホウ素（Ｂ）などのｐ型不純物を導入し、半導体基板ＳＢと反射防止膜ＡＲＦ１との間にｐ＋型の半導体領域を形成してもよい。
【０１５８】
次に、図２５に示すように、反射防止膜ＡＲＦ１上に、フォトダイオードＰＤを構成するｎ型の半導体領域ＮＷと平面視において重なるように、マイクロレンズＭＬを取り付ける。以上のようにして、本実施の形態２におけるイメージセンサとしての半導体装置を製造することができる。
【０１５９】
本実施の形態２も、フォトダイオードＰＤやトランジスタの形成法は、上記実施の形態１と同様である。このため、本実施の形態２においても、上記実施の形態１で説明したのと同様の効果を得ることができる。
【０１６０】
（実施の形態３）
本実施の形態３では、半導体装置が、不揮発性半導体記憶装置である例について説明する。不揮発性半導体記憶装置は、複数のメモリセルＭＣを有している。図３４に示すように、メモリセルＭＣは、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸ１を介して形成された制御ゲート電極ＣＧと、半導体基板ＳＢ上にゲート絶縁膜ＭＺを介して形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、半導体基板ＳＢの表面に形成された半導体領域ＮＭ１およびＳＤ１を有している。
【０１６１】
以下、図２６〜図３４を用いて、本実施の形態の半導体装置の製造方法について説明する。図２６は、本実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。なお、図２６において、二重線で囲んだ工程では、「終端処理」が含まれていることを表している。図２７〜図３４は、本実施の形態の半導体装置（特に、メモリセルＭＣ部分）の製造工程中の要部断面図である。
【０１６２】
図２６に示す工程（Ｓ２１）〜工程（Ｓ２４）は、図７に示す工程（Ｓ１）〜工程（Ｓ４）と同様であるため、その説明を省略する。工程（Ｓ２４）まで完了した製造工程中の要部断面図を図２７に示しているが、本実施の形態では、ウエル領域に符号「ＰＷ３」を付している。
【０１６３】
次に、図２６に示す「ゲート絶縁膜ＧＯＸ１形成」工程（Ｓ２５）および「制御ゲート電極ＣＧ形成」工程（Ｓ２６）を実施する。図２８に示すように、半導体基板ＳＢ（ｐ型のウエル領域ＰＷ３）上にゲート絶縁膜ＧＯＸ１および制御ゲート電極ＣＧを形成する。ゲート絶縁膜ＧＯＸ１および制御ゲート電極ＣＧの形成方法は、実施の形態１のゲート絶縁膜ＧＯＸおよびゲート電極Ｇｔの形成方法と同様である。つまり、「ゲート絶縁膜ＧＯＸ１形成」工程（Ｓ２５）は、「終端処理」を含んでいる。
【０１６４】
次に、図２６に示す「ゲート絶縁膜ＭＺ形成」工程（Ｓ２７）および「メモリゲート電極ＭＧ形成」工程（Ｓ２８）を実施する。図２９に示すように、ゲート絶縁膜ＭＺを形成するために、制御ゲート電極ＣＧの上面および側面を覆うように絶縁膜ＭＺ１、ＭＺ２およびＭＺ３を順に形成する。絶縁膜ＭＺ１、ＭＺ２およびＭＺ３は、夫々、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる。絶縁膜ＭＺ１は、酸化シリコン膜からなり、例えば１０００〜１１００℃程度の温度で、熱酸化法またはＩＳＳＧ酸化法などにより形成する。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＣＶＤ法で形成する。絶縁膜ＭＺ３は、酸化シリコン膜からなり、ＣＶＤ法で形成する。なお、絶縁膜ＭＺ１の形成工程は、「終端処理」を含んでいる。
【０１６５】
次に、図３０に示すように、絶縁膜ＭＺ３上にポリシリコン膜等からなる導体膜ＰＳを形成する。導体膜ＰＳとして、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１６６】
次に、図３１に示すように、異方性ドライエッチング技術により導体膜ＰＳをエッチバックして、メモリゲート電極ＭＧおよびスペーサＳＰを形成する。制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜ＭＺ１、ＭＺ２およびＭＺ３を介してサイドウォールスペーサ状に残された導体膜ＰＳからなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜ＭＺ１、ＭＺ２およびＭＺ３を介してサイドウォールスペーサ状に残された導体膜ＰＳからなる、スペーサＳＰが形成される。
【０１６７】
次に、図３２に示すように、スペーサＳＰおよび絶縁膜ＭＺ１、ＭＺ２およびＭＺ３を除去する。まず、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰが露出されるようなレジストパターン（図示せず）を半導体基板ＳＢ上に形成する。そして、形成されたレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰを除去する。一方、メモリゲート電極ＭＧは、レジストパターンで覆われていたので、エッチングされずに残される。その後、このレジストパターンを除去する。次に、メモリゲート電極ＭＧで覆われていない部分の絶縁膜ＭＺ１、ＭＺ２およびＭＺ３を、例えばウェットエッチングなどのエッチングによって除去する。こうして、メモリゲート電極ＭＧとｐ型のウエルＰＷ３との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置するゲート絶縁膜ＭＺが形成される。ゲート絶縁膜ＭＺは、絶縁膜ＭＺ１、ＭＺ２およびＭＺ３の積層構造からなる。絶縁膜ＭＺ２は、電荷保持機能を有する。
【０１６８】
次に、図２６に示す「半導体領域ＮＭ１形成用不純物注入」工程（Ｓ２９）を実施する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび素子分離膜ＳＴＩをマスクとして用いて、半導体基板ＳＢのｐ型のウエル領域ＰＷ３に導入する。これにより、図３３に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、ｎ−型の半導体領域ＮＭ１が形成される。
【０１６９】
次に、図２６に示す「サイドウォールスペーサＳＷ１形成」工程（Ｓ３０）を実施する。半導体基板ＳＢ上に、サイドウォールスペーサＳＷ用の絶縁膜を形成し、この絶縁膜を例えば異方性エッチングによりエッチバックする。図３４に示すように、制御ゲート電極ＣＧの側壁上およびメモリゲート電極ＭＧの側壁上に選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷ１を形成する。このサイドウォールスペーサＳＷ１は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０１７０】
次に、図２６に示す「半導体領域ＳＤ１形成用不純物注入」工程（Ｓ３１）を実施する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷ１および素子分離膜ＳＴＩをマスクとして用いて、半導体基板ＳＢのｐ型のウエル領域ＰＷ３に導入する。これにより、図３４に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、ｎ＋型の半導体領域ＳＤ１を形成する。
【０１７１】
次に、図２６に示す「メモリセルＭＣ用熱処理」工程（Ｓ３２）を実施する。半導体基板ＳＢに熱処理を施し、イオン注入された半導体領域ＮＭ１形成用不純物および半導体領域ＳＤ１形成用不純物を活性化する。熱処理は、実施の形態１と同様に実施することができ、この熱処理工程は、「終端処理」を含んでいる。
【０１７２】
前記実施の形態１と同様に、配線形成工程を実施した後に、水素シンター工程を実施することも出来る。
【０１７３】
本実施の形態は、水素吸蔵サイトＨＡＳ形成工程（Ｓ２２）を実施した後に、メモリセルＭＣの製造工程を実施するものであり、メモリセルＭＣの製造工程に、「終端処理」を内在する工程が多数含まれているため、界面準位を充分に低減でき、メモリセルＭＣの書込み、消去および読出し特性を向上することができる。
【０１７４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１７５】
ＡｃＡＳ、ＡｃＧ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ  活性領域
ＡＲＦ  ＡＲＦ１  反射防止膜
ＢＬＫ  シリサイドブロック膜
ＣＰ  キャップ絶縁膜
ＣＴ  コンタクトホール
ＦＤ  フローティングディフュージョン
Ｇａ、Ｇｒ、Ｇｓ、Ｇｔ、Ｇｌｔ  ゲート電極
ＧＯＸ、ＧＯＸ１  ゲート絶縁膜
ＧＲ  ゲッタリング層
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４  層間絶縁膜
ＬＴ  周辺トランジスタ
Ｍ１、Ｍ２、Ｍ３  配線
ＭＬ  マイクロレンズ
ＭＺ  ゲート絶縁膜
ＭＺ１、ＭＺ２、ＭＺ３  絶縁膜
ＮＭ、ＮＭ１  半導体領域（低濃度半導体領域）
ＮＲ  半導体領域
ＮＷ  半導体領域（ｎ型のウエル領域）
ＯＰ１、ＯＰ２  開口部
ＯＸＦ  密着膜
ＰＤ  フォトダイオード
ＰＧ、Ｐａ、Ｐｆｄ、Ｐｇ、Ｐｒ１、Ｐｒ２、Ｐｓ、Ｐｔ１、Ｐｔ２  プラグ電極
Ｐａｇ、Ｐｒｇ、Ｐｓｇ、Ｐｔｇ  プラグ電極
ＰＲ  半導体領域
ＰＳ  導体膜
ＰＵ  画素
ＲＳ１、ＲＳ２、ＲＳ３、ＲＳ４、ＲＳ５  フォトレジストパターン
ＰＷ１、ＰＷ２、ＰＷ３  ウエル領域（ｐ型の半導体領域）
ＳＢ、ＳＢ０、ＳＢ１  半導体基板
ＳＤ、ＳＤ１  半導体領域
ＳＩＬ  金属シリサイド層
ＳＰ  スペーサ
ＳＳ  支持基板
ＳＴＩ  素子分離膜（素子分離領域）
ＳＷ  サイドウォールスペーサ
ＴＸ  転送トランジスタ
１Ａ  画素領域
２Ａ  周辺回路領域
【図１】
2017201647.tif 000003
【図２】
2017201647.tif 000004
【図３】
2017201647.tif 000005
【図４】
2017201647.tif 000006
【図５】
2017201647.tif 000007
【図６】
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【図７】
2017201647.tif 000009
【図８】
2017201647.tif 000010
【図９】
2017201647.tif 000011
【図１０】
2017201647.tif 000012
【図１１】
2017201647.tif 000013
【図１２】
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【図１３】
2017201647.tif 000015
【図１４】
2017201647.tif 000016
【図１５】
2017201647.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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