(57)【要約】      （修正有）【課題】ＶＤＰがシリアルＡＴＡメモリの記憶するコンテンツを表示部に表示するシステムにおいて、シリアルＡＴＡメモリのセキュリティを高めることができるシリアルＡＴＡメモリモジュールを提供する。【解決手段】シリアルＡＴＡメモリモジュール１０は、シリアルＡＴＡメモリ１０１と、第１セキュリティ回路１０２を備える。シリアルＡＴＡメモリ１０１は、リセット端子へのリセット信号を外部から入力したことにより読み出しが規制される。第１セキュリティ回路１０２は、リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、リセット端子へリセット信号を供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
リセット端子へのリセット信号を外部から入力したことにより読み出しが規制されるシリアルＡＴＡメモリと、
前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給するメモリ側セキュリティ回路と、
を備えるシリアルＡＴＡメモリモジュール。
【請求項２】
自モジュールが有するデバイスと自モジュールの基板との間、前記自モジュールの基板の内部の層、及び、前記シリアルＡＴＡメモリが有する電極間のうちの少なくとも１つを経由して前記メモリ側セキュリティ回路から前記リセット端子へ前記リセット信号を送信する配線、
を備える請求項１に記載のシリアルＡＴＡメモリモジュール。
【請求項３】
前記セキュリティ信号は、
直流信号、所定の時間毎にＨｉｇｈレベル電圧とＬｏｗレベル電圧とを繰り返す繰り返し信号、及び、時間経過に伴い電圧値が増加または減少するアナログ信号のうちの少なくとも１つ、または、前記直流信号、前記繰り返し信号、前記アナログ信号を任意に組み合わせた信号、を含む、
請求項１または請求項２に記載のシリアルＡＴＡメモリモジュール。
【請求項４】
リセット端子へのリセット信号を外部から入力したことにより読み出しが規制されるシリアルＡＴＡメモリと、前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給するメモリ側セキュリティ回路と、を備えるシリアルＡＴＡメモリモジュールに接続される制御基板モジュールであって、
前記シリアルＡＴＡメモリに前記シリアルＡＴＡメモリの読み出しを制御するシリアルＡＴＡ信号を供給するＶＤＰと、
前記メモリ側セキュリティ回路に前記セキュリティ信号を出力する制御側セキュリティ回路と、
を備える制御基板モジュール。
【請求項５】
前記ＶＤＰは、
コンテンツデータに係るデコードエラーを検出した場合、前記制御側セキュリティ回路に前記セキュリティ信号の出力を禁止させる、
請求項４に記載の制御基板モジュール。
【請求項６】
リセット端子へのリセット信号を外部から入力したことにより読み出しが規制されるシリアルＡＴＡメモリ、前記リセット端子へ前記リセット信号を供給するメモリ側セキュリティ回路、を有するシリアルＡＴＡメモリモジュールと、
前記シリアルＡＴＡメモリにシリアルＡＴＡ信号を供給するＶＤＰ、前記メモリ側セキュリティ回路に前記リセット信号の出力を禁止するセキュリティ信号を出力する制御側セキュリティ回路、を有し、前記シリアルＡＴＡメモリモジュールにインターフェースを介して接続される制御基板モジュールと、
を備え、
前記メモリ側セキュリティ回路は、
前記セキュリティ信号の入力がなくなることを条件として前記リセット信号を出力する、
メモリシステム。
【請求項７】
リセット端子へのリセット信号を外部から入力したことによりシリアルＡＴＡメモリの読み出しを規制する工程、
前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給する工程、
を含む制御方法。
【請求項８】
リセット端子へのリセット信号を外部から入力したことによりシリアルＡＴＡメモリの読み出しを規制する工程、
前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給する工程、
前記シリアルＡＴＡメモリにシリアルＡＴＡ信号を供給する工程、
前記リセット信号の出力を禁止するセキュリティ信号を出力する工程、
を含む制御方法。
【請求項９】
コンピュータに、
リセット端子へのリセット信号を外部から入力したことによりシリアルＡＴＡメモリの読み出しを規制すること、
前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給すること、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルＡＴＡメモリモジュール、制御基板モジュール、メモリシステム、制御方法及びプログラムに関する。
【背景技術】
【０００２】
ぱちんこや回胴式遊技機などの遊技機等、さまざまな装置においてＶＤＰ（Ｖｉｄｅｏ  Ｄｉｓｐｌａｙ  Ｐｒｏｃｅｓｓｏｒ）が使用されている。ＶＤＰが表示部に表示するコンテンツは、上記遊技機においては、例えば、ＮＯＲフラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＮＡＮＤフラッシュＲＯＭなどのメモリに記憶されている場合が多い。ＮＯＲフラッシュＲＯＭやＮＡＮＤフラッシュＲＯＭは、コンピュータと容易に接続するための規格化が行われていない。そのため、遊技機において、ＶＤＰが表示部に表示するコンテンツがＮＯＲフラッシュＲＯＭやＮＡＮＤフラッシュＲＯＭなどのメモリに記憶されている場合、外部からメモリに容易にアクセスすることはできず、コンテンツが外部に漏えいする可能性は低い。
特許文献１には、関連する技術として、シリアルＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）メモリのセキュリティを向上させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−０７６０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ぱちんこや回胴式遊技機などの遊技機では、ＮＯＲフラッシュＲＯＭやＮＡＮＤフラッシュＲＯＭなどのコンピュータに容易には接続することのできないメモリの代わりに、安価なシリアルＡＴＡメモリが利用されている。そして、遊技機においてシリアルＡＴＡメモリが利用される場合にも、コンテンツが外部に漏えいしないように、高いセキュリティが求められている。
ところで、シリアルＡＴＡメモリは、ＮＯＲフラッシュＲＯＭやＮＡＮＤフラッシュＲＯＭなどのメモリとは異なり、コンピュータに容易に接続するための規格化が行われているメモリである。そのため、シリアルＡＴＡメモリにコンピュータが接続された場合、シリアルＡＴＡメモリから容易にデータを読み出すことができる。
そこで、特許文献１に記載の技術を用いてシリアルＡＴＡメモリのセキュリティを向上されることが考えられる。特許文献１に記載の技術は、シリアルＡＴＡメモリが記憶しているデータを暗号化し、シリアルＡＴＡメモリからデータを読み出すときに暗号化キーを用いて暗号化を解除するものである。
しかしながら、ＶＤＰとシリアルＡＴＡメモリとが接続されている遊技機ではデータの暗号化やデータの暗号化解除の処理を行うことができないため、特許文献１に記載の技術を用いることはできず、シリアルＡＴＡメモリの記憶するコンテンツが外部に漏えいする可能性がある。
そのため、ＶＤＰがシリアルＡＴＡメモリの記憶するコンテンツを表示部に表示するシステムにおいて、シリアルＡＴＡメモリのセキュリティを高めることのできる技術が求められていた。
【０００５】
本発明は、上記の課題を解決することのできるシリアルＡＴＡメモリモジュール、制御基板モジュール、メモリシステム、制御方法及びプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、リセット端子へのリセット信号を外部から入力したことにより読み出しが規制されるシリアルＡＴＡメモリと、前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給するメモリ側セキュリティ回路と、を備えるシリアルＡＴＡメモリモジュールである。
【０００７】
また、本発明は、リセット端子へのリセット信号を外部から入力したことにより読み出しが規制されるシリアルＡＴＡメモリと、前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給するメモリ側セキュリティ回路と、を備えるシリアルＡＴＡメモリモジュールに接続される制御基板モジュールであって、前記シリアルＡＴＡメモリに前記シリアルＡＴＡメモリの読み出しを制御するシリアルＡＴＡ信号を供給するＶＤＰと、前記メモリ側セキュリティ回路に前記セキュリティ信号を出力する制御側セキュリティ回路と、を備える制御基板モジュールである。
【０００８】
また、本発明は、リセット端子へのリセット信号を外部から入力したことにより読み出しが規制されるシリアルＡＴＡメモリ、前記リセット端子へ前記リセット信号を供給するメモリ側セキュリティ回路、を有するシリアルＡＴＡメモリモジュールと、前記シリアルＡＴＡメモリにシリアルＡＴＡ信号を供給するＶＤＰ、前記メモリ側セキュリティ回路に前記リセット信号の出力を禁止するセキュリティ信号を出力する制御側セキュリティ回路、を有し、前記シリアルＡＴＡメモリモジュールにインターフェースを介して接続される制御基板モジュールと、を備え、前記メモリ側セキュリティ回路は、前記セキュリティ信号の入力がなくなることを条件として前記リセット信号を出力する、メモリシステムである。
【０００９】
また、本発明は、リセット端子へのリセット信号を外部から入力したことによりシリアルＡＴＡメモリの読み出しを規制する工程、前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給する工程、を含む制御方法である。
【００１０】
また、本発明は、リセット端子へのリセット信号を外部から入力したことによりシリアルＡＴＡメモリの読み出しを規制する工程、前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給する工程、前記シリアルＡＴＡメモリにシリアルＡＴＡ信号を供給する工程、前記リセット信号の出力を禁止するセキュリティ信号を出力する工程、を含む制御方法である。
【００１１】
また、本発明は、コンピュータに、リセット端子へのリセット信号を外部から入力したことによりシリアルＡＴＡメモリの読み出しを規制すること、前記リセット信号の出力を禁止するセキュリティ信号の入力がなくなることを条件として、前記リセット端子へ前記リセット信号を供給すること、を実行させるプログラムである。
【発明の効果】
【００１２】
本発明によれば、ＶＤＰがシリアルＡＴＡメモリの記憶するコンテンツを表示部に表示するシステムにおいて、シリアルＡＴＡメモリのセキュリティを高めることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第一の実施形態によるシリアルＡＴＡメモリモジュールの最小構成を示す図である。
【図２】本発明の第二の実施形態によるメモリシステムのコンテンツデータ読み出し可能時の構成を示す図である。
【図３】本発明の第二の実施形態によるメモリシステムのコンテンツデータ読み出し禁止時の構成を示す図である。
【発明を実施するための形態】
【００１４】
＜第一の実施形態＞
本発明の第一の実施形態によるシリアルＡＴＡメモリモジュールについて説明する。
本発明の第一の実施形態によるシリアルＡＴＡメモリモジュールは、本発明の最小構成のシリアルＡＴＡメモリモジュールである。
【００１５】
本発明の第一の実施形態によるシリアルＡＴＡメモリモジュール１０は、図１に示すように、少なくとも、シリアルＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）メモリ１０１と、メモリ側セキュリティ回路１０２と、を備える。
【００１６】
シリアルＡＴＡメモリ１０１は、リセット端子へのリセット信号ＳＧｒｅｓの入力により読み出しが規制される。
【００１７】
メモリ側セキュリティ回路１０２は、リセット信号ＳＧｒｅｓの出力を禁止するセキュリティ信号ＳＧｓｃの入力がなくなることを条件として、リセット端子へリセット信号ＳＧｒｅｓを供給する。
【００１８】
このようにすれば、シリアルＡＴＡメモリモジュール１０は、ＶＤＰ（Ｖｉｄｅｏ  Ｄｉｓｐｌａｙ  Ｐｒｏｃｅｓｓｏｒ）がシリアルＡＴＡメモリ１０１の記憶するコンテンツを表示部に表示するシステムにおいて、シリアルＡＴＡメモリ１０１のセキュリティを高めることができる。
【００１９】
＜第二の実施形態＞
本発明の第二の実施形態によるメモリシステムについて説明する。
本発明の第二の実施形態によるメモリシステム１は、図２に示すように、シリアルＡＴＡメモリモジュール１０と、制御基板モジュール２０と、を備える。
【００２０】
シリアルＡＴＡメモリモジュール１０は、シリアルＡＴＡメモリ１０１と、メモリ側セキュリティ回路１０２と、第１インターフェース１０３と、第２インターフェース１０４と、を備える。
【００２１】
シリアルＡＴＡメモリ１０１は、リセット端子へのリセット信号ＳＧｒｅｓの入力により読み出しが規制される。
シリアルＡＴＡメモリ１０１は、後述するＶＤＰ２０１が表示部に表示するコンテンツを記憶する。
【００２２】
メモリ側セキュリティ回路１０２は、リセット信号ＳＧｒｅｓの出力を禁止するセキュリティ信号ＳＧｓｃの入力がなくなることを条件として、リセット端子へリセット信号ＳＧｒｅｓを供給する。
【００２３】
第１インターフェース１０３は、後述する第３インターフェース２０４に接続される。
第２インターフェース１０４は、後述する第４インターフェース２０５に接続される。
【００２４】
制御基板モジュール２０は、ＶＤＰ２０１と、制御側セキュリティ回路２０２と、電源２０３と、第３インターフェース２０４と、第４インターフェース２０５と、を備える。
【００２５】
ＶＤＰ２０１は、シリアルＡＴＡメモリ１０１にシリアルＡＴＡメモリ１０１の読み出しを制御するシリアルＡＴＡ信号ＳＧｓａｔａを供給する。
ＶＤＰ２０１は、コンテンツデータＳＧｃｏｎに係るデコードエラーを検出した場合、後述する制御側セキュリティ回路２０２にセキュリティ信号ＳＧｓｃ信号の出力の禁止を指示する出力禁止信号ＳＧｓｔを送信し、制御側セキュリティ回路２０２にセキュリティ信号ＳＧｓｃの出力を禁止させる。
【００２６】
制御側セキュリティ回路２０２は、ＶＤＰ２０１から出力禁止信号ＳＧｓｔを受信した場合、セキュリティ信号ＳＧｓｃの出力を禁止する。
電源２０３は、第４インターフェース２０５に電力を供給する。
【００２７】
第３インターフェース２０４は、第１インターフェース１０３に接続される。
第４インターフェース２０５は、第２インターフェース１０４に接続される。
【００２８】
次に、本発明の第二の実施形態によるメモリシステムの処理について説明する。
まず、図２に示すように、シリアルＡＴＡメモリモジュール１０と制御基板モジュール２０とが接続され、ＶＤＰ２０１がシリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを読み出すことができる場合のメモリシステム１の動作について説明する。
【００２９】
メモリシステム１において、第１インターフェース１０３と第３インターフェース２０４とが接続される。
また、第２インターフェース１０４と第４インターフェース２０５とが接続される。
電源２０３は、第４インターフェース２０５に電力を供給する。
【００３０】
制御側セキュリティ回路２０２は、第４インターフェース２０５と第２インターフェース１０４を介して、セキュリティ信号ＳＧｓｃをメモリ側セキュリティ回路１０２に送信する。
なお、セキュリティ信号ＳＧｓｃは、例えば、直流信号、所定の時間毎にＨｉｇｈレベル電圧とＬｏｗレベル電圧とを繰り返す繰り返し信号、及び、時間経過に伴い電圧値が増加または減少するアナログ信号のうちの少なくとも１つを含む。
また、セキュリティ信号ＳＧｓｃは、直流信号、繰り返し信号、アナログ信号を任意に組み合わせた信号であってもよい。
セキュリティ信号ＳＧｓｃは、簡単には生成することのできない電圧波形を含む信号である。
【００３１】
メモリ側セキュリティ回路１０２は、制御側セキュリティ回路２０２からセキュリティ信号ＳＧｓｃを受信する。
メモリ側セキュリティ回路１０２は、セキュリティ信号ＳＧｓｃを受信している間、シリアルＡＴＡ１０１にはリセット信号ＳＧｒｅｓを送信しない。
【００３２】
ＶＤＰ２０１は、第３インターフェース２０４と第１インターフェース１０３とを介して、シリアルＡＴＡ信号ＳＧｓａｔａをシリアルＡＴＡメモリ１０１に送信する。
シリアルＡＴＡメモリ１０１は、ＶＤＰ２０１からシリアルＡＴＡ信号ＳＧｓａｔａを受信する。
【００３３】
シリアルＡＴＡメモリ１０１は、リセット端子からリセット信号ＳＧｒｅｓを受信していないためアクセス可能な状態であり、シリアルＡＴＡ信号ＳＧｓａｔａを受信すると、シリアルＡＴＡ信号ＳＧｓａｔａが指定するコンテンツデータＳＧｃｏｎをＶＤＰ２０１に送信する。
【００３４】
ＶＤＰ２０１は、シリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを受信する。
ＶＤＰ２０１は、受信したコンテンツデータＳＧｃｏｎを図示していない表示部に表示させる。
【００３５】
以上のように、シリアルＡＴＡメモリモジュール１０と制御基板モジュール２０とが接続されている場合、ＶＤＰ２０１は、シリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを読み出すことが可能であり、読み出したコンテンツデータを表示部に表示させることができる。
【００３６】
次に、図３に示すように、シリアルＡＴＡメモリモジュール１０と制御基板モジュール２０との接続が外され、ＶＤＰ２０１がシリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを読み出すことができない場合のメモリシステム１の動作について説明する。
【００３７】
メモリシステム１において、第１インターフェース１０３と第３インターフェース２０４との接続が外される。
また、第２インターフェース１０４と第４インターフェース２０５との接続が外される。
【００３８】
メモリ側セキュリティ回路１０２は、制御側セキュリティ回路２０２からセキュリティ信号ＳＧｓｃを受信しない。
メモリ側セキュリティ回路１０２は、セキュリティ信号ＳＧｓｃを受信しない間、シリアルＡＴＡ１０１にリセット信号ＳＧｒｅｓを送信する。
【００３９】
シリアルＡＴＡメモリ１０１は、リセット端子からリセット信号ＳＧｒｅｓを受信しているためアクセス不可能な状態である。
したがって、図３に示すように、コンピュータ３０をシリアルＡＴＡメモリ１０１に接続し、コンピュータ３０からシリアルＡＴＡ信号ＳＧｓａｔａをシリアルＡＴＡメモリ１０１に送信しても、コンピュータ３０は、シリアルＡＴＡメモリ１０１からシリアルＡＴＡ信号ＳＧｓａｔａが指定するコンテンツデータＳＧｃｏｎを受信できない。
【００４０】
以上のように、シリアルＡＴＡメモリモジュール１０と制御基板モジュール２０との接続が外されている場合、コンピュータ３０をシリアルＡＴＡメモリ１０１に接続しても、コンピュータ３０は、シリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを読み出すことが不可能であり、コンテンツデータを表示部に表示させることができない。
【００４１】
また、メモリシステム１において、第１インターフェース１０３と第３インターフェース２０４との接続は外されるが、第２インターフェース１０４と第４インターフェース２０５との接続は外されない場合も考えられる。
この場合、制御側セキュリティ回路２０２からメモリ側セキュリティ回路１０２へセキュリティ信号ｓｃが送信され、シリアルＡＴＡメモリ１０１がアクセス可能な状態になる可能性がある。そして、コンピュータ３０をシリアルＡＴＡメモリ１０１に接続し、コンピュータ３０からシリアルＡＴＡ信号ＳＧｓａｔａをシリアルＡＴＡメモリ１０１に送信すると、コンピュータ３０は、シリアルＡＴＡメモリ１０１からシリアルＡＴＡ信号ＳＧｓａｔａが指定するコンテンツデータＳＧｃｏｎを受信できる可能性がある。
したがって、第１インターフェース１０３と第３インターフェース２０４との接続は外されるが、第２インターフェース１０４と第４インターフェース２０５との接続は外されない場合であっても、シリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎが外部に漏えいしないようにする必要がある。
【００４２】
そこで、第１インターフェース１０３と第３インターフェース２０４との接続が外れた場合、ＶＤＰ２０１がシリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを受信できないことを利用する。
ＶＤＰ２０１は、コンテンツデータＳＧｃｏｎを受信できないときに発生するデコードエラーを検出した場合、制御側セキュリティ回路２０２に出力禁止信号ＳＧｓｔを送信する。
制御側セキュリティ回路２０２は、ＶＤＰ２０１から出力禁止信号ＳＧｓｔを受信する。
制御側セキュリティ回路２０２は、出力禁止信号ＳＧｓｔを受信すると、セキュリティ信号ＳＧｓｃの出力を禁止する。
【００４３】
また、第１インターフェース１０３と第３インターフェース２０４との接続が外れた場合に、電源２０３が第４インターフェース２０５への電力の供給を停止してもよい。
このようにすれば、制御側セキュリティ回路２０２からメモリ側セキュリティ回路へセキュリティ信号ＳＧｓｃは送信されない。
【００４４】
以上のように、第１インターフェース１０３と第３インターフェース２０４との接続は外されるが、第２インターフェース１０４と第４インターフェース２０５との接続は外されない場合であっても、コンピュータ３０は、シリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを読み出すことが不可能であり、コンテンツデータを表示部に表示させることができない。
【００４５】
なお、メモリ側セキュリティ回路１０２からシリアルＡＴＡメモリ１０１へリセット信号ＳＧｒｅｓを送信する配線が切断された場合、シリアルＡＴＡメモリ１０１が備えるリセット端子には、リセット信号ＳＧｒｅｓが送信されなくなる。その場合、コンピュータ３０をシリアルＡＴＡメモリ１０１に接続し、コンピュータ３０からシリアルＡＴＡ信号ＳＧｓａｔａをシリアルＡＴＡメモリ１０１に送信すると、コンピュータ３０は、シリアルＡＴＡメモリ１０１からシリアルＡＴＡ信号ＳＧｓａｔａが指定するコンテンツデータＳＧｃｏｎを受信できる。
そこで、メモリ側セキュリティ回路１０２からシリアルＡＴＡメモリ１０１へリセット信号ＳＧｒｅｓを送信する配線は、シリアルＡＴＡメモリモジュール１０が有するデバイスとシリアルＡＴＡメモリモジュール１０の基板との間、シリアルＡＴＡメモリモジュール１０の基板の内部の層、及び、シリアルＡＴＡメモリ１０１が有する電極間のうちの少なくとも１つを経由するように実装を工夫する。
【００４６】
以上のように、メモリ側セキュリティ回路１０２からシリアルＡＴＡメモリ１０１へリセット信号ＳＧｒｅｓを送信する配線が切断され辛くなることで、コンピュータ３０は、シリアルＡＴＡメモリ１０１からコンテンツデータＳＧｃｏｎを読み出すことが不可能であり、コンテンツデータを表示部に表示させることができない。
【００４７】
以上、本発明の第二の実施形態によるメモリシステム１について説明した。
本発明の第二の実施形態によるメモリシステム１は、シリアルＡＴＡメモリ１０１と、メモリ側セキュリティ回路１０２と、を備える。シリアルＡＴＡメモリ１０１は、リセット端子へのリセット信号ＳＧｒｅｓの入力により読み出しが規制される。メモリ側セキュリティ回路１０２は、リセット信号ＳＧｒｅｓの出力を禁止するセキュリティ信号ＳＧｓｃの入力がなくなることを条件として、リセット端子へリセット信号ＳＧｒｅｓを供給する。
このようにすれば、シリアルＡＴＡメモリモジュール１０は、ＶＤＰ２０１がシリアルＡＴＡメモリ１０１の記憶するコンテンツを表示部に表示するシステムにおいて、シリアルＡＴＡメモリ１０１のセキュリティを高めることができる。
【００４８】
なお、本発明の実施形態における処理フローは、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。
【００４９】
本発明の実施形態におけるシリアルＡＴＡメモリ１０１、その他の記憶部のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、シリアルＡＴＡメモリ１０１、その他の記憶部のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。
【００５０】
本発明の実施形態について説明したが、上述のシリアルＡＴＡメモリモジュール１０、制御基板モジュール２０のそれぞれは内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータがそのプログラムを実行するようにしてもよい。
【００５１】
また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、追加、種々の省略、置き換え、変更を行ってよい。
【符号の説明】
【００５３】
１・・・メモリシステム
１０・・・シリアルＡＴＡメモリモジュール
２０・・・制御基板モジュール
１０１・・・シリアルＡＴＡメモリ
１０２・・・メモリ側セキュリティ回路
１０３・・・第１インターフェース
１０４・・・第２インターフェース
２０１・・・ＶＤＰ（Ｖｉｄｅｏ  Ｄｉｓｐｌａｙ  Ｐｒｏｃｅｓｓｏｒ）
２０２・・・制御側セキュリティ回路
２０３・・・電源
２０４・・・第３インターフェース
２０５・・・第４インターフェース
【図１】
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【図２】
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【図３】
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