(57)【要約】【課題】ＧａＮまたはＳｉＣを用いたＩＧＢＴにおいては、３［ｅＶ］程度の光がＩＧＢＴの内部において発生する。これにより、ＩＧＢＴのゲート絶縁膜に欠陥が生じるという問題がある。また、深い準位にトラップされた電荷が励起されてチャネル領域に移動することにより、ゲート閾値電圧が予め定められた値から変動するという問題がある。【解決手段】伝導度変調が可能な第１の半導体層と、第１のゲート電極とを有し、第１のゲート電極と第１の半導体層との間にゲート絶縁膜を有しないノーマリオン型半導体素子と、第２の半導体層と、第２のゲート電極と、第２の半導体層記第２のゲート電極との間のゲート絶縁膜とを有するノーマリオフ型半導体素子とを備え、ノーマリオン型半導体素子とノーマリオフ型半導体素子とは直列に接続されている、半導体装置を提供する。【選択図】図１
2017168611.tif 000002
【特許請求の範囲】
【請求項１】
伝導度変調が可能な第１の半導体層と、第１のゲート電極とを有し、前記第１のゲート電極と前記第１の半導体層との間にゲート絶縁膜を有しないノーマリオン型半導体素子と、
第２の半導体層と、第２のゲート電極と、前記第２の半導体層と前記第２のゲート電極との間のゲート絶縁膜とを有するノーマリオフ型半導体素子と
を備え、
前記ノーマリオン型半導体素子と前記ノーマリオフ型半導体素子とは直列に接続されている
半導体装置。
【請求項２】
前記ノーマリオフ型半導体素子をオフした場合に前記ノーマリオン型半導体素子もオフするように、前記ノーマリオフ型半導体素子と前記ノーマリオン型半導体素子とがカスコード接続されている
請求項１に記載の半導体装置。
【請求項３】
前記ノーマリオフ型半導体素子は、エミッタ電極を有するＩＧＢＴおよびソース電極を有するＭＯＳＦＥＴのいずれか一方であり、
前記ノーマリオン型半導体素子は静電誘導型サイリスタであり、
前記カスコード接続において、前記静電誘導型サイリスタにおける前記第１のゲート電極と、前記ノーマリオフ型半導体素子における前記エミッタ電極および前記ソース電極のいずれか一方とが電気的に接続されている
請求項２に記載の半導体装置。
【請求項４】
前記ノーマリオフ型半導体素子の前記第２の半導体層は、炭化ケイ素および窒化ガリウムのいずれか一方を有する
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記ノーマリオン型半導体素子の前記第１の半導体層は、炭化ケイ素および窒化ガリウムのいずれか一方を有する
請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記ノーマリオン型半導体素子は、前記ノーマリオフ型半導体素子よりも耐圧が高い
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記ノーマリオン型半導体素子が設けられた第１の半導体基板と、
前記第１の半導体基板とは異なる半導体基板である、前記ノーマリオフ型半導体素子が設けられた第２の半導体基板と
を備える
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の半導体基板と前記第２の半導体基板とを載置する基板をさらに備える
請求項７に記載の半導体装置。
【請求項９】
前記第１の半導体基板と前記第２の半導体基板と間に遮光性の樹脂をさらに有する
請求項７または８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【０００２】
ＧａＮ（窒化ガリウム）またはＳｉＣ（炭化ケイ素）を有する半導体素子は、Ｓｉ（シリコン）を有する半導体素子よりも電力変換効率が高い。例えば、ＧａＮまたはＳｉＣを有する半導体素子は、Ｓｉを有する半導体素子よりも電力損失が小さいので、省エネルギー効果が期待される。従来、ＧａＮまたはＳｉＣを用いたＦＥＴ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）をカスコード（ｃａｓｃｏｄｅ）接続していた（例えば、特許文献１および２参照）。また、ＳｉＣを用いたＦＥＴと、Ｓｉを用いたＦＥＴとをカスケード（ｃａｓｃａｄｅ）接続していた（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特表２０１０−５２２４３２号公報
［特許文献２］  特開２０１１−１６６６７３号公報
［特許文献３］  特開２０１４−３１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
５［ｋＶ］以上の耐圧を有し、かつ、低オン電圧を有するデバイスとして、ＧａＮまたはＳｉＣを用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が検討されている。ＧａＮまたはＳｉＣを用いたＩＧＢＴにおいては、ＧａＮまたはＳｉＣのバンドギャップエネルギーに近い３［ｅＶ］程度のエネルギーを有する光がＩＧＢＴの内部において発生する。それゆえ、３［ｅＶ］程度の光により、ＩＧＢＴのゲート絶縁膜に欠陥が生じる問題がある。また、３［ｅＶ］程度の光により、ゲート絶縁膜中の深い準位にトラップされていた電荷が励起されてチャネル領域に移動することにより、ゲート閾値電圧が予め定められた値から変動するという問題がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、ノーマリオン型半導体素子と、ノーマリオフ型半導体素子とを備える半導体装置を提供する。ノーマリオン型半導体素子は、第１の半導体層と、第１のゲート電極とを有してよい。第１の半導体層においては伝導度変調が可能であってよい。ノーマリオン型半導体素子は、第１のゲート電極と第１の半導体層との間にゲート絶縁膜を有しなくてよい。ノーマリオフ型半導体素子は、第２の半導体層と、第２のゲート電極と、第２の半導体層と第２のゲート電極との間のゲート絶縁膜とを有してよい。ノーマリオン型半導体素子とノーマリオフ型半導体素子とは直列に接続されていてよい。
【０００５】
ノーマリオフ型半導体素子をオフした場合にノーマリオン型半導体素子もオフするように、ノーマリオフ型半導体素子とノーマリオン型半導体素子とがカスコード接続されていてよい。
【０００６】
ノーマリオフ型半導体素子は、ＩＧＢＴおよびＭＯＳＦＥＴのいずれか一方であってよい。ＩＧＢＴは、エミッタ電極を有してよい。ＭＯＳＦＥＴは、ソース電極を有してよい。ノーマリオン型半導体素子は静電誘導型サイリスタであってよい。カスコード接続において、静電誘導型サイリスタにおける第１のゲート電極と、ノーマリオフ型半導体素子におけるエミッタ電極およびソース電極のいずれか一方とが電気的に接続されていてよい。
【０００７】
ノーマリオフ型半導体素子の第２の半導体層は、炭化ケイ素および窒化ガリウムのいずれか一方を有してよい。
【０００８】
ノーマリオン型半導体素子の第１の半導体層は、炭化ケイ素および窒化ガリウムのいずれか一方を有してよい。
【０００９】
ノーマリオン型半導体素子は、ノーマリオフ型半導体素子よりも耐圧が高くてよい。
【００１０】
半導体装置は、第１の半導体基板と、第２の半導体基板とを備えてよい。第１の半導体基板には、ノーマリオン型半導体素子が設けられてよい。第２の半導体基板は、第１の半導体基板とは異なる半導体基板であってよい。第２の半導体基板には、ノーマリオフ型半導体素子が設けられてよい。
【００１１】
半導体装置は、第１の半導体基板と第２の半導体基板とを載置する基板をさらに備えてよい。
【００１２】
半導体装置は、第１の半導体基板と第２の半導体基板と間に遮光性の樹脂をさらに有してよい。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態における半導体装置１００の回路図である。
【図２】ＳＩサイリスタ１０およびＭＯＳＦＥＴ４０の要部断面を示す図である。
【図３】半導体装置１００に順バイアスを印加した状態を示す図である。（ａ）は、ゲートＧ２をターンオンした後の状態を示す図である。（ｂ）は、ゲートＧ２をターンオフした後の過渡状態を示す図である。（ｃ）は、ゲートＧ２をターンオフした後、半導体装置１００に流れる電流が遮断された定常状態を示す図である。
【図４】半導体装置１００に逆バイアスを印加した状態を示す図である。
【図５】半導体基板２０および半導体基板５０を１つの基板９０上に設けた半導体装置１００の構成例を示す図である。
【図６】第２実施形態における半導体装置２００の回路図である。
【図７】ＳＩサイリスタ１０およびＩＧＢＴ４５の要部断面を示す図である。
【図８】第１変形例におけるＳＩサイリスタ１４の要部断面を示す図である。
【図９】第２変形例におけるＳＩサイリスタ１８の要部断面を示す図である。
【発明を実施するための形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、第１実施形態における半導体装置１００の回路図である。本例の半導体装置１００は、ノーマリオン型半導体素子としてのＳＩサイリスタ（Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｈｙｒｉｓｔｏｒ）１０と、ノーマリオフ型半導体素子としてのＭＯＳＦＥＴ４０とを備える。
【００１７】
ＳＩサイリスタ１０は、アノードＡ、カソードＫおよびゲートＧ１を有する。アノードＡと、カソードＫと、ゲートＧ１とは、後述するアノード電極３２と、カソード電極３６と、第１のゲート電極としてのゲート電極３４とに各々対応してよい。
【００１８】
ＳＩサイリスタ１０は、ｐｎｐｎ構造を有する一般的なサイリスタとは異なる。本例において、ソース端子とゲートＧ１とは電気的に接続している。また、本例において、ソース端子の電位はゼロ［Ｖ］であるので、ゲートＧ１の電位はゼロ［Ｖ］である。このとき、アノードＡの電位がカソードＫの電位よりも順方向電圧Ｖｆ以上であれば、アノードＡからカソードＫへ順方向電流が流れる。本例においては、外部からの電位操作によりゲートＧ１の電位を制御しない。つまり、ＳＩサイリスタ１０は、ノーマリオン型半導体素子と見なすことができる。
【００１９】
ＭＯＳＦＥＴ４０は、ドレインＤ、ソースＳおよびゲートＧ２を有する。ドレインＤと、ソースＳと、ゲートＧ２とは、後述するドレイン電極６２と、ソース電極６６と、第２のゲート電極としてのゲート電極６４とに各々対応してよい。
【００２０】
本例において、ＳＩサイリスタ１０とＭＯＳＦＥＴ４０とは、直列に接続されている。本例においては、特に、ＳＩサイリスタ１０とＭＯＳＦＥＴ４０とがカスコード接続されている。つまり、本例においては、ゲートＧ１とソースＳとが電気的に接続され、カソードＫとドレインＤとが電気的に接続されている。
【００２１】
本例においては、アノードＡに電気的に接続する外部端子を、ドレイン端子と称する。また、ソースＳおよびゲートＧ１に電気的に接続する外部端子を、ソース端子と称する。また、ゲートＧ２に電気的に接続する外部端子をゲート端子と称する。
【００２２】
図２は、ＳＩサイリスタ１０およびＭＯＳＦＥＴ４０の要部断面を示す図である。ＳＩサイリスタ１０は第１の半導体基板としての半導体基板２０に形成される。また、ＭＯＳＦＥＴ４０は、半導体基板２０とは異なる半導体基板である第２の半導体基板としての半導体基板５０に形成される。なお、本例において、半導体基板は、おもて面および裏面に設けられる電極まで含めるものとする。本例は要部断面のみを示すが、ＳＩサイリスタ１０およびＭＯＳＦＥＴ４０は、紙面横方向に各々繰り返し構造を有してよい。また、ＳＩサイリスタ１０およびＭＯＳＦＥＴ４０は、紙面奥または手前方向にストライプ状に延在してよい。
【００２３】
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、本明細書においては、電導度変調が生じる半導体層とドリフト層とが、ｎ型である例を記載する。ただし、他の例においては当該半導体層およびドリフト層が、ｐ型であるとしてもよい。当該他の例において、各半導体素子をどのように構成するかは当業者であれば理解することができる。なお、本明細書において、Ｅは１０のべき乗を意味する。例えば、１Ｅ＋１６は１×１０１６を意味する。
【００２４】
（ＳＩサイリスタ１０）半導体基板２０は、ｐ＋型層２２、ｎ型層２４、第１の半導体層としてのｎ−型層２６、ｐ＋型領域２８、ｎ＋型領域２９、アノード電極３２、ゲート電極３４およびカソード電極３６を有する。なお、半導体基板は、半導体チップと称してもよい。ｐ＋型層２２、ｎ型層２４、ｎ−型層２６、ｐ＋型領域２８およびｎ＋型領域２９を含む半導体層は、ＳｉＣおよびＧａＮのいずれか一方を有してよい。半導体層としてＳｉＣまたはＧａＮを用いることにより、半導体層としてＳｉを用いる場合に比べてＳＩサイリスタ１０を高耐圧にすることができる。なお、本例の半導体層は、ＧａＮを有する。
【００２５】
本例において、アノード電極３２は半導体基板２０の裏面に位置し、ゲート電極３４およびカソード電極３６は半導体基板２０のおもて面に位置する。ＳＩサイリスタ１０は、ゲート電極３４とｎ−型層２６との間にゲート絶縁膜を有しない。即ち、本例のゲート電極３４は、ｐ＋型領域２８に直接接する。ゲート電極３４の電位がアノード電極３２の電位よりも低い場合には、ｎ−型層２６からゲート電極３４へｈ＋（正孔）が引き抜かれる。それゆえ、本例では、ゲート電極３４が正孔電流のパスとなり得る。
【００２６】
半導体層がＧａＮである本例では、ｎ型不純物はＳｉ（シリコン）、Ｇｅ（ゲルマニウム）およびＯ（酸素）のうち一種類以上の元素であってよい。また、ｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）のうち１種類以上の元素であってよい。これに対して、半導体層がＳｉＣである場合には、ｎ型不純物はＮ（窒素）およびＰ（リン）のうち一種類以上の元素であってよく、ｐ型不純物はＡｌ（アルミニウム）およびＢ（ボロン）のうち一種類以上の元素であってよい。
【００２７】
ｎ型層２４は、ｐ＋型層２２上に位置する。ｎ型層２４は、ｐ＋型領域２８から下に空乏層が拡張した場合に、空乏層の拡張を止める機能を有してよい。ｎ−型層２６は、ｎ型層２４上に位置する。ｎ−型層２６のゲート電極３４下には、ｐ＋型領域２８が位置する。また、ｎ−型層２６のカソード電極３６下には、ｎ＋型領域２９が位置する。カソード電極３６とｎ＋型領域２９とは直接接続する。なお、本例においては、アノード電極３２からカソード電極３６に向かう向きを上と称する。これと逆の方向を下と称する。
【００２８】
アノード電極３２をカソード電極３６よりも順方向電圧Ｖｆ以上高くした場合に、ｐ＋型層２２からｎ−型層２６にｈ＋（正孔）が注入され、ｎ＋型領域２９からｎ−型層２６にｅ−（電子）が注入される。これにより、ｎ−型層２６において伝導度変調が生じて、アノード電極３２からカソード電極３６に正孔電流が流れる。つまり、ＳＩサイリスタ１０は、順方向電圧Ｖｆ以上の順バイアスを印加することにより、アノード電極３２からカソード電極３６に正孔電流が流れるバイポーラ半導体素子である。
【００２９】
ＳＩサイリスタ１０は、ＭＯＳＦＥＴ４０よりも耐圧が高くてよい。本例において、ＳＩサイリスタ１０は５［ｋＶ］の耐圧を有し、ＭＯＳＦＥＴ４０は１００［Ｖ］の耐圧を有する。本例のＳＩサイリスタ１０においては、アノードＡからゲートＧ１を経由してソースＳに第１の主電流Ｉ１が流れる。これに対して、本例のＭＯＳＦＥＴ４０においては、ドレインＤからソースＳに第２の主電流Ｉ２が流れる。
【００３０】
（ＭＯＳＦＥＴ４０）半導体基板５０は、ｎ＋型のドレイン層５２、第２の半導体層としてのｎ−型のドリフト層５４、ｐ型のベース領域５６、ｐ＋型のコンタクト領域５８、ｎ＋型のソース領域５９、ドレイン電極６２、ゲート電極６４、ゲート絶縁膜６５およびソース電極６６を有する。本例において、ドレイン層５２、ドリフト層５４、ベース領域５６、コンタクト領域５８およびソース領域５９の半導体層は、Ｓｉ層である。Ｓｉ層に対するｎ型およびｐ型不純物の元素は、半導体層がＳｉＣである場合の元素の例と同じであってよい。
【００３１】
ドレイン電極６２は半導体基板５０の裏面に位置し、ゲート電極６４およびソース電極６６は半導体基板５０のおもて面に位置する。ＭＯＳＦＥＴ４０は、ドリフト層５４とゲート電極６４との間にゲート絶縁膜６５を有する。特に、ゲート絶縁膜６５は、ドリフト層５４中に設けられたベース領域５６とゲート電極６４との間にも設けられる。ゲート絶縁膜６５下であって、ドリフト層５４とソース領域５９との間におけるベース領域５６は、チャネル形成領域として機能する。
【００３２】
ゲート電極６４が所定の電位以上となると、チャネル形成領域に電荷反転層が生じる。このとき、ドレイン電極６２の電位がソース電極６６の電位よりも高いと、ソース電極６６からドレイン電極６２に電子電流が流れる。つまり、ドレイン電極６２からソース電極６６に電流Ｉが流れる。なお、ＭＯＳＦＥＴ４０は、ドリフト層５４にはｅ−（電子）のみが注入されるユニポーラ半導体素子である。
【００３３】
なお、他の例において、ドレイン層５２、ドリフト層５４、ベース領域５６、コンタクト領域５８およびソース領域５９の半導体層は、ＳｉＣおよびＧａＮのいずれか一方を有してもよい。本例のＭＯＳＦＥＴ４０においては、ＳＩサイリスタ１０と比べて流れる電流量が少ないので、半導体層がＳｉＣまたはＧａＮであったとしても発光によるゲート絶縁膜６５への影響を低減することができる。
【００３４】
図３は、半導体装置１００に順バイアスを印加した状態を示す図である。（ａ）は、ゲートＧ２をターンオンした後の状態を示す図である。（ｂ）は、ゲートＧ２をターンオフした後の過渡状態を示す図である。（ｃ）は、ゲートＧ２をターンオフした後、半導体装置１００に流れる電流が遮断された定常状態を示す図である。
【００３５】
（ａ）に示すように、順バイアス時においては、ドレイン端子の電位がソース端子の電位よりも高いので、ゲートＧ１からソースＳに電流Ｉ１が流れる。また、ゲートＧ２もオン状態であるので、カソードＫおよびＭＯＳＦＥＴ４０を経由してドレインＤからソースＳに電流Ｉ２が流れる。なお、半導体装置１００に順バイアスが印加された場合において、ソース端子は、例えばゼロ［Ｖ］である。
【００３６】
本例においては、電流Ｉ１は電流Ｉ２よりも大きい。本例においては、電流Ｉ１と電流Ｉ２との比はＩ１：Ｉ２＝１：０．５とすることができ、より好適にはＩ１：Ｉ２＝１：０．３とすることができる。なお、電流量は、半導体基板２０および半導体基板５０の面積（即ち、チップサイズ）により定めることができる。本例では、Ｉ１：Ｉ２＝１：１とする場合と比較して、ＭＯＳＦＥＴ４０のチップサイズを小さくすることができる。
【００３７】
なお、カスコード接続を有する半導体装置１００に所定の電流Ｉを流す場合において、２つのＭＯＳＦＥＴ４０をカスコード接続する比較例の場合は、絶対値が電流Ｉに等しい電子電流ｉｅを各ＭＯＳＦＥＴ４０に流す必要がある。これに対して、ＭＯＳＦＥＴ４０とＳＩサイリスタ１０とをカスコード接続する本例の場合は、絶対値が電流Ｉよりも小さい電子電流Ｉ２をＭＯＳＦＥＴ４０に流し、かつ、絶対値が電流Ｉよりも小さい正孔電流Ｉ１をＳＩサイリスタ１０に流すことにより、半導体装置１００に所定の電流Ｉを流すことができる。それゆえ、比較例よりも本例の方が、ＭＯＳＦＥＴ４０のチップサイズを小さくすることができる。それゆえ、本例では、ノーマリオフ型半導体素子の製造に必要な材料を節約することができる。さらに、ＳＩサイリスタ１０はＭＯＳＦＥＴ４０よりも通常は低抵抗であるので、比較例よりも本例の方がＳＩサイリスタ１０のチップサイズもまた小さくすることができる。
【００３８】
本例において、ＳＩサイリスタ１０にはＭＯＳＦＥＴ４０よりも多くの電流が流れるが、ＳＩサイリスタ１０はゲート絶縁膜を有さないので、発光に起因するゲート絶縁膜への影響が全く生じない。よって、本例のＳＩサイリスタ１０は、ＧａＮを用いた高耐圧な半導体素子を実現しつつも、発光に起因するゲート絶縁膜の問題を回避することができる。それゆえ、本例のＳＩサイリスタ１０は、ＳｉＣおよびＧａＮのいずれか一方を有し、かつ、ゲート絶縁膜を有するノーマリオン型半導体素子と比較して、素子の特性劣化を防ぐことができる。なお、本例のＭＯＳＦＥＴ４０は、Ｓｉ層を有する半導体素子であるので、ドリフト層５４において発光が生じない。
【００３９】
（ｂ）に示すように、ゲートＧ２をターンオフすると、ＭＯＳＦＥＴ４０において電流Ｉ２が遮断される。つまり、ＭＯＳＦＥＴ４０がオフされる。ただし、（ｂ）に示す過渡状態においては、半導体装置１００に順バイアスを印加したままであるので、ＳＩサイリスタ１０においてはアノードＡからカソードＫに幾分電流が流れている。これにより、カソードＫの電位（ＶＫ）が徐々に上昇する。また、アノードＡからゲートＧ１を経由してソースＳにも電流Ｉ１が流れている。
【００４０】
カソードＫの電位が、アノードＡよりも低い電位にとなると、ＳＩサイリスタ１０において空乏層が拡がり、ＳＩサイリスタ１０に流れる電流が遮断される。特に、ＳＩサイリスタ１０においては、ｎ−型層２６中のｐ＋型領域２８とｎ＋型領域２９との間において空乏層が拡がる。これにより、ゲートＧ１からソース端子へ向かう電流Ｉ２も遮断される。これにより、（ｃ）に示す状態になる。
【００４１】
つまり、本例においては、ＭＯＳＦＥＴ４０をオフした場合にＳＩサイリスタ１０もオフするように、ＭＯＳＦＥＴ４０とＳＩサイリスタ１０とがカスコード接続されている。したがって、ＭＯＳＦＥＴ４０のゲートＧ２をオン／オフすることにより、半導体装置１００のオン／オフを制御することができる。
【００４２】
図４は、半導体装置１００に逆バイアスを印加した状態を示す図である。なお、本例においては、理解を容易にすることを目的として、ドレイン端子およびソース端子に負バイアスおよび正バイアスをそれぞれ印加する電源を記載している。なお、本例においては、図３（ｂ）および図３（ｃ）と同様に、ゲートＧ２はオフ状態である。それゆえ、半導体装置１００には電流が流れない。なお、第１実施形態において、逆バイアス印加時に半導体装置１００に通電できるように、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）４３を有してもよい。ＦＷＤ４３がオプションであることを示すために、ＦＷＤ４３を点線により示す。ＦＷＤ４３は、アノードがソース端子に電気的に接続され、カソードがドレイン端子に電気的に接続されてよい。
【００４３】
図５は、半導体基板２０および半導体基板５０を１つの基板９０上に設けた半導体装置１００の構成例を示す図である。本例において、半導体装置１００は、基板９０、樹脂９３、導電性接着層９４、複数の導電ポスト９５、複数の外部導出端子９６およびプリント基板９７をさらに備える。なお、図５においては、説明を簡単にするために１つの半導体基板２０と１つの半導体基板５０とを示すが、基板９０上には複数の半導体基板２０と複数の半導体基板５０と他の素子を有する複数の半導体基板とが載置されてもよい。
【００４４】
基板９０は、絶縁基板９１と導電層９２とを有する。本例の絶縁基板９１は、アルミナを有する。本例において、導電層９２‐１は絶縁基板９１のおもて面に設けられ、導電層９２‐２は絶縁基板９１の裏面に設けられる。導電層９２‐１は所定の配線パターンを有してよい。
【００４５】
上述の様に、半導体基板２０は、裏面にアノード電極３２を有する。アノード電極３２は導電性接着層９４‐１を介して導電層９２‐１に電気的に接続する。また、上述の様に、半導体基板５０は、裏面にソース電極６６を有する。ソース電極６６は導電性接着層９４‐２を介して導電層９２‐１に電気的に接続する。なお、本例の導電層９２‐１は、アノード電極３２とソース電極６６とを電気的に分離する所定の回路パターンを有する。
【００４６】
導電層９２‐１は、ＳＩサイリスタ１０のアノードＡと外部導出端子９６‐１とを電気的に接続する。また、導電層９２‐１は、ＭＯＳＦＥＴ４０のソースＳと外部導出端子９６‐２とを電気的に接続する。導電層９２‐２は、半導体装置１００の熱を外部に放出する機能を有する。外部導出端子９６‐１はドレイン端子として機能し、外部導出端子９６‐２はソース端子として機能する。
【００４７】
プリント基板９７は、基板９０のおもて面に対向して設けられる。プリント基板９７は、絶縁基板９８と導電層９９とを有する。本例の絶縁基板９８は、アルミナを有する。本例において、導電層９９‐１は絶縁基板９８のおもて面に設けられ、導電層９９‐２は絶縁基板９８の裏面に設けられる。導電層９９は、所定の配線パターンを有してよい。
【００４８】
本例の導電層９９‐１は、導電ポスト９５‐２および導電ポスト９５‐３を介して、カソードＫとドレインＤとを電気的に接続する。また、導電層９９‐２は、導電ポスト９５‐１を介して、ゲートＧ１と外部導出端子９６‐２とを電気的に接続する。外部導出端子９６‐３は、ゲートＧ２に電気的に接続する。本例の外部導出端子９６‐３は、導電層９９に電気的に接続することなくプリント基板９７よりも上に突出する。
【００４９】
本例の半導体基板２０は、ＧａＮの半導体層を有する。それゆえ、ＳＩサイリスタ１０は発光する可能性がある。ただし、本例において、半導体基板２０と半導体基板５０とは、少なくとも数［ｍｍ］離間して基板９０上に載置されている。それゆえ、仮に半導体基板２０が発光したとしても、隣接するＭＯＳＦＥＴ４０のゲート絶縁膜６５への影響を低減することができる。
【００５０】
本例では、外部導出端子９６の上部と導電層９２‐２の裏面とを除く全ての構成要素が、樹脂９３により覆われる。本例では、基板９０、半導体基板２０、半導体基板５０、導電ポスト９５、外部導出端子９６およびプリント基板９７を組み立てた後に、これを所定の型に載置する。そして、所定の型に樹脂９３を流し込み成形することにより、半導体装置１００を製造する。
【００５１】
樹脂９３は、エポキシ樹脂にシリカ等のフィラーを加えた遮光性の樹脂であってよい。これにより、半導体基板２０と半導体基板５０と間にも樹脂９３が入り込む。それゆえ、半導体基板２０と半導体基板５０と間を樹脂９３により遮光することができる。これにより、ＳＩサイリスタ１０の発光の影響をより確実になくすことができる。
【００５２】
図６は、第２実施形態における半導体装置２００の回路図である。本例の半導体装置２００は、ノーマリオフ型半導体素子としてのＩＧＢＴ４５を有する。ＩＧＢＴ４５は、コレクタＣ、エミッタＥおよびゲートＧ２を有する。コレクタＣと、エミッタＥと、ゲートＧ２とは、コレクタ電極８２と、エミッタ電極８６と、第２のゲート電極としてのゲート電極８４とに各々対応してよい。
【００５３】
本例においても、ＳＩサイリスタ１０とＩＧＢＴ４５とは、直列に接続されている。特に、ＳＩサイリスタ１０とＩＧＢＴ４５とがカスコード接続されている。つまり、本例においては、ゲートＧ１とエミッタＥとが電気的に接続され、カソードＫとコレクタＣとが電気的に接続されている。係る点が、第１実施形態と異なる。
【００５４】
図７は、ＳＩサイリスタ１０およびＩＧＢＴ４５の要部断面を示す図である。ＳＩサイリスタ１０の構成は第１実施形態と同じであるので、説明を省略する。本例では、半導体基板７０に、ＩＧＢＴ４５が設けられる。つまり、第２実施形態は、ノーマリオフ型半導体素子がバイポーラ素子であるという点において第１実施形態と異なる。
【００５５】
半導体基板７０は、ｐ＋型のコレクタ層７２、ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）層７３、第２の半導体層としてのｎ−型のドリフト層７４、ｐ型のベース領域７６、ｐ＋型のコンタクト領域７８、ｎ＋型のエミッタ領域７９、コレクタ電極８２、ゲート電極８４、ゲート絶縁膜８５およびエミッタ電極８６を有する。本例において、コレクタ層７２、ドリフト層７４、ベース領域７６、コンタクト領域７８およびエミッタ領域７９を含む半導体層は、Ｓｉ層である。
【００５６】
なお、他の例においては、当該半導体層は、ＳｉＣおよびＧａＮのいずれか一方を有してもよい。この場合においても、第１実施形態と同様に、ＩＧＢＴ４５においては、ＳＩサイリスタ１０と比べて流れる電流量が少ないので、発光によるゲート絶縁膜８５への影響を低減することができる。
【００５７】
コレクタ電極８２は半導体基板７０の裏面に位置し、ゲート電極８４およびエミッタ電極８６は半導体基板７０のおもて面に位置する。ＩＧＢＴ４５は、ドリフト層７４とゲート電極８４との間にゲート絶縁膜８５を有する。ゲート絶縁膜８５下であって、ドリフト層７４とエミッタ領域７９との間におけるベース領域５６は、チャネル形成領域として機能する。
【００５８】
ゲート電極８４が所定の電位以上となると、チャネル形成領域に電荷反転層が生じる。このとき、コレクタ電極８２の電位がエミッタ電極８６の電位よりも高いと、コレクタ層７２からドリフト層７４にｈ＋（正孔）が注入される。また、エミッタ領域７９からドリフト層７４にｅ−（電子）が注入される。これにより、ドリフト層７４において電導度変調が生じて、コレクタ電極８２からエミッタ電極８６に正孔電流が流れる。
【００５９】
図８は、第１変形例におけるＳＩサイリスタ１４の要部断面を示す図である。本例のＳＩサイリスタ１４における一対のｐ＋型領域２８は、互いに近接するようゲート電極３４からカソード電極３６への向きに突出した突出領域２７を各々有する。なお、突出領域２７は、ＳＩサイリスタ１０のｐ＋型領域２８よりも突出する領域であってよい。これにより、一対のｐ＋型領域２８の最短距離で規定されるチャネル幅２１は、第１実施形態のＳＩサイリスタ１０と比べて短くなる。
【００６０】
チャネル幅２１の長さＬ１を狭くすることにより、ｐ＋型領域２８とｎ−型層２６とにより形成される空乏層が拡がり易くなる。したがって、ＳＩサイリスタ１４のゲートＧ１の電位とＳＩサイリスタ１０のゲートＧ１の電位とが同じ場合であっても、ＳＩサイリスタ１４の方がより確実にアノードＡ‐カソードＫ間電流を遮断することができる。
【００６１】
図９は、第２変形例におけるＳＩサイリスタ１８の要部断面を示す図である。本例のＳＩサイリスタ１８は、メサ部２５を有する。本例のメサ部２５は、第１および第２実施形態においてｐ＋型領域２８が設けられていた領域を部分的に除去することにより設けられたｎ−型層２６の一部である。本例のｐ＋型領域２８は、当該除去された領域の底部に設けられる。また、本例において、一対のｐ＋型領域２８は、互いに近接するように突出した突出領域２７を各々有する。なお、突出領域２７は、ＳＩサイリスタ１４のｐ＋型領域２８よりもさらに突出する領域であってよい。
【００６２】
本例の突出領域２７は、メサ部２５にまで達して設けられる。これにより、チャネル幅２１の長さＬ２は、第１変形例におけるチャネル幅２１の長さＬ１よりも短くなる。したがって、ＳＩサイリスタ１８のゲートＧ１の電位とＳＩサイリスタ１４のゲートＧ１の電位とが同じ場合であっても、ＳＩサイリスタ１８の方がより確実にアノードＡ‐カソードＫ間電流を遮断することができる。
【００６３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００６５】
１０・・ＳＩサイリスタ、１４・・ＳＩサイリスタ、１８・・ＳＩサイリスタ、２０・・半導体基板、２１・・チャネル幅、２２・・ｐ＋型層、２４・・ｎ型層、２５・・メサ部、２６・・ｎ−型層、２７・・突出領域、２８・・ｐ＋型領域、２９・・ｎ＋型領域、３２・・アノード電極、３４・・ゲート電極、３６・・カソード電極、４０・・ＭＯＳＦＥＴ、４３・・ＦＷＤ、４５・・ＩＧＢＴ、５０・・半導体基板、５２・・ドレイン層、５４・・ドリフト層、５６・・ベース領域、５８・・コンタクト領域、５９・・ソース領域、６２・・ドレイン電極、６４・・ゲート電極、６５・・ゲート絶縁膜、６６・・ソース電極、７０・・半導体基板、７２・・コレクタ層、７３・・ＦＳ層、７４・・ドリフト層、７６・・ベース領域、７８・・コンタクト領域、７９・・エミッタ領域、８２・・コレクタ電極、８４・・ゲート電極、８５・・ゲート絶縁膜、８６・・エミッタ電極、９０・・基板、９１・・絶縁基板、９２・・導電層、９３・・樹脂、９４・・導電性接着層、９５・・導電ポスト、９６・・外部導出端子、９７・・プリント基板、９８・・絶縁基板、９９・・導電層、１００・・半導体装置、２００・・半導体装置
【図１】
2017168611.tif 000003
【図２】
2017168611.tif 000004
【図３】
2017168611.tif 000005
【図４】
2017168611.tif 000006
【図５】
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【図６】
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【図７】
2017168611.tif 000009
【図８】
2017168611.tif 000010
【図９】
2017168611.tif 000011
【手続補正書】
【提出日】平成28年6月8日(2016.6.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝導度変調が可能な第１の半導体層と、第１のゲート電極とを有し、前記第１のゲート電極と前記第１の半導体層との間にゲート絶縁膜を有しないノーマリオン型半導体素子と、
第２の半導体層と、第２のゲート電極と、前記第２の半導体層と前記第２のゲート電極との間のゲート絶縁膜とを有するノーマリオフ型半導体素子と、
前記ノーマリオン型半導体素子が設けられた第１の半導体基板と、
前記第１の半導体基板とは異なる半導体基板である、前記ノーマリオフ型半導体素子が設けられた第２の半導体基板と
を備え、
前記ノーマリオン型半導体素子と前記ノーマリオフ型半導体素子とは直列に接続されており、
前記第２の半導体層が炭化ケイ素および窒化ガリウムのいずれか一方を有する場合は、前記ノーマリオフ型半導体素子は、ＭＯＳＦＥＴであり、
前記第２の半導体層がシリコンを有する場合は、前記ノーマリオフ型半導体素子は、エミッタ電極を有するＩＧＢＴおよびソース電極を有するＭＯＳＦＥＴのいずれか一方であり、
前記ノーマリオン型半導体素子における前記第１のゲート電極と前記ノーマリオフ型半導体素子における前記エミッタ電極および前記ソース電極のいずれか一方とが電気的に接続されており、
前記ノーマリオン型半導体素子の前記第１の半導体層は、炭化ケイ素および窒化ガリウムのいずれか一方を有し、
前記ノーマリオン型半導体素子は、前記ノーマリオフ型半導体素子よりも耐圧が高い
半導体装置。
【請求項２】
前記ノーマリオフ型半導体素子をオフした場合に前記ノーマリオン型半導体素子もオフするように、前記ノーマリオフ型半導体素子と前記ノーマリオン型半導体素子とがカスコード接続されている
請求項１に記載の半導体装置。
【請求項３】
前記ノーマリオン型半導体素子は静電誘導型サイリスタであり、
前記カスコード接続において、前記静電誘導型サイリスタにおける前記第１のゲート電極と、前記ノーマリオフ型半導体素子における前記エミッタ電極および前記ソース電極のいずれか一方とが電気的に接続されている
請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体基板と前記第２の半導体基板とを載置する基板をさらに備える
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の半導体基板と前記第２の半導体基板と間に遮光性の樹脂をさらに有する
請求項１から４のいずれか一項に記載の半導体装置。
【手続補正書】
【提出日】平成28年10月6日(2016.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝導度変調が可能な第１の半導体層と、第１のゲート電極とを有し、前記第１のゲート電極と前記第１の半導体層との間にゲート絶縁膜を有しないノーマリオン型半導体素子と、
第２の半導体層と、第２のゲート電極と、前記第２の半導体層と前記第２のゲート電極との間のゲート絶縁膜とを有するノーマリオフ型半導体素子と、
前記ノーマリオン型半導体素子が設けられた第１の半導体基板と、
前記第１の半導体基板とは異なる半導体基板であり、前記第１の半導体基板から離間して設けられ、前記ノーマリオフ型半導体素子が設けられた第２の半導体基板と
を備え、
前記ノーマリオン型半導体素子と前記ノーマリオフ型半導体素子とは直列に接続されており、
前記第２の半導体層は、炭化ケイ素半導体層および窒化ガリウム半導体層のいずれか一方、または、シリコン半導体層であり、
前記第２の半導体層が炭化ケイ素半導体層および窒化ガリウム半導体層のいずれか一方である場合は、前記ノーマリオフ型半導体素子は、ＭＯＳＦＥＴであり、
前記第２の半導体層がシリコン半導体層である場合は、前記ノーマリオフ型半導体素子は、エミッタ電極およびコレクタ電極を有するＩＧＢＴならびにソース電極およびドレイン電極を有するＭＯＳＦＥＴのいずれか一方であり、
前記ノーマリオン型半導体素子における前記第１のゲート電極と前記ノーマリオフ型半導体素子における前記エミッタ電極および前記ソース電極のいずれか一方とが電気的に接続されており、
前記ノーマリオン型半導体素子のカソード電極と前記ノーマリオフ型半導体素子の前記コレクタ電極および前記ドレイン電極のいずれか一方とが電気的に接続されており、
前記ノーマリオン型半導体素子の前記第１の半導体層は、窒化ガリウム半導体層であり、
前記ノーマリオン型半導体素子は、前記ノーマリオフ型半導体素子よりも耐圧が高く、
前記第１の半導体基板と前記第２の半導体基板と間に遮光性の樹脂をさらに有する
半導体装置。
【請求項２】
前記ノーマリオフ型半導体素子をオフした場合に前記ノーマリオン型半導体素子もオフするように、前記ノーマリオフ型半導体素子と前記ノーマリオン型半導体素子とがカスコード接続されている
請求項１に記載の半導体装置。
【請求項３】
前記ノーマリオン型半導体素子は静電誘導型サイリスタであり、
前記カスコード接続において、前記静電誘導型サイリスタにおける前記第１のゲート電極と、前記ノーマリオフ型半導体素子における前記エミッタ電極および前記ソース電極のいずれか一方とが電気的に接続されている
請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体基板と前記第２の半導体基板とを載置する基板をさらに備える
請求項１から３のいずれか一項に記載の半導体装置。