(57)【要約】【課題】チャネル領域をエピ成長で形成し、ドレインソース間の耐圧不良およびゲート絶縁膜の耐圧不良を改善する。【解決手段】炭化珪素半導体装置は、ｎ+型炭化珪素基板１のおもて面に堆積されたｎ-型エピタキシャル層２と、ｎ-型エピタキシャル層２の表面層に選択的に設けられたｐ+型ベース領域３と、ｎ-型エピタキシャル層２の表面に堆積されたｐ-型エピタキシャル層４とを備える。ｐ+型ベース領域３の不純物濃度は、１×１０18〜１×１０20／ｃｍ3であり、ｐ+型ベース領域３の厚みは、０．３〜１．０μｍであり、ｐ-型エピタキシャル層４の表面欠陥密度は、３個／ｃｍ2である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に堆積された、前記炭化珪素半導体基板よりも不純物濃度の低い第１導電型の炭化珪素半導体堆積層と、
前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面層に選択的に設けられた第２導電型領域と、
前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面に堆積された第２導電型の炭化珪素半導体堆積層と、
を備え、
前記第２導電型領域の不純物濃度は、１×１０18〜１×１０20／ｃｍ3であり、前記第２導電型領域の厚みは、０．３〜１．０μｍであり、
前記第２導電型の炭化珪素半導体堆積層の表面欠陥密度は、３個／ｃｍ2であることを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板よりも不純物濃度の低い第１導電型の炭化珪素半導体堆積層を形成する工程と、
前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面層に第２導電型領域を選択的に形成する工程と、
前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面に第２導電型の炭化珪素半導体堆積層を形成する工程と、
を含み、
前記第２導電型領域を選択的に形成する工程は、前記第２導電型領域の不純物濃度を１×１０18〜１×１０20／ｃｍ3、前記第２導電型領域の厚みを０．３〜１．０μｍに形成し、
前記第２導電型の炭化珪素半導体堆積層を形成する工程は、前記第２導電型の炭化珪素半導体堆積層を形成する際の前記第２導電型領域のエッチング量を０．０１〜０．０５μｍとすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
前記第２導電型の炭化珪素半導体堆積層を形成する工程は、前記第２導電型の炭化珪素半導体堆積層をエピタキシャル成長させる際、昇温時の雰囲気を不活性である第１のガスと、熱分解してシリコン蒸気を発生する第２のガスとの混合雰囲気とすることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１のガスが、アルゴンまたはヘリウムであり、前記第２のガスが、モノシラン、ジシラン、ジクロロシラン、トリクロロシランまたは四塩化珪素のいずれかであることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
既に広く知られているように、炭化珪素（ＳｉＣ）を材料に用いた半導体は、シリコン（Ｓｉ）の次の世代の半導体素子として期待されている。それは、ＳｉＣを材料に用いた半導体が、Ｓｉを材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減できる、より高温（２００℃以上）の環境下で使用可能などの様々な利点があるためである。これは、ＳｉＣのバンドギャップがＳｉに対して３倍程度大きく、絶縁破壊電界強度がＳｉより１桁近く大きいという材料自体の特性による。
【０００３】
ＳｉＣデバイスとしては、現在までに、ショットキーバリアダイオード、プレーナー型縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が製品化されている。
【０００４】
しかし、ＳｉＣのＭＯＳＦＥＴは、主としてチャネル移動度が低いため、チャネル抵抗が高く、期待される低いオン抵抗が得られていない。この原因の一つは、ＳｉＣは不純物の拡散係数が小さいため、チャネル領域をイオン注入で作らざるを得ず、イオン注入によって誘起される結晶欠陥や、活性化しない格子間の不純物がチャネル移動度を下げているためである。
【０００５】
これに対し、チャネル領域をエピタキシャル成長（以下、エピ成長と略する）で作成したＳｉＣのＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。このようなデバイスでは、チャネル領域として低濃度ｐ-型エピタキシャル層を成長させることで、高い結晶性と不純物散乱の抑制により高チャネル移動度を実現している。また、ｐ-型エピタキシャル層を低濃度にしたことによるドレインソース間の耐圧については、ｐ-型エピタキシャル層の下に高濃度ｐ型イオン注入層を設けることで維持している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００４／０３６６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、チャネル領域をエピ成長で作成する場合、ＳｉＣのエピ成長が高温の水素（Ｈ2）雰囲気で行われる。この際、高濃度ｐ型イオン注入層をエッチングしてしまい、デバイス構造が崩れることによりドレインソース間の耐圧不良が多発するという問題がある。
【０００８】
具体的には、特許文献１の方法では、チャネル領域であるＳｉＣのｐ-型エピタキシャル層の成長シーケンスでは水素雰囲気中でＳｉＣ基板を昇温し、１５５０℃以上の成長温度に達してからモノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8）等の原料ガスを添加して成長を開始し、所定の成長時間の後に原料ガスを止め、水素雰囲気で降温する。その際、１５００℃以上の昇温時に、水素によりＳｉＣ表面が０．０５〜０．１μｍ程度エッチングされる。この際、高濃度ｐ型イオン注入層であるｐ+型ベース領域もエッチングされ、高濃度ｐ型イオン注入層の厚み不足により、ドレインソース間の耐圧不良が引き起こされる。
【０００９】
そこで、対策としてエピ成長温度を１５００℃以下に下げることが試みられたが、これでは逆に表面エッチング量を低減しすぎることにより、成長表面に付着した搬送ゴミの影響による表面欠陥の増大を招き、また、基板に３Ｃ−ＳｉＣ（立方晶構造の炭化珪素）などの積層欠陥の混入が見られ、ゲート絶縁膜の耐圧不良が多発する。
【００１０】
この発明は、チャネル領域をエピ成長で形成し、ドレインソース間の耐圧不良およびゲート絶縁膜の耐圧不良を改善できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板のおもて面に堆積された、前記炭化珪素半導体基板よりも不純物濃度の低い第１導電型の炭化珪素半導体堆積層と、前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面層に選択的に設けられた第２導電型領域と、前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面に堆積された第２導電型の炭化珪素半導体堆積層と、を備える。前記第２導電型領域の不純物濃度は、１×１０18〜１×１０20／ｃｍ3であり、前記第２導電型領域の厚みは、０．３〜１．０μｍであり、前記第２導電型の炭化珪素半導体堆積層の表面欠陥密度は、３個／ｃｍ2である。
【００１２】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素半導体装置の製造方法は、まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板よりも不純物濃度の低い第１導電型の炭化珪素半導体堆積層を形成する。次に、前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面層に第２導電型領域を選択的に形成する。次に、前記第１導電型の炭化珪素半導体堆積層の、前記炭化珪素半導体基板に対して反対側の表面に第２導電型の炭化珪素半導体堆積層を形成する。前記第２導電型領域を選択的に形成することは、前記第２導電型領域の不純物濃度を１×１０18〜１×１０20／ｃｍ3、前記第２導電型領域の厚みを０．３〜１．０μｍに形成する。前記第２導電型の炭化珪素半導体堆積層を形成することは、前記第２導電型の炭化珪素半導体堆積層を形成する際の前記第２導電型領域のエッチング量を０．０１〜０．０５μｍとする。
【００１３】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２導電型の炭化珪素半導体堆積層を形成する工程は、前記第２導電型の炭化珪素半導体堆積層をエピタキシャル成長させる際、昇温時の雰囲気を不活性である第１のガスと、熱分解してシリコン蒸気を発生する第２のガスとの混合雰囲気とすることを特徴とする。
【００１４】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１のガスが、アルゴンまたはヘリウムであり、前記第２のガスが、モノシラン、ジシラン、ジクロロシラン、トリクロロシランまたは四塩化珪素のいずれかであることを特徴とする。
【００１５】
上述した発明によれば、ｐ+型ベース領域（第２導電型領域）の不純物濃度を１×１０18／ｃｍ3以上とし、ｐ+型ベース領域の厚みを０．３μｍ以上とすることで、ドレインソース間の耐圧不良を改善できる。また、ｐ-型エピタキシャル層（第２導電型の炭化珪素半導体堆積層）の表面欠陥密度を３個／ｃｍ2以下とすることで、ゲート絶縁膜の耐圧不良を改善できる。
【００１６】
また、ｐ+型ベース領域のエッチング量を０．０１μｍ以上とすることで、ｐ-型エピタキシャル層の表面欠陥密度を３個／ｃｍ2以下とすることができ、ｐ+型ベース領域のエッチング量を０．０５μｍ以下とすることで１２００Ｖのドレインソース間耐圧を維持できる。
【発明の効果】
【００１７】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、チャネル領域をエピ成長で形成し、ドレインソース間の耐圧不良およびゲート絶縁膜の耐圧不良を改善できるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】実施の形態にかかるＭＯＳＦＥＴの構成を示す断面図である。
【図２】実施の形態にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。
【図４】実施の形態にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。
【図５】ｐ+型ベース領域３表面のエッチング量とドレインソース間耐圧との関係を示すグラフである。
【図６】ｐ+型ベース領域３表面のエッチング量とｐ-型エピタキシャル層４の表面欠陥密度との関係を示すグラフである。
【図７】昇温時の雰囲気とｐ+型ベース領域３表面のエッチング量との関係を示すグラフである。
【図８】昇温時の雰囲気がアルゴンの場合の炭化珪素基板の表面の写真である。
【図９】昇温時の雰囲気がアルゴン＋モノシランの場合の炭化珪素基板の表面の写真である。
【図１０】実施例１におけるｐ-型エピタキシャル層の成長シーケンスを示すグラフである。
【図１１】実施例２におけるｐ-型エピタキシャル層の成長シーケンスを示すグラフである。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２０】
（実施の形態）
実施の形態においては、炭化珪素を用いて作製（製造）された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかるＭＯＳＦＥＴの構成を示す断面図である。
【００２１】
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）にｎ-型エピタキシャル層（第１導電型の炭化珪素半導体堆積層）２が堆積されている。
【００２２】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ-型エピタキシャル層２とを併せて炭化珪素半導体基体とする。
【００２３】
炭化珪素半導体基体のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ-型エピタキシャル層２のｎ+型炭化珪素基板１に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型ベース領域（第２導電型領域）３が選択的に設けられている。
【００２４】
ｎ-型エピタキシャル層２のｎ+型炭化珪素基板１に対して反対側（炭化珪素半導体基体のおもて面側）の表面には、チャネルとして機能するｐ-型エピタキシャル層（第２導電型の炭化珪素半導体堆積層）４が堆積されている。
【００２５】
ここで、ｐ+型ベース領域３の不純物濃度は、１×１０18〜１×１０20／ｃｍ3であり、ｐ+型ベース領域３の厚みは、デバイス形成後において０．３〜１．０μｍであることが好ましい。これは、ドレインソース間の耐圧不良およびゲート絶縁膜の耐圧不良を改善するためである。
【００２６】
ｐ+型ベース領域３の厚みを１．０μｍ以上に厚くし、不純物濃度を１×１０20／ｃｍ3以上に高くした場合、ドレインソース間の耐圧不良に対しては一定の改善効果が見られる。しかしながら、ｐ+型ベース領域３が厚いため、イオン注入プロセスにかかる時間が増大することでプロセスコストの増大を招く。また、イオン種を高加速エネルギーで深く、多量に注入することにより、その上に積んだｐ-型エピタキシャル層４中の結晶欠陥が５個／ｃｍ2以上に増え、表面荒れがＲＭＳ（Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ：二乗平均平方根）荒さで５ｎｍ（１０μｍ×１０μｍ評価エリア）以上に増大し、その結果、ゲート絶縁膜の耐圧不良とチャネル移動度の低下を引き起こす。
【００２７】
逆に、ｐ+型ベース領域３の厚みを０．３μｍ以下に薄くし、不純物濃度を１×１０18／ｃｍ3以下に低くした場合は、ｐ+型ベース領域３のパンチスルーによるドレインソース間の耐圧不良を招く。以上のことから、ｐ+型ベース領域３の厚みは０．３〜１．０μｍ、不純物濃度は１×１０18〜１×１０20／ｃｍ3であることが好ましい。
【００２８】
また、ｐ-型エピタキシャル層４の表面欠陥が多いと、以下で説明するゲート絶縁膜７の耐圧が低下するため、ｐ-型エピタキシャル層４の表面欠陥密度は、３個／ｃｍ2以下であることが好ましい。
【００２９】
ｐ-型エピタキシャル層４の内部に、ｎ+型ソース領域５がｎ-型エピタキシャル層２と離して、選択的に設けられている。また、ｐ-型エピタキシャル層４の内部に、ｐ-型エピタキシャル層４より高い不純物濃度のｐ+型コンタクト領域（不図示）が選択的に設けられている。また、ｐ-型エピタキシャル層４の内部に、ｎ-型エピタキシャル層２と接する低濃度ｎ-型ベース領域６が選択的に設けられている。
【００３０】
ｐ-型エピタキシャル層４のｎ+型ソース領域５に挟まれた部分の表面、および、低濃度ｎ-型ベース領域６の表面には、ゲート絶縁膜７を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜７を介して、ｎ+型ソース領域５の表面まで設けられていてもよい。
【００３１】
炭化珪素半導体基体のおもて面側に、ゲート電極８を覆うように層間絶縁膜９が設けられている。層間絶縁膜９に開口されたコンタクトホールを介して、ｎ+型ソース領域５およびｐ+型コンタクト領域に接し、ｎ+型ソース領域５およびｐ+型コンタクト領域と電気的に接続されるソース電極１０が設けられている。
【００３２】
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１１が設けられている。裏面電極１１は、ドレイン電極を構成する。
【００３３】
（実施の形態にかかるＭＯＳＦＥＴの製造方法）
次に、実施の形態にかかるＭＯＳＦＥＴの製造方法について説明する。図２〜図４は、実施の形態にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である。
【００３４】
まず、窒素がドーピングされたｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１の第１主面上に、窒素がドーピングされたｎ-型エピタキシャル層２をエピタキシャル成長させる。ここまでの状態が図２に記載されている。
【００３５】
次に、ｎ-型エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム（Ａｌ）をイオン注入する。それによって、ｎ-型エピタキシャル層２の表面領域の一部に、ｐ+型ベース領域３が形成される。次に、ｐ+型ベース領域３を形成するためのイオン注入時に用いたマスクを除去する。
【００３６】
次に、ｎ-型エピタキシャル層２の表面に、ｐ-型エピタキシャル層４を１５５０℃以上の高温で、エピタキシャル成長させる。このエピタキシャル成長中に、ｐ+型ベース領域３の表面がエッチングされるが、表面のエッチング量は、０．０１〜０．０５μｍの範囲内にあることが好ましい。これは、ドレインソース間の耐圧不良と、ゲート絶縁膜７の耐圧歩留まりを改善するためである。
【００３７】
図５は、ｐ+型ベース領域３表面のエッチング量とドレインソース間耐圧との関係を示すグラフである。炭化珪素半導体装置において、ドレインソース間の耐圧は、１２００Ｖ以上必要である。図５によると、１２００Ｖ以上のドレインソース間耐圧を維持するには、ｐ+型ベース領域３表面のエッチング量を０．０５μｍ以下にすればよいことが分かる。
【００３８】
図６は、ｐ+型ベース領域３表面のエッチング量とｐ-型エピタキシャル層４の表面欠陥密度との関係を示すグラフである。ゲート絶縁膜の耐圧歩留まりを改善するためには、ｐ-型エピタキシャル層４の表面欠陥密度が３個／ｃｍ2以下である必要がある。図６によると、ゲート絶縁膜７の耐圧歩留まりを改善するには、ｐ+型ベース領域３表面のエッチング量を０．０１μｍ以上にすればよいことが分かる。
【００３９】
以上より、ｐ-型エピタキシャル層４をエピタキシャル成長させる際のｐ+型ベース領域３の表面のエッチング量を０．０１〜０．０５μｍの範囲内にすることにより、ドレインソース間の耐圧不良と、ゲート絶縁膜７の耐圧歩留まりを改善できる。
【００４０】
ここで、ｐ+型ベース領域３表面のエッチング量を０．０１〜０．０５μｍの範囲内にするための方法を以下で説明する。水素による炭化珪素のエッチング反応が、高温によるＳｉの蒸発と、炭素（Ｃ）と水素の反応による炭化水素系ガスの発生によるものであるため、昇温時の雰囲気とｐ+型ベース領域３表面のエッチング量とに関係がある。図７は、昇温時の雰囲気とｐ+型ベース領域３表面のエッチング量との関係を示すグラフである。図７によると、昇温時の雰囲気が水素である場合は、昇温時の雰囲気がアルゴン（Ａｒ）にモノシラン、ジクロロシラン（ＳｉＨ2Ｃｌ2）または四塩化珪素（ＳｉＣｌ4）を添加した場合に比べて、ｐ+型ベース領域３表面のエッチング量が多いことが分かる。
【００４１】
つまり、ｐ-型エピタキシャル層４をエピタキシャル成長させる際、不活性ガスと、熱分解によりＳｉ蒸気を発生するガスとの混合雰囲気中で昇温することでｐ+型ベース領域３表面のエッチング量が低減することが分かる。
【００４２】
一方、エピタキシャル成長させる際、不活性ガスのみの雰囲気中で昇温すると、以下に示すように基板表面が荒れてしまう。以下に昇温／降温のみ行ったＳｉＣ基板について、表面状態を調査した結果を示す。図８は、昇温時の雰囲気がアルゴンの場合の炭化珪素基板の表面の写真である。また、図９は、昇温時の雰囲気がアルゴン＋モノシランの場合の炭化珪素基板の表面の写真である。図８、図９において５０ｕｍは、５０μｍを意味する。図８および図９によると、昇温時の雰囲気がアルゴンの場合は、昇温時の雰囲気がアルゴン＋モノシランの場合に比べて、炭化珪素基板の表面が荒れていることが分かる。これは、昇温時の雰囲気が、不活性ガスのみだと、ＳｉＣ基板からＳｉが蒸発してしまい、表面が炭化し、荒れてしまうためである。そこで、Ｓｉ蒸気を発生するガスを微量添加し、Ｓｉの蒸気圧分を炉外から供給することにより、ＳｉＣ基板からのＳｉの蒸発を防ぐことができる。
【００４３】
このため、ｐ+型ベース領域３表面のエッチング量を０．０１〜０．０５μｍの範囲内にして、炭化珪素基板の表面が荒れることを防ぐためには、不活性ガスと熱分解によりＳｉ蒸気を発生するガスとの混合雰囲気中で昇温すればよい。
【００４４】
ここで、不活性ガスとは例えば、アルゴン、ヘリウム（Ｈｅ）であり、熱分解によりＳｉ蒸気を発生するガスとは例えば、モノシラン、ジシラン（Ｓｉ2Ｈ6）、ジクロロシラン、トリクロロシラン（ＳｉＨＣｌ3）、四塩化珪素である。ただし、熱分解によりＳｉ蒸気を発生するガスについては、ガス種によって熱分解しやすさが異なるため、炉内へのガス導入量をガス種ごとに調節する必要がある。
【００４５】
また、実際のエピ成長シーケンスでは、Ｓｉ蒸気を発生するガスと不活性ガスの混合雰囲気中で昇温し、成長温度に達した後に水素雰囲気に置換する。この際、置換に要する時間を調節することで成長表面を必要十分量（０．０１〜０．０５μｍ）だけエッチングする。その後、モノシラン、プロパン等の成長ガスを添加し、エピ成長を開始する。これ以降は従来のＳｉＣエピ成長のシーケンスと同様である。
【００４６】
図３に戻り、実施の形態にかかるＭＯＳＦＥＴの製造方法の説明を続ける。次に、ｐ-型エピタキシャル層４の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ-型エピタキシャル層４の表面領域の一部に、ｎ+型ソース領域５が形成される。次に、ｎ+型ソース領域５を形成するためのイオン注入時に用いたマスクを除去する。
【００４７】
次に、ｐ-型エピタキシャル層４の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｐ型の不純物をイオン注入する。それによって、ｐ-型エピタキシャル層４の表面領域の一部に、ｐ+型コンタクト領域（不図示）が形成される。次に、ｐ+型コンタクト領域を形成するためのイオン注入時に用いたマスクを除去する。
【００４８】
次に、ｐ-型エピタキシャル層４の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ-型エピタキシャル層４の表面領域の一部に、低濃度ｎ-型ベース領域６が形成される。次に、低濃度ｎ-型ベース領域６を形成するためのイオン注入時に用いたマスクを除去する。
【００４９】
次に、ｎ+型ソース領域５、ｐ+型コンタクト領域および低濃度ｎ-型ベース領域６を活性化させるための熱処理（アニール）を行う。ここで、ｎ+型ソース領域５、ｐ+型コンタクト領域および低濃度ｎ-型ベース領域６を形成する順序は種々変更可能である。ここまでの状態が図３に記載されている。
【００５０】
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜７を形成する。これにより、ｎ-型エピタキシャル層２およびｎ-型エピタキシャル層２の表面に形成された各領域がゲート絶縁膜７で覆われる。
【００５１】
次に、ゲート絶縁膜７上に、ゲート電極８として、多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ-型エピタキシャル層４のｎ+型ソース領域５に挟まれた部分と低濃度ｎ-型ベース領域６上に多結晶シリコン層を残す。このとき、ｎ+型ソース領域５上に多結晶シリコン層を残してもよい。
【００５２】
次に、ゲート電極８を覆うように、層間絶縁膜９を成膜する。次に、層間絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域５およびｐ+型コンタクト領域を露出させる。ここまでの状態が図４に記載されている。
【００５３】
次に、コンタクトホール内および層間絶縁膜９の上にソース電極１０となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１０を残す。
【００５４】
次に、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１１を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１とドレイン電極１１とをオーミック接合する。以上のようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５５】
（実施例１）
以下では、本発明の実施例１としてＭＯＳＦＥＴ製造プロセスについて説明する。まず、４Ｈ−ＳｉＣ（四層周期六方晶の炭化珪素）（０００−１）面４度オフのｎ+型炭化珪素基板１の上に１×１０16／ｃｍ3の不純物濃度、１０μｍの厚さのｎ-型エピタキシャル層２を形成した。その上に酸化膜のマスクを形成し、０．４μｍの深さで３×１０18／ｃｍ3の濃度プロファイルが得られるよう、Ａｌを選択的にイオン注入し、ｐ+型ベース領域３を形成し、酸化膜を除去した。なお、Ａｌ注入後のｐ+型ベース領域３の濃度プロファイルは、０．３〜１．０μｍの深さで、不純物濃度は１×１０18〜１×１０20／ｃｍ3であることが望ましい。
【００５６】
その上に、チャネル領域として０．５μｍの厚さのｐ-型エピタキシャル層４を成長させた。図１０は、実施例１におけるｐ-型エピタキシャル層の成長シーケンスを示すグラフである。ここで、ｐ-型エピタキシャル層４の成長シーケンスについて、図１０を参考に説明する。
【００５７】
まず、エピタキシャル成長炉内の温度を６００℃に昇温し、基板を搬送した後、雰囲気ガスとしてアルゴンガス１ｓｌｍ（ｓｔａｎｄａｒｄ  ｌｉｔｅｒ  ｐｅｒ  ｍｉｎｕｔｅ）を流し、圧力を１１ｋＰａとした。続いて、温度を１４９０℃まで昇温させた段階で、モノシランガス０．１ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｕｂｉｃ  ｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  ｍｉｎｕｔｅ）を添加し、さらに成膜温度１６６７℃まで昇温させた。その後、アルゴン、モノシランガスを止め、１分かけて水素１００ｓｌｍを流し、炉内を水素雰囲気に置換した。なお、昇温時の条件としては、アルゴンとモノシランガス比１：１×１０-5〜１×１０-4、成膜温度１５５０℃〜１７５０℃、圧力５〜１１ｋＰａの範囲であることが望ましい。
【００５８】
その後、原料ガスとして水素中１０％希釈したモノシランガス５００ｓｃｃｍ、同じく１０％希釈したプロパンガス２００ｓｃｃｍ、同じく１００ｐｐｍ希釈したＴＭＡ（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ：トリメチルアルミニウム）ガス１００ｓｃｃｍを流し、５分かけてｐ-型エピタキシャル層４を成長させた。
【００５９】
続いて、原料ガスを止め、水素雰囲気中で６００℃まで降温させ、エピタキシャル成長炉より基板を搬出した。その後、酸化膜マスクの形成とイオン注入により、ｎ+型ソース領域５、ｐ+型コンタクト領域（図示せず）、低濃度ｎ-型ベース領域６を形成した。続いて、活性化熱処理を行い、注入イオンを活性化させた。その後、ゲート絶縁膜７をウェット酸化により形成した。続いて、ゲート電極８、層間絶縁膜９、ソース電極１０、ドレイン電極１１の形成を行い、ＭＯＳＦＥＴ１を作製した。
【００６０】
このＭＯＳＦＥＴ１について調べたところ、ゲート絶縁膜７下のｐ-型エピタキシャル成長層４の表面欠陥密度は３個／ｃｍ2以下であった。またｐ+型ベース領域３の最終厚みは、０．３９μｍ（エッチング量０．０１μｍ）であった。ゲート絶縁膜７の耐圧不良率およびドレインソース間耐圧不良率は、従来のｐ-型エピタキシャル層の成長シーケンスを用いて作成したＭＯＳＦＥＴでは５０％以上あったのに対し、本発明の成長シーケンスを用いて作成したＭＯＳＦＥＴでは、合わせて１８％であり、従来に比べて高い素子歩留まりが得られた。
【００６１】
（実施例２）
以下では、本発明の実施例２としてＭＯＳＦＥＴ製造プロセスについて説明する。まず４Ｈ−ＳｉＣ（０００−１）面４度オフのｎ+型炭化珪素基板１の上に１×１０16／ｃｍ3の不純物濃度、１０μｍの厚さのｎ-型エピタキシャル層２を形成した。その上に酸化膜のマスクを形成し、０．４μｍの深さで４×１０18／ｃｍ3の濃度プロファイルが得られるよう、Ａｌを選択的にイオン注入し、ｐ+型ベース領域３を形成し、酸化膜を除去した。なお、Ａｌ注入後の濃度プロファイルは０．３〜１．０μｍの深さで、不純物濃度は１×１０18〜１×１０20／ｃｍ3であることが望ましい。
【００６２】
その上に、チャネル領域として１．０μｍの厚さのｐ-型エピタキシャル層４を成長させた。図１１は、実施例２におけるｐ-型エピタキシャル層の成長シーケンスを示すグラフである。ここで、ｐ-型エピタキシャル層４の成長シーケンスについて図１１を参考に説明する。
【００６３】
まず、エピタキシャル成長炉内の温度を６００℃に昇温し、基板を搬送した後、雰囲気ガスとしてアルゴンガス１ｓｌｍを流し、圧力を１１ｋＰａとした。続いて、温度を１４９０℃まで昇温させた段階で、四塩化珪素ガス１ｓｃｃｍを添加し、さらに成膜温度１６６７℃まで昇温させた。その後、アルゴン、四塩化珪素ガスを止め、１分かけて水素１００ｓｌｍを流し、炉内を水素雰囲気に置換した。なお、昇温時の条件としては、アルゴンと四塩化珪素ガス比１：１×１０-5〜１×１０-4、成膜温度１５５０℃〜１７５０℃、圧力５〜１１ｋＰａの範囲であることが望ましい。
【００６４】
その後、原料ガスとして水素中１０％希釈したモノシランガス５００ｓｃｃｍ、同じく１０％希釈したプロパンガス２００ｓｃｃｍ、同じく１００ｐｐｍ希釈したＴＭＡガス１００ｓｃｃｍを流し、５分かけてｐ-型エピタキシャル層４を成長させた。
【００６５】
続いて、原料ガスを止め、水素雰囲気中で６００℃まで降温させ、エピタキシャル成長炉より基板を搬出した。その後、酸化膜マスクの形成とイオン注入により、ｎ+型ソース領域５、ｐ+型コンタクト領域（図示せず）、低濃度ｎ-型ベース領域６を形成した。続いて、活性化熱処理を行い、注入イオンを活性化させた。その後、ゲート絶縁膜７をウェット酸化により形成した。続いて、ゲート電極８、層間絶縁膜９、ソース電極１０、ドレイン電極１１の形成を行い、ＭＯＳＦＥＴを作製した。
【００６６】
このＭＯＳＦＥＴについて調べたところ、ゲート絶縁膜７下のｐ-型エピタキシャル層４の表面欠陥密度は２．５個／ｃｍ2以下であった。またｐ+型ベース領域３の最終厚みは、０．３８μｍ（エッチング量０．０２μｍ）であった。ゲート絶縁膜７の耐圧不良率およびドレインソース間耐圧不良率は従来のｐ-型エピタキシャル層の成長シーケンスを用いて作成したＭＯＳＦＥＴでは５０％以上あったのに対し、本提案の成長シーケンスを用いて作成したＭＯＳＦＥＴでは、合わせて２０％であり、従来に比べて高い素子歩留まりが得られた。
【００６７】
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ｐ+型ベース領域の不純物濃度を１×１０18／ｃｍ3以上とし、ｐ+型ベース領域の厚みを０．３μｍ以上とすることで、ドレインソース間の耐圧不良を改善できる。また、ｐ-型エピタキシャル層の表面欠陥密度を３個／ｃｍ2以下とし、ｐ+型ベース領域の不純物濃度を１×１０20／ｃｍ3以下とし、ｐ+型ベース領域の厚みを１．０μｍ以下とすることで、ゲート絶縁膜の耐圧不良を改善できる。
【００６８】
また、ｐ+型ベース領域のエッチング量を０．０１μｍ以上とすることで、１２００Ｖのドレインソース間耐圧を維持し、ｐ+型ベース領域のエッチング量を０．０５μｍ以下とすることで、ｐ-型エピタキシャル層の表面欠陥密度を３個／ｃｍ2以下とすることができる。
【００６９】
また、ｐ-型エピタキシャル層のエピタキシャル成長時の昇温雰囲気を不活性ガスと熱分解してシリコン蒸気を発生するガスの混合雰囲気として高温でエピタキシャル成長することにより、ｐ+型ベース領域のエッチング量を０．０１〜０．０５μｍにすることができる。これにより、炭化珪素半導体装置のゲート絶縁膜の耐圧不良およびドレインソース間耐圧不良を改善し、高い素子歩留まりを得ることができる。
【００７０】
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７１】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００７２】
１  ｎ+型炭化珪素基板
２  ｎ-型エピタキシャル層
３  ｐ+型ベース領域
４  ｐ-型エピタキシャル層
５  ｎ+型ソース領域
６  低濃度ｎ-ベース領域
７  ゲート絶縁膜
８  ゲート電極
９  層間絶縁膜
１０  ソース電極
１１  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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