(57)【要約】【課題】  チップ面積が小さくなるように素子分離領域が低減され、また、熱破壊耐量が高くなるように素子の熱容量が増大された横型半導体装置を提供する。【解決手段】  SOI基板を備えた横型半導体装置において、素子のベース拡散領域10およびドレイン拡散領域11を活性層18の表面から埋め込み酸化膜8まで達するように形成し、同一配線に接続される素子4a、4b、4cを共通の素子分離領域6aで取り囲んだ構成とする。【選択図】  図１ａ
2017168755.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された活性層と、
前記活性層に選択的に形成された第一導電型の第一拡散領域と、
前記活性層に前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と、
前記活性層に選択的に形成された絶縁物からなる素子分離領域と
を備え、
前記第一拡散領域と前記第二拡散領域とが前記第三拡散領域を介して前記支持基板の面方向に沿った方向に互いに隣接して配置されている半導体装置であって、
前記第一拡散領域および前記第二拡散領域は、前記活性層の前記絶縁層に面していない主表面から前記絶縁層に面している主表面まで達するように形成され、
前記素子分離領域は、複数の前記第一拡散領域と、複数の前記第二拡散領域と、複数の前記第三拡散領域とを取り囲むように形成され、
前記複数の第一拡散領域および前記複数の第二拡散領域のいずれか一方は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第一拡散領域および前記複数の第二拡散領域の上記一方に対する他方は複数の拡散領域が少なくとも２つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の第一拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第二拡散領域は複数の拡散領域が少なくとも２つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記複数の第二拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第一拡散領域は複数の拡散領域が少なくとも２つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第二導電型の第四拡散領域を更に備え、
前記素子分離領域は、複数の前記第一拡散領域と、複数の前記第二拡散領域と、複数の前記第三拡散領域と、複数の前記第四拡散領域とを取り囲むように形成される
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記複数の第一拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第二拡散領域は複数の拡散領域が少なくとも２つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記複数の第二拡散領域は複数の拡散領域が互いに共通の端子に接続されており、
前記複数の第一拡散領域は複数の拡散領域が少なくとも２つ以上の異なる端子に接続されている
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置を用いたインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第一拡散領域（例えばｎ型ドレイン領域）と第二拡散領域（例えばｐ型ベース領域）とが第三拡散領域（例えばｎ型ドリフト領域）を介して支持基板の面に沿った方向に互いに隣接して配置される、いわゆる横型の半導体装置、およびそれを用いたインバータ回路に関するものである。
【背景技術】
【０００２】
近年、素子分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ基板を用いた高耐圧半導体装置の開発が盛んに行われている。
【０００３】
従来、ＳＯＩ基板を用いた半導体装置として、共通の機能を有する複数のチャネルの素子群が共通の素子分離構造で囲まれると共に、機能の異なる素子同士がその素子分離構造によって互いに絶縁分離される、プラズマディスプレイパネル駆動用の半導体装置があった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図９ａ、図９ｂは、一般的なＳＯＩ横型ＭＯＳＦＥＴを用いた複数の出力をもつ半導体装置の一例を示す図であり、図９ａはその断面構造を、図９ｂはその平面図を、それぞれ示す。図９ａ、図９ｂで示すように、活性層１８が埋め込み酸化膜８上に形成されており、埋め込み酸化膜８は支持基板９上に形成されている。活性層１８の一部に選択的にｐ型ベース領域１０が形成され、そのｐ型ベース領域１０の一部にｎ型ソース領域１３が形成されている。ベース領域１０の形成されていない活性層１８の一部に選択的にｎ型ドレイン領域１１が形成されており、ベース領域１０とドレイン領域１１の間にはｎ型ドリフト領域１２が形成されている。そして、ドリフト領域１２とソース領域１３に挟まれたベース領域１０の表面上にゲート酸化膜を介してゲート電極１５が設けられている。また、ソース領域１３に接触するようにソース電極１６、ドレイン領域１１に接触するようにドレイン電極１７が設けられている。
【０００６】
一般的なＳＯＩ横型ＭＯＳＦＥＴでは、図９ａ、図９ｂに示すように、個別の出力配線（図９ａ、図９ｂにおける３ａ、３ｂ、３ｃ）に接続される素子は、それぞれ個別に素子分離領域（図９ａ、図９ｂにおける６ｄ、６ｅ、６ｆ）で囲まれ、素子間が電気的に絶縁されている。
【０００７】
しかし、図９ａ、図９ｂに示す半導体装置では、隣接する素子間に少なくとも２つの素子分離領域と素子分離領域間のスペースが必要であり、チップ面積が大きくなるという課題があった。
【０００８】
また、絶縁物である埋め込み酸化膜や素子分離領域は、一般的に活性層と比べ熱伝導率が低く、埋め込み酸化膜や素子分離領域で囲まれていない素子と比較し、素子が発熱した場合の素子内部の温度上昇が高く、発熱に対する破壊耐量が低いという課題もあった。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された活性層と、前記活性層に選択的に形成された第一導電型の第一拡散領域と、前記活性層に前記第一拡散領域とは異なる部分に選択的に形成された第二導電型の第二拡散領域と、前記第一拡散領域と前記第二拡散領域との間に選択的に形成された第一導電型の第三拡散領域と、前記活性層に選択的に形成された絶縁物からなる素子分離領域とを備え、前記第一拡散領域と前記第二拡散領域とが前記第三拡散領域を介して前記支持基板の面方向に沿った方向に互いに隣接して配置されている半導体装置であって、前記第一拡散領域および前記第二拡散領域は、前記活性層の前記絶縁層に面していない主表面から前記絶縁層に面している主表面まで達するように形成され、前記素子分離領域は、複数の前記第一拡散領域と、複数の前記第二拡散領域と、複数の前記第三拡散領域とを取り囲むように形成され、前記複数の第一拡散領域および前記複数の第二拡散領域のいずれか一方は複数の拡散領域が互いに共通の端子に接続されており、前記複数の第一拡散領域および前記複数の第二拡散領域の上記一方に対する他方は複数の拡散領域が少なくとも２つ以上の異なる端子に接続されていることを特徴とする。
【００１０】
また、本発明のインバータ回路は、上記の本発明の半導体装置を用いたインバータ回路である。
【発明の効果】
【００１１】
本発明によれば、同一配線に接続される素子をまとめて素子分離領域で取り囲むことで、従来技術で課題であった素子分離領域および素子分離領域間のスペースを低減可能であり、以てチップ面積の低減を図ることが可能となる。
【図面の簡単な説明】
【００１２】
【図１ａ】本発明の第１の実施形態に係る半導体装置を示す断面構造図である。
【図１ｂ】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２ａ】本発明の第２の実施形態に係る半導体装置を示す断面構造図である。
【図２ｂ】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第３の実施形態に係る半導体装置を示す断面構造図である。
【図４】本発明の第４の実施形態に係る半導体装置を示す鳥瞰図である。
【図５ａ】図４にA-A’で示した位置における断面構造図である。
【図５ｂ】図４にB-B’で示した位置における断面構造図である。
【図６ａ】本発明の第５の実施形態に係る半導体装置を示す断面構造図である。
【図６ｂ】本発明の第５の実施形態に係る半導体装置を示す平面図である。
【図７ａ】本発明の第６の実施形態に係る半導体装置を示す断面構造図である。
【図７ｂ】本発明の第６の実施形態に係る半導体装置を示す平面図である。
【図８ａ】本発明の第７の実施形態に係るインバータ回路を示す回路図である。
【図８ｂ】本発明の第７の実施形態に係るインバータ回路を示す平面図である。
【図９ａ】従来技術による半導体装置の一例を示す断面構造図である。
【図９ｂ】従来技術による半導体装置の一例を示す平面図である。
【図１０ａ】従来技術による半導体装置を用いたインバータ回路を示す回路図である。
【図１０ｂ】従来技術による半導体装置を用いたインバータ回路を示す平面図である。
【発明を実施するための形態】
【００１３】
本発明の半導体装置は、同一配線に接続される素子をまとめて素子分離領域で取り囲んだ構造を有することを特徴とする。本発明の半導体装置によれば、横型半導体装置のチップ面積低減と熱破壊耐量の向上とを図ることができる。
【００１４】
以下、本発明の実施の形態のいくつかの例を図面に基づいて説明する。
【００１５】
［第一の実施形態］
図１ａ、図１ｂは、本発明の半導体装置の実施の形態の一つである第一の実施の形態に係る半導体装置を示す図であり、図１ａはその断面構造図を、図１ｂはその平面図を、それぞれ示す。基本的な素子構造は図９ａ、図９ｂで示した従来技術による半導体装置と同じく、活性層１８が埋め込み酸化膜８上に形成されており、埋め込み酸化膜８は支持基板９上に形成されている。活性層１８の一部に選択的にｐ型ベース領域１０が形成され、そのｐ型ベース領域１０の一部にｎ型ソース領域１３が形成されている。ベース領域１０の形成されていない活性層１８の一部に選択的にｎ型ドレイン領域１１が形成されており、ベース領域１０とドレイン領域１１の間にはｎ型ドリフト領域１２が形成されている。そして、ドリフト領域１２とソース領域１３に挟まれたベース領域１０の表面上にゲート酸化膜を介してゲート電極１５が設けられている。また、ソース領域１３に接触するようにソース電極１６、ドレイン領域１１に接触するようにドレイン電極１７が設けられている。
【００１６】
ここで、ベース拡散領域１０およびドレイン拡散領域１１は、活性層１８の表面から埋め込み酸化膜８まで達するように形成されている。
【００１７】
ドレイン領域１１は複数の素子（４ａ、４ｂ、４ｃ）で共通に用いられ、ドレイン電極１７は共通の配線１に接続される。
【００１８】
一方、ソース電極１６およびゲート電極１５はそれぞれの素子で異なる出力配線（３ａ、３ｂ、３ｃ）およびゲート配線（７ａ、７ｂ、７ｃ）に接続される。
【００１９】
素子分離領域６ａは、素子４ａ、４ｂ、４ｃを取り囲むように形成される。
【００２０】
図１ａ、図１ｂの構成とすることで、従来技術である図９ａ、図９ｂの構成と比較して、素子分離領域および素子分離領域間のスペースを低減し、従ってチップ面積を低減可能である。ここで、ベース領域１０およびドレイン領域１１が、活性層１８の表面から埋め込み酸化膜８まで達するように形成されていることで、隣接する素子間の電気的な分離が可能となる。なお、電気的な分離を確実とするため、ベース領域１０およびドレイン領域１１の埋め込み酸化膜８付近の不純物濃度は、実使用条件で埋め込み酸化膜８表面に反転層の発生しない濃度以上に高濃度とすることが望ましい。
【００２１】
さらに、図１ａ、図１ｂの構成とすることで、素子分離領域６ａに囲まれた活性層の体積は、図９と比較し３倍程度に増大する。このため、例えば素子４ａでアバランシェ現象が発生し素子内部が発熱した場合、図９の構成では素子分離領域６ｄで囲まれた領域外には放熱されにくいのに対し、図１ａ、図１ｂの構成では素子４ｂ、４ｃの領域まで熱が容易に拡散するため図９と比較し温度上昇は低減される。従って、破壊に至る発熱量の向上、すなわち熱破壊耐量の向上が可能である。
【００２２】
［第二の実施形態］
図２ａ、図２ｂは、本発明の半導体装置の第二の実施の形態を示す図であり、図２ａはその断面構造図を、図２ｂはその平面図を、それぞれ示す。第二の実施形態は第一の実施形態の変形例であり、図２ａ、図２ｂの構成は、図１ａ、図１ｂの実施の形態が、ドレイン電極１７を共通配線１に接続する素子（４ａ、４ｂ、４ｃ）をまとめ素子分離領域６ａで取り囲んでいるのに対し、ソース電極１６が共通配線２に接続される素子（５ａ、５ｂ、５ｃ）をまとめ素子分離領域６ｂで取り囲んでいる点が異なる。それ以外の点は第一の実施形態と共通である。図２ａ、図２ｂの構成では、ドレイン電極１７およびゲート電極１５はそれぞれの素子で異なる出力配線（３ａ、３ｂ、３ｃ）およびゲート配線（７ｄ、７ｅ、７ｆ）に接続される。
【００２３】
図２ａ、図２ｂの構成で得られる効果は、図１ａ、図１ｂと同一である。
【００２４】
［第三の実施形態］
図３は本発明の半導体装置の第三の実施の形態を示す断面構造図である。第三の実施形態は第一の実施形態の変形例であり、図１ａ、図１ｂの実施の形態における素子４ａ、４ｂ、４ｃがｎ型のドリフト領域１２で形成されているのに対し、図３の構成は、ドリフト領域がｎ型の第一層１２ａとｐ型の第二層１２ｂから構成されるいわゆるスーパージャンクション構造となっている点が異なる。それ以外の点は第一の実施形態と共通である。
【００２５】
図３の構成で得られる効果は、図１ａ、図１ｂと同一であるが、スーパージャンクション構造とすることで、素子のオン抵抗を低減しチップ面積をより低減可能である。
【００２６】
なお、図３では図１ａ、図１ｂ同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図２と同様の構成とすることができることは言うまでもない。
【００２７】
［第四の実施形態］
図４は本発明の半導体装置の第四の実施の形態を示す鳥瞰図であり、図５ａは図４に記載したＡ−Ａ’間の、図５ｂは図４に記載したＢ−Ｂ’間の、それぞれの断面構造図である。第四の実施形態は第三の実施形態の変形例であり、図３の素子４ａ、４ｂ、４ｃのドリフト領域がｎ型の第一層１２ａとｐ型の第二層１２ｂを深さ方向に構成しているのに対し、図４および図５ａ、図５ｂの構成は、ドリフト領域の第一層１２ａと第二層１２ｂを図の奥行き方向に形成している点が異なる。それ以外の点は第三の実施形態と共通である。
【００２８】
図４および図５ａ、図５ｂの構成で得られる効果は、図３と同一である。
【００２９】
なお、図４および図５ａ、図５ｂではドリフト領域の第一層１２ａおよび第二層１２ｂは活性層１８の表面から埋め込み酸化膜８に達するまで形成しているが、いずれか一方を埋め込み酸化膜８に達しない位置まで形成し他方で取り囲む、あるいはいずれの層も酸化膜８まで達しない位置まで形成することも可能である。
【００３０】
また、図４および図５ａ、図５ｂでは図１ａ、図１ｂ同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図２ａ、図２ｂと同様の構成とすることができることは言うまでもない。
【００３１】
［第五の実施形態］
図６ａ、図６ｂは、本発明の半導体装置の第五の実施の形態を示す図であり、図６ａはその断面構造図を、図６ｂはその平面図を、それぞれ示す。第五の実施形態は第一の実施形態の変形例であり、図１ａ、図１ｂの素子４ａ、４ｂ、４ｃがそれぞれ２つのドリフト領域を有しているのに対し、図６ａ、図６ｂの構成は、素子４ａ、４ｂ、４ｃが３つ以上のドリフト領域を有している点が異なる。それ以外の点は第一の実施形態と共通である。
【００３２】
図６ａ、図６ｂの構成で得られる効果は、図１ａ、図１ｂと同一である。
【００３３】
なお、図６ａ、図６ｂではそれぞれの素子のドリフト領域数を６で記載したが、当然ながらドリフト領域の数は６に限られたものではない。また、図６ａ、図６ｂでは図１ａ、図１ｂ同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図２ａ、図２ｂと同様の構成とすることができることは言うまでもない。
【００３４】
［第六の実施形態］
図７ａ、図７ｂは、本発明の半導体装置の第六の実施の形態を示す図であり、図７ａはその断面構造図を、図７ｂはその平面図を、それぞれ示す。第六の実施形態は第五の実施形態の変形例であり、図６ａ、図６ｂの構成は、素子４ａ、４ｂ、４ｃがそれぞれ集約して配置されているのに対し、図７ａ、図７ｂの構成は、素子４ａ、４ｂ、４ｃは、素子分離領域６ａで囲まれた領域内でそれぞれ分割して規則的に配置されている点が異なる。それ以外の点は第五の実施形態と共通である。
【００３５】
図７ａ、図７ｂの構成とすることで、ある素子が発熱した場合、素子分離領域６ａで囲まれた活性層内部の温度は図６ａ、図６ｂの構成と比較して、より均一となり、更なる破壊耐量向上が図れる。なお、図７ａ、図７ｂではそれぞれの素子のドリフト領域数を６で記載したが、当然ながらドリフト領域の数は６に限られたものではない。また、図７ａ、図７ｂでは図１ａ、図１ｂ同様ドレイン端子を共通とする構成としているが、基本構造を同じくし図２ａ、図２ｂと同様の構成とすることができることは言うまでもない。
【００３６】
［第七の実施形態］
図８ａ、図８ｂは、本発明の第七の実施の形態であって本発明の半導体装置を用いて３相インバータ回路を構成した場合の当該インバータ回路を示す図であり、図８ａはその回路図を、図８ｂはその平面図を、それぞれ示す。一方、図１０ａ、図１０ｂは、従来技術の半導体装置を用いて３相インバータ回路を構成した場合の当該インバータ回路を示す図であり、図１０ａはその回路図を、図１０ｂはその平面図を、それぞれ示す。図８ａ、図８ｂの構成を図１０ａ、図１０ｂの構成と比較してみると、本発明の半導体装置を用いることで素子分離領域および素子分離領域間のスペースが低減し、以てチップ面積が低減することが理解されよう。
【００３７】
以上の説明では、３相インバータ回路での使用を想定し素子数を３としているが、当然ながら本発明の半導体装置の素子数は３に限られるものではない。
【００３８】
また、横型素子としてＭＯＳＦＥＴを例に説明したが、ダイオード、もしくはドレイン領域１１内にｐ型コンタクト層を設けたＩＧＢＴとして本発明の半導体装置を構成することも可能である。
【００３９】
以上、本発明の上記各実施形態によれば、同一配線に接続される素子をまとめて素子分離領域で取り囲むことで、従来技術で課題であった素子分離領域および素子分離領域間のスペースを低減可能であり、従ってチップ面積の低減を図ることができる。さらに、素子分離領域で囲まれる活性層の体積が増大するため、素子の熱容量が増大し、以て素子の発熱に対する破壊耐量の向上を図ることができる。
【符号の説明】
【００４０】
1  第一電位配線
2  第二電位配線
3  第三電位配線
4  単位横型半導体装置
5  単位横型半導体装置
6  素子分離領域
7  ゲート配線
8  埋め込み酸化膜
9  支持基板
10  ベース領域
11  ドレイン領域
12  ドリフト領域
13  ソース領域
14  チャネル領域
15  ゲート電極
16  ソース電極
17  ドレイン電極
18  活性層
【図１ａ】
2017168755.tif 000003
【図１ｂ】
2017168755.tif 000004
【図２ａ】
2017168755.tif 000005
【図２ｂ】
2017168755.tif 000006
【図３】
2017168755.tif 000007
【図４】
2017168755.tif 000008
【図５ａ】
2017168755.tif 000009
【図５ｂ】
2017168755.tif 000010
【図６ａ】
2017168755.tif 000011
【図６ｂ】
2017168755.tif 000012
【図７ａ】
2017168755.tif 000013
【図７ｂ】
2017168755.tif 000014
【図８ａ】
2017168755.tif 000015
【図８ｂ】
2017168755.tif 000016
【図９ａ】
2017168755.tif 000017
【図９ｂ】
2017168755.tif 000018
【図１０ａ】
2017168755.tif 000019
【図１０ｂ】
2017168755.tif 000020