(57)【要約】【課題】電位を安定に保持する。または高精度に負電位を生成する。または出力電圧の大きい半導体装置を提供する。【解決手段】第１のトランジスタと、第２のトランジスタと、容量素子と、コンパレータを有し、コンパレータは非反転入力端子、反転入力端子、および出力端子を有し、第１のトランジスタにおいて、ゲートと、ソースおよびドレインの一方は電気的に接続され、第２のトランジスタにおいて、ソースおよびドレインの一方はコンパレータの非反転入力端子に電気的に接続され、他方は第１のトランジスタのソースおよびドレインの一方と電気的に接続され、第２のトランジスタのソースおよびドレインの一方は、容量素子の一方の電極と電気的に接続され、第２のトランジスタにおいて、ゲートと、ソースおよびドレインの一方が電気的に接続され、第１のトランジスタおよび第２のトランジスタは酸化物半導体を有する半導体装置。【選択図】図１
2017201569.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、容量素子と、コンパレータと、を有し、
前記コンパレータは、非反転入力端子、反転入力端子、および出力端子を有し、
前記第１のトランジスタにおいて、ゲートと、ソースおよびドレインの一方と、は電気的に接続され、
前記第２のトランジスタにおいて、ソースおよびドレインの一方は前記コンパレータの前記非反転入力端子に電気的に接続され、他方は前記第１のトランジスタの前記ソースおよび前記ドレインの一方と電気的に接続され、
前記第２のトランジスタの前記ソースおよび前記ドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
前記第２のトランジスタにおいて、ゲートと、前記ソースおよび前記ドレインの一方と、が電気的に接続され、
前記第１のトランジスタおよび前記第２のトランジスタは、酸化物半導体を有する半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタは、バックゲートを有し、
前記第１のトランジスタにおいて、前記ゲートと前記バックゲートは電気的に接続され、
前記第２のトランジスタは、バックゲートを有し、
前記第２のトランジスタにおいて、前記ゲートと前記バックゲートは電気的に接続される半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタの前記ソースおよび前記ドレインの他方は、前記反転入力端子に電気的に接続される半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
チャージポンプを有し、
前記チャージポンプの出力端子は、前記第１のトランジスタの前記ソースおよび前記ドレインの他方に電気的に接続され、
前記チャージポンプは、ソースまたはドレインを介して電気的に直列に接続され、チャネル領域にシリコンを有する２以上４以下のトランジスタと、ソースまたはドレインを介して電気的に直列に接続され、チャネル領域に酸化物半導体を有する２以上４以下のトランジスタと、を有し、
チャネル領域にシリコンを有する前記２以上４以下のトランジスタの一端のトランジスタと、チャネル領域に酸化物半導体を有する前記２以上４以下のトランジスタの一端のトランジスタは、ソースまたはドレインを介して電気的に直列に接続され、
チャネル領域に酸化物半導体を有する前記２以上４以下のトランジスタの他端のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタの前記ソースおよび前記ドレインの他方と電気的に接続される半導体装置。
【請求項５】
ｋ個の保持回路（ｋは正の整数）と、チャージポンプと、を有し、
ｋ個の保持回路のそれぞれは、コンパレータと、前記コンパレータの非反転入力端子にソースおよびドレインの一方が電気的に接続される第１のトランジスタと、ソースおよびドレインの一方が前記第１のトランジスタの前記ソースおよび前記ドレインの他方に電気的に接続される第２のトランジスタと、前記第１のトランジスタの前記ソースおよび前記ドレインの他方に電気的に接続される容量素子と、を有し、
前記チャージポンプは、前記ｋ個の保持回路のそれぞれが有する前記第２のトランジスタの前記ソースおよび前記ドレインの他方に電気的に接続される半導体装置。
【請求項６】
請求項５において、
前記ｋ個の保持回路のそれぞれが有する前記コンパレータの反転入力端子には、前記チャージポンプが電気的に接続される半導体装置。
【請求項７】
請求項１において、
記憶装置を有し、
前記記憶装置は、バックゲートを有し、かつ、チャネル領域に酸化物半導体を有する複数のトランジスタを有し、
前記複数のトランジスタのそれぞれが有するバックゲートは、前記第２のトランジスタの前記ソースおよび前記ドレインの一方に電気的に接続される半導体装置。
【請求項８】
請求項７において、
前記第２のトランジスタのチャネル領域は、前記記憶装置が有する前記複数のトランジスタのいずれか一よりもエネルギーバンドギャップが大きい部分を有する半導体装置。
【請求項９】
請求項７または請求項８において、
前記第２のトランジスタと、前記記憶装置が有する前記複数のトランジスタのチャネル領域は、インジウム、元素Ｍ、および亜鉛を有し、
元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムより一以上選ばれ、
前記第２のトランジスタの前記チャネル領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝ｘ２：ｙ２：ｚ２で表され、
前記記憶装置が有する前記複数のトランジスタのいずれか一の前記チャネル領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝ｘ５：ｙ５：ｚ５で表され、ｙ５／ｘ５がｙ２／ｘ２よりも大きい半導体装置。
【請求項１０】
トランジスタを有し、
前記トランジスタが有するゲートに信号が与えられる間隔が１秒以上１０日未満の場合には、前記ゲートには第１の電位が与えられ、
前記トランジスタが有するゲートに信号が与えられる間隔が１日以上２０年以下の場合には、前記ゲートには第２の電位が与えられ、
前記第１の電位は、前記第２の電位よりも高い半導体装置の動作方法。
【請求項１１】
請求項１０において、
第２のトランジスタと、第３のトランジスタと、セレクタと、を有し、
前記トランジスタの前記ゲートは、前記セレクタを介して、前記第２のトランジスタのソースおよびドレインの一方、または前記第３のトランジスタのソースおよびドレインの一方、のいずれかと電気的に接続されることが選択され、
前記トランジスタが有する前記ゲートに前記第１の電位が与えられる場合には、前記ゲートは前記第２のトランジスタの前記ソースおよび前記ドレインの一方と電気的に接続され、
前記トランジスタが有する前記ゲートに前記第２の電位が与えられる場合には、前記ゲートは前記第３のトランジスタの前記ソースおよび前記ドレインの一方と電気的に接続され、
前記トランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、インジウム、元素Ｍ、および亜鉛を有し、
前記トランジスタは、前記第２のトランジスタおよび前記第３のトランジスタと比較して、インジウム、元素Ｍおよび亜鉛の原子数の和に対するインジウムの原子数の割合が大きい部分を有する半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
接地電位よりも低い負電位が用いられる半導体装置が知られている。例えば、サブシュレッショルドリーク電流を低減するため、ｎチャネル型ＭＯＳトランジスタの基板バイアス電位は負電位であり、Ｐチャネル型ＭＯＳトランジスタの基板バイアス電位は正電位である（特許文献１）。また、フラッシュメモリでは、動作に応じて、負電位が用いられる（特許文献２）。
【０００３】
チャージポンプ回路によって負電圧を生成することができる。特許文献２および３には、負電圧を高精度に生成するための技術が開示されている。特許文献２および３では、チャージポンプ回路から出力される負電圧を正電圧に変換し、この正電圧と正の基準電圧との差異を比較回路によって検出し、検出結果に基づいて、チャージポンプ回路の動作を制御している。
【０００４】
チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）は、オフ電流が極めて低い。特許文献４には、第１ゲート電極と第２ゲート電極を有するＯＳトランジスタを用いた記憶装置が開示されている。データの保持時間を長くするために、第２ゲート電極に接地電位よりも低い電位を入力している。第２ゲート電極の電位を負電位とすることで、ＯＳトランジスタのしきい値電圧をプラス側にシフトさせて、ＯＳトランジスタのオフ電流を小さくしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１９１６１１号公報
【特許文献２】特開平７−２３１６４７号公報
【特許文献３】特開平１１−１５０２３０号公報
【特許文献４】特開２０１２−６９９３２号公報
【非特許文献】
【０００６】
【非特許文献１】Ｈ．Ｔａｍｕｒａ  ｅｔ  ａｌ．，“Ｅｍｂｅｄｄｅｄ  ＳＲＡＭ  ａｎｄ  Ｃｏｒｔｅｘ−Ｍ０  Ｃｏｒｅ  Ｕｓｉｎｇ  ａ  ６０−ｎｍ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，”ＩＥＥＥ  ＭＩＣＲＯ，２０１４，Ｖｏｌ．３４，Ｎｏ．６，ｐｐ．４２−５３．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、新規な電子部品を提供することを課題の一つとする。
【０００８】
または、本発明の一態様は、新規な半導体装置の動作方法を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置の使用方法を提供することを課題の一つとする。
【０００９】
また、本発明の一態様は、電位を安定に保持することを課題の一つとする。または、本発明の一態様は、高精度に負電位を生成することを課題の一つとする。または、本発明の一態様は、２つの負電位を直接的に比較することを課題の一つとする。または、本発明の一態様は、出力電圧の大きい半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の良好な半導体装置を提供することを課題の一とする。または、本発明の一態様は、半導体装置を小型化することを課題の一つとする。または、本発明の一態様は、半導体装置の消費電力を低くすることを課題の一つとする。または、本発明の一態様は、単一電源で動作する半導体装置を提供することを課題の一つとする。
【００１０】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、コンパレータと、を有し、コンパレータは、非反転入力端子、反転入力端子、および出力端子を有し、第１のトランジスタにおいて、ゲートと、ソースおよびドレインの一方と、は電気的に接続され、第２のトランジスタにおいて、ソースおよびドレインの一方はコンパレータの非反転入力端子に電気的に接続され、他方は第１のトランジスタのソースおよびドレインの一方と電気的に接続され、第２のトランジスタのソースおよびドレインの一方は、容量素子の一方の電極と電気的に接続され、第２のトランジスタにおいて、ゲートと、ソースおよびドレインの一方と、が電気的に接続され、第１のトランジスタおよび第２のトランジスタは、酸化物半導体を有する半導体装置である。
【００１２】
また上記構成において、第１のトランジスタは、バックゲートを有し、第１のトランジスタにおいて、ゲートとバックゲートは電気的に接続され、第２のトランジスタは、バックゲートを有し、第２のトランジスタにおいて、ゲートとバックゲートは電気的に接続されることが好ましい。また上記構成において、第１のトランジスタのソースおよびドレインの他方は、反転入力端子に電気的に接続されることが好ましい。また上記構成において、チャージポンプを有し、チャージポンプの出力端子は、第１のトランジスタのソースおよびドレインの他方に電気的に接続され、チャージポンプは、ソースまたはドレインを介して電気的に直列に接続され、チャネル領域にシリコンを有する２以上４以下のトランジスタと、ソースまたはドレインを介して電気的に直列に接続され、チャネル領域に酸化物半導体を有する２以上４以下のトランジスタと、を有し、チャネル領域にシリコンを有する２以上４以下のトランジスタの一端のトランジスタと、チャネル領域に酸化物半導体を有する２以上４以下のトランジスタの一端のトランジスタは、ソースまたはドレインを介して電気的に直列に接続され、チャネル領域に酸化物半導体を有する２以上４以下のトランジスタの他端のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースおよびドレインの他方と電気的に接続されることが好ましい。
【００１３】
また上記構成において、半導体装置は、第３のトランジスタおよび第４のトランジスタを有し、第３のトランジスタおよび第４のトランジスタは、コンパレータに含まれ、第３のトランジスタおよび第４のトランジスタはそれぞれ、酸化物半導体を有し、第３のトランジスタおよび第４のトランジスタはそれぞれ、バックゲートを有し、第３のトランジスタのゲートには非反転入力端子が電気的に接続され、第４のトランジスタのゲートまたはバックゲートには反転入力端子が電気的に接続されることが好ましい。
【００１４】
または、本発明の一態様は、チップおよびリードを有し、リードはチップに電気的に接続され、チップには、上記のいずれか一に記載の半導体装置が設けられている電子部品である。
【００１５】
または、本発明の一態様は、チップおよびリードを有し、リードはチップに電気的に接続され、チップには、上記のいずれか一に記載の半導体装置が設けられ、チップには、記憶装置、プロセッサコアの少なくとも一方が設けられている電子部品である。
【００１６】
または、本発明の一態様は、上記のいずれか一に記載の電子部品と、表示部、タッチセンサ、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、を有する電子機器である。
【００１７】
または、本発明の一態様は、ｋ個の保持回路（ｋは正の整数）と、チャージポンプと、を有し、ｋ個の保持回路のそれぞれは、コンパレータと、コンパレータの非反転入力端子にソースおよびドレインの一方が電気的に接続される第１のトランジスタと、ソースおよびドレインの一方が第１のトランジスタのソースおよびドレインの他方に電気的に接続される第２のトランジスタと、第１のトランジスタのソースおよびドレインの他方に電気的に接続される容量素子と、を有し、チャージポンプは、ｋ個の保持回路のそれぞれが有する第２のトランジスタのソースおよびドレインの他方に電気的に接続される半導体装置である。
【００１８】
また上記構成において、ｋ個の保持回路のそれぞれが有するコンパレータの反転入力端子には、チャージポンプが電気的に接続されることが好ましい。
【００１９】
また上記構成において、記憶装置を有し、記憶装置は、バックゲートを有し、かつ、チャネル領域に酸化物半導体を有する複数のトランジスタを有し、複数のトランジスタのそれぞれが有するバックゲートは、第２のトランジスタのソースおよびドレインの一方に電気的に接続されることが好ましい。
【００２０】
また上記構成において、第２のトランジスタのチャネル領域は、記憶装置が有する複数のトランジスタのいずれか一よりもエネルギーバンドギャップが大きい部分を有することが好ましい。
【００２１】
また上記構成において、第２のトランジスタと、記憶装置が有する複数のトランジスタのチャネル領域は、インジウム、元素Ｍ、および亜鉛を有し、元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムより一以上選ばれ、第２のトランジスタのチャネル領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝ｘ２：ｙ２：ｚ２で表され、記憶装置が有する複数のトランジスタのいずれか一のチャネル領域が有するインジウム、元素Ｍおよび亜鉛の原子数比はインジウム：元素Ｍ：亜鉛＝ｘ５：ｙ５：ｚ５で表され、ｙ５／ｘ５がｙ２／ｘ２よりも大きい部分を有することが好ましい。
【００２２】
または、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、コンパレータと、を有し、コンパレータは、非反転入力端子、反転入力端子、および出力端子を有し、第１のトランジスタにおいて、ゲートと、ソースおよびドレインの一方と、は電気的に接続され、第２のトランジスタにおいて、ゲートと、ソースおよびドレインの一方と、が電気的に接続され、第１のトランジスタのソースおよびドレインの一方は、第２のトランジスタのソースおよびドレインの他方と電気的に接続され、容量素子の一方の電極は、第２のトランジスタのソースおよびドレインの一方と電気的に接続され、第２のトランジスタのソースおよびドレインの一方は、コンパレータの非反転入力端子に電気的に接続され、第１のトランジスタおよび第２のトランジスタは、酸化物半導体を有し、コンパレータは、非反転入力端子より与えられる第１の電位と、反転入力端子より与えられる第２の電位を比較し、その比較結果に応じて高電位信号または低電位信号を出力し、高電位信号または低電位信号のいずれかが出力される場合に、第１のトランジスタのソースおよびドレインの一方の電位は下げられる半導体装置の動作方法である。
【００２３】
上記構成において、第１のトランジスタは、バックゲートを有し、第１のトランジスタにおいて、ゲートとバックゲートは電気的に接続され、第２のトランジスタは、バックゲートを有し、第２のトランジスタにおいて、ゲートとバックゲートは電気的に接続されることが好ましい。
【００２４】
上記構成において、半導体装置は、第３のトランジスタおよび第４のトランジスタを有し、第３のトランジスタおよび第４のトランジスタは、コンパレータに含まれ、第３のトランジスタおよび第４のトランジスタはそれぞれ、酸化物半導体を有し、第３のトランジスタおよび第４のトランジスタはそれぞれ、バックゲートを有し、第３のトランジスタのゲートには前記第１の電位が与えられ、第４のトランジスタのゲートには前記第２の電位が与えられ、前記第１の電位および前記第２の電位は負電位であり、前記第３のトランジスタのバックゲートおよび前記第４のトランジスタのバックゲートには、正の電位が与えられることが好ましい。
【００２５】
または、本発明の一態様は、第１のトランジスタと、第１の容量素子と、第２のトランジスタと、第２の容量素子と、コンパレータと、論理回路と、を有し、論理回路は、入力端子と、出力端子と、を有し、コンパレータは、非反転入力端子、反転入力端子、および出力端子を有し、第１のトランジスタのソースおよびドレインの一方は、第１のトランジスタのゲートと、第１の容量素子の一方の電極と、に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、反転入力端子と電気的に接続され、第２のトランジスタのソースおよびドレインの一方は、第２のトランジスタのゲートと、第２の容量素子の一方の電極と、コンパレータの非反転入力端子と、に電気的に接続され、第１のトランジスタのソースおよびドレインの一方は、第２のトランジスタのソースおよびドレインの他方と電気的に接続され、コンパレータの出力端子は、論理回路の入力端子に電気的に接続され、第１のトランジスタおよび第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、コンパレータから高電位信号または低電位信号の一方が出力される場合に、第１のトランジスタのソースおよびドレインの一方の電位は下げられ、論理回路の出力端子は、第１の容量素子の他方の電極と電気的に接続され、コンパレータから高電位信号または低電位信号の一方が出力される場合に、論理回路から、第１のトランジスタのソースおよびドレインの一方にクロック信号が与えられる半導体装置の動作方法である。
【００２６】
また、上記構成において、第３のトランジスタと、第４のトランジスタと、第３の容量素子と、第４の容量素子と、を有し、第３のトランジスタのソースおよびドレインの一方は、第３のトランジスタのゲートと、第３の容量素子の一方の電極と、に電気的に接続され、第４のトランジスタのソースおよびドレインの一方は、第４のトランジスタのゲートと、第４の容量素子の一方の電極と、に電気的に接続され、第３のトランジスタのソースおよびドレインの一方は、第４のトランジスタのソースおよびドレインの一方と電気的に接続され、第４の容量素子の他方の電極には、クロック信号が与えられ、第３のトランジスタはチャネル形成領域にシリコンを有し、第４のトランジスタはチャネル形成領域に酸化物半導体を有し、第４のトランジスタのソースおよびドレインの他方は、直列に接続される複数のトランジスタと、第１のトランジスタのソースおよびドレインの他方に電気的に接続されることが好ましい。
【００２７】
また、上記構成において、直列に接続される複数のトランジスタのそれぞれは、チャネル形成領域に酸化物半導体を有することが好ましい。
【００２８】
または、本発明の一態様は、トランジスタを有し、トランジスタが有するゲートに信号が与えられる間隔が１秒以上１０日未満の場合には、ゲートには第１の電位が与えられ、トランジスタが有するゲートに信号が与えられる間隔が１日以上２０年以下の場合には、ゲートには第２の電位が与えられ、第１の電位は、第２の電位よりも高い半導体装置の動作方法である。
【００２９】
また上記構成において、第２のトランジスタと、第３のトランジスタと、セレクタと、を有し、トランジスタのゲートは、セレクタを介して、第２のトランジスタのソースおよびドレインの一方、または第３のトランジスタのソースおよびドレインの一方、のいずれかと電気的に接続されることが選択され、トランジスタが有するゲートに第１の電位が与えられる場合には、ゲートは第２のトランジスタのソースおよびドレインの一方と電気的に接続され、トランジスタが有するゲートに第２の電位が与えられる場合には、ゲートは第３のトランジスタのソースおよびドレインの一方と電気的に接続され、トランジスタ、第２のトランジスタ、および第３のトランジスタは、インジウム、元素Ｍ、および亜鉛を有し、トランジスタは、第２のトランジスタおよび第３のトランジスタと比較して、インジウム、元素Ｍおよび亜鉛の原子数の和に対するインジウムの原子数の割合が大きい部分を有することが好ましい。
【発明の効果】
【００３０】
本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態様により、新規な記憶装置を提供することができる。本発明の一態様により、新規な電子部品を提供することができる。
【００３１】
また、本発明の一態様により、新規な半導体装置の動作方法を提供することができる。また、本発明の一態様により、新規な半導体装置の使用方法を提供することができる。
【００３２】
また、本発明の一態様により、電位を安定に保持することができる。また、本発明の一態様により、高精度に負電位を生成することができる。また、本発明の一態様により、２つの負電位を直接的に比較することができる。また、本発明の一態様により、出力電圧の大きい半導体装置を提供することができる。また、本発明の一態様により、信頼性の良好な半導体装置を提供することができる。また、本発明の一態様により、半導体装置を小型化することができる。また、本発明の一態様により、半導体装置の消費電力を低くすることができる。また、本発明の一態様により、単一電源で動作する半導体装置を提供することができる。
【００３３】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００３４】
【図１】保持回路の構成例を示す図。
【図２】保持回路の構成例を示す回路図。
【図３】保持回路の構成例を示す回路図。
【図４】保持回路の構成例を示す回路図。
【図５】保持回路の構成例を示す図。
【図６】半導体装置の構成例を示すブロック図。
【図７】半導体装置の構成例を示すブロック図。
【図８】半導体装置の動作例を示すタイミングチャート。
【図９】半導体装置の動作例を示すタイミングチャート。
【図１０】半導体装置の構成例を示すブロック図。
【図１１】半導体装置の構成例を示すブロック図。
【図１２】半導体装置の動作例を示すタイミングチャート。
【図１３】電圧生成回路の構成例を示す回路図。
【図１４】電圧生成回路の構成例を示す回路図。
【図１５】半導体装置の構成例を示すブロック図。
【図１６】半導体装置の構成例を示すブロック図。
【図１７】半導体装置の動作例を示すタイミングチャート。
【図１８】半導体装置の動作例を示すタイミングチャート。
【図１９】記憶装置の構成例を示すブロック図、およびメモリセルの構成例を示す回路図。
【図２０】記憶装置の構成例を示すブロック図、およびメモリセルの構成例を示す回路図。
【図２１】メモリセルの構成例を示す回路図。
【図２２】マイクロコントローラユニットの構成例を示すブロック図。
【図２３】フリップフロップの構成例を示す回路図。
【図２４】フリップフロップの動作例を示す回路図。
【図２５】撮像装置の構成例を示すブロック図、および画素の構成例を示す回路図。
【図２６】プログラマブル回路の構成例を示す図。
【図２７】比較回路の構成例を示す回路図、およびトランジスタのドレイン電流−ゲート電圧特性を模式的に示す図。
【図２８】比較回路の構成例を示す回路図。
【図２９】比較回路の構成例を示す回路図。
【図３０】比較回路の構成例を示す回路図。
【図３１】比較回路の構成例を示す回路図。
【図３２】比較回路の構成例を示す回路図。
【図３３】比較回路の構成例を示す回路図。
【図３４】電子部品の作製方法例を示すフローチャート、半導体ウエハの上面図とその拡大図、チップの構成例を示す模式図、および電子部品の構成例を示す斜視模式図。
【図３５】電子機器の構成例を示す図。
【図３６】電子機器の構成例を示す図。
【図３７】トランジスタの上面図および断面図。
【図３８】トランジスタの上面図および断面図。
【図３９】半導体装置の断面図。
【図４０】半導体装置の断面図。
【図４１】半導体装置の断面図。
【図４２】半導体装置の断面図。
【図４３】トランジスタの上面図および断面図。
【図４４】本発明に係る酸化物の原子数比の範囲を説明する図。
【図４５】エネルギーバンド構造を示す図。
【図４６】エネルギーバンド構造を示す図。
【発明を実施するための形態】
【００３５】
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３７】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３８】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
【００３９】
また、本明細書等において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層にシリコンを用いたトランジスタを「Ｓｉトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【００４０】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４１】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００４２】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００４３】
本明細書等では、接地電位を０Ｖとみなし、正電位、負電位とは接地電位を０Ｖ基準にした電位である。
【００４４】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４５】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００４６】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００４７】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００４８】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４９】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００５０】
（実施の形態１）
本実施の形態は、本発明の一態様の半導体装置について説明する。
【００５１】
チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）は、オフ電流が極めて低い。よって、トランジスタをオフ状態とした場合のリーク電流が低く、電荷の保持に優れる。
【００５２】
本発明の一態様の半導体装置はＯＳトランジスタを用いて電荷を保持し、安定した電位を供給する機能を有する。本発明の一態様の半導体装置は、記憶装置、ＣＰＵ等が有する半導体素子に安定した電位を供給することができる。ここで半導体素子とは例えばトランジスタ、ダイオード、容量素子等を指す。
【００５３】
半導体装置から半導体素子に電位を供給する場合、半導体素子等のリーク電流により電位が少しずつ変動する場合がある。本発明の一態様の半導体装置は、コンパレータを用いて半導体素子に供給される電位の変動を測定し、該電位を変動前の値に回復することができる。
【００５４】
＜電圧保持回路の一例＞
図２（Ａ）に示す保持回路４９は、コンパレータ５１、端子ＩＮ、端子ＢＧ、入力端子ＲＥＦ、トランジスタＦＥ２、および容量素子ＣＡ２を有する。保持回路４９は電圧保持回路であり、電位を供給することができる。保持回路４９は、コンパレータ５１を用いて端子ＢＧから出力される電位の変動を測定し、変動が生じた際に端子ＩＮより電位を供給する。
【００５５】
図１（Ａ）に示す保持回路５０は、図２（Ａ）に示す保持回路４９にトランジスタＦＥ１、容量素子ＣＡ１、論理回路５２、等が追加された構成である。保持回路５０において、論理回路５２から容量素子ＣＡ１の一方の電極にクロック信号を与えることにより例えば容量素子ＣＡ１の他方の電極の電位を変化させることができ、端子ＢＧの電位を調整することができる。
【００５６】
図１（Ａ）に示す保持回路５０は、コンパレータ５１、論理回路５２、端子ＩＮ、端子ＢＧ、入力端子ＲＥＦ、入力端子ＣＬＡ、トランジスタＦＥ１、トランジスタＦＥ２、容量素子ＣＡ１、および容量素子ＣＡ２を有する。保持回路５０は電圧保持回路であり、電位を供給することができる。
【００５７】
コンパレータ５１は、入力端子ＣＩ、第２の入力端子および出力端子ＣＯを有し、該第２の入力端子には入力端子ＲＥＦが電気的に接続される。ここで、コンパレータは比較回路と呼ばれる場合がある。入力端子ＣＩおよび第２の入力端子は例えば非反転入力端子および反転入力端子である。
【００５８】
コンパレータ５１は、入力端子ＣＩに与えられる電位（以下、Ｖｂｇ）と入力端子ＲＥＦに与えられる電位（以下、Ｖｒｅｆ）の比較結果に応じた電位を出力端子ＣＯより出力する。出力端子ＣＯは例えば、ＶｂｇがＶｒｅｆより大きい場合には高電位（以下、ＶＣＨ）を出力し、ＶｂｇがＶｒｅｆ以下である場合には低電位を出力する。後述する図８に示すタイミングチャートの例では、出力端子ＣＯより出力される低電位として接地電位（以下ＧＮＤ）を用いる。
【００５９】
論理回路５２には入力端子ＣＬＡの電位とコンパレータ５１の出力端子ＣＯの電位が与えられる。論理回路５２は、出力端子ＣＯが高電位を与える場合に、入力端子ＣＬＡの電位を出力端子ＬＫ１より出力する。
【００６０】
ここで、トランジスタＦＥ１のソースおよびドレインの一方を、ノードＮＤと呼ぶ。トランジスタＦＥ１の第１のゲートおよび容量素子ＣＡ１の他方の電極は、ノードＮＤと電気的に接続される。トランジスタＦＥ１のソースおよびドレインの他方は、端子ＩＮと電気的に接続される。容量素子ＣＡ１の一方の電極は、論理回路５２の出力端子ＬＫ１と電気的に接続される。トランジスタＦＥ１は、ダイオードとして機能する。ここで、図１（Ａ）に示す保持回路５０においてはトランジスタＦＥ１をダイオード接続させて用いたが、ダイオードとして機能する他の半導体素子に置き換えても構わない。
【００６１】
ここで、容量素子ＣＡ１として例えば、トランジスタＦＥ１が有する寄生容量、あるいはトランジスタＦＥ１と配線との寄生容量、などを用いても構わない。
【００６２】
トランジスタＦＥ２のソースおよびドレインの一方は、容量素子ＣＡ２の一方の電極、端子ＣＩ、および端子ＢＧと電気的に接続される。容量素子ＣＡ２の他方の電極には例えばＧＮＤが与えられる。トランジスタＦＥ２のソースおよびドレインの他方はノードＮＤと電気的に接続される。
【００６３】
トランジスタＦＥ２の第１のゲートはトランジスタＦＥ２のソースおよびドレインの一方と接続することが好ましい。
【００６４】
トランジスタＦＥ２としてＯＳトランジスタを用いることにより、電荷の保持に優れる保持回路を実現することができる。
【００６５】
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【００６６】
トランジスタＦＥ１およびトランジスタＦＥ２にＯＳトランジスタを用いることにより、保持回路が供給する電圧の絶対値を大きくすることができる。すなわち、絶対値の大きい負電位を供給することができる。また、良好な信頼性の保持回路を実現することができる。
【００６７】
図１（Ｂ）に示すようにトランジスタＦＥ１およびトランジスタＦＥ２は第２のゲート（以下、バックゲートと呼ぶ）を有してもよい。トランジスタＦＥ１のバックゲートはトランジスタＦＥ１のソースおよびドレインの一方と接続することが好ましい。トランジスタＦＥ２のバックゲートはトランジスタＦＥ２のソースおよびドレインの一方と接続することが好ましい。ここで、第１のゲートをフロントゲートと呼ぶ場合がある。
【００６８】
図２（Ｂ）は、図２（Ａ）においてトランジスタＦＥ２がバックゲートを有する例を示す。
【００６９】
＜バックゲート＞
トランジスタにおいて、バックゲートをフロントゲートと導通させ、同電位を与えてもよい。あるいは、バックゲートに与える電位は、フロントゲートに与える電位と異なってもよい。バックゲートに電位を与えることによりトランジスタのしきい値をシフトさせることができる。例えばｎチャネル型トランジスタのバックゲートに負の定電位を与えると、トランジスタのしきい値がプラスシフトする場合がある。また、バックゲートに電位を与えることにより電流駆動能力が向上する場合がある。また、ゲートとバックゲートは導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、平面視において、バックゲートを半導体層よりも大きく形成し、バックゲートで半導体層を覆うことで、電界遮蔽機能を高めることができる。
【００７０】
ＯＳトランジスタは、極めて低いオフ電流を有する。ｎチャネル型ＯＳトランジスタにおいて、バックゲートに負電位を与えることによりしきい値をプラスシフトさせることができる。しきい値をプラスシフトさせることにより、カットオフ電流（例えばフロントゲートとソースが同電位における電流）を小さくすることができる。
【００７１】
本発明の一態様の保持回路は、半導体装置が有するＯＳトランジスタのバックゲートに負電位を安定に供給することにより、ＯＳトランジスタのオフ電流を極めて小さく抑えることができる。
【００７２】
ここで、トランジスタＦＥ１およびＦＥ２はｎチャネル型ＯＳトランジスタであることが好ましく、しきい値は、カットオフ電流が充分小さく抑えられる程度に大きいことが好ましい。例えばしきい値は、０．５Ｖ以上６Ｖ以下、あるいは１Ｖ以上４Ｖ以下である。
【００７３】
図３（Ａ）に示す保持回路５０は、図１（Ａ）において端子ＲＥＦの電位を端子ＩＮの電位と共通とする構成の例を示す。
【００７４】
また、図３（Ｂ）は、図３（Ａ）においてトランジスタＦＥ１およびトランジスタＦＥ２がバックゲートを有する構成の例を示す。
【００７５】
容量素子ＣＡ２の容量は、容量素子ＣＡ１の容量よりも大きいことが好ましい。例えば容量素子ＣＡ２の容量は、容量素子ＣＡ１の容量の３倍、あるいは５倍、あるいは１０倍である。また、容量素子ＣＡ１として例えば、トランジスタＦＥ１が有する寄生容量、あるいはトランジスタＦＥ１と配線との寄生容量、などを用いても構わない。
【００７６】
トランジスタＦＥ２としてＯＳトランジスタを用いることにより、電荷の保持に優れる保持回路を実現することができる。図３（Ａ）および（Ｂ）に示す保持回路５０は、トランジスタＦＥ２のオフ電流が極めて小さいため、電位を安定に供給することができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、保持回路５０の出力電圧の絶対値を大きくすることができる。
【００７７】
また、ソースとドレイン間の絶縁耐圧が高いため、信頼性の良好なトランジスタを提供できる。よって、信頼性の良好な半導体装置などを提供できる。
【００７８】
また、保持回路５０がトランジスタＦＥ１を有することにより、端子ＩＮに与えられる電位を変化させることができる。すなわち、保持回路５０の中で、電位の調整を行うことができる。電位の調整は、論理回路５２の端子ＬＫ１からの信号により制御される。保持回路５０の中に電位を調整する機能を有することにより、回路設計の自由度が向上する。
【００７９】
また、後述する例のように、複数の保持回路５０を用いる場合においては、おのおのの保持回路５０が有するトランジスタ、容量素子、等が特性のばらつきを有する場合においても、電位を調整する機能を用いて、おのおのの保持回路５０から出力される電位のばらつきを抑制することができる。
【００８０】
図３（Ｂ）に示す保持回路５０は、図２（Ｂ）に示す保持回路５０と比較して、端子数を削減できる。また、配線を減らせる場合がある。また、電圧の生成を行う回路が端子ごとに必要な場合には、端子数の削減に伴い、該回路の数を減らせる場合がある。
【００８１】
ここで、トランジスタＦＥ１およびＦＥ２はｎチャネル型ＯＳトランジスタであることが好ましく、カットオフ電流（例えばフロントゲートとソースが同電位における電流）が小さいことが好ましい。よって、トランジスタＦＥ１およびＦＥ２のしきい値は、カットオフ電流が充分小さく抑えられる程度に大きいことが好ましい。例えばしきい値は、０．５Ｖ以上６Ｖ以下、あるいは１Ｖ以上４Ｖ以下である。
【００８２】
図１等においては保持回路５０は負電圧を保持する回路の例を示すが、トランジスタのダイオード接続の向きを変えることにより、保持回路５０を正電圧保持回路とすることができる。図５に示すように、トランジスタＦＥ１のゲートを、ノードＮＤではなく、端子ＩＮに接続することにより、容量素子ＣＡ１およびトランジスタＦＥ１を用いて正電圧を生成することができる。よって、保持回路５０を正電圧を保持する回路とすることができる。
【００８３】
図４（Ａ）に示す保持回路５０は、トランジスタＦＥ１とトランジスタＦＥ２との間に、トランジスタＦＥ３、および容量素子ＣＡ３を有する点が、図３（Ｂ）と異なる。
【００８４】
トランジスタＦＥ３のソースおよびドレインの一方はノードＮＤと電気的に接続され、他方はトランジスタＦＥ１のソースおよびドレインの一方と電気的に接続される。容量素子ＣＡ３の一方の電極はトランジスタＦＥ３のソースおよびドレインの一方に電気的に接続される。容量素子ＣＡ１の一方の電極は、インバータを介して端子ＬＫ１と電気的に接続される。容量素子ＣＡ３の他方の電極は、２段のインバータを介して、端子ＬＫ１と電気的に接続される。
【００８５】
図４（Ｂ）は、端子ＩＮと端子ＲＥＦが電気的に接続されない、つまりそれぞれの端子に信号が入力される点が図４（Ａ）と異なる。
【００８６】
＜半導体装置の一例＞
図６（Ａ）に示す半導体装置３００は、制御部４１と、電圧生成部４２と、電圧保持部４３と、セルアレイ４４と、を有する。セルアレイ４４は例えば、記憶装置、ＣＰＵ、または撮像装置、等の一部を構成する。
【００８７】
電圧生成部４２は、チャージポンプ８０ａと、チャージポンプ８０ｂと、を有する。
【００８８】
制御部４１は、論理回路５６およびクロック生成回路５７を有する。クロック生成回路５７は、信号ＣＬ１、信号ＣＬ２、および信号ＣＬ３等のクロック信号を生成することができる。
【００８９】
制御部４１は、チャージポンプ８０ａに信号ＣＬ２を、チャージポンプ８０ｂに信号ＣＬ３を、与える。また、制御部４１は、論理回路５２に信号ＣＬ１を与える。
【００９０】
図７（Ａ）に示す半導体装置３００は、図６（Ａ）において保持回路５０の端子ＲＥＦを例えば端子ＩＮと共通とすることにより省き、さらに、チャージポンプ８０ｂを省いた構成の例を示す。図７（Ａ）に示す保持回路５０として例えば、図１、図３、図４および図５等に示す保持回路５０を用いることが好ましい。
【００９１】
電圧保持部４３は、保持回路５０を有する。保持回路５０が有するコンパレータの端子ＣＯは、チャージポンプ８０ａに電気的に接続される。あるいは、図７（Ｂ）に示すように、端子ＣＯからの信号が制御部４１に入力され、制御部４１を介してチャージポンプ８０ａに信号（図中の信号Ｓ１）を与えてもよい。図７（Ａ）および図７（Ｂ）において、保持回路５０が有する端子ＩＮは電圧保持部４３の入力端子として機能し、端子ＢＧは、電圧保持部４３の出力端子として機能する。
【００９２】
また、制御部４１は、電圧保持部４３が有する保持回路５０の論理回路５２の端子ＣＬＡに信号ＣＬ１を与える。
【００９３】
ここで、電圧保持部４３が有するトランジスタＦＥ１およびトランジスタＦＥ２は耐圧が高い。また、電圧保持部４３は、保持回路５０を用いて降圧を行うことができる。よって、半導体装置３００は、電圧生成部４２の耐圧よりも絶対値の大きな電圧を得ることができる。
【００９４】
セルアレイ４４は、バックゲートを有するＯＳトランジスタを一以上有することが好ましい。該バックゲートには、電圧保持部４３が有する保持回路５０から出力される電位が与えられる。図７に示すセルアレイ４４は、トランジスタＭＷと、容量素子ＣＳと、配線ＷＬと、を有する。トランジスタＭＷは、バックゲートを有するＯＳトランジスタである。トランジスタＭＷのフロントゲートは配線ＷＬと電気的に接続される。トランジスタＭＷのソースおよびドレインの一方は、容量素子ＣＳの一方の電極に電気的に接続される。容量素子ＣＳの他方の電極には例えば、ＧＮＤ等が与えられる。電圧保持部４３が有する保持回路５０の端子ＢＧと、トランジスタＭＷと、は電気的に接続される。
【００９５】
ここで、電圧保持部４３が有する保持回路５０の端子ＢＧと、トランジスタＭＷと、は間にバッファ回路等を介して電気的に接続されてもよい。
【００９６】
＜半導体装置の動作例＞
図８には、図７（Ｂ）に示す半導体装置３００の動作の一例を説明するタイミングチャートを示す。
【００９７】
（時刻ｔ０）
時刻ｔ０における半導体装置３００の動作を説明する。電圧保持部４３が有する保持回路５０において、ＶｂｇとＶｒｅｆの比較結果に応じた電位が端子ＣＯから出力される。端子ＣＯの電位は論理回路５２へ与えられる。図８では、保持回路５０においてＶｂｇがＶｒｅｆより大きい例を示し、端子ＣＯからＶＣＨが出力され、論理回路５２へＶＣＨが与えられる。
【００９８】
また、保持回路５０の端子ＣＯからＶＣＨが制御部４１に与えられる。端子ＣＯの電位がＶＣＨの場合には、制御部４１から保持回路５０の論理回路５２に信号ＣＬ１が与えられる。
【００９９】
制御部４１にＶＣＨが与えられると、制御部４１から電圧生成部４２へ信号ＣＬ２が与えられ、チャージポンプ８０ａが動作状態になる。時刻ｔ０から時刻ｔ１までの期間で、端子ＩＮに与えられる電位（以下、Ｖｂｇ＿ｉｎ）は、チャージポンプ８０ａの動作に伴い、徐々に上昇あるいは降下する（図８に示す例では１クロック毎に電位が降下する）。図３（Ａ）、図３（Ｂ）、図４（Ａ）、図５、図７（Ａ）および図７（Ｂ）に示す保持回路５０を用いる場合には、ＶｒｅｆとＶｂｇ＿ｉｎは、同じチャージポンプから供給することができる。よって、半導体装置３００が有するチャージポンプの数を減らすことができ、回路面積の縮小が可能となる。また、消費電力を低減できる場合がある。
【０１００】
時刻ｔ０以前は論理回路５２の端子ＬＫ１の電位は高電位で保持されている。時刻ｔ０において、論理回路５２にＶＣＨが与えられると、論理回路５２は端子ＬＫ１より信号ＣＬ１を出力し、容量素子ＣＡ１の一方の電極に信号ＣＬ１が与えられる。信号ＣＬ１が高電位から低電位に切り替わることにより、容量素子ＣＡ１の一方の電極の電位が下がる。例えば、容量素子ＣＡ１の一方の電極がΔＶＣ低下する。それに伴いノードＮＤに与えられる電位（以下、Ｖｂｇ＿ｎｄ）と、端子ＢＧの電位（Ｖｂｇ）が下がる。トランジスタＦＥ１のしきい値をＶｔ１、トランジスタＦＥ２のしきい値をＶｔ２とする。Ｖｂｇ＿ｎｄは［Ｖｂｇ＿ｉｎ＋Ｖｔ１−ΔＶＣ］となる。Ｖｂｇは［Ｖｂｇ＿ｎｄ＋Ｖｔ２］となる。ここでは保持回路５０が負電圧を生成する例として、電圧が降下する場合を例として示すが、保持回路５０が正電圧を生成する場合には、端子ＬＫ１から信号を出力することによりノードＮＤの電位が上昇してもよい。
【０１０１】
なお、半導体装置３００において、電圧生成部４２は、端子ＣＯの信号と同期せずに動作する場合があってもよい。例えば任意の時刻に電圧生成部４２を起動するために制御部４１から信号ＣＬ２が与えられてもよい。
【０１０２】
（時刻ｔ１）
次に、時刻ｔ１において、保持回路５０でＶｂｇがＶｒｅｆより低くなると端子ＣＯからＧＮＤが出力され、論理回路５２の端子ＬＫ１は信号ＣＬ１の出力を停止し、高電位が保持される。また、制御部４１において信号ＣＬ１の生成が停止される。また、信号ＣＬ２の生成を停止させ、チャージポンプ８０ａを待機状態としてもよい。
【０１０３】
例えば時刻ｔ１において、Ｖｂｇ＿ｉｎは−５Ｖ、Ｖｂｇ＿ｎｄは−８Ｖ、Ｖｂｇは−５Ｖである。
【０１０４】
時刻ｔ１からｔ２までの間、ＶｂｇおよびＶｂｇ＿ｎｄは、セルアレイ４４等のリーク電流により少しずつ変動する。
【０１０５】
（時刻ｔ２）
時刻ｔ２において、保持回路５０においてＶｂｇがＶｒｅｆより大きくなる。すると、保持回路５０が有するコンパレータ５１から、制御部４１と、該保持回路が有する論理回路５２と、にＶＣＨが与えられる。
【０１０６】
（時刻ｔ３）
時刻ｔ２で論理回路５２にＶＣＨが与えられた後、時刻ｔ３において論理回路５２は、端子ＬＫ１から、ノードＮＤに低電位を与える。
【０１０７】
保持回路５０でＶｂｇがＶｒｅｆ以下となると端子ＣＯからＧＮＤが出力され、論理回路５２の端子ＬＫ１では高電位が保持される。また、制御部４１において信号ＣＬ１の生成が停止される。
【０１０８】
セルアレイ４４は複数のブロックに分かれていてもよい。図６（Ｂ）に示すセルアレイ４４は、ｋ個のブロック９０を有する。セルアレイ４４が有する第ｍのブロック９０をブロック９０＿ｍと表す。
【０１０９】
電圧保持部４３はセルアレイ４４が有するブロック９０の個数に応じた保持回路５０を有することが好ましい。図６（Ｂ）では、電圧保持部４３は保持回路５０をｋ個有する。電圧保持部４３が有する第ｍの保持回路５０を保持回路５０＿ｍと表す。図６（Ｂ）において、制御部４１は、保持回路５０＿１乃至保持回路５０＿ｋの各々が有する論理回路５２に信号ＣＬ１を与える。
【０１１０】
保持回路５０＿１乃至保持回路５０＿ｋは各々が論理回路５２を有するため、保持回路５０＿１乃至保持回路５０＿ｋが有するそれぞれのトランジスタの間に特性のばらつき、例えばしきい値のばらつきを有する場合においても、各々の回路毎にコンパレータと論理回路を作動して調整することにより、回路間の生成電位のばらつきを小さくすることができる。
【０１１１】
図６（Ｂ）では図示しないが、示すブロック９０のおのおのは、後述する図１０に示す通り、バックゲートを有するＯＳトランジスタであるトランジスタＭＷを有する。
【０１１２】
＜半導体装置の動作例＞
図９には、図６（Ｂ）に示す半導体装置３００の動作の一例を説明するタイミングチャートを示す。
【０１１３】
（時刻ｔ０）
時刻ｔ０における半導体装置３００の動作を説明する。電圧保持部４３が有する保持回路５０＿ｍにおいて、ＶｂｇとＶｒｅｆの比較結果に応じた電位がコンパレータ５１の出力端子ＣＯから出力される。出力端子ＣＯの電位は論理回路５２へ与えられる。図９では、保持回路５０＿ｍにおいてＶｂｇがＶｒｅｆより大きい例を示し、出力端子ＣＯからＶＣＨが出力され、論理回路５２へＶＣＨが与えられる。
【０１１４】
また、保持回路５０＿１乃至保持回路５０＿ｋの出力端子ＣＯからＶＣＨが制御部４１に与えられる。保持回路５０＿ｍの出力端子ＣＯの電位がＶＣＨの場合には、制御部４１から保持回路５０＿ｍが有する論理回路５２に信号ＣＬ１が与えられる。
【０１１５】
制御部４１にＶＣＨが与えられると、制御部４１から電圧生成部４２へ信号ＣＬ２および信号ＣＬ３が与えられ、チャージポンプ８０ａおよびチャージポンプ８０ｂが動作状態になる。時刻ｔ０から時刻ｔ１までの期間で、Ｖｂｇ＿ｉｎは、チャージポンプ８０ａの動作に伴い、徐々に上昇あるいは降下する（図９に示す例では１クロック毎に電位が降下する）。同様に、Ｖｒｅｆはチャージポンプ８０ｂの動作に伴い、徐々に上昇あるいは降下する（図９に示す例では１クロック毎に電位が降下する）。
【０１１６】
時刻ｔ０以前は論理回路５２の出力端子ＬＫ１の電位は高電位で保持されている。時刻ｔ０において、論理回路５２にＶＣＨが与えられると、論理回路５２は出力端子ＬＫ１より信号ＣＬ１を出力し、容量素子ＣＡ１の一方の電極に信号ＣＬ１が与えられる。信号ＣＬ１が高電位から低電位に切り替わることにより、容量素子ＣＡ１の一方の電極の電位が下がる。例えば、容量素子ＣＡ１の一方の電極がΔＶＣ低下する。それに伴いノードＮＤに与えられる電位（以下、Ｖｂｇ＿ｎｄ）と、端子ＢＧの電位（Ｖｂｇ）が下がる。トランジスタＦＥ１のしきい値をＶｔ１、トランジスタＦＥ２のしきい値をＶｔ２とする。Ｖｂｇ＿ｎｄは［Ｖｂｇ＿ｉｎ＋Ｖｔ１−ΔＶＣ］となる。Ｖｂｇは［Ｖｂｇ＿ｎｄ＋Ｖｔ２］となる。
【０１１７】
なお、半導体装置３００において、電圧生成部４２は、出力端子ＣＯの信号と同期せずに動作する場合があってもよい。例えば任意の時刻に電圧生成部４２を起動するために制御部４１から信号ＣＬ２および信号ＣＬ３が与えられてもよい。
【０１１８】
（時刻ｔ１）
次に、時刻ｔ１において、保持回路５０＿ｍでＶｂｇがＶｒｅｆより低くなると出力端子ＣＯからＧＮＤが出力され、論理回路５２の出力端子ＬＫ１は信号ＣＬ１の出力を停止し、高電位が保持される。保持回路５０＿１乃至保持回路５０＿ｋの全ての出力端子ＣＯからＧＮＤが出力されると、制御部４１において信号ＣＬ１および信号ＣＬ２の生成が停止される。信号ＣＬ２の生成が停止されることによりチャージポンプ８０ａは待機状態となる。このとき、信号ＣＬ３の生成を続行してチャージポンプ８０ｂを動作状態のまま保ってもよいし、生成を停止して待機状態としてもよい。ここで、保持回路５０が低電位信号（ここではＧＮＤ）を出力してから、論理回路５２がチャージポンプ８０ａを停止させるまでの間にＶｂｇは低下し続けるため、ＶｂｇとＶｒｅｆの電位差がさらに大きくなる場合がある。
【０１１９】
例えば時刻ｔ１において、Ｖｒｅｆは−２．５Ｖ、Ｖｂｇ＿ｉｎは−６Ｖ、Ｖｂｇ＿ｎｄは−６Ｖ、Ｖｂｇは−３Ｖである。
【０１２０】
時刻ｔ１乃至ｔ２の間、制御部４１はクロックゲーティングによって電圧生成部４２のチャージポンプ８０ａ等を待機状態にしているが、必要に応じて、パワーゲーティングによって電圧生成部４２を待機状態にしてもよい。
【０１２１】
時刻ｔ１からｔ２までの間、Ｖｂｇ、Ｖｂｇ＿ｎｄおよびＶｂｇ＿ｉｎは、セルアレイ４４およびチャージポンプ８０ａ等のリーク電流により少しずつ変動する。
【０１２２】
（時刻ｔ２）
時刻ｔ２において、保持回路５０＿１乃至保持回路５０＿ｋのうち、いずれか一以上においてＶｂｇがＶｒｅｆより大きくなる。すると、該保持回路が有するコンパレータ５１から、制御部４１と、該保持回路が有する論理回路５２と、にＶＣＨが与えられる。図９に示すタイミングチャートには、保持回路５０＿ｍにおいてＶｂｇがＶｒｅｆより大きい場合の端子ＣＯの電位を示す。
【０１２３】
（時刻ｔ３）
時刻ｔ２で論理回路５２にＶＣＨが与えられた後、時刻ｔ３において論理回路５２では、出力端子ＬＫ１から、ノードＮＤに低電位が与えられる。また時刻ｔ３において、制御部４１から電圧生成部４２へ信号ＣＬ２および信号ＣＬ３が与えられ、チャージポンプ８０ａおよびチャージポンプ８０ｂが待機状態から動作状態に復帰する。
【０１２４】
保持回路５０＿ｍでＶｂｇがＶｒｅｆ以下となると出力端子ＣＯからＧＮＤが出力され、論理回路５２の出力端子ＬＫ１では高電位が保持される。保持回路５０＿１乃至保持回路５０＿ｋの全ての出力端子ＣＯからＧＮＤが出力されると、制御部４１において信号ＣＬ１の生成が停止される。
【０１２５】
図１０に示す半導体装置３００は、図６（Ｂ）において、保持回路５０の端子ＲＥＦを例えば端子ＩＮと共通とすることにより省き、さらに、チャージポンプ８０ｂを省いた構成の例を示す。
【０１２６】
ブロック９０＿ｍは、複数のセルを有する。例えば、図１０に示すブロック９０＿１のように、配線ＷＬにゲートが接続され、端子ＢＧにバックゲートが電気的に接続されるトランジスタＭＷと、トランジスタＭＷのソースまたはドレインのいずれか一方に電気的に接続される容量素子ＣＳと、を有する構成を１単位として、複数単位のセルを有することが好ましい。
【０１２７】
電圧生成部４２は、チャージポンプ回路等で構成することができる。以下に、電圧生成部４２の構成例を示す。
【０１２８】
図１３（Ａ）に示す負電位生成回路１５０は、チャージポンプ１６０、クロックバッファ回路１７０、を有する。負電位生成回路１５０は電圧生成部４２に、チャージポンプ１６０はチャージポンプ８０ａに、それぞれ適用することができる。
【０１２９】
（クロックバッファ回路）
クロックバッファ回路１７０は、インバータ７０乃至７５、端子ａ１乃至ａ３を有する。クロックバッファ回路１７０は、信号ＣＬＫ＿ｃｐから信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐを生成する機能を有する。端子ａ１は信号ＣＬＫ＿ｃｐの入力端子であり、端子ａ２、ａ３は、信号ＣＫ１＿ｃｐ、ＣＫＢ１＿ｃｐの出力端子である。信号ＣＬＫ＿ｃｐは、制御部４１から出力されるクロック信号である。例えば、制御部４１は、基準クロック信号を分周して、信号ＣＬＫ＿ｃｐを生成する。信号ＣＫ１＿ｃｐと信号ＣＫＢ１＿ｃｐとは相補関係にあるクロック信号である。
【０１３０】
レベルシフタ（ＬＳ）をクロックバッファ回路に設けてもよい。そのような構成例を図１３（Ｂ）に示す。図１３（Ｂ）に示すクロックバッファ回路１７１は、ＬＳ１７２、インバータ７６乃至７９を有する。ＬＳ１７２は信号ＣＬＫ＿ｃｐをレベルシフトし、信号ＣＫ１＿ＬＳ、ＣＫＢ１＿ＬＳを生成する。インバータ７７から信号ＣＫ１＿ｃｐが出力され、インバータ７９から信号ＣＫＢ１＿ｃｐが出力される。
【０１３１】
ここでは、クロックバッファ回路１７０に、６個のインバータを設けているが、インバータの数は６に限定されない。クロックバッファ回路１７０は、少なくともインバータ７０、７１を有していればよい。クロックバッファ回路１７０には、信号ＣＬＫ＿ｃｐの遅延回路としての機能をもたせることができる。そのため、遅延時間に応じて、インバータの数を決めればよい。クロックバッファ回路１７１についても同様である。
【０１３２】
（チャージポンプ）
チャージポンプ１６０は、降圧型チャージポンプであり、電位ＧＮＤを降圧して、電位Ｖｃｐ１を生成する機能を有する。なお、入力電位は電位ＧＮＤに限定されない。チャージポンプ１６０は、トランジスタＭＮ６１乃至ＭＮ６５、容量素子Ｃ６１乃至Ｃ６５を有する。チャージポンプ１６０の段数は５であるが、段数はこれに限定されない。
【０１３３】
トランジスタＭＮ６１乃至ＭＮ６５はダイオード接続されたｎチャネル型Ｓｉトランジスタである。トランジスタＭＮ６１乃至ＭＮ６５に代えて、ダイオード接続されたｐチャネル型Ｓｉトランジスタを設けてもよいし、ダイオード接続されたＯＳトランジスタを設けてもよい。ＯＳトランジスタを設ける場合、バックゲートを有するＯＳトランジスタを設けてもよい。そのような構成例を図１３（Ｃ）、（Ｄ）、（Ｅ）に示す。バックゲートを有するＯＳトランジスタとして、後述するトランジスタ１００またはトランジスタ２００を用いることができる。
【０１３４】
図１３（Ｃ）に示すチャージポンプ１６１は、トランジスタＭ６１乃至Ｍ６５、容量素子Ｃ６１乃至Ｃ６５を有する。図１３（Ｄ）、（Ｅ）に示すチャージポンプ１６２、１６３は、チャージポンプ１６１の変形例である。チャージポンプ１６１、１６２および１６３はそれぞれ、チャージポンプ８０ａに適用することができる。
【０１３５】
ここでは、負電位生成部に、ディクソン型チャージポンプを設ける例を示したが、コッククロフト−ウォルトン型チャージポンプを設けてもよい。
【０１３６】
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、チャージポンプ１６１、１６２、１６３等にＯＳトランジスタを用いることが好ましい。
【０１３７】
また、Ｓｉトランジスタと、ＯＳトランジスタを併用することもできる。より高い電圧がソース−ドレイン間に印加される後段のトランジスタに、ＯＳトランジスタを用いることが好ましい。また、ＯＳトランジスタはバックゲートを有することが好ましい。例えば、図１４（Ａ）、図１４（Ｄ）および図１４（Ｅ）に示すチャージポンプ１６１、１６２および１６３はそれぞれ図１３（Ｃ）、（Ｄ）および（Ｅ）に示すチャージポンプ１６１、１６２および１６３において、トランジスタＭ６１およびＭ６２にＳｉトランジスタ、トランジスタＭ６３乃至Ｍ６５にＯＳトランジスタを用いる例を示す。
【０１３８】
ここで、トランジスタのバックチャネル側の半導体層と絶縁層の界面、あるいは絶縁層内に有する電荷（例えば固定電荷等）は、しきい値のばらつきや変動の要因になる場合がある。すなわち、トランジスタの安定性を低下させる要因になり得る。バックゲートを設けることにより、優れた信頼性のトランジスタを実現でき、チャージポンプの信頼性を向上させることができる。また、バックゲートに例えばフロントゲートと同じ電位を与えることにより、トランジスタの電流駆動能力が向上し、チャージポンプが有する容量への充電速度が向上する場合がある。
【０１３９】
ここで、後述するように本発明の一態様の半導体装置において、Ｓｉトランジスタを用いた回路上にＯＳトランジスタを積層して配置することができる。積層して配置することにより、上面から見た回路面積を縮小することができる。
【０１４０】
図１４（Ｂ）は、容量素子Ｃ６２、Ｃ６４およびＣ６５にはＧＮＤが与えられる例を示す。
【０１４１】
図１４（Ｃ）は、トランジスタＭ６２とＭ６３の間にＳｉトランジスタであるトランジスタＭ６６を有する例を示す。トランジスタＭ６６のソースまたはドレインには、容量素子Ｃ６６が接続される。Ｓｉトランジスタが３段直列に接続され、その後段にＯＳトランジスタが３段直列に接続される。３段目および６段目の容量素子Ｃ６６および容量素子Ｃ６５にはＧＮＤが与えられる。
【０１４２】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の例を示す。
【０１４３】
＜バックゲートの電位＞
セルアレイ４４は、例えば記憶装置、ＣＰＵ、または撮像装置、等の一部を構成する。セルアレイ４４はその用途に応じて、トランジスタＭＷのバックゲートに与えられる電位を変えてもよい。
【０１４４】
図１１は、トランジスタＭＷのバックゲートに第１の電位と第２の電位を与える半導体装置の一例を示す。図１１（Ａ）に示す半導体装置３００は、図７（Ｂ）において、電圧保持部４３が有する保持回路５０と、セルアレイ４４との間にセレクタ５８を設けた例である。図１１（Ａ）に示す電圧保持部４３は、保持回路５０と、セレクタ５８と、を有する。
【０１４５】
セレクタ５８は２つの入力端子（端子ＳＩ１および端子ＳＩ２）と、出力端子である端子ＳＵと、を有する。端子ＳＩ１は、保持回路５０の端子ＢＧと電気的に接続され、端子ＳＩ２は、端子ＥＸに電気的に接続される。なお、セレクタ５８は３つ以上の入力端子を有してもよい。端子ＥＸおよび端子ＢＧからの電位は、バッファ回路を介して与えられてもよい。
【０１４６】
セレクタ５８の端子ＳＵは、トランジスタＭＷのバックゲートに電気的に接続される。セレクタ５８の端子ＳＵはバッファ回路を介してトランジスタＭＷのバックゲートに電気的に接続されてもよい。電圧保持部４３が有する端子ＳＵから、セルアレイ４４が有するトランジスタＭＷのバックゲートに、電位が与えられる。
【０１４７】
図１１（Ｂ）に示す半導体装置３００は、端子ＥＸに与えられる電位が、保持回路４５を介してセレクタ５８の端子ＳＩ２に入力される例を示す。図１１（Ｂ）に示す電圧保持部４３は、保持回路５０と、セレクタ５８と、保持回路４５と、を有する。保持回路４５は、トランジスタＦＥ４および容量素子ＣＡ４を有し、トランジスタＦＥ４のソースおよびドレインの一方は、トランジスタＦＥ４のゲートと、容量素子ＣＡ４の一方の電極と、に電気的に接続され、トランジスタＦＥ４のソースおよびドレインの他方は、端子ＥＸに電気的に接続され、容量素子ＣＡ４の他方の電極には例えば、ＧＮＤ等が与えられる。トランジスタＦＥ４および容量素子ＣＡ４の詳細は例えば、トランジスタＦＥ２および容量素子ＣＡ２を参照することができる。
【０１４８】
図１１（Ａ）および（Ｂ）において、保持回路５０として、実施の形態１に示す保持回路５０を用いることができる。また、図１１（Ａ）および（Ｂ）において、端子ＩＮは電圧保持部４３の入力端子として機能し、端子ＳＵは電圧保持部４３の出力端子として機能する。
【０１４９】
ここで、図１１（Ａ）および（Ｂ）においては、電圧保持部４３より出力される電位を切り替えるために、保持回路５０と、外部より電位が与えられる端子ＥＸと、を有する例を示すが、後述するように、電圧生成部４２および電圧保持部４３において生成される電位を変化させることにより、出力される電位を切り替えてもよい。その場合には、セレクタ５８および端子ＥＸを有さなくてもよい。
【０１５０】
図１１（Ａ）および（Ｂ）の構成において例えば、半導体装置３００を高速に動作させる場合と、ある状態を長期的に保持する場合と、の２つの場合に応じて、電圧保持部４３より出力される電位の切り替えを行うことができる。
【０１５１】
電圧保持部４３の電位は例えば、トランジスタＭＷのバックゲートに与えられた後、保持される。保持の過程において、電圧保持部４３およびセルアレイ４４が有する半導体素子や配線からわずかずつ、電荷のリークが生じ、電位が変化する（負電位であれば上昇する）。よって、一定時間の保持後、トランジスタＭＷのバックゲートに再度、電位を与える必要がある。
【０１５２】
電位をより長く保持したい場合には、与える電圧の絶対値を大きくすればよい。但し、後述するように、所望の電位に到達するまでの時間が長くなってしまう。
【０１５３】
よって、半導体装置３００を高速に動作させる場合には、与える電圧の絶対値を小さくし、半導体装置３００の動作周波数を向上させることができる。この場合には、再度電位を与えるまでの時間を短くすればよい。またｎチャネル型トランジスタにおいてバックゲートに与える負電位の絶対値を小さくすることにより、オン電流を高めることができるため、該トランジスタを有する回路の動作周波数を向上させることができる場合がある。
【０１５４】
このように、半導体装置３００の動作周波数等に応じて電圧保持部４３より出力される電位の切り替えを行うことができる。
【０１５５】
例えば、後述の実施の形態に示す記憶装置、ＭＣＵ、フリップフロップ、撮像装置、プログラマブル回路、等の動作周波数に合わせて、電位を切り替えればよい。例えば、記憶装置に与えられる情報を書き換える頻度に合わせて、電位を切り替えればよい。
【０１５６】
＜半導体装置の動作例＞
図１１（Ａ）および（Ｂ）の半導体装置３００の動作例を説明する。
【０１５７】
端子ＳＩ１および端子ＳＩ２のいずれの電位が端子ＳＵより出力されるかは例えば、信号Ｓ２により制御される。例えば、信号Ｓ２として高電位信号（Ｈｉｇｈ）が入力される場合に端子ＳＩ１の電位が選ばれ、信号Ｓ２として低電位信号（Ｌｏｗ）が入力される場合に端子ＳＩ２の電位が選ばれる。端子ＳＩ１および端子ＳＩ２が選ばれる場合にセレクタ５８から出力される電位をそれぞれ、Ｖｓ１およびＶｓ２とする。また、端子ＳＵの電位をＶｓｕとする。
【０１５８】
Ｖｓ２の絶対値はＶｓ１よりも大きいことが好ましい。この場合、Ｖｓ１およびＶｓ２が負の電位である場合にはＶｓ２はＶｓ１よりも低い。Ｖｓ２の絶対値がＶｓ１より大きい場合には、セルアレイ４４への電位の書き込みに、より長い時間を要する場合がある。
【０１５９】
トランジスタＭＷがｎチャネル型のトランジスタである場合、バックゲートに与えられる電位が負であり、かつ、より低い電位を与える場合に、トランジスタＭＷのしきい値を、よりプラス側にシフトさせることができる場合がある。ここで例えば、しきい値がよりプラス側にシフトするとカットオフ電流はより小さくなる。一方、しきい値がプラス側にシフトするとオン電流はより小さくなる場合がある。ここでカットオフ電流は例えば、ゲート−ソース間の電位差がゼロの場合のドレイン電流、オン電流は例えば、ゲート−ソース間の電位差が、しきい値よりも大きい場合のドレイン電流を指す。
【０１６０】
トランジスタＭＷは、容量素子ＣＳ等に電荷を蓄積するためのスイッチとして機能する。カットオフ電流が小さいほど、電荷保持能力が高い。
【０１６１】
例えばトランジスタＭＷのバックゲートにＶｓ２を与えることにより、Ｖｓ１に比べて容量素子ＣＳ等に蓄積される電荷の保持時間をより長くすることができる。一方、Ｖｓ１を与えることにより、トランジスタＭＷのオン電流をより高めることができるため、容量素子ＣＳ等への電荷の書き込み時間をより短くすることができる。
【０１６２】
トランジスタＭＷのバックゲートにＶｓ１およびＶｓ２を書き込む間隔をそれぞれΔｔｂ１およびΔｔｂ２とすると、Δｔｂ１はΔｔｂ２より小さいことが好ましい。
【０１６３】
ここで、Δｔｂ１は好ましくは５０ｍ秒以上１０日未満、より好ましくは１秒以上１日未満、さらに好ましくは１０秒以上１２時間未満である。また、Δｔｂ２は、好ましくは１２時間以上２０年以下、より好ましくは１日以上２０年以下、さらに好ましくは１０日以上１０年以下である。
【０１６４】
図１２（Ａ）は、図１１（Ａ）および（Ｂ）に示す半導体装置３００の動作例を示すタイミングチャートである。
【０１６５】
（第１の電位）
時刻ｔ０において、信号Ｓ２はＨｉｇｈであり、電圧保持部４３から出力される電位は降圧され、時刻ｔ１にはＶｓｕはＶｓ１に達する。ここで時刻ｔ０からｔ１までの時間をΔｔ０とする。
【０１６６】
時刻ｔ１乃至ｔ２は保持期間である。保持期間において、セルアレイ４４、電圧保持部４３等が有する素子のリークによりＶｓｕは上昇する。Δｔｂ１後（時刻ｔ２）、Ｖｓｕとして再びＶｓ１の書き込みを行い、時刻ｔ３に書き込みを完了する。ここで時刻ｔ２からｔ３までの時間をΔｔ１とする。
【０１６７】
時刻ｔ３乃至ｔ４は保持期間である。時刻ｔ４にＶｓｕとして再びＶｓ１の書き込みを行い、時刻ｔ５に書き込みを完了する。時刻ｔ５乃至ｔ６は保持期間である。
【０１６８】
（第２の電位）
時刻ｔ６において信号Ｓ２がＬｏｗになり、時刻ｔ７には端子ＳＩ２の電位が選ばれる。時刻ｔ７から時刻ｔ８までの時間をΔｔ２とする。Δｔ２後（時刻ｔ８）、ＶｓｕはＶｓ２に達する。
【０１６９】
時刻ｔ８乃至ｔ９は保持期間である。Δｔｂ２後（時刻ｔ９）、Ｖｓｕとして再びＶｓ２の書き込みを行い、時刻ｔ１０に書き込みを完了する。
【０１７０】
ここで、次の書き込みを行うまでの時間（Δｔｂ１およびΔｔｂ２）は、一定の時間（例えば決められたクロック数、等）とすればよい。例えば、クロック数を制御して、時間を決めればよい。クロック数を制御する場合には、制御部４１内にカウンタを設ければよい。また、クロック数は一定とし、周波数を変化させて時間を制御してもよい。この場合には、カウンタを設ける必要がない。あるいは、コンパレータ５１を用いてＶｓｕとある参照電位と比較し、その比較結果に応じて時間を制御してもよい。このような場合には例えば、コンパレータ５１の端子ＲＥＦに複数の電位を入力できることが好ましい。例えば、保持期間においてのみ、端子ＲＥＦに入力される電位としてＶｍａｘを入力できればよい。端子ＲＥＦに入力される電位を保持期間とその他の期間で切り替えるためには例えば、セレクタ等を用いることができる。あるいは、後述するように、チャージポンプ等の動作時間を制御して、電位を変化させることができる。
【０１７１】
図１２（Ｂ）は、上限電位としてＶｍａｘを用い、コンパレータ５１を用いてＶｓｕとＶｍａｘを比較し、ＶｓｕがＶｍａｘに達したらコンパレータ５１から高電位信号を出力し、電圧生成部４２および電圧保持部４３を用いてＶｓｕを降圧する例を示す。図１２（Ｂ）においては、端子ＳＩ１の電位が選ばれる期間において、コンパレータ５１の端子ＣＯの電位とＶｓｕとの関係を示す。また、端子ＳＩ２が選ばれる期間においても、コンパレータを用いてΔｔｂ２を制御してもよい。
【０１７２】
ここで、図１１においてはセレクタを用いて複数の電位を得る例を示したが、端子ＢＧから、複数の電位を出力してもよい。例えば書き込み時間を制御することにより、得られる電位を制御することができる。
【０１７３】
図１８（Ａ）には、チャージポンプ８０ａから出力される電位であるＶｃを示す。Ｖｃがほぼ飽和する時間をΔｔｃ３とする。Δｔｃ３よりも短い時間であるΔｔｃ１とΔｔｃ２でチャージポンプを停止する。時間で制御することにより、時間Δｔｃ１後の電位Ｖｃ１と、時間Δｔｃ２後の電位Ｖｃ２の２種類の電位が得られる。つまり書き込み時間に依存した電位が得られる。同様に、保持回路５０において、容量素子ＣＡ１およびトランジスタＦＥ１を用いて降圧する場合にも、時間に依存して電位を変えることができる。時間の制御はクロック数、あるいは周波数を用いて制御すればよい。図１８（Ａ）においては、Ｖｃ１を得るための時間をクロック数ａ１で制御し、Ｖｃ２を得るための時間をクロック数ａ２で制御、または周波数を低くしてクロック数ａ１で制御する。
【０１７４】
あるいは、コンパレータ５１を用いてある参照電位と比較し、その比較結果に応じて制御してもよい。このような場合には例えば、コンパレータ５１の端子ＲＥＦに複数の値を入力できることが好ましい。複数の値を入力する場合には例えば、セレクタ等を設け、複数の信号を入力すればよい。あるいは、端子ＲＥＦに接続される電圧生成回路の降圧時間（あるいは昇圧時間）を制御し、電位を制御することができる。
【０１７５】
図１５に示す半導体装置３００は、セレクタ５８をｋ個有する。半導体装置３００が有する第ｍのセレクタ５８をセレクタ５８＿ｍと表す。図１５に示す半導体装置３００は、保持回路５０＿ｍとブロック９０＿ｍとの間にセレクタ５８＿ｍを有する。セレクタ５８＿ｍは複数の入力端子を有し、第１の入力端子には保持回路５０＿ｍの端子ＢＧからの電位が与えられ、第２の入力端子には、保持回路４５を介して端子ＥＸからの電位が与えられる。
【０１７６】
また、図１６に示すように、半導体装置３００は、複数のブロック９０のうち、保持回路５０＿ｍが接続されるブロックと、保持回路４５を介して端子ＥＸより電位が与えられるブロックと、を有してもよい。図１６に示す例では、ブロック９０＿１乃至ブロック９０＿［ｋ−１］はそれぞれ、保持回路５０＿１乃至保持回路５０＿［ｋ−１］に電気的に接続され、ブロック９０＿ｋには、保持回路４５を介して端子ＥＸより電位が与えられる。
【０１７７】
図１０、図１５および図１６等に示すように半導体装置３００が複数の保持回路５０を有する場合の、端子ＬＫ１、端子ＢＧおよび端子ＣＯの電位を図１７のタイミングチャートに示す。
【０１７８】
＜半導体装置の動作例（２）＞
図１７には、保持回路５０＿［ｍ−１］が有する端子ＬＫ１、ＢＧおよびＣＯ（ＬＫ１［ｍ−１］、ＢＧ［ｍ−１］およびＣＯ［ｍ−１］と表す）、保持回路５０＿ｍが有する端子ＬＫ１、ＢＧおよびＣＯ（ＬＫ１［ｍ］、ＢＧ［ｍ］およびＣＯ［ｍ］と表す）、保持回路５０＿［ｍ＋１］が有する端子ＬＫ１、ＢＧおよびＣＯ（ＬＫ１［ｍ＋１］、ＢＧ［ｍ＋１］およびＣＯ［ｍ＋１］と表す）の電位を示す。
【０１７９】
時刻ｔ０において、端子ＣＯ［ｍ−１］、ＣＯ［ｍ］およびＣＯ［ｍ＋１］から高電位信号が出力され、端子ＬＫ１［ｍ−１］、ＬＫ１［ｍ］およびＬＫ［ｍ＋１］からクロック信号が出力され、保持回路５０［ｍ−１］、５０［ｍ］および５０［ｍ＋１］は端子ＢＧ［ｍ−１］、ＢＧ［ｍ］およびＢＧ［ｍ＋１］の電位の降圧を開始する。時刻ｔ１において、Ｖｂｇは、保持回路５０が有するコンパレータ５１に入力される参照電位（Ｖｒｅｆ）よりも低くなり、端子ＣＯ［ｍ−１］、ＣＯ［ｍ］およびＣＯ［ｍ＋１］から低電位信号が出力され、端子ＬＫ１［ｍ−１］、ＬＫ１［ｍ］およびＬＫ１［ｍ＋１］はクロック信号の出力を停止し、Ｖｂｇは保持される。
【０１８０】
ここで、図１０、図１５および図１６等に示す半導体装置３００においては、保持回路毎に容量素子ＣＡ２を有することにより、セルアレイ４４への書き込み時間を短くできる場合がある。
【０１８１】
時刻ｔ２において、端子ＢＧ［ｍ−１］から出力されるＶｂｇがＶｒｅｆよりも高くなり、端子ＣＯ［ｍ−１］から高電位信号が出力され、時刻ｔ３よりＶｂｇの降圧が開始される。一方、端子ＢＧ［ｍ］およびＢＧ［ｍ＋１］から出力されるＶｂｇはＶｒｅｆよりも低いため、保持回路５０＿ｍおよび５０＿［ｍ＋１］は降圧動作をする必要がない。
【０１８２】
時刻ｔ２’において、端子ＢＧ［ｍ］から出力されるＶｂｇがＶｒｅｆよりも高くなり、端子ＣＯ［ｍ］から高電位信号が出力され、時刻ｔ３’よりＶｂｇの降圧が開始される。端子ＢＧ［ｍ＋１］から出力されるＶｂｇはＶｒｅｆよりも低いため、保持回路５０＿［ｍ＋１］は降圧動作をする必要がない。
【０１８３】
＜書き込み電圧のばらつき＞
保持回路５０は、チャージポンプ８０ａ、トランジスタＦＥ１、および容量素子ＣＡ１の電流駆動能力等に依存して、一定時間後に電圧がおおよそ、飽和する場合がある。図１８（Ｂ）には、Ｖｂｇがおおよそ飽和する一定時間が経過後、複数の保持回路５０から出力されるＶｂｇがばらつきΔＶｂｇを有する場合を示す。図１８（Ｃ）には、コンパレータ５１の端子ＲＥＦに与えられる参照電位ＶｒｅｆによってＶｂｇを制御する例を示す。おのおのの保持回路５０がＶｂｇをＶｒｅｆと比較することで、複数の保持回路５０の間で、Ｖｂｇのばらつきを小さくすることができる。
【０１８４】
（実施の形態３）
本実施の形態では、前述の実施の形態に示す電圧保持部、電圧生成部、制御部等を適用することができる半導体装置の一例を示す。また、以下の半導体装置において例えば、前述の実施の形態に示すセルアレイを有してもよい。
【０１８５】
＜記憶装置１＞
以下に、半導体装置３００が有するセルアレイ４４が、図１９（Ａ）に示す記憶装置２１０が有するセルアレイ２０３に対応する例を示す。
【０１８６】
図１９（Ａ）に示す記憶装置２１０は、セルアレイ２０３を有する。セルアレイ２０３はメモリセル２０９を有する。図７等に示すセルアレイ４４を、図１９（Ａ）に示すセルアレイ２０３に適用することができる。セルアレイ２０３は、図６（Ｂ）等に示すブロック９０のように、複数のブロックを有する。
【０１８７】
セルアレイ２０３は複数のメモリセル２０９を有する。図１９（Ｂ）はメモリセル２０９の一例を示す回路図である。
【０１８８】
図１９（Ａ）に示す記憶装置２１０は、電位生成部２０１、制御部２０２、セルアレイ２０３、周辺回路２０８を有する。周辺回路２０８は、センスアンプ回路２０４、ドライバ２０５、メインアンプ２０６、入出力回路２０７を有する。
【０１８９】
セルアレイ２０３は、複数のメモリセル２０９を有する。メモリセル２０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢはローカルビット線である。
【０１９０】
図１９（Ｂ）にメモリセル２０９の構成例を示す。メモリセル２０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル２０９は、ＤＲＡＭのメモリセルと同様の回路構成を有する。ここでは、トランジスタＭＷ１はバックゲートをもつＯＳトランジスタである。トランジスタＭＷ１のバックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＷ１がＯＳトランジスタであるので、データを保持している間は、メモリセル２０９は電力を消費しない、長期間データを保持可能な低消費電力なメモリセルである。トランジスタＭＷ１として、後述するトランジスタ１００またはトランジスタ２００を用いることができ、特にトランジスタ１００を用いることが好ましい。また、後述するトランジスタＭＷ２、ＭＷ３、ＭＷ５、ＭＷ６等についても同様である。
【０１９１】
ドライバ２０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ２０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。
【０１９２】
セルアレイ２０３は、センスアンプ回路２０４に積層して設けられている。センスアンプ回路２０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
【０１９３】
センスアンプ回路２０４には、４本の配線ＬＢＬに対して、１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路２０４の構成は、図１９（Ａ）の構成例に限定されない。
【０１９４】
メインアンプ２０６は、センスアンプ回路２０４および入出力回路２０７に接続されている。メインアンプ２０６は、配線ＧＢＬの電圧を増幅する機能を有する。メインアンプ２０６は省略することができる。
【０１９５】
入出力回路２０７は、書き込みデータに対応する電位を配線ＧＢＬに入力する機能、配線ＧＢＬの電位またはメインアンプ２０６の出力電位を読み出しデータとして外部に出力する機能を有する。
【０１９６】
配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。そのため、入出力回路２０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
【０１９７】
制御部２０２は、記憶装置２１０を制御する機能を有する。例えば、制御部２０２は、ドライバ２０５、メインアンプ２０６、および入出力回路２０７を制御する。
【０１９８】
記憶装置２１０には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成部２０１で生成される。電位生成部２０１で生成した電位は記憶装置２１０の各内部回路に入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＷ１）の駆動電位に用いられている。ＯＳトランジスタの駆動電位を電位生成部２０１で生成してもよい。
【０１９９】
電位生成部２０１は、電位Ｖｂｇ＿ｗ１を生成する機能を有する。電位Ｖｂｇ＿ｗ１は、配線ＢＧＬに入力される。例えば、電位Ｖｂｇ＿ｗ１を負電位にして、トランジスタＭＷ１のしきい値電圧（以下、Ｖｔと呼ぶ場合がある。）を正電位側にシフトさせることで、メモリセル２０９の電荷保持時間を長くすることができる。
【０２００】
電位生成部２０１を設けることで、記憶装置２１０の単一電源化ができる。また、記憶装置２１０の各回路は、１個のＩＣチップに集積することができる。
【０２０１】
記憶装置２１０に、先の実施の形態に示す電圧保持部４３、電圧生成部４２および制御部４１を適用することができる。
【０２０２】
電位生成部２０１は、先の実施の形態に示す電圧保持部４３を有することが好ましい。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３から電位Ｖｂｇ＿ｗ１が与えられ、セルアレイ２０３が有するトランジスタＭＷ１のバックゲートに供給される。また、制御部４１および電圧生成部４２は、電位生成部２０１に含まれてもよいし、他の回路領域、例えば制御部２０２等に含まれてもよい。
【０２０３】
図１９（Ａ）の例では、折り返しビット線方式のランダムアクセスメモリ（ＲＡＭ）の例であるが開放ビット線方式のＲＡＭとすることもできる。
【０２０４】
＜回路面積＞
次に、本発明の一態様の半導体装置の回路面積を見積もった。保持回路として、図３に示す保持回路５０、チャージポンプとして７段のチャージポンプを用いた。最後段にはＯＳトランジスタを用いた。記憶装置として、図１９（Ａ）および（Ｂ）に示すように、一つのメモリセルが一つのトランジスタと、一つの容量素子と、を有する記憶装置を用いた。記憶装置の容量は、１Ｍｂｉｔとした。保持回路５０が有する論理回路５２、コンパレータ５１、その他の領域（以下領域Ｑとする）と、制御部４１と、チャージポンプ８０ａと、Ｖｒｅｆを生成するためのチャージポンプ（以下、チャージポンプ８０ｂとする）と、記憶装置２１０と、の面積を見積もった。ここで、論理回路５２を２ゲート、制御部４１を３００ゲートとし、見積もりを行った。結果を表１に示す。ここで、保持回路が有する容量素子ＣＡ１および容量素子ＣＡ２の容量は０．１ｐＦおよび０．５ｐＦとした。
【０２０５】
【表１】
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【０２０６】
総面積（ｔｏｔａｌ  ａｒｅａ）は３０５３５４５μｍ２であった。総面積に対し記憶装置２１０が占める割合は９２．２％であった。ここで、図３（Ａ）、（Ｂ）および図４（Ａ）に示す保持回路５０を用いることにより、チャージポンプ８０ｂが不要となる。チャージポンプ８０ｂを用いない場合には、総面積は２９７７７４５μｍ２にまで減少し、総面積に対し記憶装置２１０が占める割合は９４．６％となる。また、記憶装置２１０以外の領域が占める面積は、約３０％減少させることができる。
【０２０７】
＜記憶装置２＞
以下に、半導体装置３００が有するセルアレイ４４が、図２０（Ａ）に示す記憶装置２２０のセルアレイ２２３に対応する例を示す。
【０２０８】
図２０（Ａ）に示す記憶装置２２０は、セルアレイ２２３を有する。セルアレイ２２３はメモリセル２２７を有する。図６（Ｂ）等に示すセルアレイ４４として、図２０（Ａ）に示すセルアレイ２２３を適用することができる。セルアレイ２２３は、図６（Ｂ）等に示すブロック９０のように、複数のブロックを有する。
【０２０９】
セルアレイ２２３は複数のメモリセル２２７を有する。図２０（Ｂ）はメモリセル２２７の一例を示す回路図である。
【０２１０】
図２０（Ａ）に示す記憶装置２２０は、電位生成部２２１、制御部２２２、セルアレイ２２３、周辺回路２２４を有する。周辺回路２２４は、入力回路２２５、出力回路２２６、プレデコーダ２３０、行デコーダ２３１、列デコーダ２３２、行ドライバ２３４、列ドライバ２３５を有する。
【０２１１】
記憶装置２２０において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置２２０の入力信号および出力信号の構造（例えば、ビット長。）は、記憶装置２２０に接続されるホスト装置のアーキテクチャ、記憶装置２２０の動作モード、およびセルアレイ２２３の構成等に基づいて設定される。
【０２１２】
信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＡＤＤＲ、ＷＤＡは外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、およびＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。
【０２１３】
制御部２２２は、記憶装置２２０の動作全般を制御する機能を有するロジック回路である。例えば、制御部２２２は、信号ＣＥ、ＧＷ、およびＢＷを論理演算して、動作モードを決定する。制御部２２２は、この動作モードが実行されるように、周辺回路２２４の制御信号を生成する。制御部２２２は、信号ＣＬＫから内部クロック信号を生成する機能等の機能を有していてもよい。
【０２１４】
セルアレイ２２３は、複数のメモリセル２２７、並びに、複数の配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬを有する。複数のメモリセル２２７は行列状に配置されている。同じ行のメモリセル２２７は、その行の配線ＷＷＬ、ＲＷＬ、ＢＧＬに電気的に接続されている。同じ列のメモリセルは、その列の配線ＷＢＬ、ＲＢＬおよびＳＬに電気的に接続されている。配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、配線ＷＢＬは書き込みビット線であり、配線ＲＢＬは読み出しビット線であり、配線ＳＬはソース線である。
【０２１５】
図２０（Ｂ）に、セルアレイ２２３の構成例を示す。ここでは、メモリセル２２７は２トランジスタ型のゲインセルである。メモリセル２２７は、トランジスタＭＷ２、トランジスタＭＲ２、容量素子ＣＳ２を有する。トランジスタＭＷ２はバックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電位Ｖｂｇ＿ｗ２が入力される。電位Ｖｂｇ＿ｗ２は、電位生成部２２１で生成される電位である。
【０２１６】
記憶装置２２０に、先の実施の形態に示す電圧保持部４３、電圧生成部４２および制御部４１を適用することができる。
【０２１７】
電位生成部２２１は、先の実施の形態に示す電圧保持部４３を有することが好ましい。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｗ２が与えられ、セルアレイ２２３が有するトランジスタＭＷ２のバックゲートに供給される。また、制御部４１および電圧生成部４２は、電位生成部２２１に含まれてもよいし、他の回路領域、例えば制御部２２２等に含まれてもよい。
【０２１８】
トランジスタＭＷ２がＯＳトランジスタであるので、メモリセル２２７は、データ保持に電力を消費しない、長期間データを保持可能な低消費電力なメモリセルである。よって、記憶装置２２０を、不揮発性記憶装置として用いることができる。トランジスタＭＷ２、容量素子Ｃ２は、トランジスタＭＲ２に積層して設けることができるため、セルアレイ２２３の集積度を向上させることができる。
【０２１９】
周辺回路２２４は、セルアレイ２２３に対するデータの書き込みおよび読み出しをするための回路である。例えば、周辺回路２２４は配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬおよびＳＬを駆動する機能を有する。
【０２２０】
プレデコーダ２３０、行デコーダ２３１および列デコーダ２３２は、信号ＡＤＤＲをデコードする機能を有する。プレデコーダ２３０は、セルアレイ２２３を複数のブロックに分割した場合等に設ければよい。この場合、プレデコーダ２３０は、アクセスするブロックを指定する機能を有する。行デコーダ２３１は、アクセスする行を指定する機能を有し、列デコーダ２３２は、アクセスする列を指定する機能を有する。
【０２２１】
列ドライバ２３５は、データをセルアレイ２２３に書き込む機能、セルアレイ２２３からデータを読み出す機能、読み出したデータを増幅する機能、読み出したデータを保持する機能等を有する。列ドライバ２３５のより具体的な機能には、例えば、ＷＢＬ、ＲＢＬ、およびＳＬの電圧を制御する機能がある。
【０２２２】
行ドライバ２３４は、行デコーダ２３１が指定する行のＷＷＬおよびＲＷＬをアクティブにする機能を有する。ＷＷＬをアクティブにすることで、該当する行のメモリセル２２７が選択され、選択状態のメモリセル２２７には、列ドライバ２３５によってデータが書き込まれる。ＲＷＬをアクティブにすることで、該当する行のメモリセル２２７が選択される。選択状態のメモリセル２２７は、列ドライバ２３５によってデータが読み出される。
【０２２３】
入力回路２２５は、ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、配線ＧＷＢＬ（グローバル書き込みビット線）を介して、列ドライバ２３５に出力される。Ｄｉｎは入力回路２２５の出力データであり、セルアレイ２２３に書き込むデータである。
【０２２４】
列ドライバ２３５がメモリセルから読み出したデータ信号Ｄｏｕｔは、配線ＧＲＢＬ（グローバル読み出しビット線）を介して、出力回路２２６に出力される。出力回路２２６は、データ信号Ｄｏｕｔを保持する機能を有する。出力回路２２６は、保持しているデータを記憶装置２２０外部に出力する。出力回路２２６から出力されるデータ信号が信号ＲＤＡである。
【０２２５】
記憶装置２２０には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成部２２１で生成され、これらは記憶装置２２０の各内部回路に入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＷ２）の駆動電位に用いられている。もちろん、ＯＳトランジスタの駆動電位を、電位生成部２２１で生成してもよい。
【０２２６】
例えば、電位生成部２２１は、電位Ｖｂｇ＿ｗ２を生成する機能を有する。例えば、電位Ｖｂｇ＿ｗ２を負電位にして、トランジスタＭＷ２のＶｔを正電位側にシフトさせることで、メモリセル２２７の電荷保持時間を長くすることができる。
【０２２７】
電位生成部２２１を電源回路に用いることで、記憶装置２２０の単一電源化ができる。記憶装置２２０の各回路は、１個のＩＣチップに集積することができる。
【０２２８】
また、セルアレイ２２３は、図２０（Ｂ）に示すメモリセル２２７に代えて、図２１（Ａ）に示すメモリセル２４１、図２１（Ｂ）に示すメモリセル２２７、図２１（Ｃ）に示すメモリセル２４１、図２１（Ｄ）に示すメモリセル２４２、または図２１（Ｅ）に示すメモリセル２４３を用いてもよい。
【０２２９】
図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）にセルアレイの他の構成例を示す。各図には１行１列分の構成例が示されている。
【０２３０】
図２１（Ａ）は、３トランジスタ型のゲインセルを有するセルアレイの構成例を示す。図２１（Ａ）に示すメモリセルアレイには、行ごとに配線ＲＣＬが設けられている。メモリセル２４１は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＲＣＬ、ＢＧＬに電気的に接続されている。メモリセル２４１はトランジスタＭＷ３、ＭＲ３、ＭＲ４、容量素子ＣＳ３を有する。トランジスタＭＷ３はバックゲートをもつＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＲ４、ＭＲ３はｐチャネル型Ｓｉトランジスタである。
【０２３１】
図２１（Ｂ）に示すセルアレイは図２０（Ｂ）の変形例であり、図２１（Ｃ）に示すメモリセルアレイは図２１（Ａ）の変形例である。これらのセルアレイでは、配線ＷＢＬ、ＲＢＬの代わりに、書き込みおよび読み出し用のビット線（配線ＢＬ）が設けられている。
【０２３２】
図２１（Ｄ）に示すセルアレイは図２０（Ｂ）の変形例であり、トランジスタＭＲ２をｎチャネル型Ｓｉトランジスタにした例である。図２１（Ｄ）に示すメモリセル２４２は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬに電気的に接続されている。メモリセル２４２は、トランジスタＭＷ５、ＭＲ５、容量素子ＣＳ５を有する。トランジスタＭＷ５はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ５はｎチャネル型Ｓｉトランジスタである。図２１（Ｄ）のメモリセルアレイも、図２１（Ｂ）のように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けてもよい。
【０２３３】
なお、図２１（Ｄ）に示すセルアレイを、記憶装置２２０に適用する場合、非選択の行の配線ＲＷＬには負電位を入力し、選択行の配線ＲＷＬには正電位を入力することが好ましい。配線ＲＷＬに入力する負電位は、電位生成部２２１で生成すればよい。
【０２３４】
図２１（Ｅ）に示すメモリセルアレイは図２１（Ａ）の変形例であり、トランジスタＭＲ３、ＭＲ４をｎチャネル型Ｓｉトランジスタにした例である。図２１（Ｅ）に示すメモリセル２４３は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＢＧＬ、および電位ＧＮＤが入力される配線に電気的に接続されている。メモリセル２４３は、トランジスタＭＷ６、ＭＲ６、ＭＲ７、容量素子ＣＳ６を有する。トランジスタＭＷ６はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ６、ＭＲ７はｎチャネル型Ｓｉトランジスタである。図２１（Ｅ）のメモリセルアレイも、図２１（Ｃ）のように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けてもよい。
【０２３５】
ここで、セルアレイ２０３が有するメモリセル２０９、セルアレイ２２３が有するメモリセル２２７、メモリセル２４１、メモリセル２４２、およびメモリセル２４３において、メモリセルはバックゲートを有するトランジスタ（トランジスタＭＷ２、トランジスタＭＷ３、トランジスタＭＷ５またはトランジスタＭＷ６）を一つ有する。
【０２３６】
＜＜ＭＣＵ２５０＞＞
図２２にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図２２に示すＭＣＵ２５０はクロックゲーティングおよびパワーゲーティングが可能な半導体装置である。
【０２３７】
ＭＣＵ２５０は、電源管理ユニット（ＰＭＵ）２６０、電位生成ユニット２６１、バス２６２、パワースイッチ２６４、２６５、レベルシフタ（ＬＳ）およびバッファ回路２６７、プロセッサコアであるコア２７０、メモリ２８０を有する。ＰＭＵ２６０、コア２７０、およびメモリ２８０と間のデータ等のやり取りは、バス２６２を介して行われる。
【０２３８】
半導体装置の消費電力削減のため、パワーゲーティング、またはクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。フリップフロップは、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よって、フリップフロップの消費電力の削減は、フリップフロップを組み込んだ半導体装置の消費電力の低減に効果的である。一般的なフリップフロップは、電源を遮断すると保持している状態（データ）が失われてしまうため、半導体装置をパワーゲーティングするためには、フリップフロップの状態をバックアップすることが必要になる。
【０２３９】
コア２７０は、複数のフリップフロップ２７１を有する。フリップフロップ２７１は、コア２７０の各種のレジスタに設けられる。フリップフロップ２７１は、バックアップ回路２７２およびスキャンフリップフロップ２７３を有する。つまり、フリップフロップ２７１は、バックアップ回路を搭載したスキャンフリップフロップである。
【０２４０】
クロックゲーティング、およびパワーゲーティング時にフリップフロップ２７１のデータを退避するために、フリップフロップ２７１にはバックアップ回路２７２が設けられている。バックアップ回路２７２には、バックゲートをもつ複数のＯＳトランジスタが設けられている。バックアップ回路２７２はＳｉトランジスタを有さない回路構成とすることで、Ｓｉトランジスタでなる論理セル上に積層することができる。
【０２４１】
メモリ２８０は、制御部２８１、周辺回路２８２、およびセルアレイ２８３を有する。セルアレイ２８３には、ＯＳトランジスタを有する複数のメモリセルを有する。メモリ２８０には、上掲の記憶装置を適用することができる。
【０２４２】
ＭＣＵ２５０には、電源電位として、電位Ｖｄｄ、電位ＧＮＤが入力される。電位Ｖｄｄ、ＧＮＤ以外の正電位および負電位は電位生成ユニット２６１で生成される。電位生成ユニット２６１は、例えば、負電位として電位Ｖｂｇ＿ｆｆ、Ｖｂｇ＿ｍｃ、を生成する。電位Ｖｂｇ＿ｆｆはバックアップ回路２７２のＯＳトランジスタのバックゲートに入力される。電位Ｖｂｇ＿ｍｃはセルアレイ２８３のＯＳトランジスタのバックゲートに入力される。ここでは、電位Ｖｄｄは、ＯＳトランジスタ用の駆動電位である。電位Ｖｄｄは、ＬＳおよびバッファ回路２６７、セルアレイ２８３に供給される。電位生成ユニット２６１は、正電位として、参照電圧、Ｓｉトランジスタを駆動するための高電源電位等を生成する。もちろん、電位生成ユニット２６１でＯＳトランジスタ用の駆動電位を生成してもよい。
【０２４３】
ＭＣＵ２５０に、先の実施の形態に示す電圧保持部４３、電圧生成部４２および制御部４１を適用することができる。
【０２４４】
電位生成ユニット２６１は、先の実施の形態に示す電圧保持部４３を有することが好ましい。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｆｆが与えられ、セルアレイ２８３が有するＯＳトランジスタのバックゲートに供給される。また、制御部４１および電圧生成部４２は、電位生成ユニット２６１に含まれてもよいし、他の回路領域に含まれてもよい。
【０２４５】
ＭＣＵ２５０には、クロック信号、割り込み要求信号等が外部から入力される。外部クロック信号はＰＭＵ２６０に入力され、割り込み要求信号はＰＭＵ２６０、コア２７０、に入力される。
【０２４６】
ＰＭＵ２６０は、クロックゲーティング、およびパワーゲーティングを制御する機能を有する。ＰＭＵ２６０は外部クロック信号からゲーティドクロック信号（以下、信号ＧＣＬＫと呼ぶ。）を生成する。信号ＧＣＬＫは、コア２７０、メモリ２８０に入力される。ＰＭＵ２６０は各種の制御信号を生成する。制御信号は、パワースイッチ２６４、２６５の制御信号、バックアップ回路２７２の制御信号、スキャンフリップフロップ２７３の制御信号（例えば、リセット信号）を含む。
【０２４７】
バックアップ回路２７２の制御信号はＬＳおよびバッファ回路２６７に入力される。ＬＳおよびバッファ回路２６７は、制御信号をレベルシフトする機能、レベルシフトした制御信号を保持する機能を有する。ＬＳおよびバッファ回路２６７が保持する制御信号は、バックアップ回路２７２に入力される。
【０２４８】
パワースイッチ２６４により、コア２７０への正電位の供給が制御される。パワースイッチ２６５により、メモリ２８０への正電位の供給が制御される。コア２７０が複数の電源ドメインを有する場合、各電源ドメインに対応したパワースイッチをパワースイッチ２６４に設ければよい。パワースイッチ２６５も同様である。電位Ｖｄｄの他に、回路構成に応じた複数の正電位がパワースイッチ２６５を介してメモリ２８０に入力される。メモリ２８０に入力される正電位には、制御部２８１の電源電位、周辺回路２８２の電源電位、ビット線のプリチャージ用の電位、データ読み出し用の参照電位などがある。
【０２４９】
コア２７０からＰＭＵ２６０に信号ＳＬＥＥＰが出力される。信号ＳＬＥＥＰは、コア２７０をスリープモード（待機モード）に移行するためのトリガとなる信号である。ＰＭＵ２６０は、信号ＳＬＥＥＰが入力されると、アクティブモードからスリープモードに移行するための制御信号を制御対象の機能回路に出力する。割り込み要求信号によってコア２７０をアクティブモードからスリープモードに移行することができる。
【０２５０】
アクティブモードからスリープモードに移行するため、まず、ＰＭＵ２６０は、コア２７０へのクロック信号の供給を停止する。次に、スキャンフリップフロップ２７３のデータをバックアップ回路２７２に書き込む。必要に応じて、パワースイッチ２６４を制御し、コア２７０への正電位の供給を停止する。
【０２５１】
コア２７０をスリープモードからアクティブモードへ復帰するための処理は、例えば、割り込み要求信号の入力により実行される。ＰＭＵ２６０は、割り込み要求信号に従い、スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２６０はパワースイッチ２６４、２６５を制御して、コア２７０、メモリ２８０への電位の供給を再開する。次に、バックアップ回路２７２で保持しているデータをスキャンフリップフロップ２７３に書き戻す。最後に、コア２７０、メモリ２８０クロック信号の供給を再開する。
【０２５２】
ＰＭＵ２６０は、コア２７０と同様に、メモリ２８０のクロックゲーティング、およびパワーゲーティングを行う。
【０２５３】
ＰＭＵ２６０に、時間を計測するためのタイマ回路を設け、タイマ回路の計測時間をもとに、コア２７０、およびメモリ２８０のパワーゲーティングを行ってもよい。
【０２５４】
＜フリップフロップ２７１＞
図２３にフリップフロップ２７１（バックアップ回路２７２およびスキャンフリップフロップ２７３）の構成例を示す。
【０２５５】
スキャンフリップフロップ２７３の回路構成に特段の制約はない。回路ライブラリに用意されているスキャンフリップフロップを用いることができる。スキャンフリップフロップ２７３は、ノードＤ、Ｑ、ＣＫ、ＳＤ、ＳＥ、セレクタ２７５、フリップフロップ２７６を有する。ノードＳＥには信号ＳＩが入力される。信号ＳＩの論理に応じて、セレクタ２７５は、ノードＤまたはノードＳＤの何れか一方を選択し、選択したノードに入力されるデータをフリップフロップ２７６に出力する。信号ＳＩはＰＭＵ２６０から出力される。
【０２５６】
スキャンフリップフロップ２７３には、電位Ｖｄｄ＿ｃｏｒｅ、ＧＮＤが電源電位として入力される。電位Ｖｄｄ＿ｃｏｒｅは電位生成ユニット２６１で生成された正電位である。電位Ｖｄｄ＿ｃｏｒｅはパワースイッチ２６４を介して、コア２７０に供給される。
【０２５７】
バックアップ回路２７２は、ノードＲＥ、ＢＫ、ＳＤＩＮ、ＦＮ、ｂ１、ｂ２、トランジスタＭ７１−Ｍ７３、容量素子Ｃ７１を有する。ノードＦＮはデータ保持ノードである。ノードＦＮには容量素子Ｃ７１が電気的に接続されている。ノードｂ１はノードＱに電気的に接続され、ノードｂ２はノードＳＤに電気的に接続されている。ノードＢＫには、バックアップ信号（ＢＫＵＰ＿ＬＳ）が入力され、ノードＲＥにはリストア信号（ＲＥＳ＿ＬＳ）が入力される。信号ＢＫＵＰ＿ＬＳ、ＲＥＳ＿ＬＳは、ＬＳおよびバッファ回路２６７から出力される。ノードＳＤＩＮはスキャンテストデータの入力ノードである。
【０２５８】
トランジスタＭ７１−７３はバックゲートを有するＯＳトランジスタである。これらバックゲートには、電位Ｖｂｇ＿ｆｆが入力される。トランジスタＭ７１、Ｍ７３のゲートはノードＢＫに電気的に接続され、トランジスタＭ７２のゲートはノードＲＥに電気的に接続されている。
【０２５９】
ここで、電位Ｖｂｇ＿ｆｆの生成には先の実施の形態に示す電圧保持部４３、電圧生成部４２および制御部４１を用いることができる。
【０２６０】
図２４（Ａ）乃至図２４（Ｃ）の回路図を参照して、フリップフロップ２７１の動作例を説明する。図２４（Ａ）乃至２４（Ｃ）では、トランジスタＭ７１乃至Ｍ７３をスイッチで表している。
【０２６１】
（通常動作）
図２４（Ａ）は、アクティブモードでのフリップフロップ２７１の動作例を示しており、フリップフロップ２７１は通常動作を行う。フリップフロップ２７１は、信号ＧＣＬＫの立ち上がり（または立ち下り）に同期して、ノードＤから入力されるデータを取り込み、保持しているデータをノードＱから出力する。ノードＤからデータを取り込むため、例えば、“Ｌ”（低レベル）の信号ＳＩがノードＳＥに入力される。信号ＢＫＵＰ＿ＬＳ、ＲＥＳ＿ＬＳは“Ｌ”であるので、トランジスタＭ７１−Ｍ７３はオフ状態である。
【０２６２】
（バックアップ動作）
スキャンフリップフロップ２７３のデータをバックアップするため、先ず、信号ＧＣＬＫの入力を停止する。このクロックゲーティングによって、ノードＱの論理が確定する。次に、“Ｈ”（高レベル）の信号ＢＫＵＰ＿ＬＳをノードＢＫに入力し、トランジスタＭ７１、Ｍ７３をオンにする（図２４（Ｂ））。ノードＦＮとノードＱ間が導通状態となり、ノードＦＮの論理はノードＱと同じになる。ノードＱの論理が“１”であれば、ノードＦＮの論理も“１”となり、ノードＱの論理が“０”であれば、ノードＦＮの論理も“０”となる。
【０２６３】
次に、“Ｌ”の信号ＢＫＵＰ＿ＬＳをノードＢＫに入力し、トランジスタＭ７１をオフ状態にする。これにより、ノードＦＮが電気的に浮遊状態となり、バックアップ動作が終了する。バックアップが完了した後、必要に応じて、スキャンフリップフロップ２７３への電位Ｖｄｄ＿ｃｏｒｅの供給を停止する。トランジスタＭ７１、Ｍ７２が極小オフ電流のＯＳトランジスタであるので、バックアップ回路２７２で長時間データを保持することが可能である。
【０２６４】
（リストア動作）
スキャンフリップフロップ２７３のデータのリストアを開始するため、まず、スキャンフリップフロップ２７３への電位Ｖｄｄ＿ｃｏｒｅの供給を再開する。次に、“Ｈ”の信号ＳＩをノードＳＥに入力し、スキャンフリップフロップ２７３をノードＳＤのデータが入力される状態にする。“Ｈ”の信号ＲＥＳ＿ＬＳをノードＲＥに入力して、トランジスタＭ７２をオン状態にする。ノードＦＮとノードＳＤ間が導通状態となり、ノードＦＮのデータがノードＳＤに書き込まれる（図２４（Ｃ））。次に、１クロックサイクル期間、信号ＧＣＬＫを入力して、ノードＳＤのデータをノードＱに書き込む。これにより、スキャンフリップフロップ２７３は、信号ＧＣＬＫの停止直後の状態に復帰する。つまり、スキャンフリップフロップ２７３のノードＱの論理は、信号ＧＣＬＫの停止直後のノードＱと同じ論理になっている。
【０２６５】
“Ｌ”の信号ＲＥＳ＿ＬＳをノードＲＥに入力して、トランジスタＭ７２をオフにすることで、リストア動作が終了する。信号ＧＣＬＫの入力を再開することで、スキャンフリップフロップ２７３は通常動作を始める。
【０２６６】
トランジスタＭ７１、Ｍ７２が極小オフ電流のＯＳトランジスタであるので、バックアップ回路２７２で長時間データを保持することが可能である。トランジスタＭ７１、Ｍ７２のバックゲートに負電位を入力することで、トランジスタＭ７１、Ｍ７２のカットオフ電流を低減できるので、データ保持時間を長くすることに有効である。
【０２６７】
トランジスタＭ７１―Ｍ７３をＯＳトランジスタとすることで、スキャンフリップフロップ２７３に積層できる。そのため、スキャンフリップフロップ２７３の設計変更、およびレイアウト変更をせずに、バックアップ回路２７２を設けることが可能である。そのため、バックアップ回路２７２による面積オーバーヘッドを実質的にゼロにすることが可能である。
【０２６８】
フリップフロップ２７１は、高速でデータのバックアップ、リストアが可能である。例えば、バックアップ動作、リストア動作を数クロック以内で完了することが可能である。また、バックアップ動作、リストア動作はトランジスタＭ７１、Ｍ７２のスイッチング動作によってノードＦＮを充放電することであるため、これらの動作に要するエネルギーはＤＲＡＭセルと同様に小さい。また、バックアップ回路２７２はデータ保持によって電力消費しないため、フリップフロップ２７１のスタンバイ電力を小さくすることができる。通常動作時ではバックアップ回路２７２への電源供給は必要ないので、バックアップ回路２７２を設けても、フリップフロップ２７１のダイナミック電力は実質的に増加しない。
【０２６９】
なお、バックアップ回路２７２を設けたことによって、トランジスタＭ７１による寄生容量がノードＱに付加することになるが、ノードＱに接続されている論理回路による寄生容量と比較して小さいので、フリップフロップ２７１の通常動作への影響は無視できる。つまり、バックアップ回路２７２を設けても、アクティブモードでのフリップフロップ２７１の性能を実質的に低下させることがない。
【０２７０】
本実施の形態の半導体装置は、負電位を用いて動作する回路ブロックを有するが、実施の形態２にかかる電位生成システムを備えることで、高精度に生成された負電位を回路ブロックに入力することができるため、半導体装置を安定して動作させることができる。また、電位生成システムを備えることで、負電位が必要な半導体装置であっても単一電源化が容易に実現できる。
【０２７１】
＜＜撮像装置＞＞
図２５（Ａ）に示す撮像装置４００は、電位生成ユニット４０１、制御部４０２、画素アレイ４０３、周辺回路４０４を有する。周辺回路４０４は、行ドライバ４０５、列ドライバ４０６を有する。画素アレイ４０３は、行列状に配置された複数の画素４１０を有する。画素４１０は撮像素子であり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。図２５（Ｂ）に画素４１０の一例を示す。
【０２７２】
図２５（Ｂ）に示す画素４１０は、フォトダイオードＰＤ１、トランジスタＭＩ１乃至ＭＩ４、容量素子Ｃ４０、ノードＦＮ４０を有する。ノードＦＮ４０がデータ保持ノードである。容量素子Ｃ４０は、ノードＦＮ４０の電圧を保持するための保持容量である。トランジスタＭＩ１はリセットトランジスタと呼ばれている。トランジスタＭＩ１は、ノードＦＮ４０の電圧をリセットする機能を有する。トランジスタＭＩ２は露光動作を制御する露光トランジスタと呼ばれる。トランジスタＭＩ２はノードＦＮ４０とフォトダイオードＰＤ１との導通状態を制御するパストランジスタである。トランジスタＭＩ２によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタＭＩ３は増幅トランジスタと呼ばれる。トランジスタＭＩ３はノードＦＮ４０の電圧に応じたオン電流を生成する機能を有する。トランジスタＭＩ４は選択トランジスタと呼ばれる。トランジスタＭＩ４はトランジスタＭＩ３と画素４１０の出力端子との間の導通状態を制御するパストランジスタである。
【０２７３】
ここでは、トランジスタＭＩ１、ＭＩ２はバックゲートを有するＯＳトランジスタであり、トランジスタＭＩ３はｎチャネル型Ｓｉトランジスタであり、トランジスタＭＩ４はｐチャネル型Ｓｉトランジスタである。トランジスタＭＩ１、ＭＩ２のバックゲートには、電位Ｖｂｇ＿ｉｍが入力される。
【０２７４】
フォトダイオードＰＤ１には、シリコン基板に形成されたｐｎ接合またはｐｉｎ接合ダイオード素子、並びに非単結晶シリコン膜（非晶質シリコン膜、微結晶シリコン膜）を用いたｐｉｎ型ダイオード素子などを用いることができる。なお、画素４１０は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなどを用いて形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径を画素ピッチよりも小さくすることで、画素ごとの特性ばらつきを低減することができる。
【０２７５】
撮像装置４００には、電源電位として、電位Ｖｄｄ、ＧＮＤが入力される。電位Ｖｄｄは、ＯＳトランジスタ（トランジスタＭＩ１、ＭＩ２）の駆動電位に用いられている。もちろん、ＯＳトランジスタの駆動電位を、電位生成ユニット４０１で生成してもよい。
【０２７６】
電位Ｖｄｄ、ＧＮＤ以外の電位は、電位生成ユニット４０１で生成され、これらは撮像装置４００の各内部回路に入力される。電位生成ユニット４０１は、電位Ｖｂｇ＿ｉｍを生成する機能を有する。電位Ｖｂｇ＿ｉｍを負電位とすることで、トランジスタＭＩ１、ＭＩ２のカットオフ電流を低減できるため、ノードＦＮ４０の電位の変動をより抑えることができ、撮像装置４００の高精度の撮像が行える。
【０２７７】
ここで、電位生成ユニット４０１は、先の実施の形態に示す電圧保持部４３を有することが好ましい。電圧保持部４３は負電位または／および正電位を与えることができる。例えば、電圧保持部４３より電位Ｖｂｇ＿ｉｍが生成され、トランジスタＭＩ１、ＭＩ２のバックゲートに供給される。
【０２７８】
また、先の実施の形態に示す制御部４１や電圧生成部４２等は、電位生成ユニット４０１に含まれてもよいし、他の回路領域、例えば制御部４０２等に含まれてもよい。
【０２７９】
＜プログラマブル回路＞
本発明の一態様の半導体装置の一例として、プログラマブル回路について以下に説明する。プログラマブル回路７００は、アレイ状の複数のＰＬＥ７０１を有する。ここでアレイ状とは、行列状にＰＬＥが周期的に配列していることを指し、配列は図２６の配列に限られない。
【０２８０】
また、ＰＬＥ７０１を囲むように、複数の配線が形成されている。図２６においては、これらの配線は複数の水平な配線群７０３と複数の垂直な配線群７０４とを有する。配線群とは、複数の配線からなる配線の束である。水平な配線群７０３と垂直な配線群７０４とが交わる部分にはＰＳＥ７０２が設けられる。また、水平な配線群７０３及び垂直な配線群７０４は入出力端子７０５に接続され、プログラマブル回路７００の外部回路と信号の授受を行う。
【０２８１】
入出力端子７０５は、それぞれ周囲に設けられた水平な配線群７０３や垂直な配線群７０４に接続している。例えば、入出力端子７０５は図２６においてそれぞれ上下左右の側で水平な配線群７０３や垂直な配線群７０４と接続している。この水平な配線群７０３や垂直な配線群７０４を用いることで、ＰＬＥ７０１は他のＰＬＥ７０１に接続することができる。任意のＰＬＥ７０１と、これと異なるＰＬＥ７０１との接続経路は、ＰＳＥ７０２が有するスイッチによって決定される。
【０２８２】
ＰＳＥ７０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータを保持するコンフィギュレーションメモリに応じて決定される。ＰＳＥ７０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。
【０２８３】
ＰＬＥ７０１は、一例として、ルックアップテーブル（ＬＵＴ：Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）、フリップフロップ及びコンフィギュレーションメモリを有する。
【０２８４】
ＬＵＴは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータの内容によって、定められるロジックの機能を切り替えることができる回路である。
【０２８５】
フリップフロップは、ＬＵＴから出力される信号を保持し、クロック信号ＣＬＫに従って該信号に対応した出力信号を出力する。
【０２８６】
ＰＬＥ７０１およびＰＳＥ７０２が有するコンフィギュレーションメモリとして例えば、前述の記憶装置を適用することができる。また、該記憶装置には先の実施の形態に示す電圧保持部により電圧が供給されることが好ましい。
【０２８７】
（実施の形態４）
本実施の形態では、実施の形態１に示すコンパレータ５１等に用いることができるコンパレータとして、２つの負電圧を直接的に比較する機能を備える半導体装置などについて説明する。本実施の形態に示すコンパレータの端子ＩＮ１、端子ＩＮ２および端子ＯＵＴ１には、実施の形態１に示す端子ＣＩ、端子ＲＥＦおよび端子ＣＯを適用することができる。
【０２８８】
また、本実施の形態に示すコンパレータは、ＯＳトランジスタを有することが好ましい。また、該ＯＳトランジスタは、バックゲートを有することが好ましい。該ＯＳトランジスタと、実施の形態１に示すトランジスタＦＥ１およびトランジスタＦＥ２を有する半導体装置の構造例については、後述の実施の形態に述べる。
【０２８９】
＜コンパレータの構成例１＞
図２７（Ａ）は、コンパレータの構成例を示す回路図である。コンパレータ２０は、端子ＩＮ１、ＩＮ２、ＯＵＴ１、ＶＨ１、ＶＬ１、ＢＩＳ、ＯＢＧ１、およびＯＢＧ３を有する。コンパレータ２０は、端子ＩＮ１の電位Ｖｉ１と端子ＩＮ２の電位Ｖｉ２とを比較する機能、および、比較結果に応じた電位レベルを持つ電位Ｖｃｍｐを端子ＯＵＴ１から出力する機能を有する。
【０２９０】
図２７（Ａ）の例では、端子ＩＮ１が非反転入力端子（端子（＋））であり、端子ＩＮ２が反転入力端子（端子（−））であるため、Ｖｉ１＜Ｖｉ２であれば、端子ＯＵＴ１から出力される電位Ｖｃｍｐは低レベルであり、Ｖｉ１＞Ｖｉ２であれば、電位Ｖｃｍｐは高レベルである。
【０２９１】
端子ＶＨ１は、高電源電位Ｖｄｄ（以下、電位Ｖｄｄと呼ぶ。）用の入力端子である。端子ＶＬ１は、低電源電位Ｖｓｓ（以下、電位Ｖｓｓと呼ぶ。）用の入力端子である。端子ＢＩＳ、ＯＢＧ１、ＯＢＧ３は、それぞれ、バイアス電位用の入力端子である。
【０２９２】
図２７（Ｂ）にコンパレータ２０のより具体的な構成例を示す。図２７（Ｂ）は、コンパレータ２０を、差動対を有する差動増幅回路で構成した例である。コンパレータ２０はトランジスタＭＰ１、ＭＰ２、Ｍ１乃至Ｍ３、を有する。これらトランジスタにより差動増幅回路が構成されている。
【０２９３】
トランジスタＭ１、Ｍ２は差動対を構成するトランジスタである。トランジスタＭ１のゲートは端子ＩＮ１に電気的に接続され、トランジスタＭ２のゲートは端子ＩＮ２に電気的に接続されている。トランジスタＭ１、Ｍ２のバックゲートは端子ＯＢＧ１に電気的に接続されている。トランジスタＭ２のドレインは端子ＯＵＴ１に電気的に接続されている。
【０２９４】
トランジスタＭ３は、電流Ｉｓｓを供給する電流源として機能する。トランジスタＭ３のゲートは端子ＢＩＳに、バックゲートは端子ＯＢＧ３に、ソースは端子ＶＬ１に、それぞれ電気的に接続されている。端子ＯＢＧ３には、トランジスタＭ３のバックゲート電位を制御するバイアス電位Ｖｂｇ３（以下、電位Ｖｂｇ３と呼ぶ。）が入力される。例えば、端子ＯＢＧ３に電位Ｖｓｓが入力される。端子ＢＩＳには、電流Ｉｓｓの大きさを決めるバイアス電位Ｖｂｓ（以下、電位Ｖｂｓと呼ぶ。）が入力される。
【０２９５】
トランジスタＭＰ１はトランジスタＭ１の負荷として機能し、トランジスタＭＰ２はトランジスタＭ２の負荷として機能する。ここでは、トランジスタＭＰ１とトランジスタＭＰ２とで、カレントミラー回路が構成されている。
【０２９６】
トランジスタＭＰ１、ＭＰ２はｐチャネル型トランジスタであり、トランジスタの種類に特段の制約はない。トランジスタＭＰ１、ＭＰ２は、例えば、Ｓｉトランジスタである。
【０２９７】
トランジスタＭ１−Ｍ３は、バックゲートを有するｎチャネル型トランジスタである。トランジスタＭ１−Ｍ３には、チャネル形成領域を挟んでバックゲートとゲートとが対向しているトランジスタを用いることができる。
【０２９８】
トランジスタＭ１、トランジスタＭ２およびトランジスタＭ３のチャネル形成領域に用いられる半導体としては、金属酸化物でなる半導体（酸化物半導体）、シリコン等を挙げることができる。トランジスタＭ１、トランジスタＭ２およびトランジスタＭ３は、ＯＳトランジスタであることが好ましい。ＯＳトランジスタとして、後述するトランジスタ１００またはトランジスタ２００を用いることができる。
【０２９９】
チャネル形成領域を構成する金属酸化物、ＯＳトランジスタ、およびＳｉトランジスタとＯＳトランジスタとが積層されている半導体装置の構造例については、実施の形態６で説明する。
【０３００】
＜コンパレータの動作例＞
ここで、トランジスタＭ１乃至Ｍ３がバックゲートを有さない場合を考える。トランジスタＭＮ１乃至ＭＮ３のＶｔは０Ｖよりも大きい。
【０３０１】
図３３に示すコンパレータ２が、電位Ｖｉ１と電位Ｖｉ２とを比較する機能を発現するには、トランジスタＭＮ１、ＭＮ２が導通し、かつトランジスタＭＮ３が電流Ｉｓｓを流すことが必要である。例えば、電位Ｖｄｄは３Ｖ、電位Ｖｂｓは３Ｖ、電位Ｖｉ１は−２Ｖ、電位Ｖｉ２は−３Ｖである場合、電位Ｖｓｓは−３Ｖよりも低くする必要がある。つまり、電位Ｖｉ１、Ｖｉ２が負電位であることで、コンパレータ２の電位Ｖｓｓが負電位となってしまう。コンパレータ２が高精度の比較を行うためには、高精度に電位Ｖｓｓを供給することが要求されるが、電位Ｖｓｓが負電位であることは、比較精度の低下の原因となる。そのため、２つの負電位を高精度に比較するには、コンパレータ２よりも複雑なコンパレータを用いることとなる。
【０３０２】
コンパレータ２において、基板電位が接地電位（＝０Ｖ）であると、ｎチャネル型トランジスタ（トランジスタＭＮ３）のソースに負の電位Ｖｓｓを入力する場合、ｐ型ウエルとソース領域との間の寄生ダイオード（ｐｎ接合ダイオード）には順方向バイアス電位が印加される。そのため、基板からソース領域に大電流が逆流することとなる。電流の逆流を防止するために、通常、ｎチャネル型トランジスタを、ｎ型ウエルで取り囲むトリプルウエル構造（例えば、特許文献３の図３（ｂ）、図５参照。）としている。しかしながら、ｎチャネル型トランジスタをトリプルウエル構造とすることで、コンパレータ２の面積が大きくなってしまう。
【０３０３】
本実施の形態により、上掲の問題点を解消したコンパレータ２０を提供することが可能である。図２７（Ｂ）、図２７（Ｃ）を用いて、コンパレータ２０の動作例を説明する。ここでは、電位Ｖｄｄが３Ｖ、電位Ｖｂｓが３Ｖ、電位Ｖｉ１が−２Ｖ、電位Ｖｉ２が−３Ｖである場合を例に、コンパレータ２０の動作について説明する。
【０３０４】
図２７（Ｃ）は、トランジスタＭ１、Ｍ２のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を模式的に示した図である。曲線５は、電位Ｖｂｇ１が０ＶのときのＩｄ−Ｖｇ特性を表し、曲線６は、電位Ｖｂｇ１が正電位のときのＩｄ−Ｖｇ特性を表す。
【０３０５】
電位Ｖｂｇ１が０Ｖである場合、電位Ｖｓｓが接地電位（以下、電位ＧＮＤと呼ぶ場合がある。）であるときは、トランジスタＭ１、Ｍ２のＶｔが電位Ｖｉ１、Ｖｉ２よりも高いので、コンパレータ２０は動作しない。
【０３０６】
端子ＯＢＧ１に正電位を入力することで、トランジスタＭ１、Ｍ２のＶｔを負電位側にシフトさせ、電位Ｖｉ１、Ｖｉ２よりも低くすることができる。例えば、端子ＯＢＧ１、ＯＢＧ３にそれぞれ電位Ｖｄｄを入力することで、動作に必要な電位の数を増やさずに、トランジスタＭ１乃至Ｍ３のＶｔを負電位側にシフトさせることができる。
【０３０７】
トランジスタＭ１、Ｍ２が曲線６に示す電気特性を持つことで、電位Ｖｓｓが０Ｖ（接地電位）であっても、トランジスタＭ１、Ｍ２をオン状態にできる。したがって、コンパレータ２０は動作可能であり、電位Ｖｉ１と電位Ｖｉ２との差分を検出する。ここでは、Ｖｉ１＞Ｖｉ２であるので、コンパレータ２０は高レベルの電位Ｖｃｍｐを出力する。
【０３０８】
上掲したように、コンパレータ２０は、複雑な回路構成を持たずに、２つの負電位を直接的に比較することが可能である。電位Ｖｓｓを０Ｖ（接地電位）にすることができるため、コンパレータ２０の精度を向上できる。トランジスタＭ１乃至Ｍ３をＯＳトランジスタとすることで、トリプルウエル構造を採用せずに、トランジスタＭ１−Ｍ３のチャネル形成領域を基板から絶縁した状態とすることができる。そのため、コンパレータ２０の回路面積を縮小できる。
【０３０９】
以下、コンパレータの他の構成例を説明する。
【０３１０】
＜コンパレータの構成例２乃至４＞
ここでは、コンパレータ２０の電流源として機能するトランジスタＭ３の変形例について示す。図２７（Ｂ）に示すトランジスタＭ３において、バックゲートがフロントゲート、またはドレインと電気的に接続されてもよい。また、図２７（Ｂ）に示すトランジスタＭ３に代えてバックゲートを有さないトランジスタを用いてもよい。電流源に、バックゲートを備えるトランジスタＭ３を用いることで、例えば、次のような効果が得られる。図２７（Ｃ）から理解できるように、トランジスタＭ３のバックゲートに正の電位Ｖｂｇ３を入力することで、電位Ｖｂｓを低くすることができ、例えばＧＮＤとすることが可能である。電位Ｖｂｇ３によって、コンパレータ２０のトランスコンダクタンスを制御することができるので、コンパレータ２０の高速化が図れる。
【０３１１】
以下、図２８（Ａ）乃至図３２（Ｂ）を参照して、コンパレータの他の構成例を説明する。
【０３１２】
ここでは、コンパレータ２０の電流源の変形例について示す。図２８（Ａ）に示すコンパレータ２１は、トランジスタＭ３に代えてバックゲートを有さないトランジスタＭ１３が設けられている。トランジスタＭ１３の構成は、バックゲートが設けられていないことの他は、トランジスタＭ３と同様である。
【０３１３】
電流源に、バックゲートを備えるトランジスタＭ３を用いることで、例えば、次のような効果が得られる。図２７（Ｃ）から理解できるように、トランジスタＭ３のバックゲートに正の電位Ｖｂｇ３を入力することで、電位Ｖｂｓを低くすることができ、例えばＧＮＤとすることが可能である。電位Ｖｂｇ３によって、コンパレータ２０のトランスコンダクタンスを制御することができるので、コンパレータ２０の高速化が図れる。
【０３１４】
コンパレータ２２、２３、はコンパレータ２０の変形例である（図２８（Ｂ）、図２８（Ｃ））。コンパレータ２２では、トランジスタＭ３のバックゲートがゲートに電気的に接続されている。コンパレータ２３では、トランジスタＭ３のバックゲートがドレインに電気的に接続されている。
【０３１５】
＜コンパレータの構成例５＞
ここでは、差動対の変形例を示す。図２９に示すコンパレータ２４は、端子ＯＢＧ２を有する。端子ＯＢＧ２はバイアス電位入力用の端子であり、電位Ｖｂｇ２が入力される。端子ＯＢＧ２にはトランジスタＭ２のバックゲートが電気的に接続されている。
【０３１６】
例えば、端子ＯＢＧ３に、電位Ｖｓｓ、Ｖｂｇ１、Ｖｂｇ２の何れかを入力することで、コンパレータ２４が使用する電位の数を低減できる。また、電位Ｖｂｇ１、電位Ｖｂｇ２の一方が電位Ｖｄｄであることで、コンパレータ２４が使用する電位の数を低減できる。
【０３１７】
コンパレータ２４では、トランジスタＭ１のバックゲート電位とトランジスタＭ２のバックゲート電位とを独立して制御することができる。トランジスタＭ１とトランジスタＭ２は、同じ電気特性をもつように設計されるが、実際には、プロセスばらつきによりトランジスタＭ１とトランジスタＭ２の電気特性は完全に一致しない。そのため、オフセット電圧がキャンセルされるように、電位Ｖｂｇ１、Ｖｂｇ２を決めればよい。
【０３１８】
図３０（Ａ）乃至図３１（Ｃ）に、負荷の変形例を示す。
【０３１９】
＜コンパレータの構成例６乃至８＞
図３０（Ａ）に示すコンパレータ２５では、トランジスタＭＰ１、ＭＰ２を定電流源として機能させている。トランジスタＭＰ１、ＭＰ２のゲートは、端子ＢＩＳ２に電気的に接続されている。端子ＢＩＳ２にはバイアス電位Ｖｂｓ２が入力される。
【０３２０】
図３０（Ｂ）に示すコンパレータ２６では、トランジスタＭＰ１、ＭＰ２はそれぞれダイオード接続されたトランジスタである。
【０３２１】
図３０（Ｃ）に示すコンパレータ２７では、トランジスタＭＰ１に代えて抵抗素子Ｒ１が設けられ、トランジスタＭＰ２に代えて抵抗素子Ｒ２が設けられている。
【０３２２】
＜コンパレータの構成例９乃至１１＞
図３１（Ａ）乃至図３１（Ｃ）に示すコンパレータは、負荷を２個のｎチャネル型トランジスタで構成した例である。
【０３２３】
図３１（Ａ）に示すコンパレータ３０では、端子ＯＢＧ４、およびトランジスタＭ４、Ｍ５を有する。トランジスタＭ４、Ｍ５は、ダイオード接続されたトランジスタであり、負荷として機能する。
【０３２４】
トランジスタＭ４、Ｍ５はバックゲートを有する。トランジスタＭ４、Ｍ５は、トランジスタＭ１と同様、ＯＳトランジスタとすることができる。トランジスタＭ４、Ｍ５のバックゲートは端子ＯＢＧ４に電気的に接続されている。端子ＯＢＧ４はバイアス電位入力用の端子であり、電位Ｖｂｇ４が入力される。電位Ｖｂｇ４によって、トランジスタＭ４、Ｍ５のバックゲート電位を調節することで、トランジスタＭ４、Ｍ５を流れるドレイン電流を調整することができる。例えば電位Ｖｂｇ４を正電位とすることで、トランジスタＭ４、Ｍ５の電流駆動能力を向上させることができる。
【０３２５】
図３１（Ｂ）に示すコンパレータ３１は、コンパレータ３０の変形例である。コンパレータ３１は、端子ＯＢＧ５を有し、トランジスタＭ５のバックゲートが端子ＯＢＧ５に電気的に接続されている。端子ＯＢＧ５はバイアス電位入力用の端子であり、電位Ｖｂｇ５が入力される。
【０３２６】
コンパレータ３１では、トランジスタＭ４のバックゲート電位とトランジスタＭ５のバックゲート電位とを独立して制御することができる。つまり、電位Ｖｂｇ４、Ｖｂｇ５の入力によって、トランジスタＭ４のＶｔのシフト量と、トランジスタＭ５のＶｔのシフト量を独立して設定することができる。トランジスタＭ４とトランジスタＭ５の電気特性のばらつきがキャンセルされるように、電位Ｖｂｇ４、Ｖｂｇ５を決めるとよい。
【０３２７】
図３１（Ｃ）に示すコンパレータ３２は、コンパレータ３０の変形例である。コンパレータ３１には、トランジスタＭ４、Ｍ５に代えて、バックゲートを有さないトランジスタＭ１４、Ｍ１５が設けられている。トランジスタＭ１４、Ｍ１５は、トランジスタＭ１と同様にＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
【０３２８】
＜コンパレータの構成例１２、１３＞
図３２（Ａ）、図３２（Ｂ）に、リセットが可能なコンパレータの構成例を示す。
【０３２９】
図３２（Ａ）に示すコンパレータ３５は、コンパレータ２０に、トランジスタＭＮ３０を設けた回路に相当する。図３２（Ｂ）に示すコンパレータ３６は、コンパレータ２０に、トランジスタＭＮ３１、ＭＮ３２を設けた回路に相当する。なお、コンパレータ３５として、他の構成例のコンパレータを設けてもよい。コンパレータ３６も同様である。
【０３３０】
コンパレータ３５のトランジスタＭＮ３０は、端子ＩＮ１と端子ＩＮ２とを等電位にするためのスイッチとして機能する。トランジスタＭＮ３０のゲートには信号ＲＳＴ（リセット信号）が入力される。
【０３３１】
コンパレータ３６のトランジスタＭＮ３１は、端子ＩＮ１の電位を電位Ｖｒｓｔにリセットする機能を有し、トランジスタＭＮ３２は、端子ＩＮ２の電位を電位Ｖｒｓｔにリセットする機能を有する。トランジスタＭＮ３１、ＭＮ３２のゲートには信号ＲＳＴが入力される。例えば、電位Ｖｒｓｔとして、電位Ｖｓｓを入力する。
【０３３２】
トランジスタＭＮ３０はＳｉトランジスタでもよいし、ＯＳトランジスタでもよい。ＯＳトランジスタである場合、トランジスタＭＮ３０に、ゲートに電気的に接続されているバックゲートを設けることができる。トランジスタＭＮ３０はｐチャネル型トランジスタであってもよい。トランジスタＭＮ３１、ＭＮ３２についても同様である。
【０３３３】
＜コンパレータの動作例＞
特許文献１乃至３では、チャージポンプ回路が生成した負電位を監視するためにコンパレータが用いられている。例えば、特許文献２のコンパレータは、チャージポンプ回路が生成した負電位を分圧回路によって、正電位に変換し、この正電位と正の基準電位とを比較している。特許文献３のコンパレータも同様である。これに対して、コンパレータ２０は、２つの負電位を直接的に比較することが可能であり、２つの入力電位Ｖｉ１、Ｖｉ２を負電位にすることができる。
【０３３４】
（実施の形態５）
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０３３５】
＜電子部品の作製方法例＞
図３４（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０３３６】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図３４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
【０３３７】
図３４（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図３４（Ｃ）は、図３４（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。
回路領域７１０２には、本発明の形態に係る半導体装置（例えば、保持回路、記憶装置、撮像装置、ＭＣＵ等）が設けられている。
【０３３８】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程（ステップＳＴ７２）では、分離線７１０６に沿って半導体ウエハ７１００を切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図３４（Ｄ）にチップ７１１０の拡大図を示す。
【０３３９】
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０３４０】
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０３４１】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０３４２】
完成した電子部品の斜視模式図を図３４（Ｅ）に示す。図３４（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３４（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
【０３４３】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０３４４】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０３４５】
以下に、図３５（Ａ）乃至図３６（Ｅ）を参照して、電子機器の構成例を示す。図３５（Ａ）等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０３４６】
図３５（Ａ）に示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０３４７】
図３５（Ｂ）に腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
【０３４８】
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
【０３４９】
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
【０３５０】
図３５（Ｃ）に、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
【０３５１】
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知することで、情報端末２０４０を操作することができる。
【０３５２】
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
【０３５３】
図３６（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０３５４】
図３６（Ｂ）に示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０３５５】
図３６（Ｃ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０３５６】
図３６（Ｄ）に示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０３５７】
図３６（Ｅ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。
【０３５８】
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置と、該半導体装置が有するトランジスタについて説明する。
【０３５９】
＜トランジスタ１００＞
トランジスタ１００は、電極５０５＿１、絶縁層５０６、絶縁層５０７、絶縁層５０８、半導体層５０９＿１ａ、半導体層５０９＿１ｂ、半導体層５０９＿１ｃ、電極５１０＿１ａ、電極５１０＿１ｂ、層５２９＿１ａ、層５２９＿１ｂ、絶縁層５１１＿１、電極５１２＿１、および絶縁層５１３＿１を有する（図３７（Ａ）乃至図３７（Ｃ）参照。）。
【０３６０】
図３７（Ａ）乃至図３７（Ｃ）に示すトランジスタ１００は、基板５０１上に、絶縁層５０２および絶縁層５０３を介して設けられている。具体的には、絶縁層５０３上に絶縁層５０４を有し、絶縁層５０４の一部を除去して電極５０５＿１が埋め込まれている。また、電極５０５＿１および絶縁層５０４上に絶縁層５０６を有し、絶縁層５０６上に絶縁層５０７を有し、絶縁層５０７上に絶縁層５０８を有する。また、絶縁層５０８は凸部を有し、当該凸部上に半導体層５０９＿１ａを有し、半導体層５０９＿１ａ上に半導体層５０９＿１ｂを有する。
【０３６１】
半導体層５０９＿１ｂは、第１の領域、第２の領域、および第３の領域を有する。第３の領域は、平面図において第１の領域と第２の領域に挟まれる。
【０３６２】
また、トランジスタ１００は、半導体層５０９＿１ｂの第１の領域上に電極５１０＿１ａを有し、半導体層５０９＿１ｂの第２の領域上に電極５１０＿１ｂを有する。電極５１０＿１ａまたは電極５１０＿１ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層５０９＿１ｂの第１の領域または第２の領域の一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、半導体層５０９＿１ｂの第３の領域はチャネル形成領域として機能できる。
【０３６３】
また、トランジスタ１００は、電極５１０＿１ａ上に層５２９＿１ａを有し、電極５１０＿１ｂ上に層５２９＿１ｂを有する。また、層５２９＿１ａ、層５２９＿１ｂ、電極５１０＿１ａ、電極５１０＿１ｂ、半導体層５０９＿１ｂ、および半導体層５０９＿１ａを覆う半導体層５０９＿１ｃを有する。半導体層５０９＿１ｃは、電極５１０＿１ａの側面と接する領域、電極５１０＿１ｂの側面と接する領域、半導体層５０９＿１ｂの第３の領域と接する領域、半導体層５０９＿１ｂの側面と接する領域、および半導体層５０９＿１ａの側面と接する領域を有する。
【０３６４】
また、半導体層５０９＿１ｃ上に絶縁層５１１＿１を有し、絶縁層５１１＿１上に電極５１２＿１を有する。絶縁層５１１＿１および電極５１２＿１は、第３の領域と重なる領域を有する。
【０３６５】
また、トランジスタ１００は、電極５１２＿１上に絶縁層５１３＿１を有する。絶縁層５１１＿１および絶縁層５１３＿１は、電極５１２＿１の端部を越えて延伸し、当該延伸部分で接する領域を有する。
【０３６６】
また、本実施の形態では、半導体層５０９＿１ｃおよび絶縁層５１３＿１上に絶縁層５１４が設けられ、絶縁層５１４上に絶縁層５１５が設けられている。
【０３６７】
また、絶縁層５１５、絶縁層５１４、半導体層５０９＿１ｃ、および層５２９＿１ａに設けられた、電極５１０＿１ａと重なる開口に、電極５１６＿１ａが設けられている。また、絶縁層５１５、絶縁層５１４、半導体層５０９＿１ｃ、および層５２９＿１ｂに設けられた、電極５１０＿１ｂと重なる開口に、電極５１６＿１ｂが設けられている。また、絶縁層５１５、絶縁層５１４、および絶縁層５１３＿１に設けられた、電極５１２＿１と重なる開口に、電極５１６＿１ｃが設けられている。
【０３６８】
また、本実施の形態では、絶縁層５１５上に電極５１７＿１ａ、電極５１７＿１ｂ、および電極５１７＿１ｃが設けられている。電極５１７＿１ａは、電極５１６＿１ａを介して電極５１０＿１ａと電気的に接続する。電極５１７＿１ｂは、電極５１６＿１ｂを介して電極５１０＿１ｂと電気的に接続する。電極５１７＿１ｃは、電極５１６＿１ｃを介して電極５１２＿１と電気的に接続する。
【０３６９】
図３７（Ｂ）に示すように、トランジスタ１００は、チャネル幅方向において、半導体層５０９＿１ｂが電極５０５＿１および電極５１２＿１に挟まれている。前述した通り、絶縁層５０８は凸部を有する。また、半導体層５０９＿１ａと半導体層５０９＿１ｂは当該凸部上に設けられている。当該凸部を設けることで、当該凸部と重ならない領域（半導体層５０９＿１ｂと重ならない領域）における電極５１２＿１の底面を、半導体層５０９＿１ｂの底面よりも基板に近づけることができる。当該凸部の高さは、絶縁層５１１＿１の厚さ以上であることが好ましい。または、当該凸部の高さは、絶縁層５１１＿１の厚さと半導体層５０９＿１ｃの厚さの合計以上であることが好ましい。よって、半導体層５０９＿１ｂの側面を電極５１２＿１で覆うことができる。
【０３７０】
つまり、トランジスタ１００を、電極５０５＿１および電極５１２＿１の電界によって半導体層５０９＿１ｂを電気的に取り囲むことができる構造とすることができる。このように、導電層（トランジスタ１００では電極５０５＿１および電極５１２＿１）の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（以下、ｓ−ｃｈ）構造とよぶ。ｓ−ｃｈ構造のトランジスタ１００は、半導体層５０９＿１ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、電極５０５＿１および電極５１２＿１の電界によって、半導体層５０９＿１ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０３７１】
電極５０５＿１または電極５１２＿１の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。一般に、ゲート電極とバックゲート電極は導電層で形成される。また、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０３７２】
電極５０５＿１および電極５１２＿１は、どちらもゲート電極として機能することができる。よって、絶縁層５０６、絶縁層５０７、絶縁層５０８、および絶縁層５１１＿１は、それぞれがゲート絶縁層として機能することができる。
【０３７３】
なお、電極５０５＿１または電極５１２＿１の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ１００において、電極５０５＿１を「ゲート電極」と言う場合、電極５１２＿１を「バックゲート電極」と言う。電極５１２＿１を「ゲート電極」として用いる場合は、トランジスタ１００をトップゲート型のトランジスタの一種と考えることができる。
【０３７４】
バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
【０３７５】
＜トランジスタ２００＞
トランジスタ１００およびトランジスタ２００はｎチャネル型トランジスタであることが好ましい。また、トランジスタ２００は、トランジスタ１００よりもしきい値が大きいことが好ましい。
【０３７６】
トランジスタ２００はトップゲート型のトランジスタの一種である。トランジスタ２００は、電極５０５＿２、絶縁層５０６、絶縁層５０７、絶縁層５０８、半導体層５０９＿２ａ１、半導体層５０９＿２ａ２、半導体層５０９＿２ｂ１、半導体層５０９＿２ｂ２、半導体層５０９＿２ｃ、電極５１０＿２ａ、電極５１０＿２ｂ、層５２９＿２ａ、層５２９＿２ｂ、絶縁層５１１＿２、電極５１２＿２、および絶縁層５１３＿２を有する（図３８（Ａ）乃至図３８（Ｃ）参照。）。
【０３７７】
図３８（Ａ）乃至図３８（Ｃ）に示すトランジスタ２００は、基板５０１上に、絶縁層５０２および絶縁層５０３を介して設けられている。具体的には、絶縁層５０３上に絶縁層５０４を有し、絶縁層５０４の一部を除去して電極５０５＿２が埋め込まれている。また、電極５０５＿２および絶縁層５０４上に絶縁層５０６を有し、絶縁層５０６上に絶縁層５０７を有し、絶縁層５０７上に絶縁層５０８を有する。
【０３７８】
絶縁層５０８は第１の凸部および第２の凸部を有する。トランジスタ２００は、第１の凸部上に半導体層５０９＿２ａ１を有し、半導体層５０９＿２ａ１上に半導体層５０９＿２ｂ１を有する。また、トランジスタ２００は、半導体層５０９＿２ｂ１上に電極５１０＿２ａを有し、電極５１０＿２ａ上に層５２９＿２ａを有する。トランジスタ２００は、第２の凸部上に半導体層５０９＿２ａ２を有し、半導体層５０９＿２ａ２上に半導体層５０９＿２ｂ２を有する。また、トランジスタ２００は、半導体層５０９＿２ｂ２上に電極５１０＿２ｂを有し、電極５１０＿２ｂ上に層５２９＿２ｂを有する。電極５１０＿２ａまたは電極５１０＿２ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。
【０３７９】
半導体層５０９＿２ｃは、層５２９＿２ａ、層５２９＿２ｂ、電極５１０＿２ａ、電極５１０＿２ｂ、半導体層５０９＿２ｂ１、半導体層５０９＿２ｂ２、半導体層５０９＿２ａ１、および半導体層５０９＿２ａ２を覆っている。半導体層５０９＿２ｃは、電極５１０＿２ａの側面と接する領域、半導体層５０９＿２ｂ１の側面と接する領域、および半導体層５０９＿２ａ１の側面と接する領域を有する。また、半導体層５０９＿２ｃは、電極５１０＿２ｂの側面と接する領域、半導体層５０９＿２ｂ２の側面と接する領域、および半導体層５０９＿２ａ２の側面と接する領域を有する。
【０３８０】
また、半導体層５０９＿２ｃは、第１の領域、第２の領域、および第３の領域を有する。第３の領域は、平面図において第１の領域と第２の領域に挟まれる。
【０３８１】
半導体層５０９＿２ｃの第１の領域は、層５２９＿２ａ、電極５１０＿２ａ、半導体層５０９＿２ｂ１、および半導体層５０９＿２ａ１と重なる。また、半導体層５０９＿２ｃの第２の領域は、層５２９＿２ｂ、電極５１０＿２ｂ、半導体層５０９＿２ｂ２、および半導体層５０９＿２ａ２と重なる。また、半導体層５０９＿２ｃの第３の領域はチャネル形成領域として機能できる。
【０３８２】
また、トランジスタ２００は、半導体層５０９＿２ｃ上に絶縁層５１１＿２を有し、絶縁層５１１＿２上に電極５１２＿２を有する。絶縁層５１１＿２および電極５１２＿２は、半導体層５０９＿２ｃの第３の領域と重なる領域、を有する。
【０３８３】
また、トランジスタ２００は、電極５１２＿２上に絶縁層５１３＿２を有する。絶縁層５１１＿２および絶縁層５１３＿２は、電極５１２＿２の端部を越えて延伸し、当該延伸部分で接する領域を有する。
【０３８４】
また、本実施の形態では、半導体層５０９＿２ｃおよび絶縁層５１３＿２上に絶縁層５１４が設けられ、絶縁層５１４上に絶縁層５１５が設けられている。
【０３８５】
また、絶縁層５１５、絶縁層５１４、半導体層５０９＿２ｃ、および層５２９＿２ａに設けられた、電極５１０＿２ａと重なる開口に、電極５１６＿２ａが設けられている。また、絶縁層５１５、絶縁層５１４、半導体層５０９＿２ｃ、および層５２９＿２ｂに設けられた、電極５１０＿２ｂと重なる開口に、電極５１６＿２ｂが設けられている。また、絶縁層５１５、絶縁層５１４、および絶縁層５１３＿２に設けられた、電極５１２＿２と重なる開口に、電極５１６＿２ｃが設けられている。
【０３８６】
また、本実施の形態では、絶縁層５１５上に電極５１７＿２ａ、電極５１７＿２ｂ、および電極５１７＿２ｃが設けられている。電極５１７＿２ａは、電極５１６＿２ａを介して電極５１０＿２ａと電気的に接続する。電極５１７＿２ｂは、電極５１６＿２ｂを介して電極５１０＿２ｂと電気的に接続する。電極５１７＿２ｃは、電極５１６＿２ｃを介して電極５１２＿２と電気的に接続する。
【０３８７】
トランジスタ１００と同様に、トランジスタ２００においても電極５０５＿２または電極５１２＿２の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。よって、絶縁層５０６、絶縁層５０７、絶縁層５０８、および絶縁層５１１＿２は、それぞれがゲート絶縁層として機能することができる。
【０３８８】
電極５０５＿２または電極５１２＿２の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ２００において、電極５０５＿２を「ゲート電極」と言う場合、電極５１２＿２を「バックゲート電極」と言う。電極５１２＿２を「ゲート電極」として用いる場合は、トランジスタ２００をトップゲート型のトランジスタの一種と考えることができる。
【０３８９】
トランジスタ１００では、半導体層５０９ｂにチャネルが形成される。また、トランジスタ２００では半導体層５０９ｃにチャネルが形成される。半導体層５０９ｂと半導体層５０９ｃは、物理的性質の異なる半導体材料を用いることが好ましい。半導体層５０９ｂと半導体層５０９ｃに物理的性質の異なる半導体材料を用いることで、トランジスタ１００とトランジスタ２００の電気特性を異ならせることができる。例えば、半導体層５０９ｂと半導体層５０９ｃのそれぞれに、エネルギーバンドギャップの異なる半導体を用いることで、トランジスタ１００とトランジスタ２００の電界効果移動度を作り分けることも可能である。
【０３９０】
また、例えば、半導体層５０９ｃに、半導体層５０９ｂよりも電子親和力が小さい半導体を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。具体的には、半導体層５０９ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層５０９ｂもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層５０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層５０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層５０９ｃ、および半導体層５０９ｂを用いればよい。このようなＩｎ−Ｍ−Ｚｎ酸化物を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。
【０３９１】
図３８においてトランジスタ２００は、第１のゲートとして機能する電極５１２＿２と、第２のゲートとして機能する電極５０５＿２を有するが、トランジスタ２００は電極５１２＿２と電極５０５＿２のいずれかのみを有してもよい。例えば、電極５０５＿２のみを有してもよい。第１のゲート側の絶縁膜と比べて、第２のゲート側のゲート絶縁膜の方が厚くなる場合には、第２のゲート側の絶縁膜の方が耐圧がより高い場合がある。実施の形態１に示す保持回路５０が有するトランジスタＦＥ１およびトランジスタＦＥ２として高いゲート電圧に対する耐圧が必要な場合には、電極５０５＿２のみに高い電圧を印加することにより、あるいは電極５１２＿２を設けずに電極５０５＿２のみを設けることにより、トランジスタの信頼性が向上する場合がある。
【０３９２】
＜半導体装置の構造例＞
次に、本発明の一態様の半導体装置の構造例について、以下に説明する。図３９は、半導体装置のセルアレイ４４が有するメモリセルとしてメモリセル２０９を用い、メモリセル２０９が有するトランジスタＭＷ１としてトランジスタ１００を用い、電圧保持部４３のトランジスタＦＥ１およびトランジスタＦＥ２としてトランジスタ２００を用いた場合の、半導体装置３００の断面構造の一部を示す断面図である。トランジスタＦＥ１、トランジスタＦＥ２およびトランジスタＭＷ１はｎチャネル型ＯＳトランジスタであることが好ましく、トランジスタＦＥ２のしきい値は、トランジスタＭＷ１のしきい値よりも大きいことが好ましい。また、トランジスタＦＥ１のしきい値は、トランジスタＭＷ１のしきい値よりも大きいことが好ましい。トランジスタＦＥ１およびトランジスタＦＥ２のしきい値を大きくすることにより、カットオフ電流を極めて小さくすることができ、電圧保持部４３の保持特性を高める（良好にする）ことができる。また、トランジスタＭＷ１は、そのバックゲートに、電圧保持部４３から供給される負電位を供給することにより、カットオフ電流を極めて小さくすることができる。
【０３９３】
図３９において、半導体装置３００は、基板５０１上に絶縁層５０２および絶縁層５０３を介してトランジスタＦＥ１、トランジスタＦＥ２およびトランジスタＭＷ１を有する。また、トランジスタＦＥ１、トランジスタＦＥ２およびトランジスタＭＷ１上に絶縁層５１５および絶縁層４３９を有し、絶縁層４３９上に電極４４１および電極４２７等の電極を有する。また、電極４４１および電極４２７等の電極を覆う絶縁層４４２を有する。また、絶縁層４４２上に、電極４４１を覆う電極４４３等の電極を有する。
【０３９４】
電極４４１、絶縁層４４２、および電極４４３が重なる領域が、容量素子ＣＡ１として機能する。電極４４１を覆って電極４４３を設けることで、電極４４１の上面だけでなく側面も容量素子として機能することができる。同様に、絶縁層４４２を挟んで電極を配置することで容量素子ＣＡ２および容量素子ＣＳ１を設ける。
【０３９５】
また、電極４４３および絶縁層４４２上に絶縁層４３７を有し、絶縁層４３７上に電極４２９を有し、電極４２９上に絶縁層４３８を有する。電極４２９は、絶縁層４３７の一部に設けられた電極４２８を介して電極４２７と電気的に接続されている。
【０３９６】
本実施の形態に示す半導体装置３００が有するトランジスタ１００、トランジスタ２００は、前述の実施の形態に示すトランジスタに適用することができる。
【０３９７】
例えば、図３９に示すトランジスタＭＷ１および容量素子ＣＳ１の構造は、メモリセル２２７が有するトランジスタＭＷ２および容量素子ＣＳ２、メモリセル２４１が有するトランジスタＭＷ３および容量素子ＣＳ３、メモリセル２４２が有するトランジスタＭＷ５および容量素子ＣＳ５、またはメモリセル２４３が有するトランジスタＭＷ６および容量素子ＣＳ６、に適用することができる。
【０３９８】
図３９において、容量素子ＣＡ１が有する電極４４１は、電極を介して、トランジスタＦＥ１のソースおよびドレインの一方、およびトランジスタＦＥ１のゲートと接続される。また、容量素子ＣＡ２の一方の電極は、電極を介して、トランジスタＦＥ２のソースおよびドレインの一方、トランジスタＦＥ２のゲート、およびトランジスタＭＷ１のバックゲートと接続される。
【０３９９】
ここで、トランジスタＦＥ２のバックゲートは、図４０に示すようにチャネル幅方向に延伸してフロントゲートと電気的に接続してもよい。図４０には半導体装置３００において、図３８のＷ３−Ｗ４方向に相当するトランジスタＦＥ２の断面を示す。
【０４００】
図４１は、半導体装置３００の断面構造の一例を示す。図４１において、トランジスタ５８１等のＳｉトランジスタ上に絶縁層が設けられ、該絶縁層上に、トランジスタＦＥ１、トランジスタＦＥ２、トランジスタＭＷ１等のＯＳトランジスタが設けられる。
【０４０１】
トランジスタ５８１は例えば、セルアレイ４４が有するトランジスタＭＲ２等のトランジスタ、コンパレータ２０が有するトランジスタＭＰ１等のトランジスタ、論理回路５２等の半導体装置３００が有する回路のＳｉトランジスタ、などに適用できる。
【０４０２】
また、トランジスタ１００は、実施の形態４に示すコンパレータが有するＯＳトランジスタ、例えばトランジスタＭ１、トランジスタＭ２、トランジスタＭ３、トランジスタＭ４、トランジスタＭ５、トランジスタＭ１４、トランジスタＭ１５、等に適用することができる。
【０４０３】
半導体装置３００は、基板５０１としてｎ型半導体を用いる。トランジスタ５８１は、チャネル形成領域５８３、高濃度ｐ型不純物領域５８５、絶縁層５８６、電極５８７、側壁５８８を有する。また、絶縁層５８６を介して側壁５８８と重なる領域に低濃度ｐ型不純物領域５８４を有する。絶縁層５８６はゲート絶縁層として機能できる。電極５８７はゲート電極として機能できる。トランジスタ５８１は、チャネル形成領域５８３が基板５０１の一部に形成される。
【０４０４】
低濃度ｐ型不純物領域５８４は、電極５８７形成後、側壁５８８形成前に、電極５８７をマスクとして用いて不純物元素を導入することにより形成することができる。低濃度ｐ型不純物領域５８４は、状況に応じて設けなくてもよい。
【０４０５】
トランジスタ５８１は、素子分離層によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
【０４０６】
トランジスタ５８１はｐチャネル型のトランジスタとして機能できる。また、トランジスタ５８１上に絶縁層５９３が形成され、絶縁層５９３上に絶縁層５９４が形成されている。なお、絶縁層５９３および絶縁層５９４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を防ぐ機能を有する絶縁材料を用いて形成することが好ましい。なお、絶縁層５９３と絶縁層５９４のどちらか一方を省略してもよいし、絶縁層をさらに積層してもよい。
【０４０７】
ここではｐチャネル型のトランジスタの例を示すが、基板５０１上にはｎチャネル型のトランジスタも設けられる。
【０４０８】
また、半導体装置３００は、絶縁層５９４上に平坦な表面を有する絶縁層５９５を有する。
【０４０９】
また、絶縁層５９５の上に、電極５２２等が形成されている。また、電極５２２等はコンタクトプラグ５２１等を介して高濃度ｐ型不純物領域５８５の一方と電気的に接続されている。絶縁層５９５上に絶縁層５３１、絶縁層５３２、絶縁層５３３、絶縁層５３４、絶縁層５３５、および絶縁層５３６、を有する。また、半導体装置３００は、絶縁層５９５上に電極５２２、および電極５２４を有する。電極５２２は、絶縁層５３１および絶縁層５３２に埋め込むように設けられている。また、電極５２２は、絶縁層５９３、絶縁層５９４、および絶縁層５９５に設けられたコンタクトプラグ５２１を介してトランジスタ５８１と電気的に接続されている。電極５２４は、絶縁層５３５に埋め込むように設けられている。また、電極５２４は、絶縁層５３３および絶縁層５３４に設けられた電極５２３を介して電極５２２と電気的に接続されている。
【０４１０】
また図４１に示す例では、トランジスタ５８１のゲート電極として機能する電極５８７は、プラグおよび電極を介して容量素子ＣＳ１の一方の電極に接続されている。
【０４１１】
＜変形例＞
図４２には、図３９とは異なる構造のトランジスタ１００およびトランジスタ２００を用いた場合の半導体装置３００の断面構造の例を示す。図４２に示すトランジスタ１００およびトランジスタ２００の詳細については図４３に示す。
【０４１２】
図４３に示すトランジスタ２００は、第１のゲートとして機能する電極５１２＿２と、第２のゲートとして機能する電極５０５＿２を有する。電極５０５＿２と同じ層に形成される電極５０５＿３ａおよび電極５０５＿３ｂは、トランジスタ２００のソースおよびドレインとして機能する。半導体層５０９＿２ｃは、下面において電極５０５＿３ａおよび電極５０５＿３ｂと接する。
【０４１３】
電極５１２＿１および電極５１２＿２は絶縁層５１３＿１および絶縁層５１３＿２で覆われ、絶縁層５１３＿１、絶縁層５１３＿２、層５２９＿１ａおよび層５２９＿１ｂは、絶縁層５１９で覆われる。絶縁層５１９については例えば、絶縁層５１５を参照することができる。
【０４１４】
ここで絶縁層５０３、絶縁層５１９および絶縁層５１５は、２層以上の異なる材料の積層膜としてもよい。あるいは、異なる成膜方法で形成されてもよい。例えば、スパッタリング法を用いた酸化アルミニウムと、ＡＬＤ法を用いた酸化アルミニウムとの積層としてもよい。
【０４１５】
図４２において、トランジスタＦＥ２のソースおよびドレインの一方として機能する電極は、トランジスタＦＥ２のゲート、および容量素子ＣＡ２の一方の電極と、コンタクトプラグを介して接続される。また、トランジスタＦＥ２のソースおよびドレインの一方として機能する電極は、トランジスタＭＷ１の第２のゲートとして機能する。
【０４１６】
＜構成材料について＞
以下に、本発明の一態様の半導体装置の構成材料について説明する。
【０４１７】
（半導体層）
半導体層５０９として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０４１８】
半導体層５０９ａ、半導体層５０９ｂ、および半導体層５０９ｃに、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。以下、半導体層５０９ａに関する記載は半導体層５０９＿１ａ、半導体層５０９＿２ａ１および半導体層５０９＿２ａ２に、半導体層５０９ｂに関する記載は半導体層５０９＿１ｂ、半導体層５０９＿２ｂ１および半導体層５０９＿２ｂ２に、半導体層５０９ｃに関する記載は半導体層５０９＿１ｃおよび半導体層５０９＿２ｃに、それぞれ適用することができる。
【０４１９】
また、酸化物半導体のエネルギーバンドギャップは２ｅＶ以上あるため、半導体層５０９に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、半導体層５０９に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０４２０】
本実施の形態では、半導体層５０９として酸化物半導体を用いる場合について説明する。
【０４２１】
（酸化物半導体）
本発明に係る酸化物半導体について説明する。酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０４２２】
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０４２３】
＜構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０４２４】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０４２５】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０４２６】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０４２７】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４２８】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０４２９】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０４３０】
＜原子数比＞
次に、図４４（Ａ）、図４４（Ｂ）、および図４４（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図４４（Ａ）、図４４（Ｂ）、および図４４（Ｃ）には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０４３１】
図４４（Ａ）、図４４（Ｂ）、および図４４（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０４３２】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０４３３】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図４４（Ａ）、図４４（Ｂ）、および図４４（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０４３４】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０４３５】
図４４（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０４３６】
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるためである。従って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
【０４３７】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図４４（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０４３８】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図４４（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０４３９】
特に、図４４（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物半導体が得られる。
【０４４０】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０４４１】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０４４２】
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０４４３】
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０４４４】
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０４４５】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くするには、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０４４６】
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０４４７】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０４４８】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０４４９】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０４５０】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０４５１】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０４５２】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０４５３】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０４５４】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０４５５】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０４５６】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０４５７】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０４５８】
ＯＳトランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０４５９】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０４６０】
トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。
【０４６１】
酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）は、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下である。
【０４６２】
また、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下である。
【０４６３】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０４６４】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０４６５】
半導体層５０９ｂは、例えば、エネルギーバンドギャップが大きい酸化物半導体を用いる。半導体層５０９ｂのエネルギーバンドギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０４６６】
半導体層５０９をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：４．１、１：３：２、１：３：４などとすればよい。
【０４６７】
半導体層５０９をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０４６８】
半導体層５０９ａおよび半導体層５０９ｃは、半導体層５０９ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層５０９ａおよび半導体層５０９ｂとの界面、ならびに半導体層５０９ｃおよび半導体層５０９ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧（以下、「Ｖｔｈ」ともいう。）のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
【０４６９】
また、半導体層５０９ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層５０９ａおよび半導体層５０９ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層５０９ａおよび半導体層５０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層５０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、好ましくはｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層５０９ａ、半導体層５０９ｃ、および半導体層５０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる半導体層５０９ａ、半導体層５０９ｃ、および半導体層５０９ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる半導体層５０９ａ、半導体層５０９ｃ、および半導体層５０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる半導体層５０９ａ、半導体層５０９ｃおよび半導体層５０９ｂを選択する。このとき、半導体層５０９ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の５倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の５倍未満であると好ましい。半導体層５０９ａおよび半導体層５０９ｃを上記構成とすることにより、半導体層５０９ａおよび半導体層５０９ｃを、半導体層５０９ｂよりも酸素欠損が生じにくい層とすることができる。
【０４７０】
なお、半導体層５０９ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体層５０９ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層５０９ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層５０９ｃは、半導体層５０９ａと同種の酸化物を用いても構わない。
【０４７１】
例えば、ＩｎまたはＧａを含む半導体層５０９ａ、およびＩｎまたはＧａを含む半導体層５０９ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、半導体層５０９ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層５０９ａ、半導体層５０９ｂ、および半導体層５０９ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０４７２】
半導体層５０９ｂは、半導体層５０９ａおよび半導体層５０９ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層５０９ｂとして、半導体層５０９ａおよび半導体層５０９ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０４７３】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層５０９ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０４７４】
半導体層５０９ａまたは／および半導体層５０９ｃが、酸化ガリウムであっても構わない。酸化ガリウムを用いることによりトランジスタのオフ電流を小さくできる場合がある。
【０４７５】
このとき、ゲート電圧を印加すると、トランジスタ１００においては、半導体層５０９ａ、半導体層５０９ｂ、半導体層５０９ｃのうち、電子親和力の大きい半導体層５０９ｂにチャネルが形成される。
【０４７６】
また、層５２９（層５２９＿１ａ、層５２９＿１ｂ、層５２９＿２ａおよび層５２９＿２ｂ）を半導体層５０９と同様の材料および方法で形成してもよい。層５２９に酸化物半導体層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい酸化物半導体層を用いることが好ましい。
【０４７７】
半導体層５０９＿１ａ、半導体層５０９＿１ｂ、および半導体層５０９＿１ｃの積層により構成される半導体層５０９の機能およびその効果について、図４５に示すエネルギーバンド構造図を用いて説明する。図４５（Ａ）は、図３７（Ｂ）および（Ｃ）にＡ１−Ａ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図４５（Ａ）は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
【０４７８】
図４５（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層５０８、半導体層５０９＿１ａ、半導体層５０９＿１ｂ、半導体層５０９＿１ｃ、絶縁層５１１＿１の伝導帯下端のエネルギーを示している。
【０４７９】
絶縁層５０８と絶縁層５１１＿１は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
【０４８０】
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０４８１】
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０４８２】
なお、トランジスタ１００はｓ−ｃｈａｎｎｅｌ構造であるため、半導体層５０９＿１ｂの全体にチャネルが形成される。したがって、半導体層５０９＿１ｂが厚いほどチャネル形成領域は大きくなる。即ち、半導体層５０９＿１ｂが厚いほど、トランジスタ１００のオン電流を高くすることができる。半導体層５０９＿１ｂの厚さは、５ｎｍ以上、好ましくは１０ｎｍ以上、さらに好ましくは２０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。
【０４８３】
また、トランジスタ１００のオン電流を高くするためには、半導体層５０９＿１ｃの厚さは薄いほど好ましい。半導体層５０９＿１ｃの厚さは、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下とすればよい。一方、半導体層５０９＿１ｃは、チャネルの形成される半導体層５０９＿１ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５０９＿１ｃは、ある程度の厚さを有することが好ましい。半導体層５０９＿１ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とすればよい。
【０４８４】
また、信頼性を高くするためには、半導体層５０９＿１ａは厚い方が好ましい。半導体層５０９＿１ａの厚さは、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすればよい。半導体層５０９＿１ａの厚さを、厚くすることで、隣接する絶縁体（絶縁層５０８）と半導体層５０９＿１ａとの界面からチャネルの形成される半導体層５０９＿１ｂまでの距離を離すことができる。ただし、トランジスタ１００またはトランジスタ１００を有する半導体装置の生産性が低下する場合があるため、半導体層５０９＿１ａの厚さは、例えば、５０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下とすればよい。
【０４８５】
図４５（Ｂ）は、図３７（Ｄ）にＢ１−Ｂ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図４５（Ｂ）は、半導体層５０９＿１ｂ側面のエネルギーバンド構造を示している。
【０４８６】
図４５（Ｂ）中、Ｅｃ３８７、Ｅｃ３８３ｃ、Ｅｃ３８３ｂは、それぞれ、絶縁層５１４、半導体層５０９＿１ｃ、半導体層５０９＿１ｂの伝導帯下端のエネルギーを示している。半導体層５０９＿１ｂの側面と絶縁層５１４との界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層５０９＿１ｃがあることにより、半導体層５０９＿１ｂの側面と当該トラップ準位とを遠ざけることができる。
【０４８７】
図４６は、図３８（Ｃ）にＣ１−Ｃ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図４６は、トランジスタ２００のチャネル形成領域のエネルギーバンド構造を示している。
【０４８８】
図４６中、Ｅｃ３８２、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層５０８、半導体層５０９＿２ｃ、絶縁層５１１＿２の伝導帯下端のエネルギーを示している。トランジスタ２００では半導体層５０９＿２ｃのチャネルが形成される領域が絶縁層５０８と絶縁層５１１＿２に直接接しているため、界面散乱やトラップ準位３９０の影響を受けやすい。よって、トランジスタ２００はトランジスタ１００よりもオン電流や電界効果移動度が小さくなる。また、トランジスタ２００はトランジスタ１００よりもＶｔｈが大きくなる。
【０４８９】
本実施の形態ではトランジスタ１００の半導体層を上述の３層構造としているが、本発明の一態様はこれに限定されない。例えば、半導体層を、半導体層５０９＿１ａまたは半導体層５０９＿１ｃの一方がない２層構造としても構わない。もしくは、半導体層５０９＿１ａ、半導体層５０９＿１ｂ、または半導体層５０９＿１ｃのいずれか一を用いた単層構造としても構わない。または、半導体層５０９＿１ａの上もしくは下、または半導体層５０９＿１ｃの上もしくは下に、前述した半導体層のいずれか一を有する４層構造としても構わない。または、半導体層５０９ａの上、半導体層５０９ａの下、半導体層５０９ｃの上、半導体層５０９ｃの下のいずれか二箇所以上に、半導体層５０９ａ、半導体層５０９ｂおよび半導体層５０９ｃとして例示した半導体層のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０４９０】
（基板）
基板５０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板５０１としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板５０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００および／またはトランジスタ２００のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
【０４９１】
また、基板５０１として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板５０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【０４９２】
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板５０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板５０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０４９３】
（絶縁層）
絶縁層５０２乃至絶縁層５０４、絶縁層５０６乃至絶縁層５０８、絶縁層５１１＿１および絶縁層５１１＿２（以下、絶縁層５１１と記載）、絶縁層５１３＿１、絶縁層５１３＿２、絶縁層５１４、および絶縁層５１５は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【０４９４】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０４９５】
特に、絶縁層５０２および／または絶縁層５０３、並びに絶縁層５１５は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
【０４９６】
絶縁層５０２および／または絶縁層５０３に不純物が透過しにくい絶縁性材料を用いることで、基板５０１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層５１５に不純物が透過しにくい絶縁性材料を用いることで、絶縁層５１５よりも上層からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
【０４９７】
なお、絶縁層５０２および／または絶縁層５０３、並びに絶縁層５１５として、これらの材料で形成される絶縁層を複数積層して用いてもよい。また、絶縁層５０２または絶縁層５０３のどちらか一方を省略してもよい。
【０４９８】
また、半導体層５０９として酸化物半導体を用いる場合は、半導体層５０９中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、ＳＩＭＳにおいて２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、絶縁層５０４、絶縁層５０６乃至絶縁層５０８、絶縁層５１１、および絶縁層５１４の水素濃度を低減することが好ましい。少なくとも、半導体層５０９と接する絶縁層５０８、絶縁層５１１、および絶縁層５１４の水素濃度を低減することが好ましい。
【０４９９】
また、半導体層５０９中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０５００】
また、絶縁層５０８、絶縁層５１１、および絶縁層５１４の少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、加熱により放出される酸素を「過剰酸素」ともいう。
【０５０１】
また、絶縁層５１４として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層５１４を形成してもよい。
【０５０２】
また、層５２９として上記の絶縁層を用いてもよい。層５２９に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
【０５０３】
（電極）
電極５０５＿１、電極５０５＿２、電極５１０＿１ａ、電極５１０＿１ｂ、電極５１０＿２ａ、電極５１０＿２ｂ、電極５１２＿１、電極５１２＿２、電極５１６＿１ａ、電極５１６＿１ｂ、電極５１６＿１ｃ、電極５１６＿２ａ、電極５１６＿２ｂ、電極５１６＿２ｃ、電極５１７＿１ａ、電極５１７＿１ｂ、電極５１７＿１ｃ、電極５１７＿２ａ、電極５１７＿２ｂおよび電極５１７＿２ｃ、を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０５０４】
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０５０５】
また、上記の材料で形成される導電層を複数積層して用いてもよい。
【０５０６】
なお、電極５１６としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いてもよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極５１６＿１ａ、電極５１６＿１ｂ、電極５１６＿１ｃ、電極５１６＿２ａ、電極５１６＿２ｂおよび電極５１６＿２ｃを「コンタクトプラグ」という場合がある。
【０５０７】
また、層５２９として上記の導電性材料を用いてもよい。層５２９に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
【０５０８】
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【０５０９】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
【０５１０】
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【符号の説明】
【０５１１】
２０    コンパレータ
２１    コンパレータ
２２    コンパレータ
２３    コンパレータ
２４    コンパレータ
２５    コンパレータ
２６    コンパレータ
２７    コンパレータ
３０    コンパレータ
３１    コンパレータ
３２    コンパレータ
３５    コンパレータ
３６    コンパレータ
４１    制御部
４２    電圧生成部
４３    電圧保持部
４４    セルアレイ
４５    保持回路
５０    保持回路
５１    コンパレータ
５２    論理回路
５６    論理回路
５７    クロック生成回路
５８    セレクタ
７０    インバータ
７１    インバータ
７２    インバータ
７３    インバータ
７４    インバータ
７５    インバータ
７６    インバータ
７７    インバータ
７８    インバータ
７９    インバータ
８０ａ    チャージポンプ
８０ｂ    チャージポンプ
９０    ブロック
１００    トランジスタ
１５０    負電位生成回路
１６０    チャージポンプ
１６１    チャージポンプ
１６２    チャージポンプ
１６３    チャージポンプ
１７０    クロックバッファ回路
１７１    クロックバッファ回路
１７２    ＬＳ
２００    トランジスタ
２０１    電位生成部
２０２    制御部
２０３    セルアレイ
２０４    センスアンプ回路
２０５    ドライバ
２０６    メインアンプ
２０７    入出力回路
２０８    周辺回路
２０９    メモリセル
２１０    記憶装置
２２０    記憶装置
２２１    電位生成部
２２２    制御部
２２３    セルアレイ
２２４    周辺回路
２２５    入力回路
２２６    出力回路
２２７    メモリセル
２３０    プレデコーダ
２３１    行デコーダ
２３２    列デコーダ
２３４    行ドライバ
２３５    列ドライバ
２４１    メモリセル
２４２    メモリセル
２４３    メモリセル
２５０    ＭＣＵ
２６０    ＰＭＵ
２６１    電位生成ユニット
２６２    バス
２６４    パワースイッチ
２６５    パワースイッチ
２６７    レベルシフタおよびバッファ回路
２７０    コア
２７１    フリップフロップ
２７２    バックアップ回路
２７３    スキャンフリップフロップ
２７５    セレクタ
２７６    フリップフロップ
２８０    メモリ
２８１    制御部
２８２    周辺回路
２８３    セルアレイ
３００    半導体装置
３８２    Ｅｃ
３８３ａ    Ｅｃ
３８３ｂ    Ｅｃ
３８３ｃ    Ｅｃ
３８６    Ｅｃ
３８７    Ｅｃ
３９０    トラップ準位
４００    撮像装置
４０１    電位生成ユニット
４０２    制御部
４０３    画素アレイ
４０４    周辺回路
４０５    行ドライバ
４０６    列ドライバ
４１０    画素
４２７    電極
４２８    電極
４２９    電極
４３７    絶縁層
４３８    絶縁層
４３９    絶縁層
４４１    電極
４４２    絶縁層
４４３    電極
５０１    基板
５０２    絶縁層
５０３    絶縁層
５０４    絶縁層
５０５    電極
５０５＿１    電極
５０５＿２    電極
５０５＿３ａ    電極
５０５＿３ｂ    電極
５０６    絶縁層
５０７    絶縁層
５０８    絶縁層
５０９    半導体層
５０９＿１ａ    半導体層
５０９＿１ｂ    半導体層
５０９＿１ｃ    半導体層
５０９＿２ａ１    半導体層
５０９＿２ａ２    半導体層
５０９＿２ｂ１    半導体層
５０９＿２ｂ２    半導体層
５０９＿２ｃ    半導体層
５０９ａ    半導体層
５０９ｂ    半導体層
５０９ｃ    半導体層
５１０    電極
５１０＿１ａ    電極
５１０＿１ｂ    電極
５１０＿２ａ    電極
５１０＿２ｂ    電極
５１１    絶縁層
５１１＿１    絶縁層
５１１＿２    絶縁層
５１２    電極
５１２＿１    電極
５１２＿２    電極
５１３    絶縁層
５１３＿１    絶縁層
５１３＿２    絶縁層
５１４    絶縁層
５１５    絶縁層
５１６    電極
５１６＿１ａ    電極
５１６＿１ｂ    電極
５１６＿１ｃ    電極
５１６＿２ａ    電極
５１６＿２ｂ    電極
５１６＿２ｃ    電極
５１７    電極
５１７＿１ａ    電極
５１７＿１ｂ    電極
５１７＿１ｃ    電極
５１７＿２ａ    電極
５１７＿２ｂ    電極
５１７＿２ｃ    電極
５１９    絶縁層
５２１    コンタクトプラグ
５２２    電極
５２３    電極
５２４    電極
５２９    層
５２９＿１ａ    層
５２９＿１ｂ    層
５２９＿２ａ    層
５２９＿２ｂ    層
５３１    絶縁層
５３２    絶縁層
５３３    絶縁層
５３４    絶縁層
５３５    絶縁層
５３６    絶縁層
５５２＿１    電極
５８１    トランジスタ
５８３    チャネル形成領域
５８４    低濃度ｐ型不純物領域
５８５    高濃度ｐ型不純物領域
５８６    絶縁層
５８７    電極
５８８    側壁
５９２    絶縁層
５９３    絶縁層
５９４    絶縁層
５９５    絶縁層
２０１０    情報端末
２０１１    筐体
２０１２    表示部
２０１３    操作ボタン
２０１４    外部接続ポート
２０１５    スピーカ
２０１６    マイクロフォン
２０２０    無線信号
２０２１    無線信号
２０３０    情報端末
２０３１    筐体
２０３２    表示部
２０３３    リュウズ
２０３４    ベルト
２０３５    検知部
２０４０    情報端末
２０４１    装着部
２０４２    筐体
２０４５    ケーブル
２０４６    バッテリ
２０４７    表示部
２０５１    筐体
２０５２    表示部
２０５３    キーボード
２０５４    ポインティングデバイス
２０７０    ビデオカメラ
２０７１    筐体
２０７２    表示部
２０７３    筐体
２０７４    操作キー
２０７５    レンズ
２０７６    接続部
２１１０    携帯型遊技機
２１１１    筐体
２１１２    表示部
２１１３    スピーカ
２１１４    ＬＥＤランプ
２１１５    操作キーボタン
２１１６    接続端子
２１１７    カメラ
２１１８    マイクロフォン
２１１９    記録媒体読込部
２１５０    電気冷凍冷蔵庫
２１５１    筐体
２１５２    冷蔵室用扉
２１５３    冷凍室用扉
２１７０    自動車
２１７１    車体
２１７２    車輪
２１７３    ダッシュボード
２１７４    ライト
７０００    電子部品
７００１    リード
７００２    プリント基板
７００４    回路基板
７１００    半導体ウエハ
７１０２    回路領域
７１０４    分離領域
７１０６    分離線
７１１０    チップ
【図１】
2017201569.tif 000004
【図２】
2017201569.tif 000005
【図３】
2017201569.tif 000006
【図４】
2017201569.tif 000007
【図５】
2017201569.tif 000008
【図６】
2017201569.tif 000009
【図７】
2017201569.tif 000010
【図８】
2017201569.tif 000011
【図９】
2017201569.tif 000012
【図１０】
2017201569.tif 000013
【図１１】
2017201569.tif 000014
【図１２】
2017201569.tif 000015
【図１３】
2017201569.tif 000016
【図１４】
2017201569.tif 000017
【図１５】
2017201569.tif 000018
【図１６】
2017201569.tif 000019
【図１７】
2017201569.tif 000020
【図１８】
2017201569.tif 000021
【図１９】
2017201569.tif 000022
【図２０】
2017201569.tif 000023
【図２１】
2017201569.tif 000024
【図２２】
2017201569.tif 000025
【図２３】
2017201569.tif 000026
【図２４】
2017201569.tif 000027
【図２５】
2017201569.tif 000028
【図２６】
2017201569.tif 000029
【図２７】
2017201569.tif 000030
【図２８】
2017201569.tif 000031
【図２９】
2017201569.tif 000032
【図３０】
2017201569.tif 000033
【図３１】
2017201569.tif 000034
【図３２】
2017201569.tif 000035
【図３３】
2017201569.tif 000036
【図３４】
2017201569.tif 000037
【図３５】
2017201569.tif 000038
【図３６】
2017201569.tif 000039
【図３７】
2017201569.tif 000040
【図３８】
2017201569.tif 000041
【図３９】
2017201569.tif 000042
【図４０】
2017201569.tif 000043
【図４１】
2017201569.tif 000044
【図４２】
2017201569.tif 000045
【図４３】
2017201569.tif 000046
【図４４】
2017201569.tif 000047
【図４５】
2017201569.tif 000048
【図４６】
2017201569.tif 000049