(57)【要約】【課題】各画素への信号書き込みの期間を確保しながら、駆動ＩＣの出力端子の数を減らすことのできる表示装置の駆動方法を提供する。【解決手段】１水平走査期間の一部の期間である第１信号書き込み期間において第１信号線に第１映像信号を入力する。第１信号書き込み期間よりも長い期間である第１信号収束期間に亘って第１信号線から第１画素回路に第１映像信号を入力する。前記１水平走査期間の他の一部の期間である第２信号書き込み期間において前記第２信号線に第２映像信号を入力する。第２信号書き込み期間よりも長い期間である第２信号収束期間に亘って第２信号線から第２画素回路に第２映像信号を入力する。第１信号収束期間と第２信号収束期間の終了後に第１画素回路の発光素子と第２画素回路の発光素子とに電流を供給する。【選択図】図５
2017187608.tif 000002
【特許請求の範囲】
【請求項１】
第１画素と第２画素とを含んでいる複数の画素と、
前記第１画素に設けられ、発光素子と、前記発光素子に接続されている第１駆動トランジスタとを含んでいる第１画素回路と、
前記第２画素に設けられ、発光素子と、前記発光素子に接続されている第２駆動トランジスタとを含んでいる第２画素回路と、
前記第１画素回路に接続されている第１信号線と前記第２画素回路に接続されている第２信号線とを含んでいる複数の信号線と、を有している表示装置を駆動する方法であって、
１水平走査期間の一部の期間である第１信号書き込み期間において前記第１信号線に第１映像信号を入力して、前記第１信号線に前記第１映像信号を蓄積し、
前記第１信号書き込み期間の少なくとも一部を含む、前記第１信号書き込み期間よりも長い期間である第１信号収束期間に亘って、前記第１信号線から前記第１画素回路に前記第１映像信号を入力し、
前記１水平走査期間の他の一部の期間である第２信号書き込み期間において前記第２信号線に第２映像信号を入力して、前記第２信号線に前記第２映像信号を蓄積し、
前記第２信号書き込み期間の少なくとも一部を含む、前記第２信号書き込み期間よりも長い期間である第２信号収束期間に亘って、前記第２信号線から前記第２画素回路に前記第２映像信号を入力し、
前記第１信号収束期間と前記第２信号収束期間の終了後に前記第１駆動トランジスタと前記第２駆動トランジスタとをオン状態とし、前記第１画素回路の発光素子と前記第２画素回路の発光素子とに電流を供給する
ことを特徴とする駆動方法。
【請求項２】
前記１水平走査期間には、前記第１信号書き込み期間と前記第２信号書き込み期間とを含む、互いに重ならないｎ個の信号書き込み期間が規定されており、
前記第１信号収束期間と前記第２信号収束期間のそれぞれは、前記信号書き込み期間のｎ倍の期間と同じ、又は前記信号書き込み期間のｎ倍の期間より短い
ことを特徴とする請求項１に記載の駆動方法。
【請求項３】
前記表示装置は前記第１信号線と前記第２信号線とに接続可能な出力端子を有する駆動ＩＣを有し、
前記第１信号書き込み期間において前記出力端子と前記第１信号線とを接続し、
前記第２信号書き込み期間において前記出力端子と前記第２信号線とを接続する
ことを特徴とする請求項１に記載の駆動方法。
【請求項４】
前記第１信号収束期間の開始は前記第１信号書き込み期間の開始と同期しており、
前記第２信号収束期間の開始は前記第２信号書き込み期間の開始と同期している
ことを特徴とする請求項１に記載の駆動方法。
【請求項５】
前記第１信号収束期間はその一部に、前記第２信号収束期間と重複する期間を有している
ことを特徴とする請求項１に記載の駆動方法。
【請求項６】
前記第１画素回路の前記駆動トランジスタのゲートに接続される信号蓄積容量の電圧を、前記第１映像信号に応じた電圧から前記第１画素回路の前記駆動トランジスタのしきい電圧だけオフセットした電圧に、前記第１信号収束期間において収束させ、
前記第２画素回路の前記駆動トランジスタのゲートに接続される信号蓄積容量の電圧を、前記第２映像信号に応じた電圧から前記第２画素回路の前記駆動トランジスタのしきい電圧だけオフセットした電圧に、前記第２信号収束期間において収束させる
ことを特徴とする請求項１に記載の駆動方法。
【請求項７】
前記複数の画素は、第３画素をさらに有し、
前記第３画素は、発光素子と、前記発光素子に接続されている第３駆動トランジスタとを含んでいる第３画素回路とを有し、
前記表示装置を駆動する方法において、
前記１水平走査期間のさらに他の一部の期間である第３信号書き込み期間において前記第３信号線に第３映像信号を入力して、前記第３信号線に前記第３映像信号を蓄積し、
前記第３信号書き込み期間の少なくとも一部を含む、前記第３信号書き込み期間よりも長い期間である第３信号収束期間に亘って、前記第３信号線から前記第３画素回路に前記第３映像信号を入力する
ことを特徴とする請求項１に記載の駆動方法。
【請求項８】
第１画素と第２画素とを含んでいる複数の画素と、
前記第１画素に設けられ、発光素子と、前記発光素子に接続されている第１駆動トランジスタと、前記第１駆動トランジスタのしきい電圧を補償するための第１回路とを含んでいる第１画素回路と、
前記第２画素に設けられ、発光素子と、前記発光素子に接続されている第２駆動トランジスタと、前記第２駆動トランジスタのしきい電圧を補償するための第２回路とを含んでいる第２画素回路と、
前記第１画素回路に接続される第１信号線と前記第２画素回路に接続される第２信号線とを含んでいる複数の信号線と、
前記複数の画素に映像信号を供給する駆動回路と、
前記複数の信号線と前記駆動回路とを接続する回路であって、１水平走査期間の一部の期間である第１信号書き込み期間では前記第１信号線と前記駆動回路とを接続して前記駆動回路から前記第１信号線への第１映像信号の入力を許容し、前記１水平走査期間の他の一部の期間である第２信号書き込み期間では前記第２信号線と前記駆動回路とを接続して前記駆動回路から前記第２信号線への第２映像信号の入力を許容する信号線選択回路と、を有し、
前記第１回路は、前記第１信号線に接続され、オン状態において前記第１信号線から前記第１画素回路への前記第１映像信号の入力を許容するスイッチング素子であって、前記第１信号書き込み期間の少なくとも一部を含み、前記第１信号書き込み期間よりも長い期間である第１信号収束期間に亘って前記オン状態に設定される第１−１スイッチング素子を有し、
前記第２回路は、前記第２信号線に接続されており、オン状態において前記第２信号線から前記第２画素回路への前記第２映像信号の入力を許容するスイッチング素子であって、前記第２信号書き込み期間の少なくとも一部を含み、前記第２信号書き込み期間よりも長い期間である第２信号収束期間に亘って前記オン状態に設定される第２−１スイッチング素子を有する、
ことを特徴とする表示装置。
【請求項９】
前記第１−１スイッチング素子に接続される第１走査線と、
前記第２−１スイッチング素子に接続される第２走査線と、
前記第１−１スイッチング素子を前記オン状態にする電圧を前記第１信号収束期間に亘って前記第１走査線に入力し、前記第２−１スイッチング素子を前記オン状態にする電圧を前記第２信号収束期間に亘って前記第２走査線に入力する走査回路と、をさらに備えている
ことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記第１回路は前記第１駆動トランジスタのドレインとゲートとの間に設けられ、前記第１信号収束期間に亘ってオン状態に設定されて前記第１駆動トランジスタのドレインとゲートとを接続する第１−２スイッチング素子を有し、
前記第２回路は前記第２駆動トランジスタのドレインとゲートとの間に設けられ、前記第２信号収束期間に亘ってオン状態に設定されて前記第２駆動トランジスタのドレインとゲートとを接続する第２−２スイッチング素子とをさらに有している
ことを特徴とする請求項８に記載の表示装置。
【請求項１１】
前記第１−１スイッチング素子と前記第１−２スイッチング素子とに接続される第１走査線と、前記第２−１スイッチング素子と前記第２−２スイッチング素子とに接続される第２走査線とをさらに備えている
ことを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記第１画素回路と前記第２画素回路の双方は、前記第１駆動トランジスタと前記第２駆動トランジスタとをオン状態にするための共通の発光走査線に接続している
ことを特徴とする請求項８に記載の表示装置。
【請求項１３】
前記第１画素と前記第２画素は同じ画素行に位置している
ことを特徴とする請求項８に記載の表示装置。
【請求項１４】
前記第２画素は前記第１画素と同じ色で発光する画素である
ことを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の駆動方法、及び表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置は各画素に、発光素子に供給する電流を制御する駆動トランジスタを有している。有機ＥＬ表示装置では駆動トランジスタのしきい電圧Ｖｔｈが画素間で異なっていると、発光素子に供給される電流にばらつきが生じ、それが表示画像の輝度むらに繋がる。そこで、多くの有機ＥＬ表示装置では、駆動トランジスタのしきい電圧Ｖｔｈのばらつきを補償する対策がとられている。例えば、特許文献１では、駆動トランジスタのゲートとドレインとの間にスイッチングトランジスタが配置されている。駆動トランジスタがスイッチングトランジスタを介してダイオード接続している状態で、映像信号電圧Ｖｓｉｇが駆動トランジスタのソースに加えられる（信号書き込み）。その結果、映像信号電圧Ｖｓｉｇからしきい電圧Ｖｔｈだけオフセットした電圧「Ｖｓｉｇ−Ｖｔｈ」が、駆動トランジスタのゲートに接続した容量に蓄えられる。こうすることにより、発光素子の発光時に発光素子に供給される電流がしきい電圧Ｖｔｈに依存しなくなる。
【０００３】
信号書き込みの期間、駆動トランジスタのゲートの電圧が「Ｖｓｉｇ−Ｖｔｈ」に近づくに従って、駆動トランジスタが徐々にオフ状態になる。このため、駆動トランジスタのゲートの電圧が「Ｖｓｉｇ−Ｖｔｈ」に収束するのには比較的長い時間を要する。そのため、従来の有機ＥＬ表示装置では、信号書き込みは１水平走査期間に亘って行われている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−０３１６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、有機ＥＬ表示装置は信号線に映像信号電圧Ｖｓｉｇを加える駆動ＩＣを有している。駆動ＩＣの出力端子は信号線に一対一で接続されている。すなわち、駆動ＩＣは信号線の数と同じ数の出力端子を有している。そのため出力端子の数が多く、このことが駆動ＩＣのコスト増を招いている。
【０００６】
この点、１つの出力端子が複数の信号線に選択的に接続される構造においては、出力端子の数を減らすことができる。例えば、１水平走査期間の前半で駆動ＩＣから第１の信号線に映像信号電圧を加え、１水平走査期間の後半で駆動ＩＣから第２の信号線に映像信号電圧を加える方法によれば、駆動ＩＣの出力端子の数を半分に減らすことができる。ところが、この方法では１つの駆動トランジスタへの信号書き込みの時間が１水平走査期間の半分になってしまう。その結果、駆動トランジスタのゲートの電圧が「Ｖｓｉｇ−Ｖｔｈ」に十分に収束する前に信号書き込みの期間が終了してしまう可能性が生じる。
【０００７】
本発明の目的は、各画素への信号書き込みの期間を確保しながら、駆動ＩＣの出力端子の数を減らすことのできる表示装置の駆動方法、及び表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る駆動方法は、
第１画素と第２画素とを含んでいる複数の画素と、
前記第１画素に設けられ、発光素子と、前記発光素子に接続されている第１駆動トランジスタとを含んでいる第１画素回路と、
前記第２画素に設けられ、発光素子と、前記発光素子に接続されている第２駆動トランジスタとを含んでいる第２画素回路と、
前記第１画素回路に接続されている第１信号線と前記第２画素回路に接続されている第２信号線とを含んでいる複数の信号線とを有している表示装置を駆動する方法である。
前記駆動方法では、
１水平走査期間の一部の期間である第１信号書き込み期間において前記第１信号線に第１映像信号を入力して、前記第１信号線に前記第１映像信号を蓄積し、
前記第１信号書き込み期間の少なくとも一部を含む、前記第１信号書き込み期間よりも長い期間である第１信号収束期間に亘って、前記第１信号線から前記第１画素回路に前記第１映像信号を入力し、
前記１水平走査期間の他の一部の期間である第２信号書き込み期間において前記第２信号線に第２映像信号を入力して、前記第２信号線に前記第２映像信号を蓄積し、
前記第２信号書き込み期間の少なくとも一部を含む、前記第２信号書き込み期間よりも長い期間である第２信号収束期間に亘って、前記第２信号線から前記第２画素回路に前記第２映像信号を入力し、
前記第１信号収束期間と前記第２信号収束期間の終了後に前記第１駆動トランジスタと前記第２駆動トランジスタとをオン状態とし、前記第１画素回路の発光素子と前記第２画素回路の発光素子とに電流を供給する。
この駆動方法によれば、各画素への信号書き込みの期間（本発明において信号収束期間）を確保しながら、駆動ＩＣの出力端子の数を減らすことができる。
【０００９】
本発明に係る表示装置は、
第１画素と第２画素とを含んでいる複数の画素と、
前記第１画素に設けられ、発光素子と、前記発光素子に接続されている第１駆動トランジスタと、前記第１駆動トランジスタのしきい電圧を補償するための第１回路とを含んでいる第１画素回路と、
前記第２画素に設けられ、発光素子と、前記発光素子に接続されている第２駆動トランジスタと、前記第２駆動トランジスタのしきい電圧を補償するための第２回路とを含んでいる第２画素回路と、
前記第１画素回路に接続される第１信号線と前記第２画素回路に接続される第２信号線とを含んでいる複数の信号線と、
前記複数の画素に映像信号を供給する駆動回路と、
前記複数の信号線と前記駆動回路とを接続するための回路であって、１水平走査期間の一部の期間である第１信号書き込み期間では前記第１信号線と前記駆動回路とを接続して前記駆動回路から前記第１信号線への第１映像信号の入力を許容し、前記１水平走査期間の他の一部の期間である第２信号書き込み期間では前記第２信号線と前記駆動回路とを接続して前記駆動回路から前記第２信号線への第２映像信号の入力を許容する信号線選択回路と、を有し、
前記第１回路は、前記第１信号線に接続され、オン状態において前記第１信号線から前記第１画素回路への前記第１映像信号の入力を許容するスイッチング素子であって、前記第１信号書き込み期間の少なくとも一部を含み、前記第１信号書き込み期間よりも長い期間である第１信号収束期間に亘って前記オン状態に設定される第１−１スイッチング素子を有し、
前記第２回路は、前記第２信号線に接続されており、オン状態において前記第２信号線から前記第２画素回路への前記第２映像信号の入力を許容するスイッチング素子であって、前記第２信号書き込み期間の少なくとも一部を含み、前記第２信号書き込み期間よりも長い期間である第２信号収束期間に亘って前記オン状態に設定される第２−１スイッチング素子を有している。
この駆動装置によれば、各画素への信号書き込みの期間（本発明において信号収束期間）を確保しながら、駆動ＩＣの出力端子の数を減らすことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る有機ＥＬ表示装置を示す図である。図１（ａ）は側面図であり、図１（ｂ）は表示装置が有している基板の平面図である。
【図２】表示装置が備えている基板に形成されている回路を説明するための図である。
【図３】各画素に設けられている画素回路の回路図である。
【図４Ａ】初期化期間における画素回路の動作を説明するための図である。
【図４Ｂ】信号書き込み期間及び信号収束期間における画素回路の動作を説明するための図である。
【図４Ｃ】発光期間における画素回路の動作を説明するための図である。
【図５】画素回路の駆動方法を示すタイミングチャートである。
【図６Ａ】図５のｔ３〜ｔ４での信号・電流の流れを説明するための図である。
【図６Ｂ】図５のｔ４〜ｔ５での信号・電流の流れを説明するための図である。
【図６Ｃ】図５のｔ５〜ｔ６での信号・電流の流れを説明するための図である。
【図６Ｄ】図５のｔ６〜ｔ７での信号・電流の流れを説明するための図である。
【図７】画素回路の変形例を示す回路図である。
【図８】画素回路のさらに別の変形例を示す回路図である。
【図９Ａ】初期化期間における画素回路の動作を説明するための図である。
【図９Ｂ】信号書き込み期間及び信号収束期間における画素回路の動作を説明するための図である。
【図９Ｃ】発光期間における画素回路の動作を説明するための図である。
【図１０】図８で示す画素回路の駆動方法を示すタイミングチャートである。
【図１１】表示装置の変形例を示す図である。
【図１２】表示装置のさらに別の変形例を示す図である。この図ではペンタイル配列を有している表示装置の概略が示されている。
【図１３】表示装置のさらに別の変形例を示す図である。この図に示す例の信号線選択回路は、駆動ＩＣの１つの出力端子に３本の信号線を対応づけている。
【図１４】図１３に示す例の表示装置の駆動方法を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１１】
本発明の一実施形態に係る表示装置について説明する。本明細書での開示は本発明に係る実施形態の一例に過ぎず、発明の主旨を保った範囲での適宜の変更は本発明の範囲に含まれる。また、図面において示されている各部の幅、厚さ、形状等は一例であり、図面に表れている各部の幅や厚さ、形状等は本発明の範囲を限定するものではない。本明細書では、表示装置の一例として、有機ＥＬ材料で構成される発光素子を有している有機ＥＬ表示装置について説明する。
【００１２】
図１は本発明の実施形態に係る有機ＥＬ表示装置１を示す図である。図１（ａ）は側面図であり、図１（ｂ）は表示装置１が有している基板１０の平面図である。図２は基板１０に形成されている回路を説明するための図である。
【００１３】
図１（ａ）に示すように、表示装置１は基板１０を有している。基板１０には発光素子Ｄ（図３参照）が形成されている。表示装置１は基板１０に対向している対向基板９を有してもよい。表示装置１は対向基板９に替えて、発光素子Ｄを覆う封止膜を有してもよい。基板１０は表示領域Ａ（図１（ｂ）参照）を有している。表示領域Ａにはマトリクス状に配置されている複数の画素Ｐｘ（図２参照）が形成されている。
【００１４】
図２に示すように、表示領域Ａには、水平方向に伸びている複数の走査線Ｌｓが形成されている。表示装置１の例では、後において詳説するように、１つの画素行に２本の走査線Ｌｓが設けられている。図２においては、２本の走査線にそれぞれ符号Ｌｓ１、Ｌｓ２が附されている。さらに、図２においては画素行の順番を表す（ｋ−１）や（ｋ）などの添字が符号Ｌｓ１、Ｌｓ２に加えられている。以下では、画素行を特定しない走査線についての説明では、走査線に符号Ｌｓ或いは符号Ｌｓ１、Ｌｓ２を付して説明する。基板１０上には走査回路１２が形成されている。走査回路１２は表示領域Ａの外側に位置し、各走査線Ｌｓに接続されている。走査回路１２は後述するスイッチングトランジスタをオン状態に設定する電圧を全走査線Ｌｓに順番に入力する。表示装置１の例では、走査回路１２は表示領域Ａの右側と左側の双方に形成されている。走査回路１２の右側又は左側の一方にだけ走査回路１２は形成されてもよい。
【００１５】
表示領域Ａには、垂直方向に伸びている複数の信号線Ｌｄが形成されている。図２においては信号線の符号Ｌｄに画素列の順番を表す（ｍ）や（ｍ＋１）などの添字が加えられている。以下では、複数の信号線を区別しない説明では、信号線に符号Ｌｄだけを付して説明する。表示装置１は各信号線Ｌｄに各画素Ｐｘの階調値に応じた電圧（以下において映像信号電圧）を入力する駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１１を有している。表示装置１の例では、駆動ＩＣ１１はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）１２に実装されている。ＦＰＣ１２は基板１０の縁部に接続されている。駆動ＩＣ１１は基板１０に直接的に実装されてもよい。なお、上述した走査回路１２は駆動ＩＣ１１とは異なり、後述するスイッチングトランジスタとともに基板１０に形成される。
【００１６】
［信号線選択回路］
駆動ＩＣ１１は複数の出力端子１１ａを有している。図２に示すように、表示装置１は信号線選択回路１４を有している。信号線選択回路１４は、回路において信号線Ｌｄと駆動ＩＣ１１との間に配置されている。すなわち、信号線Ｌｄは信号線選択回路１４を介して駆動ＩＣ１１に電気的に繋がっている。信号線選択回路１４は複数のスイッチ１４ａを有している。各スイッチ１４ａは１つの出力端子１１ａに複数の信号線Ｌｄを対応づけている。図２の例では、スイッチ１４ａは各出力端子１１ａを２本の信号線Ｌｄに対応づけている。スイッチ１４ａは、１水平走査期間において、各出力端子１１ａに接続される信号線Ｌｄを切り替える。信号線Ｌｄ（ｍ）、Ｌｄ（ｍ＋１）を例にすると、スイッチ１４ａは１水平走査期間の一部（例えば、前半）では信号線Ｌｄ（ｍ）と駆動ＩＣ１１の出力端子１１ａとを接続し、１水平走査期間の他の一部（例えば後半）では信号線Ｌｄ（ｍ＋１）と駆動ＩＣ１１の出力端子１１ａとを接続する。図示されていない信号線Ｌｄ（ｍ＋２）、Ｌｄ（ｍ＋３）もスイッチ１４ａを介して駆動ＩＣ１１の１つの出力端子１１ａに選択的に接続される。信号線Ｌｄ（ｍ＋２）、Ｌｄ（ｍ＋３）以降の信号線も同様である。信号線選択回路１４は選択している信号線Ｌｄに駆動ＩＣ１１から受けた映像信号電圧を入力する。こうすることによって、駆動ＩＣ１１の出力端子１１ａの数を信号線Ｌｄの数よりも減らすことができる。その結果、駆動ＩＣ１１の低廉化を図ることができる。なお、本明細書において１水平走査期間とは、１フレームの期間を画素行の総数で除算した期間である。言い換えれば、１水平走査期間は、任意の画素行の発光開始から次の画素行の発光開始までの期間である。
【００１７】
［画素回路］
図２に示すように、各画素Ｐｘには画素回路Ｐｃが設けられている。図３は画素回路Ｐｃの回路図である。この図では、図２の領域ＩＩＩにある画素回路Ｐｃ（ｋ番目の画素行において互いに隣り合う２つの画素回路Ｐｃ）が例として示されている。以下の説明では、図３で示される２つの画素回路のうち信号線Ｌｄ（ｍ）に接続されている画素回路Ｐｃを第１画素回路Ｐｃ１と称し、信号線Ｌｄ（ｍ＋１）に接続されている画素回路Ｐｃを第２画素回路Ｐｃ２と称する（図３ではｋ番目の画素行が例示されているので、画素回路の符号Ｐｃ１、Ｐｃ２に添字（ｋ）が加えられている）。また、信号線Ｌｄ（ｍ）を第１信号線と称し、信号線Ｌｄ（ｍ＋１）を第２信号線と称する。さらに、第１画素回路Ｐｃ１が設けられている画素Ｐｘを第１画素と称し、第２画素回路Ｐｃ２が設けられている画素Ｐｘを第２画素と称する。２つの画素回路Ｐｃ１、Ｐｃ２の双方に共通する説明では、第１画素回路Ｐｃ１と第２画素回路Ｐｃ２を単に画素回路Ｐｃと称する。
【００１８】
図３に示すように、各画素回路Ｐｃは発光素子Ｄを有している。発光素子Ｄは、発光素子Ｄに供給される電流に応じた輝度で発光する。表示装置１の例では、発光素子Ｄは有機ＥＬ材料で形成される発光層と、発光層を挟む陽極と陰極とを有している有機発光ダイオードである。また、各画素回路Ｐｃは駆動トランジスタＴｄを有している。駆動トランジスタＴｄは発光素子Ｄに接続され、発光素子Ｄに供給する電流を制御する。発光素子Ｄは、駆動トランジスタＴｄのソース・ドレインと、後述するスイッチングトランジスタＴｓ３、Ｔｓ４のソース・ドレインとを通して、電源電圧Ｖｄｄが加えられている電源線Ｌｖに接続されている。表示装置１の例では、発光素子Ｄは駆動トランジスタＴｄのドレインに接続している。駆動トランジスタＴｄのソースには、後述するスイッチングトランジスタＴｓ１を通して、信号線Ｌｄが接続されている。表示装置１の例では駆動トランジスタＴｄはＰ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであるが、駆動トランジスタＴｄはＮ型ＭＯＳトランジスタでもよい。トランジスタをＮ型ＭＯＳトランジスタとする場合は、ソース・ドレインの関係や電源電位の高低が一部図３の例とは異なる。
【００１９】
各画素回路Ｐｃは、信号線Ｌｄに接続され且つ信号線Ｌｄから画素回路Ｐｃへの映像信号電圧の入力を許容するスイッチングトランジスタＴｓ１を有している。表示装置１の例では、スイッチングトランジスタＴｓ１のソースは信号線Ｌｄに接続され、ドレインは駆動トランジスタＴｄのソースに接続されている。
【００２０】
上述したように、表示装置１では、各画素行に対して複数の走査線Ｌｓが設けられている。具体的には、各画素行に対して２本の走査線Ｌｓ１、Ｌｓ２が設けられている。図３ではｋ番目の画素行に設けられている第１走査線Ｌｓ１（ｋ）と第２走査線Ｌｓ２（ｋ）と、ｋ−１番目の画素行に設けられている第１走査線Ｌｓ１（ｋ−１）と第２走査線Ｌｓ２（ｋ−１）とが示されている。第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ１のゲートは第１走査線Ｌｓ１（ｋ）に接続され、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ１のゲートは第２走査線Ｌｓ２（ｋ）に接続されている。他の画素行においても、図３の例と同様に、信号線Ｌｄ（ｍ）に接続している画素回路Ｐｃは２つの走査線のうち一方に接続し、信号線Ｌｄ（ｍ＋１）に接続している画素回路Ｐｃは２つの走査線のうち他方に接続している。
【００２１】
各画素回路Ｐｃは駆動トランジスタＴｄのしきい電圧Ｖｔｈを補償するための回路を有している。具体的には、各画素回路Ｐｃは駆動トランジスタＴｄのドレインとゲートとを接続するためのスイッチングトランジスタＴｓ２を有している。スイッチングトランジスタＴｓ２は、映像信号電圧Ｖｓｉｇの画素回路Ｐｃへの入力時に、駆動トランジスタＴｄのドレインとゲートとを接続する。これによって、映像信号電圧Ｖｓｉｇに応じた電圧から駆動トランジスタＴｄのしきい電圧Ｖｔｈだけオフセットした電圧が、後述する信号蓄積容量Ｃｓに蓄積される。これによって、発光素子Ｄの発光時に、発光素子Ｄに供給される電流がしきい電圧Ｖｔｈに依存しなくなる。すなわち、駆動トランジスタＴｄのしきい電圧が補償される。スイッチングトランジスタＴｓ２の動作については、後において詳説する。
【００２２】
第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ２のゲートは第１走査線Ｌｓ１（ｋ）に接続され、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ２のゲートは第２走査線Ｌｓ２（ｋ）に接続されている。スイッチングトランジスタＴｓ２がオン状態に設定される期間はスイッチングトランジスタＴｓ１がオン状態に設定される期間と同じである。表示装置１の例ではスイッチングトランジスタＴｓ１、Ｔｓ２はＰ型ＭＯＳトランジスタであるが、これらはＮ型ＭＯＳトランジスタでもよい。
【００２３】
各画素回路ＰｃはスイッチングトランジスタＴｓ３、Ｔｓ４を有している。駆動トランジスタＴｄのソースはスイッチングトランジスタＴｓ３のソース・ドレインを通して電源線Ｌｖに接続している。駆動トランジスタＴｄのドレインはスイッチングトランジスタＴｓ４のソース・ドレインを通して発光素子Ｄに接続している。各画素行は発光走査線Ｌｅを有している。発光走査線Ｌｅは走査線Ｌｓと同様、水平方向に伸びている。スイッチングトランジスタＴｓ３、Ｔｓ４のゲートは発光走査線Ｌｅに接続されている。第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ３、Ｔｓ４のゲートと、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ３、Ｔｓ４のゲートは共通の発光走査線Ｌｅ（ｋ）に接続している。表示装置１の例ではスイッチングトランジスタＴｓ３、Ｔｓ４はＰ型ＭＯＳトランジスタであるが、これらはＮ型ＭＯＳトランジスタでもよい。
【００２４】
各画素回路Ｐｃは信号蓄積容量Ｃｓを有している。信号蓄積容量Ｃｓの一方の電極は駆動トランジスタＴｄのゲートに接続している。信号蓄積容量Ｃｓの他方の電極は、表示装置１の例では、電源線Ｌｖに接続している。
【００２５】
各画素行は初期化電圧線Ｌｉを有している。各画素回路Ｐｃは、スイッチングトランジスタＴｓ５、Ｔｓ６を有している。駆動トランジスタＴｄのゲートノードＮｇはスイッチングトランジスタＴｓ５のソース・ドレインを通して、初期化電圧Ｖｉｎｉが加えられている初期化電圧線Ｌｉに接続している。発光素子ＤはスイッチングトランジスタＴｓ６のソース・ドレインを通して初期化電圧線Ｌｉに接続している。スイッチングトランジスタＴｓ５、Ｔｓ６のゲートは１行前の画素行の走査線に接続されている。図３の例では、第１画素回路Ｐｃ１（ｋ）に設けられているスイッチングトランジスタＴｓ５、Ｔｓ６のゲートは第１走査線Ｌｓ１（ｋー１）に接続され、第２画素回路Ｐｃ２（ｋ）に設けられているスイッチングトランジスタＴｓ５、Ｔｓ６のゲートは第２走査線Ｌｓ２（ｋ−１）に接続されている。表示装置１の例ではスイッチングトランジスタＴｓ５、Ｔｓ６はＰ型ＭＯＳトランジスタであるが、これらはＮ型ＭＯＳトランジスタでもよい。
【００２６】
［画素回路の動作］
図４Ａ〜図４Ｃは各画素回路Ｐｃの動作を説明するための図である。図４Ａは初期化期間における画素回路Ｐｃの動作を説明するための図である。図４Ｂは、後述する信号書き込み期間及び信号収束期間における画素回路Ｐｃの動作を説明するための図である。図４Ｃは発光期間における画素回路Ｐｃの動作を説明するための図である。ここでは第１画素回路Ｐｃ１（ｋ）の動作を例として説明する。以下の説明では、スイッチングトランジスタＴｓ１〜Ｔｓ６をオン状態に設定するための電圧をオン電圧Ｖｏｎと称し、スイッチングトランジスタＴｓ１〜Ｔｓ６をオフ状態に設定するための電圧をオフ電圧Ｖｏｆｆと称する。上述したように、表示装置１の例では、スイッチングトランジスタＴｓ１〜Ｔｓ６はＰ型ＭＯＳトランジスタであるので、オフ電圧Ｖｏｆｆはハイ電圧であり、オン電圧Ｖｏｎはハイ電圧よりも低いロー電圧である。
【００２７】
図４Ａに示されるように、初期化期間では、第１走査線Ｌｓ（ｋ−１）にオン電圧Ｖｏｎが入力され、スイッチングトランジスタＴｓ５、Ｔｓ６がオン状態に設定される。また、この期間では、第１走査線Ｌｓ（ｋ）及び発光走査線Ｌｅ（ｋ）にオフ電圧Ｖｏｆｆが入力される。その結果、発光素子Ｄとに初期化電圧Ｖｉｎｉが加えられ、発光素子Ｄの発光は停止する。また、駆動トランジスタＴｄのゲート側の信号蓄積容量Ｃｓの電極に初期化電圧Ｖｉｎｉが加えられる。他のスイッチングトランジスタＴｓ１〜Ｔｓ４はオフ状態に設定される。
【００２８】
初期化期間が終了すると、駆動ＩＣ１１から信号線選択回路１４を通して第１信号線Ｌｄ（ｍ）に映像信号電圧Ｖｓｉｇが入力され、第１信号線Ｌｄ（ｍ）に映像信号電圧Ｖｓｉｇが蓄積される。以下では、信号線Ｌｄに映像信号電圧Ｖｓｉｇが入力されている期間を「信号書き込み期間」と称する。
【００２９】
また、初期化期間が終了すると、図４Ｂに示されるように、第１走査線Ｌｓ（ｋ）にはオン電圧Ｖｏｎが入力され、スイッチングトランジスタＴｓ１、Ｔｓ２がオン状態に設定される。そして、駆動トランジスタＴｄのドレインとゲートがスイッチングトランジスタＴｓ２を通して接続する。すなわち、駆動トランジスタＴｄはダイオード接続する。また、スイッチングトランジスタＴｓ１を通して第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ１（ｋ）に映像信号電圧Ｖｓｉｇが入力される。表示装置１の例では、駆動トランジスタＴｄのソースに映像信号電圧Ｖｓｉｇが入力される。このとき、駆動トランジスタＴｄがダイオード接続しているので、駆動トランジスタＴｄのゲートノードＮｇに駆動トランジスタＴｄのしきい電圧Ｖｔｈだけ映像信号電圧Ｖｓｉｇからオフセットした電圧「Ｖｓｉｇ−Ｖｔｈ」が加わり、信号蓄積容量Ｃｓでは「Ｖｄｄ−（Ｖｓｉｇ−Ｖｔｈ）」が保持される。以下では、信号線Ｌｄから画素回路Ｐｃに映像信号電圧が入力されている期間、すなわち、スイッチングトランジスタＴｓ１、Ｔｓ２がオン状態に設定されている期間を「信号収束期間」と称する。
【００３０】
駆動トランジスタＴｄのゲートノードＮｇの電圧が「Ｖｓｉｇ−Ｖｔｈ」に近づくに従って、駆動トランジスタＴｄは徐々にオフ状態となり、駆動トランジスタＴｄのソース・ドレイン間に電流が流れにくくなる。そのため、ゲートノードＮｇの電圧が「Ｖｓｉｇ−Ｖｔｈ」に収束するには比較的長い時間を要する。そこで、信号収束期間として、ゲートノードＮｇの電圧が「Ｖｓｉｇ−Ｖｔｈ」に収束するのに必要な時間が確保されている。表示装置１では、後述するように、１水平走査期間が信号収束期間として確保されている。一方、駆動ＩＣ１１から信号線Ｌｄへの映像信号電圧Ｖｓｉｇの入力は比較的短い時間で足りる。そこで、表示装置１では、信号収束期間が信号書き込み期間よりも長くなるように、スイッチングトランジスタＴｓ１、Ｔｓ２は駆動される。言い換えれば、信号書き込み期間が終了した後も信号収束期間が継続するように、スイッチングトランジスタＴｓ１、Ｔｓ２は駆動される。
【００３１】
信号収束期間が終了すると、第１走査線Ｌｓ（ｋ）にオフ電圧Ｖｏｆｆが入力され、発光走査線Ｌｅ（ｋ）にオン電圧Ｖｏｎが入力される。その結果、図４Ｃに示すように、スイッチングトランジスタＴｓ１、Ｔｓ２がオフ状態に設定され、スイッチングトランジスタＴｓ３、Ｔｓ４がオン状態に設定される。そのため、駆動トランジスタＴｄのソースがスイッチングトランジスタＴｓ３を通して電源線Ｌｖに接続され、スイッチングトランジスタＴｓ３、Ｔｓ４のソース・ドレイン、及び駆動トランジスタＴｄのソース・ドレインを通して電源線Ｌｖから発光素子Ｄに電流が供給される。
【００３２】
駆動トランジスタＴｄのソース・ドレイン間の電流Ｉｄは、次のように表される。
Ｉｄ＝Ｋ（Ｖｇｓ−Ｖｔｈ）＾２
この式で、Ｋは係数であり、Ｖｇｓは駆動トランジスタＴｄのゲート・ソース間の電圧である。上述したように、信号収束期間の終了時には、駆動トランジスタＴｄのゲートノードＮｇの電圧はＶｓｉｇ−Ｖｔｈに収束している。そのため、発光期間では、駆動トランジスタＴｄのゲート・ソース間の電圧Ｖｇｓは、Ｖｄｄ−（Ｖｓｉｇ−Ｖｔｈ）−Ｖｄｄとなる。したがって、電流Ｉｄは次の式で表される。
Ｉｄ＝Ｋ（Ｖｄｄ−（Ｖｓｉｇ−Ｖｔｈ）−Ｖｔｈ）＾２
＝Ｋ（Ｖｄｄ−Ｖｓｉｇ）＾２
このように、駆動トランジスタＴｄのソース・ドレイン間を流れる電流Ｉｄは、しきい電圧Ｖｔｈに依存しない「Ｖｄｄ−Ｖｓｉｇ」に応じた電流となる。なお、第２画素回路Ｐｃ２は、第２画素回路Ｐｃ２のスイッチングトランジスタＴｓ１、Ｔｓ２、Ｔｓ５、Ｔｓ６が第２走査線Ｌｓ２によって制御される点で第１画素回路Ｐｃとは異なり、その他の点では第１画素回路Ｐｃ１と同様に動作する。
【００３３】
［画素回路の駆動方法］
図５は画素回路の駆動方法を示すタイミングチャートである。この図では、信号線選択回路１４において選択される信号線と、走査線Ｌｓの電圧変化と、発光走査線Ｌｅの電圧変化、第１信号線Ｌｄ（ｍ）及び第２信号線Ｌｄ（ｍ＋１）の電圧変化と、同じ画素行にある２つの画素回路Ｐｃの信号蓄積容量Ｃｓの電圧変化とを示している。この図では、第１画素回路Ｐｃ１（ｋ）の信号蓄積容量Ｃｓは符号Ｃｓ１で表され、第２画素回路Ｐｃ２（ｋ）の信号蓄積容量Ｃｓは符号Ｃｓ２で表されている。図６Ａ〜図６Ｄは信号・電流の流れを説明するための図である。図６Ａは図５の期間ｔ３〜ｔ４に対応し、図６Ｂは期間ｔ４〜ｔ５に対応し、図６Ｃは期間ｔ５〜ｔ６に対応し、図６Ｄは図５のｔ６以降に対応している。図５では、第１画素回路Ｐｃ１（ｋ−１）、Ｐｃ１（ｋ）、Ｐｃ１（ｋ＋１）に供給される映像信号電圧は、それぞれＶｓｉｇ１（ｋ−１）、Ｖｓｉｇ１（ｋ）及びＶｓｉｇ１（ｋ＋１）として表されている。同様に、第２画素回路Ｐｃ２（ｋ−１）、Ｐｃ２（ｋ）、Ｐｃ２（ｋ＋１）に供給される映像信号電圧は、それぞれＶｓｉｇ２（ｋ−１）、Ｖｓｉｇ２（ｋ）及びＶｓｉｇ２（ｋ＋１）として表されている。
【００３４】
ｔ１において、発光走査線Ｌｅ（ｋ）の電圧がオン電圧からオフ電圧に切り替わる。また、第１走査線Ｌｓ１（ｋ−１）にオン電圧Ｖｏｎが入力される。それによって、第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ５がオン状態に設定される。その結果、信号蓄積容量Ｃｓ１の一方の電極に初期化電圧Ｖｉｎｉが入力され、信号蓄積容量Ｃｓ１の電圧はＶｉｎｉ−Ｖｄｄとなる。また、第１走査線Ｌｓ１（ｋ−１）のオン電圧ＶｏｎによってスイッチングトランジスタＴｓ６がオン状態に設定され、第１画素回路Ｐｃ１（ｋ）の発光素子Ｄに初期化電圧Ｖｉｎｉが入力され、発光素子Ｄは発光を停止する。第１走査線Ｌｓ１（ｋ−１）にはｔ３までオン電圧Ｖｏｎが入力される。したがって、ｔ１〜ｔ３の期間は第１画素回路Ｐｃ１（ｋ）の初期化期間である。
【００３５】
次に、ｔ２において第２走査線Ｌｓ２（ｋ−１）にオン電圧Ｖｏｎが入力される。それによって、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ５がオン状態に設定される。その結果、信号蓄積容量Ｃｓ２の一方の電極に初期化電圧Ｖｉｎｉが入力され、信号蓄積容量Ｃｓ２の電圧はＶｉｎｉ−Ｖｄｄとなる。また、第２走査線Ｌｓ２（ｋ−１）のオン電圧ＶｏｎによってスイッチングトランジスタＴｓ６がオン状態に設定され、第２画素回路Ｐｃ２（ｋ）に初期化電圧Ｖｉｎｉが入力され、第２画素回路Ｐｃ２（ｋ）の発光素子Ｄは発光を停止する。第２走査線Ｌｓ２（ｋ−１）にはｔ４までオン電圧Ｖｏｎが入力される。したがって、ｔ２〜ｔ４の期間は第２画素回路Ｐｃ２（ｋ）の初期化期間である。表示装置１の例では、ｔ１とｔ２は１水平走査期間の半分だけずれている。したがって、第１画素回路Ｐｃ１の初期化期間と第２画素回路Ｐｃ２の初期化期間は１水平走査期間の半分だけずれる。
【００３６】
信号線選択回路１４は１水平走査期間のなかの一部の期間においてだけ、第１信号線Ｌｄを選択する。そして、この期間においてだけ、第１画素回路Ｐｃ１のための映像信号電圧Ｖｓｉｇが駆動ＩＣ１１から第１信号線Ｌｄに入力される。図５で示す例では、１水平走査期間の半分であるｔ３〜ｔ４の期間で第１信号線Ｌｄ（ｍ）が選択され、映像信号電圧Ｖｓｉｇ１（ｋ）が駆動ＩＣ１１から第１信号線Ｌｄ（ｍ）に入力される。つまり、この期間が、第１画素回路Ｐｃ１（ｋ）にとっての「信号書き込み期間」である。この期間の終了までに第１信号線Ｌｄ（ｍ）の電圧は映像信号電圧Ｖｓｉｇ１（ｋ）に達する。
【００３７】
図５に示すように、ｔ３において、第１走査線Ｌｓ１（ｋ−１）にオフ電圧Ｖｏｆｆが入力され、第１走査線Ｌｓ１（ｋ）にオン電圧Ｖｏｎが入力される。その結果、第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ１、Ｔｓ２がオン状態に設定される。このため、図６Ａに示すように、第１信号線Ｌｄ（ｍ）からスイッチングトランジスタＴｓ１を通して駆動トランジスタＴｄのソースに映像信号電圧Ｖｓｉｇ１（ｋ）が入力され、信号蓄積容量Ｃｓ１の電圧は「（Ｖｓｉｇ１（ｋ）−Ｖｔｈ１）−Ｖｄｄ」に徐々に収束する（「Ｖｔｈ１」は第１画素回路Ｐｃ１（ｋ）の駆動トランジスタＴｄのしきい電圧である）。
【００３８】
なお、表示装置１の例では、ｔ３において、駆動ＩＣ１１から第１信号線Ｌｄ（ｍ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力が開始し、それと同時に、第１走査線Ｌｓ１（ｋ）にオン電圧Ｖｏｎが入力される。すなわち、駆動ＩＣ１１から第１信号線Ｌｄ（ｍ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力と、第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ１（ｋ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力とが同時に開始している。すなわち、信号収束期間の開始は信号書き込み期間の開始と同期している。しかしながら、この２つの期間の開始は必ずしも完全に一致していなくてもよい。
【００３９】
図５に示すように、ｔ４において、第１信号線Ｌｄ（ｍ）に替えて第２信号線Ｌｄ（ｍ＋１）が選択される。その結果、第１信号線Ｌｄ（ｍ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力は終了する。しかしながら、信号線Ｌｄが有している容量は信号蓄積容量Ｃｓが有している容量よりも十分に大きい。そのため、ｔ４より後の期間、具体的にはｔ４〜ｔ５の期間においても第１信号線Ｌｄ（ｍ）の電圧は映像信号電圧Ｖｓｉｇ１（ｋ）に維持される。
【００４０】
図５に示すように、第１走査線Ｌｓ１（ｋ）へのオン電圧Ｖｏｎの入力は、第１信号線Ｌｄ（ｍ）の選択終了（ｔ４）の後も継続する。したがって、スイッチングトランジスタＴｓ１、Ｔｓ２のオン状態、言い換えれば、第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ１（ｋ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力は、図６Ｂに示すように、第１信号線Ｌｄ（ｍ）が選択されている期間（信号書き込み期間）よりも長く続く。その結果、信号蓄積容量Ｃｓ１の電圧を「（Ｖｓｉｇ１（ｋ）＋Ｖｔｈ１）−Ｖｄｄ」に十分に収束させることができる。表示装置１の例では、第１走査線Ｌｓ１（ｋ）へのオン電圧Ｖｏｎの入力はｔ５で終了している。ｔ３〜ｔ５の期間が第１画素回路Ｐｃ１（ｋ）にとっての「信号収束期間」である。
【００４１】
信号線選択回路１４は１水平走査期間のなかの一部の期間においてだけ、第２信号線Ｌｄを選択する。そして、この期間においてだけ、第２画素回路Ｐｃ２のための映像信号電圧Ｖｓｉｇ２が駆動ＩＣ１１から第２信号線Ｌｄに入力される。図５で示す例では、１水平走査期間の半分であるｔ４〜ｔ５の期間で第２信号線Ｌｄ（ｍ＋１）が選択され、第２画素回路Ｐｃ２（ｋ）のための映像信号電圧Ｖｓｉｇ２（ｋ）が駆動ＩＣ１１から第２信号線Ｌｄ（ｍ＋１）に入力される。つまり、この期間が、第２画素回路Ｐｃ２（ｋ）にとっての「信号書き込み期間」である。この期間の終了までに第２信号線Ｌｄ（ｍ＋１）の電圧は映像信号電圧Ｖｓｉｇ２（ｋ）に達する。
【００４２】
上述したように、第１画素回路Ｐｃ１の信号書き込み期間はｔ４で終了する。したがって、第１画素回路Ｐｃ１（ｋ）にとっての信号書き込み期間と、第２画素回路Ｐｃ２（ｋ）にとっての信号書き込み期間は、互いに重複する期間を有していない。なお、この２つの信号書き込み期間の間には時間的な差があってもよい。つまり、第１画素回路Ｐｃ１（ｋ）にとっての信号書き込み期間の終了と、第２画素回路Ｐｃ２（ｋ）にとっての信号書き込み期間の開始は必ずしも同時でなくてもよい。
【００４３】
図５に示すように、ｔ４において、第２走査線Ｌｓ２（ｋ−１）にオフ電圧Ｖｏｆｆが入力され、第２走査線Ｌｓ２（ｋ）にオン電圧Ｖｏｎが入力される。その結果、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ１、Ｔｓ２がオン状態に設定される。このため、図６Ｂに示すように、第２信号線Ｌｄ（ｍ＋１）からスイッチングトランジスタＴｓ１を通して駆動トランジスタＴｄのソースに映像信号電圧Ｖｓｉｇ２（ｋ）が入力され、信号蓄積容量Ｃｓ２の電圧は「（Ｖｓｉｇ２（ｋ）−Ｖｔｈ２）−Ｖｄｄ」に徐々に収束する（「Ｖｔｈ２」は第２画素回路Ｐｃ２（ｋ）の駆動トランジスタＴｄのしきい電圧である）。
【００４４】
表示装置１の例では、ｔ４において、駆動ＩＣ１１から第２信号線Ｌｄ（ｍ＋１）への映像信号電圧Ｖｓｉｇ２（ｋ）の入力が開始し、それと同時に、第２走査線Ｌｓ２（ｋ）にオン電圧Ｖｏｎが入力される。すなわち、駆動ＩＣ１１から第２信号線Ｌｄ（ｍ＋１）への映像信号電圧Ｖｓｉｇ２（ｋ）の入力と、第２信号線Ｌｄ（ｍ＋１）から第２画素回路Ｐｃ２（ｋ）への映像信号電圧Ｖｓｉｇ２（ｋ）の入力とが同時に開始している。すなわち、信号収束期間の開始は信号書き込み期間の開始と同期している。しかしながら、この２つの期間の開始は必ずしも完全に一致していなくてもよい。
【００４５】
図５に示すように、ｔ５において、第２信号線Ｌｄ（ｍ＋１）に替えて第１信号線Ｌｄ（ｍ）が選択される。その結果、第２信号線Ｌｄ（ｍ＋１）への映像信号電圧Ｖｓｉｇ２（ｋ）の入力は終了する。しかしながら、上述したように、信号線Ｌｄが有している容量は信号蓄積容量Ｃｓが有している容量よりも十分に大きい。そのため、ｔ５より後の期間、具体的にはｔ５〜ｔ６の期間においても第２信号線Ｌｄ（ｍ＋１）の電圧は映像信号電圧Ｖｓｉｇ２（ｋ）に維持される。
【００４６】
第２走査線Ｌｓ２（ｋ）へのオン電圧Ｖｏｎの入力は、第２信号線Ｌｄ（ｍ＋１）の選択終了（ｔ５）の後も継続する。すなわち、スイッチングトランジスタＴｓ１、Ｔｓ２のオン状態、言い換えれば、第２信号線Ｌｄ（ｍ＋１）から第２画素回路Ｐｃ２（ｋ）への映像信号電圧Ｖｓｉｇ２（ｋ）の入力は、図６Ｃに示すように、第２信号線Ｌｄ（ｍ＋１）の選択終了（ｔ５）の後も継続し、第２信号線Ｌｄ（ｍ＋１）が選択されている期間（信号書き込み期間）よりも長く続く。このことによって、信号蓄積容量Ｃｓ２の電圧を「（Ｖｓｉｇ２（ｋ）−Ｖｔｈ２）−Ｖｄｄ」に十分に収束させることができる。表示装置１の例では、第２走査線Ｌｓ２（ｋ）へのオン電圧Ｖｏｎの入力はｔ６で終了している。ｔ４〜ｔ６の期間が第２画素回路Ｐｃ２（ｋ）にとっての「信号収束期間」である。第１画素回路Ｐｃ１（ｋ）にとっての「信号収束期間」と第２画素回路Ｐｃ２（ｋ）にとっての「信号収束期間」は同じ長さを有している。
【００４７】
図５に示すように、ｔ６において、第２走査線Ｌｓ（ｋ）にオフ電圧Ｖｏｆｆが入力され、発光走査線Ｌｅ（ｋ）にオン電圧Ｖｏｎが入力される。その結果、図６Ｄに示すように、第１画素回路Ｐｃ１（ｋ）の発光素子ＤはスイッチングトランジスタＴｓ３、Ｔｓ４及び駆動トランジスタＴｄを通して電源線Ｌｖに接続され、発光素子Ｄに電流が供給される。同時に、第２画素回路Ｐｃ２（ｋ）の発光素子ＤはスイッチングトランジスタＴｓ３、Ｔｓ４及び駆動トランジスタＴｄを通して電源線Ｌｖに接続され、発光素子Ｄに電流が供給される。この状態は、次のフレームの初期化期間の開始（ｔ１）まで維持される。
【００４８】
上述したように、表示装置１の例では、２本の信号線Ｌｄが駆動ＩＣ１１が有する１つの出力端子１１ａに接続される。そのため、１水平走査期間には、互いに重複しない２つの信号書き込み期間が規定されている。表示装置１の例では、信号書き込み期間は１水平走査期間の半分である。信号書き込み期間は１水平走査期間の半分よりも短くてもよい。
【００４９】
第１画素回路Ｐｃ１にとっての信号収束期間と第２画素回路Ｐｃ２にとっての信号収束期間のそれぞれは信号書き込み期間の２倍と同じである。したがって、２つの信号収束期間のそれぞれは１水平走査期間に一致している。また、２つの信号収束期間は、それらの一部において重複している。図５の例では、この２つの期間は第１走査線Ｌｓ１（ｋ）と第２走査線Ｌｓ２（ｋ）の双方にオン電圧が入力されるｔ４〜ｔ５の期間において重複している。各信号収束期間は信号書き込み期間よりも長ければ、信号書き込み期間の２倍よりも短くてもよい。言い換えれば、信号収束期間は信号書き込み期間よりも長ければ、１水平走査期間よりも短くてもよい。
【００５０】
なお、後において説明するように、１つの出力端子１１ａに接続される信号線Ｌｄの数は必ずしも２本でなくてもよい。例えば、１つの出力端子１１ａに接続される信号線Ｌｄの数は３本でもよい。この場合、１水平走査期間には、互いに重複しない３つの信号書き込み期間が規定される。各信号書き込み期間は１水平走査期間の３分の１の期間となる。この場合、信号収束期間は、例えば信号書き込み期間の３倍の期間（すなわち１水平走査期間）である。信号収束期間は、信号書き込み期間よりも長ければ、信号書き込み期間の３倍よりも短くてもよい。このように、１水平走査期間に互いに重ならないｎ個の信号書き込み期間が規定される場合、各信号収束期間は信号書き込み期間のｎ倍の期間と同じ、又は信号書き込み期間のｎ倍の期間より短い。１水平走査期間には、互いに重ならない４つの信号書き込み期間が規定されてもよい。
【００５１】
本発明は以上説明した実施形態に限られず、種々の変更が可能である。
【００５２】
［画素回路の変形例１］
図７は画素回路Ｐｃの変形例を示す図である。この図に示す例の画素回路Ｐｃ１、Ｐｃ２では、図３に示した画素回路Ｐｃ１、Ｐｃ２とは異なり、上述したスイッチングトランジスタＴｓ１、Ｔｓ２、Ｔｓ５、Ｔｓ６がＮ型ＭＯＳトランジスタである。この場合、走査線Ｌｓにはオン電圧Ｖｏｎとしてハイ電圧が入力され、オフ電圧Ｖｏｆｆとしてロー電圧が入力される。その他の点では、図７は画素回路Ｐｃ１、Ｐｃ２は図３の例と同じである。
【００５３】
Ｎ型ＭＯＳトランジスタとしては、酸化物半導体を材料とする酸化物トランジスタを用いることができる。酸化物トランジスタでは、半導体のバンドギャップが広く、ホール移動度が低いため、オフリーク電流が小さい。スイッチングトランジスタＴｓ１、Ｔｓ２、Ｔｓ５、Ｔｓ６として酸化物トランジスタを利用することによって、信号蓄積容量Ｃｓに蓄えられた電荷のリークが極めて小さくなる。その結果、一般的なフレーム周波数（６０Ｈｚ）よりも低いフレーム周波数で表示装置を駆動できる。一方、Ｐ型ＭＯＳトランジスタであるスイッチングトランジスタＴｓ３、Ｔｓ４、及び駆動トランジスタＴｄには発光電流が流れる。そのため、仮にこれらのトランジスタとして酸化物トランジスタを利用する場合には、これらの劣化が課題となる。したがって、スイッチングトランジスタＴｓ３、Ｔｓ４、及び駆動トランジスタＴｄとして、半導体層に低温多結晶シリコン（ＬＰＴＳ）を利用するトランジスタが利用されてもよい。
【００５４】
［画素回路の変形例２］
図８は画素回路Ｐｃのさらに別の変形例を示す図である。この図に示す画素回路では、これまで説明した素子及び配線と同一の素子及び配線については、同一の符号を付している。以下では、図３を参照して説明した画素回路Ｐｃと異なる点について説明する。図８の画素回路Ｐｃに関して説明のない事項は、図３の例と同じである。図８では、例として、第１画素回路Ｐｃ１（ｋ）と第２画素回路Ｐｃ２（ｋ）とが示されている。画素行を区別しない説明では画素回路の符号としてＰｃ１、ＰＣ２を用い、２つの画素を区別しない説明では画素回路の符号としてＰｃを用いる。
【００５５】
図８の例において、図３の例と同様に、各画素回路Ｐｃは発光素子Ｄ、駆動トランジスタＴｄ、及びスイッチングトランジスタＴｓ１、Ｔｓ２を有している。この図の例では、駆動トランジスタＴｄのソースは電源線Ｌｖに接続されている。各画素行には複数の走査線Ｌｓが設けられている。具体的には、各画素行に対して２本の走査線Ｌｓ１、Ｌｓ２が設けられている。第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ１、Ｔｓ２のゲートは第１走査線Ｌｓ１（ｋ）に接続され、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ１、Ｔｓ２のゲートは第２走査線Ｌｓ２（ｋ）に接続されている。図８の例では、図７の例と同様に、スイッチングトランジスタＴｓ１、Ｔｓ２として、Ｎ型ＭＯＳトランジスタが設けられている。
【００５６】
図８の例の画素回路Ｐｃは、図３の例と同様、スイッチングトランジスタＴｓ４を有している。また、図８の例の画素回路ＰｃはスイッチングトランジスタＴｓ７を有している。スイッチングトランジスタＴｓ４、Ｔｓ７のゲートは発光走査線Ｌｅに接続されている。信号蓄積容量Ｃｓの一方の電極はスイッチングトランジスタＴｓ１とスイッチングトランジスタＴｓ７との間のノードＮｈに接続している。そのため、信号蓄積容量Ｃｓのこの電極は、スイッチングトランジスタＴｓ７のソース・ドレインを通して初期化電圧線Ｌｉに接続し、且つスイッチングトランジスタＴｓ１のソース・ドレインを通して信号線Ｌｄに接続している。信号蓄積容量Ｃｓの他方の電極は、図３の例と同様、駆動トランジスタＴｄのゲートノードＮｇに接続している。スイッチングトランジスタＴｓ４、Ｔｓ７はＰ型ＭＯＳトランジスタであるが、これらはＮ型ＭＯＳトランジスタでもよい。
【００５７】
図８の例の画素回路Ｐｃは、図３の例と同様、スイッチングトランジスタＴｓ６を有している。また、図８の例の画素回路ＰｃはスイッチングトランジスタＴｓ９を有している。スイッチングトランジスタＴｓ６、Ｔｓ９のゲートは１つ前の画素行の走査線に接続されている。すなわち、第１画素回路Ｐｃ１（ｋ）に設けられているスイッチングトランジスタＴｓ６、Ｔｓ９のゲートは第１走査線Ｌｓ１（ｋー１）に接続され、第２画素回路Ｐｃ２（ｋ）に設けられているスイッチングトランジスタＴｓ６、Ｔｓ９のゲートは第２走査線Ｌｓ２（ｋ−１）に接続されている。駆動トランジスタＴｄのゲートノードＮｇと上述したノードＮｈはスイッチングトランジスタＴｓ９のソース・ドレインを通して互いに繋がっている。言い換えれば、信号蓄積容量Ｃｓの２つの電極はスイッチングトランジスタＴｓ９のソース・ドレインを通して互いに繋がっている。図８では、スイッチングトランジスタＴｓ６、Ｔｓ９はＮ型ＭＯＳトランジスタであるが、これらはＰ型ＭＯＳトランジスタでもよい。
【００５８】
［画素回路の動作］
図９Ａ〜図９Ｃは図８に示す画素回路Ｐｃの動作を説明するための図である。図９Ａは初期化期間における画素回路Ｐｃの動作を説明するための図である。図９Ｂは、信号書き込み期間及び信号収束期間における画素回路Ｐｃの動作を説明するための図である。図９Ｃは発光期間における画素回路Ｐｃの動作を説明するための図である。ここでは、複数の画素回路Ｐｃ１、Ｐｃ２のうち第１画素回路Ｐｃ１（ｋ）の動作を例として説明する。図８の例では、スイッチングトランジスタＴｓ１、Ｔｓ２、Ｔｓ６、Ｔｓ９はＮ型ＭＯＳトランジスタであるので、オフ電圧Ｖｏｆｆはロー電圧であり、オン電圧Ｖｏｎはロー電圧よりも高いハイ電圧である。また、スイッチングトランジスタＴｓ７、Ｔｓ４はＰ型ＭＯＳトランジスタであるので、オフ電圧Ｖｏｆｆはハイ電圧であり、オン電圧Ｖｏｎはハイ電圧よりも低いロー電圧である。
【００５９】
図９Ａに示されるように、初期化期間では、発光走査線Ｌｅ（ｋ）にはオフ電圧Ｖｏｆｆが入力され、第１走査線Ｌｓ（ｋ−１）にオン電圧Ｖｏｎが入力される。そのため、スイッチングトランジスタＴｓ６がオン状態に設定され、発光素子Ｄの発光は停止する。また、初期化期間では、スイッチングトランジスタＴｓ９がオン状態に設定され、信号蓄積容量Ｃｓに保持されている電圧が解消される。
【００６０】
図９Ｂに示すように、初期化期間が終了すると、駆動ＩＣ１１から信号線選択回路１４を通して第１信号線Ｌｄ（ｍ）に映像信号電圧Ｖｓｉｇが入力され、第１信号線Ｌｄ（ｍ）に映像信号電圧Ｖｓｉｇが蓄積される。上述したように、信号線Ｌｄに映像信号電圧Ｖｓｉｇが入力されている期間が「信号書き込み期間」である。
【００６１】
また、初期化期間が終了すると、第１走査線Ｌｓ（ｋ）にはオン電圧Ｖｏｎが入力され、スイッチングトランジスタＴｓ１がオン状態に設定される。その結果、ノードＮｈ側の信号蓄積容量Ｃｓの電極に映像信号電圧Ｖｓｉｇが入力される。また、第１走査線Ｌｓ（ｋ）のオン電圧ＶｏｎによってスイッチングトランジスタＴｓ２もオン状態に設定される。その結果、駆動トランジスタＴｄのドレインとゲートがスイッチングトランジスタＴｓ２を通して接続する。また、駆動トランジスタＴｄのソースは電源線Ｌｖに接続されている。そのため、ゲートノードＮｇ側の信号蓄積容量Ｃｓの電極に電源電圧Ｖｄｄからしきい電圧Ｖｔｈだけオフセットした電圧、すなわち、「Ｖｄｄ−Ｖｔｈ」が入力される。その結果、信号蓄積容量Ｃｓでは「（Ｖｄｄ−Ｖｔｈ）−Ｖｓｉｇ」が保持される。上述したように、信号線Ｌｄから画素回路Ｐｃに映像信号電圧Ｖｓｉｇが入力される期間は、「信号収束期間」である。
【００６２】
図３の例と同様、駆動トランジスタＴｄのゲートノードＮｇの電圧が「Ｖｄｄ−Ｖｔｈ」に近づくに従って、駆動トランジスタＴｄは徐々にオフ状態となり、駆動トランジスタＴｄのソース・ドレイン間に電流が流れにくくなる。そのため、ゲートノードＮｇの電圧が「Ｖｄｄ−Ｖｔｈ」に収束するには比較的長い時間を要する。すなわち、信号蓄積容量Ｃｓの電圧が「（Ｖｄｄ−Ｖｔｈ）−Ｖｓｉｇ」に収束するのには比較的長い時間を要する。そこで、信号収束期間は、ゲートノードＮｇの電圧が「Ｖｄｄ−Ｖｔｈ」に収束するのに必要な時間が確保されている。一例では、１水平走査期間が信号収束期間として確保されている。一方、駆動ＩＣ１１から信号線Ｌｄへの映像信号電圧Ｖｓｉｇの入力は比較的短い時間で足りる。そこで、図８の例においても、信号収束期間が信号書き込み期間よりも長くなるように、スイッチングトランジスタＴｓ１、Ｔｓ２は駆動される。言い換えると、信号書き込み期間が終了した後も信号収束期間が継続するように、スイッチングトランジスタＴｓ１、Ｔｓ２は駆動される。
【００６３】
信号収束期間が終了すると、第１走査線Ｌｓ（ｋ）にオフ電圧Ｖｏｆｆが入力され、発光走査線Ｌｅ（ｋ）にオン電圧Ｖｏｎが入力される。その結果、図９Ｃに示すように、スイッチングトランジスタＴｓ１、Ｔｓ２がオフ状態に設定され、スイッチングトランジスタＴｓ７がオン状態に設定される。そのため、ノードＮｈの電位がＶｓｉｇからＶｉｎｉに変化する。このとき、信号蓄積容量Ｃｓに保持されている電圧は「（Ｖｄｄ−Ｖｔｈ）−Ｖｓｉｇ」であるので、ゲートノードＮｇの電位はノードＮｈの電位変化に応じて変化する。つまり、ノードＮｈの電位変化をΔＶ（ΔＶ＝Ｖｉｎｉ−Ｖｓｉｇ）とすると、ゲートノードＮｇの電位は「Ｖｄｄ−Ｖｔｈ＋ΔＶ」となる。上述したように、駆動トランジスタＴｄのソース・ドレイン間を流れる電流Ｉｄは次の式で表される。
Ｉｄ＝Ｋ（Ｖｇｓ−Ｖｔｈ）＾２
図８の例では、駆動トランジスタＴｄのソース・ドレイン間を流れる電流Ｉｄは、次の式で表される。
Ｉｄ＝Ｋ（Ｖｄｄ−（Ｖｄｄ−Ｖｔｈ＋ΔＶ）−Ｖｔｈ）＾２
＝Ｋ（ΔＶ）＾２
＝Ｋ（Ｖｉｎｉ−Ｖｓｉｇ）＾２
このように、駆動トランジスタＴｄのソース・ドレイン間を流れる電流Ｉｄは、しきい電圧Ｖｔｈに依存しない「Ｖｉｎｉ−Ｖｓｉｇ」に応じた電流となる。なお、図３の例では、「Ｖｄｄ−Ｖｓｉｇ」に応じた電流が発光素子Ｄに供給されるため、映像信号電圧を比較的高い電源電圧Ｖｄｄに近い電圧にする必要がある。この点、図８の例によれば、「Ｖｉｎｉ−Ｖｓｉｇ」に応じた電流が発光素子Ｄに供給されるため、映像信号電圧を比較的低い初期化電圧Ｖｉｎｉの近くに設定できる。
【００６４】
［画素回路の駆動方法］
図１０は図８で示す画素回路の駆動方法を示すタイミングチャートである。この図では、信号線選択回路１４において選択される信号線と、走査線Ｌｓの電圧変化と、発光走査線Ｌｅの電圧変化、第１信号線Ｌｄ（ｍ）及び第２信号線Ｌｄ（ｍ＋１）の電圧変化と、信号蓄積容量Ｃｓの電圧変化とを示している。この図では、第１画素回路Ｐｃ１（ｋ）の信号蓄積容量Ｃｓは符号Ｃｓ１で表され、第２画素回路Ｐｃ２（ｋ）の信号蓄積容量Ｃｓは符号Ｃｓ１で表されている。
【００６５】
ｔ１において、発光走査線Ｌｅ（ｋ）の電圧がオン電圧からオフ電圧に切り替わる。また、第１走査線Ｌｓ１（ｋ−１）にオン電圧Ｖｏｎが入力される。それによって、第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ９がオン状態に設定され、信号蓄積容量Ｃｓ１の電圧が解消される。また、第１走査線Ｌｓ１（ｋ−１）のオン電圧ＶｏｎによってスイッチングトランジスタＴｓ６がオン状態に設定され、発光素子Ｄは発光を停止する。第１走査線Ｌｓ１（ｋ−１）にはｔ３までオン電圧Ｖｏｎが入力される。したがって、ｔ１〜ｔ３の期間は第１画素回路Ｐｃ１（ｋ）の初期化期間である。
【００６６】
次に、ｔ２において、第２走査線Ｌｓ２（ｋ−１）にオン電圧Ｖｏｎが入力される。それによって、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ９がオン状態に設定され、信号蓄積容量Ｃｓ２の電圧が解消される。また、第２走査線Ｌｓ２（ｋ−１）のオン電圧ＶｏｎによってスイッチングトランジスタＴｓ６がオン状態に設定され、発光素子Ｄは発光を停止する。第２走査線Ｌｓ２（ｋ−１）にはｔ４までオン電圧Ｖｏｎが入力される。したがって、ｔ２〜ｔ４の期間は第２画素回路Ｐｃ２（ｋ）の初期化期間である。
【００６７】
図１０に示すように、信号線選択回路１４によって１水平走査期間の半分であるｔ３〜ｔ４の期間において第１信号線Ｌｄ（ｍ）が選択され、第１画素回路Ｐｃ１（ｋ）のための映像信号電圧Ｖｓｉｇ１（ｋ）が駆動ＩＣ１１から第１信号線Ｌｄ（ｍ）に入力される。つまり、この期間は、第１画素回路Ｐｃ１（ｋ）にとっての「信号書き込み期間」である。この期間の終了までに第１信号線Ｌｄ（ｍ）の電圧は映像信号電圧Ｖｓｉｇ１（ｋ）に達する。
【００６８】
また、ｔ３において、第１走査線Ｌｓ１（ｋ−１）にオフ電圧Ｖｏｆｆが入力され、第１走査線Ｌｓ１（ｋ）にオン電圧Ｖｏｎが入力される。その結果、第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ１がオン状態に設定される。このため、第１信号線Ｌｄ（ｍ）からスイッチングトランジスタＴｓ１を通して、ノードＮｈ側の信号蓄積容量Ｃｓ１の電極に映像信号電圧Ｖｓｉｇ１（ｋ）が入力される。また、第１走査線Ｌｓ１（ｋ）のオン電圧Ｖｏｎによって、第１画素回路Ｐｃ１（ｋ）のスイッチングトランジスタＴｓ２がオン状態に設定される。その結果、ゲートノードＮｇの電圧は「Ｖｄｄ−Ｖｔｈ１」に徐々に近づく。したがって、図１０に示すように、信号蓄積容量Ｃｓ１の電圧は「（Ｖｄｄ−Ｖｔｈ１）−Ｖｓｉｇ１（ｋ）」に収束する。なお、ｔ３において、駆動ＩＣ１１から第１信号線Ｌｄ（ｍ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力が開始し、それと同時に、第１走査線Ｌｓ１（ｋ）にオン電圧Ｖｏｎが入力される。すなわち、２つの入力が同時に開始している。しかしながら、この２つの入力は必ずしも完全に一致していなくてもよい。
【００６９】
図１０に示すように、ｔ４において、第１信号線Ｌｄ（ｍ）に替えて第２信号線Ｌｄ（ｍ＋１）が選択される。その結果、第１信号線Ｌｄ（ｍ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力は終了する。しかしながら、信号線Ｌｄが有している容量は信号蓄積容量Ｃｓが有している容量よりも十分に大きい。そのため、ｔ４の後の期間、より具体的にはｔ４〜ｔ５の期間においても第１信号線Ｌｄ（ｍ）の電圧は映像信号電圧Ｖｓｉｇ１（ｋ）に維持される。
【００７０】
第１走査線Ｌｓ１（ｋ）へのオン電圧Ｖｏｎの入力は、第１信号線Ｌｄ（ｍ）の選択終了（ｔ４）の後も継続する。そのため、スイッチングトランジスタＴｓ１、Ｔｓ２のオン状態、言い換えれば、第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ１（ｋ）への映像信号電圧Ｖｓｉｇ１（ｋ）の入力は、第１信号線Ｌｄ（ｍ）の選択終了（ｔ４）の後も継続し、第１信号線Ｌｄ（ｍ）が選択されている信号書き込み期間よりも長く続く。その結果、信号蓄積容量Ｃｓの電圧を「（Ｖｄｄ−Ｖｔｈ１）−Ｖｓｉｇ１（ｋ）」に十分に収束させることができる。第１走査線Ｌｓ１（ｋ）へのオン電圧Ｖｏｎの入力はｔ５で終了している。ｔ３〜ｔ５の期間が第１画素回路Ｐｃ１（ｋ）にとっての「信号収束期間」である。
【００７１】
ｔ４〜ｔ５の期間で第２信号線Ｌｄ（ｍ＋１）が選択され、第２画素回路Ｐｃ２（ｋ）のための映像信号電圧Ｖｓｉｇ２（ｋ）が駆動ＩＣ１１から第２信号線Ｌｄ（ｍ＋１）に入力される。つまり、この期間が、第２画素回路Ｐｃ２（ｋ）にとっての「信号書き込み期間」である。この期間の終了までに第２信号線Ｌｄ（ｍ＋１）の電圧は映像信号電圧Ｖｓｉｇ２（ｋ）に達する。
【００７２】
図１０に示すように、ｔ４において、第２走査線Ｌｓ２（ｋ−１）にオフ電圧Ｖｏｆｆが入力され、第２走査線Ｌｓ２（ｋ）にオン電圧Ｖｏｎが入力される。その結果、第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ１がオン状態に設定される。このため、第２信号線Ｌｄ（ｍ＋１）からスイッチングトランジスタＴｓ１を通して、ノードＮｈ側の信号蓄積容量Ｃｓ２の電極に映像信号電圧Ｖｓｉｇ２（ｋ）が入力される。また、第２走査線Ｌｓ２（ｋ）のオン電圧Ｖｏｎによって第２画素回路Ｐｃ２（ｋ）のスイッチングトランジスタＴｓ１もオン状態に設定される。その結果、ゲートノードＮｇの電圧は「Ｖｄｄ−Ｖｔｈ２」に徐々に近づく。したがって、信号蓄積容量Ｃｓ２の電圧は徐々に「（Ｖｄｄ−Ｖｔｈ２）−Ｖｓｉｇ２（ｋ）」に近づく。
【００７３】
図１０に示すように、ｔ５において、第２信号線Ｌｄ（ｍ＋１）に替えて第１信号線Ｌｄ（ｍ）が選択される。その結果、第２信号線Ｌｄ（ｍ＋１）への映像信号電圧Ｖｓｉｇ２（ｋ）の入力は終了する。しかしながら、上述したように、信号線Ｌｄの容量によって、ｔ５の後の期間、より具体的にはｔ５〜ｔ６の期間においても第２信号線Ｌｄ（ｍ＋１）の電圧は映像信号電圧Ｖｓｉｇ２（ｋ）に維持される。
【００７４】
第２走査線Ｌｓ２（ｋ）へのオン電圧Ｖｏｎの入力は、第２信号線Ｌｄ（ｍ＋１）の選択終了（ｔ５）の後も継続する。したがって、スイッチングトランジスタＴｓ１、Ｔｓ２のオン状態、言い換えれば、第２信号線Ｌｄ（ｍ＋１）から信号蓄積容量Ｃｓ２への映像信号電圧Ｖｓｉｇ２（ｋ）の入力と、電源線Ｌｖから信号蓄積容量Ｃｓ２への電源電圧Ｖｄｄの入力は、第２信号線Ｌｄ（ｍ＋１）の選択終了（ｔ５）の後も継続し、第２信号線Ｌｄ（ｍ＋１）が選択されている信号書き込み期間よりも長く続く。このことによって、信号蓄積容量Ｃｓ２の電圧を「（ＶｄｄーＶｔｈ２）−Ｖｓｉｇ２（ｋ）」に十分に収束させることができる。第２走査線Ｌｓ２（ｋ）へのオン電圧Ｖｏｎの入力はｔ６で終了している。ｔ４〜ｔ６の期間が第２画素回路Ｐｃ２（ｋ）にとっての「信号収束期間」である。
【００７５】
図１０に示すように、ｔ６の時点で、第２走査線Ｌｓ（ｋ）にオフ電圧Ｖｏｆｆが入力され、発光走査線Ｌｅ（ｋ）にオン電圧Ｖｏｎが入力される。その結果、第１画素回路Ｐｃ１（ｋ）の発光素子ＤはスイッチングトランジスタＴｓ４及び駆動トランジスタＴｄを通して電源線Ｌｖに接続され、発光素子Ｄに電流が供給される。同時に、第２画素回路Ｐｃ２（ｋ）の発光素子ＤはスイッチングトランジスタＴｓ４及び駆動トランジスタＴｄを通して電源線Ｌｖに接続され、発光素子Ｄに電流が供給される。この状態は、次のフレームの初期化期間の開始（ｔ１）まで維持される。
【００７６】
［表示装置の変形例１］
これまで説明した信号線選択回路１４は互いに隣り合う２本の信号線Ｌｄ（ｍ）、Ｌｄ（ｍ＋１）を、駆動ＩＣ１１の１つの出力端子１１ａに選択的に接続していた。しかしながら、信号線選択回路１４は互いに離れている信号線Ｌｄを駆動ＩＣ１１の１つの出力端子１１ａに選択的に接続してもよい。図１１は信号線選択回路１４の変形例を有する表示装置１０１を示す図である。図１１で示される信号線選択回路１１４はスイッチ１１４ｒ、１１４ｇ、１１４ｂを有している。スイッチ１１４ｒは、信号線Ｌ（ｍ）と信号線Ｌ（ｍ＋３）とを駆動ＩＣ１１の出力端子１１ａに対応づけており、この２本の信号線Ｌ（ｍ）、Ｌ（ｍ＋３）を出力端子１１ａに選択的に接続する。ここで、信号線Ｌ（ｍ）に接続されている画素Ｐｘと、信号線Ｌ（ｍ＋３）に接続されている画素Ｐｘは同じ色で発光する。同様に、スイッチ１１４ｇは、２本の信号線Ｌ（ｍ＋１）、Ｌ（ｍ＋４）を出力端子１１ａに選択的に接続する。スイッチ１１４ｂも、２本の信号線Ｌ（ｍ＋２）、Ｌ（ｍ＋５）を出力端子１１ａに選択的に接続する。信号線Ｌ（ｍ＋１）に接続されている画素Ｐｘと、信号線Ｌ（ｍ＋４）に接続されている画素Ｐｘは同じ色で発光し、信号線Ｌ（ｍ＋２）に接続されている画素Ｐｘと、信号線Ｌ（ｍ＋５）に接続されている画素Ｐｘは同じ色で発光する。こうすることによって、駆動ＩＣ１１の信号出力特性（例えば、ガンマ特性）を色毎に異ならせることが容易になる。図１１の例では、例えば１水平走査期間の前半で信号線Ｌ（ｍ）、Ｌ（ｍ＋１）、Ｌ（ｍ＋２）が選択され、１水平走査期間の後半で信号線Ｌ（ｍ＋３）、Ｌ（ｍ＋４）、Ｌ（ｍ＋５）が選択される。
【００７７】
［表示装置の変形例２］
また、本発明は画素Ｐｘが所謂ペンタイル配列を有している表示装置に適用されてもよい。図１２はペンタイル配列を有している表示装置２０１の概略を示す図である。図１２において、ＰｘＧ、ＰｘＲ、ＰｘＢはそれぞれ緑画素、赤画素、青画素を示している。この図の例において、緑画素ＰｘＧと赤画素ＰｘＲとが１つの画素ペアを構成し、緑画素ＰｘＧと青画素ＰｘＢとが１つの画素ペアを構成している。そして、２種類の画素ペアが水平方向及び垂直方向に交互に並んでいる。このペンタイル配列を有する表示装置２０１においても、１つの画素行に２本の走査線が設けられている。例えば、ｋ番目の画素行には、図３の例と同様に、第１走査線Ｌ１（ｋ）と第２走査線Ｌ２（ｋ）とが設けられている。また、信号線選択回路１４は緑画素ＰｘＧの画素回路が接続される信号線と、赤画素ＰｘＲ又は青画素ＰｘＢの画素回路が接続される信号線とを選択的に駆動ＩＣ１１の出力端子１１ａに接続している。
【００７８】
［表示装置の変形例３］
図１３は表示装置１のさらに別の変形例である。この図に示す表示装置３０１の信号線選択回路３１４は、駆動ＩＣ１１の１つの出力端子１１ａに３本の信号線Ｌｄを対応づけている。そして、信号線選択回路３１４は１水平走査期間において３本の信号線Ｌｄを選択的に出力端子１１ａに接続する。図１３の例では、連続する３本の信号線Ｌｄ、すなわち第１信号線Ｌｄ（ｍ）と第２信号線Ｌｄ（ｍ＋１）と第３信号線Ｌｄ（ｍ＋２）が１つの出力端子１１ａに対応づけられている。以下では、第１信号線Ｌｄ（ｍ）に接続している画素Ｐｘの画素回路Ｐｃを第１画素回路Ｐｃ１と称し、第２信号線Ｌｄ（ｍ＋１）に接続している画素Ｐｘの画素回路Ｐｃを第２画素回路Ｐｃ２と称し、第３信号線Ｌｄ（ｍ＋２）に接続している画素Ｐｘの画素回路Ｐｃを第３画素回路Ｐｃ３と称する。
【００７９】
各画素行には３本の走査線Ｌｓ１、Ｌｓ２、Ｌｓ３が設けられている。第１画素回路Ｐｃ１は第１走査線Ｌｓ１に接続し、第２画素回路Ｐｃ２は第２走査線Ｌｓ２に接続し、第３画素回路Ｐｃ３は第３走査線Ｌｓ３に接続している。具体的には、第１画素回路Ｐｃ１のスイッチングトランジスタＴｓ１、Ｔ２ｓ（例えば、図３参照）のゲートは第１走査線Ｌｓ１に接続し、第２画素回路Ｐｃ２のスイッチングトランジスタＴｓ１、Ｔ２ｓのゲートは第２走査線Ｌｓ２に接続し、第３画素回路Ｐｃ３のスイッチングトランジスタＴｓ１、Ｔ２ｓのゲートは第３走査線Ｌｓ３に接続する。図１３の例において、各画素回路は図３で示す画素回路Ｐｃだけでなく、図７或いは図８で示す画素回路Ｐｃが利用されてもよい。
【００８０】
信号線選択回路３１４は、１水平走査期間の一部の期間では第１信号線Ｌｄ（ｍ）と駆動ＩＣ１１とを接続し、駆動ＩＣ１１から受けた映像信号電圧Ｖｓｉｇを第１信号線Ｌｄ（ｍ）に入力する。例えば、信号線選択回路３１４は、１水平走査期間の３分の１の期間では第１信号線Ｌｄ（ｍ）と駆動ＩＣ１１とを接続する。同様に、信号線選択回路３１４は、１水平走査期間の別の３分の１の期間では第２信号線Ｌｄ（ｍ＋１）と駆動ＩＣ１１とを接続し、駆動ＩＣ１１から受けた映像信号電圧Ｖｓｉｇを第２信号線Ｌｄ（ｍ＋１）に入力する。信号線選択回路２１４は、１水平走査期間のさらに別の３分の１の期間では第３信号線Ｌｄ（ｍ＋２）と駆動ＩＣ１１とを接続し、駆動ＩＣ１１から受けた映像信号電圧Ｖｓｉｇを第３信号線Ｌｄ（ｍ＋２）に入力する。
【００８１】
図１４は図１３に示す例の表示装置の駆動方法を説明するためのタイミングチャートである。この図では、信号線選択回路２１４において選択される信号線と、走査線Ｌｓの電圧変化と、発光走査線Ｌｅの電圧変化とを示している。
【００８２】
図１４に示すように、ｔ１において発光走査線Ｌｅ（ｋ）にオフ電圧が入力される。その結果、第１画素回路Ｐｃ１（ｋ）、第２画素回路Ｐｃ２（ｋ）、及び第３画素回路Ｐｃ３（ｋ）の発光素子Ｄが発光を停止する。また、ｔ１〜ｔ４の期間では、１行前の画素行の第１走査線Ｌｓ１（ｋ−１）にオン電圧が入力される。これによって、図４Ａや図９Ａで示した例と同様、第１画素回路Ｐｃ１（ｋ）が初期化される。また、ｔ２〜ｔ５の期間では、１行前の画素行の第２走査線Ｌｓ２（ｋ−１）にオン電圧が入力され、これによって第２画素回路Ｐｃ２（ｋ）が初期化される。さらに、ｔ３〜ｔ６の期間では、１行前の画素行の第３走査線Ｌｓ３（ｋ−１）にオン電圧が入力され、これによって第３画素回路Ｐｃ３（ｋ）が初期化される。
【００８３】
図１４に示すように、ｔ４において、第１信号線Ｌｄ（ｍ）が選択され、映像信号電圧Ｖｓｉｇが駆動ＩＣ１１から第１信号線Ｌｄ（ｍ）に入力される。また、このとき第１走査線Ｌｓ１（ｋ）にオン電圧が入力され、映像信号電圧Ｖｓｉｇが第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ１（ｋ）に入力される。ｔ５において、信号線選択回路３１４による第１信号線Ｌｄ（ｍ）の選択は終了する。ｔ５以降も第１走査線Ｌｓ１（ｋ）にオン電圧が入力されるので、第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ１（ｋ）への映像信号電圧Ｖｓｉｇの入力が継続する。これによって、映像信号電圧Ｖｓｉｇに応じた電圧から駆動トランジスタＴｄのしきい電圧Ｖｔｈだけオフセットした電圧（例えば、「（Ｖｓｉｇ−Ｖｔｈ）−Ｖｄｄ」）に、信号蓄積容量Ｃｓ（図３又は図９参照）の電圧を収束させることができる。第１走査線Ｌｓ１（ｋ）のオン電圧はｔ７まで継続する。したがって、ｔ４〜ｔ７の期間において第１信号線Ｌｄ（ｍ）から第１画素回路Ｐｃ（ｋ）に映像信号電圧Ｖｓｉｇが入力される。
【００８４】
ｔ５において、第１信号線Ｌｄ（ｍ）に替えて第２信号線Ｌｄ（ｍ＋１）が選択され、第２画素回路Ｐｃ２（ｋ）のための映像信号電圧Ｖｓｉｇが駆動ＩＣ１１から第２信号線Ｌｄ（ｍ＋１）に入力される。このとき第２走査線Ｌｓ２（ｋ）にオン電圧が入力され、映像信号電圧Ｖｓｉｇが第２信号線Ｌｄ（ｍ＋１）から第２画素回路Ｐｃ２（ｋ）に入力される。ｔ６において、信号線選択回路２１４による第２信号線Ｌｄ（ｍ＋１）の選択は終了する。ところが、ｔ６以降も第２走査線Ｌｓ２（ｋ）にオン電圧が入力されるので、第２信号線Ｌｄ（ｍ＋１）から第２画素回路Ｐｃ２（ｋ）への映像信号電圧Ｖｓｉｇの入力が継続する。第２走査線Ｌｓ２（ｋ）のオン電圧はｔ８まで継続する。したがって、ｔ５〜ｔ８の期間において第２信号線Ｌｄ（ｍ＋１）から第２画素回路Ｐｃ２（ｋ）に映像信号電圧Ｖｓｉｇが入力される。
【００８５】
ｔ６において、第３信号線Ｌｄ（ｍ＋２）が選択され、第３画素回路Ｐｃ３（ｋ）のための映像信号電圧Ｖｓｉｇが駆動ＩＣ１１から第３信号線Ｌｄ（ｍ＋２）に入力される。また、このとき第３走査線Ｌｓ３（ｋ）にオン電圧が入力され、映像信号電圧Ｖｓｉｇが第３信号線Ｌｄ（ｍ＋２）から第３画素回路Ｐｃ３（ｋ）に入力される。ｔ７において、信号線選択回路２１４による第３信号線Ｌｄ（ｍ＋２）の選択は終了する。ところが、ｔ７以降も第３走査線Ｌｓ３（ｋ）にオン電圧が入力されるので、第３信号線Ｌｄ（ｍ＋２）から第３画素回路Ｐｃ３（ｋ）への映像信号電圧Ｖｓｉｇの入力が継続する。第３走査線Ｌｓ３（ｋ）のオン電圧はｔ８まで継続する。したがって、ｔ６〜ｔ９の期間において第３信号線Ｌｄ（ｍ＋２）から第３画素回路Ｐｃ３（ｋ）に映像信号電圧Ｖｓｉｇが入力される。
【００８６】
ｔ９において第３走査線Ｌｓ３（ｋ）の電圧がオフ電圧Ｖｏｆｆに変わり、発光走査線Ｌｅ（ｋ）にオン電圧が入力される。その結果、第１画素回路Ｐｃ１（ｋ）、第２画素回路Ｐｃ２（ｋ）、第３画素回路Ｐｃ３（ｋ）の発光素子Ｄに電流が供給される。発光素子Ｄへの電流供給は次のフレームのｔ１まで継続する。
【符号の説明】
【００８７】
１，１０１，２０１，３０１  表示装置、１４，１１４  信号線選択回路、Ｌｓ  走査線、Ｌｄ  信号線、Ｐｃ  画素回路。
【図１】
2017187608.tif 000003
【図２】
2017187608.tif 000004
【図３】
2017187608.tif 000005
【図４Ａ】
2017187608.tif 000006
【図４Ｂ】
2017187608.tif 000007
【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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