(57)【要約】【課題】積層セラミック電子部品を基板に実装した際の半田による固着強度を高める。【解決手段】積層体１１０と第１外部電極１２１と１対の第２外部電極１２２と１対の絶縁被覆部１３０とを備える。１対の絶縁被覆部１３０は、第２主面の１対の第２外部電極１２２の各々と第１外部電極１２１との間において積層方向に延在し、第２主面から第１側面１１３および第２側面の各々の一部に亘って設けられている。積層方向の少なくとも一方から見て、第１外部電極１２１および１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部は、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置している。【選択図】図２
2017220525.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１側面および第２側面と、前記積層方向に直交する高さ方向において相対する第１主面および第２主面と、前記積層方向および前記高さ方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
前記第２主面の前記長さ方向の中央部において前記積層方向に延在し、前記第２主面から前記第１側面および前記第２側面の各々の一部に亘って設けられた第１外部電極と、
前記第２主面の前記長さ方向の一方の端部において前記積層方向に延在する一の第２外部電極、および、前記第２主面の前記長さ方向の他方の端部において前記積層方向に延在する他の第２外部電極からなる、１対の第２外部電極と、
前記第２主面の前記一の第２外部電極と前記第１外部電極との間において前記積層方向に延在する一の絶縁被覆部、および、前記第２主面の前記他の第２外部電極と前記第１外部電極との間において前記積層方向に延在する他の絶縁被覆部からなる、１対の絶縁被覆部とを備え、
前記複数の内部電極層は、前記第１外部電極に接続された複数の第１内部電極層と、前記１対の第２外部電極の各々に接続された複数の第２内部電極層とを含み、
前記一の第２外部電極は、前記第２主面から、前記第１側面および前記第２側面の少なくとも一方の一部、並びに、前記第１端面の一部に亘って設けられており、
前記他の第２外部電極は、前記第２主面から、前記第１側面および前記第２側面の少なくとも一方の一部、並びに、前記第２端面の一部に亘って設けられており、
前記１対の絶縁被覆部の各々は、前記第２主面から前記第１側面および前記第２側面の少なくとも前記一方の一部に亘って設けられており、
前記積層方向の少なくとも一方から見て、前記第１外部電極および前記１対の第２外部電極において最も前記第１主面寄りに位置する端部は、前記１対の絶縁被覆部において最も前記第１主面寄りに位置する端部より、前記第１主面に近い位置に位置している、積層セラミック電子部品。
【請求項２】
前記積層方向の少なくとも一方から見て、前記１対の絶縁被覆部において最も前記第１主面寄りに位置する前記端部と、前記第１外部電極および前記１対の第２外部電極において最も前記第１主面寄りに位置する前記端部との、前記高さ方向における距離が、２０μm以上である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第２主面上の前記第１外部電極の最大厚さは、前記第２主面上の前記１対の第２外部電極の最大厚さより厚く、
前記第２主面上の前記１対の絶縁被覆部の最大厚さが、前記第２主面上の前記第１外部電極の最大厚さより厚い、請求項１または請求項２に記載の積層セラミック電子部品。
【請求項４】
前記第２主面上の前記第１外部電極の最大厚さは、前記第２主面上の前記１対の第２外部電極の最大厚さより厚く、
前記第２主面上の前記１対の第２外部電極の最大厚さが、前記第２主面上の前記１対の絶縁被覆部の最大厚さより厚い、請求項１または請求項２に記載の積層セラミック電子部品。
【請求項５】
前記１対の絶縁被覆部は、前記第１外部電極および前記１対の第２外部電極の各々の一部と前記高さ方向において重なっている部分を含み、
前記１対の絶縁被覆部の前記重なっている部分は、前記第１外部電極および前記１対の第２外部電極の各々の前記一部を覆っている、請求項１から請求項４のいずれか１項に記載の積層セラミック電子部品。
【請求項６】
前記１対の絶縁被覆部は、前記第１外部電極および前記１対の第２外部電極の各々の一部と前記高さ方向において重なっている部分を含み、
前記１対の絶縁被覆部の前記重なっている部分は、前記第１外部電極および前記１対の第２外部電極の各々の前記一部に覆われている、請求項１から請求項４のいずれか１項に記載の積層セラミック電子部品。
【請求項７】
前記１対の絶縁被覆部は、誘電体セラミックス、樹脂またはガラスを含む材料で構成されている、請求項１から請求項６のいずれか１項に記載の積層セラミック電子部品。
【請求項８】
前記１対の絶縁被覆部は、前記誘電体セラミックスを含む材料で構成されており、
前記誘電体セラミックスは、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3を含む、請求項７に記載の積層セラミック電子部品。
【請求項９】
前記１対の絶縁被覆部は、前記樹脂を含む材料で構成されており、
前記樹脂は、エポキシ系樹脂またはポリイミド系樹脂を含む、請求項７に記載の積層セラミック電子部品。
【請求項１０】
前記１対の絶縁被覆部は、前記ガラスを含む材料で構成されており、
前記ガラスは、ＢａまたはＳｒを含む、請求項７に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関する。
【背景技術】
【０００２】
３端子垂直積層型の積層セラミックコンデンサを開示した先行文献として、特開２０１３−５５３２０号公報(特許文献１)がある。特許文献１に記載された積層セラミックコンデンサは、セラミック素体と、セラミック素体の内部に形成される内部電極と、セラミック素体の１面に形成される絶縁層と、外部電極とを含む。内部電極として、第１内部電極と第２内部電極とを含む。外部電極として、第１外部電極と第２外部電極と第３外部電極とを含む。
【０００３】
セラミック素体は、相対する第１面および第２面と、第１面と第２面とを連結する第３面、第４面、第５面および第６面とを有する。第３面と第４面とが相対し、第５面と第６面とが相対している。
【０００４】
第１外部電極および第３外部電極の各々は、セラミック素体の第１面から延長されて、第１面と連結された第３面または第４面に亘って形成されている。セラミック素体の第１面において、第２外部電極は第１外部電極と第３外部電極との間に位置している。第１外部電極および第３外部電極の各々は、第１内部電極と連結されている。第２外部電極は、第２内部電極と連結されている。
【０００５】
絶縁層は、セラミック素体の第１面、第３面および第４面の各々に形成されている。絶縁層として、第１絶縁層と第２絶縁層とを含む。第１絶縁層は、セラミック素体の第１面において、第１外部電極と第２外部電極との間に位置している。第２絶縁層は、セラミック素体の第１面において、第２外部電極と第３外部電極との間に位置している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−５５３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
３端子垂直積層型の積層セラミックコンデンサなどの積層セラミック電子部品においては、セラミック素体の第１面である積層体の実装面に外部電極の大部分が存在しているため、積層セラミック電子部品を基板に実装した際の半田による固着強度を確保しにくい。
【０００８】
本発明は上記の問題点に鑑みてなされたものであって、積層セラミック電子部品を基板に実装した際の半田による固着強度を高めることができる、積層セラミック電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に基づく積層セラミック電子部品は、積層体と第１外部電極と１対の第２外部電極と１対の絶縁被覆部とを備える。積層体は、積層された複数の誘電体層と複数の内部電極層とを含む。積層体は、積層方向において相対する第１側面および第２側面と、上記積層方向に直交する高さ方向において相対する第１主面および第２主面と、上記積層方向および上記高さ方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む。第１外部電極は、第２主面の上記長さ方向の中央部において上記積層方向に延在し、第２主面から第１側面および第２側面の各々の一部に亘って設けられている。１対の第２外部電極は、第２主面の上記長さ方向の一方の端部において上記積層方向に延在する一の第２外部電極、および、第２主面の上記長さ方向の他方の端部において上記積層方向に延在する他の第２外部電極からなる。１対の絶縁被覆部は、第２主面の一の第２外部電極と第１外部電極との間において上記積層方向に延在する一の絶縁被覆部、および、第２主面の他の第２外部電極と第１外部電極との間において上記積層方向に延在する他の絶縁被覆部からなる。複数の内部電極層は、第１外部電極に接続された複数の第１内部電極層と、１対の第２外部電極の各々に接続された複数の第２内部電極層とを含む。一の第２外部電極は、第２主面から、第１側面および第２側面の少なくとも一方の一部、並びに、第１端面の一部に亘って設けられている。他の第２外部電極は、第２主面から、第１側面および第２側面の少なくとも一方の一部、並びに、第２端面の一部に亘って設けられている。１対の絶縁被覆部の各々は、第２主面から第１側面および第２側面の各々の少なくとも上記一方の一部に亘って設けられている。１対の絶縁被覆部の各々は、第２主面から第１側面および第２側面の各々の少なくとも上記一方の一部に亘って設けられている。上記積層方向の少なくとも一方から見て、第１外部電極および１対の第２外部電極において最も第１主面寄りに位置する端部は、１対の絶縁被覆部において最も第１主面寄りに位置する端部より、第１主面に近い位置に位置している。
【００１０】
本発明の一実施形態においては、上記積層方向の少なくとも一方から見て、１対の絶縁被覆部において最も第１主面寄りに位置する端部と、第１外部電極および１対の第２外部電極において最も第１主面寄りに位置する端部との、上記高さ方向における距離が、２０μm以上である。
【００１１】
本発明の一実施形態においては、第２主面上の第１外部電極の最大厚さは、第２主面上の１対の第２外部電極の最大厚さより厚い。第２主面上の１対の絶縁被覆部の最大厚さが、第２主面上の第１外部電極の最大厚さより厚い。
【００１２】
本発明の一実施形態においては、第２主面上の第１外部電極の最大厚さは、第２主面上の１対の第２外部電極の最大厚さより厚い。第２主面上の１対の第２外部電極の最大厚さは、第２主面上の１対の絶縁被覆部の最大厚さより厚い。
【００１３】
本発明の一実施形態においては、１対の絶縁被覆部は、第１外部電極および１対の第２外部電極の各々の一部と上記高さ方向において重なっている部分を含む。１対の絶縁被覆部の上記重なっている部分は、第１外部電極および１対の第２外部電極の各々の上記一部を覆っている。
【００１４】
本発明の一実施形態においては、１対の絶縁被覆部は、第１外部電極および１対の第２外部電極の各々の一部と上記高さ方向において重なっている部分を含む。１対の絶縁被覆部の上記重なっている部分は、第１外部電極および１対の第２外部電極の各々の上記一部に覆われている。
【００１５】
本発明の一実施形態においては、１対の絶縁被覆部は、誘電体セラミックス、樹脂またはガラスを含む材料で構成されている。
【００１６】
本発明の一実施形態においては、１対の絶縁被覆部は、誘電体セラミックスを含む材料で構成されている。誘電体セラミックスは、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3を含む。
【００１７】
本発明の一実施形態においては、１対の絶縁被覆部は、樹脂を含む材料で構成されている。樹脂は、エポキシ系樹脂またはポリイミド系樹脂を含む。
【００１８】
本発明の一実施形態においては、１対の絶縁被覆部は、ガラスを含む材料で構成されている。ガラスは、ＢａまたはＳｒを含む。
【発明の効果】
【００１９】
本発明によれば、積層セラミック電子部品を基板に実装した際の半田による固着強度を高めることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態１に係る積層セラミック電子部品の外観を示す斜視図である。
【図２】図１の積層セラミック電子部品を矢印ＩＩ方向から見た側面図である。
【図３】図１の積層セラミック電子部品を矢印ＩＩＩ方向から見た底面図である。
【図４】図１の積層セラミック電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。
【図５】図１の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。
【図６】図４の積層セラミック電子部品をＶＩ−ＶＩ線矢印方向から見た断面図である。
【図７】図４の積層セラミック電子部品をＶＩＩ−ＶＩＩ線矢印方向から見た断面図である。
【図８】本発明の実施形態１に係る積層セラミック電子部品の製造方法を示すフロー図である。
【図９】本発明の実施形態１に係る積層セラミック電子部品の積層体に導電性ペーストを塗布する塗布装置の構成を示す断面図である。
【図１０】本発明の実施形態１に係る積層セラミック電子部品の積層体に導電性ペーストを塗布する塗布装置の第１転写ローラと第１スクレーパとが接触している状態を示す断面図である。
【図１１】本発明の実施形態１に係る積層セラミック電子部品の積層体に導電性ペーストを塗布する塗布装置の第１転写ローラと積層体とが接触している状態を示す断面図である。
【図１２】本発明の実施形態１に係る積層セラミック電子部品の積層体にセラミック誘電体スラリーを塗布する塗布装置の構成を示す断面図である。
【図１３】本発明の実施形態１に係る積層セラミック電子部品の積層体にセラミック誘電体スラリーを塗布する塗布装置の第１転写ローラと第１スクレーパとが接触している状態を示す断面図である。
【図１４】本発明の実施形態１に係る積層セラミック電子部品の積層体にセラミック誘電体スラリーを塗布する塗布装置の第１転写ローラと積層体とが接触している状態を示す断面図である。
【図１５】本実験例の実験結果をまとめたグラフである。
【図１６】本発明の実施形態２に係る積層セラミック電子部品を図６と同一の断面視にて示す断面図である。
【図１７】本発明の実施形態２に係る積層セラミック電子部品を図７と同一の断面視にて示す断面図である。
【図１８】本発明の実施形態３に係る積層セラミック電子部品を図６と同一の断面視にて示す断面図である。
【図１９】本発明の実施形態３に係る積層セラミック電子部品を図７と同一の断面視にて示す断面図である。
【図２０】本発明の実施形態３に係る積層セラミック電子部品を図５と同一の断面視にて示す断面図である。
【図２１】本発明の実施形態４に係る積層セラミック電子部品を図６と同一の断面視にて示す断面図である。
【図２２】本発明の実施形態４に係る積層セラミック電子部品を図７と同一の断面視にて示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の各実施形態に係る積層セラミック電子部品について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。本発明の各実施形態においては、積層セラミック電子部品として、積層セラミックコンデンサについて説明するが、積層セラミック電子部品は、積層セラミックコンデンサに限られず、積層セラミックインダクタ、または、積層セラミックサーミスタなどであってもよい。
【００２２】
(実施形態１)
図１は、本発明の実施形態１に係る積層セラミック電子部品の外観を示す斜視図である。図２は、図１の積層セラミック電子部品を矢印ＩＩ方向から見た側面図である。図３は、図１の積層セラミック電子部品を矢印ＩＩＩ方向から見た底面図である。図４は、図１の積層セラミック電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図１の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。図６は、図４の積層セラミック電子部品をＶＩ−ＶＩ線矢印方向から見た断面図である。図７は、図４の積層セラミック電子部品をＶＩＩ−ＶＩＩ線矢印方向から見た断面図である。図１〜７においては、後述する積層体の長さ方向をＬ、積層体の高さ方向をＴ、積層体の積層方向をＷで示している。
【００２３】
図１〜７に示すように、本発明の実施形態１に係る積層セラミック電子部品１００は、積層体１１０と、第１外部電極１２１と、１対の第２外部電極１２２と、１対の絶縁被覆部１３０とを備える。
【００２４】
積層体１１０は、略直方体状の外形を有している。積層体１１０は、積層された複数の誘電体層１５０と複数の内部電極層１４０とを含む。積層体１１０は、積層方向Ｗにおいて相対する第１側面１１３および第２側面１１４と、積層方向Ｗに直交する高さ方向Ｔにおいて相対する第１主面１１１および第２主面１１２と、積層方向Ｗおよび高さ方向Ｔの両方に直交する長さ方向Ｌにおいて相対する第１端面１１５および第２端面１１６とを含む。
【００２５】
上記のように積層体１１０は、略直方体状の外形を有しているが、角部および稜線部に丸みがつけられていることが好ましい。角部は、積層体１１０の３面が交わる部分であり、稜線部は、積層体１１０の２面が交わる部分である。第１主面１１１、第２主面１１２、第１側面１１３、第２側面１１４、第１端面１１５および第２端面１１６の少なくともいずれか１つの面に、凹凸が形成されていてもよい。
【００２６】
積層セラミック電子部品１００の外形寸法は、たとえば、長さ方向Ｌの寸法が、２．０ｍｍ以上２．３ｍｍ以下であり、積層方向Ｗの寸法が、１．２ｍｍ以上１．５５ｍｍ以下であり、高さ方向Ｔの寸法が、０．５ｍｍ以上１．０ｍｍ以下である。積層セラミック電子部品１００の外形寸法は、マイクロメータにより測定することができる。
【００２７】
積層体１１０は、積層方向Ｗにおいて、１対の外層部と内層部とに区分けされる。１対の外層部のうちの一方は、積層体１１０の第１側面１１３を含む部分であり、第１側面１１３と第１側面１１３に最も近い後述する第１内部電極層１４１との間に位置する誘電体層１５０で構成されている。１対の外層部のうちの他方は、積層体１１０の第２側面１１４を含む部分であり、第２側面１１４と第２側面１１４に最も近い後述する第２内部電極層１４２との間に位置する誘電体層１５０で構成されている。
【００２８】
内層部は、１対の外層部に挟まれた領域である。すなわち、内層部は、外層部を構成しない複数の誘電体層１５０と、全ての内部電極層１４０とから構成されている。
【００２９】
複数の誘電体層１５０の積層枚数は、２０枚以上１１００枚以下であることが好ましい。１対の外層部の各々の厚さは、１０μｍ以上８０μｍ以下であることが好ましい。内層部に含まれる複数の誘電体層１５０の各々の厚さは、０．４μｍ以上３μｍ以下であることが好ましい。
【００３０】
誘電体層１５０は、ＢａまたはＴｉを含むペロブスカイト型化合物で構成されている。誘電体層１５０を構成する材料としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加された材料を用いてもよい。
【００３１】
複数の内部電極層１４０は、第１外部電極１２１に接続された複数の第１内部電極層１４１と、第２外部電極１２２に接続された複数の第２内部電極層１４２とを含む。
【００３２】
複数の内部電極層１４０の積層枚数は、１０枚以上１１００枚以下であることが好ましい。複数の内部電極層１４０の各々の厚さは、０．３μｍ以上１．０μｍ以下であることが好ましい。複数の内部電極層１４０の各々が誘電体層１５０を隙間なく覆っている被覆率は、５０％以上９５％以下であることが好ましい。
【００３３】
内部電極層１４０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極層１４０は、誘電体層１５０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。
【００３４】
第１内部電極層１４１および第２内部電極層１４２の各々は、積層体１１０の積層方向Ｗから見て、略矩形状である。第１内部電極層１４１と第２内部電極層１４２とは、積層体１１０の積層方向Ｗに等間隔に交互に配置されている。また、第１内部電極層１４１と第２内部電極層１４２とは、誘電体層１５０を間に挟んで互いに対向するように配置されている。
【００３５】
第１内部電極層１４１は、第２内部電極層１４２に対向している対向電極部と、対向電極部から積層体１１０の第２主面１１２側に引き出されている引出電極部とから構成されている。第１内部電極層１４１の引出電極部は、第２主面１１２の積層体１１０の長さ方向Ｌの中央部に引き出されている。
【００３６】
第２内部電極層１４２は、第１内部電極層１４１に対向している対向電極部と、対向電極部から積層体１１０の第２主面１１２側に引き出されている引出電極部とから構成されている。第２内部電極層１４２の引出電極部は、第２主面１１２の積層体１１０の長さ方向Ｌの両端部に引き出されている。
【００３７】
第１内部電極層１４１の対向電極部と第２内部電極層１４２の対向電極部との間に誘電体層１５０が位置することにより、静電容量が形成されている。これにより、コンデンサの機能が生ずる。
【００３８】
積層体１１０においては、積層体１１０の積層方向Ｗから見て、対向電極部と第１主面１１１との間の位置が第１サイドマージン、対向電極部と第２主面１１２との間の位置が第２サイドマージン、対向電極部と第１端面１１５との間の位置が第１エンドマージン、対向電極部と第２端面１１６との間の位置が第２エンドマージンである。
【００３９】
第１サイドマージンおよび第２サイドマージンの各々の積層体１１０の高さ方向Ｔの厚さは、５μm以上８０μm以下であることが好ましい。第１エンドマージンおよび第２エンドマージンの各々の積層体１１０の長さ方向Ｌの厚さは、５μm以上８０μm以下であることが好ましい。
【００４０】
第２サイドマージンは、複数の第１内部電極層１４１の各々の引出電極部、複数の第２内部電極層１４２の各々の引出電極部、および、これらの引出電極部の各々に隣接している複数の誘電体層１５０によって構成されている。
【００４１】
第１外部電極１２１は、第２主面１１２の長さ方向Ｌの中央部において積層方向Ｗに延在し、第２主面１１２から第１側面１１３および第２側面１１４の各々の一部に亘って設けられている。１対の第２外部電極１２２は、第２主面１１２の長さ方向Ｌの一方の端部において積層方向Ｗに延在する一の第２外部電極１２２、および、第２主面１１２の長さ方向Ｌの他方の端部において積層方向Ｗに延在する他の第２外部電極１２２からなる。一の第２外部電極１２２は、第２主面１１２から、第１側面１１３および第２側面１１４の少なくとも一方の一部、並びに、第１端面１１５の一部に亘って設けられている。他の第２外部電極１２２は、第２主面１１２から、第１側面１１３および第２側面１１４の少なくとも一方の一部、並びに、第２端面１１６の一部に亘って設けられている。
【００４２】
本実施形態においては、一の第２外部電極１２２は、第２主面１１２の長さ方向Ｌの一方の端部において積層方向Ｗに延在し、第２主面１１２から第１側面１１３、第２側面１１４および第１端面１１５の各々の一部に亘って設けられている。他の第２外部電極１２２は、第２主面１１２の長さ方向Ｌの他方の端部において積層方向Ｗに延在し、第２主面１１２から第１側面１１３、第２側面１１４および第２端面１１６の各々の一部に亘って設けられている。
【００４３】
本実施形態においては、図６に示すように、第２主面１１２に引き出されている第１内部電極層１４１の引出電極部の一部は、第１外部電極１２１によって覆われていない。図７に示すように、第２主面１１２に引き出されている第２内部電極層１４２の引出電極部の一部は、１対の第２外部電極１２２によって覆われていない。
【００４４】
第１外部電極１２１および第２外部電極１２２の各々は、下地電極層と、下地電極層上に配置されためっき層とを含む。下地電極層は、焼付け層および薄膜層の少なくとも１つを含む。下地電極層の厚さは、１０μｍ以上１００μｍ以下であることが好ましい。
【００４５】
焼付け層は、ガラスと金属とを含む。焼付け層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。焼付け層は、積層された複数の層で構成されていてもよい。焼付け層としては、積層体１１０に導電性ペーストが塗布されて焼き付けられた層、または、内部電極層１４０と同時に焼成された層であってもよい。
【００４６】
薄膜層は、スパッタ法または蒸着法などの薄膜形成法により形成される。薄膜層は、金属粒子が堆積した１μｍ以下の層である。
【００４７】
めっき層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。
【００４８】
めっき層は、積層された複数の層で構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、下地電極層がセラミック電子部品を実装する際の半田によって浸食されることを防止する機能を有する。Ｓｎめっき層は、セラミック電子部品を実装する際の半田との濡れ性を向上させ、セラミック電子部品の実装を容易にする機能を有する。めっき層の１層当たりの厚さは、１．０μｍ以上１０．０μｍ以下であることが好ましい。
【００４９】
１対の絶縁被覆部１３０は、第２主面１１２の一の第２外部電極１２２と第１外部電極１２１との間において積層方向Ｗに延在する一の絶縁被覆部１３０、および、第２主面１１２の他の第２外部電極１２２と第１外部電極１２１との間において積層方向Ｗに延在する他の絶縁被覆部１３０からなる。１対の絶縁被覆部１３０の各々は、第２主面１１２から第１側面１１３および第２側面１１４の少なくとも一方の一部に亘って設けられている。
【００５０】
本実施形態においては、１対の絶縁被覆部１３０の各々は、第２主面１１２から第１側面１１３および第２側面１１４の各々の一部に亘って設けられている。１対の絶縁被覆部１３０の各々が、第２主面１１２から第１側面１１３および第２側面１１４の一方の一部に亘って設けられている場合は、１対の第２外部電極の各々が設けられている方の第１側面１１３または第２側面１１４に１対の絶縁被覆部１３０の各々が設けられている。
【００５１】
絶縁被覆部１３０の厚さは、１０μｍ以上１５０μｍ以下であることが好ましい。絶縁被覆部１３０を構成する材料としては、誘電体セラミックス、樹脂またはガラスを用いることができる。絶縁被覆部１３０を構成する材料として誘電体セラミックスを用いる場合は、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とすることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加されていてもよい。絶縁被覆部１３０は、積層体１１０にセラミック誘電体スラリーが塗布されて焼成されることにより設けられてもよいし、後述する積層チップと同時に焼成されて設けられてもよい。
【００５２】
絶縁被覆部１３０を構成する材料として樹脂を用いる場合は、エポキシ系樹脂またはポリイミド系樹脂を含む樹脂が用いられる。この場合、絶縁被覆部１３０は、積層体１１０に樹脂ペーストが塗布されて熱硬化させられることにより設けられる。
【００５３】
絶縁被覆部１３０を構成する材料としてガラスを用いる場合は、ＢａまたはＳｒを含むガラスが用いられる。この場合、絶縁被覆部１３０は、積層体１１０にガラスペーストが塗布されて焼き付けられることにより設けられる。
【００５４】
図２に示すように、積層方向Ｗの少なくとも一方から見て、第１外部電極１２１および１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部は、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置している。なお、第１外部電極１２１、一の第２外部電極１２２および他の第２外部電極１２２の少なくとも一つにおいて最も第１主面１１１寄りに位置する端部が、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置していればよい。
【００５５】
本実施形態においては、積層方向Ｗの少なくとも一方から見て、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部と、第１外部電極１２１および１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部との、高さ方向Ｔにおける距離Ｔ１３は、２０μm以上である。なお、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部と、第１外部電極１２１、一の第２外部電極１２２および他の第２外部電極１２２の少なくとも一つにおいて最も第１主面１１１寄りに位置する端部との、高さ方向Ｔにおける距離Ｔ１３が、２０μm以上であればよい。
【００５６】
本実施形態においては、積層方向Ｗから見て、第１外部電極１２１において最も第１主面１１１寄りに位置する端部は、１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置している。積層方向Ｗから見て、第１外部電極１２１において最も第１主面１１１寄りに位置する端部と、１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部との、高さ方向Ｔにおける距離Ｔ１２は、３μm以上である。
【００５７】
本実施形態においては、図６，７に示すように、第２主面１１２上の第１外部電極１２１の最大厚さＴ１は、第２主面１１２上の１対の第２外部電極１２２の最大厚さＴ２より厚い。第２主面１１２上の１対の絶縁被覆部１３０の最大厚さＴ３は、第２主面１１２上の第１外部電極１２１の最大厚さＴ１より厚い。
【００５８】
本実施形態においては、１対の絶縁被覆部１３０は、第１外部電極１２１および１対の第２外部電極１２２の各々の一部と高さ方向Ｔにおいて重なっている部分を含む。１対の絶縁被覆部１３０の上記重なっている部分は、第１外部電極１２１および１対の第２外部電極１２２の各々の上記一部を覆っている。すなわち、第１外部電極１２１および１対の第２外部電極１２２が予め設けられた積層体１１０に、１対の絶縁被覆部１３０が設けられている。
【００５９】
１対の絶縁被覆部１３０は、第２主面１１２において、第１外部電極１２１によって覆われていない第１内部電極層１４１の引出電極部の一部、および、１対の第２外部電極１２２によって覆われていない第２内部電極層１４２の引出電極部の一部を覆っている。
【００６０】
内層部に含まれる誘電体層１５０および内部電極層１４０の各々の厚さは、以下のように測定される。まず、積層セラミック電子部品１００を研磨し、長さ方向Ｌに直交する断面を露出させる。露出させた断面を走査型電子顕微鏡で観察する。次に、露出させた断面の中心を通過する積層方向Ｗに沿った中心線、およびこの中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上における誘電体層１５０および内部電極層１４０の各々の厚さを測定する。誘電体層１５０の５つの測定値の平均値を、誘電体層１５０の厚さとする。内部電極層１４０の５つの測定値の平均値を、内部電極層１４０の厚さとする。
【００６１】
なお、露出させた断面の積層方向Ｗの中央部および両端部の各々において、上記５本の線上における誘電体層１５０および内部電極層１４０の各々の厚さを測定し、誘電体層１５０の測定値の平均値を誘電体層１５０の厚さとし、内部電極層１４０の測定値の平均値を内部電極層１４０の厚さとしてもよい。
【００６２】
第１サイドマージン、第２サイドマージン、第１エンドマージンおよび第２エンドマージンの各々の厚さは、以下のように測定される。まず、積層セラミック電子部品１００を研磨し、積層方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して測定する。測定位置は、第１サイドマージンおよび第２サイドマージンの各々については長さ方向Ｌの中央部、第１エンドマージンおよび第２エンドマージンの各々については高さ方向Ｔの中央部とする。
【００６３】
第１外部電極１２１の最大厚さＴ１、１対の第２外部電極１２２の最大厚さＴ２、および、１対の絶縁被覆部１３０の最大厚さＴ３、の各々は、以下のように測定される。まず、積層セラミック電子部品１００を積層方向Ｗの中央の位置まで研磨し、積層方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して測定する。
【００６４】
上記の距離Ｔ１２および距離Ｔ１３の各々は、積層セラミック電子部品１００の側面をマイクロスコープで観察して測定する。
【００６５】
以下、本発明の実施形態１に係る積層セラミック電子部品１００の製造方法について図を参照して説明する。図８は、本発明の実施形態１に係る積層セラミック電子部品の製造方法を示すフロー図である。
【００６６】
図８に示すように、本発明の実施形態１に係る積層セラミック電子部品１００を製造するに際して、まず、セラミック誘電体スラリーが調製される(工程Ｓ１)。具体的には、セラミック誘電体粉末、添加粉末、バインダ樹脂および溶解液などが分散混合され、これによりセラミック誘電体スラリーが調製される。セラミック誘電体スラリーは、溶剤系または水系のいずれでもよい。セラミック誘電体スラリーを水系塗料とする場合、水溶性のバインダおよび分散剤などと、水に溶解させた誘電体原料とを、混合することによりセラミック誘電体スラリーを調製する。
【００６７】
次に、セラミック誘電体シートが形成される(工程Ｓ２)。具体的には、セラミック誘電体スラリーがキャリアフィルム上においてダイコータ、グラビアコータまたはマイクログラビアコータなどを用いてシート状に成形されて乾燥されることにより、セラミック誘電体シートが形成される。セラミック誘電体シートの厚さは、積層セラミック電子部品１００の小型化および高容量化の観点から、３μｍ以下であることが好ましい。
【００６８】
次に、マザーシートが形成される(工程Ｓ３)。具体的には、セラミック誘電体シートに導電性ペーストが所定のパターンを有するように塗布されることにより、セラミック誘電体シート上に所定の内部電極パターンが設けられたマザーシートが形成される。導電性ペーストの塗布方法としては、スクリーン印刷法、インクジェット法またはグラビア印刷法などを用いることができる。内部電極パターンの厚さは、積層セラミック電子部品１００の小型化および高容量化の観点から、１．５μｍ以下であることが好ましい。なお、マザーシートとしては、内部電極パターンを有するマザーシートの他に、上記工程Ｓ３を経ていないセラミック誘電体シートも準備される。
【００６９】
次に、複数のマザーシートが積層される(工程Ｓ４)。具体的には、内部電極パターンが形成されておらず、セラミック誘電体シートのみからなるマザーシートが、所定枚数積層される。その上に、内部電極パターンが設けられたマザーシートが、所定枚数積層される。さらにその上に、内部電極パターンが形成されておらず、セラミック誘電体シートのみからなるマザーシートが、所定枚数積層される。これにより、マザーシート群が構成される。
【００７０】
次に、マザーシート群が圧着されることで積層ブロックが形成される(工程Ｓ５)。具体的には、静水圧プレスまたは剛体プレスによってマザーシート群が積層方向に加圧されて圧着されることにより、積層ブロックが形成される。
【００７１】
次に、積層ブロックが分断されて積層チップが形成される(工程Ｓ６)。具体的には、押し切り、ダイシングまたはレーザカットによって積層ブロックがマトリックス状に分断され、複数の積層チップに個片化される。
【００７２】
次に、積層チップのバレル研磨が行なわれる(工程Ｓ７)。具体的には、積層チップが、バレルと呼ばれる小箱内に誘電体材料より硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、積層チップの研磨が行なわれる。これにより、積層チップの角部および稜線部に丸みがつけられる。
【００７３】
次に、積層チップの焼成が行なわれる(工程Ｓ８)。具体的には、積層チップが加熱され、これにより積層チップに含まれる誘電体材料および導電性材料が焼成され、積層体１１０が形成される。焼成温度は、誘電体材料および導電性材料に応じて適宜設定され、９００℃以上１３００℃以下であることが好ましい。
【００７４】
次に、積層体１１０の表面に導電性ペーストが塗布される。本実施形態においては、ローラ転写法により、積層体１１０の表面に導電性ペーストが塗布される。ただし、導電性ペーストの塗布方法は、ローラ転写法に限られず、スプレー塗布法またはディップ法などであってもよい。
【００７５】
図９は、本発明の実施形態１に係る積層セラミック電子部品の積層体に導電性ペーストを塗布する塗布装置の構成を示す断面図である。図１０は、本発明の実施形態１に係る積層セラミック電子部品の積層体に導電性ペーストを塗布する塗布装置の第１転写ローラと第１スクレーパとが接触している状態を示す断面図である。
【００７６】
図９，１０に示すように、塗布装置１は、互いに間隔をあけて位置する第１塗布機構１ａと第２塗布機構１ｂとを備えている。第１塗布機構１ａは、導電性ペースト１０を貯える第１容器２ａと、第１容器２ａ内に一部が位置する第１供給ローラ３ａと、第１供給ローラ３ａの外周面と転がり接触する第１転写ローラ４ａと、第１転写ローラ４ａの外周面と摺接する第１スクレーパ５ａとを備えている。
【００７７】
同様に、第２塗布機構１ｂは、第２容器２ｂと、第２容器２ｂ内に一部が位置する第２供給ローラ３ｂと、第２供給ローラ３ｂの外周面と転がり接触する第２転写ローラ４ｂと、第２転写ローラ４ｂの外周面と摺接する第２スクレーパ５ｂとを備えている。第２容器２ｂ内には、導電性ペースト１０は充填されていない。
【００７８】
第１転写ローラ４ａおよび第２転写ローラ４ｂの各々は、円柱状の胴部と、胴部の外周を覆う弾性体部とを含んでいる。胴部は、鉄で構成されているが、胴部の材料は、鉄に限られず、他の金属、または、ＣＦＲＰ(Carbon Fiber Reinforced Plastics)などの複合材料などでもよい。弾性体部は、シリコーンゴムで構成されているが、弾性体部の材料は、シリコーンゴムに限られず、適度な変形抵抗を有する他のゴムでもよい。
【００７９】
第１転写ローラ４ａおよび第２転写ローラ４ｂの各々は、回転軸ａｘを中心にして回転する。第１転写ローラ４ａおよび第２転写ローラ４ｂの各々の外周面には、環状に連続した、第１溝部ｈ１および１対の第２溝部ｈ２が設けられている。第１溝部ｈ１は、第１転写ローラ４ａおよび第２転写ローラ４ｂの各々の外周面において、回転軸ａｘ方向の中央部に設けられている。１対の第２溝部ｈ２は、第１転写ローラ４ａおよび第２転写ローラ４ｂの各々の外周面において、回転軸ａｘ方向の両端部に設けられている。
【００８０】
本実施形態においては、第１溝部ｈ１の幅は、１対の第２溝部ｈ２の各々の幅より広い。本実施形態においては、第１溝部ｈ１および１対の第２溝部ｈ２の各々の内側の領域の断面形状は、矩形状であるが、矩形状に限られず、半円状または半楕円状などであってもよい。
【００８１】
以下、積層セラミック電子部品１００の積層体１１０に導電性ペースト１０を塗布する際の塗布装置１の動作について説明する。まず、第１供給ローラ３ａおよび第２供給ローラ３ｂの各々を矢印８で示すように互いに反対向きに回転させる。これにより、第１供給ローラ３ａの外周面に、第１容器２ａ内の導電性ペースト１０が付着する。
【００８２】
また、第１転写ローラ４ａおよび第２転写ローラ４ｂの各々は、矢印９で示すように互いに反対向きに回転する。第１転写ローラ４ａは、第１供給ローラ３ａと転がり接触する。第２転写ローラ４ｂは、第２供給ローラ３ｂと転がり接触する。これにより、第１供給ローラ３ａの外周面に付着していた導電性ペースト１０が、第１転写ローラ４ａの外周面に転位する。
【００８３】
図１０に示すように、第１転写ローラ４ａの外周面に転位した導電性ペースト１０は、第１転写ローラ４ａの外周面と摺接する第１スクレーパ５ａによって、第１溝部ｈ１および１対の第２溝部ｈ２の内側に充填されるとともに余剰分が掻き出される。
【００８４】
次に、第１転写ローラ４ａと第２転写ローラ４ｂとの間を、第１端面１１５および第２端面１１６の各々にキャリアテープ６が貼り付けられて支持されている複数の積層体１１０が、順次、第１転写ローラ４ａと第２転写ローラ４ｂとに挟まれながら矢印７で示す搬送方向に通過する。このとき、積層体１１０の長さ方向Ｌと回転軸ａｘ方向とが平行になっており、積層体１１０の積層方向Ｗと積層体１１０の搬送方向とが平行になっている。積層体１１０の搬送速度と、第１転写ローラ４ａおよび第２転写ローラ４ｂの各々の外周の回転速度とは、略同等である。
【００８５】
図１１は、本発明の実施形態１に係る積層セラミック電子部品の積層体に導電性ペーストを塗布する塗布装置の第１転写ローラと積層体とが接触している状態を示す断面図である。
【００８６】
図９，１１に示すように、第１転写ローラ４ａの第１溝部ｈ１の内側に充填されていた導電性ペースト１０の一部が、積層体１１０の第２主面１１２から第１側面１１３および第２側面１１４の各々の一部に亘って転写され、第１外部電極パターン１２１ａが形成される。第１転写ローラ４ａの１対の第２溝部ｈ２の内側に充填されていた導電性ペースト１０の一部が、積層体１１０の第２主面１１２から第１側面１１３、第２側面１１４、第１端面１１５および第２端面１１６の各々の一部に亘って転写され、１対の第２外部電極パターン１２２ａが形成される。
【００８７】
第１溝部ｈ１の幅が、１対の第２溝部ｈ２の各々の幅より広いため、第２主面１１２上の第１外部電極パターン１２１ａの最大厚さが、第２主面１１２上の１対の第２外部電極パターン１２２ａの最大厚さより厚くなる。
【００８８】
また、１対の第２溝部ｈ２の内側に充填されていた導電性ペースト１０の一部は、第１溝部ｈ１の内側に充填されていた導電性ペースト１０の一部とは異なり、第２主面１１２から第１端面１１５および第２端面１１６にも回り込むため、積層方向Ｗから見て、１対の第２外部電極パターン１２２ａにおいて最も第１主面１１１寄りに位置する端部は、第１外部電極パターン１２１ａにおいて最も第１主面１１１寄りに位置する端部より、第１主面１１１から遠い位置に位置している。
【００８９】
次に、積層体１１０に形成された第１外部電極パターン１２１ａおよび１対の第２外部電極パターン１２２ａが焼き付けられる。これにより、下地電極層となる焼付け層が形成される(工程Ｓ９)。焼付け温度は、たとえば、８４０℃である。
【００９０】
次に、積層体１１０の表面にセラミック誘電体スラリーが塗布される。本実施形態においては、ローラ転写法により、積層体１１０の表面にセラミック誘電体スラリーが塗布される。ただし、セラミック誘電体スラリーの塗布方法は、ローラ転写法に限られず、スプレー塗布法またはディップ法などであってもよい。
【００９１】
図１２は、本発明の実施形態１に係る積層セラミック電子部品の積層体にセラミック誘電体スラリーを塗布する塗布装置の構成を示す断面図である。図１３は、本発明の実施形態１に係る積層セラミック電子部品の積層体にセラミック誘電体スラリーを塗布する塗布装置の第１転写ローラと第１スクレーパとが接触している状態を示す断面図である。
【００９２】
図１２，１３に示すように、塗布装置１は、互いに間隔をあけて位置する第１塗布機構１ａと第２塗布機構１ｂとを備えている。第１塗布機構１ａは、セラミック誘電体スラリー２０を貯える第１容器２ａと、第１容器２ａ内に一部が位置する第１供給ローラ３ａと、第１供給ローラ３ａの外周面と転がり接触する第１転写ローラ４ｃと、第１転写ローラ４ｃの外周面と摺接する第１スクレーパ５ａとを備えている。
【００９３】
同様に、第２塗布機構１ｂは、第２容器２ｂと、第２容器２ｂ内に一部が位置する第２供給ローラ３ｂと、第２供給ローラ３ｂの外周面と転がり接触する第２転写ローラ４ｄと、第２転写ローラ４ｄの外周面と摺接する第２スクレーパ５ｂとを備えている。第２容器２ｂ内には、セラミック誘電体スラリー２０は充填されていない。
【００９４】
第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々は、円柱状の胴部と、胴部の外周を覆う弾性体部とを含んでいる。胴部は、鉄で構成されているが、胴部の材料は、鉄に限られず、他の金属、または、ＣＦＲＰ(Carbon Fiber Reinforced Plastics)などの複合材料などでもよい。弾性体部は、シリコーンゴムで構成されているが、弾性体部の材料は、シリコーンゴムに限られず、適度な変形抵抗を有する他のゴムでもよい。
【００９５】
第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々は、回転軸ａｘを中心にして回転する。第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々の外周面には、環状に連続した、１対の第３溝部ｈ３が設けられている。１対の第３溝部ｈ３は、第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々の外周面において、回転軸ａｘ方向に互いに間隔をあけて設けられている。第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々の１対の第３溝部ｈ３は、第１転写ローラ４ａおよび第２転写ローラ４ｂの各々の、１対の第２溝部ｈ２の各々と第１溝部ｈ１との間の位置に対応する位置に設けられている。
【００９６】
本実施形態においては、１対の第３溝部ｈ３の各々の幅は、第１溝部ｈ１の幅より広い。本実施形態においては、１対の第３溝部ｈ３の各々の内側の領域の断面形状は、矩形状であるが、矩形状に限られず、半円状または半楕円状などであってもよい。
【００９７】
以下、積層セラミック電子部品１００の積層体１１０にセラミック誘電体スラリー２０を塗布する際の塗布装置１の動作について説明する。まず、第１供給ローラ３ａおよび第２供給ローラ３ｂの各々を矢印８で示すように互いに反対向きに回転させる。これにより、第１供給ローラ３ａの外周面に、第１容器２ａ内のセラミック誘電体スラリー２０が付着する。
【００９８】
また、第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々は、矢印９で示すように互いに反対向きに回転する。第１転写ローラ４ｃは、第１供給ローラ３ａと転がり接触する。第２転写ローラ４ｄは、第２供給ローラ３ｂと転がり接触する。これにより、第１供給ローラ３ａの外周面に付着していたセラミック誘電体スラリー２０が、第１転写ローラ４ｃの外周面に転位する。
【００９９】
図１３に示すように、第１転写ローラ４ｃの外周面に転位したセラミック誘電体スラリー２０は、第１転写ローラ４ｃの外周面と摺接する第１スクレーパ５ａによって、１対の第３溝部ｈ３の内側に充填されるとともに余剰分が掻き出される。
【０１００】
次に、第１転写ローラ４ｃと第２転写ローラ４ｄとの間を、第１外部電極１２１および１対の第２外部電極１２２が形成され、第１端面１１５および第２端面１１６の各々にキャリアテープ６が貼り付けられて支持された複数の積層体１１０が、順次、第１転写ローラ４ｃと第２転写ローラ４ｄとに挟まれながら矢印７で示す搬送方向に通過する。このとき、積層体１１０の長さ方向Ｌと回転軸ａｘ方向とが平行になっており、積層体１１０の積層方向Ｗと積層体１１０の搬送方向とが平行になっている。積層体１１０の搬送速度と、第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々の外周の回転速度とは、略同等である。
【０１０１】
本実施形態においては、第１転写ローラ４ｃと第２転写ローラ４ｄとが積層体１１０を挟む圧力は、第１転写ローラ４ａと第２転写ローラ４ｂとが積層体１１０を挟む圧力より低い。
【０１０２】
図１４は、本発明の実施形態１に係る積層セラミック電子部品の積層体にセラミック誘電体スラリーを塗布する塗布装置の第１転写ローラと積層体とが接触している状態を示す断面図である。
【０１０３】
図１２，１４に示すように、第１転写ローラ４ｃの１対の第３溝部ｈ３の内側に充填されていたセラミック誘電体スラリー２０の一部が、積層体１１０の第２主面１１２から第１側面１１３および第２側面１１４の各々の一部に亘って転写され、１対の絶縁被覆パターン１３０ａが形成される。
【０１０４】
１対の第３溝部ｈ３の各々の幅が、第１溝部ｈ１の幅より広いため、第２主面１１２上の１対の絶縁被覆パターン１３０ａの最大厚さが、第２主面１１２上の第１外部電極パターン１２１ａの最大厚さより厚くなる。
【０１０５】
第１転写ローラ４ｃと第２転写ローラ４ｄとが積層体１１０を挟む圧力が、第１転写ローラ４ａと第２転写ローラ４ｂとが積層体１１０を挟む圧力より低いため、積層方向Ｗから見て、第１外部電極パターン１２１ａおよび１対の第２外部電極パターン１２２ａにおいて最も第１主面１１１寄りに位置する端部は、１対の絶縁被覆パターン１３０ａにおいて最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置している。
【０１０６】
なお、第１転写ローラ４ａおよび第２転写ローラ４ｂの各々の弾性体部を、第１転写ローラ４ｃおよび第２転写ローラ４ｄの各々の弾性体部より柔らかい材料で構成してもよい。この場合、第１転写ローラ４ａと第２転写ローラ４ｂとが積層体１１０を挟む圧力と、第１転写ローラ４ｃと第２転写ローラ４ｄとが積層体１１０を挟む圧力とが同等であっても、積層方向Ｗから見て、第１外部電極パターン１２１ａおよび１対の第２外部電極パターン１２２ａにおいて最も第１主面１１１寄りに位置する端部を、１対の絶縁被覆パターン１３０ａにおいて最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置させることができる。
【０１０７】
次に、積層体１１０に形成された１対の絶縁被覆パターン１３０ａが焼き付けられる。これにより、積層体１１０の外表面上に、１対の絶縁被覆部１３０が形成される(工程Ｓ１０)。焼付け温度は、積層チップの焼成温度より低い温度に設定される。絶縁被覆部１３０を構成する材料が誘電体セラミックスである場合、焼き付け温度は、たとえば、９００℃である。絶縁被覆部１３０を構成する材料が樹脂である場合、焼き付け温度は、たとえば、３００℃である。絶縁被覆部１３０を構成する材料がガラスである場合、焼き付け温度は、たとえば、６００℃以上７５０℃以下である。
【０１０８】
次に、下地電極層および絶縁被覆部が形成された積層体１１０のめっき処理が行なわれる。下地電極層にＮｉめっきおよびＳｎめっきがこの順に施されて、Ｎｉめっき層およびＳｎめっき層が形成されることにより、積層体１１０の外表面上に、第１外部電極１２１および１対の第２外部電極１２２が形成される(工程Ｓ１１)。
【０１０９】
上述した一連の工程を経ることにより、積層セラミック電子部品１００を製造することができる。
【０１１０】
本実施形態に係る積層セラミック電子部品１００においては、第２主面１１２上の１対の絶縁被覆部１３０の最大厚さＴ３が、第２主面１１２上の第１外部電極１２１の最大厚さＴ１より厚い。そのため、積層セラミック電子部品１００を基板に実装した際に、１対の絶縁被覆部１３０と基板とが接し、基板と第１外部電極１２１との間に隙間が形成される。この隙間を埋めるように実装用の半田が濡れ広がるため、十分な厚さの半田層を形成することができる。その結果、積層セラミック電子部品１００を十分な固着強度で基板に実装することができる。また、積層セラミック電子部品１００を基板に実装した後、積層セラミック電子部品１００を樹脂で封止してさらにリフローした場合に、基板と第１外部電極１２１との間の隙間が半田で埋められてボイドが残留していないため、リフロー時に溶融した半田がボイドの膨張により吹き飛ばされる半田爆ぜと呼ばれる現象が起きることを抑制できる。
【０１１１】
さらに、第２主面１１２上の絶縁被覆部１３０の外表面に沿った、１対の第２外部電極１２２の各々と第１外部電極１２１との間の距離が、絶縁被覆部１３０によって延長されることにより、第２主面１１２上の絶縁被覆部１３０の外表面に沿ったマイグレーションによる短絡の発生を抑制できる。この観点においては、第２主面１１２上の一の絶縁被覆部１３０および他の絶縁被覆部１３０の少なくとも一方の最大厚さＴ３が、第２主面１１２上の第１外部電極１２１の最大厚さＴ１より厚ければよい。
【０１１２】
本実施形態に係る積層セラミック電子部品１００においては、第１外部電極１２１および１対の第２外部電極１２２が予め設けられた積層体１１０に、１対の絶縁被覆部１３０が設けられており、１対の絶縁被覆部１３０が、第１外部電極１２１および１対の第２外部電極１２２の各々の一部を覆っている。その結果、第１外部電極１２１および１対の第２外部電極１２２の各々が、積層体１１０から剥離することを抑制できる。
【０１１３】
ここで、上記の距離Ｔ１３と、積層セラミック電子部品１００を基板に実装した際の半田による固着強度との関連性を検証した実験例について説明する。実験条件としては、積層セラミック電子部品を基板に実装した後、積層セラミック電子部品にせん断力を付加し、積層セラミック電子部品が基板から剥離するまでに付加された最大荷重を測定した。
【０１１４】
本実験例においては、実施例１〜実施例４、および、比較例１〜比較例４の８種類の積層セラミック電子部品を、各々２０個作製して基板に実装し、上記のように測定された２０個の最大荷重の平均値を半田の固着強度(Ｎ)として算出した。
【０１１５】
距離Ｔ１３については、実施例１が２０μm、実施例２が８０μm、実施例３が１４０μm、実施例４が２００μm、比較例１が０μm、比較例２が０μm、比較例２が−２０μm、比較例３が−４０μm、比較例４が−６０μmとした。
【０１１６】
なお、距離Ｔ１３が負の値の場合は、積層方向Ｗから見て、第１外部電極１２１および１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部が、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部より、第１主面１１１から遠い位置に位置している。
【０１１７】
【表１】
2017220525.tif 000003
【０１１８】
表１は、本実験例の実験結果をまとめた表である。図１５は、本実験例の実験結果をまとめたグラフである。図１５においては、縦軸に半田の固着強度(Ｎ)、横軸に距離Ｔ１３(μm)を示している。
【０１１９】
表１および図１５に示すように、距離Ｔ１３が２０μm以上である実施例１〜実施例４においては、積層セラミック電子部品を基板に実装した際の半田による固着強度が高くなっていた。一方、距離Ｔ１３が０μm以下である比較例１〜比較例４においては、積層セラミック電子部品を基板に実装した際の半田による固着強度が低かった。
【０１２０】
本実験例から、積層方向Ｗから見て、第１外部電極１２１および１対の第２外部電極１２２において最も第１主面１１１寄りに位置する端部が、１対の絶縁被覆部１３０において最も第１主面１１１寄りに位置する端部より、第１主面１１１に近い位置に位置していることにより、第１外部電極１２１および１対の第２外部電極１２２の各々において、１対の絶縁被覆部１３０によって覆われずに半田と接触する部分の表面積を十分に確保して、半田の固着強度を高くできることが確認できた。特に、距離Ｔ１３が２０μm以上である場合に、積層セラミック電子部品を基板に実装した際の半田による固着強度を安定して高められることが確認できた。
【０１２１】
これは、図２に示すように、積層方向Ｗから見て、第１外部電極１２１および１対の第２外部電極１２２の各々の高さ方向Ｔの長さが、１対の絶縁被覆部１３０の高さ方向Ｔの長さより長くなるに従って、第１外部電極１２１および１対の第２外部電極１２２の各々の長さ方向Ｌの長さも長くなるため、第１外部電極１２１および１対の第２外部電極１２２の各々の露出している表面積が急激に大きくなるためである。
【０１２２】
なお、距離Ｔ１３が２００μmより大きい場合、第１外部電極１２１および１対の第２外部電極１２２の各々において、第１外部電極１２１および１対の第２外部電極１２２によって積層体１１０が覆われる部分の表面積が大きくなりすぎ、１対の絶縁被覆部１３０を第２主面１１２に付着させることが難しくなるため好ましくない。
【０１２３】
(実施形態２)
以下、本発明の実施形態２に係る積層セラミック電子部品について説明する。なお、本発明の実施形態２に係る積層セラミック電子部品は、第２主面上の１対の第２外部電極の最大厚さが、第２主面上の１対の絶縁被覆部の最大厚さより厚い点のみ、本発明の実施形態１に係る積層セラミック電子部品１００と異なるため、本発明の実施形態１に係る積層セラミック電子部品１００と同様である構成については説明を繰り返さない。
【０１２４】
図１６は、本発明の実施形態２に係る積層セラミック電子部品を図６と同一の断面視にて示す断面図である。図１７は、本発明の実施形態２に係る積層セラミック電子部品を図７と同一の断面視にて示す断面図である。
【０１２５】
図１６，１７に示すように、本発明の実施形態２に係る積層セラミック電子部品２００は、第２主面１１２上の第１外部電極１２１の最大厚さＴ１は、第２主面１１２上の１対の第２外部電極１２２の最大厚さＴ２より厚い。第２主面１１２上の１対の第２外部電極１２２の最大厚さＴ２は、第２主面１１２上の１対の絶縁被覆部１３０の最大厚さＴ３より厚い。
【０１２６】
積層セラミック電子部品２００の積層体１１０に導電性ペースト１０を塗布する際の塗布装置１においては、第１溝部ｈ１の幅は、１対の第２溝部ｈ２の各々の幅より広い。第１溝部ｈ１の幅が、１対の第２溝部ｈ２の各々の幅より広いため、第２主面１１２上の第１外部電極パターン１２１ａの最大厚さが、第２主面１１２上の１対の第２外部電極パターン１２２ａの最大厚さより厚くなる。
【０１２７】
積層セラミック電子部品２００の積層体１１０にセラミック誘電体スラリー２０を塗布する塗布装置１においては、１対の第３溝部ｈ３の各々の幅は、１対の第２溝部ｈ２の各々の幅より狭い。１対の第３溝部ｈ３の各々の幅が、１対の第２溝部ｈ２の各々の幅より狭いため、第２主面１１２上の１対の絶縁被覆パターン１３０ａの最大厚さが、第２主面１１２上の１対の第２外部電極パターン１２２ａの最大厚さより薄くなる。
【０１２８】
本実施形態に係る積層セラミック電子部品２００は、第２主面１１２上の１対の第２外部電極１２２の最大厚さＴ２は、第２主面１１２上の１対の絶縁被覆部１３０の最大厚さＴ３より厚い。そのため、積層セラミック電子部品２００を基板に実装した際に、１対の絶縁被覆部１３０は基板に接しない。よって、第１外部電極１２１の最大厚さＴ１を小さくすることにより、基板上の積層セラミック電子部品２００の実装高さを低くすることができる。また、第１外部電極１２１の最大厚さＴ１を小さくすることにより、基板上の回路と積層セラミック電子部品２００とを繋ぐ電流経路が短くなるため、等価直列インダクタンス(ESL: Equivalent Series Inductance)を低減できる。
【０１２９】
(実施形態３)
以下、本発明の実施形態３に係る積層セラミック電子部品について説明する。なお、本発明の実施形態３に係る積層セラミック電子部品は、１対の絶縁被覆部の上記重なっている部分が、第１外部電極および１対の第２外部電極の各々の一部に覆われている点が主に、本発明の実施形態１に係る積層セラミック電子部品１００と異なるため、本発明の実施形態１に係る積層セラミック電子部品１００と同様である構成については説明を繰り返さない。
【０１３０】
図１８は、本発明の実施形態３に係る積層セラミック電子部品を図６と同一の断面視にて示す断面図である。図１９は、本発明の実施形態３に係る積層セラミック電子部品を図７と同一の断面視にて示す断面図である。図２０は、本発明の実施形態３に係る積層セラミック電子部品を図５と同一の断面視にて示す断面図である。
【０１３１】
図１８，１９に示すように、本発明の実施形態３に係る積層セラミック電子部品３００は、実施形態１に係る積層セラミック電子部品１００に比較して、第１内部電極層１４１の引出電極部および第２内部電極層１４２の引出電極部の各々の、積層体１１０の長さ方向Ｌの長さが長い。
【０１３２】
その結果、図２０に示すように、第１内部電極層１４１の引出電極部の一部と第２内部電極層１４２の引出電極部の一部とが、誘電体層１５０を間に挟んで互いに対向している。よって、本実施形態に係る積層セラミック電子部品３００においては、第１内部電極層１４１の引出電極部と第２内部電極層１４２の引出電極部とによっても静電容量が形成されており、高容量化されている。
【０１３３】
本実施形態においては、１対の絶縁被覆部１３０は、第１外部電極１２１および１対の第２外部電極１２２の各々の一部と高さ方向Ｔにおいて重なっている部分を含む。１対の絶縁被覆部１３０の上記重なっている部分は、第１外部電極１２１および１対の第２外部電極１２２の各々の上記一部に覆われている。すなわち、１対の絶縁被覆部１３０が予め設けられた積層体１１０に、第１外部電極１２１および１対の第２外部電極１２２が設けられている。よって、本実施形態に係る積層セラミック電子部品３００を製造する際には、上記工程Ｓ１０が上記工程Ｓ９より先に行なわれる。
【０１３４】
１対の絶縁被覆部１３０は、第２主面１１２において、第１外部電極１２１および１対の第２外部電極１２２の互いに対向している部分を覆っているため、第１外部電極１２１および１対の第２外部電極１２２を形成した際に、第１内部電極層１４１と第２内部電極層１４２とが短絡することを抑制できる。
【０１３５】
(実施形態４)
以下、本発明の実施形態４に係る積層セラミック電子部品について説明する。なお、本発明の実施形態４に係る積層セラミック電子部品は、第２主面上の１対の第２外部電極の最大厚さが、第２主面上の１対の絶縁被覆部の最大厚さより厚い点のみ、本発明の実施形態３に係る積層セラミック電子部品３００と異なるため、本発明の実施形態３に係る積層セラミック電子部品３００と同様である構成については説明を繰り返さない。
【０１３６】
図２１は、本発明の実施形態４に係る積層セラミック電子部品を図６と同一の断面視にて示す断面図である。図２２は、本発明の実施形態４に係る積層セラミック電子部品を図７と同一の断面視にて示す断面図である。
【０１３７】
図２１，２２に示すように、本発明の実施形態４に係る積層セラミック電子部品４００は、第２主面１１２上の第１外部電極１２１の最大厚さＴ１は、第２主面１１２上の１対の第２外部電極１２２の最大厚さＴ２より厚い。第２主面１１２上の１対の第２外部電極１２２の最大厚さＴ２は、第２主面１１２上の１対の絶縁被覆部１３０の最大厚さＴ３より厚い。
【０１３８】
そのため、積層セラミック電子部品４００を基板に実装した際に、１対の絶縁被覆部１３０は基板に接しない。よって、第１外部電極１２１の最大厚さＴ１を小さくすることにより、基板上の積層セラミック電子部品４００の実装高さを低くすることができる。また、第１外部電極１２１の最大厚さＴ１を小さくすることにより、基板上の回路と積層セラミック電子部品４００とを繋ぐ電流経路が短くなるため、等価直列インダクタンス(ESL: Equivalent Series Inductance)を低減できる。
【０１３９】
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
【０１４０】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４１】
１  塗布装置、１ａ  第１塗布機構、１ｂ  第２塗布機構、２ａ  第１容器、２ｂ  第２容器、３ａ  第１供給ローラ、３ｂ  第２供給ローラ、４ａ，４ｃ  第１転写ローラ、４ｂ，４ｄ  第２転写ローラ、５ａ  第１スクレーパ、５ｂ  第２スクレーパ、６  キャリアテープ、１０  導電性ペースト、２０  セラミック誘電体スラリー、１００，２００，３００，４００  積層セラミック電子部品、１１０  積層体、１１１  第１主面、１１２  第２主面、１１３  第１側面、１１４  第２側面、１１５  第１端面、１１６  第２端面、１２１  第１外部電極、１２１ａ  第１外部電極パターン、１２２  第２外部電極、１２２ａ  第２外部電極パターン、１３０  絶縁被覆部、１３０ａ  絶縁被覆パターン、１４０  内部電極層、１４１  第１内部電極層、１４２  第２内部電極層、１５０  誘電体層、Ｌ  長さ方向、Ｔ  高さ方向、Ｗ  積層方向、ａｘ  回転軸、ｈ１  第１溝部、ｈ２  第２溝部、ｈ３  第３溝部。
【図１】
2017220525.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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