(57)【要約】【課題】コンタクト抵抗を増大させず、セルピッチ縮小のネックとなることなく、ニッケルシリサイドを形成する際、ニッケルが層間絶縁膜に浸み込むことを防止する。【解決手段】ゲート絶縁膜６およびゲート電極７上に層間絶縁膜８を形成し、層間絶縁膜８を開口して、コンタクトホールを形成する。次に、層間絶縁膜８と、コンタクトホールにより露出した領域４、５と、を窒化チタン膜１０で覆い、エッチバックにより窒化チタン膜１０をゲート絶縁膜６と層間絶縁膜８のコンタクトホールに露出した端部のみに残す。次に、層間絶縁膜８と、コンタクトホールにより露出した領域４、５と、をニッケル膜で覆い、層間絶縁膜８と直接接しているニッケル膜を除去した後、ニッケル膜を加熱し、ニッケルシリサイド層９を形成する。【選択図】図１
2017168681.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板のおもて面に堆積された、前記ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型のワイドバンドギャップ半導体堆積層と、
前記ワイドバンドギャップ半導体堆積層の、前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型領域と、
前記第２導電型領域内に選択的に設けられた第１導電型領域と、
前記ワイドバンドギャップ半導体堆積層の前記第２導電型領域に挟まれた部分の表面、および、前記第２導電型領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜に開口された、前記第２導電型領域および前記第１導電型領域に到達するコンタクトホールと、
前記コンタクトホールの底面で、前記第２導電型領域および前記第１導電型領域に接するニッケルシリサイド層と、
前記ニッケルシリサイド層上に設けられた表面電極と、
前記ワイドバンドギャップ半導体基板の裏面に設けられた裏面電極と、
を備え、前記ゲート絶縁膜と前記層間絶縁膜の前記コンタクトホールに露出した端部が窒化チタン膜で覆われていることを特徴とする半導体装置。
【請求項２】
シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型のワイドバンドギャップ半導体堆積層を形成する工程と、
前記ワイドバンドギャップ半導体堆積層の表面層に、第２導電型領域を選択的に形成する工程と、
前記第２導電型領域内に第１導電型領域を選択的に形成する工程と、
前記ワイドバンドギャップ半導体堆積層の前記第２導電型領域に挟まれた部分の表面、および、前記第２導電型領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を開口し、前記第２導電型領域および前記第１導電型領域に到達するコンタクトホールを形成する工程と、
前記層間絶縁膜と、前記コンタクトホールにより露出した前記第２導電型領域および前記第１導電型領域と、を窒化チタン膜で覆う工程と
エッチバックにより前記窒化チタン膜を前記ゲート絶縁膜と前記層間絶縁膜のコンタクトホールに露出した端部のみに残す工程と、
前記層間絶縁膜と、前記コンタクトホールにより露出した前記第２導電型領域および前記第１導電型領域と、をニッケル膜で覆う工程と
前記層間絶縁膜と直接接している前記ニッケル膜を除去する工程と、
前記ニッケル膜を加熱し、ニッケルシリサイド層を形成する工程と
前記ニッケルシリサイド層上に表面電極を形成する工程と、
前記ワイドバンドギャップ半導体基板の裏面に裏面電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記ニッケル膜を除去する工程は、前記ゲート電極脇の平坦部にてレジストパターンを形成することで、前記層間絶縁膜と直接接している前記ニッケル膜を除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ニッケル膜を除去する工程は、前記レジストパターンを前記層間絶縁膜の端部および前記ゲート絶縁膜の端部から前記ゲート電極への方向に、前記コンタクトホールを形成するためのレジストパターンより、０．２〜０．８μｍ大きく形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、パワーデバイスとして用いられている半導体デバイスは、半導体材料としてシリコン（Ｓｉ）を用いたものが主流である。しかし、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）は、シリコンと比較して熱伝導度が３倍、最大電界強度が１０倍、電子のドリフト速度が２倍という物性値を有している。このため、ＳｉＣは、絶縁破壊電圧が高く低損失で高温動作可能なパワーデバイスとして、近年その応用が研究されている。
【０００３】
ＳｉＣデバイスの中でも、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）においては、表面側の基板とのオーミックコンタクトを得るために、ニッケル（Ｎｉ）シリサイドを一般的に用いる。その製造方法は以下の通りである。
【０００４】
まず、ＳｉＣ基板に所望の不純物層を形成した後、ゲート絶縁膜を形成し、ゲート絶縁膜上にポリシリコンのパターンを形成する。次に、ポリシリコン上に層間絶縁膜を形成した後、コンタクトが必要な箇所をエッチングにより開口する。次に、コンタクトホール底面にＮｉ膜を形成し、急速加熱処理を行うことでＮｉシリサイドを形成する。
【０００５】
Ｎｉシリサイド形成の際、Ｎｉ膜が層間絶縁膜と接していると、急速加熱処理時にＮｉが層間絶縁膜に浸み込んで絶縁性が低下してしまうため、リフトオフ法を用いることにより、Ｎｉ膜と層間絶縁膜との接触を回避する技術がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４６７１３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法は、コンタクトホールの形成にウェットエッチングを用いていることから微細化には向かず、さらにリフトオフ時に異物が付着するという問題がある。そこで、層間絶縁膜上に窒化チタン（ＴｉＮ）膜を形成し、Ｎｉが層間絶縁膜に浸み込むことを防止する方法が考えられる。具体的には、コンタクト開口後にＴｉＮ膜を反応性スパッタリング（以下、スパッタと略する）等でＳｉＣ基板の全面に形成し、コンタクトホール底面のシリサイド化させたい部分をドライエッチングによりＴｉＮ膜を開口する。次に、スパッタもしくは蒸着によりＮｉ膜をＴｉＮ膜の開口部に形成し、急速加熱処理を行うことでＮｉシリサイドを形成する方法である。
【０００８】
図９は、コンタクト開口後にＴｉＮ膜を形成した縦型ＭＯＳＦＥＴの構成を示す断面図である。図９に示すように、コンタクトホール底面にＴｉＮ膜を開口する際、アライメントずれや寸法精度を見越して、コンタクト開口幅よりもＴｉＮ膜開口幅を小さくする必要がある。このため、Ｎｉシリサイド層９を形成できる面積が狭くなりコンタクト抵抗が増大するという問題がある。また、コンタクト開口部にＴｉＮ膜開口部を形成するため、コンタクト開口部を縮小することができず、コンタクト開口部がデバイスのセルピッチを縮小する際のネックになるという問題もある。
【０００９】
この発明は、コンタクト抵抗を増大させず、セルピッチ縮小のネックとなることなく、ニッケルシリサイドを形成する際、ニッケルが層間絶縁膜に浸み込むことを防止できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板と、前記ワイドバンドギャップ半導体基板のおもて面に堆積された、前記ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型のワイドバンドギャップ半導体堆積層と、を備える。また、半導体装置は、前記ワイドバンドギャップ半導体堆積層の、前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型領域と、前記第２導電型領域内に選択的に設けられた第１導電型領域と、を備える。また、半導体装置は、前記ワイドバンドギャップ半導体堆積層の前記第２導電型領域に挟まれた部分の表面、および、前記第２導電型領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、を備える。また、半導体装置は、前記層間絶縁膜に開口された、前記第２導電型領域および前記第１導電型領域に到達するコンタクトホールと、前記コンタクトホールの底面で、前記第２導電型領域および前記第１導電型領域に接するニッケルシリサイド層と、前記ニッケルシリサイド層上に設けられた表面電極と、前記ワイドバンドギャップ半導体基板の裏面に設けられた裏面電極と、を備える。また、前記ゲート絶縁膜と前記層間絶縁膜の前記コンタクトホールに露出した端部が窒化チタン膜で覆われている。
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置の製造方法は、まず、シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型のワイドバンドギャップ半導体堆積層を形成する。次に、前記ワイドバンドギャップ半導体堆積層の表面層に、第２導電型領域を選択的に形成する。次に、前記第２導電型領域内に第１導電型領域を選択的に形成する。次に、前記ワイドバンドギャップ半導体堆積層の前記第２導電型領域に挟まれた部分の表面、および、前記第２導電型領域の表面にゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。次に、前記ゲート絶縁膜および前記ゲート電極上に層間絶縁膜を形成する。次に、前記層間絶縁膜を開口し、前記第２導電型領域および前記第１導電型領域に到達するコンタクトホールを形成する。次に、前記層間絶縁膜と、前記コンタクトホールにより露出した前記第２導電型領域および前記第１導電型領域と、を窒化チタン膜で覆う。次に、エッチバックにより前記窒化チタン膜を前記ゲート絶縁膜と前記層間絶縁膜のコンタクトホールに露出した端部のみに残す。次に、前記層間絶縁膜と、前記コンタクトホールにより露出した前記第２導電型領域および前記第１導電型領域と、をニッケル膜で覆う。次に、前記層間絶縁膜と直接接している前記ニッケル膜を除去する。次に、前記ニッケル膜を加熱し、ニッケルシリサイド層を形成する。次に、前記ニッケルシリサイド層上に表面電極を形成する。次に、前記ワイドバンドギャップ半導体基板の裏面に裏面電極を形成する。
【００１２】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ニッケル膜の除去は、前記ゲート電極脇の平坦部にてレジストパターンを形成することで、前記層間絶縁膜と直接接している前記ニッケル膜を除去することを特徴とする。
【００１３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ニッケル膜の除去は、前記レジストパターンを前記層間絶縁膜の端部および前記ゲート絶縁膜の端部から前記ゲート電極への方向に、前記コンタクトホールを形成するためのレジストパターンより、０．２〜０．８μｍ大きく形成することを特徴とする。
【００１４】
上述した発明によれば、層間絶縁膜の端部およびゲート絶縁膜の端部にＴｉＮ膜が形成され、ＴｉＮ膜により、Ｎｉが層間絶縁膜に浸み込むことを防止できる。また、Ｎｉシリサイド層がコンタクトホール底面全体に形成できるため、コンタクト抵抗を増大させることがない。具体的には、コンタクト開口後にＴｉＮ膜を形成した図９の縦型ＭＯＳＦＥＴより、コンタクト抵抗を約３割低減することが可能となる。
【００１５】
また、コンタクト開口部にＴｉＮ膜用の開口部を再度形成する必要がないため、コンタクト開口部を縮小することができ、コンタクト開口部がデバイスのセルピッチを縮小する際のネックにならない。
【発明の効果】
【００１６】
本発明にかかる半導体装置と半導体装置の製造方法によれば、コンタクト抵抗を増大させず、セルピッチ縮小のネックとなることなく、ニッケルシリサイドを形成する際、ニッケルが層間絶縁膜に浸み込むことを防止できるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】実施の形態にかかる縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図２】実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。
【図４】実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。
【図５】実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。
【図６】実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。
【図７】実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。
【図８】Ｎｉ膜のフォトリソグラフィ工程におけるレジストパターンを示す断面図である。
【図９】コンタクト開口後にＴｉＮ膜を形成した縦型ＭＯＳＦＥＴの構成を示す断面図である。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００１９】
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素を用いて作製（製造）された炭化珪素半導体装置について、縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる縦型ＭＯＳＦＥＴの構成を示す断面図である。
【００２０】
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型のワイドバンドギャップ半導体基板）１の第１主面（おもて面）にｎ-型炭化珪素エピタキシャル層（第１導電型のワイドバンドギャップ半導体堆積層）２が堆積されている。
【００２１】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。
【００２２】
炭化珪素半導体基体のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１に対して反対側（炭化珪素半導体基体のおもて面側）の表面には、ｐ型チャネル層（第２導電型領域）３が選択的に設けられている。
【００２３】
ｐ型チャネル層３の内部に、ｎ+型ソース領域４（第１導電型領域）がｎ-型炭化珪素エピタキシャル層２と離して、選択的に設けられている。また、ｐ型チャネル層３内のｎ+型ソース領域４の間に、ｎ+型ソース領域４と接するｐ型チャネル層３より高い不純物濃度のｐ+型コンタクト領域５が選択的に設けられている。
【００２４】
ｎ-型炭化珪素エピタキシャル層２のｐ型チャネル層３に挟まれた部分の表面、および、ｐ型チャネル層３の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ+型ソース領域４の表面に設けられていてもよい。
【００２５】
炭化珪素半導体基体のおもて面側に、ゲート電極７を覆うように設けられた層間絶縁膜８が設けられている。層間絶縁膜８に開口されたコンタクトホールにｎ+型ソース領域４およびｐ+型コンタクト領域５に接するＮｉシリサイド層９が設けられている。また、Ｎｉシリサイド層９は、コンタクトホールの底面全体に設けられている。Ｎｉシリサイド層９を介して、ｎ+型ソース領域４およびｐ+型コンタクト領域５と電気的に接続されるソース電極１１（表面電極）が設けられている。
【００２６】
層間絶縁膜８およびゲート絶縁膜６のコンタクトホールに露出した端部がＴｉＮ膜１０で覆われている。ＴｉＮ膜１０により、Ｎｉシリサイド層９が形成される前のＮｉ膜が層間絶縁膜８と接することを妨げられ、ニッケルが層間絶縁膜８に浸み込むことを防ぐことができる。
【００２７】
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、Ｎｉシリサイド層９を介して、裏面電極１２が設けられている。裏面電極１２は、ドレイン電極を構成する。
【００２８】
（実施の形態にかかる縦型ＭＯＳＦＥＴの製造方法）
次に、実施の形態にかかる縦型ＭＯＳＦＥＴの製造方法について説明する。図２〜図７は、実施の形態にかかる縦型ＭＯＳＦＥＴの製造途中の状態を示す断面図である。
【００２９】
まず、窒素がドーピングされたｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１の第１主面上に、窒素がドーピングされた厚さ１５μｍのｎ-型炭化珪素エピタキシャル層２をエピタキシャル成長させる。ここまでの状態が図２に記載されている。
【００３０】
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｐ型の不純物をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面領域の一部に、ｐ型チャネル層３が形成される。次に、ｐ型チャネル層３を形成するためのイオン注入時に用いたマスクを除去する。
【００３１】
次に、ｐ型チャネル層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型チャネル層３の表面領域の一部に、ｎ+型ソース領域４が形成される。次に、ｎ+型ソース領域４を形成するためのイオン注入時に用いたマスクを除去する。
【００３２】
次に、ｐ型チャネル層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｐ型の不純物をイオン注入する。それによって、ｐ型チャネル層３の表面領域の一部に、ｐ+型コンタクト領域５が形成される。次に、ｐ+型コンタクト領域５を形成するためのイオン注入時に用いたマスクを除去する。
【００３３】
次に、ｐ型チャネル層３、ｎ+型ソース領域４およびｐ+型コンタクト領域５を活性化させるための熱処理（アニール）を行う。ここで、ｎ+型ソース領域４、ｐ+型コンタクト領域５を形成する順序は種々変更可能である。ここまでの状態が図３に記載されている。
【００３４】
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６を形成する。これにより、ｎ-型炭化珪素エピタキシャル層２およびｎ-型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜６で覆われる。
【００３５】
次に、ゲート絶縁膜６上に、ゲート電極７として、例えばドープトポリシリコンを形成する。次に、ドープトポリシリコンをパターニングして選択的に除去し、ｎ-型炭化珪素エピタキシャル層２のｐ型チャネル層３に挟まれた部分の表面、および、ｐ型チャネル層３の表面上に、ドープトポリシリコンを残す。このとき、ｎ+型ソース領域４上にドープトポリシリコンを残してもよい。
【００３６】
次に、ゲート電極７を覆うように、層間絶縁膜８を成膜する。次に、層間絶縁膜８をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域４およびｐ+型コンタクト領域５を露出させる。ここで、ゲート電極７の幅がゲート絶縁膜６の幅より短いため、層間絶縁膜８に段差部１５が生じる。ここまでの状態が図４に記載されている。
【００３７】
次に、炭化珪素半導体基体のおもて面側に、ＴｉＮ膜１０を全面に成膜する。これにより、コンタクトホールにより露出したｎ+型ソース領域４の表面（ｎ+型炭化珪素基板１と反対側の面）ならびにｐ+型コンタクト領域５の表面、コンタクトホールにより露出した層間絶縁膜８の端部ならびにゲート絶縁膜６の端部、および、層間絶縁膜８の表面（ｎ+型炭化珪素基板１と反対側の面）がＴｉＮ膜１０により覆われる。ここまでの状態が図５に記載されている。
【００３８】
次に、炭化珪素半導体基体のおもて面側の全面のエッチバックを行う。これにより、コンタクトホールにより露出したｎ+型ソース領域４の表面ならびにｐ+型コンタクト領域５の表面、および、層間絶縁膜８の表面からＴｉＮ膜１０が除去される。つまり、コンタクトホールにより露出した層間絶縁膜８の端部およびゲート絶縁膜６の端部にスペーサとしてＴｉＮ膜１０が残される。この際、層間絶縁膜８の段差部１５にＴｉＮ膜１０が残っても構わない。ここまでの状態が図６に記載されている。
【００３９】
次に、炭化珪素半導体基体のおもて面側に、Ｎｉ膜１３を全面に成膜する。これにより、コンタクトホールにより露出したｎ+型ソース領域４の表面ならびにｐ+型コンタクト領域５の表面、ＴｉＮ膜１０に覆われた層間絶縁膜８の端部ならびにゲート絶縁膜６の端部、および、層間絶縁膜８の表面がＮｉ膜１３により覆われる。
【００４０】
次に、層間絶縁膜８と直接接しているＮｉ膜１３をフォトリソグラフィ工程で除去する。これは、Ｎｉ膜１３が層間絶縁膜８と接した状態のパターンが形成されると、その後の加熱処理で層間絶縁膜８へのニッケルの浸み込みが発生し、層間絶縁膜８の絶縁性が低下し、短絡不良の原因となるためである。この除去により、コンタクトホールにより露出したｎ+型ソース領域４の表面ならびにｐ+型コンタクト領域５の表面、および、ＴｉＮ膜１０に覆われた層間絶縁膜８の端部ならびにゲート絶縁膜６の端部にＮｉ膜１３が残される。ここまでの状態が図７に記載されている。
【００４１】
しかしながら、このフォトリソグラフィ工程は、ウェットエッチングによりパターン形成を行うため、サイドエッチングが入ること、および、レジストとＮｉ膜１３との界面からのエッチングが進行すること等の理由により寸法の制御が難しい。
【００４２】
このため、実施の形態では、ゲート電極７脇の平坦部１６にてレジストパターンを形成する。ここで、平坦部１６とは、コンタクトホールより一段高いＴｉＮ膜１０の上面及び層間絶縁膜８の端部上面である。これにより、制御性良く、コンタクトホールにより露出したｎ+型ソース領域４の表面ならびにｐ+型コンタクト領域５の表面、および、層間絶縁膜８の端部ならびにゲート絶縁膜６の端部にＮｉ膜１３のパターンを形成することができる。つまり、Ｎｉ膜１３が層間絶縁膜８と接していない状態のパターンが形成される。
【００４３】
ここで、図８は、Ｎｉ膜のフォトリソグラフィ工程におけるレジストパターン１４を示す断面図である。このフォトリソグラフィ工程におけるレジストパターン１４は、コンタクトホールを形成するためのレジストパターンより、ゲート電極７の方向に０．２〜０．８μｍ大きく形成される。具体的には、図８に示すように、層間絶縁膜８の端部およびゲート絶縁膜６の端部からゲート電極７の方向に０．２〜０．８μｍ大きく５．４〜７．０μｍのレジストパターン１４が形成される。レジストパターン１４を大きく形成しても、ウェットエッチングのためエッチング後はパターンが狭くなる。平坦部１６でレジストパターン１４の端部を形成しておくとＮｉ膜１３が層間絶縁膜８上でエッチングされ、コンタクトホールにのみＮｉ膜１３が残ることを実験で確認した。
【００４４】
次に、炭化珪素半導体基体の裏面側全面にもＮｉ膜１３を成膜して、シンタリング（熱処理）により炭化珪素半導体部（ｎ+型炭化珪素基板１、ｎ+型ソース領域４およびｐ+型コンタクト領域５とＮｉ膜１３とを反応させてＮｉシリサイド層９を形成することで、炭化珪素半導体部とのオーミックコンタクトを形成する。なお、Ｎｉシリサイド層９の形成後に、未反応のＮｉをウェットエッチングにより除去する工程を加えても良い。最後に、表面および裏面に電極となる金属膜を成膜することで、図１に示したＭＯＳＦＥＴが完成する。
【００４５】
以上、説明したように、実施の形態にかかる半導体装置によれば、層間絶縁膜の端部およびゲート絶縁膜の端部にＴｉＮ膜が形成され、ＴｉＮ膜により、Ｎｉが層間絶縁膜に浸み込むことを防止できる。また、Ｎｉシリサイド層がコンタクトホール底面全体に形成できるため、コンタクト抵抗を増大させることがない。具体的には、コンタクト開口後にＴｉＮ膜を形成した図９の縦型ＭＯＳＦＥＴより、コンタクト抵抗を約３割低減することが可能となる。
【００４６】
また、コンタクト開口部にＴｉＮ膜用の開口部を再度形成する必要がないため、コンタクト開口部を縮小することができ、コンタクト開口部がデバイスのセルピッチを縮小する際のネックにならない。
【００４７】
また、実施の形態にかかる半導体装置の製造方法によれば、５．４〜７．０μｍのレジストパターン１４によってほぼ同様なＮｉパターンが形成された。層間絶縁膜段差やコンタクトホール段差がある状態では、平坦面のフォトリソグラフィとはサイドエッチの入り方が異なり、平坦面のフォトリソグラフィの方が制御性良くパターン形成ができ、セルピッチを縮小する際に有利となる。
【００４８】
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００５０】
１  ｎ+型炭化珪素基板
２  ｎ-型炭化珪素エピタキシャル層
３  ｐ型チャネル層
４  ｎ+型ソース領域
５  ｐ+型コンタクト領域
６  ゲート絶縁膜
７  ゲート電極
８  層間絶縁膜
９  Ｎｉシリサイド層
１０  ＴｉＮ膜
１１  ソース電極
１２  裏面電極
１３  Ｎｉ膜
１４  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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