(57)【要約】 【課題】電極と電荷蓄積層との間の電荷のトンネリングを抑制し、かつ、トンネル膜の劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、半導体層を備える。積層体は、半導体層上に設けられた第１絶縁層および電極層を含む。チャネル層は、積層体に設けられたホール内に設けられ、半導体層に電気的に接続する。第２絶縁層は、チャネル層と電極層との間に設けられている。電荷蓄積層は、第２絶縁層と電極層との間に設けられている。第２絶縁層は、電荷蓄積層と電極層との間に設けられている。第２絶縁層は、電荷蓄積層側に設けられた絶縁膜と電極層側に設けられた第１誘電体層とを含む。第１誘電体層は、酸化物となったときに酸化アルミニウムよりも高い誘電率を有する第１材料と、第１材料の酸化物よりも誘電率の低い第２材料と、酸素とを含む層である。【選択図】図３
2017168527.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられた第１絶縁層および電極層の積層体と、
前記積層体に設けられたホール内に設けられたチャネル層と、
前記チャネル層と前記電極層との間に設けられた第２絶縁層と、
前記第２絶縁層と前記電極層との間に設けられた電荷蓄積層と、
前記電荷蓄積層と前記電極層との間に設けられた第３絶縁層であって、前記電荷蓄積層側に設けられた絶縁膜と前記電極層側に設けられた第１誘電体層とを含む前記第３絶縁層とを備え、
前記第１誘電体層は、酸化物となったときに酸化アルミニウムよりも高い誘電率を有する第１材料と、前記第１材料の酸化物よりも誘電率の低い第２材料と、酸素とを含む層である、半導体記憶装置。
【請求項２】
前記第１材料は、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、イットリウム（Ｙ）の少なくとも１つを含む材料である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２材料は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）の少なくとも１つを含む材料である、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第３絶縁層は、前記電荷蓄積層と前記電極層との間、および、前記第１絶縁層と前記電極層との間に設けられている、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第３絶縁層の前記第１誘電体層は、前記電荷蓄積層と前記電極層との間、および、前記第１絶縁層と前記電極層との間に設けられおり、
前記第３絶縁層内の前記絶縁膜は、前記ホールの内に設けられている、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第３絶縁層は、前記ホールの内に設けられている、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項７】
半導体層上に第１絶縁層および犠牲層を積層し、
前記第１絶縁層および前記犠牲層に前記半導体層に達するホールを形成し、
前記ホールの内面に電荷蓄積層、第２絶縁層、チャネル層を形成し、
隣接する前記ホール間の前記第１絶縁層および前記犠牲層に前記積層方向へ前記半導体層に達するスリットを形成し、
前記スリットを介して前記犠牲層を除去し、
前記犠牲層の除去後、前記積層方向に隣接する前記第１絶縁層の対向面および前記電荷蓄積層の側面に、絶縁膜および第１誘電体層を積層した第３絶縁層を形成し、あるいは、前記ホールの形成後、前記電荷蓄積層の形成前に、前記第３絶縁層の前記絶縁膜または前記絶縁膜および前記第１誘電体層を前記ホールの内面に形成し、
前記積層方向に隣接する前記第１絶縁層間に、前記第３絶縁層を介して電極層を形成することを具備し、
前記第１誘電体層は、酸化物として酸化アルミニウムよりも高い誘電率を有する第１材料と、前記第１材料よりも誘電率の低い第２材料と、酸素とを含む層である、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の半導体メモリのメモリセルには、電荷蓄積層と電極（ワード線）との間に電荷ブロック層が設けられている。電荷ブロック層の誘電率が低過ぎると、データ消去の際に、電荷が電極から電荷蓄積層へバックトンネリングしてしまう。この場合、データの消去時間が長くなってしまう。一方、電荷ブロック層の誘電率が高過ぎると、データ書込みおよび消去の際に、トンネル膜に大きな電気的ストレスがかかり、トンネル膜が劣化し易くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８４５２２号公報
【特許文献２】特開２００７−１８４５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電極と電荷蓄積層との間の電荷のトンネリングを抑制し、かつ、トンネル膜の劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、半導体層を備える。積層体は、半導体層上に設けられた第１絶縁層および電極層を含む。チャネル層は、積層体に設けられたホール内に設けられ、半導体層に電気的に接続する。第２絶縁層は、チャネル層と電極層との間に設けられている。電荷蓄積層は、第２絶縁層と電極層との間に設けられている。第３絶縁層は、電荷蓄積層と電極層との間に設けられている。第３絶縁層は、電荷蓄積層側に設けられた絶縁膜と電極層側に設けられた第１誘電体層とを含む。第１誘電体層は、酸化物となったときに酸化アルミニウムよりも高い誘電率を有する第１材料と、第１材料の酸化物よりも誘電率の低い第２材料と、酸素とを含む層である。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ１の構成の一例を示す断面図。
【図２】メモリホールＭＨとスリットＳＴとの配置の一例を示す平面図。
【図３】電荷ブロック層４０およびその周辺の構成の一例を示す断面図。
【図４】第１の実施形態によるメモリ１の製造方法の一例を示す断面図。
【図５】図４に続く、メモリ１の製造方法を示す断面図。
【図６】図５に続く、メモリ１の製造方法を示す断面図。
【図７】図６に続く、メモリ１の製造方法を示す断面図。
【図８】図７に続く、メモリ１の製造方法を示す断面図。
【図９】第２実施形態に従ったメモリ１の電荷ブロック層４０およびその周辺の構成の一例を示す断面図。
【図１０】第３実施形態に従ったメモリ１の電荷ブロック層４０およびその周辺の構成の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００８】
（第１実施形態）
図１は、第１実施形態によるＮＡＮＤ型ＥＥＰＲＯＭ１（以下、メモリ１ともいう）の構成の一例を示す断面図である。メモリ１は、例えば、メモリセルを３次元的に配置した積層型メモリでよい。
【０００９】
メモリ１は、半導体層１０と、電極層２０と、層間絶縁層３０と、電荷ブロック層４０と、電荷蓄積層５０と、トンネル絶縁層６０と、チャネル層７０と、コア絶縁層８０と、層間絶縁層９０とを備えている。
【００１０】
半導体層１０は、例えば、シリコン基板等の半導体基板でよい。あるいは、半導体層１０は、ＳＯＩ（Silicon On Insulator）層の半導体層であってもよい。
【００１１】
複数の電極層２０は、半導体層１０の上方にその表面に対して略垂直方向Ｚに積層されている。また、電極層２０は、半導体層１０の表面上において図１の紙面に対して垂直方向Ｙに延伸しており、ワード線およびメモリセルの制御電極として機能する導電体層である。従って、Ｚ方向（電極層２０の積層方向）に隣接する複数の電極層２０は、それぞれ層間絶縁層３０および電荷ブロック層４０によって電気的に分離されている。電極層２０には、例えば、タングステン、ＴｉＮ等の導電性金属が用いられる。
【００１２】
第１絶縁層としての層間絶縁層３０も、半導体層１０の上方にＺ方向に積層されている。層間絶縁層３０は、Ｚ方向に隣接する電極層２０間に設けられている。即ち、電極層２０および層間絶縁層３０は、半導体層１０の表面上においてＺ方向へ交互に積層された積層体となっている。層間絶縁層３０には、例えば、シリコン酸化膜等の絶縁材料が用いられている。
【００１３】
第３絶縁層としての電荷ブロック層４０は、電極層２０と層間絶縁層３０との間、および、電荷蓄積層５０と電極層２０との間に設けられている。即ち、本実施形態において、電荷ブロック層４０は、電極層２０の三面（一側面、上面および下面）に設けられている。電荷ブロック層４０は、電荷蓄積層５０と電極層２０との間の電荷のトンネリングを抑制する機能を有する。例えば、データ書込みの際に、電子がチャネル層７０から電荷蓄積層５０を通過して電極層２０へ抜けてしまうことを抑制する。データ消去の際に、電子が電極層２０から電荷蓄積層５０を通過してチャネル層７０へ抜けてしまうこと（バックトンネリング）を抑制する。電荷ブロック層４０のより詳細な構成については、図３を参照して後述する。
【００１４】
電極層２０および層間絶縁層３０を含む積層体には、メモリホールＭＨがＺ方向に積層体の上面から底面まで設けられている。即ち、メモリホールＭＨの上端は、積層体の最上層の層間絶縁層３０の上面にあり、メモリホールＭＨの下端は、半導体層１０の表面にあり、積層体の積層方向Ｚに設けられている。メモリホールＭＨの内面には、電荷蓄積層５０、トンネル絶縁層６０およびチャネル層７０が設けられている。さらに、メモリホールＭＨの中心部には、コア絶縁層８０が設けられている。
【００１５】
電荷蓄積層５０は、メモリホールＭＨの内面において層間絶縁層３０の側面および電荷ブロック層４０の側面に設けられている。電荷蓄積層５０は、トンネル絶縁層６０と電極層２０との間に設けられ、電極層２０の側面に電荷ブロック層４０を介して面している。１つの電極層２０と対向する電荷蓄積層５０の部分が１つのメモリセルＭＣの電荷蓄積層５０に該当する。電荷蓄積層５０には、例えば、ポリシリコン等の半導体材料、ＳｉＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ等の高誘電体材料、または、金属を含む高誘電体材料等が用いられている。各メモリセルＭＣの電荷蓄積層５０は、データ書込みの際にトンネル絶縁層６０を介してチャネル層７０から電荷（電子）を受け取り、データ消去の際にトンネル絶縁層６０を介してチャネル層７０へ電荷を放出する。これにより、メモリセルＭＣは、電荷蓄積層５０にデータを格納することができる。
【００１６】
第２絶縁層としてのトンネル絶縁層６０は、メモリホールＭＨの内面において電荷蓄積層５０上に設けられている。即ち、トンネル絶縁層６０は、チャネル層７０と電極層２０との間に設けられ、電極層２０の側面に電荷ブロック層４０および電荷蓄積層５０を介して面している。トンネル絶縁層６０には、例えば、シリコン酸化膜等の絶縁材料が用いられている。
【００１７】
チャネル層７０は、メモリホールＭＨの内面においてトンネル絶縁層６０上に設けられている。即ち、チャネル層７０は、コア絶縁層８０と電極層２０との間に設けられ、電極層２０の側面にトンネル絶縁層６０、電荷ブロック層４０および電荷蓄積層５０を介して面している。チャネル層７０は、メモリホールＭＨの底部において半導体層１０と電気的に接続されている。また、チャネル層７０は、図示しないが、コンタクトプラグを介してビット線に接続されている。これにより、チャネル層７０は、メモリホールＭＨを介してビット線と半導体層１０との間に電気的に接続される。チャネル層７０には、例えば、アモルファスシリコン、ポリシリコン、金属等の導電性材料が用いられる。電荷（電子）は、電極層２０からの電界（正電圧）を受けて、チャネル層７０からトンネル絶縁層６０をトンネリングして電荷蓄積層５０へ蓄積される。あるいは、電荷は、電極層２０からの電界（負電圧）を受けて、電荷蓄積層５０からトンネル絶縁層６０をトンネリングしてチャネル層７０へ放出される。
【００１８】
コア絶縁層８０は、メモリホールＭＨ内において、チャネル層７０上に設けられている。コア絶縁層８０は、メモリホールＭＨを埋め込むように設けられている。
【００１９】
コア絶縁層８０およびチャネル層７０上には、層間絶縁膜９０がさらに設けられている。層間絶縁膜９０には、チャネル層７０とビット線とを接続するコンタクトプラグ（図示せず）等が設けられている。
【００２０】
スリットＳＴは、電極層２０および電荷ブロック層４０を形成するために用いられる。また、スリットＳＴ内には層間絶縁膜９０が設けられており、スリットＳＴの両側に設けられた隣接するメモリセルＭＣを電気的に分離する。
【００２１】
図２は、メモリホールＭＨとスリットＳＴとの配置の一例を示す平面図である。図１は、図２の１−１線に沿った断面に相当する。メモリホールＭＨは、平面レイアウトにおいて略円形を有し、隣接するスリットＳＴ間にマトリクス状に配列されている。スリットＳＴは、平面レイアウトにおいて、電極層２０（ワード線）の延伸方向と同様にＹ方向に細長く設けられており、かつ、ビット線（図示せず）の延伸方向Ｘと略直交する方向に延伸している。スリットＳＴ内には、層間絶縁膜９０が設けられている。従って、スリットＳＴは、その両側の電極層２０を電気的に分離している。一方、隣接するスリットＳＴ間のメモリホールＭＣは電極層２０（ワード線）を共有している。
【００２２】
図３は、電荷ブロック層４０およびその周辺の構成の一例を示す断面図である。電荷ブロック層４０は、絶縁膜４２と第１誘電体層４４との積層膜である。絶縁膜４２は、第１誘電体層４４よりも誘電率が低い材料であり、例えば、シリコン酸化膜である。以下、絶縁膜４２は、シリコン酸化膜４２ともいう。シリコン酸化膜４２は、第１誘電体層４４と比較して電荷蓄積層５０側に設けられており、第１誘電体層４４と電荷蓄積層５０との間、および、第１誘電体層４４と層間絶縁層３０との間に設けられている。一方、第１誘電体層４４は、シリコン酸化膜４２と比較して電極層２０側に設けられており、シリコン酸化膜４２と電極層２０との間に設けられている。
【００２３】
第１誘電体層４４は、第１材料と、第２材料と、酸素とを含む層である。第１材料は、酸化物となったときに酸化アルミニウム（ＡｌＯ）よりも高い誘電率を有する高誘電体材料である。第１材料には、例えば、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、イットリウム（Ｙ）の少なくとも１つを含む材料が用いられる。これらの材料は、酸化物になると、ジルコニウム酸化物（ＺｒＯ）、ハフニウム酸化物（ＨｆＯ）、ランタン酸化物（ＬａＯ）、イットリウム酸化物（ＹＯ）となり、酸化アルミニウムよりも高い誘電率を有する。第２材料は、第１材料の酸化物よりも誘電率の低い材料であり、添加物として第１材料に添加される。従って、便宜的に、第２材料を、以下、添加物とも呼ぶ。添加物には、例えば、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）の少なくとも１つを含む材料が用いられる。第１材料および添加物は、それぞれ上記材料の２種類以上を含んでいてもよい。
【００２４】
尚、例えば、イットリウム、ランタンまたはハフニウムが第１材料に用いられた場合、添加物には、第１材料よりも誘電率の低い材料を用いる。
【００２５】
第１材料および添加物は、第１誘電体層４４において非結合状態で混合していてもよく、あるいは、互いに結合して化合物となっていてもよい。また、酸素は、第１誘電体層４４において第１材料および添加物の少なくとも一方と結合して化合物となってもよく、あるいは非結合状態で混合してもよい。例えば、酸素は、第１材料と結合し第１材料は酸化物として第１誘電体層４４内に存在していてもよい。この場合、第１誘電体層４４は、第１材料の酸化物の層と添加物の層とを交互に積層した層であってもよい。また、例えば、第１材料にジルコニウム、添加物にシリコンを用いた場合、第１誘電体層４４は、ジルコニウム酸化物とシリコン酸化物の積層した層になっていてもよい。
【００２６】
第１材料の酸化物の誘電率は、アルミニウム酸化物のそれよりも高い。しかし、添加物の誘電率は、第１材料の酸化物の誘電率よりも低い。従って、第１誘電体層４４の誘電率は、アルミニウム酸化物のそれよりも高くなっているが、添加物の導入によって或る程度低下している。例えば、第１材料としてジルコニウムを用いた場合、ジルコニウム酸化物（ＺｒＯ）の誘電率はアルミニウム酸化物のそれよりも高い。さらに、添加物としてシリコンを用いた場合、シリコン酸化物はジルコニウム酸化物（ＺｒＯ）のそれよりも低いので、第１誘電体層４４の誘電率は、ジルコニウム酸化物（ＺｒＯ）の誘電率とシリコン酸化物の誘電率の間の誘電率となり、ジルコニウム酸化物（ＺｒＯ）の誘電率より幾分低下した誘電率となる。尚、第１誘電体層４４の誘電率は、添加物の添加量に依存する。なお、元素添加により結晶相が変化する場合はこれに限らない。例えば、ハフニウム酸化物（ＨｆＯ）にシリコン等を添加した場合、高誘電率結晶相への転移によりある濃度までの添加の場合誘電率は上がり、さらに添加量を増やしていくと再び誘電率は減少する。
【００２７】
このように、第１誘電体層４４の誘電率をアルミニウム酸化物のそれよりも高くすることによって、電荷が電極層２０とチャネル層７０との間をトンネリングすることを抑制することがきる。従って、第１誘電体層４４の誘電率を比較的高くすることによって、データ消去において電極層２０に負電圧が印加された場合に、電極層２０から電荷蓄積層５０へ電荷（電子）がバックトンネリングすることを抑制することができる。バックトンネリングを抑制することによって、データ消去時に電極層２０から電荷蓄積層５０へ進入する電荷が少なくなるので、データ消去時間が短くなる。即ち、データ消去特性が改善する。
【００２８】
一方、第１誘電体層４４の誘電率が高すぎると、電極層２０からの電界がトンネル絶縁層６０に強く印加され、トンネル絶縁層６０が劣化してしまう。トンネル絶縁層６０の劣化は、メモリのデータ保持特性に影響し、信頼性に悪影響を与える。そこで、本実施形態による第１誘電体層４４では、第１材料の酸化物に添加物を導入することによって、第１材料の酸化物の誘電率を幾分低下させる。これにより、トンネル絶縁層６０に印加される電界を緩和し、トンネル絶縁層６０の劣化を抑制することができる。
【００２９】
また、本実施形態では、電荷ブロック層４０のシリコン酸化膜４２を電荷蓄積層５０側に設け、第１誘電体層４４を電極層２０側に設けている。これにより、アルミニウム酸化物よりも誘電率の比較的高い第１誘電体層４４は、シリコン酸化膜４２の厚みの分だけトンネル絶縁層６０から離間する。即ち、シリコン酸化膜４２が第１誘電体層４４と電荷蓄積層５０との間に介在することによって、トンネル絶縁層６０に印加される電極層２０からの電界が緩和される。これにより、トンネル絶縁層６０の劣化は抑制される。このように、本実施形態による電荷ブロック層４０は、電極層２０と電荷蓄積層５０との間の電荷のトンネリングを抑制し、かつ、トンネル絶縁層６０の劣化を抑制することができる。
【００３０】
また、本実施形態では、第１誘電体層４４の誘電率は、厚い低誘電体膜を設けることで低減させているのでは無く、添加物を添加することによって低減させている。従って、電荷ブロック層４０の全体の膜厚を厚くすること無く、第１誘電体層４４の誘電率を或る程度低下させている。これにより、本実施形態による第１誘電体層４４は、メモリセルＭＣのサイズが増大することを抑制することができる。
【００３１】
次に、本実施形態によるメモリ１の製造方法を説明する。
【００３２】
図４（Ａ）〜図８は、第１の実施形態によるメモリ１の製造方法の一例を示す断面図である。
【００３３】
まず、図４（Ａ）に示すように、半導体層１０上に犠牲層２５と層間絶縁層３０とを交互に繰り返し積層して多層積層体を形成する。犠牲層２５には、例えば、シリコン窒化膜が用いられる。第１絶縁層としての層間絶縁層３０には、例えば、シリコン酸化膜が用いられる。犠牲層２５および層間絶縁層３０は、ＣＶＤ(Chemical Vapor Deposition)法またはＡＬＤ (Atomic Layer Deposition) 法を用いて形成される。
【００３４】
次に、図４（Ｂ）に示すように、ＲＩＥ (Reactive Ion Etching) 法を用いて、積層体にメモリホールＭＨを形成する。メモリホールＭＨは、積層体の最上層の層間絶縁層３０の上面から半導体層１０に達するように（積層体を貫通するように）、積層体の積層方向Ｚへ形成される。これにより、メモリホールＭＨの内側面には、犠牲層２５および層間絶縁層３０の側面が露出する。メモリホールＭＨは、図２を参照して説明したように、平面レイアウトにおいて略円形を有し、マトリクス状に配列される。
【００３５】
次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨの内面上に電荷蓄積層５０を形成する。電荷蓄積層５０は、メモリホールＭＨ内において露出された犠牲層２５および層間絶縁層３０の側面に形成される。電荷蓄積層５０には、例えば、シリコン窒化膜が用いられる。
【００３６】
次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨの内面上にさらにトンネル絶縁層６０を形成する。第２絶縁層としてのトンネル絶縁層６０は、電荷蓄積層５０上に形成される。即ち、トンネル絶縁層６０は、電荷蓄積層５０を介してメモリホールＭＨの内面に形成される。トンネル絶縁層６０には、例えば、シリコン酸化膜が用いられる。
【００３７】
次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨの内面上にさらにチャネル層７０を形成する。チャネル層７０は、トンネル絶縁層６０上に形成される。即ち、トンネル絶縁層６０は、電荷蓄積層５０およびトンネル絶縁層６０を介してメモリホールＭＨの内面に形成される。チャネル層７０には、例えば、アモルファスシリコンが用いられる。これにより、図５（Ａ）に示す構造が得られる。
【００３８】
次に、図５（Ｂ）に示すように、リソグラフィ技術およびＲＩＥ法を用いて、メモリホールＭＨの底部に形成されたチャネル層７０、トンネル絶縁層６０および電荷蓄積層５０を除去する。このとき、半導体層１０の表面層を多少除去してもよい。これにより、チャネル層７０、トンネル絶縁層６０および電荷蓄積層５０をメモリホールＭＨの内側面に残置させたまま、半導体層１０の表面を露出する。
【００３９】
次に、図６（Ａ）に示すように、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨの内面上にチャネル層７０を再度形成する。これにより、チャネル層７０が、メモリホールＭＨの底部において半導体層１０と電気的に接続され、かつ、メモリホールＭＨの側面を亘って積層体の上面まで電気的に接続される。
【００４０】
次に、熱処理することによって、チャネル層７０を結晶化し、ポリシリコンにする。
【００４１】
次に、ＣＶＤ法を用いて、メモリホールＭＨ内にコア絶縁層８０を形成する。コア絶縁層８０は、メモリホールＭＨ内においてチャネル層７０上に形成される。コア絶縁層８０には、例えば、シリコン酸化膜が用いられる。ＣＭＰ（Chemical Mechanical Polishing）法等を用いて、コア絶縁層８０は平坦化される。これにより、図６（Ｂ）に示す構造が得られる。
【００４２】
次に、ＲＩＥ法を用いて、犠牲層２５および層間絶縁層３０の積層体にスリットＳＴを形成する。スリットＳＴは、隣接するメモリホールＭＨ間の犠牲層２５および層間絶縁層３０に半導体層１０に達するように形成される。スリットＳＴは、図２を参照して説明したように、平面レイアウトにおいてＹ方向に延伸している。
【００４３】
次に、ウェットエッチング法を用いて、スリットＳＴを介して犠牲層２５を選択的に除去する。犠牲層２５がシリコン窒化物である場合、熱リン酸溶液を用いて犠牲層３５を除去する。これにより図７（Ｂ）に示す構造が得られる。
【００４４】
次に、ＡＬＤ法を用いて、図８に示すように、犠牲層２５を除去した部分に電荷ブロック層４０を形成する。Ｚ方向に隣接する層間絶縁層３０の対向面および電荷蓄積層５０の側面に、電荷ブロック層４０を形成する。電荷ブロック層４０は、絶縁膜４２および第１誘電体層４４の積層膜である。絶縁膜４２を電荷蓄積層５０の側面並びに層間絶縁層３０の上面および下面に形成した後、第１誘電体層４４を絶縁膜４２上に形成する。これにより、電荷蓄積層５０側に絶縁膜４２が形成され、電極層２０側に第１誘電体層４４が形成される。尚、絶縁膜４２は、第１誘電体層４４よりも誘電率が低い材料であり、例えば、シリコン酸化膜である。以下、絶縁膜４２は、シリコン酸化膜４２ともいう。
【００４５】
第１誘電体層４４は、第１材料の酸化膜に添加物を添加した材料である。第１材料の酸化膜は、例えば、ジルコニウム酸化物（ＺｒＯ）、ハフニウム酸化物（ＨｆＯ）、ランタン酸化物（ＬａＯ）、イットリウム酸化物（ＹＯ）の少なくとも１つを含む材料である。添加物は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）の少なくとも１つを含む材料である。
【００４６】
ＡＬＤ法を用いて第１誘電体層４４を形成する場合、第１材料の酸化膜（例えば、ジルコニウム酸化物（ＺｒＯ））を数層堆積するごとに、添加物（例えば、シリコン）を１層堆積する。これにより、第１材料の酸化膜と添加物の層とが或る比率で交互に積層される。第１誘電体層４４内における添加物の比率は、例えば、第１材料の酸化膜を４層堆積するごとに、添加物を１層堆積したことによって得られる比率でもよい。このように、第１誘電体層４４を形成することによって、第１誘電体層４４の誘電率は、第１材料の酸化物の誘電率よりも幾分低下した誘電率となる。尚、添加物の添加量が少なすぎると、第１誘電体層４４の誘電率を低くできず、トンネル絶縁層６０に大きなストレスが印加される。一方、添加物の添加量が多すぎると、電荷ブロック層４０は電荷のバックトンネリングを抑制することが困難となる。
【００４７】
また、電荷ブロック層４０のシリコン酸化膜４２および第１誘電体層４４は、同一装置において連続的に形成してもよい。これにより、電荷ブロック層４０に界面層が形成されることを抑制し、良質な電荷ブロック層４０を形成することができる。
【００４８】
次に、ＣＶＤ法を用いて、電荷ブロック層４０上に電極層２０を形成する。Ｚ方向に隣接する層間絶縁層３０の対向面および電荷蓄積層５０の側面に、電荷ブロック層４０を介して電極層２０を形成する。電極層２０は、例えば、タングステンとＴｉＮとの積層体であってもよい。
【００４９】
その後、層間絶縁膜９０、コンタクトプラグ、配線等を形成することによって、図１に示すメモリ１が完成する。
【００５０】
このように、本実施形態によれば、シリコン酸化膜４２を電荷蓄積層５０側に形成し、第１誘電体層４４を電極層２０側に形成する。また、第１誘電体層４４の誘電率は、アルミニウム酸化物のそれよりも高く、かつ、第１材料の酸化物の誘電率よりも幾分低くなる。これにより、データ消去時において、電極層２０から電荷蓄積層５０へ電荷（電子）がバックトンネリングすることを抑制するとともに、トンネル絶縁層６０に印加される電界を緩和し、トンネル絶縁層６０の劣化を抑制することができる。
【００５１】
（第２実施形態）
図９は、第２実施形態に従ったメモリ１の電荷ブロック層４０およびその周辺の構成の一例を示す断面図である。第２実施形態の電荷ブロック層４０は、シリコン酸化膜４２と第１誘電体層４４との積層膜である点で第１実施形態の電荷ブロック層４０と同様である。また、電極層２０の側面と電荷蓄積層５０との間において、シリコン酸化膜４２は電荷蓄積層５０側に設けられており、第１誘電体層４４は電極層２０側に設けられている。
【００５２】
しかし、第２実施形態では、シリコン酸化膜４２は、メモリホールＭＨの内面に設けられており、第１誘電体層４４の側面および層間絶縁層３０の側面に設けられている。シリコン酸化膜４２は、第１誘電体層４４と層間絶縁層３０との間には設けられていない。一方、第１誘電体層４４は、電荷蓄積層５０と電極層２０との間、および、層間絶縁層３０と電極層２０との間に設けられている。
【００５３】
第２実施形態によるメモリ１は、図４（Ｂ）に示すメモリホールＭＨを形成した後、ＣＶＤ法またはＡＬＤ法を用いてシリコン酸化膜４２をメモリホールＭＨ内に形成する。その後、図５（Ａ）を参照して説明したように、電荷蓄積層５０、トンネル絶縁層６０およびチャネル層７０をメモリホールＭＨ内に形成する。即ち、メモリホールＭＨの形成後、電荷蓄積層５０の形成前に、シリコン酸化膜４２をメモリホールＭＨの内面に形成する。
【００５４】
また、図７（Ａ）に示すように、犠牲層２５を除去した後、シリコン酸化膜４２を形成することなく、第１誘電体層４４を形成する。第２実施形態のその他の工程は、第１実施形態の工程と同様でよい。これにより、図９に示す電荷ブロック層４０を備えたメモリ１を形成することができる。
【００５５】
第２実施形態によれば、電荷ブロック層４０のうちシリコン酸化膜４２は電極層２０の周囲に設けられておらず、メモリホールＭＨの内面に設けられている。これにより、電極層２０の厚みおよび幅が大きくなり、電極層２０の抵抗値を低くすることができる。即ち、ワード線抵抗を低くすることができる。
【００５６】
一方、第１誘電体層４４は、第１実施形態の第１誘電体層４４と同様に電極層２０の周囲に設けられている。従って、Ｚ方向に隣接する複数の第１誘電体層４４は、接電極層２０ごとに分離されている。従って、電荷蓄積層５０内の電荷が第１誘電体層４４を介してＺ方向に隣接する他のメモリセルＭＣへ移動することを抑制することができる。即ち、メモリセルＭＣ内の電荷を該メモリセルＭＣ内に留まらせることができる。これにより、他のメモリセルのデータをディスターブすることを抑制することができる。さらに、第２実施形態は、第１実施形態の効果も得ることができる。
【００５７】
（第３実施形態）
図１０は、第３実施形態に従ったメモリ１の電荷ブロック層４０およびその周辺の構成の一例を示す断面図である。第３実施形態の電荷ブロック層４０は、シリコン酸化膜４２と第１誘電体層４４との積層膜である点で第１実施形態の電荷ブロック層４０と同様である。また、電極層２０の側面と電荷蓄積層５０との間において、シリコン酸化膜４２は電荷蓄積層５０側に設けられており、第１誘電体層４４は電極層２０側に設けられている。
【００５８】
しかし、第３実施形態では、シリコン酸化膜４２および第１誘電体層４４は、ともにメモリホールＭＨの内面に設けられており、電極層２０の側面および層間絶縁層３０の側面に設けられている。シリコン酸化膜４２および第１誘電体層４４は、第１誘電体層４４と層間絶縁層３０との間には設けられていない。
【００５９】
第３実施形態によるメモリ１は、図４（Ｂ）に示すメモリホールＭＨを形成した後、ＡＬＤ法を用いて第１誘電体層４４およびシリコン酸化膜４２をメモリホールＭＨ内に形成する。その後、図５（Ａ）を参照して説明したように、電荷蓄積層５０、トンネル絶縁層６０およびチャネル層７０をメモリホールＭＨ内に形成する。即ち、メモリホールＭＨの形成後、電荷蓄積層５０の形成前に、第１誘電体層４４およびシリコン酸化膜４２をメモリホールＭＨの内面に形成する。
【００６０】
また、図７（Ａ）に示すように、犠牲層２５を除去した後、シリコン酸化膜４２および第１誘電体層４４を形成することなく、電極層２０を形成する。第３実施形態のその他の工程は、第１実施形態の工程と同様でよい。これにより、図１０に示す電荷ブロック層４０を備えたメモリ１を形成することができる。
【００６１】
第３実施形態によれば、電荷ブロック層４０は電極層２０の周囲に設けられておらず、メモリホールＭＨの内面に設けられている。これにより、電極層２０の厚みおよび幅がさらに大きくなり、電極層２０の抵抗値をさらに低くすることができる。即ち、ワード線抵抗をさらに低くすることができる。
【００６２】
一方、第１誘電体層４４も、メモリホールＭＨの内面に設けられているので、Ｚ方向に隣接する複数の第１誘電体層４４は、接電極層２０ごとに分離されていない。従って、電荷蓄積層５０内の電荷が第１誘電体層４４を介してＺ方向に隣接する他のメモリセルＭＣへ移動することが懸念される。しかし、他のメモリセルへのディスターブが非常に小さい場合には、問題にならない。寧ろ、第３実施形態は、電極層２０の抵抗値を非常に低くすることができるというメリットがある。さらに、第３実施形態は、第１実施形態の効果も得ることができる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６４】
１・・・メモリ、１０・・・半導体層、２０・・・電極層、２５・・・犠牲層、３０・・・層間絶縁層、４０・・・電荷ブロック層、４２・・・シリコン酸化膜、４４・・・第１誘電体層、５０・・・電荷蓄積層、６０・・・トンネル絶縁層、７０・・・チャネル層、８０・・・コア絶縁層、９０・・・層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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