(57)【要約】【課題】イコライザ回路において、低消費電力であり且つ信号振幅の低下を伴うことなく補償強度の調整を可能とする。【解決手段】イコライザ回路は、一対の入力端子を有し、一対の入力端子に入力された入力信号のレベルの差分を増幅した信号を一対の出力端子に出力する差動増幅回路と、入力信号のレベルの差分の時間変化を増幅した信号を前記一対の出力端子に出力する差動微分増幅回路と、を含む。【選択図】図７
2017220822.tif 000002
【特許請求の範囲】
【請求項１】
一対の入力端子を有し、前記一対の入力端子に入力された入力信号のレベルの差分を増幅した信号を一対の出力端子に出力する差動増幅回路と、
前記入力信号のレベルの差分の時間変化を増幅した信号を前記一対の出力端子に出力する差動微分増幅回路と、
を含むイコライザ回路。
【請求項２】
前記差動増幅回路は、第１のトランジスタ、第２のトランジスタおよび第１の電流源を有し、前記第１のトランジスタのベースは前記一対の入力端子の一方に接続され、前記第１のトランジスタのコレクタは前記一対の出力端子の一方に接続され、前記第２のトランジスタのベースは前記一対の入力端子の他方に接続され、前記第２のトランジスタのコレクタは前記一対の出力端子の他方に接続され、前記第１のトランジスタのエミッタおよび前記第２のトランジスタのエミッタは前記第１の電流源に接続され、
前記差動微分増幅回路は、第３のトランジスタ、第４のトランジスタ、第２の電流源、第３の電流源および容量素子を有し、前記第３のトランジスタのベースは前記一対の入力端子の一方に接続され、前記第３のトランジスタのコレクタは前記一対の出力端子の一方に接続され、前記第４のトランジスタのベースは前記一対の入力端子の他方に接続され、前記第４のトランジスタのコレクタは前記一対の出力端子の他方に接続され、前記第３のトランジスタのエミッタは前記第２の電流源に接続され、前記第４のトランジスタのエミッタは前記第３の電流源に接続され、前記容量素子は前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの間に設けられている
請求項１に記載のイコライザ回路。
【請求項３】
前記容量素子は、静電容量が可変である可変容量素子である
請求項２に記載のイコライザ回路。
【請求項４】
前記容量素子に対して並列接続された可変抵抗回路を更に含む
請求項２または請求項３に記載のイコライザ回路。
【請求項５】
光信号を受信して前記光信号の光強度に応じた光電流を生成する受光素子と、前記光電流を電圧に変換した電圧信号を生成する変換回路と、前記電圧信号が入力信号として入力されるイコライザ回路と、を含む光モジュールであって、
前記イコライザ回路は、
一対の入力端子を有し、前記一対の入力端子に入力された前記入力信号のレベルの差分を増幅した信号を一対の出力端子に出力する差動増幅回路と、
前記入力信号のレベルの差分の時間変化を増幅した信号を前記一対の出力端子に出力する差動微分増幅回路と、
を含む
光モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、イコライザ回路および光モジュールに関する。
【背景技術】
【０００２】
イコライザ回路は、データ伝送で使われるシグナル・コンディショニング技術の１つであり、伝送信号の周波数特性を調整する補償回路である。一般に、高速な差動信号を送る伝送線路はローパスフィルタとして作用するため、伝送線路を伝搬する信号の高周波成分は減衰する。減衰量は、信号の伝送距離が長ければ長いほど、周波数が高ければ高いほど大きくなる。従って、高速な差動信号を送る場合は、シンボル間干渉ジッタが大きくなりデータを正確に伝送することが困難になる。このような問題を解決するために用いられる方式の１つがイコライザ回路である。イコライザ回路は、伝送線路のローパスフィルタ特性によって失われてしまう高周波成分をブーストすることで信号の周波数特性を補償する。イコライザ回路に関する技術として以下のものが知られている。
【０００３】
例えば、差動接続された一対のトランジスタと、一対のトランジスタのエミッタ間に並列接続された抵抗素子およびキャパシタと、一対のトランジスタの各々のエミッタに接続された電流源と、を含むイコライザ回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２９９６１９号公報
【特許文献２】特開２００９−１７１４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１にイコライザ回路の構成の一例を示す。図１に示すイコライザ回路１０Ｘは、一対のトランジスタＱ１、Ｑ２と、トランジスタＱ１、Ｑ２のソース間に並列接続された抵抗素子ＲｓおよびキャパシタＣを含んで構成されている。イコライザ回路１０Ｘにおいてより大きな補償強度（エンファシス強度）を得たい場合には、一対のトランジスタＱ１、Ｑ２のソース間に接続された抵抗素子Ｒｓの抵抗値を大きくすればよい。しかしながら、抵抗素子Ｒｓの抵抗値を大きくした場合には、差動出力端子ＯＵＴ１およびＯＵＴ２から出力される出力信号の振幅（すなわち、ＤＣゲイン）が小さくなる。ここで、図２は、イコライザ回路１０Ｘの出力ゲインの周波数特性を示すグラフであり、実線が抵抗素子Ｒｓの抵抗値が小さい場合であり、破線が抵抗素子Ｒｓの抵抗値が大きい場合である。このように、図１に示す構成のイコライザ回路１０Ｘによれば、補償強度（エンファシス強度）の調整を出力振幅とは独立に行うことができず、大きな補償強度（エンファシス強度）を得ようとした場合には、出力振幅が小さくなる。
【０００６】
また、イコライザ回路１０Ｘにおいて補償効果を無効化するためには、例えば、抵抗素子Ｒｓの両端にＭＯＳ（Metal-Oxide-Semiconductor）トランジスタによるスイッチを設け、このスイッチをオン状態とすることで抵抗素子の両端を短絡する方法が考えられる。しかしながら、一対のトランジスタのエミッタ間には、ＭＯＳトランジスタによるスイッチのオン抵抗が残留し、この残留抵抗によって出力信号の振幅が低下する。
【０００７】
図３にイコライザ回路の構成の他の例を示す。図３に示すイコライザ回路１０Ｙは、入力端子ＩＮと、主経路Ｐ１上に配置された第１の差動増幅回路５０および減算回路５３と、分岐経路Ｐ２上に配置された第２の差動増幅回路５１およびアンプ群５２を含む。減算回路５３は、第１の差動増幅回路５０の出力信号Ｓ１から第２の差動増幅回路５１の出力信号Ｓ２を減算し、その結果をイコライザ回路１０Ｙの出力信号Ｓ３として出力し、伝送線路Ｚに送出する。
【０００８】
入力端子ＩＮから入力される入力信号は、比較的長い線路長を有する分岐経路Ｐ２を通過することで、第１の差動増幅回路５０に到達するタイミングよりも遅れて第２の差動増幅回路５１に到達する。従って、第２の差動増幅回路５１の出力信号Ｓ２の位相は、第１の差動増幅回路５０の出力信号Ｓ１の位相に対して遅延する。アンプ群５２は直列に接続した複数のアンプからなり、分岐経路Ｐ２を通過することで減衰する入力信号の振幅を回復させる役割を担う。
【０００９】
図４は、第１の差動増幅回路５０の出力信号Ｓ１、第２の差動増幅回路５１の出力信号Ｓ２および減算回路５３の出力信号Ｓ３のタイムチャートである。減算回路５３は、第１の差動増幅回路５０の出力信号Ｓ１から、遅延を生じた第２の差動増幅回路５１の出力信号Ｓ２を減算することで、伝送線路Ｚによる高周波成分の減衰を補償する波形を有する出力信号Ｓ３を出力する。
【００１０】
イコライザ回路１０Ｙによれば、第２の差動増幅回路５１のテイル電流制御によって出力振幅と独立して補償強度（エンファシス強度）を調整することが可能である。しかしながら、イコライザ回路１０Ｙでは、分岐経路Ｐ２上に多段のアンプを設ける必要があり、消費電力が大きい。
【００１１】
イコライザ回路は用途によって、回路内のどの場所に配置するかが異なってくる。入力された劣化波形を補償するイコライザ回路は、回路内部の入力に近い部分に配置される。このような場合は後段の増幅回路で最終的な信号振幅は調整できるため、イコライザ回路自体の出力信号振幅は問題とならない。一方で、回路の出力側に接続された伝送線路での波形劣化を補償するための出力段イコライザは、回路の出力ブロックに配置されるのが好ましい。この場合、イコライザ回路は、波形の歪を補償するだけでなく、必要十分な大きさの信号振幅を出力できる事、および信号歪補償量を外側の劣化線路に合わせて自由に調整できる事が望まれる。また、これらを低消費電力で実現できる事が望ましい。
【００１２】
開示の技術は、低消費電力であり且つ信号振幅の低下を伴うことなく補償強度（エンファシス強度）の調整が可能なイコライザ回路および光モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１３】
開示の技術に係るイコライザ回路は、一対の入力端子を有し、前記一対の入力端子に入力された入力信号のレベルの差分を増幅した信号を一対の出力端子に出力する差動増幅回路を含む。また、イコライザ回路は、前記入力信号のレベルの差分の時間変化を増幅した信号を前記一対の出力端子に出力する差動微分増幅回路を含む。
【発明の効果】
【００１４】
開示の技術によれば、一つの側面として、イコライザ回路において、低消費電力であり且つ信号振幅の低下を伴うことなく補償強度（エンファシス強度）を調整することが可能となる、という効果が得られる。
【図面の簡単な説明】
【００１５】
【図１】イコライザ回路の構成の一例を示す図である。
【図２】イコライザ回路の出力ゲインの周波数特性を示すグラフである。
【図３】コライザ回路の構成の他の例を示す図である。
【図４】イコライザ回路の各部の信号のタイムチャートである。
【図５Ａ】開示の技術の実施形態に係るイコライザ回路の使用形態の一例を示す図である。
【図５Ｂ】開示の技術の実施形態に係るイコライザ回路および伝送線路のそれぞれの周波数特性を示すグラフである。
【図６】開示の技術の実施形態に係るイコライザ回路の構成を示す回路ブロック図である。
【図７】開示の技術の実施形態に係るコライザ回路の構成を示す回路図である。
【図８】開示の技術の実施形態に係るイコライザ回路の各部における信号波形を示す図である。
【図９Ａ】開示の実施形態に係るイコライザ回路において差動微分増幅回路がないと仮定した場合の構成を示す回路図である。
【図９Ｂ】開示の実施形態に係るイコライザ回路において差動増幅回路がないと仮定した場合の構成を示す回路図である。
【図１０Ａ】開示の技術の実施形態に係る差動微分増幅回路において電流源に流れる電流の大きさが比較的小さい場合におけるイコライザ回路の出力信号波形を示す図である。
【図１０Ｂ】開示の技術の実施形態に係る差動微分増幅回路において電流源に流れる電流の大きさが中程度で場合におけるイコライザ回路の出力信号波形を示す図である。
【図１０Ｃ】開示の技術の実施形態に係る差動微分増幅回路において電流源に流れる電流の大きさが比較的大きい場合におけるイコライザ回路の出力信号波形を示す図である。
【図１１Ａ】開示の技術の実施形態に係る差動微分増幅回路においてキャパシタの静電容量が比較的小さく且つ電流源に流れる電流の大きさが比較的小さい場合におけるイコライザ回路の出力信号波形を示す図である。
【図１１Ｂ】開示の技術の実施形態に係る差動微分増幅回路においてキャパシタの静電容量が比較的小さく且つ電流源に流れる電流の大きさが比較的大きい場合におけるイコライザ回路の出力信号波形を示す図である。
【図１１Ｃ】開示の技術の実施形態に係る差動微分増幅回路においてキャパシタの静電容量が比較的大きく且つ電流源に流れる電流の大きさが比較的大きい場合におけるイコライザ回路の出力信号波形を示す図である。
【図１２】開示の技術の実施形態に係る差動微分増幅回路の回路図である。
【図１３Ａ】開示の技術の実施形態に係る差動微分増幅回路のキャパシタの両端の電圧波形を示す図である。
【図１３Ｂ】開示の技術の実施形態に係る差動微分増幅回路のキャパシタに流れる電流の波形を示す図である。
【図１３Ｃ】開示の技術の実施形態に係るイコライザ回路の出力信号波形を示す図である。
【図１４Ａ】開示の技術の実施形態に係る差動微分増幅回路のキャパシタの両端の電圧波形を示す図である。
【図１４Ｂ】開示の技術の実施形態に係る差動微分増幅回路のキャパシタに流れる電流の波形を示す図である。
【図１４Ｃ】開示の技術の実施形態に係るイコライザ回路の出力信号波形を示す図である。
【図１５Ａ】開示の技術の実施形態に係るイコライザ回路の出力信号のアイダイアグラムである。
【図１５Ｂ】開示の技術の実施形態に係るイコライザ回路の出力信号のアイダイアグラムである。
【図１６】開示の技術の他の実施形態に係るイコライザ回路の構成を示す回路図である。
【図１７】開示の技術の他の実施形態に係るイコライザ回路の構成を示す回路図である。
【図１８】開示の技術の他の実施形態に係るイコライザ回路の構成を示す回路図である。
【図１９】開示の技術の他の実施形態に係るイコライザ回路の構成を示す回路図である。
【図２０】開示の技術の実施形態に係る光モジュールの構成を示す図である。
【発明を実施するための形態】
【００１６】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１７】
[第１の実施形態]
図５Ａは、開示の技術の実施形態に係るイコライザ回路１０の使用形態の一例を示す図である。イコライザ回路１０は、前段回路２００から供給される信号の周波数特性を調整して伝送線路Ｚに出力する回路である。なお、伝送線路Ｚは差動伝送線路である。図５Ｂは、イコライザ回路１０および伝送線路Ｚのそれぞれの周波数特性を示すグラフであり、実線がイコライザ回路１０に対応し、破線が伝送線路Ｚに対応する。図５Ｂに示すように、伝送線路Ｚは、ローパスフィルタとして作用し、伝送線路Ｚを伝搬する信号の高周波成分は減衰する。イコライザ回路１０は、伝送線路Ｚによって失われてしまう高周波成分をブーストすることで伝送線路Ｚを通過する信号の周波数特性を補償する。
【００１８】
図６は、イコライザ回路１０の構成を示す回路ブロック図である。イコライザ回路１０は、一対の差動入力端子ＩＮ１およびＩＮ２、一対の差動出力端子ＯＵＴ１およびＯＵＴ２、差動増幅回路１１および差動微分増幅回路１２を含んで構成されている。差動増幅回路１１および差動微分増幅回路１２の入力端は、それぞれ、差動入力端子ＩＮ１およびＩＮ２に接続され、差動増幅回路１１および差動微分増幅回路１２の出力端は、それぞれ、差動出力端子ＯＵＴ１およびＯＵＴ２に接続されている。
【００１９】
差動増幅回路１１は、差動入力端子ＩＮ１およびＩＮ２に入力された入力信号のレベルの差分を増幅した差動増幅信号を差動出力端子ＯＵＴ１およびＯＵＴ２に出力する。差動微分増幅回路１２は、差動入力端子ＩＮ１およびＩＮ２に入力された入力信号のレベルの差分の時間変化を増幅した差動微分増幅信号を差動出力端子ＯＵＴ１およびＯＵＴ２に出力する。差動出力端子ＯＵＴ１およびＯＵＴ２には、差動増幅回路１１の出力信号と差動微分増幅回路１２の出力信号とが足し合わされた信号が現れる。
【００２０】
図７は、イコライザ回路１０の詳細な構成を示す回路図である。差動増幅回路１１は、一対のトランジスタＴ１およびＴ２、負荷抵抗Ｒ１およびＲ２、電流源Ａ１を含んで構成されている。トランジスタＴ１およびＴ２は、バイポーラトランジスタであり、トランジスタＴ１のベースは差動入力端子ＩＮ１に接続され、トランジスタＴ２のベースは差動入力端子ＩＮ２に接続されている。トランジスタＴ１のコレクタは負荷抵抗Ｒ１の一端に接続されると共に差動出力端子ＯＵＴ１に接続されている。トランジスタＴ２のコレクタは負荷抵抗Ｒ２の一端に接続されると共に差動出力端子ＯＵＴ２に接続されている。トランジスタＴ１のエミッタとトランジスタＴ２のエミッタは、相互に接続されると共に電流源Ａ１に接続されている。負荷抵抗Ｒ１およびＲ２の他端は、電源ラインＶｃｃに接続されている。
【００２１】
差動微分増幅回路１２は、一対のトランジスタＴ３およびＴ４、キャパシタＣ、電流源Ａ２およびＡ３を含んで構成されている。トランジスタＴ３およびＴ４は、バイポーラトランジスタであり、トランジスタＴ３のベースは差動入力端子ＩＮ１に接続され、トランジスタＴ４のベースは差動入力端子ＩＮ２に接続されている。トランジスタＴ３のコレクタは負荷抵抗Ｒ１の一端に接続されると共に差動出力端子ＯＵＴ１に接続されている。トランジスタＴ４のコレクタは負荷抵抗Ｒ２の一端に接続されると共に差動出力端子ＯＵＴ２に接続されている。トランジスタＴ３のエミッタはキャパシタＣの一端に接続されると共に電流源Ａ２に接続され、トランジスタＴ４のエミッタはキャパシタＣの他端に接続されると共に電流源Ａ３に接続されている。すなわち、トランジスタＴ３のエミッタとトランジスタＴ４のエミッタはキャパシタＣを介して接続されている。差動入力端子ＩＮ１およびＩＮ２には、それぞれ、前段回路２００（図５参照）から入力信号ａ１およびａ２が入力され、差動出力端子ＯＵＴ１およびＯＵＴ２から出力される出力信号ｄ１およびｄ２は、伝送線路Ｚ（図５参照）に供給される。
【００２２】
以下に、イコライザ回路１０の動作について説明する。図８は、イコライザ回路１０の各部における信号波形を示す図である。図８においてａ１およびａ２は、それぞれ、イコライザ回路１０の差動入力端子ＩＮ１およびＩＮ２に入力される入力信号である。図８においてｂ１およびｂ２は、それぞれ、図９Ａに示すように、イコライザ回路１０において差動微分増幅回路１２がないと仮定した場合の差動出力端子ＯＵＴ１およびＯＵＴ２に現れる信号（差動増幅信号）である。差動増幅回路１１は、入力信号ａ１とａ２のレベル差を増幅した差動増幅信号ｂ１およびｂ２を差動出力端子ＯＵＴ１およびＯＵＴ２に出力する。
【００２３】
図８においてｃ１およびｃ２は、それぞれ、図９Ｂに示すように、イコライザ回路１０において差動増幅回路１１がないと仮定した場合の差動出力端子ＯＵＴ１およびＯＵＴ２に現れる信号（差動微分増幅信号）である。但し、差動微分増幅回路１２には、負荷抵抗Ｒ１およびＲ２が接続されているものとする。差動微分増幅回路１２は、入力信号ａ１とａ２のレベル差の時間変化を増幅した差動微分増幅信号ｃ１およびｃ２を差動出力端子ＯＵＴ１およびＯＵＴ２に出力する。
【００２４】
図８においてｄ１およびｄ２は、図７に示すように、差動増幅回路１１および差動微分増幅回路１２の双方を含む正規の構成を有するイコライザ回路１０の差動出力端子ＯＵＴ１およびＯＵＴ２に現れる出力信号である。正規の構成を有するイコライザ回路１０は、差動増幅信号ｂ１と差動微分増幅信号ｃ１とを足し合わせたものに相当する出力信号ｄ１を差動出力端子ＯＵＴ１に出力する。また、正規の構成を有するイコライザ回路１０は、差動増幅信号ｂ２と差動微分増幅信号ｃ２とを足し合わせたものに相当する出力信号ｄ２を差動出力端子ＯＵＴ２に出力する。出力信号ｄ１およびｄ２の信号波形は、エッジ部分にピークを有する形状を持つこととなる。イコライザ回路１０がこのような波形の出力信号ｄ１およびｄ２を生成することで、伝送線路において減衰する信号の高周波成分が補償される。
【００２５】
イコライザ回路１０において、出力信号ｄ１およびｄ２の振幅の調整は、電流源Ａ１に流れる電流の大きさによって行うことが可能である。出力信号ｄ１およびｄ２の振幅は、電流源Ａ１に流れる電流の大きさが大きい程大きくなる。なお、ここでいう振幅とは、出力信号ｄ１およびｄ２のＤＣ成分の振幅、すなわち差動増幅信号ｂ１およびｂ２の振幅である。イコライザ回路１０によれば、トランジスタＴ１およびＴ２のエミッタに抵抗素子が接続されていない。すなわち、イコライザ回路１０は、出力信号ｄ１およびｄ２の振幅を低下させる回路要素を含んでいない。従って、出力信号ｄ１およびｄ２において所望の振幅を得ることが容易となる。
【００２６】
また、イコライザ回路１０において、出力信号ｄ１およびｄ２における補償強度（エンファシス強度）の調整は、電流源Ａ２およびＡ３に流れる電流の大きさによって行うことが可能である。ここで、図１０Ａは、電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合におけるイコライザ回路１０の出力信号波形を示す図である。図１０Ｂは、電流源Ａ２およびＡ３に流れる電流の大きさが中程度である場合におけるイコライザ回路１０の出力信号波形を示す図である。図１０Ｃは、電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合におけるイコライザ回路１０の出力信号波形を示す図である。
【００２７】
図１０Ａ〜図１０Ｃに示す出力信号波形において、ハッチングされた波形部分は、差動微分増幅回路１２から出力される差動微分増幅信号に相当する部分であり、この部分の振幅をＷ２とする。図１０Ａ〜図１０Ｃに示す出力信号波形において、ハッチングされた波形部分以外の部分は、差動増幅回路１１から出力される差動増幅信号に相当する部分であり、この部分の振幅をＷ１とする。出力信号における補償強度（エンファシス強度）は、Ｗ２とＷ１の比（Ｗ２／Ｗ１）によって表すことができる。
【００２８】
図１０Ａ〜図１０Ｃに示すように、電流源Ａ２およびＡ３に流れる電流の大きさを大きくする程、差動微分増幅信号に相当する部分の振幅Ｗ２が大きくなる。一方、差動増幅信号に相当する部分の振幅Ｗ１は、電流源Ａ２およびＡ３に流れる電流によって変動することはない。従って、電流源Ａ２およびＡ３に流れる電流の大きさを大きくする程、出力信号における補償強度（エンファシス強度）を大きくすることができる。
【００２９】
また、イコライザ回路１０において、出力信号における最大補償強度（最大エンファシス強度）は、キャパシタＣの静電容量によって調整することが可能である。換言すれば、最大補償強度（最大エンファシス強度）は、キャパシタＣの静電容量によって制限される。ここで、図１１Ａは、キャパシタＣの静電容量が比較的小さく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合におけるイコライザ回路１０の出力信号波形を示す図である。図１１Ｂは、キャパシタＣの静電容量が比較的小さく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合におけるイコライザ回路１０の出力信号波形を示す図である。図１１Ｃは、キャパシタＣの静電容量が比較的大きく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合におけるイコライザ回路１０の出力信号波形を示す図である。
【００３０】
図１１Ａおよび図１１Ｂを比較して明らかなように、キャパシタＣの静電容量が比較的小さい場合には、電流源Ａ２およびＡ３に流れる電流の大きさを変化させても差動微分増幅信号に相当する部分の振幅Ｗ２が変化しない場合がある。すなわち、キャパシタＣの静電容量が比較的小さい場合には、電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい段階で補償強度（エンファシス強度）が飽和する。キャパシタＣの静電容量を大きくすることで、最大補償強度（エンファシス強度）を大きくすることができ、図１１Ｃに示すように、電流源Ａ２およびＡ３に流れる電流の大きさに追従して差動微分増幅信号に相当する部分の振幅Ｗ２を大きくすることができる。
【００３１】
以上のように、開示の技術の実施形態に係るイコライザ回路１０によれば、出力信号の振幅の低下を伴うことなく補償強度（エンファシス強度）の調整が可能である。すなわち、出力信号の振幅とは独立に補償強度（エンファシス強度）を調整することが可能である。また、イコライザ回路１０によれば、図３に示されるアンプ群５２のような多段のアンプを備えることを要しないので、低消費電力を実現できる。
【００３２】
また、回路の出力側に接続された伝送線路での波形劣化を補償するための出力段イコライザは、回路の出力ブロックに配置されるのが好ましい。この場合、イコライザ回路は、波形の歪を補償するだけでなく、必要十分な大きさの信号振幅を出力できる事、および信号歪補償量を外側の劣化線路に合わせて自由に調整できる事が望まれる。また、これらを低消費電力で実現できる事が望ましい。開示技術の実施形態に係るイコライザ回路１０によれば、出力段イコライザに適した形態となっている。
【００３３】
イコライザ回路１０においては、最大補償強度（最大エンファシス強度）を大きくするために、キャパシタＣの静電容量を可能な限り大きくしておくことが好ましい。しかしながら、キャパシタＣの静電容量が比較的大きい場合において、電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合には、イコライザ回路１０の出力信号においてリンギングが発生するおそれがある。以下に、イコライザ回路１０の出力信号においてリンギングが発生するメカニズムについて説明する。
【００３４】
図１２は、差動微分増幅回路１２の回路図である。差動微分増幅回路１２において、例えば、トランジスタＴ４がオン状態に遷移し、トランジスタＴ３がオフ状態に遷移するタイミングにおいては、キャパシタＣに充電電流Ｉｃが流入するとともに、キャパシタＣから放電電流Ｉｄが放出される。ここで、トランジスタＴ３およびＴ４は、オフ状態からオン状態への遷移に要する時間よりもオン状態からオフ状態への遷移に要する時間が長い、という非対称性を有する。この非対称性に起因して、キャパシタＣの放電時間は充電時間よりも長くなる。
【００３５】
ここで、図１３Ａ〜１３Ｃは、キャパシタＣの静電容量が比較的大きく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合における各部の波形である。図１４Ａ〜１４Ｃは、キャパシタＣの静電容量が比較的大きく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合における各部の波形である。図１３Ａおよび図１４Ａは、キャパシタＣの両端のノードであるノードａｐおよびａｎにおける電圧波形であり、図１３Ｂおよび１４Ｂは、キャパシタＣに流れる電流の波形であり、図１３Ｃおよび図１４Ｃは、イコライザ回路１０の出力信号波形である。
【００３６】
図１３Ａ〜図１３Ｃに示すように、キャパシタＣの静電容量が比較的大きい場合であっても電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合には、キャパシタＣにおける充電時間と放電時間のバランスのくずれが問題とはならない。ここで、図１５Ａは、キャパシタＣの静電容量が比較的大きく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合におけるイコライザ回路１０の出力信号のアイダイアグラムである。なお、イコライザ回路１０には、擬似ランダム・バイナリ・シーケンス信号（ＰＲＢＳ信号）を入力した。キャパシタＣの静電容量が比較的大きい場合であっても電流源Ａ２およびＡ３に流れる電流の大きさが比較的大きい場合には、図１５Ａに示すように、イコライザ回路１０の出力信号は正常である。
【００３７】
図１４Ａ〜図１４Ｃに示すように、キャパシタＣの静電容量が比較的大きい場合において電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合には、キャパシタＣにおける放電時間の増大が顕著となり充電時間と放電時間のバランスのくずれが顕著となる。これにより、イコライザ回路１０の出力信号においては、あるビットにおける放電の影響が次ビットに及ぶ可能性がある。ここで、図１５Ｂは、キャパシタＣの静電容量が比較的大きく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合におけるイコライザ回路１０の出力信号のアイダイアグラムである。キャパシタＣの静電容量が比較的大きく且つ電流源Ａ２およびＡ３に流れる電流の大きさが比較的小さい場合には、充電時間と放電時間のバランスのくずれの度合いがデータパターンに依存する。従って、擬似ランダム・バイナリ・シーケンス信号（ＰＲＢＳ信号）を入力した場合の出力信号のアイダイアグラムにおいてリンギングが観測された。
【００３８】
以下に説明する開示の技術の第２および第３の実施形態に係るイコライザ回路は、上記のリンギングの発生を抑制するための構成を有する。
【００３９】
［第２の実施形態］
図１６は、開示の技術の第２の実施形態に係るイコライザ回路１０Ａの構成を示す回路図である。イコライザ回路１０Ａは、差動微分増幅回路１２Ａを構成するトランジスタＴ３のエミッタとトランジスタＴ４のエミッタとの間に静電容量が可変である可変容量キャパシタＣｘを備える。それ以外の構成は、上記第１の実施形態に係るイコライザ回路１０と同様である。可変容量キャパシタＣｘは、例えば、バラクタダイオードを含んで構成されていてもよい。
【００４０】
イコライザ回路１０Ａにおいて、電流源Ａ２およびＡ３に流れる電流の値が比較的小さい値に設定される場合には、可変容量キャパシタＣｘの静電容量値を比較的小さい値に設定する。これにより、可変容量キャパシタＣｘにおける放電時間を小さくすることができ、放電時間と充電時間のバランスのくずれが緩和され、出力信号においてリンギングが発生するリスクを低減することができる。なお、可変容量キャパシタＣｘの静電容量を変化させることによって差動微分増幅回路１２Ａの出力ゲインが劣化することはない。
【００４１】
[第３の実施形態]
図１７は、開示の技術の第３の実施形態に係るイコライザ回路１０Ｂの構成を示す回路図である。イコライザ回路１０Ｂは、差動微分増幅回路１２ＢのキャパシタＣに並列接続された抵抗値が可変である可変抵抗回路Ｒｘを備える。それ以外の構成は、上記第１の実施形態に係るイコライザ回路１０と同様である。可変抵抗回路Ｒｘは、一例として、直列接続された複数の抵抗素子と、複数の抵抗素子の各々に並列接続された複数のスイッチング素子とを含む公知の可変抵抗回路を用いることが可能である。上記の構成の可変抵抗回路Ｒｘによれば複数のスイッチング素子のうち、オン状態とするスイッチング素子を適宜選択すること、可変抵抗回路Ｒｘの抵抗値を所望の大きさに設定することができる。
【００４２】
イコライザ回路１０Ｂによれば、可変抵抗回路Ｒｘが電流のパイパス経路を形成し、これにより、可変抵抗回路Ｒｘがない場合と比較してキャパシタＣに流れる電流を小さくすることができる。可変抵抗回路Ｒｘの抵抗値を小さくするほど、キャパシタＣに流れる電流が小さくなる。イコライザ回路１０Ｂにおいて、電流源Ａ２およびＡ３に流れる電流の値が比較的小さい値に設定される場合には、可変抵抗回路Ｒｘの抵抗値を比較的小さい値に設定する。これにより、キャパシタＣにおける放電時間を小さくすることができ、放電時間と充電時間のバランスのくずれが緩和され、出力信号においてリンギングが発生するリスクを低減することができる。また、一般的なバイポーラトランジスタのプロセスにおいて、可変抵抗回路Ｒｘにおいて抵抗値の可変範囲を広げることは、可変容量キャパシタＣｘにおいて静電容量値の可変範囲を広げることよりも容易であり、効果的なリンギング解消手段を構成することが容易となる。
【００４３】
なお、イコライザ回路１０Ｂにおいて、キャパシタＣを可変容量キャパシタＣｘに置換してもよい。すなわち、この場合、可変抵抗回路Ｒｘと可変容量キャパシタＣｘの並列回路がトランジスタＴ３のエミッタとトランジスタＴ４のエミッタの間に設けられることになる。
【００４４】
［第４の実施形態］
図１８は、開示の技術の第４の実施形態に係るイコライザ回路１０Ｃの構成を示す回路図である。イコライザ回路１０Ｃは、差動増幅回路１１Ｃにおいて、トランジスタＴ１に縦列接続されたトランジスタＴ５およびトランジスタＴ２に縦列接続されたトランジスタＴ６を備える。また、イコライザ回路１０Ｃは、差動微分増幅回路１２Ｃにおいて、トランジスタＴ３に縦列接続されたトランジスタＴ７およびトランジスタＴ４に縦列接続されたトランジスタＴ８を備える。それ以外の構成は、上記第１の実施形態に係るイコライザ回路１０と同様である。
【００４５】
トランジスタＴ５、Ｔ６、Ｔ７およびＴ８のベースは、それぞれ、最適な電位に調整されたバイアス電圧Ｖｂでバイアスされている。このように、ベースがバイアスされたトランジスタＴ５〜Ｔ８をそれぞれ、トランジスタＴ１〜Ｔ４に縦列接続することで、差動増幅回路１１Ｃおよび差動微分増幅回路１２Ｃの高速特性を改善することが可能である。
【００４６】
なお、差動増幅回路１１ＣにおいてのみトランジスタＴ５およびＴ６を追加する構成としてもよい。また、差動微分増幅回路１２ＣにおいてのみトランジスタＴ７およびＴ８を追加する構成としてもよい。また、イコライザ回路１０Ｃにおいて、上記の第２に実施形態に係る可変容量キャパシタＣｘおよび第３の実施形態に係る可変抵抗回路Ｒｘを適用することも可能である。
【００４７】
［第５の実施形態］
図１９は、開示の技術の第５の実施形態に係るイコライザ回路１０Ｄの構成を示す回路図である。イコライザ回路１０Ｄは、差動増幅回路１１Ｄにおいて、負荷抵抗Ｒ１と電源ラインＶｃｃとの間にインダクタＬ１を備え、負荷抵抗Ｒ２と電源ラインＶｃｃとの間にインダクタＬ２を備える。それ以外の構成は、上記第１の実施形態に係るイコライザ回路１０と同様である。
【００４８】
イコライザ回路１０Ｄによれば、インダクタＬ１およびＬ２の効果により、出力信号の高周波成分を更に強化することができ、より高い周波数の信号に対応することが可能となる。なお、インダクタＬ１およびＬ２を、それぞれ差動出力端子ＯＵＴ１およびＯＵＴ２に直列に接続しても同様の効果を得ることができる。また、イコライザ回路１０Ｄにおいて、上記の第２に実施形態に係る可変容量キャパシタＣｘおよび第３の実施形態に係る可変抵抗回路Ｒｘを適用することも可能である。また、イコライザ回路１０Ｄにおいて、上記の第４の実施形態に係るトランジスタＴ５〜Ｔ８を適用することも可能である。また、上記の第１乃至第４の実施形態においてイコライザ回路を構成するトランジスタとしてバイポーラトランジスタトランジスタを用いる場合を例示したが、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）等の電界効果型トランジスタを用いることも可能である。
【００４９】
［第６の実施形態］
図２０は、開示の技術の第６の実施形態に係る光モジュール１００Ａおよび１００Ｂの構成を示す図である。光モジュール１００Ａおよび１００Ｂは、互いに同じ構成を有する。光モジュール１００Ａおよび１００Ｂは、それぞれ、上記の第１の実施形態に係るイコライザ回路１０を含んで構成されており、光ファイバー３００を介して互いに通信可能に接続されている。なお、イコライザ回路１０は、上記の第２〜第５の実施形態に係るイコライザ回路１０Ａ、１０Ｂ、１０Ｃおよび１０Ｄのいずれかに置換することも可能である。
【００５０】
以下において、光モジュール１００Ａの構成について主に説明する。光モジュール１００Ａは、プリント基板１１０、プリント基板１１０上に搭載されたコネクタ１１１およびコネクタ１１１に接続されたモジュール基板１１２を有する。モジュール基板１１２上には、受光素子１２０、トランスインピーダンスアンプ（以下、ＴＩＡと表記する）１３０、イコライザ回路１０、駆動回路１４０および発光素子１５０が搭載されている。
【００５１】
駆動回路１４０は、コネクタ１１１に接続された伝送線路（図示せず）を介して光モジュール１００Ａに入力される電気信号ｅ１を受信する。駆動回路１４０は、電気信号ｅ１に応じた駆動信号を生成し、これを発光素子１５０に供給する。発光素子１５０は、駆動回路１４０から供給された駆動信号に応じて光信号ｏ１を生成し、これを光ファイバー３００に送出する。光モジュール１００Ａから光ファイバー３００に送出された光信号ｏ１は、光モジュール１００Ｂによって受信される。
【００５２】
一方、光モジュール１００Ｂから光ファイバー３００に送出された光信号ｏ２は、光モジュール１００Ａの受光素子１２０によって受信される。受光素子１２０は、受信した光信号ｏ２の光強度に応じた光電流を生成し、これをＴＩＡ１３０に供給する。ＴＩＡ１３０は、受光素子１２０から供給された光電流を電圧信号に変換し、これをイコライザ回路１０に供給する。イコライザ回路１０は、ＴＩＡ１３０から供給された電圧信号の高周波成分を強調するための波形調整を行い、調整後の信号を電気信号ｅ２として出力する。電気信号ｅ２は、コネクタ１１１に接続された伝送線路（図示せず）に送出される。イコライザ回路１０による波形調整により、伝送線路による電気信号ｅ２の高周波成分の減衰が補償される。
【００５３】
光モジュール１００Ｂも光モジュール１００Ａと同様、光ファイバー３００を介して供給される光信号ｏ１に応じた電気信号を生成し、イコライザ回路１０によって波形調整を行い、電気信号ｅ３として伝送線路に送出する。また、電気信号ｅ４に応じた光信号ｏ２を生成してこれを光ファイバー３００に送出する。
【００５４】
光モジュール１００Ａおよび１００Ｂは、例えばコンピュータサーバ間の光通信に用いることが可能である。
【００５５】
以上の第１乃至第６の実施形態に関し、更に以下の付記を開示する。
【００５６】
（付記１）
一対の入力端子を有し、前記一対の入力端子に入力された入力信号のレベルの差分を増幅した信号を一対の出力端子に出力する差動増幅回路と、
前記入力信号のレベルの差分の時間変化を増幅した信号を前記一対の出力端子に出力する差動微分増幅回路と、
を含むイコライザ回路。
【００５７】
（付記２）
前記差動増幅回路は、第１のトランジスタ、第２のトランジスタおよび第１の電流源を有し、前記第１のトランジスタのベースは前記一対の入力端子の一方に接続され、前記第１のトランジスタのコレクタは前記一対の出力端子の一方に接続され、前記第２のトランジスタのベースは前記一対の入力端子の他方に接続され、前記第２のトランジスタのコレクタは前記一対の出力端子の他方に接続され、前記第１のトランジスタのエミッタおよび前記第２のトランジスタのエミッタは前記第１の電流源に接続され、
前記差動微分増幅回路は、第３のトランジスタ、第４のトランジスタ、第２の電流源、第３の電流源および容量素子を有し、前記第３のトランジスタのベースは前記一対の入力端子の一方に接続され、前記第３のトランジスタのコレクタは前記一対の出力端子の一方に接続され、前記第４のトランジスタのベースは前記一対の入力端子の他方に接続され、前記第４のトランジスタのコレクタは前記一対の出力端子の他方に接続され、前記第３のトランジスタのエミッタは前記第２の電流源に接続され、前記第４のトランジスタのエミッタは前記第３の電流源に接続され、前記容量素子は前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの間に設けられている
付記１に記載のイコライザ回路。
【００５８】
（付記３）
前記第１のトランジスタのコレクタと電源ラインとの間に設けられた第１の負荷抵抗および前記第２のトランジスタのコレクタと前記電源ラインとの間に設けられた第２の負荷抵抗を更に含む
付記２に記載のイコライザ回路。
【００５９】
（付記４）
前記容量素子は、静電容量が可変である可変容量素子である
付記２または付記３に記載のイコライザ回路。
【００６０】
（付記５）
前記容量素子に対して並列接続された可変抵抗回路を更に含む
付記２から付記４のいずれか１つに記載のイコライザ回路。
【００６１】
（付記６）
前記第１のトランジスタに縦列接続された第５のトランジスタおよび前記第２のトランジスタに縦列接続された第６のトランジスタを更に含む
付記２から付記５のいずれか１つに記載のイコライザ回路。
【００６２】
（付記７）
前記第３のトランジスタに縦列接続された第７のトランジスタおよび前記第４のトランジスタに縦列接続された第８のトランジスタを更に含む
付記２から付記６のいずれか１つに記載のイコライザ回路。
【００６３】
（付記８）
前記電源ラインと前記第１の負荷抵抗との間に設けられた第１のインダクタおよび前記電源ラインと前記第２の負荷抵抗との間に設けられた第２のインダクタを更に含む
付記３に記載のイコライザ回路。
【００６４】
（付記９）
光信号を受信して前記光信号の光強度に応じた光電流を生成する受光素子と、前記光電流を電圧に変換した電圧信号を生成する変換回路と、前記電圧信号が入力信号として入力されるイコライザ回路と、を含む光モジュールであって、
前記イコライザ回路は、
一対の入力端子を有し、前記一対の入力端子に入力された前記入力信号のレベルの差分を増幅した信号を一対の出力端子に出力する差動増幅回路と、
前記入力信号のレベルの差分の時間変化を増幅した信号を前記一対の出力端子に出力する差動微分増幅回路と、
を含む
光モジュール。
【００６５】
（付記１０）
前記差動増幅回路は、第１のトランジスタ、第２のトランジスタおよび第１の電流源を有し、前記第１のトランジスタのベースは前記一対の入力端子の一方に接続され、前記第１のトランジスタのコレクタは前記一対の出力端子の一方に接続され、前記第２のトランジスタのベースは前記一対の入力端子の他方に接続され、前記第２のトランジスタのコレクタは前記一対の出力端子の他方に接続され、前記第１のトランジスタのエミッタおよび前記第２のトランジスタのエミッタは前記第１の電流源に接続され、
前記差動微分増幅回路は、第３のトランジスタ、第４のトランジスタ、第２の電流源、第３の電流源および容量素子を有し、前記第３のトランジスタのベースは前記一対の入力端子の一方に接続され、前記第３のトランジスタのコレクタは前記一対の出力端子の一方に接続され、前記第４のトランジスタのベースは前記一対の入力端子の他方に接続され、前記第４のトランジスタのコレクタは前記一対の出力端子の他方に接続され、前記第３のトランジスタのエミッタは前記第２の電流源に接続され、前記第４のトランジスタのエミッタは前記第３の電流源に接続され、前記容量素子は前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの間に設けられている
付記９に記載の光モジュール。
【００６６】
（付記１１）
前記第１のトランジスタのコレクタと電源ラインとの間に設けられた第１の負荷抵抗および前記第２のトランジスタのコレクタと前記電源ラインとの間に設けられた第２の負荷抵抗を更に含む
付記１０に記載の光モジュール。
【００６７】
（付記１２）
前記容量素子は、静電容量が可変である可変容量素子である
付記１０または付記１１に記載の光モジュール。
【００６８】
（付記１３）
前記容量素子に対して並列接続された可変抵抗回路を更に含む
付記１０から付記１２のいずれか１つに記載の光モジュール。
【００６９】
（付記１４）
前記第１のトランジスタに縦列接続された第５のトランジスタおよび前記第２のトランジスタに縦列接続された第６のトランジスタを更に含む
付記１０から付記１３のいずれか１つに記載の光モジュール。
【００７０】
（付記１５）
前記第３のトランジスタに縦列接続された第７のトランジスタおよび前記第４のトランジスタに縦列接続された第８のトランジスタを更に含む
付記１０から付記１４のいずれか１つに記載の光モジュール。
【００７１】
（付記１６）
前記電源ラインと前記第１の負荷抵抗との間に設けられた第１のインダクタおよび前記電源ラインと前記第２の負荷抵抗との間に設けられた第２のインダクタを更に含む
付記１１に記載の光モジュール。
【符号の説明】
【００７２】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｘ、１０Ｙ  イコライザ回路
１１、１１Ｃ、１１Ｄ  差動増幅回路
１２、１２Ａ、１２Ｂ、１２Ｃ  差動微分増幅回路
１００Ａ、１００Ｂ  光モジュール
Ａ１、Ａ２、Ａ３  電流源
Ｃ  キャパシタ
Ｃｘ  可変容量キャパシタ
ＩＮ１、ＩＮ２  差動入力端子
ＯＵＴ１、ＯＵＴ２  差動出力端子
Ｔ１〜Ｔ８  トランジスタ
Ｚ  伝送線路
【図１】
2017220822.tif 000003
【図２】
2017220822.tif 000004
【図３】
2017220822.tif 000005
【図４】
2017220822.tif 000006
【図５Ａ】
2017220822.tif 000007
【図５Ｂ】
2017220822.tif 000008
【図６】
2017220822.tif 000009
【図７】
2017220822.tif 000010
【図８】
2017220822.tif 000011
【図９Ａ】
2017220822.tif 000012
【図９Ｂ】
2017220822.tif 000013
【図１０Ａ】
2017220822.tif 000014
【図１０Ｂ】
2017220822.tif 000015
【図１０Ｃ】
2017220822.tif 000016
【図１１Ａ】
2017220822.tif 000017
【図１１Ｂ】
2017220822.tif 000018
【図１１Ｃ】
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【図１２】
2017220822.tif 000020
【図１３Ａ】
2017220822.tif 000021
【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
2017220822.tif 000024
【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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