(57)【要約】【課題】暗電流の抑制された撮像装置を提供する。【解決手段】  本開示の撮像装置は、半導体層と、画素セルと、を備える。画素セルは、半導体層内に位置する第１導電型の不純物領域と、半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、第1ソース、第1ドレインおよび第１ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第１トランジスタと、第1ソース、第２ドレインおよび第２導電型の第２ゲート電極を有し、不純物領域を第２ソースおよび第２ドレインの一方として含み、第２ゲート電極が不純物領域に電気的に接続される第２トランジスタと、第３ソース、第３ドレインおよび第３ゲート電極を有し、第３ゲート電極が光電変換部に電気的に接続される第３トランジスタと、を備える。【選択図】図２
2017168823.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
画素セルと、を備え、
前記画素セルは、
前記半導体層内に位置する第１導電型の不純物領域と、
半導体層の上方に位置し、前記不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第１ゲート電極を有し、前記第1ソースおよび前記第1ドレインの一方が前記不純物領域に電気的に接続される第１トランジスタと、
第２ソース、第２ドレインおよび第２導電型の第２ゲート電極を有し、前記不純物領域を前記第２ソースおよび前記第２ドレインの一方として含み、前記第２ゲート電極が前記不純物領域に電気的に接続される第２トランジスタと、
第３ソース、第３ドレインおよび第３ゲート電極を有し、前記第３ゲート電極が前記光電変換部に電気的に接続される第３トランジスタと、
を備える、撮像装置。
【請求項２】
前記第１トランジスタは、前記不純物領域を前記第１ソースおよび前記第１ドレインの前記一方として含む、請求項１に記載の撮像装置。
【請求項３】
前記第３トランジスタの前記第３ソースおよび前記第３ドレインの一方に第１電圧を供給する第１電圧線と、
前記第２トランジスタの前記第２ソースおよび前記第２ドレインの他方に第２電圧を供給する第２電圧線をさらに備え、
前記第２電圧は、前記第１電圧とは異なる電圧であって、前記第１電圧に対して、前記光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、請求項１に記載の撮像装置。
【請求項４】
前記第１トランジスタは前記第１ゲート電極と前記半導体層との間の第１ゲート絶縁層を有し、
前記第２トランジスタは前記第２ゲート電極と前記半導体層との間の第２ゲート絶縁層を有し、
前記第１ゲート絶縁層の厚さは、前記第２ゲート絶縁層の厚さと等しい、請求項１に記載の撮像装置。
【請求項５】
前記画素セルは、前記第２ゲート電極と前記不純物領域とを電気的に接続する接続部をさらに備え、
前記不純物領域は、一部が前記半導体層の表面に位置する第２領域と、前記第２領域を覆う第１領域と、を含み、
前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、
前記接続部は、前記第２領域に接している、請求項１に記載の撮像装置。
【請求項６】
前記接続部は、一端が前記不純物領域に接続された第１プラグと、一端が前記第２ゲート電極に接続された第２プラグと、前記第１プラグおよび前記第２プラグを電気的に接続する金属配線層とを有する、請求項５に記載の撮像装置。
【請求項７】
前記第１ゲート電極は第１導電型である、請求項１に記載の撮像装置。
【請求項８】
前記半導体層は第２導電型である、請求項１に記載の撮像装置。
【請求項９】
前記リセット電圧と前記第２電圧との差の絶対値は、前記リセット電圧と前記第１電圧との差の絶対値よりも小さい、請求項３に記載の撮像装置。
【請求項１０】
前記第２電圧は、前記リセット電圧と前記第１電圧との間の電圧である、請求項９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【０００３】
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献１）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【０００４】
積層型の撮像装置では、極端に高い照度で光電変換層が照射されると、電荷蓄積領域の電位が上昇し、信号検出のための回路中のトランジスタなどが損傷するおそれがある。特許文献１は、出力トランジスタのゲート電極の電位が所定値以上になることを防止する保護トランジスタを画素内に設けた回路を開示している（図１）。特許文献１の図１の回路では、高い照度で光電変換部Ｐが照射されると、ダイオード接続された保護トランジスタ６がオンとなる。保護トランジスタ６がオンとなることにより、出力トランジスタ７に電源電圧ＶＤＤを供給する電源に、過剰な電荷が排出される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０９３４２号公報
【特許文献２】国際公開第２０１２／１４７３０２号
【発明の概要】
【０００６】
イメージセンサの分野においては、ノイズ低減の要求がある。例えば積層型の撮像装置の場合、電荷蓄積領域からの、または、電荷蓄積領域へのリーク電流（以下、「暗電流」と呼ぶことがある）により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。
【０００７】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００８】
半導体層と、画素セルと、を備え、画素セルは、半導体層内に位置する第１導電型の不純物領域と、半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、第1ソース、第1ドレインおよび第１ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第１トランジスタと、第1ソース、第２ドレインおよび第２導電型の第２ゲート電極を有し、不純物領域を第２ソースおよび第２ドレインの一方として含み、第２ゲート電極が不純物領域に電気的に接続される第２トランジスタと、第３ソース、第３ドレインおよび第３ゲート電極を有し、第３ゲート電極が光電変換部に電気的に接続される第３トランジスタと、を備える、撮像装置。
【０００９】
包括的または具体的な態様は、素子、デバイス、モジュールまたはシステムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュールおよびシステムの任意の組み合わせによって実現されてもよい。
【００１０】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【図面の簡単な説明】
【００１１】
【図１】図１は、本開示の実施形態による撮像装置の例示的な回路構成を示す図である。
【図２】図２は、単位画素セル１０のデバイス構造の典型例を示す模式的な断面図である。
【図３】図３は、ＮチャンネルＭＯＳにおいてゲート電圧を＋０．５Ｖとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
【図４】図４は、ＮチャンネルＭＯＳにおいてゲート電圧を０Ｖとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
【図５】図５は、ＮチャンネルＭＯＳにおいてゲート電圧を−０．５Ｖとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
【図６】図６は、ＮチャンネルＭＯＳにおいてゲート電圧を−１．０Ｖとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
【図７】図７は、ＮチャンネルＭＯＳにおいてゲート電圧を−１．５Ｖとしたときの、ゲート電極下のキャリア濃度のシミュレーション結果を示すコンター図である。
【図８】図８は、ゲート電圧の変化に対するリーク電流の大きさの変化の計算結果の一例を示すグラフである。
【図９】図９は、ｐ型の導電型を有するポリシリコン電極をゲート電極として用いたＮチャンネルＭＯＳのゲート電極下における正孔の濃度のシミュレーション結果の一例を示すコンター図である。
【図１０】図１０は、図３に示すＮ−Ｎ’線に沿った正孔の密度の変化と、図９に示すＰ−Ｐ’線に沿った正孔の密度の変化とをあわせて示すグラフである。
【図１１】図１１は、図３に示すＮ−Ｎ’線に沿った正孔の密度変化の、ゲート電圧に対する依存性を計算した結果を示すグラフである。
【図１２】図１２は、保護トランジスタ２８のゲート電圧Ｖｇと、保護トランジスタ２８のソース、ドレイン間の電流の絶対値｜Ｉｄｓ｜との間の関係を示すグラフである。
【発明を実施するための形態】
【００１２】
（本発明者らの知見）
積層型の撮像装置は、一般に、半導体基板に形成された読み出し回路と光電変換部とを電気的に接続する接続部を有する。半導体基板と接続部との接点周辺には、種々のｐｎ接合が形成される。半導体基板および光電変換部を電気的に接続する接続部と、接点の近傍における半導体基板中の不純物領域とは、光電変換部によって生成された信号電荷を蓄積する電荷蓄積領域として機能する。
【００１３】
ｐｎ接合の近傍には、空乏層が形成される。ｐｎ接合の近傍の空乏層における電荷の再結合は、リーク電流の発生の原因となり得る。本発明者らは、オフ状態にあるトランジスタのゲート電極下にもこのような空乏層が形成され得ることに着目した。信号電荷が蓄積される、半導体基板中の不純物領域には、例えば、電荷蓄積領域の電位をリセットするリセットトランジスタのドレイン（またはソース）が接続される。また、特許文献１の図１からもわかるように、保護トランジスタのドレイン（またはソース）も、信号電荷が蓄積される不純物領域に接続され得る。したがって、これらのトランジスタのゲート電極下に形成された空乏層に起因する暗電流により、撮像装置の性能が劣化する可能性がある。
【００１４】
本発明者らは、トランジスタのゲート電極下における空乏層の形成を抑制すべく鋭意検討を行い、例えばＮチャンネルトランジスタであれば、ゲート電極に負電圧を印加して蓄積モードとすることにより、ゲート電極下の空乏層を縮小し得ることを見出した。しかしながら、特許文献１の図１からもわかるように、保護トランジスタは、ドレイン（またはソース）がゲートに接続された形（ダイオード接続）で用いられるので、外部から所望の電圧をゲートに印加することができない。本発明者らは、さらに検討を重ね、ドレイン（またはソース）の導電型とは異なる導電型を有するゲート電極を用いることにより、ダイオード接続されたトランジスタのゲート電極下の空乏層を縮小し得ることを見出した。
【００１５】
本開示の一態様の概要は以下のとおりである。
【００１６】
［項目１］
半導体層と、
画素セルと、を備え、
画素セルは、
半導体層内に位置する第１導電型の不純物領域と、
半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第１ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第１トランジスタと、
第1ソース、第２ドレインおよび第２導電型の第２ゲート電極を有し、不純物領域を第２ソースおよび第２ドレインの一方として含み、第２ゲート電極が不純物領域に電気的に接続される第２トランジスタと、
第３ソース、第３ドレインおよび第３ゲート電極を有し、第３ゲート電極が光電変換部に電気的に接続される第３トランジスタと、
を備える、撮像装置。
【００１７】
［項目２］
第１トランジスタは、不純物領域を第１ソースおよび第１ドレインの一方として含む、項目１に記載の撮像装置。
【００１８】
［項目３］
第３トランジスタの第３ソースおよび第３ドレインの一方に第１電圧を供給する第１電圧線と、
第２トランジスタの第２ソースおよび第２ドレインの他方に第２電圧を供給する第２電圧線をさらに備え、
第２電圧は、前記第１電圧とは異なる電圧であって、前記第１電圧に対して、光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、項目１または２に記載の撮像装置。
【００１９】
［項目４］
第１トランジスタは第１ゲート電極と半導体層との間の第１ゲート絶縁層を有し、
第２トランジスタは第２ゲート電極と半導体層との間の第２ゲート絶縁層を有し、
第１ゲート絶縁層の厚さは、第２ゲート絶縁層の厚さと等しい、項目１から３のいずれか１項に記載の撮像装置。
【００２０】
［項目５］
画素セルは、第２ゲート電極と不純物領域とを電気的に接続する接続部をさらに備え、
不純物領域は、一部が半導体層の表面に位置する第２領域と、第２領域を覆う第１領域と、を含み、
第２領域の不純物濃度は、第１領域の不純物濃度よりも高く、
接続部は、第２領域に接している、項目１から４のいずれか１項に記載の撮像装置。
【００２１】
［項目６］
接続部は、一端が不純物領域に接続された第１プラグと、一端が第２ゲート電極に接続された第２プラグと、第１プラグおよび第２プラグを電気的に接続する金属配線層とを有する、項目５に記載の撮像装置。
【００２２】
［項目７］
第１ゲート電極は第１導電型である、項目１から６のいずれか１項に記載の撮像装置。
【００２３】
［項目８］
半導体層は第２導電型である、項目１から７のいずれか１項に記載の撮像装置。
【００２４】
［項目９］
半導体層と、
半導体層内に位置する不純物領域と、
半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第１ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第１トランジスタと、
第1ソース、第２ドレインおよび第２ゲート電極を有し、不純物領域を第２ソースおよび第２ドレインの一方として含み、第２ゲート電極が不純物領域に電気的に接続される第２トランジスタと、
第３ソース、第３ドレインおよび第３ゲート電極を有し、第３ゲート電極が光電変換部に電気的に接続される第３トランジスタと、
を含む画素セルと、
第３トランジスタの第３ソースおよび第３ドレインの一方に第１電圧を供給する第１電圧線と、
第２トランジスタの第２ソースおよび第２ドレインの他方に第２電圧を供給する第２電圧線と、
を備え、
第２電圧は、第１電圧に対して、光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、項目１または２に記載の撮像装置。
【００２５】
［項目１０］
複数の画素セルを有する撮像装置であって、
複数の画素セルの各々は、
第１導電型の不純物領域を有する半導体基板と、
不純物領域に電気的に接続された光電変換部と、
第１導電型の第１ゲート電極を有し、ソースおよびドレインの一方が不純物領域に電気的に接続されている第１トランジスタと、
第２導電型の第２ゲート電極を有し、不純物領域をソースおよびドレインの一方として含む第２トランジスタと、
光電変換部に電気的に接続された第３ゲート電極を有する第３トランジスタと、
第２ゲート電極および不純物領域を電気的に接続する接続部と、
を備える、撮像装置。
【００２６】
項目１０の構成によれば、第２トランジスタのゲート電極に負電圧を印加したときと実質的に同等の状態を実現し得る。
【００２７】
［項目１１］
第１トランジスタは、不純物領域をソースおよびドレインの一方として含む、項目１０に記載の撮像装置。
【００２８】
［項目１２］
第３トランジスタのソースおよびドレインの一方に第１電圧を供給する第１電圧線と、
第２トランジスタのソースおよびドレインの他方に第１電圧よりも低い第２電圧を供給する第２電圧線をさらに備える、項目１０または１１に記載の撮像装置。
【００２９】
項目１２の構成によれば、第２トランジスタをより安定に動作させ得る。
【００３０】
［項目１３］
第１トランジスタのゲート絶縁層の厚さと、第２トランジスタのゲート絶縁層の厚さとが等しい、項目１０から１２のいずれかに記載の撮像装置。
【００３１】
項目１３の構成によれば、製造工程の複雑化を回避し得る。
【００３２】
［項目１４］
不純物領域は、第１領域および第１領域内に形成された第２領域を含み、
第２領域の不純物濃度は、第１領域の不純物濃度よりも高く、
接続部は、不純物領域の第２領域に接続されている、項目１０から１３のいずれかに記載の撮像装置。
【００３３】
項目１４の構成によれば、コンタクト抵抗を低減し得る。
【００３４】
［項目１５］
接続部は、一端が不純物領域に接続された第１プラグと、一端が第２ゲート電極に接続された第２プラグと、第１プラグおよび第２プラグを電気的に接続する金属配線層とを有する、項目１０から１４のいずれかに記載の撮像装置。
【００３５】
項目１５の構成によれば、互いに導電型が異なる部材間の直接の接合を回避できる。
【００３６】
[項目１６] 
リセット電圧と第２電圧との差の絶対値は、リセット電圧と第１電圧との差の絶対値よりも小さい、項目３に記載の撮像装置。
【００３７】
[項目１７] 
第２電圧は、リセット電圧と第１電圧との間の電圧である、項目１６に記載の撮像装置。
【００３８】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００３９】
（撮像装置の実施形態）
図１は、本開示の実施形態による撮像装置の例示的な回路構成を示す。図１に示す撮像装置１００は、複数の単位画素セル１０を含む画素アレイＰＡと、負荷回路４２、カラム信号処理回路４４、垂直走査回路４６および水平信号読み出し回路４８などを含む周辺回路とを有する。図１に例示する構成において、画素アレイＰＡは、マトリクス状に配置された複数の単位画素セル１０を含む。複数の単位画素セル１０は、１次元または２次元に配列されることにより、撮像領域（感光領域）を形成する。図１では、図面が複雑となることを避けるために、マトリクス状に配置された複数の単位画素セル１０のうち、２行２列に配列された４つの単位画素セル１０が示されている。言うまでもないが、画素アレイＰＡにおける単位画素セル１０の数および配置は、この例に限定されない。例えば単位画素セル１０は、１次元に配列され得る。この場合、撮像装置１００をラインセンサとして利用することができる。
【００４０】
後に詳しく説明するように、各単位画素セル１０は、概略的には、光電変換部１２と、光電変換部１２によって生成された信号を検出する信号検出回路１４とを有する。信号検出回路１４は、半導体基板に形成され、光電変換部１２は、半導体基板の上方に配置される。すなわち、ここでは、撮像装置１００として、積層型の撮像装置を例示する。なお、本明細書における「上方」および「下方」の用語は、部材間の相対的な配置を表し、使用時における撮像装置１００の姿勢を限定する意図で用いられているわけではない。半導体基板は、その全体が半導体層である基板に限定されず、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。
【００４１】
単位画素セル１０の光電変換部１２は、光の入射を受けて正および負の電荷（典型的には正孔−電子対）を発生させる。図示するように、各単位画素セル１０の光電変換部１２は、蓄積制御線３９との接続を有する。この蓄積制御線３９には、撮像装置１００の動作時に所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時、例えば１０Ｖ程度の正電圧が蓄積制御線３９に印加される。所定の正電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、正の電荷（例えば正孔）を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
【００４２】
図１に例示する構成において、各単位画素セル１０の信号検出回路１４は、増幅トランジスタ（読み出しトランジスタとも呼ばれる）２２およびアドレストランジスタ（行選択トランジスタとも呼ばれる）２４を含む。この例では、信号検出回路１４は、さらに、リセットトランジスタ２６および保護トランジスタ２８を含む。増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２８は、典型的には、半導体基板に形成された電界効果トランジスタ（ＦＥＴ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。
【００４３】
増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。後述するように、光電変換部１２によって生成された電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）ＦＤをその一部に含む電荷蓄積領域に蓄積される。増幅トランジスタ２２のドレインは、撮像装置１００の動作時に各単位画素セル１０に所定の（例えば３．３Ｖ程度の）電源電圧ＶＤＤを供給する電源配線（ソースフォロア電源）３２に接続される。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続される。増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。
【００４４】
この例では、電荷蓄積ノードＦＤに保護トランジスタ２８が接続されている。保護トランジスタ２８のドレイン（またはソース）は、電荷蓄積ノードＦＤに接続されている。保護トランジスタ２８のソース（またはドレイン）は、電荷回収線３８に接続されている。図１に示すように、保護トランジスタ２８のゲートおよびドレイン（またはソース）は、互いに電気的に接続されている。すなわち、これらは同電位である。高い照度で光電変換部１２が照射されることにより、電荷蓄積ノードＦＤに蓄積された電荷量が所定の大きさを超える、すなわち、電荷蓄積ノードＦＤの電位が所定の電位を超えると、保護トランジスタ２８がオンとなり、過剰な電荷が電荷蓄積ノードＦＤから電荷回収線３８に排出される。
【００４５】
図１に例示する構成では、電荷回収線３８は、電圧供給回路４５に接続されている。電圧供給回路４５は、撮像装置１００の動作時、電荷回収線３８を介して、保護トランジスタ２８のソース（またはドレイン）に所定の電圧を印加する。典型的には、電荷回収線３８に印加される電圧は、電源配線３２に印加される電圧（ここでは電源電圧ＶＤＤ）よりも低い。後に詳しく説明するように、電源配線３２に印加される電圧よりも低い電圧を電荷回収線３８に供給することにより、保護トランジスタ２８をより安定に動作させ得る。
【００４６】
電圧供給回路４５は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。電圧供給回路４５と、電源配線３２に所定の電圧を供給する回路とは、異なっていてもよいし、これらの回路が、１つの電圧供給回路の一部分であってもよい。電圧供給回路４５、および、電源配線３２に所定の電圧を供給する回路の少なくとも一方が、後述する垂直走査回路４６の一部であってもよい。撮像装置１００は、電圧供給回路４５、電源配線３２に所定の電圧を供給する回路等を制御する制御回路を含んでいてもよい。
【００４７】
アドレストランジスタ２４のソースは、垂直信号線３５に接続される。図示するように、垂直信号線３５は、複数の単位画素セル１０の列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路（「行信号蓄積回路」とも呼ばれる）４４が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。増幅トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、ゲートに印加された電圧を増幅する。換言すれば、増幅トランジスタ２２は、光電変換部１２によって生成された信号を増幅する。
【００４８】
アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の単位画素セル１０の行ごとに設けられる。アドレス信号線３４は、垂直走査回路（「行走査回路」とも呼ばれる）４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向（列方向）に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した単位画素セル１０の増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図１に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。
【００４９】
アドレストランジスタ２４を介して垂直信号線３５に出力された、単位画素セル１０からの信号電圧は、垂直信号線３５に対応して複数の単位画素セル１０の列ごとに設けられた複数のカラム信号処理回路４４のうち、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路４４は、水平信号読み出し回路（「列走査回路」とも呼ばれる）４８に接続されており、水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。
【００５０】
図１に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＦＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の単位画素セル１０の行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる単位画素セル１０を行単位で選択することができる。さらに、垂直走査回路４６は、リセットトランジスタ２６のオンおよびオフを制御するリセット信号を、リセット信号線３６を介してリセットトランジスタ２６のゲートに印加する。これにより、選択された行のリセットトランジスタ２６はオンとされる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
【００５１】
この例では、リセットトランジスタ２６のソースが、複数の単位画素セル１０の列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。ここでは、上述のフィードバック線５３は、複数の単位画素セル１０の列ごとに設けられた反転増幅器５０のうちの対応する１つにおける出力端子に接続されている。このように、図１に例示する撮像装置１００の周辺回路は、複数の反転増幅器５０を含む。
【００５２】
複数の単位画素セル１０の列のうちの１つに注目する。図示するように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の単位画素セル１０のリセットトランジスタ２６とが、フィードバック線５３を介して接続されている。したがって、ある単位画素セル１０におけるアドレストランジスタ２４およびリセットトランジスタ２６のオン時、反転増幅器５０の反転入力端子は、その単位画素セル１０のアドレストランジスタ２４の出力を受ける。
【００５３】
撮像装置１００の動作時、反転増幅器５０の非反転入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。その列に属する１以上の単位画素セル１０のうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その単位画素セル１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧（例えば３．３Ｖ）および接地（０Ｖ）の範囲内の任意の大きさの電圧を用い得る。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、図１に例示する撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。
【００５４】
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタをオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することが可能である。帰還経路の形成により、熱ノイズの交流成分は、リセットトランジスタ２６のソースにフィードバックされる。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。図１に例示する構成では、リセットトランジスタ２６のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することが可能である。
【００５５】
（単位画素セル１０のデバイス構造）
図２は、単位画素セル１０のデバイス構造の典型例を示す。図２に模式的に示すように、単位画素セル１０は、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換部１２と、光電変換部１２および半導体基板６０の間に配置された配線構造８０とを含む。
【００５６】
半導体基板６０には、上述の信号検出回路１４における増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２８が形成される。なお、図２では、説明の便宜のために、増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２８が１つの断面図に示されている。後述するように、半導体基板６０は、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎを含む。
【００５７】
半導体基板６０上には、これらのトランジスタを覆う層間絶縁層９０が配置される。上述の配線構造８０は、層間絶縁層９０中に配置される。この例では、層間絶縁層９０は、絶縁層９０ａ、９０ｂおよび９０ｃの３層の絶縁層を含む積層構造を有し、層間絶縁層９０中の配線構造８０は、配線層８０ａ、８０ｂおよび８０ｐ、プラグ８２ａ、８２ｂおよび８２ｃ、ならびに、コンタクトプラグ８４、８６および８８を含む。層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定可能である。
【００５８】
配線構造８０は、光電変換部１２と半導体基板６０のｎ型不純物領域６７ｎとを電気的に接続する。配線構造８０中の配線層８０ａおよび８０ｂ、プラグ８２ａ〜８２ｃ、ならびに、コンタクトプラグ８８は、典型的には、銅またはタングステンなどの金属（または金属窒化物、金属酸化物などの金属化合物）から形成される。一方、ここでは、配線層８０ｐならびにコンタクトプラグ８４および８６は、それぞれ、ｎ型の導電型を有するポリシリコン層およびポリシリコンプラグである。
【００５９】
半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン（Ｓｉ）基板を例示する。図２に例示する構成において、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐ、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎ、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐおよびｐ型半導体層６３ｐ上のｐ型半導体層６５ｐを有する。ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６５ｐは、不純物の濃度がより低いｐ型不純物領域６６ｐと、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎおよび６８ｅｎと、素子分離領域６９とを有する。
【００６０】
ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長によって形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。ｐ型半導体層６１ｐおよびｐ型半導体層６３ｐの間に配置されたｎ型半導体層６２ｎは、信号電荷を蓄積する電荷蓄積領域への支持基板６１（ｐ型半導体層６１ｐといってもよい）または周辺回路からの少数キャリアの流入を抑制する。撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、画素アレイＰＡの外側に設けられるウェルコンタクト（不図示）を介して制御される。また、この例では、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。撮像装置１００の動作時、ｐ型半導体層６３ｐおよび支持基板６１の電位は、画素アレイＰＡの外側に設けられる基板コンタクト（不図示）を介して制御される。
【００６１】
上述のｎ型不純物領域６７ｎは、ｐウェルとしてのｐ型半導体層６５ｐ内に形成されたｐ型不純物領域６６ｐ内に配置される。図２において模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。図２に例示する構成において、ｎ型不純物領域６７ｎは、第１領域６７ａおよび第２領域６７ｂを含む。第２領域６７ｂの一部は、ｐ型半導体層６５ｐの表面に位置している。第１領域６７ａは、第２領域６７ｂの下部を覆っている。ｎ型不純物領域６７ｎ中の第２領域６７ｂは、第１領域６７ａ内に形成されており、第１領域６７ａよりも高い不純物濃度を有する。
【００６２】
図２に例示する構成において、半導体基板６０に形成された第２領域６７ｂには、コンタクトプラグ８６が接続されている。ｎ型不純物領域６７ｎにおける第２領域６７ｂの形成は必須ではないが、コンタクトプラグ８６と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグ８６と半導体基板６０とが接触する部分の周囲の空乏層の広がり（空乏化）を抑制する効果が得られる。コンタクトプラグ８６と半導体基板６０とが接触する部分の周囲の空乏層の広がりを抑制することにより、コンタクトプラグ８６と半導体基板６０との界面における半導体基板６０の結晶欠陥（界面準位といってもよい）に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグ８６を接続することにより、コンタクト抵抗を低減する効果が得られる。
【００６３】
ｐ型不純物領域６６ｐおよびｎ型不純物領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能する。この容量は、電荷蓄積領域の一部を構成する。図２に例示する構成では、ｎ型不純物領域６７ｎの第２領域６７ｂとｐ型不純物領域６６ｐとの間に、第２領域６７ｂよりも不純物濃度の低い第１領域６７ａが配置されている。また、ｎ型不純物領域６７ｎの第２領域６７ｂとｐ型半導体層６５ｐとの間にも第１領域６７ａが位置している。第２領域６７ｂの周囲に相対的に不純物濃度の低い第１領域６７ａを配置することにより、ｎ型不純物領域６７ｎとｐ型半導体層６５ｐ（またはｐ型不純物領域６６ｐ）との間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流が抑制される。
【００６４】
ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６５ｐの電位をｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、コンタクトプラグ８６と半導体基板６０とが接触する部分（ここではｎ型不純物領域６７ｎの第２領域６７ｂ）の周囲に、相対的に不純物濃度の低い領域（ここではｐ型不純物領域６６ｐおよびｎ型不純物領域６７ｎの第１領域６７ａ）を配置することが可能である。
【００６５】
ｐ型不純物領域６６ｐ内に形成されたｎ型不純物領域６７ｎは、リセットトランジスタ２６のドレインとして機能する。この例では、リセットトランジスタ２６は、ｎ型不純物領域６７ｎの少なくとも一部をドレインとして含み、さらに、半導体基板６０上のゲート絶縁層２６ｇと、ゲート絶縁層２６ｇ上のゲート電極２６ｅと、ｎ型不純物領域６８ａｎとを含む。図２において模式的に示すように、半導体基板６０の法線方向から見たとき、ゲート絶縁層２６ｇおよびゲート電極２６ｅの積層構造は、ｎ型不純物領域６７ｎの少なくとも一部に重なっている。リセットトランジスタ２６のゲート電極２６ｅは、典型的には、ｎ型の導電型を有するポリシリコン電極である。
【００６６】
図２に例示する構成において、ドレインとしてのｎ型不純物領域６７ｎは、コンタクトプラグ８６、配線層８０ｐ、プラグ８２ａ、配線層８０ａ、プラグ８２ｂ、配線層８０ｂおよびプラグ８２ｃを介して、光電変換部１２に電気的に接続されている。他方、ｎ型不純物領域６８ａｎは、不図示のコンタクトプラグを介して上述のフィードバック線５３に接続され、リセットトランジスタ２６のソースとして機能する。リセットトランジスタ２６がオンとされることにより、ｎ型不純物領域６８ａｎを介して、光電変換部１２を初期化するためのリセット電圧（ここではフィードバック線５３の電圧）が光電変換部１２に供給される。ここでは、コンタクトプラグ８６、配線層８０ｐおよびコンタクトプラグ８４を介して、ｎ型不純物領域６７ｎに増幅トランジスタ２２のゲート電極２２ｅが接続されている。そのため、リセットトランジスタ２６がオンとされることにより、電荷蓄積領域に蓄積された電荷がリセットされるとともに、増幅トランジスタ２２のゲート電極２２ｅの電位もリセット電圧にリセットされる。
【００６７】
この例では、ｎ型不純物領域６７ｎは、保護トランジスタ２８にも共有されており、保護トランジスタ２８のドレイン（またはソース）としての機能も有する。保護トランジスタ２８は、ｎ型不純物領域６７ｎの少なくとも一部と、半導体基板６０上のゲート絶縁層２８ｇと、ゲート絶縁層２８ｇ上のゲート電極２８ｅと、ｎ型不純物領域６８ｅｎとを含む。半導体基板６０の法線方向から見たとき、ゲート絶縁層２８ｇおよびゲート電極２８ｅの積層構造は、ｎ型不純物領域６７ｎの少なくとも一部に重なっている。ｎ型不純物領域６８ｅｎは、不図示のコンタクトプラグを介して上述の電荷回収線３８に接続されている。ｎ型不純物領域６８ｅｎは、保護トランジスタ２８のソース（またはドレイン）として機能する。撮像装置１００の動作時、ｎ型不純物領域６８ｅｎには、電荷回収線３８を介して所定の電圧（典型的には電源電圧ＶＤＤよりも低い電圧）が印加される。
【００６８】
保護トランジスタ２８のゲート電極２８ｅと、保護トランジスタ２８のドレイン（またはソース）としてのｎ型不純物領域６７ｎとは、接続部８９を介して電気的に接続されている。ここでは、接続部８９は、一端が保護トランジスタ２８のゲート電極２８ｅに接続されたコンタクトプラグ８８、配線層８０ａ、プラグ８２ａ、配線層８０ｐ、および、コンタクトプラグ８６を含む。すなわち、ここでは、接続部８９は、配線構造８０の一部を含んでおり、したがって、保護トランジスタ２８のゲート電極２８ｅは、光電変換部１２との間の電気的な接続を有している。光電変換部１２が高照度で照射され、電荷蓄積領域の電圧が保護トランジスタ２８の閾値電圧を超えて上昇すると、保護トランジスタ２８がオンとなる。保護トランジスタ２８がオンとなることにより、過剰な電荷がｎ型不純物領域６７ｎからｎ型不純物領域６８ｅｎに排出される。
【００６９】
本開示の実施形態において、保護トランジスタ２８のゲート電極２８ｅは、ｎ型不純物領域６７ｎとは異なる導電型を有するポリシリコン電極として形成される。すなわち、ここでは、ゲート電極２８ｅは、ｐ型の導電型を有するポリシリコン電極であり、保護トランジスタ２８のゲート電極２８ｅの導電型は、リセットトランジスタ２６のゲート電極２６ｅの導電型と異なっている。後に詳しく説明するように、ドレイン（またはソース）の導電型とは異なる導電型を有する電極を保護トランジスタ２８のゲート電極２８ｅとして用いることにより、オフ時の保護トランジスタ２８を蓄積モードとし得る。換言すれば、保護トランジスタ２８のゲート電極２８ｅに負電圧を印加したときと実質的に同様の状態を実現し得る。後述するように、保護トランジスタ２８を蓄積モードとすることにより、保護トランジスタ２８のオフ時の暗電流を低減し得る。
【００７０】
一般的な撮像装置において、画素セル内のトランジスタのソース／ドレインの導電型、および、それらトランジスタのゲート電極としてのポリシリコン電極の導電型は、通常、同じである。また、ゲート電極の導電型は、製造工程の複雑化を避けるために、画素セル内の複数のトランジスタの間で共通であることが一般的である。本開示の実施形態では、画素セル内の一部のトランジスタ（ここでは保護トランジスタ２８）におけるゲート電極の導電型を、あえて他のトランジスタにおけるゲート電極の導電型と異ならせることにより、暗電流低減の効果を得ている。
【００７１】
なお、この例では、ｎ型不純物領域６７ｎに接続されたコンタクトプラグ８６と、保護トランジスタ２８のゲート電極２８ｅに接続されたコンタクトプラグ８８とが、金属配線層として形成された配線層８０ａを介して電気的に接続されている。また、この例では、コンタクトプラグ８８は金属で形成されている。このように金属（または金属化合物）を介した接続により、互いに導電型の異なる２つの部材の直接の接触を回避しながら、これらを電気的に接合することができる。例えば、コンタクトプラグ８８がｎ型の導電型を有するポリシリコンプラグであると、コンタクトプラグ８８とゲート電極２８ｅとの間の接合が、非オーミックとなってしまう。ここで例示する構成のように、金属または金属化合物を介した接続により、コンタクトプラグ８８とゲート電極２８ｅとの間におけるオーミック接続が可能である。あるいは、ゲート電極２８ｅと同じ導電型（ここではｐ型）を有するポリシリコンでコンタクトプラグ８８を形成してもよい。この場合、コンタクトプラグ８８と配線層８０ａとの間における接合をオーミックとできる。
【００７２】
図２に例示する構成において、増幅トランジスタ２２は、半導体基板６０上のゲート絶縁層２２ｇ、ゲート絶縁層２２ｇ上のゲート電極２２ｅ、ならびに、半導体基板６０に形成されたｎ型不純物領域６８ｂｎおよび６８ｃｎを含む。ここでは、ゲート電極２２ｅは、リセットトランジスタ２６のゲート電極２６ｅと同様に、ｎ型の導電型を有するポリシリコン電極である。図２に例示する構成において、ゲート電極２２ｅは、コンタクトプラグ８４、配線層８０ｐ、プラグ８２ａ、配線層８０ａ、プラグ８２ｂ、配線層８０ｂおよびプラグ８２ｃを介して、光電変換部１２に電気的に接続されている。ｎ型不純物領域６８ｂｎは、電源配線３２（図２において不図示）との接続を有し、増幅トランジスタ２２のドレインとして機能する。他方、ｎ型不純物領域６８ｃｎは、増幅トランジスタ２２のソースとして機能する。
【００７３】
増幅トランジスタ２２のドレインとしてのｎ型不純物領域６８ｂｎと、リセットトランジスタ２６のソースとしてのｎ型不純物領域６８ａｎとの間には、素子分離領域６９が設けられている。素子分離領域６９は、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６および保護トランジスタ２８の組の周囲とに設けられる。素子分離領域６９は、ある単位画素セル１０の信号検出回路１４と、他の単位画素セル１０の信号検出回路１４とを電気的に分離する。素子分離領域６９は、例えばｐ型の不純物拡散領域である。
【００７４】
図２では図示が省略されているが、典型的には、ｎ型不純物領域６８ｂｎおよび電源配線３２の間に、これらを電気的に接続するコンタクトプラグが配置される。電源配線３２は、典型的には、列方向に延びている。列方向に沿って延びるように電源配線３２を形成することにより、行方向に沿って延びるように電源配線３２を形成した場合と比較して、電源配線３２における電圧降下を低減できる。これは、信号の読み出し時における単位画素セル１０の選択が行単位であるために、行方向に沿って延びるように電源配線３２を形成すると、１行分の単位画素セル１０全ての駆動に必要な大きさの電流を１つの電源配線３２に流さなければならないからである。列方向に沿って延びるように電源配線３２を形成すれば、ある電源配線３２に流れる電流の大きさは、複数の行から選択されたある行の１つの単位画素セル１０の駆動に必要な大きさで済む。なお、本明細書において、行方向は、行が延びる方向を意味し、列方向は、列が延びる方向を意味する。例えば図１において、紙面における上下方向が列方向であり、紙面における左右方向が行方向である。
【００７５】
アドレストランジスタ２４は、半導体基板６０上のゲート絶縁層２４ｇ、ゲート絶縁層２４ｇ上のゲート電極２４ｅ、ならびに、半導体基板６０に形成されたｎ型不純物領域６８ｃｎおよび６８ｄｎを含む。この例では、アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２と電気的に接続されている。なお、増幅トランジスタ２２のゲート絶縁層２２ｇ、アドレストランジスタ２４のゲート絶縁層２４ｇ、リセットトランジスタ２６のゲート絶縁層２６ｇおよび保護トランジスタ２８のゲート絶縁層２８ｇは、典型的には、同層のシリコンの熱酸化膜（二酸化シリコン膜）である。
【００７６】
ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレインとして機能する。他方、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソースとして機能する。ｎ型不純物領域６８ｄｎは、垂直信号線３５（図２において不図示）との接続を有する。図２では図示が省略されているが、典型的には、ｎ型不純物領域６８ｄｎおよび垂直信号線３５の間に、これらを電気的に接続するコンタクトプラグが配置される。
【００７７】
増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２８を覆う層間絶縁層９０上に、光電変換部１２が配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、これらの間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の単位画素セル１０にわたって形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００７８】
透明電極１２ｃは、ＩＴＯなどの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の単位画素セル１０にわたって形成される。図２において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有し、撮像装置１００の動作時、例えば１０Ｖ程度のバイアス電圧が蓄積制御線３９を介して透明電極１２ｃに印加される。バイアス電圧によって透明電極１２ｃの電位を画素電極１２ａの電位よりも高くすることにより、光電変換によって生成された、信号電荷としての正の電荷（例えば正孔）を画素電極１２ａによって収集することができる。
【００７９】
画素電極１２ａは、アルミニウム、銅、チタンなどの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の単位画素セル１０の画素電極１２ａから空間的に分離されることにより、他の単位画素セル１０の画素電極１２ａから電気的に分離されている。
【００８０】
上述の配線構造８０の少なくとも一部は、画素電極１２ａと、半導体基板６０に形成された信号検出回路１４とを電気的に接続する。この例では、プラグ８２ｃ、配線層８０ｂ、プラグ８２ｂ、配線層８０ａ、プラグ８２ａ、配線層８０ｐおよびコンタクトプラグ８４を介して、画素電極１２ａと、増幅トランジスタ２２のゲート電極２２ｅとが互いに電気的に接続されている。したがって、撮像装置１００の動作時、増幅トランジスタ２２からは、画素電極１２ａの電位に応じた信号電圧が出力される。また、この例では、プラグ８２ｃ、配線層８０ｂ、プラグ８２ｂ、配線層８０ａ、プラグ８２ａ、配線層８０ｐおよびコンタクトプラグ８６を介して、画素電極１２ａと、ｎ型不純物領域６７ｎとが互いに電気的に接続されている。配線層８０ａ、８０ｂおよび８０ｐ、プラグ８２ａ、８２ｂおよび８２ｃ、コンタクトプラグ８４、８６および８８、増幅トランジスタ２２のゲート電極２２ｅおよび保護トランジスタ２８のゲート電極２８ｅ、ならびに、ｎ型不純物領域６７ｎは、信号電荷を蓄積する電荷蓄積領域の少なくとも一部を構成する。
【００８１】
上述したように、図２に示す例では、保護トランジスタ２８およびリセットトランジスタ２６は、ｎ型不純物領域６７ｎを共有している。保護トランジスタ２８およびリセットトランジスタ２６がｎ型不純物領域６７ｎを共有することは必須ではない。例えば、ｎ型不純物領域６７ｎに電気的に接続された他のｎ型不純物領域を半導体基板６０の他の箇所に形成し、そのｎ型不純物領域を保護トランジスタ２８またはリセットトランジスタ２６のドレイン（またはソース）として利用してもよい。ただし、単位画素セル１０の微細化、暗電流抑制の観点からは、ｎ型不純物領域６７ｎを共有化する方が有利である。
【００８２】
（保護トランジスタの機能および構成の典型例）
光電変換部１２が極端に高い照度で照射されると、電荷蓄積領域としてのｎ型不純物領域６７ｎの電位が、透明電極１２ｃに印加される電圧（例えば１０Ｖ程度）まで上昇することがある。このような過大な電圧がｎ型不純物領域６７ｎに印加されると、ｎ型不純物領域６７ｎの機能が損なわれたり、増幅トランジスタ２２のゲート絶縁層２２ｇにおいて絶縁破壊が生じたりするおそれがある。このような損傷が発生すると、画素セルの機能が損なわれ、撮像装置が故障してしまう。
【００８３】
図１および図２に示すように、ｎ型不純物領域６７ｎをドレイン（またはソース）として含む保護トランジスタ２８を単位画素セル１０内に設けることにより、ｎ型不純物領域６７ｎへの過大な電圧の印加に起因する単位画素セル１０の損傷を抑制し得る。例えば高照度での光電変換部１２への照射によってｎ型不純物領域６７ｎの電位が保護トランジスタ２８の閾値電圧を超えて上昇したと仮定する。図２からわかるように、保護トランジスタ２８のゲート電極２８ｅは、接続部８９によってｎ型不純物領域６７ｎに電気的に接続されている。そのため、ｎ型不純物領域６７ｎの電位の上昇により、保護トランジスタ２８がオンとなる。保護トランジスタ２８がオンとなることにより、過剰な電荷がｎ型不純物領域６７ｎからｎ型不純物領域６８ｅｎに排出されるので、単位画素セル１０の損傷が防止される。保護トランジスタ２８における閾値電圧は、ｎ型不純物領域６７ｎにおける機能の喪失、増幅トランジスタ２２のゲート絶縁層２２ｇの絶縁破壊などが生じる電圧よりも低い電圧として適切に設定されればよい。
【００８４】
このように、保護トランジスタ２８を単位画素セル１０内に設けることにより、単位画素セル１０の損傷を防止することが可能である。
【００８５】
上述したように、本開示の実施形態では、保護トランジスタ２８のゲート電極２８ｅは、保護トランジスタ２８のドレイン（またはソース）の導電型とは異なる導電型を有する。これに対し、一般的なトランジスタにおいては、ゲート電極としてのポリシリコン電極の導電型と、ソース／ドレインの導電型は、同じである。このようなトランジスタをオフとするためには、そのトランジスタを蓄積モードとするか、あるいは、トランジスタのゲート電極下の部分を空乏化させる必要がある。例えば、ＮチャンネルＭＯＳにおいて、ゲート電極に印加する電圧をそのトランジスタの閾値電圧よりも低くすれば、そのゲート電極の下方の領域を蓄積モードとすることができる。しかしながら、ドレインがゲートに接続された形で用いられる保護トランジスタでは、外部から所望の電圧をゲート電極に印加することができない。すなわち、ゲート電極に所望の電圧を印加することによって蓄積モードとすることができない。一方、ゲート電極下に空乏層を形成すると、ゲート電極下の空乏層が暗電流発生の原因となってしまう。したがって、暗電流抑制の観点から、外部からの電圧印加を必要とすることなく、保護トランジスタを蓄積モードとできると有益である。なお、図２に例示する構成では、リセットトランジスタ２６も、ｎ型不純物領域６７ｎをドレイン（またはソース）として含んでいる。したがって、リセットトランジスタ２６についても、リセットトランジスタ２６のオフ時における、ゲート電極２６ｅ下の空乏層の形成を抑制できると有益である。
【００８６】
本発明者らは、半導体基板６０上のゲート電極への印加電圧の制御によって、そのゲート電極の下方の領域を蓄積モードとし、ゲート電極下の空乏層を縮小し得ることを見出した。図３〜図７は、ＮチャンネルＭＯＳのゲート電圧の変化に対する、ゲート電極下のキャリア濃度の変化を示すシミュレーション結果の例である。図３〜図７中、上側の図は、半導体基板中の正孔の分布を示している。図３〜図７中、下側の図は、半導体基板中の電子の分布を示している。図３〜図７中、ハッチングの付された矩形は、ゲート電極の位置を模式的に表している。後述する図９についても同様である。ここでは、ゲート電極としてｎ型の導電型を有するポリシリコン電極（ドーズ量：２×１０12／ｃｍ2）を想定している。図３〜図７中、ゲート電極の左下方がソースであり、右下方がドレインである。
【００８７】
正および負のキャリアの密度がともに低い領域が、空乏層に相当する。図３〜図７では、矢印ＤＬにより、半導体基板の表面近傍における空乏層の幅が模式的に示されている。図３〜図７中、太い実線ＤＳは、ｐｎ接合の境界のおおよその位置を示している。シミュレーションには、市販のプロセス／デバイスシミュレータを用いている。ここでは、ソースへの印加電圧を０．５Ｖとし、ドレインへの印加電圧を２Ｖとし、ゲート絶縁層の厚さを９．５ｎｍとしている。
【００８８】
図３〜図７は、それぞれ、ゲート電極への印加電圧を０．５Ｖ、０Ｖ、−０．５Ｖ、−１．０Ｖおよび−１．５Ｖとしたときの計算結果を示している。図３〜図７から、ｎ型の導電型を有するポリシリコン電極をゲート電極として用いる場合には、ゲート電圧を−０．５Ｖ程度まで低下させることにより、ゲート電極下に正孔を誘引してゲート電極下の空乏層の幅をほぼ０とし得ることがわかる。
【００８９】
図８は、ゲート電圧の変化に対するリーク電流の大きさの変化の計算結果の一例を示すグラフである。図８に示すグラフにおける横軸は、ゲート電圧（Ｖ）を示し、縦軸は、１画素セルあたりのリーク電流（任意単位）を対数スケールで示す。
【００９０】
図８からわかるように、ゲート電圧を−０．５Ｖ程度まで低下させることにより、リーク電流を有意に低減し得る。また、図３〜図７から、ｎ型の導電型を有するポリシリコン電極をゲート電極として用いる場合、ゲート電圧を−０．５Ｖ程度まで低下させると、ゲート電極下の空乏層がほぼ消失していることがわかる。本開示の実施形態では、撮像装置１００の動作時、垂直走査回路４６（図１参照）は、リセットトランジスタ２６をオフするための電圧として例えば−１Ｖ程度の負電圧をリセット信号線３６に供給する。リセットトランジスタ２６のオフ時のゲート電圧として負電圧を用いることにより、ゲート電極２６ｅ下の空乏層の形成を抑制して、ゲート電極２６ｅ下の空乏層に起因する暗電流を低減することが可能である。
【００９１】
同様にして、保護トランジスタ２８のオフ時のゲート電圧として負電圧を用いれば、保護トランジスタ２８のゲート電極２８ｅ下の空乏層の形成を抑制することができると考えられる。しかしながら、既に説明したように、保護トランジスタ２８のゲート電極２８ｅは、接続部８９を介して、ドレイン（またはソース）としてのｎ型不純物領域６７ｎに電気的に接続されている（図２参照）。そのため、ゲート電極２８ｅは、ｎ型不純物領域６７ｎと同電位であり、単純に負電圧を保護トランジスタ２８のオフ時のゲート電圧として用いることはできない。
【００９２】
図２を参照して説明したように、本開示の実施形態では、保護トランジスタ２８のゲート電極２８ｅに、ｎ型不純物領域６７ｎの導電型とは異なる導電型のポリシリコン電極を用いる。これにより、ｎ型の導電型のポリシリコン電極を用いる場合と比較して、ゲート電極２８ｅの仕事関数を大きくすることができる。さらに、ポリシリコン電極における仕事関数は、不純物のドーピング量によって調整可能であり、ポリシリコン電極における仕事関数として、半導体基板６０のゲート電極２８ｅ下の領域における仕事関数よりも大きな値を得ることが可能である。半導体基板６０（ここではｐ型不純物領域６６ｐおよびｐ型半導体層６５ｐ）における仕事関数よりもポリシリコン電極における仕事関数を大きく設定することにより、保護トランジスタ２８のゲート電極２８ｅ近傍におけるエネルギーバンド図として、蓄積モードと同様のエネルギーバンド図が得られる。すなわち、ゲート電極２８ｅの外部からゲート電極２８ｅに特定の電圧を印加することなく、蓄積モードと同様の状態を実現し得る。したがって、ゲート電極２８ｅ下に正孔を誘引してゲート電極下の空乏層の幅をほぼ０とし得る。あるいは、ポリシリコン電極における仕事関数を大きくすることにより、保護トランジスタ２８における閾値電圧が上昇し、蓄積モードと同様の状態が実現されるといってもよい。以下、図９〜図１１を参照しながら、保護トランジスタ２８のゲート電極２８ｅの導電型をｎ型不純物領域６７ｎの導電型と異ならせることによる効果を具体的に説明する。
【００９３】
図９は、ｐ型の導電型を有するポリシリコン電極をゲート電極として用いたＮチャンネルＭＯＳのゲート電極下における正孔の濃度のシミュレーション結果の一例を示す。ここでは、ゲート電圧およびソース電圧は、ともに０．５Ｖとし、ドレイン電圧は２Ｖとしている。すなわち、図９は、保護トランジスタ２８のゲート電極２８ｅの導電型をｐ型としたときのシミュレーション結果に相当し、図３における上側の図は、保護トランジスタ２８のゲート電極２８ｅの導電型をｎ型としたときのシミュレーション結果に相当する。なお、図３〜図７と同様に、図９中の太い実線ＤＳは、ｐｎ接合の境界のおおよその位置を示している。図９からわかるように、ｐ型の導電型を有するポリシリコン電極をゲート電極として用いることにより、ゲート電極下に正孔が蓄積され、蓄積モードが実現されている。
【００９４】
図１０は、図３に示すＮ−Ｎ’線に沿った正孔の密度の変化と、図９に示すＰ−Ｐ’線に沿った正孔の密度の変化とをあわせて示す。図１０中、横軸は、半導体基板の表面からの深さを示し、縦軸は、正孔の密度を対数スケールで示している。図１０に示すグラフにおいて、「○」のプロットは、図９に示すＰ−Ｐ’線に沿った正孔の密度を示す。他方、「×」のプロットは、図３に示すＮ−Ｎ’線に沿った正孔の密度を示す。図１０から、ｐ型の導電型を有するポリシリコン電極をゲート電極として用いることにより、半導体基板の表面近傍の領域に正孔が蓄積されることがわかる。
【００９５】
図１１は、図３に示すＮ−Ｎ’線に沿った正孔の密度変化の、ゲート電圧Ｖｇに対する依存性を計算した結果を示す。図１１には、図９に示すＰ−Ｐ’線に沿った正孔の密度もあわせて示している（「○」のプロット）。図３〜図８と図９との比較、および、図１１に示す計算結果から、ｐ型の導電型を有するポリシリコン電極をゲート電極として用いることにより、ｎ型の導電型を有するポリシリコン電極をゲート電極として用い、かつ、ゲート電極に−０．５Ｖ〜−１Ｖ程度の電圧を印加したときとほぼ同様の正孔の分布が得られることがわかる。つまり、ｐ型の導電型を有するポリシリコン電極をゲート電極として用いることにより、ｎ型の導電型を有するポリシリコン電極をゲート電極として用い、かつ、ゲート電極に−０．５Ｖ〜−１Ｖ程度の電圧を印加したときと同様の効果が得られる。
【００９６】
このように、保護トランジスタ２８のゲート電極２８ｅとして、ｐ型の導電型を有するポリシリコン電極を用いることにより、ゲート電極２８ｅに実効的に負電圧を印加したときと同様の状態を実現し得る。換言すれば、保護トランジスタ２８のチャネル領域を蓄積モードとして空乏層を消失させ得る。結果として、暗電流低減の効果が得られる。したがって、本開示の実施形態によれば、電荷蓄積領域に過大な電圧が印加されたときの単位画素セル１０の損傷を抑制しながら、保護トランジスタ２８のゲート電極２８ｅ下の空乏層の形成を抑制して、暗電流を低減することが可能である。暗電流の低減により、画質の劣化が抑制される。
【００９７】
なお、保護トランジスタ２８のゲート電極２８ｅとして、ｐ型の導電型を有するポリシリコンと同程度の仕事関数を有する材料を用いてもよい。ここで、Ｐ+ポリシリコンの仕事関数は５．１７ｅＶである。したがって、ゲート電極２８ｅとして、例えば、ＲｕＯ2（４．９ｅＶ）、ＷＮ（５．０ｅＶ）、Ｉｒ（５．３５ｅＶ）、Ｍｏ2Ｎ（５．３３ｅＶ）、ＴａＮ（５．４３ｅＶ）、Ｐｔ（５．６５ｅＶ）を用いてもよい。また、Ｎ+ポリシリコン（４．０５ｅＶ）より大きい仕事関数を有する材料であれば一定の効果を得ることができる。すなわち、いわゆるＭｉｄ Ｇａｐ Ｍｅｔａｌと呼ばれる、例えば、Ｃｏ（４．４５ｅＶ）、Ｃｒ（４．５ｅＶ）、Ｗ（４．５２ｅＶ）、Ｒｕ（４．６８ｅＶ）、ＴｉＮ（４．７ｅＶ）、Ｐｄ（４．９ｅＶ）を用いてもよい。ゲート電極２８ｅの材料の仕事関数は、４．０５ｅＶよりも大きいことが望ましく、４．９ｅＶ以上６ｅＶ以下がより望ましい。このような材料を用いることにより、リーク電流を低減する効果を得ることができる。
【００９８】
また、ゲート酸化膜は、例えば、ＨｆＯ2などの高誘電率（Ｈｉｇｈ−ｋ）材料を用いることができる。
【００９９】
さらに、図１および図２を参照して説明した例では、撮像装置１００が、保護トランジスタ２８のソース（またはドレイン）としてのｎ型不純物領域６８ｅｎに電源電圧ＶＤＤとは異なる電圧を印加可能に構成されている。以下に説明するように、撮像装置１００の動作時に、例えば電源電圧ＶＤＤよりも低い電圧をｎ型不純物領域６８ｅｎに供給することにより、保護トランジスタ２８においてより安定した動作を実現し得る。
【０１００】
図１２は、保護トランジスタ２８のゲート電圧Ｖｇと、保護トランジスタ２８のｎ型不純物領域６７ｎ、６８ｅｎ間を流れる電流の絶対値｜Ｉｄｓ｜との間の関係を示すグラフである。保護トランジスタ２８のｎ型不純物領域６７ｎは、ゲート電極２８ｅと同電位であるので、図１２に示すグラフの横軸は、保護トランジスタ２８のｎ型不純物領域６７ｎに印加される電圧を示しているともいえる。グラフ中の３つの白い矩形は、保護トランジスタ２８の設計上望ましい動作点を示す。図１２中、一点鎖線Ｌ１および破線Ｌ２は、保護トランジスタ２８のｎ型不純物領域６８ｅｎに印加する電圧Ｖｏｆ（電荷回収線３８に供給される電圧といってもよい）が電源電圧ＶＤＤ（ここでは３．３Ｖ）に等しいときの曲線である。実線Ｌ３は、ｎ型不純物領域６８ｅｎに電源電圧ＶＤＤよりも低い電圧（ここでは２Ｖ）を印加したときのグラフである。
【０１０１】
Ｌ１のグラフから、電圧Ｖｏｆと電源電圧ＶＤＤとを等しくした場合には、比較的高いゲート電圧でなければ、ｎ型不純物領域６７ｎから過剰な電荷が排出されないことがわかる。つまり、電荷蓄積領域の電位が比較的高くなければ、過剰な電荷が電荷蓄積領域から排出されず、例えば増幅トランジスタ２２のゲート絶縁層２２ｇの絶縁破壊を防止するためには、ゲート絶縁層２２ｇの厚さを比較的大きくする必要がある。
【０１０２】
保護トランジスタ２８のゲート絶縁層２８ｇの厚さを大きくすれば、電圧Ｖｏｆが電源電圧ＶＤＤに等しい場合であっても、グラフＬ２に示すような特性が得られる。グラフＬ２は、ゲート電圧Ｖｇが３Ｖ以上の領域では、グラフＬ３と重なっており、ゲート絶縁層２８ｇの厚さを大きくすることによって、より低いドレイン電圧でｎ型不純物領域６７ｎから過剰な電荷を排出させ得ることがわかる。ただし、図１２からわかるように、この場合は、ゲート電圧Ｖｇが０に近づいても｜Ｉｄｓ｜が小さくならず、オフリーク電流が生じてしまう。
【０１０３】
これに対し、Ｌ３のグラフに示すように、電圧Ｖｏｆとして電源電圧ＶＤＤよりも低い電圧を用いることにより、オフリーク電流を低減しながら、より低いドレイン電圧でｎ型不純物領域６７ｎから過剰な電荷を排出させ得る。つまり、保護トランジスタ２８におけるオンおよびオフのバランスを取ることが可能である。すなわち、保護トランジスタ２８のｎ型不純物領域６８ｅｎに、増幅トランジスタ２２に供給する電源電圧ＶＤＤよりも低い電圧を供給することによって、保護トランジスタ２８におけるより安定な動作を実現し得る。また、保護トランジスタ２８におけるより安定な動作を得るために、保護トランジスタ２８のゲート絶縁層２８ｇの厚さを大きくする必要がないので、保護トランジスタ２８のゲート絶縁層２８ｇの厚さと、単位画素セル１０中の他のトランジスタのゲート絶縁層の厚さとを異ならせる必要がない。したがって、例えば、保護トランジスタ２８のゲート絶縁層２８ｇとリセットトランジスタ２６のゲート絶縁層２６ｇとを単一の絶縁層のパターニングによって一括して形成することが可能であり、製造工程の複雑化を回避し得る。ゲート絶縁層２８ｇおよびゲート絶縁層２６ｇを単一の絶縁層のパターニングにより一括して形成した場合、これらの厚さは、ほぼ同じである。すなわち、ゲート絶縁層２８ｇの厚みは、製造誤差の範囲内でゲート絶縁層２６ｇの厚みと等しい。
【０１０４】
以上説明したように、保護トランジスタ２８のｎ型不純物領域６８ｅｎに供給する電圧は、電源電圧ＶＤＤとは異なる電圧であって、電源電圧ＶＤＤに対してリセット電圧と同じ側の電圧であることが望ましい。
【０１０５】
なお、より低い電圧をｎ型不純物領域６８ｅｎに印加する方が、ｎ型不純物領域６７ｎから電荷が排出されやすくなる。ただし、電圧Ｖｏｆが０Ｖであると電荷蓄積時にリーク電流が流れやすくなるので、電圧Ｖｏｆの下限は、０．５Ｖ〜１Ｖ程度である。電圧Ｖｏｆは、電源電圧ＶＤＤに対して少なくとも０．５Ｖ程度低ければ、上述した安定化の効果が得られる。
【０１０６】
保護トランジスタ２８のｎ型不純物領域６８ｅｎに印加する電圧Ｖｏｆは、撮像装置１００の動作時において固定されている必要はない。ｎ型不純物領域６８ｅｎに印加する電圧Ｖｏｆを可変とすることにより、保護トランジスタ２８を介して電荷蓄積領域から電荷が排出されるか否かの基準となる電圧を、電圧Ｖｏｆを用いて調整し得る。例えば、撮像装置１００の動作モード、撮影時のシーンに応じて、ｎ型不純物領域６８ｅｎに印加する電圧を動的に変更する構成を採用してもよい。
【０１０７】
なお、上述した安定化の効果は、保護トランジスタ２８のゲート電極２８ｅがｐ型の導電型を有するポリシリコンである場合に限定されない。例えば、ゲート電極２８ｅがｎ型の導電型を有するポリシリコンである場合でも、保護トランジスタ２８のｎ型不純物領域６８ｅｎに、増幅トランジスタ２２に供給する電源電圧ＶＤＤよりも低い電圧を供給することによって、保護トランジスタ２８におけるより安定な動作を実現し得る。すなわち、保護トランジスタ２８のゲート電極２８ｅの材料に係わらず、上述した安定化の効果を得ることができる。
【０１０８】
以上に説明したように、本開示の実施形態によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。保護トランジスタ２８がＰチャンネルＭＯＳである場合には、ゲート電極２８ｅの導電型をｎ型とすればよく、上記した電源電圧ＶＤＤは、電源電圧ＶＳＳと読み替えればよい。また、これらのトランジスタの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。
【０１０９】
なお、光電変換によって生成された正および負の電荷のうち、負の電荷を信号電荷として利用してもよい。負の電荷を信号電荷とし、保護トランジスタ２８としてＰチャンネルＭＯＳを用いた場合には、保護トランジスタ２８のゲート電極２８ｅとしてｎ型の導電型を有するポリシリコンを用いてもよい。これにより、保護トランジスタ２８のゲート電極２８ｅ下の空乏層の形成を抑制して、暗電流を低減することが可能である。また、保護トランジスタ２８のゲート電極２８ｅとしてｎ型の導電型を有するポリシリコンと同程度の仕事関数を持つ材料を用いてもよい。ここで、Ｎ+ポリシリコンの仕事関数は４．０５ｅＶである。したがって、ゲート電極２８ｅとして、例えば、Ｈｆ（３．９ｅＶ）、ＴａＮ(４．０５ｅＶ)、Ａｌ(４．１３ｅＶ)、Ｔｉ(４．１４ｅＶ)、Ｎｂ(４．１５ｅＶ)、Ｔａ(４．１９ｅＶ)を用いてもよい。また、Ｐ+ポリシリコン（５．１７ｅＶ）より小さい仕事関数を有する材料であれば一定の効果が得られる。すなわち、例えば、上記したＭｉｄ Ｇａｐ Ｍｅｔａｌを用いることもできる。保護トランジスタ２８のゲート電極２８ｅの材料の仕事関数は、５．１７ｅＶよりも小さいことが望ましく、３．３ｅＶ以上４．２ｅＶ以下がより望ましい。負の電荷を信号電荷として利用し、保護トランジスタ２８としてＰチャンネルＭＯＳを用いる場合には、ゲート電極２８ｅに上記した材料を用いることにより、リーク電流を低減する効果を得ることができる。
【０１１０】
また、負の電荷を信号電荷として利用する場合には、保護トランジスタ２８のｎ型（またはｐ型）不純物領域６８ｅｎに、増幅トランジスタ２２に供給する電源電圧ＶＤＤ（または電源電圧ＶＳＳ）よりも高い電圧を供給する。すなわち、保護トランジスタ２８のｎ型（またはｐ型）不純物領域６８ｅｎに供給する電圧は、電源電圧ＶＤＤ（または電源電圧ＶＳＳ）とは異なる電圧であって、電源電圧ＶＤＤ（または電源電圧ＶＳＳ）に対してリセット電圧と同じ側の電圧である。これによって、オフリーク電流を低減しながら、より高いゲート電圧でｎ型（またはｐ型）不純物領域６７ｎから過剰な電荷を排出させ得る。すなわち、保護トランジスタ２８におけるより安定な動作を実現し得る。なお、この場合においても、保護トランジスタ２８のゲート電極２８ｅの材料に係わらず、安定化の効果を得ることができる。
【０１１１】
なお、信号電荷として正負のいずれの電荷を利用する場合であっても、リセット電圧と保護トランジスタ２８のｎ型（またはｐ型）不純物領域６８ｅｎに供給する電圧との差の絶対値は、リセット電圧と電源電圧ＶＤＤ（または電源電圧ＶＳＳ）との差の絶対値よりも小さくてもよい。また、保護トランジスタ２８のｎ型（またはｐ型）不純物領域６８ｅｎに供給する電圧は、リセット電圧と電源電圧ＶＤＤ（または電源電圧ＶＳＳ）との間の電圧であってもよい。
【０１１２】
本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１１３】
１０    単位画素セル
１２    光電変換部
１４    信号検出回路
１６    フィードバック回路
２２    増幅トランジスタ
２２ｅ    増幅トランジスタのゲート電極
２２ｇ    増幅トランジスタのゲート絶縁層
２４    アドレストランジスタ
２６    リセットトランジスタ
２６ｅ    リセットトランジスタのゲート電極
２６ｇ    リセットトランジスタのゲート絶縁層
２８    保護トランジスタ
２８ｅ    保護トランジスタのゲート電極
２８ｇ    保護トランジスタのゲート絶縁層
３２    電源配線
３４    アドレス信号線
３５    垂直信号線
３６    リセット信号線
３８    電荷回収線
３９    蓄積制御線
４５    電圧供給回路
４６    垂直走査回路
５０    反転増幅器
５３    フィードバック線
６０    半導体基板
６１    支持基板
６５ｐ    ｐ型半導体層
６６ｐ    ｐ型不純物領域
６７ａ    第１領域
６７ｂ    第２領域
６７ｎ    ｎ型不純物領域
６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ    ｎ型不純物領域
８０ａ    配線層
８６、８８    コンタクトプラグ
８９    接続部
１００    撮像装置
ＦＤ    電荷蓄積ノード
【図１】
2017168823.tif 000003
【図２】
2017168823.tif 000004
【図３】
2017168823.tif 000005
【図４】
2017168823.tif 000006
【図５】
2017168823.tif 000007
【図６】
2017168823.tif 000008
【図７】
2017168823.tif 000009
【図８】
2017168823.tif 000010
【図９】
2017168823.tif 000011
【図１０】
2017168823.tif 000012
【図１１】
2017168823.tif 000013
【図１２】
2017168823.tif 000014