(57)【要約】【課題】記憶密度が向上できる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体層と、第１電極と、第１酸化物層と、第２酸化物層と、記憶層と、を含む。第１酸化物層は、半導体層と第１電極との間に設けられる。第２酸化物層は、第１酸化物層と第１電極との間に設けられる。記憶層は、第１酸化物層と第２酸化物層との間に設けられる。記憶層は、シリコン窒化物を含む第１領域と、第１領域と第２酸化物層との間に設けられシリコン窒化物を含む第２領域と、第１領域と第２領域の間に設けられた第３領域と、を含む。第３領域は、複数の第１金属原子を含む。第３領域における第１金属原子どうしの結合の第１密度は、第３領域における第１金属原子と窒素原子との結合の第２密度よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
第１電極と、
前記半導体層と前記第１電極との間に設けられた第１酸化物層と、
前記第１酸化物層と前記第１電極との間に設けられた第２酸化物層と、
前記第１酸化物層と前記第２酸化物層との間に設けられた記憶層であって、前記記憶層は、
前記シリコン窒化物を含む第１領域と、
前記第１領域と前記第２酸化物層との間に設けられシリコン窒化物を含む第２領域と、
前記第１領域と前記第２領域の間に設けられ、複数の第１金属原子を含む第３領域と、
を含み、
前記第３領域における前記第１金属原子どうしの結合の第１密度は、前記第３領域における前記第１金属原子と窒素原子との結合の第２密度よりも低い、前記記憶層と、
を備えた半導体記憶装置。
【請求項２】
前記第１密度は、前記第２密度の１／４以下である、請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第１金属原子は、Ｔｉ、Ｌａ、Ｈｆ、Ｒｕ、Ｔａ及びＭｏの少なくともいずれかを含む請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体層から前記第１電極に向かう第１方向に対して垂直な面内における前記複数の前記第１金属原子の面密度は、１×１０１３ｃｍ−２以下である、請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１密度は、前記第３領域における前記第１金属原子と酸素原子との結合の第３密度よりも低い、請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第３領域における酸素の濃度は、前記第１領域における酸素の濃度よりも高く、前記第２領域における酸素の濃度よりも高い、請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記半導体層から前記第１電極に向かう第１方向と交差する第２方向において前記第１電極と並ぶ第２電極と、
前記第１電極と前記第２電極との間に設けられた層間絶縁膜と、
をさらに備え、
前記第２電極と前記半導体層との間に前記第１酸化物層がさらに設けられ、
前記第２電極と前記第１酸化物層との間に前記第２酸化物層がさらに設けられ、
前記第２電極と前記半導体層との間にも前記記憶層がさらに設けられた、請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記半導体層は、前記第１電極、前記層間絶縁膜及び前記第２電極を含む積層体の中を、前記第２方向に沿って延びる、請求項７記載の半導体記憶装置。
【請求項９】
前記複数の第１金属原子は、前記半導体層と前記第１酸化物層との間の第１界面に沿って並ぶ、請求項１〜８のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において記憶密度の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１９１６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、記憶密度が向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体記憶装置は、半導体層と、第１電極と、第１酸化物層と、第２酸化物層と、記憶層と、を含む。前記第１酸化物層は、前記半導体層と前記第１電極との間に設けられる。前記第２酸化物層は、前記第１酸化物層と前記第１電極との間に設けられる。前記記憶層は、前記第１酸化物層と前記第２酸化物層との間に設けられる。前記記憶層は、前記シリコン窒化物を含む第１領域と、前記第１領域と前記第２酸化物層との間に設けられシリコン窒化物を含む第２領域と、前記第１領域と前記第２領域の間に設けられた第３領域と、を含む。前記第３領域は、複数の第１金属原子を含む。前記第３領域における前記第１金属原子どうしの結合の第１密度は、前記第３領域における前記第１金属原子と窒素原子との結合の第２密度よりも低い。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式図である。
【図２】図２（ａ）〜図２（ｆ）は、半導体記憶装置の特性を例示するグラフ図である。
【図３】図３（ａ）〜図３（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的断面である。
【図４】図４（ａ）及び図４（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図５】第２の実施形態に係る半導体記憶装置を例示する模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式図である。  
図１（ａ）は、断面図である。図１（ｂ）は、エネルギーバンド図あり、伝導帯端Ｅｃ及び価電子帯端Ｅｖを例示している。
【０００９】
図１（ａ）に示すように、実施形態に係る半導体記憶装置１１０は、半導体層２０と、第１電極４１（電極４０）と、第１酸化物層３１と、第２酸化物層３２と、記憶層５０と、を含む。第１酸化物層３１は、半導体層２０と第１電極４１との間に設けられ、酸化物を含む。第２酸化物層３２は、第１酸化物層３１と第１電極４１との間に設けられ、酸化物を含む。記憶層５０は、第１酸化物層３１と第２酸化物層３２との間に設けられる。
【００１０】
半導体記憶装置１１０において、半導体層２０と第１電極４１とが交差する領域が１つのメモリ部となる。メモリ部に、第１酸化物層３１、第２酸化物層３２及び記憶層５０を含む積層膜が設けられる。
【００１１】
半導体層２０から第１電極４１に向かう方向を第１方向とする。図１（ａ）の例では、第１方向は、Ｘ軸方向である。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
【００１２】
後述するように、半導体層２０が、ピラー状も良い。例えば、半導体層２０は、第２方向に沿って延びても良い。第２方向は、第１方向（図１（ａ）の例では、Ｘ軸方向）と交差する。この例では、第２方向は、Ｚ軸方向である。そして、第１電極４１は、半導体層２０の周りに設けられても良い。
【００１３】
記憶層５０は、第１領域５１と、第２領域５２と、第３領域５３と、を含む。第１領域５１は、シリコン窒化物を含む。第２領域５２は、第１領域５１と第２酸化物層３２との間に設けられ、シリコン窒化物を含む。第３領域５３は、第１領域５１と第２領域５２の間に設けられる。第３領域５３は、複数の第１金属原子５３Ｍを含む。
【００１４】
第１酸化物層３１は、例えば、トンネル絶縁膜として機能する。第２酸化物層３２は、例えば、ブロック絶縁膜として機能する。記憶層５０は、例えば、電荷蓄積膜として機能する。
【００１５】
図１（ｂ）に示すように、例えば、第１酸化物層３１の伝導帯端Ｅｃのエネルギーは、半導体層２０の伝導帯端Ｅｃのエネルギーよりも高い。第１酸化物層３１は、例えば、絶縁性の材料を含む。例えば、第２酸化物層３２の伝導帯端Ｅｃのエネルギーは、半導体層２０の伝導帯端Ｅｃのエネルギーよりも高い。第２酸化物層３２は、例えば、絶縁性の材料を含む。例えば、記憶層５０における伝導帯端Ｅｃのエネルギーは、第１酸化物層３１の伝導帯端Ｅｃのエネルギーよりも低く、第２酸化物層３２の伝導帯端Ｅｃのエネルギーよりも低い。例えば、第１酸化物層３１及び第２酸化物層３２は、シリコン酸化膜を含む。一方、記憶層５０は、シリコン窒化物を含む。
【００１６】
半導体記憶装置１１０において、例えば、半導体層２０の電位（電圧）を基準とする。例えば、正の電圧が第１電極４１に印加されると、電荷（電子）が半導体層２０から第１酸化物層３１（トンネル絶縁膜）を通過して、記憶層５０（電荷蓄積膜）に注入される。注入された電荷は、第２酸化物層３２（ブロック絶縁膜）により、第１電極４１に移動することが抑制される。記憶層５０に注入された電荷は、記憶層５０にトラップされ、記憶層５０に蓄積される。記憶層５０中の電荷の有無（多寡）により、半導体層２０に流れる電流のしきい値が変化する。この動作（例えば書き込み動作）により、第１状態が形成される。半導体層２０と第１電極４１との間に、上記の電圧とは逆極性の電圧を印加することで、記憶層５０に蓄積された電荷は、半導体層２０に移動する。この動作（例えば消去動作）により、第２状態が形成される。第１状態及び第２状態におけるしきい値を検出することで、記憶された状態の読み出し動作が行われる。
【００１７】
実施形態においては、記憶層５０において、シリコン窒化物の第１領域５１と、シリコン窒化物の第２領域５２と、の間に第３領域５３が設けられている。この第３領域５３に、複数の第１金属原子５３Ｍが設けられている。この複数の第１金属原子５３Ｍは、例えば、Ｔｉ、Ｌａ、Ｈｆ、Ｒｕ、Ｔａ及びＭｏの少なくともいずれかを含む。これらの金属原子を電荷蓄積膜中に設けることで、後述するように、電荷の蓄積に関する特性が向上することが分かった。
【００１８】
さらに、実施形態においては、第３領域５３における第１金属原子５３Ｍどうしの結合の密度（第１密度）は、第３領域５３における第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）よりも低い。例えば、第１金属原子５３ＭとしてＴｉ（チタン）を用いる場合、Ｔｉ−Ｔｉ結合の密度（第１密度）は、Ｔｉ−Ｎ結合の密度（第２密度）よりも低い。例えば、第１密度は、第２密度の１／４以下である。第１密度は、前記第２密度の１／１０以下でも良い。
【００１９】
第１金属原子５３Ｍどうしの結合の密度、及び、第３領域５３における第１金属原子５３Ｍと窒素原子との結合の密度に関する情報は、例えば、ＸＡＦＳ（Ｘ線吸収微細構造:X-ray absorption fine structure)分析により得られる。
【００２０】
第３領域５３においては、複数の金属原子５３Ｍのそれぞれは、実質的に、互いに離れている。
【００２１】
例えば、複数の第１金属原子５３Ｍは、半導体層２０と第１酸化物層との間の第１界面Ｆ１に沿って並ぶ。例えば、複数の第１金属原子５３Ｍは、第１電極４１と第２酸化物層３２との間の第２界面Ｆ２に沿って並ぶ。複数の第１金属原子５３Ｍは、第１酸化物層３１と第１領域５１との間の第３界面Ｆ３に沿って並ぶ。例えば、複数の第１金属原子５３Ｍは、第２酸化物層３２と第２領域５２との間の第４界面Ｆ４に沿って並ぶ。複数の金属原子５３Ｍは、例えば、第１方向（Ｘ軸方向）に対して垂直な面に沿って並ぶ。例えば、この面は、第２方向（Ｚ軸方向）に対して平行である。
【００２２】
第３領域５３において、複数の金属原子５３Ｍは、例えば、クラスター状ではない。複数の金属原子５３Ｍは、例えば、ナノドット状ではない。もし、複数の金属原子５３Ｍがクラスター状、または、ナノドット状である場合は、第１金属原子５３Ｍどうしの結合が存在する。このため、第１金属原子５３Ｍどうしの結合の密度（第１密度）は、第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）以上となる。
【００２３】
複数の金属原子５３Ｍを含む第３領域５３を記憶層５０に設ける場合に、第１金属原子５３Ｍどうしの結合の密度（第１密度）が高く、第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）以上のときには、電荷蓄積に関する特性が低いことが分かった。そして、第１金属原子５３Ｍどうしの結合の密度（第１密度）が、第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）よりも低いときに、電荷の蓄積及び保持に関する特性が向上できることが分かった。
【００２４】
例えば、書き込み・消去のウィンドウが拡大する。良好なデータ保持特性が得られる。例えば、メモリセルのサイズを縮小しても適正な動作が行われる。例えば、記憶密度が向上できる半導体記憶装置が提供できる。高信頼性の記憶動作が得られる。
【００２５】
図２（ａ）〜図２（ｆ）は、半導体記憶装置の特性を例示するグラフ図である。  
図２（ａ）は、半導体記憶装置の書き込み動作に関する特性を例示している。横軸は、中間層５０の厚さｔ５０（ナノメートル：ｎｍ）である。縦軸は、書き込み状態（書き込み飽和時）におけるしきい値電圧Ｖｐｓ（ボルト：Ｖ）である。この例では、金属原子５３ＭとしてＴｉが用いられている。この図には、４種類の試料の結果が例示されている。第１試料ＳＰ１においては、中間層５０にＴｉが設けられていない。すなわち、第１試料ＳＰ１におけるＴｉの濃度は、０ａｔｍ％（原子パーセントである）。第２試料ＳＰ２〜第４試料ＳＰ４においては、金属原子５３ＭとしてＴｉが設けられている。第２試料ＳＰ２におけるＴｉの濃度は、０．０２ａｔｍ％である。第３試料ＳＰ４におけるＴｉの濃度は、０．２ａｔｍ％である。第４試料ＳＰ４におけるＴｉの濃度は、２ａｔｍ％である。
【００２６】
図２（ａ）に示すように、Ｔｉを設けない第１試料ＳＰ１においては、書き込みにおけるしきい値電圧Ｖｐｓが比較的低い。これに対して、０．０２ａｔｍ％でＴｉを含む第２試料ＳＰ２においては、しきい値電圧Ｖｐｓが上昇し、特性が向上する。０．２ａｔｍ％でＴｉを含む第３試料ＳＰ３においては、しきい値電圧Ｖｐｓがさらに上昇し、特性がさらに向上する。２ａｔｍ％でＴｉを含む第４試料ＳＰ４においては、しきい値電圧Ｖｐｓが低下し、特性が悪化する。すなわち、中間層５０中に適正な濃度でＴｉを設けることで、書き込みにおける特性が向上する。
【００２７】
上記の第４試料ＳＰ４においては、Ｔｉ−Ｔｉの結合が観察される。Ｔｉ−Ｔｉ結合の密度は、Ｔｉ−Ｎ結合の密度よりも高い。一方、良好な特性を有する第３試料ＳＰ３及び第２試料ＳＰ２においては、Ｔｉ−Ｔｉ結合の密度は、Ｔｉ−Ｎ結合の密度よりも低い。これらの試料においては、Ｔｉ−Ｔｉ結合の密度は、Ｔｉ−Ｎ結合の密度の１／４以下であり、例えば１／１０以下である。
【００２８】
このように、Ｔｉ−Ｔｉ結合の密度がＴｉ−Ｎ結合の密度よりも低い状態で、Ｔｉ（金属原子５３Ｍ）を中間層５０（第３領域５３）に設けることで、書き込みの特性が向上することが分かった。
【００２９】
図２（ｂ）は、半導体記憶装置の消去動作に関する特性を例示している。横軸は、中間層５０の厚さｔ５０である。縦軸は、消去状態におけるしきい値電圧Ｖｅｓ（Ｖ）である。この図には、上記の第１試料ＳＰ１及び第２試料ＳＰ２の特性が示されている。図２（ｂ）に示すように、０．０２ａｔｍ％でＴｉを含む第２試料ＳＰ２においては、消去におけるしきい値電圧Ｖｐｅが、Ｔｉを含まない第１試料ＳＰ１のそれよりも低くなる。このように、Ｔｉを所定の低い濃度で含むことにより、消去の特性も向上する。
【００３０】
以上のように、Ｔｉを所定の低い濃度で含むことにより、書き込み・消去のウィンドウが拡大する。
【００３１】
図２（ｃ）及び図２（ｄ）は、半導体記憶装置の書き込み動作における保持特性を例示している。図２（ｃ）は、書き込み動作ＰＯ後に、室温ＲＴ（約２０℃）の温度で１２時間経過した後のしきい値電圧の変化ΔＶ（Ｖ）を示している。図２（ｄ）は、書き込み動作ＰＯ後に、１２５℃の温度で１０時間経過した後のしきい値電圧の変化ΔＶを示している。この図には、上記の第１試料ＳＰ１及び第２試料ＳＰ２の特性が示されている。横軸は、中間層５０の酸化膜換算膜厚ＥＯＴ（equivalent oxide thickness）である。これらの特性において、ΔＶの絶対値が小さいことが良好な特性であることに対応する。
【００３２】
図２（ｃ）及び図２（ｄ）に示すように、０．０２ａｔｍ％でＴｉを含む第２試料ＳＰ２におけるしきい値電圧の変化ΔＶの絶対値は、Ｔｉを含まない第１試料ＳＰ１のそれよりも小さい。このように、Ｔｉを所定の低い濃度で含むことにより、書き込み動作ＰＯにおける保持特性が向上する。
【００３３】
図２（ｅ）及び図２（ｆ）は、半導体記憶装置の消去動作における保持特性を例示している。図２（ｅ）は、消去動作ＥＯ後に、室温ＲＴ（約２０℃）の温度で１２時間経過した後のしきい値電圧の変化ΔＶ（Ｖ）を示している。図２（ｆ）は、消去動作ＥＯ後に、１２５℃の温度で１０時間経過した後のしきい値電圧の変化ΔＶを示している。この図には、上記の第１試料ＳＰ１及び第２試料ＳＰ２の特性が示されている。横軸は、中間層５０の酸化膜換算膜厚ＥＯＴである。これらの特性において、ΔＶの絶対値が小さいことが良好な特性であることに対応する。
【００３４】
図２（ｅ）及び図２（ｆ）に示すように、０．０２ａｔｍ％でＴｉを含む第２試料ＳＰ２におけるしきい値電圧の変化ΔＶの絶対値は、Ｔｉを含まない第１試料ＳＰ１のそれよりも小さい。このように、Ｔｉを所定の低い濃度で含むことにより、消去動作ＥＯにおける保持特性が向上する。
【００３５】
このように、中間層５０の第３領域５３に第１金属原子５３Ｍを設けることで、良好な記憶特性が得られる。そして、第３領域５３における第１金属原子５３Ｍどうしの結合の密度（第１密度）が、第３領域５３における第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）よりも低いときに、良好な記憶特性が得られる。例えば、記憶層５０の第３領域５３中に、複数の第１金属原子５３Ｍが互いに実質的に離れて分散されているときに、良好な記憶特性が得られる。
【００３６】
以下、説明を簡単にするために、第３領域５３は、Ｚ−Ｙ平面に沿って設けられている場合（図１（ａ）参照）について説明する。例えば、第１金属原子５３Ｍがクラスター状またはナノドット状に分散される参考例がある。この参考例においては、電荷（例えば電子）がＸ軸方向に沿って移動するときに、例えば、Ｘ軸方向においてクラスターと重なる経路においては、クラスターに捕獲される。一方、Ｘ軸方向においてクラスターと重ならない経路においては、電荷はこのクラスターに捕獲されない。このため、電荷の捕獲性能が、クラスターと重なる領域（クラスターに近い領域）と、クラスターから離れている領域と、で、大きく異なる。このため、この参考例においては、Ｚ−Ｙ平面内の位置によって電荷の捕獲特性が異なる。例えば、メモリセルを小さくし、記憶層５０のＺ−Ｙ平面内のサイズがなったときに、複数の記憶層５０における電荷の蓄積特性が互いに異なり、特性が不均一になる。このため、この参考例においては、メモリセルのサイズの縮小が困難である。
【００３７】
さらにこの参考例においては、例えば、Ｚ−Ｙ平面内において、保持特性が良好な領域と保持特性が悪い領域と、が生じる。例えば、全体の保持特性は、保持特性が低い領域の影響を大きく受けるため、結果として全体の保持特性が低くなる。
【００３８】
さらに、この参考例においては、大きな体積のクラスターの中で、電荷（例えば電子）は移動できる。すなわち、電荷のＸ軸方向に沿った位置のばらつきが大きい。このため、半導体層２０のしきい値のばらつきが大きい。
【００３９】
これに対して、実施形態においては、第３領域５３において、複数の第１金属原子５３Ｍは、クラスター状ではない。複数の第１金属原子５３Ｍは、互いに実質的に離れつつ、Ｚ−Ｙ平面に沿って分散されている。第３領域５３内において、複数の第１金属原子５３Ｍの分布のばらつきは、クラスター状の場合に比べて小さい。複数の第１金属原子５３Ｍの分布の均一性が高い。このため、電荷（例えば電子）がＸ軸方向に沿って移動するときに、均一に分散されている複数の第１金属原子５３Ｍによって、Ｚ−Ｙ平面内において、均一に捕獲される。これにより、記憶層５０のＺ−Ｙ平面内のサイズがなったときにも、複数の記憶層５０における電荷の蓄積特性において、均一性が高い。メモリセルのサイズを縮小しても均一な特性が得られる。記憶密度が向上できる。
【００４０】
さらに、実施形態においては、Ｚ−Ｙ平面内における保持特性のばらつきが小さい。良好な保持特性が得られる。高信頼性の記憶動作が得られる。
【００４１】
さらに、実施形態においては、捕獲された電荷のＸ軸方向に沿った位置のばらつきは、小さい。このため、半導体層２０のしきい値のばらつきが小さくできる。例えば、多値の記憶動作が容易になる。
【００４２】
実施形態において、複数の第１金属原子５３Ｍが設けられている第３領域５３の厚さは、薄い。例えば、Ｘ軸方向（半導体層２０から第１電極４１に向かう第１方向）に沿う第３領域５３の厚さｔ３は、０．４ナノメートル以下である。厚さｔ３は、例えば、第１金属原子５３Ｍの径に実質的に対応する。例えば、第３領域５３の厚さｔ３は、単原子層の厚さに実質的に対応する。これにより、捕獲された電荷のＸ軸方向に沿った位置のばらつきを抑制でき、例えば、上記のように、しきい値のばらつきが小さくできる。
【００４３】
例えば、クラスター状の金属原子が設けられる参考例においては、クラスターが設けられる領域の厚さは、例えば、１原子層よりも厚い。その厚さは、０．４ナノメートルよりも厚く、例えば、１ナノメートル以上である。
【００４４】
そして、このような薄い第３領域５３において、複数の第１金属原子５３Ｍが適切な面密度で分散されている。すなわち、複数の第１金属原子５３Ｍが互いに実質的に離れるような面密度が採用される。例えば、Ｘ軸方向（第１方向）に対して垂直な面内における、複数の第１金属原子５３Ｍの面密度は、例えば、１×１０１３ｃｍ−２以下である。面密度が１×１０１３ｃｍ−２よりも高いと、例えば、第１金属原子５３Ｍは、クラスター状になりやすい。面密度が例えば１×１０１３ｃｍ−２以下にすることで、第１金属原子５３Ｍどうしの結合を抑制できる。
【００４５】
このように、実施形態においては、第３領域５３における複数の第１金属原子５３Ｍの密度は、低く設定されている。これにより、第３領域５３における第１金属原子５３Ｍどうしの結合の密度（第１密度）は、第３領域５３における第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）よりも低くできる。
【００４６】
このように、第１金属原子５３Ｍどうしの結合の密度が低く、複数の第１金属原子５３Ｍが、互いに実質的に離れて分散されていることにより、複数の第１金属原子５３Ｍどうしの間での電荷（例えば電子）の移動が抑制される。例えば、エネルギー準位間における電荷の移動が抑制される。例えば「横抜け」が抑制できる。
【００４７】
実施形態において、複数の第１金属原子５３Ｍの面密度は、例えば、２×１０１２ｃｍ−２以上である。複数の第１金属原子５３Ｍの面密度を２×１０１２ｃｍ−２以上とすることで、電荷捕獲の特性の効果が効果的に得られる。
【００４８】
例えば、クラスター状の金属原子が設けられる参考例において、金属原子の平均の面密度が約１×１０１３ｃｍ−２〜１×１０１５ｃｍ−２程度の状態が考えられる。この場合の面密度は、クラスターがある部分とない部分との平均の密度である。参考例においては、クラスターが設けられる領域の厚さが０．４ナノメートルよりも厚い。この参考例において平均の面密度が実施形態と同様であった場合にも、クラスターが設けられる領域の厚さが厚いことで、実施形態の構成と区別される。
【００４９】
実施形態において、第３領域５３において第１金属原子５３Ｍと酸素との結合が存在しても良い。例えば、第１金属原子５３ＭとしてＴｉ（チタン）を用いる場合、Ｔｉ−Ｏ結合が存在しても良い。第３領域５３においてＴｉ−Ｏ結合が存在することで、例えば、Ｔｉのダングリングボンドを終端し、不動態化することができる。このとき、Ｔｉ−Ｔｉ結合の密度は、Ｔｉ−Ｏの結合の密度よりも低い。例えば、第１金属原子５３Ｍどうしの結合の第１密度は、第３領域５３における第１金属原子５３Ｍと酸素原子との結合の第３密度よりも低い。
【００５０】
第３領域５３において、シリコンと窒素との結合が存在しても良い。図１（ａ）に示すように、第３領域５３において、複数の第１金属原子５３Ｍが配置されていない領域がある。この領域は、窒化シリコン領域である。このため、第３領域５３において、シリコンと窒素との結合が観測される。
【００５１】
実施形態において、第３領域５３において、シリコンと酸素との結合が存在しても良い。第３領域５３の一部が、例えば、ＳｉＯＮでも良い。これにより、第３領域５３において、ＳｉＮよりも深い準位が形成できる。これにより保持特性がさらに向上する。例えば、Ｘ軸方向（第１方向）に対して垂直な面内における、第３領域５３におけるシリコンと酸素との結合の面密度は、Ｘ軸方向（第１方向）に対して垂直な面内における、第１領域５１におけるシリコンと酸素との結合の面密度よりも高い。例えば、Ｘ軸方向（第１方向）に対して垂直な面内における、第３領域５３におけるシリコンと酸素との結合の面密度は、Ｘ軸方向（第１方向）に対して垂直な面内における、第２領域５２におけるシリコンと酸素との結合の面密度よりも高い。例えば、第３領域５３における酸素の濃度は、第１領域５１における酸素の濃度よりも高く、第２領域５２における酸素の濃度よりも高い。これにより、より高い保持特性が得られる。
【００５２】
実施形態において、上記のような第３領域５３が、第１領域５１及び第２領域５２の間に設けられる。第１領域５１及び第２領域５２により、第３領域５３に含まれる第１金属原子５３Ｍの移動（例えば拡散）が抑制される。第１領域５１及び第２領域５２のそれぞれの厚さは、所定の値以上とされる。これにより、第１金属原子５３Ｍの移動（例えば拡散）が抑制される。例えば、Ｘ軸方向（第１方向）に沿う第１領域５１の厚さｔ１（図１（ａ）参照）、及び、Ｘ軸方向に沿う第２領域５２の厚さｔ２（図１（ａ）参照）のそれぞれは、例えば、β型の窒化シリコンのｃ軸の格子定数以上である。例えば、厚さｔ１及び厚さｔ２のそれぞれは、０．３ナノメートル以上である。これにより、第３領域５３に含まれる第１金属５３Ｍの移動（例えば拡散）が抑制できる。厚さｔ１及び厚さｔ２の少なくともいずれかは、１ナノメートル以上２ナノメートル以下でも良い。
【００５３】
以下、実施形態に係る半導体記憶装置１１０の製造方法の例について説明する。  
図３（ａ）〜図３（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順の模式的断面である。  
図３（ａ）に示すように、第１導電膜ＦＭ１の上に、第１酸化物膜ＦＯ１が設けられ、さらにその上に、第１窒化物膜ＦＮ１が設けられている。第１窒化物膜ＦＮ１の上に、複数の第１金属原子５３Ｍを配置する。第１導電膜ＦＭ１は、例えば、半導体層２０及び第１電極（電極４０）の一方となる層である。第１酸化物膜ＦＯ１は、例えば、シリコン酸化膜（ＳｉＯ２膜）である。第１窒化物膜ＦＮ１は、例えば、シリコン窒化膜（ＳｉＮ膜、例えばＳｉ３Ｎ４膜）である。第１金属原子５３Ｍは、例えば、Ｔｉである。第１金属原子５３Ｍの面密度は、例えば、１×１０１３ｃｍ−２以下である。
【００５４】
図３（ｂ）に示すように、窒素及び酸素の少なくともいずれかを含む雰囲気中で処理し、第１窒化物膜ＦＮ１の表面の少なくとも一部において、酸窒化層５３ａが形成される。浅い準位となる結合端が、終端される。酸窒化層５３ａは、第１金属原子５３Ｍの表面にも形成される。例えば、第１窒化物膜ＦＮ１の表面において、Ｓｉと窒素と酸素とを含む領域（ＳｉＯＮ）が形成される。この領域において、ＳｉＮよりも深い準位が形成される。第１金属原子５３Ｍの表面において、第１金属原子５３Ｍと酸素と窒素とを含む領域（例えばＴｉ−Ｎ結合及びＴｉ−Ｏ結合を含む領域）が形成される。複数の第１金属原子５３Ｍ及び、その周りに設けられたこれらの領域を含む領域が、第３領域５３となる。第３領域５３の厚さｔ３は、約０．４ナノメートル以下である。
【００５５】
図３（ｃ）に示すように、第３領域５３の上に、第２窒化物膜ＦＮ２を形成する。第２窒化物膜ＦＮ２は、例えば、シリコン窒化膜（ＳｉＮ膜、例えばＳｉ３Ｎ４膜）である。
【００５６】
図３（ｄ）に示すように、第２窒化物膜ＦＮ２を含む被処理物を、窒素及び酸素の少なくともいずれかを含む雰囲気中で処理する。浅い準位となる結合端が、終端される。さらに、第２窒化物膜ＦＮ２の上に、第２酸化物膜ＦＯ２を形成し、さらにその上に、第２導電膜ＦＭ２を形成する。第２導電膜ＦＭ２、半導体層２０及び第１電極（電極４０）の他方となる層である。
【００５７】
上記の工程により、半導体記憶装置１１０が得られる。上記において、第２窒化物膜ＦＮ２を形成した後の、窒素及び酸素の少なくともいずれかを含む雰囲気中での上記の処理は、必要に応じて実施され、省略しても良い。  
上記の製造方法により、記憶密度が向上できる半導体記憶装置の製造方法が提供できる。
【００５８】
（第２の実施形態）  
図４（ａ）及び図４（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する模式的断面図である。  
図４（ｂ）は、図４（ａ）のＡ１−Ａ２線断面図である。
【００５９】
図４（ａ）に示すように、本実施形態に係る半導体記憶装置１２０においても、半導体層２０、第１電極４１、第１酸化物層３１、第２酸化物層３２、及び、記憶層５０が設けられる。半導体記憶装置１２０においては、さらに、第２電極４２と、層間絶縁膜４５ｉと、が設けられている。半導体記憶装置１２０において、半導体層２０、第１電極４１、第１酸化物層３１、第２酸化物層３２及び記憶層５０については、半導体記憶装置１１０と同様である。以下、第２電極４２及び層間絶縁膜４５ｉについて説明する。
【００６０】
第２電極４２は、第１方向（Ｘ軸方向）と交差する第２方向において、第１電極４１と並ぶ。換言すると、第１方向（Ｘ軸方向）は、第２方向（Ｚ軸方向）と交差する任意の方向である。この例では、第２方向は、Ｚ軸方向である。層間絶縁膜４５ｉは、第１電極４１と第２電極４２との間に設けられる。すなわち、半導体記憶装置１２０においては、積層体ＳＢが設けられる。積層体ＳＢは、Ｚ軸方向（第２方向）に沿って並ぶ複数の電極４０を含む。これらの電極４０どうしの間に、層間絶縁膜４５ｉが配置される。
【００６１】
半導体層２０は、第１電極４１、層間絶縁膜４５ｉ及び第２電極４２を含む積層体ＳＢの中を、Ｚ軸方向（第２方向）に沿って延びる。
【００６２】
図４（ｂ）に示すように、第１酸化物層３１、第２酸化物層３２、及び、記憶層５０は、管状である。半導体層２０と第１電極４１との間に第１酸化物層３１が設けられ、第１酸化物層３１と第１電極４１との間に第２酸化物層３２が設けられ、第１酸化物層３１と第２酸化物層３２との間に記憶層５０が設けられる。さらに、図４（ａ）に示すように、第２電極４２と半導体層２０との間に第１酸化物層３１がさらに設けられる。第２電極４２と第１酸化物層３１との間に第２酸化物層３２がさらに設けられる。Ｚ軸方向と交差する１つの方向において、半導体層２０と第２電極４２との間において、第１酸化物層３１と第２酸化物層３２との間に、記憶層５０がさらに設けられる。第２電極４２と半導体層２０との間にも、記憶層５０がさらに設けられている。
【００６３】
この例では、コアピラー２０ｃが設けられている。コアピラー２０ｃは、積層体ＳＢ中をＺ軸方向に延びる。コアピラー２０ｃは、例えば絶縁性である。
【００６４】
半導体記憶装置１２０においても、第３領域５３における第１金属原子５３Ｍどうしの結合の密度（第１密度）は、第３領域５３における第１金属原子５３Ｍと窒素原子との結合の密度（第２密度）よりも低い。この例でも、複数の金属原子５３Ｍは、例えば、第１方向（Ｘ軸方向）に対して垂直な面に沿って並ぶ。この面は、Ｚ軸方向に沿って延びる管状の面である。半導体記憶装置１２０においても、例えば、記憶密度が向上できる。
【００６５】
図５は、第２の実施形態に係る半導体記憶装置を例示する模式的斜視図である。  
図５においては、図を見易くするために、絶縁部分の少なくとも一部が省略されている。
【００６６】
図５に示すように、半導体記憶装置１２０においては、メモリセルが、３次元的に配置される。
【００６７】
半導体記憶装置１２０において、基体１０の上に、バックゲートＢＧが設けられる。この上に、積層体ＳＢが設けられる。積層体ＳＢは、交互に設けられた複数の導電層ＷＬ、及び、複数の絶縁層（図示せず、例えば層間絶縁膜４５ｉに対応する）を含む。積層体ＳＢにおける積層方向がＺ軸方向に対応する。
【００６８】
基体１０は、例えば半導体基板（シリコン基板など）である。バックゲートＢＧは、例えば不純物を含むシリコンを含む。導電層ＷＬは、例えば、金属（例えばタングステンなど）または半導体（例えば不純物を含むシリコンなど）を含む。導電層ＷＬは、例えば、ワード線となる。
【００６９】
半導体記憶装置１２０において、複数のメモリストリングＭＳが設けられる。１つのメモリストリングＭＳは、ピラー部ＰＰを含む。この例では、１つのメモリストリングＭＳは、２つのピラー部ＰＰと、連結部ＪＰと、を含む。連結部ＪＰは、２つのピラー部ＰＰのそれぞれの下端を連結する。メモリストリングＭＳは、例えば、Ｕ字状である。
【００７０】
ピラー部ＰＰは、例えば柱状（円柱状、偏平円柱状など）である。ピラー部ＰＰは、積層体ＳＢのなかをＺ軸方向に延びる。ピラー部ＰＰの１つの上端部に、ドレイン側選択ゲートＳＧＤが設けられる。ピラー部ＰＰの別の１つの上端部に、ソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、上部選択ゲートとなる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、最上層の導電層ＷＬ上に絶縁層を介して設けられる。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物を含むシリコンを含む。ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間に絶縁分離膜（図示しない）が設けられる。これらのゲートは、Ｙ軸方向に沿って延びる。
【００７１】
ドレイン側選択ゲートＳＧＤの下の積層体ＳＢと、ソース側選択ゲートＳＧＳの下の積層体ＳＢも、絶縁分離膜によって分離されている。積層体ＳＢは、Ｙ軸方向に延びる。
【００７２】
ソース側選択ゲートＳＧＳ上に、絶縁層を介して、ソース線ＳＬ（例えば金属膜）が設けられる。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬの上に、絶縁層を介して、複数のビット線ＢＬ（例えば金属膜）が設けられている。複数のビット線ＢＬのそれぞれは、Ｘ軸方向に延びる。
【００７３】
複数の導電層ＷＬは、複数の電極４０に対応する。複数の導電層ＷＬのそれぞれは、複数のメモリセルのそれぞれに対応する。
【００７４】
ピラー部ＰＰの１つの上端部に、ドレイン側選択トランジスタＳＴＤが設けられる。ピラー部ＰＰの別の１つの上端部に、ソース側選択トランジスタＳＴＳが設けられる。メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、縦型トランジスタである。これらのトランジスタにおいては、Ｚ軸方向に沿って電流が流れる。
【００７５】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤと半導体層２０との間には、絶縁膜（図示せず）が設けられる。この絶縁膜は、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。ドレイン側選択トランジスタＳＴＤのチャネルボディ（半導体層２０）は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００７６】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳと半導体層２０との間には、絶縁膜（図示せず）が設けられている。この絶縁膜は、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。ソース側選択トランジスタＳＴＳのチャネルボディ（半導体層２０）は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００７７】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられる。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。
【００７８】
ピラー部ＰＰに設けられるメモリ膜ＭＦ（第１酸化物層３１、第２酸化物層３２及び記憶層５０の少なくとも一部を含む積層膜）は、バックゲートＢＧ内にも設けられても良い。このメモリ膜ＭＦは、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００７９】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、複数のメモリセルが設けられる。バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、複数のメモリセルが設けられる。複数のメモリセルのそれぞれは、複数の導電層ＷＬのそれぞれをコントロールゲートとする。
【００８０】
複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、半導体層２０を通じて、直列接続される。これにより、Ｕ字状の１つのメモリストリングＭＳが形成される。複数のメモリストリングＭＳが、Ｘ軸方向及びＹ軸方向に配列される。複数のメモリセルがＸ軸方向、Ｙ軸方向及びＺ軸方向に、３次元的に設けられる。
【００８１】
実施形態において、２つのピラー部ＰＰが連結されなくても良い。１つのピラー部ＰＰの下端部が例えばソース線ＳＬと接続され、上端部が例えばビット線ＢＬと接続されても良い。
【００８２】
実施形態によれば、記憶密度が向上できる半導体記憶装置を提供できる。
【００８３】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【００８４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる半導体層、電極、酸化物層及び記憶層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００８５】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８６】
その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１０…基体、  ２０…半導体層、  ２０ｃ…コアピラー、  ３１…第１酸化物層、  ３２…第２酸化物層、  ４０…電極、  ４１…第１電極、  ４２…第２電極、  ４５ｉ…層間絶縁膜、  ５０…記憶層、  ５１〜５３…第１〜第３領域、  ５３Ｍ…第１金属原子、  ５３ａ…酸窒化層、  １１０、１２０…半導体記憶装置、  ＢＧ…バックゲート、  ＢＧＴ…バックゲートトランジスタ、  ＢＬ…ビット線、  Ｅｃ…伝導帯端、  Ｅｖ…価電子帯端、  Ｆ１〜Ｆ４…第１〜第４界面、  ＦＭ１、ＦＭ２…第１、第２導電膜、  ＦＮ１、ＦＮ２…第１、第２窒化物膜、  ＦＯ１、ＦＯ２…第１、第２酸化物膜、  ＪＰ…連結部、  ＭＦ…メモリ膜、  ＭＳ…メモリストリング、  ＰＰ…ピラー部、  ＳＢ…積層体、  ＳＧＤ…ドレイン側選択ゲート、  ＳＧＳ…ソース側選択ゲート、  ＳＬ…ソース線、  ＳＴ…スリット、  ＳＴＤ…ドレイン側選択トランジスタ、  ＳＴＳ…ソース側選択トランジスタ、  ＷＬ…導電層、  ｔ１〜ｔ３…厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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