(57)【要約】【課題】本発明は電界効果トランジスタおよびその製造方法に係り、高周波数帯における使用に好適な電界効果トランジスタおよびその製造方法に関し、パルス特性の向上が可能な電界効果トランジスタを得ることを目的とする。【解決手段】本発明に係る電界効果トランジスタは、溝を備えた半導体層と、前記半導体層の上面に配置され、前記溝の上面に開口を備えた絶縁膜と、前記溝の側面および底面と接するように前記開口に埋め込まれ、前記開口の両側において前記絶縁膜の上面と接する部分を有するゲート電極と、を備え、前記ゲート電極は、前記絶縁膜の上面における幅よりも他方の端部における幅が広いＴ字型の断面形状を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
溝を備えた半導体層と、
前記半導体層の上面に配置され、前記溝の上面に開口を備えた絶縁膜と、
前記溝の側面および底面と接するように前記開口に埋め込まれ、前記開口の両側において前記絶縁膜の上面と接する部分を有するゲート電極と、
を備え、
前記ゲート電極は、前記絶縁膜の上面における幅よりも他方の端部における幅が広いＴ字型の断面形状を有することを特徴とする電界効果トランジスタ。
【請求項２】
前記ゲート電極は、前記溝の底面と接する部分にＰｔによって形成された下部電極を備えることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記半導体層は、化合物半導体から構成される層を備えることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記半導体層は、前記絶縁膜の上面における前記ゲート電極の幅よりも広い凹部を備え、
前記溝は、前記凹部の底面に形成されることを特徴とする請求項１〜３の何れか１項に記載の電界効果トランジスタ。
【請求項５】
前記化合物半導体の層は、ＧａＡｓ層を備えたＨＥＭＴ構造を有し、
前記半導体層の側面には、ｎ型のＧａＡｓ層が備えられることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項６】
前記化合物半導体の層は、ＩｎＰ層を備えたＨＥＭＴ構造を有し、
前記半導体層の側面には、ｎ型のＩｎＧａＡｓ層が備えられることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項７】
半導体層の上面に絶縁膜を形成する工程と、
前記絶縁膜に開口を設ける工程と、
前記開口を埋め込み、前記開口の両側において前記絶縁膜の上面と接するようにゲート電極を形成するゲート電極形成工程と、
を備え、
前記ゲート電極形成工程は、
前記開口において前記半導体層と接するように、Ｐｔによって下部電極を形成する工程と、
前記ゲート電極に熱処理を行い、前記下部電極を前記半導体層に沈み込ませる工程と、
を備え、
前記ゲート電極は、前記絶縁膜の上面における幅よりも他方の端部における幅が広いＴ字型の断面形状を有するように設けられることを特徴とする電界効果トランジスタの製造方法。
【請求項８】
前記半導体層は、化合物半導体から構成される層を備えることを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
前記半導体層をエッチングし、前記絶縁膜の上面における前記ゲート電極の幅よりも広い凹部を形成する工程を備え、
前記開口は、前記凹部の底面に形成されることを特徴とする請求項７または８に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記半導体層の側面に、ｎ型のＧａＡｓ層を結晶成長により形成する工程を備え、
前記化合物半導体の層は、ＧａＡｓ層を備えたＨＥＭＴ構造を有することを特徴とする請求項８に記載の電界効果トランジスタの製造方法。
【請求項１１】
前記半導体層の側面に、ｎ型のＩｎＧａＡｓ層を結晶成長により形成する工程と、
を備え、
前記化合物半導体の層は、ＩｎＰ層を備えたＨＥＭＴ構造を有することを特徴とする請求項８に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタおよびその製造方法に係り、高周波数帯における使用に好適な電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタの高周波化に伴い、ゲート長の短縮が進められている。一方、ゲート長が短縮すると、ゲート抵抗が増大する。特許文献１には、ゲート抵抗を抑制する方法として、断面形状がＴ字型のＴ型ゲート電極が開示されている。また、特許文献１において、ゲート長の短縮に伴う短チャネル効果への対策として、オーバラップ構造を備えたゲート電極が開示されている。オーバラップ構造では、ゲート端が絶縁膜上に乗り上げることで、ソースドレイン間に発生する電界を緩和させることが可能になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１１５５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に示される構造では、半導体層と絶縁膜との間の界面と、ゲート電極の下端が同じ高さに配置される。半導体層と絶縁膜との間の界面には、界面準位が発生する。このため、特許文献１に示される構造では、電子伝導が界面準位の影響を受け易い。従って、電子が界面準位にトラップされ易くなり、パルス特性が悪化する場合がある。
【０００５】
本発明は、上述の問題点を解決するためになされたもので、第１の目的は、パルス特性の向上が可能な電界効果トランジスタを得ることである。
第２の目的は、パルス特性の向上が可能な電界効果トランジスタの製造方法を得ることである。
【課題を解決するための手段】
【０００６】
本発明に係る電界効果トランジスタは、溝を備えた半導体層と、前記半導体層の上面に配置され、前記溝の上面に開口を備えた絶縁膜と、前記溝の側面および底面と接するように前記開口に埋め込まれ、前記開口の両側において前記絶縁膜の上面と接する部分を有するゲート電極と、を備え、前記ゲート電極は、前記絶縁膜の上面における幅よりも他方の端部における幅が広いＴ字型の断面形状を有する。
【０００７】
本発明に係る電界効果トランジスタの製造方法は、半導体層の上面に絶縁膜を形成する工程と、前記絶縁膜に開口を設ける工程と、前記開口を埋め込み、前記開口の両側において前記絶縁膜の上面と接するようにゲート電極を形成するゲート電極形成工程と、を備え、前記ゲート電極形成工程は、前記開口において前記半導体層と接するように、Ｐｔによって下部電極を形成する工程と、前記ゲート電極に熱処理を行い、前記下部電極を前記半導体層に沈み込ませる工程と、を備え、前記ゲート電極は、前記絶縁膜の上面における幅よりも他方の端部における幅が広いＴ字型の断面形状を有するように設けられる。
【発明の効果】
【０００８】
本発明に係る電界効果トランジスタでは、半導体層と絶縁膜との間の界面よりも、ゲート電極の下端が下方に配置される。このため、電子が受ける界面準位の影響を抑制することが可能になる。従って、パルス特性を向上することが可能になる。また、ゲート電極と半導体層との間に隙間があると、隙間部分において半導体層の表面には表面準位が発生する。この表面準位の影響により、パルス特性が低下する場合がある。ここで、本発明に係る電界効果トランジスタでは、ゲート電極は溝の側面と接するように設けられる。従って、表面準位の発生を抑制することが可能になる。以上から、パルス特性を向上することが可能になる。
【０００９】
本発明に係る電界効果トランジスタの製造方法によれば、半導体層と絶縁膜との間の界面よりも、ゲート電極の下端が下方に配置される。このため、電子が受ける界面準位の影響を抑制することが可能になる。従って、パルス特性を向上することが可能になる。また、ゲート電極と半導体層との間に隙間が生じると、隙間部分において半導体層の表面には表面準位が発生する。この表面準位の影響により、パルス特性が低下する場合がある。ここで、本発明に係る電界効果トランジスタの製造方法では、ゲート電極は熱処理により半導体層に沈み込む。この場合、ゲート電極と半導体層との間に隙間が生じない。従って、表面準位の発生を抑制することが可能になる。以上から、パルス特性を向上することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る電界効果トランジスタの断面図である。
【図２】本発明の実施の形態１において半導体層に凹部を形成した状態を示す断面図である。
【図３】本発明の実施の形態１において図２に絶縁膜を形成した状態を示す断面図である。
【図４】本発明の実施の形態１において図３に２層レジストを形成した状態を示す断面図である。
【図５】本発明の実施の形態１において図４の絶縁膜をエッチングした状態を示す断面図である。
【図６】本発明の実施の形態１において図５から２層レジストの開口の幅を広げた状態を示す断面図である。
【図７】本発明の実施の形態１において図６にゲート電極を設けた状態を示す断面図である。
【図８】本発明の実施の形態１において図７のゲート電極を半導体層に沈み込ませた状態を示す断面図である。
【図９】本発明の実施の形態１の比較例に係る電界効果トランジスタの断面図である。
【図１０】本発明の実施の形態１の比較例に係る電界効果トランジスタの断面図である。
【図１１】本発明の実施の形態１の変形例に係る電界効果トランジスタの断面図である。
【図１２】本発明の実施の形態２に係る電界効果トランジスタの断面図である。
【図１３】本発明の実施の形態２において半導体層の上面に絶縁膜を形成した状態を示す断面図である。
【図１４】本発明の実施の形態２において図１３から半導体層をエッチングした状態を示す断面図である。
【図１５】本発明の実施の形態２において図１４にｎ型のＧａＡｓ層を形成した状態を示す断面図である。
【図１６】本発明の実施の形態２において図１５に２層レジストを形成した状態を示す断面図である。
【図１７】本発明の実施の形態２において図１６から２層レジストの開口の幅を広げた状態を示す断面図である。
【図１８】本発明の実施の形態２において図１７にゲート電極を設けた状態を示す断面図である。
【図１９】本発明の実施の形態２において図１８のゲート電極を半導体層に沈み込ませた状態を示す断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る電界効果トランジスタおよび電界効果トランジスタの製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る電界効果トランジスタ１００の断面図である。半導体層１０は、化合物半導体から構成される層を備えた半導体活性領域である。本実施の形態では、半導体層１０はＧａＡｓ層を備える。これ以外に、半導体層１０はＩｎＰ層を備えるものとしても良い。半導体層１０は凹部２４を備える。電界効果トランジスタ１００では、凹部２４の両側において半導体層１０が厚くなっている。この構造では、寄生抵抗を低減する効果を得られる。凹部２４の底面には、溝２６が形成される。半導体層１０の上面には絶縁膜１２が配置される。絶縁膜１２は、ＳｉＮ膜である。絶縁膜１２は、溝２６の上面に開口２８を備える。
【００１３】
ゲート電極１５は、開口２８を埋め込むように設けられる。また、ゲート電極１５は、溝２６の側面および底面と接するように設けられる。ゲート電極１５は、開口２８の両側において絶縁膜１２の上面と接する部分を有する。さらに、ゲート電極１５は、絶縁膜１２の上面における幅よりも他方の端部における幅が広いＴ字型の断面形状を有する。凹部２４は、絶縁膜１２の上面におけるゲート電極１５の幅よりも広く設けられる。
【００１４】
ゲート電極１５は、下部電極１４と上部電極１６から構成される。下部電極１４は、ゲート電極１５のうち、溝２６の底面と接する部分に形成される。また、下部電極１４は、開口２８の両側において絶縁膜１２の上面と接する部分を有する。下部電極１４は、Ｐｔによって形成される。上部電極１６は下部電極１４の上面に配置される。上部電極１６は、下部電極１４と接する部分の幅よりも上端部における幅が広いＴ字型の断面形状を有する。上部電極１６は、Ｔｉ、Ｐｔ、Ａｕが積層した構造を備える。また、上部電極１６にはＴｉ、Ｍｏ、Ａｌが積層した構造を用いても良い。
【００１５】
次に、図２〜８を用いて本実施の形態に係る電界効果トランジスタ１００の製造方法を説明する。まず、半導体層１０の上面にＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）描画用レジスト１８を形成する。次に、ＥＢ描画用レジスト１８に開口パターンを形成する。開口パターンの寸法は、０．５〜１．０μｍである。次に、図２に示すように、ＥＢ描画用レジスト１８をマスクとして半導体層１０をエッチングする。この結果、半導体層１０に凹部２４が形成される。凹部２４の深さは、５０〜２００ｎｍである。
【００１６】
次に、図３に示すように、半導体層１０の上面に絶縁膜１２を形成する。絶縁膜１２は、厚さが１０〜１００ｎｍである。次に、ゲート電極形成工程を実施する。まず、図４に示すように、絶縁膜１２の上面に２層レジストを形成する。２層レジストは、ＥＢ描画用レジスト２０およびフォトレジスト２２から構成される。ＥＢ描画用レジスト２０は絶縁膜１２の上面に配置される。フォトレジスト２２は、ＥＢ描画用レジスト２０の上面に配置される。ＥＢ描画用レジスト２０には、幅が０．０５〜０．１５μｍの開口が設けられる。フォトレジスト２２には、ＥＢ描画用レジスト２０が備える開口の上面において、幅が０．５〜１．０μｍの開口が設けられる。
【００１７】
次に、図５に示すように絶縁膜１２をエッチングし、開口２８を設ける。この結果、開口２８において半導体層１０が露出する。次に、図６に示すように、アッシャ処理により、ＥＢ描画用レジスト２０およびフォトレジスト２２が備える開口の幅を０．１μｍ程度広げる。次に、２層レジスト、絶縁膜１２および半導体層１０の上面からＰｔ、Ｔｉ、Ｐｔ、Ａｕを蒸着し、積層させる。ここで、最下層のＰｔ層は開口２８において半導体層１０と接する。Ｐｔ層は下部電極１４となる。Ｐｔ層は、厚さが５〜２５ｎｍとなるように蒸着される。また、Ｔｉ、Ｐｔ、Ａｕが積層した層は、フォトレジスト２２が備える開口の一部または全てを埋める高さまで積層される。Ｔｉ、Ｐｔ、Ａｕが積層した層は上部電極１６となる。
【００１８】
次に、図７に示すように、リフトオフを実施し、２層レジストを除去する。この結果、絶縁膜１２の上面にゲート電極１５が形成される。ゲート電極１５は断面形状がＴ字型のＴ型ゲート電極である。次に、図８に示すように熱処理を実施し、下部電極１４を半導体層１０に沈み込ませる。この結果、ゲート電極１５の下端は、凹部２４の底面における半導体層１０と絶縁膜１２との界面よりも、５〜５０ｎｍ下方に形成される。
【００１９】
図９は、本発明の実施の形態１の比較例に係る電界効果トランジスタ８００の断面図である。比較例に係る電界効果トランジスタ８００では、絶縁膜８１２に設けられた開口８２８においてゲート電極８１５と半導体層８１０が接する。ここで、半導体層８１０において絶縁膜８１２との界面８１１には、界面準位８３２が発生する。ゲート電極８１５の下端は、界面８１１と同じ高さにある。このとき、ゲート電極８１５の下端付近の電子が、界面準位８３２の影響を大きく受ける。このため、電子が界面準位８３２にトラップされ易くなる。この結果、電界効果トランジスタ８００のパルス特性が低下する場合がある。
【００２０】
これに対し、本実施の形態に係る電界効果トランジスタ１００の製造方法では、下部電極１４を熱処理により半導体層１０に沈み込ませる。この結果、ゲート電極１５の下端は、半導体層１０と絶縁膜１２との界面よりも下方に配置されることとなる。従って、ゲート電極１５の下端付近の電子が受ける界面準位の影響を抑制することが可能になる。従って、パルス特性を向上することが出来る。
【００２１】
図１０は、本発明の実施の形態１の比較例に係る電界効果トランジスタ７００の断面図である。本実施の形態では、熱処理により下部電極１４を半導体層１０に沈み込ませた。ゲート電極の下端を、半導体層の界面よりも下方に形成する別の方法として、ウェットエッチングを用いる方法が考えられる。図１０に示す電界効果トランジスタ７００の製造方法では、ウェットエッチングにより半導体層７１０にリセス７１３を設ける。その後、リセス７１３及び絶縁膜７１２の上面にゲート電極７１５を形成する。
【００２２】
ここで、図１０に示すように、ウェットエッチングを用いるとリセス７１３の側面とゲート電極７１５との間に隙間７３６が生じる可能性がある。この時、半導体層７１０には、隙間７３６に露出した箇所に表面準位７３４が発生する。この表面準位７３４の影響によりパルス特性が悪化する場合がある。また、リセス７１３を形成するための薬液がリセス７１３に残留する可能性がある。このため、薬液の影響により信頼性の低下が生じる場合がある。
【００２３】
これに対し、本実施の形態に係る電界効果トランジスタ１００の製造方法では、下部電極１４を熱処理により半導体層１０に沈み込ませる。この方法によれば、Ｐｔ層を化学反応で半導体層１０に拡散させるため、ゲート電極１５と溝２６との間に隙間が生じない。この結果、ゲート電極１５は溝２６の側面および底面と接することとなる。この構造によれば、表面準位の発生を防止する事が可能になる。このため、表面準位によるパルス特性の低下を抑制することが出来る。また、ゲート電極１５を沈み込ませる工程では薬液を用いない。このため、残留した薬液による信頼性の低下を防止する事が可能になる。
【００２４】
また、本実施の形態に係る電界効果トランジスタ１００のように、半導体層にゲート電極が埋め込まれた埋め込み構造では、ゲート長が短くなる場合がある。ゲート長が短縮すると、ゲート抵抗が増大する。ここで、本実施の形態では、ゲート電極１５はＴ型ゲート電極である。このため、ゲート電極１５の断面積を大きくすることが可能になり、ゲート抵抗の増大が抑制される。
【００２５】
また、ゲート長が０．１５μｍ以下となると、短チャネル効果が顕著に現れる場合がある。ここで、本実施の形態におけるゲート電極１５は、開口２８の両側において絶縁膜１２の上面と接する部分を有する。このようにゲート電極１５の一部を絶縁膜１２上にオーバラップさせたオーバラップ構造では、ソースドレイン間の電界が緩和される。したがって、短チャネル効果を抑制することが可能になる。
【００２６】
ゲート電極が絶縁膜上にオーバラップした別の構造として、Ｔ型ゲート電極の上端部における幅が広い部分が絶縁膜の上面と接した構造が考えられる。この構造では、ゲート電極と絶縁膜の接する面積が大きくなる。この結果、素子容量が大きくなり、パルス特性が低下する可能性がある。
【００２７】
これに対し、本実施の形態では、ゲート電極１５は、絶縁膜１２の上面における幅よりも他方の端部における幅が広いＴ型ゲート電極である。本実施の形態では、ゲート電極１５は、幅が狭い下端部において絶縁膜１２とオーバラップする。従って、Ｔ型ゲート電極の上端部がオーバラップする構造よりも、ゲート電極１５と絶縁膜１２が接する面積が小さい。このため、オーバラップによる素子容量の増加を抑制することが出来る。従って、パルス特性の低下を抑制することが可能になる。
【００２８】
以上から、Ｔ字型の断面形状を備えたゲート電極１５を幅の狭い下端部において絶縁膜１２とオーバラップさせた構造と、ゲート電極１５の埋め込み構造とを組み合わせることで、パルス特性向上の効果を効率よく得ることが可能になる。
【００２９】
図１１は、本発明の実施の形態１の変形例に係る電界効果トランジスタ１０１の断面図である。本変形例では、ゲート電極１１５は、下部電極１１４および上部電極１１６から構成される。本実施の形態に係る電界効果トランジスタ１００では、下部電極１４は溝２６の底面と接する部分に形成される。また、下部電極１４は開口２８の両側において絶縁膜１２の上面と接する部分を有する。ここで、下部電極１４のうち、溝２６の底面に形成される部分と、絶縁膜１２の上面に形成される部分は、連続しているものとした。これに対し、本変形例では、下部電極１１４のうち、溝１２６の底面に形成される部分と、絶縁膜１１２の上面に形成される部分は連続していない。この構造においても、電界効果トランジスタ１００と同様の効果が得ることが出来る。
【００３０】
本実施の形態において、下部電極１４は、溝２６の底面に形成され、開口２８の両側において絶縁膜１２の上面と接する部分を有するものとした。これに対し、ゲート電極１５のうち、開口２８の両側において絶縁膜１２の上面と接する部分は上部電極１６であっても良い。この場合、下部電極１４は溝２６および開口２８の内部にのみ形成される。また、本実施の形態において、上部電極１６は、下部電極１４と接する部分の幅よりも上端部における幅が広いＴ字型の断面形状を有するものとした。これに対し、ゲート電極１５のうち、上端部の幅が広い部分まで下部電極１４が形成されていても良い。
【００３１】
また、本実施の形態では、ゲート電極１５はＴ型ゲート電極であるものとしたが、ゲート電極１５の断面形状はこれに限らない。ゲート電極１５の断面形状は、絶縁膜１２の上面における幅よりも、他方の端部における幅が広い形状であればＴ字型でなくても良い。
【００３２】
実施の形態２．
図１２は、本発明の実施の形態２に係る電界効果トランジスタ２００の断面図である。本実施の形態において、半導体層２１０は凸部２２４を備える。凸部２２４の上面には、溝２２６が形成される。凸部２２４の上面には絶縁膜２１２が配置される。絶縁膜２１２は溝２２６の上面に開口２２８を備える。実施の形態１と同様に、ゲート電極２１５は、開口２２８および溝２２６を埋め込むように設けられる。ゲート電極２１５は、実施の形態１で示したゲート電極１５と同様の構造を備える。凸部２２４の幅は、絶縁膜２１２の上面におけるゲート電極２１５の幅よりも広く設けられる。
【００３３】
凸部２２４は化合物半導体から構成される層を備える。本実施の形態では、凸部２２４はＧａＡｓ層を備えたＨＥＭＴ構造を備える。また、凸部２２４の側面にはｎ型のＧａＡｓ層２３０が備えられる。ｎ型のＧａＡｓ層２３０は、ソースドレイン電極を形成するエリアに配置される。
【００３４】
次に、図１３〜１９を用いて本実施の形態に係る電界効果トランジスタ２００の製造方法を説明する。まず、図１３に示すように、半導体層２１０の上面のうち、ゲート電極を形成する部分を絶縁膜２１２でカバ−する。絶縁膜２１２はＳｉＮ膜である。また、絶縁膜２１２の幅は１．５〜３．０μｍである。次に、図１４に示すように、絶縁膜２１２をマスクとして、半導体層２１０を０．２〜１．０μｍエッチングする。この結果、半導体層２１０に凸部２２４が形成される。
【００３５】
次に、図１５に示すように、凸部２２４の両側にｎ型のＧａＡｓ層２３０を再成長する。次に、図１６〜１９に示すように、ゲート電極２１５を形成する。ゲート電極２１５の形成方法は実施の形態１と同様である。
【００３６】
半導体層がＨＥＭＴ構造を備える場合、ヘテロ接合界面がソースドレイン間における電子伝導の障壁となる。このため、ソース電極およびドレイン電極において寄生抵抗Ｒｓ、Ｒｄが大きくなる。ここで、本実施の形態では、凸部２２４の側面にはｎ型のＧａＡｓ層２３０が備えられる。このため、凸部２２４が備えるＨＥＭＴ構造と接するように、ｎ型のＧａＡｓ層２３０が配置される。この構造によれば、ｎ型のＧａＡｓ層２３０がソースドレイン間の電流経路となり、電子伝導がヘテロ接合の影響を受けることを防ぐ事が出来る。従って、ソース電極およびドレイン電極において寄生抵抗Ｒｓ、Ｒｄを低減することが可能になる。このため、ＲＦ特性を向上させることができる。
【００３７】
本実施の形態では、ｎ型のＧａＡｓ層２３０を結晶成長によって形成する。ここで、ｎ型のＧａＡｓ層の別の形成方法として、オーミック電極にＳｉ注入を行い、アニール処理を実施する方法が考えられる。この方法では、半導体層がＨＥＭＴ構造を備える場合、アニールによってＨＥＭＴ構造の結晶性が崩れる可能性がある。このため、電子の移動度が落ちる場合がある。
【００３８】
一方、本実施の形態における製造方法では、結晶成長によってｎ型のＧａＡｓ層２３０を形成する。このため、ＨＥＭＴ構造の結晶性が崩れるのを防止する事が出来る。従って、移動度の低下が抑制され、ｎ型のＧａＡｓ層２３０を設ける事による寄生抵抗抑制の効果を効率よく引き出すことが可能になる。
【００３９】
本実施の形態では、凸部２２４はＧａＡｓ層を備えたＨＥＭＴ構造を備えるものとした。この変形例として、凸部２２４は、ＩｎＰ層を備えたＨＥＭＴ構造を備えるものとしても良い。この場合、凸部２２４の側面にはｎ型のＩｎＧａＡｓ層が結晶成長により形成される。
【符号の説明】
【００４０】
１００、１０１、２００  電界効果トランジスタ、１０、２１０  半導体層、２６、２２６  溝、２８、２２８  開口、１２、２１２  絶縁膜、１４、１１４、２１４  下部電極、１５、１１５、２１５  ゲート電極、２４、２２４  凹部、２３０  ｎ型のＧａＡｓ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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