(57)【要約】【課題】化合物半導体層の製造不良を低減することが可能な複合基板を提供する。【解決手段】実施形態によれば、複合基板は、第１の単結晶層と、第１の単結晶層の全表面に設けられた多結晶層と、多結晶層に接合された第２の単結晶層と、を備える。多結晶層の線膨張係数は、第２の単結晶層の線膨張係数よりも大きくて、第２の単結晶層の上にバッファ層を介して設けることが可能な化合物半導体層の線膨張係数よりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の単結晶層と、
前記第１の単結晶層の全表面に設けられた多結晶層と、
前記多結晶層に接合された第２の単結晶層と、を備え、
前記多結晶層の線膨張係数が、前記第２の単結晶層の線膨張係数よりも大きくて、前記第２の単結晶層の上にバッファ層を介して設けることが可能な化合物半導体層の線膨張係数よりも小さい、複合基板。
【請求項２】
前記第１の単結晶層が、シリコンまたはサファイアの単結晶体で構成されている、請求項１に記載の複合基板。
【請求項３】
前記第２の単結晶層が、シリコン、サファイア、シリコンカーバイド、または窒化ガリウムの単結晶体で構成されている、請求項１または２に記載の複合基板。
【請求項４】
前記多結晶層と前記第２の単結晶層とが、シリコン化合物、多結晶シリコン、またはアモルファスシリコンで構成された接合層によって接合されている、請求項１から３のいずれかに記載の複合基板。
【請求項５】
前記第１の単結晶層の上面に設けられた前記多結晶層の厚さが、前記第１の単結晶層の下面に設けられた前記多結晶層の厚さと同等である、請求項１から４のいずれかに記載の複合基板。
【請求項６】
第１の単結晶層と、
前記第１の単結晶層の全表面に設けられた多結晶層と、
前記多結晶層に接合された第２の単結晶層と、
前記第２の単結晶層の上にバッファ層を介して設けられた化合物半導体層と、を備え、
前記多結晶層の線膨張係数が、前記第２の単結晶層の線膨張係数よりも大きくて、前記化合物半導体層の線膨張係数よりも小さい、半導体装置。
【請求項７】
第１の単結晶層の全表面に多結晶層を設ける工程と、
前記多結晶層に第２の単結晶層を接合する工程と、を備え、
前記多結晶層の線膨張係数が、前記第２の単結晶層の線膨張係数よりも大きくて、前記第２の単結晶層の上に設けることが可能な化合物半導体層の線膨張係数よりも小さい、複合基板の製造方法。
【請求項８】
第１の単結晶層の全表面に多結晶層を設ける工程と、
前記多結晶層の上に第２の単結晶層を接合する工程と、
前記第２の単結晶層の上にバッファ層を形成し、当該バッファ層の上に化合物半導体層を形成する工程と、
を備え、
前記多結晶層の線膨張係数が、前記第２の単結晶層の線膨張係数よりも大きくて、前記化合物半導体層の線膨張係数よりも小さい、半導体装置の製造方法。
【請求項９】
多結晶層と、
単結晶層と、
前記多結晶層と前記単結晶層を接合し、元素が前記単結晶層の元素と同じ多結晶体で構成された接合層と、を備え、
前記多結晶層の線膨張係数が、前記単結晶層の線膨張係数よりも大きくて、前記単結晶層の上にバッファ層を介して設けることが可能な化合物半導体層の線膨張係数よりも小さい、複合基板。
【請求項１０】
前記単結晶層が、単結晶シリコンで構成され、
前記接合層が、多結晶シリコンで構成されている、請求項９に記載の複合基板。
【請求項１１】
多結晶層と、
前記多結晶層に接合された単結晶層と、
前記多結晶層と前記単結晶層を接合し、元素が前記単結晶層の元素と同じ多結晶体で構成された接合層と、
前記単結晶層の上にバッファ層を介して設けられた化合物半導体層と、を備え、
前記多結晶層の線膨張係数が、前記単結晶層の線膨張係数よりも大きくて、前記化合物半導体層の線膨張係数よりも小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、複合基板、半導体装置、およびこれらの製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップを有する材料、例えば、窒化ガリウム（ＧａＮ）は、ＬＥＤ（Light Emitting Diode）やパワーデバイス等に用いられている。窒化ガリウムを含む化合物半導体層は、例えば、シリコン基板の上に設けられる。このとき、両者の線膨張係数の差によって、結晶欠陥が化合物半導体層で発生すると、クラックや反りが起こる可能性がある。その結果、輝度の低下またはオン抵抗の増加が懸念される。
【０００３】
そこで、このような問題を解決するための方法が、提案されている。この方法では、線膨張係数がシリコンよりも窒化ガリウムに近い多結晶基板の上に、薄い単結晶シリコン層が接合され、この単結晶シリコン層の上に、窒化ガリウム層が設けられる。この方法によれば、化合物半導体層にかかる応力が緩和されるので、クラックや反りが起こりにくくなる。
【０００４】
しかし、化合物半導体層を形成するための単結晶層と、多結晶基板との接合には、以下に述べるような課題がある。例えば、多結晶基板は、一般的に、セラミックス等の燒結体であるので、表面の平坦処理等の加工が難しい。そのため、接合時にボイドが発生して接合が不十分になり、この場合、化合物半導体層の製造不良を招くおそれがある。
【０００５】
また、多結晶基板と上記単結晶層は、一般的に、接合層を介して接合されるので、この接合層の材料次第では、単結晶シリコン層の品質が損なわれ、この場合も、化合物半導体層の製造不良を招くおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６３２８７９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態の課題は、化合物半導体層の製造不良を低減することが可能な複合基板、半導体装置、およびこれらの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本実施形態によれば、複合基板は、第１の単結晶層と、前記第１の単結晶層の全表面に設けられた多結晶層と、前記多結晶層に接合された第２の単結晶層と、を備える。前記多結晶層の線膨張係数は、前記第２の単結晶層の線膨張係数よりも大きくて、前記第２の単結晶層の上にバッファ層を介して設けることが可能な化合物半導体層の線膨張係数よりも小さい。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図２】多結晶層を形成する工程を示す断面図である。
【図３】接合層を形成する工程を示す断面図である。
【図４】単結晶シリコン基板にイオン注入する工程を示す断面図である。
【図５】図４に示す単結晶シリコン基板を接合する工程を示す断面図である。
【図６】図５に示す単結晶シリコン基板を分離する工程を示す断面図である。
【図７】第２の実施形態において、単結晶シリコン基板を接合する工程を示す断面図である。
【図８】図７に示す単結晶シリコン基板を薄くする工程を示す断面図である。
【図９】第３の実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図１０】第４の実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図１１】多孔質層の製造工程の一例を示す断面図である。
【図１２】多孔質層で分離する前の状態を示す断面図である。
【図１３】多孔質層で分離した後の状態を示す断面図である。
【図１４】第５の実施形態に係る半導体装置の概略的な構成を示す断面図である。
【図１５】多結晶層の上に接合層を形成する工程を示す断面図である。
【図１６】接合層が溶解する前の状態を示す断面図である。
【図１７】接合層が溶解した後の状態を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の概略的な構成を示す断面図である。図１に示すように、本実施形態に係る半導体装置１は、複合基板１０と、複合基板１０の上に設けられたバッファ層３０と、このバッファ層３０の上に設けられた化合物半導体層５０と、を備える。さらに、複合基板１０は、第１の単結晶層１１と、多結晶層１２と、接合層１３と、第２の単結晶層１４と、を有する。
【００１２】
第１の単結晶層１１は、例えば、シリコンまたはサファイアの単結晶体で構成されている。第１の単結晶層１１の全表面は、多結晶層１２に覆われている。
【００１３】
多結晶層１２の線膨張係数は、第２の単結晶層１４の線膨張係数よりも大きくて化合物半導体層５０の線膨張係数よりも小さい。また、多結晶層１２の弾性率は、第２の単結晶層１４の弾性率よりも大きい。具体的には、多結晶層１２は、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、または酸化アルミニウム（Ａｌ２Ｏ３）で構成されている。
【００１４】
第１の単結晶層１１の反りを防ぐために、多結晶層１２の厚さは１０ｕｍ以上であることが望ましい。また、第１の単結晶層１１の上面１１ａにおける多結晶層１２の残留応力が、第１の単結晶層１１の下面１１ｂにおける多結晶層１２の残留応力と対称になるように、上面１１ａを覆う多結晶層１２の厚さｔ１は、下面１１ｂを覆う多結晶層１２の厚さｔ２と同等であることが望ましい。ここで、厚さｔ１と厚さｔ２が同等であるということは、厚さｔ１と厚さｔ２が等しいことだけでなく、これらの差が、上記残留応力が対称となる範囲内であることも含む。
【００１５】
また、本実施形態では、各厚さｔ１、ｔ２は、第１の単結晶層１１の厚さｔ３よりも薄い。しかし、各厚さｔ１、ｔ２は、厚さｔ３と同じかまたは厚くてもよい。
【００１６】
接合層１３は、多結晶層１２と第２の単結晶層１４との間に設けられている。接合層１３は、例えば、シリコン化合物、多結晶シリコン、またはアモルファスシリコンで構成されている。このシリコン化合物には、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸炭化シリコン（ＳｉＯＣ）、窒化シリコン（ＳｉＮ）等が含まれる。特に、接合層１３の材料が、多結晶シリコンまたはアモルファスシリコンである場合、これらの材料は、ＣＭＰ（Chemical Mechanical Polishing）処理により平坦化しやすい。そのため、接合層１３の平坦度を向上させることが可能となる。
【００１７】
第２の単結晶層１４は、化合物半導体層５０をエピタキシャル成長させるためのシード層である。第２の単結晶層１４は、例えば、シリコン、サファイア、シリコンカーバイド、または窒化ガリウムの単結晶体で構成されている。特に、第２の単結晶層１４の材料がシリコンの単結晶体である場合、シリコン単結晶の面方位は（１１１）であることが望ましい。これにより、結晶欠陥の少ない化合物半導体層５０を形成できるからである。
【００１８】
以下、図２〜図６を参照して、上述した本実施形態に係る半導体装置１の製造方法について説明する。
【００１９】
まず、図２に示すように、多結晶層１２が、第１の単結晶層１１の全表面に形成される。例えば、第１の単結晶層１１の材料が単結晶シリコンであり、多結晶層１２の材料が多結晶シリコンカーバイドである場合、多結晶層１２は、ＣＶＤ（Chemical Vapor Deposition）法にて、第１の単結晶層１１の全表面に形成される。
【００２０】
一般的に、ＣＶＤ法にて成膜された多結晶シリコンカーバイドには、成膜温度や他の成膜条件により、結晶構造が変化して応力が発生する場合がある。しかし、多結晶シリコンカーバイドが単結晶シリコンの両面に成膜されれば、多結晶シリコンカーバイドの反りは最小限に抑えられる。そのため、多結晶シリコンカーバイドは、単結晶シリコンの両面に同時に形成されることが望ましい。換言すると、多結晶層１２は、第１の単結晶層１１の上面１１ａおよび第１の単結晶層１１の下面１１ｂに同時に形成されることが望ましい。
【００２１】
また、多結晶層１２の平坦度を向上させるために、多結晶層１２の表面は、鏡面状態であることが望ましい。具体的には、多結晶層１２の表面粗さが、０．１ｕｍ以下となるよう研磨処理することが望ましい。
【００２２】
次に、図３に示すように、接合層１３が、多結晶層１２の上面に形成される。例えば、接合層１３の材料がシリコン酸化膜である場合、接合層１３はＣＶＤ法にて多結晶層１２の上面に成膜される。このとき、シリコン酸化膜を高温で成膜するか、あるいは成膜後にシリコン酸化膜を加熱することが望ましい。これにより、化合物半導体層５０の形成中に、Ｈ２Ｏおよびガスが、シリコン酸化膜の中から出ないようにすることができるからである。さらに、接合層１３の上面が、第２の単結晶層１４との接合に適した平坦度を得るために、接合層１３の上面にＣＭＰ処理を施すことが望ましい。
【００２３】
次に、水素イオンが単結晶シリコン基板４０に注入される。その結果、図４に示すように、単結晶シリコン基板４０内には、イオン注入領域４０ａが形成される。このイオン注入領域４０ａは、機械的に脆弱な領域である。なお、単結晶シリコン基板４０に注入されるイオンは、水素イオンの他に、窒素イオン、酸素イオン、ネオンイオン、アルゴンイオン、またはこれらを組み合わせたイオンであってもよい。
【００２４】
続いて、図５に示すように、単結晶シリコン基板４０が、接合層１３に接合される。本実施形態では、単結晶シリコン基板４０は、Ｆｕｓｉｏｎ接合にて接合層１３に接合される。具体的には、単結晶シリコン基板４０の表面および接合層１３の表面を、窒素（Ｎ２）または酸素（Ｏ２）などのプラズマで処理し、その後、両方の表面を水で洗浄する。その後、両表面を水素結合で接合することによって単結晶シリコン基板４０は大気中で接合層１３に接合される。その後、単結晶シリコン基板４０と接合層１３との結合を強固にするため、１５０℃〜３００℃前後の温度で、２時間〜１５時間程度加熱処理を行うことが望ましい。
【００２５】
さらに、図５に示す構造体、すなわち第１の単結晶層１１と、多結晶層１２と、接合層１３と、単結晶シリコン基板４０で構成された構造体は５００℃程度で加熱される。これにより、図６に示すように、単結晶シリコン基板４０が、イオン注入領域４０ａ（機械的に脆弱な領域）で分離される。このとき、接合層１３の上に残った部分が、第２の単結晶層１４に相当する。第２の単結晶１４の表面は、平坦化処理される。
【００２６】
最後に、図１に戻って、バッファ層３０が第２の単結晶層１４の上に形成され、このバッファ層３０の上に化合物半導体層５０がエピタキシャル成長にて形成される。
【００２７】
半導体装置１が、電界効果トランジスタである場合には、化合物半導体層５０は、窒化ガリウム（ＧａＮ）層と、窒化ガリウム（ＧａＮ）層よりもバンドギャップが大きい窒化アルミニウムガリウム（ＡｌＧａＮ）層と含む積層体である。また、半導体装置１が、ＬＥＤである場合には、化合物半導体層５０は、窒化ガリウム（ＧａＮ）層と、発光層とを含む積層体である。
【００２８】
なお、図３に示す工程において、ポリシリコンまたはアモルファスシリコンが接合層１３に用いられる場合、接合層１３はＣＶＤ法にて成膜され、接合層１３の上面はＣＭＰによって平坦化される。この場合、第２の単結晶層１４は、共有結合性の接合によって接合層１３に結合される。この構造によれば、接合層１３の材料が導電性材料であれば、接合層１３は導電層として使用することが可能となる。また、導電性材料の熱伝導率は、シリコン酸化膜等の絶縁膜の熱伝導率よりも高い。そのため、接合層１３の材料が導電性材料であれば、化合物半導体層５０を均一にエピ成長させることが可能となる。
【００２９】
また、ポリシリコンまたはアモルファスシリコンが接合層１３に用いられる場合、図５に示す工程において、単結晶シリコン基板４０の表面に付着している酸化物や有機物は、真空中でアルゴンイオンやプラズマなどで除去され、その後、単結晶シリコン基板４０は真空内で接合層１３に接合される。
【００３０】
以上説明した本実施形態に係る半導体装置１によれば、多結晶層１２が第１の単結晶１１の全表面に設けられ、この多結晶層１２と第２の単結晶層１４が、接合層１３によって接合されている。つまり、本実施形態では、化合物半導体層５０を形成するための第２の単結晶層１４が、加工が困難な燒結体の基板ではなく、平坦度を確保しやすい膜状の多結晶層１２に接合される。そのため、多結晶層１２と第２の単結晶層１４との接合時にボイドが発生しにくくなるので、この第２の単結晶層１４上に形成される化合物半導体層５０の製造不良を低減することが可能となる。
【００３１】
（第２の実施形態）
第２の実施形態について説明する。ここでは、上述した第１の実施形態と異なる点を中心に説明する。本実施形態では、複合基板１０の製造方法が第１の実施形態と異なる。以下、本実施形態に係る複合基板の製造方法について説明する。
【００３２】
図７は、第２の実施形態において、単結晶シリコン基板を接合する工程を示す断面図である。図７に示すように、接合層１３の上に単結晶シリコン基板４０を接合するまでの工程は、第１の実施形態と同様である。ただし、本実施形態では、単結晶シリコン基板４０に、イオンは注入されない。
【００３３】
図８は、図７に示す単結晶シリコン基板４０を薄くする工程を示す断面図である。図８に示すように、本実施形態では、単結晶シリコン基板４０は、研削とＣＭＰ、またはウェットエッチング処理により薄くなる。この薄い部分が、第２の単結晶層１４に相当する。第２の単結晶層１４は、接合を強固にするために加熱処理される。
【００３４】
上記のように第２の単結晶層１４が形成された後は、第１の実施形態と同様に、バッファ層３０が第２の単結晶層１４の上に形成され、このバッファ層３０の上に化合物半導体層５０がエピタキシャル成長にて形成される。
【００３５】
以上説明した本実施形態によれば、第２の単結晶層１４を形成する際にイオン注入工程が不要になる。そのため、第１の実施形態に比べて製造工程を簡略化でき、その結果、低コストで製造することが可能となる。
【００３６】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の概略的な構成を示す断面図である。図９に示すように、本実施形態に係る半導体装置３は、複合基板２０と、複合基板２０の上に設けられたバッファ層３０と、このバッファ層３０の上に設けられた化合物半導体層５０と、を備える。バッファ層３０と化合物半導体層５０については上述した第１の実施形態と同様なので、説明は省略する。複合基板２０は、多結晶層２１と、接合層２２と、単結晶層２３と、を有する。
【００３７】
多結晶層２１の線膨張係数は、単結晶層２３の線膨張係数よりも大きくて化合物半導体層５０の線膨張係数よりも小さい。具体的には、多結晶層２１は、シリコンカーバイドまたは窒化アルミニウムで構成されている。
【００３８】
多結晶層２１の材料がシリコンカーバイドである場合、多結晶層２１は、多結晶シリコンカーバイドウェハで製造される。この多結晶シリコンカーバイドウェハの製造方法は、高温燒結法であってもよいし、ＣＶＤ法であってもよい。
【００３９】
一方、多結晶層２１の材料が窒化アルミニウムである場合、アルミニウムはシリコン中で不純物レベルを作るので、露出されたアルミニウムを半導体プロセスに投入するのは望ましくないと考えられる。そこで、多結晶層２１の製造時には、窒化アルミニウム基板の全体を窒化シリコン、酸化シリコン、または両方で覆うことが望ましい。
【００４０】
接合層２２は、多結晶層２１と単結晶層２３との間に設けられている。接合層２２の元素は、単結晶層２３の元素と同じである。単結晶層２３が単結晶シリコンで構成されている場合、接合層２２は、多結晶シリコンで構成されている。
【００４１】
単結晶層２３は、化合物半導体層５０をエピタキシャル成長させるためのシード層である。単結晶層２３が、単結晶シリコンで構成されている場合、面方位は（１１１）であることが望ましい。これにより、結晶欠陥の少ない化合物半導体層５０を形成できるからである。
【００４２】
単結晶層２３は、第１の実施形態で説明したように、イオン注入された単結晶シリコン基板を接合層２２に接合した後、この単結晶シリコン基板を高温で分離することによって、形成できる。その他に、単結晶層２３は、第２の実施形態で説明したように、イオン注入されていない単結晶シリコン基板を接合層２２に接合した後、この単結晶シリコン基板を薄くすることによっても形成できる。
【００４３】
上記のように単結晶層２３が形成された後は、上述した第１の実施形態と同様に、バッファ層３０が第２の単結晶層１４の上に形成され、このバッファ層３０の上に化合物半導体層５０がエピタキシャル成長にて形成される。
【００４４】
以上説明した本実施形態において、仮に、接合層２２の元素が単結晶層２３の元素と異なっていると、両者を接合する際に単結晶層２３に歪が発生する場合がある。この場合、この歪が、単結晶層２３の上に形成される化合物半導体層５０の製造不良を引き起こす可能性がある。
【００４５】
しかし、本実施形態では、接合層２２の元素が、単結晶層２３の元素と同じである。そのため、上述した単結晶層２３の歪は、発生しにくくなる。よって、この単結晶層２３の上に形成される化合物半導体層５０の製造不良を低減することが可能となる。
【００４６】
単結晶層２３が単結晶シリコンで構成され、かつ、接合層２２が多結晶シリコンで構成されている場合、単結晶層２３と接合層２２の間には、シリコン以外の他の元素は存在しない。
【００４７】
（第４の実施形態）
第４の実施形態について説明する。ここでは、上述した第１〜第３の実施形態と異なる点を中心に説明する。
【００４８】
図１０は、第４の実施形態に係る半導体装置の概略的な構成を示す断面図である。図１０に示すように、本実施形態に係る半導体装置４は、複合基板２０ａを備える点で、第３の実施形態に係る半導体装置３と異なる。複合基板２０ａは、新たに多孔質層２４を備える点で第３の実施形態に係る複合基板２０と異なる。多孔質層２４は、接合層２２と単結晶層２３との間に設けられている。
【００４９】
図１１は、多孔質層２４の製造工程の一例を示す断面図である。ここでは、単結晶層２３の材料と多孔質層２４の材料は、ともにシリコンであるとする。
【００５０】
図１１に示すように、多孔質層２４は、単結晶シリコン基板４０の上に形成される。多孔質層２４は、陽極化成で形成されてもよいし、触媒エッチングで形成されてもよい。図１１に示す方法では、多孔質層２４を形成する前に、単結晶シリコン基板４０には、第１の実施形態と同様のイオン注入領域４０ａが形成されている。
【００５１】
単結晶シリコン基板４０に形成された多孔質層２４は、接合層２２に接合される。その後、単結晶シリコン基板４０を高温で分離することによって、多孔質層２４の上に単結晶層２３が形成される。
【００５２】
なお、多孔質層２４は、イオン注入領域４０ａが設けられていない単結晶シリコン基板４０の上に設けられていてもよい。この場合、研磨等により単結晶シリコン基板４０が薄くなって、単結晶層２３が形成される。
【００５３】
上記のように単結晶層２３が形成された後は、上述した第１の実施形態と同様に、バッファ層３０が第２の単結晶層１４の上に形成され、このバッファ層３０の上に化合物半導体層５０がエピタキシャル成長にて形成される。
【００５４】
化合物半導体層５０は、ＲＩＥ（Reactive Ion Etching）またはウェットエッチングにて個々のデバイスに分離される。このデバイスが、例えば、電界効果トランジスタの場合、図１２に示すように、ドレイン電極５１と、ゲート電極５２と、ソース電極５３とが化合物半導体層５０の上に形成される。
【００５５】
さらに、化合物半導体層５０の表面および上記各電極５１〜５３の表面は、図１２に示すように、表面保護層６０に覆われる。表面保護層６０は、例えば、レジストで構成されている。その後、図１３に示すように、水ジェットまたはブレードを多孔質層２４に当接することによって、電界効果トランジスタ部分と、多結晶層２１とが分離する。なお、電界効果トランジスタ部分では、表面保護層６０が剥離される。一方、多結晶層２１は、再利用される。
【００５６】
以上説明した本実施形態では、多孔質層２４が、接合層２２と単結晶層２３との間に設けられ、この多孔質層２４によって、多結晶層２１が、電界効果トランジスタ等のデバイスから切り離されている。これにより、多結晶層２１を再利用することができるので、経済面だけでなく環境面においても優れた効果を得ることが可能となる。
【００５７】
（第５の実施形態）
第５の実施形態について説明する。ここでは、上述した第１〜第４の実施形態と異なる点を中心に説明する。
【００５８】
図１４は、第５の実施形態に係る半導体装置の概略的な構成を示す断面図である。図１４に示すように、本実施形態に係る半導体装置５は、複合基板２０ｂを備える点で、第３の実施形態に係る半導体装置３と異なる。複合基板２０ｂには、多結晶層２１を貫通する貫通孔２１ａが１個以上形成されている。
【００５９】
図１５は、多結晶層２１の上に接合層２２を形成する工程を示す断面図である。図１５に示すように、本実施形態では、貫通孔２１ａが形成済みの多結晶層２１に、接合層２２は形成される。その後、化合物半導体層５０を形成するまでの工程については、第１の実施形態または第２の実施形態と同様なので、説明を省略する。
【００６０】
化合物半導体層５０は、第４の実施形態と同様に、ＲＩＥまたはウェットエッチングにて個々のデバイスに分離される。このデバイスが、例えば、電界効果トランジスタの場合、図１６に示すように、ドレイン電極５１と、ゲート電極５２と、ソース電極５３とが化合物半導体層５０の上に形成される。
【００６１】
さらに、化合物半導体層５０の表面および上記各電極５１〜５３の表面は、図１６に示すように、表面保護層６０に覆われる。その後、半導体装置は、接合層２２を溶解することが可能な液体に浸漬される。この液体は、多結晶層２１に形成された貫通孔２１ａを通じて接合層２２に流入する。接合層２２が酸化シリコンの場合、この液体には、例えば、フッ化水素酸（ＨＦ）を用いることができる。
【００６２】
図１７は、接合層２２が溶解した後の状態を示す断面図である。図１７に示すように、接合層２２の溶解によって、電界効果トランジスタ部分と、多結晶層２１とが分離する。電界効果トランジスタ部分では、表面保護層６０が剥離される。一方、多結晶層２１は、再利用される。
【００６３】
以上説明した本実施形態では、貫通孔２１ａが、多結晶層２１に設けられ、この貫通孔２１ａを通じて、接合層２２の溶解液が接合層２２内に浸入する。これにより、接合層２２を容易に溶解することが可能となる。さらに、接合層２２の溶解によって、多結晶層２１を再利用することができるので、経済面だけでなく環境面においても優れた効果を得ることが可能となる。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６５】
１１  第１の単結晶層
１２、２１  多結晶層
１３、２２  接合層
１４  第２の単結晶層
２３  単結晶層
３０  バッファ層
５０  化合物半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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