(57)【要約】【課題】本実施形態は、平均を求める信号値の数が多くなっても回路面積の増加を抑制する平均化回路を提供する。【解決手段】本実施形態に係る平均化回路は、第１乃至第３のキャパシタを含むキャパシタ回路と、キャパシタ回路を制御する制御部とを含む。制御部は、第１のキャパシタに印加された第１の電圧と第２のキャパシタに印加された第２の電圧との平均である第１の１段階平均電圧を第１のキャパシタに印加させ第２のキャパシタに印加された第３の電圧と第３のキャパシタに印加された第４の電圧との平均である第２の１段階平均電圧を第２のキャパシタに印加させ、第１及び第２のキャパシタに印加されている第１及び第２の１段階平均電圧の平均である第１の２段階平均電圧を第１のキャパシタに印加させる。【選択図】図１
2017139690.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ回路と前記キャパシタ回路を制御する制御部と
を具備し、
前記キャパシタ回路は、
それぞれが直列に接続されたキャパシタとサンプリングスイッチとを含む複数の回路単位と、
前記複数の回路単位に含まれているキャパシタのうち直列に接続される２つのキャパシタを切り替える複数の平均スイッチと
を具備し、
前記制御部は、
前記複数の回路単位に含まれる複数のサンプリングスイッチと前記複数の平均スイッチを制御することによって、
前記複数の回路単位に含まれる第１のキャパシタに印加された第１のサンプル電圧と前記複数の回路単位に含まれる第２のキャパシタに印加された第２のサンプル電圧との平均である第１の１段階平均電圧を前記第１のキャパシタに印加させ、
前記第２のキャパシタに印加された第３のサンプル電圧と前記複数の回路単位に含まれる第３のキャパシタに印加された第４のサンプル電圧との平均である第２の１段階平均電圧を前記第２のキャパシタに印加させ、
前記第１及び第２のキャパシタに印加されている前記第１及び第２の１段階平均電圧の平均である第１の２段階平均電圧を前記第１のキャパシタに印加させる、
ことを特徴とする平均化回路。
【請求項２】
前記制御部は、
前記第２のキャパシタに印加された第５のサンプル電圧と前記第３のキャパシタに印加された第６のサンプル電圧との平均である第３の１段階平均電圧を前記第２のキャパシタに印加させ、
前記第３のキャパシタに印加された第７のサンプル電圧と前記複数の回路単位に含まれる第４のキャパシタに印加された第８のサンプル電圧との平均である第４の１段階平均電圧を前記第３のキャパシタに印加させ、
前記第２及び第３のキャパシタに印加されている前記第３及び第４の１段階平均電圧の平均である第２の２段階平均電圧を、前記第２のキャパシタに印加させ、
前記第１のキャパシタに印加されている前記第１の２段階平均電圧と前記第２のキャパシタに印加されている前記第２の２段階平均電圧との平均である３段階平均電圧を前記第１のキャパシタに印加させる、
ことを特徴とする請求項１に記載の平均化回路。
【請求項３】
キャパシタ回路と前記キャパシタ回路を制御する制御部とを具備する平均化回路において、
Ｎは、Ａ×２Pの自然数であり、
前記Ａは１，２，３のいずれかの値であり、
前記Ｐは自然数であり、
Ｍは、（ｌｏｇ2Ｎ）＋１であり、
前記キャパシタ回路は、第１乃至第Ｍのキャパシタを具備し、
前記制御部は、
前記第１乃至第Ｍのキャパシタに対する電圧印加及びリセットと、前記第１乃至第Ｍのキャパシタのうちの２つのキャパシタに印加されている電圧の平均化を制御し、
前記第１のキャパシタから前記第Ｍのキャパシタまでに対して第１のサンプル電圧から第Ｎのサンプル電圧までを選択的に印加させ、２つのサンプル電圧の平均電圧を求め、同じサンプル電圧数に対応する２つの平均電圧に対してさらに平均電圧を求めることを繰り返すことにより、前記第１のサンプル電圧から前記第Ｎのサンプル電圧までの平均値を求める、
ことを特徴とする平均化回路。
【請求項４】
キャパシタ回路と制御部とを具備する平均化回路において、
前記キャパシタ回路は、第１乃至３のサンプリングスイッチと、第１乃至第３のキャパシタと、第１及び第２の平均スイッチと、第１乃至第３のリセットスイッチとを具備し、
前記第１乃至第３のサンプリングスイッチは、それぞれ、一端が入力端子と接続されており、
前記第１のキャパシタは、一端が前記第１のサンプリングスイッチの他端と接続され、他端が接地されており、前記第２のキャパシタは、一端が前記第２のサンプリングスイッチの他端と接続され、他端が接地されており、前記第３のキャパシタは、一端が前記第３のサンプリングスイッチの他端と接続され、他端が接地されており、
前記第１の平均スイッチは、一端が前記第１のキャパシタの一端と接続され、他端が前記第２のキャパシタの一端と接続されており、前記第２の平均スイッチは、一端が前記第２のキャパシタの一端と接続され、他端が前記第３のキャパシタの一端と接続されており、
前記第１のリセットスイッチは、一端が前記第１のキャパシタの一端と接続され、他端が接地されており、前記第２のリセットスイッチは、一端が前記第２のキャパシタの一端と接続され、他端が接地されており、前記第３のリセットスイッチは、一端が前記第３のキャパシタの一端と接続され、他端が接地されており、
前記制御部は、
前記第１のサンプリングスイッチ及び前記第２のサンプリングスイッチを用いて、前記第１のキャパシタ及び前記第２のキャパシタのうちの一方のキャパシタに第１の電圧を印加し、前記第１のキャパシタ及び前記第２のキャパシタのうちの他方のキャパシタに第２の電圧を印加し、前記第１の平均スイッチを用いて前記第１のキャパシタに印加される電圧を前記第１の電圧及び前記第２の電圧の平均電圧とし、前記第２のリセットスイッチを用いて前記第２のキャパシタの電荷を放電し、
前記第２のサンプリングスイッチ及び前記第３のサンプリングスイッチを用いて、前記第２のキャパシタ及び前記第３のキャパシタのうちの一方のキャパシタに第３の電圧を印加し、前記第２のキャパシタ及び前記第３のキャパシタのうちの他方のキャパシタに第４の電圧を印加し、前記第２の平均スイッチを用いて前記第２のキャパシタに印加される電圧を前記第３の電圧及び前記第４の電圧の平均電圧とし、前記第３のリセットスイッチを用いて前記第３のキャパシタの電荷を放電し、
前記第１の平均スイッチを用いて前記第１のキャパシタに印加される電圧を前記第１乃至第４の電圧の平均電圧とし、前記第２のリセットスイッチを用いて前記第２のキャパシタの電荷を放電する、
ことを特徴とする平均化回路。
【請求項５】
キャパシタ回路と制御部とを具備する平均化回路において、
前記キャパシタ回路は、第１乃至３のサンプリングスイッチと、第１乃至第３のキャパシタと、第１乃至第３の平均スイッチと、第１乃至第３のリセットスイッチとを具備し、
前記第１乃至第３のサンプリングスイッチは、それぞれ、一端が入力端子と接続されており、
前記第１のキャパシタは、一端が前記第１のサンプリングスイッチの他端と接続され、他端が接地されており、前記第２のキャパシタは、一端が前記第２のサンプリングスイッチの他端と接続され、他端が接地されており、前記第３のキャパシタは、一端が前記第３のサンプリングスイッチの他端と接続され、他端が接地されており、
前記第１の平均スイッチは、一端が前記第１のキャパシタの一端と接続され、他端が出力端子と接続されており、前記第２の平均スイッチは、一端が前記第２のキャパシタの一端と接続され、他端が前記出力端子と接続されており、前記第３の平均スイッチは、一端が前記第３のキャパシタの一端と接続され、他端が前記出力端子と接続されており、
前記第１のリセットスイッチは、一端が前記第１のキャパシタの一端と接続され、他端が接地されており、前記第２のリセットスイッチは、一端が前記第２のキャパシタの一端と接続され、他端が接地されており、前記第３のリセットスイッチは、一端が前記第３のキャパシタの一端と接続され、他端が接地されており、
前記制御部は、
前記第１のサンプリングスイッチ及び前記第２のサンプリングスイッチを用いて、前記第１のキャパシタ及び前記第２のキャパシタのうちの一方のキャパシタに第１の電圧を印加し、前記第１のキャパシタ及び前記第２のキャパシタのうちの他方のキャパシタに第２の電圧を印加し、前記第１の平均スイッチ及び前記第２の平均スイッチを用いて、前記第１のキャパシタに印加される電圧を前記第１の電圧及び前記第２の電圧の平均電圧とし、前記第２のリセットスイッチを用いて前記第２のキャパシタの電荷を放電し、
前記第２のサンプリングスイッチ及び前記第３のサンプリングスイッチを用いて、前記第２のキャパシタ及び前記第３のキャパシタのうちの一方のキャパシタに第３の電圧を印加し、前記第２のキャパシタ及び前記第３のキャパシタのうちの他方のキャパシタに第４の電圧を印加し、前記第２の平均スイッチ及び前記第３の平均スイッチを用いて、前記第２のキャパシタに印加される電圧を前記第３の電圧及び前記第４の電圧の平均電圧とし、前記第３のリセットスイッチを用いて前記第３のキャパシタの電荷を放電し、
前記第１の平均スイッチ及び前記第２の平均スイッチを用いて前記第１のキャパシタに印加される電圧を前記第１乃至第４の電圧の平均電圧とし、前記第２のリセットスイッチを用いて前記第２のキャパシタの電荷を放電する、
ことを特徴とする平均化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、平均化回路に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路を用いた離散時間無線受信機は、コンフィギュアビリティが高い。離散時間無線受信機では、雑音を除去する必要がある。無線で用いる高周波領域での雑音は主に熱雑音である。雑音の振幅は、正規分布に近似される。
【０００３】
雑音の振幅が正規分布に近似する場合には、多数の信号値（サンプル）をサンプリングし、平均値を求めることで信号に含まれる雑音(雑音電力)を低減できる。
【０００４】
Ｎ個（Ｎは、２以上の自然数）の信号値の平均値を求める回路として、Ｎ個のサンプリングスイッチとＮ個のキャパシタとを用いる平均化回路が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１１−５２６４６４号公報
【非特許文献】
【０００６】
【非特許文献１】K.Muhanmad（T1）et al. ”All-Digital TX Frequency Synthesizer Discrete-Time Receiver for Bluetooth（登録商標） Radio in 130-nm CMOS” JSSC Vol.39, No.12, pp.2278-2291, Dec.2004
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、上記実情に鑑みてなされたものであり、平均を求める信号値の数Ｎが多くなっても回路面積の増加を抑制する平均化回路を提供するものである。
【課題を解決するための手段】
【０００８】
本実施形態に係る平均化回路は、キャパシタ回路と、キャパシタ回路を制御する制御部とを含む。キャパシタ回路は、複数の回路単位と、複数の平均スイッチとを含む。複数の回路単位は、それぞれが直列に接続されたキャパシタとサンプリングスイッチとを含む。複数の平均スイッチは、複数の回路単位に含まれているキャパシタのうち直列に接続される２つのキャパシタを切り替える。制御部は、複数の回路単位に含まれる複数のサンプリングスイッチと複数の平均スイッチを制御する。制御部は、複数の回路単位に含まれる第１のキャパシタに印加された第１のサンプル電圧と複数の回路単位に含まれる第２のキャパシタに印加された第２のサンプル電圧との平均である第１の１段階平均電圧を第１のキャパシタに印加させる。制御部は、第２のキャパシタに印加された第３のサンプル電圧と複数の回路単位に含まれる第３のキャパシタに印加された第４のサンプル電圧との平均である第２の１段階平均電圧を第２のキャパシタに印加させる。制御部は、第１及び第２のキャパシタに印加されている第１及び第２の１段階平均電圧の平均である第１の２段階平均電圧を第１のキャパシタに印加させる。
【発明の効果】
【０００９】
本実施形態によれば、平均を求める信号値の数が多くなっても回路面積の増加を抑制する平均化回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る平均化回路の構成の一例を示す回路図。
【図２】第１の実施形態に係る平均化回路で実行される動作の第１の段階を例示する回路図。
【図３】第１の実施形態に係る平均化回路で実行される動作の第２の段階を例示する回路図。
【図４】第１の実施形態に係る平均化回路で実行される動作の第３の段階を例示する回路図。
【図５】第１の実施形態に係る平均化回路で実行される動作の第４の段階を例示する回路図。
【図６】第１の実施形態に係る平均化回路で実行される動作の第５の段階を例示する回路図。
【図７】第１の実施形態に係る平均化回路で実行される動作の第６の段階を例示する回路図。
【図８】第１の実施形態に係る平均化回路で実行される動作の第７の段階を例示する回路図。
【図９】第１の実施形態に係る平均化回路で実行される動作の第８の段階を例示する回路図。
【図１０】第１の実施形態に係る平均化回路で実行される動作の第９の段階を例示する回路図。
【図１１】第１の実施形態に係る平均化回路で実行される動作の第１０の段階を例示する回路図。
【図１２】第１の実施形態に係る平均化回路で実行される動作の第１１の段階を例示する回路図。
【図１３】比較例としての一般的な平均化回路の一例を示す回路図。
【図１４】第１の実施形態に係る平均化回路における雑音電力と平均を求める信号値の数Ｎとの関係の一例を示すグラフ。
【図１５】第１の実施形態に係る平均化回路による回路面積の削減結果の一例を示すグラフ。
【図１６】第２の実施形態に係る平均化回路の概略構成の一例を示す回路図。
【図１７】第２の実施形態に係る平均化回路の詳細構成の一例を示す回路図。
【図１８】第２の実施形態に係る平均化回路による動作の一例を示すタイミングチャート。
【図１９】第３の実施形態に係る平均化回路の概略構成の一例を示す回路図。
【図２０】第３の実施形態に係る平均化回路の詳細構成の一例を示す回路図。
【図２１】第３の実施形態に係る平均化回路による動作の一例を示すタイミングチャート。
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を参照して説明する。図面において、同一部分には、同一符号を付している。
【００１２】
［第１の実施形態］
本実施形態において、例えば、離散時間無線受信機は、ある入力信号に対して離散した時間ごとにＮ回の受信を行う受信部と、受信部で受信されたＮ個の信号値の平均を求めることで雑音除去を行う雑音除去部と、雑音除去された信号値に基づいて例えばアナログ・デジタル変換などを行う信号処理部とを備える。
【００１３】
以下の実施形態では、無線送受信機の雑音除去部に備えられる平均化回路を例として説明するが、平均化回路が備えられる装置は、これに限定されない。
【００１４】
本実施形態においては、（ｌｏｇ2Ｎ）＋１個のキャパシタの数で、Ｎ個（サンプル数）の信号値の平均値を求める平均化回路について説明する。本実施形態において、同じ構成については同じ符号を付して説明を省略するか、又は、簡単に説明する。
【００１５】
図１は、本実施形態に係る平均化回路の構成の一例を示す回路図である。
【００１６】
この図１では、Ｎが８であり、４個のキャパシタで８個の信号値の平均値を求める平均化回路について説明する。しかしながら、ＮはＡ×２P（Ａは１，２，３、Ｐは自然数）であれば変更可能である。
【００１７】
平均化回路１は、スイッチトキャパシタ回路２と制御部３とを含む。
【００１８】
スイッチトキャパシタ回路２は、４個のサンプリングスイッチＳ1〜Ｓ4と４個のキャパシタＣ1〜Ｃ4と、３個の平均スイッチＡ1〜Ａ3とを含む。本実施形態において、互いに直列に接続されるサンプリングスイッチとキャパシタとは、１つの回路単位として扱われてもよい。
【００１９】
平均化回路１は、４個のサンプリングスイッチＳ1〜Ｓ4と４個のキャパシタＣ1〜Ｃ4と、３個の平均スイッチＡ1〜Ａ3とを含む。
【００２０】
サンプリングスイッチＳ1の一端は入力端子Ｉと接続されており、サンプリングスイッチＳ1の他端はキャパシタＣ1の一端と接続されている。キャパシタＣ1の他端は接地される。
【００２１】
サンプリングスイッチＳ2〜Ｓ4とキャパシタＣ2〜Ｃ4も、サンプリングスイッチＳ1及びＣ1と同様の状態で備えられる。
【００２２】
平均スイッチＡ1〜Ａ3の一端は、それぞれ、サンプリングスイッチＳ1〜Ｓ3の他端及びキャパシタＣ1〜Ｃ3の一端と接続される。平均スイッチＡ1〜Ａ3の他端は、それぞれ、平均スイッチＳ2〜Ｓ4の他端及びキャパシタＣ2〜Ｃ4の一端と接続される。
【００２３】
キャパシタＣ1〜Ｃ4の静電容量は均等である。
【００２４】
出力端子Ｏは、キャパシタＣ1，Ｃ2の一端のいずれかと接続される。この図１の例では、出力端子Ｏは、キャパシタＣ1の一端と接続されている。
【００２５】
制御部３は、後述のように、サンプリングスイッチＳ1〜Ｓ4と平均スイッチＡ1〜Ａ3とのＯＮ／ＯＦＦを切り替えるための制御信号を生成する。
【００２６】
以下で、図２乃至図１２を用いて、平均値を求めるために実行される平均化回路１の動作を説明する。なお、以下の図２乃至図１２においては、各段階のスイッチ状態を図示し、制御部３は簡略化のため省略する。
【００２７】
図２は、本実施形態に係る平均化回路１で実行される動作の第１の段階を例示する回路図である。
【００２８】
平均化回路１は、入力端子Ｉから入力される入力信号ＤIの平均値を求める。入力信号ＤIは、時間ごとに電圧が変動する。
【００２９】
第１の段階において、制御部３は、サンプリングスイッチＳ1〜Ｓ4、平均スイッチＡ1〜Ａ3をＯＦＦにする。このとき、キャパシタＣ1〜Ｃ4に印加される電圧は０ボルトである。
【００３０】
図３は、本実施形態に係る平均化回路１で実行される動作の第２の段階を例示する回路図である。
【００３１】
第２の段階において、制御部３は、サンプリングスイッチＳ2をＯＮにする。これにより、入力信号ＤIの時間ｔ1における電圧Ｖ1が、サンプリングスイッチＳ2と直列に接続されているキャパシタＣ2に印加される。入力信号ＤIに基づいて得られる電圧を、サンプル電圧と称する。
【００３２】
図４は、本実施形態に係る平均化回路１で実行される動作の第３の段階を例示する回路図である。
【００３３】
第３の段階において、制御部３は、サンプリングスイッチＳ2をＯＦＦにし、その後サンプリングスイッチＳ1をＯＮにする。これにより、入力信号ＤIの時間ｔ2における電圧Ｖ2が、サンプリングスイッチＳ1と直列に接続されているキャパシタＣ1に印加される。
【００３４】
図５は、本実施形態に係る平均化回路１で実行される動作の第４の段階を例示する回路図である。
【００３５】
第４の段階において、制御部３は、サンプリングスイッチＳ1をＯＦＦにし、その後サンプリングスイッチＳ3をＯＮにするとともに、平均スイッチＡ1をＯＮにする。これにより、入力信号ＤIの時間ｔ3における電圧Ｖ3が、サンプリングスイッチＳ3と直列に接続されているキャパシタＣ3に印加される。また、キャパシタＣ1，Ｃ2の双方に印加されている電圧が、平均化され、それぞれ（Ｖ1＋Ｖ2）／２となる。
【００３６】
図６は、本実施形態に係る平均化回路１で実行される動作の第５の段階を例示する回路図である。
【００３７】
第５の段階において、制御部３は、サンプリングスイッチＳ3及び平均スイッチＡ1をＯＦＦにし、さらにキャパシタＣ2に印加されている電圧をリセット（０ボルト）する。制御部３は、その後サンプリングスイッチＳ2をＯＮにする。これにより、入力信号ＤIの時間ｔ4における電圧Ｖ4が、サンプリングスイッチＳ2と直列に接続されているキャパシタＣ2に印加される。
【００３８】
図７は、本実施形態に係る平均化回路１で実行される動作の第６の段階を例示する回路図である。
【００３９】
第６の段階において、制御部３は、サンプリングスイッチＳ2をＯＦＦにし、その後平均スイッチＡ2をＯＮにする。これにより、キャパシタＣ2，Ｃ3の双方に印加されている電圧が、平均化され、それぞれ（Ｖ3＋Ｖ4）／２となる。
【００４０】
図８は、本実施形態に係る平均化回路１で実行される動作の第７の段階を例示する回路図である。
【００４１】
第７の段階において、制御部３は、平均スイッチＡ2をＯＦＦにし、その後平均スイッチＡ1をＯＮにする。これにより、キャパシタＣ1，Ｃ2の双方に印加されている電圧が、平均化され、それぞれ（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／４となる。
【００４２】
図９は、本実施形態に係る平均化回路１で実行される動作の第８の段階を例示する回路図である。
【００４３】
第８の段階において、制御部３は、平均スイッチＡ1をＯＦＦにし、その後キャパシタＣ2，Ｃ3に印加されている電圧をリセット（０ボルト）する。
【００４４】
図１０は、本実施形態に係る平均化回路１で実行される動作の第９の段階を例示する回路図である。
【００４５】
第９の段階において、制御部３は、上記図２乃至図９に示す上記第１乃至第８の段階におけるサンプリングスイッチＳ1〜Ｓ3及び平均スイッチＡ1，Ａ2に対する制御と同様の制御を、サンプリングスイッチＳ2〜Ｓ4及び平均スイッチＡ2，Ａ3に対して実行する。
【００４６】
図１１は、本実施形態に係る平均化回路１で実行される動作の第１０の段階を例示する回路図である。
【００４７】
第１０の段階において、キャパシタＣ1に印加されている電圧は（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／４となり、キャパシタＣ2に印加されている電圧は（Ｖ5＋Ｖ6＋Ｖ7＋Ｖ8）／４となる。ここで、電圧Ｖ5〜Ｖ8は時間ｔ5〜ｔ8における入力信号ＤIの電圧である。キャパシタＣ3，Ｃ4に印加されている電圧は０ボルトとなる。
【００４８】
図１２は、本実施形態に係る平均化回路１で実行される動作の第１１の段階を例示する回路図である。
【００４９】
第１１の段階において、制御部３は、平均スイッチＡ1をＯＮにする。これにより、キャパシタＣ1，Ｃ2の双方に印加されている電圧が、平均化され、それぞれ（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4＋Ｖ5＋Ｖ6＋Ｖ7＋Ｖ8）／８となる。
【００５０】
制御部３は、キャパシタＣ1，Ｃ2のうちのいずれかに蓄積されている電荷を出力端子Ｏから出力する。これにより、時間ｔ1〜ｔ8における入力信号ＤIの平均の値を出力することができる。
【００５１】
なお、上述の第２の段階及び第３の段階は、実行される順序が逆であってもよい。すなわち、制御部３は、第２の段階において、サンプリングスイッチＳ1をＯＮにしてキャパシタＣ1に電圧Ｖ1を印加し、第３の段階において、サンプリングスイッチＳ2をＯＮにしてキャパシタＣ2に電圧Ｖ2を印加してもよい。この場合、第４の段階において、制御部３は、サンプリングスイッチＳ2をＯＦＦにした後に、サンプリングスイッチＳ3及び平均スイッチＡ1をＯＮにする。
【００５２】
また、上述の第４の段階及び第５の段階において、制御部３は、キャパシタＣ1，Ｃ2の双方に印加されている電圧の平均電圧を求め、キャパシタＣ2に印加されている電圧をリセット（０ボルト）した後に、サンプリングスイッチＳ3の操作によりキャパシタＣ3に電圧Ｖ3を印加し、さらにサンプリングスイッチＳ2の操作によりキャパシタＣ2に電圧Ｖ4を印加するとしてもよい。この場合、サンプリングスイッチＳ3とサンプリングスイッチＳ2の操作される順序は逆であってもよい。すなわち、サンプリングスイッチＳ2の操作によりキャパシタＣ2に電圧Ｖ3を印加し、さらにサンプリングスイッチＳ3の操作によりキャパシタＣ3に電圧Ｖ4を印加するとしてもよい。
【００５３】
また、上述の第８の段階における、Ｃ3に印加されている電圧をリセット（０ボルト）する動作は、第６の段階でキャパシタＣ2，Ｃ3の双方に印加されている電圧の平均電圧を求めた後、第７の段階までの間に行われてもよい。
【００５４】
以上説明した本実施形態に係る平均化回路１の効果について説明する。
【００５５】
図１３は、比較例としての一般的な平均化回路の一例を示す回路図である。平均化回路１００は、Ｎ個の信号値の平均値を求める。この場合、平均化回路１００は、Ｎ個のサンプリングスイッチＳ1〜ＳNとＮ個のキャパシタＣ1〜ＣNと、Ｎ−１個の平均スイッチＡ1〜ＡN-1とを含む。
【００５６】
サンプリングスイッチＳ1の一端は入力端子Ｉと接続されており、サンプリングスイッチＳ1の他端はキャパシタＣ1の一端と接続されている。キャパシタＣ1の他端は接地される。
【００５７】
サンプリングスイッチＳ2〜ＳNとキャパシタＣ2〜ＣNも、サンプリングスイッチＳ1及びＣ1と同様の状態で備えられる。
【００５８】
平均スイッチＡ1〜ＡN-1の一端は、それぞれ、サンプリングスイッチＳ1〜ＳN-1の他端及びキャパシタＣ1〜ＣN-1の一端と接続される。平均スイッチＡ1〜ＡN-1の他端は、それぞれ、平均スイッチＳ2〜ＳNの他端及びキャパシタＣ2〜ＣNの一端と接続される。
【００５９】
キャパシタＣ1〜ＣNの静電容量は均等である。
【００６０】
出力端子Ｏは、平均スイッチＡ1〜ＡN-1のいずれかと接続される。
【００６１】
まず、平均化回路１００は、サンプリングスイッチＳ1〜ＳNをＯＦＦとし、平均スイッチＡ1〜ＡN-1をＯＦＦとする。
【００６２】
次に、平均化回路１００は、サンプリングスイッチＳ1のみをＯＮとし、入力端子Ｉからの電荷をキャパシタＣ1に蓄える。
【００６３】
次に、平均化回路１００は、サンプリングスイッチＳ1をＯＦＦとし、サンプリングスイッチＳ2をＯＮとし、入力端子Ｉからの電荷をキャパシタＣ2に蓄える。
【００６４】
以下同様に、入力端子Ｉからの電荷をキャパシタＣ3〜ＣNに蓄える。
【００６５】
そして、平均化回路１００は、サンプリングスイッチＳ1〜ＳNをＯＦＦとし、平均スイッチＡ1〜ＡN-1をＯＮとし、キャパシタＣ1〜ＣNに印加されている電圧（換言すればキャパシタＣ1〜ＣNに蓄えられている電荷）を平均化する。平均化回路１００は、キャパシタＣ1〜ＣNのいずれかから平均化された電荷を、出力端子Ｏ経由で出力する。
【００６６】
この平均化回路１００では、平均を求める信号値の数Ｎが大きくなるほど、サンプリングスイッチＳ1〜ＳN、キャパシタＣ1〜ＣN、平均スイッチＡ1〜ＡN-1の数も多くなる。したがって、平均を求める信号値の数Ｎが多くなるほど面積が大きくなる。
【００６７】
図１４は、本字実施形態に係る平均化回路１における雑音電力と平均を求める信号値の数Ｎとの関係の一例を示すグラフである。
【００６８】
理論値、及び、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などのシミュレーションの結果の双方において、平均を求める信号値の数Ｎが多いほど、雑音電力が低下している。具体的には、Ｎ個の信号値を平均することにより、雑音電力を１／Ｎ倍に低下することができる。
【００６９】
図１５は、本実施形態に係る平均化回路１による回路面積の削減結果の一例を示すグラフである。
【００７０】
一般的な平均化回路１００においては、平均を求める信号値の数Ｎが多いほど、平均化回路１００に備えられるキャパシタの数が多くなり、キャパシタの数に比例して回路面積が大きくなる。これに対して、本実施形態に係る平均化回路１においては、キャパシタの数Ｍ（Ｍは、２以上の自然数）を（ｌｏｇ2Ｎ）＋１個に削減することができる。
【００７１】
本実施形態に係る平均化回路１は、例えば無線受信機での雑音を抑えるために用いられる。平均化回路１は、Ｎに比例する面積よりも小さいおよそ（ｌｏｇ2Ｎ）＋１に比例する面積で、Ｎ個の信号値の平均値を求めることができる。例えば、Ｎ＝１２８の場合、平均化回路１は、一般的な平均化回路の面積のおよそ９４％を削減することができる。
【００７２】
なお、本実施形態においては、キャパシタＣ1〜ＣM同じ静電容量を持ち、平均値を求める場合を説明している。しかしながら、一端が入力端子Ｉとスイッチ経由で接続され、他端が接地される複数のキャパシタは、重み付けの値に応じて異なる静電容量を持つことで有限インパルス応答（ＦＩＲ）フィルタなどのような他の種別の回路においても適用可能である。
【００７３】
［第２の実施形態］
本実施形態においては、上記第１の実施形態の詳細について説明する。以下において、上記図２１及び図１乃至図１４と同一の説明については省略する。
【００７４】
図１５は、本実施形態に係る平均化回路１の概略構成の一例を示す回路図である。
【００７５】
図１６は、本実施形態に係る平均化回路１の詳細構成の一例を示す回路図である。
【００７６】
平均化回路１は、Ｍ個のサンプリングスイッチＳ1〜ＳMとＭ個のキャパシタＣ1〜ＣMと、Ｍ−１個の平均スイッチＡ1〜ＡM-1と、Ｍ個のリセットスイッチＲ1〜ＲMと、出力スイッチＳOUTと、出力キャパシタＣOUTとを含む。
【００７７】
リセットスイッチＲ1〜ＲMの一端は、それぞれ、キャパシタＣ1〜ＣMの一端と接続されている。リセットスイッチＲ1〜ＲMの他端は、接地されている。
【００７８】
リセットスイッチＲ1〜ＲMがＯＮされると、それぞれ、キャパシタＣ1〜ＣMに蓄えられている電荷がリセットされ、キャパシタＣ1〜ＣMの静電容量は０ボルトとなる。制御部３は、後述のように、サンプリングスイッチＳ1〜Ｓ4と平均スイッチＡ1〜Ａ3とのＯＮ／ＯＦＦを切り替えるための制御信号を生成する。
【００７９】
出力スイッチＳOUTの一端は、サンプリングスイッチＳ1の他端及びキャパシタＣ1の一端と接続される。出力スイッチＳOUTの他端は、出力キャパシタＣOUTの一端及び出力端子Ｏと接続される。出力キャパシタＣOUTの他端は、接地されている。
【００８０】
出力スイッチＳOUTがＯＮとなると、出力端子Ｏから出力信号ＤOが出力される。
【００８１】
制御部３は、後述のように、サンプリングスイッチＳ1〜ＳMと平均スイッチＡ1〜ＡM-1とリセットスイッチＲ1〜ＲMと出力スイッチＳOUTのＯＮ／ＯＦＦを切り替えるための制御信号を生成する。
【００８２】
図１７は、本実施形態に係る平均化回路１による動作の一例を示すタイミングチャートである。この図１７では、サンプリングスイッチＳ1〜Ｓ3と平均スイッチＡ1〜Ａ2とリセットスイッチＲ1〜Ｒ3とを開閉することで、Ｎ＝４の平均値を求める場合を例として示している。
【００８３】
なお、Ｎ＝８の場合には、サンプリングスイッチＳ1〜Ｓ3と平均スイッチＡ1〜Ａ3とリセットスイッチＲ1，Ｒ2との開閉で求まる４つの信号値の平均値（第１の平均値）と、サンプリングスイッチＳ2〜Ｓ4と平均スイッチＡ2〜Ａ4とリセットスイッチＲ2，Ｒ3との開閉で求まる４つの信号値の平均値（第２の平均値）とを求め、さらに、第１の平均値と第２の平均値との平均値を求める。
【００８４】
Ｎ＝１２以上の場合も同様に、４つの信号値の平均値を３回以上に分けて求め、３つ以上の平均値から全体の平均値を求める。
【００８５】
制御部３は、クロック信号ＣＬＫに応じて動作する。クロック信号ＣＬＫは、ハイとローとを繰り返す。
【００８６】
制御部３は、第１のクロック信号ＣＬＫ１がハイの場合にサンプリングスイッチＳ2をＯＮする。これにより、キャパシタＣ2に電圧Ｖ１が印加される。
【００８７】
制御部３は、第２のクロック信号ＣＬＫ２がハイの場合にサンプリングスイッチＳ1をＯＮする。これにより、キャパシタＣ1に電圧Ｖ2が印加される。
【００８８】
制御部３は、第３のクロック信号ＣＬＫ３がハイの場合に、平均スイッチＡ1をＯＮするとともに、サンプリングスイッチＳ3をＯＮする。これにより、キャパシタＣ1，Ｃ2に電圧（Ｖ1＋Ｖ2）／２が印加されるとともに、キャパシタＣ3に電圧Ｖ3が印加される。
【００８９】
制御部３は、第３のクロック信号ＣＬＫ３のハイと第４のクロック信号ＣＬＫ４のハイとの間で、リセットスイッチＲ2をＯＮする。これにより、キャパシタＣ2の電圧がリセットされる。
【００９０】
制御部３は、第４のクロック信号ＣＬＫ４がハイの場合にサンプリングスイッチＳ2をＯＮする。これにより、キャパシタＣ2に電圧Ｖ4が印加される。
【００９１】
制御部３は、第５のクロック信号ＣＬＫ５がハイの場合に、平均スイッチＡ2をＯＮする。これにより、キャパシタＣ2，Ｃ3に電圧（Ｖ3＋Ｖ4）／２が印加される
制御部３は、第５のクロック信号ＣＬＫ５のハイと第６のクロック信号ＣＬＫ６のハイとの間で、リセットスイッチＲ3をＯＮする。これにより、キャパシタＣ3の電圧がリセットされる。
【００９２】
制御部３は、第６のクロック信号ＣＬＫ６がハイの場合に、平均スイッチＡ1をＯＮするとともに、出力スイッチＳOUTをＯＮする。これにより、キャパシタＣ2，Ｃ3に電圧（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／４が印加されるとともに、出力端子Ｏから電圧（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／４に対応する出力信号が出力される。
【００９３】
制御部３は、第６のクロック信号ＣＬＫ６のハイと第７のクロック信号ＣＬＫ７のハイとの間で、リセットスイッチＲ2をＯＮする。これにより、キャパシタＣ2の電圧がリセットされる。
【００９４】
以下で、本実施形態の制御部３で実行されるアルゴリズムを説明する。
【００９５】
ｋは、０＜ｋ≦Ｎの自然数である。
【００９６】
ｋ＝ａ0・２0＋ａ1・２1＋…ａP・２P（Ｐは自然数）と表記される場合、Ｘ（ｋ）は式（１）で表される。
【数１】
2017139690.tif 000003
【００９７】
例えば、ｋ＝５の場合、５を二進数で表すと１０１である。この場合、Ｘ（５）は２である。
【００９８】
まず、電圧Ｖkのサンプリングについて説明する。なお、本実施形態では、キャパシタに入力信号に対応する電圧を印加することを、サンプリングという。
【００９９】
制御部３は、ｋが奇数の場合、Ｘ（ｋ）＋１番目のサンプリングスイッチＳX(k)+1をＯＮし、Ｘ（ｋ）＋１番目のキャパシタＣX(k)+1に電圧Ｖkを印加する。
【０１００】
制御部３は、ｋが偶数の場合、Ｘ（ｋ−１）番目のサンプリングスイッチＳX(k-1)をＯＮし、Ｘ（ｋ−１）番目のキャパシタＣX(k-1)に電圧Ｖkを印加する。
【０１０１】
次に、平均化について説明する。
【０１０２】
制御部３は、平均スイッチＡ1〜ＡM-1に対し、以下に説明する第１乃至第３の制御を行う。
【０１０３】
第１の制御では、制御部３は、ｋが２の倍数となった場合、ｋ個目のサンプリングの完了後、ｋ＋１個目のサンプリングの完了前に、Ｘ（ｋ−１）番目の平均スイッチＡX(k-1)をＯＮし、Ｘ（ｋ−１）番目のキャパシタＣX(k-1)とＸ（ｋ−１）＋１番目のキャパシタＣX(k-1)+1に印加されている電圧を平均化する。
【０１０４】
第２の制御では、制御部３は、ｋが４の倍数となった場合、ｋ＋１個目のサンプリングの完了前に、Ｘ（ｋ−１）−１番目の平均スイッチＡX(k-1)-1をＯＮし、Ｘ（ｋ−１）−１番目のキャパシタＣX(k-1)-1とＸ（ｋ−１）番目のキャパシタＣX(k-1)に印加されている電圧を平均化する。平均スイッチに対する第２の制御は、当該平均スイッチに対する第１の制御の後に実行される。
【０１０５】
第３の制御では、制御部３は、ｋが２のべき乗（２P）の倍数と等しくなった場合、ｋ＋１個目のサンプリングの完了前に、Ｘ（ｋ−１）＋１−Ｐ番目の平均スイッチＡX(k-1)+1-PをＯＮし、Ｘ（ｋ−１）＋１−Ｐ番目のキャパシタＣX(k-1)+1-PとＸ（ｋ−１）＋２−Ｐ番目のキャパシタＣX(k-1)+2-Pに印加されている電圧を平均化する。平均スイッチに対する第３の制御は、当該平均スイッチに対する第２の制御の後に実行される。なお、上述の動作は、該当する全てのＰの値について、Ｐの値の小さい方より繰り返し実行される。
【０１０６】
例えば、平均スイッチが上記の第１乃至第３の制御のうちの複数の制御の実行条件を満たす場合（例えばｋの値が２又は４の場合など）であって、複数の制御の処理内容が同一の場合は、一方の制御のみ行われる。
【０１０７】
上記のように、平均スイッチが上記の第１乃至第３の制御のうちの複数の制御の実行条件を満たす場合（例えばｋの値が８又は１６の場合など）であって、複数の制御の処理内容が異なる場合は、第２の制御は第１の制御の後に行われ、第３の制御は第１及び第２の制御の後に行われる。
【０１０８】
次に、キャパシタのリセットについて説明する。
【０１０９】
制御部３は、Ｘ（ｋ−１）番目の平均スイッチＡX(k-1)をＯＮした後、ｋ＋１個目のサンプリングの開始前に、Ｘ（ｋ−１）＋１番目のリセットスイッチＲX(k-1)+1をＯＮし、キャパシタＣX(k-1)+1の電荷を放電する。
【０１１０】
上述の動作が完了した後、制御部３は、ｋの値を１つ増加させ、同様に電圧Ｖk+1のサンプリングを行う。ｋの値がＮの値より大きくなった場合、サンプリングを終了する。
【０１１１】
具体的には、例えばｋの値が１６の場合は、ｋが２の倍数であるため上述の第１の制御の実行条件を満たす。また、ｋが４の倍数であるため上述の第２の制御の実行条件を満たす。また、ｋが２3の倍数と２4の倍数であり、Ｐ＝３及び４に該当するため、上述の第３の制御の実行条件を満たす。このため、以下のように第１乃至第３の制御が順に実行される。
【０１１２】
まず、第１の制御では、平均スイッチＡ4がＯＮされることにより、キャパシタＣ4とＣ5に印加されている電圧が平均化される。
【０１１３】
次に、第２の制御では、平均スイッチＡ3がＯＮされることにより、キャパシタＣ3とＣ4に印加されている電圧が平均化される。
【０１１４】
さらに、第３の制御では、Ｐ＝３の場合の制御として、平均スイッチＡ2がＯＮされることにより、キャパシタＣ2とＣ3に印加されている電圧が平均化される。続いて、Ｐ＝４の場合の制御として、平均スイッチＡ1がＯＮされることにより、キャパシタＣ1とＣ2に印加されている電圧が平均化される。
【０１１５】
上述の第１乃至第３の制御における動作が完了した後、制御部３によりｋの値が１つ増加され、Ｖ17のサンプリングが行われる。
【０１１６】
以上説明した本実施形態に係る平均化回路１においては、上記第１の実施形態で説明したように、回路面積を効果的に削減することができる。
【０１１７】
［第３の実施形態］
本実施形態においては、上記第１の実施形態及び第２の実施形態の変形例について説明する。以下において、上記図２１及び図１乃至図１７と同一の説明については省略する。
【０１１８】
図１８は、本実施形態に係る平均化回路１Ａの概略構成の一例を示す回路図である。
【０１１９】
図１９は、本実施形態に係る平均化回路１Ａの詳細構成の一例を示す回路図である。
【０１２０】
平均化回路１Ａは、Ｍ個のサンプリングスイッチＳ1〜ＳMとＭ個のキャパシタＣ1〜ＣMと、Ｍ個の平均スイッチＡ1〜ＡMと、Ｍ個のリセットスイッチＲ1〜ＲMと、出力スイッチＳOUTと、出力キャパシタＣOUTとを含む。
【０１２１】
本実施形態において、サンプリングスイッチＳ1〜ＳM、キャパシタＣ1〜ＣM、及び、リセットスイッチＲ1〜ＲMの構成については、第１の実施形態及び第２の実施形態と同一である。
【０１２２】
本実施形態において、平均スイッチＡ1〜ＡMの一端は、それぞれ、キャパシタＣ1〜ＣMの一端と接続される。平均スイッチＡ1〜ＡMの他端は、それぞれ、出力スイッチＳOUTの一端と接続される。出力スイッチＳOUTの他端は、出力キャパシタＣOUTの一端及び出力端子Ｏと接続される。出力キャパシタＣOUTの他端は、接地されている。
【０１２３】
出力スイッチＳOUTがＯＮとなると、出力端子Ｏから出力信号ＤOが出力される。
【０１２４】
図２０は、本実施形態に係る平均化回路１Ａによる動作の一例を示すタイミングチャートである。この図２０では、サンプリングスイッチＳ1〜Ｓ3と平均スイッチＡ1〜Ａ3とリセットスイッチＲ1〜Ｒ3とを開閉することで、Ｎ＝４の平均値を求める場合を例として示している。
【０１２５】
なお、Ｎ＝８の場合には、サンプリングスイッチＳ1〜Ｓ3と平均スイッチＡ1〜Ａ3とリセットスイッチＲ1〜Ｒ3との開閉で求まる４つの信号値の平均値（第１の平均値）と、サンプリングスイッチＳ2〜Ｓ4と平均スイッチＡ2〜Ａ4とリセットスイッチＲ2〜Ｒ4との開閉で求まる４つの信号値の平均値（第２の平均値）とを求め、さらに、第１の平均値と第２の平均値との平均値を求める。
【０１２６】
Ｎ＝１２以上の場合も同様に、４つの信号値の平均値を３回以上に分けて求め、３つ以上の平均値から全体の平均値を求める。
【０１２７】
制御部３Ａは、クロック信号ＣＬＫに応じて動作する。クロック信号ＣＬＫは、ハイとローとを繰り返す。
【０１２８】
制御部３Ａは、第１のクロック信号ＣＬＫ１がハイの場合にサンプリングスイッチＳ2をＯＮする。これにより、キャパシタＣ2に電圧Ｖ１が印加される。
【０１２９】
制御部３Ａは、第２のクロック信号ＣＬＫ２がハイの場合にサンプリングスイッチＳ1をＯＮする。これにより、キャパシタＣ1に電圧Ｖ2が印加される。
【０１３０】
制御部３Ａは、第３のクロック信号ＣＬＫ３がハイの場合に、平均スイッチＡ1及び平均スイッチＡ2をＯＮするとともに、サンプリングスイッチＳ3をＯＮする。これにより、キャパシタＣ1，Ｃ2に電圧（Ｖ1＋Ｖ2）／２が印加されるとともに、キャパシタＣ3に電圧Ｖ3が印加される。
【０１３１】
制御部３Ａは、第３のクロック信号ＣＬＫ３のハイと第４のクロック信号ＣＬＫ４のハイとの間で、リセットスイッチＲ2をＯＮする。これにより、キャパシタＣ2の電圧がリセットされる。
【０１３２】
制御部３Ａは、第４のクロック信号ＣＬＫ４がハイの場合にサンプリングスイッチＳ2をＯＮする。これにより、キャパシタＣ2に電圧Ｖ4が印加される。
【０１３３】
制御部３Ａは、第５のクロック信号ＣＬＫ５がハイの場合に、平均スイッチＡ2及び平均スイッチＡ3をＯＮする。これにより、キャパシタＣ2，Ｃ3に電圧（Ｖ3＋Ｖ4）／２が印加される。
【０１３４】
制御部３Ａは、第５のクロック信号ＣＬＫ５のハイと第６のクロック信号ＣＬＫ６のハイとの間で、リセットスイッチＲ3をＯＮする。これにより、キャパシタＣ3の電圧がリセットされる。
【０１３５】
制御部３Ａは、第６のクロック信号ＣＬＫ６がハイの場合に、平均スイッチＡ1及び平均スイッチＡ2をＯＮするとともに、出力スイッチＳOUTをＯＮする。これにより、キャパシタＣ2，Ｃ3に電圧（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／４が印加されるとともに、出力端子Ｏから電圧（Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／４に対応する出力信号が出力される。
【０１３６】
制御部３Ａは、第６のクロック信号ＣＬＫ６のハイと第７のクロック信号ＣＬＫ７のハイとの間で、リセットスイッチＲ2をＯＮする。これにより、キャパシタＣ2の電圧がリセットされる。
【０１３７】
以下で、本実施形態の制御部３Ａで実行されるアルゴリズムを説明する。
【０１３８】
ｋ、Ｐ、Ｘ（ｋ）は、上記第２の実施形態と同様である。
【０１３９】
電圧Ｖkのサンプリングについては、上記第２の実施形態と同様である。
【０１４０】
次に、平均化について説明する。
【０１４１】
制御部３Ａは、平均スイッチＡ1〜ＡMに対し、以下に説明する第１乃至第３の制御を行う。
【０１４２】
第１の制御では、制御部３Ａは、ｋが２の倍数となった場合、ｋ個目のサンプリングの完了後、ｋ＋１個目のサンプリングの完了前に、Ｘ（ｋ−１）番目の平均スイッチＡX(k-1)及びＸ（ｋ−１）＋１番目の平均スイッチＡX(k-1)+1をＯＮし、Ｘ（ｋ−１）番目のキャパシタＣX(k-1)とＸ（ｋ−１）＋１番目のキャパシタＣX(k-1)+1に印加されている電圧を平均化する。
【０１４３】
第２の制御では、制御部３Ａは、ｋが４の倍数となった場合、ｋ＋１個目のサンプリングの完了前に、Ｘ（ｋ−１）−１番目の平均スイッチＡX(k-1)-1及びＸ（ｋ−１）番目の平均スイッチＡX(k-1)をＯＮし、Ｘ（ｋ−１）−１番目のキャパシタＣX(k-1)-1とＸ（ｋ−１）番目のキャパシタＣX(k-1)に印加されている電圧を平均化する。平均スイッチに対する第２の制御は、当該平均スイッチに対する第１の制御の後に実行される。
【０１４４】
第３の制御では、制御部３Ａは、ｋが２のべき乗（２P）の倍数と等しくなった場合、ｋ＋１個目のサンプリングの完了前に、Ｘ（ｋ−１）＋１−Ｐ番目の平均スイッチＡX(k-1)+1-P及びＸ（ｋ−１）＋２−Ｐ番目の平均スイッチＡX(k-1)+2-PをＯＮし、Ｘ（ｋ−１）＋１−Ｐ番目のキャパシタＣX(k-1)+1-PとＸ（ｋ−１）＋２−Ｐ番目のキャパシタＣX(k-1)+2-Pに印加されている電圧を平均化する。平均スイッチに対する第３の制御は、当該平均スイッチに対する第２の制御の後に実行される。なお、上述の動作は、該当する全てのＰの値について、Ｐの値の小さい方より繰り返し実行される。
【０１４５】
なお、本実施形態において、平均スイッチが上記の第１乃至第３の制御のうちの複数の制御の実行条件を満たす場合については、上記の第２の実施形態と同様である。
【０１４６】
次に、キャパシタのリセットについて説明する。
【０１４７】
制御部３Ａは、Ｘ（ｋ−１）番目の平均スイッチＡX(k-1)をＯＮした後、ｋ＋１個目のサンプリングの開始前に、Ｘ（ｋ−１）＋１番目のリセットスイッチＲX(k-1)+1をＯＮし、キャパシタＣX(k-1)+1の電荷を放電する。
【０１４８】
上述の動作が完了した後、制御部３Ａは、ｋの値を１つ増加させ、同様に電圧Ｖk+1のサンプリングを行う。ｋの値がＮの値より大きくなった場合、サンプリングを終了する。
【０１４９】
以上説明した本実施形態に係る平均化回路１Ａにおいては、上記第１及び第２の実施形態と同様に、回路面積を効果的に削減することができる。
【０１５０】
また、本実施形態においては、Ｍ個のキャパシタＣ1〜ＣMそれぞれに対して、Ｍ個の平均スイッチＡ1〜ＡMが割り当てられる。これにより、１組のリセットスイッチ、サンプリングスイッチ、及び平均スイッチが１つのキャパシタに対して割り当てられ、回路素子の関係を明確化することができる。
【０１５１】
上記各実施形態は一例であり、自由に組み合わせることができ、適宜変更及び修正可能である。例えば、上記の制御部３及び制御部３Ａは、ハードウェアで実現されてもよく、プロセッサがプログラムにしたがって実行する処理によって実現されてもよい。
【符号の説明】
【０１５２】
１，１００…平均化回路、２…スイッチトキャパシタ回路、３…制御部、Ｓ1〜ＳM…サンプリングスイッチ、Ｃ1〜ＣM…キャパシタ、Ａ1〜ＡM…平均スイッチ、Ｒ1〜ＲM…リセットスイッチ、Ｉ…入力端子、Ｏ…出力端子、ＤI…入力信号、ＤO…出力信号、ＳOUT…出力スイッチ、ＣOUT…出力キャパシタ。
【図１】
2017139690.tif 000004
【図２】
2017139690.tif 000005
【図３】
2017139690.tif 000006
【図４】
2017139690.tif 000007
【図５】
2017139690.tif 000008
【図６】
2017139690.tif 000009
【図７】
2017139690.tif 000010
【図８】
2017139690.tif 000011
【図９】
2017139690.tif 000012
【図１０】
2017139690.tif 000013
【図１１】
2017139690.tif 000014
【図１２】
2017139690.tif 000015
【図１３】
2017139690.tif 000016
【図１４】
2017139690.tif 000017
【図１５】
2017139690.tif 000018
【図１６】
2017139690.tif 000019
【図１７】
2017139690.tif 000020
【図１８】
2017139690.tif 000021
【図１９】
2017139690.tif 000022
【図２０】
2017139690.tif 000023
【図２１】
2017139690.tif 000024