(57)【要約】【課題】Ｖ１＜Ｖ２でＶ１≦Ｖ３＜Ｖ４の電圧関係を有してＶ１〜Ｖ２で変化する信号をＶ３〜Ｖ４で変化する信号に変換するレベルシフト回路を構成する。【解決手段】入力電圧を反転する第１のインバータ、第２〜第５のインバータを縦続に接続して入力電圧の状態を保持して第５のインバータの出力電圧をレベルシフト回路の出力電圧として出力するラッチ回路、Ｖ３が印加される第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、入力電圧が印加される第２のＮＭＯＳトランジスタとが直列に接続されＶ２が入力されたときに第２のインバータの出力電圧をプルダウンする第１のトランジスタ回路、Ｖ３が印加される第２のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、入力電圧が印加される第４のＮＭＯＳトランジスタとが直列に接続されＶ１が入力されたときに第３のインバータの出力電圧をプルダウンする第２のトランジスタ回路を備える。【選択図】図３
2017168965.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧＜第２の電圧でかつ第１の電圧≦第３の電圧＜第４の電圧の電圧関係を有し、第１の電圧〜第２の電圧で変化する入力電圧を、第３の電圧〜第４の電圧で変化する出力電圧にレベルシフトさせるレベルシフト回路であって、
入力電圧を反転する第１のインバータと、
第２〜第５のインバータを縦続に接続することにより構成され、上記入力電圧の状態を保持して上記第５のインバータの出力電圧を上記レベルシフト回路の出力電圧として出力するラッチ回路と、
それぞれ上記第３の電圧が制御電圧として印加される第１のＰチャンネルＭＯＳトランジスタ及び第１のＮチャンネルＭＯＳトランジスタと、上記入力電圧が制御電圧として印加される第２のＮチャンネルＭＯＳトランジスタとが直列に接続されて構成され、上記第２の電圧の入力電圧が入力されたときに上記第２のインバータの出力電圧をプルダウンする第１のトランジスタ回路と、
それぞれ上記第３の電圧が制御電圧として印加される第２のＰチャンネルＭＯＳトランジスタ及び第３のＮチャンネルＭＯＳトランジスタと、上記入力電圧が制御電圧として印加される第４のＮチャンネルＭＯＳトランジスタとが直列に接続されて構成され、上記第１の電圧の入力電圧が入力されたときに上記第３のインバータの出力電圧をプルダウンする第２のトランジスタ回路とを備えたことを特徴とするレベルシフト回路。
【請求項２】
上記第１のインバータの高電圧側電源電圧は上記第２の電圧に設定され、上記第１のインバータの低電圧側電源電圧は上記第１の電圧に設定され、
上記第２〜第５のインバータの高電圧側電源電圧は上記第４の電圧に設定され、上記第２〜第５のインバータの低電圧側電源電圧は上記第３の電圧に設定されたことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
上記第２及び第３のインバータは第１の駆動能力を有するように構成され、上記第４及び第５のインバータは上記第１の駆動能力よりも強い第２の駆動能力を有するように構成されたことを特徴とする請求項１又は２記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体記憶装置などに用いられるレベルシフト回路に関する。
【背景技術】
【０００２】
従来、アンチヒューズ回路の耐圧問題がよく知られている。アンチヒューズ回路のヒューズ素子は高電圧で破壊されるため、アンチヒューズ回路自体は、高電圧に耐える必要がある。アンチヒューズ回路を制御するための制御信号は、例えば１．２Ｖの低電圧から接地電圧までの電圧変化範囲（スイング）を有する。その後、低電圧がアンチヒューズ回路の高電圧側にシフトされる。
【０００３】
図１は従来例に係るアンチヒューズ回路の構成を示す回路図である。図１において、アンチヒューズ回路は、２つのＰチャンネルＭＯＳトランジスタＱ１，Ｑ２と、ヒューズセルＦＣ１とを備えて構成される。制御電圧Ｖｇ２はヒューズセルＦＣ１に格納するデータ値を制御するための電圧であり、制御電圧Ｖｇ１はヒューズセルＦＣ１を破壊するための電圧である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９１９７２００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、制御電圧Ｖｇ１を発生するためには、０Ｖ〜１．２Ｖで変化する信号を０Ｖ〜８．１Ｖで変化する信号に変換するためのレベルシフト回路を必要とする。このとき、ＭＯＳトランジスタＱ１のゲート電圧の耐圧が問題となる。
【０００６】
例えば特許文献１では、上記のレベルシフト回路の具体例が開示されており、当該従来例に係るレベルシフト回路は、
（１）入力される入力電圧を順次反転させる２つのインバータからなる入力電圧処理回路と、
（２）各インバータからの電圧信号をそれぞれキャパシタを介して電圧信号をラッチするラッチ回路を構成する２つのインバータとを備えた出力電圧処理回路とを備えて構成される。
【０００７】
この従来例に係るレベルシフト回路では、入力電圧処理回路と出力電圧処理回路との間をキャパシタを用いて接続しているために、以下の問題点があった。
（１）電源オン後すぐでは、ラッチ回路でラッチされる電圧が不確定となる。
（２）入力電圧処理回路の電源電圧と、出力電圧処理回路の電源電圧との電圧差が大きいときは、当該レベルシフト回路は動作しない。
【０００８】
以上の問題点を解決するため、本発明の目的は、第１の電圧〜第２の電圧で変化する信号を第３の電圧〜第４の電圧で変化する信号に変換するレベルシフト回路を、従来技術に比較して簡単な構成であって確実に動作できるように構成することにある。
【課題を解決するための手段】
【０００９】
本発明に係るレベルシフト回路は、第１の電圧＜第２の電圧でかつ第１の電圧≦第３の電圧＜第４の電圧の電圧関係を有し、第１の電圧〜第２の電圧で変化する入力電圧を、第３の電圧〜第４の電圧で変化する出力電圧にレベルシフトさせるレベルシフト回路であって、
入力電圧を反転する第１のインバータと、
第２〜第５のインバータを縦続に接続することにより構成され、上記入力電圧の状態を保持して上記第５のインバータの出力電圧を上記レベルシフト回路の出力電圧として出力するラッチ回路と、
それぞれ上記第３の電圧が制御電圧として印加される第１のＰチャンネルＭＯＳトランジスタ及び第１のＮチャンネルＭＯＳトランジスタと、上記入力電圧が制御電圧として印加される第２のＮチャンネルＭＯＳトランジスタとが直列に接続されて構成され、上記第２の電圧の入力電圧が入力されたときに上記第２のインバータの出力電圧をプルダウンする第１のトランジスタ回路と、
それぞれ上記第３の電圧が制御電圧として印加される第２のＰチャンネルＭＯＳトランジスタ及び第３のＮチャンネルＭＯＳトランジスタと、上記入力電圧が制御電圧として印加される第４のＮチャンネルＭＯＳトランジスタとが直列に接続されて構成され、上記第１の電圧の入力電圧が入力されたときに上記第３のインバータの出力電圧をプルダウンする第２のトランジスタ回路とを備えたことを特徴とする。
【００１０】
上記レベルシフト回路において、上記第１のインバータの高電圧側電源電圧は上記第２の電圧に設定され、上記第１のインバータの低電圧側電源電圧は上記第１の電圧に設定され、上記第２〜第５のインバータの高電圧側電源電圧は上記第４の電圧に設定され、上記第２〜第５のインバータの低電圧側電源電圧は上記第３の電圧に設定されたことを特徴とする。
【００１１】
また、上記レベルシフト回路において、上記第２及び第３のインバータは第１の駆動能力を有するように構成され、上記第４及び第５のインバータは上記第１の駆動能力よりも強い第２の駆動能力を有するように構成されたことを特徴とする。
【発明の効果】
【００１２】
従って、本発明に係るレベルシフト回路によれば、第１の電圧〜第２の電圧で変化する信号を第３の電圧〜第４の電圧（第１の電圧＜第２の電圧でかつ第１の電圧≦第３の電圧＜第４の電圧）で変化する信号に変換するレベルシフト回路を、従来技術に比較して簡単な構成であって確実に動作できるように構成できる。ここで、第３の電圧〜第４の電圧で変化する信号に変換できれば、その電圧信号を印加するＭＯＳトランジスタの耐電圧を低下させることができる。
【図面の簡単な説明】
【００１３】
【図１】従来例に係るアンチヒューズ回路の構成を示す回路図である。
【図２】比較例に係る一般的なレベルシフト回路の構成を示す回路図である。
【図３】実施形態に係るレベルシフト回路の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１５】
本発明者は、０Ｖ〜低電圧で変化する信号を中間電圧〜高電圧（低電圧＜中間電圧＜高電圧）で変化する電圧信号に変換するレベルシフト回路を実現できれば、その電圧信号を印加するＭＯＳトランジスタの耐電圧を低下させることに鑑みて後述する実施形態に係るレベルシフト回路を発明した。
【００１６】
図２は比較例に係る一般的なレベルシフト回路の構成を示す回路図である。図２において、比較例に係るレベルシフト回路は、２つのＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ１１，Ｑ１２と、２つのＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ１３，Ｑ１４と、インバータＩＮＶ１とを備えて構成される。
【００１７】
まず、Ｖｓ１＝Ｖｓ２＝０Ｖとしたときに、入力電圧範囲が例えば０Ｖ〜１．２Ｖであって、出力電圧範囲が例えば０Ｖ〜８．１Ｖであるとき、もしＭＯＳトランジスタＱ１１，Ｑ１２の耐電圧が６Ｖであれば、当該レベルシフト回路は動作しない。この耐電圧の問題を解決するために、出力電圧範囲を２．７Ｖ〜８．１Ｖに変更した場合に、Ｖｓ１＝Ｖｓ２＝２．７Ｖとしても、ＭＯＳトランジスタＱ１３，Ｑ１４がターンオンしないために、当該レベルシフト回路は動作しない。以上の問題点を解決するために、本発明者は図３のレベルシフト回路を発明した。
【００１８】
図３は実施形態に係るレベルシフト回路の構成を示す回路図である。図３において、０Ｖ、１．２Ｖ，２．７Ｖ、８．１Ｖはそれぞれ電圧例であって、それぞれ、最低電圧＜低電圧＜中間電圧＜高電圧の電圧関係を有する最低電圧、低電圧、中間電圧、高電圧であってもよい。なお、最低電圧は接地電圧、負の電圧、もしくは、低電圧よりも低い正の電圧であってもよい。
【００１９】
図３において、実施形態に係るレベルシフト回路は、
（１）第１の駆動能力をそれぞれ有する２つのインバータＩＮＶ１１，ＩＮＶ１２と、第１の駆動能力よりも強い第２の駆動能力をそれぞれ有する２つのインバータＩＮＶ１３，ＩＮＶ１４とを縦続に接続することにより構成されたラッチ回路１０１と、
（２）ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２，Ｑ２３を直列に接続されて構成されたトランジスタ回路１０３と、ＰＭＯＳトランジスタとＱ３１及びＮＭＯＳトランジスタＱ３２，Ｑ３３を直列に接続されて構成されたトランジスタ回路１０４とを備えたターンオン及びオフ回路１０２と、
（３）入力電圧Ｖｉｎを反転するインバータＩＮＶ１０とを備えて構成される。
ここで、図３のレベルシフト回路は、０Ｖ〜１．２Ｖの電圧変化範囲の電圧信号を２．７Ｖ〜８．１Ｖの電圧変化範囲の電圧信号に電圧シフトすることを特徴とする。
【００２０】
ラッチ回路１０１において、各インバータＩＮＶ１１〜ＩＮＶ１４の高電圧側電源電圧は８．１Ｖに設定され、低電圧側電源電圧は２．７Ｖに設定される。インバータＩＮＶ１１，ＩＮＶ１２はインバータＩＮＶ１３，１４の第２の駆動能力よりも弱い第１の駆動能力を有する一方、インバータＩＮＶ１３，ＩＮＶ１４はインバータＩＮＶ１１，１２の第１の駆動能力よりも強い第２の駆動能力を有する。ここで、各インバータＩＮＶ１１〜ＩＮＶ１４の駆動能力は公知の通りそれらを構成するＭＯＳトランジスタのサイズを変更することで実現できる。この駆動能力の設定は、入力電圧Ｖｉｎの変化に対する回路動作の消費電流を小さくする一方、レベルシフト回路の出力電圧Ｖｏｕｔの負荷に対する駆動能力を増大させることができるが、この駆動能力の設定はオプションであって、本発明の本質的な構成ではない。
【００２１】
入力電圧ＶｉｎはＭＯＳトランジスタＱ２３のゲートに印加されるとともに、インバータＩＮＶ１０を介してＭＯＳトランジスタＱ３３のゲートに印加される。インバータＩＮＶ１０の高電圧側電源電圧は１．２Ｖに設定され、低電圧側電源電圧は０Ｖに設定される。
【００２２】
トランジスタ回路１０３は、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２，Ｑ２３を直列に接続されて構成され、ＭＯＳトランジスタＱ２１，Ｑ２２の各ゲートには２．７Ｖのゲートバイアス電圧が印加され、ＭＯＳトランジスタＱ２３のゲートには入力電圧Ｖｉｎが印加される。トランジスタ回路１０３のうちＰＭＯＳトランジスタＱ２１，Ｑ２２は電圧リミッタとして動作し、ＭＯＳトランジスタＱ２３はプルダウンドライバとして動作する。
【００２３】
また、トランジスタ回路１０４は、ＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジスタＱ３２，Ｑ３３を直列に接続されて構成され、ＭＯＳトランジスタＱ３１，Ｑ３２の各ゲートには２．７Ｖのゲートバイアス電圧が印加され、ＭＯＳトランジスタＱ３３のゲートには、インバータＩＮＶ１０からの出力電圧が印加される。なお、ＭＯＳトランジスタＱ２３及びＱ３３の各ドレインは接地電圧である０Ｖに設定される。トランジスタ回路１０４のうちＰＭＯＳトランジスタＱ３１，Ｑ３２は電圧リミッタとして動作し、ＭＯＳトランジスタＱ３３はプルダウンドライバとして動作する。
【００２４】
以上のように構成されたレベルシフト回路の動作について、入力電圧Ｖｉｎがローレベルである０Ｖのときと、ハイレベルである１．２Ｖのときに分けて以下に説明する。なお、インバータＶ１１の出力電圧をＶ１１とし、インバータＶ１２の出力電圧をＶ１２とする。また、ＭＯＳトランジスタＱ２１のドレイン電圧をＶ２１ｄとし、ＭＯＳトランジスタＱ２２のドレイン電圧をＶ２２ｄとする。さらに、ＭＯＳトランジスタＱ３１のドレイン電圧をＶ３１ｄとし、ＭＯＳトランジスタＱ３２のドレイン電圧をＶ３２ｄとする。
【００２５】
（Ａ）出力電圧Ｖ１２が８．１Ｖで入力電圧Ｖｉｎがローレベルである０Ｖのとき：
ＭＯＳトランジスタＱ３１のドレイン電圧Ｖ３１ｄは８．１Ｖであり、ドレイン・ソース電流Ｉ３１ｄｓが流れるが、ドレイン電圧Ｖ３１ｄが２．７Ｖ＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＱ３１のしきい値電圧）となると、ドレイン・ソース電流Ｉ３１ｄｓが流れることが停止される。このとき、ＭＯＳトランジスタＱ３２のドレイン電圧Ｖ３２ｄは２．７Ｖ−Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＱ３２のしきい値電圧）に制限され、ＭＯＳトランジスタＱ３３のドレイン・ソース電圧はＭＯＳトランジスタＱ３２により保護される。このとき、ＭＯＳトランジスタＱ３３は１．２Ｖのゲート電圧によりオンされ、ＭＯＳトランジスタＱ３３にソース・ドレイン電流Ｉ３３ｓｄが流れる。すなわち、トランジスタ回路１０４がプルダウン回路となり、インバータＶ１２の出力電圧Ｖ１２は４Ｖにプルダウンされる。このとき、ラッチ回路１０１のインバータＩＮＶ１３の出力電圧はハイレベルになり、インバータＩＮＶ１４の出力電圧はローレベルとなり、出力電圧Ｖｏｕｔ＝２．７Ｖが出力される。
【００２６】
（Ｂ）出力電圧Ｖ１１が８．１Ｖで入力電圧Ｖｉｎがハイレベルである１．２Ｖのとき：
ＭＯＳトランジスタＱ２１のドレイン電圧Ｖ２１ｄは８．１Ｖであり、ドレイン・ソース電流Ｉ２１ｄｓが流れるが、ドレイン電圧Ｖ２１ｄが２．７Ｖ＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＱ２１のしきい値電圧）となると、ドレイン・ソース電流Ｉ２１ｄｓが流れることが停止される。このとき、ＭＯＳトランジスタＱ２２のドレイン電圧Ｖ２２ｄは２．７Ｖ−Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＱ２２のしきい値電圧）に制限され、ＭＯＳトランジスタＱ２３のドレイン・ソース電圧はＭＯＳトランジスタＱ２２により保護される。このとき、ＭＯＳトランジスタＱ２３は１．２Ｖのゲート電圧によりオンされ、ＭＯＳトランジスタＱ２３にソース・ドレイン電流Ｉ２３ｓｄが流れる。すなわち、トランジスタ回路１０３がプルダウン回路となり、インバータＶ１１の出力電圧Ｖ１１は４Ｖにプルダウンされる。このとき、ラッチ回路１０１のインバータＩＮＶ１２の出力電圧はハイレベルとなり、インバータＩＮＶ１３の出力電圧はローレベルになり、インバータＩＮＶ１４の出力電圧はハイレベルとなり、出力電圧Ｖｏｕｔ＝８．１Ｖが出力される。
【００２７】
以上のように構成されたレベルシフト回路は、入力電圧Ｖｉｎ＝０Ｖのとき出力電圧Ｖｏｕｔ＝２．７Ｖ（中間電圧）を出力する一方、入力電圧Ｖｉｎ＝１．２Ｖのとき出力電圧Ｖｏｕｔ＝８．１Ｖ（高電圧）を出力する。すなわち、レベルシフト回路は、０Ｖ〜１．２Ｖの電圧変化範囲の電圧信号を２．７Ｖ〜８．１Ｖの電圧変化範囲の電圧信号にレベルシフトして出力する。
【００２８】
従って、本実施形態に係るレベルシフト回路によれば、０Ｖ〜低電圧で変化する信号を中間電圧〜高電圧（低電圧＜中間電圧＜高電圧）で変化する信号に変換するレベルシフト回路を、従来技術に比較して簡単な構成であって確実に動作できるように構成するができる。
【００２９】
図３の電圧は一例であって、０Ｖ、１．２Ｖ，２．７Ｖ、８．１Ｖはそれぞれ、上述のように、最低電圧＜低電圧＜中間電圧＜高電圧の電圧関係を有する最低電圧、低電圧、中間電圧、高電圧であってもよい。なお、最低電圧は接地電圧、負の電圧、もしくは、低電圧よりも低い正の電圧であってもよい。すなわち、本実施形態では、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の電圧関係を有してＶ１〜Ｖ２で変化する信号をＶ３〜Ｖ４で変化する信号に変換するレベルシフト回路を構成する。ここで、レベルシフト回路は、入力電圧を反転する第１のインバータと、第２〜第５のインバータを縦続に接続して入力電圧の状態を保持して第５のインバータの出力電圧をレベルシフト回路の出力電圧として出力するラッチ回路と、Ｖ３が印加される第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、入力電圧が印加される第２のＮＭＯＳトランジスタとが直列に接続されＶ２が入力されたときに第２のインバータの出力電圧をプルダウンする第１のトランジスタ回路と、Ｖ３が印加される第２のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、入力電圧が印加される第４のＮＭＯＳトランジスタとが直列に接続されＶ１が入力されたときに第３のインバータの出力電圧をプルダウンする第２のトランジスタ回路とを備える。
【００３０】
以上の実施形態においては、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の電圧関係を有してＶ１〜Ｖ２で変化する信号をＶ３〜Ｖ４で変化する信号に変換するレベルシフト回路を構成しているが、本発明はこれに限らず、Ｖ１＜Ｖ２でかつＶ１≦Ｖ３＜Ｖ４の電圧関係でも動作可能であり、そのように設定してもよい。
【００３１】
以上の実施形態において開示されたレベルシフト回路は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭなどの種々の不揮発性半導体記憶装置又は揮発性半導体記憶装置に適用することができる。
【００３２】
なお、ＭＯＳトランジスタＱ２１〜Ｑ３３の各ゲートに印加されるゲート電圧はＭＯＳトランジスタＱ２１〜Ｑ３３をオン又はオフする制御電圧である。
【符号の説明】
【００３３】
１０１…ラッチ回路、
１０２…ターンオン及びオフ回路、
１０３，１０４…トランジスタ回路、
ＦＣ１…ヒューズセル、
ＩＮＶ１〜ＩＮＶ１４…インバータ、
Ｑ１〜Ｑ３３…ＭＯＳトランジスタ。
【図１】
2017168965.tif 000003
【図２】
2017168965.tif 000004
【図３】
2017168965.tif 000005
【手続補正書】
【提出日】平成29年7月3日(2017.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電圧＜第２の電圧でかつ第１の電圧＜第３の電圧＜第４の電圧の電圧関係を有し、第１の電圧〜第２の電圧で変化する入力電圧を、第３の電圧〜第４の電圧で変化する出力電圧にレベルシフトさせるレベルシフト回路であって、
入力電圧を反転する第１のインバータと、
第２〜第５のインバータを縦続に接続することにより構成され、上記入力電圧の状態を保持して上記第５のインバータの出力電圧を上記レベルシフト回路の出力電圧として出力するラッチ回路と、
それぞれ上記第３の電圧が制御電圧として印加される第１のＰチャンネルＭＯＳトランジスタ及び第１のＮチャンネルＭＯＳトランジスタと、上記入力電圧が制御電圧として印加される第２のＮチャンネルＭＯＳトランジスタとが直列に接続されて構成され、上記第２の電圧の入力電圧が入力されたときに上記第２のインバータの出力電圧をプルダウンする第１のトランジスタ回路と、
それぞれ上記第３の電圧が制御電圧として印加される第２のＰチャンネルＭＯＳトランジスタ及び第３のＮチャンネルＭＯＳトランジスタと、上記入力電圧が制御電圧として印加される第４のＮチャンネルＭＯＳトランジスタとが直列に接続されて構成され、上記第１の電圧の入力電圧が入力されたときに上記第３のインバータの出力電圧をプルダウンする第２のトランジスタ回路とを備えたことを特徴とするレベルシフト回路。
【請求項２】
上記第１のインバータの高電圧側電源電圧は上記第２の電圧に設定され、上記第１のインバータの低電圧側電源電圧は上記第１の電圧に設定され、
上記第２〜第５のインバータの高電圧側電源電圧は上記第４の電圧に設定され、上記第２〜第５のインバータの低電圧側電源電圧は上記第３の電圧に設定されたことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
上記第２及び第３のインバータは第１の駆動能力を有するように構成され、上記第４及び第５のインバータは上記第１の駆動能力よりも強い第２の駆動能力を有するように構成されたことを特徴とする請求項１又は２記載のレベルシフト回路。