(57)【要約】【課題】簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することができる磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法の提供を図る。【解決手段】絶縁層１３を自由磁性層１１と固定磁性層１２で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子１と、前記磁気トンネル接合素子を挟む第１電極２１および第２電極２２と、前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する第３電極２３と、を有し、前記第１電極および前記第３電極は、第１配線３１に接している。【選択図】図７
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【特許請求の範囲】
【請求項１】
絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、
前記第１電極および前記第３電極は、第１配線に接している、
ことを特徴とする磁気記憶素子。
【請求項２】
前記第３電極は、前記自由磁性層の周囲に設けられている、
ことを特徴とする請求項１に記載の磁気記憶素子。
【請求項３】
前記第１配線は、前記第１電極に電気的に接続されると共に、前記第３電極から電気的に絶縁される、
ことを特徴とする請求項１または請求項２に記載の磁気記憶素子。
【請求項４】
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性窒化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性窒化物である、
ことを特徴とする請求項３に記載の磁気記憶素子。
【請求項５】
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性酸化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性酸化物である、
ことを特徴とする請求項３に記載の磁気記憶素子。
【請求項６】
データを記憶する請求項１乃至請求項５のいずれか１項に記載の磁気記憶素子，および，前記磁気記憶素子に対するアクセスを制御するトランジスタの組を、複数有する、
ことを特徴とする磁気抵抗メモリ。
【請求項７】
絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記自由磁性層の周囲に設けられ、前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、前記第１電極および前記第３電極は、第１配線に接している磁気記憶素子の製造方法であって、
前記第１電極を前記第１配線に電気的に接続する第１処理、および、前記第３電極を前記第１配線から電気的に絶縁する第２処理を同時に行う、
ことを特徴とする磁気記憶素子の製造方法。
【請求項８】
同時に行う前記第１処理および前記第２処理は、窒化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性窒化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性窒化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする請求項７に記載の磁気記憶素子の製造方法。
【請求項９】
同時に行う前記第１処理および前記第２処理は、酸化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性酸化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性酸化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする請求項７に記載の磁気記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法に関する。
【背景技術】
【０００２】
近年、磁化方向の違いによる抵抗変化を利用した磁気トンネル接合(ＭＴＪ:Magnetic Tunnel Junction)素子を、磁気抵抗メモリ(ＭＲＡＭ：Magnetoresistive Random Access Memory)へ応用することが注目されている。
【０００３】
ＭＲＡＭに用いられるＭＴＪ素子は、例えば、磁化方向が固定された固定磁化層(固定磁性層)、磁化方向が可変の自由磁化層(自由磁性層)、および、両者の間に配置されたトンネル絶縁層を含む。
【０００４】
ここで、ＭＴＪ素子の抵抗は、自由磁性層と固定磁性層の磁化方向が平行(同じ向き)のときは低くなり、反平行(反対向き)のときは高くなるため、その平行状態と反平行状態を、例えば、データ『０』と『１』に対応させるようになっている。
【０００５】
また、ＭＲＡＭは、書き込み方法の観点から、例えば、書き込み配線型とスピン注入型に分類される。書き込み配線型のＭＲＡＭは、書き込み用ワード線に流れる電流によって発生する磁場に基づいて、自由磁性層の磁化方向が制御される。一方、スピン注入型のＭＲＡＭは、ＭＴＪ素子に電流を流したときに発生するスピントランスファー効果により自由磁性層の磁化方向が制御される。
【０００６】
このように、ＭＴＪ素子を適用した磁気記憶素子(ＭＴＪ素子を適用したＭＲＡＭ)は、ＭＴＪ素子に電流を流すことにより磁化方向(抵抗状態)を変化させているため、消費電力が大きいという問題がある。そのため、電流ではなく、電圧によって自由磁性層の磁化方向を変化させる試みがなされている。
【０００７】
ところで、従来、ＭＴＪ素子を適用した磁気記憶素子(磁気抵抗メモリ)としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−２４７１９８号公報
【特許文献２】特開２０１２−１１９５６４号公報
【特許文献３】特開２０１４−０５３５４６号公報
【非特許文献】
【０００９】
【非特許文献１】Y. SHIOTA et al., "Voltage-Assisted Magnetization Switching in Ultrathin Fe80Co20 Alloy Layers," Appl. Phys. Exp. 2, (2009) 063001
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述したように、例えば、ＭＴＪ素子を適用した磁気記憶素子は、ＭＴＪ素子に電流を流すことにより磁化方向を変化させているため、消費電力が大きいという問題があり、電流ではなく、電圧によって磁化方向を制御する技術の開発がなされている。しかしながら、電圧によってＭＴＪ素子の磁化方向(抵抗状態)を変化させるのは、電界による効果が小さいため、困難なものとなっている。
【００１１】
そこで、磁気抵抗メモリ(ＭＲＡＭ)の磁気記憶素子(メモリセル)として、通常の二端子素子ではなく、三端子素子が提案されている。この三端子素子は、例えば、ＭＴＪ素子の上下を挟む上部電極(第１電極)および下部電極(第２電極)の他に、ＭＴＪ素子の周囲に配置され、ＭＴＪ素子の自由磁性層の電界を制御する電界制御電極(第３電極)を設けるようになっている。
【００１２】
ところで、近年、半導体の製造技術は、微細化および高集積化が進み、新たに設ける電界制御電極は、例えば、上部電極に近接して配置されることになる。そして、上部電極に対して配線(第１配線)を行う場合、上部電極に電気的に接続すると共に、電界制御電極からは電気的に絶縁することが求められるが、難しいものとなっている。すなわち、簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することは、困難であった。
【課題を解決するための手段】
【００１３】
一実施形態によれば、絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、第１電極，第２電極および第３電極と、を有する磁気記憶素子が提供される。
【００１４】
前記第１電極および前記第２電極は、前記磁気トンネル接合素子を挟み、前記第３電極は、前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する。前記第１電極および前記第３電極は、第１配線に接するようになっている。
【発明の効果】
【００１５】
開示の磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法は、簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、磁気トンネル接合素子の動作を説明するための図である。
【図２】図２は、磁気記憶素子の一例を模式的に示す図である。
【図３】図３は、図２に示す磁気記憶素子における電界を示す図である。
【図４】図４は、図２に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図である。
【図５】図５は、磁気記憶素子の他の例を模式的に示す図である。
【図６】図６は、図５に示す磁気記憶素子における電界を説明するための図である。
【図７】図７は、本実施形態に係る磁気記憶素子の一実施例を模式的に示す図である。
【図８】図８は、図７に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図である。
【図９】図９は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図(その１)である。
【図１０】図１０は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図(その２)である。
【図１１】図１１は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図(その３)である。
【図１２】図１２は、図９〜図１１に示す磁気記憶素子の製造方法により製造された磁気記憶素子の代表的な構造の例を示す図である。
【発明を実施するための形態】
【００１７】
まず、本実施形態に係る磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法の実施例を詳述する前に、磁気記憶素子の例およびその問題点を、図１〜図８を参照して説明する。
【００１８】
図１は、磁気トンネル接合(ＭＴＪ)素子の動作を説明するための図であり、スピン注入型の磁気抵抗メモリ(ＭＲＡＭ)に適用されるＭＴＪ素子の動作を説明するためのものである。図１に示されるように、ＭＴＪ素子１は、絶縁層(トンネル絶縁層)１３を自由磁性層(自由磁化層)１１と固定磁性層(固定磁化層)１２で挟むようになっている。
【００１９】
ここで、図１(a)および図１(c)は、高抵抗状態(自由磁性層１１と固定磁性層１２の磁化方向が反平行(反対向き)のとき)を示し、図１(b)は、低抵抗状態(自由磁性層と固定磁性層の磁化方向が平行(同じ向き)のとき)を示す。
【００２０】
まず、図１(a)に示されるように、例えば、データ『０』に対応する自由磁性層１１と固定磁性層１２の磁化方向が反対向き(反平行)のＭＴＪ素子１に対して、自由磁性層１１から固定磁性層１２に向かう所定の電流(正電流)を流すと、図１(b)のように変化する。なお、固定磁性層１２における磁化方向は、固定されている。
【００２１】
すなわち、ＭＴＪ素子１に対して正電流を流すことにより、自由磁性層１１における磁化方向が反転し、自由磁性層１１と固定磁性層１２の磁化方向が同じ向き(平行)になり、ＭＴＪ素子１には、例えば、データ『１』が保持される(書き込まれる)。
【００２２】
また、図１(b)に示されるように、例えば、データ『１』に対応する自由磁性層１１と固定磁性層１２の磁化方向が平行のＭＴＪ素子１に対して、固定磁性層１２から自由磁性層１１に向かう所定の電流(負電流)を流すと、図１(c)のように変化する。
【００２３】
すなわち、ＭＴＪ素子１に対して負電流を流すことにより、自由磁性層１１における磁化方向が反転し、自由磁性層１１と固定磁性層１２の磁化方向が反平行になり、ＭＴＪ素子１には、再びデータ『０』が保持される。
【００２４】
なお、図１に示すＭＴＪ素子１は、自由磁性層１１および固定磁性層１２における磁化方向が、自由磁性層１１および固定磁性層と絶縁層１３の接合面に対して垂直(直交)となっているが、接合面と同じＭＴＪ素子でもデータ『０』，『１』を保持可能である。
【００２５】
図２は、磁気記憶素子の一例を模式的に示す図であり、二端子型の磁気記憶素子１００の一例を示すものである。ここで、ＭＴＪ素子は、図１を参照して説明したのと同様のものである。
【００２６】
図２において、参照符号１はＭＴＪ素子，１１は自由磁性層，１２は固定磁性層，１３は絶縁層(トンネル絶縁層)，２１は上部電極(上部電極)，２２は下部電極(第２電極)，３１は第１配線，３２は第２配線，４１はカバー絶縁層，そして，４３は層間膜を示す。
【００２７】
図２に示されるように、上部電極２１は、ＭＴＪ素子１(自由磁性層１１)の上部に設けられ、この上部電極２１は、第１配線３１に対して電気的に接続(接続)されている。また、下部電極２２は、ＭＴＪ素子１(固定磁性層１２)の下部に設けられ、この下部電極２２は、第２配線３２に対して接続されている。
【００２８】
図３は、図２に示す磁気記憶素子における電界を示す図であり、図４は、図２に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図である。
【００２９】
まず、図１(図１(a)〜図１(c))を参照して説明したように、ＭＴＪ素子１に流す電流を、正電流または負電流とすることにより、ＭＴＪ素子１に保持するデータを『０』または『１』に制御する。
【００３０】
図３に示されるように、上部電極２１と下部電極２２の間に挟まれたＭＴＪ素子１に対して正電流を流すと、ＭＴＪ素子１には、上部電極２１から下部電極２２に向かう電界が発生し、ＭＴＪ素子１は、例えば、図１(b)に示すような低抵抗状態になる。
【００３１】
ここで、上部電極２１および下部電極２２に接続された第１配線３１および第２配線３２は、ＭＴＪ素子１により、磁気抵抗メモリ(ＭＲＡＭ)のメモリセルを形成するために使用される。
【００３２】
図４に示されるように、ＭＲＡＭにおける１つのメモリセルは、磁気記憶素子(可変抵抗)１００と、メモリセルのアクセス(読み出し／書き込み)を制御するトランジスタ９により形成することができる。
【００３３】
すなわち、例えば、上部電極２１に接続された第１配線３１は、ビット線ＢＬに接続され、下部電極２２に接続された第２配線３２は、トランジスタ９のドレインに接続される。ここで、トランジスタ９のソースは、接地され、トランジスタ９のゲートは、ワード線ＷＬに接続される。
【００３４】
なお、図５に示すメモリセル(磁気記憶素子１００およびトランジスタ９)をマトリクス状に複数配置し、知られているロウデコーダ，コラムデコーダ，書き込み回路および読み出し回路等を適用することでＭＲＡＭ(磁気抵抗メモリ)を形成することができる。
【００３５】
ところで、上述した二端子型の磁気記憶素子１００では、ＭＴＪ素子１に電流を流すことにより磁化方向(抵抗状態)を変化させているため、消費電力が大きいという問題がある。そのため、電流ではなく、電圧によって自由磁性層の磁化方向を変化させる三端子型の磁気記憶素子が研究・開発されている。
【００３６】
図５は、磁気記憶素子の他の例を模式的に示す図であり、三端子型の磁気記憶素子の一例を示すものである。図５と、前述した図２の比較から明らかなように、図５に示す三端子型の磁気記憶素子２００は、図２に示す二端子型の磁気記憶素子１００に対して、自由磁性層１１の周囲に設けられた電界制御電極(第３電極)２３、および、第３配線３３が追加されている。
【００３７】
なお、図５において、ＭＴＪ素子１は、自由磁性層１１，トンネル絶縁層(絶縁層)１３および固定磁性層１２により形成され、第１配線３１は、上部電極２１に接続(電気的に接続)され、第２配線３２は、下部電極２２に接続されている。また、第３配線３３は、電界制御電極２３に接続されている。
【００３８】
図６は、図５に示す磁気記憶素子における電界を説明するための図であり、図６(a)は、図５に示す磁気記憶素子における電界を示し、図６(b)は、電界制御電極２３の形状を示すために、図６(a)を上方からみたものである。
【００３９】
図５および図６(b)に示されるように、電界制御電極２３は、ＭＴＪ素子１の自由磁性層１１(上部電極２１)の周囲に設けられている。図６(b)に示されるように、図５に示す三端子型の磁気記憶素子２００におけるＭＴＪ素子１では、電界制御電極２３に対して所定の電圧(例えば、上部電極２１の電圧よりも低い電圧)を印加することにより、ＭＴＪ素子１の電界を制御する。
【００４０】
すなわち、電界制御電極２３は、ＭＴＪ素子１の上部電極２１に近接して配置され、自由磁性層１１における上部電極２１および下部電極２２間の電界を制御する。このように、自由磁性層１１の周囲に電界制御電極２３を設けて所定の電圧を印加することで、自由磁性層１１における磁化方向を、各電極に対する電圧の印加で制御することができるようになっている。
【００４１】
ところで、図５の参照符号Ｒ１で示されるように、例えば、図５に示す三端子型の磁気記憶素子２００において、第１配線３１は、上部電極２１に対して電気的に接続されるが、このとき、新たに設けた電界制御電極２３にも短絡する虞がある。
【００４２】
すなわち、半導体の製造技術は、日進月歩で進化しており、磁気抵抗メモリに対しても微細化および高集積化が求められ、例えば、上述した第１配線３１と電界制御電極２３の短絡が発生する虞も大きなものとなると考えられる。
【００４３】
しかしながら、このような微細な三端子型の磁気記憶素子２００において、上部電極２１との電気的接続(導電性)を確保しつつ、電界制御電極２３との十分な絶縁性を持たせることのできる第１配線３１を形成するのは難しいものとなっている。すなわち、簡単な処理で磁気記憶素子の電極と配線間の短絡を防止することは、困難なものとなっている。
【００４４】
以下、本実施形態に係る磁気記憶素子，磁気抵抗メモリおよび磁気記憶素子の製造方法の実施例を、添付図面を参照して詳述する。図７は、本実施形態に係る磁気記憶素子の一実施例を模式的に示す図であり、三端子型の磁気記憶素子の一例を示すものである。
【００４５】
図７と、前述した図５の比較から明らかなように、本実施例に係る三端子型の磁気記憶素子３００は、構造として図５および図６(b)を参照して説明した磁気記憶素子２００と同様である。
【００４６】
ここで、本実施例の磁気記憶素子３００は、例えば、第１配線３１を形成する前に、窒化処理または酸化処理を行い、上部電極２１を第１配線３１と電気的に接続し、かつ、電界制御電極２３を第１配線３１から電気的に絶縁するようになっている。
【００４７】
例えば、上部電極２１が第１配線３１に接する上部電極最表面２１ａを、上部電極２１の材料の導電性窒化物とし、電界制御電極２３が第１配線３１に接する電界制御電極最表面２３ａを、電界制御電極２３の材料の絶縁性窒化物とする。
【００４８】
具体的に、上部電極２１を、導電性を有するタンタル(Ｔa)または窒化チタン(ＴiＮ)で形成した場合、窒化処理することにより、上部電極最表面２１ａは、導電性を有する窒化タンタル(ＴaＮ)または窒化チタンになる。
【００４９】
また、電界制御電極２３を、導電性を有するアルミニウム(Ａl)，不純物がドーピングされたシリコン(Ｓi)またはアルミニウムシリコン(ＡlＳi)で形成した場合、窒化処理することにより、電界制御電極最表面２３ａは、絶縁性を有することになる。すなわち、窒化処理された電界制御電極最表面２３ａは、絶縁性の窒化アルミニウム(ＡlＮ)，窒化シリコン(ＳiＮ)または窒化アルミニウムシリコン(ＡlＳiＮ)になる。
【００５０】
ここで、上部電極２１における上部電極最表面２１ａの窒化処理、並びに、電界制御電極２３における電界制御電極最表面２３ａの窒化処理は、１回の処理として同時に行うことが可能である。
【００５１】
或いは、例えば、上部電極２１が第１配線３１に接する上部電極最表面２１ａを、上部電極２１の材料の導電性酸化物とし、電界制御電極２３が第１配線３１に接する電界制御電極最表面２３ａを、電界制御電極２３の材料の絶縁性酸化物とする。
【００５２】
具体的に、上部電極２１を、導電性を有するイリジウム(Ｉr)，白金(Ｐt)またはルテニウム(Ｒu)で形成した場合、酸化処理することにより、上部電極最表面２１ａは、導電性を有する酸化イリジウム(ＩrＯ)，酸化白金(ＰtＯ)または酸化ルテニウム(ＲuＯ)になる。
【００５３】
また、電界制御電極２３を、導電性を有するアルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンで形成した場合、酸化処理することにより、電界制御電極最表面２３ａは、絶縁性を有することになる。すなわち、酸化処理された電界制御電極最表面２３ａは、絶縁性の酸化アルミニウム(ＡlＯ)，酸化シリコン(ＳiＯ)または酸化アルミニウムシリコン(ＡlＳiＯ)になる。
【００５４】
ここで、上部電極２１における上部電極最表面２１ａの酸化処理、並びに、電界制御電極２３における電界制御電極最表面２３ａの酸化処理は、１回の処理として同時に行うことが可能である。
【００５５】
このように、本実施例の磁気記憶素子３００によれば、例えば、電界制御電極２３と第３配線３３が接触しても、電界制御電極最表面２３ａは、窒化処理または酸化処理により絶縁性を有することになっているため、短絡という問題を回避することができる。
【００５６】
なお、図７に示す三端子型の磁気記憶素子３００の構造、上述した上部電極２１および電界制御電極２３の材料、並びに、窒化または酸化処理は、単なる例であり、それぞれ様々な変形および変更が可能なのはいうまでもない。
【００５７】
図８は、図７に示す磁気記憶素子により磁気抵抗メモリを形成する場合における１つのメモリセルを示す等価回路図であり、１つのメモリセルは、磁気記憶素子３００およびアクセス制御用のトランジスタ９により形成されている。
【００５８】
すなわち、図８と、前述した図４の比較から明らかなように、図８に示す三端子型の磁気記憶素子３００は、図４に示す二端子型の磁気記憶素子１００の等価回路図に対して、電界制御電極(第３電極)２３に接続される第３配線３３が追加されている。
【００５９】
図８において、他の構成は、前述した図４と同様であり、例えば、上部電極２１は、ビット線ＢＬ(第１配線３１)に接続され、下部電極２２に接続された第２配線３２は、トランジスタ９のドレインに接続され、トランジスタ９のソースは、接地されている。また、トランジスタ９のゲートには、ワード線ＷＬに接続され、電界制御電極２３に接続された第３配線３３には、制御電圧が印加されるようになっている。
【００６０】
ここで、図８に示すメモリセル(磁気記憶素子３００およびトランジスタ９)をマトリクス状に複数配置し、知られているロウデコーダ，コラムデコーダ，書き込み回路および読み出し回路等を適用することでＭＲＡＭ(磁気抵抗メモリ)を形成することができる。
【００６１】
なお、本実施例の三端子型の磁気記憶素子３００の動作は、図５および図６を参照して説明したのと同様であり、電界制御電極２３に印加される制御電圧により自由磁性層１１の磁化方向を変化させ、データ『０』，『１』を書き込むようになっている。
【００６２】
図９〜図１１は、本実施形態に係る磁気記憶素子の製造方法の一実施例を説明するための図であり、図１２は、図９〜図１１に示す磁気記憶素子の製造方法により製造された磁気記憶素子の代表的な構造の例を示す図であり、表としてまとめたものである。
【００６３】
ここで、図９(a)〜図９(f)は、本実施例の磁気記憶素子の製造方法における第１工程〜第６工程に対応し、図１０(a)〜図１０(f)は、第７工程〜第１２工程に対応し、そして、図１１(a)〜図１０(ｅ)は、第１３工程〜第１７工程に対応する。
【００６４】
また、図１２において、成膜は、ix→viii→…→ii→iの順になる。なお、図１２に示す磁性層の材料および膜厚(例えば、具体例１，２等)は、単なる例であり、様々に変更および変形することができるのはいうまでもない。
【００６５】
まず、図９(a)に示されるように、例えば、シリコン基板５上に層間膜４２(例えば、ＳiＯ2，ＳiＮ等)を形成したウエハに対して、下部電極２２，磁性層(固定磁性層)１２、絶縁層(トンネル絶縁層)、磁性層(自由磁性層)１１および上部電極２１を順に成膜する。
【００６６】
ここで、後述する図１１(c)の処理を窒化処理とする場合、上部電極２１は、例えば、導電性を有するタンタル(Ｔa)または窒化チタン(ＴiＮ)で形成する。これにより、図１１(c)の窒化処理で上部電極最表面２１ａが窒化タンタル(ＴaＮ)または窒化チタンになっても導電性を有するため、第１配線３１に対して電気的に接続することが可能になる。
【００６７】
或いは、後述する図１１(c)の処理を酸化処理とする場合、上部電極２１は、例えば、導電性を有するイリジウム(Ｉr)，白金(Ｐt)またはルテニウム(Ｒu)で形成する。これにより、図１１(c)の酸化処理で上部電極最表面２１ａが酸化イリジウム(ＩrＯ)，酸化白金(ＰtＯ)または酸化ルテニウム(ＲuＯ)になっても導電性を有するため、第１配線３１に対して電気的に接続することが可能になる。
【００６８】
次に、図９(b)に示されるように、ＭＴＪ素子１を設けるために、所定形状のレジストマスクを使用してレジスト６１を形成し、ＭＴＪ露光を行う。ここで、ＭＴＪ素子１のサイズとしては、例えば、現在２０ｎｍ〜１００ｎｍ程度であるが、高密度化の観点からは、より小さいサイズが好ましい。
【００６９】
さらに、図９(c)に示されるように、上部電極２１の加工を行い、続いてこの上部電極(例えば、Ｔaハードマスク)を用いてＭＴＪ素子１(自由磁性層１１)の加工を行う。このとき、例えば、誘導結合プラズマ(ＩＣＰ：Inductively Coupled Plasm)エッチング装置を用いることができる。
【００７０】
また、図９(d)に示されるように、ＭＴＪ素子１のカバー膜(カバー絶縁層４１：例えば、ＳiＮ，ＭgＯ等)を成膜する。ここで、カバー膜の膜厚としては、例えば、５ｎｍ〜３０ｎｍ程度とすることができる。
【００７１】
さらに、図９(e)に示されるように、レジスト６２を形成し、ＭＴＪ素子１の絶縁層(トンネル絶縁層)１３および固定磁性層１２を加工するための露光を行い、そして、図９(f)に示されるように、絶縁層１３および固定磁性層１２のエッチングを行う。なお、このエッチングは、下部電極２２上で止めるようになっている。
【００７２】
次に、図１０(a)に示されるように、例えば、一般的なスパッタ法を適用して、電界制御電極２３の成膜を行う。
【００７３】
ここで、後述する図１１(c)の処理を窒化処理とする場合、電界制御電極２３は、例えば、導電性を有するアルミニウム(Ａl)，不純物がドーピングされたシリコン(Ｓi)またはアルミニウムシリコン(ＡlＳi)で形成する。これにより、図１１(c)の窒化処理で電界制御電極最表面２３ａは、絶縁性の窒化アルミニウム(ＡlＮ)，窒化シリコン(ＳiＮ)または窒化アルミニウムシリコン(ＡlＳiＮ)になり、第１配線３１から電気的に絶縁することが可能になる。
【００７４】
或いは、後述する図１１(c)の処理を酸化処理とする場合、電界制御電極２３は、例えば、導電性を有するアルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンで形成する。これにより、図１１(c)の酸化処理で電界制御電極最表面２３ａは、絶縁性の酸化アルミニウム(ＡlＯ)，酸化シリコン(ＳiＯ)または酸化アルミニウムシリコン(ＡlＳiＯ)になり、第１配線３１から電気的に絶縁することが可能になる。
【００７５】
また、図１０(b)に示されるように、レジスト６３を形成し、電界制御電極２３を加工するための露光を行い、さらに、図１０(c)に示されるように、電界制御電極２３の加工を行う。そして、図１０(d)に示されるように、レジスト６４を形成し、下部電極２２を加工するための露光を行い、さらに、図１０(e)に示されるように、下部電極２２の加工を行う。
【００７６】
次に、図１０(f)に示されるように、ＭＴＪ素子１の平坦化を行うため、例えば、一般的な化学気相成長(ＣＶＤ：Chemical Vapor Deposition)法を適用して、層間膜(例えば、ＳiＯ2)４２を形成する。
【００７７】
また、図１１(a)に示されるように、例えば、酸化膜の化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を適用して、層間膜４２を平坦化する。さらに、図１１(b)に示されるように、例えば、メタルＣＭＰまたは全面エッチバック(例えば、反応性イオンエッチング(ＲＩＥ：Reactive Ion Etching)法を適用して、上部電極２１上の電界制御電極２３および層間膜４２を除去する。
【００７８】
ここで、例えば、電界制御電極２３がＡl(アルミニウム)の場合、メタルＣＭＰ法の適用が困難なため、全面エッチバック(ＲＩＥ)法を適用して上部電極２１上の電界制御電極２３および層間膜４２を除去する。
【００７９】
また、例えば、電界制御電極２３がＴi(チタン)やＴa(タンタル)の場合は、メタルＣＭＰ法も適用可能であるが、処理の簡便性から、ＲＩＥ法を選択するのが好ましいと考えられる。また、層間膜４２(ＳiＯ2)は、メタルＣＭＰ法でも処理することが可能である。
【００８０】
なお、例えば、図１２における具体例２の場合、上記処理において電界制御電極２３およびと層間膜４２だけでなく、上部電極２１の最表面(上部電極最表面２１ａ)のＴaも含めて、除去するように処理時間を設定する。すなわち、上部電極最表面２１ａにＴaが残存していると、例えば、次の図１１(c)で酸化表面処理を行う場合、酸化され絶縁化されてしまうので好ましくないからである。
【００８１】
そして、図１１(c)に示されるように、プラズマ照射による表面処理を行う。このとき、例えば、窒素(Ｎ2)またはアンモニア(ＮＨ4)ガスを用いてプラズマを発生させ、表面７を窒化処理するか、或いは、酸素(Ｏ2)ガスを用いてプラズマを発生させ、表面７を酸化処理する。
【００８２】
この際、基板温度は高い方が好ましいが、例えば、自由磁性層１１および固定磁性層１２に対して元素拡散等影響が大きいため、２００℃以下程度に抑えるのが好ましい。特に、酸化処理を行う場合、上部電極２１に用いるＲu(ルテニウム)やＩr(イリジウム)は、過酸化状態になると昇華するため、より低温で処理するのが好ましい。
【００８３】
なお、前述したように、図１１(c)の処理を窒化処理とする場合、例えば、上部電極２１を、導電性を有するＴaまたはＴiＮで形成し、電界制御電極２３を、導電性を有するＡl，不純物がドーピングされたＳiまたはＡlＳiで形成するのが好ましい。
【００８４】
或いは、図１１(c)の処理を酸化処理とする場合、例えば、上部電極２１を、導電性を有するＩr，ＰtまたはＲuで形成し、電界制御電極２３を、導電性を有するＡl，不純物がドーピングされたＳiまたはＡlＳiで形成するのが好ましい。
【００８５】
さらに、図１１(d)に示されるように、下部電極(第２電極)２２と第２配線３２、および、電界制御電極(第３電極)２３と第３配線３３を接続するためのコンタクトホール８２および８３を形成する。なお、上部電極(第１電極)２１に対しては、上部に直接第１配線３１が形成される。
【００８６】
そして、図１１(e)に示されるように、第１電極２１に電気的に接続された第１配線３１を形成すると共に、コンタクトホール８３および８２を介して、第２電極２２および第３配線３３に電気的に接続された第２配線３２および第３配線３３を形成する。なお、コンタクトホール８３および８２には、例えば、Ａl(デバイスによっては、銅(Ｃu))を使用して、第２電極２２と第２配線３２、および、第３電極２３と第３配線３３を接続するための導電層が形成される。
【００８７】
このように、図７を参照して説明した本実施例の三端子型の磁気記憶素子３００は、簡単な処理(例えば、図１１(c)における窒化処理または酸化処理)により磁気記憶素子の電極(第３電極２３)と配線(第１配線３１)間の短絡を防止することができる。
【００８８】
なお、図９〜図１１を参照して説明した磁気記憶素子は、例えば、図１２に示されるような材料および膜厚等とすることができるが、本実施例の磁気記憶素子の構造および形状，材料の物質や厚み，並びに，製造処理等は、様々な変形および変更が可能である。
【００８９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００９０】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記第１電極に近接して配置され、前記自由磁性層における前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、
前記第１電極および前記第３電極は、第１配線に接している、
ことを特徴とする磁気記憶素子。
【００９１】
（付記２）
前記第３電極は、前記自由磁性層の周囲に設けられている、
ことを特徴とする付記１に記載の磁気記憶素子。
【００９２】
（付記３）
前記第１配線は、前記第１電極に電気的に接続されると共に、前記第３電極から電気的に絶縁される、
ことを特徴とする付記１または付記２に記載の磁気記憶素子。
【００９３】
（付記４）
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性窒化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性窒化物である、
ことを特徴とする付記３に記載の磁気記憶素子。
【００９４】
（付記５）
前記第１電極は、タンタルまたは窒化チタンであり、前記第１電極最表面は、窒化タンタルまたは窒化チタンであり、
前記第３電極は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンであり、前記第３電極最表面は、窒化アルミニウム，窒化シリコンまたは窒化アルミニウムシリコンである、
ことを特徴とする付記４に記載の磁気記憶素子。
【００９５】
（付記６）
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面は、前記第１電極の材料の導電性酸化物であり、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面は、前記第３電極の材料の絶縁性酸化物である、
ことを特徴とする付記３に記載の磁気記憶素子。
【００９６】
（付記７）
前記第１電極は、イリジウム，白金またはルテニウムであり、前記第１電極最表面は、酸化イリジウム，酸化白金または酸化ルテニウムであり、
前記第３電極は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンであり、前記第３電極最表面は、酸化アルミニウム，酸化シリコンまたは酸化アルミニウムシリコンである、
ことを特徴とする付記６に記載の磁気記憶素子。
【００９７】
（付記８）
さらに、
前記第２電極に対して電気的に接続された第２配線と、
前記第３電極に対して電気的に接続された第３配線と、を有する、
ことを特徴とする付記１乃至付記７のいずれか１項に記載の磁気記憶素子。
【００９８】
（付記９）
データを記憶する付記１乃至付記８のいずれか１項に記載の磁気記憶素子，および，前記磁気記憶素子に対するアクセスを制御するトランジスタの組を、複数有する、
ことを特徴とする磁気抵抗メモリ。
【００９９】
（付記１０）
絶縁層を自由磁性層と固定磁性層で挟んだ構造を有し、前記自由磁性層の磁化方向によって抵抗状態が変化する磁気トンネル接合素子と、
前記磁気トンネル接合素子を挟む第１電極および第２電極と、
前記自由磁性層の周囲に設けられ、前記第１電極および前記第２電極間の電界を制御する第３電極と、を有し、前記第１電極および前記第３電極は、第１配線に接している磁気記憶素子の製造方法であって、
前記第１電極を前記第１配線に電気的に接続する第１処理、および、前記第３電極を前記第１配線から電気的に絶縁する第２処理を同時に行う、
ことを特徴とする磁気記憶素子の製造方法。
【０１００】
（付記１１）
同時に行う前記第１処理および前記第２処理は、窒化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性窒化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性窒化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする付記１０に記載の磁気記憶素子の製造方法。
【０１０１】
（付記１２）
前記第１電極の材料は、タンタルまたは窒化チタンが使用され、前記窒化処理により、前記第１電極最表面は、窒化タンタルまたは窒化チタンになり、
前記第３電極の材料は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンが使用され、前記窒化処理により、前記第３電極最表面は、窒化アルミニウム，窒化シリコンまたは窒化アルミニウムシリコンになる、
ことを特徴とする付記１１に記載の磁気記憶素子の製造方法。
【０１０２】
（付記１３）
同時に行う前記第１処理および前記第２処理は、酸化処理であり、
前記第１電極において、前記第１電極が前記第１配線に接する第１電極最表面を、前記第１電極の材料の導電性酸化物とすることにより、前記第１電極を前記第１配線に電気的に接続し、
前記第３電極において、前記第３電極が前記第１配線に接する第３電極最表面を、前記第３電極の材料の絶縁性酸化物とすることにより、前記第３電極を前記第１配線から電気的に絶縁する、
ことを特徴とする付記１０に記載の磁気記憶素子の製造方法。
【０１０３】
（付記１４）
前記第１電極の材料は、イリジウム，白金またはルテニウムが使用され、前記酸化処理により、前記第１電極最表面は、酸化イリジウム，酸化白金または酸化ルテニウムになり、
前記第３電極の材料は、アルミニウム，不純物がドーピングされたシリコンまたはアルミニウムシリコンが使用され、前記酸化処理により、前記第３電極最表面は、酸化アルミニウム，酸化シリコンまたは酸化アルミニウムシリコンになる、
ことを特徴とする付記１３に記載の磁気記憶素子の製造方法。
【０１０４】
（付記１５）
さらに、
前記第２電極に対して電気的に接続された第２配線を設け、
前記第３電極に対して電気的に接続された第３配線を設ける、処理を行う、
ことを特徴とする付記１０乃至付記１４のいずれか１項に記載の磁気記憶素子の製造方法。
【符号の説明】
【０１０５】
１    磁気トンネル接合素子(ＭＴＪ素子)
５    基板
９    トランジスタ
１１    自由磁性層
１２    固定磁性層
１３    絶縁層(トンネル絶縁層)
２１    上部電極(第１電極)
２１ａ    上部電極最表面(第１電極最表面)
２２    下部電極(第２電極)
２３    電界制御電極(第３電極)
２３ａ    電界制御電極最表面(第３電極最表面)
３１    第１配線(ビット線：ＢＬ)
３２    第２配線
３３    第３配線
４１    カバー絶縁層
４２    層間膜
６１〜６４    レジスト
８２，８３    コンタクトホール
１００，２００，３００    磁気記憶素子
【図１】
2017168588.tif 000003
【図２】
2017168588.tif 000004
【図３】
2017168588.tif 000005
【図４】
2017168588.tif 000006
【図５】
2017168588.tif 000007
【図６】
2017168588.tif 000008
【図７】
2017168588.tif 000009
【図８】
2017168588.tif 000010
【図９】
2017168588.tif 000011
【図１０】
2017168588.tif 000012
【図１１】
2017168588.tif 000013
【図１２】
2017168588.tif 000014