(57)【要約】【課題】オーバーシュートを抑制する。【解決手段】パルス発生器２０２は、出力電圧ＶＯＵＴが目標値ＶＯＵＴ（ＲＥＦ）に近づくようにハイサイドパルスＳ１を生成する。エラーアンプ４００は、出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳとその目標値ＶＲＥＦの誤差を増幅し、フィードバック信号ＶＦＢを生成する。パルス幅変調器４０２は、フィードバック信号ＶＦＢに応じたデューティ比を有するハイサイドパルスＳ１を出力する。オーバーシュート抑制回路４１０は、イネーブル状態において、出力電圧ＶＯＵＴがその目標値ＶＯＵＴ（ＲＥＦ）より高く定められたしきい値電圧を超えると、エラーアンプ４００から出力されるフィードバック信号ＶＦＢを低下させるとともに、ハイサイドパルスＳ１をオフレベルとする。【選択図】図３
2017093159.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングトランジスタを有する降圧ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくように、前記スイッチングトランジスタのオンオフを指示するハイサイドパルスを生成するパルス発生器と、
前記ハイサイドパルスにもとづき前記スイッチングトランジスタを駆動するドライバと、
を備え、
前記パルス発生器は、
前記出力電圧に応じた電圧検出信号とその目標値の誤差を増幅し、フィードバック信号を生成するエラーアンプと、
前記フィードバック信号に応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号を生成し、前記ＰＷＭ信号に応じた前記ハイサイドパルスを出力するパルス幅変調器と、
イネーブル状態、ディセーブル状態が切りかえ可能であり、前記イネーブル状態において、前記出力電圧がその目標値より高く定められたしきい値電圧を超えると、前記エラーアンプから出力される前記フィードバック信号を低下させるとともに、前記ハイサイドパルスをオフレベルとするオーバーシュート抑制回路と、
を含むことを特徴とする制御回路。
【請求項２】
前記パルス発生器は、前記降圧ＤＣ／ＤＣコンバータの状態にもとづいて前記オーバーシュート抑制回路の状態を切りかえる判定回路をさらに備えることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記判定回路は、前記ＰＷＭ信号または前記ハイサイドパルスのデューティ比が所定の最大デューティ比を超えたときに、前記オーバーシュート抑制回路を前記イネーブル状態とすることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記判定回路は、前記降圧ＤＣ／ＤＣコンバータへの入力電圧と出力電圧の目標値の差が所定値より小さい減電圧状態において前記オーバーシュート抑制回路を前記イネーブル状態とすることを特徴とする請求項２に記載の制御回路。
【請求項５】
前記オーバーシュート抑制回路は、前記エラーアンプの出力端子と接地の間に設けられたスイッチを含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記オーバーシュート抑制回路は、前記出力電圧に応じた電圧を、所定のしきい値電圧と比較するコンパレータを含むことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記パルス幅変調器は、前記ハイサイドパルスをオフレベルに遷移させるトリガーとなるオフ信号を生成するオフ信号生成部を含み、
前記オーバーシュート抑制回路は、前記オフ信号がアサートされないサイクルが検出されると、前記イネーブル状態となることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
前記オーバーシュート抑制回路は、前記オフ信号がアサートされないサイクルが所定数持続すると、前記イネーブル状態となることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記オーバーシュート抑制回路は、前記ＰＷＭ信号または前記ハイサイドパルスのデューティ比が所定の最大デューティ比より大きいときに、前記イネーブル状態となることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項１０】
前記パルス幅変調器は、
所定の周期ごとにアサートされるオン信号を生成するオシレータと、
前記スイッチングトランジスタに流れる電流を示す電流検出信号が前記フィードバック信号に達するとアサートされるオフ信号を生成するＰＷＭコンパレータと、
前記オン信号、前記オフ信号に応じてレベルが変化する前記ＰＷＭ信号を生成するロジック回路と、
を含み、
前記オーバーシュート抑制回路は、前記オフ信号がアサートされないサイクルが検出されると、前記イネーブル状態となることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項１１】
前記パルス幅変調器は、
三角波、のこぎり波、ランプ波のいずれかである周期信号を生成するオシレータと、
前記フィードバック信号を前記周期信号と比較するＰＷＭコンパレータと、
を含み、
前記オーバーシュート抑制回路は、前記ＰＷＭコンパレータの出力信号が遷移しないサイクルが検出されると前記イネーブル状態となることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項１２】
前記スイッチングトランジスタはＮチャンネルトランジスタであり、
前記制御回路は、ブートストラップキャパシタを充電するブートストラップ回路をさらに備え、
前記パルス発生器は、１サイクルの間、前記ハイサイドパルスがオフレベルに遷移しない状態を検出するモードコントローラを含み、当該状態が検出されるとスキップモードに移行し、前記スキップモードにおいて（i）複数サイクルにわたり、前記ハイサイドパルスをオンレベルに維持する第１期間と、（ii）前記ハイサイドパルスを強制的にオフレベルに遷移させるとともに、前記ブートストラップ回路により前記ブートストラップキャパシタを充電させる第２期間と、を繰り返すことを特徴とする請求項１から１１のいずれかに記載の制御回路。
【請求項１３】
前記オーバーシュート抑制回路は、前記スキップモードに移行すると、アクティブとなることを特徴とする請求項１２に記載の制御回路。
【請求項１４】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１３のいずれかに記載の制御回路。
【請求項１５】
請求項１から１４のいずれかに記載の制御回路を備えることを特徴とする降圧ＤＣ／ＤＣコンバータ。
【請求項１６】
請求項１５に記載の降圧ＤＣ／ＤＣコンバータを備えることを特徴とする車載用電源装置。
【請求項１７】
スイッチングトランジスタを有する降圧ＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた電圧検出信号とその目標値の誤差を増幅し、フィードバック信号を生成するステップと、
前記フィードバック信号に応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号を生成するステップと、
前記ＰＷＭ信号に応じたハイサイドパルスにもとづいて前記スイッチングトランジスタを駆動するステップと、
前記出力電圧がその目標値より高く定められたしきい値電圧を超えると、前記フィードバック信号を低下させるとともに、前記ハイサイドパルスをオフレベルとするステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
さまざまな電子機器において、ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータが使用される。図１は、降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、入力端子１０２に直流入力電圧ＶＩＮを受け、出力端子１０４に降圧された出力電圧ＶＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００Ｒは、出力回路１１０および制御回路２００Ｒを備える。出力回路１１０Ｒは主としてスイッチングトランジスタＭ１、インダクタＬ１、整流ダイオードＤ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は出力端子１０４と接続される。インダクタＬ１の一端は、制御回路２００Ｒのスイッチング（ＬＸ）端子と接続され、その他端は出力端子１０４と接続される。整流ダイオードＤ１のアノードは接地され、そのカソードはＬＸ端子と接続される。
【０００３】
スイッチングトランジスタＭ１は、制御回路２００Ｒに内蔵される。制御回路２００ＲのＶＣＣ端子は、入力端子１０２と接続され、直流の入力電圧ＶＩＮが供給される。スイッチングトランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴであり、そのソースがＬＸ端子と接続され、そのドレインはＶＣＣ端子と接続される。
【０００４】
検出端子（ＶＳ）には、ＤＣ／ＤＣコンバータ１００Ｒあるいは出力端子１０４に接続される負荷（不図示）の状態（電流や電圧、電力など）を示す信号がフィードバックされる。パルス発生器２０２Ｒは、ＤＣ／ＤＣコンバータ１００Ｒあるいは負荷の状態が目標とする状態に近づくように、デューティ比、周波数、あるいはそれらの組み合わせが変化するパルス信号（ハイサイドパルス）Ｓ１を生成する。たとえば定電圧出力のＤＣ／ＤＣコンバータ１００Ｒにおいては、パルス発生器２０２Ｒは、出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳが目標値ＶＲＥＦに近づくように、ハイサイドパルスＳ１を生成する。
【０００５】
ドライバ２０４は、ハイサイドパルスＳ１にもとづいてスイッチングトランジスタＭ１をスイッチングする。上述のようにスイッチングトランジスタＭ１にＮチャンネルトランジスタを用いる場合、それをターンオンするために、スイッチングトランジスタＭ１のゲートに、ドレインおよびソースの電圧（すなわち入力電圧ＶＩＮ）より高い電圧を印加する必要があり、このためにブートストラップ回路２１０が設けられる。ブートストラップ回路２１０は、ブートストラップキャパシタＣ２、整流素子２１２、トランジスタ２１４、ブートストラップ用電源回路２２０、を含む。ブートストラップキャパシタＣ２は、ＬＸ端子とブートストラップ（ＢＳＴ）端子の間に外付けされる。ブートストラップ用電源回路２２０は定電圧ＶＣＣＢＳＴを生成する。整流素子２１２は、ＢＳＴ端子とブートストラップ用電源回路２２０の出力の間に設けられる。トランジスタ２１４は、ＬＸ端子と接地の間に設けられる。ドライバ２０４の上側電源端子には、ＢＳＴ端子の電圧ＶＢＳＴが供給される。
【０００６】
スイッチングトランジスタＭ１がオフの期間、トランジスタ２１４がオンとなり、ブートストラップキャパシタＣ２の一端（ＬＸ側）が接地される。この状態で、ブートストラップキャパシタＣ２の他端（ＢＳＴ側）に、整流素子２１２を介して電圧ＶＣＣＢＳＴが印加され、ブートストラップキャパシタＣ２の両端間が、ＶＣＣＢＳＴ−ＶＦで充電される。ＶＦは整流素子２１２の順方向電圧である。ここでＶＣＣＢＳＴ−ＶＦ＞ＶＧＳ（ＴＨ）を満たす。ＶＧＳ（ＴＨ）はスイッチングトランジスタＭ１のゲートソース間しきい値電圧である。
【０００７】
スイッチングトランジスタＭ１のターンオン期間において、スイッチングトランジスタＭ１のソース電圧をＶＬＸとすると、ＢＳＴ端子の電圧ＶＢＳＴは、ＶＢＳＴ＝ＶＬＸ＋（ＶＣＣＢＳＴ−ＶＦ）となる。ドライバ２０４は、この電圧ＶＢＳＴをハイレベル電圧として、スイッチングトランジスタＭ１のゲートに印加する。このときスイッチングトランジスタＭ１のゲートソース間電圧ＶＧＳは、ＶＧＳ＝ＶＢＳＴ−ＶＬＸ＝（ＶＣＣＢＳＴ−ＶＦ）となり、ＶＧＳ＞ＶＧＳ（ＴＨ）となるため、スイッチングトランジスタＭ１がターンオンする。
【０００８】
パルス発生器２０２Ｒは、エラーアンプ４００およびパルス幅変調器４０２を備える。エラーアンプ４００は、電圧検出信号ＶＳとその目標値ＶＲＥＦの誤差を増幅し、フィードバック信号ＶＦＢを生成する。たとえばエラーアンプ４００は、トランスコンダクタンスアンプｇｍと、位相補償用の抵抗およびキャパシタを含みうる。パルス幅変調器４０２は、フィードバック信号ＶＦＢに応じたデューティ比を有するＰＷＭ信号を生成し、ＰＷＭ信号に応じたハイサイドパルスＳ１を出力する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−０１４７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らは、図１のＤＣ／ＤＣコンバータ１００Ｒについて検討した結果、以下の課題を認識するに至った。図２は、図１のＤＣ／ＤＣコンバータ１００Ｒの動作波形図である。時刻ｔ０より前は、ＤＣ／ＤＣコンバータ１００Ｒには出力電圧ＶＯＵＴの目標値ＶＯＵＴ（ＲＥＦ）（たとえば５Ｖ）に対して十分に高い入力電圧ＶＩＮ（たとえば１２Ｖ）が供給されている。定常状態におけるスイッチングトランジスタＭ１のスイッチングのデューティ比Ｄは、入力電圧ＶＩＮと出力電圧ＶＯＵＴの目標値ＶＲＥＦ（ＲＥＦ）比に応じて定まる。定常状態ではフィードバック信号ＶＦＢは、このデューティ比Ｄが得られる電圧レベルＶ１に安定化されている。
Ｄ＝ＶＯＵＴ（ＲＥＦ）／ＶＩＮ
【００１１】
時刻ｔ０に入力電圧ＶＩＮが変動し、出力電圧の目標値ＶＯＵＴ（ＲＥＦ）付近の５Ｖ（あるいはそれ以下）まで低下する（減電圧状態）。一般的なＤＣ／ＤＣコンバータの制御回路においては、ハイサイドパルスＳ１のデューティ比の上限（最大デューティ比ＤＭＡＸ）が設定され、最大デューティ比ＤＭＡＸを超えない範囲でパルス信号Ｓ１のデューティ比が制御される。特にブートストラップ型のコンバータでは、ブートストラップキャパシタＣ２の電圧を充電するために、ハイサイドパルスＳ１のオフ期間が必要となるため、最大デューティ比ＤＭＡＸは重要である。たとえば最大デューティ比ＤＭＡＸは９０％程度に規定される。
【００１２】
入力電圧ＶＩＮと目標値ＶＯＵＴ（ＲＥＦ）に近接する状態においては、出力電圧ＶＯＵＴは、ＶＩＮ×ＤＭＡＸ（＝５Ｖ×０．９＝０．４５Ｖ）に保たれ、目標値ＶＯＵＴ（ＲＥＦ）を維持できなくなっている。このときフィードバック信号ＶＦＢは、エラーアンプ４００の電源電圧である電圧レベルＶ２に張り付いており、実質的にフィードバックがかからない状態となっている。
【００１３】
時刻ｔ１に、入力電圧ＶＩＮが通常の電圧レベル（１２Ｖ）に復帰する。そうすると、フィードバック信号ＶＦＢは元の電圧レベルＶ１に向かって低下し始める。フィードバック電圧ＶＦＢが変化する速度は、位相補償の容量などによって制約を受けるため、フィードバック電圧ＶＦＢが元の電圧レベルＶ１に到達するまでに遅延時間が発生する。この応答遅れにより、ＶＯＵＴ（ＲＥＦ）／ＶＩＮで決まるデューティ比よりも大きなデューティ比を有するＰＷＭ信号が生成され、その結果、出力電圧ＶＯＵＴはオーバーシュートする。
【００１４】
なおこのような問題は、スイッチングトランジスタＭ１がＮチャンネルＭＯＳＦＥＴであるＤＣ／ＤＣコンバータには限らず、ＰチャンネルＭＯＳＦＥＴのコンバータにおいても生じうる。
【００１５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、オーバーシュートを抑制可能な降圧ＤＣ／ＤＣコンバータあるいはその制御回路の提供にある。
【課題を解決するための手段】
【００１６】
本発明のある態様は、スイッチングトランジスタを有する降圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくように、スイッチングトランジスタのオンオフを指示するハイサイドパルスを生成するパルス発生器と、ハイサイドパルスにもとづきスイッチングトランジスタを駆動するドライバと、を備える。パルス発生器は、出力電圧に応じた電圧検出信号とその目標値の誤差を増幅し、フィードバック信号を生成するエラーアンプと、フィードバック信号に応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号を生成し、ＰＷＭ信号に応じたハイサイドパルスを出力するパルス幅変調器と、イネーブル状態、ディセーブル状態が切りかえ可能であり、イネーブル状態において、出力電圧がその目標値より高く定められたしきい値電圧を超えると、エラーアンプから出力されるフィードバック信号を低下させるとともに、ハイサイドパルスをオフレベルとするオーバーシュート抑制回路と、を含む。
【００１７】
オーバーシュート抑制回路のイネーブル状態において、オーバーシュートが発生すると、直ちにハイサイドパルスがオフレベルとなり、さらなる電圧上昇が抑制される。またオーバーシュートが発生すると、フィードバック信号を強制的に低下させることにより、短時間で適切なデューティ比に近づけることができ、オーバーシュートを抑制できる。
【００１８】
ある態様においてパルス発生器は、降圧ＤＣ／ＤＣコンバータの状態にもとづいてオーバーシュート抑制回路の状態を切りかえる判定回路をさらに備えてもよい。
【００１９】
判定回路は、ＰＷＭ信号が所定の最大デューティ比を超えたときに、オーバーシュート抑制回路をイネーブル状態としてもよい。ＰＷＭ信号が所定の最大デューティ比を超えた状態は、オーバーシュートが生じやすいといえるため、オーバーシュート抑制回路を動作させる状況として好適である。
【００２０】
判定回路は、降圧ＤＣ／ＤＣコンバータの減電圧状態においてオーバーシュート抑制回路をイネーブル状態としてもよい。減電圧状態は、入力電圧と出力電圧の目標値の差が所定値より小さい状態を含む。減電圧状態はオーバーシュートが生じやすいといえるため、オーバーシュート抑制回路を動作させる状況として好適である。
【００２１】
あるいはオーバーシュート抑制回路は、制御回路の外部からの制御信号に応じてイネーブル状態、ディセーブル状態が切りかえられてもよい。
【００２２】
オーバーシュート抑制回路は、エラーアンプの出力端子と接地の間に設けられたスイッチを含んでもよい。スイッチをオンすることで、エラーアンプの出力に接続される容量を放電でき、フィードバック信号を低下させることができる。
【００２３】
オーバーシュート抑制回路は、出力電圧に応じた電圧を、所定のしきい値電圧と比較するコンパレータを含んでもよい。
【００２４】
パルス幅変調器は、ハイサイドパルスをオフレベルに遷移させるトリガーとなるオフ信号を生成するオフ信号生成部を含んでもよい。オーバーシュート抑制回路は、オフ信号がアサートされないサイクルが検出されると、イネーブル状態となってもよい。
【００２５】
オーバーシュート抑制回路は、オフ信号がアサートされないサイクルが所定数持続すると、イネーブル状態となってもよい。
【００２６】
オーバーシュート抑制回路は、ＰＷＭ信号またはハイサイドパルスのデューティ比が所定の最大デューティ比より大きいときに、イネーブル状態となってもよい。
【００２７】
パルス幅変調器は、所定の周期ごとにアサートされるオン信号を生成するオシレータと、スイッチングトランジスタに流れる電流を示す電流検出信号がフィードバック信号に達するとアサートされるオフ信号を生成するＰＷＭコンパレータと、オン信号、オフ信号に応じてレベルが変化するＰＷＭ信号を生成するロジック回路と、を含んでもよい。オーバーシュート抑制回路は、オフ信号がアサートされないサイクルが検出されると、イネーブル状態となってもよい。
【００２８】
パルス幅変調器は、三角波、のこぎり波、ランプ波のいずれかである周期信号を生成するオシレータと、フィードバック信号を周期信号と比較するＰＷＭコンパレータと、を含んでもよい。オーバーシュート抑制回路は、ＰＷＭコンパレータの出力信号が遷移しないサイクルが検出されるとイネーブル状態となってもよい。
【００２９】
スイッチングトランジスタはＮチャンネルトランジスタであり、制御回路は、ブートストラップキャパシタを充電するブートストラップ回路をさらに備えてもよい。パルス発生器は、１サイクルの間、ハイサイドパルスがオフレベルに遷移しない状態を検出するモードコントローラを含み、当該状態が検出されるとスキップモードに移行し、スキップモードにおいて（i）複数サイクルにわたり、ハイサイドパルスをオンレベルに維持する第１期間と、（ii）ハイサイドパルスを強制的にオフレベルに遷移させるとともに、ブートストラップ回路によりブートストラップキャパシタを充電させる第２期間と、を繰り返す。
【００３０】
オーバーシュート抑制回路は、スキップモードに移行すると、アクティブとなってもよい。
【００３１】
ある態様の制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００３２】
本発明の別の態様は、降圧ＤＣ／ＤＣコンバータに関する。降圧ＤＣ／ＤＣコンバータは上述のいずれかの制御回路を備える。
【００３３】
本発明のさらに別の態様は、車載用電源装置に関する。車載用電源装置は、上述の降圧ＤＣ／ＤＣコンバータを備える。
【００３４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３５】
本発明のある態様によれば、降圧ＤＣ／ＤＣコンバータにおいて、オーバーシュートを抑制できる。
【図面の簡単な説明】
【００３６】
【図１】降圧ＤＣ／ＤＣコンバータの回路図である。
【図２】図１のＤＣ／ＤＣコンバータの動作波形図である。
【図３】第１の実施の形態に係る降圧ＤＣ／ＤＣコンバータの回路図である。
【図４】図３のＤＣ／ＤＣコンバータの動作波形図である。
【図５】パルス発生器の第１の構成例の回路図である。
【図６】パルス発生器の第２の構成例の回路図である。
【図７】パルス発生器の第３の構成例の回路図である。
【図８】第２の実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。
【図９】図８のＤＣ／ＤＣコンバータの動作波形図である。
【図１０】図８の制御回路の第１の構成例の回路図である。
【図１１】制御回路の第２の構成例の回路図である。
【図１２】図１１の制御回路の動作波形図である。
【図１３】制御回路の第３の構成例の回路図である。
【図１４】図１４（ａ）、（ｂ）は、第１、第２変形例に係るパルス変調器の回路図である。
【図１５】車載用電源装置の回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３９】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００４０】
（第１の実施の形態）
図３は、第１の実施の形態に係る降圧ＤＣ／ＤＣコンバータ（単にＤＣ／ＤＣコンバータ）１００の回路図である。ＤＣ／ＤＣコンバータ１００は、図１と同様に入力端子１０２に直流入力電圧ＶＩＮを受け、出力端子１０４に降圧された出力電圧ＶＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００は、出力回路１１０および制御回路２００を備える。本実施の形態では、一例として定電圧出力のＤＣ／ＤＣコンバータを説明する。
【００４１】
出力回路１１０は、図１の出力回路１１０Ｒに加えて、抵抗Ｒ１１，Ｒ１２を含む。抵抗Ｒ１１，Ｒ１２は、制御対象である出力電圧ＶＯＵＴを分圧して得られる電圧検出信号ＶＳを制御回路２００の電圧検出（ＶＳ）端子に供給する。抵抗Ｒ１１，Ｒ１２は制御回路２００に内蔵されてもよい。
【００４２】
制御回路２００は、ＮチャンネルＭＯＳＦＥＴであるスイッチングトランジスタＭ１に加えて、パルス発生器（パルス変調器ともいう）２０２、ドライバ２０４、ブートストラップ回路２１０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。スイッチングトランジスタＭ１のドレインはＶＣＣ端子と、そのソースはＬＸ端子と接続される。
【００４３】
パルス発生器２０２は、ＤＣ／ＤＣコンバータ１００の出力端子１０４の電圧ＶＯＵＴが目標値ＶＯＵＴ（ＲＥＦ）に近づくように、具体的には出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳがその目標値ＶＲＥＦに近づくようにデューティ比、周波数、あるいはそれらの組み合わせが変化するパルス信号（ハイサイドパルスともいう）Ｓ１を生成する。またパルス発生器２０２は、トランジスタ２１４を制御するためのローサイドパルスＳ２を生成する。ローサイドパルスＳ２は、ハイサイドパルスＳ１の相補信号であってもよい。またスイッチングトランジスタＭ１とトランジスタ２１４の同時オンを防止するようにデッドタイムが挿入されてもよい。
【００４４】
パルス発生器２０２は、公知技術を用いればよく、その制御方式、構成は特に限定されない。制御方式に関しては、電圧モード、ピーク電流モード、平均電流モード、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定（ＣＯＴ：Constant On Time）方式などを採用しうる。またハイサイドパルスＳ１の変調方式としては、パルス幅変調やパルス周波数変調などが採用しうる。
【００４５】
ドライバ２０４は、ハイサイドパルスＳ１にもとづいてスイッチングトランジスタＭ１をスイッチングする。上述のようにスイッチングトランジスタＭ１にＮチャンネルトランジスタを用いる場合、それをターンオンするために、スイッチングトランジスタＭ１のゲートに、ドレインおよびソースの電圧（すなわち入力電圧ＶＩＮ）より高い電圧を印加する必要があり、このためにブートストラップ回路２１０が設けられる。ブートストラップ回路２１０の構成は、図１を参照して説明した通りである。ブートストラップ用電源回路２２０は、定電圧ＶＣＣＢＳＴを生成する。整流素子２１２は、ＢＳＴ端子とブートストラップ用電源回路２２０の出力の間に設けられる。トランジスタ２１４は、ＬＸ端子と接地の間に設けられる。ドライバ２０４の上側電源端子にはＢＳＴ端子の電圧ＶＢＳＴが供給され、その下側電源端子はＬＸ端子と接続される。ドライバ２１６は、ブートストラップキャパシタＣ２の充電期間において、ローサイドパルスＳ２に応じてトランジスタ２１４をオンする。
【００４６】
スイッチングトランジスタＭ１がオフの期間、トランジスタ２１４がオンとなり、ブートストラップキャパシタＣ２の一端（ＬＸ側）が接地される。この状態で、ブートストラップキャパシタＣ２の他端（ＢＳＴ側）に、整流素子２１２を介して電圧ＶＣＣＢＳＴが印加され、ブートストラップキャパシタＣ２の両端間が、ＶＣＣＢＳＴ−ＶＦで充電される。ＶＦは整流素子２１２の順方向電圧である。ここでＶＣＣＢＳＴ−ＶＦ＞ＶＧＳ（ＴＨ）を満たす。ＶＧＳ（ＴＨ）はスイッチングトランジスタＭ１のゲートソース間しきい値電圧である。整流素子２１２として、スイッチングトランジスタＭ１と同期してオン、オフが切り替わるスイッチを用いてもよい。
【００４７】
スイッチングトランジスタＭ１のターンオン期間において、スイッチングトランジスタＭ１のソース電圧をＶＬＸとすると、ＢＳＴ端子の電圧ＶＢＳＴは、ＶＢＳＴ＝ＶＬＸ＋（ＶＣＣＢＳＴ−ＶＦ）となる。ドライバ２０４は、この電圧ＶＢＳＴをハイレベル電圧として、スイッチングトランジスタＭ１のゲートに印加する。このときスイッチングトランジスタＭ１のゲートソース間電圧ＶＧＳは、ＶＧＳ＝ＶＢＳＴ−ＶＬＸ＝（ＶＣＣＢＳＴ−ＶＦ）となり、ＶＧＳ＞ＶＧＳ（ＴＨ）となるため、スイッチングトランジスタＭ１がターンオンする。
【００４８】
パルス発生器２０２は、エラーアンプ４００、パルス幅変調器４０２およびオーバーシュート抑制回路４１０を備える。エラーアンプ４００は、電圧検出信号ＶＳとその目標値ＶＲＥＦの誤差を増幅し、フィードバック信号ＶＦＢを生成する。たとえばエラーアンプ４００は、トランスコンダクタンスアンプｇｍと、位相補償用の抵抗およびキャパシタを含みうるが、その構成は特に限定されず、別の構成のエラーアンプを用いてもよい。パルス幅変調器４０２は、フィードバック信号ＶＦＢに応じたデューティ比を有するＰＷＭ信号を生成し、ＰＷＭ信号に応じたハイサイドパルスＳ１を出力する。
【００４９】
オーバーシュート抑制回路４１０は、イネーブル信号Ｓ５に応じて、イネーブル状態、ディセーブル状態が切りかえ可能である。イネーブル信号Ｓ５は、制御回路２００の外部から受けてもよいし、制御回路２００の内部で生成してもよい。
【００５０】
オーバーシュート抑制回路４１０はイネーブル状態において、出力電圧ＶＯＵＴがその目標値ＶＯＵＴ（ＲＥＦ）より高く定められたしきい値電圧ＶＯＶＰを超えると、フィードバック信号ＶＦＢを強制的に低下させるとともに、ハイサイドパルスＳ１をオフレベルとする。たとえばしきい値電圧ＶＯＶＰは、目標値ＶＯＵＴ（ＲＥＦ）よりも数％（１０％以下）高い電圧とすることが望ましい。なお一般的な過電圧保護を目的としたしきい値は、目標値ＶＯＵＴ（ＲＥＦ）よりも数十％高いレベルに設定される点に留意されたい。
【００５１】
オーバーシュート抑制回路４１０の構成は特に限定されるものではない。たとえばオーバーシュート抑制回路４１０は、スイッチ４１２およびコンパレータ４１４を含む。コンパレータ４１４は、出力電圧ＶＯＵＴに応じた信号（電圧検出信号ＶＳ）を、しきい値電圧ＶＯＶＰに応じたしきい値電圧ＶＴＨと比較し、ＶＳ＞ＶＯＶＰのとき出力Ｓ６をアサート（ハイレベル）する。スイッチ４１２は、エラーアンプ４００の出力端子と接地の間に設けられ、コンパレータ４１４の出力Ｓ６がアサートされるとオンする。コンパレータ４１４の出力Ｓ６は、パルス幅変調器４０２に入力されており、パルス幅変調器４０２は信号Ｓ６のアサートに応答して、ハイサイドパルスＳ１をオフレベルに遷移させる。
【００５２】
オーバーシュート抑制回路４１０のイネーブル状態、ディセーブル状態を切りかえる方法も特には限定されない。たとえば図３のオーバーシュート抑制回路４１０においては、ディセーブル状態を実現するために、コンパレータ４１４の出力Ｓ６をローレベルで固定してもよい。あるいはコンパレータ４１４を停止してもよい。あるいはコンパレータ４１４に入力されるしきい値電圧ＶＴＨを、非常に高い値に設定してもよい。
【００５３】
オーバーシュート抑制回路４１０を常時イネーブル状態にすると、負荷変動などの要因によって出力電圧ＶＯＵＴが上昇した場合にも、フィードバック信号ＶＦＢが低下し、またスイッチングトランジスタＭ１が強制オフし、好ましくない。そこでオーバーシュート抑制回路４１０は、オーバーシュートが発生しやすい状況においてイネーブル状態とすることが望ましい。
【００５４】
パルス発生器２０２は、オーバーシュート抑制回路４１０の状態を切りかえる判定回路４２０をさらに備えてもよい。判定回路４２０は、降圧ＤＣ／ＤＣコンバータ１００の状態にもとづいて、オーバーシュートが発生しやすい状況を判定し、オーバーシュート抑制回路４１０を切りかえてもよい。
【００５５】
たとえば判定回路４２０は、ＰＷＭ信号が所定の最大デューティ比を超えたときに、オーバーシュート抑制回路４１０をイネーブル状態としてもよい。ＰＷＭ信号が所定の最大デューティ比を超えた状態は、オーバーシュートが生じやすいといえるため、オーバーシュート抑制回路を動作させる状況として好適である。
【００５６】
あるいは判定回路４２０は、降圧ＤＣ／ＤＣコンバータ１００への入力電圧ＶＩＮが低い減電圧状態においてオーバーシュート抑制回路４１０をイネーブル状態としてもよい。減電圧状態はオーバーシュートが生じやすいといえるため、オーバーシュート抑制回路４１０を動作させる状況として好適である。
【００５７】
そのほか判定回路４２０は、出力電圧ＶＯＵＴ（電圧検出信号ＶＳ）が変化しても、その変化がＰＷＭ信号のデューティ比に反映されない状況において、オーバーシュート抑制回路４１０をイネーブル状態としてもよい。
【００５８】
以上が第１の実施の形態に係る制御回路２００の構成である。続いてその動作を説明する。図４は、図３のＤＣ／ＤＣコンバータ１００の動作波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【００５９】
時刻ｔ０より前は、ＤＣ／ＤＣコンバータ１００には出力電圧ＶＯＵＴの目標値ＶＯＵＴ（ＲＥＦ）（たとえば５Ｖ）に対して十分に高い入力電圧ＶＩＮ（たとえば１２Ｖ）が供給されている。このときのスイッチングトランジスタＭ１のスイッチングのデューティ比Ｄは、入力電圧ＶＩＮと出力電圧ＶＯＵＴの目標値ＶＲＥＦ（ＲＥＦ）比に応じて定まる。フィードバック信号ＶＦＢは、このデューティ比Ｄが得られる電圧レベルＶ１に安定化されている。
Ｄ＝ＶＯＵＴ（ＲＥＦ）／ＶＩＮ
【００６０】
時刻ｔ０に入力電圧ＶＩＮが変動し、出力電圧の目標値ＶＯＵＴ（ＲＥＦ）付近の５Ｖ（あるいはそれ以下）まで低下する（減電圧状態）。このとき出力電圧ＶＯＵＴは、ＶＩＮ×ＤＭＡＸ（＝５Ｖ×０．９＝０．４５Ｖ）に保たれ、目標値ＶＯＵＴ（ＲＥＦ）を維持できなくなっている。このときフィードバック信号ＶＦＢは、エラーアンプ４００の電源電圧である電圧レベルＶ２に張り付いており、実質的にフィードバックがかからない状態となっている。この状態において判定回路４２０はイネーブル信号Ｓ５をアサートし、オーバーシュート抑制回路４１０をイネーブル状態とし、やがて現れるであろうオーバーシュートに備える。
【００６１】
時刻ｔ１に、入力電圧ＶＩＮが通常の電圧レベル（１２Ｖ）に復帰する。そうすると、フィードバック信号ＶＦＢは元の電圧レベルＶ１に向かって低下し始める。フィードバック系の応答遅れにより、ＶＯＵＴ（ＲＥＦ）／ＶＩＮで決まるデューティ比よりも大きなデューティ比を有するＰＷＭ信号が生成され、その結果、出力電圧ＶＯＵＴはオーバーシュートする。出力電圧ＶＯＵＴがしきい値電圧ＶＯＶＰを超えるたびに、信号Ｓ６がアサートされ、スイッチ４１２がオンすることでフィードバック信号ＶＦＢが素早く低下する。また最大デューティ比でオンしようとするスイッチングトランジスタＭ１が、直ちにターンオフする。
【００６２】
以上が制御回路２００の動作である。このように、オーバーシュート抑制回路４１０を設けたことにより、出力電圧ＶＯＵＴのオーバーシュートを図２の波形図よりも抑制できる。また出力電圧ＶＯＵＴがその目標値ＶＯＵＴ（ＲＥＦ）に安定化するまでの時間を短縮できる。
【００６３】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
【００６４】
図５は、パルス発生器２０２の第１の構成例２０２ｄの回路図である。パルス発生器２０２ｄにおいて、パルス幅変調器４０２ｄは、オン信号生成部２４２、オフ信号生成部２４４、最大デューティ比設定部２４５、ロジック回路２４６を含む。オン信号生成部２４２は、スイッチングトランジスタＭ１のターンオンのトリガーとなるオン信号ＳＯＮを生成する。オフ信号生成部２４４は、スイッチングトランジスタＭ１のターンオフのトリガーとなるオフ信号ＳＯＦＦを生成する。最大デューティ比設定部２４５は、最大デューティ比ＤＭＡＸに応じた位置にエッジを有するパルス信号ＳＭＡＸＤＵＴＹを生成する。ロジック回路２４６は、オン信号ＳＯＮ、オフ信号ＳＯＦＦにもとづいて、ハイサイドパルスＳ１を生成する。ロジック回路２４６は、オン信号ＳＯＮ、オフ信号ＳＯＦＦに応答するＳＲフリップフロップ（あるいはラッチ）２６０を含んでもよい。ＯＲゲート２６１は、オフ信号ＳＯＦＦ、パルス信号ＳＭＡＸＤＵＴＹ、オーバーシュート抑制回路４１０からの信号Ｓ６の論理和をとり、フリップフロップ２６０のリセット端子に供給する。これにより、通常動作時には、ＰＷＭ信号ＳＰＭＷのデューティ比が、最大デューティ比ＤＭＡＸ以下に制限される。また信号Ｓ６がアサートされると、ＰＷＭ信号ＳＰＷＭが直ちにオフレベルに遷移する。
【００６５】
判定回路４２０ｄは、オフ信号ＳＯＦＦを監視し、オフ信号ＳＯＦＦがアサートされないサイクルを検出すると、オーバーシュート抑制回路４１０をイネーブル状態とする。これにより、スイッチングトランジスタＭ１が最大デューティ比でスイッチングする状態あるいは減電圧状態を検出できる。好ましくは判定回路４２０ｄは、オフ信号ＳＯＦＦがアサートされないサイクルが所定数持続すると、イネーブル信号Ｓ５をアサートしてもよい。
【００６６】
図６は、パルス発生器２０２の第２の構成例２０２ｅの回路図である。パルス発生器２０２ｅは、ピーク電流モードのパルス幅変調器４０２ｅを含む。オシレータ２５８は、ＰＷＭ周期（スイッチング周期）ＴＰを規定するＰＷＭ（パルス幅変調）クロックＰＷＭＣＬＫを生成する。オシレータ２５８は、図５のオン信号生成部２４２に対応し、ＰＷＭクロックＰＷＭＣＬＫは、オン信号ＳＯＮと把握される。
【００６７】
電流センスアンプ２５２はスイッチングトランジスタＭ１に流れる電流ＩＭ１を示す電流検出信号ＶＩＳを生成する。スロープ補償器２５４は、フィードバック信号ＶＦＢあるいは電流検出信号ＶＩＳの一方にスロープ信号ＶＳＬＯＰＥを重畳する。ＰＷＭコンパレータ２５６は、電流検出信号ＶＩＳがフィードバック信号ＶＦＢに達すると、アサートされるオフ信号ＳＯＦＦ（ＩＣＭＰ信号ともいう）を生成する。エラーアンプ２５０〜ＰＷＭコンパレータ２５６は、図４のオフ信号生成部２４４に対応する。
【００６８】
ロジック回路２４６は、オン信号ＳＯＮのアサートに応じてオンレベル、オフ信号ＳＯＦＦのアサートに応じてオフレベルに遷移するＰＷＭ信号ＳＰＷＭを生成する。たとえばロジック回路２４６は、オン信号ＳＯＮ，ＳＯＦＦに応答するＳＲフリップフロップ（あるいはラッチ）２６０を含んでもよい。
【００６９】
なおロジック回路２４６の構成は特に限定されず、当業者によれば同等の機能を有する回路を、組み合わせ回路、順序回路、それらの組み合わせによって構成しうる。
【００７０】
判定回路４２０ｅは、オフ信号ＳＯＦＦ（ＩＣＭＰ）がアサートされないサイクルを検出すると、イネーブル信号Ｓ５をアサートする。
【００７１】
図７は、パルス発生器２０２の第３の構成例２０２ｆの回路図である。パルス発生器２０２ｆは、電圧モードのパルス幅変調器４０２ｆを含む。オシレータ２７０は、ＰＷＭ周期（スイッチング周期）ＴＰを規定するＰＷＭ（パルス幅変調）クロックＰＷＭＣＬＫおよび三角波、のこぎり波、ランプ波のいずれかである周期信号ＶＯＳＣを生成する。ＰＷＭコンパレータ２７４は、フィードバック信号ＶＦＢと周期信号ＶＯＳＣを比較し、比較結果を示すＰＷＭ信号ＳＰＷＭを生成する。ロジック回路２７６は、ＰＷＭ信号ＳＰＷＭにもとづいてハイサイドパルスＳ１およびローサイドパルスＳ２を生成する。最大デューティ比設定部２７８は、最大デューティ比ＤＭＡＸに応じた位置にエッジを有するパルス信号ＳＭＡＸＤＵＴＹを生成する。
【００７２】
判定回路４２０ｆは、ＰＷＭ信号ＳＰＷＭまたはハイサイドパルスＳ１を監視し、監視対象の信号のデューティ比が所定の最大デューティ比ＤＭＡＸより大きいときに、イネーブル信号Ｓ５をアサートする。たとえば判定回路４２０ｆは、ＰＷＭ信号ＳＰＷＭがオフレベルに遷移しないサイクルを検出すると、イネーブル信号Ｓ５をアサートしてもよい。
【００７３】
（第２の実施の形態）
図８は、第２の実施の形態に係る制御回路２００ｇを備えるＤＣ／ＤＣコンバータ１００ｇの回路図である。制御回路２００ｇのパルス発生器２０２ｇはモードコントローラ６００をさらに含む。
【００７４】
モードコントローラ６００は、１サイクル（スイッチングトランジスタＭ１のスイッチングの１周期）の間、ハイサイドパルスＳ１がオフレベルに遷移しない状態（最大デューティ状態という）を検出すると、モード制御信号Ｓ３をアサートする。モード制御信号Ｓ３のアサートは、スイッチングトランジスタＭ１のデューティ比が最大値を超えたこと、言い換えれば、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差が所定値より小さくなったことを示すものと理解される。
【００７５】
パルス発生器２０２は、モード制御信号Ｓ３がアサートされると、通常モードからスキップモードに移行する。スキップモードにおいて、パルス発生器２０２は、（i）複数サイクルにわたり、ハイサイドパルスＳ１をオンレベルに維持する第１期間（オン固定期間ともいう）Ｔ１と、（ii）ハイサイドパルスＳ１を強制的にオフレベルに遷移させるとともに、ブートストラップ回路２１０によりブートストラップキャパシタＣ２を充電させる短い第２期間（充電期間ともいう）Ｔ２と、を繰り返す。すなわち第１期間Ｔ１の間、ハイサイドパルスＳ１はオンレベル、ローサイドパルスＳ２はオフレベルに固定される。第２期間Ｔ２の間、ハイサイドパルスＳ１はオフレベル、ローサイドパルスＳ２はオンレベルにセットされる。
【００７６】
第１期間Ｔ１の間、ブートストラップキャパシタＣ２は充電されないため、ＢＳＴ端子の電圧ＶＢＳＴは時間と共に徐々に低下していく。したがって第１期間Ｔ１の長さは、ＢＳＴ端子の電圧ＶＢＳＴが、スイッチングトランジスタＭ１のオン状態を維持できる範囲に保たれるように規定すればよい。
【００７７】
以上が制御回路２００ｇの構成である。続いてその動作を説明する。図９は、図８のＤＣ／ＤＣコンバータ１００ｇの動作波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。また図９の波形図において、理解の容易化および説明の簡潔化のために、制御回路２００の応答遅延は無視している。時刻ｔ０より前は、入力電圧ＶＩＮが出力電圧ＶＯＵＴより十分に高い定常状態であり、ハイサイドパルスＳ１のデューティ比は、Ｄ＝ＶＯＵＴ／ＶＩＮに安定化されており、通常モードで動作している。
【００７８】
時刻ｔ０に入力電圧ＶＩＮが出力電圧ＶＯＵＴ付近まで低下する。これにより、ハイサイドパルスＳ１のデューティ比が増大し、そのデューティ比は１００％となる。その結果、サイクルＣＹＣ１において、ハイサイドパルスＳ１はオフレベルに遷移しなくなる（最大デューティ状態）。モードコントローラ６００は、このサイクルＣＹＣ１を検出すると、時刻ｔ１にモード制御信号Ｓ３をアサートし、パルス発生器２０２をスキップモードに移行させる。
【００７９】
スキップモードでは、複数サイクルにわたる第１期間Ｔ１において、スイッチングトランジスタＭ１のオンが維持される。そして第２期間Ｔ２になると、ハイサイドパルスＳ１が強制的にオフレベルとなり、ローサイドパルスＳ２がハイレベルとなり、ブートストラップキャパシタＣ２が充電されてブートストラップキャパシタＣ２の電圧ＶＣ２が増加する。スキップモードでは、第１期間Ｔ１と第２期間Ｔ２が交互に繰り返される。その後、入力電圧ＶＩＮが再び増加すると、ハイサイドパルスＳ１がローレベルに遷移するようになる。そうするとスキップモードが解除され、通常モードに復帰する。
【００８０】
以上がＤＣ／ＤＣコンバータ１００の動作である。このＤＣ／ＤＣコンバータ１００は、ハイサイドパルスＳ１のデューティ比が大きくなると、スキップモードに移行する。このスキップモードでは、スイッチングトランジスタＭ１のスイッチング周波数が低下し、その実効的な最大デューティ比ＤＭＡＸは、
ＤＭＡＸ＝Ｔ１／（Ｔ１＋Ｔ２）
となる。従来のパルスバイパルス（サイクルバイサイクル）の最大デューティ比は、回路の応答遅延などの制約からせいぜい９０％程度であった。たとえばパルス発生器２０２のＰＷＭ周期をＴＰとし、Ｔ１の長さをＰＷＭ周期ＴＰの８倍にし、Ｔ２の長さをＰＷＭ周期ＴＰの４０％としたとき、実効的な最大デューティ比ＤＭＡＸはおよそ、８／（０．４＋８）×１００≒９５％となる。
【００８１】
このように図８のＤＣ／ＤＣコンバータ１００によれば、減電圧状態などにおいて、ハイサイドパルスＳ１の最大デューティ比ＤＭＡＸを高めることができる。これにより、従来の回路に比べてよりシビアな減電圧状態においても、出力電圧ＶＯＵＴを目標値に維持することができる。
【００８２】
減電圧状態においてスキップモードで動作した後に、入力電圧ＶＩＮが上昇すると、第１の実施の形態で説明したように、出力電圧ＶＯＵＴがオーバーシュートしうる。そこで制御回路２００ｇのオーバーシュート抑制回路４１０は、制御回路２００ｇがスキップモードに移行すると、アクティブとなり、オーバーシュートに備える。すなわち判定回路４２０は、制御回路２００ｇの動作モードにもとづいて、オーバーシュート抑制回路４１０のイネーブル状態／ディセーブル状態を切りかえる。
【００８３】
第２の実施の形態によれば、モードコントローラ６００とオーバーシュート抑制回路４１０の併用によって、スキップモードの後のオーバーシュートを抑制できる。
【００８４】
続いて本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、第２の実施の形態に関する具体的な構成例を説明する。
【００８５】
図１０は、図８の制御回路２００の第１の構成例２００ｈの回路図である。図１０では、オーバーシュート抑制回路４１０および判定回路４２０は省略されている。パルス発生器２０２ｈは、パルス変調器２４０およびモードコントローラ６００ｈを含む。パルス変調器２４０は、ＶＳ端子の電圧検出信号ＶＳが目標値ＶＲＥＦに近づくように、ハイサイドパルスＳ１およびローサイドパルスＳ２を生成する。パルス変調器２４０は、図８のエラーアンプ４００およびパルス幅変調器４０２に対応する。
【００８６】
パルス変調器２４０は、オン信号生成部２４２、オフ信号生成部２４４、ロジック回路２４６を含む。オン信号生成部２４２は、スイッチングトランジスタＭ１のターンオンのトリガーとなるオン信号ＳＯＮを生成する。オフ信号生成部２４４は、スイッチングトランジスタＭ１のターンオフのトリガーとなるオフ信号ＳＯＦＦを生成する。ロジック回路２４６は、オン信号ＳＯＮ、オフ信号ＳＯＦＦにもとづいて、ハイサイドパルスＳ１を生成する。図８のエラーアンプ４００は、オン信号生成部２４２に含まれており、図示されない。
【００８７】
モードコントローラ６００ｈは、オフ信号ＳＯＦＦを監視し、オフ信号ＳＯＦＦがアサートされないサイクル（周期）を検出すると、モード制御信号Ｓ３をアサートし、パルス変調器２４０をスキップモードに移行させる。またモードコントローラ６００ｈは、スキップモード中のあるサイクルにおいてオフ信号ＳＯＦＦがアサートされると、モード制御信号Ｓ３をネゲートし、パルス変調器２４０を通常モードに復帰させてもよい。
【００８８】
あるいはモードコントローラ６００ｈは、オフ信号ＳＯＦＦに代えて、あるいはそれに加えて、破線で示すようにハイサイドパルスＳ１を監視してもよい。そしてモードコントローラ６００ｈは、ハイサイドパルスＳ１がオフレベルに遷移しないサイクルを検出すると、モード制御信号Ｓ３をアサートしてもよい。あるいはローサイドパルスＳ２が、パルス信号Ｓ１の相補信号である場合、モードコントローラ６００ｈは、ローサイドパルスＳ２にもとづいて、モード制御信号Ｓ３を生成してもよい。あるいはモードコントローラ６００ｈは、ハイサイドパルスＳ１あるいはローサイドパルスＳ２と関連するロジック回路２４６の内部信号を監視してもよい。
【００８９】
図１０の制御回路２００ｈによれば、オフ信号ＳＯＦＦあるいはハイサイドパルスＳ１（ローサイドパルスＳ２）を監視することで、スイッチングトランジスタＭ１のデューティ比が大きいこと、言い換えれば入力電圧ＶＩＮと出力電圧ＶＯＵＴが近接していることを検出することができる。
【００９０】
パルス発生器２０２ｈのパルス変調器２４０は、第１期間Ｔ１に遷移後、所定のサイクル数（たとえば８）の経過後に、第２期間Ｔ２に遷移してもよい。第１期間Ｔ１の長さを、ＰＷＭ制御の周期ＴＰを単位として規定することにより、その管理が容易となり、また第１期間Ｔ１から第２期間Ｔ２の遷移のトリガーを、カウンタなどを用いて容易に生成できる。
【００９１】
図１１は、制御回路２００の第２の構成例２００ｉの回路図である。制御回路２００ｉのパルス発生器２０２ｉは、ピーク電流モードのパルス変調器２４０ｉを含む。オシレータ２５８は、ＰＷＭ周期（スイッチング周期）ＴＰを規定するＰＷＭ（パルス幅変調）クロックＰＷＭＣＬＫを生成する。オシレータ２５８は、図１０のオン信号生成部２４２に対応し、ＰＷＭクロックＰＷＭＣＬＫは、オン信号ＳＯＮと把握される。
【００９２】
エラーアンプ２５０は、電圧検出信号ＶＳとその目標値ＶＲＥＦの誤差を増幅し、誤差に応じたフィードバック信号ＶＦＢを生成する。電流センスアンプ２５２はスイッチングトランジスタＭ１に流れる電流ＩＭ１を示す電流検出信号ＶＩＳを生成する。スロープ補償器２５４は、フィードバック信号ＶＦＢあるいは電流検出信号ＶＩＳの一方にスロープ信号ＶＳＬＯＰＥを重畳する。ＰＷＭコンパレータ２５６は、電流検出信号ＶＩＳがフィードバック信号ＶＦＢに達すると、アサートされるオフ信号ＳＯＦＦ（ＩＣＭＰ信号ともいう）を生成する。エラーアンプ２５０〜ＰＷＭコンパレータ２５６は、図１０のオフ信号生成部２４４に対応する。
【００９３】
ロジック回路２４６は、オン信号ＳＯＮのアサートに応じてオンレベル、オフ信号ＳＯＦＦのアサートに応じてオフレベルに遷移するパルス信号Ｓ１を生成する。たとえばロジック回路２４６は、オン信号ＳＯＮ、オフ信号ＳＯＦＦに応答するＳＲフリップフロップ（あるいはラッチ）２６０を含んでもよい。ロジック部２６２は、フリップフロップ２６０の出力ＳＰＷＭにもとづいて、ハイサイドパルスＳ１およびローサイドパルスＳ２を生成する。カウンタ２６４は、スキップモードの第１期間Ｔ１の長さを決めるために設けられる。具体的には、カウンタ２６４は、ＰＷＭクロックＰＷＭＣＬＫをカウントし、カウント値が所定数に達すると、遷移信号Ｓ４をアサートする。ロジック部２６２（あるいはフリップフロップ２６０）は、遷移信号Ｓ４に応答して、ハイサイドパルスＳ１およびローサイドパルスＳ２を変化させる。
【００９４】
なおロジック回路２４６の構成は特に限定されず、当業者によれば同等の機能を有する回路を、組み合わせ回路、順序回路、それらの組み合わせによって構成しうる。
【００９５】
モードコントローラ６００ｉは、ＰＷＭコンパレータ２５６の出力であるオフ信号ＳＯＦＦを監視し、ＰＷＭ周期ＴＰの間、オフ信号ＳＯＦＦがアサートされないときに、モード制御信号Ｓ３をアサートする。
【００９６】
図１２は、図１１の制御回路２００ｉの動作波形図である。時刻ｔ０より前は、入力電圧ＶＩＮが出力電圧ＶＯＵＴより十分に高い定常状態であり、ハイサイドパルスＳ１のデューティ比は、Ｄ＝ＶＯＵＴ／ＶＩＮに安定化されており、通常モードで動作している。
【００９７】
時刻ｔ０に入力電圧ＶＩＮが出力電圧ＶＯＵＴ付近まで低下する。これにより、ハイサイドパルスＳ１のデューティ比が増大し、そのデューティ比は１００％となる。その結果、サイクルＣＹＣ１において、ハイサイドパルスＳ１はオフレベルに遷移しなくなる（最大デューティ状態）。モードコントローラ６００は、このサイクルＣＹＣ１を検出すると、時刻ｔ１にモード制御信号Ｓ３をアサートし、パルス発生器２０２をスキップモードに移行させる。
【００９８】
スキップモードに移行すると、カウンタ２６４は、ＰＷＭクロックＰＷＭＣＬＫ（オン信号ＳＯＮ）をカウントする。そしてカウント数が、所定数（ここでは８）に達すると、時刻ｔ２に遷移信号Ｓ４をアサートする。遷移信号Ｓ４のアサートを契機として第２期間Ｔ２になると、ハイサイドパルスＳ１が強制的にオフレベルとなり、ローサイドパルスＳ２がハイレベルとなる。スキップモードでは、このようにして第１期間Ｔ１と第２期間Ｔ２が交互に繰り返される。この構成によれば、ピーク電流モードにおいて、スキップモードを好適に実現できる。
【００９９】
図１３は、制御回路２００の第３の構成例２００ｊの回路図である。制御回路２００ｊのパルス発生器２０２ｊは、電圧モードのパルス変調器２４０ｊを含む。オシレータ２７０は、ＰＷＭ周期（スイッチング周期）ＴＰを規定するＰＷＭ（パルス幅変調）クロックＰＷＭＣＬＫおよび三角波、のこぎり波、ランプ波のいずれかである周期信号ＶＯＳＣを生成する。エラーアンプ２７２は、電圧検出信号ＶＳとその目標値ＶＲＥＦの誤差を増幅し、フィードバック信号ＶＦＢを生成する。ＰＷＭコンパレータ２７４は、フィードバック信号ＶＦＢと周期信号ＶＯＳＣを比較し、比較結果を示すＰＷＭ信号ＳＰＷＭを生成する。ロジック回路２７６は、ＰＷＭ信号ＳＰＷＭにもとづいてハイサイドパルスＳ１およびローサイドパルスＳ２を生成する。
【０１００】
モードコントローラ６００ｊは、ＰＷＭコンパレータ２７４から出力されるＰＷＭ信号ＳＰＷＭを監視し、ＰＷＭ信号ＳＰＷＭが遷移しないサイクル（エッジの現れないサイクル）を検出すると、モード制御信号Ｓ３をアサートしてもよい。またロジック回路２７６は、スキップモードにおいて、ＰＷＭクロックＰＷＭＣＬＫをカウントすることにより、第１期間Ｔ１から第２期間Ｔ２への切りかえを行ってもよい。
【０１０１】
続いて第２の実施の形態の変形例を説明する。
（第１変形例）
実施の形態では、スキップモードにおいてパルス変調器２４０は、ＰＷＭ周期ＴＰの所定サイクルごとに、第２期間Ｔ２を挿入したが、本発明はそれに限定されない。図１４（ａ）は、第１変形例に係るパルス変調器２４０ｋの回路図である。パルス変調器２４０は、第１期間Ｔ１に遷移後、所定時間の経過後に第２期間Ｔ２に遷移してもよい。ロジック部２８０は、ＰＷＭ信号ＳＰＷＭにもとづいてハイサイドパルスＳ１およびローサイドパルスＳ２を生成する。パルス変調器２４０ｋは、カウンタに代えて、アナログあるいはデジタルのタイマー回路（あるいは遅延回路）２８２を含み、第１期間Ｔ１に遷移後、タイマー回路２８２が所定時間を計測すると、遷移信号Ｓ４をアサートし、第２期間Ｔ２に遷移してもよい。
【０１０２】
この場合、第１期間Ｔ１の長さを、ＰＷＭ周期ＴＰに制約されることなく自由に設定できる。たとえばＥＭＩに関連してスキップモードにおけるスイッチングノイズが問題となる場合に、スイッチング周波数を任意に決められることはＥＭＩ対策の観点から有利である。
【０１０３】
（第２変形例）
図１４（ｂ）は、第２変形例に係るパルス変調器２４０ｌの回路図である。パルス変調器２４０は、第１期間Ｔ１に遷移後、所定時間の経過後に第２期間Ｔ２に遷移してもよい。パルス変調器２４０ｌは、第１期間Ｔ１に遷移後、ブートストラップキャパシタＣ２の電圧ＶＣ２が所定値ＶＭＩＮまで低下すると、第２期間Ｔ２に遷移してもよい。コンパレータ２８４は、ブートストラップキャパシタＣ２の電圧ＶＣ２を所定値ＶＭＩＮと比較し、ＶＣ２＜ＶＭＩＮとなると、遷移信号Ｓ４をアサートする。
【０１０４】
最後にＤＣ／ＤＣコンバータ１００の好適な用途の一例を説明する。図１５は、車載用電源装置３００の回路図である。車載用電源装置３００は、バッテリ３０２およびＤＣ／ＤＣコンバータ１００を備える。バッテリ３０２は、１２Ｖあるいは２４Ｖの直流電圧（バッテリ電圧）ＶＢＡＴを生成する。ただし、バッテリ電圧ＶＢＡＴは常時、定格電圧値が得られるわけではなく、幅広いレンジで変動する。ＤＣ／ＤＣコンバータ１００は、バッテリ電圧ＶＢＡＴを入力電圧ＶＩＮとして受け、それを降圧し、負荷であるマイコン３０４等に供給する。車載用電源装置３００では、コールドクランクと呼ばれる減電圧状態が存在し、コールドクランク時においてもＤＣ／ＤＣコンバータ１００は正常動作することが要求される。上述のように制御回路２００は、スキップモードにおいて大きなデューティ比を得ることができるため、従来よりも減電圧特性に優れているといえる。この観点から、実施の形態に係るＤＣ／ＤＣコンバータ１００は、車載用電源装置３００に好適に用いることができる。
【０１０５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１０６】
（第３変形例）
第１、第２の実施の形態では、ダイオード整流型のＤＣ／ＤＣコンバータを説明したが、同期整流型のＤＣ／ＤＣコンバータにも本発明は適用可能である。すなわち図２の整流ダイオードＤ１を省略し、トランジスタ２１４を同期整流トランジスタとして機能させるべく、その素子サイズを、インダクタＬ１のコイル電流を供給できるように大きく構成すればよい。
【０１０７】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１０８】
Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流ダイオード、Ｃ２…ブートストラップキャパシタ、１００…ＤＣ／ＤＣコンバータ、１０２…入力端子、１０４…出力端子、１１０…出力回路、Ｍ１…スイッチングトランジスタ、２００…制御回路、２０２…パルス発生器、２０４…ドライバ、２１０…ブートストラップ回路、２１２…整流素子、２１４…トランジスタ、２２０…ブートストラップ用電源回路、２４０…パルス変調器、２４２…オン信号生成部、２４４…オフ信号生成部、２４６…ロジック回路、２５０…エラーアンプ、２５２…電流センスアンプ、２５４…スロープ補償器、２５６…ＰＷＭコンパレータ、２５８…オシレータ、２６０…フリップフロップ、２６２…ロジック部、２６４…カウンタ、２７０…オシレータ、２７２…エラーアンプ、２７４…ＰＷＭコンパレータ、２７６…ロジック回路、２８０…ロジック部、２８２…タイマー回路、２８４…コンパレータ、６００…モードコントローラ、３００…車載用電源装置、３０２…バッテリ、Ｓ１…ハイサイドパルス、Ｓ２…ローサイドパルス、Ｓ３…モード制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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