(57)【要約】【課題】低損失化を図ることが可能なＤＣ−ＤＣコンバータを提供する。【解決手段】ＤＣ−ＤＣコンバータ１００は、一対の入力端子１Ａ，１Ｂと、一対の出力端子２Ａ，２Ｂと、インダクタＬ１とを備える。また、ＤＣ−ＤＣコンバータ１００は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とを有するスイッチング回路１０と、スイッチング回路１０と電気的に並列接続されたコンデンサＣ１とを備える。第１入力端子１Ａは、インダクタＬ１と第２スイッチング素子Ｑ２とを介して、第２入力端子１Ｂに電気的に接続されている。コンデンサＣ１の両端間において第１スイッチング素子Ｑ１には、絶縁ゲート型バイポーラトランジスタＱ３が電気的に並列接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の入力端子と、一対の出力端子と、インダクタと、前記一対の出力端子間において電気的に直列接続された第１スイッチング素子と第２スイッチング素子とを有するスイッチング回路と、前記一対の出力端子間において前記スイッチング回路と電気的に並列接続されたコンデンサとを備え、
前記一対の入力端子のうちの第１入力端子は、前記インダクタと前記第２スイッチング素子とを介して、前記一対の入力端子のうちの第２入力端子に電気的に接続され、
前記コンデンサの両端間において前記第１スイッチング素子には、絶縁ゲート型バイポーラトランジスタが電気的に並列接続されている
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記第１スイッチング素子の両端間において前記絶縁ゲート型バイポーラトランジスタと電気的に並列接続された第１ファストリカバリダイオードを、さらに備え、
前記第１ファストリカバリダイオードのアノードは、前記第１スイッチング素子及び前記第２スイッチング素子の接続点に電気的に接続され、前記第１ファストリカバリダイオードのカソードは、前記コンデンサの高電位側の端子に電気的に接続されている
ことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第１ファストリカバリダイオードは、前記第１スイッチング素子の内蔵ダイオードである
ことを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記第１スイッチング素子の両端間において前記絶縁ゲート型バイポーラトランジスタと電気的に直列接続された第２ファストリカバリダイオードを、さらに備え、
前記第２ファストリカバリダイオードのアノードは、前記絶縁ゲート型バイポーラトランジスタに電気的に接続され、前記第２ファストリカバリダイオードのカソードは、前記コンデンサの高電位側の端子に電気的に接続されている
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記第１スイッチング素子、前記第２スイッチング素子及び前記絶縁ゲート型バイポーラトランジスタの各々を制御する制御回路を、さらに備え、
前記制御回路は、前記第１スイッチング素子及び前記絶縁ゲート型バイポーラトランジスタのオンオフ動作が同じになるように、前記第１スイッチング素子及び前記絶縁ゲート型バイポーラトランジスタの各々を制御するように構成されている
ことを特徴とする請求項１ないし請求項４のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記第１スイッチング素子、前記第２スイッチング素子及び前記絶縁ゲート型バイポーラトランジスタの各々を制御する制御回路を、さらに備え、
前記制御回路は、前記第１スイッチング素子及び前記絶縁ゲート型バイポーラトランジスタを同時にターンオンするように構成され、かつ、前記絶縁ゲート型バイポーラトランジスタをターンオフした後に前記第１スイッチング素子をターンオフするように構成されている
ことを特徴とする請求項１ないし請求項４のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
従来、電圧変換を行うＤＣ−ＤＣコンバータとして電源装置が提案されている（特許文献１）。
【０００３】
特許文献１に記載された電源装置は、同期整流方式のＤＣ−ＤＣコンバータである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２０７０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された電源装置等のＤＣ−ＤＣコンバータでは、低損失化を図ることが望まれている。
【０００６】
本発明は、上述の事由に鑑みてなされ、本発明の目的は、低損失化を図ることが可能なＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【０００７】
本発明のＤＣ−ＤＣコンバータは、一対の入力端子と、一対の出力端子と、インダクタと、前記一対の出力端子間において電気的に直列接続された第１スイッチング素子と第２スイッチング素子とを有するスイッチング回路と、前記一対の出力端子間において前記スイッチング回路と電気的に並列接続されたコンデンサとを備えている。前記一対の入力端子のうちの第１入力端子は、前記インダクタと前記第２スイッチング素子とを介して、前記一対の入力端子のうちの第２入力端子に電気的に接続されている。前記コンデンサの両端間において前記第１スイッチング素子には、絶縁ゲート型バイポーラトランジスタが電気的に並列接続されている。
【発明の効果】
【０００８】
本発明のＤＣ−ＤＣコンバータでは、低損失化を図ることが可能になる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１のＤＣ−ＤＣコンバータの回路図である。
【図２】実施形態１のＤＣ−ＤＣコンバータの使用例を示すブロック図である。
【図３】実施形態１のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図４】実施形態１のＤＣ−ＤＣコンバータに関し、出力電力と変換損失との相関関係を示す相関図である。
【図５】実施形態２のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下の実施形態は、ＤＣ−ＤＣコンバータに関し、特に、電圧変換を行うＤＣ−ＤＣコンバータに関する。
【００１１】
（実施形態１）
以下、本実施形態のＤＣ−ＤＣコンバータ１００について、図１及び図２を参照しながら説明する。なお、以下では、説明の便宜上、ＤＣ−ＤＣコンバータ１００を備えた電力変換装置３００を図２に基づいて説明した後に、ＤＣ−ＤＣコンバータ１００の詳細について説明する。
【００１２】
電力変換装置３００は、図２に示すように、直流電源４００から負荷５００へ電力を供給するように構成されている。電力変換装置３００は、例えば、パワーコンディショナである。直流電源４００は、太陽電池である。負荷５００は、系統電源や電気機器等が直接的または間接的に接続（電気的に接続）された分電盤を含む。
【００１３】
電力変換装置３００は、ＤＣ−ＤＣコンバータ１００に加えて、インバータ２００を備えている。ＤＣ−ＤＣコンバータ１００は、直流電源４００からの直流電圧（第１直流電圧）を所定の直流電圧（第２直流電圧）に変換するように構成されている。インバータ２００は、ＤＣ−ＤＣコンバータ１００からの第２直流電圧を交流電圧に変換するように構成されている。
【００１４】
以下、本実施形態のＤＣ−ＤＣコンバータ１００の詳細について、図１に基づいて説明する。
【００１５】
ＤＣ−ＤＣコンバータ１００は、一対の入力端子１Ａ，１Ｂと、一対の出力端子２Ａ，２Ｂと、インダクタＬ１と、スイッチング回路１０と、コンデンサＣ１とを備えている。また、ＤＣ−ＤＣコンバータ１００は、第１ファストリカバリダイオード（Fast Recovery Diode）Ｄ１と、第２ファストリカバリダイオードＤ２と、制御回路１１とを備えている。
【００１６】
スイッチング回路１０は、ハイサイドのスイッチング素子（第１スイッチング素子）Ｑ１とローサイドのスイッチング素子（第２スイッチング素子）Ｑ２とを有する。また、スイッチング回路１０は、一対の出力端子２Ａ，２Ｂ間において、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とが電気的に直列接続された回路である。第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の各々は、エンハンスメント型のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。このＭＯＳＦＥＴは、Ｓｉ系のＭＯＳＦＥＴである。なお、ハイサイドのスイッチング素子Ｑ１とは、コンデンサＣ１の高電位側に配置されたスイッチング素子を意味する。ローサイドのスイッチング素子Ｑ２とは、コンデンサＣ１の低電位側に配置されたスイッチング素子を意味する。
【００１７】
一対の入力端子１Ａ，１Ｂ間には、直流電源４００が電気的に接続される。入力端子（第１入力端子）１Ａは、直流電源４００のプラス端子に電気的に接続される。入力端子（第２入力端子）１Ｂは、直流電源４００のマイナス端子に電気的に接続される。なお、ＤＣ−ＤＣコンバータ１００は、直流電源４００を構成要素として含まない。
【００１８】
第１入力端子１Ａは、インダクタＬ１と第２スイッチング素子Ｑ２とを介して、第２入力端子１Ｂに電気的に接続されている。具体的に説明すると、第１入力端子１Ａは、インダクタＬ１を介して、第２スイッチング素子Ｑ２のドレイン端子と電気的に接続されている。第２スイッチング素子Ｑ２のソース端子は、第２入力端子１Ｂと電気的に接続されている。また、第２スイッチング素子Ｑ２のソース端子は、グランドに電気的に接続されている。第２スイッチング素子Ｑ２のゲート端子は、制御回路１１と電気的に接続されている。
【００１９】
一対の出力端子２Ａ，２Ｂは、インバータ２００の一対の入力端子と電気的に接続される。なお、ＤＣ−ＤＣコンバータ１００は、インバータ２００を構成要素として含まない。
【００２０】
一対の出力端子２Ａ，２Ｂ間には、コンデンサＣ１が電気的に接続されている。コンデンサＣ１は、一対の出力端子２Ａ，２Ｂ間において、スイッチング回路１０と電気的に並列接続されている。具体的に説明すると、コンデンサＣ１の高電位側の端子は、第１スイッチング素子Ｑ１のドレイン端子と電気的に接続されている。コンデンサＣ１の低電位側の端子は、第２スイッチング素子Ｑ２のソース端子と電気的に接続されている。
【００２１】
第１スイッチング素子Ｑ１の両端間には、第１ファストリカバリダイオードＤ１が電気的に接続されている。具体的に説明すると、第１ファストリカバリダイオードＤ１のアノードは、第１スイッチング素子Ｑ１のソース端子と電気的に接続されている。第１ファストリカバリダイオードＤ１のカソードは、第１スイッチング素子Ｑ１のドレイン端子と電気的に接続されている。
【００２２】
また、第１スイッチング素子Ｑ１の両端間には、第２ファストリカバリダイオードＤ２と絶縁ゲート型バイポーラトランジスタＱ３との直列回路が電気的に接続されている。具体的に説明すると、第２ファストリカバリダイオードＤ２のアノードは、絶縁ゲート型バイポーラトランジスタＱ３のコレクタ端子と電気的に接続されている。第２ファストリカバリダイオードＤ２のカソードは、第１スイッチング素子Ｑ１のドレイン端子と電気的に接続されている。絶縁ゲート型バイポーラトランジスタＱ３のエミッタ端子は、第１スイッチング素子Ｑ１のソース端子と電気的に接続されている。絶縁ゲート型バイポーラトランジスタＱ３のゲート端子は、制御回路１１と電気的に接続されている。
【００２３】
また、第１ファストリカバリダイオードＤ１は、第１スイッチング素子Ｑ１の両端間において、第２ファストリカバリダイオードＤ２と絶縁ゲート型バイポーラトランジスタＱ３との直列回路と電気的に並列接続されている。
【００２４】
制御回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御するように構成されている。また、制御回路１１は、第１スイッチング素子Ｑ１及び絶縁ゲート型バイポーラトランジスタＱ３のオンオフ動作が同じになるように、第１スイッチング素子Ｑ１及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御するように構成されている。
【００２５】
制御回路１１は、例えば、マイクロコンピュータ（マイコン）である。マイコンは、メモリを備えている。メモリには、プログラムが記録されている。プログラムは、マイコンを制御回路１１として機能させるためのプログラムである。このプログラムには、ＤＣ−ＤＣコンバータ１００を動作させる動作モード等が記述されている。なお、プログラムは、マイコンのメモリに記録されているが、これに限らず、例えば、メモリカード等の記録媒体に記録して提供されたり、電気通信回線を通して提供されたりしてもよい。
【００２６】
以下、制御回路１１の動作について、図３に基づいて説明する。図３中のＩＬ１は、インダクタＬ１に流れる電流の波形を表している。図３中のＩＱ１は、第１スイッチング素子Ｑ１に流れる電流（ドレイン電流）の波形を表している。図３中のＩＱ２は、第２スイッチング素子Ｑ２に流れる電流（ドレイン電流）の波形を表している。図３中のＩＱ３は、絶縁ゲート型バイポーラトランジスタＱ３に流れる電流（コレクタ電流）の波形を表している。図３中のＩＤ１は、第１ファストリカバリダイオードＤ１に流れる電流の波形を表している。図３中のＶＱ３は、絶縁ゲート型バイポーラトランジスタＱ３のゲート−エミッタ間電圧の波形を表している。図３中のＶＱ１は、第１スイッチング素子Ｑ１のゲート−ソース間電圧の波形を表している。図３中のＶＱ２は、第２スイッチング素子Ｑ２のゲート−ソース間電圧の波形を表している。
【００２７】
制御回路１１は、以下の一連の動作を繰り返すように、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御する。なお、制御回路１１の動作の説明では、説明の便宜上、絶縁ゲート型バイポーラトランジスタＱ３を、第３スイッチング素子Ｑ３と称する。
【００２８】
まず、制御回路１１は、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３がオフ状態で、かつ、第２スイッチング素子Ｑ２がオン状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図３中の第１期間Ｔ１）。ＤＣ−ＤＣコンバータ１００では、第１期間Ｔ１において、第２スイッチング素子Ｑ２に電流ＩＱ２が流れる。また、ＤＣ−ＤＣコンバータ１００では、第１期間Ｔ１において、インダクタＬ１に流れる電流ＩＬ１が増加する。
【００２９】
次に、制御回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図３中の第２期間Ｔ２）。ＤＣ−ＤＣコンバータ１００では、第２期間Ｔ２において、第２スイッチング素子Ｑ２に電流ＩＱ２が流れなくなり、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れる。また、ＤＣ−ＤＣコンバータ１００では、第２期間Ｔ２において、インダクタＬ１に流れる電流ＩＬ１が減少する。
【００３０】
さらに、制御回路１１は、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３がオン状態で、かつ、第２スイッチング素子Ｑ２がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図３中の第３期間Ｔ３）。ＤＣ−ＤＣコンバータ１００では、第３期間Ｔ３において、第３スイッチング素子Ｑ３に電流ＩＱ３が流れ、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れなくなる。ＤＣ−ＤＣコンバータ１００では、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れなくなると（電流ＩＤ１がゼロになると）、第３スイッチング素子Ｑ３に流れる電流ＩＱ３が徐々に減少する。また、ＤＣ−ＤＣコンバータ１００では、第３期間Ｔ３において、インダクタＬ１に流れる電流ＩＬ１が減少を続ける。
【００３１】
そして、制御回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図３中の第４期間Ｔ４）。ＤＣ−ＤＣコンバータ１００では、第４期間Ｔ４において、第３スイッチング素子Ｑ３に流れる電流ＩＱ３が急激に減少し、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れる。また、ＤＣ−ＤＣコンバータ１００では、第４期間Ｔ４において、インダクタＬ１に流れる電流ＩＬ１が減少を続ける。
【００３２】
すなわち、制御回路１１は、図３に示すように、第１期間Ｔ１、第２期間Ｔ２、第３期間Ｔ３、第４期間Ｔ４の一連の動作を繰り返すように、各スイッチング素子Ｑ１〜Ｑ３を制御する。これにより、ＤＣ−ＤＣコンバータ１００では、直流電源４００からの第１直流電圧を第２直流電圧に変換することが可能になる。
【００３３】
以下、比較例のＤＣ−ＤＣコンバータについて、説明する。比較例のＤＣ−ＤＣコンバータは、絶縁ゲート型バイポーラトランジスタＱ３、第１ファストリカバリダイオードＤ１及び第２ファストリカバリダイオードＤ２を備えていない点が、ＤＣ−ＤＣコンバータ１００と相違する。なお、比較例のＤＣ−ＤＣコンバータの基本構成は、ＤＣ−ＤＣコンバータ１００と同じ構成であるため、ＤＣ−ＤＣコンバータ１００と共通する構成要素に同一の符号を付して説明及び図示を適宜省略する。また、比較例のＤＣ−ＤＣコンバータは、ＤＣ−ＤＣコンバータ１００との相違点のみについて説明する。
【００３４】
比較例のＤＣ−ＤＣコンバータにおける制御回路１１は、以下の一連の動作を繰り返すように、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２を制御するように構成されている。以下では、説明の便宜上、比較例のＤＣ−ＤＣコンバータにおける制御回路１１を、比較例の制御回路１１と称する。
【００３５】
まず、比較例の制御回路１１は、第１スイッチング素子Ｑ１がオフ状態で、かつ、第２スイッチング素子Ｑ２がオン状態となるように、各スイッチング素子Ｑ１，Ｑ２を制御する。次に、比較例の制御回路１１は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２がオフ状態となるように、各スイッチング素子Ｑ１，Ｑ２を制御する。さらに、比較例の制御回路１１は、第１スイッチング素子Ｑ１がオン状態で、かつ、第２スイッチング素子Ｑ２がオフ状態となるように、各スイッチング素子Ｑ１，Ｑ２を制御する。そして、比較例の制御回路１１は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２がオフ状態となるように、各スイッチング素子Ｑ１，Ｑ２を制御する。
【００３６】
比較例のＤＣ−ＤＣコンバータでは、図４に示すような、出力電力と変換損失との相関特性（相関図）が得られた。なお、変換損失とは、ＤＣ−ＤＣコンバータによる電力変換時の損失を意味する。図４中のＸ１は、変換損失のうち導通損失の特性を表す。図４中のＸ２は、変換損失のうち、スイッチング損失と逆回復損失（リカバリ損失）と容量損失とを含む損失の特性を表す。
【００３７】
ところで、比較例のＤＣ−ＤＣコンバータでは、第１スイッチング素子Ｑ１がオン状態のとき、ＭＯＳＦＥＴである第１スイッチング素子Ｑ１に電流が流れる。
【００３８】
一方、本実施形態のＤＣ−ＤＣコンバータ１００では、第１スイッチング素子Ｑ１がオン状態のとき（第３期間Ｔ３）、第１スイッチング素子Ｑ１に電流ＩＱ１が流れず、絶縁ゲート型バイポーラトランジスタＱ３に電流ＩＱ３が流れる。その結果、ＤＣ−ＤＣコンバータ１００では、第３期間Ｔ３において、絶縁ゲート型バイポーラトランジスタＱ３の電圧降下が、比較例のＤＣ−ＤＣコンバータにおける第１スイッチング素子Ｑ１の電圧降下よりも小さくなる。これにより、ＤＣ−ＤＣコンバータ１００では、図４中のＹ１に示すように、比較例のＤＣ−ＤＣコンバータに比べて、導通損失を低減することが可能になる。よって、ＤＣ−ＤＣコンバータ１００では、比較例のＤＣ−ＤＣコンバータよりも、低損失化を図ることが可能になる。また、ＤＣ−ＤＣコンバータ１００では、低損失化を図ることが可能になるので、電圧変換の変換効率を向上させることが可能になる。なお、図４中のＹ１は、ＤＣ−ＤＣコンバータ１００における導通損失の特性を表す。
【００３９】
また、本実施形態のＤＣ−ＤＣコンバータ１００は、第１ファストリカバリダイオードＤ１を備えている。これにより、ＤＣ−ＤＣコンバータ１００では、第４期間Ｔ４から第１期間Ｔ１になるとき、第１ファストリカバリダイオードＤ１を備えていない場合よりも、第２スイッチング素子Ｑ２に流れる逆回復電流を低減可能になる。その結果、ＤＣ−ＤＣコンバータ１００では、ＤＣ−ＤＣコンバータの逆回復損失を低減することが可能となり、より低損失化を図ることが可能になる。
【００４０】
また、本実施形態のＤＣ−ＤＣコンバータ１００は、第２ファストリカバリダイオードＤ２を備えている。これにより、ＤＣ−ＤＣコンバータ１００では、絶縁ゲート型バイポーラトランジスタＱ３のオフ時に発生する絶縁ゲート型バイポーラトランジスタＱ３の出力容量の損失（Ｃｏｓｓ損）を低減することが可能になる。その結果、ＤＣ−ＤＣコンバータ１００では、ＤＣ−ＤＣコンバータの容量損失を低減することが可能になる。よって、ＤＣ−ＤＣコンバータ１００では、さらに低損失化を図ることが可能になる。
【００４１】
以上説明したように、本実施形態のＤＣ−ＤＣコンバータ１００は、一対の入力端子１Ａ，１Ｂと、一対の出力端子２Ａ，２Ｂと、インダクタＬ１とを備えている。また、ＤＣ−ＤＣコンバータ１００は、一対の出力端子２Ａ，２Ｂ間において電気的に直列接続された第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とを有するスイッチング回路１０を備えている。さらに、ＤＣ−ＤＣコンバータ１００は、一対の出力端子２Ａ，２Ｂ間においてスイッチング回路１０と電気的に並列接続されたコンデンサＣ１を備えている。一対の入力端子１Ａ，１Ｂのうちの第１入力端子１Ａは、インダクタＬ１と第２スイッチング素子Ｑ２とを介して、一対の入力端子１Ａ，１Ｂのうちの第２入力端子１Ｂに電気的に接続されている。コンデンサＣ１の両端間において第１スイッチング素子Ｑ１には、絶縁ゲート型バイポーラトランジスタＱ３が電気的に並列接続されている。
【００４２】
この構成によれば、ＤＣ−ＤＣコンバータ１００では、例えば、第１スイッチング素子Ｑ１をオン状態にするときに、絶縁ゲート型バイポーラトランジスタＱ３もオン状態にすることで、絶縁ゲート型バイポーラトランジスタＱ３に電流ＩＱ３が流れる。すなわち、ＤＣ−ＤＣコンバータ１００では、第１スイッチング素子Ｑ１をオン状態にするとき、第１スイッチング素子Ｑ１に電流ＩＱ１が流れず、絶縁ゲート型バイポーラトランジスタＱ３に電流ＩＱ３が流れる。これにより、ＤＣ−ＤＣコンバータ１００では、図４中のＹ１に示すように、ＤＣ−ＤＣコンバータの導通損失を低減することが可能となり、低損失化を図ることが可能になる。
【００４３】
また、ＤＣ−ＤＣコンバータ１００は、上述のように、第１スイッチング素子Ｑ１の両端間において絶縁ゲート型バイポーラトランジスタＱ３と電気的に並列接続された第１ファストリカバリダイオードＤ１を、さらに備えていることが好ましい。第１ファストリカバリダイオードＤ１のアノードは、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の接続点Ｐ１（図１参照）に電気的に接続されていることが好ましい。第１ファストリカバリダイオードＤ１のカソードは、コンデンサＣ１の高電位側の端子に電気的に接続されていることが好ましい。
【００４４】
この構成によれば、ＤＣ−ＤＣコンバータ１００では、第４期間Ｔ４から第１期間Ｔ１になるとき、第１ファストリカバリダイオードＤ１を備えていない場合よりも、第２スイッチング素子Ｑ２に流れる逆回復電流を低減可能になる。その結果、ＤＣ−ＤＣコンバータ１００では、ＤＣ−ＤＣコンバータの逆回復損失を低減することが可能となり、より低損失化を図ることが可能になる。
【００４５】
第１ファストリカバリダイオードＤ１は、第１スイッチング素子Ｑ１の内蔵ダイオードであってもよい。これにより、ＤＣ−ＤＣコンバータ１００では、ＤＣ−ＤＣコンバータの回路構成の簡素化を図ることが可能となり、小型化を図ることが可能になる。この場合、第１スイッチング素子Ｑ１は、いわゆる、ＦＲＥＤＦＥＴ（Fast Recovery Diode Field Effect Transistor）である。
【００４６】
また、ＤＣ−ＤＣコンバータ１００は、上述のように、第１スイッチング素子Ｑ１の両端間において絶縁ゲート型バイポーラトランジスタＱ３と電気的に直列接続された第２ファストリカバリダイオードＤ２を、さらに備えていることが好ましい。第２ファストリカバリダイオードＤ２のアノードは、絶縁ゲート型バイポーラトランジスタＱ３に電気的に接続されていることが好ましい。第２ファストリカバリダイオードＤ２のカソードは、コンデンサＣ１の高電位側の端子に電気的に接続されていることが好ましい。
【００４７】
この構成によれば、ＤＣ−ＤＣコンバータ１００では、絶縁ゲート型バイポーラトランジスタＱ３のオフ時に発生する絶縁ゲート型バイポーラトランジスタＱ３の出力容量の損失（Ｃｏｓｓ損）を低減することが可能になる。その結果、ＤＣ−ＤＣコンバータ１００では、ＤＣ−ＤＣコンバータの容量損失を低減することが可能となり、さらに低損失化を図ることが可能になる。
【００４８】
また、ＤＣ−ＤＣコンバータ１００は、上述のように、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御する制御回路１１を、さらに備えていることが好ましい。制御回路１１は、第１スイッチング素子Ｑ１及び絶縁ゲート型バイポーラトランジスタＱ３のオンオフ動作が同じになるように、第１スイッチング素子Ｑ１及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御するように構成されていることが好ましい。
【００４９】
この構成によれば、ＤＣ−ＤＣコンバータ１００では、第３期間Ｔ３において、第１スイッチング素子Ｑ１に電流ＩＱ１が流れず、絶縁ゲート型バイポーラトランジスタＱ３に電流ＩＱ３が流れる。これにより、ＤＣ−ＤＣコンバータ１００では、図４中のＹ１に示すように、ＤＣ−ＤＣコンバータの導通損失を低減することが可能となり、低損失化を図ることが可能になる。
【００５０】
なお、ＤＣ−ＤＣコンバータ１００は、第１ファストリカバリダイオードＤ１を備えているが、第１ファストリカバリダイオードＤ１を備えていなくてもよい。
【００５１】
また、ＤＣ−ＤＣコンバータ１００は、第２ファストリカバリダイオードＤ２を備えているが、第２ファストリカバリダイオードＤ２を備えていなくてもよい。すなわち、第１スイッチング素子Ｑ１の両端間には、第２ファストリカバリダイオードＤ２と絶縁ゲート型バイポーラトランジスタＱ３との直列回路が電気的に接続されているが、絶縁ゲート型バイポーラトランジスタＱ３のみが電気的に接続されていてもよい。
【００５２】
第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の各々は、エンハンスメント型のｎチャネルＭＯＳＦＥＴであるが、これに限らず、エンハンスメント型のｐチャネルＭＯＳＦＥＴであってもよい。
【００５３】
制御回路１１は、マイコンであるが、これに限らず、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）等であってもよい。
【００５４】
ＤＣ−ＤＣコンバータ１００は、制御回路１１を備えているが、制御回路１１を備えていなくてもよい。この場合、制御回路１１は、ＤＣ−ＤＣコンバータ１００とは別体に構成される。すなわち、制御回路１１は、ＤＣ−ＤＣコンバータ１００を制御するように構成される。また、制御回路１１は、ＤＣ−ＤＣコンバータ１００に加えて、インバータ２００を制御するように構成されてもよい。この場合、制御回路１１は、直流電源４００からの直流電圧（第１直流電圧）を検出するように構成されていてもよい。また、制御回路１１は、負荷５００に供給された交流電力を検出するように構成されていてもよい。
【００５５】
直流電源４００は、太陽電池に限らず、例えば、蓄電池、燃料電池等であってもよい。また、負荷５００は、系統電源や電気機器等が電気的に接続された分電盤を含まなくてもよい。
【００５６】
（実施形態２）
以下、本実施形態のＤＣ−ＤＣコンバータについて、説明する。本実施形態のＤＣ−ＤＣコンバータの基本構成は、実施形態１のＤＣ−ＤＣコンバータ１００と同じである。また、本実施形態のＤＣ−ＤＣコンバータは、実施形態１のＤＣ−ＤＣコンバータ１００における制御回路１１の動作が、ＤＣ−ＤＣコンバータ１００と相違する。なお、本実施形態のＤＣ−ＤＣコンバータでは、実施形態１のＤＣ−ＤＣコンバータ１００と同様の構成要素に同一の符号を付して説明及び図示を適宜省略する。また、本実施形態のＤＣ−ＤＣコンバータは、電力変換装置３００に適用されてもよい。
【００５７】
制御回路１１は、第１スイッチング素子Ｑ１及び絶縁ゲート型バイポーラトランジスタＱ３を同時にターンオンするように構成されている。また、制御回路１１は、絶縁ゲート型バイポーラトランジスタＱ３をターンオフした後に、第１スイッチング素子Ｑ１をターンオフするように構成されている。
【００５８】
以下、本実施形態のＤＣ−ＤＣコンバータにおける制御回路１１の動作について、図５に基づいて説明する。図５中のＩＬ１、ＩＱ１、ＩＱ２、ＩＱ３、ＩＤ１、ＶＱ３、ＶＱ１及びＶＱ２は、それぞれ図３中のＩＬ１、ＩＱ１、ＩＱ２、ＩＱ３、ＩＤ１、ＶＱ３、ＶＱ１及びＶＱ２と同じである。
【００５９】
制御回路１１は、以下の一連の動作を繰り返すように、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御する。なお、制御回路１１の動作の説明では、説明の便宜上、絶縁ゲート型バイポーラトランジスタＱ３を、第３スイッチング素子Ｑ３と称する。
【００６０】
まず、制御回路１１は、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３がオフ状態で、かつ、第２スイッチング素子Ｑ２がオン状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図５中の第５期間Ｔ５）。本実施形態のＤＣ−ＤＣコンバータでは、第５期間Ｔ５において、第２スイッチング素子Ｑ２に電流ＩＱ２が流れる。また、本実施形態のＤＣ−ＤＣコンバータでは、第５期間Ｔ５において、インダクタＬ１に流れる電流ＩＬ１が増加する。
【００６１】
次に、制御回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図５中の第６期間Ｔ６）。本実施形態のＤＣ−ＤＣコンバータでは、第６期間Ｔ６において、第２スイッチング素子Ｑ２に電流ＩＱ２が流れなくなり、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れる。また、本実施形態のＤＣ−ＤＣコンバータでは、第６期間Ｔ６において、インダクタＬ１に流れる電流ＩＬ１が減少する。
【００６２】
さらに、制御回路１１は、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３がオン状態で、かつ、第２スイッチング素子Ｑ２がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図５中の第７期間Ｔ７）。本実施形態のＤＣ−ＤＣコンバータでは、第７期間Ｔ７において、第３スイッチング素子Ｑ３に電流ＩＱ３が流れ、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れなくなる。本実施形態のＤＣ−ＤＣコンバータでは、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れなくなると（電流ＩＤ１がゼロになると）、第３スイッチング素子Ｑ３に流れる電流ＩＱ３が徐々に減少する。また、本実施形態のＤＣ−ＤＣコンバータでは、第７期間Ｔ７において、インダクタＬ１に流れる電流ＩＬ１が減少を続ける。
【００６３】
また、制御回路１１は、制御回路１１は、第１スイッチング素子Ｑ１がオン状態で、かつ、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図５中の第８期間Ｔ８）。本実施形態のＤＣ−ＤＣコンバータでは、第８期間Ｔ８において、第３スイッチング素子Ｑ３に流れる電流ＩＱ３が急激に減少し、第１スイッチング素子Ｑ１に電流ＩＱ１が流れる。また、本実施形態のＤＣ−ＤＣコンバータでは、第８期間Ｔ８において、インダクタＬ１に流れる電流ＩＬ１が減少を続ける。
【００６４】
そして、制御回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がオフ状態となるように、各スイッチング素子Ｑ１〜Ｑ３を制御する（図５中の第９期間Ｔ９）。本実施形態のＤＣ−ＤＣコンバータでは、第９期間Ｔ９において、第１スイッチング素子Ｑ１に電流ＩＱ１が流れなくなり、第１ファストリカバリダイオードＤ１に電流ＩＤ１が流れる。また、本実施形態のＤＣ−ＤＣコンバータでは、第９期間Ｔ９において、インダクタＬ１に流れる電流ＩＬ１が減少を続ける。
【００６５】
すなわち、制御回路１１は、図５に示すように、第５期間Ｔ５、第６期間Ｔ６、第７期間Ｔ７、第８期間Ｔ８、第９期間Ｔ９の一連の動作を繰り返すように、各スイッチング素子Ｑ１〜Ｑ３を制御する。これにより、本実施形態のＤＣ−ＤＣコンバータでも、直流電源４００からの第１直流電圧を第２直流電圧に変換することが可能になる。
【００６６】
ところで、実施形態１のＤＣ−ＤＣコンバータ１００では、図３に示すように、第４期間Ｔ４から第１期間Ｔ１になるとき、第１ファストリカバリダイオードＤ１及び第３スイッチング素子Ｑ３それぞれに逆回復電流が流れる。
【００６７】
一方、本実施形態のＤＣ−ＤＣコンバータでは、図５に示すように、第９期間Ｔ９から第５期間Ｔ５になるとき、第３スイッチング素子Ｑ３に逆回復電流が流れず、第１ファストリカバリダイオードＤ１のみに逆回復電流が流れる。つまり、本実施形態のＤＣ−ＤＣコンバータでは、第９期間Ｔ９から第５期間Ｔ５になるとき、第３スイッチング素子Ｑ３に逆回復電流が流れるのを抑制することが可能になる。その結果、本実施形態のＤＣ−ＤＣコンバータでは、第９期間Ｔ９から第５期間Ｔ５になるとき、第２スイッチング素子Ｑ２に流れる逆回復電流を、より低減することが可能になる。これにより、本実施形態のＤＣ−ＤＣコンバータでは、実施形態１のＤＣ−ＤＣコンバータ１００よりも、ＤＣ−ＤＣコンバータの逆回復損失を低減することが可能になる。よって、本実施形態のＤＣ−ＤＣコンバータでは、実施形態１のＤＣ−ＤＣコンバータ１００よりも、低損失化を図ることが可能になる。
【００６８】
以上説明したように、本実施形態のＤＣ−ＤＣコンバータは、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び絶縁ゲート型バイポーラトランジスタＱ３の各々を制御する制御回路１１を、さらに備えている。制御回路１１は、第１スイッチング素子Ｑ１及び絶縁ゲート型バイポーラトランジスタＱ３を同時にターンオンするように構成されている。また、制御回路１１は、絶縁ゲート型バイポーラトランジスタＱ３をターンオフした後に、第１スイッチング素子Ｑ１をターンオフするように構成されている。
【００６９】
この構成によれば、本実施形態のＤＣ−ＤＣコンバータでは、図５に示すように、第９期間Ｔ９から第５期間Ｔ５になるとき、第３スイッチング素子Ｑ３に逆回復電流が流れるのを抑制することが可能になる。これにより、本実施形態のＤＣ−ＤＣコンバータでは、第９期間Ｔ９から第５期間Ｔ５になるとき、第２スイッチング素子Ｑ２に流れる逆回復電流をより低減することが可能となり、ＤＣ−ＤＣコンバータの逆回復損失をより低減することが可能になる。よって、本実施形態のＤＣ−ＤＣコンバータでは、実施形態１のＤＣ−ＤＣコンバータ１００よりも、低損失化を図ることが可能になる。
【符号の説明】
【００７０】
１Ａ  入力端子（第１入力端子）
１Ｂ  入力端子（第２入力端子）
２Ａ，２Ｂ  一対の出力端子
１０  スイッチング回路
１１  制御回路
１００  ＤＣ−ＤＣコンバータ
Ｃ１  コンデンサ
Ｄ１  第１ファストリカバリダイオード
Ｄ２  第２ファストリカバリダイオード
Ｌ１  インダクタ
Ｐ１  接続点
Ｑ１  第１スイッチング素子
Ｑ２  第２スイッチング素子
Ｑ３  絶縁ゲート型バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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