(57)【要約】      （修正有）【課題】バーズビークの長さを高い精度で制御した半導体装置および半導体装置の製造方法の提供する。【解決手段】高耐圧半導体領域１０１の半導体基板上に形成する酸化阻害膜１５の膜厚をＣ１とし、低耐圧半導体領域１０２の半導体基板上に形成する酸化阻害膜２５の膜厚をＣ２としたとき、Ｃ１＜Ｃ２として酸化阻害膜を選択的に除去して、高耐圧半導体領域および低耐圧半導体領域に、半導体基板の表面をそれぞれ露出させ、半導体基板を酸素含有雰囲気中で加熱し、露出した半導体基板の表面を酸化して、高耐圧半導体領域および低耐圧半導体領域に、膜厚Ｄのフィールド酸化膜をそれぞれ形成する。高耐圧半導体領域のフィールド酸化膜が有するバーズビークの長さをＢ１とし、低耐圧半導体領域のフィールド酸化膜が有するバーズビークの長さをＢ２とするとき、Ｂ１とＢ２は、Ｂ１＝ａ×Ｄ／Ｃ１、Ｂ２＝ａ×Ｄ／Ｃ２で決定される。【選択図】図２
2017168713.tif 000002
【特許請求の範囲】
【請求項１】
耐圧の異なる２つの半導体素子を含む半導体装置の製造方法であって、
第１半導体素子が形成される高耐圧半導体領域と、該第１半導体素子より低耐圧の第２半導体素子が形成される低耐圧半導体領域とを含む半導体基板を準備する工程と、
該高耐圧半導体領域の該半導体基板上に膜厚Ｃ１の酸化阻害膜を形成し、該低耐圧半導体領域の該半導体基板上に膜厚Ｃ２の酸化阻害膜を形成する工程であって、膜厚Ｃ１＜膜厚Ｃ２である工程と、
該酸化阻害膜を選択的に除去して、該高耐圧半導体領域および該低耐圧半導体領域に、該半導体基板の表面をそれぞれ露出させる工程と、
該半導体基板を酸素含有雰囲気中で加熱し、露出した該半導体基板の表面を酸化して、該高耐圧半導体領域および該低耐圧半導体領域に、膜厚Ｄのフィールド酸化膜をそれぞれ形成する工程と、含み、
該高耐圧半導体領域のフィールド酸化膜が有するバーズビークの長さＢ１と、該低耐圧半導体領域のフィールド酸化膜が有するバーズビークの長さＢ２は、それぞれ、
Ｂ１＝ａ×Ｄ／Ｃ１
Ｂ２＝ａ×Ｄ／Ｃ２
ここで、ａは定数、
で決定されることを特徴とする半導体装置の製造方法。
【請求項２】
耐圧の異なる２つの半導体素子を含む半導体装置の製造方法であって、
第１半導体素子が形成される高耐圧半導体領域と、該第１半導体素子より低耐圧の第２半導体素子が形成される低耐圧半導体領域とを含む半導体基板を準備する工程と、
該高耐圧半導体領域の該半導体基板上に膜厚Ｃ１の酸化阻害膜を形成し、該低耐圧半導体領域の該半導体基板上に膜厚Ｃ２の酸化阻害膜を形成する工程であって、膜厚Ｃ１＜膜厚Ｃ２である工程と、
該酸化阻害膜を選択的に除去して、該高耐圧半導体領域と該低耐圧半導体領域との境界を含む境界領域に、該半導体基板の表面を露出させる工程と、
該半導体基板を酸素含有雰囲気中で加熱し、露出した該半導体基板の表面を酸化して、該境界領域に、膜厚Ｄのフィールド酸化膜を形成する工程と、含み、
該フィールド酸化膜は、該高耐圧半導体領域方向に長さＢ１のバーズビークを、該低耐圧半導体領域方向に長さＢ２のバーズビークを、それぞれ有し、該バーズビークの長さＢ１、Ｂ２は、
Ｂ１＝ａ×Ｄ／Ｃ１
Ｂ２＝ａ×Ｄ／Ｃ２
ここで、ａは定数、
で決定されることを特徴とする半導体装置の製造方法。
【請求項３】
耐圧の異なる２つの半導体素子を含む半導体装置の製造方法であって、
第１半導体素子が形成される高耐圧半導体領域と、該第１半導体素子より低耐圧の第２半導体素子が形成される低耐圧半導体領域とを含む半導体基板を準備する工程と、
該高耐圧半導体領域の該半導体基板上に膜厚Ｃ１の酸化阻害膜を形成し、該低耐圧半導体領域の該半導体基板上に膜厚Ｃ２の酸化阻害膜を形成する工程であって、膜厚Ｃ１＜膜厚Ｃ２である工程と、
該高耐圧半導体領域で該酸化阻害膜を選択的に除去して、該半導体基板の表面を露出させると共に、該低耐圧半導体領域では該酸化阻害膜で該半導体基板を覆ったままにする工程と、
該半導体基板を酸素含有雰囲気中で加熱し、露出した該半導体基板の表面を酸化して、該高耐圧半導体領域に膜厚Ｄ０の第１フィールド酸化膜を形成する工程と
該低耐圧半導体領域で該酸化阻害膜を選択的に除去して、該半導体基板の表面を露出させる工程と、
該半導体基板を酸素含有雰囲気中で加熱し、該高耐圧半導体領域の該半導体基板の表面を更に酸化して該第１フィールド酸化膜の膜厚をＤ１とするとともに、該低耐圧半導体領域の該半導体基板の表面を酸化して膜厚Ｄ２の第２フィールド酸化膜を形成する工程と、含むことを特徴とする半導体装置の製造方法。
【請求項４】
Ｄ１＝Ｄ０＋Ｄ２であることを特徴とする請求項３に記載の製造方法。
【請求項５】
上記半導体基板は、表面に形成された下敷酸化膜を含むことを特徴とする請求項１〜４のいずれかに記載の製造方法。
【請求項６】
耐圧の異なる２つの半導体素子を含む半導体装置であって、
高耐圧半導体領域と低耐圧半導体領域とを有する半導体基板と、
該高耐圧半導体領域に設けられた高耐圧半導体素子と、
該低耐圧半導体領域に設けられた、該高耐圧半導体素子より耐圧の低い低耐圧半導体素子と、
該高耐圧半導体領域に設けられた第１フィールド酸化膜と、
該低耐圧半導体領域に設けられた第２フィールド酸化膜と、を含み、
該第１フィールド酸化膜の膜厚は、該第２フィールド酸化膜の膜厚と等しく、該第１フィールド酸化膜のバーズビークの長さは、該第２フィールド酸化膜のバーズビークの長さより大きいことを特徴とする半導体装置。
【請求項７】
耐圧の異なる２つの半導体素子を含む半導体装置であって、
高耐圧半導体領域と低耐圧半導体領域とを有する半導体基板と、
該高耐圧半導体領域に設けられた高耐圧半導体素子と、
該低耐圧半導体領域に設けられた、該高耐圧半導体素子より耐圧の低い低耐圧半導体素子と、
該高耐圧半導体領域と該低耐圧半導体領域の境界を跨いで設けられたフィールド酸化膜と、を含み、
該フィールド酸化膜は、該高耐圧半導体領域で、該低耐圧半導体領域より長いバーズビークを有することを特徴とする半導体装置。
【請求項８】
耐圧の異なる２つの半導体素子を含む半導体装置であって、
高耐圧半導体領域と低耐圧半導体領域とを有する半導体基板と、
該高耐圧半導体領域に設けられた高耐圧半導体素子と、
該低耐圧半導体領域に設けられた、該高耐圧半導体素子より耐圧の低い低耐圧半導体素子と、
該高耐圧半導体領域に設けられた第１フィールド酸化膜と、
該低耐圧半導体領域の設けられた第２フィールド酸化膜と、を含み、
該第１フィールド酸化膜の膜厚は、該第２フィールド酸化膜の膜厚より大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、フィールド酸化膜を有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の素子が１つの基板上に形成されたＩＣチップでは、素子と素子との間にフィールド酸化膜と呼ばれる酸化膜を形成することで、それぞれの素子の間を電気的に分離している。通常、フィールド酸化膜は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法で形成されるため、端部がバーズビークと呼ばれる鳥のくちばしのような形状に延びる。バーズビークは、本来酸化膜を形成したくない領域まで延びて、フィールド酸化膜の領域が設計より拡大するため、バーズビークの長さの制御が必要であった。これに対して、例えば、基板に酸化促進イオンを選択的に注入することにより、バーズビークの長さの制御が行われていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５８３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、酸化促進イオンを基板に選択的に注入する場合、イオン注入法ではイオンの注入量や注入電圧にばらつきが生じるため、バーズビークの長さの制御性が低いという問題があった。
【０００５】
そこで、本発明は、バーズビークの長さを高い精度で制御した半導体装置および半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの形態は、
耐圧の異なる２つの半導体素子を含む半導体装置の製造方法であって、
第１半導体素子が形成される高耐圧半導体領域と、第１半導体素子より低耐圧の第２半導体素子が形成される低耐圧半導体領域とを含む半導体基板を準備する工程と、
高耐圧半導体領域の半導体基板上に膜厚Ｃ１の酸化阻害膜を形成し、低耐圧半導体領域の半導体基板上に膜厚Ｃ２の酸化阻害膜を形成する工程であって、膜厚Ｃ１＜膜厚Ｃ２である工程と、
酸化阻害膜を選択的に除去して、高耐圧半導体領域および低耐圧半導体領域に、半導体基板の表面をそれぞれ露出させる工程と、
半導体基板を酸素含有雰囲気中で加熱し、露出した半導体基板の表面を酸化して、高耐圧半導体領域および低耐圧半導体領域に、膜厚Ｄのフィールド酸化膜をそれぞれ形成する工程と、含み、
高耐圧半導体領域のフィールド酸化膜が有するバーズビークの長さＢ１と、低耐圧半導体領域のフィールド酸化膜が有するバーズビークの長さＢ２は、それぞれ、
Ｂ１＝ａ×Ｄ／Ｃ１
Ｂ２＝ａ×Ｄ／Ｃ２
ここで、ａは定数、
で決定されることを特徴とする半導体装置の製造方法である。
【０００７】
本発明の他の形態は、
耐圧の異なる２つの半導体素子を含む半導体装置であって、
高耐圧半導体領域と低耐圧半導体領域とを有する半導体基板と、
高耐圧半導体領域に設けられた高耐圧半導体素子と、
低耐圧半導体領域に設けられた、高耐圧半導体素子より耐圧の低い低耐圧半導体素子と、
高耐圧半導体領域に設けられた第１フィールド酸化膜と、
低耐圧半導体領域に設けられた第２フィールド酸化膜と、を含み、
第１フィールド酸化膜の膜厚は、第２フィールド酸化膜の膜厚と等しく、第１フィールド酸化膜のバーズビークの長さは、第２フィールド酸化膜のバーズビークの長さより大きいことを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明では、ＬＯＣＯＳ工程で用いる酸化阻害膜の膜厚を制御することにより、形成されるフィールド酸化膜のバーズビークの長さを精度良く制御することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１にかかる半導体装置の平面図である。
【図２】図１の半導体装置をＡ−Ａ方向に見た場合の断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の高耐圧ＭＯＳＦＥＴ領域の部分断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の低耐圧ＭＯＳＦＥＴ領域の部分断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の部分断面図である。
【図１４】本発明の実施の形態１にかかる半導体装置の部分断面図である。
【図１５】本発明の実施の形態１にかかる半導体装置の高耐圧ＭＯＳＦＥＴ領域の部分断面図である。
【図１６】本発明の実施の形態１にかかる半導体装置の低耐圧ＭＯＳＦＥＴ領域の部分断面図である。
【図１７】フィールド酸化膜の膜厚／酸化阻害膜の膜厚と、バーズビークの長さとの関係を示すグラフである。
【図１８】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１９】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２０】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２１】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２２】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２３】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置の断面図である。
【図２５】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図２６】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図２７】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図２８】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図２９】本発明の実施の形態３にかかる半導体装置の断面図である。
【図３０】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図３１】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図３２】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図３３】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図３４】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図３５】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図３６】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の上面図である。また、図２は、図１をＡ−Ａ方向に見た場合の断面図である。半導体装置１００は、高耐圧ＭＯＳＦＥＴ（半導体素子）領域１０１と低耐圧ＭＯＳＦＥＴ（半導体素子）領域１０２を含む。ここでは、高耐圧ＭＯＳＦＥＴ領域１０１には１つのＭＯＳＦＥＴが形成され、低耐圧ＭＯＳＦＥＴ領域１０２には２つのＭＯＳＦＥＴが形成されている。
【００１１】
図２に示すように、半導体装置１００は、例えばシリコンの半導体基板１を含む。半導体基板１の上には、Ｎ型の拡散層２が設けられている。
【００１２】
高耐圧ＭＯＳＦＥＴ領域１０１では、Ｎ型の拡散層２の上にゲート酸化膜１１が設けられ、その上にゲート電極１２が設けられている。また、拡散層２には、ゲート電極１２を挟んでＰ型のソース領域１３とＰ型のドレイン領域１４が設けられている。
【００１３】
一方、低耐圧ＭＯＳＦＥＴ領域１０２では、拡散層２の上にゲート酸化膜２１が設けられ、その上にゲート電極２２が設けられている。また、拡散層２には、ゲート電極２２を挟んでＰ型のソース領域２３とＰ型のドレイン領域２４が設けられている。
【００１４】
ゲート酸化膜１１、２１は、例えば酸化シリコンからなる。また、ゲート電極１２、２２は、例えば多結晶シリコンからなる。ゲート電極１２の長さＬ１は、ゲート電極２２の長さＬ２より大きく、Ｌ１＞Ｌ２となっている。
【００１５】
高耐圧ＭＯＳＦＥＴ領域１０１では、ソース領域１３、ドレイン領域１４の外側に、これらを挟むようにフィールド酸化膜１５が設けられている。図１から分かるように、フィールド酸化膜１５は、ゲート電極１２、ソース領域１３、およびドレイン領域１４を囲むように、拡散層２の上に形成されている。
【００１６】
一方、低耐圧ＭＯＳＦＥＴ領域１０２では、ソース領域２３、ドレイン領域２４の外側に、これらを挟むようにフィールド酸化膜２５が設けられている。フィールド酸化膜２５は、ゲート電極２２、ソース領域２３、およびドレイン領域２４を囲むように、拡散層２の上に形成されている。
【００１７】
フィールド酸化膜１５の幅、即ち、図２に示すようにフィールド酸化膜１５の両側に延びたバーズビークの端部の間の距離Ｗ１は、フィールド酸化膜２５の幅Ｗ２より大きく、Ｗ１＞Ｗ２となっている。
【００１８】
半導体装置１００の高耐圧ＭＯＳＦＥＴ領域１０１では、ソース領域１３を接地し、ドレイン領域１４に電圧を印加する。そしてゲート電極１２を用いて、ソース領域１３とドレイン領域１４との間の電流を制御する。低耐圧ＭＯＳＦＥＴ領域１０２でも同様に、ソース領域２３を接地し、ドレイン領域２４に電圧を印加し、ゲート電極２２を用いて、ソース領域２３とドレイン領域２４との間の電流を制御する。
【００１９】
高耐圧ＭＯＳＦＥＴ領域１０１と、低耐圧ＭＯＳＦＥＴ領域１０２では、必要とされる耐圧の大小に応じて、ゲート電極１２の長さＬ１はゲート電極２２の長さＬ２より大きく（Ｌ１＞Ｌ２）、フィールド酸化膜１５の幅Ｗ１はフィールド酸化膜２５の幅Ｗ２より大きく（Ｗ１＞Ｗ２）なっている。
【００２０】
ＬＯＣＯＳ法を用いてフィールド酸化膜１５、２５を作製する過程で、フィールド酸化膜１５、２５の近傍の拡散層２中には結晶欠陥が導入される。この結晶欠陥は漏れ電流の原因となり、耐圧の低下を引き起こす。このため、各ＭＯＳＦＥＴに必要とされる耐圧に応じて、フィールド酸化膜の形状を変更し、結晶欠陥の発生を低減する必要がある。本発明の実施の形態１では、高耐圧ＭＯＳＦＥＴ領域１０１と低耐圧ＭＯＳＦＥＴ領域１０２で、フィールド酸化膜１５、２５の形状、特に幅Ｗ１、Ｗ２を別々に制御し、結晶欠陥の低減を図るとともに、フィールド酸化膜１５、２５の占有面積を小さくして、半導体装置の小型化を可能にする。以下にフィールド酸化膜１５、２５の形状の制御方法について、半導体装置１００の製造工程を参照しながら説明する。
【００２１】
なお、本発明の実施の形態１では、耐圧の異なる２種類のＰ型ＭＯＳＦＥＴを含む半導体装置１００について説明するが、本発明は、Ｎ型ＭＯＳＦＥＴ、ＲＯＭなどの様々な耐圧を有する半導体素子にも適用可能である。
【００２２】
図３〜図２３は、本発明の実施の形態１にかかる半導体装置１００の製造工程の断面図である。半導体装置１００の製造方法は、以下の工程１〜１４を含む。
【００２３】
工程１：図３に示すように、高耐圧ＭＯＳＦＥＴ領域１０１と低耐圧ＭＯＳＦＥＴ領域１０２を有する半導体基板１を準備する。半導体基板１は、例えばシリコンやＳｉＣからなる。次に、半導体基板１を、酸素を含む雰囲気中で加熱して、半導体基板１の表面に、例えば酸化シリコンからなる下敷酸化膜３を形成する。続いて、イオン注入および熱拡散により、下敷酸化膜３の下方にＮ型の拡散層２を形成する。イオン注入の注入種には、例えばＰ、Ａｓ等が用いられる。
【００２４】
工程２：図４に示すように、例えばＣＶＤ法を用いて、下敷酸化膜３の上に酸化阻害膜４を形成する。酸化阻害膜４は、例えば窒化シリコンからなる。
【００２５】
工程３：図５に示すように、酸化阻害膜４の上にフォトレジストを塗布し、フォトリソグラフィおよびエッチングにより、低耐圧ＭＯＳＦＥＴ領域１０２の上にのみレジストマスク５を形成する。
【００２６】
工程４：図６に示すように、レジストマスク５を用いて高耐圧ＭＯＳＦＥＴ領域１０１の酸化阻害膜４をエッチングして膜厚を減じた後、レジストマスク５を除去する。酸化阻害膜４の膜厚は、高耐圧ＭＯＳＦＥＴ領域１０１でＣ１、低耐圧ＭＯＳＦＥＴ領域１０２でＣ２（Ｃ１＜Ｃ２）となる。
【００２７】
工程５：図７に示すように、酸化阻害膜４の上にフォトレジストを塗布し、フォトリソグラフィおよびエッチングにより、フィールド酸化膜を形成しない領域にレジストマスク６を形成する。
【００２８】
工程６：図８に示すように、レジストマスク６を用いて、酸化阻害膜４を選択的にエッチングする。エッチングには、異方性の高いドライエッチングを用いることが好ましい。
【００２９】
工程７：図９に示すように、例えば有機溶剤を用いてレジストマスク６を除去する。
【００３０】
工程８：図１０に示すように、ＬＯＣＯＳ法を用いて、酸素含有雰囲気中で加熱することにより、酸化阻害膜４の開口部内にフィールド酸化し、高耐圧ＭＯＳＦＥＴ領域１０１にフィールド酸化膜１５、低耐圧ＭＯＳＦＥＴ領域１０２にフィールド酸化膜２５をそれぞれ形成する。
【００３１】
図１１は、高耐圧ＭＯＳＦＥＴ領域１０１のフィールド酸化膜１５の部分断面図であり、図１２は低耐圧ＭＯＳＦＥＴ領域１０２のフィールド酸化膜２５の部分断面図である。ＬＯＣＯＳ工程では、図１１、１２に示すように、下敷酸化膜３の下の拡散層２が選択的に熱酸化されて、フィールド酸化膜１５、２５が形成される。フィールド酸化膜１５、２５は、酸化阻害膜４の下方にも延びて、バーズビークを形成する。ここでバーズビークは、酸化阻害膜４の端部より酸化阻害膜４の下方に延びた部分をいい、バーズビークの長さは、半導体基板１の表面に平行な方向の大きさをいう。バーズビークの長さは、図１１ではＢ１、図１２ではＢ２となる。
【００３２】
図１３、１４は、本発明の実施の形態１にかかる半導体装置１００の、ＬＯＣＯＳ工程を説明するための部分断面図であり、図１１と同一符合は、同一または相当箇所を示す。ＬＯＣＯＳ工程は、例えば水蒸気や酸素の雰囲気中で、好ましくは水蒸気雰囲気中で、加熱して行われる。ＬＯＣＯＳ工程では、雰囲気中の酸素が、下敷酸化膜３を通って、例えばシリコンからなる拡散層２と反応して、酸化シリコンからなるフィールド酸化膜１５を形成する（フィールド酸化）。このとき、窒化シリコンからなる酸化阻害膜４は酸素が透過しないため、酸化阻害膜４の下方では、拡散層２が雰囲気中の酸素と接触せず、フィールド酸化膜は形成されない。
【００３３】
一方で、酸化阻害膜４の端部では、酸化阻害膜４を通った酸素が、酸化阻害膜４の下方の拡散層２と接触して、図１４に示すように、くちばし状に延びたフィールド酸化膜、即ちバーズビーク８を形成する。また、フィールド酸化膜１５の形成に伴い、図１５に示した矢印の方向に応力が生じる。
【００３４】
図１５、１６は、高耐圧ＭＯＳＦＥＴ領域１０１、低耐圧ＭＯＳＦＥＴ領域１０２に形成されたフィールド酸化膜１５、２５の部分断面図である。フィールド酸化膜１５、２５の形成により、図１５、１６に矢印で示す方向に応力が発生する。この結果、拡散層２の中に結晶欠陥９が形成される。
【００３５】
図１５に示すように、酸化阻害膜４の膜厚が薄い高耐圧ＭＯＳＦＥＴ領域１０１では、フィールド酸化膜１５のバーズビークの長さＢ１は大きくなる。この結果、発生する応力は大きくなり、結晶欠陥９の数も多くなる。
【００３６】
これに対して、図１６に示すように、低耐圧ＭＯＳＦＥＴ領域１０２では、フィールド酸化膜１５のバーズビークの長さＢ２は、高耐圧ＭＯＳＦＥＴ領域１０１のフィールド酸化膜１５のバーズビークの長さＢ１より小さくなる。この結果、発生する応力も小さくなり、結晶欠陥９の数も少なくなる。
【００３７】
図１７は、フィールド酸化膜の膜厚／酸化阻害膜の膜厚（フィールド酸化膜と酸化阻害膜の膜厚の比）と、バーズビークの長さとの関係である。図１７に示すように、フィールド酸化膜の膜厚／酸化阻害膜の膜厚（フィールド酸化膜と酸化阻害膜の膜厚の比）とバーズビークの長さとは、ほぼ正比例の関係にあり、以下の式１が成り立つ。
【００３８】
Ｂ＝ａ×Ｄ／Ｃ  ・・・・・・  式１
ここで、
Ｂ：バーズビークの長さ
ａ：定数
Ｄ：フィールド酸化膜の膜厚
Ｃ：酸化阻害膜の膜厚
【００３９】
式１より、所定の膜厚Ｄのフィールド酸化膜を形成する場合、酸化阻害膜の膜厚Ｃを大きくするほど、バーズビークの長さＢを小さく制御できることがわかる。
【００４０】
工程９：図１８に示すように、酸化阻害膜４を例えば熱リン酸を用いて除去した後、更に、下敷酸化膜３を例えばフッ化水素酸を用いて除去する。以上の工程で、高耐圧ＭＯＳＦＥＴ領域１０１、低耐圧ＭＯＳＦＥＴ領域１０２に、フィールド酸化膜１５、２５がそれぞれ形成される。
【００４１】
工程１０：図１９に示すように、拡散層２の表面を酸化して、酸化膜１７を形成する。続いて、ゲート電極材料層１８を形成する。ゲート電極材料層１８は、ポリシリコン、ＷＳｉ、Ａｌなど導電性の材料からなる。
【００４２】
工程１１：図２０に示すように、ゲート電極材料層１８の上にフォトレジストを塗布し、リソグラフィおよびエッチングにより、ゲート電極パターニング用のレジストマスク１９を形成する。
【００４３】
工程１２：図２１に示すように、レジストマスク１９を用いてゲート電極材料層１８および酸化膜１７をエッチングする。ゲート電極材料層１８および酸化膜１７のエッチングには、異方性の高いドライエッチでエッチングを用いることが好ましい。これにより、高耐圧ＭＯＳＦＥＴ領域１０１にゲート酸化膜１１とゲート電極１２が、低耐圧ＭＯＳＦＥＴ領域１０２にゲート酸化膜２１とゲート電極２２が、それぞれ形成される。続いて、レジストマスク１９を除去する。
【００４４】
工程１３：図２２に示すように、ソース領域およびドレイン領域形成用に、レジストマスク２０を形成する。
【００４５】
工程１４：図２３に示すように、レジストマスク２０とゲート電極１２をマスクに用いたイオン注入により、拡散層２に、例えばＢやＢＦ２のようなＰ型のイオンを注入した後、熱拡散を行う。これにより、高耐圧ＭＯＳＦＥＴ領域１０１にソース領域１３およびドレイン領域１４が、低耐圧ＭＯＳＦＥＴ領域１０２にはソース領域２３およびドレイン領域２４が、それぞれ形成される。最後に、レジストマスク２０を除去する。以上の工程により、高耐圧ＭＯＳＦＥＴ領域１０１と低耐圧ＭＯＳＦＥＴ領域１０２を有する半導体装置１００が完成する。なお、配線や保護膜等は、適宜形成しても構わない。
【００４６】
このように、本発明の実施の形態１にかかる製造方法では、酸化阻害膜４の膜厚Ｃとバーズビークの長さＢは、上述の式１のような関係を有する。このため、例えば、図１５、１６に示すように、高耐圧ＭＯＳＦＥＴ領域１０１に膜厚Ｃ１の酸化阻害膜４、低耐圧ＭＯＳＦＥＴ領域１０２に膜厚Ｃ２（Ｃ１＜Ｃ２）の酸化阻害膜４を作製した後、ＬＯＣＯＳ法を用いて膜厚Ｄのフィールド酸化膜１５、２５を作製することで、高耐圧ＭＯＳＦＥＴ領域１０１と低耐圧ＭＯＳＦＥＴ領域１０２に、長さＢ１、Ｂ２（Ｂ１＞Ｂ２）の異なるバーズビークを制御よく形成することが可能となる。
【００４７】
実施の形態２．
図２４は、全体が２００で表される、本発明の実施の形態２にかかる半導体装置の断面図である。図２４は、図１のＡ−Ａ方向と同一方向に見た場合の断面図であり、図２４中、図２と同一符合は、同一または相当箇所を示す。
【００４８】
半導体装置２００では、高耐圧ＭＯＳＦＥＴ領域２０１と低耐圧ＭＯＳＦＥＴ領域２０２の境界にあるフィールド酸化膜３５が、２種類のバーズビークを有する。即ち、高耐圧ＭＯＳＦＥＴ領域２０１側では長いバーズビークを、低耐圧ＭＯＳＦＥＴ領域２０２では短いバーズビークを、それぞれ有する。
【００４９】
このように、１つのフィールド酸化膜３５が、２種類のバーズビークを有することで、高耐圧ＭＯＳＦＥＴ領域２０１用と低耐圧ＭＯＳＦＥＴ領域２０２用のフィールド酸化膜（実施の形態１のフィールド酸化膜１５とフィールド酸化膜２５）を兼ねることにより、フィールド酸化膜の占める面積をより小さくすることができ、半導体装置の小型化が可能となる。
【００５０】
次に、図２５〜２８を用いて、本発明の実施の形態２にかかる半導体装置２００の製造方法について説明する。実施の形態１にかかる半導体装置１００では、高耐圧ＭＯＳＦＥＴ領域１０１と低耐圧ＭＯＳＦＥＴ領域１０２とが離れて形成されていたが、本実施の形態２にかかる半導体装置２００では、高耐圧ＭＯＳＦＥＴ領域２０１と低耐圧ＭＯＳＦＥＴ領域２０２は隣接し、フィールド酸化膜３５で分離されている。
【００５１】
まず、実施の形態１の工程１〜４と同様の工程で、半導体基板１に拡散層２を形成し、その上に下敷酸化膜３を形成する。更に下敷酸化膜３の上に酸化阻害膜４を形成する。続いて、工程５と同様の工程で、図２５に示すように、酸化阻害膜４の上にレジストマスク６を形成する。
【００５２】
次に、図２６に示すように、実施の形態１の工程６、７と同様の工程で、レジストマスク６を用いて酸化阻害膜４をエッチングする。高耐圧ＭＯＳＦＥＴ領域２０１と低耐圧ＭＯＳＦＥＴ領域２０２の境界にある下敷酸化膜３は、膜厚の薄い酸化阻害膜４と、膜厚の厚い酸化阻害膜４に挟まれる。
【００５３】
次に、図２７に示すように、実施の形態１の工程８と同様の工程で、ＬＯＣＯＳ法を用いて、酸素含有雰囲気中で加熱することにより、高耐圧ＭＯＳＦＥＴ領域２０１にフィールド酸化膜１５、低耐圧ＭＯＳＦＥＴ領域２０２にフィールド酸化膜２５、高耐圧ＭＯＳＦＥＴ領域２０１と低耐圧ＭＯＳＦＥＴ領域２０２の境界領域にフィールド酸化膜３５をそれぞれ形成する。
【００５４】
次に、図２８に示すように、実施の形態１の工程９と同様の工程で、酸化阻害膜４、下敷酸化膜３を順次除去する。
【００５５】
最後に、実施の形態１の工程１０〜１４と同様の工程で、高耐圧ＭＯＳＦＥＴ領域２０１に、ゲート酸化膜１１、ゲート電極１２、ソース領域１３およびドレイン領域１４を、低耐圧ＭＯＳＦＥＴ領域２０２に、ゲート酸化膜２１、ゲート電極２２、ソース領域２３およびドレイン領域２４を、それぞれ形成する。以上の工程により、本実施の形態２にかかる半導体装置２００が完成する。
【００５６】
本発明の実施の形態２では、実施の形態１と同様に、高耐圧ＭＯＳＦＥＴ領域２０１と低耐圧ＭＯＳＦＥＴ領域２０２に、長さＢ１、Ｂ２（Ｂ１＞Ｂ２）の異なるバーズビークを制御よく形成することが可能となる。特に、本発明の実施の形態２にかかる半導体装置２００では、１つのフィールド酸化膜３５が２種類のバーズビークを有することにより半導体装置を小型化でき、チップコストの削減が可能となる。
【００５７】
実施の形態３．
図２９は、全体が３００で表される、本発明の実施の形態３にかかる半導体装置の断面図である。図２９は、図１のＡ−Ａ方向と同一方向に見た場合の断面図であり、図２９中、図２と同一符合は、同一または相当箇所を示す。
【００５８】
半導体装置３００では、高耐圧ＭＯＳＦＥＴ領域３０１に形成されたフィールド酸化膜４５の膜厚Ｄ１と、低耐圧ＭＯＳＦＥＴ領域３０２に形成されたフィールド酸化膜５５の膜厚Ｄ２が異なっている（Ｄ１＞Ｄ２）。このように低耐圧ＭＯＳＦＥＴ領域３０２に形成されたフィールド酸化膜５５の膜厚Ｄ２を、高耐圧ＭＯＳＦＥＴ領域３０１に形成されたフィールド酸化膜４５の膜厚Ｄ１より小さくすることで、低耐圧ＭＯＳＦＥＴ領域３０２に形成される結晶欠陥の数を低減し、性能を向上させることが可能となる。
【００５９】
次に、図３０〜３６を用いて、本発明の実施の形態３にかかる半導体装置３００の製造方法について説明する。
【００６０】
実施の形態１の工程１〜４と同様の工程で、半導体基板１に拡散層２を形成し、その上に下敷酸化膜３を形成する。更に下敷酸化膜３の上に酸化阻害膜４を形成する。続いて、図３０に示すように、酸化阻害膜４の上にレジストマスク３６を形成する。レジストマスク３６は、高耐圧ＭＯＳＦＥＴ領域３０１のみパターニングされている。
【００６１】
次に、図３１に示すように、実施の形態１の工程６、７と同様の工程で、レジストマスク３６を用いて、高耐圧ＭＯＳＦＥＴ領域３０１の酸化阻害膜４をエッチングする。このとき、低耐圧ＭＯＳＦＥＴ領域３０２の酸化阻害膜４はエッチングされない。
【００６２】
次に、図３２に示すように、ＬＯＣＯＳ法を用いて、酸素含有雰囲気中で加熱することにより、高耐圧ＭＯＳＦＥＴ領域３０１にフィールド酸化膜４５を形成する。このときのフィールド酸化膜４５の膜厚はＤ０で、最終的な膜厚Ｄ１より薄くなっている。この工程では、低耐圧ＭＯＳＦＥＴ領域３０２は酸化阻害膜４により覆われており、フィールド酸化膜は形成されない。
【００６３】
次に、図３３に示すように、レジストマスク３７を形成する。レジストマスク３７は、低耐圧ＭＯＳＦＥＴ領域３０２のみパターニングされている。
【００６４】
次に、図３４に示すように、レジストマスク３７を用いて、低耐圧ＭＯＳＦＥＴ領域３０２の酸化阻害膜４をエッチングする。このとき、高耐圧ＭＯＳＦＥＴ領域３０１の酸化阻害膜４はエッチングされない。この後、レジストマスク３７を除去する。
【００６５】
次に、図３５に示すように、再度、ＬＯＣＯＳ法を用いて、酸素含有雰囲気中で加熱することにより、低耐圧ＭＯＳＦＥＴ領域３０２に、膜厚がＤ２のフィールド酸化膜５５を形成する。このときのフィールド酸化膜４５の酸化も進み、膜厚はＤ１（＝Ｄ０＋Ｄ２）となる。
【００６６】
次に、図３６に示すように、実施の形態１の工程９と同様の工程で、酸化阻害膜４、下敷酸化膜３を順次除去する。
【００６７】
最後に、実施の形態１の工程１０〜１４と同様の工程で、高耐圧ＭＯＳＦＥＴ領域３０１に、ゲート酸化膜１１、ゲート電極１２、ソース領域１３およびドレイン領域１４を、低耐圧ＭＯＳＦＥＴ領域３０２に、ゲート酸化膜２１、ゲート電極２２、ソース領域２３およびドレイン領域２４を、それぞれ形成する。以上の工程により、本実施の形態３にかかる半導体装置３００が完成する。
【００６８】
本発明の実施の形態３では、高耐圧ＭＯＳＦＥＴ領域３０１のフィールド酸化膜４５と、低耐圧ＭＯＳＦＥＴ領域３０２のフィールド酸化膜５５を別々の工程で形成することにより、フィールド酸化膜５５の膜厚Ｄ２をフィールド酸化膜４５の膜厚Ｄ１より小さくできる（Ｄ１＞Ｄ２）。上述の式１からわかるように、フィールド酸化膜の膜厚Ｄを小さくすることで、バーズビークの長さＢも小さくできる。この結果、低耐圧ＭＯＳＦＥＴ領域３０２に形成される結晶欠陥の数を低減し、特性を向上が可能となる。
【符号の説明】
【００６９】
１  半導体基板、２  拡散層、３  下敷酸化膜、４  酸化阻害膜、６  レジストマスク、８  バーズビーク、９  結晶欠陥、１１  ゲート酸化膜、１２  ゲート電極、１３  ソース領域、１４  ドレイン領域、１５  フィールド酸化膜、１７  酸化膜、１８  ゲート電極材料層、２１  ゲート酸化膜、２２  ゲート電極、２３  ソース領域、２４  ドレイン領域、２５  フィールド酸化膜、１００  半導体装置、１０１  高耐圧ＭＯＳＦＥＴ領域、１０２  低耐圧ＭＯＳＦＥＴ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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