(57)【要約】【課題】記憶密度を向上できる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体層と、複数の導電層と、複数の絶縁層と、中間層と、制御部と、を含む。半導体層は、第１方向に延び第１端部及び第２端部を含む。導電層及び絶縁層は、第１方向に沿って交互に設けられる。中間層は、導電層と半導体層との間に設けられる。制御部は、半導体層に第１電圧を印加し、第１導電層に第１電圧よりも高い第２電圧を印加し、他の導電層に第１電圧と第２電圧との間の第３電圧を印加する第１動作と、半導体層に第４電圧を印加し、第１導電層に第４電圧よりも低い第５電圧を印加し、他の導電層に第６電圧を印加し、第４電圧は第５、第６電圧の間である第２動作と、を実施する。第１動作後の第１、第２端部の間の電気抵抗は、第２動作後の電気抵抗よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第1方向に延び第１端部及び第２端部を含む半導体層と、
前記第１方向に沿って交互に設けられた複数の導電層及び複数の絶縁層と、
前記複数の導電層のそれぞれと前記半導体層との間に設けられた中間層と、
前記複数の導電層及び前記半導体層と電気的に接続された制御部と、
を備え、
前記制御部は、
前記半導体層に第１電圧を印加し、前記複数の導電層に含まれる第１導電層に前記第１電圧よりも高い第２電圧を印加し、前記複数の導電層に含まれる他の導電層に前記第１電圧と前記第２電圧との間の第３電圧を印加する第１動作と、
前記半導体層に第４電圧を印加し、前記第１導電層に前記第４電圧よりも低い第５電圧を印加し、前記他の導電層に第６電圧を印加し、前記第４電圧は前記第５電圧と前記第６電圧との間である第２動作と、
を実施し、
前記第１動作の後の第１状態における前記第１端部と前記第２端部との間の第１電気抵抗は、前記第２動作の後の第２状態における前記第１端部と前記第２端部との間の第２電気抵抗よりも低い、半導体記憶装置。
【請求項２】
前記制御部は、前記第１端部に第７電圧を印加し、前記第２端部に前記第７電圧よりも高い第８電圧を印加し、前記第１導電層に第９電圧を印加し、前記他の導電層に第１０電圧を印加する第３動作をさらに実施し、
前記第９電圧と前記第７電圧との差の絶対値は、前記第２電圧と前記第１電圧との間の差の絶対値よりも小さく、
前記第１０電圧と前記第７電圧との間の差の絶対値は、前記第２電圧と前記第１電圧との前記差の前記絶対値よりも小さい、請求項１記載の半導体記憶装置。
【請求項３】
前記複数の導電層は、銅及び銀の少なくともいずれかの金属元素かを含み、
前記中間層は、ＳｉＯｘ、ＳｉＯＮ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＧｄＯｘ及びＨｆＯｘの少なくともいずれかを含む、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記中間層は、前記第１導電層と前記半導体層との間の第１領域を含み、
前記第１状態における前記第１領域中の前記金属元素の濃度は、前記第２状態における前記第１領域中の前記金属元素の濃度よりも高い、請求項３記載の半導体記憶装置。
【請求項５】
前記中間層は、前記第１導電層と前記半導体層との間の第１領域を含み、
前記第１領域は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記第１状態における前記半導体層側領域中の前記金属元素の濃度は、前記第１状態における前記導電層側領域中の前記金属元素の濃度よりも高い、請求項３記載の半導体記憶装置。
【請求項６】
前記中間層は、シリコンと酸素と窒素とを含み、
前記中間層は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記半導体層側領域における窒素の濃度は、前記導電層側領域における窒素の濃度よりも低い、請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記中間層は、アナターゼ型の酸化チタンを含み、
前記半導体層は、シリコンを含む、請求項１または２に記載の半導体記憶装置。
【請求項８】
前記中間層は、前記第１導電層と前記半導体層との間の第１領域を含み、
前記第１領域は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記第１状態における前記半導体層側領域中の酸素の濃度は、前記第２状態における前記半導体層側領域中の酸素の濃度よりも低い、請求項７記載の半導体記憶装置。
【請求項９】
前記中間層は、前記第１導電層と前記半導体層との間の第１領域を含み、
前記第１領域は、導電層側領域と、前記導電層側領域と前記半導体層との間に設けられた半導体層側領域と、を含み、
前記第１状態における前記半導体層側領域中の酸素の濃度は、前記第１状態における前記導電層側領域中の酸素の濃度よりも低い、請求項７記載の半導体記憶装置。
【請求項１０】
前記半導体層は、前記複数の導電層及び前記複数の絶縁層を含む積層体の中を前記第１方向に延びた、請求項１〜９のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置がある。半導体記憶装置において、記憶密度の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２００９／１１６５６４Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、記憶密度を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体記憶装置は、半導体層と、複数の導電層と、複数の絶縁層と、中間層と、制御部と、を含む。前記半導体層は、第１方向に延び第１端部及び第２端部を含む。前記複数の導電層及び前記複数の絶縁層は、前記第１方向に沿って交互に設けられる。前記中間層は、前記複数の導電層のそれぞれと前記半導体層との間に設けられる。前記制御部は、前記複数の導電層と前記半導体層とに電気的に接続される。前記制御部は、前記半導体層に第１電圧を印加し、前記複数の導電層に含まれる第１導電層に前記第１電圧よりも高い第２電圧を印加し、前記複数の導電層に含まれる他の導電層に前記第１電圧と前記第２電圧との間の第３電圧を印加する第１動作と、前記半導体層に第４電圧を印加し、前記第１導電層に前記第４電圧よりも低い第５電圧を印加し、前記他の導電層に第６電圧を印加し、前記第４電圧は前記第５電圧と前記第６電圧との間である第２動作と、を実施する。前記第１動作の後の第１状態における前記第１端部と前記第２端部との間の第１電気抵抗は、前記第２動作の後の第２状態における前記第１端部と前記第２端部との間の第２電気抵抗よりも低い。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｆ）は、第１の実施形態に係る半導体記憶装置を例示する模式図である。
【図２】第１の実施形態に係る別の半導体記憶装置を例示する模式的断面図である。
【図３】図３（ａ）及び図３（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１（ａ）〜図１（ｆ）は、第１の実施形態に係る半導体記憶装置を例示する模式図である。  
図１（ｂ）は、斜視図である。図１（ａ）は、図１（ｂ）のＡ１−Ａ２線断面図である。図１（ｃ）は、半導体記憶装置の第１動作を例示している。図１（ｄ）は、半導体記憶装置の第２動作を例示している。図１（ｅ）及び図１（ｆ）は、半導体記憶装置の第３動作を例示している。
【０００９】
図１（ａ）に示すように、本実施形態に係る半導体記憶装置１１０は、半導体層３０と、複数の導電層１０と、複数の絶縁層２０と、中間層４０と、制御部７０と、を含む。
【００１０】
半導体層３０は、第１方向に延びる。半導体層３０は、第１端部３０ａと、第２端部３０ｂと、を含む。第２端部３０ｂは、第１端部３０ａと第１方向において並ぶ。
【００１１】
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＹ軸方向とする。
【００１２】
複数の導電層１０及び複数の絶縁層２０は、第１方向（Ｚ軸方向）に沿って交互に設けられる。複数の導電層１０及び複数の絶縁層２０は、積層体１５に含まれる。複数の導電層１０は、例えば、第１導電層１１、第２導電層１２及び第３導電層１３などを含む。
【００１３】
中間層４０は、例えば、積層体１５と半導体層３０との間に設けられる。中間層４０は、複数の導電層１０のそれぞれと半導体層３０との間に設けられる。例えば、中間層４０は、複数の導電層１０と接し、半導体層３０と接する。
【００１４】
制御部７０は、複数の導電層１０及び半導体層３０と電気的に接続されている。
【００１５】
この例では、半導体記憶装置１１０において、基体６０が設けられている。基体６０は、第１面６０ａを有する。例えば、複数の導電層１０、複数の絶縁層２０、半導体層３０及び中間層４０は、第１面６０ａの上に設けられる。この例では、基体６０は、半導体基板６１を含む。
【００１６】
例えば、制御部７０の少なくとも一部は、半導体基板６１に設けられても良い。
【００１７】
この例では、半導体基板６１は、トランジスタＴＲを含む。例えば、半導体層３０は、例えば、接続導電層６３により、トランジスタＴＲ（例えばトランジスタＴＲのソース領域及びドレイン領域のいずれか）と接続されている。トランジスタＴＲは、例えばセンスアンプＳＡの少なくとも一部として機能しても良い。例えば、トランジスタＴＲは、制御部７０の少なくとも一部として機能しても良い。
【００１８】
図１（ｂ）に示すように、この例では、複数の導電層１０及び複数の絶縁層２０を含む積層体１５は、第１方向と交差する第２方向に延びる。この例では、第２方向は、Ｙ軸方向である。第２方向は、第１面６０ａに対して実質的に平行である。半導体層３０は、第３方向において、複数の導電層１０と重なる。第３方向は、第１方向及び第２方向と交差する。この例では、第３方向は、Ｘ軸方向である。
【００１９】
この例では、別の半導体層３０Ａ及び別の中間層４０Ａがさらに設けられている。積層体１５は、第３方向（Ｘ軸方向）において、半導体層３０と別の半導体層３０Ａとの間に配置される。別の中間層４０Ａは、積層体１５と別の半導体層３０Ａとの間に設けられる。別の半導体層３０Ａ及び別の中間層４０Ａのそれぞれの構成は、半導体層３０及び中間層４０の構成と同様なので、説明を省略する。
【００２０】
複数の導電層１０は、例えば、銅及び銀の少なくともいずれかの金属元素を含む。複数の絶縁層２０は、例えば、ＳｉＯ２含む。
【００２１】
半導体層３０は、例えば、シリコンを含む。半導体層３０の例については、後述する。中間層４０は、例えば、ＳｉＯｘ、ＳｉＯＮ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＧｄＯｘ及びＨｆＯｘの少なくともいずれかを含む。
【００２２】
例えば、半導体層３０と導電層１０との間に電圧が印加されると、導電層１０から金属元素（例えばイオン）が中間層４０中に注入される。例えば、金属元素（例えばイオン）は、中間層４０と半導体層３０との間の界面の近傍に到達し、金属として析出する。これにより、半導体層３０のうちの、電圧が印加された導電層１０に対向する部分の特性が変化する。例えば、半導体層３０の第１端部３０ａと第２端部３０ｂとの間の電気抵抗が変化する。この特性の変化が、情報の記憶に用いられる。
【００２３】
中間層４０において、複数の導電層１０のそれぞれと半導体層３０との間の領域が記憶領域（メモリセル）に対応する。例えば、中間層４０は、第１導電層１１と半導体層３０との間の第１領域４１を含む。第１領域４１は、第１メモリ領域（第１メモリセル）に対応する。以下の例では、第１メモリセルが選択セルに対応する。中間層４０は、他の導電層１０と半導体層３０との間の領域（他の領域）を含む。この他の領域は、他のメモリ領域（他のメモリセル）に対応する。この他のメモリセルは、非選択セルに対応する。
【００２４】
制御部７０は、複数の動作を実施する。以下の例では、第１領域４１（選択セル）に情報が書き込まれ、または、消去される。そして、他の領域（非選択セル）に保持された情報は、維持される。
【００２５】
図１（ｃ）は、第１動作ＯＰ１を例示する。第１動作ＯＰ１において、選択セルに書き込みが行われる。図１（ｄ）は、第２動作ＯＰ２を例示する。第２動作ＯＰ２において、選択セルの消去が行われる。これらの動作は、例えば、制御部７０により実施される。
【００２６】
図１（ｃ）に示すように、第１動作ＯＰ１において以下が行われる。制御部７０は、半導体層３０に第１電圧Ｖ１（Ｖｓ）を印加する。制御部７０は、第１導電層１１（選択セル）に第２電圧Ｖ２（Ｖｐｇｍ）を印加する。第２電圧Ｖ２は、第１電圧Ｖ１よりも高い。制御部７０は、複数の導電層１０に含まれる他の導電層１０（非選択セル、例えば第２導電層１２及び第２導電層１３など）に第３電圧Ｖ３（Ｖｐａｓｓ１）を印加する。第３電圧Ｖ３は、第１電圧Ｖ１と第２電圧Ｖ２との間の電圧である。第１動作ＯＰ１により、選択セルにおいて、第１状態ＳＴ１が形成される。
【００２７】
高い電圧が印加されている導体から、低い電圧が印加されている導体に向けて電流が流れる。金属元素（例えばイオン）が移動する。低い電圧が印加されている導体から、高い電圧が印加されている導体に向けて電子が移動する。
【００２８】
第１電圧Ｖ１（Ｖｓ）は、例えば、０Ｖ（ボルト）（例えば接地電位）である。第２電圧Ｖ２（Ｖｐｇｍ）は、例えば、５Ｖ〜７Ｖである。第３電圧Ｖ３（Ｖｐａｓｓ１）は、例えば、２Ｖ〜３Ｖである。本明細書において、導体を０Ｖ（例えば接地電位）に設定する場合も、「電圧を印加する」と記載する。
【００２９】
図１（ｄ）に示すように、第２動作ＯＰ２において以下が行われる。制御部７０は、半導体層３０に第４電圧Ｖ４（Ｖｅｒａ）を印加する。制御部７０は、第１導電層１１（選択セル）に第５電圧Ｖ５（Ｖ０）を印加する。第５電圧Ｖ５は、第４電圧Ｖ４よりも低い。制御部７０は、他の導電層１０（非選択セル）に第６電圧Ｖ６（Ｖｐａｓｓ２）を印加する。第４電圧Ｖ４は、第５電圧Ｖ５と第６電圧Ｖ６との間である。第２動作ＯＰ２により、選択セルにおいて、第２状態ＳＴ２が形成される。
【００３０】
第４電圧Ｖ４（Ｖｅｒａ）は、例えば、４Ｖ〜６Ｖである。第５電圧Ｖ５（Ｖ０）は、例えば、０Ｖ（例えば接地電位）である。第６電圧Ｖ６（Ｖｐａｓｓ２）は、例えば、７Ｖ〜８Ｖである。
【００３１】
第１動作ＯＰ１の後の第１状態ＳＴ１における第１端部３０ａと第２端部３０ｂとの間の電気抵抗（第１電気抵抗）は、第２動作ＯＰ２の後の第２状態ＳＴ２における第１端部３０ａと第２端部３０ｂとの間の電気抵抗（第２電気抵抗）よりも低い。
【００３２】
第１状態ＳＴ１は、データ「１」及びデータ「０」の一方（例えばデータ「１」）である。第２状態ＳＴ２は、データ「１」及びデータ「０」の他方（例えばデータ「０」）である。第１状態ＳＴ１は、書き込み状態である。第２状態ＳＴ２は、消去状態である。
【００３３】
例えば、第１動作ＯＰ１において、第１導電層１１から、第１導電層１１に含まれる金属元素１８（例えば金属イオン）が、中間層４０の第１領域４１に注入される。金属イオンは、例えばＣｕ及びＡｇイオンの少なくともいずれかである。例えば、金属イオンは、中間層４０と半導体層３０との間の界面の近傍において、金属として析出する。この状態が、低抵抗状態に対応する。第１動作ＯＰ１において、導電層１０に、第２電圧Ｖ２（Ｖｐｇｍ）または第３電圧Ｖ３（Ｖｐａｓｓ１）が印加されている。このとき、半導体層３０に反転層３１が形成されても良い。
【００３４】
例えば、第２動作ＯＰ２において、中間層４０（第１領域４１）に注入された金属元素１８（例えば金属イオン）が第１導電層１１に移動する。この状態が、高抵抗状態に対応する。第２動作ＯＰ２において、導電層１０に、第５電圧Ｖ５（Ｖ０）または第６電圧Ｖ６（Ｖｐａｓｓ２）が印加されている。このとき、半導体層３０に反転層３１が形成されても良い。
【００３５】
図１（ｅ）及び図１（ｆ）は、第３動作ＯＰ３（例えば、読み出し動作）を例示する。図１（ｅ）においては、選択セルが第１状態ＳＴ１（書き込み状態）である。図１（ｆ）が、選択セルが第２状態ＳＴ２（消去状態）である。
【００３６】
第３動作ＯＰ３において、制御部７０は、第１端部３０ａに第７電圧Ｖ７（ＶＧＮＤ）を印加する。制御部７０は、第２端部３０ｂに第８電圧Ｖ８（Ｖｄ）を印加する。第８電圧Ｖ８は、第７電圧Ｖ７よりも高い。制御部７０は、第１導電層１１（選択セル）に第９電圧Ｖ９（Ｖｒｅａｄ）を印加する。制御部７０は、他の導電層１０（非選択セル）に第１０電圧Ｖ１０（Ｖｐａｓｓ３）を印加する。
【００３７】
第９電圧Ｖ９（Ｖｒｅａｄ）と第７電圧Ｖ７（ＶＧＮＤ）との差の絶対値は、第２電圧Ｖ２（Ｖｐｇｍ）と第１電圧Ｖ１（Ｖｓ）との間の差の絶対値よりも小さい。第１０電圧Ｖ１０（Ｖｐａｓｓ３）と第７電圧Ｖ７（ＶＧＮＤ）との間の差の絶対値は、第２電圧Ｖ２（Ｖｐｇｍ）と第１電圧Ｖ１（Ｖｓ）との差の絶対値よりも小さい。
【００３８】
図１（ｅ）に示すように、非選択セル（第１導電層１１及び第１領域４１）が第１状態ＳＴ１であるとき、例えば、金属元素１８が、第１領域４１に注入されている。第１端部３０ａと第２端部３０ｂとの間に、第７電圧Ｖ７と第８電圧Ｖ８との差（Ｖｄ−ＶＧＮＤ）が印加されたとき、第１端部３０ａから、半導体層３０中の非選択セルに対応する領域を、電子１９が流れる。この後、中間層４０の第１領域４１中の金属元素１８が注入されている領域を、電子１９が流れる。そして、電子１９は、半導体層３０中の非選択セルに対応する領域を流れて、第２端部３０ｂに到達する。従って、第１端部３０ａと第２端部３０ｂとの間を電子１９が流れる。第１端部３０ａと第２端部３０ｂとの間は、低抵抗状態である。
【００３９】
例えば、半導体層３０中の選択セルに対応する領域においては、半導体層３０に反転層３１が形成されても良い。一方、半導体層３０中の選択セルに対応する領域においては、半導体層３０に反転層３１が形成されなくても良い。
【００４０】
図１（ｆ）に示すように、非選択セル（第１導電層１１及び第１領域４１）が第２状態ＳＴ２であるとき、例えば、金属元素１８は、第１領域４１に注入されていない。第１端部３０ａと第２端部３０ｂとの間に、第７電圧Ｖ７と第８電圧Ｖ８との差（Ｖｄ−ＶＧＮＤ）が印加されたとき、第１端部３０ａから、半導体層３０中の非選択セルに対応する領域を、電子１９を流れる。半導体層３０中の選択セルに対応する領域においては、金属元素１８が存在しない。このため、この領域を電子１９は通過できない。このため、第１端部３０ａと第２端部３０ｂとの間は、高抵抗状態である。
【００４１】
半導体記憶装置１１０においては、このような、書き込み動作、消去動作及び読み出し動作が行われる。半導体記憶装置１１０においては、構成が簡単である。半導体記憶装置１１０においては、記憶密度を向上できる。
【００４２】
半導体記憶装置１１０においては、例えば、第１動作ＯＰ１により形成される第１状態ＳＴ１における第１領域４１中の金属元素１８の濃度は、第２動作ＯＰ２より形成される第２状態ＳＴ２における第１領域４１中の金属元素１８の濃度よりも高い。第２状態ＳＴ２において、第１領域４１中に金属元素１８は設けられていなくても良い。金属元素１８の高い濃度（例えば、析出した状態）により、第１端部３０ａと第２端部３０ｂとの間は、低抵抗状態になる。
【００４３】
図１（ａ）に示すように、中間層４０は、導電層側領域４０ｃ及び半導体層側領域４０ｓを含む。半導体層側領域４０ｓは、導電層側領域４０ｃと半導体層３０との間に設けられる。すなわち、第１領域４１は、導電層側領域４０ｃ及び半導体層側領域４０ｓを含む。図１（ｃ）に示すように、第１状態ＳＴ１における第１領域４１の半導体層側領域４０ｓ中の金属元素１８の濃度は、第１状態ＳＴ１における第１領域４１の導電層側領域４０ｃ中の金属元素１８の濃度よりも高い。第１領域４１の半導体層側領域４０ｓ中の金属元素１８は、例えば、析出した金属である。例えば、第１領域４１の半導体層側領域４０ｓ中の金属元素１８により、第１端部３０ａと第２端部３０ｂとの間が低抵抗状態になる。第１領域４１の導電層側領域４０ｃ中において、金属元素１８の濃度は低い、または、金属元素１８が設けられていない。これにより、半導体層３０と第１導電層１１との間に電流が流れることが抑制される。低い消費電力が得られる。
【００４４】
導電層側領域４０ｃ及び半導体層側領域４０ｓにおいて、材料が互いに異なっても良い。これらの領域において、例えば、導電層１０に含まれる金属の通過性（拡散性）が異なっても良い。例えば、導電層側領域４０ｃにおける導電層１０に含まれる金属の通過性（拡散性）は、半導体層側領域４０ｓにおける導電層１０に含まれる金属の通過性（拡散性）よりも高い。これにより、導電層１０に含まれる金属元素１８のイオンは、導電層側領域４０ｃを通過して、半導体層側領域４０ｓに到達する。例えば、金属元素１８のイオンは、半導体層側領域４０ｓにおいて、析出する。
【００４５】
例えば、中間層４０が、シリコンと酸素と窒素とを含む場合において、これらの領域における窒素の濃度が異なっても良い。例えば、中間層４０の半導体層側領域４０ｓにおける窒素の濃度は、中間層４０の導電層側領域４０ｃにおける窒素の濃度よりも低い。導電層１０に含まれる金属元素１８のイオンは、窒素の濃度が高い導電層側領域４０ｃを通過して、窒素の濃度が低い半導体層側領域４０ｓに到達する。例えば、金属元素１８のイオンは、半導体層側領域４０ｓにおいて、析出する。
【００４６】
半導体記憶装置１１０においては、第１動作ＯＰ１（書き込み動作）において、非選択セルにＶｐａｓｓ１が印加される。非選択セルに対応する部分において、例えば、半導体層３０（半導体チャネル）に反転層３１が形成される。反転層３１において、キャリア（電子）が発生する。第１動作ＯＰ１（書き込み動作）において、選択セルにＶｐｇｍが印加される。選択セルに対応する部分において、半導体層３０（半導体チャネル）にも反転層３１が形成され、キャリアが生じる。
【００４７】
例えば、選択セルにデータ「１」を書き込む場合、ＶｐｇｍをＶｐａｓｓ１よりも十分に高くする。これにより、選択セルにおいては、導電層１０（第１導電層１１）に含まれる金属元素１８が、イオン化する。金属元素１８は、正に帯電した状態で、中間層４０中に注入される。金属元素１８は、電界により、中間層４０と半導体層３０との間の界面に移動する。その後、半導体層３０のキャリア（電子）と、金属元素１８の金属イオンと、が結合する。これにより、イオン化した金属元素１８が、電気的に中性となる。金属元素１８が、中間層４０のうちの半導体層３０と接する領域に、金属として析出する。これにより、選択セルへのデータ「１」の書き込みが行われる。
【００４８】
第１動作ＯＰ１において、非選択セルには、Ｖｐａｓｓ１が印加される。Ｖｐａｓｓ１の印加により、導電層１０に含まれる金属のイオン化は、実質的に生じない。中間層４０において、金属の析出が生じない。Ｖｐａｓｓ１の印加により、半導体層３０に、反転層３１が形成される。選択セルに印加される電圧Ｖｐａｓｓ１は低い。
【００４９】
第２動作ＯＰ２（消去動作）において、データ「１」から「０」のへの書き換えが行われる。このとき、半導体層３０（半導体チャネル）にＶｅｒａが印加され、選択セルにＶ０が印加される。Ｖｅｒａは、Ｖ０よりも十分に高い。これにより、半導体層３０（半導体チャネル）中に正孔が発生する。正孔は、中間層４０中に析出していた金属イオンと結合する。金属元素１８は、イオン化（正に帯電）する。選択セルの電圧（Ｖ０）は、Ｖｅｒａよりも低い。これにより、正に帯電したイオンは、電界により、中間層４０から導電層（第１導電層１１）に向けて移動する。これにより、データの消去が行われる。
【００５０】
読み出し動作において、読み出したいセル（選択セル）に、Ｖｒｅａｄが印加され、その他のセル（非選択セル）に、Ｖｐａｓｓ３が印加される。半導体層３０（半導体チャネル）の両端の電位差は、（Ｖｄ−ＶＧＮＤ）とされる。Ｖｒｅａｄは、半導体層３０（半導体チャネル）中に反転層３１を形成されない電圧である。Ｖｒｅａｄは、Ｖｐａｓｓ３よりも低い。選択セルに対応する半導体層３０（半導体チャネル）には反転層３１は形成されず、キャリアが生じない。反転層３１は、選択セルに対応する部分において、不連続である。
【００５１】
選択セルにおいて、データ「１」が書き込まれている場合、選択セルに対応する中間層４０において、金属元素１８が析出している。このため、半導体層３０の第１端部３０ａ（ソース端）から供給された電子１９は、非選択セルに対応する部分の反転層３１から金属元素１８の析出層を経由して、半導体層３０の第２端部３０ｂ（ドレイン端）へ到達する。この場合のソース−ドレイン間の抵抗は、低い。
【００５２】
一方、選択セルにおいて、データ「０」が書き込まれている場合、選択セルに対応する中間層４０に金属元素１８が析出されていない。半導体層３０の選択セルに対応する部分において、反転層３１が形成されていない。ソース端から供給された電子１９は、ドレイン端まで到達しない。この場合のソース−ドレイン間の抵抗は、高い。
【００５３】
このように、ソース−ドレイン間の抵抗により、データ「１」及びデータ「０」の状態が、区別される。
【００５４】
このように、半導体記憶装置１１０においては、例えば、導電層１０に含まれる金属元素１８が利用される。例えば、トランジスタと抵抗変化メモリとを並列に接続した参考例よりも、半導体記憶装置１１０の構成は、簡単である。実施形態においては、中間層４０中の積層膜の数が少ない。実施形態においては、メモリ容量を大きくできる。
【００５５】
例えば、複数の導電層１０と半導体層３０との間に、電荷蓄積層（シリコン窒化膜）が設けられる参考例がある。例えば、導電層１０とシリコン窒化膜との間に、シリコン酸化膜（ブロック絶縁膜）が設けられる。半導体層３０とシリコン窒化膜との間にシリコン酸化膜（トンネル絶縁膜）が設けられる。この参考例において、第１動作ＯＰ１において、半導体層３０に０Ｖを印加し、選択セル（第１導電層１１）にＶｐｇｍ（例えば５Ｖ）が印加される。これにより、電荷蓄積層に電子が注入される。第２動作ＯＰ２において、逆極性の電圧が印加される。この参考例においては、電荷蓄積層に電子が注入されているときのソース−ドレイン間の抵抗は、電荷蓄積層に電子が注入されていないときのソース−ドレイン間の抵抗よりも高い。すなわち、この参考例におけるソース−ドレイン間の抵抗の高低の関係は、実施形態におけるソース−ドレイン間の抵抗の高低の関係に対して、逆である。
【００５６】
実施形態において、半導体層３０は、例えば、多結晶シリコン、単結晶シリコン及びアモルファスシリコンの少なくともいずれかを含んでも良い。半導体層３０は、不純物（リンまたはボロンなど）を含んでも良い。半導体層３０は、Ｇｅなどの半導体材料を含んでも良い。半導体層３０は、化合物半導体（ＳｉＣ、ＧａＡｓ及びＩｎＰなど）を含んでも良い。半導体層３０は、酸化物半導体（ＩｎＧａＺｎＯなど）を含んでも良い。
【００５７】
複数の導電層１０（第１導電層１１など）の第１方向の長さｔ１（厚さ、図１（ａ）参照））は、例えば、５ナノメートル（ｎｍ）以上５０ｎｍ以下である。導電層１０の厚さが過度に薄いと、導電層１０の抵抗が過度に高くなる。導電層１０の厚さが過度に厚いと、例えば、第３動作ＯＰ３において、第１状態ＳＴ１のソース−ドレイン間の抵抗が高くなり、第２状態ＳＴ２との抵抗差が小さくなる。このため、データ読み出し不良になる場合がある。
【００５８】
複数の絶縁層２０の１つの、第１方向の長さｔ２（厚さ、図１（ａ）参照）は、例えば、５ｎｍ以上５０ｎｍ以下である。絶縁層２０の厚さが過度に薄いと、例えば上下の導電層間で絶縁不良になる場合がある。絶縁層２０の厚さが過度に厚いと、例えば、反転層３１が選択セルに到達せず、データ読み出し不良になる場合がある。
【００５９】
実施形態において、導電層１０（例えば第１導電層１１）と半導体層３０との間の距離ｔ４(図１（ａ）参照）は、例えば、２ｎｍ以上２０ｎｍである。距離ｔ４は、例えば、中間層４０の厚さに対応する。距離ｔ４が２０ｎｍよりも厚いと、例えば、動作電圧が上昇する。距離ｔ４が例えば１０ｎｍ以下において、低い動作電圧が得られる。低い動作電圧は、記憶容量の増大に有利である。距離ｔ４が過度に小さいと、導電層１０と半導体層３０との間で電流リークが生じ易くなる。距離ｔ４が２ｎｍ以上において、電流リークが小さくできる。これにより、消費電力が小さくできる。距離ｔ４は、２ｎｍ以上１０ｎｍ以下でも良い。
【００６０】
図２は、第１の実施形態に係る別の半導体記憶装置を例示する模式的断面図である。  
図２に示すように、本実施形態に係る別の半導体記憶装置１１１においては、半導体層３０は、複数の導電層１０及び複数の絶縁層２０を含む積層体１５の中を第１方向（Ｚ軸方向）に延びる。
【００６１】
この例においては、半導体層３０は管状である。この場合、コア絶縁層３５が設けられる。コア絶縁層３５は、積層体１５を第１方向に沿って延びる。コア絶縁層３５の周りに、管状の半導体層３０が設けられる。半導体層３０の周りに管状の中間層４０が設けられる。中間層４０の周りに積層体１５が設けられる。
【００６２】
半導体記憶装置１１１においても、半導体記憶装置１１０と同様の動作（第１動作ＯＰ１、第２動作ＯＰ２及び第３動作ＯＰ３）が実施される。半導体記憶装置１１１においても、記憶密度を向上できる。
【００６３】
（第２の実施形態）  
本実施形態においても、積層体１５（複数の導電層１０及び複数の絶縁層２０）、半導体層３０、中間層４０及び制御部７０が設けられる。これらの構造は、例えば、図１（ａ）に関して説明した構造と同様である。
【００６４】
本実施形態においては、中間層４０は、アナターゼ型の酸化チタン（ＴｉＯｘ、０＜ｘ≦２）を含む。半導体層３０は、シリコンを含む。導電層１０及び絶縁層２０の材料は、任意である。
【００６５】
本実施形態においても、第１動作ＯＰ１、第２動作ＯＰ２及び第３動作ＯＰ３）において、半導体記憶装置１１０に関して説明した電圧が印加される。本実施形態においては、第１状態ＳＴ１及び第２状態ＳＴ２において、例えば、中間層４０中の酸素の濃度の分布が異なる。以下、本実施形態における第１状態ＳＴ１及び第２状態ＳＴ２について説明する。
【００６６】
図３（ａ）及び図３（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する模式図である。  
図３（ａ）は、半導体記憶装置１２０の第１動作ＯＰ１を例示している。図３（ｂ）は、半導体記憶装置１２０の第２動作ＯＰ２を例示している。
【００６７】
図３（ａ）に示すように、制御部７０は、第１動作ＯＰ１において、半導体層３０に第１電圧Ｖ１を印加し、選択セルの第１導電層１１に第１電圧Ｖ１よりも高い第２電圧Ｖ２を印加し、非選択セルの他の導電層１０に、第１電圧Ｖ１と第２電圧Ｖ２との間の第３電圧Ｖ３を印加する。
【００６８】
図３（ｂ）に示すように、制御部７０は、第２動作ＯＰ２において、半導体層３０に第４電圧Ｖ４を印加し、選択セルの第１導電層１１に第４電圧Ｖ４よりも低い第５電圧Ｖ５を印加し、非選択セルの他の導電層１０に第６電圧Ｖ６を印加する。第４電圧Ｖ４は、第５電圧Ｖ５と第６電圧Ｖ６との間である。
【００６９】
第１動作ＯＰ１の後の第１状態ＳＴ１における第１端部３０ａと第２端部３０ｂとの間の第１電気抵抗は、第２動作ＯＰ２の後の第２状態ＳＴ２における第１端部３０ａと第２端部３０ｂとの間の第２電気抵抗よりも低い。
【００７０】
中間層４０は、導電層側領域４０ｃと、導電層側領域４０ｃと半導体層３０との間に設けられた半導体層側領域４０ｓと、を含む。中間層４０は、第１導電層１１と半導体層３０との間の第１領域４１（選択セル）を含む。第１状態ＳＴ１における第１領域４１の半導体層側領域４０ｓ中の酸素の濃度は、第２状態ＳＴ２における第１領域４１の半導体層側領域４０ｓ中の酸素の濃度よりも低い。
【００７１】
図３（ａ）に示すように、第１動作ＯＰ１において、非選択セル（他の導電層１０に対応する部分）において、中間層４０の導電層側領域４０ｃに酸素空孔１８ｖが存在する。このとき、選択セル（第１導電層１１に対応する部分）において、第２電圧Ｖ２（Ｖｐｇｍ）の印加により、中間層４０の半導体層側領域４０ｓに酸素空孔１８ｖが生じる。例えば、酸素空孔１８ｖが生じている領域においては、酸素空孔１８ｖが生じていない領域に比べて、導電率が高い。
【００７２】
図３（ｂ）に示すように、第２動作ＯＰ２において、選択セル（第１導電層１１に対応する部分）において、第５電圧Ｖ５の印加により、中間層４０の導電層側領域４０ｃに酸素空孔１８ｖが生じる。例えば、第５電圧Ｖ５の印加により、半導体層側領域４０ｓに存在した酸素空孔１８ｖが、導電層側領域４０ｃに移動する。
【００７３】
例えば、第１状態ＳＴ１における第１領域４１の半導体層側領域４０ｓ中の酸素空孔１８ｖの濃度は、第２状態ＳＴ２における第１領域４１の半導体層側領域４０ｓ中の酸素空孔１８ｖの濃度よりも高い。
【００７４】
酸素空孔１８ｖが生じている領域においては、酸素空孔１８ｖが生じていない領域に比べて、導電率が高い。第１動作ＯＰ１により形成された第１状態ＳＴ１における半導体層側領域４０ｓの導電率は、第２動作ＯＰ２により形成された第２状態ＳＴ２における半導体層側領域４０ｓの導電率よりも高い。このような第１状態ＳＴ１及び第２状態ＳＴ２が、図１（ｅ）及び図１（ｆ）に関して説明した第３動作ＯＰ３により、読み出される。
【００７５】
第１状態ＳＴ１における第１領域４１の半導体層側領域４０ｓ中の酸素空孔１８ｖの濃度は、第１状態ＳＴ１における第１領域４１の導電層側領域４０ｃ中の酸素空孔１８ｖの濃度よりも高い。第１状態ＳＴ１における第１領域４１の半導体層側領域４０ｓ中の酸素の濃度は、第１状態ＳＴ１における第１領域４１の導電層側領域４０ｃ中の酸素の濃度よりも低い。このように、半導体記憶装置１２０においては、酸素の濃度の分布により、第１状態ＳＴ１及び第２状態ＳＴ２が形成される。
【００７６】
半導体記憶装置１２０においては、導電層１０には、例えば、ＣｕまたはＡｇが含まれて無くても良い。中間層４０にアナターゼ型の酸化チタンが用いられる。中間層４０中の酸素空孔１８ｖは、正に帯電している。このため、第１動作ＯＰ１の第２電圧Ｖ２（Ｖｐｇｍ）の印加により、酸素空孔１８ｖは、中間層４０と、半導体層３０（半導体チャネル）と、の間の界面付近に移動する。これにより、第１状態ＳＴ１（データ「１」の書き込み状態）が得られる。一方、第２動作ＯＰ２の第５電圧Ｖ５の印加により、酸素空孔１８ｖは、中間層４０と半導体層３０（半導体チャネル）との間の界面付近から離れる。酸素空孔１８ｖは、導電層側領域４０ｃに偏在する。これにより、第２状態ＳＴ２（データ「０」の消去状態）が得られる。第１状態ＳＴ１におけるソース−ドレイン間の電気抵抗は、第２状態ＳＴ２におけるソース−ドレイン間の電気抵抗よりも低い。第３動作ＯＰ３（読み出し動作）により、抵抗の差が読み出される。
【００７７】
半導体記憶装置１２０においても、構成が簡単である。半導体記憶装置１２０においても、記憶密度を向上できる。
【００７８】
半導体記憶装置１２０において、図２に例示したように、半導体層３０及び中間層４０は、積層体１５中を第１方向に沿って延びても良い。
【００７９】
従来の三端子メモリ素子を用いた大容量メモリに代わり、二端子メモリを用いた大容量メモリの研究開発が行われている。例えば、二端子メモリと選択トランジスタとを並列に配置したChain型メモリアレイが提案されている。従来のChain型メモリアレイにおいては、トランジスタとメモリセルとが、並列に縦方向に積層される。このため、メモリセルの密度の向上が困難である。
【００８０】
実施形態においては、例えば、イオン移動型メモリ（例えばＣＢＲＡＭ：Conductive-bridge ＲＡＭまたはＶＭＣＯ-RRAM（登録商標）：Vacancy-modulated conductive oxide resistive RAM など）の１つの電極を半導体チャネルとする。選択トランジスタとメモリ素子とが、一体化される。これにより、メモリセルの密度が向上できる。メモリの大容量化が可能となる。
【００８１】
実施形態においては、例えば、半導体記憶装置は、ゲート電極（導電層１０）、ゲート絶縁膜（中間層４０）、半導体チャネル及びソース・ドレイン（半導体層３０）を含む。実施形態においては、ゲート絶縁膜における電気的特性が可逆的に変化する。これにより、ソース−ドレイン間の電気抵抗が可逆的に変化する。隣接するメモリセル間でソース・ドレイン領域が共有される。複数のメモリセルが、直列に接続される。実施形態によれば、例えば、従来の三次元積層Chain型メモリ構造よりも大容量化が可能なメモリアレイが提供される。
【００８２】
実施形態において、複数の導電層１０は、基体６０の第１面６０ａに沿って並んでも良い。
【００８３】
実施形態によれば、記憶密度を向上できる半導体記憶装置が提供できる。
【００８４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００８５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる導電層、絶縁層、半導体層、中間層、制御部及び基体などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００８６】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８７】
その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１０…導電層、  １１〜１３…第１〜第３導電層、  １５…積層体、  １８…金属元素、  １８ｖ…酸素空孔、  １９…電子、  ２０…絶縁層、  ３０、３０Ａ…半導体層、  ３０ａ…第１端部、  ３０ｂ…第２端部、  ３１…反転層、  ３５…コア絶縁層、  ４０…中間層、  ４０Ａ、４０Ａ…中間層、  ４０ｃ…導電層側領域、  ４０ｓ…半導体層側領域、  ４１…第１領域、  ６０…基体、  ６０ａ…第１面、  ６１…半導体基板、  ６３…接続導電層、  ７０…制御部、  １１０、１１１、１２０…半導体記憶装置、  ＯＰ１〜ＯＰ３…第１〜第３動作、  ＳＡ…センスアンプ、  ＳＴ１、ＳＴ２…第１、第２状態、  ＴＲ…トランジスタ、  Ｖ１〜Ｖ１０…第１〜第１０電圧、  ｔ１、ｔ２…長さ、
ｔ４…距離
【図１】
2017168661.tif 000003
【図２】
2017168661.tif 000004
【図３】
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