(57)【要約】【課題】表示品質の劣化を抑制することが可能な表示装置を提供する。【解決手段】第１方向に並んだ第１及び第２ソース配線と、第１方向と交差する第２方向に並んだ第１部分及び第２部分と、第１部分と第２部分とを接続する接続部とを含むゲート配線と、第１部分及び接続部の少なくとも一方と交差する半導体層と、を具備し、第１部分及び第２部分の各々は、第１及び第２ソース配線と交差し、接続部は、第１ソース配線と第２ソース配線との間に位置している、表示装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に並んだ第１及び第２ソース配線と、
前記第１方向と交差する第２方向に並んだ第１部分及び第２部分と、前記第１部分と前記第２部分とを接続する接続部とを含むゲート配線と、
前記第１部分及び前記接続部の少なくとも一方と交差する半導体層と、
を具備し、
前記第１部分及び前記第２部分の各々は、前記第１及び第２ソース配線と交差し、
前記接続部は、前記第１ソース配線と前記第２ソース配線との間に位置している、表示装置。
【請求項２】
前記第２部分の幅は、前記第１部分の幅よりも大きい、請求項１に記載の表示装置。
【請求項３】
前記第２部分の幅は、前記第１部分の幅の２倍よりも大きい、請求項２に記載の表示装置。
【請求項４】
前記半導体層は、前記第１部分と２箇所で交差する、請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
前記半導体層は、前記第１ソース配線と電気的に接続され前記第１ソース配線の下方で延出し前記第１部分と交差する第１領域と、前記第１ソース配線と前記接続部との間から延出し前記第１部分と交差し画素電極と電気的に接続される第２領域と、前記第１領域と前記第２領域とを接続する第３領域と、を有する請求項４に記載の表示装置。
【請求項６】
前記半導体層は、前記第１部分及び前記接続部とそれぞれ交差する、請求項１乃至３のいずれか１項に記載の表示装置。
【請求項７】
前記半導体層は、前記第１ソース配線と電気的に接続され前記第１ソース配線の下方で延出し前記第１部分と交差する第１領域と、前記第１領域に接続され前記第１部分と前記第２部分との間に延出し前記接続部と交差し画素電極と電気的に接続される第２領域と、を有する請求項６に記載の表示装置。
【請求項８】
前記半導体層は、前記接続部と前記第２ソース配線との間で前記画素電極と電気的に接続される、請求項７に記載の液晶表示装置。
【請求項９】
前記半導体層は、前記接続部のみと交差する、請求項１乃至３のいずれか１項に記載の表示装置。
【請求項１０】
前記半導体層は、前記第１ソース配線と電気的に接続され、前記接続部と交差し、前記接続部と前記第２ソース配線との間で画素電極と電気的に接続される、請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置等の表示装置は、画素を駆動するためのスイッチング素子等に接続されるゲート配線、ソース配線等の各種配線を備えている。
【０００３】
近年、表示装置の高精細化に伴い、ゲート配線、ソース配線等の配線の本数が増加している。一方、例えば動画を表示する際、画素は、１２０Ｈｚ程度の高い周波数で駆動される場合がある。このため、高精細化及び高駆動周波数の組み合わせにおいては、多くの配線に高い周波数で信号を書き込む必要があり、信号書込時間が短縮する傾向にある。
【０００４】
また、配線の本数の増加に伴って配線による開口率の低下を抑制するために、配線の幅が小さくなっている。このため、配線の電気抵抗が高くなる傾向にある。
【０００５】
このように、高抵抗の配線に、短時間で信号を書き込むことが要求されるため、各配線に対して正常に信号を書き込むことが困難となり、表示品質の劣化を招くおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−８４４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態の目的は、表示品質の劣化を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態に係る液晶表示装置は、１方向に並んだ第１及び第２ソース配線と、前記第１方向と交差する第２方向に並んだ第１部分及び第２部分と、前記第１部分と前記第２部分とを接続する接続部とを含むゲート配線と、前記第１部分及び前記接続部の少なくとも一方と交差する半導体層と、を具備し、前記第１部分及び前記第２部分の各々は、前記第１及び第２ソース配線と交差し、前記接続部は、前記第１ソース配線と前記第２ソース配線との間に位置している。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係る表示装置の一例を概略的に示す回路図である。
【図２】図２は、第１実施形態に係る表示装置の配線パターンの一例を示す平面図である。
【図３】図３は、第１実施形態に係る表示装置の遮光膜のパターンを示す平面図である。
【図４】図４は、図２におけるＩＶ−ＩＶ線に沿った断面図である。
【図５】図５は、第１実施形態に係る表示装置のゲート配線とゲートドライバとの接続部分を拡大して示す図である。
【図６】図６は、第２実施形態に係る表示装置の配線パターンの一例を示す平面図である。
【図７】図７は、第３実施形態に係る表示装置の配線パターンの一例を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
（第１実施形態）
【００１１】
図１は、第１実施形態に係る表示装置ＤＳＰ１の一例を概略的に示す回路図である。尚、本実施形態においては、液晶層を有する液晶表示装置を示しているが、表示装置ＤＳＰ１は、有機エレクトロルミネッセンス（ＥＬ）素子等を有する自発光型表示装置、あるいは電気泳動型素子等を有する電子ペーパー型表示装置等、他の表示装置であってもよい。
【００１２】
表示装置ＤＳＰ１は、アクティブマトリクスタイプの表示パネルＰＮＬと、表示パネルＰＮＬに画像を表示するための信号を供給する駆動部と、を備えている。
【００１３】
表示パネルＰＮＬは、例えば一対の基板間に液晶層が保持された液晶表示パネルである。表示パネルＰＮＬは、画像を表示する表示エリアＤＡを備えている。表示エリアＤＡは、マトリクス状に配置された複数の画素ＰＸによって構成されている。表示パネルＰＮＬは、表示エリアＤＡにおいて、各画素ＰＸを選択するための複数のゲート配線ＧＬ（ＧＬ１〜ＧＬｍ）、各画素ＰＸに画像信号を供給するための複数のソース配線ＳＬ（ＳＬ１〜ＳＬｎ）、後述する共通電極ＣＥにコモン電位（ＶＣＯＭ）を供給する共通配線ＣＬなどを備えている。ただし、ｍ及びｎは、正の整数である。
【００１４】
駆動部は、ゲートドライバＧＤ、ソースドライバＳＤ、及び制御回路ＣＮＴを備えている。ゲートドライバＧＤ及びソースドライバＳＤは、それらの少なくとも一部が表示パネルＰＮＬに形成されている。制御回路ＣＮＴは、表示パネルＰＮＬに実装される図示しない駆動ＩＣチップやフレキシブル・プリント・回路基板などに備えられている。
【００１５】
各ゲート配線ＧＬは、表示エリアＤＡの外部に延出し、ゲートドライバＧＤと電気的に接続されている。各ソース配線ＳＬは、表示エリアＤＡの外部に延出し、ソースドライバＳＤと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤ等の周辺回路は、詳述しないが、Ｎ型の薄膜トランジスタ、Ｐ型の薄膜トランジスタ、Ｎ型及びＰ型を組み合わせた相補型の薄膜トランジスタなどを備えている。
【００１６】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。スイッチング素子ＳＷは、例えばＮ型の薄膜トランジスタによって構成されている。スイッチング素子ＳＷは、ゲート電極ＧＥ、ソース電極ＳＥ、及びドレイン電極ＤＥを備える。ゲート電極ＧＥは、ゲート配線ＧＬに接続されている。例えばソース電極ＳＥは、ソース配線ＳＬに接続されている。例えばドレイン電極ＤＥは、画素電極ＰＥに接続されている。
【００１７】
各画素電極ＰＥと共通電極ＣＥとの間には容量が形成され、各画素ＰＸの表示に必要な画像信号（電圧）が保持される。共通電極ＣＥは、共通配線ＣＬを介して制御回路ＣＮＴに接続されている。なお、図示した例では、制御回路ＣＮＴから共通電極ＣＥに対してコモン電位が供給される場合について説明したが、この例に限らず、制御回路ＣＮＴとは別に、コモン電位を供給する駆動回路が設けられても良い。
【００１８】
制御回路ＣＮＴは、外部信号源から供給される外部信号に基づいて、表示エリアＤＡに画像を表示するために必要な各種信号を生成し、ゲートドライバＧＤ及びソースドライバにそれぞれ出力する。また、制御回路ＣＮＴは、共通電極ＣＥに対してコモン電位（ＶＣＯＭ）を印加する。
【００１９】
ゲートドライバＧＤは、各ゲート配線ＧＬに走査信号を供給する。ソースドライバＳＤは、各ソース配線ＳＬに画像信号を供給する。同一のゲート配線ＧＬに接続されたスイッチング素子ＳＷは、各ゲート配線ＧＬに供給された走査信号に基づいて導通状態又は非導通状態に切り替えられる。
【００２０】
スイッチング素子ＳＷが導通状態のときにソース配線ＳＬに供給された画像信号は、スイッチング素子ＳＷを介して画素電極ＰＥに供給される。このとき、画素電極ＰＥの電位と共通電極ＣＥとの間の電位差に応じて電界が形成される。液晶層に含まれる液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成された電界によってその配向方向が制御される。各画素ＰＸに書き込まれた画像信号は、次の画像信号が書き込まれるまでの間、画素電極ＰＥと共通電極ＣＥとの間の容量により保持される。
【００２１】
本実施形態の表示パネルＰＮＬは、例えば、その背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、その前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、及び、透過表示機能及び反射表示機能を備えた半透過型のいずれであっても良い。
【００２２】
また、ここでは、表示パネルＰＮＬの詳細な構成については説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面に対して垂直な縦電界を利用する表示モード、基板主面に対して傾斜した斜め電界を利用する表示モード、或いは、それらを組み合わせて利用する表示モードに対応した構成を有していても良い。横電界を利用する表示モードでは、表示パネルＰＮＬを構成する一方の基板に画素電極ＰＥ及び共通電極ＣＥの双方が備えられた構成が適用可能である。縦電界や斜め電界を利用する表示モードでは、表示パネルＰＮＬを構成する一方の基板に画素電極ＰＥが備えられ、他方の基板に共通電極ＣＥが備えられた構成が適用可能である。
【００２３】
図２は、図１に示した表示パネルＰＮＬの一部の画素パターンの一例を概略的に示す平面図である。ここでは、表示パネルＰＮＬを構成する一方の基板であるアレイ基板ＡＲの平面図が示されている。図中において、第１方向Ｘ及び第２方向Ｙは、互いに交差している。なお、第１方向Ｘ及び第２方向Ｙは、一例では直交しているが、９０度以外の角度で交差していても良い。上記の基板主面とは、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面と平行な面である。
【００２４】
図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。尚、図２は、第１方向Ｘに並んだ３つの画素ＰＸの主要部のみを示しており、絶縁膜、共通電極、遮光膜等の図示は省略されている。図示した画素ＰＸは、第２方向Ｙに沿った辺が第１方向Ｘに沿った辺より長い長方形である。しかしながら、画素ＰＸの形状は、長方形に限定されず、適宜に変更することが可能である。
【００２５】
アレイ基板ＡＲは、ゲート配線ＧＬ、ソース配線ＳＬ１乃至ＳＬ３、スイッチング素子ＳＷ、画素電極ＰＥなどを備えている。ゲート配線ＧＬは、梯子状に形成されている。すなわち、ゲート配線ＧＬは、第１部分ＧＬａ、第２部分ＧＬｂ、接続部ＧＬｃを備えている。第１部分ＧＬａ及び第２部分ＧＬｂは、それぞれほぼ一定の幅を有し、第１方向Ｘに延出している。第１部分ＧＬａ及び第２部分ＧＬｂは、第２方向Ｙに並んでいる。第１部分ＧＬａは、第２部分ＧＬｂよりも画素電極ＰＥに近接する側に位置している。第１部分ＧＬａは、スイッチング素子ＳＷの第１ゲート電極ＷＧ１及び第２ゲート電極ＷＧ２を含んでいる。接続部ＧＬｃは、各画素ＰＸにおいて第２方向Ｙに延出し、第１部分ＧＬａと第２部分ＧＬｂとを接続している。
【００２６】
ソース配線ＳＬ１乃至ＳＬ３は、それぞれ第２方向Ｙに延出し、第１方向Ｘに並んでいる。ソース配線ＳＬ１乃至ＳＬ３は、それぞれ第１部分ＧＬａ及び第２部分ＧＬｂと交差している。接続部ＧＬｃは、隣り合うソース配線ＳＬの間に位置している。換言すると、接続部ＧＬｃとソース配線ＳＬとは、第１方向Ｘに沿って交互に並んでいる。
【００２７】
なお、図示した例では、ソース配線ＳＬ及びゲート配線ＧＬは、直線状に延伸されているが、屈曲されていてもよい。
【００２８】
図示した３つの画素ＰＸはいずれも同一構成であるため、ここでは、ソース配線ＳＬ１及びＳＬ２の間に位置する画素ＰＸに着目して、その構成を具体的に説明する。画素ＰＸにおいて、スイッチング素子ＳＷは、ゲート配線ＧＬの第１部分ＧＬａとソース配線ＳＬ１との交差部近傍に配置されている。スイッチング素子ＳＷは、第１ゲート電極ＷＧ１と第２ゲート電極ＷＧ２とを有するダブルゲート型の薄膜トランジスタである。すなわち、スイッチング素子ＳＷを構成する半導体層ＳＣは、ゲート配線ＧＬの第１部分ＧＬａと重なる２つの領域を有している。
【００２９】
具体的には、半導体層ＳＣは、概略Ｕ字状に形成され、第１領域ＳＣ１、第２領域ＳＣ２、及び、第３領域ＳＣ３を有している。
【００３０】
第１領域ＳＣ１は、ソース配線ＳＬ１の下方において第２方向Ｙに延出し、第１部分ＧＬａと交差しているが、第２部分ＧＬｂとは交差していない。第１領域ＳＣ１は、その一端側でコンタクトホールＣＨ１を介してソース配線ＳＬ１と電気的に接続され、その他端側は第１部分ＧＬａと第２部分ＧＬｂとの間に位置している。第１ゲート電極ＷＧ１は、第１部分ＧＬａのうち、第１領域ＳＣ１と交差する領域に相当する。
【００３１】
第２領域ＳＣ２は、ソース配線ＳＬ１と接続部ＧＬｃとの間から画素電極ＰＥに向かって第２方向Ｙに延出し、第１部分ＧＬａと交差しているが、第２部分ＧＬｂとは交差していない。第２領域ＳＣ２は、その一端側で拡張されコンタクトホールＣＨ２及び中継電極ＲＥを介して画素電極ＰＥと電気的に接続され、その他端側は第１部分ＧＬａと第２部分ＧＬｂとの間に位置している。第２ゲート電極ＷＧ２は、第１部分ＧＬａのうち、第２領域ＳＣ２と交差する領域に相当する。接続部ＧＬｃは、第２領域ＳＣ２とソース配線ＳＬ２との間に位置している。
【００３２】
第３領域ＳＣ３は、第１部分ＧＬａと第２部分ＧＬｂとの間に位置し、第１方向Ｘに延出し、第１領域ＳＣ１と第２領域ＳＣ２とを接続している。
【００３３】
画素電極ＰＥは、コンタクト部ＰＥａ、及び、電極部ＰＥｂを有している。コンタクト部ＰＥａは、中継電極ＲＥと重なり、後に詳述する開口部１５ａ，１６ａ，ＣＥａを介して中継電極ＲＥと電気的に接続されている。電極部ＰＥｂは、コンタクト部ＰＥａから第２方向Ｙに延出している。電極部ＰＥｂは、第２方向Ｙに沿ってスリット状の開口部ＰＥｃを有している。開口部ＰＥｃは、電極部ＰＥｂに複数形成されてもよいし、省略されてもよい。
【００３４】
本実施形態のゲート配線ＧＬにおいては、第１部分ＧＬａの幅は、スイッチング素子ＳＷのチャネル長により決定される。第２部分ＧＬｂの幅は、半導体層ＳＣや画素電極ＰＥと重ならない領域の幅に合わせて適宜決定することができ、第１部分ＧＬａの幅よりも大きくすることができる。一方で、第２部分ＧＬｂの幅を拡張することは、第２方向Ｙに隣接する画素間のピッチを拡大すること、あるいは、各画素の第２方向Ｙの長さを縮小することに繋がる。このため、第２部分ＧＬｂの幅は、ゲート配線ＧＬとして要求される抵抗値を達成できる程度に決定されることが望ましい。
【００３５】
なお、図示した例では、１つの画素ＰＸに、１つの接続部ＧＬｃが設けられているが、複数の接続部が設けられていても良い。
【００３６】
図３は、画素ＰＸを区画する遮光膜ＢＭが形成される領域の一例を示す平面図である。ここでは、表示パネルＰＮＬを構成する他方の基板である対向基板ＣＴの平面図が示されている。なお、図２に示したアレイ基板ＡＲの主要部については点線で図示している。
【００３７】
遮光膜ＢＭは、ソース配線ＳＬ、ゲート配線ＧＬ、及び、スイッチング素子ＳＷと重なるように配置されている。また、遮光膜ＢＭは、画素電極ＰＥのうち、コンタクト部ＰＥａと重なるように配置され、各画素ＰＸを区画している。すなわち、遮光膜ＢＭは、画素電極ＰＥのうち電極部ＰＥｂを露出する開口部ＯＰを有している。開口部ＯＰは、実質的に表示に寄与する領域に相当する。
【００３８】
図４は、図２に示したＩＶ−ＩＶ線に沿った表示パネルＰＮＬの断面図を示している。
【００３９】
表示パネルＰＮＬは、アレイ基板ＡＲと、対向基板ＣＴと、液晶層ＬＱとを備えている。対向基板ＣＴは、アレイ基板ＡＲに対向している。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持されている。
【００４０】
アレイ基板ＡＲは、第１絶縁基板１０、遮光層１１、第１乃至第５絶縁膜１２乃至１６、スイッチング素子ＳＷ、共通電極ＣＥ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
【００４１】
第１絶縁基板１０は、例えばガラスや樹脂等の絶縁材料から形成されている。遮光層１１は、第１絶縁基板１０上に形成されている。遮光層１１は、図示しないバックライトユニットから半導体層ＳＣに向かう光を遮光する。第１絶縁膜１２は、遮光層１１を覆うとともに、第１絶縁基板１０の上にも形成されている。
【００４２】
スイッチング素子ＳＷを構成する半導体層ＳＣは、第１絶縁膜１２の上に形成されている。半導体層ＳＣは、例えば多結晶シリコンから形成されている。しかしながら、半導体層ＳＣは、例えば非晶質シリコン等の他のシリコン系材料から形成されてもよく、あるいは、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物を含む酸化物半導体から形成されてもよい。半導体層ＳＣが酸化物半導体により形成される場合は、遮光層１１は省略されてもよい。
【００４３】
第２絶縁膜１３は、半導体層ＳＣを覆うとともに、第１絶縁膜１２の上にも形成されている。
【００４４】
第１ゲート電極ＷＧ１及び第２ゲート電極ＷＧ２は、第２絶縁膜１３上に形成されている。なお、遮光層１１は、第１ゲート電極ＷＧ１及び第２ゲート電極ＷＧ２と対向する位置の半導体層ＳＣの直下に位置していることが望ましい。
【００４５】
第３絶縁膜１４は、第１ゲート電極ＷＧ１及び第２ゲート電極ＷＧ２を覆うとともに、第２絶縁膜１３上にも形成されている。第１乃至第３絶縁膜１２乃至１４は、例えば酸化シリコンや窒化シリコン等の無機絶縁材料から形成されている。
【００４６】
ソース配線ＳＬ１及び中継電極ＲＥは、第３絶縁膜１４の上に形成されている。ソース配線ＳＬ１は、第３絶縁膜１４及び第２絶縁膜１３を貫通するコンタクトホールＣＨ１を介して、半導体層ＳＣの一端部に接続されている。中継電極ＲＥは、第３絶縁膜１４及び第２絶縁膜１３を貫通するコンタクトホールＣＨ２を介して半導体層ＳＣの他端部に接続されている。
【００４７】
第４絶縁膜１５は、ソース配線ＳＬ１及び中継電極ＲＥを覆うとともに、第３絶縁膜１４の上にも形成されている。第４絶縁膜１５の中継電極ＲＥと重なる領域には、開口部１５ａが設けられている。第４絶縁膜１５は、例えば透過性を有する樹脂等の有機絶縁材料により形成されている。
【００４８】
共通電極ＣＥは、第４絶縁膜１５の上に形成されている。共通電極ＣＥは、開口部ＣＥａを有している。開口部ＣＥａは、開口部１５ａに重畳し、且つ、開口部１５ａより若干大きなサイズを有している。
【００４９】
第５絶縁膜１６は、共通電極ＣＥを覆うとともに、第４絶縁膜１５の上にも形成されている。第５絶縁膜１６は、例えば窒化シリコンにより形成されている。開口部１５ａの底部において、第５絶縁膜１６には、中継電極ＲＥを露出する開口部１６ａが設けられている。
【００５０】
画素電極ＰＥは、第５絶縁膜１６上に形成され、開口部１６ａ内に形成された画素電極ＰＥは、中継電極ＲＥと接続されている。
【００５１】
第５絶縁膜１６及び画素電極ＰＥは、第１配向膜ＡＬ１により覆われている。
【００５２】
一方、対向基板ＣＴは、第２絶縁基板２０、遮光膜ＢＭ、カラーフィルタ２１、オーバーコート層２２、第２配向膜ＡＬ２などを備えている。第１絶縁基板１０は、例えばガラスや樹脂等の絶縁材料から形成されている。遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＡＲと対向する内面２０Ａに形成され、図３を参照して説明した通り、画素ＰＸを区画している。カラーフィルタ２１は、内面２０Ａに形成され、その一部が遮光層ＢＭに重なっている。このようなカラーフィルタ２１は、図３に示した各画素ＰＸの開口部ＯＰに配置されている。カラーフィルタ２１は、詳述しないが、赤色、緑色、青色などに着色された樹脂材料によって形成されている。オーバーコート層２２は、カラーフィルタ２１を覆っている。オーバーコート層２２は、透明な樹脂材料によって形成されている。オーバーコート層２２は、第２配向膜ＡＬ２により覆われている。
【００５３】
以上のように構成されたアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２とが対向するように配置され、図示しないシール材により貼り合わされている。アレイ基板ＡＲの第１配向膜ＡＬ１と、対向基板ＣＴの第２配向膜ＡＬとの間には、液晶分子を含む液晶組成物が封入され、液晶層ＬＱが形成されている。
【００５４】
第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、第１絶縁基板１０及び第２絶縁基板２０の主面と平行な面内において、同一方向に配向処理されている。このため、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態では、液晶層ＬＱに含まれる液晶分子は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向に初期配向する。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子は、初期配向とは異なる方向に配向する。
【００５５】
図５は、ゲートドライバＧＤとゲート配線ＧＬとが接続される領域を拡大して示している。
【００５６】
ゲート配線ＧＬは、上記の通り、表示領域ＤＡにおいては、第１部分ＧＬａ、第２部分ＧＬｂ、及び、接続部ＧＬｃを有する梯子状に形成されている。このゲート配線ＧＬは、表示領域ＤＡの外側の非表示領域ＮＤＡにおいてゲートドライバＧＤと接続される端部ＧＬＥを有している。端部ＧＬＥは、必ずしも表示領域ＤＡと同様の形状である必要はなく、図示した例のように、帯状に形成されていても良い。端部ＧＬＥの幅Ｗ３は、少なくとも第１部分ＧＬａの幅Ｗ１より大きく、第１部分ＧＬａの幅Ｗ１と第２部分ＧＬｂの幅Ｗ２との和以上の幅を有していることが望ましい。
【００５７】
本実施形態によれば、ゲート配線ＧＬは、スイッチング素子ＳＷの第１電極ＷＧ１及び第２電極ＷＧ２を構成する第１部分ＧＬａと、第１部分ＧＬａと並んだ第２部分ＧＬｂとを備え、各画素ＰＸにおいて、第１部分ＧＬａと第２部分ＧＬｂとが接続部ＧＬｃにより接続されている。このため、ゲート配線ＧＬが第１部分ＧＬａのみの直線状に形成された場合と比較して、ゲート配線ＧＬにおいて実質的に走査信号を伝送するための伝送経路の幅を拡張することができ、ゲート配線ＧＬの抵抗値を低下させることができる。したがって、各ゲート配線ＧＬに割り当てられる信号書込時間が短縮したとしても、ゲート配線ＧＬの配線抵抗による信号の劣化を抑制することができ、表示品質の劣化を抑制することができる。
【００５８】
また、ゲート配線ＧＬを第１部分ＧＬａと第２部分ＧＬｂとから構成することにより、第１部分ＧＬａの幅を増大させることなく、ゲート配線ＧＬの抵抗値を減少することができる。したがって、スイッチング素子ＳＷを構成する薄膜トランジスタのチャネル長を増大させることなく、ゲート配線ＧＬの抵抗値を減少することができる。
【００５９】
さらに、ゲート配線ＧＬの第１部分ＧＬａと第２部分ＧＬｂとは、第１方向Ｘに配置された複数の画素ＰＸに対して連続して形成されている。したがって、例えば第１部分ＧＬａが複数の画素において連続して形成されていない場合、すなわち、第１部分ＧＬａが、画素毎に分割して形成され、第２部分ＧＬｂが複数の画素ＰＸに対して連続して形成され、各画素において接続部ＧＬｃにより第２部分ＧＬｂと第１部分ＧＬａとが接続された構成と比較して、ゲート配線ＧＬ全体の抵抗値を下げることができる。すなわち、第１部分ＧＬａが画素毎に分割されている場合と比較して、ゲート配線ＧＬの抵抗値を下げるために必要な第２部分ＧＬｂの面積を小さくすることができる。この結果、表示に寄与する領域の面積を十分に確保したまま、ゲート配線ＧＬの抵抗値を下げることができる。
（第２実施形態）
【００６０】
図６は、第２実施形態に係る表示装置ＤＳＰ２の配線パターンの一例を示す平面図である。
【００６１】
第２実施形態は、第１実施形態と比較して、スイッチング素子ＳＷの半導体層ＳＣが概略Ｌ字状に形成された点で相違している。すなわち、半導体層ＳＣは、ゲート配線ＧＬの第１部分ＧＬａと接続部ＧＬｃとそれぞれ交差している。以下、主な相違点について説明する。
【００６２】
半導体層ＳＣは、第１領域ＳＣ１と、第４領域ＳＣ４とを有している。
【００６３】
第１領域ＳＣ１は、第１実施形態と同様に、ソース配線ＳＬ１の下方において第２方向Ｙに延出し、第１部分ＧＬａと交差している。第１領域ＳＣ１の一端側は、コンタクトホールＣＨ１を介してソース配線ＳＬ１と電気的に接続されている。第１領域ＳＣ１の他端側は、第１部分ＧＬａと第２部分ＧＬｂとの間に位置している。スイッチング素子ＳＷの第１ゲート電極ＷＧ１は、第１部分ＧＬａのうち、第１領域ＳＣ１と交差する領域に相当する。
【００６４】
第４領域ＳＣ４は、第１部分ＧＬａと第２部分ＧＬｂとの間において、第１方向Ｘに延出し、接続部ＧＬｃと交差している。第４領域ＳＣ４の一端側は、第１領域ＳＣ１と接続されている。第４領域ＳＣ４の他端側は、接続部ＧＬｃとソース配線ＳＬ２との間に位置し、コンタクトホールＣＨ２及び中継電極ＲＥを介して画素電極ＰＥと電気的に接続されている。スイッチング素子ＳＷの第２電極ＷＧ２は、接続部ＧＬｃのうち、第４領域ＳＣ４と交差する領域に相当する。
【００６５】
本実施形態において、第１部分ＧＬａの幅、第２部分ＧＬｂの幅、及び接続部ＧＬｃの幅は、ほぼ等しくされているが、第２部分ＧＬｂの幅を第１部分ＧＬａの幅及び接続部ＧＬｃの幅より広くすることも可能である。
【００６６】
本実施形態においても、第１実施形態と同様の効果が得られる。さらに、本実施形態によれば、画素電極ＰＥとスイッチング素子ＳＷとの接続部ＣＰは、第１部分ＧＬａと第２部分ＧＬｂとの間で、接続部ＧＬｃとソース配線ＳＬの間に形成されている。すなわち、接続部ＣＰは、ゲート配線ＧＬが設けられる領域内に設けられている。したがって、接続部ＣＰをゲート配線が設けられる領域の外に形成する場合と比較して、表示に寄与する領域の面積を大きくすることができる。
（第３実施形態）
【００６７】
図７は、第３実施形態に係る表示装置ＤＳＰ３の配線パターンの一例を概略的に示す平面図である。
【００６８】
第３実施形態は、上記の第１及び第２実施形態と比較して、スイッチング素子ＳＷがシングルゲート構造の薄膜トランジスタである点で相違している。以下、主な相違点について説明する。
【００６９】
本実施形態において、半導体層ＳＣは、第１部分ＧＬａと第２部分ＧＬｂとの間に位置し、第１方向Ｘに延出している。半導体層ＳＣは、ソース配線ＳＬ１とＳＬ２との間で接続部ＧＬｃのみと交差している。半導体層ＳＣの一端側は、ソース配線ＳＬ１の下方に位置し、コンタクトホールＣＨ１を介してソース配線ＳＬ１と電気的に接続されている。半導体層ＳＣの他端側は、接続部ＧＬｃとソース配線ＳＬ２との間に位置し、コンタクトホールＣＨ２及び中継電極ＲＥを介して画素電極ＰＥと電気的に接続されている。スイッチング素子ＳＷのゲート電極Ｇは、接続部ＧＬｃのうち、半導体層ＳＣと交差する領域に相当する。
【００７０】
本実施形態によれば、梯子型のゲート配線ＧＬを用いることにより、シングルゲート構造の薄膜トランジスタに対しても、第１、第２実施形態と同様の効果が得られる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１０…第１絶縁基板、１１…遮光層、１２…第１絶縁膜、１３…第２絶縁膜、１４…第３絶縁膜、１５…第４絶縁膜、１６…第５絶縁膜、２０…第２絶縁基板、２１…カラーフィルタ、２２…オーバーコート層、ＳＬ…ソース配線、ＧＬ…ゲート配線、ＧＬａ…第１部分、ＧＬｂ…第２部分、ＧＬｃ…接続部、ＳＣ…半導体層、ＷＧ１…第１ゲート電極、ＷＧ２…第２ゲート電極、Ｇ…ゲート電極、ＣＨ１、ＣＨ２…コンタクトホール、ＲＥ…中継電極、ＣＥ…共通電極、ＰＥ…画素電極、ＡＬ１…第１配向膜、ＡＬ２…第２配向膜、ＬＱ…液晶層、ＢＭ…遮光膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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