(57)【要約】      （修正有）【課題】静電チャックとその上に置かれた基板との間のＲＦ結合の横方向及び方位角方向の両側の調整を可能にするピクセル化された静電チャックを提供する。【解決手段】ピクセル化された静電チャック（ＥＳＣ）１３２は、上で基板を受けるように構成されたワークピース支持面を有する誘電体本体と、ピクセル化されたＥＳＣ内に配置された１以上のチャッキング電極１３６Ａ、１３６Ｂ・・・と、複数のピクセル電極１４０とを含む。複数のピクセル電極１４０は、浮いた状態と接地された状態との間で切り換え可能である、グランド１４２に対して可変容量を有する、又はそれらの両方である。ピクセル電極及びチャッキング電極は、ワークピース支持面に基板を静電チャックするように動作可能な回路を形成する。【選択図】図４
2017201700.tif 000002
【特許請求の範囲】
【請求項１】
静電チャック（ＥＳＣ）用のチャッキング回路であって、チャッキング回路は、
ワークピース支持面を有する誘電体本体であって、誘電体本体は、
内部に配置されたチャッキング電極と、
誘電体本体内に配置されたピクセル電極であって、ピクセル電極は、浮いた状態と接地された状態との間で切り換え可能であり、ピクセル電極は、接地された状態のときにグランドまでの電圧制御可変コンデンサ回路に電気的に結合されるピクセル電極とを含む誘電体本体と、
チャッキング電極及びピクセル電極を含むチャッキング回路であって、チャッキング回路は、基板をワークピース支持面に静電チャックするように動作可能であるチャッキング回路とを含むチャッキング回路。
【請求項２】
電圧制御可変コンデンサ回路は、
減結合抵抗を有する複数の分岐であって、分岐は、
複数の可変コンデンサと、
それぞれの分岐上で可変コンデンサと結合された複数の固定コンデンサとを含む分岐と、
複数の分岐に結合された薄膜トランジスタとを含む、請求項１記載のチャッキング回路。
【請求項３】
複数の分岐は、５オームの抵抗を提供するそれぞれの減結合抵抗を有する６つの分岐を含む、請求項２記載のチャッキング回路。
【請求項４】
薄膜トランジスタは、どの１以上の分岐が浮いているか、及びどの１以上の分岐がピクセル電極をグランドに結合するかを選択する、請求項２記載のチャッキング回路。
【請求項５】
複数の分岐のうちの各々の分岐の合計静電容量は、それぞれの可変コンデンサ及びそれぞれの固定コンデンサの和である、請求項２記載のチャッキング回路。
【請求項６】
複数の分岐のうちの第１分岐は、各々が３．４ｐＦの静電容量を有する６つの可変コンデンサからなり、６つの可変コンデンサは、７４ｐＦの静電容量を有する第１固定コンデンサと並列に配置され、第１分岐は１６ｐＦの合計静電容量を有する、請求項２記載のチャッキング回路。
【請求項７】
第２〜第６分岐は、同様に構成され、それぞれ８ｐＦ、４ｐＦ、２ｐＦ、１ｐＦ、及び０．５ｐＦの合計静電容量を有する、請求項２記載のチャッキング回路。
【請求項８】
３．４ｐＦ未満の合計静電容量を有する第４〜第６分岐は、それぞれの固定コンデンサと並列又は直列に１つのＭＥＭＳ可変コンデンサを使用する、請求項７記載のチャッキング回路。
【請求項９】
可変コンデンサは、０ｐＦ〜３．４ｐＦを提供することができる、請求項２記載のチャッキング回路。
【発明の詳細な説明】
【背景】
【０００１】
（分野）
本明細書に記載される実施形態（インプリメンテーション）は、概して、半導体製造に
関し、より具体的には、静電チャック及びその使用方法に関する。
【０００２】
（関連技術の説明）
デバイスパターンのフィーチャーサイズが小さくなるにつれて、これらのフィーチャー
のクリティカルディメンジョン（ＣＤ）の要件は、安定的で再現性のあるデバイス性能に
対するより重要な基準となる。処理チャンバ内で処理された基板全域に亘る許容されるＣ
Ｄ変動は、チャンバの非対称性（例えば、チャンバ及び基板の温度、フローコンダクタン
ス、及びＲＦ場）に起因して達成することが困難である。
【０００３】
静電チャックを利用する処理では、基板の表面全域に亘るエッチングの均一性は、基板
下のチャックの不均質構造に起因して困難である。例えば、静電チャックの一部の領域は
、ガス穴を有しており、同時に、他の領域は、ガス穴から横方向にオフセットされている
リフトピン穴を有する。更に他の領域は、チャッキング電極を有しており、同時に、他の
領域は、チャッキング電極から横方向にオフセットされたヒータ電極を有している。チャ
ックの不均質構造は、基板の表面全域に亘るエッチングに直接影響を与える高周波（ＲＦ
）場の不均一性をもたらす。
【０００４】
静電チャックの構造は、横方向及び方位角方向の両方にばらつく可能性があり、チャッ
クと基板との間のＲＦ場の均一性は複雑で、達成するのが非常に困難であり、その結果、
チャック表面全域に亘るＲＦ場内の局所的なばらつきをもたらす。プラズマベースの処理
は、静電チャックへの小さな局所的なＲＦ結合のばらつきに非常に敏感である可能性があ
る。したがって、局所的なＲＦ結合のばらつきは、基板の表面に沿った処理結果の不均一
性をもたらす。
【０００５】
したがって、改良された静電チャックが必要とされている。
【概要】
【０００６】
本明細書に記載の実施形態は、静電チャックとその上に置かれた基板との間のＲＦ結合
の横方向及び方位角方向の両側の調整を可能にするピクセル化された静電チャックを提供
する。一実施形態では、ピクセル化された静電チャック（ＥＳＣ）は、上で基板を受ける
ように構成されたワークピース支持面を有する誘電体本体と、ピクセル化されたＥＳＣ内
に配置された１以上のチャッキング電極と、複数のピクセル電極とを含むことができる。
複数のピクセル電極は、浮いた状態と接地された状態との間で切り換え可能である、グラ
ンドに対して可変容量を有する、又はそれらの両方である。ピクセル電極及びチャッキン
グ電極は、ワークピース支持面に基板を静電チャックするように動作可能な回路を形成す
る。
【０００７】
別の一実施形態では、処理チャンバが提供される。処理チャンバは、ピクセル化された
静電チャック（ＥＳＣ）が内部に配置されたチャンバ本体を含む。ピクセル化されたＥＳ
Ｃは、上述のように構成することができる。
【０００８】
更に別の一実施形態では、ピクセル化された静電チャック内に形成された主チャッキン
グ電極に電力を印加する工程と、ピクセル化された静電チャックに基板を固定するために
ピクセル化された静電チャック内で横方向に分布した複数のピクセル電極のうちの１以上
をグランドに選択的に結合する工程と、ピクセル化された静電チャック上で基板を処理す
る工程とを含む基板を処理するための方法が提供される。
【図面の簡単な説明】
【０００９】
本発明の上述した構成を詳細に理解することができるように、上記に簡単に要約した本
発明のより具体的な説明を、実施形態を参照して行う。実施形態のいくつかは添付図面に
示されている。しかしながら、添付図面は本発明の典型的な実施形態を示しているに過ぎ
ず、したがってこの範囲を制限していると解釈されるべきではなく、本発明は他の等しく
有効な実施形態を含み得ることに留意すべきである。
【図１】ピクセル化された静電チャックの一実施形態を有する処理チャンバの概略断面側面図である。
【図２】ピクセル化された静電チャック及び基板支持アセンブリの部分を詳細に示す部分断面概略側面図である。
【図３】ピクセル化された静電チャック内で調整可能なコンデンサ及び電極のためのレイアウトを示す部分上面平面図である。
【図４】ピクセル化された静電チャック内のコンデンサに対する簡略化された配線図を示す、図３の切断線Ａ−Ａに沿った断面図である。
【図５】ＲＦ可変コンデンサを示す部分配線概略図である。
【図６】ピクセル化された静電チャックを利用して基板を処理するための一実施形態のフロー図である。
【００１０】
理解を促進するために、図面に共通する同一の要素を示す際には可能な限り同一の参照
番号を使用している。一実施形態で開示された要素を、特に説明することなく、他の実施
形態で有益に利用してもよいと理解される。
【詳細な説明】
【００１１】
半導体業界は、電子的フィーチャーサイズをサブナノメートルレベルに低減していくに
つれて、エッチレート及びＣＤ均一性の要件もまた、原子サイズに近づいているオングス
トロームレベルまで縮小している。このような場合には、基板温度は、非常に均一（例え
ば、２０ｎｍ未満のノードに対して約０．５℃未満）であるか、又は基板全域に亘って処
理の均一性を調整するために、非常に細かい分解能で調整可能であるかのいずれかでなけ
ればならない。しかしながら、１０ｎｍ未満の半導体技術のノードにとって、０．２５℃
以下の低い温度均一性でさえ、処理の均一性を維持するのには十分ではない。処理の均一
性に影響を与える要因の１つは、静電チャックのパック内のチャッキング電極の誘電体深
さである。誘電体深さは、パックの上部と、チャッキング電極を含む高電圧グリッドとの
間の距離である。パックの基板支持面と誘電体深さのトポグラフィの両者は、基板のＥＳ
ＣへのＲＦ結合に著しく影響を与える。高周波（ＲＦ）の基板への強力な結合は、エッチ
ング速度を増加させることができ、その逆も成り立つ。したがって、ＥＳＣ全域に亘って
横方向にグランドへのワークピースの局所静電容量を制御することは、本明細書に開示さ
れる発明が、横方向及び／又は方位角方向のエッチング速度の均一性の調整のための、及
び／又はＥＳＣを使用して実行される処理のＣＤ制御のための効果的な処理制御属性とし
て実証されてきた重要な処理制御パラメータである。
【００１２】
本明細書に記載の実施形態は、ピクセル化されたＥＳＣ及びワークピース（例えば、基
板）のＲＦ結合の横方向と方位角方向の局所的調整を可能にし、次に、ピクセル化された
ＥＳＣ上の基板のグランドへの横方向のＲＦ結合の横方向及び方位角方向の調整を可能に
するピクセル化された静電チャック（ＥＳＣ）を提供する。更に、ピクセル化されたＥＳ
Ｃ内の静電容量の局所的なばらつきの制御は、基板のグランドへの結合に対して、ＲＦ結
合によって影響される処理のばらつきを排除する、又はいくつかのケースでは誘導するこ
とにより、上で実行される処理を実質的に促進する。このように、ピクセル化されたＥＳ
Ｃは、オングストロームレベルのエッチング速度と、基板全域に亘るほぼ任意の場所の間
でのクリティカルディメンジョン（ＣＤ）の均一性の制御を可能にする。ピクセル化され
たＥＳＣ上で処理される基板のためにＲＦ結合を調整するための方法もまた、本明細書中
に記載される。ピクセル化されたＥＳＣは、エッチング処理チャンバ内において以下で説
明されるが、ピクセル化されたＥＳＣは、他のタイプのプラズマ処理チャンバ（とりわけ
、物理蒸着チャンバ、化学蒸着チャンバ、イオン注入チャンバなど）、及びＥＳＣの基板
支持面全域に亘るＲＦプロファイルの方位角方向、横方向、及び／又は局所的な調整のう
ちの少なくとも１つが望ましい他のシステムで使用することができる。また、ピクセル化
された電極は、半導体処理に使用されないものを含む他の表面のＲＦバイアス又は結合を
制御するために使用することもできることが理解される。
【００１３】
１以上の実施形態では、ピクセル化されたＥＳＣは、チャンバの不均一性（例えば、温
度、フローコンダクタンス、電場、プラズマ密度等）を補償するためにピクセル電極を利
用することによって、真空処理（例えば、エッチング、堆積、注入など）の間に、端部又
は基板全域に亘る他の位置でクリティカルディメンジョン（ＣＤ）のばらつきの補正を可
能にする。また、いくつかの実施形態は、基板のグランドへの静電容量をどこでも約２０
ｐＦ〜約数百ｐＦに制御する能力を実証した。
【００１４】
図１は、ピクセル化されたＥＳＣ１３２を有する例示的なエッチング処理チャンバ１０
０の断面模式図である。上述したように、ピクセル化されたＥＳＣ１３２は、他の処理チ
ャンバ（例えば、とりわけ、プラズマ処理チャンバ、アニーリングチャンバ、物理蒸着チ
ャンバ、化学蒸着チャンバ、及びイオン注入チャンバ）並びに表面又はワークピース（例
えば、基板）をグランドへ結合するＲＦプロファイルを制御する能力が望ましい他のシス
テムで使用してもよい。表面（すなわち、ピクセル化されたＥＳＣ１３２の基板支持面）
の多くの個別の領域全域に亘るＲＦ結合の独立した局所的制御は、ＲＦプロファイルの横
方向及び／又は方位角方向の調整、及び局所的ＲＦ凹凸（例えば、エッチング処理チャン
バ１００内の局所的処理結果に影響を与える可能性がある高い又は低いＲＦ結合）の低減
を有益に可能にする。
【００１５】
処理チャンバ１００は、接地されたチャンバ本体１０２を含む。チャンバ本体１０２は
、内部容積１２４を囲む、壁１０４、底部１０６、及び蓋１０８を含む。基板支持アセン
ブリ１２６は、内部容積１２４内に配置される。ピクセル化されたＥＳＣ１３２は、基板
支持アセンブリ１２６上に配置され、処理中に上で基板１３４を支持する。
【００１６】
処理チャンバ１００の壁１０４は、開口部（図示せず）を含み、それを通って基板１３
４は、内部容積１２４の内外にロボット搬送させることができる。ポンピングポート１１
０は、チャンバ本体１０２の壁１０４又は底部１０６のうちの１つの中に形成され、ポン
ピングシステム（図示せず）に流体接続されている。ポンピングシステムは、処理副生成
物を除去しながら、処理チャンバ１００の内部容積１２４内の真空環境を維持するために
利用される。
【００１７】
ガスパネル１１２は、チャンバ本体１０２の蓋１０８又は壁１０４の少なくとも１つを
貫通して形成された１以上の入口ポート１１４を介して処理チャンバ１００の内部容積１
２４に処理ガス及び／又は他のガスを供給する。ガスパネル１１２により供給される処理
ガスは、内部容積１２４内で励起され、これによってピクセル化されたＥＳＣ１３２上に
配置された基板１３４を処理するために使用されるプラズマ１２２を形成する。処理ガス
は、チャンバ本体１０２の外側に位置するプラズマアプリケータ１２０から処理ガスに誘
導結合されるＲＦ電力によって励起することができる。図１に示される実施形態では、プ
ラズマアプリケータ１２０は、ＲＦ電源１１６又は容量結合プラズマ（ＣＣＰ）チャンバ
に整合回路１１８を介して結合された同軸コイルの組である。
【００１８】
コントローラ１４８は、処理チャンバ１００に結合され、これによって処理チャンバ１
００の動作及び基板１３４の処理を制御する。コントローラ１４８は、様々なサブプロセ
ッサ及びサブコントローラを制御するために工業環境で使用することができる汎用データ
処理システムの任意の形態のうちの１つとすることができる。一般的に、コントローラ１
４８は、他の一般的な構成要素の中でもとりわけメモリ１７４及び入力／出力（Ｉ／Ｏ）
回路１７６と通信する中央処理装置（ＣＰＵ）１７２を含む。コントローラ１４８のＣＰ
Ｕによって実行されるソフトウェア命令は、処理チャンバに、例えば、内部容積１２４内
にエッチャントガス混合物（すなわち、処理ガス）を導入させる、プラズマアプリケータ
１２０からＲＦ電力を印加することによって処理ガスからプラズマ１２２を形成させる、
及び基板１３４上に存在する材料の層をエッチングさせる。
【００１９】
基板支持アセンブリ１２６は、一般的に、少なくとも基板支持体を含む。図１の実施形
態では、基板支持体は、静電チャックであり、ピクセル化されたＥＳＣ１３２として後述
する。基板支持アセンブリ１２６は、更にヒータセンブリ１７０を含むことができる。基
板支持アセンブリ１２６はまた、冷却ベース１３０を含むことができる。あるいはまた、
冷却ベースは、基板支持アセンブリ１２６から分離させることができる。基板支持アセン
ブリ１２６は、支持台１２５に取り外し可能に結合させることができる。支持台１２５は
、チャンバ本体１０２に取り付けられ、台座ベース１２８を含むことができる。支持台１
２５は、オプションで、ファシリティプレート１８０を含むことができる。基板支持アセ
ンブリ１２６は、基板支持アセンブリ１２６の１以上の構成要素の再生（改修）を可能に
するために、支持台１２５から定期的に取り外すことができる。
【００２０】
ファシリティプレート１８０は、複数のリフトピンを昇降させるように構成された複数
の駆動機構を収容するように構成される。また、ファシリティプレート１８０は、ピクセ
ル化されたＥＳＣ１３２及び冷却ベース１３０からの複数の流体接続を収容するように構
成される。ファシリティプレート１８０はまた、ピクセル化されたＥＳＣ１３２及びヒー
タセンブリ１７０からの複数の電気接続を収容するように構成される。数えきれない接続
が、基板支持アセンブリ１２６の外部又は内部に走ることができ、同時に、ファシリティ
プレート１８０は、それぞれの末端に接続するためのインタフェースを提供する。
【００２１】
温度制御された冷却ベース１３０は、熱伝達流体源１４４に結合される。熱伝達流体源
１４４は、冷却ベース１３０内に配置された１以上の導管１６０を通って循環された熱伝
達流体（例えば、液体、気体、又はそれらの組み合わせ）を供給する。隣接する導管を通
って流れる流体は、ピクセル化されたＥＳＣ１３２と冷却ベース１３０の異なる領域との
間の熱伝達の局所制御を可能にするために分離させることができ、これは基板１３４の横
方向温度プロファイルを制御するのに役立つ。
【００２２】
１以上の実施形態では、流体分配器が、熱伝達流体源１４４の出口と温度制御された冷
却ベース１３０との間に流体結合されてもよい。流体分配器は、導管１６０に供給される
熱伝達流体の量を制御するように動作する。流体分配器は、処理チャンバ１００の外側に
、基板支持アセンブリ１２６内に、台座ベース１２８内に、又は他の適切な場所に配置す
ることができる。
【００２３】
ヒータアセンブリ１７０は、１以上の主抵抗ヒータ１５４と、オプションで、本体１５
２内に埋め込まれた複数の二次ヒータ（図示せず）を含むことができる。主抵抗ヒータ１
５４は、チャンバ処理を実行するための温度まで基板支持アセンブリ１２６の温度を上昇
させるために提供することができる。二次ヒータは、存在する場合には、主抵抗ヒータ１
５４によって生成されたピクセル化されたＥＳＣ１３２の温度プロファイルに数℃の局所
的な調整を提供することができる。このように、主抵抗ヒータ１５４は、グローバル化さ
れたマクロスケールで動作し、一方、二次ヒータは、局所化されたミクロスケールで動作
する。主抵抗ヒータ１５４は、主ヒータ電源１５６にＲＦフィルタ１８４を介して接続さ
れる。電源１５６は、主抵抗ヒータ１５４に５００ワット以上の電力を供給することがで
きる。コントローラ１４８は、一般的に基板１３４を加熱するように設定される主ヒータ
電源１５６の動作を制御することができる。１つ以上の実施形態では、主抵抗ヒータ１５
４は、複数の横方向に分離された加熱ゾーンを含み、コントローラ１４８が主抵抗ヒータ
１５４の１つのゾーンを１以上の他のゾーンに位置する主抵抗ヒータ１５４に対して優先
的に加熱されるのを可能にする。例えば、主抵抗ヒータ１５４は、端部から中心までの温
度制御を可能にするために、複数の分離した加熱ゾーンに同心円状に配置することができ
る。
【００２４】
あるいはまた、１以上の主抵抗ヒータ１５４及び／又は二次ヒータは、ピクセル化され
たＥＳＣ内に形成されてもよい。主抵抗ヒータ１５４と二次ヒータの両方がピクセル化さ
れたＥＳＣ１３２内に形成されたこれらの実施形態では、基板支持アセンブリ１２６は、
ヒータセンブリ１７０無しで形成することができ、ピクセル化されたＥＳＣ１３２は、冷
却ベース１３０の上に直接配置させることができる。
【００２５】
処理チャンバ１００内の基板１３４に対する表面の温度は、ポンプ、スリットバルブド
ア、プラズマ１２２、及び他の要因による処理ガスの排気によって影響される可能性があ
る。冷却ベース１３０、１以上の主抵抗ヒータ１５４、及び二次ヒータはすべて、基板１
３４の表面温度を制御するのを助長する。
【００２６】
ピクセル化されたＥＳＣ１３２は、取付面１３１と、取付面１３１と反対側のワークピ
ース面１３３とを有する。ピクセル化されたＥＳＣ１３２のワークピース面１３３は、基
板１３４とピクセル化されたＥＳＣ１３２のワークピース面１３３との間に画定される隙
間の空間に裏面熱伝達ガスを供給するためのガス流路（図示せず）を含むことができる。
ピクセル化されたＥＳＣ１３２は、ピクセル化されたＥＳＣ１３２のワークピース面１３
３上に基板１３４を昇降するためのリフトピンを収容するためのリフトピン穴（いずれも
図示せず）もまた含み、これによって処理チャンバ１００内外へのロボット搬送を促進す
る。
【００２７】
ピクセル化されたＥＳＣ１３２は、一般的に、内部に埋め込まれた１以上のチャッキン
グ電極１３６を有する誘電体本体１５０を含む。誘電体本体１５０は、１以上のピクセル
電極１４０も内部に埋め込まれることが可能である。ピクセル電極１４０は、チャッキン
グ電極１３６と同一平面上にあってもよい。ピクセル電極１４０は、チャッキング電極１
３６が散在されていることが可能であり、例えば、ピクセル電極１４０は、単一のチャッ
キング電極１３６内に形成された開口内に散在された、又は複数のチャッキング電極１３
６間に散在されたグリッド又は同心円状配列に配置することができる。
【００２８】
ピクセル電極１４０及びチャッキング電極１３６は、ＭＥＭＳ技術を直接使用してパッ
ク２２８に統合することができる。各ピクセル電極１４０は、チャッキング電極１３６に
よって隣接するピクセル電極１４０から分離することができる。ピクセル電極１４０及び
チャッキング電極１３６は、めっき、インクジェット印刷、スクリーン印刷、物理蒸着法
、スタンピング、金網、又はその他の適切な方法によって形成することができる。
【００２９】
誘電体本体１５０に戻って参照すると、誘電体本体１５０は、基板と同一又は基板より
も直径がわずかに大きくなるように構成された平らな円盤形を有することができる。ある
いはまた、誘電体本体１５０は、他の形状（例えば、長方形、正方形、又は他の平面形状
）を有していてもよい。誘電体本体１５０は、セラミックス材料（例えば、ＡｌＮ又はＡ
ｌ２Ｏ３）から製造することができる。セラミックス材料から製造された場合、誘電体本
体１５０は、パック（図２ではパック２２８として示される）と呼ぶことができる。ある
いはまた、誘電体本体１５０は、ポリマー（例えば、ポリイミド、ポリエーテルエーテル
ケトン、ポリアリールエーテルケトンなど）から製造することができる。ポリマーから製
造された場合、誘電体本体１５０は、フレックススタックと呼ぶことができる。
【００３０】
ピクセル化されたＥＳＣ１３２の本体１５０は、本体１５０用の単一の塊を形成するた
めに、圧力下で加熱された２以上の層から形成することができる。例えば、本体１５２は
、ピクセル電極１４０及びチャッキング電極１３６をその上又はその間に有するポリイミ
ド層から形成することができる。いくつかの実施形態では、主抵抗ヒータ１５４もまた同
様に、ポリイミド層の上又は間に形成することができる。あるいはまた、ピクセル化され
たＥＳＣ１３２は、セラミックス材料から形成することができる。ピクセル化されたＥＳ
Ｃ１３２は、焼結されることが可能であり、内部に埋め込まれた１以上のチャッキング電
極１３６及びピクセル電極１４０を含むことができる。
【００３１】
チャッキング電極１３６は、双極電極又は他の適切な配置として構成することができる
。チャッキング電極１３６は、ピクセル化されたＥＳＣ１３２の上面に基板１３４を静電
的に固定するためのＲＦ又はＤＣ電力を供給するチャッキング電源１３８にＲＦフィルタ
１８２を介して接続される。ＲＦフィルタ１８２は、処理チャンバ１００内でプラズマ１
２２を形成するために利用されるＲＦ電力が、チャンバ外部で電気機器を損傷又は電気的
な危険を引き起こすのを防ぐ。一実施形態では、チャッキング電源１３８は、１以上のチ
ャッキング電極１３６に高電圧を供給する。
【００３２】
複数のピクセル電極１４０は、ピクセル化されたＥＳＣ１３２内に配置され、チャッキ
ング電極１３６に近接して配置させることができる。ピクセル電極１４０は、（図４、５
に示される）ピクセルコンデンサを介して電気リード１４６を介してグランド１４２に結
合される。ピクセルコンデンサは、固定又は可変静電容量を有するように構成することが
でき、各ピクセルコンデンサの値は、ピクセル化されたＥＳＣ１３２の多くの別個の領域
全域に亘ってＲＦ結合を独立に局所的に制御するように選択され、これによって基板とＥ
ＳＣ１３２との間の電力結合の局所的な、横方向の、及び／又は方位角方向の調整を可能
にし、これは次いで、局所的な、横方向の、及び／又は方位角方向の処理結果がエッチン
グ処理チャンバ１００内で調整されることを可能にする。
【００３３】
１以上の実施形態では、ピクセルコンデンサは、その静電容量が機械的又は電子的に変
更可能な可変コンデンサとすることができる。ピクセルコントローラ２１０は、ピクセル
コンデンサの静電容量を制御するために利用することができる。ピクセルコンデンサの静
電容量の変化は、基板１３４を介したチャッキング電極１３６と１以上のピクセル電極１
４０を介したグランド１４２との間の電力結合の親和性に影響を与えるために使用するこ
とができ、それによって基板１３４をピクセル化されたＥＳＣ１３２に静電チャックする
。
【００３４】
抵抗器、インダクタ、及びメモリスタと共にピクセルコンデンサは、処理結果の調整可
能な制御を可能にしながらチャッキング電力を供給するために利用される電子機器用の「
受動部品」のグループに属している。ピクセルコンデンサは、固定静電容量値を有する、
及び／又は可変（トリマー）又は調整可能（同調可能）な静電容量値を有する可変コンデ
ンサを有することができる。ピクセルコンデンサは、デジタル的に調整されたコンデンサ
（例えば、ピクセルコントローラ２１０によってその静電容量を制御できる集積回路（Ｉ
Ｃ）可変コンデンサ）とすることができる。ピクセルコンデンサの静電容量値は、エッチ
ング処理チャンバ１００内のエッチング速度を制御するためにＲＦ信号を調整するように
構成することができる。
【００３５】
１以上の実施形態では、ピクセルコンデンサは、固体電界効果トランジスタ（ＦＥＴ）
スイッチとして製造することができる。ピクセルコンデンサは、微小電気機械システム（
ＭＥＭＳ）、チタン酸バリウムストロンチウム（ＢＳＴ）ベースのデバイス、シリコン・
オン・インシュレータ（ＳＯＩ）ベースのデバイス／シリコン・オン・サファイア（ＳＯ
Ｓ）ベースのデバイス、強誘電体ベースのデバイス、又はその他の適切なデバイス技術と
することができる。ＭＥＭＳデバイスは、高度に線形であり、したがって、アンテナ開口
の調整、動的インピーダンス整合、電力増幅器の負荷整合、及び調整可能なフィルタに適
している。ＢＳＴデバイスは、デバイスに高電圧を印加することにより静電容量を変化さ
せる。同調精度は、高電圧を発生するＤ―Ａコンバータ回路の精度によってのみ制限され
る。ＢＳＴデバイスは、要求の厳しいアプリケーションで様々な温度と直線性に対して優
れた安定性を有する。ＳＯＩ／ＳＯＳ同調デバイスは、異なる静電容量値を達成するため
に、バイナリで重み付けされた値に配置された金属−絶縁体−金属（ＭＩＭ）キャップを
使用する。ＳＯＩ／ＳＯＳスイッチは、高い直線性を有し、高電圧が存在しない低電力ア
プリケーションに適している。高電圧耐性は、複数の直列のＦＥＴデバイスを必要とし、
これは直列抵抗を追加し、品質係数を低下させる。一実施形態では、ピクセル電極１４０
は、デジタル的に調整された可変ＭＥＭＳデバイスである。
【００３６】
プラズマベースの処理は、ＥＳＣへの小さな局所的な高周波（ＲＦ）結合のばらつきに
非常に敏感である可能性がある。ピクセル化されたＥＳＣ１３２は、基板１３４の横方向
のプロファイル全域に亘る個別の位置でエッチング速度のオングストロームレベルのＣＤ
制御を提供するように表面静電容量が制御されることを可能にする。
【００３７】
図２は、基板支持アセンブリ１２６の一部を示す部分断面模式図である。ピクセル化さ
れたＥＳＣ１３２、ヒータアセンブリ１７０、冷却ベース１３０、及びファシリティプレ
ート１８０の一部が、図２に含まれる。
【００３８】
ヒータアセンブリ１７０は、オプションとすることができ、絶縁領域２６４を有するこ
とができる。絶縁領域２６４は、ピクセルコンデンサ及びピクセルコントローラ２１０を
介してピクセル電極１４０をグランド１４２に接続する電気リード１４６からヒータアセ
ンブリ１７０を保護することができる。主抵抗ヒータ１５４がピクセル化されたＥＳＣ１
３２内にある実施形態では、ヒータアセンブリ１７０は、基板支持アセンブリ１２６に存
在しなくてもよい。
【００３９】
ヒータアセンブリ１７０は、接着剤２４４を利用してピクセル化されたＥＳＣ１３２の
取付面１３１に結合することができる。接着剤２４４は、アクリル系接着剤、エポキシ、
シリコン系接着剤、ネオプレン系接着剤又は他の適切な接着剤などの接着剤とすることが
できる。一実施形態では、接着剤２４４はエポキシである。接着剤２４４は、０．０１〜
２００Ｗ／ｍＫの範囲内（例示的な一実施形態では、０．１〜１０Ｗ／ｍＫの範囲内）で
選択された熱伝導率を有することができる。接着剤２４４を含む接着材料は、少なくとも
１つの熱伝導性セラミックスフィラー（例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化
アルミニウム（ＡｌＮ）、及び二ホウ化チタン（ＴｉＢ２）など）を更に含むことができ
る。接着剤２４４は、ピクセル化されたＥＳＣ１３２又はヒータアセンブリ１７０を再生
するとき、除去することができる。他の実施形態では、ピクセル化されたＥＳＣ１３２は
、締結具又はクランプ（図示せず）を用いて、ヒータアセンブリ１７０に取り外し可能に
結合される。
【００４０】
ピクセル化されたＥＳＣ１３２の本体１５０は、平面形態では概して円筒形とすること
ができるが、他の幾何学的形状に形成されてもよい。本体１５０は、セラミックスとする
ことができ、図２に示されるパック２２８に焼結させることができる。パック２２８は、
上で基板１３４を支持するためのワークピース面１３３を有する。本体１５０は更に、ヒ
ータアセンブリ１７０に対向する取付面１３１を含むことができる。
【００４１】
電極１３６、１４０と基板１３４の上面との間に配置されたパック２２８の部分は、電
力を基板１３４に容量結合するための誘電体２２６を形成する。誘電体２２６のより厚い
深さ又はパック２２８に対するより平坦なトポグラフィから生じる、基板１３４へ結合さ
れるより多い電力は、エッチング速度を低下させ、その逆も成り立つ可能性がある。０．
２５℃の低い温度均一性でさえ良好な横方向のエッチング均一性を維持するのに十分では
ないので、基板１３４への電力の結合は、１０ｎｍよりも小さい半導体技術のノードを形
成するのに重要な役割を果たす。したがって、ピクセル化されたＥＳＣ１３２の全域に亘
る横方向に個別の位置での基板１３４とピクセル化されたＥＳＣ１３２との間の電力結合
の独立制御は、ピクセル電力１４０及びその周囲のチャッキング電極１３６のうちの１つ
と関連するピクセル化されたＥＳＣ１３２の各位置でエッチング速度を独立制御可能にす
ることが見出された。
【００４２】
従来のＥＳＣは、ＥＳＣの設計及び使用される材料に応じて、基板とチャッキング電極
との間の個別の場所で異なる静電容量を有する可能性がある。例えば、完全に平坦なウェ
ハと完全に平坦な従来のＥＳＣとの間の静電容量は、約２２０ｐＦとなる可能性がある。
パック表面の平坦度及び表面粗さのばらつき、及び他の要因（例えば、他の要因の中でも
とりわけ、誘電体深さ、ＥＳＣ表面からのチャッキング電極の距離、及びパックの材料）
を考慮に入れると、静電容量がＥＳＣの１つの領域内において他の領域と比べてはるかに
高くなる可能性がある。例えば、いくつかの従来のＥＳＣは、基板支持面全域に亘る静電
容量のばらつきが約数千ピコファラデーである可能性がある。
【００４３】
本明細書に記載のピクセル化されたＥＳＣ１３２の実施形態は、ピクセル化されたＥＳ
Ｃ１３２の基板支持面全域に亘る局所的な静電容量のばらつきを１０％未満に制御するこ
とにより、約５Å以内にエッチング速度の均一性の制御を可能にする。例えば、ピクセル
化されたＥＳＣ１３２の基板支持面全域に亘る局所的な静電容量のばらつきは、約２０ｐ
Ｆ〜数百ピコファラデーの間に制御することができる。
【００４４】
１以上の実施形態では、ピクセル化されたＥＳＣ１３２の基板支持面全域に亘る局所的
な静電容量のばらつきは、１０％未満の静電容量のばらつきを達成するために、誘電体２
２６の深さに対する許容範囲（公差）を十分にきつくすることによって制御することがで
きる。例えば、誘電体２２６の深さの許容範囲を約５％未満にきつくし、他の５％がドー
ピングのばらつきに関連するならば、これによって１０％未満の静電容量のばらつきを達
成することができる。
【００４５】
誘電体２２６の深さに対する許容範囲をきつくするのに加えて、又はその代わりに、ピ
クセル化されたＥＳＣ１３２の基板支持面全域に亘る局所的な静電容量のばらつきは、パ
ック２２８の表面の平坦度及び局所的な均一性を十分に改善することによって制御するこ
とができる。例えば、パック２２８の平坦度の許容範囲は、約１０μｍ未満とすることが
できる。パック２２８の平坦度を改善するのに加えて、又はその代わりに、パック２２８
の表面粗さのばらつきを、約１０μｍ未満にしてもよい。
【００４６】
誘電体２２６及びパック２２８の物理的な属性（すなわち、深さの許容範囲、平坦度、
粗さなど）の１以上を改善するのに加えて、又はその代わりに、ピクセル化されたＥＳＣ
１３２の基板支持面全域に亘る局所的な静電容量のばらつきは、個々のピクセル電極１４
０に結合されたピクセルコンデンサのそれぞれに対して適切な容量を選択することによっ
て制御することができる。個々のピクセル電極１４０に結合されたピクセルコンデンサの
それぞれに対して適切な容量を選択することによって、誘電体２２６及びパック２２８の
物理的な属性のばらつき、又は処理環境のばらつきは補償され、これによって所望の処理
結果（例えば、エッチング速度の均一性を約５Å以内に維持すること）を達成することが
できる。
【００４７】
ピクセルコントローラ２１０は、個々のピクセル電極１４０に結合されたピクセルコン
デンサのそれぞれに対して適切な静電容量を選択するために利用することができる。例え
ば、ピクセルコントローラ２１０は、ピクセルコントローラ２１０によって生成された制
御信号を利用して各ピクセルコンデンサの静電容量を制御することができる。
【００４８】
ピクセル化されたＥＳＣ１３２の電力結合プロファイルを平滑化又は修正するための独
立制御可能なピクセルコンデンサの使用は、基板１３４全域に亘る局所的なＲＦ均一性を
非常に小さな許容範囲に制御可能にする。基板１３４全域に亘る局所的なＲＦ均一性は、
基板１３４を処理するとき、正確な処理及びＣＤ制御を可能にする。また、ピクセル電極
１４０の小さなサイズ及び高い密度は、ピクセル化されたＥＳＣ１３２の隣接する領域の
電力結合に実質的に影響を与えることなく、１つのピクセル電極１４０と隣接するチャッ
キング電極１３６との間の基板１３４を通した電力結合の個別の局所的制御を可能にし、
これによって電力結合の局所的制御を可能にする。複数のピクセル電極１４０を有する基
板支持アセンブリ１２６は、上で処理される基板１３４の静電容量の均一性を約１０％未
満に制御し、その結果、エッチングの均一性の処理のばらつきを約５Åまで下げることが
できる能力を実証した。
【００４９】
図３は、図２の切断線Ａ−Ａに沿って取られたピクセル化されたＥＳＣ１３２の部分上
面平面断面図である。ピクセル化されたＥＳＣ１３２内のピクセル電極１４０及びチャッ
キング電極１３６のレイアウトが、例として提供され、代替の方法で配置されている。ピ
クセル電極１４０は、図２のピクセル化されたＥＳＣ１３２を貫通する切断線Ａ−Ａの平
面に沿って配置される。図示のピクセル電極１４０及びチャッキング電極１３６の数は、
単に例示のためであり、任意の数の実施形態は、実質的により多い（又はより少ない）ピ
クセル電極１４０及びチャッキング電極１３６を有していてもよい。また、チャッキング
電極１３６は、一般的にバイアスされる複数のセグメントとして独立してバイアス可能な
セグメントの形態又は他の構成とすることができる。ピクセル化されたＥＳＣ１３２のワ
ークピース支持面全域に亘る局所的静電容量は、エッチング速度のオングストロームレベ
ルの制御を提供するために、ピクセルコンデンサによって制御することができる。
【００５０】
ピクセルコントローラ（例えば、図２に示されるピクセルコントローラ２１０）は、各
ピクセルコンデンサを制御することができる。一実施形態では、ピクセルコンデンサと、
ピクセルコンデンサを選択されたピクセル電極１４０に結合するためのスイッチが、ピク
セルコントローラ２１０内に配置される。ピクセルコントローラ２１０は、１つのピクセ
ル電極１４０を隣接するピクセル電極１４０と同じ又は異なる静電容量を有するコンデン
サに結合することができる。他の実施形態では、ピクセルコントローラ２１０は、隣接す
るピクセル電極１４０のグループを、同じ静電容量を有するコンデンサに結合し、これは
隣接するグループのピクセル電極１４０の静電容量と同じ又は異なることが可能であり、
これによって他のゾーンから独立して制御可能なピクセル化されたＥＳＣ１３２の部分又
はゾーンを画定することができる。ピクセルコントローラ２１０は、内側ウェッジ、周辺
グループ、パイ形状の領域、又は非連続的構成を含む他の所望の幾何学的構成を画定する
ためにグループ化された複数のピクセル電極１４０を結合させることができる。こうして
、各ピクセル電極１４０の局所的静電容量を制御することにより、ＲＦ結合は、ピクセル
化されたＥＳＣ１３２の表面に沿って独立した位置で正確に制御することができ、これは
基板の処理結果のより正確な制御を可能にする。ピクセル電極１４０用に図示されたパタ
ーンは、小さなユニットのグリッドとして配置されているが、パターンは、その代わりに
、縁まで延びる、又は他の配置の、より大きな及び／又はより小さなユニットを有してい
てもよい。
【００５１】
ピクセル電極１４０の数は、チャッキング電極１３６の数に実質的に等しくすることが
できる。あるいはまた、ピクセル電極１４０の数は、チャッキング電極１３６の数を実質
的に超えるか、又はチャッキング電極１３６の数未満とすることができる。基板支持アセ
ンブリ１２６全域に亘って位置するピクセル電極１４０の数は、容易に数百を超える可能
性がある。一実施形態では、各チャッキング電極１３６に対して対応するピクセル電極１
４０がある。代替の一実施形態では、１以上のチャッキング電極に対して対応するグルー
プのピクセル電極１４０がある。
【００５２】
ピクセル電極１４０は、基板とグランドとの間に所望のＲＦ結合プロファイルを効率的
に生成するようなパターンで構成することができる。パターンは、中心点の周りに対称な
（図示のような）グリッド、又はリフトピン又は他の機械的、流体的又は電気的接続及び
ポート（図示せず）用の穴の中及びその周辺にクリアランスを提供する他の適切なパター
ンとすることができる。
【００５３】
図４は、図３の切断線Ｂ−Ｂに沿ったピクセル化されたＥＳＣ１３２の断面図である。
図４は、ピクセル化されたＥＳＣ１３２内でピクセル電極１４０に結合されたコンデンサ
に対する簡略化された例示的な配線図を示している。図４内のピクセル化されたＥＳＣ１
３２は、内部に形成されたピクセル電極１４０とチャッキング電極１３６を示している。
ピクセル電極１４０は、例えば、コンデンサバンク４１０内に存在する、１以上のコンデ
ンサ４４０に結合される。コンデンサバンク４１０は、ピクセルコントローラ２１０内に
、又は他の適切な位置に配置することができる。コンデンサ４４０は、固定又は可変の静
電容量を有することができる。静電容量が可変である実施形態では、コンデンサ４４０の
静電容量は、ピクセルコントローラ２１０からの信号に応じて選択することができる。
【００５４】
ピクセルコントローラ２１０は、電気リード１４１を介してそれぞれのピクセル電極１
４０にコンデンサ４４０を選択的に結合する個々の回路を開く、及び／又は閉じるための
コントローラ４１２を有することができる。ピクセルコントローラ２１０の回路が閉位置
にあるとき、ピクセル電極１４０は、コンデンサ４４０のうちの少なくとも１つを介して
グランド１４２に結合される。一実施形態では、コントローラ４１２は、他のコンデンサ
４４０の１以上が、（それらの回路が開状態にあるように）グランド１４２に対して浮い
ていながら、ピクセル電極１４０Ｆ及びコンデンサ４４０Ｆをグランド１４２に電気リー
ド１４１Ｆを介して接続することができる。この構成では、ピクセル電極１４０Ｆに近い
ピクセル化されたＥＳＣ１３２の領域は、例えば、電極１４０Ｇに近いピクセル化された
ＥＳＣ１３２の領域よりも強いＲＦ結合を有することができる。コントローラ４１２は、
ピクセル電極１４０Ｆ及びコンデンサ４４０Ｆがグランド１４２につながっている、又は
グランド１４２に対して浮いた状態でいる間の持続時間又はデューティサイクルを制御す
ることができる。コントローラ４１２は更に、他のピクセル電極１４０及びコンデンサ４
４０がグランド１４２につながっている、又はグランド１４２に対して浮いた状態でいる
間の持続期間又はデューティサイクルをピクセル電極１４０Ｆ又は他のピクセル電極１４
０に対して制御することができる。このように、ピクセル化されたＥＳＣ１３２の基板支
持面全域に亘る各位置における相対的な静電容量を経時的に制御することができ、これに
よって、局所的なＲＦ結合の制御を可能にし、したがって、局所的な処理結果を所望のよ
うに調整することができる。
【００５５】
ピクセル電極１４０とグランドとの間の相対的な接続のデューティサイクル及び持続時
間を制御するのに加えた、又はその代わりの別の一実施形態では、コントローラ４１２は
、各コンデンサ４４０に対する静電容量をプログラムで変更することができ、これによっ
てピクセル化されたＥＳＣ１３２の基板支持面全域に亘って各々の位置での相対静電容量
を制御することができる。ピクセル電極１４０の数及び密度は、基板１３４の全域に亘る
ＲＦ結合の均一性を非常に小さな許容範囲に制御する能力に寄与する。したがって、各ピ
クセル電極１４０とグランドとの間の静電容量の他のピクセル電極１４０に対する個々の
制御は、基板１３４と、ピクセル化されたＥＳＣ１３２との間の特定の位置でのＲＦ結合
の局所的及び横方向の制御を可能にし、これは次いで、基板１３４の処理中に、正確な処
理及びＣＤ制御を可能にする。
【００５６】
図５は、ピクセル電極１４０をグランド１４２に結合するための可変コンデンサ５００
のための部分的な配線図の一実施形態を示す。可変コンデンサ５００は、ピクセル電極１
４０のいずれかとグランド１４２との間で、上記のピクセルコントローラ２１０内で、例
えば、図４に示されるコンデンサ４４０を交換することによって利用することができる。
可変コンデンサ５００は、減結合（デカップリング）抵抗５０６を介して薄膜トランジス
タ５０８（ＴＦＴ）に結合された可変コンデンサ５０５及び固定コンデンサ５７０の組み
合わせを含むことができる。可変コンデンサ５００は、一般的に、電圧制御可変コンデン
サ（バラクタ）として機能し、可変コンデンサ５０５としてＭＥＭＳ制御素子を利用して
もよい。可変コンデンサ５００は、分岐５１０、５２０、５３０、５４０、５５０、５６
０を含み、各分岐は、少なくとも１つの可変コンデンサ５０５と少なくとも１つの固定コ
ンデンサ５７０を含む。
【００５７】
可変コンデンサ５０５は、ＭＥＭＳ制御素子として構成された場合、バイナリ（オン／
オフ）制御される、すなわち、切り換え可能である。可変コンデンサ５０５は、約０ｐＦ
〜約３．４ｐＦの間の静電容量を可変コンデンサ５００に提供することができる。各固定
コンデンサ５７０は、約０．５ｐＦ〜約７４ｐＦの間の合計静電容量を可変コンデンサ５
００に提供することができる、また、ＴＦＴ５０８とコンデンサ５０５、５７０との間に
配置された減結合抵抗５０６は、約５オームの抵抗を個々に提供することができる。
【００５８】
可変コンデンサ５００の静電容量は、可変コンデンサ５００を含む１以上の分岐５１０
、５２０、５３０、５４０、５５０、５６０に沿って選択可能なバイナリで重み付けされ
た静電容量によって構成することができる。ＴＦＴ５０８は、どの１以上の分岐５１０、
５２０、５３０、５４０、５５０、５６０が浮いているか、及びどの１以上の分岐５１０
、５２０、５３０、５４０、５５０、５６０がピクセル電極１４０をグランド１４２に結
合するかを選択するために使用することができる。
【００５９】
各分岐５１０、５２０、５３０、５４０、５５０の合計静電容量は、２組のコンデンサ
（すなわち、可変コンデンサ５０５と固定コンデンサ５７０）の組み合わせである。各分
岐５１０、５２０、５３０、５４０、５５０、５６０は、同じ範囲の静電容量又は異なる
静電容量を有することができる。例えば、分岐５６０は、最大の合計静電容量として構成
され、分岐５５０は、次に最大の合計静電容量として構成され、その他もろもろあって、
分岐５１０は、最小の合計静電容量を有することができる。分岐５６０は、各々が約３．
４ｐＦで、合計で約２０．４ｐＦの静電容量の組を有する６つの切り換え可能な可変コン
デンサ５０５からなり、約７４ｐＦの静電容量を有する固定コンデンサ５７６と並列に配
置させることができる。これは、分岐５６０に対して１６ｐＦの合計静電容量を生み出す
。分岐５５０、５４０、５３０、５２０、５１０は同様に構成され、それぞれ８、４、２
、１、０．５ｐＦの合計静電容量を有することができる。３．４ｐＦ未満の合計静電容量
を有する分岐５３０、５２０、５１０は、単一の固定コンデンサ５７０と並列又は直列に
単一のＭＥＭＳ可変コンデンサ５０５を使用することができる。固定コンデンサ５７０は
、分岐５３０、５２０、５１０に対する合計静電容量を所望の値まで低減するように構成
することができる。例えば、最小の分岐５１０は、約０．６ｐＦの固定コンデンサ５７０
と並列に単一の可変コンデンサ５０５を有することができる。こうして、可変コンデンサ
５０５が作動された、すなわちスイッチオンされたとき、最小の分岐５１０は、０．５ｐ
Ｆの実効静電容量を有することができる。したがって、様々な分岐５１０、５２０、５３
０、５４０、５５０、５６０内で、可変コンデンサ５０５のオン／オフを選択的に切り換
えることにより、約０．５ｐＦ〜約３１．５ｐＦの間の合計静電容量を得ることができる
。
【００６０】
あるいはまた、固定コンデンサ５７６は、ＲＦ  ＭＥＭＳコンデンサセル（例えば、Ｍ
ＥＭＳ可変コンデンサ５０５）と直列とすることができる。１以上のインラインコンデン
サは、ピクセル電極１４０と直列に接続することができる。このような構成では、コンデ
ンサ５７６、５０５は、コンデンサ５７６、５０５が並列に配置された構成よりもより高
い電圧を受ける可能性がある。したがって、ＲＦ  ＭＥＭＳコンデンサセル（例えば、Ｍ
ＥＭＳ可変コンデンサ５０５）に対する直列構成は、高電圧を扱うために構成することが
できる。
【００６１】
図６は、ピクセル化された静電チャック（とりわけ、上述のピクセル化された静電チャ
ックなど）を利用して基板を処理するための方法６００に対する一実施形態のフロー図で
ある。方法６００は、ピクセル化された静電チャック内に形成された主電極に電力を印加
することによって、ブロック６０２で開始する。主電極は、単一の電極とする、又はゾー
ンに分割させることができる。ピクセル化された静電チャックの主電極のゾーンは独立し
て制御することができる。
【００６２】
ブロック６０４では、ピクセル化された静電チャック内に横方向に分布する複数のピク
セル電極のうちの１以上が、グランドに選択的に結合され、静電チャックの表面に基板を
効果的にチャッキングする。各ピクセル電極のグランドへの結合の持続時間及び／又はデ
ューティサイクルは、ピクセル化された静電チャック内に配置された他のピクセル電極に
対して制御し、これによって静電チャック上に配置された基板へのＲＦ結合を制御するこ
とができる。いくつかの実施形態では、各ピクセル電極のグランドへの結合は、ピクセル
化された静電チャック全域に亘って順次走査させることができる。他の実施形態では、１
つのピクセル電極とグランドとの間の静電容量は、ピクセル化された静電チャック内に配
置された他のピクセル電極のグランド経路に対して制御可能に選択することができ、オプ
ションでは、各ピクセル電極のグランドへの結合の持続時間及び／又はデューティサイク
ルに加えて選択することができる。ピクセル電極とグランドとの間の局所的な静電容量を
調整することによって、基板全域に亘る処理結果の局所的な、横方向の、及び／又は方位
角方向の調整を実現することができる。
【００６３】
ブロック６０６では、基板は、ピクセル化された静電チャック上で処理することができ
る。例えば、基板は、例えば、プラズマ処理を用いて、真空チャンバ内で処理することが
できる。処理チャンバ内でプラズマの存在下で、オプションで実施することができる真空
処理は、エッチング、化学蒸着、物理蒸着、イオン注入、プラズマ処理、アニーリング、
酸化物除去、除害、又は他のプラズマ処理のうちの１つとすることができる。ワークピー
スは、他の用途のために、他の環境内（例えば、大気条件で）のピクセル化された静電チ
ャックのＲＦ制御された表面上で処理されることができることが理解される。一実施形態
では、ピクセル化された静電チャック上の基板は、サブ１０ｎｍの半導体技術のノードを
形成するようにエッチングされる。
【００６４】
オプションで、ブロック６０６では、ピクセル化された静電チャック内で横方向に分布
された複数のピクセル電極のうちの１以上とグランドとの間の結合は、処理条件の変化又
は処理レシピの変化に応じて変えることができる。例えば、ピクセル電極のうちの１以上
とグランドとの間の静電容量は、処理条件の変化又は処理レシピの変化に応じて、ピクセ
ルコントローラ２１０からのコマンドを利用して変えることができる。別の一例では、ピ
クセル電極のうちの１以上の結合は、処理条件の変化又は処理レシピの変化に応じて、ピ
クセルコントローラ２１０からのコマンドを利用して、フローティングとグランドとの間
で切り換えることができる。
【００６５】
上記は本発明の実施形態を対象としているが、本発明の他の及び更なる実施形態は本発
明の基本的範囲を逸脱することなく創作することができ、その範囲は以下の特許請求の範
囲に基づいて定められる。
【図１】
2017201700.tif 000003
【図２】
2017201700.tif 000004
【図３】
2017201700.tif 000005
【図４】
2017201700.tif 000006
【図５】
2017201700.tif 000007
【図６】
2017201700.tif 000008