(57)【要約】【課題】簡易な構造を有する抵抗変化型の半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体層と、複数のゲート電極配線と、複数の配線と、抵抗変化層と、マトリックス状に配置され、各々が、ゲート電極配線の１本に電気的に接続されたゲート電極と、半導体層とゲート電極との間に設けられた絶縁膜と、ゲート電極の一方の側の半導体層内に設けられ配線の１本に電気的に接続された第１の導電領域と、ゲート電極の他方の側の半導体層内に設けられ抵抗変化層に電気的に接続された第２の導電領域と、を有する複数のセルトランジスタと、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体層と、
複数のゲート電極配線と、
複数の配線と、
抵抗変化層と、
マトリックス状に配置され、各々が、前記ゲート電極配線の１本に電気的に接続されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられた絶縁膜と、前記ゲート電極の一方の側の前記半導体層内に設けられ前記配線の１本に電気的に接続された第１の導電領域と、前記ゲート電極の他方の側の前記半導体層内に設けられ前記抵抗変化層に電気的に接続された第２の導電領域と、を有する複数のセルトランジスタと、
を備える半導体記憶装置。
【請求項２】
前記抵抗変化層の上に設けられた金属層を、更に備える請求項１記載の半導体記憶装置。
【請求項３】
前記金属層の電気抵抗率は前記抵抗変化層の電気抵抗率よりも低い請求項２記載の半導体記憶装置。
【請求項４】
前記セルトランジスタを含むメモリセルがマトリックス状に配置され、前記メモリセル内の前記抵抗変化層の占有面積が、前記メモリセルの占有面積と等しい請求項１乃至請求項３いずれか一項記載の半導体記憶装置。
【請求項５】
前記抵抗変化層に定電圧を印加する電圧印加回路を、更に備える請求項１乃至請求項４いずれか一項記載の半導体記憶装置。
【請求項６】
前記抵抗変化層に流れる電流を検知して増幅するセンスアンプ回路を、更に備える請求項１乃至請求項５いずれか一項記載の半導体記憶装置。
【請求項７】
前記第２の導電領域と前記抵抗変化層との間に設けられた第１の金属部材と、前記第１の金属部材と前記抵抗変化層との間に設けられ前記第１の金属部材よりも電気抵抗の高い第２の金属部材とを、更に備える請求項１乃至請求項６いずれか一項記載の半導体記憶装置。
【請求項８】
前記第１の導電領域と前記抵抗変化層との間に設けられた第１の金属を含む第１の金属部材と、前記第１の金属部材と前記抵抗変化層との間に設けられ前記第１の金属よりも電気抵抗率の高い第２の金属を含む第２の金属部材とを、更に備える請求項１乃至請求項６いずれか一項記載の半導体記憶装置。
【請求項９】
前記第１の導電領域と前記配線との間に設けられた第３の金属部材を有する請求項１乃至請求項８いずれか一項記載の半導体記憶装置。
【請求項１０】
前記抵抗変化層は、抵抗状態の変化によってデータを記憶し、電圧又は電流の印加によってデータを書き換え可能である請求項１乃至請求項９いずれか一項記載の半導体記憶装置。
【請求項１１】
前記抵抗変化層は、超格子構造を有する請求項１乃至請求項１０いずれか一項記載の半導体記憶装置。
【請求項１２】
前記抵抗変化層は、アモルファス状態で高抵抗、多結晶状態で低抵抗となる請求項１乃至請求項１０いずれか一項記載の半導体記憶装置。
【請求項１３】
前記抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む請求項１乃至請求項１２いずれか一項記載の半導体記憶装置。
【請求項１４】
前記ゲート電極と前記配線は直交する請求項１乃至請求項１３いずれか一項記載の半導体記憶装置。
【請求項１５】
前記半導体層内に設けられた素子分離領域と、前記素子分離領域に囲まれたアクティブ領域とを、更に備え、前記アクティブ領域は前記ゲート電極配線及び前記配線と斜めに交差する請求項１乃至請求項１４いずれか一項記載の半導体記憶装置。
【請求項１６】
前記複数のセルトランジスタの一つである第１のセルトランジスタの前記第１の導電領域と、前記複数のセルトランジスタの別の一つである第２のセルトランジスタの前記第１の導電領域とが同一の導電領域である請求項１乃至請求項１５いずれか一項記載の半導体記憶装置。
【請求項１７】
前記半導体層が第１導電型であり、前記第１の導電領域及び前記第２の導電領域が第２導電型の半導体領域である請求項１乃至請求項１６いずれか一項記載の半導体記憶装置。
【請求項１８】
前記半導体層は、シリコン層である請求項１乃至請求項１７いずれか一項記載の半導体記憶装置。
【請求項１９】
前記ゲート電極は、金属である請求項１乃至請求項１８いずれか一項記載の半導体記憶装置。
【請求項２０】
前記絶縁膜は、酸化シリコン膜である請求項１乃至請求項１９いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリとして、超格子型相変化メモリ、相変化メモリやイオンメモリ等がある。超格子型相変化メモリは、超格子構造の構造変化に伴う抵抗変化を利用する。相変化メモリは、アモルファス状態と多結晶状態との間で変化する抵抗を利用する。また、イオンメモリは、イオンの移動に起因するフィラメント形成に伴う抵抗変化を利用する。
【０００３】
いずれの抵抗変化型メモリも、電圧又は電流をメモリセルに設けられた抵抗変化層に印加する。電圧又は電流の印加により、抵抗変化層の抵抗が高抵抗状態と抵抗状態との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”としてメモリセルが１ビットデータを記憶する。
【０００４】
メモリセルの微細化や製造コストの低減を実現するため、簡易な構造を有する抵抗変化型メモリの実現が期待されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８５１３７５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、簡易な構造を有する抵抗変化型の半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置は、半導体層と、複数のゲート電極配線と、複数の配線と、抵抗変化層と、マトリックス状に配置され、各々が、前記ゲート電極配線の１本に電気的に接続されたゲート電極と、前記半導体層と前記ゲート電極との間に設けられた絶縁膜と、前記ゲート電極の一方の側の前記半導体層内に設けられ前記配線の１本に電気的に接続された第１の導電領域と、前記ゲート電極の他方の側の前記半導体層内に設けられ前記抵抗変化層に電気的に接続された第２の導電領域と、を有する複数のセルトランジスタと、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体記憶装置のブロック図。
【図２】第１の実施形態の半導体記憶装置の平面レイアウト図。
【図３】第１の実施形態の半導体記憶装置の模式断面図。
【図４】第２の実施形態の半導体記憶装置の模式断面図。
【図５】第３の実施形態の半導体記憶装置の模式断面図。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
本実施形態の半導体記憶装置は、半導体層と、複数のゲート電極配線と、複数の配線と、抵抗変化層と、マトリックス状に配置された複数のセルトランジスタと、を備える。そして、各々のセルトランジスタが、ゲート電極配線の１本に電気的に接続されたゲート電極と、半導体層とゲート電極との間に設けられた絶縁膜と、ゲート電極の一方の側の半導体層内に設けられ、配線の１本に電気的に接続された第１の導電領域と、ゲート電極の他方の側の半導体層内に設けられ、抵抗変化層に電気的に接続された第２の導電領域と、を有する。
【００１０】
図１は、本実施形態の半導体記憶装置のブロック図である。本実施形態の半導体記憶装置１００は、超格子型相変化メモリである。超格子型相変化メモリは、抵抗変化層内の超格子構造の構造変化に伴う抵抗変化を利用してデータを記憶する。
【００１１】
半導体記憶装置１００は、メモリセルアレイ１０、複数のワード線（ゲート電極配線）１２、複数のビット線（配線）１４、抵抗変化層１６、及び、金属層３０を備える。また、半導体記憶装置１００は、ワード線ドライバ回路１８、ローデコーダ回路２０、センスアンプ回路２２、カラムデコーダ回路２４、及び、電圧印加回路２６を備える。
【００１２】
メモリセルアレイ１０内に、セルトランジスタＣＴを含む複数のメモリセルＭＣがマトリックス状に配置される。それぞれのメモリセルＭＣに１個のセルトランジスタＣＴが含まれる。
【００１３】
ワード線１２とビット線１４は直交する。抵抗変化層１６及び金属層３０はメモリセルアレイ１０の全域を覆う。抵抗変化層１６及び金属層３０はメモリセルアレイ１０内ではパターニングされていない。メモリセルＭＣ内のセルトランジスタＣＴは、１本のワード線１２、１本のビット線１４、及び、抵抗変化層１６に接続される。
【００１４】
ローデコーダ回路２０は、入力されたローアドレス信号に従ってワード線１２を選択する機能を備える。ワード線ドライバ回路１８は、ローデコーダ回路２０によって選択されたワード線１２に所定の電圧を印加する機能を備える。
【００１５】
カラムデコーダ回路２４は、入力されたカラムアドレス信号に従ってビット線１４を選択する機能を備える。センスアンプ回路２２は、カラムデコーダ回路２４によって選択されたビット線１４に所定の電圧を印加する機能を備える。また、抵抗変化層１６と選択されたビット線１４との間に流れる電流を検知して増幅する機能を備える。
【００１６】
電圧印加回路２６は、抵抗変化層１６及び金属層３０に定電圧を印加する機能を備える。電圧印加回路２６は、抵抗変化層１６及び金属層３０に、例えば、正の定電圧を印加する。
【００１７】
図２は、本実施形態の半導体記憶装置の平面レイアウト図である。メモリセルアレイ１０の一部を切り出して図示している。図３は、本実施形態の半導体記憶装置の模式断面図である。図３（ａ）は図２のＡＡ’断面図、図３（ｂ）は図２のＢＢ’断面図である。
【００１８】
図２に示すように、複数のメモリセルＭＣがマトリックス状に配置される。図２中、太枠で囲まれた領域が１個のメモリセル、すなわち半導体記憶装置１００のユニットセルを示す。
【００１９】
本実施形態の半導体記憶装置１００は、半導体層１１、複数のメモリセルトランジスタＣＴ（図３（ａ）中点線で囲まれた領域ＣＴ（１）、ＣＴ（２））、複数のワード線（ゲート電極配線）１２、複数のビット線（配線）１４、抵抗変化層１６、金属層３０、素子分離領域３６、アクティブ領域３８、第１のコンタクトプラグ（第３の金属部材）４０、第２のコンタクトプラグ（第１の金属部材）４２、エッチングストッパー層４４、第１の層間絶縁層５０、及び、第２の層間絶縁層５２を備える。
【００２０】
半導体層１１は、例えば、ｐ型の単結晶シリコン層である。半導体層１１は、ｐ型不純物として、例えば、ボロン（Ｂ）を含有する。以下、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明する。
【００２１】
ワード線１２及びビット線１４は、半導体層１１上方に設けられる。ワード線１２とビット線１４は直交する。ワード線１２及びビット線１４は、例えば、タングステン（Ｗ）で形成される。ワード線１２及びビット線１４は、その他の金属、金属半導体化合物、又は、半導体等の導電性材料で形成されても構わない。
【００２２】
メモリセルトランジスタＣＴは、ゲート電極１２ａ、ゲート絶縁膜（絶縁膜）２８、ｎ型のソース・ドレイン領域（第１の導電領域）３２、ｎ型のソース・ドレイン領域（第２の導電領域）３４、を備える。
【００２３】
ゲート電極１２ａは、複数のワード線（ゲート電極配線）１２の１本に電気的に接続される。ゲート電極１２ａは、半導体層１１に形成されたトレンチ内に設けられる。
【００２４】
ゲート電極１２ａは、例えば、金属で形成される。ゲート電極１２ａは、例えば、タングステン（Ｗ）で形成される。ゲート電極１２ａは、その他の金属、金属半導体化合物、又は、半導体等の導電性材料で形成されても構わない。
【００２５】
ゲート電極１２ａとワード線１２は、同一の層で形成されても、異なる層で形成されても構わない。本実施形態では、同一の層で形成される場合を例示する。
【００２６】
ゲート絶縁膜２８は、半導体層１１とゲート電極１２ａとの間に設けられる。ゲート絶縁膜２８は、半導体層１１に形成されたトレンチ内に設けられる。ゲート絶縁膜２８は、例えば、酸化シリコン膜である。
【００２７】
ソース・ドレイン領域３２及びソース・ドレイン領域３４は、半導体層１１内に設けられた半導体領域である。ソース・ドレイン領域３２はゲート電極１２ａの一方の側に設けられ、ソース・ドレイン領域３４はゲート電極１２ａの他方の側に設けられる。ソース・ドレイン領域３２及びソース・ドレイン領域３４は、ｎ型不純物として、例えば、ヒ素（Ａｓ）を含有する。
【００２８】
ソース・ドレイン領域３２とソース・ドレイン領域３４との間の半導体層１１が、セルトランジスタＣＴのチャネル領域となる。セルトランジスタＣＴがオン状態の際に、キャリアである電子がチャネル領域を流れる。
【００２９】
セルトランジスタＣＴの一つである第１のセルトランジスタＣＴ（１）のソース・ドレイン領域３２と、セルトランジスタの別の一つである第２のセルトランジスタＣＴ（２）のソース・ドレイン領域３２とが同一の導電領域である。言い換えれば、第１のセルトランジスタＣＴ（１）と第２のセルトランジスタＣＴ（２）とが、１つのソース・ドレイン領域３２を共有する。
【００３０】
素子分離領域３６は、半導体層１１に形成されたトレンチ内に設けられる。素子分離領域３６は、隣接するメモリセルのソース・ドレイン領域３２及びソース・ドレイン領域３４を、物理的及び電気的に分離する。素子分離領域３６は、例えば、酸化シリコン層で形成される。
【００３１】
素子分離領域３６に囲まれる半導体層１１を、アクティブ領域３８と定義する。アクティブ領域３８は、図２中点線で囲まれる領域である。アクティブ領域３８は、ワード線１２及びビット線１４と斜めに交差する。アクティブ領域３８は、ワード線１２に対して、約（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している。
【００３２】
アクティブ領域３８が、ワード線１２に対して、約（９０−ａｔａｎ（１／３））の角度で交差するレイアウトとすることで、メモリセルＭＣのサイズが６Ｆ２（３Ｆ×２Ｆ）となる。ここで、Ｆは、リソグラフィー技術及びエッチング技術に依存する最小加工寸法である。メモリセルＭＣのワード線１２のピッチは２Ｆ、ビット線１４のピッチは２Ｆとなっている。Ｆは、例えば、１０ｎｍ以上５０ｎｍ以下である。
【００３３】
ソース・ドレイン領域３２は、複数のビット線１４の１本に電気的に接続される。第１のコンタクトプラグ（第３の金属部材）４０は、ソース・ドレイン領域３２とビット線１４との間に設けられる。第１のコンタクトプラグ４０により、ソース・ドレイン領域３２とビット線１４が接続される。
【００３４】
第１のコンタクトプラグ４０は、例えば、タングステン（Ｗ）で形成される。第１のコンタクトプラグ４０は、その他の金属、金属半導体化合物、又は、半導体等の導電性材料で形成されても構わない。
【００３５】
ソース・ドレイン領域３４は、抵抗変化層１６に電気的に接続される。第２のコンタクトプラグ（第１の金属部材）４２は、ソース・ドレイン領域３４と抵抗変化層１６との間に設けられる。第２のコンタクトプラグ４２により、ソース・ドレイン領域３４と抵抗変化層１６が接続される。
【００３６】
第２のコンタクトプラグ４２は、例えば、タングステン（Ｗ）で形成される。第２のコンタクトプラグ４２は、その他の金属、金属半導体化合物、又は、半導体等の導電性材料で形成されても構わない。
【００３７】
抵抗変化層１６は、複数のビット線１４上方に設けられる。抵抗変化層１６は図１に示すように、メモリセルアレイ１０の全域を覆う。抵抗変化層１６はメモリセルアレイ１０内ではパターニングされていない。したがって、メモリセルＭＣ内の抵抗変化層１６の占有面積が、メモリセルＭＣの占有面積と等しい。
【００３８】
抵抗変化層１６は、抵抗状態の変化によってデータを記憶する。また、抵抗変化層１６は、電圧又は電流の印加によってデータを書き換え可能である。抵抗変化層１６は、電圧又は電流の印加によって高抵抗状態と抵抗状態との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。
【００３９】
抵抗変化層１６は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む化合物である。抵抗変化層１６は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５の化学組成の合金である。
【００４０】
抵抗変化層１６は、超格子構造を備える。抵抗変化層１６は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５であり、Ｇｅ２Ｔｅ２層とＳｂ２Ｔｅ３層とが交互に積層される超格子構造を備える。電圧又は電流の印加により、超格子構造内でゲルマニウム（Ｇｅ）の位置が変化し、高抵抗状態と低抵抗状態が遷移する。
【００４１】
金属層３０は、抵抗変化層１６上に設けられる。金属層３０は図１に示すように、メモリセルアレイ１０の全域を覆う。金属層３０はメモリセルアレイ１０内ではパターニングされていない。したがって、メモリセルＭＣ内の金属層３０の占有面積が、メモリセルＭＣの占有面積と等しい。抵抗変化層１６と金属層３０は、例えば、同一の平面パターンを備える。
【００４２】
金属層３０は抵抗変化層１６に電圧を印加する機能を備える。
【００４３】
金属層３０の電気抵抗率は抵抗変化層１６の電気抵抗率よりも低い。金属層３０は、例えば、アルミニウム（Ａｌ）、アルミニウム合金、又は、銅（Ｃｕ）で形成される。金属層３０は、その他の金属で形成されても構わない。
【００４４】
ワード線１２、ビット線１４、抵抗変化層１６の間には層間絶縁層５０が設けられる。層間絶縁層５０は、例えば、酸化シリコン層である。金属層３０上には、層間絶縁層５２が設けられる。層間絶縁層５０は、例えば、酸化シリコン層である。
【００４５】
また、ゲート電極１２ａ上には、エッチングストッパー層４４が設けられる。エッチングストッパー層４４は、第１のコンタクトプラグ４０や第２のコンタクトプラグ４２を形成する際のエッチングストッパーとして機能する。エッチングストッパー層４４は、例えば、窒化シリコンで形成される。
【００４６】
以下、本実施形態の半導体記憶装置の動作について説明する。
【００４７】
例えば、初期状態で抵抗変化層１６が全面的に低抵抗状態とする。この場合、全てのメモリセルＭＣのデータが“１”となる。なお、金属層３０には、電圧印加回路２６により正の電圧Ｖｒｗが定常的に印加されるものとする。
【００４８】
選択したメモリセルＭＣのデータを“１”から“０”に書き換える場合、選択したメモリセルＭＣに接続されるビット線１４をＶｒｗよりも低い電圧Ｖｓｓに設定する。Ｖｓｓは、例えば、０Ｖである。そして、上記以外のビット線１４の電圧をＶｒｗに設定する。
【００４９】
そして、選択したメモリセルＭＣに接続されるワード線１２を、ワード線ドライバ回路１８を用いて正の電圧に昇圧する。上記以外のワード線１２は昇圧しない。
【００５０】
選択したメモリセルＭＣのセルトランジスタＣＴがオン状態になる。そして、選択したメモリセルＭＣの抵抗変化領域１６ａに、電圧が印加されて超格子構造が変化する。選択したメモリセルＭＣの抵抗変化領域１６ａが高抵抗状態に変化する。したがって、選択したメモリセルＭＣのデータが“１”から“０”に書き換わる。
【００５１】
非選択のメモリセルＭＣのうち、昇圧されないワード線１２に接続されるメモリセルＭＣは、セルトランジスタＣＴがオフ状態に保たれる。したがって、抵抗変化領域１６ａに電圧は印加されず、データは“１”のままである。
【００５２】
また、非選択のメモリセルＭＣのうち、昇圧されたワード線１２に接続されるメモリセルＭＣは、セルトランジスタＣＴがオン状態になる。しかし、ビット線１４の電圧はＶｒｗであるため、抵抗変化領域１６ａに電圧は印加されず、データは“１”のままである。
【００５３】
選択したメモリセルＭＣのデータを“０”から“１”に書き換える場合、上述した“１”から“０”に書き換える場合と同様の手順を行う。例えば、“１”から“０”への書き換えの場合と、“０”から“１”への書き換えの場合で、抵抗変化領域１６ａに印加する電圧の大きさ、又は、電圧を印加する時間を、それぞれ最適な値に調整することも可能である。
【００５４】
選択したメモリセルＭＣのデータを読み出す場合、選択したメモリセルＭＣに接続されるビット線１４をＶｒｗよりも低い電圧Ｖｓｓに設定する。また、上記以外のビット線１４をＶｒｗに設定する。
【００５５】
選択したメモリセルＭＣに接続されるワード線１２を正の電圧に昇圧する。上記以外のワード線１２は昇圧しない。
【００５６】
選択したメモリセルＭＣのセルトランジスタＣＴがオン状態になる。そして、抵抗変化領域１６ａに電流が流れる。電流は、金属層３０から選択したメモリセルＭＣに接続されたビット線１４に流れる。
【００５７】
センスアンプ回路２２により、抵抗変化領域１６ａに流れる電流を検知して増幅する。流れる電流が所定の閾値より大きい場合は、データ“１”と判定する。流れる電流が所定の閾値より小さい場合は、データ“０”と判定する。
【００５８】
次に、本実施形態の半導体記憶装置１００の作用・効果について説明する。
【００５９】
抵抗変化型メモリのメモリセルＭＣの微細化や製造コストの低減のため、簡易な構造のメモリセルＭＣを実現することが望ましい。本実施形態の半導体記憶装置１００は、抵抗変化層１６をメモリセルアレイ１０全体で単一のパターンとする。言い換えれば、抵抗変化層１６を、メモリセルアレイ１０内でパターニングしない。抵抗変化層１６を、メモリセルＭＣ毎にパターニングしない。また、抵抗変化層１６に電圧を印加する金属層３０も、メモリセルアレイ１０全体で単一のパターンとする。
【００６０】
例えば、抵抗変化層１６を、メモリセルＭＣ毎にパターニングする場合、抵抗変化層１６を微細なパターンにパターニングする必要が生じる。このため、加工精度の高いリソグラフィー技術やエッチング技術を適用することが必要となる。加工精度の高いリソグラフィー技術やエッチング技術を適用することで製造コストが高くなる。
【００６１】
本実施形態によれば、抵抗変化層１６のパターンが微細ではない。したがって、抵抗変化層１６の加工に、加工精度の高いリソグラフィー技術やエッチング技術の適用が不要となる。よって、製造コストが低減する。
【００６２】
また、同様に金属層３０についても、加工精度の高いリソグラフィー技術やエッチング技術の適用が不要となる。よって、製造コストが低減する。
【００６３】
また、抵抗変化層１６と金属層３０とを同一の平面パターンとすることにより、抵抗変化層１６と金属層３０の同時加工が可能となる。したがって、更に製造コストが低減する。
【００６４】
また、抵抗変化層１６をメモリセルＭＣ毎にパターニングし、金属層３０をメモリセルアレイ１０内でパターニングすると、例えば、抵抗変化層１６と金属層３０をメモリセルアレイ１０内で接続する新たな接続層を追加する必要が生じ得る。このため、製造コストが高くなる。
【００６５】
本実施形態によれば、抵抗変化層１６及び金属層３０は、メモリセルアレイ１０内でパターニングしない。したがって、新たな接続層の追加は不要である。よって、製造コストが低減する。
【００６６】
例えば、抵抗変化層１６をメモリセルＭＣ毎にパターニングする場合、抵抗変化領域１６ａ内又はその近傍に、抵抗変化層１６の加工により形成された端部が存在することになる。このような端部では、エッチング加工や、その後の熱処理時の酸化等により結晶構造に乱れが生じる。
【００６７】
抵抗変化領域１６ａの結晶構造に乱れが生じると、例えば、抵抗変化領域１６ａを流れる電流の絶対量がばらつき、メモリ特性の劣化やばらつきが生ずる恐れがある。また、抵抗変化領域１６ａの結晶構造に乱れが生じると、例えば、データ“１”とデータ“０”との電流比率が変化し、メモリ特性の劣化やばらつきが生ずる恐れがある。
【００６８】
本実施形態では、メモリセルＭＣ内に抵抗変化層１６の加工により形成された端部は存在しない。したがって、抵抗変化領域１６ａを流れる電流の絶対量がばらつきや、データ“１”とデータ“０”との電流比率の変化が生じにくい。よって、メモリ特性に優れた抵抗変化型メモリが実現する。
【００６９】
更に、抵抗変化層１６をメモリセルＭＣ毎にパターニングしたり、金属層３０をメモリセルアレイ１０内でパターニングしたりすると、抵抗変化領域１６ａを流れる電流の分布が不均一になる恐れがある。例えば、第２のコンタクトプラグ４２と抵抗変化層１６のパターンとの位置ずれや、抵抗変化層１６のパターンと金属層３０のパターンとの位置ずれにより、抵抗変化領域１６ａを流れる電流の分布が不均一になる。抵抗変化領域１６ａを流れる電流の分布が不均一になると、メモリ特性の劣化やばらつきが生ずる恐れがある。
【００７０】
本実施形態では、メモリセルＭＣ内に抵抗変化層１６の加工により形成された端部は存在しない。また、メモリセルアレイ１０内に金属層３０の加工により形成された端部は存在しない。したがって、抵抗変化領域１６ａを流れる電流の分布が均一になる。よって、メモリ特性に優れた抵抗変化型メモリが実現する。
【００７１】
上記の、抵抗変化層１６や金属層３０の端部に起因するメモリ特性の劣化やばらつきは、メモリセルＭＣの微細化が進むほど深刻になる。したがって、本実施形態によれば、メモリセルＭＣの微細化に適した抵抗変化型メモリが実現される。
【００７２】
また、本実施形態のパターンレイアウトによれば、メモリセルＭＣのサイズが６Ｆ２（３Ｆ×２Ｆ）と小さくなる。したがって、微細化に適した抵抗変化型メモリが実現する。
【００７３】
以上、本実施形態の半導体記憶装置１００によれば、メモリセルの微細化や製造コストの低減に適した、簡易な構造を有する抵抗変化型メモリが実現できる。
【００７４】
（第２の実施形態）
本実施形態の半導体記憶装置は、金属層を備えない点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００７５】
図４は、本実施形態の半導体記憶装置の模式断面図である。図４（ａ）は、図２のＡＡ’断面図に相当する断面図、図４（ｂ）は図２のＢＢ’断面図に相当する断面図である。
【００７６】
本実施形態の半導体記憶装置２００は、第１の実施形態の半導体記憶装置１００と異なり金属層３０を備えない。
【００７７】
本実施形態の半導体記憶装置２００によれば、第１の実施形態同様、メモリセルの微細化や製造コストの低減に適した、簡易な構造を有する抵抗変化型メモリが実現できる。金属層３０を設けないことで、第１の実施形態と比較して、更に、構造が簡易になる。
【００７８】
（第３の実施形態）
本実施形態の半導体記憶装置は、抵抗変化層は、アモルファス状態で高抵抗、多結晶状態で低抵抗となる点、及び、第１の金属部材と抵抗変化層との間に設けられ第１の金属部材よりも電気抵抗の高い第２の金属部材を備える点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００７９】
図５は、本実施形態の半導体記憶装置の模式断面図である。図５（ａ）は、図２のＡＡ’断面図に相当する断面図、図５（ｂ）は図２のＢＢ’断面図に相当する断面図である。
【００８０】
本実施形態の半導体記憶装置３００の抵抗変化層１６は、電圧又は電流の印加によって高抵抗状態と抵抗状態との間を遷移する。抵抗変化層１６は、電圧又は電流の印加によって融解し、冷却によって固化する。
【００８１】
抵抗変化層１６は、アモルファス状態で高抵抗、多結晶状態で低抵抗となる。抵抗変化層１６に印加する電圧又は電流を調整することで固化後の状態が、アモルファス状態になるか多結晶状態になるかを調整する。
【００８２】
抵抗変化層１６は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む化合物である。抵抗変化層１６は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５の化学組成の合金である。
【００８３】
半導体記憶装置３００は、第２のコンタクトプラグ（第１の金属部材）４２と抵抗変化層１６との間に、ヒータ（第２の金属部材）６０を備える。ヒータ６０は、第２のコンタクトプラグ４２よりも電気抵抗が高い。ヒータ６０が発熱することにより、抵抗変化層１６の融解を促進する。
【００８４】
ヒータ６０は、第２のコンタクトプラグ４２に含まれる第１の金属よりも、電気抵抗率の高い第２の金属を含むことが、発熱量を大きくする観点から望ましい。例えば、第２のコンタクトプラグ４２がタングステン（Ｗ）で形成される場合、ヒータ６０を窒化チタン（ＴｉＮ）で形成する。
【００８５】
ヒータ６０と、第２のコンタクトプラグ４２を同一材料で形成する場合でも、ヒータ６０を、第２のコンタクトプラグ４２よりも細くすることで、高抵抗にすることが可能である。
【００８６】
以上、本実施形態の半導体記憶装置３００によれば、第１の実施形態同様、メモリセルの微細化や製造コストの低減に適した、簡易な構造を有する抵抗変化型メモリが実現できる。
【００８７】
第１乃至第３の実施形態では、抵抗変化型メモリとして超格子型相変化メモリ、又は、相変化メモリを例に説明したが、イオンメモリ等、その他の抵抗変化型メモリに本発明は適用可能である。
【００８８】
第１乃至第３の実施形態では、電圧印加回路２６が、定電圧を抵抗変化層１６に印加する場合を例に説明したが、電圧印加回路２６が、データ書き換えやデータ読み出し等の動作に応じて異なる電圧を抵抗変化層１６に印加する構成とすることも可能である。
【００８９】
第１乃至第３の実施形態では、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義したが、高抵抗状態をデータ“１”、低抵抗状態をデータ“０”と定義しても構わない。
【００９０】
第１乃至第３の実施形態では、第１導電型をｐ型、第２導電型をｎ型とする場合を例に説明したが、第１導電型をｎ型、第２導電型をｐ型としてもかまわない。
【００９１】
また、セルトランジスタＣＴとして、ゲート電極が、円柱状或いは円筒状の半導体層の周囲に設けられるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）を適用することも可能である。
【００９２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１１        半導体層
１２        ワード線（ゲート電極配線）
１２ａ      ゲート電極
１４        ビット線（配線）
１６        抵抗変化層
２２        センスアンプ回路
２６        電圧印加回路
２８        ゲート絶縁膜（絶縁膜）
３０        金属層
３２        ソース・ドレイン領域（第１の導電領域）
３４        ソース・ドレイン領域（第２の導電領域）
３６        素子分離領域
３８        アクティブ領域
４０        第１のコンタクトプラグ（第３の金属部材）
４２        第２のコンタクトプラグ（第１の金属部材）
６０        ヒータ（第２の金属部材）
１００      半導体記憶装置
２００      半導体記憶装置
３００      半導体記憶装置
ＣＴ        セルトランジスタ
ＣＴ（１）  第１のセルトランジスタ
ＣＴ（２）  第１のセルトランジスタ
ＭＣ        メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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