(57)【要約】 【課題】セルサイズを小さくすることのできるメモリセルおよび磁気メモリを提供する。【解決手段】本実施形態によるメモリセルは、第１端子と第２端子とを有する導電層と、前記第１端子と前記第２端子との間の前記導電層に配置された１つの磁気抵抗素子であって、第１磁性層と、前記導電層と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する１つの磁気抵抗素子と、前記第１磁性層にアノードおよびカソードのうちの一方が電気的に接続されたダイオードと、第３及び第４端子並びに制御端子を有し、前記第３端子は前記第１端子に電気的に接続されたトランジスタと、を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１端子と第２端子とを有する導電層と、
前記第１端子と前記第２端子との間の前記導電層に配置された１つの磁気抵抗素子であって、第１磁性層と、前記導電層と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する１つの磁気抵抗素子と、
前記第１磁性層にアノードおよびカソードのうちの一方が電気的に接続されたダイオードと、
第３及び第４端子並びに制御端子を有し、前記第３端子は前記第１端子に電気的に接続されたトランジスタと、
を有するメモリセル。
【請求項２】
前記ダイオードは、双方向ダイオードである請求項１記載のメモリセル。
【請求項３】
前記ダイオードは、ショットキーダイオードおよび仕事関数が異なる２つの電極を有するＭＩＭダイオードのいずれか一方である請求項１記載のメモリセル。
【請求項４】
第１乃至第４配線と、
第１端子と、前記第１配線に電気的に接続された第２端子と、を有する導電層と、
前記第１端子と前記第２端子との間の前記導電層に配置された１つの磁気抵抗素子であって、第１磁性層と、前記導電層と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する１つの磁気抵抗素子と、
前記第１磁性層にアノードおよびカソードのうちの一方が電気的に接続され、他方が前記第２配線に電気的に接続されたダイオードと、
第３乃至第５端子を有し、前記第３端子は前記第１端子に電気的に接続され、前記第４端子は前記第３配線に電気的に接続され、前記第５端子は前記第４配線に電気的に接続されたトランジスタと、
前記第２および第４配線に接続された第１の書き込みおよび読み出し回路と、
前記第１および第３配線に接続された第２の書き込みおよび読み出し回路と、
を備えた磁気メモリ。
【請求項５】
前記第２磁性層に情報を書き込む場合は、前記第１の書き込みおよび読み出し回路は、前記トランジスタをＯＮさせるとともに、前記第１および第２の書き込みおよび読み出し回路は、前記ダイオードに逆方向電圧を印加し、かつ前記第１および第３配線の間に電流を供給し、
前記第２磁性層から情報を読み出す場合は、前記第１の書き込みおよび読み出し回路は、前記トランジスタをＯＦＦさせるとともに、前記第１および第２書き込みおよび読み出し回路は、前記第１および第２配線の間に電流を供給する請求項４記載の磁気メモリ。
【請求項６】
前記トランジスタのソースからドレインに向かう方向は、前記第１配線および前記第２配線がそれぞれ延びる方向と交差する請求項４または５記載の磁気メモリ。
【請求項７】
前記ダイオードは、双方向ダイオードである請求項４乃至６のいずれかに記載の磁気メモリ。
【請求項８】
前記ダイオードは、ショットキーダイオードおよび仕事関数が異なる２つの電極を有するＭＩＭダイオードのいずれかである請求項４乃至６のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリセルおよび磁気メモリに関する。
【背景技術】
【０００２】
ＭＲＡＭ(Magnetoresistive Random Access Memory)は、高速動作可能な不揮発性の磁気メモリである。このため、ＭＲＡＭは、従来にはない不揮発性ワークメモリとして期待されており、多くの機関によって開発が進められている。ＭＲＡＭは、記憶素子としてＭＴＪ(Magnetic Tunnel Junction)素子を有している。ＭＴＪ素子の基本構成は、磁性層／絶縁層／磁性層の３層から構成されており、一方の磁性層は記憶層、もう一方の磁性層は参照層と呼ばれる。また中間の絶縁層はトンネルバリアと呼ばれ、トンネル電流が流れる程度の非常に薄い絶縁膜によって構成される。
【０００３】
ＭＴＪ素子を記憶素子として有するＭＲＡＭにおいては、書き込みおよび読み出し動作は、記憶層と参照層との間にトンネルバリアを介して電流を流すことにより行う。このため、書込みの時にトンネルバリアが破壊してしまう危険があり、また、データを読み出す時に記憶層の磁化が反転してしまうリードディスターブの可能性がある。
【０００４】
これに対して、スピンホール効果あるいはＳＯＴ(Spin Orbit Torque)を使ってＭＴＪ素子の記憶層の磁化を反転させて書き込みを行うＳＯＴ−ＭＲＡＭが提案されている。このＳＯＴ−ＭＲＡＭは、後述するように、セルの面積が大きくなってしまうという課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−４５１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、セルサイズを小さくすることのできるメモリセルおよび磁気メモリを提供する。
【課題を解決するための手段】
【０００７】
本実施形態によるメモリセルは、第１端子と第２端子とを有する導電層と、前記第１端子と前記第２端子との間の前記導電層に配置された１つの磁気抵抗素子であって、第１磁性層と、前記導電層と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する１つの磁気抵抗素子と、前記第１磁性層にアノードおよびカソードのうちの一方が電気的に接続されたダイオードと、第３及び第４端子並びに制御端子を有し、前記第３端子は前記第１端子に電気的に接続されたトランジスタと、を有する。
【図面の簡単な説明】
【０００８】
【図１】スピンホール効果を説明する図。
【図２】ＳＯＴ−ＭＲＡＭの記憶素子を示す図。
【図３】ＳＯＴ−ＭＲＡＭの単位セルの等価回路図。
【図４】一実施形態によるＳＯＴ−ＭＲＡＭの単位セルの等価回路図。
【図５】一実施形態によるＳＯＴ−ＭＲＡＭの書き込み方法を説明する図。
【図６】一実施形態によるＳＯＴ−ＭＲＡＭの読み出し方法を説明する図。
【図７】一実施形態の変形例によるＳＯＴ−ＭＲＡＭの書き込み方法を説明する図。
【図８】一実施形態の変形例によるＳＯＴ−ＭＲＡＭの読み出し方法を説明する図。
【図９】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１０】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１１】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１２】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１３】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１４】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１５】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１６】一実施形態によるＳＯＴ−ＭＲＡＭの製造工程を示す平面図。
【図１７】図１６に示す切断線Ａ−Ａで切断した断面図。
【図１８】図１６に示す切断線Ｂ−Ｂで切断した断面図。
【図１９】図１９（ａ）、１９（ｂ）はダイオードのサイズおよび特性を示す図。
【図２０】図２０（ａ）、２０（ｂ）、２０（ｃ）はダイオードのサイズおよび特性を示す図。
【図２１】図２１（ａ）、２１（ｂ）は、ＭＩＭダイオードのサイズおよび特性を示す図。
【図２２】図２２（ａ）、２２（ｂ）は、ＭＩＭダイオードのサイズおよび特性を示す図。
【発明を実施するための形態】
【０００９】
以下に図面を参照して実施形態について説明する。
【００１０】
まず、実施形態を説明する前に本発明に至った経緯について説明する。
【００１１】
ＭＴＪ素子を記憶素子として有するＭＲＡＭにおいては、参照層の磁化の向きは固定であり、常に同じ方向を向いている。一方、記憶層の磁化の向きは可変であり、参照層の磁化の向きに対して平行あるいは反平行方向をとることができる。記憶層と参照層の向きが平行の場合にはトンネルバリアを介した記憶層と参照層間の電気抵抗が低抵抗になり、記憶層と参照層の向きが反平行の時には高抵抗になる。このように磁性体の磁化の向きによって抵抗値が変化する現象を磁気抵抗効果と呼ぶ。ＭＲＡＭはＭＴＪ素子の記憶層の磁化の向きを０あるいは１に対応させて記憶させ、記憶された磁化の向きの情報を磁気抵抗効果を用いて読み出すことによって成り立つ磁気メモリである。
【００１２】
ＭＴＪ素子への書込みは、記憶層の磁化を反転させることであるが、その書き込み方法として、ＳＴＴ(Spin Transfer Torque)という原理が用いられている。これは、記憶層から参照層あるいは参照層から記憶層にトンネルバリアを介して電流を通電することにより、参照層のスピンモーメントを記憶層に作用させることによって、記憶層の磁化方向を参照層の磁化方向に対して平行または反平行とする方法である。記憶層から参照層に電流が流れる方向に通電すると記憶層の磁化が参照層と平行になる方向にスピントルクが働き、参照層から記憶層に電流を流すと反平行方向のスピントルクが作用する。
【００１３】
ＳＴＴによる書込みの課題は、トンネルバリアに通電を行うことで書込みを行うため、書込みの時にトンネルバリアが破壊してしまう危険があることである。また、データを読み出す時にも通電を行うため、データを読み出す時にＳＴＴによって記憶層の磁化が反転してしまうリードディスターブの可能性がある。
【００１４】
これらの課題を解決する磁気メモリとして、スピンホール効果あるいはＳＯＴを使ってＭＴＪ素子の記憶層の磁化を反転させるＳＯＴ−ＭＲＡＭが知られている。ここで、スピンホール効果とは、図１に示すように、スピン軌道相互作用の大きな物質からなる非磁性層１０に電流を流すことにより、互いに逆向きのスピン角運動量（以下、単にスピンとも云う）を有する電子が反対方向に散乱され、スピン流Ｉｓを発生させる現象である。この時スピンｓとスピン流Ｉｓおよび電子流Ｉｅ（電流とは逆向き）は、
Ｉｓ∝ｓ×Ｉｅ        （１）
の関係を満たしている。すなわち、スピン流Ｉｓは、スピンｓと電子流Ｉｅとの外積に比例する。
【００１５】
図２に示すように、上記非磁性層１０に磁気抵抗素子(例えばＭＴＪ素子)２０を積層することにより、非磁性層１０に発生するスピン流でＭＴＪ素子２０の記憶層２２にスピントルク（ＳＯＴ）を与え、磁化を反転させることができる。ＭＴＪ素子２０は、記憶層２２と、参照層２６と、記憶層と参照層２６との間に配置された非磁性絶縁層２４とを有している。非磁性層１０に通電する電流の極性を反転させると、ＭＴＪ素子２０の記憶層２２に働くスピントルク（ＳＯＴ）も反転する。つまりこの電流を制御することで、記憶層２２の磁化の方向を参照層２６の磁化方向に対して平行あるいは反平行の所望の方向に向けることができる。この原理を使って書込みを行うＭＲＡＭをＳＯＴ−ＭＲＡＭと呼ぶ。
【００１６】
ＳＯＴ−ＭＲＡＭは、少なくとも１つのメモリセルを有し、このメモリセル１の等価回路の例を図３に示す。非磁性層１０とＭＴＪ素子２０は積層されている。図２示すように、ＭＴＪ素子２０の記憶層２２が非磁性層１０側にあり、参照層２６が非磁性層１０と反対側に配置されている。非磁性層１０の一方の端子１０ａにトランジスタ３２が接続され、ＭＴＪ素子２０の参照層２６側の端子２６ａにトランジスタ３６が接続されている。
【００１７】
一方、非磁性層１０のトランジスタの接続されていない側の端子１０ｂは共通端子となっている。このようにＳＯＴ−ＭＲＡＭのメモリセルは３端子であるため、図３に示すように１メモリセル当たり２個あるいは３個のトランジスタを接続する必要がある。そのため、メモリセルの面積が大きくなってしまい、１２Ｆ２程度がセルサイズの限界である。  そこで、本発明者達は、鋭意研究に勤め、セルサイズを小さくすることのできる磁気メモリを発明することができた。これを実施形態として説明する。
【００１８】
（一実施形態）
一実施形態による磁気メモリはＳＯＴ−ＭＲＡＭであって、少なくとも１つのメモリセルを有し、このメモリセルを図４に示す。一実施形態におけるメモリセル１は、非磁性層（導電層）１０と、この非磁性層１０上に配置された磁気抵抗素子２０と、トランジスタ３２と、ダイオード４０と、を備えている。磁気抵抗素子２０は、例えばＭＴＪ素子であって、図２に示すように、非磁性層１０上に設けられた記憶層２２と、記憶層上に設けられた参照層２６と、記憶層２２と、参照層２６との間に設けられた非磁性絶縁層２４と、備えている。非磁性層１０は、２つの端子１０ａ、１０ｂを有する。なお、非磁性層１０の端子１０ｂは共通端子となっている。上記説明では、記憶素子２０としてＭＴＪ素子を挙げたが、ＧＭＲ(Giant Magneto-Resistive)素子、すなわち非磁性絶縁層２４の代わりに非磁性金属層を用いた磁気抵抗素子であってもよい。
【００１９】
トランジスタ３２は、ソースおよびドレインのうちの一方の端子が非磁性層１０の端子１０ａに接続され、他方の端子がビット線に接続され、ゲートが書き込みワード線に接続される。
【００２０】
ダイオード４０は、アノードが読み出しワード線に接続され、カソードがＭＴＪ素子２０の参照層に電気的に接続される。ここで、電気的に接続されるとは、カソードと参照層とが直接に接続される他にそれらの間に導体が配置されてもよいことを意味する。なお、ダイオード４０は、図４に示す場合と逆に接続してもよい。この場合、カソードが読み出しワード線に接続され、アノードがＭＴＪ素子２０の参照層に電気的に接続される。この場合、メモリセル１１１に対して後述する書き込みおよび読み出し動作を行う時に、ワード線ＷＬ２１、ビット線ＢＬ１１、ＢＬ２１に印加される電圧の極性を図４に示すように接続された場合と逆にすれば、同じような動作を行うことができる。
【００２１】
本実施形態においては、非磁性層１０に対して、１個のダイオード４と、１個のＭＴＪ素子２０とが接続されている。非磁性層１０の一方の端子１０ａにはトランジスタ３２が接続され、ＭＴＪ素子２０の参照層側にはダイオード４０が接続されている。ダイオード４０を薄膜ダイオードとし、ダイオード４０をＭＴＪ素子と積層する構造とすることにより、メモリセルのサイズを６Ｆ２まで縮小することができる。
【００２２】
（書き込み方法）
次に、図５を参照して本実施形態の磁気メモリの書き込み方法について説明する。
【００２３】
図５に示す磁気メモリは、マトリクス状に配列された２×２のメモリセル１１１〜１２２を有している。各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、非磁性層１０ｉｊと、非磁性層１０ｉｊ上に配置された磁気抵抗素子２０ｉｊと、トランジスタ３２ｉｊと、ダイオード４０ｉｊと、を備えている。各非磁性層１０ｉｊ（ｉ，ｊ＝１，２）は、第１端子１０ａと、第２端子１０ｂとを有している。
【００２４】
磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）は、例えばＭＴＪ素子であって、図２に示すように、非磁性層１０ｉｊ上に記憶層２２が配置され、この記憶層２２上に参照層２６が配置され、記憶層２２と参照層２６との間に非磁性絶縁層２４が配置された構成を有している。
【００２５】
トランジスタ３２ｉｊ（ｉ，ｊ＝１，２）は、ソースおよびドレインのうちの一方の端子が非磁性層１０の第１端子１０ａに接続され、他方の端子が第１ビット線ＢＬ１ｉに接続され、ゲートが第１ワード線ＷＬ１ｊに接続される。
【００２６】
ダイオード４０ｉｊ（ｉ，ｊ＝１，２）は、アノードが第２ワード線ＷＬ２ｊに接続されカソードがＭＴＪ素子２６ｉｊの参照層の端子２６ａに電気的に接続される。
【００２７】
なお、非磁性層１０ｉｊ（ｉ，ｊ＝１，２）の第２端子１０ｂは、第２ビット線ＢＬ２ｉに接続される。
【００２８】
また、第１ワード線ＷＬ１１，ＷＬ１２および第２ワード線ＷＬ２１、ＷＬ２２は、ワード線駆動回路６０に接続されて駆動される。第１ビット線ＢＬ１１、ＢＬ１２および第２ビット線ＢＬ２１、ＢＬ２２は、ビット線駆動回路７０に接続されて駆動される。ワード線駆動回路６０およびビット線駆動回路７０はともに書き込みおよび読み出し動作を行う。そして、ビット線駆動回路７０は、書き込み動作を行うための書き込み電流を第１ビット線ＢＬ１１、ＢＬ１２または第２ビット線ＢＬ２１、ＢＬ２２に流すドライバおよびこの書き込み電流を引き込むシンカーを備えている。第１ビット線ＢＬ１１、ＢＬ１２およびまたは第２ビット線ＢＬ２１、ＢＬ２２のそれぞれの一端にドライバが接続され、他端にシンカーが接続される。
【００２９】
書き込み方法をメモリセル１１１に書き込みを行う場合を例にとって説明する。この書き込みを行う場合において、ワード線駆動回路６０によって駆動される第１および第２ワード線およびビット線駆動回路７０によって駆動される第１および第２ビット線に印加される印加電圧を図５に示す。
【００３０】
選択されたメモリセル１１１に情報“０”あるいは“１”を書き込む場合、非磁性層１０１１にそれぞれ逆向きに電流を通電する。例えば、情報“０”の書き込みでは、ビット線駆動回路７０によって第１ビット線ＢＬ１１および第２ビット線ＢＬ２１を駆動してメモリセル１１１の左から右へ電流を流し、情報“１”の書き込みでは、メモリセル１１１の右から左へ通電するとする。図５において、メモリセル１１１の非磁性層１０ｉｊの左から右へ通電する“０”書き込みの場合には、第１ビット線ＢＬ１１をハイレベル“Ｈ” （活性化）にし、第２ビット線ＢＬ２１をロウレベル“Ｌ”（不活性化）設定する。また、選択されたメモリセル１１１に接続していない第１および第２ビット線ＢＬ１２、ＢＬ２２は共にロウレベル“Ｌ”に設定する。一方、選択されたメモリセル１１１におけるトランジスタ３２１１のゲートに接続された第１ワード線ＷＬ１１はハイレベル“Ｈ”にしてトランジスタ３２１１をＯｎにする。一方、第１ワード線ＷＬ１１以外の第１ワード線ＷＬ１２は、ロウレベル“Ｌ”に設定し、トランジスタ３２１２、３２２２をＯＦＦにする。またダイオード４０１１に接続されている第２ワード線ＷＬ２１はダイオードに逆バイアスがかかる極性に電圧を設定し、ＭＴＪ素子２０１１の膜面に垂直方向には電流が流れないようにする。つまり図５に示した向きにダイオード２０１１が接続されている場合には第２ワード線ＷＬ２１、ＷＬ２２は共にロウレベル“Ｌ”に設定される。このように電圧を設定することにより、選択されたメモリセル１１１の非磁性層１０１１に左から右向きに電流が流れる、他のメモリセル１１２、１２１、１２２の非磁性層１０１２、１０２１、１０２２には電流が流れないようにすることができる。
【００３１】
更に、選択されたメモリセル１１１に“１”書き込みを行うために、非磁性層１０１１に対して右から左に電流を通電するためには第１ビット線ＢＬ１１と第２ビット線ＢＬ２１の電位を入れ替え、第１ビット線ＢＬ１１をロウレベル“Ｌ”に、第２ビット線ＢＬ２１をハイレベル“Ｈ”に設定する。他の配線は“０”書き込みと同じ電圧に設定にすることで、選択されたメモリセル１１１の非磁性層１０１１に右から左に電流が通電され、他のメモリセル１１２、１２１、１２２の非磁性層１０１２、１０２１、１０２２には電流が流れないようにすることができる。
【００３２】
（読み出し方法）
次に、図６を参照して本実施形態の磁気メモリの読み出し方法について説明する。図６は、図５に示す磁気メモリにおいて、読み出し動作において、ワード線駆動回路６０によって駆動される第１および第２ワード線およびビット線駆動回路７０によって駆動される第１および第２ビット線に印加される印加電圧を示す図である。
【００３３】
読み出し方法をメモリセル１１１から情報を読み出す場合を例にとって説明する。まず、メモリセル１１１を選択し、この選択されたメモリセル１１１は、ＭＴＪ素子の記憶層、非磁性絶縁層、および参照層の積層方向に電流が流される。このため、選択されたメモリセル１１１のダイオード４０１１には順方向に電流が流れるようにし、選択されないメモリセルには逆バイアスがかかって電流が流れないように設定する。つまり、図６に示すように、第２書き込み配線ＷＬ２１はハイレベル“Ｈ”に設定し、第２書き込み配線ＷＬ２２はロウレベル“Ｌ”に設定する。一方、第１ワード線ＷＬ１１、ＷＬ１２はロウレベル“Ｌ”に設定し、トランジスタ３２１１〜３２２２がＯＦＦになるようにする。また、選択されたメモリセル１１１に接続している第１ビット線ＢＬ１１および第２ビット線ＢＬ２１はともにロウレベル“Ｌ”に設定する。これにより、選択されたメモリセル１１１のＭＴＪ素子２０１１に通電が可能になる。一方、選択されたメモリセル１１１に接続していない第１ビット線ＢＬ１２および第２ビット線ＢＬ２２のうち、第１ビット線ＢＬ１２はロウレベル“Ｌ”、第２ビット線ＢＬ２２はハイレベル“Ｈ”に設定する。このような電圧設定を行うことで、選択されたメモリセル１１１のＭＴＪ素子２０１１に通電を行うことが可能となり、ＭＴＪ素子２０１１からのデータの読み出しを行うことができる。
【００３４】
上述したことからわかるように、ワード線駆動回路６０およびビット線駆動回路７０は、共に書き込み回路ともなり、読み出し回路ともなる。そして、第１ワード線ＷＬ１１，ＷＬ１２は、書き込みワード線となり、第２ワード線ＷＬ２１，ＷＬ２２は、読み出しワード線となる。また第１ビット線ＢＬ１１、ＢＬ１２は通常のビット線となり、第２ビット線ＢＬ２１、ＢＬ２２は共通のビット線となる。
【００３５】
また、図５および図６に示す書き込み動作時および読み出し動作時の各配線ＷＬ１１，ＷＬ１２、ＷＬ２１、ＷＬ２２、ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２に印加される電圧は選択トランジスタ３２１１〜３２２２がｎチャネルＭＯＳトランジスタである場合を示している。
【００３６】
以上説明したように、本実施形態によれば、セルサイズを小さくすることが可能なメモリセルおよび磁気メモリを提供することができる。
【００３７】
（変形例）
次に、本実施形態の変形例による磁気メモリを図７および図８を参照して説明する。この変形例の磁気メモリは、図５乃至図６に示す本実施形態の磁気メモリにおいて、ダイオード４０１１〜４０２２の代わりに、双方向ダイオード４２１１〜４２２２にそれぞれ置き換えた構成を有している。これらの双方向ダイオード４２１１〜４２２２として例えば、ＯＴＳ(Ovonic Threshold Switch)等が用いられる。図７は、この変形例の磁気メモリのメモリセル１１１に書き込みを行う場合の、第１および第２ワード線と、第１および第２ビット線に印加する電圧を示す図である。図８は、この変形例の磁気メモリのメモリセル１１１から読み出しを行う場合の、第１および第２ワード線と、第１および第２ビット線に印加する電圧を示す図である。
【００３８】
双方向のダイオード４２１１〜４２２２は、両側の極性において、電位差が閾値を超えると通電し、閾値以下の場合は通電しないとみなすことができる。
【００３９】
図７に示すように、書き込み時の電圧設定において、読み出しの配線となる第２ワード線ＷＬ２１，ＷＬ２２には電流が流れないようにＨ／２の電位に設定して置く。ここで、Ｈ／２の電位とは、ハイレベル“Ｈ”の電位の半分である。その他は図５同じである。
【００４０】
また、読み出し時には図８に示すように、非選択のメモリセルに接続している読み出し配線となる第２ワード線ＷＬ２２および非選択のメモリセルに接続している共通ビット線となる第２ビット線ＢＬ２２をＨ／２に設定する。その他は図６と同じである。
【００４１】
この変形例も本実施形態と同様に、セルサイズを小さくすることが可能なメモリセルおよび磁気メモリを提供することができる。
【００４２】
（製造方法）
次に、本実施形態の磁気メモリの製造方法について図９乃至図１６を参照して説明する。この製造方法は、図５に示すように、メモリセルがマトリクス状に配置された磁気メモリである。
【００４３】
まず、図９に示すように、半導体層１００上にトランジスタのアクティブ領域１１０１〜１１０６を形成する。このアクティブ領域１１０１〜１１０６は、図５に示すメモリセル１１１〜１２２のトランジスタ３２１１〜３２２２のソースおよびドレイン領域となる。これらのアクティブ領域１１０１〜１１０６は、後述する図１２に示す第１ビット線ＢＬ１１〜ＢＬ１４の延在する方向（図面上では横方向）に対して所定の角度Θ傾いた方向に延在している。この角度Θは、ほぼｔａｎ−１（０．５）、すなわち約２６度に設定される。これにより、メモリセルの間隔を小さくすることが可能になり、メモリセルのサイズを微細化することができる。
【００４４】
続いて、図１０に示すように、アクティブ領域１１０１〜１１０６が形成された半導体層１００上に第１ワード線ＷＬ１０〜ＷＬ１８を形成する。これらの第１ワード線ＷＬ１０〜ＷＬ１８は、後述する図１２に示す第１ビット線ＢＬ１１〜ＢＬ１４の延在する方向（図面上では横方向）に対して交差する方向、例えば直交する方向に形成される。
【００４５】
次に、図１１に示すように、各メモリセル内のトランジスタと、後述する図１２に示す第１ビット線ＢＬ１１〜ＢＬ１４とを接続するコンタクト１２０を形成する。これらのコンタクト１２０は、第１ワード線ＷＬ１１と第１ワード線ＷＬ１２との間、第１ワード線ＷＬ１４と第１ワード線ＷＬ１４との間、および第１ワード線ＷＬ１７と第１ワード線ＷＬ１８との間でかつアクティブ領域１１０１〜１１０６と交差する領域上にそれぞれ配置される。
【００４６】
次に、図１２に示すように、第１ワード線ＷＬ１０〜ＷＬ１８と交差する方向、例えば直交する方向に延在する第１ビット線ＢＬ１１〜ＢＬ１４を形成する。これらの第１ビット線ＢＬ１１〜ＢＬ１４は、コンタクト１２０を介してアクティブ領域１１０１〜１１０６に接続される。
【００４７】
続いて、図１３に示すように、各メモリセルのトランジスタと後述する非磁性層１０とを接続するコンタクト１２５を形成する。このコンタクト１２５は、図５に示す端子１０ａとなる。隣接する第１ワード線間でかつアクティブ領域１１０１〜１１０６に接続する領域に形成される。
【００４８】
次に、図１４に示すように、第１ビット線ＢＬ１１〜ＢＬ１４のそれぞれの上方に第２ビット線ＢＬ２１〜ＢＬ２４を形成する。なお図１４では、各第２ビット線ＢＬ２ｊ（ｊ＝１，・・・，４）は、対応する第１ビット線ＢＬ１ｊよりも幅が広く表示されているが、同じ幅であってもよい。
【００４９】
次に、図１５に示すように、メモリセルの非磁性層１０１１〜１０４５を形成し、各非磁性層１０ｉｊ（ｉ＝１，・・・，４、ｊ＝１，・・・５）上にＭＴＪ素子２０ｉｊを形成し、ＭＴＪ素子２０ｉｊ上にダイオード４０ｉｊを形成する。非磁性層１０１１〜１０４５は、破線で示し、ＭＴＪ素子２０１１〜２０４５は、実線で示す。なお、各ダイオード４０ｉｊ（ｉ＝１，・・・，４、ｊ＝１，・・・５）は、ＭＴＪ素子２０ｉｊに重ねて表示してある。各非磁性層１０ｉｊ（ｉ＝１，・・・，４、ｊ＝１，・・・５）は、対応するコンタクト１２５と、対応する第２ビット線ＢＬ２ｉにそれぞれ接続される。
【００５０】
続いて、図１６に示すように、各ｊ（ｊ＝１，・・・，５）列に配置されたダイオード４０１ｊ、４０２ｊ、４０３ｊ、４０４ｊにそれぞれ接続するように、第２ワード線ＷＬ２ｊを形成する。
【００５１】
図１６に示す切断線Ａ−Ａでアクティブ領域１１０２を切断した断面図を図１７に示す。メモリセル内のトランジスタ、例えば図１７に示すトランジスタ３２１、３２２２、３２１３としては、ＲＣＡＴ(Recessed Channel Array Transistor)タイプのトランジスタ、すなわちリセス型トランジスタが用いられている。しかし、他のタイプのトランジスタを用いても良い。第１ビット線ＢＬ１２は、コンタクト１２０を介してトランジスタ３２２１のソースおよびドレインの一方の領域（Ｎ＋領域）に接続されている。この領域の左側にトランジスタ３２２１のゲート配線ＷＬ１１と、ソースおよびドレインのうちの他方の領域が配置されている。この他方の領域からコンタクト１２５、非磁性層１０２１、ＭＴＪ素子２０２１、ダイオード４０２１、第２ワード線ＷＬ２１が順に接続している。また、非磁性層１０２１の反対側は第２ビット線ＢＬ２１に接続している。なお、非磁性層１０２１と第２ビット線ＢＬ２１の接続している場所は図１６からずれた場所にある。
【００５２】
図１７において、ＭＴＪ素子２０２１への書き込み電流の経路を実線で示す。図５に示した電圧設定にすることにより、書き込み電流は第１ビット線ＢＬ２からトランジスタ３２２１を通って非磁性層１０２１に通電され、第２ビット線ＢＬ２１に流れる。両極性の通電が可能であり、情報“０”または情報“１”のいずかに書き込みが可能になる。
【００５３】
一方、読み出し電流の経路を破線で示す。図６に示した電位に設定することにより、読み出し電流は第２ワード線ＷＬ２１からダイオード４０２１、ＭＴＪ素子２０２１、非磁性層１０２１を経由して第２ビット線ＢＬ２１に通電される。
【００５４】
図１６に示す切断線Ｂ−Ｂで第２ワード線ＷＬ２２を切断した断面図を図１８示す。第１ビット線ＢＬ１ｉ（ｉ＝１，２，３）と、第２ビット線ＢＬ２ｉはセルフアラインで保護膜を形成し、コンタクト１２５と電気的に接触しないようにする。
【００５５】
（ダイオード）
ダイオードは回り込み電流を回避するため、順電圧と逆電圧の電流比が５桁程度以上あることが望ましい。また、読み出し電流を流すため、順電圧を１Ｖ程度印加した時の電流が１μＡ程度以上あることが望ましい。そのような特性をもつショットキーダイオードのシミュレーションを行った。図１９（ａ）は、このシミュレーションに用いたダイオードの形状およびサイズを示す図であり、図１９（ｂ）は、シミュレーション結果を示す図である。このシミュレーションでは、アノード電極の界面にショットキー障壁を想定し、カソードに電圧を印加した結果を示している。ドナーあるいはアクセプターは一様に分布していると仮定した。不純物濃度を１×１０１８ｃｍ−３にすることで、１０ｎｍ（０．０１μｍ）×１０ｎｍ（０．０１μｍ）という微細素子であっても順方向の電流は１μＡ以上が得られており、順電圧と逆電圧の電流比は５桁程度が得られている。
【００５６】
図２０（ａ）に示す薄膜化したショットキーダイオードについてのシミュレーション結果を図２０（ｂ）、２０（ｃ）に示す。図２０（ａ）からわかるように、このショットキーダイオードもアノード電極の界面にショットキー障壁を想定している。
【００５７】
一般に、ドナーあるいはアクセプターがシリコン（あるいはポリシリコン）に一様に分布している場合は、シリコン（あるいはポリシリコン）の厚さを薄膜化すると、ドーパント濃度が濃い場合は電界が大きくなり、逆電圧でも電流がＯＦＦしなくなってしまう。一方、逆電圧で電流が流れないようにさせようとすると、ドーパント濃度を低くする必要があるが、その場合は順電圧を印加した時の電流が低下してしまう。
【００５８】
しかし、図２０（ａ）乃至２０（ｃ）に示すように、狭い高濃度層をカソード側に設けると、逆電圧を印加した時の電流の増大を抑制しつつ、順電圧を印加した場合の電流を稼ぐことが可能となる。
【００５９】
なお、シリコンを使ったダイオードでは、活性化のために７００℃程度のアニールが必要な場合がある。一方、ＭＴＪ素子を構成する磁性体のアニール耐性は４００℃程度であるため、アニールによって磁性体の特性が劣化してしまう場合がある。そのため、ダイオードはＭＴＪ素子とは別の基板で活性化のためのアニールを行い、基板貼りあわせによりＭＴＪ素子と電気的に接続させても良い。
【００６０】
また、ＭＩＭ（Metal-Insulator-Metal）ダイオードも可能である。これを図２１（ａ）乃至図２２（ｂ）を参照して説明する。ＭＩＭダイオードで整流特性を出すためには絶縁体の両側の金属に仕事関数の異なる材料の電極を配置する。図２１（ａ）は、ＭＩＭダイオードの第１例を示す斜視図である。この第１例のＭＩＭダイオードは、アノード電極およびカソード電極の仕事関数がそれぞれ４ｅＶおよび３ｅＶで、トンネル酸化膜の厚さｔｏｘが０．７ｎｍの場合のＩＶ特性を図２１（ｂ）に示す。素子サイズ１０ｎｍ２で順電圧では１μＡの電流が得られており、逆電圧による電流は順電圧よりも５桁程度小さい。
【００６１】
図２２（ａ）は、ＭＩＭダイオードの第２例を示す斜視図である。この第２例のＭＩＭダイオードは、アノード電極およびカソード電極の仕事関数がそれぞれ４ｅＶおよび２．３ｅＶで、トンネル酸化膜の厚さｔｏｘが１．１ｎｍの場合のＩＶ特性を図２２（ｂ）に示す。この第２例のように、トンネル酸化膜の厚さｔｏｘが１．１ｎｍの場合は、アノード電極およびカソード電極の仕事関数がそれぞれ４ｅＶおよび２．３ｅＶとすることで、必要とする特性が得られる。なお、今回用いたシミュレータの制約でシリコン基板でないとデバイスシミュレーションできなかったため、高濃度のアクセプターをドープして金属とみなしてシミュレーションを行った。
【００６２】
以上説明したように、本実施形態によれば、セルサイズを小さくすることが可能なメモリセルおよび磁気メモリを提供することができる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６４】
１，１１１〜１２２・・・メモリセル、１０，１０１１〜１０２２・・・非磁性層（導電層）、１０ａ，１０ｂ・・・端子、２０，２０１１〜２０２２・・・磁気抵抗素子（ＭＴＪ素子）、２２・・・記憶層、２４・・・非磁性層（非磁性絶縁層）、２６・・・参照層、２６ａ・・・端子、３２，３２１１〜３２２２・・・トランジスタ、４０，４０１１〜４０２２・・・ダイオード、６０・・・ワード線駆動回路、７０・・・ビット線駆動回路、ＷＬ１１，ＷＬ１２・・・書き込みワード線、ＷＬ２１，ＷＬ２２・・・読み出しワード線、ＢＬ１１，ＢＬ１２・・・ビット線、ＢＬ２１，ＢＬ２２・・・ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成29年5月29日(2017.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１端子と、第２端子と、前記第１端子と前記第２端子との間の部分と、を有する導電層と、
前記部分に配置された磁気抵抗素子であって、磁化の向きが固定された第１磁性層と、前記部分と前記第１磁性層との間に配置されかつ磁化の向きが可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する磁気抵抗素子と、
第３端子と、第４端子と、を有し、前記第３端子は前記第１磁性層に電気的に接続されたダイオードと、
第５端子と、第６端子と、ゲート端子と、を有し、前記第５端子は前記第１端子に電気的に接続されたトランジスタと、
前記第２端子と、前記第４端子と、前記第６端子と、前記ゲート端子とに電気的に接続された回路と、
を備え、
前記第２磁性層に情報を書き込む場合は、前記回路は、前記トランジスタをＯＮさせるとともに、前記ダイオードに逆方向電圧を印加し、かつ前記第２端子と前記第６端子との間に電流を供給し、
前記第２磁性層から情報を読み出す場合は、前記回路は、前記トランジスタをＯＦＦさせるとともに、前記第２端子と前記第４端子との間に電流を供給する磁気メモリ。
【請求項２】
前記ダイオードは、ショットキーダイオードおよび仕事関数が異なる２つの電極を有するＭＩＭダイオードのいずれかである請求項１記載の磁気メモリ。
【請求項３】
第１端子と、第２端子と、前記第１端子と前記第２端子との間の部分と、を有する導電層と、
前記部分に配置された磁気抵抗素子であって、磁化の向きが固定された第１磁性層と、前記部分と前記第１磁性層との間に配置されかつ磁化の向きが可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層と、を有する磁気抵抗素子と、
第３端子と、第４端子と、を有し、前記第３端子は前記第１磁性層に電気的に接続された双方向ダイオードと、
第５端子と、第６端子と、ゲート端子と、を有し、前記第５端子は前記第１端子に電気的に接続されたトランジスタと、
前記第２端子と、前記第４端子と、前記第６端子と、前記ゲート端子とに電気的に接続された回路と、
を備え、
前記第２磁性層に情報を書き込む場合は、前記回路は、前記トランジスタをＯＮさせるとともに、前記双方向ダイオードに閾値以下の電圧を印加し、かつ前記第２端子と前記第６端子との間に電流を供給し、
前記第２磁性層から情報を読み出す場合は、前記回路は、前記トランジスタをＯＦＦさせるとともに、前記第２端子と前記第４端子との間に電流を供給する磁気メモリ。
【請求項４】
前記第２端子に電気的に接続された第１配線と、前記第４端子に電気的に接続された第２配線と、を更に有し、
前記トランジスタのソースからドレインに向かう方向は、前記第１配線および前記第２配線がそれぞれ延びる方向と交差する請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記回路は、前記第４端子と前記ゲート端子とに接続された第１回路と、前記第２端子と前記第６端子に接続された第２回路と、を備えた請求項１乃至４のいずれかに記載の磁気メモリ。