(57)【要約】【課題】結晶欠陥による特性劣化を抑制することができる炭化珪素半導体装置の製造方法を提供すること。【解決手段】炭化珪素基板上に炭化珪素層２をエピタキシャル成長させて炭化珪素基体１０を形成する。次に、炭化珪素層２の内部に平板状の平面レイアウトに空洞を形成する。その後、炭化珪素基体１０のおもて面におもて面素子構造を形成し、裏面に裏面電極などを形成する。【選択図】図２
2017168720.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基体のおもて面側から所定深さの複数のトレンチを形成する第１工程と、
非酸化性の減圧雰囲気下での熱処理により、複数の前記トレンチの各開口部を塞ぐとともに、前記炭化珪素基体の所定領域に位置するすべての前記トレンチを連結させて一体化させることで、前記所定領域に１つの空洞を形成する第２工程と、
前記第２工程の後、前記炭化珪素基体のおもて面側におもて面素子構造を形成する第３工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１工程では、異方性エッチングにより前記トレンチを形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１工程の後、前記第２工程の前に、前記トレンチの底部の炭化珪素部を除去して、前記トレンチの底部に連続して、前記トレンチよりも幅の広い幅広トレンチを形成する第４工程をさらに含み、
前記第２工程では、前記所定領域に位置するすべての前記幅広トレンチを連結させて、前記所定領域に１つの前記空洞を形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第４工程では、等方性エッチングにより略球状の前記幅広トレンチを形成することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１工程では、
前記炭化珪素基体を除去して前記トレンチとなる溝を形成する工程と、
前記トレンチの側壁に保護膜を形成する工程と、を交互に繰り返し行うことで、前記炭化珪素基体のおもて面に垂直な側壁を有する前記トレンチを形成し、
前記第４工程では、前記保護膜をマスクとして前記トレンチの形状を維持した状態で、前記幅広トレンチを形成することを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記所定領域は、前記炭化珪素基体のおもて面に結晶欠陥が露出した領域であることを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記炭化珪素基体は、おもて面に炭化珪素エピタキシャル層が露出したエピタキシャル成長基板であり、
前記第１工程では、前記炭化珪素エピタキシャル層に前記トレンチを形成し、
前記第２工程では、前記炭化珪素エピタキシャル層の内部に前記空洞を形成することを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記炭化珪素基体は、炭化珪素基板上に第１の炭化珪素エピタキシャル層が形成されたエピタキシャル成長基板であり、
前記第１工程では、前記第１の炭化珪素エピタキシャル層のおもて面に前記トレンチを形成し、
前記第２工程の後、前記第１の炭化珪素エピタキシャル層上に第２の炭化珪素エピタキシャル層を形成することを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第１の炭化珪素エピタキシャル層よりも前記第２の炭化珪素エピタキシャル層を厚くすることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記おもて面素子構造がＭＯＳゲート構造であることを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）の単結晶基板（以下、炭化珪素基板とする）には、多くの結晶欠陥や転位が存在しており、代表的な欠陥としてマイクロパイプや積層欠陥などが知られている。マイクロパイプとは、バーガースベクトル（Ｂｕｒｇｅｒｓ  ｖｅｃｔｏｒ）の大きい中空状の貫通らせん転位（ＴＳＤ：Ｔｈｒｅａｄｉｎｇ  Ｓｃｒｅｗ  Ｄｉｓｌｏｃａｔｉｏｎ）欠陥である。積層欠陥とは、結晶格子面の配列構造が乱れることで生じる面状の格子欠陥である。図２５は、従来の炭化珪素半導体装置に形成された結晶欠陥の状態を示す断面図である。
【０００３】
図２５に示す従来の炭化珪素半導体装置は、炭化珪素基板１０１上に炭化珪素層１０２にエピタキシャル成長させた炭化珪素基体２００を用いて作製（製造）された例えばショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）である。おもて面電極１０３は、アノード電極やソース電極に相当する。
【０００４】
貫通転位欠陥１０４は、炭化珪素基体２００を深さ方向（縦方向）に貫通して複数個存在する（図２５には１つのみ図示）。貫通転位欠陥１０４は、おもて面電極１０３に接触する部分１１１での耐圧低下や漏れ（リーク）電流増加の要因となる。また、炭化珪素層１０２には、エピタキシャル成長時に結晶格子面の配列構造の乱れにより積層欠陥１０５などが形成される。図２５の破線で囲む部分は、積層欠陥１０５の形成過程で結晶格子面に配列構造の乱れが生じている部分である。積層欠陥１０５は、おもて面電極１０３に接触する部分１１２での炭化珪素半導体装置の信頼性低下の要因となる。
【０００５】
この問題を解消する方法として、レーザー光を用いる光学式表面検査装置や、測定対象物から発生したフォトルミネッセンス（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）光を分光して結晶欠陥を評価する評価装置などにより、不良チップを除外する方法がある。また、別の方法として、エピタキシャル成長処理前に、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）装置などによる表面研磨により、炭化珪素基板１０１の表面下の損傷や結晶欠陥などを除去する方法がある。
【０００６】
また、別の方法として、水酸化カリウム（ＫＯＨ）溶液を用いたエッチングにより、結晶欠陥とおもて面電極とが接触する部分で半導体基体にエッチピット（窪み）を形成し、エッチピットや貫通転位欠陥の内部に酸化膜（ＳｉＯ2膜）を充填する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、結晶欠陥とおもて面電極とが直接接触することを防止し、炭化珪素基体とおもて面電極との界面での電界強度を緩和することで、結晶欠陥に起因する耐圧不良率を低減させている。
【０００７】
また、別の方法として、両主面間に温度差をつけて炭化珪素体を加熱し、炭化珪素の昇華および結晶化により炭化珪素体の内部の空洞を一方の主面側から他方の主面側に移動させて結晶欠陥を低減させる方法が提案されている（例えば、下記特許文献２（第００２３〜００２４段落、第１図）参照。）。炭化珪素基体に空洞を形成する方法として、半導体基板に所定間隔で複数のトレンチを形成し、これらのトレンチを熱処理により連結して１つの平板状の空洞にする方法が提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３３２５６２号公報
【特許文献２】特開２００３−０９５７９７号公報
【特許文献３】特開２００１−１４４２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
この発明は、結晶欠陥による特性劣化を抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基体のおもて面側から所定深さの複数のトレンチを形成する第１工程を行う。次に、非酸化性の減圧雰囲気下での熱処理により、複数の前記トレンチの各開口部を塞ぐとともに、前記炭化珪素基体の所定領域に位置するすべての前記トレンチを連結させて一体化させることで、前記所定領域に１つの空洞を形成する第２工程を行う。次に、前記炭化珪素基体のおもて面側におもて面素子構造を形成する第３工程を行う。
【００１１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、異方性エッチングにより前記トレンチを形成することを特徴とする。
【００１２】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程の後、前記第２工程の前に、前記トレンチの底部の炭化珪素部を除去して、前記トレンチの底部に連続して、前記トレンチよりも幅の広い幅広トレンチを形成する第４工程をさらに含む。前記第２工程では、前記所定領域に位置するすべての前記幅広トレンチを連結させて、前記所定領域に１つの前記空洞を形成することを特徴とする。
【００１３】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、等方性エッチングにより略球状の前記幅広トレンチを形成することを特徴とする。
【００１４】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、前記炭化珪素基体を除去して前記トレンチとなる溝を形成する工程と、前記トレンチの側壁に保護膜を形成する工程と、を交互に繰り返し行うことで、前記炭化珪素基体のおもて面に垂直な側壁を有する前記トレンチを形成する。前記第４工程では、前記保護膜をマスクとして前記トレンチの形状を維持した状態で、前記幅広トレンチを形成することを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記所定領域は、前記炭化珪素基体のおもて面に結晶欠陥が露出した領域であることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記炭化珪素基体は、おもて面に炭化珪素エピタキシャル層が露出したエピタキシャル成長基板である。そして、前記第１工程では、前記炭化珪素エピタキシャル層に前記トレンチを形成する。前記第２工程では、前記炭化珪素エピタキシャル層の内部に前記空洞を形成することを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記炭化珪素基体は、炭化珪素基板上に第１の炭化珪素エピタキシャル層が形成されたエピタキシャル成長基板である。そして、前記第１工程では、前記第１の炭化珪素エピタキシャル層のおもて面に前記トレンチを形成する。前記第２工程の後、前記第１の炭化珪素エピタキシャル層上に第２の炭化珪素エピタキシャル層を形成することを特徴とする。
【００１８】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１の炭化珪素エピタキシャル層よりも前記第２の炭化珪素エピタキシャル層を厚くすることを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記おもて面素子構造がＭＯＳゲート構造であることを特徴とする。
【００２０】
上述した発明によれば、第２工程時に空洞が形成される過程で生じるマイグレーションにより、炭化珪素基体の、空洞よりも基体おもて面側の部分の結晶欠陥を低減させることができる。結晶欠陥に起因したリーク電流不良や耐圧不良等が発生することを低減することができる。また、炭化珪素基体の、空洞よりも基体おもて面側への結晶欠陥の成長を物理的に遮断することができる。
【発明の効果】
【００２１】
本発明にかかる炭化珪素半導体装置の製造方法によれば、結晶欠陥による特性劣化を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１にかかる炭化珪素半導体装置の要部の構造を示す断面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。
【図４】実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。
【図５】実施の形態２にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。
【図６】実施の形態２にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。
【図７】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図８】実施の形態４にかかる半導体装置の構造を示す断面図である。
【図９】実施の形態５にかかる半導体装置の構造を示す断面図である。
【図１０】図９において結晶欠陥によるリーク電流経路が形成された状態を示す断面図である。
【図１１】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１３】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１４】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１５】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１６】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１７】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１８】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１９】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２０】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２１】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２２】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２３】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２４】実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図２５】従来の炭化珪素半導体装置に形成された結晶欠陥の状態を示す断面図である。
【発明を実施するための形態】
【００２３】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２４】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の要部の構造を示す断面図である。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素基体１０を用いて作製（製造）された例えばＳＢＤやＭＯＳＦＥＴである。炭化珪素基体１０は、炭化珪素基板１上に炭化珪素層２をエピタキシャル成長させてなる。炭化珪素基体１０のおもて面（炭化珪素層２側の面）側には、図示省略する素子構造が設けられている。炭化珪素基板１および炭化珪素層２は素子構造に応じた導電型を有する。
【００２５】
炭化珪素基体１０のおもて面には、アノード電極やソース電極などのおもて面電極３が設けられている。炭化珪素層２の内部には、エピタキシャル成長の過程で貫通転位欠陥４や積層欠陥５などの結晶欠陥が形成され深さ方向に伸びている。貫通転位欠陥４とは、バーガースベクトルの大きい中空状の貫通らせん転位欠陥である。積層欠陥５とは、結晶格子面の配列構造が乱れることで生じる面状の格子欠陥である。図１の破線で囲む部分は、積層欠陥５の形成過程で結晶格子面に配列構造の乱れが生じている部分である。炭化珪素層２のエピタキシャル成長時に基体おもて面に貫通転位欠陥４や積層欠陥５などの結晶欠陥が露出した領域には、炭化珪素層２の内部に、基体おもて面に平行な方向（横方向）に所定の間隔ｘ２で複数の空洞６が設けられている。
【００２６】
炭化珪素層２の内部の結晶欠陥の成長は、炭化珪素層２の内部の空洞６で物理的に遮断されており、炭化珪素基体１０のおもて面（炭化珪素基体１０とおもて面電極３との界面）にほぼ達していない。これにより、炭化珪素基体１０のおもて面に達する欠陥を大幅に低減することができる。この炭化珪素層２の内部の空洞６は、例えば所定幅ｘ１の略矩形状の平面形状を有していてもよい。具体的には、空洞６の平面形状は、例えば数十μｍ四方の略正方形状であってもよい。また、空洞６は、ドリフト領域となる炭化珪素層２の内部において裏面寄り（すなわち炭化珪素基板１寄り）に設けられていることがドリフト領域内の欠陥をより削減できるため、好ましい。この場合、炭化珪素層２は、複数のエピタキシャル層の積層層により形成される。例えば、炭化珪素基板１のおもて面上に第１のエピタキシャル層を形成後、空洞６を形成し、この上に第１のエピタキシャル層よりも厚さの厚い第２のエピタキシャル層を形成し炭化珪素層２を形成する。これら複数の空洞６は、例えば１０μｍ程度の間隔ｘ２を空けてマトリクス状の平面レイアウトに配置されていてもよい。
【００２７】
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図２〜４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。図２〜４には、図１に示す複数の空洞６のうちの１つの空洞６の形成領域６ａを示すが、すべての空洞６は同様の方法で同時に形成される。まず、炭化珪素基板１上に炭化珪素層２をエピタキシャル成長させて炭化珪素基体（半導体ウエハ）１０を形成する。次に、図２に示すように、炭化珪素層２の表面（炭化珪素基板１側に対して反対側の表面）全面にマスク膜７を形成する。次に、フォトリソグラフィにより、マスク膜７上に所定パターンのレジストマスク（不図示）を形成する。
【００２８】
次に、レジストマスクをマスクとして例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングを行い、マスク膜７をパターニングする。次に、レジストマスクをアッシング（灰化処理）により除去する。次に、マスク膜７をマスクとして異方性エッチングを行い、各空洞６の形成領域６ａ内にそれぞれ所定幅ｘ３の複数のトレンチ８を形成する。このとき、炭化珪素のエッチングと、当該エッチングで形成したトレンチ８となる溝の側壁でのエッチングの進行を抑制する例えば酸化膜などの保護膜（以下、側壁保護膜とする）の形成と、を交互に繰り返し行い、炭化珪素層２の表面に略垂直な側壁を有するトレンチ８を形成する。
【００２９】
トレンチ８を形成するための異方性エッチングには、例えば、六フッ化硫黄（ＳＦ6）、酸素（Ｏ2）、アルゴン（Ａｒ）または四フッ化ケイ素（ＳｉＦ4）などのエッチングガスを用いてもよい。マスク膜７は、トレンチ８を形成するための異方性エッチングにおいて炭化珪素との選択比の高い材料で形成されることが好ましく、例えば、熱酸化膜やアルミニウム（Ａｌ）膜などであってもよい。また、マスク膜７は、レジスト膜であってもよい。マスク膜７がレジスト膜である場合、マスク膜７をフォトリソグラフィにより直接所定パターンに加工すればよい。同一の空洞６の形成領域６ａに形成された複数のトレンチ８は、後の熱処理により互いに連結して一体化可能な間隔ｘ４で配置される。次に、炭化珪素基体１０を清浄して側壁保護膜を除去する。
【００３０】
次に、図３に示すように、マスク膜７を例えばフッ化水素（ＨＦ）溶液により除去する。次に、炭化珪素基体１０のおもて面の自然酸化膜除去のための高温度の熱処理（以下、第１高温アニールとする）を行う。次に、図４に示すように、例えば、非酸化性の減圧雰囲気下（具体的には８０Ｔｏｒｒの圧力の水素ガス（Ｈ2）にモノシラン（ＳｉＨ4）ガスを数％添加したガス雰囲気下）で１５００℃の高温度の熱処理（以下、第２高温アニールとする）を１０分間行う。この第２高温アニールにより各トレンチ８の開口部側（底部側に対して反対側）がそれぞれ塞がれ、トレンチ８の幅ｘ３と略同じ幅の複数の微細な空洞（不図示：以下、小空洞とする）が形成される。そして、さらに第２高温アニールを続けることで、１つの空洞６の形成領域６ａ内のすべての小空洞が連結されて一体化し、図４に示すように、数十μｍ四方の幅ｘ１を有する平板状の平面レイアウトに所定厚さｔ１の１つの空洞６が形成される。
【００３１】
この第２高温アニールには、例えば、水素ガス、アルゴンガスまたはモノシランガスなどの非酸化性ガスを用いてもよい。第２高温アニールの温度は、例えば１５００℃以上１７００℃以下程度であってもよい。また、第２高温アニールのガス雰囲気は、２Ｔｏｒｒ以上７６０Ｔｏｒｒ以下程度の範囲で減圧してもよい。第２高温アニール時に空洞６が形成される過程で生じるマイグレーションにより、炭化珪素層２の、空洞６よりも基体おもて面側の部分の貫通転位欠陥４や積層欠陥５（図１参照）を低減させることができる。
【００３２】
第２高温アニールの後、炭化珪素層２の表面に、さらに炭化珪素層２と同導電型または異なる導電型の炭化珪素層をエピタキシャル成長させて、炭化珪素基体１０の、空洞６よりもおもて面側の炭化珪素層の厚さｔ２を増やしてもよい。上述したように炭化珪素層２の結晶欠陥の成長は空洞６で遮断されているため、炭化珪素層２上にエピタキシャル成長させる炭化珪素層に炭化珪素層２中の結晶欠陥の悪影響が及ぶことを抑制することができる。このため、炭化珪素層２上にエピタキシャル成長させる炭化珪素層の内部に炭化珪素層２内の結晶欠陥が成長することを低減できる。
【００３３】
次に、炭化珪素基体１０のおもて面（炭化珪素層２の側の面）側に所定の素子構造を形成し、おもて面電極３を形成する。炭化珪素基体１０の裏面（炭化珪素基板１の裏面）に図示省略する裏面電極を形成する。その後、半導体ウェハをチップ状にダイシング（切断）して個片化することで、図１に示す半導体装置が完成する。
【００３４】
以上、説明したように、実施の形態１によれば、炭化珪素層に複数のトレンチを形成し、熱処理により所定領域に位置するすべてのトレンチを連結させて１つの空洞を形成することで、炭化珪素層の、空洞よりも基体おもて面側の結晶欠陥を低減させることができる。これにより、結晶欠陥に起因したリーク電流不良や耐圧不良等が発生することを低減することができる。また、実施の形態１によれば、炭化珪素層の、空洞よりも基体おもて面側への結晶欠陥の成長を物理的に遮断することができる。このため、デバイス使用環境下での結晶欠陥による特性劣化を抑制することができる。また、実施の形態によれば、基体おもて面の結晶欠陥を除去するためにＣＭＰ装置による表面研磨を行う必要がないため、製造コストを抑制することができる。したがって、コストの増加を抑制して、結晶欠陥による特性劣化を抑制することができる。
【００３５】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図５，６は、実施の形態２にかかる炭化珪素半導体装置の製造途中の要部の状態を示す断面図である。実施の形態２にかかる半導体装置の構造は、実施の形態１と同様である（図１参照）。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、トレンチ８の形成後、トレンチ８の底部をさらにエッチングし、空洞６の深さ位置に対応する部分におけるトレンチ８の幅ｘ５を広くした後に、トレンチ８を空洞６にするための第２高温アニールを行う点である。
【００３６】
具体的には、まず、実施の形態１と同様に、炭化珪素基体１０の形成から、トレンチ８の形成までの工程を順に行う。次に、図５に示すように、トレンチ８を形成するための異方性エッチングに続けて同じエッチングチャンバー（反応炉）内で、マスク膜７および側壁保護膜（不図示）をマスクとして等方性エッチングを行い、各トレンチ８の底部の炭化珪素部を除去し、各トレンチ８の底部にそれぞれ連続するトレンチ（幅広トレンチ）９を形成する。トレンチ９は、例えば、実施の形態１において、第２高温アニールの初期に形成される小空洞と略同じ形状を有する。具体的には、トレンチ９は、例えば、空洞６の深さ位置に対応する部分に形成された、トレンチ８の幅ｘ３よりも幅ｘ５の広い略球状の溝である。トレンチ９の深さ方向の幅（長さ）ｘ６は、例えば空洞６の厚さｔ１と略同じであってもよい。また、１つの空洞６の形成領域６ａにおいて隣り合うトレンチ９同士が連結されていてもよい。
【００３７】
トレンチ９を形成するための等方性エッチングには、例えば、六フッ化硫黄または臭化水素（ＨＢｒ）などのエッチングガスを用いてもよい。トレンチ８を形成するための異方性エッチングと、トレンチ９を形成するための等方性エッチングと、を同じチャンバー内で連続して行う。これにより、生産性を向上させることができる。また、１つの空洞６の形成領域６ａに形成された複数のトレンチ８は、トレンチ９の部分で、互いに近づいたまたは連続した状態となる。このため、第２高温アニールにおいてすべてのトレンチ９が連結されやすく、空洞６を容易に形成することができる。
【００３８】
次に、炭化珪素基体１０を清浄して側壁保護膜を除去する。その後、実施の形態１と同様に、マスク膜７を除去する工程（図６）以降の工程を順に行うことで、図１に示す半導体装置が完成する。
【００３９】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第２高温アニールを行う前に、すでに、トレンチ底部の部分で複数のトレンチが互いに近づいたまたは連続した状態であるため、第２高温アニールにおいて容易に空洞６を形成することができる。これにより、第２高温アニール時間を短縮することができ、生産性を向上させることができる。
【００４０】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置について説明する。図７は、実施の形態３にかかる半導体装置の構造を示す断面図である。図７には、１つの単位セル（素子の機能単位）のみを示すが、当該単位セルに隣接して１つ以上の単位セルが配置されていてもよい。実施の形態３にかかる半導体装置は、実施の形態１を適用したプレーナゲート構造の縦型ＭＯＳＦＥＴである。実施の形態３にかかる半導体装置のｎ+型ドレイン領域となるｎ+型の炭化珪素基板、ｎ-型ドリフト領域２１となるｎ-型の炭化珪素層、およびソース電極は、それぞれ、実施の形態１の炭化珪素基板１、炭化珪素層２およびおもて面電極３に相当する。
【００４１】
具体的には、ｎ+型の炭化珪素基体１０のおもて面（ｎ-型の炭化珪素層２側の面）側には、ｐ型ベース領域２２、ｎ+型ソース領域２３、ｐ+型コンタクト領域２４、ゲート絶縁膜２５およびゲート電極２６からなる一般的なプレーナゲート構造のＭＯＳゲート構造２０（おもて面素子構造）が設けられている。ｐ型ベース領域２２は、炭化珪素層２の基体おもて面側の表面層に選択的に設けられている。ｎ+型ソース領域２３およびｐ+型コンタクト領域２４は、ｐ型ベース領域２２の内部に選択的に設けられている。炭化珪素層２の、ｐ型ベース領域２２、ｎ+型ソース領域２３およびｐ+型コンタクト領域２４以外の部分がｎ-型ドリフト領域２１である。
【００４２】
ｎ-型ドリフト領域２１の、隣り合うｐ型ベース領域２２間に挟まれた部分は、ｎ-型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域２１ａである。ＪＦＥＴ領域２１ａの不純物濃度をｎ-型ドリフト領域２１の不純物濃度よりも高くすることで、低ＪＦＥＴ抵抗化を図ることができる。炭化珪素層２上に、ｐ型ベース領域２２となるｐ型炭化珪素層がエピタキシャル成長されていてもよい。この場合、当該ｐ型炭化珪素層の内部に、ｎ+型ソース領域２３、ｐ+型コンタクト領域２４およびＪＦＥＴ領域２１ａがそれぞれ選択的に設けられ、これらの領域以外の部分のｐ型炭化珪素層がｐ型ベース領域２２となる。
【００４３】
ゲート絶縁膜２５は、ｐ型ベース領域２２の、ｎ+型ソース領域２３とＪＦＥＴ領域２１ａとに挟まれた部分の表面上に設けられ、ＪＦＥＴ領域２１ａ上に延在している。ゲート電極２６は、ゲート絶縁膜２５上に設けられている。おもて面電極３は、ソースコンタクト部２８を介してｎ+型ソース領域２３およびｐ+型コンタクト領域２４に接し、ソース電極として機能する。また、おもて面電極３は、層間絶縁膜２７によりゲート電極２６と電気的に絶縁されている。裏面電極２９は、炭化珪素基体１０の裏面（ｎ+型の炭化珪素基板１の裏面）全面に設けられ、ドレイン領域として機能する。
【００４４】
空洞６は、例えば単位セルごとに配置されている。また、空洞６は、ｎ-型ドリフト領域２１の内部の、ＭＯＳゲート構造２０寄りの深さ位置に配置されていることが好ましい。その理由は、空洞６の深さ位置を基体おもて面に近づけるほど、ｎ-型の炭化珪素層２のエピタキシャル成長時に炭化珪素層２の内部に発生する結晶欠陥がおもて面電極３に達することを抑制することができるからである。
【００４５】
また、空洞６は、オン時におもて面電極３からｎ+型ソース領域２３、ｐ型ベース領域２２の表面反転層（チャネル）、ＪＦＥＴ領域２１ａ、ｎ-型ドリフト領域２１および炭化珪素基板１を通って裏面電極２９に至る電子の経路３０上に配置されることが好ましい。すなわち、空洞６は、例えば、深さ方向にＪＦＥＴ領域２１ａに対向する位置に配置されていればよい。これにより、オフ時にドレイン−ソース間に流れるリーク電流を抑制することができる。また、空洞６は、深さ方向にｐ型ベース領域２２の表面反転層に対向してもよい。
【００４６】
具体的には、空洞６の幅ｘ１は、例えば、ｐ型ベース領域２２の表面反転層の幅ｘ１２と、ＪＦＥＴ領域２１ａの幅ｘ１１と、を合計した寸法以上であってもよい（ｘ１≧２×ｘ１２＋ｘ１１）。特に限定しないが、具体的には、例えば、空洞６の幅ｘ１は４．５μｍ程度である。ＪＦＥＴ領域２１ａの幅ｘ１１は２μｍ程度である。ｐ型ベース領域２２の表面反転層の幅ｘ１２は１μｍ程度である。ｎ+型ソース領域２３の幅ｘ１３は２．５μｍ程度である。
【００４７】
以上、説明したように、実施の形態３によれば、プレーナゲート構造の縦型ＭＯＳＦＥＴに適用した場合においても、実施の形態１，２と同様の効果を得ることができる。
【００４８】
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置について説明する。図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。図８には、複数の単位セルを隣接して配置した状態を示す。実施の形態４にかかる半導体装置は、実施の形態１を適用したトレンチゲート構造の縦型ＭＯＳＦＥＴである。実施の形態４にかかる半導体装置のｎ+型ドレイン領域となるｎ+型の炭化珪素基板、ｎ-型ドリフト領域４１となるｎ-型の炭化珪素層、およびソース電極は、それぞれ、実施の形態１の炭化珪素基板１、炭化珪素層２およびおもて面電極３に相当する。
【００４９】
具体的には、ｎ+型の炭化珪素基体１０のおもて面（ｎ-型の炭化珪素層２側の面）側には、ｐ型ベース領域４２、ｎ+型ソース領域４３、トレンチ４５、ゲート絶縁膜４６およびゲート電極４７からなる一般的なトレンチゲート構造のＭＯＳゲート構造４０（おもて面素子構造）が設けられている。ｐ型ベース領域４２は、炭化珪素層２の基体おもて面側の表面層に設けられている。ｎ+型ソース領域４３およびｐ+型コンタクト領域（不図示）は、ｐ型ベース領域４２の内部にそれぞれ選択的に設けられている。炭化珪素層２の、ｐ型ベース領域４２およびｎ+型ソース領域４３以外の部分がｎ-型ドリフト領域４１である。
【００５０】
炭化珪素層２上に、ｐ型ベース領域４２となるｐ型炭化珪素層がエピタキシャル成長されていてもよい。この場合、後述する実施の形態５のように、当該ｐ型炭化珪素層の内部にｎ+型ソース領域４３およびｐ+型コンタクト領域が選択的に設けられ、その残りの部分がｐ型ベース領域４２となる。トレンチ４５は、ｎ+型ソース領域４３およびｐ型ベース領域４２を貫通してｎ-型ドリフト領域４１に達する。トレンチ４５の内部には、ゲート絶縁膜４６を介してゲート電極４７が設けられている。トレンチ４５の中心間に配置されたＭＯＳゲート構造４０で１つの単位セル４８が構成される。
【００５１】
層間絶縁膜４９は、トレンチ４５の内部の、ゲート電極４７上の部分を埋め込むように設けられていてもよい。層間絶縁膜４９のコンタクトホールに連続して、ｎ+型ソース領域４３に溝５０が設けられていてもよい。おもて面電極３は、溝５０に埋め込むように設けられ、ソースコンタクト部５１を介してｎ+型ソース領域４３に接し、ソース電極として機能する。また、おもて面電極３は、層間絶縁膜４９によりゲート電極４７と電気的に絶縁されている。裏面電極５３は、炭化珪素基体１０の裏面（ｎ+型の炭化珪素基板１の裏面）全面に設けられ、ドレイン領域として機能する。符号５２は、ポリイミド樹脂などからなるパッシベーション膜である。
【００５２】
空洞６は、例えば単位セル４８ごとに配置されている。空洞６は、実施の形態３と同様に、ｎ-型ドリフト領域４１の内部の、ＭＯＳゲート構造４０寄りの深さ位置に配置されていることが好ましい。また、空洞６は、実施の形態３と同様に、オン時におもて面電極３からｎ+型ソース領域４３、トレンチ４５側壁に沿ったｐ型ベース領域４２の表面反転層、ｎ-型ドリフト領域４１および炭化珪素基板１を通って裏面電極５３に至る電子の経路上に配置されることが好ましい。すなわち、空洞６は、例えば、深さ方向にトレンチ４５間（メサ部）のｐ型ベース領域４２に対向する位置に配置されていればよい。これにより、実施の形態３と同様に、オフ時にドレイン−ソース間に流れるリーク電流を抑制することができる。
【００５３】
以上、説明したように、実施の形態４によれば、トレンチゲート構造の縦型ＭＯＳＦＥＴに適用した場合においても、実施の形態１〜３と同様の効果を得ることができる。
【００５４】
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図９は、実施の形態５にかかる半導体装置の構造を示す断面図である。図１０は、図９において結晶欠陥によるリーク電流経路が形成された状態を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、ｎ-型ドリフト領域４１の内部に設けられた第１，２ｐ+型領域５７，５８とｎ型電流拡散領域５９とで、トレンチ４５の底部よりもドレイン側に深い位置にｐｎ接合が形成されている点である。
【００５５】
具体的には、実施の形態５において、炭化珪素基体１０は、炭化珪素基板１上に炭化珪素層２としてｎ-型ドリフト領域４１およびｐ型ベース領域４２となる各炭化珪素層２ａ，２ｂを順にエピタキシャル成長させてなる。ｎ-型炭化珪素層２ａの、基体おもて面側の表面層には、ｎ型電流拡散領域５９が設けられている。ｎ型電流拡散領域５９の内部には、第１，２ｐ+型領域５７，５８がそれぞれ選択的に設けられている。
【００５６】
第１ｐ+型領域５７は、隣り合うトレンチ４５間に、ｐ型ベース領域４２に接するように設けられている。また、第１ｐ+型領域５７は、例えば、基体おもて面側から、ｎ型電流拡散領域５９とｎ-型ドリフト領域４１との界面に達しない深さで設けられている。第２ｐ+型領域５８は、第１ｐ+型領域５７およびｐ型ベース領域４２と離して設けられ、かつ深さ方向にトレンチ４５の底部および底部コーナー部に対向する。
【００５７】
すなわち、第２ｐ+型領域５８の幅は、トレンチ４５の幅以上である。第２ｐ+型領域５８は、ゲート絶縁膜４６のトレンチ４５の底部および底部コーナー部の部分を覆うように設けられていてもよい。トレンチ４５の底部コーナー部とは、トレンチ９の底部と側壁との境界である。図９には、ゲート絶縁膜４６のトレンチ４５底部および底部コーナー部の部分を第２ｐ+型領域５８で覆った状態を示す（図１７〜２４においても同様）。
【００５８】
このように第１，２ｐ+型領域５７，５８を設けることで、隣り合うトレンチ４５間において、トレンチ４５の底部よりもドレイン側に深い位置に、第１ｐ+型領域５７とｎ型電流拡散領域５９との間のｐｎ接合が形成される。かつ、トレンチ４５の底部付近に、第１ｐ+型領域５８とｎ型電流拡散領域５９との間のｐｎ接合が形成される。これにより、ゲート絶縁膜４６のトレンチ４５底部の部分に高電界が印加されることを防止することができる。
【００５９】
ｎ-型炭化珪素層２ａの、第１，２ｐ+型領域５７，５８およびｎ型電流拡散領域５９以外の部分がｎ-型ドリフト領域４１である。ｐ型炭化珪素層２ｂの内部には、ｎ+型ソース領域４３およびｐ+型コンタクト領域４４がそれぞれ選択的に設けられている。ｐ型炭化珪素層２ｂの、ｎ+型ソース領域４３およびｐ+型コンタクト領域４４以外の部分がｐ型ベース領域４２である。ｎ-型ドリフト領域４１の内部には、空洞６が設けられている。空洞６は、例えば単位セルごとに配置されている。
【００６０】
空洞６は、実施の形態４と同様に、ｎ-型ドリフト領域４１の内部の、ＭＯＳゲート構造４０寄りの深さ位置に配置されていることが好ましい。また、空洞６は、オン時におもて面電極３からｎ+型ソース領域４３、トレンチ４５側壁に沿ったｐ型ベース領域４２の表面反転層、第１，２ｐ+型領域５７，５８間におけるｎ型電流拡散領域５９、ｎ-型ドリフト領域４１および炭化珪素基板１を通って裏面電極５３に至る電子の経路６０上に配置されることが好ましい。例えば、空洞６は、深さ方向にトレンチ４５に対向する位置から、ｎ型電流拡散領域５９の、第１，２ｐ+型領域５７，５８間に挟まれた部分に対向する位置にわたって配置されている。
【００６１】
例えば、図１０に示すように、ｎ+型ソース領域４３中の例えばリン（Ｐ）などのｎ型不純物がｐ型炭化珪素層２ｂ中の結晶欠陥６１を介してｐ型炭化珪素層２ｂを貫通しｎ-型ドリフト領域４１に達した場合、おもて面電極３から結晶欠陥６１を通って裏面電極５３に至るリーク電流経路６２が形成される。結晶欠陥６１は、貫通転位欠陥やスワール（Ｓｗｉｒｌ：円形状の欠陥）などである。このため、このリーク電流経路６２上に空洞６が配置されていることが好ましい。なお、次の理由から、空洞６は、少なくとも、深さ方向にｎ型電流拡散領域５９の、第１，２ｐ+型領域５７，５８間に挟まれた部分に対向する位置に配置されていればよい。
【００６２】
深さ方向にｐ型炭化珪素層２ｂを貫通して第１，２ｐ+型領域５７，５８に達したｎ型不純物は第１，２ｐ+型領域５７，５８中に拡散するが、第１，２ｐ+型領域５７，５８の不純物濃度が高いため、この場合、当該ｎ型不純物はｎ-型ドリフト領域４１に到達しないと推測される。すなわち、おもて面電極３から結晶欠陥６１および第１，２ｐ+型領域５７，５８を通って裏面電極５３に至るリーク電流経路６３は形成されないと推測される。したがって、空洞６は、少なくとも、リーク電流経路６２となるｎ型電流拡散領域５９の、第１，２ｐ+型領域５７，５８間に挟まれた部分に、深さ方向に対向していればよい。
【００６３】
特に限定しないが、空洞６、トレンチ４５および第１，２ｐ+型領域５７，５８は、例えば、次の寸法で配置される。空洞６の幅ｘ１は、５μｍである。隣り合う空洞６間の間隔ｘ２は、３μｍである。トレンチ４５の幅ｘ２１は、１μｍである。隣り合うトレンチ４５間の幅（メサ部の幅）ｘ２２は、３．５μｍである。第１ｐ+型領域５７の幅ｘ３１は３．５μｍである。隣り合う第１ｐ+型領域５７間の幅ｘ３２は４．５μｍである。
【００６４】
基体おもて面側には、実施の形態４と同様にトレンチ４５、ゲート絶縁膜４６、ゲート電極４７、層間絶縁膜４９、ソースコンタクト部５１、おもて面電極３およびソースパッド（不図示）が設けられている。実施の形態４と同様に、層間絶縁膜４９のコンタクトホールに連続して、ｎ+型ソース領域４３に溝が設けられていてもよい。符号５４〜５６はバリアメタルであり、層間絶縁膜４９側から順にチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびチタン膜であってもよい。バリアメタルは、おもて面電極３側から層間絶縁膜４９側への金属原子の拡散を抑制したり、バリアメタルを挟んで対向する領域間での相互反応を抑制する機能を有する。基体裏面側には、実施の形態４と同様に裏面電極５３が設けられている。
【００６５】
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。
【００６６】
（実施の形態６）
次に、実施の形態６において、実施の形態１を適用してＭＯＳＦＥＴの製造方法について、実施の形態５にかかる半導体装置（図９参照）を製造する場合を例に説明する。図１１〜２４は、実施の形態６にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図１１に示すように、ｎ+型ドレイン領域となるｎ+型の炭化珪素基板１のおもて面に、ｎ-型ドリフト領域４１となるｎ-型炭化珪素層２ｃをエピタキシャル成長させる。次に、実施の形態２と同様の方法で、ｎ-型炭化珪素層２ｃの内部に空洞６を形成する。
【００６７】
次に、図１２に示すように、ｐ型不純物のイオン注入により、ｎ-型炭化珪素層２ｃの表面層に、ｐ+型領域（以下、ｐ+型部分領域とする）５７ａおよび第２ｐ+型領域５８をそれぞれ選択的に形成する。このｐ+型部分領域５７ａは、第１ｐ+型領域５７の一部である。ｐ+型部分領域５７ａと第２ｐ+型領域５８とは、基体おもて面に平行な方向に交互に繰り返し配置される。ｐ+型部分領域５７ａと第２ｐ+型領域５８とを異なるイオン注入工程で形成してもよい。
【００６８】
次に、図１３に示すように、ｎ-型炭化珪素層２ｃ上に、ｎ-型炭化珪素層２ｄをエピタキシャル成長させる。ｎ-型炭化珪素層２ｃ，２ｄで上述したｎ-型炭化珪素層２ａとなる。次に、ｐ型不純物のイオン注入により、ｎ-型炭化珪素層２ｄの、ｐ+型部分領域５７ａに対向する部分に、ｐ+型部分領域５７ａに達する深さでｐ+型部分領域５７ｂを選択的に形成する。このｐ+型部分領域５７ｂは、第１ｐ+型領域５７の一部である。
【００６９】
ｐ+型部分領域５７ａ，５７ｂが深さ方向に連結されることで、第１ｐ+型領域５７が形成される。ｐ+型部分領域５７ｂの幅は、例えばｐ+型部分領域５７ａと略同じであってもよい。ｐ+型部分領域５７ｂの不純物濃度は、例えば、ｐ+型部分領域５７ａの不純物濃度と同じであってもよい。ｐ+型部分領域５７ａ，５７ｂを異なる不純物濃度とする場合、ｐ+型部分領域５７ｂの不純物濃度は、ｐ+型部分領域５７ａの不純物濃度よりも低くする。
【００７０】
図１４に示すように、ｎ-型炭化珪素層２ａ全体にｎ型不純物をイオン注入し、ｎ-型炭化珪素層２ａの表面層全体にｎ型電流拡散領域５９を形成する。このｎ型電流拡散領域５９を形成するためのイオン注入は、第１，２ｐ+型領域５７，５８をｎ型に打ち返さない（反転させない）程度のドーズ量で行う。ｐ+型部分領域５７ｂと、ｎ型電流拡散領域５９と、の形成順序を入れ替えてもよい。ｎ型電流拡散領域５９を形成するためのイオン注入は、ｎ-型炭化珪素層２ｃ，２ｄをエピタキシャル成長させるごとに行ってもよい。
【００７１】
次に、図１５に示すように、ｎ-型炭化珪素層２ａ上に、ｐ型ベース領域４２となるｐ型炭化珪素層２ｂをエピタキシャル成長させる。ここまでの工程により、炭化珪素基板１上にｎ-型炭化珪素層２ａおよびｐ型炭化珪素層２ｂを順に堆積した炭化珪素基体（半導体ウエハ）１０が形成される。次に、図１６に示すように、異なる条件でイオン注入を繰り返し行い、ｐ型炭化珪素層２ｂの内部に、ｎ+型ソース領域４３およびｐ+型コンタクト領域４４をそれぞれ選択的に形成する。
【００７２】
次に、図１７に示すように、エッチングにより、ｎ+型ソース領域４３およびｐ型ベース領域４２を貫通してｎ型電流拡散領域５９に達するトレンチ４５を形成する。トレンチ４５は、ｎ型電流拡散領域５９の内部の第２ｐ+型領域５８に達していてもよい。次に、図１８に示すように、炭化珪素基体１０のおもて面（ｐ型炭化珪素層２ｂの表面）およびトレンチ４５の内壁に沿ってゲート絶縁膜４６を形成する。
【００７３】
次に、図１９に示すように、トレンチ４５に埋め込むように、ゲート絶縁膜４６上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積してパターニングすることで、トレンチ４５の内部にゲート電極４７となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。図１９には、ゲート絶縁膜４６となるポリシリコンが基体表部より外側に突出している状態を示す（図９，１０，２０〜２４においても同様）。
【００７４】
次に、図２０に示すように、ゲート電極４７を覆うように、炭化珪素基体１０のおもて面全面に層間絶縁膜４９を形成する。次に、層間絶縁膜４９およびゲート絶縁膜４６をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域４３およびｐ+型コンタクト領域４４を露出させる。次に、熱処理（リフロー）により層間絶縁膜４９を平坦化する。
【００７５】
次に、図２１に示すように、コンタクトホールの内壁および層間絶縁膜４９の表面に沿ってバリアメタルとなるチタン膜５４を形成してパターニングし、コンタクトホールに再度ｎ+型ソース領域４３およびｐ+型コンタクト領域４４を露出させる。次に、図２２に示すように、ｎ+型ソース領域４３およびｐ+型コンタクト領域４４に接する導電性膜を形成し、炭化珪素部とのオーミックコンタクトを形成する。そして、この導電性膜をパターニングしてコンタクトホール内にのみソースコンタクト部５１として残す。
【００７６】
図２３に示すように、チタン膜５４およびソースコンタクト部５１の表面に沿ってバリアメタルとなる窒化チタン膜５５を形成してパターニングし、コンタクトホールにソースコンタクト部５１を露出させる。次に、図２４に示すように、窒化チタン膜５５およびソースコンタクト部５１の表面に沿ってバリアメタルとなるチタン膜５６を形成してパターニングし、コンタクトホールに再度ソースコンタクト部５１を露出させる。
【００７７】
次に、コンタクトホールを埋め込むようにソースコンタクト部５１およびチタン膜５６上に、例えばアルミニウム−シリコン（Ａｌ−Ｓｉ）膜を形成する。そして、このアルミニウム−シリコン膜をパターニングしてソース電極となるおもて面電極３を残す。上述した各工程においてイオン注入やエッチングに用いるマスクは、レジスト膜であってもよいし、酸化膜であってもよい。
【００７８】
次に、炭化珪素基体１０の裏面（ｎ+型の炭化珪素基板１の裏面）に、ドレイン電極となる裏面電極５３を形成する。その後、半導体ウェハを切断してチップ状に個片化することで、図９に示すＭＯＳＦＥＴが完成する。
【００７９】
以上、説明したように、実施の形態６によれば、実施の形態１〜５に適用可能である。
【００８０】
以上において本発明では、ＳＢＤやＭＯＳＦＥＴを例に説明しているが、上述した各実施の形態に限らず、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などさまざまな構成の半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００８１】
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、エピタキシャル成長させた炭化珪素層を備えた炭化珪素半導体装置に有用である。
【符号の説明】
【００８２】
１  炭化珪素基板
２，２ａ〜２ｄ  炭化珪素層
３  おもて面電極
４  貫通転位欠陥
５  積層欠陥
６  空洞
６ａ  １つの空洞の形成領域
７  マスク膜
８，９，  空洞を形成するためのトレンチ
１０  炭化珪素基体
２０，４０  ＭＯＳゲート構造
２１，４１  ｎ-型ドリフト領域
２１ａ  ＪＦＥＴ領域
２２，４２  ｐ型ベース領域
２３、４３  ｎ+型ソース領域
２４，４４  ｐ+型コンタクト領域
２５，４６  ゲート絶縁膜
２６，４７  ゲート電極
２７，４９  層間絶縁膜
２８，５１  ソースコンタクト部
２９，５３  裏面電極
３０，６０  電子の経路
４５  ＭＯＳゲート用のトレンチ
４８  単位セル
５０  溝
５４，５６  チタン膜
５５  窒化チタン膜
５７  第１ｐ+型領域
５８  第２ｐ+型領域
５７ａ，５７ｂ  ｐ+型部分領域
５９  ｎ型電流拡散領域
６１  結晶欠陥
６２，６３  リーク電流経路
ｘ１  空洞の幅
ｘ２  隣り合う空洞間の間隔
ｘ３  空洞を形成するためのトレンチの幅
ｘ４  空洞を形成するためのトレンチの間隔
ｘ５  空洞を形成するためのトレンチの、空洞の深さ位置に対応する部分の幅
ｘ６  空洞を形成するためのトレンチの深さ方向の幅
ｘ１１  ＪＦＥＴ領域の幅
ｘ１２  ｐ型ベース領域の表面反転層の幅
ｘ１３  ｎ+型ソース領域の幅
ｘ２１  ＭＯＳゲート用のトレンチの幅
ｘ２２  隣り合うＭＯＳゲート用のトレンチ間の幅
ｘ３１  第１ｐ+型領域の幅
ｘ３２  隣り合う第１ｐ+型領域間の幅
【図１】
2017168720.tif 000003
【図２】
2017168720.tif 000004
【図３】
2017168720.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2017168720.tif 000009
【図８】
2017168720.tif 000010
【図９】
2017168720.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2017168720.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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