(57)【要約】【課題】単位面積あたりの記憶容量が大きい、バックアップ機能付きＳＲＡＭを提供する。【解決手段】ＳＲＡＭとデータ保持部を有するバックアップ機能付きＳＲＡＭにおいて、ＳＲＡＭと、データ保持部を形成するチャネル形成領域に酸化物半導体を有するトランジスタ、および容量素子を積層し、制御線に必要な開口部の個数を減少する。メモリセルごとに必要だった開口部を複数のメモリセルで共有することで、レイアウト面積を縮小し、単位面積あたりの記憶容量を増大させる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の配線としての機能を有する導電層と、
複数のメモリセルと、を有し、
前記メモリセルは、ＳＲＡＭと、第１及び第２のデータ保持部と、を有し、
前記ＳＲＡＭを構成するトランジスタは、チャネル形成領域にシリコンを含み、
前記第１のデータ保持部は、第１のトランジスタと、第１の容量素子と、を有し、
前記第２のデータ保持部は、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子は、前記第１のトランジスタを介して、前記ＳＲＡＭに電気的に接続され、
前記第２の容量素子は、前記第２のトランジスタを介して、前記ＳＲＡＭに電気的に接続され、
前記第１及び第２のトランジスタは、第１の絶縁物を介して、前記シリコンの上方にあり、
前記第１及び第２の容量素子は、第２の絶縁物を介して、前記第１及び第２のトランジスタの上方にあり、
前記導電層は、前記第１のトランジスタのゲートとして機能する第１の領域と、前記第２のトランジスタのゲートとして機能する第２の領域と、前記第１の領域と前記第２の領域とを電気的に接続する第３の領域と、を有することを特徴とする半導体装置。
【請求項２】
第１の配線としての機能を有する導電層と、
複数のメモリセルと、を有し、
前記メモリセルは、ＳＲＡＭと、第１及び第２のデータ保持部と、を有し、
前記ＳＲＡＭを構成するトランジスタは、チャネル形成領域にシリコンを含み、
前記第１のデータ保持部は、第１のトランジスタと、第１の容量素子と、を有し、
前記第２のデータ保持部は、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子は、前記第１のトランジスタを介して、前記ＳＲＡＭに電気的に接続され、
前記第２の容量素子は、前記第２のトランジスタを介して、前記ＳＲＡＭに電気的に接続され、
前記第１及び第２のトランジスタは、チャネル形成領域に酸化物半導体を含み、
前記酸化物半導体は、第１の絶縁物を介して、前記シリコンの上方にあり、
前記第１及び第２の容量素子は、第２の絶縁物を介して、前記酸化物半導体の上方にあり、
前記導電層は、前記第１のトランジスタのゲートとして機能する第１の領域と、前記第２のトランジスタのゲートとして機能する第２の領域と、前記第１の領域と前記第２の領域とを電気的に接続する第３の領域と、を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１及び第２のトランジスタは、バックゲートを有することを特徴とする、半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
第２の配線を有し、
前記第２の配線は、前記第１の配線と電気的に接続され、
前記第２の配線の抵抗率は、前記第１の配線の抵抗率よりも低いことを特徴とする半導体装置。
【請求項５】
表示部と、ゲートドライバと、ソースドライバと、フレームメモリと、を有し、
前記フレームメモリは、請求項１乃至請求項４のいずれか一項に記載の半導体装置を有することを特徴とする表示装置。
【請求項６】
請求項５において、
前記表示部は、複数の画素を有し、
前記画素は、液晶素子と、有機ＥＬ素子と、を有することを特徴とする表示装置。
【請求項７】
請求項６において、
前記表示装置は、照度センサを有し、
前記液晶素子は、反射型液晶素子であり、
前記照度センサで測定した照度に応じて、前記液晶素子による光の反射量及び前記有機ＥＬ素子による発光量を、変化させることを特徴とする表示装置。
【請求項８】
請求項６または請求項７において、
前記フレームメモリが有するＳＲＡＭは、前記有機ＥＬ素子の表示データを保存し、
前記フレームメモリが有する第１及び第２のデータ保持部は、前記液晶素子の表示データを保存することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は、半導体装置または記憶装置に関する。
【０００２】
なお本発明の一形態は、上記の技術分野に限定されない。そのため、より具体的に本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、記憶装置、プロセッサ、表示装置、電子機器、それらの駆動方法、または、それらの製造方法を一例としてあげることができる。なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、データの書き込み／読み出しを高速に行えるため、プロセッサ等のキャッシュメモリに用いられている。しかし、ＳＲＡＭは揮発性メモリであり、電源が供給されないとデータが失われてしまうため、チャネル形成領域に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（ＯＳトランジスタ）と容量素子を追加し、バックアップ機能を有したＳＲＡＭが提案されている（例えば、特許文献１）。
【０００４】
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増大させるためには、例えば、１記憶単位であるメモリセルのレイアウト面積を縮小すればよく、メモリセルの構成要素を積層して形成することは、有効な手段の一つである。例えば、特許文献２には、ＳＲＡＭとＯＳトランジスタと容量素子を積層して形成する提案がされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−８４３７号公報
【特許文献２】特開２０１５−２０７７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一形態は、新規な半導体装置または記憶装置を提供することを課題の一つとする。または、単位面積あたりの記憶容量が大きい、半導体装置または記憶装置を提供することを課題の一つとする。
【０００７】
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一形態は、第１の配線としての機能を有する導電層と、複数のメモリセルとを有する半導体装置である。メモリセルは、ＳＲＡＭと第１および第２のデータ保持部とを有し、第１のデータ保持部は、第１のトランジスタと第１の容量素子とを有し、第２のデータ保持部は、第２のトランジスタと第２の容量素子とを有する。第１の容量素子は、第１のトランジスタを介してＳＲＡＭに電気的に接続され、第２の容量素子は、第２のトランジスタを介してＳＲＡＭに電気的に接続される。
【０００９】
前記導電層は、第１のトランジスタのゲート電極として機能する第１の領域と、第２のトランジスタのゲート電極として機能する第２の領域と、前記第１の領域と前記第２の領域とを電気的に接続する第３の領域と、を有する。ＳＲＡＭを構成するトランジスタは、チャネル形成領域にシリコンを含み、第１および第２のトランジスタは、第１の絶縁物を介してシリコンの上方にあり、第１および第２の容量素子は、第２の絶縁物を介して第１および第２のトランジスタの上方にある。
【００１０】
また、本発明の一形態は、上記形態において、ＳＲＡＭを構成するトランジスタは、チャネル形成領域にシリコンを含み、第１および第２のトランジスタは、チャネル形成領域に酸化物半導体を含み、酸化物半導体は、第１の絶縁物を介してシリコンの上方にあり、第１および第２の容量素子は、第２の絶縁物を介して酸化物半導体の上方にある。
【００１１】
上記形態において、第１および第２のトランジスタは、バックゲートを有することが好ましい。
【００１２】
上記形態において、半導体装置は第２の配線を有し、第２の配線は第１の配線と電気的に接続され、第２の配線の抵抗率は第１の配線の抵抗率よりも低いことが好ましい。
【００１３】
また、本発明の一形態は、表示部と、ゲートドライバと、ソースドライバと、フレームメモリとを有し、フレームメモリは上記形態の半導体装置を有する、表示装置である。
【００１４】
上記形態において、表示装置は複数の画素を有し、画素は液晶素子と有機ＥＬ素子とを有することが好ましい。
【００１５】
上記形態において、表示装置は照度センサを有し、表示装置の画素が有する液晶素子は反射型液晶であり、照度センサで測定した照度に応じて、反射型液晶による光の反射量および有機ＥＬ素子による発光量を変化させることが好ましい。
【００１６】
上記形態において、フレームメモリが有するＳＲＡＭは、有機ＥＬ素子の表示データを保存し、フレームメモリが有する第１および第２のデータ保持部は、液晶素子の表示データを保存することが好ましい。
【発明の効果】
【００１７】
本発明の一形態は、新規な構成の記憶装置を提供することができる。または、本発明の一形態は、新規な構成の半導体装置を提供することができる。または、単位面積あたりの記憶容量が大きい半導体装置を提供することができる。または、動作の高速化が図られた半導体装置を提供することができる。
【００１８】
なお本発明の一形態の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一形態は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一形態は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１９】
【図１】メモリセルの構成例を示す回路図。
【図２】メモリセルの構成例を示す回路図。
【図３】メモリセルの構成例を示す模式図と上面図。
【図４】メモリセルの構成例を示す上面図。
【図５】メモリセルの構成例を示す断面図。
【図６】メモリセルの構成例を示す断面図。
【図７】メモリセルの動作例を示すタイミングチャート。
【図８】メモリセルの構成例を示す模式図と上面図。
【図９】メモリセルの構成例を示す断面図。
【図１０】メモリセルの構成例を示す上面図。
【図１１】メモリセルの構成例を示す断面図。
【図１２】メモリセルの構成例を示す上面図。
【図１３】キャッシュにアクセスする回路の構成例を示すブロック図。
【図１４】表示装置の構成例を示すブロック図。
【図１５】表示パネルの構成例を示す上面図と下面図。
【図１６】表示パネルの構成例を示す断面図。
【図１７】表示パネルの構成例を示す回路図。
【図１８】表示パネルの構成例を示すブロック図。
【図１９】電子部品の作製方法例を示すフローチャート。
【図２０】電子機器の例を示す図。
【発明を実施するための形態】
【００２０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
なお、本明細書等において、本発明の一形態である記憶装置は、ＳＲＡＭと、チャネル形成領域に酸化物半導体を有するトランジスタと、容量素子によって、構成された半導体装置である。したがって、「記憶装置」と表記した場合、本発明の一形態である半導体装置を指す。したがって、記憶装置を半導体装置、電子機器などと言い換える場合がある。
【００２２】
また、本明細書等において、酸化物半導体をＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタを、酸化物半導体トランジスタ、ＯＳトランジスタ、またはＯＳＦＥＴという場合がある。
【００２３】
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
【００２４】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２５】
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２６】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００２７】
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
【００２８】
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２９】
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００３０】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００３１】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３２】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
【００３３】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合がある。
【００３４】
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
【００３５】
（実施の形態１）
本実施の形態では、メモリセルの構成、および動作について、その一例を説明する。
【００３６】
＜メモリセルの構成例について＞
メモリセルの構成例について説明する。
【００３７】
図１（Ａ）に示すメモリセル１００は、ＳＲＡＭ１１１と、データ保持部１１２と、を有する。データ保持部１１２は、トランジスタＯＭ１、ＯＭ２と、容量素子Ｃｓ１、Ｃｓ２と、を有する。ＳＲＡＭ１１１は、一般的なＳＲＡＭであり、例えば、６個のトランジスタで構成される回路である。ＳＲＡＭ１１１は、データの書き込み、および読み出しを高速に行えるが、電源が供給されないとデータが消失する。
【００３８】
ＳＲＡＭ１１１が有するトランジスタは、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成される。ＳＲＡＭ１１１は、トランジスタＭ１乃至Ｍ６を有し、トランジスタＭ２、Ｍ３と、トランジスタＭ４、Ｍ５は、それぞれインバータを構成する。前記インバータの一方は、他方の出力が入力され、インバータループを構成する。図１（Ｂ）に、図１（Ａ）のトランジスタＭ２乃至Ｍ５を、インバータ記号を用いて表現した、等価回路を示す。
【００３９】
ＳＲＡＭ１１１は、インバータループを有し、データに応じて電位を保持することができる。図１（Ａ）および（Ｂ）において、電位を保持するノードを、ノードＱおよびノードＱＢで示している。
【００４０】
データ保持部１１２は、ノードＱおよびノードＱＢに接続して設けられる。データ保持部１１２は、制御線ＯＳＧによって、バックアップまたはリカバリーが制御される。データ保持部１１２は、ＳＲＡＭ１１１に記憶されたデータを、バックアップ（退避ともいう）、または、リカバリー（復帰ともいう）する機能を有する回路である。
【００４１】
トランジスタＯＭ１、ＯＭ２は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）である。すなわち、トランジスタＯＭ１、ＯＭ２は、Ｓｉトランジスタに比べてオフ電流が低いトランジスタである。ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることで、オフ電流を極めて低くすることができる。
【００４２】
図１（Ａ）および（Ｂ）では、トランジスタＯＭ１のソースまたはドレインの一方はノードＱに接続され、他方は容量素子Ｃｓ１に接続され、トランジスタＯＭ１と容量素子Ｃｓ１とを接続するノードを、ＳＮ１として示している。また、トランジスタＯＭ２のソースまたはドレインの一方はノードＱＢに接続され、他方は容量素子Ｃｓ２に接続され、トランジスタＯＭ２と容量素子Ｃｓ２とを接続するノードを、ＳＮ２として示している。ノードＳＮ１、ＳＮ２は、トランジスタＯＭ１、ＯＭ２を非導通状態とすることで、電荷を保持することができる。
【００４３】
また、メモリセル１００には、電源を供給するための配線、および制御するための配線が接続される。図１（Ａ）および（Ｂ）には、このような配線として、電源供給線ＶＤＤ、電源供給線ＶＳＳ、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢ、制御線ＯＳＧを、一例として図示している。
【００４４】
図１（Ａ）および（Ｂ）では、トランジスタＯＭ１、ＯＭ２を導通状態とすることで、ノードＱおよびノードＱＢの電位を、ノードＳＮ１およびノードＳＮ２に与えることができる。また、トランジスタＯＭ１、ＯＭ２を非導通状態とすることで、ノードＳＮ１およびノードＳＮ２の電位に応じた電荷を保持することができる。電荷の保持は、電源の供給を停止しても継続して行うことができるため、データ保持部１１２を不揮発性にすることができる。
【００４５】
また、トランジスタＯＭ１、ＯＭ２には、バックゲートを有するトランジスタを適用することができる。図２（Ａ）および（Ｂ）では、図１（Ｂ）におけるトランジスタＯＭ１、ＯＭ２に換えて、トランジスタＯＭ３、ＯＭ４が設けられている。
【００４６】
なお、本明細書において、第１のゲートをゲートまたはフロントゲートと呼び、第２のゲートをバックゲートと呼ぶ。また、ゲートとバックゲートとは、チャネル形成領域を間に介して、互いに重なる領域を有することが好ましい。
【００４７】
図２（Ａ）に示すメモリセル１０１は、データ保持部１１３を有し、データ保持部１１３はトランジスタＯＭ３、ＯＭ４、容量素子Ｃｓ１、Ｃｓ２を有する。トランジスタＯＭ３、ＯＭ４はバックゲートを有し、トランジスタＯＭ３、ＯＭ４のバックゲートは、制御線ＢＧに接続されている。制御線ＢＧの電位によって、トランジスタＯＭ３、ＯＭ４のしきい値電圧を制御することができる。例えば、トランジスタＯＭ３、ＯＭ４のしきい値電圧を正電圧側にシフトさせることにより、トランジスタＯＭ３、ＯＭ４のリーク電流を低減することができる。
【００４８】
図２（Ｂ）に示すメモリセル１０２は、データ保持部１１４を有し、データ保持部１１４はトランジスタＯＭ３、ＯＭ４、容量素子Ｃｓ１、Ｃｓ２を有する。トランジスタＯＭ３、ＯＭ４のバックゲートは、それぞれのゲート（フロントゲート）と接続されている。トランジスタＯＭ３、ＯＭ４のバックゲートを、それぞれのゲートと接続することで、トランジスタＯＭ３、ＯＭ４のオン電流を大きくすることができる。図２（Ｂ）の例では、トランジスタＯＭ３、ＯＭ４のバックゲートはそれぞれのゲートと接続されているが、場合によっては、または状況に応じて、ソースまたはドレインと接続してもよい。
【００４９】
なお、電荷を保持する期間において、トランジスタＯＭ１乃至ＯＭ４には、所定の電圧が供給され続けている場合がある。例えば、トランジスタＯＭ１乃至ＯＭ４のゲートには、トランジスタが完全に非導通状態となるような電圧が供給され続けている場合がある。また、図２（Ａ）において、トランジスタＯＭ３、ＯＭ４のバックゲートには、制御線ＢＧを介してトランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合、電荷を保持する期間において、データ保持部１１２に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、仮に、所定の電圧がデータ保持部１１２に供給されているとしても、実質的に、データ保持部１１２は不揮発性であると表現することができる。
【００５０】
また、本明細書において、ＯＳトランジスタは、特に断りのない限りｎチャネル型のトランジスタとする。そのため、トランジスタＯＭ１乃至ＯＭ４では、ゲートに与える電圧が高レベル（以下、Ｈレベルという。）のときにソースとドレインとの間が導通状態となり、低レベル（以下、Ｌレベルという。）のときに非導通状態となる。
【００５１】
本発明の一形態として、トランジスタＯＭ１、ＯＭ２（または、トランジスタＯＭ３、ＯＭ４）に酸化物半導体を適用した場合の例を示したが、これに限定されない。場合によっては、または状況に応じて、トランジスタＯＭ１、ＯＭ２（または、トランジスタＯＭ３、ＯＭ４）は、オフ電流が低いトランジスタであればよいため、オフ電流が低ければ酸化物半導体を適用しないトランジスタとすることができる。例えば、トランジスタＯＭ１、ＯＭ２（または、トランジスタＯＭ３、ＯＭ４）として、バンドギャップが大きい半導体を適用したトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
【００５２】
本発明の一形態におけるメモリセル１００乃至１０２は、ＳＲＡＭ１１１に記憶されたデータをデータ保持部１１２乃至１１４にバックアップし、電源の供給がなくてもデータを記憶することができる。データ保持部１１２乃至１１４に記憶されたデータは、ＳＲＡＭ１１１にリカバリーすることで、元の状態に復帰することができる。
【００５３】
図３（Ａ）では、各素子の層構造について、模式図を示している。図３（Ａ）に示す、第１の層１２１は、Ｓｉトランジスタが設けられた層である（図中、ＳｉＦＥＴ  Ｌａｙｅｒと表記）。第２の層１２２は、配線が設けられた層である（図中、Ｗｉｒｉｎｇ  Ｌａｙｅｒと表記）。第３の層１２３は、ＯＳトランジスタが設けられた層である（図中、ＯＳＦＥＴ  Ｌａｙｅｒと表記）。第４の層１２４は、容量素子が設けられた層である（図中、Ｃｓ  Ｌａｙｅｒと表記）。
【００５４】
本実施の形態では、ＳＲＡＭ１１１と、データ保持部１１２乃至１１４のいずれか一つとを、積層して設ける構成とする。すなわち、第１の層１２１および第２の層１２２でＳＲＡＭ１１１を形成し、第３の層１２３および第４の層１２４でデータ保持部１１２乃至１１４のいずれか一つを形成する。なお、データ保持部１１２乃至１１４は、第３の層１２３および第４の層１２４を積層して形成することで、レイアウト面積の縮小を図ることができる。
【００５５】
＜メモリセルの上面図および断面図の一例について＞
次いで、メモリセルの上面図および断面図の一例について、説明する。ここでは、一例として、図２（Ａ）で示したメモリセル１０１が有する各トランジスタの上面図および断面図について、図３乃至図６を用いて説明する。
【００５６】
図３（Ａ）は、メモリセル１０１の層構造についての模式図を示している。図３（Ｂ）乃至（Ｅ）は、図３（Ａ）の第１乃至第４の層、１２１乃至１２４に対応する上面図である。
【００５７】
図３（Ｂ）に示す第４の層１２４の上面図は、容量素子Ｃｓ１、Ｃｓ２に対応するレイアウト図である。
【００５８】
図３（Ｃ）に示す第３の層１２３の上面図は、制御線ＯＳＧ、制御線ＢＧ、トランジスタＯＭ３、ＯＭ４に対応するレイアウト図である。
【００５９】
図３（Ｄ）に示す第２の層１２２の上面図は、電源供給線ＶＤＤ、電源供給線ＶＳＳ、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢに対応するレイアウト図である。
【００６０】
図３（Ｅ）に示す第１の層１２１の上面図は、トランジスタＭ１乃至Ｍ６に対応するレイアウト図である。なお、図３（Ｅ）では、トランジスタＭ２、Ｍ３をまとめてＩＮＶ１、トランジスタＭ４、Ｍ５をまとめてＩＮＶ２、と表記している。
【００６１】
図３（Ｂ）乃至（Ｅ）の構成では、ＳＲＡＭ１１１は、第１の層１２１が有するＳｉトランジスタ、すなわちトランジスタＭ１乃至Ｍ６、および第２の層１２２が有する配線、すなわち電源供給線ＶＤＤ、電源供給線ＶＳＳ、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢで構成される。
【００６２】
また、データ保持部１１３は、第３の層１２３が有する配線およびＯＳトランジスタ、すなわち制御線ＯＳＧ、制御線ＢＧおよびトランジスタＯＭ３、ＯＭ４と、第４の層１２４が有する容量素子、すなわち容量素子Ｃｓ１、Ｃｓ２で構成される。
【００６３】
なお、電源供給線ＶＤＤの電源電位は、メモリセル１００乃至１０２に電源電圧を供給する場合は、高電源電位となる。
【００６４】
第１の層１２１が有するトランジスタＭ１乃至Ｍ６のソースまたはドレインは、第２の層１２２が有する各配線と、互いに重なる領域を有する。そして、第１の層１２１が有するトランジスタＭ１乃至Ｍ６は、第２の層１２２が有する各配線と、開口部で電気的に接続される。
【００６５】
また、第２の層１２２が有する各配線は、第３の層１２３が有するトランジスタＯＭ３、ＯＭ４のソースまたはドレインと、互いに重なる領域を有する。そして、第２の層１２２が有する各配線は、第３の層１２３が有するトランジスタＯＭ３、ＯＭ４と、開口部で電気的に接続される。すなわち、第１の層１２１が有するトランジスタＭ１乃至Ｍ６と、第３の層１２３が有するトランジスタＯＭ３、ＯＭ４とは、第２の層１２２を介して電気的に接続される。
【００６６】
なお、第３の層１２３が有する制御線ＯＳＧについて、制御線ＯＳＧを形成する導電層は、トランジスタＯＭ３のゲート電極として機能する領域と、トランジスタＯＭ４のゲート電極として機能する領域と、さらに、制御線ＯＳＧおよびトランジスタＯＭ３、ＯＭ４のゲート電極とを接続する領域と、を有している。また、容量素子Ｃｓ１、Ｃｓ２が第４の層１２４にあるため、制御線ＯＳＧは、第３の層１２３の中で、隣接するメモリセルと接続することが可能である。すなわち、制御線ＯＳＧは、単位メモリセルごとに、第２の層１２２または第４の層１２４と電気的に接続する必要がない。制御線ＯＳＧを、複数のメモリセルごとに、第２の層１２２または第４の層１２４と電気的に接続することで、レイアウト面積の縮小を図ることができる。
【００６７】
また、第３の層１２３が有するトランジスタＯＭ３、ＯＭ４のソースまたはドレインは、第４の層１２４が有する容量素子Ｃｓ１、Ｃｓ２の電極と、互いに重なる領域を有する。そして、第３の層１２３が有するトランジスタＯＭ３、ＯＭ４は、第４の層１２４が有する容量素子Ｃｓ１、Ｃｓ２と、開口部で電気的に接続される。
【００６８】
次に、図４に示す第３の層１２３の上面図は、メモリセル８個ごとに、制御線ＯＳＧと第２の層１２２とを、電気的に接続したレイアウト図である。
【００６９】
図４には、図３（Ｃ）に示すレイアウト図が８個配置されており、制御線ＯＳＧは、互いに隣接するメモリセル１０１同士で接続されている。また、制御線ＯＳＧの延長線上に開口部１３１、１３２があり、第２の層１２２に含まれる配線と電気的に接続されている。
【００７０】
なお、制御線ＯＳＧのレイアウトは、開口部１３１、１３２との合わせずれを考慮して、開口部１３１、１３２の周りで大きく配置されている。前記、大きく配置された制御線ＯＳＧと第２の層１２２に含まれる配線との電気的接続部を、複数のメモリセルで共有することで、メモリセルを複数配置した場合のレイアウト面積を縮小することができる。
【００７１】
図３（Ａ）乃至（Ｅ）の構成とすることで、メモリセル１０１は、６個のトランジスタで構成されるＳＲＡＭ１１１と、バックアップおよびリカバリー機能を有したデータ保持部１１３とを有し、電源の供給がなくてもデータが消失しない、記憶装置を実現することができる。さらに、制御線ＯＳＧについて、第２の層１２２または第４の層１２４との電気的接続部を、複数のメモリセルで共有することで、レイアウト面積を縮小することができる。
【００７２】
次いで、図５では図３（Ｂ）乃至（Ｅ）の一点鎖線Ｘ−Ｘ´における断面図、図６では図３（Ｂ）乃至（Ｅ）の一点鎖線Ｙ−Ｙ´における断面図、を示している。
【００７３】
図５では、半導体基板４００、素子分離用絶縁膜４０１乃至４０５、ゲート絶縁層４０６、層間絶縁層４１０、配線層４１１乃至４１４、層間絶縁層４２０、配線層４２１乃至４２９、層間絶縁層４３０、配線層４３１、層間絶縁層４４０、４５０、配線層４５１、４５２、層間絶縁層４６０、半導体層４６１、４６２、ゲート絶縁層４６３、ゲート電極４６４、層間絶縁層４７０、配線層４７１、４７２、絶縁層４７３、配線層４７４、４７５、層間絶縁層４８０、を示している。ここで、配線層４１１は導電層で形成されており、他の配線層も同様である。また、ゲート電極４６４は導電層で形成されている。
【００７４】
なお、配線層４２１および配線層４２９は電源供給線ＶＳＳであり、配線層４２５は電源供給線ＶＤＤであり、配線層４２３はビット線ＢＬであり、配線層４２７は反転ビット線ＢＬＢであり、配線層４３１はワード線ＷＬであり、配線層４５１および配線層４５２は制御線ＢＧであり、ゲート電極４６４は制御線ＯＳＧである。
【００７５】
また、トランジスタＯＭ３は、配線層４５１と、層間絶縁層４６０と、半導体層４６１と、ゲート絶縁層４６３、およびゲート電極４６４を用いて形成される。トランジスタＯＭ４は、配線層４５２と、層間絶縁層４６０と、半導体層４６２と、ゲート絶縁層４６３、およびゲート電極４６４を用いて形成される。容量素子Ｃｓ１は、配線層４７１と、絶縁層４７３、および配線層４７４を用いて形成され、容量素子Ｃｓ２は、配線層４７２と、絶縁層４７３、および配線層４７５を用いて形成される。
【００７６】
図６では、半導体基板４００、素子分離用絶縁膜４０５、ゲート電極４０７、４０８、層間絶縁層４１０、配線層４１５、層間絶縁層４２０、４３０、配線層４３１、層間絶縁層４４０、４５０、配線層４５２、層間絶縁層４６０、半導体層４６２、ゲート絶縁層４６３、ゲート電極４６４、層間絶縁層４７０、配線層４９１、４９２、配線層４７２、４７６、絶縁層４７３、配線層４７５、層間絶縁層４８０、を示している。
【００７７】
なお、配線層４３１はワード線ＷＬであり、配線層４５２は制御線ＢＧであり、ゲート電極４６４は制御線ＯＳＧである。また、トランジスタＯＭ４は、配線層４５２と、層間絶縁層４６０と、半導体層４６２と、ゲート絶縁層４６３、およびゲート電極４６４を用いて形成される。容量素子Ｃｓ２は、配線層４７２と、絶縁層４７３、および配線層４７５を用いて形成される。なお、配線層４９１、４９２はプラグである。
【００７８】
図５、図６に示すように、制御線ＯＳＧ、トランジスタＯＭ３のゲート電極、およびトランジスタＯＭ４のゲート電極は、同一絶縁物上に接して設けらている。
【００７９】
半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【００８０】
第１の層１２１のトランジスタは、素子分離用絶縁膜４０１乃至４０５により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１乃至４０５の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【００８１】
ゲート絶縁層４０６は、熱処理を行い、半導体基板４００の表面に酸化した酸化シリコン膜を形成した後、選択的に一部をエッチングして形成する。もしくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして形成する。
【００８２】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【００８３】
ゲート電極４０７、４０８、配線層４１１乃至４１５、配線層４２１乃至４２９、配線層４３１、配線層４５１、４５２、ゲート電極４６４、配線層４７１、４７２、４７４、４７５、および配線層４７６は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、スピンコート法などの、各種成膜方法を用いることができる。なお、ゲート電極４０７、配線層４１１は単層または多層の導電層で形成することができる。他のゲート電極、他の配線層も同様である。
【００８４】
層間絶縁層４１０、４２０、４３０、４４０、４５０、４６０、４７０、絶縁層４７３、および層間絶縁層４８０は、無機絶縁層または有機絶縁層を、単層または多層で形成することができる。無機絶縁層としては、酸化アルミニウム膜、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、または窒化シリコン膜等を、単層または多層で形成することが好ましい。有機絶縁層としては、ポリイミドまたはアクリル等を、単層または多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法、または塗布法等を適宜用いることができる。また、絶縁層４７３は、比誘電率の高い、酸化アルミニウム膜等で形成することが好ましい。
【００８５】
半導体層４６１、４６２は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、インジウム、ガリウム、および亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
【００８６】
ゲート絶縁層４６３は、無機絶縁層を、単層または多層で形成することができる。また、ゲート絶縁層４６３は、半導体層４６１、４６２に酸素を供給する効果があるとより好ましい。
【００８７】
＜メモリセルの動作例について＞
次いで、メモリセルの動作例について説明する。
【００８８】
図１（Ａ）、（Ｂ）および図２（Ａ）、（Ｂ）に示すメモリセル１００乃至１０２の動作について、図７にタイミングチャートを示す。図７では、バックアップ（Ｂａｃｋｕｐ）、電源電圧の供給を停止（Ｐｏｗｅｒ−ｏｆｆ）、リカバリー（Ｒｅｃｏｖｅｒｙ）を行う、ＰＧシーケンス（Ｐｏｗｅｒ−Ｇａｔｉｎｇ  ｓｅｑｕｅｎｃｅ）について説明する。
【００８９】
図７に示すタイミングチャートでは、まず通常動作時（Ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎ）において、ノードＱ、ＱＢにデータＤａｔａ、ＤａｔａＢがそれぞれ保持される。なお、図７では、データＤａｔａをＨレベルの電位、データＤａｔａＢをＬレベルの電位とする。
【００９０】
バックアップ時には、制御線ＯＳＧをＨレベルにし、トランジスタＯＭ１、ＯＭ２（または、トランジスタＯＭ３、ＯＭ４）を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となり、ノードＳＮ１、ＳＮ２にバックアップされる。なお、図７では、ノードＳＮ１にＨレベルの電位、ノードＳＮ２にＬレベルの電位が保持される。
【００９１】
バックアップ動作が終了したら、電源電圧の供給を停止する。すなわち、電源供給線ＶＤＤの電位を電源供給線ＶＳＳと等電位、すなわちＬレベルにする。電源供給線ＶＤＤの電位の低下に伴い、ノードＱ、ＱＢの電位も低下する。一方で、制御線ＯＳＧの電位をＬレベルにすることで、ノードＳＮ１、ＳＮ２の電位は保持される。
【００９２】
そして、リカバリー時には、制御線ＯＳＧをＨレベルにし、トランジスタＯＭ１、ＯＭ２（または、トランジスタＯＭ３、ＯＭ４）を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となる。そのため、ノードＱと、ノードＱＢとでは電位差が生じる。この電位差が生じた状態で、電源供給線ＶＤＤの電位をＨレベルにすると、ノードＱ、ＱＢが、通常動作時の電位に戻る。
【００９３】
以上のような、ＰＧシーケンスを経て、通常動作を再開することができる。そして、メモリセル１００乃至１０２へのパワーゲーティングを施しても、ＳＲＡＭ１１１に記憶してあるデータの消失を防ぐことができる。
【００９４】
以上、本実施の形態に記載のメモリセルを用いることで、データを保持した状態で電源供給を止めることができ、かつ、単位面積あたりの記憶容量が大きい、新規な構成の半導体装置を提供することができる。
【００９５】
なお、本実施の形態では、メモリセル８個で制御線ＯＳＧを共有する例を示したが、その限りではない。実際には、動作速度やレイアウト面積が許す限り、多数のメモリセルで制御線ＯＳＧを共有することができる。例えば、メモリセルは８の倍数ごとに、制御線ＯＳＧを共有することが好ましい。このようにすることで、メモリセル１０１は、１バイトごと、ハーフワードごと、または１ワードごとにデータの処理が可能となる。なお、１ワードを３２ビットとしている。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００９６】
（実施の形態２）
本実施の形態では、上記実施の形態で説明したメモリセル１０１について、補助配線を追加する例を示す。補助配線を追加することで、動作速度を向上させることができる。
【００９７】
補助配線を追加したメモリセル１０１の上面図および断面図の一例を、図８乃至図１２を用いて説明する。
【００９８】
図８（Ｄ）に示す第２の層１２２の上面図は、補助配線ＯＳＧ２を配置した例である。補助配線ＯＳＧ２は、第３の層１２３に配置された制御線ＯＳＧの補助配線である。また、図９は、図８（Ｂ）乃至（Ｅ）の一点鎖線Ｙ−Ｙ´における断面図を示している。図９は、図６と比較して配線層４３２が追加されており、配線層４３２は補助配線ＯＳＧ２である。
【００９９】
次に、図１０（Ａ）に示す第２の層１２２の上面図は、補助配線ＯＳＧ２を配置し、メモリセル８個ごとに、補助配線ＯＳＧ２と制御線ＯＳＧとを電気的に接続する例を示したレイアウト図である。
【０１００】
図１０（Ａ）には、図８（Ｄ）に示すレイアウト図が８個配置されており、補助配線ＯＳＧ２は、互いに隣接するメモリセル同士で接続されている。また、補助配線ＯＳＧ２の延長線上に開口部１４１、１４２があり、開口部１４１、１４２と、第３の層１２３、および第４の層１２４を介して、補助配線ＯＳＧ２は制御線ＯＳＧと電気的に接続される。
【０１０１】
図１０（Ｂ）は、図１０（Ａ）における、開口部１４２とメモリセルを含む領域１５０の拡大図である。また、図１１は、図１０（Ｂ）において、開口部１４２を含む一点鎖線Ｚ−Ｚ´における断面図を示している。
【０１０２】
図１１において、配線層４３２（補助配線ＯＳＧ２）は、層間絶縁層４４０、４５０、４６０、４７０およびゲート絶縁層４６３に設けられた開口部を介して、配線層４４１、４５３、４９４、４７７、４９３と電気的に接続される。ここで、配線層４９３、４９４はプラグであり、また、層間絶縁層４７０に設けられた開口部を介して、ゲート電極４６４（制御線ＯＳＧ）と電気的に接続される。
【０１０３】
本実施の形態のメモリセル１０１においても、実施の形態１と同様に、制御線ＯＳＧ、トランジスタＯＭ３のゲート電極、およびトランジスタＯＭ４のゲート電極は、同一絶縁物上に接して設けらている。
【０１０４】
このように、第２の層１２２に配置された補助配線ＯＳＧ２は、第３の層１２３に配置された制御線ＯＳＧと、電気的に接続される。
【０１０５】
制御線ＯＳＧを形成する導電層は、トランジスタＯＭ３、ＯＭ４のゲート電極として機能する領域を有するため、使用材料および配線の厚さや幅といったサイズについて、トランジスタＯＭ３、ＯＭ４のゲート電極としての機能を優先して決められる場合がある。また、トランジスタＯＭ３、ＯＭ４によって形成されるゲート容量は、制御線ＯＳＧの負荷となるため、図４に示したように、複数のメモリセルを配置した場合、信号伝達に遅延が発生する場合がある。
【０１０６】
そこで、補助配線ＯＳＧ２を第２の層１２２に配置することで、補助配線ＯＳＧ２は、制御線ＯＳＧと比べて使用材料の制約が少なく抵抗率の低い材料を使用することができる。また、補助配線ＯＳＧ２は、制御線ＯＳＧと比べてゲート容量といった負荷が少ない配線とすることができる。このように、補助配線ＯＳＧ２を配置することで、制御線ＯＳＧのみの場合と比べて、信号伝達遅延を少なくすることができる。
【０１０７】
補助配線ＯＳＧ２は制御線ＯＳＧよりも抵抗率の低い材料を用いることが好ましい。例えば、制御線ＯＳＧとしてタングステンまたはモリブデンを用いた場合、補助配線ＯＳＧ２として、銅、アルミニウム、または、これら金属の少なくとも１つを含む合金、などが好ましい。例えば、制御線ＯＳＧとして酸化物半導体を用いた場合、補助配線ＯＳＧ２としてタングステン、モリブデン、チタン、アルミニウム、銅、または、これら金属の少なくとも１つを含む合金、などを用いることが好ましい。
【０１０８】
また、図１２（Ａ）および図１２（Ｂ）は、開口部１３１、１３２と、開口部１４１、１４２との関係を示す例である。図１２（Ａ）および図１２（Ｂ）では、図１０に示すメモリセルが８個接続されたものを、メモリセルユニット１６０として表記する（図１０参照）。なお、開口部１４１と開口部１４２は同質のものであるので、図１２（Ａ）では開口部１４１と表記する。
【０１０９】
図１２（Ａ）は、第２の層１２２の上面図を示している。メモリセルユニット１６０が８個配置され、メモリセルユニット１６０間は、ワード線ＷＬと補助配線ＯＳＧ２で接続されている。開口部１４１は、メモリセルユニット１６０が２個配置されるごとに、配置され、補助配線ＯＳＧ２と制御線ＯＳＧが電気的に接続されている。つまり、メモリセルが１６個配置されるごとに、開口部１４１が配置されている。
【０１１０】
図１２（Ｂ）は、第３の層１２３の上面図を示している。なお、図１２（Ｂ）と図１２（Ａ）とは、第３の層１２３の上面図であるか、第２の層１２２の上面図であるかの違いであり、同じ場所を示している。
【０１１１】
図１２（Ｂ）では、メモリセルユニット１６０が８個配置された両端に、開口部１３１および開口部１３２が配置されている。つまり、メモリセルが６４個配置されるごとに、開口部１３１、１３２が配置されている。
【０１１２】
上記のように、多数のメモリセルで制御線ＯＳＧを共有し、信号伝達遅延が問題となる場合においても、補助配線ＯＳＧ２を配置することで、信号伝達遅延を小さくすることができる。つまり、メモリセルの動作の高速化を図ることができる。
【０１１３】
なお、本実施の形態では、メモリセル８個または１６個ごとに、制御線ＯＳＧと補助配線ＯＳＧ２とを、電気的に接続する例を示したが、その限りではない。同様に、メモリセル６４個ごとに開口部１３１、１３２を配置する例を示したが、その限りではない。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１４】
（実施の形態３）
本実施の形態では、図１および図２で示したメモリセル１００乃至１０２のいずれか一つを有するキャッシュ、および該キャッシュにアクセスする回路の構成例について、ブロック図を用いて説明する。
【０１１５】
図１３で示す半導体装置３００は、キャッシュ３０１（Ｃａｃｈｅと図示）と、電源供給回路３３０（Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅと図示）と、パワーマネジメントユニット３４０（ＰＭＵと図示）と、ＣＰＵ３５０と、入出力インターフェース３６０（Ｉ／Ｏ  Ｉ／Ｆと図示）と、バスインターフェース３７０（Ｂｕｓ  Ｉ／Ｆと図示）と、を有する。
【０１１６】
パワーマネジメントユニット３４０は、キャッシュ３０１が有する各回路のパワーゲーティングを行う機能を有する。パワーマネジメントユニット３４０は、パワーゲーティング制御信号（Ｐｏｗｅｒ−Ｇａｔｉｎｇ  Ｃｏｎｔｒｏｌ  Ｓｉｇｎａｌ；ＰＧＣＳ）を出力する。その結果、半導体装置３００の低消費電力化を実現できる。
【０１１７】
パワーマネジメントユニット３４０は、ＣＰＵ３５０からの休止信号（Ｓｌｅｅｐｉｎｇと図示）あるいは入出力インターフェース３６０を介した外部のハードウェアからの信号、あるいはバスインターフェース３７０の状態によって、パワーゲーティングを行う。
【０１１８】
キャッシュ３０１は、メモリセルアレイ３０２（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ（ＭＣＡ）と図示）、周辺回路３１０（Ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔｓと図示）と、バックアップ／リカバリー駆動回路３２０（Ｂａｃｋｕｐ＆Ｒｅｃｏｖｅｒｙ  Ｄｒｉｖｅｒと図示）と、パワースイッチＰＳＷ１乃至ＰＳＷ３と、を有する。
【０１１９】
なお、キャッシュ３０１は、ＣＰＵ３５０で用いる命令、又は演算結果等のデータを一時的に記憶する機能を有する装置であり、記憶装置ともいう。
【０１２０】
キャッシュ３０１が有する各構成について説明する。
【０１２１】
メモリセルアレイ３０２は、例えば、上記実施の形態で説明したメモリセル１０１を有する。メモリセル１０１は、ＳＲＡＭ１１１と、データ保持部１１３と、を有する。
【０１２２】
ＳＲＡＭ１１１は、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢによって、データの書き込み／読み出しを制御される。ＳＲＡＭ１１１およびデータ保持部１１３の詳細については、上記実施の形態での説明を参照すればよい。
【０１２３】
周辺回路３１０は、ローデコーダ３１１と、ロードライバ３１２と、カラムデコーダ３１３と、カラムドライバ３１４と、ドライバ制御論理回路３１５（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃと図示）と、出力ドライバ３１６と、を有する。
【０１２４】
ローデコーダ３１１及びロードライバ３１２には、アドレス信号ＡＤＤＲおよびドライバ制御論理回路３１５からの制御信号が与えられる。そして、ローデコーダ３１１およびロードライバ３１２は、ワード線ＷＬに与える信号、例えば、ワード信号を生成する機能を有する回路である。なお、ローデコーダ３１１およびロードライバ３１２は、ワード線ＷＬの数に応じて設ければよい。
【０１２５】
カラムデコーダ３１３およびカラムドライバ３１４には、アドレス信号ＡＤＤＲおよびドライバ制御論理回路３１５からの制御信号が与えられる。そして、カラムデコーダ３１３およびカラムドライバ３１４は、ビット線ＢＬおよび反転ビット線ＢＬＢに与える信号、例えば、プリチャージ信号を生成する機能、入力される書き込みデータＷｄａｔａをビット線ＢＬおよび反転ビット線ＢＬＢに与える機能、を有する回路である。また、カラムデコーダ３１３およびカラムドライバ３１４は、センスアンプを有し、メモリセルアレイ３０２から読み出した信号を出力ドライバ３１６に出力する機能、を有する回路である。カラムデコーダ３１３およびカラムドライバ３１４は、ビット線ＢＬ、反転ビット線ＢＬＢの数に応じて設ければよい。
【０１２６】
ドライバ制御論理回路３１５は、入力されるグローバルライト信号（ＧＷ）、バイトライト信号（ＢＷ）、チップイネーブル信号（ＣＥ）、クロック信号（ＣＬＫ）を基に、ローデコーダ３１１と、ロードライバ３１２と、カラムデコーダ３１３と、カラムドライバ３１４とを制御する制御信号を生成する機能を有する回路である。
【０１２７】
出力ドライバ３１６は、カラムデコーダ３１３と、カラムドライバ３１４とで得られるデータを基に読み出しデータＲｄａｔａを生成し、外部に出力する機能を有する回路である。
【０１２８】
バックアップ／リカバリー駆動回路３２０は、制御線ＯＳＧに接続される。バックアップ／リカバリー駆動回路３２０は、ＳＲＡＭ１１１とデータ保持部１１３との間で、データをバックアップまたはリカバリーするための信号を与える機能を有する。
【０１２９】
パワースイッチＰＳＷ１乃至ＰＳＷ３は、電源供給回路３３０で生成される電源電位Ｓ−ＶＤＣ、Ｓ−ＶＤＤ、Ｓ−ＶＤＨを、メモリセルアレイ３０２、周辺回路３１０、バックアップ／リカバリー駆動回路３２０に与えるか否かを切り替える。パワースイッチＰＳＷ１乃至ＰＳＷ３のオン／オフの切り替えは、パワーゲーティング制御信号で行う。
【０１３０】
パワースイッチＰＳＷ１をオフにすることで、メモリセルアレイ３０２に電源電位を与える電源供給線ＶＤＤが電源供給線ＶＳＳと等電位になる。また、パワースイッチＰＳＷ２をオフにすることで、周辺回路３１０に電源電位を与える電源供給線ＶＤＣが電源供給線ＶＳＳと等電位になる。また、パワースイッチＰＳＷ３をオフにすることで、バックアップ／リカバリー駆動回路３２０に電源電位を与える電源供給線ＶＤＨが電源供給線ＶＳＳと等電位になる。パワースイッチＰＳＷ１乃至ＰＳＷ３は異なるタイミングでオン／オフの切り替えを行ってもよい。
【０１３１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３２】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を、表示装置が有するドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のフレームメモリに適用する例を説明する。
【０１３３】
図１４は、表示装置のブロック図を示している。表示装置８００は、ドライバＩＣ８１１、表示パネル８１２、駆動回路８１３（図中、ＧＤと表記）を有する。ドライバＩＣ８１１は、コントローラ８２１、フレームメモリ８２２、および駆動回路８２３（図中、ＳＤと表記）を有する。
【０１３４】
コントローラ８２１には、外部のホストコントローラ８１０から画像データが入力される。画像データは、フレームメモリ８２２に格納される。コントローラ８２１は、フレームメモリ８２２を有することで、ホストコントローラ８１０との間における画像データの送受信を停止しても、駆動回路８２３および駆動回路８１３に制御信号を出力して、表示パネル８１２での表示を行うことができる。
【０１３５】
なお、図１４において、駆動回路８１３は、ドライバＩＣ８１１の外部に配置する構成を図示したが、これに限らずドライバＩＣの内部に配置してもよい。または、駆動回路８１３を、表示パネル８１２を形成する同一基板上に形成してもよい。
【０１３６】
同様に、図１４において、駆動回路８２３は、ドライバＩＣ８１１の内部に配置する構成を図示したが、これに限らずドライバＩＣの外部に配置してもよい。または、駆動回路８２３を、表示パネル８１２を形成する同一基板上に形成してもよい。
【０１３７】
フレームメモリ８２２には、上記実施の形態に示す半導体装置を適用することができる。当該構成は、フレームメモリ８２２に保持する画像データに変化がない場合（すなわち、静止画の場合）、フレームメモリ８２２が消費する電力、および、コントローラ８２１とホストコントローラ８１０との間における画像データの送受信に要する電力、を低く抑えることができる。また、ＳＲＡＭとデータ保持部を積層すること、および複数のメモリセルで制御線ＯＳＧを共有することで、フレームメモリ８２２の回路面積を縮小することができる。
【０１３８】
＜表示パネルの説明＞
次いで、表示パネル８１２の一例を、図１５乃至図１８を用いて説明する。
【０１３９】
図１５に図示する表示パネル７００は、表示パネル８１２の一例である。図１５（Ａ）は、表示パネル７００の構成を説明する上面図である。図１５（Ｂ）は、図１５（Ａ）の一部を説明する下面図であり、図１５（Ｃ）は、図１５（Ｂ）に図示する一部の構成を省略して説明する下面図である。
【０１４０】
図１６は、表示パネル７００の構成を説明する断面図である。図１６（Ａ）は、図１５（Ａ）の切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６、Ｘ７−Ｘ８、Ｘ９−Ｘ１０、Ｘ１１−Ｘ１２における断面図である。図１６（Ｂ）は、表示パネル７００の一部の構成を説明する断面図であり、図１６（Ｃ）は、表示パネル７００の他の一部の構成を説明する断面図である。
【０１４１】
図１７は、表示パネル７００の構成を説明する回路図である。図１７は、表示パネル７００が備える画素７０２（ｉ，ｊ）、および画素７０２（ｉ＋１，ｊ）の回路図である。
【０１４２】
図１８は、表示パネル７００の構成を説明するブロック図である。図１８は、表示パネル７００に用いることができる、画素および配線等の配置を説明するブロック図である。図１８（Ｂ）および図１８（Ｃ）は、表示パネル７００に用いることができる開口部７５１Ｈの配置を説明する模式図である。
【０１４３】
＜表示パネルの構成例＞
本実施の形態で説明する表示パネル７００は、駆動回路ＧＤと、駆動回路ＳＤと、画素７０２（ｉ，ｊ）と、を有し、フレキシブルプリント基板ＦＰＣ１を介してドライバＩＣ８１１と電気的に接続される（図１５（Ａ）参照）。なお、表示パネルや表示装置が有する、駆動回路ＧＤのことをゲートドライバ、駆動回路ＳＤのことをソースドライバ、ともいう。
【０１４４】
画素７０２（ｉ，ｊ）は、信号線Ｓ１（ｉ）と、信号線Ｓ２（ｉ）と、走査線Ｇ１（ｊ）と、走査線Ｇ２（ｊ）と、配線ＣＳＣＯＭと、配線ＡＮＯと、スイッチＳＷ１と、スイッチＳＷ２と、を有す（図１５（Ｂ）および図１５（Ｃ）参照）。
【０１４５】
なお、本実施の形態で説明する表示パネル７００は、図１８（Ａ）に示すように、画素７０２（ｉ，ｊ）と、一群の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）と、他の一群の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）と、を有す。ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数であり、ｍおよびｎは１以上の整数である。
【０１４６】
一群の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）は、画素７０２（ｉ，ｊ）を含み、行方向（図中、矢印Ｒで示す方向）に配設される。また、他の一群の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）は、画素７０２（ｉ，ｊ）を含み、行方向と交差する列方向（図中、矢印Ｃで示す方向）に配設される。
【０１４７】
画素７０２（ｉ，ｊ）が有する、走査線Ｇ１（ｊ）と、走査線Ｇ２（ｊ）と、配線ＣＳＣＯＭと、配線ＡＮＯは、行方向に配設される一群の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）間で電気的に接続され、さらに駆動回路ＧＤと電気的に接続される。
【０１４８】
画素７０２（ｉ，ｊ）が有する、信号線Ｓ１（ｉ）と、信号線Ｓ２（ｉ）は、列方向に配設される一群の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）間で電気的に接続され、さらに駆動回路ＳＤと電気的に接続される。
【０１４９】
次に、画素７０２（ｉ，ｊ）の回路図について、図１７を用いて説明する。
【０１５０】
画素７０２（ｉ，ｊ）は、前記説明した、信号線Ｓ１（ｉ）、信号線Ｓ２（ｉ）、走査線Ｇ１（ｊ）、走査線Ｇ２（ｊ）、配線ＣＳＣＯＭ、配線ＡＮＯ、スイッチＳＷ１、スイッチＳＷ２、以外に、容量素子Ｃ１、容量素子Ｃ２、駆動トランジスタＭ、第一の表示素子７５０、第二の表示素子５５０、共通電極ＶＣＯＭ１、共通電極ＶＣＯＭ２、を有す。
【０１５１】
なお、スイッチＳＷ１、スイッチＳＷ２、容量素子Ｃ１、容量素子Ｃ２、駆動トランジスタＭ、第一の表示素子７５０、第二の表示素子５５０は、個々の画素７０２に設けられているが、（ｉ，ｊ）を省略して説明する。また、スイッチＳＷ１、スイッチＳＷ２には、駆動トランジスタＭと同じ工程で形成される半導体膜を含む、トランジスタを用いることができる。
【０１５２】
画素７０２（ｉ，ｊ）の、第一の表示素子７５０の一方は共通電極ＶＣＯＭ１に接続され、第一の表示素子７５０の他方はスイッチＳＷ１のソースまたはドレインの一方に接続される。スイッチＳＷ１のソースまたはドレインの他方は信号線Ｓ１（ｉ）に接続され、スイッチＳＷ１のゲートは走査線Ｇ１（ｊ）に接続される。また、容量素子Ｃ１の一方は配線ＣＳＣＯＭに接続され、容量素子Ｃ１の他方は、前記スイッチＳＷ１のソースまたはドレインの一方と接続される。
【０１５３】
画素７０２（ｉ，ｊ）の、第二の表示素子５５０の一方は共通電極ＶＣＯＭ２に接続され、第二の表示素子５５０の他方は駆動トランジスタＭのソースまたはドレインの一方に接続される。駆動トランジスタＭのソースまたはドレインの他方は配線ＡＮＯに接続され、駆動トランジスタＭのゲートはスイッチＳＷ２のソースまたはドレインの一方に接続される。スイッチＳＷ２のソースまたはドレインの他方は信号線Ｓ２（ｉ）に接続され、スイッチＳＷ１のゲートは走査線Ｇ２（ｊ）に接続される。また、容量素子Ｃ２の一方は配線ＡＮＯに接続され、容量素子Ｃ２の他方は、前記スイッチＳＷ２のソースまたはドレインの一方と接続される。
【０１５４】
＜表示パネルの断面の例＞
本実施の形態で説明する表示パネル７００の断面について、図１６（Ａ）を用いて説明する。
【０１５５】
＜＜画素７０２（ｉ，ｊ）について＞＞
図１６（Ａ）において、切断線Ｘ５−Ｘ６、Ｘ７−Ｘ８における断面図は、画素７０２（ｉ，ｊ）の一断面を示している。主に、切断線Ｘ７−Ｘ８における断面図を用いて第一の表示素子７５０を説明し、切断線Ｘ５−Ｘ６における断面図を用いて第二の表示素子５５０を説明する。しかし、これらの構成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある。
【０１５６】
第一の表示素子７５０は、液晶材料を含む層７５３と、第１の電極７５１、および第２の電極７５２を備える。なお、第２の電極７５２は共通電極ＶＣＯＭ１に接続され、第１の電極７５１との間に、液晶材料の配向を制御する電界が形成されるように配置される。また、液晶材料を含む層７５３を挟むように、配向膜ＡＦ１および配向膜ＡＦ２が配設される。
【０１５７】
また、本実施の形態で説明する表示パネル７００は、第１の導電膜と、第２の導電膜と、第２の絶縁膜５０１Ｃと、を有する。例えば、第１の導電膜を、第一の表示素子７５０の第１の電極７５１に用いることができる。
【０１５８】
第２の導電膜は、第１の導電膜と重なる領域を備える。例えば、第２の導電膜を、スイッチＳＷ１に用いることができるトランジスタのソース電極またはドレイン電極として機能する導電膜５１２Ｂに用いることができる。
【０１５９】
第２の絶縁膜５０１Ｃは、第１の導電膜と第２の導電膜の間に挟まれる領域を備える。また、第２の絶縁膜５０１Ｃは、開口部５９１Ａを備える。第２の導電膜は、開口部５９１Ａにおいて第１の導電膜と電気的に接続される。例えば、導電膜５１２Ｂは、第１の導電膜を兼ねる第１の電極７５１と電気的に接続される。
【０１６０】
第二の表示素子５５０は、第３の電極５５１と、第４の電極５５２と、発光性の有機化合物を含む層５５３と、を備える。第４の電極５５２は共通電極ＶＣＯＭ２に接続され、第３の電極５５１と重なる領域を備える。発光性の有機化合物を含む層５５３は、第３の電極５５１および第４の電極５５２の間に配設される。そして、第３の電極５５１は、接続部５２２において、駆動トランジスタＭと電気的に接続される。
【０１６１】
また、本実施の形態で説明する表示パネル７００の画素７０２（ｉ，ｊ）は、着色膜ＣＦ１と、遮光膜ＢＭと、絶縁膜７７１と、機能膜７７０Ｐと、を有する。
【０１６２】
着色膜ＣＦ１は、第一の表示素子７５０と重なる領域を備える。遮光膜ＢＭは、第一の表示素子７５０と重なる領域に開口部を備える。
【０１６３】
絶縁膜７７１は、着色膜ＣＦ１と液晶材料を含む層７５３の間、または遮光膜ＢＭと液晶材料を含む層７５３の間に配設される。これにより、遮光膜ＢＭまたは着色膜ＣＦ１等から液晶材料を含む層７５３への不純物の拡散を、抑制することができる。
【０１６４】
機能膜７７０Ｐは、第一の表示素子７５０と重なる領域を備える。機能膜７７０Ｐは、第一の表示素子７５０との間に基板７７０を挟むように配設される。
【０１６５】
なお、第一の表示素子７５０は、入射する光を反射する機能を備える反射膜と、反射する光の強さを制御する機能と、を有する。反射膜は、開口部７５１Ｈを備える。例えば、第一の表示素子７５０の反射膜に、第１の導電膜または第１の電極７５１等を用いることができる（図１５（Ｃ）および図１６（Ａ）参照）。
【０１６６】
第二の表示素子５５０は、第一の表示素子７５０が表示する方向と、同一の方向に表示する機能を備える。例えば、外光を反射する強度を制御して、第一の表示素子７５０が表示する方向を、破線の矢印で図１６（Ａ）中に示す。また、第二の表示素子５５０が表示をする方向を、実線の矢印で図１６（Ａ）中に示す。
【０１６７】
また、第二の表示素子５５０は、開口部７５１Ｈに向けて光を射出する機能を有する。つまり、例えば、第一の表示素子７５０は、第１の電極７５１と重なる領域に表示し、第二の表示素子５５０は、開口部７５１Ｈと重なる領域に表示する。第二の表示素子５５０は、第一の表示素子７５０が表示する領域に、囲まれた領域に表示する。
【０１６８】
なお、画素７０２（ｉ，ｊ）の行方向に隣接する画素７０２（ｉ＋１，ｊ）において、開口部７５１Ｈは、画素７０２（ｉ，ｊ）における開口部７５１Ｈの配置と、異なるように配置される（図１８（Ｂ）参照）。また、画素７０２（ｉ，ｊ）の列方向に隣接する画素７０２（ｉ，ｊ＋１）において、開口部７５１Ｈは、画素７０２（ｉ，ｊ）における開口部７５１Ｈの配置と、同じように配置される。
【０１６９】
これにより、例えば、同一の工程を用いて形成することができる画素を用いて、第１の表示素子と、第１の表示素子とは異なる方法を用いて表示する第２の表示素子と、を駆動することができる。具体的には、反射型の表示素子を第１の表示素子に用いて、消費電力を低減することができる。または、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。または、光を射出する第２の表示素子を用いて、暗い環境下で画像を良好に表示することができる。
【０１７０】
また、第２の絶縁膜を用いて、第１の表示素子および第２の表示素子の間、または第１の表示素子および画素の間における、不純物の拡散を抑制することができる。また、制御情報に基づいて制御された電圧を供給される第２の表示素子が射出する光の一部は、第１の表示素子が備える反射膜に遮られない。その結果、利便性または信頼性に優れた表示装置を提供することができる。
【０１７１】
これにより、第１の表示素子を用いた表示を視認することができる領域の一部において、第２の表示素子を用いた表示を視認することができる。または、表示パネルの姿勢等を変えることなく、使用者は表示を視認することができる。その結果、利便性または信頼性に優れた表示パネルを提供することができる。
【０１７２】
＜＜端子について＞＞
本実施の形態で説明する表示パネル７００は、端子５１９Ｂと、導電膜５１１Ｂと、を有する。図１６（Ａ）に示す、切断線Ｘ１−Ｘ２における断面図を用いて、説明する。
【０１７３】
第２の絶縁膜５０１Ｃは、端子５１９Ｂおよび導電膜５１１Ｂの間に、挟まれる領域を備える。また、第２の絶縁膜５０１Ｃは、開口部５９１Ｂを備える。
【０１７４】
端子５１９Ｂは、開口部５９１Ｂにおいて、導電膜５１１Ｂと電気的に接続される。また、導電膜５１１Ｂは、駆動回路ＧＤ、駆動回路ＳＤ、および画素７０２（ｉ，ｊ）と、電気的に接続される。なお、例えば、第１の電極７５１を反射膜に用いる場合、端子５１９Ｂの接点として機能する面は、第１の電極７５１の、第一の表示素子７５０に入射する光に向いている面と、同じ方向を向いている。
【０１７５】
また、端子５１９Ｂは、導電材料ＡＣＦ１を用いて、フレキシブルプリント基板ＦＰＣ１と電気的に接続される。これにより、電力および信号を、駆動回路ＧＤ、駆動回路ＳＤ、および画素７０２（ｉ，ｊ）に供給することができる。
【０１７６】
＜＜駆動回路について＞＞
駆動回路ＧＤは、走査線Ｇ１（ｊ）および走査線Ｇ２（ｊ）と、電気的に接続される。駆動回路ＧＤは、例えば、トランジスタＭＤを備える。具体的には、画素７０２（ｉ，ｊ）に含まれるトランジスタと同じ工程で形成することができる半導体膜を含むトランジスタを、トランジスタＭＤに用いることができる（図１６（Ａ）および図１６（Ｃ）参照）。
【０１７７】
駆動回路ＳＤは、信号線Ｓ１（ｉ）および信号線Ｓ２（ｉ）と、電気的に接続される。駆動回路ＳＤは、例えば、端子５１９Ｂまたは端子５１９Ｃと同一の工程で形成することができる端子に、導電材料を用いて電気的に接続される。また、駆動回路ＳＤは、例えば、トランジスタＭＤを備えることができる。
【０１７８】
＜＜基板と封止について＞＞
本実施の形態で説明する表示パネル７００は、基板５７０と、基板７７０と、機能層５２０と、を有する。基板７７０は基板５７０と重なる領域を備え、機能層５２０は基板５７０および基板７７０との間に配設される（図１６（Ａ）参照）。
【０１７９】
機能層５２０には、前記説明した、信号線Ｓ１（ｉ）、信号線Ｓ２（ｉ）、走査線Ｇ１（ｊ）、走査線Ｇ２（ｊ）、配線ＣＳＣＯＭ、配線ＡＮＯ、スイッチＳＷ１、スイッチＳＷ２、容量素子Ｃ１、容量素子Ｃ２、駆動トランジスタＭ、駆動トランジスタＭＤ等が、形成される。また、機能層５２０は、絶縁膜５１８および絶縁膜５１６を含む（図１６（Ａ）乃至図１６（Ｃ）参照）。
【０１８０】
また、本実施の形態で説明する表示パネル７００は、絶縁膜５２１と、絶縁膜５２８と、を有する。絶縁膜５２１は機能層５２０および絶縁膜５２８との間に配設され、絶縁膜５２８は絶縁膜５２１および第二の表示素子５５０との間に配設される。絶縁膜５２８は、第二の表示素子５５０と重なる領域に開口部を備え、また、第３の電極５５１の周縁に沿って形成されるため、第３の電極５５１と第４の電極５５２との短絡を防止することができる。
【０１８１】
また、本実施の形態で説明する表示パネル７００は、接合層５０５と、封止材７０５と、構造体ＫＢ１と、を有する。接合層５０５は、機能層５２０または絶縁膜５２１または絶縁膜５２８と、基板５７０との間に配設され、機能層５２０または絶縁膜５２１または絶縁膜５２８と、基板５７０を貼り合せる機能を備える。
【０１８２】
封止材７０５は、機能層５２０および基板７７０との間に配設され、機能層５２０および基板７７０を貼り合わせる機能を備える。構造体ＫＢ１は、機能層５２０および基板７７０の間に所定の間隙を設ける機能を備える。
【０１８３】
また、本実施の形態で説明する表示パネル７００は、端子５１９Ｃと、導電膜５１１Ｃと、導電体ＣＰと、を有する。また、第２の絶縁膜５０１Ｃは、端子５１９Ｃおよび導電膜５１１Ｃとの間に挟まれる領域を備え、第２の絶縁膜５０１Ｃは開口部５９１Ｃを備える。
【０１８４】
端子５１９Ｃは、開口部５９１Ｃにおいて導電膜５１１Ｃと電気的に接続される。そして、導電膜５１１Ｃは、機能層５２０と電気的に接続される。導電体ＣＰは、端子５１９Ｃと第２の電極７５２との間に挟まれ、端子５１９Ｃと第２の電極７５２を電気的に接続する。例えば、導電性の粒子を導電体ＣＰに用いることができる。
【０１８５】
なお、本実施の形態では、表示パネル７００の第一の表示素子７５０として、反射型液晶素子を用いる例を示したが、その限りではなく、電子ペーパーに適用される電気泳動素子等を用いてもよい。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１８６】
（実施の形態５）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタ、およびＯＳトランジスタがチャネル形成領域に有する酸化物半導体について説明する。
【０１８７】
＜ＯＳトランジスタについて＞
上記実施の形態で、オフ電流の低いトランジスタとして挙げたＯＳトランジスタは、Ｓｉトランジスタよりも低いオフ電流が得られる。
【０１８８】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１８９】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１９０】
なお、オフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下、とすることができる。
【０１９１】
なお、オフ電流とは、ｎチャネル型トランジスタの場合、トランジスタが非導通状態のときに、ソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタのしきい値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。
【０１９２】
その結果、メモリセル１００乃至１０２は、ＯＳトランジスタを非導通状態とし、電荷を保持させることができる。また、メモリセル１００乃至１０２の構成で用いるＯＳトランジスタは、低いオフ電流が得られるトランジスタであることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。
【０１９３】
なお、メモリセル１００乃至１０２の構成で用いるＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極とボディもしくは半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。
【０１９４】
＜酸化物半導体について＞
次いで、ＯＳトランジスタのチャネル形成領域に用いることのできる酸化物半導体について説明する。
【０１９５】
ＯＳトランジスタのチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１９６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種、または複数種を有してもよい。
【０１９７】
ＯＳトランジスタのチャネル形成領域に用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１９８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物や、その組成の近傍の酸化物を用いるとよい。
【０１９９】
チャネル形成領域に用いられる酸化物半導体に、水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体の形成後において、脱水化処理（脱水素化処理）を行い、酸化物半導体から、水素、または水分を除去して、不純物が極力含まれないように高純度化することが好ましい。
【０２００】
なお、酸化物半導体への脱水化処理（脱水素化処理）によって、酸化物半導体から酸素が減少してしまうことがある。よって、酸化物半導体への脱水化処理（脱水素化処理）によって、増加した酸素欠損を補填するため、酸素を酸化物半導体に加える処理を行うことが好ましい。本明細書等において、酸化物半導体に酸素を供給する場合を、加酸素化処理と記す場合がある。または、酸化物半導体に含まれる酸素を、化学量論的組成よりも多くする場合を、過酸素化処理と記す場合がある。
【０２０１】
このように、酸化物半導体は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体とすることができる。なお、実質的に真性とは、酸化物半導体中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０２０２】
このように、ｉ型または実質的にｉ型である酸化物半導体を備えるトランジスタは、極めて優れたオフ電流特性を実現することができる。
【０２０３】
＜酸化物半導体の構造について＞
次いで、酸化物半導体の構造について説明する。
【０２０４】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
【０２０５】
また、別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、およびｎｃ−ＯＳなどがある。
【０２０６】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０２０７】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０２０８】
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０２０９】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することができ、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）と称することも可能である。
【０２１０】
ＣＡＡＣ−ＯＳは、結晶性の高い酸化物半導体である。酸化物半導体の結晶性は、不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２１１】
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２１２】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２１３】
＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２１４】
ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２１５】
なお、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２１６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２１７】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２１８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は、Ｘ線回折（ＸＲＤ）、ナノービム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによって、特定することができる。
【０２１９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２２０】
（実施の形態６）
本実施の形態では、電子部品の作製方法、構成例を説明する。また、電子部品を具備する電子機器等について説明する。
【０２２１】
図１９（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、トランジスタ等のデバイスの製造工程（前工程）、および組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。図１９（Ａ）は後工程の一例を示す。図１９（Ａ）の後工程を経て完成した電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージとも呼ばれる。電子部品は、端子取り出し方向や、端子の形状等に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。
【０２２２】
まず、前工程を行い、素子基板を完成する（ステップＳ１）。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図ってもよい。チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０２２３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。
【０２２４】
図１９（Ｂ）は、電子部品の斜視模式図である。一例として、図１９（Ｂ）は、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図１９（Ｂ）に示す電子部品９００は、リード９０１および回路部９０３を示している。回路部９０３には、例えば、実施の形態３の半導体装置等が作製されている。電子部品９００は、例えばプリント基板９０２に実装される。このような電子部品９００が複数組み合わされて、それぞれがプリント基板９０２上で電気的に接続される。完成した回路基板９０４は、電子機器に搭載される。
【０２２５】
電子部品９００は、例えば、各種のプロセッサに用いることができる。また、電子部品９００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡、車載用電子機器等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。
【０２２６】
その他に、電子部品９００を用いることができる電子機器には、スマートフォン、携帯電話、携帯型を含むゲーム機、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル情報端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、腕時計型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、テレビジョン放送受信用チューナ、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機等が挙げられる。このような電子機器について、具体例の一部を図２０に示す。
【０２２７】
図２０（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカー２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０２２８】
図２０（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０２２９】
図２０（Ｃ）に示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
【０２３０】
図２０（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０２３１】
図２０（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０２３２】
図２０（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０２３３】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで表示面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングステムにより、操作ボタン２９６５の機能を設定することもできる。
【０２３４】
また、情報端末２９６０は、通信規格に準拠する近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また、入出力端子２９６６を介して充電を行うこともできる。なお、充電は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０２３５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２３６】
ＡＣＦ１    導電材料
ＡＤＤＲ    アドレス信号
ＡＦ１    配向膜
ＡＦ２    配向膜
ＢＧ    制御線
ＢＬ    ビット線
ＢＬＢ    反転ビット線
ＢＭ    遮光膜
Ｃ１    容量素子
Ｃ２    容量素子
ＣＦ１    着色膜
Ｃｓ１    容量素子
Ｃｓ２    容量素子
ＣＳＣＯＭ    配線
ＡＮＯ    配線
Ｇ１    走査線
Ｇ２    走査線
ＧＤ    駆動回路
ＳＤ    駆動回路
ＫＢ１    構造体
Ｍ    駆動トランジスタ
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ４    トランジスタ
Ｍ５    トランジスタ
Ｍ６    トランジスタ
ＭＤ    トランジスタ
ＯＭ１    トランジスタ
ＯＭ２    トランジスタ
ＯＭ３    トランジスタ
ＯＭ４    トランジスタ
ＯＳＧ    制御線
ＯＳＧ２    補助配線
ＰＳＷ１    パワースイッチ
ＰＳＷ２    パワースイッチ
ＰＳＷ３    パワースイッチ
Ｑ    ノード
ＱＢ    ノード
Ｓ１    信号線
Ｓ２    信号線
ＳＮ１    ノード
ＳＮ２    ノード
ＳＷ１    スイッチ
ＳＷ２    スイッチ
ＶＣＯＭ１    共通電極
ＶＣＯＭ２    共通電極
ＶＤＤ    電源供給線
ＶＤＣ    電源供給線
ＶＤＨ    電源供給線
ＶＳＳ    電源供給線
ＷＬ    ワード線
１００    メモリセル
１０１    メモリセル
１０２    メモリセル
１１１    ＳＲＡＭ
１１２    データ保持部
１１３    データ保持部
１１４    データ保持部
１２１    第１の層
１２２    第２の層
１２３    第３の層
１２４    第４の層
１３１    開口部
１３２    開口部
１４１    開口部
１４２    開口部
１５０    領域
１６０    メモリセルユニット
３００    半導体装置
３０１    キャッシュ
３０２    メモリセルアレイ
３１０    周辺回路
３１１    ローデコーダ
３１２    ロードライバ
３１３    カラムデコーダ
３１４    カラムドライバ
３１５    ドライバ制御論理回路
３１６    出力ドライバ
３２０    バックアップ／リカバリー駆動回路
３３０    電源供給回路
３４０    パワーマネジメントユニット
３５０    ＣＰＵ
３６０    入出力インターフェース
３７０    バスインターフェース
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    素子分離用絶縁膜
４０３    素子分離用絶縁膜
４０４    素子分離用絶縁膜
４０５    素子分離用絶縁膜
４０６    ゲート絶縁層
４０７    ゲート電極
４０８    ゲート電極
４１０    層間絶縁層
４１１    配線層
４１２    配線層
４１３    配線層
４１４    配線層
４１５    配線層
４２０    層間絶縁層
４２１    配線層
４２２    配線層
４２３    配線層
４２４    配線層
４２５    配線層
４２６    配線層
４２７    配線層
４２８    配線層
４２９    配線層
４３０    層間絶縁層
４３１    配線層
４３２    配線層
４４０    層間絶縁層
４４１    配線層
４５０    層間絶縁層
４５１    配線層
４５２    配線層
４５３    配線層
４６０    層間絶縁層
４６１    半導体層
４６２    半導体層
４６３    ゲート絶縁層
４６４    ゲート電極
４７０    層間絶縁層
４７１    配線層
４７２    配線層
４７３    絶縁層
４７４    配線層
４７５    配線層
４７６    配線層
４７７    配線層
４８０    層間絶縁層
５０１Ｃ    絶縁膜
５０５    接合層
５１１Ｂ    導電膜
５１１Ｃ    導電膜
５１２Ｂ    導電膜
５１６    絶縁膜
５１８    絶縁膜
５１９Ｂ    端子
５１９Ｃ    端子
５２０    機能層
５２１    絶縁膜
５２２    接続部
５２８    絶縁膜
５５０    表示素子
５５１    第３の電極
５５２    第４の電極
５５３    発光性の有機化合物を含む層
５７０    基板
５９１Ａ    開口部
５９１Ｂ    開口部
５９１Ｃ    開口部
７００    表示パネル
７０２    画素
７０５    封止材
７５０    表示素子
７５１    第１の電極
７５１Ｈ    開口部
７５２    第２の電極
７５３    液晶材料を含む層
７７０    基板
７７０Ｐ    機能膜
７７１    絶縁膜
８００    表示装置
８１０    ホストコントローラ
８１１    ドライバＩＣ
８１２    表示パネル
８１３    駆動回路
８２１    コントローラ
８２２    フレームメモリ
８２３    駆動回路
９００    電子部品
９０１    リード
９０２    プリント基板
９０３    回路部
９０４    回路基板
２９００    携帯型ゲーム機
２９０１    筐体
２９０２    筐体
２９０３    表示部
２９０４    表示部
２９０５    マイクロホン
２９０６    スピーカー
２９０７    操作キー
２９０８    スタイラス
２９１０    情報端末
２９１１    筐体
２９１２    表示部
２９１３    カメラ
２９１４    スピーカー部
２９１５    ボタン
２９１６    外部接続部
２９１７    マイク
２９２０    ノート型ＰＣ
２９２１    筐体
２９２２    表示部
２９２３    キーボード
２９２４    ポインティングデバイス
２９４０    ビデオカメラ
２９４１    筐体
２９４２    筐体
２９４３    表示部
２９４４    操作キー
２９４５    レンズ
２９４６    接続部
２９５０    情報端末
２９５１    筐体
２９５２    表示部
２９６０    情報端末
２９６１    筐体
２９６２    表示部
２９６３    バンド
２９６４    バックル
２９６５    操作ボタン
２９６６    入出力端子
２９６７    アイコン
【図１】
2017201661.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2017201661.tif 000017
【図１６】
2017201661.tif 000018
【図１７】
2017201661.tif 000019
【図１８】
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【図１９】
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【図２０】
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