(57)【要約】      （修正有）【課題】低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ信頼性が向上する半導体装置を提供する。【解決手段】半導体装置１００Ａは、対向する第１及び第２主面を有する半導体基板１と、半導体基板の第１主面側に形成され、第１エミッタ層５ａを有する第１バイポーラトランジスタＱ１と、半導体基板の第１主面側に形成され、第２エミッタ層５ｂと、当該第２エミッタ層より第１主面の法線方向に積層されたエミッタバラスト抵抗層８と、を有する第２バイポーラトランジスタＱ２と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
対向する第１及び第２主面を有する半導体基板と、
前記半導体基板の前記第１主面側に形成され、第１エミッタ層を有する第１バイポーラトランジスタと、
前記半導体基板の前記第１主面側に形成され、第２エミッタ層と、当該第２エミッタ層より前記第１主面の法線方向に積層された抵抗層と、を有する第２バイポーラトランジスタと、
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
第１及び第２バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタである、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１バイポーラトランジスタは、前記第１エミッタ層より前記法線方向に第１コンタクト層が積層され、
前記第２バイポーラトランジスタは、前記第２エミッタ層より前記法線方向に第２コンタクト層、トンネルバリア層、前記抵抗層、及び第３コンタクト層がこの順に積層される、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記半導体基板と前記第１、第２及び第３コンタクト層はＧａＡｓを主成分とする、半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置であって、
前記第１及び第２エミッタ層と前記トンネルバリア層はＩｎＧａＰを主成分とする、半導体装置。
【請求項６】
請求項３〜５のいずれか一項に記載の半導体装置であって、
前記抵抗層はＡｌＧａＡｓを主成分とする、半導体装置。
【請求項７】
請求項３〜６のいずれか一項に記載の半導体装置であって、
前記トンネルバリア層の厚さが１ｎｍ以上１０ｎｍ以下である、半導体装置。
【請求項８】
請求項３〜７のいずれか一項に記載の半導体装置であって、
前記トンネルバリア層の厚さが１ｎｍ以上３ｎｍ以下である、半導体装置。
【請求項９】
請求項３〜８のいずれか一項に記載の半導体装置であって、
前記半導体基板は前記第１主面の平面視において略矩形形状を有し、
前記半導体基板の長手方向を［０−１１］方向、短手方向を［０１１］方向、前記法線方向を［１００］方向とし、
前記第１コンタクト層の［１００］方向側の面における［０−１１］方向の長さをＬ1C（μｍ）、
前記第３コンタクト層の［１００］方向側の面における［０−１１］方向の長さをＬ2C（μｍ）、
前記第１コンタクト層の［１００］方向側の面における［０１１］方向の長さをＷ1C（μｍ）、
前記第３コンタクト層の［１００］方向側の面における［０１１］方向の長さをＷ2C（μｍ）、とすると、
Ｌ1C＜Ｌ2C
かつ
Ｗ1C＞Ｗ2C
である、半導体装置。
【請求項１０】
請求項３〜９のいずれか一項に記載の半導体装置であって、
前記半導体基板は前記第１主面の平面視において略矩形形状を有し、
前記半導体基板の長手方向を［０−１１］方向、短手方向を［０１１］方向、前記法線方向を［１００］方向とし、
前記第１コンタクト層の［１００］方向側の面における［０−１１］方向の長さをＬ1C（μｍ）、
前記第３コンタクト層の［１００］方向側の面における［０−１１］方向の長さをＬ2C（μｍ）、
前記第１コンタクト層の［１００］方向と反対側の面における［０−１１］方向の長さをＬ1（μｍ）、
前記第２コンタクト層の［１００］方向と反対側の面における［０−１１］方向の長さをＬ2（μｍ）、
前記第１コンタクト層の［１００］方向側の面における［０１１］方向の長さをＷ1C（μｍ）、
前記第３コンタクト層の［１００］方向側の面における［０１１］方向の長さをＷ2C（μｍ）、
前記第１コンタクト層の［１００］方向と反対側の面における［０１１］方向の長さをＷ1（μｍ）、
前記第２コンタクト層の［１００］方向と反対側の面における［０１１］方向の長さをＷ2（μｍ）、
前記第１コンタクト層の［１００］方向の長さをＨ1（μｍ）、
前記第２コンタクト層、前記トンネルバリア層、前記抵抗層、及び前記第３コンタクト層の［１００］方向の各々の長さの合計をＨ2（μｍ）、とすると、
Ｌ1C＋１．４２×（Ｈ2−Ｈ1）−１≦Ｌ2C≦Ｌ1C＋１．４２×（Ｈ2−Ｈ1）＋１
かつ
Ｗ1C−１．４２×（Ｈ2−Ｈ1）−１≦Ｗ2C≦Ｗ1C−１．４２×（Ｈ2−Ｈ1）＋１
である、半導体装置。
【請求項１１】
請求項３〜１０のいずれか一項に記載の半導体装置であって、
前記抵抗層は、前記第２コンタクト層より高い抵抗率を有する、半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置を用いた電力増幅回路であって、
前記第１及び第２バイポーラトランジスタは、無線周波数信号を増幅する増幅素子である、電力増幅回路。
【請求項１３】
請求項１２に記載の電力増幅回路であって、
前記第１バイポーラトランジスタは、複数の単位第１バイポーラトランジスタを含み、
前記第２バイポーラトランジスタは、複数の単位第２バイポーラトランジスタを含み、
前記複数の単位第１バイポーラトランジスタの各コレクタに第１電圧が供給され、
前記複数の単位第２バイポーラトランジスタの各コレクタに前記第１電圧より高い第２電圧が供給される、電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電力増幅回路に関する。
【背景技術】
【０００２】
携帯電話等の移動体通信機においては、基地局へ送信する無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために電力増幅回路が用いられる。電力増幅回路においては、増幅素子として電力付加効率及び線形性に優れたヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が一般的に用いられる。例えば特許文献１には、Ｂ〜ＡＢ級で動作する第１のＨＢＴ（Ｑ１）とＣ級で動作する第２のＨＢＴ（Ｑ２）が、同一半導体チップ上において並列接続された電力増幅回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３５４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示される構成では、低出力電力時にはＨＢＴ（Ｑ１）のみが動作し、出力電力の増加に伴ってＨＢＴ（Ｑ２）のコレクタ電圧が上昇することによりＨＢＴ（Ｑ２）も動作し、低出力電力時及び高出力電力時の双方において高電力付加効率を達成する。しかし当該構成では、高出力電力時のＨＢＴ（Ｑ２）のコレクタ電圧の上昇に起因するＨＢＴの破壊等のおそれがあり、電力増幅回路の信頼性に問題がある。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ信頼性が向上する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
かかる目的を達成するため、本発明の一側面に係る半導体装置は、対向する第１及び第２主面を有する半導体基板と、半導体基板の第１主面側に形成され、第１エミッタ層を有する第１バイポーラトランジスタと、半導体基板の第１主面側に形成され、第２エミッタ層と、当該第２エミッタ層より第１主面の法線方向に積層された抵抗層と、を有する第２バイポーラトランジスタと、を備える。
【発明の効果】
【０００７】
本発明によれば、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ信頼性が向上する半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態である半導体装置１００Ａの平面図である。
【図２】図１に示すＡ−Ａ線断面図である。
【図３】本発明の第１実施形態である半導体装置１００Ａの平面図である。
【図４】図３に示すＢ−Ｂ線断面図である。
【図５】図３に示すＣ−Ｃ線断面図である。
【図６】図３に示すＤ−Ｄ線断面図である。
【図７Ａ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｂ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｃ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｄ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｅ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｆ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｇ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｈ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｉ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｊ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図７Ｋ】本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。
【図８】本発明の第１実施形態である半導体装置１００Ａにおけるコレクタ電流密度を測定するための測定回路の回路図である。
【図９】本発明の第１実施形態である半導体装置１００Ａにおけるコレクタ電流密度の測定結果を示すグラフである。
【図１０】本発明の第２実施形態である半導体装置１００Ｂの断面図である。
【図１１】本発明の第３実施形態である半導体装置１００Ｃの断面図である。
【図１２】本発明の一実施形態である電力増幅回路１０００の構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１０】
＝＝第１実施形態＝＝
まず、図１及び図２を参照しつつ、本発明の第１実施形態である半導体装置について説明する。ここで、図１は、本発明の第１実施形態である半導体装置１００Ａの平面図であり、図２は、図１に示すＡ−Ａ線断面図である。
【００１１】
図１に示されるように、半導体装置１００Ａは、半導体基板１及び複数の単位トランジスタ１１０，１２０を含む。なお、図１及び図２においては説明のため、単位トランジスタ１１０が２つ、単位トランジスタ１２０が４つ示されているが、単位トランジスタの数はこれに限られない。
【００１２】
半導体基板１は、例えばＧａＡｓで構成されており、ＧａＡｓの結晶方位に応じて、結晶方位［０−１１］と平行な長手方向と、結晶方位［０１１］と平行な短手方向と、結晶方位［１００］と平行な厚さ方向とを有している（図１参照）。また、面方位（１００）と平行であって、略矩形形状を有する第１主面、及び当該第１主面と対向する第２主面を有している。なお、本明細書においては表記の便宜上、マイナス方向の座標についてオーバーラインの代わりに「−１」と示す。以下、当該結晶方位を基準として半導体装置の各構成を説明する。半導体基板１の材料はＧａＡｓに限られず、Ｓｉ、ＩｎＰ、ＳｉＣ、ＧａＮ等であってもよい。
【００１３】
板状の半導体基板１の第１主面側（［１００］方向）には、複数の単位トランジスタ１１０，１２０が形成される。複数の単位トランジスタ１１０は並列接続されてＨＢＴ（Ｑ１）（第１バイポーラトランジスタ）を構成し、複数の単位トランジスタ１２０は並列接続されてＨＢＴ（Ｑ２）（第２バイポーラトランジスタ）を構成する。並列接続される単位トランジスタ１１０，１２０の個数（すなわち、ＨＢＴのフィンガー数）は特に限定されない。図１に示される例では、一つの半導体基板１上において、複数の単位トランジスタ１１０が［０−１１］方向に並んで配置され、複数の単位トランジスタ１２０が［０１−１］方向に並んで配置されているが、各単位トランジスタの形成位置はこれに限られない。また、複数の単位トランジスタ１１０と複数の単位トランジスタ１２０との間には、アイソレーション溝３０が形成される。次に、図２を参照しつつ、各単位トランジスタ１１０，１２０の構造の詳細について説明する。なお、以下の説明においては、便宜上同一工程によって形成される層について同一の符号を用いて示すこともある。
【００１４】
単位トランジスタ１１０は、半導体基板１の第１主面上に形成されている。単位トランジスタ１１０は、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５ａ、コンタクト層６ａ、電極、配線等を含む。
【００１５】
半導体基板１の第１主面上には、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５ａ、コンタクト層６ａの各層がこの順で［１００］方向（半導体基板１の第１主面の法線方向）に積層されている（図２参照）。
【００１６】
サブコレクタ層２は、半導体基板１の第１主面上に形成されている。サブコレクタ層２の材料は特に限定されないが、例えば結晶構造を有した材料が挙げられる。サブコレクタ層２は、コレクタ層３とともにコレクタとして機能している。
【００１７】
コレクタ層３は、サブコレクタ層２上に形成されている。コレクタ層３の材料は特に限定されないが、例えば結晶構造を有した材料が挙げられる。本実施形態では、サブコレクタ層２及びコレクタ層３は、例えばＧａＡｓを主成分として含有している。なお、コレクタ層３のＧａＡｓの結晶方位は、例えば半導体基板１のＧａＡｓの結晶方位と揃っている。
【００１８】
なお、ＧａＡｓを含有するコレクタ層３全体は、ｎ型半導体であってもｐ型半導体であってもよい。コレクタ層３がｎ型半導体である場合は、単位トランジスタ１１０はｎｐｎ接合となる。また、コレクタ層３がｐ型半導体である場合は、単位トランジスタ１１０はｐｎｐ接合となる。ただし、ＧａＡｓは電子移動度よりもホール移動度が低いため（電子移動度は約０．８５ｍ2／Ｖｓ、ホール移動度は約０．０４ｍ2／Ｖｓである。）、ｐｎｐ接合より周波数特性が良いという観点から、ｎ型半導体である方が好ましい。以下、本実施形態では、コレクタ層３がｎ型半導体であるものとする。なお、コレクタ層３をｎ型にするためには、コレクタ層３にＳｉ、Ｓ、Ｓｅ、Ｔｅ、Ｓｎ等のドーパントをドープする。また、コレクタ層３をｐ型にするためには、コレクタ層３にＣ、Ｍｇ、Ｂｅ、Ｚｎ、Ｃｄ等のドーパントをドープする。本実施形態では、例えばサブコレクタ層２は、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚０．６μｍとし、コレクタ層３は、Ｓｉドーピング濃度１×１０16ｃｍ-3、膜厚１．０μｍとすることができる。
【００１９】
ベース層４は、コレクタ層３上に形成されている。ベース層４の材料は特に限定されないが、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＧａＡｓＰＢｉ、ＧａＩｎＮＡｓ、ＧａＡｓＢｉ、ＧａＡｓＮ、ＧａＡｓＢｉＮ等の材料でもよく、またこれらを組み合わせた多層ベース構造、又は組成傾斜ベース構造等でもよい。本実施形態では、ベース層４は、例えば、サブコレクタ層２及びコレクタ層３と同様の材料としてＧａＡｓを主成分として含有している。
【００２０】
また、ベース層４の主成分とされるＧａＡｓは、ｎ型半導体であっても、ｐ型半導体であってもよい。本実施形態では、コレクタ層３がｎ型半導体であるため、ベース層４のＧａＡｓはｐ型半導体である。ベース層４は、Ｃドーピング濃度５×１０19ｃｍ-3、膜厚９６ｎｍとすることができる。
【００２１】
エミッタ層５ａ（第１エミッタ層）は、ベース層４上に形成されている。エミッタ層５ａの材料は、半導体であれば特に限定されない。ただし、本実施形態では、エミッタ層５ａは、ベース層４とヘテロ接合されるため、ベース層４の主成分と格子整合する材料を主成分とした半導体で構成されることが好ましい。本実施形態においては、エミッタ層５ａはｎ型半導体であり、例えばＩｎＧａＰを主成分として含有している。エミッタ層５ａは、ＩｎＰモル比０．４８、Ｓｉドーピング濃度４×１０17ｃｍ-3、膜厚３５ｎｍとすることができる。
【００２２】
コンタクト層６ａ（第１コンタクト層）は、エミッタ層５ａ上に形成されている。コンタクト層６ａの材料は特に限定されないが、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ等の材料でもよく、また、これらを組み合わせた多層膜であってもよい。本実施形態では、コンタクト層６ａはｎ型半導体であり、例えばＧａＡｓを主成分として含有している。コンタクト層６ａは、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚５０ｎｍとすることができる。なお、コンタクト層６ａは低抵抗であることが好ましく、Ｓｉドーピング濃度を１×１０18ｃｍ-3程度以上とすることが好ましい。
【００２３】
コレクタ電極１１は、サブコレクタ層２上でコレクタ層３を挟んでサブコレクタ層２の幅方向（［０−１１］［０１−１］方向）の両側にそれぞれ（一対）形成されている。なお、コレクタ電極１１は、サブコレクタ層２上で、コレクタ層３のいずれか一方側に形成されていてもよい。コレクタ電極１１の材料は特に限定されないが、例えばＴｉ／Ｐｔ、Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ、ＡｕＧｅ／Ｎｉ／Ａｕ等である。本実施形態においては、コレクタ電極１１は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）とすることができる。なお、「／」は、積層構造を表す。例えば、「Ｔｉ／Ｐｔ」は、Ｔｉ上にＰｔが積層された構造を示している。以下の説明においても同様である。
【００２４】
ベース電極１２は、ベース層４上に形成されている。ベース電極１２の材料は特に限定されないが、例えばＴｉ／Ｐｔ、Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ、ＡｕＧｅ／Ｎｉ／Ａｕ等である。本実施形態においては、ベース電極１２は、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）とすることができる。
【００２５】
エミッタ電極１３は、コンタクト層６ａ上に形成されている。エミッタ電極１３の材料は特に限定されないが、例えばＭｏ／Ｔｉ／Ｐｔ／Ａｕ、ＷＳｉ、ＡｕＧｅ／Ｎｉ／Ａｕ等である。本実施形態においては、エミッタ電極１３は、Ｍｏ（膜厚１０ｎｍ）／Ｔｉ（膜厚５ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚２００ｎｍ）とすることができる。
【００２６】
コレクタ配線１４、ベース配線１５、及びエミッタ配線１６は、各々、コレクタ電極１１、ベース電極１２、及びエミッタ電極１３上に形成される。金属パッド１７，１８，１９は、ＨＢＴの外部との電気的接続のために用いられる。
【００２７】
単位トランジスタ１２０は、半導体基板１の第１主面上に形成されている。単位トランジスタ１２０は、単位トランジスタ１１０の構成におけるコンタクト層６ａとエミッタ電極１３との間に、トンネルバリア層７、エミッタバラスト抵抗層８、コンタクト層９の各層がこの順で［１００］方向に積層された構成である。
【００２８】
コンタクト層６ｂ（第２コンタクト層）は、エミッタ層５ｂ（第２エミッタ層）上に形成されている。エミッタ層５ｂ及びコンタクト層６ｂは、単位トランジスタ１１０におけるエミッタ層５ａ及びコンタクト層６ａと同様であるため、詳細な説明を省略する。
【００２９】
トンネルバリア層７は、コンタクト層６ｂ上に形成されている。トンネルバリア層７の材料は特に限定されないが、例えば結晶構造を有した材料が挙げられる。本実施形態では、トンネルバリア層７はｎ型半導体であり、例えばＩｎＧａＰを主成分として含有している。トンネルバリア層７は、ＩｎＰモル比０．４８、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚３ｎｍとすることができる。
【００３０】
エミッタバラスト抵抗層８は、トンネルバリア層７上に形成されている。エミッタバラスト抵抗層８の材料は特に限定されないが、例えば結晶構造を有した材料が挙げられる。本実施形態では、エミッタバラスト抵抗層８はｎ型半導体であり、例えばＡｌＧａＡｓを主成分として含有している。エミッタバラスト抵抗層８は、ＡｌＡｓモル比０．３３、Ｓｉドーピング濃度１×１０17ｃｍ-3、膜厚１２０ｎｍとすることができる。なお、本明細書において、エミッタバラスト抵抗層８はコンタクト層６ｂ（第２コンタクト層）より高い抵抗率を有する。例えば、エミッタバラスト抵抗層８は、ドーピング濃度を５×１０17ｃｍ-3以下とすることができる。また、エミッタバラスト抵抗層８は多層膜であってもよい。
【００３１】
コンタクト層９（第３コンタクト層）は、エミッタバラスト抵抗層８上に形成されている。コンタクト層９の材料は特に限定されないが、コンタクト層６ａ，６ｂと同様に、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ等の材料でもよく、また、これらを組み合わせた多層膜であってもよい。本実施形態では、コンタクト層９はｎ型半導体であり、例えばＧａＡｓを主成分として含有している。コンタクト層９は、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚５０ｎｍとすることができる。なお、コンタクト層９は、コンタクト層６ａ，６ｂと同様に低抵抗であることが好ましく、Ｓｉドーピング濃度を１×１０18ｃｍ-3程度以上とすることが好ましい。
【００３２】
エミッタ電極１３は、コンタクト層９上に形成されている。なお、コンタクト層９とエミッタ電極１３との間に、低抵抗のコンタクト層をさらに備えていてもよい。コンタクト層は、例えば、ＩｎＧａＡｓを主成分として含有したｎ型半導体であり、ＩｎＡｓモル比０．５、Ｓｉドーピング濃度１×１０19ｃｍ-3、膜厚５０ｎｍとすることができる。その他の電極、配線及び金属パッドは、単位トランジスタ１１０と同様であるため、詳細な説明を省略する。
【００３３】
上述の構成により、半導体装置１００Ａは、エミッタ層５ａの上にエミッタバラスト抵抗層を備えない単位トランジスタ１１０と、エミッタバラスト抵抗層８を備える単位トランジスタ１２０が同一基板上に実装されることとなる。ここで、例えば同一基板上において全ての単位トランジスタがエミッタバラスト抵抗層を備えるとすると、特にコレクタ電圧が比較的低い場合において、エミッタバラスト抵抗層の挿入に起因してコレクタ電流の電流量（≒エミッタ電流の電流量）が減少するという問題がある。また、逆に同一基板上において全ての単位トランジスタがエミッタバラスト抵抗層を備えないとすると、コレクタ電圧が比較的高い場合コレクタに大電流が流れ、コレクタ・エミッタ間電圧が耐電圧を超えて単位トランジスタが破壊されるという問題がある。
【００３４】
一方、本実施形態においては、コレクタ電圧に応じて動作させる単位トランジスタを切り替えることにより、トランジスタの増幅特性を保ちつつトランジスタの破壊を抑制することができる。具体的には、コレクタ電圧が比較的低い（例えば、トランジスタの耐電圧以下）場合にエミッタバラスト抵抗層を備えない単位トランジスタ１１０を動作させ、コレクタ電圧が比較的高い（例えば、トランジスタの耐電圧以上）場合にエミッタバラスト抵抗層を備える単位トランジスタ１２０を動作させることができる。これにより、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ、信頼性が向上する半導体装置を提供することができる。また、単位トランジスタと同一基板上にエミッタバラスト抵抗層８を備えることにより、半導体装置１００Ａの外部にエミッタバラスト抵抗を設ける場合に比べ、複数の単位トランジスタ間のばらつきに起因する部分的な熱暴走等の不具合の発生を抑制することができる。具体的には、ＨＢＴ（Ｑ２）では、各単位トランジスタ１２０を流れる電流量は均一ではなく、一部の単位トランジスタ１２０に電流が集中することがある。このような場合、半導体装置１００Ａの外部にエミッタバラスト抵抗を設けても、ＨＢＴ（Ｑ２）全体での電流量が抑制されるだけであり、当該一部の単位トランジスタ１２０における電流量を効果的に抑制することができない。他方、本実施形態では、半導体装置１００Ａの内部において、各単位トランジスタ１２０にエミッタバラスト抵抗層８が設けられているため、一部の単位トランジスタ１２０において集中して発生する大電流を効果的に抑制することが可能となる。
【００３５】
なお、単位トランジスタ１２０がｎｐｎ型バイポーラトランジスタである場合、量子力学的なトンネル効果による電子の通過の観点から、単位トランジスタ１２０のトンネルバリア層７の膜厚を１ｎｍ以上１０ｎｍ以下とすることが好ましい。さらに、単位トランジスタ１２０がｐｎｐ型バイポーラトランジスタである場合は特に、量子力学的なトンネル効果による正孔の通過の観点から、当該トンネルバリア層７の膜厚を１ｎｍ以上３ｎｍ以下とすることが好ましい。
【００３６】
次に、図３〜図６を参照しつつ、本発明の第１実施形態である半導体装置１００Ａにおける単位トランジスタ１１０，１２０の構成について詳細に説明する。ここで、図３は、本発明の第１実施形態である半導体装置１００Ａの平面図であり、図４は、図３に示すＢ−Ｂ線断面図であり、図５は、図３に示すＣ−Ｃ線断面図であり、図６は、図３に示すＤ−Ｄ線断面図である。なお、図３〜図６は、後述する半導体装置の製造工程のうち、図７Ｅに示される工程後における半導体装置において、例として単位トランジスタ１１０，１２０がそれぞれ１つずつ示されている。また、図３は単位トランジスタ１１０，１２０の面方位（１００）の平面図である。
【００３７】
図４〜図６において、各層の断面が鋭角又は鈍角のメサ形状となるのは、結晶方位によりウェットエッチングの速度が異なるためである。図４〜図６に示される寸法Ｌ1C，Ｌ2C，Ｌ1，Ｌ2，Ｗ1C，Ｗ2C，Ｗ1，Ｗ2，Ｈ1，Ｈ2（μｍ）をそれぞれ以下の通りとする。
Ｌ1C：単位トランジスタ１１０のコンタクト層６ａにおいて、［１００］方向側の面における［０−１１］方向の長さ
Ｌ2C：単位トランジスタ１２０のコンタクト層９において、［１００］方向側の面における［０−１１］方向の長さ
Ｌ1：単位トランジスタ１１０のコンタクト層６ａにおいて、［−１００］方向側の面（エミッタ層５ａと接する面）における［０−１１］方向の長さ
Ｌ2：単位トランジスタ１２０のコンタクト層６ｂにおいて、［−１００］方向側の面（エミッタ層５ｂと接する面）における［０−１１］方向の長さ
Ｗ1C：単位トランジスタ１１０のコンタクト層６ａにおいて、［１００］方向側の面における［０１１］方向の長さ
Ｗ2C：単位トランジスタ１２０のコンタクト層９において、［１００］方向側の面における［０１１］方向の長さ
Ｗ1：単位トランジスタ１１０のコンタクト層６ａにおいて、［−１００］方向側の面（エミッタ層５ａと接する面）における［０１１］方向の長さ
Ｗ2：単位トランジスタ１２０のコンタクト層６ｂにおいて、［−１００］方向側の面（エミッタ層５ｂと接する面）における［０１１］方向の長さ
Ｈ1：単位トランジスタ１１０のコンタクト層６ａにおける［１００］方向の長さ
Ｈ2：単位トランジスタ１２０のコンタクト層６ｂ、トンネルバリア層７、エミッタバラスト抵抗層８、及びコンタクト層９における［１００］方向の各々の長さの合計
【００３８】
単位トランジスタ１１０の実効エミッタ面積はＬ1×Ｗ1であり、単位トランジスタ１２０の実効エミッタ面積はＬ2×Ｗ2である。一般的に、ＩＣ設計の容易性や歩留まり向上等の観点から、各単位トランジスタのエミッタ面積を略等しくする（すなわち、Ｌ1×Ｗ1≒Ｌ2×Ｗ2）ことが好ましい。従って、下記（式１）及び（式２）の条件を満たすことが好ましい。
Ｌ1C＜Ｌ2C    （式１）
Ｗ1C＞Ｗ2C    （式２）
【００３９】
より詳細には、下記（式３）及び（式４）の条件をさらに満たすことが好ましい。
Ｌ2C≒Ｌ1C＋１．４２×（Ｈ2−Ｈ1）    （式３）
Ｗ2C≒Ｗ1C−１．４２×（Ｈ2−Ｈ1）    （式４）
【００４０】
なお、製造工程におけるばらつきを±１μｍとした場合、上述の（式３）及び（式４）の代わりに下記（式５）及び（式６）の条件を満たしていてもよい。
Ｌ1C＋１．４２×（Ｈ2−Ｈ1）−１≦Ｌ2C≦Ｌ1C＋１．４２×（Ｈ2−Ｈ1）＋１    （式５）
Ｗ1C−１．４２×（Ｈ2−Ｈ1）−１≦Ｗ2C≦Ｗ1C−１．４２×（Ｈ2−Ｈ1）＋１    （式６）
【００４１】
上述の条件を満たすことにより、半導体装置１００Ａを低コストで製造することができる。なお、（式１）〜（式６）における単位はμｍである。また、（式３）〜（式６）は、単位トランジスタ１１０，１２０におけるコンタクト層６ａ，６ｂ，９等の断面のメサ角度θが５４．７度の場合であり、当該メサ角度に応じて適宜値が変動してもよい（図４〜図６参照）。
【００４２】
次に、図７Ａ〜図７Ｋを参照しつつ、本発明の第１実施形態である半導体装置１００Ａの製造方法について説明する。ここで、図７Ａ〜図７Ｋは、本発明の第１実施形態である半導体装置１００Ａの製造方法の手順を示す図である。図７Ａ〜図７Ｋに示される図は、図１におけるＡ−Ａ断面図と同様の方向を示したものである。なお、以下の説明においては、各要素の材料の詳細については、上述の半導体装置１００Ａの説明と同様であるため省略する。
【００４３】
まず、図７Ａに示されるように、半導体基板１０１上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、エミッタ層１０５、コンタクト層１０６、トンネルバリア層１０７、エミッタバラスト抵抗層１０８、及びコンタクト層１０９をこの順に成膜し、積層部材２００を得る。積層部材２００は、複数の単位トランジスタ１１０（図１に示される単位トランジスタ１１０に相当）によりＨＢＴ（Ｑ１）が形成される第１領域ｒ１と、複数の単位トランジスタ１２０（図１に示される単位トランジスタ１２０に相当）によりＨＢＴ（Ｑ２）が形成される第２領域ｒ２とを含む。当該積層には、例えば、有機金属気相エピタキシー法等を用いる。なお、半導体基板１０１の第１主面（図１に示される半導体基板１の第１主面に相当）の面方位は（１００）±４度の範囲内にあってもよい。
【００４４】
次に、図７Ｂに示されるように、第１領域ｒ１と、第２領域ｒ２のうち単位トランジスタ１２０を形成しない領域におけるコンタクト層１０９、エミッタバラスト抵抗層１０８を除去し、トンネルバリア層１０７の表面（トンネルバリア層１０７における［１００］方向の主面。以下の説明においても同様とする。）を露出させる。当該除去は、例えば、フォトリソグラフィ（フォトレジストは図示せず）及びウェットエッチング法を用いることができる。なお、ウェットエッチング液の組性は、リン酸：過酸化水素水：水＝１：２：４０としてもよく、これによりトンネルバリア層１０７の表面でエッチングを停止させることができる。このように、トンネルバリア層１０７は、エッチングを停止させる機能を有していてもよい。
【００４５】
次に、図７Ｃに示されるように、図７Ｂにおけるフォトレジストをマスクとして、表面に露出したトンネルバリア層１０７を除去し、コンタクト層１０６の表面を露出させる。当該除去は、例えば、ウェットエッチング法を用いることができる。なお、ウェットエッチング液は塩酸としてもよく、これによりコンタクト層１０６の表面でエッチングを停止させることができる。
【００４６】
次に、図７Ｄに示されるように、第１領域ｒ１のうち単位トランジスタ１１０を形成する領域と、第２領域ｒ２のコンタクト層１０９の上に、エミッタ電極１１３を形成する。エミッタ電極の形成は、例えば、フォトリソグラフィ、蒸着、リフトオフ法等を用いることができる。
【００４７】
次に、図７Ｅに示されるように、表面に露出したコンタクト層１０６を除去し、エミッタ層１０５の表面を露出させる。当該除去は、例えば、フォトリソグラフィ及びウェットエッチング法を用いることができる。なお、ウェットエッチング液の組性は、リン酸：過酸化水素水：水＝１：２：４０としてもよく、これによりエミッタ層１０５の表面でエッチングを停止させることができる。
【００４８】
次に、図７Ｆに示されるように、第１領域ｒ１及び第２領域ｒ２に形成されたコンタクト層１０６の両側に、エミッタ層１０５を貫通してベース層１０４に到達するベース電極１１２を形成する。ベース電極の形成は、例えば、フォトリソグラフィ、蒸着、リフトオフ法等を用いることができる。
【００４９】
次に、図７Ｇに示されるように、不要なエミッタ層１０５を除去し、ベース層１０４の表面を露出させる。当該除去は、例えば、ウェットエッチング法を用いることができる。なお、ウェットエッチング液は塩酸としてもよく、これによりベース層１０４の表面でエッチングを停止させることができる。
【００５０】
次に、図７Ｈに示されるように、図７Ｇにおけるフォトレジストをマスクとして、ベース層１０４及びコレクタ層１０３を除去し、サブコレクタ層１０２の表面を露出させる。当該除去は、例えば、ウェットエッチング法を用いることができる。なお、ウェットエッチング液の組性は、リン酸：過酸化水素水：水＝１：２：４０としてもよく、エッチングは時間制御により行ってもよい。
【００５１】
次に、図７Ｉに示されるように、サブコレクタ層１０２上の所定領域にコレクタ電極１１１を形成する。コレクタ電極は、例えば、ベース電極と同様の方法により形成される。
【００５２】
次に、図７Ｊに示されるように、第１領域ｒ１及び第２領域ｒ２を電気的に分離するためのアイソレーション溝１３０を形成する。アイソレーション溝１３０は、例えば、サブコレクタ層１０２を貫通して半導体基板１０１に到達している。アイソレーション溝は、例えば、フォトリソグラフィ及びウェットエッチングにより形成される。
【００５３】
最後に、図７Ｋに示されるように、単位トランジスタ間のコレクタ電極同士を接続するコレクタ配線１１４、ベース電極同士を接続するベース配線１１５、エミッタ電極同士を接続するエミッタ配線１１６、及び単位トランジスタと外部との電気的接続のための金属パッド１１７，１１８，１１９（金属パッド１１８，１１９は、図１に示される金属パッド１８，１９に対応し、図７Ｋにおいては図示を省略する。）を形成する。当該配線及び電極は、例えば、ベース電極と同様の方法により形成される。
【００５４】
上述の製造方法により、第１領域ｒ１にはトンネルバリア層１０７、エミッタバラスト抵抗層１０８、及びコンタクト層１０９を有さない複数の単位トランジスタ１１０を備え、第２領域ｒ２にはトンネルバリア層１０７、エミッタバラスト抵抗層１０８、及びコンタクト層１０９を有する複数の単位トランジスタ１２０を備える半導体装置１００Ａを製造することができる。なお、半導体装置１００Ａの製造方法はこれに限られない。
【００５５】
次に、図８及び図９を参照しつつ、本発明の第１実施形態である半導体装置１００Ａの測定結果について説明する。
【００５６】
図８は、本発明の第１実施形態である半導体装置におけるコレクタ電流密度を測定するための測定回路３００の回路図である。また、図９は、本発明の第１実施形態である半導体装置１００Ａにおけるコレクタ電流密度の測定結果を示すグラフである。
【００５７】
図８に示されるように、測定回路３００は、電流源３１０、電圧源３２０、電流計３３０、電圧計３４０、及び単位トランジスタ１１０又は単位トランジスタ１２０を備える。測定回路３００においては、単位トランジスタ１１０又は単位トランジスタ１２０のベースに電流源３１０から所定レベルの電流が供給され、コレクタに電圧源３２０から所定レベルの電圧が供給される。また、電流計３３０及び電圧計３４０により、単位トランジスタのコレクタ電流及びベース電圧を測定する。測定においては、単位トランジスタのコレクタ電圧を所定の値に固定し、当該単位トランジスタが破壊に至るまでベース電流を増加させた場合におけるコレクタ電流を、エミッタ面積で割った値（以下、非破壊最大コレクタ電流密度とも呼ぶ。）を取得する。
【００５８】
図９に示されるグラフにおいて、縦軸は非破壊最大コレクタ電流密度（ｋＡ／ｃｍ2）を示し、横軸はコレクタ電圧（Ｖ）を示している。当該グラフは、単位トランジスタ１１０，１２０の各々について、温度環境を−３０度、＋２５度、＋８５度としたときの測定結果である。図９に示されるように、単位トランジスタのコレクタ電圧が約６Ｖ以下の場合は、単位トランジスタ１１０の方が単位トランジスタ１２０に比べて多くの電流を流すことができる。すなわち、単位トランジスタ１１０の方が単位トランジスタ１２０に比べて単位トランジスタ当たりの出力電力を大きくすることができる。一方、単位トランジスタのコレクタ電圧が約６Ｖ以上の場合は、単位トランジスタ１１０に比べて単位トランジスタ１２０の方が多くの電流を流すことができる。すなわち、単位トランジスタ１１０に比べて単位トランジスタ１２０の方が単位トランジスタ当たりの出力電力を大きくすることができる。
【００５９】
以上の結果から、例えば、コレクタ電圧が所定の電圧値（例えば、６Ｖ程度）以下の場合にはＨＢＴ（Ｑ１）を動作させ、コレクタ電圧が所定の電圧値（例えば、６Ｖ程度）以上の場合には動作させるＨＢＴをＨＢＴ（Ｑ１）からＨＢＴ（Ｑ２）に切り替えることにより、ＨＢＴ（Ｑ１）のみを用いる場合に比べて、コレクタ電圧が所定の電圧値より高い場合に非破壊最大コレクタ電流密度が増加する。従って、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ、信頼性が向上する半導体装置を提供することができることが分かる。
【００６０】
＝＝第２実施形態＝＝
次に図１０を参照しつつ、本発明の第２実施形態である半導体装置について説明する。図１０は、本発明の第２実施形態である半導体装置１００Ｂの断面図である。当該断面図は、図２に示す図１のＡ−Ａ線断面図と同方向の断面図を半導体装置１００Ｂについて示したものである。
【００６１】
半導体装置１００Ｂは、図２に示される半導体装置１００Ａと比較して、単位トランジスタ１２０におけるコンタクト層９の代わりに、二層構造のコンタクト層９Ａ，９Ｂを備える。具体的には、エミッタバラスト抵抗層８とエミッタ電極１３との間において、エミッタバラスト抵抗層８上にコンタクト層９Ａ，９Ｂがこの順で［１００］方向に積層される。
【００６２】
本実施形態において、コンタクト層９Ａはｎ型半導体であり、例えばＡｌＧａＡｓを主成分として含有している。コンタクト層９Ａは、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚３０ｎｍとすることができる。また、コンタクト層９Ｂはｎ型半導体であり、例えばＧａＡｓを主成分として含有している。コンタクト層９Ｂは、Ｓｉドーピング濃度５×１０18ｃｍ-3、膜厚２０ｎｍとすることができる。
【００６３】
また、本実施形態においては、コンタクト層９ＡにおけるＡｌＡｓモル比が、コンタクト層９Ｂに近づくにつれて下がるように形成される。具体的には、例えば、コンタクト層９ＡのＡｌＡｓモル比をＸとすると、コンタクト層９Ａがエミッタバラスト抵抗層８と接する界面ではＸ＝０．３３であり、コンタクト層９Ｂと接する界面ではＸ＝０となるように、Ｘが直線的に変化するように形成されている。これにより、図２に示される半導体装置１００Ａにおいてエミッタバラスト抵抗層８とコンタクト層９との界面で発生する伝導帯端のエネルギー不連続が解消され、電子が流れやすくなる。また、このような構成においても、半導体装置１００Ａと同様の効果を得ることができる。
【００６４】
＝＝第３実施形態＝＝
次に図１１を参照しつつ、本発明の第３実施形態である半導体装置について説明する。図１１は、本発明の第３実施形態である半導体装置１００Ｃの断面図である。当該断面図は、図２に示す図１のＡ−Ａ線断面図と同方向の断面図を半導体装置１００Ｃについて示したものである。
【００６５】
半導体装置１００Ｃは、図２に示される半導体装置１００Ａと比較して、単位トランジスタ１２０におけるエミッタバラスト抵抗層８の代わりに、二層構造のエミッタバラスト抵抗層８Ａ，８Ｂを備える。具体的には、トンネルバリア層７とコンタクト層９との間において、トンネルバリア層７上にエミッタバラスト抵抗層８Ａ，８Ｂがこの順で［１００］方向に積層される。
【００６６】
本実施形態において、エミッタバラスト抵抗層８Ａはｎ型半導体であり、例えばＡｌＧａＡｓを主成分として含有している。エミッタバラスト抵抗層８Ａは、ＡｌＡｓモル比０．３３、Ｓｉドーピング濃度１×１０17ｃｍ-3、膜厚１２０ｎｍとすることができる。また、エミッタバラスト抵抗層８Ｂはｎ型半導体であり、例えばＡｌＧａＡｓを主成分として含有している。エミッタバラスト抵抗層８Ｂは、Ｓｉドーピング濃度１×１０17ｃｍ-3、膜厚３０ｎｍとすることができる。
【００６７】
また、本実施形態においては、エミッタバラスト抵抗層８ＢにおけるＡｌＡｓモル比が、コンタクト層９に近づくにつれて下がるように形成される。具体的には、例えば、エミッタバラスト抵抗層８ＢのＡｌＡｓモル比をＹとすると、エミッタバラスト抵抗層８Ｂがエミッタバラスト抵抗層８Ａと接する界面ではＹ＝０．３３であり、コンタクト層９と接する界面ではＹ＝０となるように、Ｙが直線的に変化するように形成されている。これにより、図２に示される半導体装置１００Ａにおいてエミッタバラスト抵抗層８とコンタクト層９との界面で発生する伝導帯端のエネルギー不連続が解消され、電子が流れやすくなる。また、このような構成においても、半導体装置１００Ａと同様の効果を得ることができる。
【００６８】
＝＝適用例＝＝
次に、図１２を参照しつつ、半導体装置１００Ａの電力増幅回路への適用例について説明する。
【００６９】
図１２は、本発明の一実施形態である電力増幅回路１０００の構成の一例を示す図である。電力増幅回路１０００は、無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号ＲＦｉｎを増幅し、増幅信号ＲＦｏｕｔを出力する。図１２に示されるように、電力増幅回路１０００は、単位トランジスタ１１０，１２０、抵抗素子Ｒ１，Ｒ２、キャパシタＣ１〜Ｃ４、インダクタＬ１，Ｌ２、スイッチＳＷ１、電源回路１０１０、及びバイアス回路１０２０，１０２２を備える。なお、半導体装置１０３０が備える単位トランジスタについては、説明の便宜上、上述の半導体装置１００Ａ〜１００Ｃの説明において用いた符号と同一の符号を用いる。
【００７０】
図１２においては、半導体装置１０３０が備える各要素が一つずつ示されているが、半導体装置１０３０は上述の単位トランジスタ１１０，１２０を複数ずつ備え、これらが並列接続されることにより、ＨＢＴ（Ｑ１）（増幅素子）及びＨＢＴ（Ｑ２）（増幅素子）が構成される。また、本実施形態においては、単位トランジスタ１１０，１２０に加えて、例えば、キャパシタＣ１及び抵抗素子Ｒ１，Ｒ２も同一のチップ（半導体装置１０３０）に実装される。具体的には、複数の単位トランジスタ１１０、キャパシタＣ１、及び抵抗素子Ｒ１によりＨＢＴ（Ｑ１）が構成され、複数の単位トランジスタ１２０及び抵抗素子Ｒ２によりＨＢＴ（Ｑ２）が構成される。
【００７１】
単位トランジスタ１１０（単位第１バイポーラトランジスタ）は、それぞれ、ベースにキャパシタＣ１を通してＲＦ信号ＲＦｉｎが供給され、コレクタにインダクタＬ１を通して電圧Ｖｌｏｗが供給され、エミッタが接地される。また、単位トランジスタ１１０のベースには抵抗素子Ｒ１（ベースバラスト抵抗）を通してバイアス電圧Ｖｂ１が供給される。これにより、単位トランジスタ１１０のコレクタから、ＲＦ信号ＲＦｉｎを増幅した増幅信号ＲＦｏｕｔが出力される。単位トランジスタ１１０は、例えば、３２個並列接続される。
【００７２】
単位トランジスタ１２０（単位第２バイポーラトランジスタ）は、それぞれ、ベースにキャパシタＣ２を通してＲＦ信号ＲＦｉｎが供給され、コレクタにインダクタＬ２を通して電圧Ｖｈｉｇｈが供給され、エミッタが抵抗素子Ｒ２（エミッタバラスト抵抗）を通して接地される。また、単位トランジスタ１２０のベースにはバイアス電圧Ｖｂ２が供給される。これにより、単位トランジスタ１２０のコレクタから、ＲＦ信号ＲＦｉｎを増幅した増幅信号ＲＦｏｕｔが出力される。単位トランジスタ１２０は、例えば、４８個並列接続される。
【００７３】
電源回路１０１０は、例えば、バック・ブースト・コンバータ（昇降圧ＤＣ−ＤＣコンバータ）により構成され、所定レベル（例えば、６Ｖ程度）より低い電圧Ｖｌｏｗ（第１電圧）又は所定レベル（例えば、６Ｖ程度）より高い電圧Ｖｈｉｇｈ（第２電圧）を出力する。また、電圧Ｖｌｏｗが単位トランジスタ１１０のコレクタに供給され、電圧Ｖｈｉｇｈが単位トランジスタ１２０のコレクタに供給されるように、スイッチＳＷ１により供給先が切り替えられる。電圧Ｖｌｏｗ，Ｖｈｉｇｈは、それぞれ、単位トランジスタ１１０，１２０のコレクタバイアスであり、例えば電圧Ｖｌｏｗを３．５Ｖ程度とし、電圧Ｖｈｉｇｈを８．０Ｖ程度とすることができる。
【００７４】
抵抗素子Ｒ１は、単位トランジスタ１１０のベースバラスト抵抗であり、抵抗素子Ｒ２は、単位トランジスタ１２０のエミッタバラスト抵抗である。抵抗素子Ｒ１，Ｒ２は、多数配列された単位トランジスタを均一に動作させるため、ぞれぞれの単位トランジスタの近辺に配置される。すなわち、抵抗素子Ｒ２は、図２に示されるエミッタバラスト抵抗層８に対応する。なお、単位トランジスタ１２０についても単位トランジスタ１１０と同様に、ベースバラスト抵抗を備えていてもよい。
【００７５】
キャパシタＣ１〜Ｃ４は、ＲＦ信号の直流成分を除去するカップリングコンデンサである。
【００７６】
インダクタＬ１，Ｌ２は、高周波信号の電源回路１０１０への結合を抑制するチョークインダクタである。
【００７７】
バイアス回路１０２０，１０２２は、それぞれ、単位トランジスタ１１０，１２０のベースに供給するバイアス電圧Ｖｂ１，Ｖｂ２又はバイアス電流を生成する。具体的には、バイアス回路１０２０は、例えば、バイポーラトランジスタＴｒ１ａ，Ｔｒ２ａ，Ｔｒ３ａ、抵抗素子Ｒ３ａ、スイッチＳＷａ、及び電流源Ｊａを備える。なお、バイアス回路１０２２の構成は、バイアス回路１０２０と同様であるため、詳細な説明を省略する。
【００７８】
バイポーラトランジスタＴｒ１ａ，Ｔｒ２ａ、及び電流源Ｊａは、所定レベルの電圧を生成するように構成される。具体的には、バイポーラトランジスタＴｒ１ａのコレクタとベースが接続され（以後、ダイオード接続と呼ぶ）、コレクタにスイッチＳＷａを通して電流源Ｊａから定電流が供給され、エミッタがバイポーラトランジスタＴｒ２ａのコレクタに接続される。バイポーラトランジスタＴｒ２ａはダイオード接続され、コレクタがバイポーラトランジスタＴｒ１ａのエミッタに接続され、エミッタが接地される。これにより、バイポーラトランジスタＴｒ１ａのベースに、所定レベルの電圧（例えば、２．６Ｖ程度）が生成される。なお、バイポーラトランジスタＴｒ１ａ，Ｔｒ２ａの代わりにダイオードを用いてもよい。
【００７９】
バイポーラトランジスタＴｒ３ａは、コレクタに電源電圧が供給され、ベースがバイポーラトランジスタＴｒ１ａのベースに接続され、エミッタが抵抗素子Ｒ３ａの一端に接続される。バイポーラトランジスタＴｒ３ａは、スイッチＳＷａがオンの場合に、エミッタから抵抗素子Ｒ３ａを通して単位トランジスタ１１０のベースにバイアス電圧Ｖｂ１を供給する。
【００８０】
バイアス回路１０２０，１０２２が備えるスイッチＳＷａ，ＳＷｂのオン及びオフを相補的に切り替えることにより、出力されるバイアス電圧Ｖｂ１，Ｖｂ２を切り替え、単位トランジスタ１１０，１２０のうち一方の単位トランジスタをオンとし他方の単位トランジスタをオフとすることができる。これにより、動作させない単位トランジスタをオフとし、消費電力を低減することができる。
【００８１】
上述の構成により、電力増幅回路１０００は、例えば増幅信号ＲＦｏｕｔの電力が小さい場合、単位トランジスタ１１０の側のコレクタに電圧Ｖｌｏｗを供給し、ベースにバイアス電圧Ｖｂ１を供給することにより、単位トランジスタ１１０をオンとしてＲＦ信号ＲＦｉｎの増幅を行う。一方、増幅信号ＲＦｏｕｔの電力が大きい場合、単位トランジスタ１２０の側のコレクタに電圧Ｖｈｉｇｈを供給し、ベースにバイアス電圧Ｖｂ２を供給することにより、単位トランジスタ１２０をオンとしてＲＦ信号ＲＦｉｎの増幅を行う。このように、コレクタ電圧が所定レベル（例えば、６Ｖ程度）以上の場合に単位トランジスタ１１０の代わりに単位トランジスタ１２０のみを動作させることにより、単位トランジスタの破壊を抑制しつつ、大きな出力電力を得ることができる。従って、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ、信頼性が向上する半導体装置を提供することができる。
【００８２】
なお、半導体装置１０３０は、キャパシタＣ１を金属／ＳｉＮ／金属の順に多層積層されたＭＩＭ容量により構成し、抵抗素子Ｒ１をＴａＮを主成分とする薄膜により構成し、これらを集積したモノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）とすることができる。
【００８３】
また、図１２に示される電力増幅回路１０００においては、半導体装置１００Ａの代わりに半導体装置１００Ｂ，１００Ｃが適用されてもよい。
【００８４】
以上、本発明の例示的な実施形態について説明した。半導体装置１００Ａ，１００Ｂ，１００Ｃは、半導体基板１上に、エミッタ層５ａを有する第１バイポーラトランジスタ（Ｑ１）と、エミッタ層５ｂ及びエミッタバラスト抵抗層８を有する第２バイポーラトランジスタ（Ｑ２）とを備える。これにより、コレクタ電圧が所定の電圧値以下の場合にはＨＢＴ（Ｑ１）を動作させ、コレクタ電圧が所定の電圧値以上の場合には動作させるＨＢＴをＨＢＴ（Ｑ２）に切り替えることにより、ＨＢＴ（Ｑ１）のみを用いる場合に比べて非破壊最大コレクタ電流密度が増加する。従って、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ、信頼性が向上する半導体装置を提供することができる。
【００８５】
また、第１及び第２バイポーラトランジスタＱ１，Ｑ２は、特に限定されるものではないが、例えば、ヘテロ接合バイポーラトランジスタでもよい。
【００８６】
また、図２に示されるように、第１バイポーラトランジスタＱ１はエミッタ層５ａ上にコンタクト層６ａが積層され、第２バイポーラトランジスタＱ２はエミッタ層５ｂ上にコンタクト層６ｂ、トンネルバリア層７、エミッタバラスト抵抗層８、及びコンタクト層９がこの順に積層されていてもよい。なお、第１及び第２バイポーラトランジスタの構成はこれに限られない。
【００８７】
また、半導体基板１及びコンタクト層６ａ，６ｂ，９の材料は特に限定されるものではないが、例えば、ＧａＡｓを主成分としてもよい。
【００８８】
また、エミッタ層５ａ，５ｂ及びトンネルバリア層７の材料は特に限定されるものではないが、例えば、ＩｎＧａＰを主成分としてもよい。
【００８９】
また、エミッタバラスト抵抗層８の材料は特に限定されるものではないが、例えば、ＡｌＧａＡｓを主成分としてもよい。
【００９０】
また、トンネルバリア層７の膜厚は、特に限定されるものではないが、例えば、１ｎｍ以上１０ｎｍ以下であってもよく、又は１ｎｍ以上３ｎｍ以下であってもよい。
【００９１】
また、半導体基板１は第１主面の平面視において略矩形形状を有し、半導体基板の長手方向を［０−１１］方向、短手方向を［０１１］方向、第１主面の法線方向を［１００］方向とし、コンタクト層６ａの［１００］方向側の面における［０−１１］方向の長さをＬ1C（μｍ）、コンタクト層９の［１００］方向側の面における［０−１１］方向の長さをＬ2C（μｍ）、コンタクト層６ａの［１００］方向側の面における［０１１］方向の長さをＷ1C（μｍ）、コンタクト層９の［１００］方向側の面における［０１１］方向の長さをＷ2C（μｍ）とすると、Ｌ1C＜Ｌ2C、かつ、Ｗ1C＞Ｗ2Cであってもよい。これにより、半導体装置の製造コストを削減することができる。
【００９２】
また、コンタクト層６ａの［１００］方向と反対側の面における［０−１１］方向の長さをＬ1（μｍ）、コンタクト層９の［１００］方向と反対側の面における［０−１１］方向の長さをＬ2（μｍ）、コンタクト層６ａの［１００］方向と反対側の面における［０１１］方向の長さをＷ1（μｍ）、コンタクト層９の［１００］方向と反対側の面における［０１１］方向の長さをＷ2（μｍ）、コンタクト層６ａの［１００］方向の長さをＨ1（μｍ）、コンタクト層６ｂ、トンネルバリア層７、エミッタバラスト抵抗層８、及びコンタクト層９の［１００］方向の各々の長さの合計をＨ2（μｍ）とすると、Ｌ1C＋１．４２×（Ｈ2−Ｈ1）−１≦Ｌ2C≦Ｌ1C＋１．４２×（Ｈ2−Ｈ1）＋１、かつ、Ｗ1C−１．４２×（Ｈ2−Ｈ1）−１≦Ｗ2C≦Ｗ1C−１．４２×（Ｈ2−Ｈ1）＋１であってもよい。これにより、半導体装置の製造コストを削減することができる。
【００９３】
また、第１及び第２バイポーラトランジスタＱ１，Ｑ２は、無線周波数信号を増幅する増幅素子であってもよい。
【００９４】
また、電力増幅回路１０００は、複数の単位トランジスタ１１０と、複数の単位トランジスタ１２０を含み、複数の単位トランジスタ１１０の各コレクタに電圧Ｖｌｏｗ（第１電圧）が供給され、複数の単位トランジスタ１２０の各コレクタに電圧Ｖｈｉｇｈ（第２電圧）が供給される。これにより、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ、信頼性が向上する電力増幅回路を提供することができる。
【００９５】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００９６】
１００Ａ，１００Ｂ，１００Ｃ  半導体装置
１１０，１２０  単位トランジスタ
１，１０１  半導体基板
２，１０２  サブコレクタ層
３，１０３  コレクタ層
４，１０４  ベース層
５ａ，５ｂ，１０５  エミッタ層
６ａ，６ｂ，１０６  コンタクト層
７，１０７  トンネルバリア層
８，８Ａ，８Ｂ，１０８  エミッタバラスト抵抗層
９，９Ａ，９Ｂ，１０９  コンタクト層
１１，１１１  コレクタ電極
１２，１１２  ベース電極
１３，１１３  エミッタ電極
１４，１１４  コレクタ配線
１５，１１５  ベース配線
１６，１１６  エミッタ配線
１７，１８，１９，１１７，１１８，１１９  金属パッド
３０，１３０  アイソレーション溝
２００  積層部材
３００  測定回路
３１０  電流源
３２０  電圧源
３３０  電流計
３４０  電圧計
１０００  電力増幅回路
１０１０  電源回路
１０２０，１０２２  バイアス回路
１０３０  半導体装置
ＳＷ１，ＳＷａ，ＳＷｂ  スイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃ４  キャパシタ
Ｒ１，Ｒ２，Ｒ３ａ，Ｒ３ｂ  抵抗素子
Ｌ１，Ｌ２  インダクタ
Ｔｒ１ａ，Ｔｒ２ａ，Ｔｒ３ａ，Ｔｒ１ｂ，Ｔｒ２ｂ，Ｔｒ３ｂ  バイポーラトランジスタ
Ｊａ，Ｊｂ  電流源
ｒ１  第１領域
ｒ２  第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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