(57)【要約】【課題】積み増しするエピタキシャル層の厚さを削減することができるシリコン単結晶ウェーハの抵抗率評価方法を提供する。【解決手段】逆バイアス電圧を印加してＣ−Ｖ特性を測定するシリコン単結晶ウェーハの抵抗率評価方法において、測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成する積み増し工程と、積み増しシリコンエピタキシャル層と、測定対象のシリコン単結晶ウェーハのドーパント濃度を測定するＣ−Ｖ特性測定工程と、測定対象のシリコン単結晶ウェーハのドーパント濃度から抵抗率を算出する抵抗率算出工程とを有し、積み増し工程において、積み増しシリコンエピタキシャル層の厚さを、初期印加電圧で形成される空乏層幅より厚く、最終印加電圧で形成される空乏層幅より薄くすることを特徴とするシリコン単結晶ウェーハの抵抗率評価方法。【選択図】  図１
2017220545.tif 000002
【特許請求の範囲】
【請求項１】
逆バイアス電圧を印加してＣ−Ｖ特性を測定するシリコン単結晶ウェーハの抵抗率評価方法において、
測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、前記測定対象のシリコン単結晶ウェーハの主表面に形成する積み増し工程と、
前記積み増しシリコンエピタキシャル層と、前記測定対象のシリコン単結晶ウェーハのドーパント濃度を測定するＣ−Ｖ特性測定工程と、
前記測定対象のシリコン単結晶ウェーハのドーパント濃度から抵抗率を算出する抵抗率算出工程とを有し、
前記積み増し工程において、前記積み増しシリコンエピタキシャル層の厚さを、初期印加電圧で形成される空乏層幅より厚く、最終印加電圧で形成される空乏層幅より薄くすることを特徴とするシリコン単結晶ウェーハの抵抗率評価方法。
【請求項２】
前記積み増し工程において、前記積み増しシリコンエピタキシャル層の抵抗率を、前記測定対象のシリコン単結晶ウェーハの抵抗率の０．２６倍以下とすることを特徴とする請求項１に記載のシリコン単結晶ウェーハの抵抗率評価方法。
【請求項３】
前記積み増し工程において、前記積み増しシリコンエピタキシャル層の抵抗率を、前記測定対象のシリコン単結晶ウェーハの抵抗率の０．０１２倍以下とすることを特徴とする請求項１に記載のシリコン単結晶ウェーハの抵抗率評価方法。
【請求項４】
前記測定対象のシリコン単結晶ウェーハとして、シリコン単結晶基板上にシリコンエピタキシャル層が形成されたシリコンエピタキシャルウェーハを用い、
前記積み増し工程において、前記シリコンエピタキシャルウェーハの前記シリコンエピタキシャル層の表面に、前記積み増しシリコンエピタキシャル層を形成することを特徴とする請求項１から請求項３のいずれか一項に記載のシリコン単結晶ウェーハの抵抗率評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコン単結晶ウェーハの抵抗率評価方法に関し、より詳しくは、Ｃ−Ｖ特性を用いるシリコン単結晶ウェーハの抵抗率評価方法に関する。
【背景技術】
【０００２】
従来、シリコン単結晶ウェーハの抵抗率を測定する方法として、Ｃ−Ｖ（ｃａｐａｃｉｔａｎｃｅ−ｖｏｌｔａｇｅ）特性を測定する方法が知られている。Ｃ−Ｖ特性を測定するには、先ず試料となるシリコン単結晶ウェーハの表面に、例えば水銀電極を用いてショットキー接合を形成し、電極に逆バイアス電圧を連続的に変化させながら印加することにより、シリコン単結晶ウェーハの内部に空乏層を拡げて容量を変化させる。この逆バイアス電圧と容量の関係をグラフにプロットすると、Ｃ−Ｖ特性が得られる。
【０００３】
さらに、逆バイアス電圧と容量からは所望深さにおけるドーパント濃度を算出することができるので、シリコン単結晶ウェーハ中の深さ方向におけるドーパント濃度プロファイルを得ることができる。
【０００４】
シリコン単結晶ウェーハ中の深さ方向におけるドーパント濃度プロファイルの中で、測定深さを指定すると、その深さにおけるドーパント濃度が得られる。また、得られたドーパント濃度をＡＳＴＭ  ＳＴＡＮＤＡＲＤＳ  Ｆ７２３等の換算式により換算することにより、ドーパント濃度を抵抗率に換算することができる。
【０００５】
従来、水銀を電極に用いて半導体の電気的特性を測定するための水銀プローバが知られている。例えば、特許文献１には、水銀を収納する水銀溜めと、水銀を水銀溜めから半導体ウェーハとの接触部に導く導管とを有し、前記水銀溜め、前記導管の少なくともいずれか一方をアースした半導体ウェーハの特性測定装置が開示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−０９９８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
シリコン単結晶ウェーハに逆バイアス電圧を印加すると、抵抗率に応じて深さ方向に空乏層が拡がる。空乏層の拡がり幅は、低抵抗率では狭く、高抵抗率では広い。例えばＮ型シリコン単結晶ウェーハに初期印加電圧として１ｖの逆バイアス電圧を印加する場合、形成される空乏層幅は概略、０．５Ωｃｍで０．４５μｍ、５Ωｃｍで１．５μｍ、５０Ωｃｍで５μｍである。初期印加電圧により形成される空乏層幅よりも表面側では、ドーパント濃度プロファイルを得ることができないため、測定深さをこれらよりもさらに深く設定して抵抗率等のＣ−Ｖ特性を測定する。
【０００８】
このため、鏡面シリコン単結晶ウェーハ表面の抵抗率を測定する際には、初期印加電圧により形成される空乏層厚さより厚いエピタキシャル層を形成する必要があり、鏡面シリコン単結晶ウェーハと同じ抵抗率のエピタキシャル層を積層した場合、測定する鏡面シリコン単結晶ウェーハの抵抗率が高くなるに従い、より厚いエピタキシャル層を形成する必要がある。また、例えばＮ型５０Ωｃｍ、厚さ３μｍのシリコンエピタキシャルウェーハのエピタキシャル層の抵抗率を測定する際には、エピタキシャル層の厚さが５μｍ以上になるよう積み増す必要があり、余分に積み増しする分だけ生産性が低下する。
【０００９】
本発明はこのような問題に鑑みてなされたもので、積み増しするエピタキシャル層の厚さを削減することができるシリコン単結晶ウェーハの抵抗率評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明によれば、逆バイアス電圧を印加してＣ−Ｖ特性を測定するシリコン単結晶ウェーハの抵抗率評価方法において、
測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、前記測定対象のシリコン単結晶ウェーハの主表面に形成する積み増し工程と、
前記積み増しシリコンエピタキシャル層と、前記測定対象のシリコン単結晶ウェーハのドーパント濃度を測定するＣ−Ｖ特性測定工程と、
前記測定対象のシリコン単結晶ウェーハのドーパント濃度から抵抗率を算出する抵抗率算出工程とを有し、
前記積み増し工程において、前記積み増しシリコンエピタキシャル層の厚さを、初期印加電圧で形成される空乏層幅より厚く、最終印加電圧で形成される空乏層幅より薄くすることを特徴とするシリコン単結晶ウェーハの抵抗率評価方法を提供する。
【００１１】
このようにすれば、測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成するので、積み増しするエピタキシャル層の厚さを従来よりも削減することができる。
【００１２】
このとき、前記積み増し工程において、前記積み増しシリコンエピタキシャル層の抵抗率を、前記測定対象のシリコン単結晶ウェーハの抵抗率の０．２６倍以下とすることが好ましい。またこのとき、前記積み増し工程において、前記積み増しシリコンエピタキシャル層の抵抗率を、前記測定対象のシリコン単結晶ウェーハの抵抗率の０．０１２倍以下とすることがより好ましい。
【００１３】
このようにすれば、積み増しするエピタキシャル層の厚さをより確実に削減することができる。
【００１４】
またこのとき、前記測定対象のシリコン単結晶ウェーハとして、シリコン単結晶基板上にシリコンエピタキシャル層が形成されたシリコンエピタキシャルウェーハを用い、
前記積み増し工程において、前記シリコンエピタキシャルウェーハの前記シリコンエピタキシャル層の表面に、前記積み増しシリコンエピタキシャル層を形成することが好ましい。
【００１５】
このように、測定対象のシリコン単結晶ウェーハとして、シリコン単結晶基板上にシリコンエピタキシャル層が形成されたシリコンエピタキシャルウェーハを好適に用いることができる。
【発明の効果】
【００１６】
本発明のシリコン単結晶ウェーハの抵抗率評価方法によると、抵抗率測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成するので、積み増しするエピタキシャル層の厚さを従来よりも削減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明のシリコン単結晶ウェーハの抵抗率評価方法の一例を示す概略工程図である。
【図２】測定対象のシリコン単結晶ウェーハの主表面に、積み増しシリコンエピタキシャル層を形成した積み増しシリコンエピタキシャルウェーハを示す概略図である。
【図３】Ｃ−Ｖ特性測定装置（水銀プローバ）の一例を示す概略説明図である。
【図４】Ｃ−Ｖ特性測定システムを示す概略説明図である。
【図５】印加電圧と空乏層幅と積み増し層の厚さの関係を示す概略説明図である。
【発明を実施するための形態】
【００１８】
以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
上記したように、例えばＮ型で抵抗率が５０Ωｃｍ、厚さ３μｍのシリコンエピタキシャルウェーハのエピタキシャル層抵抗率を測定する際に、エピタキシャル層の厚さが５μｍ以上になるよう積み増す必要があり、余分に積み増しする分だけ生産性が低下するという問題があった。
【００１９】
そこで、本発明者はこのような問題を解決すべく鋭意検討を重ねた。その結果、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成する積み増し工程において、測定対象のシリコン単結晶ウェーハよりも抵抗率が低い積み増しシリコンエピタキシャル層を、初期印加電圧で形成される空乏層幅より厚く、最終印加電圧で形成される空乏層幅より薄くすれば、積み増しするエピタキシャル層の厚さを削減することができることに想到した。そして、これらを実施するための最良の形態について精査し、本発明を完成させた。
【００２０】
以下に、本発明のシリコン単結晶ウェーハの抵抗率評価方法について、図１〜５を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。図１は、本発明のシリコン単結晶ウェーハの抵抗率評価方法の一例を示す概略工程図であり、測定対象のシリコン単結晶ウェーハの準備（工程ａ）、測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成する積み増し工程（工程ｂ）、積み増しシリコンエピタキシャル層と、前記測定対象のシリコン単結晶ウェーハのドーパント濃度を測定するＣ−Ｖ特性測定工程（工程ｃ）、測定対象のシリコン単結晶ウェーハのドーパント濃度から抵抗率を算出する抵抗率算出工程（工程ｄ）とを示す。
【００２１】
まず、図２に示すように、抵抗率の測定対象のシリコン単結晶ウェーハ２（以下、単に、測定対象のウェーハ２とも記載する）を準備する（工程ａ）。このとき、測定対象のウェーハ２は、鏡面ウェーハでもよいし、シリコン単結晶基板上にシリコンエピタキシャル層を形成したシリコンエピタキシャルウェーハでもよい。
【００２２】
次に、測定対象のウェーハ２よりも抵抗率が低い、積み増しシリコンエピタキシャル層３（以下、単に、積み増し層３とも記載する）を、測定対象のウェーハ２の主表面に積み増しして形成する積み増し工程を行う（工程ｂ）。このとき、積み増し層３の厚さを、後述のＣ−Ｖ特性測定工程における初期印加電圧で形成される空乏層幅より厚く、最終印加電圧で形成される空乏層幅より薄くする。
【００２３】
このとき、測定対象のウェーハ２として、シリコン単結晶基板上にシリコンエピタキシャル層が形成されたシリコンエピタキシャルウェーハを用いた場合には、シリコンエピタキシャルウェーハのシリコンエピタキシャル層の表面に、積み増し層３を形成することができる。このように測定対象のウェーハ２として、シリコン単結晶基板上にシリコンエピタキシャル層が形成されたシリコンエピタキシャルウェーハを好適に用いることができる。
【００２４】
また、測定対象のウェーハ２がシリコンエピタキシャルウェーハの場合は、反応炉内でシリコンエピタキシャル層を形成した後に、反応炉内から取り出さずに続けて積み増し層３を形成することができる。
【００２５】
この結果、測定対象のウェーハ２の主表面に、積み増し層３を形成した積み増しシリコンエピタキシャルウェーハ１が得られる。
【００２６】
このとき、積み増し層３の抵抗率を、測定対象のウェーハ２の抵抗率の０．２６倍以下とすることが好ましい。またこのとき、積み増し層３の抵抗率を、測定対象のウェーハ２の抵抗率の０．０１２倍以下とすることがより好ましい。
【００２７】
このように、測定対象のウェーハ２の主表面上に積み増し層３を形成することにより、抵抗率をＣ−Ｖ特性から求める際に最低必要な厚さをより確実に減じることができる。具体的には、例えば、Ｎ型で抵抗率が５０Ωｃｍである測定対象のウェーハ２の主表面上に、積み増し層３を形成する際、積み増し層３の抵抗率を、測定対象のウェーハ２の抵抗率の０．２６倍の１３Ωｃｍ以下にすることにより、積み増し層３の最低厚さを５μｍの半分の２．５μｍ以下に削減できる。また、積み増し層３の抵抗率を、測定対象のウェーハ２の抵抗率の０．０１２倍の０．６Ωｃｍ以下にすることにより、積み増し層３の最低厚さを５μｍの十分の一の０．５μｍ以下に削減できる。
【００２８】
続いて、積み増し層３と、測定対象のウェーハ２のドーパント濃度をＣ−Ｖ特性測定法を用いて測定するＣ−Ｖ特性測定工程を行う（工程ｃ）。
【００２９】
図３は、本発明のシリコン単結晶ウェーハの抵抗率評価方法に用いることができるＣ−Ｖ特性測定装置（水銀プローバ１０）の一例を示す概略図である。
【００３０】
この水銀プローバ１０において、積み増しシリコンエピタキシャルウェーハ１が測定される主表面を下向きにしてステージ１１に保持され、水銀電極３５、３６の上方に載置される。抵抗率を測定する際、収納容器１２、１３に収納された水銀３１、３２は、導管１５、１６内を通って上昇し、積み増しシリコンエピタキシャルウェーハ１の主表面に水銀電極３５、３６を介して接触することによりショットキー接合を形成する。
【００３１】
このように、電極として使用する水銀３１、３２を下方から上方向に導いてサンプルに接触させる水銀プローバ１０を用い、抵抗率を測定することができる。あるいは、水銀３１、３２を上方から下方向に導いてサンプルに接触させる水銀プローバを用いて抵抗率を測定しても良い。
【００３２】
図４に、抵抗率を測定するためのＣ−Ｖ特性測定システム１００を示す。Ｃ−Ｖ特性測定システム１００は、上記したような水銀３１、３２を電極として積み増しシリコンエピタキシャルウェーハ１に接触させる水銀プローバ１０と、該水銀プローバ１０に連結された測定ケーブル６１、６２を介して高周波を供給し、積み増しシリコンエピタキシャルウェーハ１に逆バイアス電圧を印加することにより空乏層を形成させるとともに該空乏層の容量を計測するＬＣＲメータ４０と、該ＬＣＲメータ４０にＧＰＩＢ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｔｅｒｆａｃｅ  Ｂｕｓ）ケーブル６３を介して接続されたＰＣ（パーソナルコンピューター）５０にインストールされ、逆バイアス電圧と空乏層の容量から抵抗率を算出する解析ソフトとを有する。
【００３３】
積み増しシリコンエピタキシャルウェーハ１の抵抗率を測定する際は、水銀プローバ１０内に載置した積み増しシリコンエピタキシャルウェーハ１とショットキー接合を形成した水銀電極３５、３６に、ＬＣＲメータ４０を用いて逆バイアス電圧Ｖを、初期印加電圧から最終印加電圧へと連続的に変化させながら印加し、積み増しシリコンエピタキシャルウェーハ１の内部に空乏層を拡げて容量Ｃを変化させつつ、その容量ＣをＬＣＲメータ４０により計測する。そして、ＰＣ５０にインストールされた解析ソフトを用いて、逆バイアス電圧Ｖと空乏層の容量Ｃの関係から抵抗率を算出することができる
【００３４】
図５（ａ）に示すように、測定対象のウェーハ２上に、積み増し層３を形成した積み増しシリコンエピタキシャルウェーハ１に対し、水銀電極３５を介して逆バイアスの初期印加電圧Ｖ１を印加すると、積み増しシリコンエピタキシャルウェーハ１の主表面近傍に空乏層７１が形成される。そのため、積み増し層３を、初期印加電圧Ｖ１で形成される空乏層幅ｄ１よりも厚いｔ１に形成すると、積み増し層３の抵抗率が測定可能となる。
【００３５】
具体的には例えば、抵抗率５０ΩｃｍでＮ型の測定対象のウェーハ２上に、抵抗率５ΩｃｍのＮ型の積み増し層３を形成した場合、初期印加電圧Ｖ１として１ｖの逆バイアス電圧を印加すると、約１．５μｍの空乏層ｄ１が形成される。このため、抵抗率５Ωｃｍの積み増し層３の厚さｔ１を１．５μｍ超に形成しておくと、積み増し層３から抵抗率が測定開始されるので、その下にあるＮ型の測定対象のウェーハ２の抵抗率がその最表面から測定可能になる。その結果、例えば、従来、抵抗率５０ΩｃｍでＮ型の測定対象のウェーハ２単体で測定するときに必要であった５μｍ超の厚さの制約が無くなる。
【００３６】
ただし、図５（ｂ）に示すように、抵抗率５Ωｃｍの積み増し層３の厚さｔ２が、初期印加電圧１ｖの印加時に形成される空乏層幅１．５μｍよりも薄いと、空乏層７１は積み増し層３を通り越して、測定対象のウェーハ２に達するので、積み増し層３の抵抗率は測定されず、この測定対象のウェーハ２の最表面抵抗率も測定することができない。
【００３７】
また、図５（ｃ）に示すように、抵抗率５Ωｃｍの積み増し層３の厚さｔ３が、最終印加電圧として例えば１５ｖ印加時に形成される空乏層幅４．８μｍよりも厚い場合、空乏層７１は測定対象のウェーハ２に達することができないので、測定対象のウェーハ２の抵抗率は測定されず、本来の目的を達成することができない。
【００３８】
そこで、図５（ｄ）に示すように、積み増し層３の厚さｔ１を、最終印加電圧の印加時に積み増し層３の抵抗率で形成される空乏層幅よりも薄く形成する。すなわち、積み増し層３の厚さｔ１を、初期印加電圧Ｖ１から最終印加電圧Ｖ２まで変化させたときに、積み増し層３の抵抗率で形成される空乏層幅（ｄ１〜ｄ２）の範囲内となるように、上記積み増し工程（工程ｂ）において、積み増し層３の厚さを、初期印加電圧Ｖ１で形成される空乏層幅ｄ１より厚く、最終印加電圧Ｖ２で形成される空乏層幅ｄ２より薄くする。
【００３９】
例えば、最終印加電圧が１５ｖの場合、抵抗率５Ωｃｍの空乏層幅は約４．８μｍ、抵抗率０．５Ωｃｍの空乏層幅は約１．４μｍなので、積み増し層３の厚さを抵抗率５Ωｃｍの場合は１．５〜４．８μｍ、抵抗率０．５Ωｃｍの場合は０．４５〜１．４μｍに限定する。
【００４０】
逆バイアス電圧Ｖと容量Ｃの関係をグラフにプロットすると、Ｃ−Ｖ特性が得られる。さらに、逆バイアス電圧と容量を例えば（１）式と（２）式に代入すると、積み増し層３と測定対象のウェーハ２内の深さＷならびに、深さＷにおけるドーパント濃度Ｎ（Ｗ）を算出することができるので、深さ方向におけるドーパント濃度のプロファイルを得ることができる。
Ｗ＝Ａε０εＳｉ／Ｃ      ・・・（１）
Ｎ（Ｗ）＝２／（ｑε０εＳｉＡ２）＊｛ｄ（Ｃ−２）／ｄＶ｝−１・・・（２）
ここで、Ａは電極面積、ε０は真空誘電率、εＳｉはＳｉの比誘電率、ｑは電子の電荷量である。
【００４１】
そして、深さ方向におけるドーパント濃度プロファイルの中で、測定深さを指定すると、その深さにおけるドーパント濃度を得ることができる。
【００４２】
次に、測定対象のウェーハのドーパント濃度から抵抗率を算出する抵抗率算出工程を行う（工程ｄ）。
【００４３】
このとき、上記のようにして得られたドーパント濃度を、ＡＳＴＭ  ＳＴＡＮＤＡＲＤＳ  Ｆ７２３等の換算式により換算することにより、ドーパント濃度を抵抗率に換算することができる。
【００４４】
このような本発明のシリコン単結晶ウェーハの抵抗率評価方法であれば、抵抗率測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成するので、積み増しするエピタキシャル層の厚さを従来よりも削減することができる。
【実施例】
【００４５】
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
【００４６】
（実施例１）
図１に示すような本発明のシリコン単結晶ウェーハの抵抗率評価方法を実施した。まず、測定対象のシリコン単結晶ウェーハ２として、直径３００ｍｍ、抵抗率１０Ωｃｍのｎ型シリコン単結晶基板上に、抵抗率約５０Ωｃｍ、厚さ３μｍのｎ型シリコンエピタキシャル層を形成したシリコンエピタキシャルウェーハを準備した。続いて同じ反応炉内で、抵抗率０．５Ωｃｍ、厚さ１μｍのｎ型積み増しシリコンエピタキシャル層３を気相成長し、積み増しシリコンエピタキシャルウェーハ１とした（図２）。
【００４７】
続いて、図３に示すように、積み増しシリコンエピタキシャルウェーハ１に対し、水銀電極３５、３６を介して逆バイアス電圧を１ｖから１５ｖまで１ｖ間隔で印加したところ、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ１５μｍまでのドーパント濃度プロファイルが得られた。
【００４８】
ドーパント濃度プロファイルのうち、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ０．４５μｍ〜１μｍが積み増しシリコンエピタキシャル層３、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ１μｍ〜４μｍがｎ型シリコンエピタキシャル層、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ４μｍ〜１５μｍがｎ型シリコン単結晶基板の領域だった。
【００４９】
積み増しシリコンエピタキシャルウェーハ１の最表面より２μｍの深さで測定したｎ型シリコンエピタキシャル層の抵抗率は、４７Ωｃｍであった。
【００５０】
（実施例２）
まず、実施例１と同様にして、測定対象のシリコン単結晶ウェーハ２として、直径３００ｍｍ、抵抗率１０Ωｃｍのｎ型シリコン単結晶基板上に、抵抗率約５０Ωｃｍ、厚さ３μｍのｎ型シリコンエピタキシャル層を形成したシリコンエピタキシャルウェーハを準備した。続いて同じ反応炉内で、抵抗率５Ωｃｍ、厚さ２μｍのｎ型積み増しシリコンエピタキシャル層３を気相成長し、積み増しシリコンエピタキシャルウェーハ１とした。
【００５１】
続いて、実施例１と同様にして、積み増しシリコンエピタキシャルウェーハ１に対し、水銀電極３５、３６を介して逆バイアス電圧を１ｖから１５ｖまで１ｖ間隔で印加したところ、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ１６μｍまでのドーパント濃度プロファイルが得られた。
【００５２】
ドーパント濃度プロファイルのうち、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ１．５μｍ〜２μｍが積み増しシリコンエピタキシャル層３、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ２μｍ〜５μｍがｎ型シリコンエピタキシャル層、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ５μｍ〜１６μｍがｎ型シリコン単結晶基板の領域だった。
【００５３】
積み増しシリコンエピタキシャルウェーハ１の最表面より３μｍの深さで測定したｎ型シリコンエピタキシャル層の抵抗率は、５３Ωｃｍであった。
【００５４】
（実施例３）
まず、測定対象のシリコン単結晶ウェーハ２として、直径３００ｍｍ、抵抗率１２Ωｃｍのｐ型シリコン単結晶基板を準備した。そして、このｐ型シリコン単結晶基板の表面付近の抵抗率を測定するため、該ｐ型シリコン単結晶ウェーハ上に抵抗率約１Ωｃｍ、厚さ０．５μｍのｐ型積み増しシリコンエピタキシャル層３を気相成長し、積み増しシリコンエピタキシャルウェーハ１とした。
【００５５】
続いて、図３に示すように、積み増しシリコンエピタキシャルウェーハ１に対し、水銀電極３５、３６を介して逆バイアス電圧を１ｖから１５ｖまで０．１ｖ間隔で印加したところ、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ４．３μｍまでのドーパント濃度プロファイルが得られた。
【００５６】
ドーパント濃度プロファイルのうち、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ０．４μｍ〜０．５μｍが積み増しシリコンエピタキシャル層３、積み増しシリコンエピタキシャルウェーハ１の最表面からの深さ０．５μｍ〜４．３μｍがｐ型シリコン単結晶ウェーハの領域だった。積み増しシリコンエピタキシャルウェーハ１の最表面より０．６μｍの深さ（すなわち、ｐ型シリコン単結晶基板の表面付近）で測定したｐ型シリコン単結晶ウェーハの抵抗率は、１１．９Ωｃｍであった。
【００５７】
（比較例１）
測定対象のシリコン単結晶ウェーハとして、直径３００ｍｍ、抵抗率１０Ωｃｍのｎ型シリコン単結晶基板上に、抵抗率約５０Ωｃｍ、所望厚さ（３μｍ）より７μｍ厚く積み増した１０μｍ厚のｎ型シリコンエピタキシャル層を形成したウェーハを準備した。
【００５８】
このウェーハに対し、実施例１と同様にして水銀電極を介して逆バイアス電圧を１ｖから１５ｖまで１ｖ間隔で印加したところ、深さ５．５μｍ〜１７μｍのドーパント濃度プロファイルが得られた。７μｍの深さで測定したシリコンエピタキシャル層の抵抗率は、６１Ωｃｍであった。
【００５９】
このように、測定対象のシリコン単結晶ウェーハとして、直径３００ｍｍ、抵抗率１０Ωｃｍのｎ型シリコン単結晶基板上に、抵抗率約５０Ωｃｍ、厚さ３μｍのｎ型シリコンエピタキシャル層を形成したシリコンエピタキシャルウェーハを用いる場合に、比較例１では所望厚さよりも７μｍ厚く積み増しする必要があったが、積み増し層を実施例１では厚さ１μｍ、実施例２では厚さ２μｍと削減することができた。
【００６０】
（比較例２）
測定対象のシリコン単結晶ウェーハとして、直径３００ｍｍ、抵抗率１２Ωｃｍのｐ型シリコン単結晶基板を準備した。このｐ型シリコン単結晶基板に対し、実施例３と同様にして、水銀電極を介して逆バイアス電圧を１ｖから１５ｖまで０．１ｖ間隔で印加したところ、ｐ型シリコン単結晶基板の最表面からの深さ１．４μｍ〜４．４μｍのドーパント濃度プロファイルが得られ、ｐ型シリコン単結晶基板の最表面より２μｍの深さで測定したシリコンエピタキシャル層の抵抗率は、１２．５Ωｃｍであった。
【００６１】
このように、比較例２では、実施例３のようなｐ型シリコン単結晶基板の表面付近の抵抗率の測定を行うことができなかった。
【００６２】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【産業上の利用可能性】
【００６３】
本発明のシリコン単結晶ウェーハの抵抗率評価方法によると、抵抗率測定対象のシリコン単結晶ウェーハよりも抵抗率が低い、積み増しシリコンエピタキシャル層を、測定対象のシリコン単結晶ウェーハの主表面に形成するので、積み増しするエピタキシャル層の厚さを従来よりも削減することができる。
【符号の説明】
【００６４】
１…積み増しシリコンエピタキシャルウェーハ、
２…測定対象のシリコン単結晶ウェーハ、  ３…積み増しシリコンエピタキシャル層、
１０…水銀プローバ、  １１…ステージ、  １２、１３…収納容器、
１５、１６…導管、  ３１、３２…水銀、  ３５、３６…水銀電極、
４０…ＬＣＲメータ、  ５０…ＰＣ、  ６１、６２…測定ケーブル、
６３…ＧＰＩＢケーブル、  １００…Ｃ−Ｖ特性測定システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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