(57)【要約】【課題】ある程度大きな電流を供給できるとともに、レイアウト面積を抑制できる基準電圧回路を有する半導体集積回路を提供する。【解決手段】基準電圧生成回路を有する半導体集積回路であって、電圧生成回路は、第１バイポーラトランジスタと、第１バイポーラトランジスタと直列に接続された第２バイポーラトランジスタと、第１バイポーラトランジスタのベース端子と第２バイポーラトランジスタのベース端子との間に、バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧を設定する設定部と、を備えることを特徴とする半導体集積回路を提供する。【選択図】図１
2017138801.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧生成回路を有する半導体集積回路であって、
前記電圧生成回路は、
第１バイポーラトランジスタと、
前記第１バイポーラトランジスタと直列に接続された第２バイポーラトランジスタと、
前記第１バイポーラトランジスタのベース端子と前記第２バイポーラトランジスタのベース端子との間に、バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧を設定する設定部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１バイポーラトランジスタは、第１ＮＰＮバイポーラトランジスタであり、
前記第２バイポーラトランジスタは、第１ＰＮＰバイポーラトランジスタであり、
前記第１ＮＰＮバイポーラトランジスタのエミッタ端子と、前記第１ＰＮＰバイポーラトランジスタのエミッタ端子との間の接続ノードを基準電圧に設定する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記設定部は、互いに直列に接続された第１半導体素子および第２半導体素子を備える、
ことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１半導体素子は、コレクタ端子とベース端子が接続された第２ＮＰＮバイポーラトランジスタであり、
前記第２半導体素子は、コレクタ端子とベース端子が接続された第３ＮＰＮバイポーラトランジスタであり、
前記第２ＮＰＮバイポーラトランジスタのエミッタ端子と、前記第３ＮＰＮバイポーラトランジスタのコレクタ端子とが接続されている、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１半導体素子は、コレクタ端子とベース端子が接続された第２ＮＰＮバイポーラトランジスタであり、
前記第２半導体素子は、コレクタ端子とベース端子が接続された第２ＰＮＰバイポーラトランジスタであり、
前記第２ＮＰＮバイポーラトランジスタのエミッタ端子と、前記第２ＰＮＰバイポーラトランジスタのエミッタ端子とが接続されている、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記第１半導体素子は、コレクタ端子とベース端子が接続された第２ＰＮＰバイポーラトランジスタであり、
前記第２半導体素子は、コレクタ端子とベース端子が接続された第２ＮＰＮバイポーラトランジスタであり、
前記第２ＰＮＰバイポーラトランジスタのコレクタ端子と、前記第２ＮＰＮバイポーラトランジスタのコレクタ端子とが接続されている、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項７】
前記第１半導体素子は、コレクタ端子とベース端子が接続された第２ＰＮＰバイポーラトランジスタであり、
前記第２半導体素子は、コレクタ端子とベース端子が接続された第３ＰＮＰバイポーラトランジスタであり、
前記第２ＰＮＰバイポーラトランジスタのコレクタ端子と、前記第３ＰＮＰバイポーラトランジスタのエミッタ端子とが接続されている、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項８】
前記第１半導体素子および前記第２半導体素子は、それぞれ互いに直列に接続されたダイオードである、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項９】
前記バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧は、１．４Ｖである、
ことを特徴とする請求項３から８のいずれか一項に記載の半導体集積回路。
【請求項１０】
一端が電源端子に接続され、他端が前記第１バイポーラトランジスタのベース端子と、前記第１半導体素子とに接続された第１抵抗と、
一端が基準電圧端子に接続され、他端が前記第２バイポーラトランジスタのベース端子と、前記第２半導体素子とに接続された第２抵抗と
を更に備え、
前記第１抵抗は、前記第２抵抗の抵抗値と等しい抵抗値を有する、
ことを特徴とする請求項３から９のいずれか一項に記載の半導体集積回路。
【請求項１１】
一端が前記電源端子に接続された第３抵抗と、
前記第３抵抗と直列に接続され、他端が前記基準電圧端子に接続された第４抵抗と
を更に備え、
前記第３抵抗と前記第４抵抗の接続点が前記第１バイポーラトランジスタと前記第２バイポーラトランジスタとの接続点に接続され、
前記第３抵抗は、前記第４抵抗の抵抗値と等しい抵抗値を有する、
ことを特徴とする請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧生成回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
アナログ信号を扱う半導体集積回路においては、基準電圧を生成する基準電圧生成回路を有することが多い。基準電圧生成回路で生成する基準電圧には、比較器（コンパレータ）の基準電圧に使用されるなど絶対値の精度が要求される場合と、電位差の基準電圧として使われるなど絶対値精度はさほど必要とされない場合とがある。例えば、特許文献１に記載の基準電圧Ｖｒｅｆ１は、ある程度の電流供給能力は必要であるが、電圧の絶対値精度は必要とされない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１９９１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基準電圧を生成する基準電圧生成回路として、抵抗分圧やオペアンプによるボルテージフォロワが知られている。抵抗分圧は、回路構成はシンプルであるが、電流能力が不足する。オペアンプによるボルテージフォロワは、出力電圧の絶対値精度はよいものの、回路が複雑になり、半導体集積回路で構成する場合にレイアウト面積が大きくなってしまう。本発明は、絶対値精度をさほど必要としない用途に有用な、ある程度大きな電流を供給できるとともに、レイアウト面積を抑制できる基準電圧回路を有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、基準電圧生成回路を有する半導体集積回路であって、電圧生成回路は、第１バイポーラトランジスタと、第１バイポーラトランジスタと直列に接続された第２バイポーラトランジスタと、第１バイポーラトランジスタのベース端子と第２バイポーラトランジスタのベース端子との間に、バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧を設定する設定部と、を備えることを特徴とする半導体集積回路を提供する。
【０００６】
第１バイポーラトランジスタは、第１ＮＰＮバイポーラトランジスタであり、第２バイポーラトランジスタは、第１ＰＮＰバイポーラトランジスタであり、第１ＮＰＮバイポーラトランジスタのエミッタ端子と、第１ＰＮＰバイポーラトランジスタのエミッタ端子との間の接続ノードを基準電圧に設定してよい。
【０００７】
設定部は、互いに直列に接続された第１半導体素子および第２半導体素子を備えてよい。
【０００８】
第１半導体素子は、コレクタ端子とベース端子が接続された第２ＮＰＮバイポーラトランジスタであり、第２半導体素子は、第３ＮＰＮバイポーラトランジスタであり、第２ＮＰＮバイポーラトランジスタのエミッタ端子と、第３ＮＰＮバイポーラトランジスタのコレクタ端子とが接続されてよい。
【０００９】
第１半導体素子は、コレクタ端子とベース端子が接続された第２ＮＰＮバイポーラトランジスタであり、第２半導体素子は、コレクタ端子とベース端子が接続された第２ＰＮＰバイポーラトランジスタであり、第２ＮＰＮバイポーラトランジスタのエミッタ端子と、第２ＰＮＰバイポーラトランジスタのエミッタ端子とが接続されてよい。
【００１０】
第１半導体素子は、コレクタ端子とベース端子が接続された第２ＰＮＰバイポーラトランジスタであり、第２半導体素子は、コレクタ端子とベース端子が接続された第２ＮＰＮバイポーラトランジスタであり、第２ＰＮＰバイポーラトランジスタのコレクタ端子と、第２ＮＰＮバイポーラトランジスタのコレクタ端子とが接続されてよい。
【００１１】
第１半導体素子は、コレクタ端子とベース端子が接続された第２ＰＮＰバイポーラトランジスタであり、第２半導体素子は、コレクタ端子とベース端子が接続された第３ＰＮＰバイポーラトランジスタであり、第２ＰＮＰバイポーラトランジスタのコレクタ端子と、第３ＰＮＰバイポーラトランジスタのエミッタ端子とが接続されてよい。
【００１２】
第１半導体素子および第２半導体素子は、それぞれ互いに直列に接続されたダイオードであってよい。
【００１３】
バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧は、１．４Ｖであってよい。
【００１４】
基準電圧生成回路は、一端が電源端子に接続され、他端が第１バイポーラトランジスタのベース端子と、第１半導体素子とに接続された第１抵抗と、一端が基準電圧端子に接続され、他端が第２バイポーラトランジスタのベース端子と、第２半導体素子とに接続された第２抵抗とを更に備え、第１抵抗は、第２抵抗の抵抗値と等しい抵抗値を有してよい。
【００１５】
基準電圧生成回路は、一端が電源端子に接続された第３抵抗と、第３抵抗と直列に接続され、他端が基準電圧端子に接続された第４抵抗とを更に備え、第３抵抗と第４抵抗の接続点が第１バイポーラトランジスタと第２バイポーラトランジスタとの接続点に接続され、第３抵抗は、第４抵抗の抵抗値と等しい抵抗値を有してよい。
【００１６】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１７】
【図１】実施例１に係る増幅回路２００の構成の一例を示す。
【図２】比較例１に係る増幅回路５００の構成を示す。
【図３】比較例２に係る増幅回路５００の構成を示す。
【図４】オペアンプＯｐａｍｐ２の回路例を示す。
【図５】実施例１に係る基準電圧生成回路１００の動作時の状態の一例を示す。
【図６】実施例１に係る基準電圧生成回路１００の動作時の状態の一例を示す。
【図７】実施例１に係る基準電圧生成回路１００の動作時の状態の一例を示す。
【図８】実施例２に係る基準電圧生成回路１００の構成の一例を示す。
【図９】実施例３に係る基準電圧生成回路１００の構成の一例を示す。
【図１０】実施例４に係る基準電圧生成回路１００の構成の一例を示す。
【図１１】実施例５に係る基準電圧生成回路１００の構成の一例を示す。
【発明を実施するための形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
［実施例１］
図１は、実施例１に係る増幅回路２００の構成の一例を示す。本例の増幅回路２００は、基準電圧生成回路１００および増幅部１５０を備える。基準電圧生成回路１００は、半導体集積回路の一例である。
【００２０】
基準電圧生成回路１００は、増幅部１５０に接続された出力端子ＯＵＴを基準電圧に設定する。基準電圧生成回路１００は、電流バッファ回路１１０を備える。本例の基準電圧生成回路１００は、抵抗値の等しい抵抗分圧用の抵抗Ｒ３および抵抗Ｒ４を備え、電源電圧Ｖｄｄの半分の電圧を基準電圧Ｖｒｅｆとして出力する。本例の抵抗Ｒ３および抵抗Ｒ４は、５００ｋΩの抵抗値を有する。本例の電源電圧Ｖｄｄは５Ｖに設定されている。
【００２１】
電流バッファ回路１１０は、電源電圧Ｖｄｄに設定された電源端子と、グラウンド電圧ＧＮＤに設定された基準電圧端子との間に直列に接続された第１バイポーラトランジスタおよび第２バイポーラトランジスタを備える。また、電流バッファ回路１１０は、第１バイポーラトランジスタのベース端子と第２バイポーラトランジスタのベース端子との間に設定部１０を備える。本例の電流バッファ回路１１０は、第１バイポーラトランジスタとしてバイポーラトランジスタＮＰＮ１を、第２バイポーラトランジスタとしてバイポーラトランジスタＰＮＰ１を備える。
【００２２】
バイポーラトランジスタＮＰＮ１およびバイポーラトランジスタＰＮＰ１は、電源端子と基準電圧端子との間において、この順で直列に接続される。つまり、バイポーラトランジスタＮＰＮ１およびバイポーラトランジスタＰＮＰ１は、互いのエミッタ端子が接続されている。バイポーラトランジスタＮＰＮ１とバイポーラトランジスタＰＮＰ１との接続点は、抵抗Ｒ３と抵抗Ｒ４との接続点に接続される。また、バイポーラトランジスタＮＰＮ１のコレクタ端子は電源端子に接続され、バイポーラトランジスタＰＮＰ１のコレクタ端子は基準電圧端子に接続される。
【００２３】
設定部１０は、バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧を設定する。例えば、バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧とは、電流バッファ回路１１０の有する第１バイポーラトランジスタおよび第２バイポーラトランジスタのベース・エミッタ間電圧の和に相当する大きさの電圧である。また、バイポーラトランジスタ２個分のベース・エミッタ間電圧相当の電圧とは、動作中のバイポーラトランジスタのベース・エミッタ間電圧の２倍に相当する電圧であってよい。設定部１０は、直列に接続された第１半導体素子および第２半導体素子を備える。本例の設定部１０は、第１半導体素子としてバイポーラトランジスタＮＰＮ２を、第２半導体素子としてバイポーラトランジスタＮＰＮ３を備える。即ち、バイポーラトランジスタＮＰＮ１のベース端子と、バイポーラトランジスタＰＮＰ１のベース端子との間には、バイポーラトランジスタＮＰＮ２およびバイポーラトランジスタＮＰＮ３が直列に接続される。
【００２４】
バイポーラトランジスタＮＰＮ２は、ダイオード接続されて、バイポーラトランジスタＮＰＮ１のベース端子とバイポーラトランジスタＰＮＰ１のベース端子との間に、ベース・エミッタ間電圧を設定する。ここで、バイポーラトランジスタＮＰＮ２のコレクタ端子は、バイポーラトランジスタＮＰＮ２のベース端子に接続される。即ち、バイポーラトランジスタＮＰＮ２は、ベース・コレクタショートによってダイオード接続されている。バイポーラトランジスタＮＰＮ２のエミッタ端子は、バイポーラトランジスタＮＰＮ３のコレクタ端子に接続される。
【００２５】
バイポーラトランジスタＮＰＮ３は、ダイオード接続されて、バイポーラトランジスタＮＰＮ１のベース端子とバイポーラトランジスタＰＮＰ１のベース端子との間に、ベース・エミッタ間電圧を設定する。バイポーラトランジスタＮＰＮ３のベース端子は、バイポーラトランジスタＮＰＮ３のコレクタ端子に接続される。即ち、バイポーラトランジスタＮＰＮ３は、ベース・コレクタショートによってダイオード接続されている。
【００２６】
抵抗Ｒ１は、一端が電源端子に接続され、他端がバイポーラトランジスタＮＰＮ１のベース端子と、バイポーラトランジスタＮＰＮ２のコレクタ端子に接続されている。本例の抵抗Ｒ１は２５０ｋΩの抵抗値を有する。即ち、抵抗Ｒ１は、抵抗Ｒ３の半分の抵抗値を有する。
【００２７】
抵抗Ｒ２は、一端が基準電圧端子に接続され、他端がバイポーラトランジスタＰＮＰ１のベース端子と、バイポーラトランジスタＮＰＮ３のエミッタ端子に接続されている。本例の抵抗Ｒ２は、抵抗Ｒ１と同一の抵抗値を有する。本例の抵抗Ｒ２は２５０ＫΩの抵抗値を有する。即ち、抵抗Ｒ２は、抵抗Ｒ４の半分の抵抗値を有する。
【００２８】
増幅部１５０は、インダクタＬに流れる電流を電圧に変換し、その電圧信号を増幅する回路を有する。増幅部１５０は、オペアンプＯｐａｍｐ１、抵抗Ｒ，Ｒ５，Ｒ６およびインダクタＬを備える。
【００２９】
オペアンプＯｐａｍｐ１は、インダクタＬに流れる電流を抵抗Ｒで変換した電圧を増幅する。オペアンプＯｐａｍｐ１の正転入力端子には、基準電圧生成回路１００が生成した基準電圧Ｖｒｅｆが入力される。オペアンプＯｐａｍｐ１の反転入力端子には、抵抗Ｒ６が接続される。また、オペアンプＯｐａｍｐ１の帰還抵抗として、抵抗Ｒ５がオペアンプＯｐａｍｐ１の反転入力端子と出力端子間に設けられる。
【００３０】
以上の通り、基準電圧生成回路１００は、バイポーラトランジスタＮＰＮ１のエミッタ端子と、バイポーラトランジスタＰＮＰ１のエミッタ端子との間の接続ノードに接続された出力端子ＯＵＴの電圧を基準電圧Ｖｒｅｆに設定する。また、本例の基準電圧生成回路１００は、オペアンプ等を用いない簡易な構成により、出力端子ＯＵＴの電圧を基準電圧Ｖｒｅｆに設定できる。特に本例の基準電圧生成回路１００は、電流能力を必要とする電源電圧Ｖｄｄの１／２電圧を出力する基準電圧生成回路に利用可能である。
【００３１】
［比較例１］
図２は、比較例１に係る増幅回路５００の構成を示す。本例の増幅回路５００は、基準電圧生成回路４００および増幅部４５０を備える。
【００３２】
基準電圧生成回路４００は、抵抗Ｒ３および抵抗Ｒ４を有する。抵抗Ｒ３および抵抗Ｒ４は、直列に接続される。抵抗Ｒ３および抵抗Ｒ４の接続ノードから、抵抗分圧によって設定された基準電圧が出力される。本例の抵抗Ｒ３および抵抗Ｒ４は、同一の抵抗値を有する。よって、基準電圧生成回路４００は、電源電圧Ｖｄｄの１／２の大きさの電圧を基準電圧として出力する。この場合、基準電圧生成回路４００の出力端子ＯＵＴのインピーダンスが、抵抗Ｒ３と抵抗Ｒ４の分圧抵抗で決まっているので、インダクタＬに流れる電流が出力端子ＯＵＴに流れ込むか、もしくは流れ出すことがある。その場合、基準電圧生成回路４００の出力端子ＯＵＴの電圧が電源電圧Ｖｄｄ近くまで上昇する、もしくはＧＮＤ近くに落ちることがある。
【００３３】
［比較例２］
図３は、比較例２に係る増幅回路５００の構成を示す。本例の増幅回路５００は、基準電圧生成回路４００の出力端子ＯＵＴに電流供給能力を付与するために、抵抗分圧で構成した電源電圧の１／２電圧をオペアンプＯｐａｍｐ２でインピーダンス変換している。この場合、基準電圧生成回路４００の出力端子ＯＵＴの電圧は、電源電圧Ｖｄｄ近くまで上昇する、もしくはＧＮＤ近くに落ちてしまう恐れがなくなるが、オペアンプＯｐａｍｐ２を構成するために素子数が増え回路が複雑になる。
【００３４】
図４は、オペアンプＯｐａｍｐ２の回路例を示す。オペアンプＯｐａｍｐ２は、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ５およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ５で構成される。このように、オペアンプＯｐａｍｐ２は多数のＭＯＳトランジスタを有する。比較例２に係る基準電圧生成回路４００は、オペアンプＯｐａｍｐ２を有するので、素子数が増え回路が複雑となる。基準電圧生成回路４００の回路が複雑となると、レイアウト面積が大きくなり、コストも大きくなる。
【００３５】
図５は、実施例１に係る基準電圧生成回路１００の動作時の状態の一例を示す。本例の基準電圧生成回路１００は、基準電圧生成回路１００の出力端子ＯＵＴに電流が流れない場合について示されている。なお、同図において示される電流値はあくまで一例であり、特に今回示した電流値に限られるものではない。
【００３６】
本例では、基準電圧生成回路１００の出力端子ＯＵＴからは電流が流れない場合を想定しているので、基準電圧生成回路１００の出力端子ＯＵＴに流れる電流は０μＡである。
【００３７】
電圧Ｖ１は、バイポーラトランジスタＮＰＮ１のベース端子における電圧である。電圧Ｖ２は、バイポーラトランジスタＰＮＰ１のベース端子における電圧である。バイポーラトランジスタＮＰＮ２およびバイポーラトランジスタＮＰＮ３のベース・エミッタ間電圧を各々０．７Ｖとしている。この場合、バイポーラトランジスタＮＰＮ１のベース端子と、バイポーラトランジスタＰＮＰ１のベース端子との間の電圧は１．４Ｖとなる。よって、バイポーラトランジスタＮＰＮ２およびバイポーラトランジスタＮＰＮ３で構成されるバイポーラトランジスタ２個分のベース・エミッタ間電圧Ｖｂｅは以下の式で表される。
Ｖｂｅ＝Ｖ１−Ｖ２＝０．７Ｖ＋０．７Ｖ＝ｌ．４Ｖ
【００３８】
ここで、電源電圧Ｖｄｄを５Ｖとして、抵抗Ｒ１および抵抗Ｒ２の抵抗値が等しい場合、バイポーラトランジスタＮＰＮ１のベース端子と電源端子との間の電圧が１．８Ｖとなり、バイポーラトランジスタＰＮＰ１のベース端子とＧＮＤとの間の電圧は１．８Ｖとなる。
【００３９】
この場合、抵抗Ｒ１、バイポーラトランジスタＮＰＮ２、バイポーラトランジスタＮＰＮ３および抵抗Ｒ２には、７．２μＡの電流が流れる。また、抵抗Ｒ３および抵抗Ｒ４には５μＡの電流が流れる。
【００４０】
出力端子ＯＵＴに電流が流れない場合、バイポーラトランジスタＮＰＮ１のエミッタ電流は、バイポーラトランジスタＰＮＰ１のエミッタ電流と等しくなる。この時、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄを抵抗Ｒ３および抵抗Ｒ４で分圧した電圧であるため、基準電圧Ｖｒｅｆが以下の式で表される。
【数１】
2017138801.tif 000003
よって、本例の基準電圧生成回路１００は、出力端子ＯＵＴに電流が流れない場合、理想的には出力端子ＯＵＴを２．５Ｖに設定できる。
【００４１】
図６は、実施例１に係る基準電圧生成回路１００の動作時の状態の一例を示す。なお、同図において示される電流値はあくまで一例であり、特に今回示した電流値に限られるものではない。
【００４２】
本例の基準電圧生成回路１００は、出力端子ＯＵＴから電流が流れ出した場合であり、出力端子ＯＵＴを２．５Ｖに近い基準電圧Ｖｒｅｆ'に設定する。一例において、出力端子ＯＵＴから流れ出す電流は１００μＡを想定している。基準電圧生成回路１００の出力端子ＯＵＴから流れ出る１００μＡの電流は、バイポーラトランジスタＮＰＮ１のエミッタ端子から供給されている。即ち、バイポーラトランジスタＮＰＮ１はオンしている。
【００４３】
ここで、バイポーラトランジスタＮＰＮ２およびバイポーラトランジスタＮＰＮ３で構成されるバイポーラトランジスタ２個分のベース・エミッタ間電圧Ｖｂｅは、図５の場合と同様に、以下の式で表される。
Ｖｂｅ＝Ｖｌ−Ｖ２＝０．７Ｖ＋０．７Ｖ＝ｌ．４Ｖ
【００４４】
バイポーラトランジスタＮＰＮ１およびバイポーラトランジスタＰＮＰ１がオンするための最小ベース・エミッタ間電圧を０．７Ｖとする。また、バイポーラトランジスタＮＰＮ１のベース・エミッタ間電圧＋バイポーラトランジスタＰＮＰ１のベース・エミッタ間電圧は、
Ｖ１'−Ｖ２'＝Ｖｂｅ＝１．４Ｖ
となる。なお、電圧Ｖ１'は、バイポーラトランジスタＮＰＮ１のベース端子の電圧である。電圧Ｖ２'は、バイポーラトランジスタＰＮＰ１のベース端子の電圧である。
【００４５】
バイポーラトランジスタＮＰＮ１がオンしていることから、
バイポーラトランジスタＮＰＮ１のベース・エミッタ間電圧＞０．７Ｖ
を満たす。よって、
バイポーラトランジスタＰＮＰ１のベース・エミッタ間電圧＜０．７Ｖ
となり、バイポーラトランジスタＰＮＰ１はオフしている。
【００４６】
ここで、バイポーラトランジスタＮＰＮ１のベース・エミッタ間電圧＝０．８Ｖ、バイポーラトランジスタＮＰＮ１の直流電流増幅率ｈＦＥ＝１００とすると、
ＰＮＰ１のベース・エミッタ間電圧＝ｌ．４Ｖ−０．８Ｖ＝０．６Ｖ
ＮＰＮ１のベースに流れ込む電流＝１００μＡ／１００＝１ｕＡ
となる。
【００４７】
抵抗Ｒ１に流れる電流をＩＲ１とし、抵抗Ｒ２に流れる電流をＩＲ２とすると、以下の式が成り立つ。
ＩＲ１＝ＩＲ２＋１ｕＡ
Ｖ１'＝基準電圧Ｖｒｅｆ'＋ＮＰＮ１のベース・エミッタ間電圧＝Ｖｒｅｆ'＋０．８Ｖ
Ｖ２'＝基準電圧Ｖｒｅｆ'−ＰＮＰ１のベース・エミッタ間電圧＝Ｖｒｅｆ'−０．６Ｖ
【数２】
2017138801.tif 000004
【００４８】
これらの式を解くと、
Ｖｒｅｆ'＝２．２７５Ｖ
ＩＲ１＝７．７μＡ
ＩＲ２＝６．７μＡ
が得られる。
【００４９】
以上の通り、基準電圧生成回路１００は、出力端子ＯＵＴから１００μＡの電流が流れ出る場合であっても、基準電圧Ｖｒｅｆ'がＧＮＤ近くに落ちることなく２．２７５Ｖに設定される。即ち、基準電圧生成回路１００は、出力端子ＯＵＴから１００μＡの電流が流れ出る場合であっても、簡易な構成で基準電圧Ｖｒｅｆ'を２．５Ｖに近い値に設定できる。なお、抵抗Ｒ３および抵抗Ｒ４に流れる電流は、５Ｖ／（５００ｋΩ＋５００ｋΩ）＝５ｕＡ程度と小さいため無視している。
【００５０】
図７は、実施例１に係る基準電圧生成回路１００の動作時の状態の一例を示す。なお、同図において示される電流値はあくまで一例であり、特に今回示した電流値に限られるものではない。
【００５１】
本例の基準電圧生成回路１００は、出力端子ＯＵＴに電流が流れ込んだ場合であり、出力端子ＯＵＴを２．５Ｖに近い基準電圧Ｖｒｅｆ"に設定する。一例において、出力端子ＯＵＴに流れ込む電流は１００μＡを想定している。出力端子ＯＵＴから流れ込む１００ｕＡの電流は、バイポーラトランジスタＰＮＰ１のエミッタ端子に流れ込んでいる。即ち、バイポーラトランジスタＰＮＰ１はオンしている。
【００５２】
ここで、バイポーラトランジスタＮＰＮ２およびバイポーラトランジスタＮＰＮ３で構成されるバイポーラトランジスタ２個分のベース・エミッタ間電圧Ｖｂｅは、図５の場合と同様に、以下の式で表される。
Ｖｂｅ＝Ｖｌ"−Ｖ２"＝０．７Ｖ＋０．７Ｖ＝ｌ．４Ｖ
【００５３】
バイポーラトランジスタＮＰＮ１およびバイポーラトランジスタＰＮＰ１がオンするための最小ベース・エミッタ間電圧を０．７Ｖとする。また、ＮＰＮ１のベース・エミッタ間電圧＋ＰＮＰ１のベース・エミッタ間電圧は、
Ｖ１"−Ｖ２"＝Ｖｂｅ＝１．４Ｖ
となる。なお、電圧Ｖ１"は、バイポーラトランジスタＮＰＮ１のベース端子の電圧である。電圧Ｖ２"は、バイポーラトランジスタＰＮＰ１のベース端子の電圧である。
【００５４】
バイポーラトランジスタＰＮＰ１がオンしているから、
バイポーラトランジスタＰＮＰ１のベース・エミッタ間電圧＞０．７Ｖ
を満たす。よって、
バイポーラトランジスタＮＰＮ１のベース・エミッタ間電圧＜０．７Ｖ
となり、バイポーラトランジスタＮＰＮ１はオフしている。
【００５５】
ここで、バイポーラトランジスタＰＮＰ１のベース・エミッタ間電圧＝０．８Ｖ、バイポーラトランジスタＰＮＰ１の直流電流増幅率ｈＦＥ＝１５０とすると、
ＮＰＮ１のベース・エミッタ間電圧＝１．４Ｖ−０．８Ｖ＝０．６Ｖ
ＰＮＰ１のベースから流れ出す電流＝１００μＡ／１５０＝０．６６７ｕＡ
となる。
【００５６】
抵抗Ｒ１に流れる電流をＩＲ１とし、抵抗Ｒ２に流れる電流をＩＲ２とすると、以下の式が成り立つ。
ＩＲ１＋０．６６７ｕＡ＝ＩＲ２
Ｖ１"＝基準電圧Ｖｒｅｆ"＋ＮＰＮ１のベース・エミッタ関電圧＝Ｖｒｅｆ"＋０．６Ｖ
Ｖ２"＝基準電圧Ｖｒｅｆ"−ＰＮＰ１のベース・エミッタ間電圧＝Ｖｒｅｆ"−０．８Ｖ
【数３】
2017138801.tif 000005
【００５７】
これらの式を解くと、
Ｖｒｅｆ"＝２．６８３Ｖ、
ＩＲ１＝６．８６８μＡ、
ＩＲ２＝７．５３２μＡ
が得られる。
【００５８】
以上の通り、基準電圧生成回路１００は、出力端子ＯＵＴから１００μＡの電流が流れ込んだ場合であっても、基準電圧Ｖｒｅｆ"が電源電圧Ｖｄｄ近くまで上昇することなく、２．６８３Ｖに設定される。即ち、基準電圧生成回路１００は、出力端子ＯＵＴに１００μＡの電流が流れ込んだ場合であっても、簡易な構成で基準電圧Ｖｒｅｆ"を２．５Ｖに近い値に設定できる。なお、抵抗Ｒ３および抵抗Ｒ４に流れる電流は、５Ｖ／（５００ｋΩ＋５００ｋΩ）＝５ｕＡ程度と小さいため無視している。
【００５９】
［実施例２］
図８は、実施例２に係る基準電圧生成回路１００の構成の一例を示す。本例の基準電圧生成回路１００は、抵抗Ｒ１側に配置された第１半導体素子としてバイポーラトランジスタＮＰＮ２を備え、抵抗Ｒ２側に配置された第２半導体素子としてバイポーラトランジスタＰＮＰ２を備える点で実施例１の基準電圧生成回路１００と異なる。その他の構成は、実施例１に係る基準電圧生成回路１００と同一である。本例のバイポーラトランジスタＮＰＮ２のエミッタ端子は、バイポーラトランジスタＰＮＰ２のエミッタ端子と接続されている。
【００６０】
［実施例３］
図９は、実施例３に係る基準電圧生成回路１００の構成の一例を示す。本例の基準電圧生成回路１００は、抵抗Ｒ１側に配置された第１半導体素子としてバイポーラトランジスタＰＮＰ２を備え、抵抗Ｒ２側に配置された第２半導体素子としてバイポーラトランジスタＮＰＮ２を備える点で実施例１の基準電圧生成回路１００と異なる。その他の構成は、実施例１に係る基準電圧生成回路１００と同一である。本例のバイポーラトランジスタＰＮＰ２のコレクタ端子は、バイポーラトランジスタＮＰＮ２のコレクタ端子と接続されている。
【００６１】
［実施例４］
図１０は、実施例４に係る基準電圧生成回路１００の構成の一例を示す。本例の基準電圧生成回路１００は、抵抗Ｒ１側に配置された第１半導体素子としてバイポーラトランジスタＰＮＰ２を備え、抵抗Ｒ２側に配置された第２半導体素子としてバイポーラトランジスタＰＮＰ３を備える点で実施例１の基準電圧生成回路１００と異なる。その他の構成は、実施例１に係る基準電圧生成回路１００と同一である。本例のバイポーラトランジスタＰＮＰ２のコレクタ端子は、バイポーラトランジスタＰＮＰ３のエミッタ端子と接続されている。
【００６２】
以上の通り、設定部１０として動作する第１半導体素子および第２半導体素子は、バイポーラトランジスタＮＰＮ１とバイポーラトランジスタＮＰＮ２の組み合わせに限られず、バイポーラトランジスタＮＰＮおよびバイポーラトランジスタＰＮＰのいずれかの組み合わせであってもよい。このような構成であっても、基準電圧生成回路１００は、簡易な構成で、出力端子ＯＵＴを２．５Ｖに近くの基準電圧Ｖｒｅｆに設定できる。
【００６３】
［実施例５］
図１１は、実施例５に係る基準電圧生成回路１００の構成の一例を示す。第１半導体素子および第２半導体素子として、２個のダイオードＤ１，Ｄ２を備える点で実施例１の基準電圧生成回路１００と異なる。このような構成であっても、基準電圧生成回路１００は、出力端子ＯＵＴを２．５Ｖに近い基準電圧Ｖｒｅｆに設定できる。本例のダイオードＤ１，Ｄ２は、アノード側が電源端子側となるように接続される。但し、ダイオードのバイポーラトランジスタＮＰＮ１およびバイポーラトランジスタＰＮＰ１に対する素子間バラつきを考えると、ダイオード２個を用いるよりも、バイポーラトランジスタ２個の組み合わせの方が好ましい場合がある。
【００６４】
以上の通り、本明細書に係る基準電圧生成回路１００は、バイポーラトランジスタの電流増幅機能を利用し、簡素な構成で電流能力を付与した電源電圧のほぼ１／２の電圧を出力する基準電圧を生成できる。基準電圧生成回路１００は、Ｏｐａｍｐを使った構成をとらなくても、簡素な構成で基準電圧に電流供給能力を付与できる。
【００６５】
例えば、本明細書に開示された基準電圧生成回路１００は、漏電遮断器などに用いられる零相変流器（ＺＣＴ）等に利用される。零相変流器（ＺＣＴ）は、一端に基準となる電圧（Ｖｒｅｆ１）を印加する必要があるが、必要なのはＺＣＴの両端の電位差なので、この基準となる電圧（Ｖｒｅｆ１）を高精度に決める必要はない。即ち、基準となる電圧（Ｖｒｅｆ１）が多少ふらついても、ＺＣＴの両端の電圧がそれぞれ測定可能な範囲に入っていればよい。ここで、オペアンプによるボルテージフォロワを使えば、変動のない基準電圧を設定可能であるが、オペアンプのレイアウト面積が大きいので、コストが増加する。よって、このような用途においては、必要な仕様を満たすのであれば、簡易な構成で半導体チップに占める面積を小さくした方が、コストを低減できる。
【００６６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６８】
１０  設定部
１００  基準電圧生成回路
１１０  電流バッファ回路
１５０  増幅部
２００  増幅回路
４００  基準電圧生成回路
４５０  増幅部
５００  増幅回路
【図１】
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【図２】
2017138801.tif 000007
【図３】
2017138801.tif 000008
【図４】
2017138801.tif 000009
【図５】
2017138801.tif 000010
【図６】
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【図７】
2017138801.tif 000012
【図８】
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【図９】
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【図１０】
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【図１１】
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