(57)【要約】【課題】測定精度を向上させることができる。【解決手段】  制御回路によりパルス生成および切断が制御されたパルスは、パルス分配回路とCP回路に供給される。パルス分配回路は、１つのパルスから、互いにオーバーラップしない２以上のパルスに分配して、CBCM回路に供給する。CBCM回路は、擬似インバータと呼ばれる測定コア回路の出力に、測定対象となる容量素子が接続されて、構成されている。CP回路は、非測定MISFETのチャネルが蓄積状態から反転状態へと遷移するようなパルスをゲート電極に入力し、ゲート絶縁膜と半導体基板界面の再結合を中心として働くトラップを介して流れるCP電流を基板側からモニタする。本開示は、例えば、MISFETのゲート絶縁膜の特性を評価する半導体集積回路に適用することができる。【選択図】図１
2017138130.tif 000002
【特許請求の範囲】
【請求項１】
周波数変調可能なパルス生成回路と、
前記パルス生成回路からの出力パルスが分岐入力され、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM(Charge Based Capacitance Measurement)回路およびDCBCM(Difference CBCM)回路の少なくともどちらかの回路と、
前記パルス生成回路からの出力パルスが分岐入力されるゲート電極を有する少なくとも１つ以上の非測定MISFET（Metal Insulator Semiconductor Field Effect Transistor）と
を備える半導体集積回路。
【請求項２】
前記パルス生成回路、前記回路、および前記非測定MISFETは同一半導体基板上に形成される
請求項１に記載の半導体集積回路。
【請求項３】
外部より入力されるリファレンスパルスをトリガとして一定数のパルス生成および切断を制御する制御回路と、
前記リファレンスパルスと位相を同期させるPLL（Phase Locked Loop）またはDLL(Digital Locked Loop)回路と
をさらに備える請求項２に記載の半導体集積回路。
【請求項４】
直流電圧印加端子からの直流電圧と前記パルス生成回路からのパルス入力とを切り替えるスイッチを
さらに備える請求項２に記載の半導体集積回路。
【請求項５】
前記CBCM回路が備えられている場合、
前記CBCM回路において、前段回路で互いにオーバーラップしない少なくとも３つ以上のパルスに分岐された後、前記パルスの１つは、疑似インバータのPMISFETに、前記パルスの１つは、前記疑似インバータのNMISFETに、前記パルスの１つは、被測定対象容量の対向電極に入力される
請求項２に記載の半導体集積回路。
【請求項６】
前記DCBCM回路が備えられている場合、
前記DCBCM回路において、前段回路で互いにオーバーラップしない４つのパルスに分岐された後、前記パルスは、それぞれ２つの充放電の入力端子と２つのゲート電極に制御入力される
請求項２に記載の半導体集積回路。
【請求項７】
前記非測定MISFETのゲート絶縁膜において、チャージポンピング電流を計測する場合、前記ゲート絶縁膜のWellは、ドレインとソースから分離されており、少なくとも前記パルス生成回路、前記制御回路、および前記回路のWellから分離されている
請求項２に記載の半導体集積回路。
【請求項８】
前記非測定MISFETにおいて、ドレイン、ソース、Well端子が分離されている
請求項２に記載の半導体集積回路。
【請求項９】
前記パルス生成回路は、リングオシレータ回路を含む
請求項１に記載の半導体集積回路。
【請求項１０】
前記非測定MISFETのチャージポンピング電流を計測する際に、前記非測定MISFETのWell電圧をゲートパルス電圧よりも大きくすることで実効ゲート電圧を負電圧に制御してチャージポンピング電流を計測する
請求項１に記載の半導体集積回路。
【請求項１１】
信号処理回路が、
周波数変調可能なパルス生成回路からの出力パルスを、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM回路およびDCBCM回路の少なくともどちらかの回路に分岐入力し、
前記パルス生成回路からの出力パルスを、ゲート電極を有する少なくとも１つ以上の非測定MISFETに分岐入力する
信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体集積回路および信号処理方法に関し、特に、測定精度を向上させることができるようにした半導体集積回路および信号処理方法に関する。
【背景技術】
【０００２】
MISFETのゲート絶縁膜の特性を評価する有効な手法として、Charge Based Capacitance Measurement(以下、CBCM法と称する)およびチャージポンピング法(以下、CP法と称する)がよく知られている。
【０００３】
CBCM法は微小容量を測定することが可能であることを特徴とし、元々は微小なMetal配線間容量を測定する手法として開発されたが、先端プロセスのゲート絶縁膜容量測定手法としても有効であることが知られている（非特許文献１参照）。CP法はゲート絶縁膜と半導体基板界面にプロセス工程中に生成される欠陥を起因とした界面準位密度を算出する有効な手法としてよく知られており、CP法によって算出された界面準位密度によってゲート絶縁膜生成工程のプロセス制御性をモニタすることができる（非特許文献２参照）。CBCM法およびCP法に共通することとしてパルス入力が必要であることが挙げられる。
【０００４】
一方、CP法においては、MISFETのチャネルが蓄積状態から反転状態へと遷移するようなパルスをゲート電極に入力しゲート絶縁膜と半導体基板界面の再結合中心として働くトラップを介して流れるチャージポンピング電流を基板側からモニタする。入力パルスに関しては外部パルスジェネレータ(以下、パルジェネと称する)からパルス供給して測定することが多いが、測定対象となるMISFETと同一基板にリングオシレータ(以下、ROと称する)を搭載し内部回路からパルス供給して測定している例も報告されている。
【０００５】
一般的に使用されているパルジェネの場合、パルスの最大出力周波数が数M〜数十MHz程度であるため、先端プロセスにおける非常に薄いゲート絶縁膜評価においてはゲートリークにより低周波容量測定が困難であり、今後ますます容量測定精度確保が困難になる懸念がある。
【０００６】
また、パルジェネは標準的な量産ラインの測定システム(In-lineテスタ)には付設していないためCBCM法やCP法の量産常時適用は困難である。そこで、同一半導体基板にROを搭載すればパルジェネが不要となり量産時にCBCM法とCP法を適用することが可能となるかもしれない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】J. C. Chen, B. W. McGaughy, D. Sylvester, and C. Hu, “An on-chip attofarad interconnect charge-based capacitance measurement (CBCM) technique,” in IEDM Tech. Dig., 1996, pp. 3.4.1-3.4.4./ Yao-Wen Chang, Hsing-Wen Chang, Chung-Hsuan Hsieh, Han-Chao Lai, Tao-Cheng Lu, Wenchi Ting, Joseph Ku, and Chih-Yuan Lu, "A Novel Simple CBCM Method Free From Charge Injection-Induced Errors" in IEEE ELECTRON DEVICE LETTERS, VOL. 25, NO. 5, MAY 2004 pp.262-264
【非特許文献２】G.Groeseneken, H.E.Meas, N.Beltran, and R.T.DeKeersmaecher,”A Reliable Approach to Charge-Pumping Measurements in MOS Transistors,” IEEE Trans. Electron. Dev., Vol.ED-31, pp.42-53, 1984.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、CBCM法とCP法では必ずしも最適な周波数が一致するとは限らないためCBCM法とCP法でそれぞれにROを必要とする可能性があり、実装面積が増大したり、測定PAD数が増加してしまっていた。
【０００９】
本開示は、このような状況に鑑みてなされたものであり、測定精度を向上させることができるものである。
【課題を解決するための手段】
【００１０】
本技術の一側面の半導体集積回路は、周波数変調可能なパルス生成回路と、前記パルス生成回路からの出力パルスが分岐入力され、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM(Charge Based Capacitance Measurement)回路およびDCBCM(Difference CBCM)回路の少なくともどちらかの回路と、前記パルス生成回路からの出力パルスが分岐入力されるゲート電極を有する少なくとも１つ以上の非測定MISFET（Metal Insulator Semiconductor Field Effect Transistor）とを備える。
【００１１】
前記パルス生成回路、前記回路、および前記非測定MISFETは同一半導体基板上に形成される。
【００１２】
外部より入力されるリファレンスパルスをトリガとして一定数のパルス生成および切断を制御する制御回路と、前記リファレンスパルスと位相を同期させるPLL（Phase Locked Loop）またはDLL(Digital Locked Loop)回路とをさらに備える。
【００１３】
直流電圧印加端子からの直流電圧と前記パルス生成回路からのパルス入力とを切り替えるスイッチをさらに備える。
【００１４】
前記CBCM回路が備えられている場合、前記CBCM回路において、前段回路で互いにオーバーラップしない少なくとも３つ以上のパルスに分岐された後、前記パルスの１つは、疑似インバータのPMISFETに、前記パルスの１つは、前記疑似インバータのNMISFETに、前記パルスの１つは、被測定対象容量の対向電極に入力される。
【００１５】
前記DCBCM回路が備えられている場合、前記DCBCM回路において、前段回路で互いにオーバーラップしない４つのパルスに分岐された後、前記パルスは、それぞれ２つの充放電の入力端子と２つのゲート電極に制御入力される。
【００１６】
前記非測定MISFETのゲート絶縁膜において、チャージポンピング電流を計測する場合、前記ゲート絶縁膜のWellは、ドレインとソースとに分離されており、少なくとも前記パルス生成回路、前記制御回路、および前記回路のWellから分離されている。
【００１７】
前記非測定MISFETにおいて、ドレイン、ソース、Well端子が分離されている。
【００１８】
前記パルス生成回路は、リングオシレータ回路を含むことができる。
【００１９】
前記非測定MISFETのチャージポンピング電流を計測する際に、前記非測定MISFETのWell電圧をゲートパルス電圧よりも大きくすることで実効ゲート電圧を負電圧に制御してチャージポンピング電流を計測することができる。
【００２０】
本技術の一側面の信号処理方法は、信号処理回路が、 周波数変調可能なパルス生成回路からの出力パルスを、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM回路およびDCBCM回路の少なくともどちらかの回路に分岐入力し、前記パルス生成回路からの出力パルスを、ゲート電極を有する少なくとも１つ以上の非測定MISFETに分岐入力する。
【００２１】
本技術の一側面においては、周波数変調可能なパルス生成回路からの出力パルスが、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM回路およびDCBCM回路の少なくともどちらかの回路に分岐入力される。そして、前記パルス生成回路からの出力パルスが、ゲート電極を有する少なくとも１つ以上の非測定MISFETに分岐入力される。
【発明の効果】
【００２２】
本技術によれば、測定精度を向上させることができる。
【００２３】
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
【図面の簡単な説明】
【００２４】
【図１】本技術を適用した半導体集積回路の構成例を示すブロック図である。
【図２】CBCM回路の構成例とタイミングチャートを示す図である。
【図３】CP回路の構成例とタイミングチャートを示す図である。
【図４】本技術の半導体集積回路の他の構成例を示すブロック図である。
【図５】本技術の半導体集積回路の他の構成例を示すブロック図である。
【図６】本技術の半導体集積回路の他の構成例を示すブロック図である。
【図７】本技術の半導体集積回路の他の構成例を示すブロック図である。
【図８】パルス生成回路による周波数変調を説明する図である。
【図９】制御回路の詳細な構成例を示す回路図である。
【図１０】パルス分配回路の詳細な構成例を示す回路図である。
【図１１】パルス分配回路のタイミングチャートを示す図である。
【図１２】Pulsed VgIdをモニタする場合のCP回路の構成例を示す回路図である。
【図１３】本技術のDCBCM回路の構成例とタイミングチャートを示す図である。
【発明を実施するための形態】
【００２５】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。
【００２６】
＜本技術の信号処理回路＞
図１は、本技術を適用した半導体集積回路の構成例を示すブロック図である。図１の例の回路は、CBCM(Charge Based Capacitance Measurement)法とCP（チャージポンピング）法とを同一回路システム内に実現したゲート絶縁膜の総合評価回路である。
【００２７】
図１の半導体集積回路１１は、パルス生成回路２１、制御回路２２、PLL/DLL回路２３、パルス分配回路２５、CBCM回路２６、およびCP回路２７を含むように構成されている。
【００２８】
パルス生成回路２１は、例えば、RO(リングオシレータ)を含むように構成され、周波数変調可能である。パルス生成回路２１は、パルスを生成し、生成したパルスを制御回路２２に供給している。制御回路２２は、PLL/DLL回路２３により位相が同期されたリファレンスパルスをトリガとして、一定数のパルス生成および切断を制御する。PLL（Phase Locked Loop）/DLL(Digital Locked Loop)回路２３は、外部から入力されるリファレンスパルスと位相を同期させ、位相を同期させたリファレンスパルスを、制御回路２２に入力する。
【００２９】
制御回路２２によりパルス生成および切断が制御されたパルスは、パルス分配回路２５とCP回路２７に供給される。パルス分配回路２５は、１つのパルスから、オーバーラップしない２以上のパルスに分配して、CBCM回路２６に供給する。
【００３０】
CBCM回路２６は、擬似インバータと呼ばれる測定コア回路の出力に、測定対象となる容量素子が接続されて、構成されている。CBCM回路２６は、容量（Gate容量または配線間容量など）を測定する。
【００３１】
CP回路２７は、非測定MISFET（Metal Insulator Semiconductor Field Effect Transistor）のチャネルが蓄積状態から反転状態へと遷移するようなパルスをゲート電極に入力し、ゲート絶縁膜と半導体基板界面の再結合を中心として働くトラップを介して流れるCP電流を基板側からモニタする。CP回路２７は、チャージポンピング電流をモニタ（測定）するが、図６を参照して後述するように、直流電圧印加時のゲート電圧−ドレイン電流特性（以下、VgId）と、パルス印加時のVgId(以下、Pulsed VgId)も測定することができる。なお、チャージポンピング電流やVgIdは、CBCM回路２６でも測定することが可能である。
【００３２】
以上のように構成される半導体集積回路１１においては、パルス生成回路２１を測定対象ゲート絶縁膜と同一半導体基板上に形成し、それだけでなく、周波数を可変にするようにしたので、CBCM法およびCP法で最適な周波数が異なるような場合でも、１つのパルス生成回路２１から供給することが可能である。すなわち、CBCM法、およびCP法を同時実現可能となり、ゲート絶縁膜の総合的な評価が本技術の回路のみで可能となる。
【００３３】
また、半導体集積回路１１においては、制御回路２２を搭載することにより、パルス生成回路２１から供給されるパルスの周波数を測定することなく、CBCM法が可能となる。すなわち、内部パルス生成回路を搭載する場合、通常発振周波数を外部測定器により測定することが必要であるが、量産ラインの測定システムには、周波数測定器が付設されていることも稀であるため、量産時の常時周波数測定が困難であった。しかしながら、この制御回路２２により、外部から発振周波数を測定する必要がなくなる。
【００３４】
また、半導体集積回路１１においては、CBCM法において、２つのパルスが必要でかつ互いにオーバーラップしないことが必須であるが、パルス生成回路２１から供給される１つのパルスを、オーバーラップしない２つ以上のパルスへ分岐させるパルス分配回路２５を搭載するようにした。このパルス分配回路２５はCBCM回路２６の近接に配置することが望ましい。これにより、外部パルスジェネレータ使用時には制御困難であった２つ以上のパルスを互いにオーバーラップしないように制御することが、高周波測定でも可能である。
【００３５】
さらに、半導体集積回路１１においては、CP法において、被測定ゲート絶縁膜の基板側に直流バイアスを印加制御することで、内部パルスでもCP法を実現することができる。すなわち、CP法では、１回のパルス入力時に蓄積状態から反転状態へ遷移させる必要があり、つまり、負電圧から正電圧へ変化するパルス入力が必要であるが、内部回路でこのようなパルスを生成することが困難であった。これに対して、本技術においては、正電圧のパルス印加時に基板側電圧をパルス電圧よりも大きな電圧を印加するように制御することで、ゲート絶縁膜に実効的に負電圧を印加することが可能となる。上述したパルス生成回路２１、制御回路２２、パルス分配器２５を度測定対象ゲート絶縁膜と同一半導体基板上に形成することで、同一回路システムでゲート絶縁膜の総合評価が可能となる。なお、本回路が形成される半導体基板は一部構成元素が異なっていてもよく、結晶構造が異なる部分を含んでいてもよい。
【００３６】
以下、本技術について、具体的に説明していく。
【００３７】
図２は、図１のCBCM回路２６の構成例とタイミングチャートを示す図である。図２Ａの例においては、CBCM回路２６の構成例が示されている。図２Ａの例において、×印は、端子（ピン）を表している。
【００３８】
CBCM回路２６は、PMISFET３１およびNMISFET３２からなる擬似インバータと呼ばれる測定コア回路の出力に、測定対象となる容量素子、すなわち、DUT（Device Under Test）３３が接続されている。PMISFET３１およびNMISFET３２のゲートに、図２Ｂに示されるように、オーバーラップしない２つのクロックを入力し、その際に、DUT３３に充放電される電流が擬似インバータのVDD- VSS（GND）間に流れる。この充放電電流をモニタすることで、DUT３３を測定することができる。
【００３９】
図２Ｂの例においては、CBCM回路２６のP-MOS３１に入力されるクロックCLKPと、N-MOS３２に入力されるクロックCLKNのタイミングチャートが示されている。
【００４０】
PMISFET３１がON(0)から、OFF(VDD)になった後に、NMISFET３２がOFF(0)からON(VDD)になり、NMISFET３２がON(VDD)から、OFF(0)になった後に、PMISFET３１がOFF(VDD)から、ON(0)になるように、すなわち、PMISFET３１とN-MOS３２が同時にONにならないように、パルス分配回路２５は、クロックCLKPとクロックCLKNとを分配して、CBCM回路２６に出力することができる。
【００４１】
図３は、CP回路２７の構成例とタイミングチャートを示す図である。図３Ａの例においては、CP回路２７の構成例が示されている。図３Ａの例において、×印は、端子（ピン）を表している。
【００４２】
CP回路２７は、チャネルが蓄積状態から反転状態へと遷移するようなパルスを、測定対象のMISFET(NMOS DUT)４１のゲート電極に入力し、ゲート絶縁膜と半導体基板界面の再結合中心として働くトラップを介して流れるチャージポンピング電流Icp（図中Ａが示される）が基板側からモニタされる回路である。なお、チャージピング電流を計るこの例の場合、図３Ａの回路に示されるように、ゲート絶縁膜のWellは、ドレインとソースから分離されており、少なくともパルス生成回路２１、制御回路２２、およびCBCM回路２６のWellから分離されている。
【００４３】
図３Ｂにおいては、MISFET４１に入力されるパルスVgと、ステップ電圧で変えていく直流電圧（基板側電流）Vbと、実効的に酸化膜にかかる波形（Vg-Vb）が示されている。すなわち、（Vg-Vb）が、酸化膜の電圧を示す。
【００４４】
図４は、本技術の半導体集積回路の他の構成例を示すブロック図である。図４の例においては、最小構成の例が示されている。
【００４５】
図４の半導体集積回路５１は、パルス生成回路２１、パルス分配回路２５、CBCM回路２６、およびCP回路２７を備える点は、図１の半導体集積回路１１と共通している。図４の半導体集積回路５１は、制御回路２２、PLL/DLL回路２３が除かれている点が、図１の半導体集積回路１１と異なっている。
【００４６】
すなわち、図４の半導体集積回路５１においては、パルス生成回路２１、パルス分配回路２５、CBCM回路２６、およびCP回路２７(被測定MISFET４１)が同一半導体基板上に構成され、１つのパルス生成回路２１をCBCM法とCP法で共有されることが特徴となる。なお、CBCM回路２６が２つ以上、被測定MISFET４１が２つ以上、並列に配置されていてもよい。
【００４７】
図５は、本技術の半導体集積回路の他の構成例を示すブロック図である。
【００４８】
図５の半導体集積回路１０１は、パルス生成回路２１、制御回路２２、PLL/DLL回路２３、パルス分配回路２５、CBCM回路２６、およびCP回路２７を備える点は、図１の半導体集積回路１１と共通している。図５の半導体集積回路１０１は、パルス分配回路１１１およびDCBCM(Difference Charge Based Capacitance Measurement)回路１１２が追加されている点が、図１の半導体集積回路１１と異なっている。
【００４９】
パルス分配回路１１１は、パルス分配回路２５と基本的に同様に構成され、１つのパルスから、DCBCM回路１１２に適した４つのパルスに分配して、DCBCM回路１１２に出力する。DCBCM回路１１２は、測定対象となる容量素子２つが接続された差動対回路の出力である容量差分をモニタするように構成されている。
【００５０】
なお、図５の例においては、CBCM回路２６、DCBCM回路１１２、CP回路２７の組み合わせ例が示されているが、CBCM回路２６、DCBCM回路１１２の組み合わせでもよいし、その組み合わせが複数で構成されていてもよい。また、DCBCM回路１１２、CP回路２７の組み合わせでもよいし、その組み合わせが複数で構成されていてもよい。さらに、組み合わせでなくても、そのうちの少なくとも１つが複数で構成されていてもよい。すなわち、最小構成としては、CBCM回路２６、DCBCM回路１１２の少なくともどちらか１つとCP回路２７があればよい。
【００５１】
図６は、本技術の半導体集積回路の他の構成例を示すブロック図である。
【００５２】
図６の半導体集積回路１５１は、パルス生成回路２１、制御回路２２、PLL/DLL回路２３、パルス分配回路２５、CBCM回路２６、およびCP回路２７を備える点は、図１の半導体集積回路１１と共通している。図６の半導体集積回路１５１は、直流電圧印加端子１６１と、スイッチ１６２および１６３とが追加されている点が、図１の半導体集積回路１１と異なっている。
【００５３】
すなわち、直流電圧印加端子１６１は、CP回路２７の被測定MISFET４１のゲート電極に、直流電圧を印加するための端子である。スイッチ１６２および１６３は、パルス生成回路２１からのパルスと、直流電圧印加端子１６１からのパルスとを切り替えるためのスイッチである。
【００５４】
このように構成することで、非測定MISFET４１において、直流電圧印加時のゲート電圧−ドレイン電流特性（以下、VgId）とパルス印加時のVgId(以下、Pulsed VgId)の比較が同一回路（すなわち、半導体集積回路１５１）で可能となる。
【００５５】
図７は、本技術の半導体集積回路の他の構成例を示すブロック図である。
【００５６】
図７の半導体集積回路２０１は、パルス生成回路２１、制御回路２２、PLL/DLL回路２３、パルス分配回路２５、CBCM回路２６、CP回路２７、パルス分配回路１１１、およびDCBCM回路１１２を備えている点は、図５の半導体集積回路１０１と共通している。
【００５７】
図７の半導体集積回路２０１は、図６の直流電圧印加端子１６１と、スイッチ１６２および１６３とが追加されている点が、図５の半導体集積回路１０１と異なっている。
【００５８】
すなわち、図７の半導体集積回路２０１は、図５および図６の合成回路である。
【００５９】
図８は、パルス生成回路２１による周波数変調を説明する図である。図８の例においては、縦軸が周波数であり、横軸が周波数変調のための制御電圧である。パルス生成回路２１は、例えば、Voltage Control Oscillator(VCO)など一般的な発振回路で実現することができるが、図８に示すように、発振周波数を2桁から3桁（図８においては、2.3桁）程度変調させることで、最適測定周波数が異なるCBCM法とCP法においてもパルス生成回路２１を共有することが可能である。
【００６０】
図９は、制御回路２２の詳細な構成例を示す回路図である。なお、実際には、図９の例の回路には、制御回路２２だけでなく、PLL/DLL回路２３も含まれている
【００６１】
図９の制御回路２２は、スタートストップ部２５１、分配部２５２、およびＡＮＤ回路２５３で構成されている。
【００６２】
スタートストップ部２５１には、パルス生成回路２１からのパルスと、外部から遅い周波数のパルス(Start from SMU)が入力される。スタートストップ部２５１は、遅い周波数が入ってくるとそれに同期して、発振がスタートし、遅い周波数がとまると、それに同期して、発振が止まる。分配部２５２、パルスを数えて、立ち下がったときのタイミングで、数えたパルスだけを出力する。ＡＮＤ回路２５３は、パルス生成回路２１からのパルスに、分配器２５２からのパルスを足して、CBCM回路２６またはCP回路２７に出力する。
【００６３】
なお、パルス入力の開始終了を制御する回路であれば、図９の構成に限らない。
【００６４】
図１０は、パルス分配回路２５の詳細な構成例を示す回路図である。なお、図１０の例においては、１つのパルスが、３つのパルスに分岐される例である。
【００６５】
パルス分配回路２５は、１つのパルスから、３つのパルスに分岐する。パルス分配回路２５は、ＮＡＮＤ回路３０１、インバータ３０２乃至３０８、ＮＡＮＤ回路３０９、ＮＯＲ回路３１０、P-MOS３１１、およびN-MOS３１２、DUT３１３を含むように構成される。また、パルス分配回路２５は、ＮＡＮＤ回路３２１、ＮＡＮＤ回路３２２、インバータ３２３、インバータ３２４、P-MOS３２５、N-MOS３２６、ＮＯＲ回路３３１、ＮＡＮＤ回路３３２、インバータ３３３、インバータ３３４、P-MOS３３５、およびN-MOS３３６を含むように構成される。
【００６６】
ＮＡＮＤ回路３０１に、パルス生成回路２１からのパルスと選択信号（enable）とが入力され、ＮＡＮＤ回路３０１乃至容量３１３から、図１１Ａまたは図１１Ｂに示されるように、CLKPおよびCLKNが出力される。
【００６７】
P-MOS３２５およびN-MOS３２６と、P-MOS３３５およびN-MOS３３６で、それぞれトランスファーゲートを作っており、各トランスファーゲートに、V1とV2の電圧が入力されることで、図１１Ｂに示されるように、CLK DUTが出力される。
【００６８】
なお、図１０のパルス分配回路２５においては、CIEF_ENABLEをLOWにすることで、図１１Ａに示されるように、CLKPおよびCLKNの２つのクロックを出力することができ、CIEF_ENABLEをHIGHにすることで、図１１Ｂに示されるように、CLKP、CLKN、CLKDUTの３つのクロックを出力することができる。
【００６９】
なお、図１０の回路構成は、一例であり、２つ以上のオーバーラップしないパルスへ分岐する回路であれば、図１０の構成に限らない。
【００７０】
図１２は、CP回路において、Pulsed VgIdをモニタする場合の例を示す回路図である。
【００７１】
図１２のCP回路２７においては、MISFET３５１のゲートにパルスVgを入力し、MISFET３５１のソースに、Vs電圧をあたえ、MISFET３５１のドレインに、Vd電圧を与えて、ドレイン側で、電流Idをモニタすることで、Pulsed VgIdをモニタすることができる。Pulsed VgIdをモニタ（計測）する場合のこの例においては、図１２の回路に示されるように、非測定MISFET３５１において、ドレイン、ソース、Well端子が分離されている。
【００７２】
図１３は、本技術のDCBCM回路の構成例を示す回路図である。
【００７３】
図１３の例において、DCBCM回路１１２は、Vcharge1を印加するVDDに接続されるDUT４０１−１およびTr４０２−１と、その対であるVcharge2を印加するVDDに接続されるDUT４０１−２およびTr４０２−２と、出力部２４とからなる差動対回路である。
【００７４】
DCBCM回路１１２には、DUT４０１−１およびDUT４０１−２として、容量(MOS-C（ゲート容量）,MIS-C（MIS型）,Comb-C（MOM型配線）など)が配置されている。Tr４０２−１およびTr４０２−２は、トランジスタであり、Tr４０２−１およびTr４０２−２には、それぞれ、Vset１およびVset２のパルスが印加される。Ｉ１またはＩ２の少なくともどちらか一方がモニタされる。
【００７５】
図１３Ｂのタイミングチャートに示されるように、Phase1は、寄生容量をクリアするためのPhaseであり、Phase2は、実際に容量差を求めるためのPhaseである。図１３Ｂにおいて、Vcharge1, Vcharge2, Vset１, Vset２のパルスが印加される。Vcharge1およびVcharge2は、交互に反転する充放電の入力端子に入力される信号である。Vset１, Vset２はゲート電極に入力される制御信号である。Vcharge1およびVcharge2は、一方がオンであると他方がオフとなる充放電を行い、切り替えの際（反転の際）に、エッジのところで差分だけ電流が流れる。そのとき出力されるI１は、DUT４０１−１およびDUT４０１−２の容量値差に比例しており、ΔC=ΔI/(VDD*f)より、DUT４０１−１およびDUT４０１−２の容量値差を求めることができる。なお、fは、入力パルス周波数である。
【００７６】
DUT４０１−１およびDUT４０１−２の容量値差は、I１またはI2をモニタして計測される。
【００７７】
なお、本明細書におけるCBCM法やDCBCM法の被測定容量はゲート絶縁膜だけではなく、各種容量素子や配線間容量などの寄生容量単位であってもよい。
【００７８】
以上のように、本技術の半導体集積回路によれば、独立にCBCM法およびCP法を測定する場合と比べても測定精度を向上させることができる。また、パルス生成回路２１、制御回路２２、およびパルス分配器２５を複数の測定対象ゲート絶縁膜で共有することにより、実装面積やPAD数削減が可能である。これにより、製品チップ内への搭載が容易となり、Chip by Chipの特性取得が可能で、特性解析効率が向上する。
【００７９】
一般的な量産テストシステムで評価可能であり、パルスジェネレータや周波数測定器の設備導入コストの削減効果がある。また、複数の測定対象ゲート絶縁膜の測定端子を設置することで、CBCM法とCP法の並列同時測定が可能であり、独立にテストする場合と比較して、テスト時間を短縮することで、テストコスト削減効果がある。
【００８０】
さらに、パルス生成回路２１、制御回路２２、およびパルス分配器２５を複数の測定対象ゲート絶縁膜と同一半導体基板上に形成し、CP法において、非測定ゲート絶縁膜の基板側に直流バイアスを印加制御することで、内部パルスでCP測定手法を適用することで、同一回路システムにおいて、CBCM法、およびCP法を同時実現可能となり、ゲート絶縁膜の総合的な評価が本技術の回路のみで可能となる。
【００８１】
なお、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【００８２】
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００８３】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８４】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００８５】
なお、本技術は以下のような構成も取ることができる。
（１）  周波数変調可能なパルス生成回路と、
前記パルス生成回路からの出力パルスが分岐入力され、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM(Charge Based Capacitance Measurement)回路およびDCBCM(Difference CBCM)回路の少なくともどちらかの回路と、
前記パルス生成回路からの出力パルスが分岐入力されるゲート電極を有する少なくとも１つ以上の非測定MISFET（Metal Insulator Semiconductor Field Effect Transistor）と
を備える半導体集積回路。
（２）  前記パルス生成回路、前記回路、および前記非測定MISFETは同一半導体基板上に形成される
前記（１）に記載の半導体集積回路。
（３）  外部より入力されるリファレンスパルスをトリガとして一定数のパルス生成および切断を制御する制御回路と、
前記リファレンスパルスと位相を同期させるPLL（Phase Locked Loop）またはDLL(Digital Locked Loop)回路と
をさらに備える前記（１）または（２）に記載の半導体集積回路。
（４）  直流電圧印加端子からの直流電圧と前記パルス生成回路からのパルス入力とを切り替えるスイッチを
さらに備える前記（３）に記載の半導体集積回路。
（５）  前記CBCM回路が備えられている場合、
前記CBCM回路において、前段回路で互いにオーバーラップしない少なくとも３つ以上のパルスに分岐された後、前記パルスの１つは、疑似インバータのPMISFETに、前記パルスの１つは、前記疑似インバータのNMISFETに、前記パルスの１つは、被測定対象容量の対向電極に入力される
前記（１）乃至（４）のいずれかに記載の半導体集積回路。
（６）  前記DCBCM回路が備えられている場合、
前記DCBCM回路において、前段回路で互いにオーバーラップしない４つのパルスに分岐された後、前記パルスは、それぞれ２つの充放電の入力端子と２つのゲート電極に制御入力される
前記（１）乃至（５）のいずれかに記載の半導体集積回路。
（７）  前記非測定MISFETのゲート絶縁膜において、チャージポンピング電流を計測する場合、前記ゲート絶縁膜のWellは、ドレインとソースから分離されており、少なくとも前記パルス生成回路、前記制御回路、および前記回路のWellから分離されている  （１）乃至（６）のいずれかに記載の半導体集積回路。
（８）  前記非測定MISFETにおいて、ドレイン、ソース、Well端子が分離されている
前記（１）乃至（７）のいずれかに記載の半導体集積回路。
（９）  前記パルス生成回路は、リングオシレータ回路を含む
前記（１）乃至（８）のいずれかに記載の半導体集積回路。
（１０）  前記非測定MISFETのチャージポンピング電流を計測する際に、前記非測定MISFETのWell電圧をゲートパルス電圧よりも大きくすることで実効ゲート電圧を負電圧に制御してチャージポンピング電流を計測する
前記（１）乃至（９）のいずれかに記載の半導体集積回路。
（１１）  半導体集積回路が、
周波数変調可能なパルス生成回路からの出力パルスを、互いにオーバーラップしない少なくとも２つ以上のパルスに分岐させる回路を経由する少なくとも１つ以上のCBCM回路およびDCBCM回路の少なくともどちらかの回路に分岐入力し、
前記パルス生成回路からの出力パルスを、ゲート電極を有する少なくとも１つ以上の非測定MISFETに分岐入力する
信号処理方法。
【符号の説明】
【００８６】
１１  半導体集積回路，  ２１  パルス生成回路，  ２２  制御回路，  ２３  PLL/DLL回路，  ２５  パルス分配回路，  ２６  CBCM回路，  ２７  CP回路，  ３１  PMISFET，  ３２  NMISFET，  ３３  DUT，  ４１  MISFET，  ５１  半導体集積回路，  １０１  半導体集積回路，  １１１  パルス分配回路，  １１２ DCBCM回路，  １５１  半導体集積回路，  １６１  直流電圧印加端子，  １６２，１６３  スイッチ，  ２０１  半導体集積回路，  ２５１  スタートストップ部，  ２５２  分配部，  ２５３  ＡＮＤ回路，  ３５１  MISFET，  ４０１−１，４０１−２  DUT，  ４０２−１，４０２−２  Tr
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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