(57)【要約】【課題】外周領域における電界集中を効果的に緩和した半導体装置を提供できる。【解決手段】素子領域において、第１導電型の第１半導体領域上に形成された第２導電型の第２半導体領域と、前記第２半導体領域上に形成された第１導電型の第３半導体領域と、前記第３半導体領域の表面から前記第２半導体領域を貫通するように形成されるトレンチと、前記第２半導体領域と接し、前記トレンチよりも深く形成された第２導電型の第４半導体領域と、前記第２半導体領域および前記第３半導体領域と電気的に接続されたソース電極と、前記素子領域の周囲に配置され、前記第２半導体領域よりも深い位置に達する段差を有する外周領域と、最も外側に位置する前記トレンチの外周側に配置され、前記第２半導体領域と接し、かつ前記段差が形成する角部を覆って形成される第５半導体領域とを備え、前記ソース電極は、前記段差に沿って外周側に延伸する。【選択図】図１
2017220644.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成される第１導電型の第１半導体領域と、
素子領域において、前記第１半導体領域上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域上に選択的に形成された第１導電型の第３半導体領域と、
前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通し、前記第１半導体領域に達するように形成されるトレンチと、
前記トレンチ内に形成されたゲート電極と、
前記第２半導体領域と接し、前記トレンチよりも深く形成された第２導電型の第４半導体領域と、
前記第２半導体領域および前記第３半導体領域と電気的に接続されたソース電極と、
前記基板の裏面に形成されたドレイン電極と、
前記素子領域の周囲に配置され、前記第２半導体領域よりも深い位置に達する段差を有する外周領域と、
最も外側に位置する前記トレンチの外周側に配置され、前記第２半導体領域と接し、かつ前記段差が形成する角部を覆って形成される第５半導体領域と、を備え、
前記ソース電極は、前記段差に沿って外周側に向かって延伸することを特徴とする半導体装置。
【請求項２】
前記ソース電極の外周側の端部の位置は、
前記第５半導体領域の外周側の端部の位置と同じか、またはそれよりも前記素子領域に近いことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にトレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが、パワー半導体素子として使用されている。ＳｉＣを用いたＭＯＳＦＥＴの構造は、例えば特許文献１に記載されている。この半導体装置（ＭＯＳＦＥＴ）は、縦型パワーデバイスからなるＳｉＣ半導体装置として、トレンチゲート型のＭＯＳＦＥＴである。
【０００３】
ＳｉＣはＳｉと比べ、絶縁破壊電界強度が１０倍大きい。この特長を利用して、素子特性を向上させるように素子の構造を最適化すると、ＳｉＣ中にはＳｉの絶縁破壊電界強度の十倍に近い電界が存在する。このため、絶縁破壊電界強度に近い電界が発生するＳｉＣ部分に接したゲート酸化膜中においても電界が発生し、その強度は酸化膜の絶縁破壊電界強度を越えることから、酸化膜中で絶縁破壊が生じる。またトレンチゲート構造では、特にゲートトレンチ底部の角部分で電界集中が生じる。
【０００４】
このような問題を解決するために、特許文献１に示される半導体装置のように、ｎ型エピタキシャル層に形成されたゲートトレンチの両側にソーストレンチを形成し、当該ソーストレンチの周囲にｐ型領域を形成することで、ゲートトレンチよりも深い位置にｐ型領域を形成し、ゲートトレンチ底部の角部分での電界集中を緩和することが可能である。
【０００５】
また、半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の外周領域に電界緩和リング（ＦＬＲ：Field Limiting Ring）を配置する構造が採用されている。ＦＬＲによって素子領域の周囲に発生する電界集中を緩和して、半導体装置の耐圧向上が図られている（例えば、特許文献２参照）。
【０００６】
特許文献２に係る半導体装置の外周領域では、製造初期段階ではセル領域と同様に、ｎ−型ドリフト層の上部にｐ型ベース領域が形成されている。その後、ｐ型ベース領域を貫通してｎ−型ドリフト層に達するように凹部が形成されることでメサ構造とされている。このため、セル領域から離れた位置ではｎ＋型ソース領域およびｐ型ベース領域が除去され、ｎ−型ドリフト層が露出させられている。
【０００７】
このように、外周領域を凹部が形成されたメサ構造とした場合、ｎ−型ドリフト層内において、この凹部によって形成される角部に電界集中が生じるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−１１０４０２号公報
【特許文献２】特開２０１３−２５８３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで本発明は、外周領域における電界集中を効果的に緩和した半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、基板と、前記基板上に形成される第１導電型の第１半導体領域と、素子領域において、前記第１半導体領域上に形成された第２導電型の第２半導体領域と、前記第２半導体領域上に選択的に形成された第１導電型の第３半導体領域と、前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通し、前記第１半導体領域に達するように形成されるトレンチと、前記トレンチ内に形成されたゲート電極と、前記第２半導体領域と接し、前記トレンチよりも深く形成された第２導電型の第４半導体領域と、前記第２半導体領域および前記第３半導体領域と電気的に接続されたソース電極と、前記基板の裏面に形成されたドレイン電極と、前記素子領域の周囲に配置され、前記第２半導体領域よりも深い位置に達する段差を有する外周領域と、最も外側に位置する前記トレンチの外周側に配置され、前記第２半導体領域と接し、かつ前記段差が形成する角部を覆って形成される第５半導体領域と、を備え、前記ソース電極は、前記段差に沿って外周側に向かって延伸することを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、外周領域における電界集中を効果的に緩和した半導体装置を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、詳細に説明する。但し、図面は模式的なものであり、寸法比などは現実のものとは異なることに留意すべきである。従って、具体的な寸法比などは以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための例示であって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の実施の形態は、要旨を逸脱しない範囲内で種々変更して実施できる。
【００１４】
本発明の実施形態に係る半導体装置１は、図１に示すように、素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２が主面に定義された第１導電型の半導体基体１０を備える。
【００１５】
半導体基体１０は、半導体基板１及び半導体基板１上に配置された第１半導体領域（ドリフト層）２を有する。半導体基板１は、例えばシリコン（Ｓｉ）基板やシリコンカーバイト（ＳｉＣ）基板などである。半導体基体１０は、例えば第１導電型の半導体基板１上に第１導電型のドリフト層２がエピタキシャル成長された構造である。図１に示したように、半導体基体１０の主面には、素子領域１０１の上面よりも外周領域１０２の上面が低くなるように、素子領域１０１と外周領域１０２との境界近傍で段差（角部２１）が設けられ、メサ構造部２２が形成されている。このため、半導体基体１０の膜厚は、素子領域１０１よりも外周領域１０２で薄く形成されている。
図１に示した半導体装置では、素子領域１０１よりも外周領域１０２においてドリフト層２が薄く形成されている。外周領域１０２では、複数の第２導電型のＦＬＲ２０が、互いに離間して素子領域１０１の周囲を多重に囲んで、ドリフト層２の上部の一部に選択的に形成されている。  
【００１６】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。即ち、半導体基体１０が、高濃度ｎ型の半導体基板１上に低濃度ｎ型のドリフト層２が形成された構造とする。
【００１７】
素子領域では、半導体基体１０の表面から第１導電型の第３半導体領域（ソース層）４と第２導電型の第２半導体領域（ボディ層）３とを貫通するトレンチ５が形成される。トレンチ５の外底面は、少なくともドリフト層２の内部に到達し、トレンチ５の外側面は、ドリフト層２とボディ層３とソース層４とに隣接する。
【００１８】
互いに隣り合うトレンチ５間には、トレンチ５の底部よりも深い位置まで第２導電型の第４半導体領域（第１のディープボディ層）６ａが形成される。この第１のディープボディ層６ａは、ボディ層３と接し、ボディ層３の底部よりも半導体基板１に向かって深い位置となるように形成されている。
【００１９】
最も外側に位置するトレンチ５の外周側にも、トレンチ５の底部よりも深い位置まで第２導電型の第５半導体領域（第２のディープボディ層）６ｂが形成される。この第２のディープボディ層６ｂも、最も外側に位置するトレンチ５の外周側に形成されるボディ層３に接し、外周領域１０２の段差が形成する角部２１を覆って、さらに外周領域の外側に向かってＦＬＲ２０の近傍まで伸びている。このディープボディ層６ｂが、外周領域１０２の角部２１を覆うように外周領域の外側に向かって形成されることで、外周領域１０２の角部２１の電界集中を緩和することができる。
【００２０】
トレンチ５の内底面及び内側面には、絶縁膜７を備える。絶縁膜７は、例えばシリコン酸化膜（ＳｉＯｘ膜）で形成しても良く、シリコン窒化膜（ＳｉＮ膜）等の絶縁物で形成しても良い。また、ゲート電極９が、絶縁膜７を介してトレンチ５の内部を充填するように形成される。ゲート電極９の下部は、ドリフト層２と対向するように形成され、ゲート電極９の上部は、その側面においてソース層４及びボディ層３と対向するように形成される。ゲート電極９は、ｎ型を有するポリシリコン等からなる。また、層間絶縁膜８が、トレンチ５の内部におけるゲート電極９の上部に形成される。層間絶縁膜８は、ゲート電極９と後述するソース電極１１とを電気的に絶縁する。
【００２１】
半導体基体１０の表面（図１の上面）には、ソース電極１１が形成され、ボディ層３とソース層４とにオーミック接続される。ソース電極１１は、素子領域１０１から外周領域１０２に跨って形成されており、外周領域１０２に形成される段差（角部２１）を越えてさらに外周領域の外側に向かって延伸して形成される。ソース電極１１は、外周領域１０２において半導体基体１０の段差の側面に沿って落ち込み、メサ構造部２２の底面上に形成される層間絶縁膜８上を外周領域の外側に向かって延伸する。この段差部分の特に側面は、製造過程において、ポリシリコンをエッチングで除去する際、完全に除去しきれない場合がある。このような場合、この段差部分の側面に浮いた電位が存在することで、動作が不安定になることが想定される。しかし、このような場合であっても、ソース電極１１が段差部分の側面を覆って外周領域の外側に延伸するように形成されることで、動作が不安定になることを防止することができる。外周領域１０２において、ソース電極１１の外周側の端部は、角部２１を覆って外周方向に延伸する第２のディープボディ層６ｂの外周側の端部と同じか、それよりも内側（素子領域１０１に近い側）となるように形成する。
【００２２】
また、半導体基体１０の裏面（図１の下面）には、ドレイン電極１２が形成される。ドレイン電極１２は、例えばチタン（Ｔｉ）及びニッケル（Ｎｉ）の積層構造又はＮｉ層で形成され、ソース電極１１は、アルミニウム（Ａｌ）やＡｌ−Ｓｉ合金等で形成される。
【００２３】
以上のように、本実施形態に係る半導体装置は構成される。続いて、本実施形態に係る半導体装置の製造方法について図２乃至図４を参照して説明する。
【００２４】
図２乃至４は、本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００２５】
まず、図２に示すように、ｎ＋型の半導体基板１を用意し、半導体基板１の表面上にｎ−型の半導体層をエピタキシャル成長させ、ドリフト層２を形成する。さらに、ドリフト層２の表面にボロン（Ｂ）を注入し、その後熱処理することによりＢをドリフト層２内に拡散させ、ｐ型のボディ層３を形成する。ボディ層３は、ドリフト層２と直線的な接合界面をなすように、ドリフト層２の全面にＢを注入して形成することができる。また、ボディ層３は、ドリフト層２の一部にＢを注入し、ドリフト層２と湾曲部を含む接合界面をなすように形成しても良い。なお、ボディ層３は、エピタキシャル成長により形成してもよい。
【００２６】
ドリフト層２の表面上にボディ層３を形成した後、ドリフト層２の表面からボロン（Ｂ）を注入し、その後熱処理することによりＢをドリフト層２内に拡散させ、ディープボディ層６ａ、６ｂを形成する。ディープボディ層６ａ、６ｂの底部は、ボディ層３よりもドリフト層２内部の深い位置となるように形成する。なお、ディープボディ層６ａ、６ｂと同時にＦＬＲ２０を形成する。
【００２７】
その後、ボディ層３の表面に例えばヒ素（Ａｓ）をイオン注入する。Ａｓイオンは、ボディ層３の内部に到達するように注入されるため、ソース層４が形成される。
【００２８】
次に、図３に示すように半導体基体１０に対しＲＩＥ（Reactive Ion Etching）等のドライエッチングを施し、半導体基体１０の表面からボディ層３を貫通しドリフト層２に到達する深さのトレンチ５を形成する。また、トレンチ５の形成と同時に、外周領域１０２をメサ構造とする段差をトレンチ５と同様に形成する。そのため、外周領域１０２におけるメサ構造部２２の段差の深さは、トレンチ５の深さとほぼ同じである。また、トレンチ５の底部及び外周領域１０２の段差の底部は、ディープボディ層６ａ、６ｂの底部よりも浅い（半導体基体１０の表面側に近い）。
【００２９】
その後は、図４に示すように、トレンチ５が形成された半導体基体１０に対し、半導体基体１０の表面及びトレンチ５の内壁に沿って延伸する絶縁膜７を形成する。さらに、ＬＰ−ＣＶＤ（Low-Pressure CVD）によりトレンチ５の内部と、半導体基板１０の表面上と、に絶縁膜７を介してｎ型のポリシリコン層を堆積させる。
【００３０】
次に、半導体基体１０の表面上に堆積されたポリシリコン層をエッチバックし、ゲート電極９がトレンチ５の内部に形成される。
【００３１】
次に、スパッタ工程により、ボディ層３及びソース層４が形成する平坦な表面上に層間絶縁膜８を介して金属膜を形成し、ソース電極１１を形成する。また、同様に半導体基板１の裏面上に金属膜を形成し、ドレイン電極１２を形成する。
以上により、本実施形態に係る半導体装置は完成する。
【符号の説明】
【００３２】
１・・・半導体基板
２・・・第１半導体領域（ドリフト層）
３・・・第２半導体領域（ボディ層）
４・・・第３半導体領域（ソース層）
５・・・トレンチ
６ａ・・・第４半導体領域（第１のディープボディ層）
６ｂ・・・第５半導体領域（第２のディープボディ層）
７・・・絶縁膜
８・・・層間絶縁膜
９・・・ゲート電極
１０・・・半導体基体
１１・・・ソース電極
１２・・・ドレイン電極
２０・・・ＦＬＲ
２１・・・角部
２２・・・メサ構造部
１０１・・・素子領域
１０２・・・外周領域
【図１】
2017220644.tif 000003
【図２】
2017220644.tif 000004
【図３】
2017220644.tif 000005
【図４】
2017220644.tif 000006