(57)【要約】【課題】不揮発性メモリを有する半導体装置の性能を向上させる。【解決手段】第１メモリセルは、半導体基板ＳＢ上に形成されて互いに隣合う制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１とを有し、第２メモリセルは、半導体基板ＳＢ上に形成されて互いに隣合う制御ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２とを有している。メモリゲート電極ＭＧ２の制御ゲート電極ＣＧ２に隣合う側とは反対側に形成されたサイドウォールスペーサＳＷ１ｂの幅は、メモリゲート電極ＭＧ１の制御ゲート電極ＣＧ１に隣合う側とは反対側に形成されたサイドウォールスペーサＳＷ１ａの幅よりも小さい。メモリゲート電極ＭＧ１を備える第１メモリトランジスタの中性状態におけるしきい値電圧と、メモリゲート電極ＭＧ２を備える第２メモリトランジスタの中性状態におけるしきい値電圧とは、互いに異なる。【選択図】図１
2017220510.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリの第１メモリセルおよび第２メモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板内に形成された、前記第１メモリセル用の第１導電型の第１半導体領域および第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第１ゲート絶縁膜を介して形成された、前記第１メモリセル用の第１ゲート電極と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第２ゲート絶縁膜を介して形成された、前記第１メモリセル用の第２ゲート電極と、
前記第１ゲート電極の前記第２ゲート電極に隣合う側とは反対側に形成された第１サイドウォールスペーサと、
前記第２ゲート電極の前記第１ゲート電極に隣合う側とは反対側に形成された第２サイドウォールスペーサと、
前記半導体基板内に形成された、不揮発性メモリの第２メモリセル用の前記第１導電型の第３半導体領域および第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第３ゲート絶縁膜を介して形成された、前記第２メモリセル用の第３ゲート電極と、
前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第４ゲート絶縁膜を介して形成された、前記第２メモリセル用の第４ゲート電極と、
前記第３ゲート電極の前記第４ゲート電極に隣合う側とは反対側に形成された第３サイドウォールスペーサと、
前記第４ゲート電極の前記第３ゲート電極に隣合う側とは反対側に形成された第４サイドウォールスペーサと、
を有し、
前記第１ゲート電極および前記第２ゲート電極のうち、前記第１ゲート電極は前記第１半導体領域側に配置され、前記第２ゲート電極は前記第２半導体領域側に配置され、
前記第３ゲート電極および前記第４ゲート電極のうち、前記第３ゲート電極は前記第３半導体領域側に配置され、前記第４ゲート電極は前記第４半導体領域側に配置され、
前記第２および第４ゲート絶縁膜は、それぞれ電荷蓄積部を有し、
前記第２ゲート電極のゲート長方向における、前記第２サイドウォールスペーサの第１の幅よりも、前記第４ゲート電極のゲート長方向における、前記第４サイドウォールスペーサの第２の幅が小さく、
前記第２ゲート電極および前記第２ゲート絶縁膜を有する第１メモリトランジスタの中性状態における第１しきい値電圧と、前記第４ゲート電極および前記第４ゲート絶縁膜を有する第２メモリトランジスタの中性状態における第２しきい値電圧とが、互いに異なる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２しきい値電圧は、前記第１しきい値電圧よりも低い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１半導体領域は、第１低濃度半導体領域と、前記第１低濃度半導体領域よりも高不純物濃度の第１高濃度半導体領域とを有し、
前記第２半導体領域は、第２低濃度半導体領域と、前記第２低濃度半導体領域よりも高不純物濃度の第２高濃度半導体領域とを有し、
前記第３半導体領域は、第３低濃度半導体領域と、前記第３低濃度半導体領域よりも高不純物濃度の第３高濃度半導体領域とを有し、
前記第４半導体領域は、第４低濃度半導体領域と、前記第４低濃度半導体領域よりも高不純物濃度の第４高濃度半導体領域とを有し、
前記第１低濃度半導体領域は、前記第１サイドウォールスペーサの下に形成され、
前記第２低濃度半導体領域は、前記第２サイドウォールスペーサの下に形成され、
前記第３低濃度半導体領域は、前記第３サイドウォールスペーサの下に形成され、
前記第４低濃度半導体領域は、前記第４サイドウォールスペーサの下に形成されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２ゲート電極のゲート長方向における、前記第２低濃度半導体領域の第１の寸法よりも、前記第４ゲート電極のゲート長方向における、前記第４低濃度半導体領域の第２の寸法が小さい、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜を介して隣合っており、
前記第３ゲート電極と前記第４ゲート電極とは、前記第４ゲート絶縁膜を介して隣合っている、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１ゲート電極のゲート長方向における、前記第１サイドウォールスペーサの第３の幅と、前記第３ゲート電極のゲート長方向における、前記第３サイドウォールスペーサの第４の幅とは、互いに同じである、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１ゲート電極および前記第１ゲート絶縁膜を有する第１制御トランジスタの第３しきい値電圧と、前記第３ゲート電極および前記第３ゲート絶縁膜を有する第２制御トランジスタの第４しきい値電圧とは、互いに同じである、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを更に備え、
前記第１ＭＩＳＦＥＴは、
前記半導体基板内に形成された、ソースまたはドレイン用の第５半導体領域および第６半導体領域と、
前記第５半導体領域と前記第６半導体領域との間の前記半導体基板上に第５ゲート絶縁膜を介して形成された第５ゲート電極と、
前記第５ゲート電極の前記第５半導体領域側に形成された第５サイドウォールスペーサと、
前記第５ゲート電極の前記第６半導体領域側に形成された第６サイドウォールスペーサと、
を有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板内に形成された、ソースまたはドレイン用の第７半導体領域および第８半導体領域と、
前記第７半導体領域と前記第８半導体領域との間の前記半導体基板上に第６ゲート絶縁膜を介して形成された第６ゲート電極と、
前記第６ゲート電極の前記第７半導体領域側に形成された第７サイドウォールスペーサと、
前記第６ゲート電極の前記第８半導体領域側に形成された第８サイドウォールスペーサと、
を有し、
前記第６ゲート絶縁膜は、前記第５ゲート絶縁膜よりも厚く、
前記第５ゲート電極のゲート長方向における、前記第５サイドウォールスペーサの第５の幅が、前記第６ゲート電極のゲート長方向における、前記第７サイドウォールスペーサの第６の幅よりも小さく、
前記第１の幅は前記第６の幅と同じであり、
前記第２の幅は前記第５の幅と同じである、半導体装置。
【請求項９】
不揮発性メモリの第１メモリセルおよび第２メモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板内に形成された、前記第１メモリセル用の第１導電型の第１半導体領域および第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第１ゲート絶縁膜を介して形成された、前記第１メモリセル用の第１ゲート電極と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第２ゲート絶縁膜を介して形成された、前記第１メモリセル用の第２ゲート電極と、
前記第１ゲート電極の前記第２ゲート電極に隣合う側とは反対側に形成された第１サイドウォールスペーサと、
前記第２ゲート電極の前記第１ゲート電極に隣合う側とは反対側に形成された第２サイドウォールスペーサと、
前記半導体基板内に形成された、不揮発性メモリの第２メモリセル用の前記第１導電型の第３半導体領域および第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第３ゲート絶縁膜を介して形成された、前記第２メモリセル用の第３ゲート電極と、
前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第４ゲート絶縁膜を介して形成された、前記第２メモリセル用の第４ゲート電極と、
前記第３ゲート電極の前記第４ゲート電極に隣合う側とは反対側に形成された第３サイドウォールスペーサと、
前記第４ゲート電極の前記第３ゲート電極に隣合う側とは反対側に形成された第４サイドウォールスペーサと、
を有し、
前記第１ゲート電極および前記第２ゲート電極のうち、前記第１ゲート電極は前記第１半導体領域側に配置され、前記第２ゲート電極は前記第２半導体領域側に配置され、
前記第３ゲート電極および前記第４ゲート電極のうち、前記第３ゲート電極は前記第３半導体領域側に配置され、前記第４ゲート電極は前記第４半導体領域側に配置され、
前記第２および第４ゲート絶縁膜は、それぞれ電荷蓄積部を有し、
前記第２ゲート電極のゲート長方向における、前記第２サイドウォールスペーサの第１の幅と、前記第４ゲート電極のゲート長方向における、前記第４サイドウォールスペーサの第２の幅とが、互いに同じであり、
前記第２ゲート電極および前記第２ゲート絶縁膜を有する第１メモリトランジスタの中性状態における第１しきい値電圧と、前記第４ゲート電極および前記第４ゲート絶縁膜を有する第２メモリトランジスタの中性状態における第２しきい値電圧とが、互いに異なり、
前記第１ゲート電極のゲート長方向における、前記第１サイドウォールスペーサの第３の幅が、前記第３ゲート電極のゲート長方向における、前記第３サイドウォールスペーサの第４の幅よりも小さい、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２しきい値電圧は、前記第１しきい値電圧よりも低い、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１半導体領域は、第１低濃度半導体領域と、前記第１低濃度半導体領域よりも高不純物濃度の第１高濃度半導体領域とを有し、
前記第２半導体領域は、第２低濃度半導体領域と、前記第２低濃度半導体領域よりも高不純物濃度の第２高濃度半導体領域とを有し、
前記第３半導体領域は、第３低濃度半導体領域と、前記第３低濃度半導体領域よりも高不純物濃度の第３高濃度半導体領域とを有し、
前記第４半導体領域は、第４低濃度半導体領域と、前記第４低濃度半導体領域よりも高不純物濃度の第４高濃度半導体領域とを有し、
前記第１低濃度半導体領域は、前記第１サイドウォールスペーサの下に形成され、
前記第２低濃度半導体領域は、前記第２サイドウォールスペーサの下に形成され、
前記第３低濃度半導体領域は、前記第３サイドウォールスペーサの下に形成され、
前記第４低濃度半導体領域は、前記第４サイドウォールスペーサの下に形成されている、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１ゲート電極のゲート長方向における、前記第１低濃度半導体領域の第１の寸法は、前記第３ゲート電極のゲート長方向における、前記第３低濃度半導体領域の第２の寸法よりも小さい、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜を介して隣合っており、
前記第３ゲート電極と前記第４ゲート電極とは、前記第４ゲート絶縁膜を介して隣合っている、半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記第１ゲート電極および前記第１ゲート絶縁膜を有する第１制御トランジスタの第３しきい値電圧と、前記第３ゲート電極および前記第３ゲート絶縁膜を有する第２制御トランジスタの第４しきい値電圧とは、互いに同じである、半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを更に備え、
前記第１ＭＩＳＦＥＴは、
前記半導体基板内に形成された、ソースまたはドレイン用の第５半導体領域および第６半導体領域と、
前記第５半導体領域と前記第６半導体領域との間の前記半導体基板上に第５ゲート絶縁膜を介して形成された第５ゲート電極と、
前記第５ゲート電極の前記第５半導体領域側に形成された第５サイドウォールスペーサと、
前記第５ゲート電極の前記第６半導体領域側に形成された第６サイドウォールスペーサと、
を有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板内に形成された、ソースまたはドレイン用の第７半導体領域および第８半導体領域と、
前記第７半導体領域と前記第８半導体領域との間の前記半導体基板上に第６ゲート絶縁膜を介して形成された第６ゲート電極と、
前記第６ゲート電極の前記第７半導体領域側に形成された第７サイドウォールスペーサと、
前記第６ゲート電極の前記第８半導体領域側に形成された第８サイドウォールスペーサと、
を有し、
前記第６ゲート絶縁膜は、前記第５ゲート絶縁膜よりも厚く、
前記第５ゲート電極のゲート長方向における、前記第５サイドウォールスペーサの第５の幅が、前記第６ゲート電極のゲート長方向における、前記第７サイドウォールスペーサの第６の幅よりも小さく、
前記第１の幅は前記第６の幅と同じであり、
前記第２の幅は前記第５の幅と同じである、半導体装置。
【請求項１６】
半導体基板の第１領域に形成された不揮発性メモリの第１メモリセルと、前記半導体基板の第２領域に形成された不揮発性メモリの第２メモリセルとを備え、
前記第１メモリセルは、前記半導体基板内に形成された第１導電型の第１半導体領域および第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜と、を有し、
前記第２メモリセルは、前記半導体基板内に形成された前記第１導電型の第３半導体領域および第４半導体領域と、前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に形成されて互いに隣合う第３ゲート電極および第４ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜と、前記第４ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第４ゲート絶縁膜と、を有し、
前記第１半導体領域は、第１低濃度半導体領域と、前記第１低濃度半導体領域よりも高不純物濃度の第１高濃度半導体領域とを有し、
前記第２半導体領域は、第２低濃度半導体領域と、前記第２低濃度半導体領域よりも高不純物濃度の第２高濃度半導体領域とを有し、
前記第３半導体領域は、第３低濃度半導体領域と、前記第３低濃度半導体領域よりも高不純物濃度の第３高濃度半導体領域とを有し、
前記第４半導体領域は、第４低濃度半導体領域と、前記第４低濃度半導体領域よりも高不純物濃度の第４高濃度半導体領域とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２領域の前記半導体基板上に、前記第３ゲート絶縁膜を介して前記第３ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１領域の前記半導体基板上に、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成し、前記第２領域の前記半導体基板上に、前記第４ゲート絶縁膜を介して前記第４ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法を用いて、前記第１領域の前記半導体基板に前記第１および第２低濃度半導体領域を形成し、前記第２領域の前記半導体基板に前記第３および第４低濃度半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極の前記第２ゲート電極に隣合う側とは反対側に、第１サイドウォールスペーサを形成し、前記第２ゲート電極の前記第１ゲート電極に隣合う側とは反対側に第２サイドウォールスペーサを形成し、前記第３ゲート電極の前記第４ゲート電極に隣合う側とは反対側に、第３サイドウォールスペーサを形成し、前記第４ゲート電極の前記第３ゲート電極に隣合う側とは反対側に第４サイドウォールスペーサを形成する工程、
（ｆ）前記（ｅ）工程後、イオン注入法を用いて、前記第１領域の前記半導体基板に前記第１および第２高濃度半導体領域を形成し、前記第２領域の前記半導体基板に前記第３および第４高濃度半導体領域を形成する工程、
を有し、
前記第２ゲート電極のゲート長方向における、前記第２サイドウォールスペーサの第１の幅よりも、前記第４ゲート電極のゲート長方向における、前記第４サイドウォールスペーサの第２の幅が小さく、
前記第２ゲート電極および前記第２ゲート絶縁膜を有する第１メモリトランジスタの中性状態における第１しきい値電圧と、前記第４ゲート電極および前記第４ゲート絶縁膜を有する第２メモリトランジスタの中性状態における第２しきい値電圧とが、互いに異なる、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第２しきい値電圧は、前記第１しきい値電圧よりも低い、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程後で、前記（ｂ）工程前に、
（ａ１）前記第１領域の前記半導体基板と前記第２領域の前記半導体基板とに、第１チャネルドープイオン注入を行う工程、
を更に有し、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記第１領域の前記半導体基板と前記第２領域の前記半導体基板とに、第２チャネルドープイオン注入を行う工程、
を更に有する、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１ゲート電極のゲート長方向における、前記第１サイドウォールスペーサの第３の幅と、前記第３ゲート電極のゲート長方向における、前記第３サイドウォールスペーサの第４の幅とは、互いに同じであり、
前記第１ゲート電極および前記第１ゲート絶縁膜を有する第１制御トランジスタの第３しきい値電圧と、前記第３ゲート電極および前記第３ゲート絶縁膜を有する第２制御トランジスタの第４しきい値電圧とは、互いに同じである、半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜を介して隣合っており、
前記第３ゲート電極と前記第４ゲート電極とは、前記第４ゲート絶縁膜を介して隣合っている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。なお、トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００９−１２４１０６号公報（特許文献１）および特開２０１４−７５５５７号公報（特許文献２）には、不揮発性メモリを備える半導体装置に関する技術が記載されている。特開２００７−２８１０９１号公報（特許文献３）には、異なる幅のサイドウォールスペーサを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２４１０６号公報
【特許文献２】特開２０１４−７５５５７号公報
【特許文献３】特開２００７−２８１０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置において、性能を向上させることが望まれる。または、半導体装置の製造コストを抑制することが望まれる。もしくは、半導体装置の性能を向上させ、かつ、半導体装置の製造コストを低減することが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、互いに隣合う制御ゲート電極とメモリゲート電極とを有するスプリットゲート型の不揮発性メモリセルを備える半導体装置において、メモリゲート電極の隣に形成されたサイドウォールスペーサの幅を調整することにより、不揮発性メモリセルのメモリトランジスタの中性状態のしきい値電圧を制御するものである。
【０００８】
また、一実施の形態によれば、互いに隣合う制御ゲート電極とメモリゲート電極とを有するスプリットゲート型の不揮発性メモリセルを備える半導体装置において、制御ゲート電極の隣に形成されたサイドウォールスペーサの幅を調整することにより、不揮発性メモリセルの制御トランジスタのしきい値電圧を制御するものである。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【００１０】
または、半導体装置の製造コストを低減することできる。
【００１１】
もしくは、半導体装置の性能を向上させ、かつ、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態である半導体装置の要部断面図である。
【図２】一実施の形態である半導体装置の要部断面図である。
【図３】一実施の形態である半導体装置の要部断面図である。
【図４】一実施の形態である半導体装置の要部断面図である。
【図５】一実施の形態である半導体装置の要部断面図である。
【図６】一実施の形態である半導体装置の要部断面図である。
【図７】メモリセルの等価回路図である。
【図８】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図９】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】図９と同じ半導体装置の製造工程中の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７と同じ半導体装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９と同じ半導体装置の製造工程中の要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１と同じ半導体装置の製造工程中の要部断面図である。
【図２３】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３と同じ半導体装置の製造工程中の要部断面図である。
【図２５】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５と同じ半導体装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７と同じ半導体装置の製造工程中の要部断面図である。
【図２９】図２７に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３１】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１と同じ半導体装置の製造工程中の要部断面図である。
【図３３】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３と同じ半導体装置の製造工程中の要部断面図である。
【図３５】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５と同じ半導体装置の製造工程中の要部断面図である。
【図３７】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７と同じ半導体装置の製造工程中の要部断面図である。
【図３９】図３７に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９と同じ半導体装置の製造工程中の要部断面図である。
【図４１】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１と同じ半導体装置の製造工程中の要部断面図である。
【図４３】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３と同じ半導体装置の製造工程中の要部断面図である。
【図４５】図３３に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５と同じ半導体装置の製造工程中の要部断面図である。
【図４７】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７と同じ半導体装置の製造工程中の要部断面図である。
【図４９】図４７に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９と同じ半導体装置の製造工程中の要部断面図である。
【図５１】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１と同じ半導体装置の製造工程中の要部断面図である。
【図５３】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３と同じ半導体装置の製造工程中の要部断面図である。
【図５５】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５と同じ半導体装置の製造工程中の要部断面図である。
【図５７】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５７と同じ半導体装置の製造工程中の要部断面図である。
【図５９】図５７に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５９と同じ半導体装置の製造工程中の要部断面図である。
【図６１】図５９に続く半導体装置の製造工程中の要部断面図である。
【図６２】図６１と同じ半導体装置の製造工程中の要部断面図である。
【図６３】図６１に続く半導体装置の製造工程中の要部断面図である。
【図６４】図６３と同じ半導体装置の製造工程中の要部断面図である。
【図６５】図６３に続く半導体装置の製造工程中の要部断面図である。
【図６６】図６５と同じ半導体装置の製造工程中の要部断面図である。
【図６７】図６５に続く半導体装置の製造工程中の要部断面図である。
【図６８】図６７と同じ半導体装置の製造工程中の要部断面図である。
【図６９】検討例の半導体装置の要部断面図である。
【図７０】検討例の半導体装置の要部断面図である。
【図７１】ソース側のサイドウォールスペーサの幅とメモリトランジスタの中性状態のしきい値電圧との相関を示すグラフである。
【図７２】他の実施の形態である半導体装置の要部断面図である。
【図７３】他の実施の形態である半導体装置の要部断面図である。
【図７４】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図７５】図７４と同じ半導体装置の製造工程中の要部断面図である。
【図７６】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図７７】図７６と同じ半導体装置の製造工程中の要部断面図である。
【図７８】図７６に続く半導体装置の製造工程中の要部断面図である。
【図７９】図７８と同じ半導体装置の製造工程中の要部断面図である。
【図８０】ドレイン側のサイドウォールスペーサの幅と制御トランジスタのしきい値電圧との相関を示すグラフである。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態２の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１７】
本実施の形態の半導体装置を図面を参照して説明する。
【００１８】
図１〜図６は、本実施の形態の半導体装置の要部断面図である。図１には、メモリセル領域１Ａおよびメモリセル領域１Ｂの要部断面図が示され、図２には、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄの要部断面図が示されている。また、図３は、図１のメモリセル領域１Ａの部分拡大断面図であり、図４は、図１のメモリセル領域１Ｂの部分拡大断面図であり、図５は、図２の低耐圧ＭＩＳ領域１Ｃの部分拡大断面図であり、図６は、図２の高耐圧ＭＩＳ領域１Ｄの部分拡大断面図である。但し、図１および図２に示される絶縁膜ＩＬ２，ＩＬ３については、図３〜図６では図示を省略してある。図７は、メモリセルＭＣ１，ＭＣ２の等価回路図である。
【００１９】
ここで、メモリセル領域１Ａおよびメモリセル領域１Ｂは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成されている領域である。また、低耐圧ＭＩＳ領域１Ｃは、半導体基板ＳＢの主面において、周辺回路を構成する低耐圧のＭＩＳＦＥＴが形成されている領域である。また、高耐圧ＭＩＳ領域１Ｄは、半導体基板ＳＢの主面において、周辺回路を構成する高耐圧のＭＩＳＦＥＴが形成されている領域である。メモリセル領域１Ａとメモリセル領域１Ｂと低耐圧ＭＩＳ領域１Ｃと高耐圧ＭＩＳ領域１Ｄとは、同一の半導体基板ＳＢの主面における互いに異なる平面領域に対応している。また、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２０】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域ＳＴが形成されている。メモリセル領域１Ａ，１Ｂにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ１が形成されている。
【００２１】
メモリセル領域１Ａ，１Ｂのそれぞれには、不揮発性メモリのメモリセルＭＣが形成されている。ここで、メモリセル領域１Ａに形成されているメモリセルＭＣを、メモリセルＭＣ１と称し、メモリセル領域１Ｂに形成されているメモリセルＭＣを、メモリセルＭＣ２と称することとする。メモリセル領域１Ａには、実際には複数のメモリセルＭＣ１がアレイ状に形成され、また、メモリセル領域１Ｂには、実際には複数のメモリセルＭＣ２がアレイ状に形成されている。メモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２２】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【００２３】
以下に、メモリセルＭＣの基本構成について具体的に説明する。ここで説明するメモリセルＭＣの基本構成は、メモリセルＭＣ１とメモリセルＭＣ２とで共通である。
【００２４】
図１、図３および図４に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域Ｓ１，Ｄ１と、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＦ１と、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺと、を有している。不揮発性メモリのメモリセルＭＣは、更に、メモリゲート電極ＭＧおよび選択ゲート電極ＳＧの互いに隣接していない側の側面上に形成されたサイドウォールスペーサＳＷを有している。
【００２５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１、図３および図４の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それぞれ導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域Ｄ１と半導体領域Ｓ１との間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されており、半導体領域Ｓ１側にメモリゲート電極ＭＧが位置し、半導体領域Ｄ１側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦ１を介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されている。制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に形成された絶縁膜ＧＦ１、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦ１は、例えば酸化シリコン膜などからなる。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって連続的に延在している。絶縁膜ＭＺはゲート絶縁膜とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁するための絶縁膜として機能する。
【００２８】
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなる。
【００２９】
なお、図１では、図面を見やすくするために、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる積層膜を、単に絶縁膜ＭＺとして図示しているが、実際には、図３および図４に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【００３０】
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積部（電荷蓄積層）として機能することができる。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。
【００３１】
半導体領域Ｓ１は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ１は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ１はソース領域として機能する半導体領域であり、半導体領域Ｄ１はドレイン領域として機能する半導体領域である。なお、メモリセルＭＣにおけるソースおよびドレインの呼称については、メモリセルＭＣの読み出し動作時におけるソースおよびドレインを指している。
【００３２】
半導体領域Ｓ１，Ｄ１は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域Ｓ１は、ｎ−型半導体領域Ｅ１と、それよりも高い不純物濃度を有するｎ＋型半導体領域Ｈ１とを有し、ドレイン用の半導体領域Ｄ１は、ｎ−型半導体領域Ｅ２と、それよりも高い不純物濃度を有するｎ＋型半導体領域Ｈ２とを有している。ｎ＋型半導体領域Ｈ１は、ｎ−型半導体領域Ｅ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２よりも接合深さが深くかつ不純物濃度が高い。
【００３３】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側面（側壁）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面上と、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側面上とに、サイドウォールスペーサＳＷが形成されている。各サイドウォールスペーサＳＷは、単層または複数層の絶縁膜により形成されている。
【００３４】
ここで、メモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ１と称し、制御ゲート電極ＣＧの側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ２と称することとする。サイドウォールスペーサＳＷ１は、メモリゲート電極ＭＧの側面に隣接して形成されているが、サイドウォールスペーサＳＷ１とメモリゲート電極ＭＧとの間に、絶縁膜からなるオフセットスペーサ（側壁絶縁膜）ＯＳ１が介在する場合もあり得る。また、サイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧの側面に隣接して形成されているが、サイドウォールスペーサＳＷ２と制御ゲート電極ＣＧとの間に、絶縁膜からなるオフセットスペーサＯＳ１が介在する場合もあり得る。
【００３５】
ｎ−型半導体領域Ｅ１は、メモリゲート電極ＭＧの側面またはその側面上のオフセットスペーサＯＳ１に対して自己整合的に形成され、ｎ＋型半導体領域Ｈ１は、サイドウォールスペーサＳＷ１の側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成される。このため、低濃度のｎ−型半導体領域Ｅ１は、主としてサイドウォールスペーサＳＷ１の下に形成され、高濃度のｎ＋型半導体領域Ｈ１は、低濃度のｎ−型半導体領域Ｅ１の外側に形成されている。従って、低濃度のｎ−型半導体領域Ｅ１は、メモリトランジスタのチャネル形成領域（ＣＭ１，ＣＭ２）に隣接するように形成され、高濃度のｎ＋型半導体領域Ｈ１は、低濃度のｎ−型半導体領域Ｅ１に隣接し、メモリトランジスタのチャネル形成領域（ＣＭ１，ＣＭ２）からｎ−型半導体領域Ｅ１の分だけ離間するように形成されている。ｎ−型半導体領域Ｅ１は、ｎ＋型半導体領域Ｈ１とメモリトランジスタのチャネル形成領域（ＣＭ１，ＣＭ２）との間に介在している。
【００３６】
ｎ−型半導体領域Ｅ２は、制御ゲート電極ＣＧの側面またはその側面上のオフセットスペーサＯＳ１に対して自己整合的に形成され、ｎ＋型半導体領域Ｈ２は、サイドウォールスペーサＳＷ２の側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成される。このため、低濃度のｎ−型半導体領域Ｅ２は、主としてサイドウォールスペーサＳＷ２の下に形成され、高濃度のｎ＋型半導体領域Ｈ２は、低濃度のｎ−型半導体領域Ｅ２の外側に形成されている。従って、低濃度のｎ−型半導体領域Ｅ２は、制御トランジスタのチャネル形成領域（ＣＣ１，ＣＣ２）に隣接するように形成され、高濃度のｎ＋型半導体領域Ｈ２は、低濃度のｎ−型半導体領域Ｅ２に隣接し、制御トランジスタのチャネル形成領域（ＣＣ１，ＣＣ２）からｎ−型半導体領域Ｅ２の分だけ離間するように形成されている。ｎ−型半導体領域Ｅ２は、ｎ＋型半導体領域Ｈ２と制御トランジスタのチャネル形成領域（ＣＣ１，ＣＣ２）との間に介在している。
【００３７】
ｐ型ウエルＰＷ１において、メモリゲート電極ＭＧの下の絶縁膜ＭＺの下の領域が、メモリトランジスタのチャネル領域が形成されるチャネル形成領域（ＣＭ１，ＣＭ２）に対応している。また、ｐ型ウエルＰＷ１において、制御ゲート電極ＣＧの下の絶縁膜ＧＦ１の下の領域が、制御トランジスタのチャネル領域が形成されるチャネル形成領域（ＣＣ１，ＣＣ２）に対応している。制御トランジスタのチャネル形成領域（ＣＣ１，ＣＣ２）は、制御トランジスタのしきい値電圧を制御するために、不純物濃度が調整されている。また、メモリトランジスタのチャネル形成領域（ＣＭ１，ＣＭ２）は、メモリトランジスタのしきい値電圧を制御するために、不純物濃度が調整されている。
【００３８】
以上が、メモリセルＭＣの基本構成である。このような構成を有するメモリセルＭＣが、メモリセル領域１Ａとメモリセル領域１Ｂとにそれぞれ形成されている。
【００３９】
ここで、メモリセル領域１Ａに形成されたメモリセルＭＣ１用のサイドウォールスペーサＳＷ１を、サイドウォールスペーサＳＷ１ａと称し、メモリセル領域１Ａに形成されたメモリセルＭＣ１用のサイドウォールスペーサＳＷ２を、サイドウォールスペーサＳＷ２ａと称することとする。また、メモリセル領域１Ａに形成されたメモリセルＭＣ１用のメモリゲート電極ＭＧおよび制御ゲート電極ＣＧを、それぞれメモリゲート電極ＭＧ１および制御ゲート電極ＣＧ１と称することとする。また、メモリセル領域１Ｂに形成されたメモリセルＭＣ２用のサイドウォールスペーサＳＷ１を、サイドウォールスペーサＳＷ１ｂと称し、メモリセル領域１Ｂに形成されたメモリセルＭＣ２用のサイドウォールスペーサＳＷ２を、サイドウォールスペーサＳＷ２ｂと称することとする。また、メモリセル領域１Ｂに形成されたメモリセルＭＣ２用のメモリゲート電極ＭＧおよび制御ゲート電極ＣＧを、それぞれメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ２と称することとする。
【００４０】
また、メモリセル領域１Ａに形成されたｐ型ウエルＰＷ１を、ｐ型ウエルＰＷ１ａと称し、メモリセル領域１Ａに形成されたメモリセルＭＣ１用の半導体領域Ｓ１および半導体領域Ｄ１を、それぞれ半導体領域Ｓ１ａおよび半導体領域Ｄ１ａと称することとする。また、メモリセル領域１Ａに形成されたメモリセルＭＣ１用のｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｈ１を、それぞれｎ−型半導体領域Ｅ１ａおよびｎ＋型半導体領域Ｈ１ａと称することとする。また、メモリセル領域１Ａに形成されたメモリセルＭＣ１用のｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｈ２を、それぞれｎ−型半導体領域Ｅ２ａおよびｎ＋型半導体領域Ｈ２ａと称することとする。
【００４１】
また、メモリセル領域１Ｂに形成されたｐ型ウエルＰＷ１を、ｐ型ウエルＰＷ１ｂと称し、メモリセル領域１Ｂに形成されたメモリセルＭＣ２用の半導体領域Ｓ１および半導体領域Ｄ１を、それぞれ半導体領域Ｓ１ｂおよび半導体領域Ｄ１ｂと称することとする。また、メモリセル領域１Ｂに形成されたメモリセルＭＣ２用のｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｈ１を、それぞれｎ−型半導体領域Ｅ１ｂおよびｎ＋型半導体領域Ｈ１ｂと称することとする。また、メモリセル領域１Ｂに形成されたメモリセルＭＣ２用のｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｈ２を、それぞれｎ−型半導体領域Ｅ２ｂおよびｎ＋型半導体領域Ｈ２ｂと称することとする。
【００４２】
次に、低耐圧ＭＩＳ領域１Ｃと高耐圧ＭＩＳ領域１Ｄのそれぞれに形成されたＭＩＳＦＥＴ２の基本構成を具体的に説明する。なお、ここでは、ＭＩＳＦＥＴ２がｎチャネル型のＭＩＳＦＥＴの場合について説明するが、ｐチャネル型のＭＩＳＦＥＴであってもよい。
【００４３】
図２、図５および図６に示されるように、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄのそれぞれの半導体基板ＳＢにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ２が形成されている。低耐圧ＭＩＳ領域１Ｃと高耐圧ＭＩＳ領域１Ｄのそれぞれにおいて、ＭＩＳＦＥＴ２は、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソースおよびドレイン用のｎ型の半導体領域Ｓ２，Ｄ２と、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２，ＨＫを介して形成されたゲート電極ＧＥと、を有している。
【００４４】
ゲート電極ＧＥは、半導体領域Ｄ２と半導体領域Ｓ２との間の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２，ＨＫを介して形成されている。半導体領域Ｓ２は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ２は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ２はソース領域として機能し、半導体領域Ｄ２はドレイン領域として機能する。
【００４５】
ゲート電極ＧＥの側面（側壁）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。各サイドウォールスペーサＳＷは、単層または複数層の絶縁膜により形成されている。
【００４６】
ここで、ゲート電極ＧＥのソース側（半導体領域Ｓ２側）の側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ３と称することとする。また、ゲート電極ＧＥのドレイン側（半導体領域Ｄ２側）の側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ４と称することとする。
【００４７】
ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＦ２と絶縁膜ＨＫとの積層膜が介在した状態になっており、下側（半導体基板ＳＢ側）が絶縁膜ＧＦ２であり、上側（ゲート電極ＧＥ側）が絶縁膜ＨＫである。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＦ２と絶縁膜ＨＫとの積層膜が、ＭＩＳＦＥＴ２のゲート絶縁膜として機能する。
【００４８】
絶縁膜ＧＦ２は、例えば酸化シリコン膜からなり、絶縁膜ＨＫは、高誘電率絶縁膜からなる。ここで、高誘電率絶縁膜とは、窒化シリコン膜よりも高い誘電率を有する絶縁膜を意味し、酸化ハフニウム膜、酸化アルミニウム膜または酸化タンタル膜などを例示できる。
【００４９】
ゲート電極ＧＥは、導電膜からなるが、ここでは、金属膜からなる。このため、ゲート電極ＧＥは、いわゆるメタルゲート電極である。
【００５０】
なお、本願において、ゲート電極を構成する金属膜に言及する場合、その金属膜とは金属伝導を示す導電膜を指し、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、ゲート電極ＧＥは、金属伝導を示す導電膜からなり、金属級に抵抗率が低い。
【００５１】
詳細は後述するが、後述のダミーゲート電極ＤＧ１，ＤＧ２を除去してから、その除去領域にゲート電極ＧＥおよび絶縁膜ＨＫを埋め込んでいる。このため、絶縁膜ＧＦ２は、ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）とに挟まれた領域に形成されているが、絶縁膜ＨＫは、ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）とに挟まれた領域だけでなく、ゲート電極ＧＥとサイドウォールスペーサＳＷ３とに挟まれた領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ４とに挟まれた領域とにも形成されている。すなわち、絶縁膜ＨＫは、ゲート電極ＧＥと半導体基板ＳＢ上の絶縁膜ＧＦ２との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ３との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ４との間とにわたって、連続的に延在している。
【００５２】
また、サイドウォールスペーサＳＷ３，ＳＷ４とゲート電極ＧＥとの間において、絶縁膜ＨＫだけでなく絶縁膜からなるオフセットスペーサ（側壁絶縁膜）ＯＳ１が介在する場合もあり得る。その場合、サイドウォールスペーサＳＷ３，ＳＷ４はオフセットスペーサＯＳ１に接し、ゲート電極ＧＥは絶縁膜ＨＫに接する。
【００５３】
半導体領域Ｓ２，Ｄ２は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域Ｓ２は、ｎ−型半導体領域Ｅ３と、それよりも高不純物濃度のｎ＋型半導体領域Ｈ３とを有し、ドレイン用の半導体領域Ｄ２は、ｎ−型半導体領域Ｅ４と、それよりも高不純物濃度のｎ＋型半導体領域Ｈ４とを有している。ｎ＋型半導体領域Ｈ３は、ｎ−型半導体領域Ｅ３よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域Ｈ４は、ｎ−型半導体領域Ｅ４よりも接合深さが深くかつ不純物濃度が高い。
【００５４】
ｐ型ウエルＰＷ２において、低濃度のｎ−型半導体領域Ｅ３は、主としてサイドウォールスペーサＳＷ３の下に形成され、高濃度のｎ＋型半導体領域Ｈ３は、ｎ−型半導体領域Ｅ３の外側に形成されている。また、ｐ型ウエルＰＷ２において、低濃度のｎ−型半導体領域Ｅ４は、主としてサイドウォールスペーサＳＷ４の下に形成され、高濃度のｎ＋型半導体領域Ｈ４は、ｎ−型半導体領域Ｅ４の外側に形成されている。従って、ｎ−型半導体領域Ｅ３とｎ−型半導体領域Ｅ４とは、ＭＩＳＦＥＴ２のチャネル形成領域に隣接し、かつ、そのチャネル形成領域をチャネル長方向に挟むように形成されている。そして、ｎ＋型半導体領域Ｈ３は、ｎ−型半導体領域Ｅ３に隣接し、かつＭＩＳＦＥＴ２のチャネル形成領域からｎ−型半導体領域Ｅ３の分だけ離間するように形成され、また、ｎ＋型半導体領域Ｈ４は、ｎ−型半導体領域Ｅ４に隣接し、かつＭＩＳＦＥＴ２のチャネル形成領域からｎ−型半導体領域Ｅ４の分だけ離間するように形成されている。このため、ｎ−型半導体領域Ｅ３は、ｎ＋型半導体領域Ｈ３とＭＩＳＦＥＴ２のチャネル領域形成との間に介在し、ｎ−型半導体領域Ｅ４は、ｎ＋型半導体領域Ｈ４とＭＩＳＦＥＴ２のチャネル形成領域との間に介在している。
【００５５】
ｐ型ウエルＰＷ２において、ゲート電極ＧＥの下の絶縁膜ＨＫ，ＧＦ２の下の領域が、ＭＩＳＦＥＴ２のチャネル領域が形成されるチャネル形成領域に対応している。ＭＩＳＦＥＴ２のチャネル形成領域は、そのＭＩＳＦＥＴ２のしきい値電圧を制御するために、不純物濃度が調整されている。ここで、ＭＩＳＦＥＴ２のチャネル形成領域は、符号を付して図示してはいない。
【００５６】
以上が、ＭＩＳＦＥＴ２の基本構成である。このような構成を有するＭＩＳＦＥＴ２が、低耐圧ＭＩＳ領域１Ｃと高耐圧ＭＩＳ領域１Ｄとにそれぞれ形成されている。
【００５７】
ここで、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２を、ＭＩＳＦＥＴ２ａと称し、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２を、ＭＩＳＦＥＴ２ｂと称することとする。また、低耐圧ＭＩＳ領域１Ｃに形成されたｐ型ウエルＰＷ２を、ｐ型ウエルＰＷ２ａと称し、高耐圧ＭＩＳ領域１Ｄに形成されたｐ型ウエルＰＷ２を、ｐ型ウエルＰＷ２ｂと称することとする。また、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用のサイドウォールスペーサＳＷ３を、サイドウォールスペーサＳＷ３ａと称し、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用のサイドウォールスペーサＳＷ４を、サイドウォールスペーサＳＷ４ａと称することとする。また、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用のサイドウォールスペーサＳＷ３を、サイドウォールスペーサＳＷ３ｂと称し、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用のサイドウォールスペーサＳＷ４を、サイドウォールスペーサＳＷ４ｂと称することとする。
【００５８】
また、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用のゲート電極ＧＥを、ゲート電極ＧＥ１と称し、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用のゲート電極ＧＥを、ゲート電極ＧＥ２と称することとする。また、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用の絶縁膜ＧＦ２を、絶縁膜ＧＦ２ａと称し、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用の絶縁膜ＧＦ２を、絶縁膜ＧＦ２ｂと称することとする。また、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用の絶縁膜ＨＫを、絶縁膜ＨＫ１と称し、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用の絶縁膜ＨＫを、絶縁膜ＨＫ２と称することとする。
【００５９】
また、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用のｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｈ３を、それぞれｎ−型半導体領域Ｅ３ａおよびｎ＋型半導体領域Ｈ３ａと称することとする。また、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用のｎ−型半導体領域Ｅ４およびｎ＋型半導体領域Ｈ４を、それぞれｎ−型半導体領域Ｅ４ａおよびｎ＋型半導体領域Ｈ４ａと称することとする。また、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用のｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｈ３を、それぞれｎ−型半導体領域Ｅ３ｂおよびｎ＋型半導体領域Ｈ３ｂと称することとする。また、高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用のｎ−型半導体領域Ｅ４およびｎ＋型半導体領域Ｈ４を、それぞれｎ−型半導体領域Ｅ４ｂおよびｎ＋型半導体領域Ｈ４ｂと称することとする。
【００６０】
ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の各上部（上面）には、金属シリサイド層ＳＬが形成され、メモリゲート電極ＭＧの上部（上面）と制御ゲート電極ＣＧの上部（上面）とには、金属シリサイド層ＳＬ２が形成されている。金属シリサイド層ＳＬ，ＳＬ２は、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬを形成したことにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層ＳＬ２を形成しない場合もあり得る。
【００６１】
半導体基板ＳＢ上には、制御ゲート電極ＣＧ１，ＣＧ２、メモリゲート電極ＭＧ１，ＭＧ２、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。ここでは、層間絶縁膜ＩＬ１は、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３とからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００６２】
層間絶縁膜ＩＬ１には後述のコンタクトホールが形成され、コンタクトホール内には後述のプラグＰＧが形成され、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には後述の絶縁膜ＩＬ６および配線Ｍ１が形成されているが、ここではその図示および説明は省略する。
【００６３】
次に、低耐圧ＭＩＳ領域１ＣのＭＩＳＦＥＴ２ａと高耐圧ＭＩＳ領域１ＤのＭＩＳＦＥＴ２ｂとにおけるゲート絶縁膜の厚さについて説明する。
【００６４】
高耐圧ＭＩＳ領域１Ｄに形成されたＭＩＳＦＥＴ２ｂ用の絶縁膜ＧＦ２ｂの厚さは、低耐圧ＭＩＳ領域１Ｃに形成されたＭＩＳＦＥＴ２ａ用の絶縁膜ＧＦ２ａの厚さよりも厚い。また、高耐圧ＭＩＳ領域１Ｄの絶縁膜ＨＫ２と低耐圧ＭＩＳ領域１Ｃの絶縁膜ＨＫ１とは、共通の絶縁膜により形成されているため、互いに同じ絶縁材料からなり、また、互いに同じ厚さを有している。このため、高耐圧ＭＩＳ領域１Ｄにおいてゲート電極ＧＥ２と半導体基板ＳＢとの間に介在する絶縁膜ＧＦ２ｂと絶縁膜ＨＫ２との合計の厚さは、低耐圧ＭＩＳ領域１Ｃにおいてゲート電極ＧＥ１と半導体基板ＳＢとの間に介在する絶縁膜ＧＦ２ａと絶縁膜ＨＫ１との合計の厚さよりも厚くなっている。すなわち、高耐圧ＭＩＳ領域１ＤのＭＩＳＦＥＴ２ｂのゲート絶縁膜の厚さは、低耐圧ＭＩＳ領域１ＣのＭＩＳＦＥＴ２ａのゲート絶縁膜の厚さよりも厚い。また、ＭＩＳＦＥＴ２ｂの耐圧は、ＭＩＳＦＥＴ２ａの耐圧よりも高く、また、ＭＩＳＦＥＴ２ｂの動作電圧はＭＩＳＦＥＴ２ａの動作電圧よりも高い。
【００６５】
次に、サイドウォールスペーサＳＷの幅（厚さ）について説明する。本実施の形態では、サイドウォールスペーサＳＷの幅を、そのサイドウォールスペーサＳＷを備える素子の特性に応じて設定している。
【００６６】
まず、低耐圧ＭＩＳ領域１Ｃと高耐圧ＭＩＳ領域１Ｄに着目する。低耐圧ＭＩＳ領域１Ｃにおいて、サイドウォールスペーサＳＷ３ａの幅Ｗ３ａとサイドウォールスペーサＳＷ４ａの幅Ｗ４ａとは、互いに同じである（Ｗ３ａ＝Ｗ４ａ）。また、高耐圧ＭＩＳ領域１Ｄにおいて、サイドウォールスペーサＳＷ３ｂの幅Ｗ３ｂとサイドウォールスペーサＳＷ４ｂの幅Ｗ４ｂとは、互いに同じである（Ｗ３ｂ＝Ｗ４ｂ）。そして、高耐圧ＭＩＳ領域１ＤのサイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ３ｂ，Ｗ４ｂは、低耐圧ＭＩＳ領域１ＣのサイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅Ｗ３ａ，Ｗ４ａよりも大きい（Ｗ４ｂ＝Ｗ３ｂ＞Ｗ３ａ＝Ｗ４ａ）。これにより、高耐圧ＭＩＳ領域１ＤのＭＩＳＦＥＴ２ｂの耐圧を、低耐圧ＭＩＳ領域１ＣのＭＩＳＦＥＴ２ａの耐圧よりも高くすることができる。
【００６７】
次に、メモリセル領域１Ａとメモリセル領域１Ｂに着目する。メモリセル領域１ＡのサイドウォールスペーサＳＷ２ａの幅Ｗ２ａとメモリセル領域１ＢのサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂとは、互いに同じである（Ｗ２ａ＝Ｗ２ｂ）が、メモリセル領域１ＢのサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂは、メモリセル領域１ＡのサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも小さい（Ｗ１ａ＞Ｗ１ｂ）。また、メモリセル領域１ＡのサイドウォールスペーサＳＷ１ａの幅Ｗ１ａは、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの各幅Ｗ２ａ，Ｗ２ｂとほぼ同じである（Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ）。
【００６８】
次に、メモリセル領域１Ａおよびメモリセル領域１Ｂと、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄとで、サイドウォールスペーサＳＷの幅を比較すると、次のようになっている。すなわち、メモリセル領域１ＢのサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂは、低耐圧ＭＩＳ領域１ＣのサイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅Ｗ３ａ，Ｗ４ａと、ほぼ同じである（Ｗ１ｂ＝Ｗ３ａ＝Ｗ４ａ）。また、メモリセル領域１Ａ，１ＢのサイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂの各幅Ｗ１ａ，Ｗ２ａ，Ｗ２ｂは、高耐圧ＭＩＳ領域１ＤのサイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ３ｂ，Ｗ４ｂとほぼ同じである（Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂ）。このため、Ｗ１ｂ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂが成り立つ。
【００６９】
ここで、サイドウォールスペーサＳＷの幅は、ゲート長方向に測ったときの幅（寸法）である。すなわち、メモリセル領域１Ａにおいて、サイドウォールスペーサＳＷ１ａの幅Ｗ１ａは、メモリゲート電極ＭＧ１のゲート長方向におけるサイドウォールスペーサＳＷ１ａの幅（寸法）であり、サイドウォールスペーサＳＷ２ａの幅Ｗ２ａは、制御ゲート電極ＣＧ１のゲート長方向におけるサイドウォールスペーサＳＷ２ａの幅（寸法）である。また、メモリセル領域１Ｂにおいて、サイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂは、メモリゲート電極ＭＧ２のゲート長方向におけるサイドウォールスペーサＳＷ１ｂの幅（寸法）であり、サイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂは、制御ゲート電極ＣＧ２のゲート長方向におけるサイドウォールスペーサＳＷ２ｂの幅（寸法）である。また、低耐圧ＭＩＳ領域１Ｃにおいて、サイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅Ｗ３ａ，Ｗ４ａは、ゲート電極ＧＥ１のゲート長方向におけるサイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅（寸法）である。また、高耐圧ＭＩＳ領域１Ｄにおいて、サイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ３ｂ，Ｗ４ｂは、ゲート電極ＧＥ２のゲート長方向におけるサイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅（寸法）である。
【００７０】
次に、ｎ−型半導体領域Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，Ｅ３ａ，Ｅ３ｂ，Ｅ４ａ，Ｅ４ｂの寸法（ゲート長方向における寸法）に着目する。ｎ−型半導体領域Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，Ｅ３ａ，Ｅ３ｂ，Ｅ４ａ，Ｅ４ｂのそれぞれは、サイドウォールスペーサＳＷの幅を反映した寸法を有しており、サイドウォールスペーサＳＷの幅が大きくなるほど、その下に形成されているｎ−型半導体領域Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，Ｅ３ａ，Ｅ３ｂ，Ｅ４ａ，Ｅ４ｂの寸法も大きくなる。
【００７１】
このため、低耐圧ＭＩＳ領域１Ｃにおいて、サイドウォールスペーサＳＷ３ａ，ＳＷ４ａのＷ３ａ＝Ｗ４ａの関係を反映して、ｎ−型半導体領域Ｅ３ａの寸法Ｌ３ａとｎ−型半導体領域Ｅ４ａの寸法Ｌ４ａとは、ほぼ同じである（Ｌ３ａ＝Ｌ４ａ）。また、高耐圧ＭＩＳ領域１Ｄにおいて、サイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂのＷ３ｂ＝Ｗ４ｂの関係を反映して、ｎ−型半導体領域Ｅ３ｂの寸法Ｌ３ｂとｎ−型半導体領域Ｅ４ｂの寸法Ｌ４ｂとは、ほぼ同じである（Ｌ３ｂ＝Ｌ４ｂ）。そして、サイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅Ｗ３ａ，Ｗ４ａがサイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ３ｂ，Ｗ４ｂよりも小さいことを反映して、ｎ−型半導体領域Ｅ３ａ，Ｅ４ａの各寸法Ｌ３ａ，Ｌ４ａは、ｎ−型半導体領域Ｅ３ｂ，Ｅ４ｂの各寸法Ｌ３ｂ，Ｌ４ｂよりも小さくなっている（Ｌ３ａ＝Ｌ４ａ＜Ｌ４ｂ＝Ｌ３ｂ）。
【００７２】
また、メモリセル領域１Ａ，１Ｂにおいて、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂのＷ１ａ＝Ｗ２ａ＝Ｗ２ｂの関係を反映して、メモリセル領域１Ａ，１Ｂにおいて、ｎ−型半導体領域Ｅ１ａの寸法Ｌ１ａとｎ−型半導体領域Ｅ２ａの寸法Ｌ２ａとｎ−型半導体領域Ｅ２ｂの寸法Ｌ２ｂとは、ほぼ同じである（Ｌ１ａ＝Ｌ２ａ＝Ｌ２ｂ）。また、サイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂが、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂの各幅Ｗ１ａ，Ｗ２ａ，Ｗ２ｂよりも小さい（Ｗ１ｂ＜Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ）ことを反映して、ｎ−型半導体領域Ｅ１ｂの寸法Ｌ１ｂは、ｎ−型半導体領域Ｅ１ａ，Ｅ２ａ，Ｅ２ｂの各寸法Ｌ１ａ，Ｌ２ａ，Ｌ２ｂよりも小さくなっている（Ｌ１ｂ＜Ｌ１ａ＝Ｌ２ａ＝Ｌ２ｂ）。
【００７３】
ここで、ｎ−型半導体領域Ｅ１ａの寸法Ｌ１ａは、メモリゲート電極ＭＧ１のゲート長方向におけるｎ−型半導体領域Ｅ１ａの寸法（長さ）であり、ｎ−型半導体領域Ｅ２ａの寸法Ｌ２ａは、制御ゲート電極ＣＧ１のゲート長方向におけるｎ−型半導体領域Ｅ２ａの寸法である。また、ｎ−型半導体領域Ｅ１ｂの寸法Ｌ１ｂは、メモリゲート電極ＭＧ２のゲート長方向におけるｎ−型半導体領域Ｅ１ｂの寸法であり、ｎ−型半導体領域Ｅ２ｂの寸法Ｌ２ｂは、制御ゲート電極ＣＧ２のゲート長方向におけるｎ−型半導体領域Ｅ２ｂの寸法である。また、ｎ−型半導体領域Ｅ３ａ，Ｅ４ａの各寸法Ｌ３ａ，Ｌ４ａは、ゲート電極ＧＥ１のゲート長方向におけるｎ−型半導体領域Ｅ３ａ，Ｅ４ａの各寸法であり、ｎ−型半導体領域Ｅ３ｂ，Ｅ４ｂの各寸法Ｌ３ｂ，Ｌ４ｂは、ゲート電極ＧＥ２のゲート長方向におけるｎ−型半導体領域Ｅ３ｂ，Ｅ４ｂの各寸法である。
【００７４】
また、Ｗ１ｂ＜Ｗ１ａの関係が成り立つことから、メモリゲート電極ＭＧ２のゲート長方向における、サイドウォールスペーサＳＷ１ｂの側面からメモリゲート電極ＭＧ２（の側面）までの距離は、メモリゲート電極ＭＧ１のゲート長方向における、サイドウォールスペーサＳＷ１ａの側面からメモリゲート電極ＭＧ１（の側面）までの距離よりも小さい。また、Ｗ２ｂ＝Ｗ２ａの関係が成り立つことから、制御ゲート電極ＣＧ２のゲート長方向における、サイドウォールスペーサＳＷ２ｂの側面から制御ゲート電極ＣＧ２（の側面）までの距離は、制御ゲート電極ＣＧ１のゲート長方向における、サイドウォールスペーサＳＷ２ａの側面から制御ゲート電極ＣＧ１（の側面）までの距離とほぼ同じである。ここで、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂの側面は、メモリゲート電極（ＭＧ１，ＭＧ２）に隣接する側とは反対側の側面に対応し、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの側面は、制御ゲート電極（ＣＧ１，ＣＧ２）に隣接する側とは反対側の側面に対応している。
【００７５】
なお、オフセットスペーサＯＳ１を形成しなかった場合は、メモリゲート電極ＭＧ２のゲート長方向における、サイドウォールスペーサＳＷ１ｂの側面からメモリゲート電極ＭＧ２までの距離は、上記幅Ｗ１ｂに等しい。オフセットスペーサＯＳ１を形成した場合は、メモリゲート電極ＭＧ２のゲート長方向における、サイドウォールスペーサＳＷ１ｂの側面からメモリゲート電極ＭＧ２までの距離は、上記幅Ｗ１ｂにオフセットスペーサＯＳ１の幅（メモリゲート電極ＭＧ１のゲート長方向の幅）を加えた値になる。サイドウォールスペーサＳＷ１ａ，２ａ，２ｂについても、同様に考えることができる。
【００７６】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図８を参照して説明する。
【００７７】
図８は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧であり、電圧Ｖｓは、半導体領域Ｓ１に印加する電圧であり、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧であり、電圧Ｖｄは、半導体領域Ｄ１に印加する電圧である。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷ１に印加されるベース電圧である。なお、図８の表に示したものは電圧の印加条件の好適な一例であり、これに限定されない。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。なお、図８の表において、Ａの欄は、書込みがＳＳＩ方式で、かつ消去がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込みがＳＳＩ方式で、かつ消去がＦＮ方式の場合に対応し、Ｃの欄は、書込みがＦＮ方式で、かつ消去がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込みがＦＮ方式で、かつ消去がＦＮ方式の場合に対応している。
【００７８】
書込み方式は、いわゆるＳＳＩ（ＳＳＩ：Source Side Injection）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。
【００７９】
ＳＳＩ方式の書込みでは、例えば図８の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（絶縁膜ＭＺ２）にホットエレクトロンが注入される。注入されたホットエレクトロンは、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００８０】
ＦＮ方式の書込みでは、例えば図８の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行う。注入された電子は、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００８１】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより消去を行う消去方式とがある。
【００８２】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホールを電荷蓄積部（絶縁膜ＭＺ中の絶縁膜ＭＺ２）に注入することにより消去を行う。例えば図８の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００８３】
ＦＮ方式の消去では、例えば図８の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行う。注入されたホールは、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００８４】
読出し時には、例えば図８の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値に設定することで、書込み状態と消去状態とを判別することができる。
【００８５】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
【００８６】
図９〜図６８は、本実施の形態の半導体装置の製造工程中の要部断面図である。図９〜図６８には、上記図１に対応する領域の断面図、または、上記図２に対応する領域の断面図が示されている。
【００８７】
図９および図１０に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴを形成する。素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。
【００８８】
次に、メモリセル領域１Ａの半導体基板ＳＢにｐ型ウエルＰＷ１ａを、メモリセル領域１Ｂの半導体基板ＳＢにｐ型ウエルＰＷ１ｂを、低耐圧ＭＩＳ領域１Ｃの半導体基板ＳＢにｐ型ウエルＰＷ２ａを、高耐圧ＭＩＳ領域１Ｄの半導体基板ＳＢにｐ型ウエルＰＷ２ｂを形成する。ｐ型ウエルＰＷ１ａ，ＰＷ１ｂ，ＰＷ２ａ，ＰＷ２ｂは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【００８９】
次に、メモリセル領域１Ａ、メモリセル領域１Ｂ、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄのそれぞれにおける半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ，ＰＷ１ｂ，ＰＷ２ａ，ＰＷ２ｂ）の表層部に、チャネルドープイオン注入を行うことにより、ホウ素（Ｂ）などのｐ型不純物を注入する。これにより、図１１に示されるように、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ）の表層部にｐ型ウエルＰＷ１ａより高濃度のｐ型半導体領域Ｐ１ａが形成され、メモリセル領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ１ｂ）の表層部にｐ型ウエルＰＷ１ｂより高濃度のｐ型半導体領域Ｐ１ｂが形成される。また、図１２に示されるように、低耐圧ＭＩＳ領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ２ａ）の表層部にｐ型ウエルＰＷ２ａより高濃度のｐ型半導体領域Ｐ２ａが形成され、高耐圧ＭＩＳ領域１Ｄの半導体基板ＳＢ（ｐ型ウエルＰＷ２ｂ）の表層部にｐ型ウエルＰＷ２ｂより高濃度のｐ型半導体領域Ｐ２ｂが形成される。
【００９０】
メモリセル領域１Ａにおいて、制御トランジスタのチャネル形成領域（ＣＣ１）の不純物濃度は、ｐ型半導体領域Ｐ１ａの不純物濃度によって主として規定され、また、メモリセル領域１Ｂにおいて、制御トランジスタのチャネル形成領域（ＣＣ２）の不純物濃度は、ｐ型半導体領域Ｐ１ｂの不純物濃度によって主として規定される。
【００９１】
本実施の形態および後述の実施の形態２では、メモリセル領域１Ａに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ａを形成するイオン注入）と、メモリセル領域１Ｂに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｂを形成するイオン注入）は、共通化して同じイオン注入によって行うことができる。すなわち、ｐ型半導体領域Ｐ１ａとｐ型半導体領域Ｐ１ｂとは、同じイオン注入によって形成する。このため、形成されたｐ型半導体領域Ｐ１ａとｐ型半導体領域Ｐ１ｂとは、不純物濃度がほぼ同じになる。
【００９２】
また、低耐圧ＭＩＳ領域１Ｃ及び／又は高耐圧ＭＩＳ領域１Ｄの半導体基板ＳＢに対するチャネルドープイオン注入は、メモリセル領域１Ａ，１Ｂの半導体基板ＳＢに対するチャネルドープイオン注入と同じイオン注入により行うこともできるが、別のイオン注入により行うこともできる。このため、ｐ型半導体領域Ｐ２ａ及び／またはｐ型半導体領域Ｐ２ｂの不純物濃度は、ｐ型半導体領域Ｐ１ａ，Ｐ１ｂの不純物濃度と同じ場合と、ｐ型半導体領域Ｐ１ａ，Ｐ１ｂの不純物濃度とは異なる場合とがあり得る。
【００９３】
次に、図１３および図１４に示されるように、絶縁膜ＧＦ１，ＧＦ２ａ，ＧＦ２ｂを形成する。絶縁膜ＧＦ１は、メモリセル領域１Ａ，１Ｂにおける半導体基板ＳＢの表面に形成され、絶縁膜ＧＦ２ａは、低耐圧ＭＩＳ領域１Ｃにおける半導体基板ＳＢの表面に形成され、絶縁膜ＧＦ２ｂは、高耐圧ＭＩＳ領域１Ｄにおける半導体基板ＳＢの表面に形成される。
【００９４】
絶縁膜ＧＦ１，ＧＦ２ａ，ＧＦ２ｂは、例えば酸化シリコン膜または酸窒化シリコン膜からなり、熱酸化法またはＣＶＤ法による成膜技術と、フォトリソグラフィ技術と、ウェットエッチング技術とにより、形成することができる。高耐圧ＭＩＳ領域１Ｄの絶縁膜ＧＦ２ｂの厚さは、メモリセル領域１Ａ，１Ｂの絶縁膜ＧＦ１の厚さや低耐圧ＭＩＳ領域１Ｃの絶縁膜ＧＦ２ａの厚さよりも厚く、例えば３〜２０ｎｍ程度とすることができる。また、メモリセル領域１Ａの絶縁膜ＧＦ１の厚さと、メモリセル領域１Ｂの絶縁膜ＧＦ１の厚さと、低耐圧ＭＩＳ領域１Ｃの絶縁膜ＧＦ２ａの厚さとは、ほぼ同じであり、例えば１〜５ｎｍ程度とすることができる。
【００９５】
絶縁膜ＧＦ１，ＧＦ２ａ，ＧＦ２ｂ形成工程は、例えば、次のようにして行うことができる。すなわち、まず、希釈フッ酸洗浄などによって半導体基板ＳＢの表面を清浄化してから、半導体基板ＳＢの表面に、絶縁膜ＧＦ２ｂ用の酸化シリコン膜を熱酸化法などを用いて形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いてメモリセル領域１Ａ，１Ｂおよび低耐圧ＭＩＳ領域１Ｃにおける絶縁膜ＧＦ２ｂ用の酸化シリコン膜を除去し、高耐圧ＭＩＳ領域１Ｄに絶縁膜ＧＦ２ｂ用の酸化シリコン膜を残す。それから、絶縁膜ＧＦ１用と絶縁膜ＧＦ２ａ用とを兼ねた酸化シリコン膜を、熱酸化法を用いて、メモリセル領域１Ａ，１Ｂおよび低耐圧ＭＩＳ領域１Ｃにおける半導体基板ＳＢの表面に形成する。このようにして、メモリセル領域１Ａ，１Ｂの半導体基板ＳＢの表面に絶縁膜ＧＦ１が形成され、低耐圧ＭＩＳ領域１Ｃの半導体基板ＳＢの表面に絶縁膜ＧＦ２ａが形成され、高耐圧ＭＩＳ領域１Ｄの半導体基板ＳＢの表面に、絶縁膜ＧＦ２ｂが形成された構造が得られる。なお、図１４では、素子分離領域ＳＴ上に絶縁膜ＧＦ２ａ，ＧＦ２ｂが形成されている場合が図示されているが、熱酸化法を用いて絶縁膜ＧＦ１，ＧＦ２ａ，ＧＦ２ｂを形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＦ１，ＧＦ２ａ，ＧＦ２ｂは形成されない。
【００９６】
次に、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＧＦ１，ＧＦ２ａ，ＧＦ２ｂ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成する。
【００９７】
シリコン膜ＰＳ１は、ポリシリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、ポリシリコン膜からなるシリコン膜ＰＳ１に変えることもできる。シリコン膜ＰＳ１は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜用ガスにより成膜時にｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。メモリセル領域１Ａ，１Ｂのシリコン膜ＰＳ１はｎ型不純物が導入されるが、低耐圧ＭＩＳ領域１Ｃと高耐圧ＭＩＳ領域１Ｄのシリコン膜ＰＳ１は、ノンドープのシリコン膜であってもよい。
【００９８】
次に、シリコン膜ＰＳ１上に絶縁膜ＣＰＺを形成する。絶縁膜ＣＰＺは、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
【００９９】
次に、図１５および図１６に示されるように、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧ１と、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。また、メモリセル領域１Ｂに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧ２と、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ２との積層体ＬＭ２が形成される。このとき、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄでは、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜は、パターニングされずにそのまま残存する。低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄに残存するシリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、積層膜ＬＭと称することとする。
【０１００】
メモリセル領域１Ａ，１Ｂにおいて、積層体ＬＭ１，ＬＭ２の下に残存する絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ１が半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ）上にゲート絶縁膜としての絶縁膜ＧＦ１を介して形成され、制御ゲート電極ＣＧ１上に制御ゲート電極ＣＧ１とほぼ同じ平面形状のキャップ絶縁膜ＣＰ１が形成された状態となる。また、メモリセル領域１Ｂにおいて、制御ゲート電極ＣＧ２が半導体基板ＳＢ（ｐ型ウエルＰＷ１ｂ）上にゲート絶縁膜としての絶縁膜ＧＦ１を介して形成され、制御ゲート電極ＣＧ２上に制御ゲート電極ＣＧ２とほぼ同じ平面形状のキャップ絶縁膜ＣＰ２が形成された状態となる。メモリセル領域１Ａ，１Ｂにおいて、制御ゲート電極ＣＧ１，ＣＧ２で覆われた部分以外の絶縁膜ＧＦ１は、パターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１０１】
次に、メモリセル領域１Ａおよびメモリセル領域１Ｂのそれぞれにおける半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ，ＰＷ１ｂ）の表層部に、積層体ＬＭ１，ＬＭ２をマスク（イオン注入阻止マスク）として用いてチャネルドープイオン注入を行うことにより、ヒ素（Ａｓ）などのｎ型不純物を注入する。これにより、図１７に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１で覆われない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ）の表層部に、ｎ型不純物が注入されることでｐ型半導体領域Ｐ１ａよりも実効的なｐ型不純物濃度が低くなったｐ型半導体領域Ｐ１ｃが形成される。また、メモリセル領域１Ｂにおいて、積層体ＬＭ２で覆われない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ１ｂ）の表層部に、ｎ型不純物が注入されることでｐ型半導体領域Ｐ１ｂよりも実効的なｐ型不純物濃度が低くなったｐ型半導体領域Ｐ１ｄが形成される。ｐ型半導体領域Ｐ１ｃは、イオン注入されたｎ型不純物が、既に存在しているｐ型不純物の一部を相殺することで、実効的なｐ型不純物濃度がｐ型半導体領域Ｐ１ａよりも低くなったｐ型半導体領域である。また、ｐ型半導体領域Ｐ１ｄは、イオン注入されたｎ型不純物が、既に存在しているｐ型不純物の一部を相殺することで、実効的なｐ型不純物濃度がｐ型半導体領域Ｐ１ｂよりも低くなったｐ型半導体領域である。
【０１０２】
なお、実効的な不純物濃度とは、導電型不純物としてｐ型不純物のみが含まれる領域では、そのｐ型不純物の濃度に対応し、導電型不純物としてｎ型不純物のみが含まれる領域では、そのｎ型不純物の濃度に対応し、ｐ型不純物とｎ型不純物の両方が含まれる領域では、互いに相殺する分のｐ型不純物とｎ型不純物とを除いた残りの不純物（ｐ型またはｎ型の不純物）の濃度に対応している。従って、ｐ型不純物とｎ型不純物の両方が含まれる領域では、ｐ型不純物の濃度とｎ型不純物の濃度との差が、実効的な不純物濃度に対応することになる。実効的な不純物濃度は、不純物の電荷密度とみなすこともできる。
【０１０３】
メモリセル領域１Ａにおいて、メモリトランジスタのチャネル形成領域（ＣＭ１）の不純物濃度は、ｐ型半導体領域Ｐ１ｃの不純物濃度によって主として規定され、また、メモリセル領域１Ｂにおいて、メモリトランジスタのチャネル形成領域（ＣＭ２）の不純物濃度は、ｐ型半導体領域Ｐ１ｄの不純物濃度によって主として規定される。
【０１０４】
本実施の形態では、メモリセル領域１Ａに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｃを形成するイオン注入）と、メモリセル領域１Ｂに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｄを形成するイオン注入）とは、共通化して同じイオン注入によって行うことができる。すなわち、本実施の形態では、ｐ型半導体領域Ｐ１ｃとｐ型半導体領域Ｐ１ｄとは、同じイオン注入によって形成することができる。このため、本実施の形態では、ｐ型半導体領域Ｐ１ｃとｐ型半導体領域Ｐ１ｄとには、同じドーズ量で不純物が注入され、形成されたｐ型半導体領域Ｐ１ｃとｐ型半導体領域Ｐ１ｄとは、実効的なｐ型不純物濃度がほぼ同じになる。
【０１０５】
なお、後述の実施の形態２の場合は、メモリセル領域１Ａに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｃを形成するイオン注入）と、メモリセル領域１Ｂに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｄを形成するイオン注入）とは、別々のイオン注入によって行う。すなわち、後述の実施の形態２の場合は、ｐ型半導体領域Ｐ１ｃとｐ型半導体領域Ｐ１ｄとは、別々のイオン注入によって形成し、ｐ型半導体領域Ｐ１ｃを形成するイオン注入におけるドーズ量と、ｐ型半導体領域Ｐ１ｄを形成するイオン注入におけるドーズ量とは、互いに異なっている。具体的には、ｐ型半導体領域Ｐ１ｄを形成するイオン注入におけるｎ型不純物のドーズ量は、ｐ型半導体領域Ｐ１ｃを形成するイオン注入におけるｎ型不純物のドーズ量よりも大きい。このため、後述の実施の形態２の場合は、形成されたｐ型半導体領域Ｐ１ｄの実効的なｐ型不純物濃度は、形成されたｐ型半導体領域Ｐ１ｃの実効的なｐ型不純物濃度よりも低くなる。
【０１０６】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１９および図２０に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの表面上と積層体ＬＭ１，ＬＭ２の上面および側面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する。この際、積層膜ＬＭの上面および側面上にも絶縁膜ＭＺが形成され得る。このため、絶縁膜ＭＺは、半導体基板ＳＢ上に、積層体ＬＭ１，ＬＭ２および積層膜ＬＭを覆うように形成される。
【０１０７】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。なお、図面を見やすくするために、図１９では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図１９において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。
【０１０８】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。酸化シリコン膜の代わりに、酸窒化シリコン膜を形成することもできる。
【０１０９】
次に、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａ，１Ｂにおいては積層体ＬＭ１，ＬＭ２を覆うように、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄにおいては積層膜ＬＭを覆うように、メモリゲート電極ＭＧ１，ＭＧ２形成用の導電膜としてシリコン膜ＰＳ２を形成する。
【０１１０】
シリコン膜ＰＳ２は、ポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、ポリシリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、成膜時または成膜後のイオン注入でｎ型不純物が導入されて低抵抗率とされている。
【０１１１】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する。このシリコン膜ＰＳ２のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングすることにより、各積層体ＬＭ１，ＬＭ２の両方の側面上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２１に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の一方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧ１が形成され、積層体ＬＭ１の他方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＳ１が形成される。また、メモリセル領域１Ｂにおいて、積層体ＬＭ２の一方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧ２が形成され、積層体ＬＭ２の他方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＳ２が形成される。メモリゲート電極ＭＧ１は、メモリセル領域１Ａにおいて、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣合うように形成され、メモリゲート電極ＭＧ２は、メモリセル領域１Ｂにおいて、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ２と隣合うように形成される。メモリゲート電極ＭＧ１，ＭＧ２とシリコンスペーサＳＳ１，ＳＳ２で覆われていない領域の絶縁膜ＭＺは露出される。
【０１１２】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧ１，ＭＧ２が覆われかつシリコンスペーサＳＳ１，ＳＳ２が露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＳ１，ＳＳ２を除去する。メモリゲート電極ＭＧ１，ＭＧ２は、エッチングされずに残存する。その後、このフォトレジストパターンを除去し、図２３および図２４にはこの段階が示されている。
【０１１３】
次に、図２５および図２６に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧ１，ＭＧ２で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の下とメモリゲート電極ＭＧ１および積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、メモリセル領域１Ｂにおいて、メモリゲート電極ＭＧ２の下とメモリゲート電極ＭＧ２および積層体ＬＭ２間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。
【０１１４】
次に、図２７および図２８に示されるように、積層膜ＬＭをフォトリソグラフィ技術およびエッチング技術を用いてパターニングことにより、パターニングされた積層膜ＬＭからなる積層体ＬＭ３を低耐圧ＭＩＳ領域１Ｃに形成し、パターニングされた積層膜ＬＭからなる積層体ＬＭ４を高耐圧ＭＩＳ領域１Ｄに形成する。このパターニングの際、メモリセル領域１Ａ，１Ｂはフォトレジストパターン（図示せず）で覆われているため、メモリゲート電極ＭＧ１，ＭＧ２や積層体ＬＭ１，ＬＭ２はエッチングされずに残存する。
【０１１５】
積層体ＬＭ３は、ダミーゲート電極（置換用ゲート電極）ＤＧ１とその上のキャップ絶縁膜ＣＰ３とからなり、積層体ＬＭ４は、ダミーゲート電極（置換用ゲート電極）ＤＧ２とその上のキャップ絶縁膜ＣＰ４とからなる。ダミーゲート電極ＤＧ１，ＤＧ２は、それぞれ、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ３，ＣＰ３は、それぞれ、パターニングされた絶縁膜ＣＰＺからなる。
【０１１６】
低耐圧ＭＩＳ領域１Ｃにおいて、積層体ＬＭ３の下に絶縁膜ＧＦ２ａが残存し、高耐圧ＭＩＳ領域１Ｄにおいて、積層体ＬＭ４の下に絶縁膜ＧＦ２ｂが残存する。低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄにおいて、ダミーゲート電極ＤＧ１，ＤＧ２で覆われた部分以外の絶縁膜ＧＦ２ａ，ＧＦ２ｂは、パターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。従って、低耐圧ＭＩＳ領域１Ｃにおいて、ダミーゲート電極ＤＧ１が、半導体基板ＳＢ上に絶縁膜ＧＦ２ａを介して形成され、ダミーゲート電極ＤＧ１上にダミーゲート電極ＤＧ１とほぼ同じ平面形状のキャップ絶縁膜ＣＰ２が形成された状態となる。また、高耐圧ＭＩＳ領域１Ｄにおいて、ダミーゲート電極ＤＧ２が半導体基板ＳＢ上に絶縁膜ＧＦ２ｂを介して形成され、ダミーゲート電極ＤＧ２上にダミーゲート電極ＤＧ２とほぼ同じ平面形状のキャップ絶縁膜ＣＰ４が形成された状態となる。
【０１１７】
次に、図２９および図３０に示されるように、オフセットスペーサ（側壁絶縁膜）ＯＳ１，ＯＳ２を形成する。
【０１１８】
オフセットスペーサＯＳ１は、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなり、オフセットスペーサＯＳ２は、例えば窒化シリコン膜の単体膜からなる。オフセットスペーサＯＳ１は、メモリセル領域１Ａにおいて、積層体ＬＭ１およびメモリゲート電極ＭＧ１の側面（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側面）上に形成され、また、メモリセル領域１Ｂにおいて、積層体ＬＭ２およびメモリゲート電極ＭＧ２の側面（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側面）上に形成される。オフセットスペーサＯＳ２は、低耐圧ＭＩＳ領域１Ｃにおいて、積層体ＬＭ３の両側面上に形成され、また、高耐圧ＭＩＳ領域１Ｄにおいて、積層体ＬＭ４の両側面上に形成される。
【０１１９】
オフセットスペーサＯＳ１，ＯＳ２は、例えば次のようにして形成することができる。すなわち、まず、半導体基板ＳＢの主面上に、メモリゲート電極ＭＧ１，ＭＧ２および積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４を覆うように、酸化シリコン膜をＣＶＤ法などを用いて形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いて、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄの酸化シリコン膜をウェットエッチングなどにより選択的に除去し、メモリセル領域１Ａ，１Ｂの酸化シリコン膜は、除去せずに残存させる。それから、半導体基板ＳＢの主面上に、窒化シリコン膜をＣＶＤ法などを用いて形成する。これにより、メモリセル領域１Ａ，１Ｂでは、半導体基板ＳＢの主面上に、メモリゲート電極ＭＧ１，ＭＧ２および積層体ＬＭ１，ＬＭ２を覆うように、オフセットスペーサ形成用の絶縁膜として酸化シリコン膜とその上の窒化シリコン膜との積層膜が形成された状態が得られる。また、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄでは、半導体基板ＳＢの主面上に、積層体ＬＭ３，ＬＭ４を覆うように、オフセットスペーサ形成用の絶縁膜として窒化シリコン膜が形成された状態が得られる。その後、異方性エッチング技術を用いて、オフセットスペーサ形成用の絶縁膜をエッチバックする。これにより、酸化シリコン膜と窒化シリコン膜との積層膜からなるオフセットスペーサＯＳ１が、メモリセル領域１Ａにおける積層体ＬＭ１およびメモリゲート電極ＭＧ１の側面上と、メモリセル領域１Ｂにおける積層体ＬＭ２およびメモリゲート電極ＭＧ２の側面上とに形成される。また、窒化シリコン膜からなるオフセットスペーサＯＳ２が、低耐圧ＭＩＳ領域１Ｃにおける積層体ＬＭ３の両側面上と、高耐圧ＭＩＳ領域１Ｄにおける積層体ＬＭ４の両側面上とに形成される。
【０１２０】
なお、オフセットスペーサＯＳ１を、オフセットスペーサＯＳ２と同様に、窒化シリコン膜の単体膜により形成することもできる。但し、オフセットスペーサＯＳ１を窒化シリコン膜の単体膜により形成した場合は、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜ＭＺが、オフセットスペーサＯＳ１を構成する窒化シリコン膜と隣接することになるが、この場合、オフセットスペーサＯＳ１を構成する窒化シリコン膜中へ電荷が捕獲されてしまう現象が生じる可能性がある。このため、オフセットスペーサＯＳ１は、窒化シリコン膜の単体膜により形成するよりも、酸化シリコン膜と窒化シリコン膜との積層膜により形成する方が、より好ましい。なお、オフセットスペーサＯＳ１が、酸化シリコン膜と窒化シリコン膜との積層膜により形成される場合、酸化シリコン膜と窒化シリコン膜とのうち、メモリゲート電極（ＭＧ）または制御ゲート電極（ＣＧ）に接する側が酸化シリコン膜であることが望ましい。
【０１２１】
オフセットスペーサＯＳ１，ＯＳ２のそれぞれの幅（ゲート長方向の幅）は、後で形成するサイドウォールスペーサＳＷの幅よりも小さい。また、ここでは、オフセットスペーサＯＳ１，ＯＳ２を形成する場合について説明したが、他の形態として、オフセットスペーサＯＳ１，ＯＳ２の形成を省略する場合もあり得る。
【０１２２】
次に、図３１および図３２に示されるように、ｎ−型半導体領域Ｅ１ａ，Ｅ２ａ，Ｅ１ｂ，Ｅ２ｂ，Ｅ３ａ，Ｅ４ａ，Ｅ３ｂ，Ｅ４ｂを、イオン注入法を用いて形成する。
【０１２３】
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、メモリゲート電極ＭＧ１，ＭＧ２および積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ，ＰＷ１ｂ，ＰＷ２ａ，ＰＷ２ｂ）にイオン注入する。これにより、ｎ−型半導体領域Ｅ１ａ，Ｅ２ａ，Ｅ１ｂ，Ｅ２ｂ，Ｅ３ａ，Ｅ４ａ，Ｅ３ｂ，Ｅ４ｂを形成することができる。
【０１２４】
この際、メモリセル領域１Ａにおいて、ｎ−型半導体領域Ｅ１ａは、メモリゲート電極ＭＧ１の側面上のオフセットスペーサＯＳ１に自己整合して形成され、ｎ−型半導体領域Ｅ２ａは、積層体ＬＭ１の側面上のオフセットスペーサＯＳ１に自己整合して形成される。また、メモリセル領域１Ｂにおいて、ｎ−型半導体領域Ｅ１ｂは、メモリゲート電極ＭＧ２の側面上のオフセットスペーサＯＳ１に自己整合して形成され、ｎ−型半導体領域Ｅ２ｂは、積層体ＬＭ２の側面上のオフセットスペーサＯＳ１に自己整合して形成される。また、低耐圧ＭＩＳ領域１Ｃにおいて、ｎ−型半導体領域Ｅ３ａは、積層体ＬＭ３のソース側の側面上のオフセットスペーサＯＳ２に自己整合して形成され、ｎ−型半導体領域Ｅ４ａは、積層体ＬＭ３のドレイン側の側面上のオフセットスペーサＯＳ２に自己整合して形成される。また、高耐圧ＭＩＳ領域１Ｄにおいて、ｎ−型半導体領域Ｅ３ｂは、積層体ＬＭ４のソース側の側面上のオフセットスペーサＯＳ２に自己整合して形成され、ｎ−型半導体領域Ｅ４ｂは、積層体ＬＭ４のドレイン側の側面上のオフセットスペーサＯＳ２に自己整合して形成される。
【０１２５】
ｎ−型半導体領域Ｅ１ａとｎ−型半導体領域Ｅ２ａとｎ−型半導体領域Ｅ１ｂとｎ−型半導体領域Ｅ２ｂとｎ−型半導体領域Ｅ３ａとｎ−型半導体領域Ｅ４ａとｎ−型半導体領域Ｅ３ｂとｎ−型半導体領域Ｅ４ｂとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１２６】
但し、メモリセル領域１Ａのｎ−型半導体領域Ｅ１ａとメモリセル領域１Ｂのｎ−型半導体領域Ｅ１ｂとは、同じイオン注入によって形成することが好ましく、また、メモリセル領域１Ａのｎ−型半導体領域Ｅ２ａとメモリセル領域１Ｂのｎ−型半導体領域Ｅ２ｂとは、同じイオン注入によって形成することが好ましい。このため、形成されたｎ−型半導体領域Ｅ１ａとｎ−型半導体領域Ｅ１ｂとは、不純物濃度がほぼ同じになり、また、形成されたｎ−型半導体領域Ｅ２ａとｎ−型半導体領域Ｅ２ｂとは、不純物濃度がほぼ同じになる。
【０１２７】
また、必要に応じて、ハローイオン注入により、ｐ型のハロー領域を形成することもできる。例えば、メモリセル領域１Ａ，１Ｂおよび低耐圧ＭＩＳ領域１Ｃの半導体基板ＳＢにおいて、ｎ−型半導体領域Ｅ２ａ，Ｅ２ｂ，Ｅ３ａ，Ｅ４ａをそれぞれ包み込むようなｐ型のハロー領域（図示せず）を形成することもできる。
【０１２８】
次に、図３３および図３４に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧ１の側面上と、積層体ＬＭ２およびメモリゲート電極ＭＧ２の側面上と、積層体ＬＭ３の両側面上と、積層体ＬＭ４の両側面上とに、絶縁膜（絶縁体）からなるサイドウォールスペーサＳＷ（ＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂ）を形成する。
【０１２９】
サイドウォールスペーサＳＷ１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の側面のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側面上に形成される。但し、メモリゲート電極ＭＧ１の側面上にオフセットスペーサＯＳ１を形成していた場合は、サイドウォールスペーサＳＷ１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ１の側面上に、オフセットスペーサＯＳ１を介して形成される。
【０１３０】
また、サイドウォールスペーサＳＷ２ａは、メモリセル領域１Ａにおいて、積層体ＬＭ１の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧ１に隣接している側とは反対側の側面上に形成される。但し、積層体ＬＭ１の側面上にオフセットスペーサＯＳ１を形成していた場合は、サイドウォールスペーサＳＷ２ａは、メモリセル領域１Ａにおいて、積層体ＬＭ１の側面上に、オフセットスペーサＯＳ１を介して形成される。
【０１３１】
また、サイドウォールスペーサＳＷ１ｂは、メモリセル領域１Ｂにおいて、メモリゲート電極ＭＧ２の側面のうち、絶縁膜ＭＺを介して積層体ＬＭ２に隣接している側とは反対側の側面上に形成される。但し、メモリゲート電極ＭＧ２の側面上にオフセットスペーサＯＳ１を形成していた場合は、サイドウォールスペーサＳＷ１ｂは、メモリセル領域１Ｂにおいて、メモリゲート電極ＭＧ２の側面上に、オフセットスペーサＯＳ１を介して形成される。
【０１３２】
また、サイドウォールスペーサＳＷ２ｂは、メモリセル領域１Ｂにおいて、積層体ＬＭ２の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧ２に隣接している側とは反対側の側面上に形成される。但し、積層体ＬＭ２の側面上にオフセットスペーサＯＳ１を形成していた場合は、サイドウォールスペーサＳＷ２ｂは、メモリセル領域１Ｂにおいて、積層体ＬＭ２の側面上に、オフセットスペーサＯＳ１を介して形成される。
【０１３３】
また、サイドウォールスペーサＳＷ３ａは、低耐圧ＭＩＳ領域１Ｃにおいて、積層体ＬＭ３のソース側の側面上に形成され、サイドウォールスペーサＳＷ４ａは、低耐圧ＭＩＳ領域１Ｃにおいて、積層体ＬＭ３のドレイン側の側面上に形成される。但し、積層体ＬＭ３の側面上にオフセットスペーサＯＳ２を形成していた場合は、サイドウォールスペーサＳＷ３ａ，ＳＷ４ａは、積層体ＬＭ３の側面上にオフセットスペーサＯＳ２を介して形成される。
【０１３４】
また、サイドウォールスペーサＳＷ３ｂは、高耐圧ＭＩＳ領域１Ｄにおいて、積層体ＬＭ４のソース側の側面上に形成され、サイドウォールスペーサＳＷ４ｂは、高耐圧ＭＩＳ領域１Ｄにおいて、積層体ＬＭ４のドレイン側の側面上に形成される。但し、積層体ＬＭ４の側面上にオフセットスペーサＯＳ２を形成していた場合は、サイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂは、積層体ＬＭ４の側面上にオフセットスペーサＯＳ２を介して形成される。
【０１３５】
ここで、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂの幅Ｗ１ａ，Ｗ２ａ，Ｗ１ｂ，Ｗ２ｂ，Ｗ３ａ，Ｗ４ａ，Ｗ３ｂ，Ｗ４ｂは、均一ではなく、上記「半導体装置の構造について」で上記図１〜図５を参照して説明した関係が成り立っている。すなわち、Ｗ１ｂ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂの関係が成り立っている。
【０１３６】
サイドウォールスペーサＳＷ形成工程の一例を、図３５〜図４４を参照して以下に説明する。
【０１３７】
すなわち、上記図３１および図３２の構造を得た後、図３５および図３６に示されるように、半導体基板ＳＢの主面上に、メモリゲート電極ＭＧ１，ＭＧ２、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびオフセットスペーサＯＳ１，ＯＳ２を覆うように、絶縁膜ＺＭ１をＣＶＤ法などを用いて形成してから、絶縁膜ＺＭ１上に絶縁膜ＺＭ２をＣＶＤ法などを用いて形成する。絶縁膜ＺＭ１と絶縁膜ＺＭ２とは互いに異なる材料からなり、絶縁膜ＺＭ１は、好ましくは窒化シリコン膜からなり、絶縁膜ＺＭ２は、好ましくは酸化シリコン膜からなる。それから、異方性エッチング技術により、絶縁膜ＺＭ２をエッチバックすることにより、図３７および図３８に示されるように、絶縁膜ＺＭ１の側面上に、サイドウォールスペーサ状に残存する絶縁膜ＺＭ２からなる側壁絶縁膜ＺＭ２ａを形成する。この際の絶縁膜ＺＭ２のエッチバックは、絶縁膜ＺＭ２よりも絶縁膜ＺＭ１がエッチングされにくい条件で行うため、エッチバック終了後も、絶縁膜ＺＭ１は層状に残存している。ここで、側壁絶縁膜ＺＭ２ａが形成される絶縁膜ＺＭ１の側面は、絶縁膜ＺＭ１の表面のうち、メモリゲート電極ＭＧ１、メモリゲート電極ＭＧ２、積層体ＬＭ１、積層体ＬＭ２、積層体ＬＭ３および積層体ＬＭ４の側面に対応する側面である。
【０１３８】
それから、図３９および図４０に示されるように、絶縁膜ＺＭ１上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、メモリセル領域１Ａのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａと、メモリセル領域１Ｂのドレイン側の側壁絶縁膜ＺＭ２ａと、高耐圧ＭＩＳ領域１Ｄのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａと、を覆っている。メモリセル領域１Ｂのソース側の側壁絶縁膜ＺＭ２ａと、低耐圧ＭＩＳ領域１Ｃのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａとは、フォトレジストパターンＲＰ１で覆われずに露出されている。
【０１３９】
それから、フォトレジストパターンＲＰ１で覆われずに露出する側壁絶縁膜ＺＭ２ａをエッチングして除去する。これにより、メモリセル領域１Ｂのソース側の側壁絶縁膜ＺＭ２ａと、低耐圧ＭＩＳ領域１Ｃのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａとが、除去される。一方、メモリセル領域１Ａのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａと、メモリセル領域１Ｂのドレイン側の側壁絶縁膜ＺＭ２ａと、高耐圧ＭＩＳ領域１Ｄのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａとは、フォトレジストパターンＲＰ１で覆われているため、除去されずに残存する。それから、フォトレジストパターンＲＰ１を除去し、図４１および図４２にはこの段階が示されている。
【０１４０】
それから、異方性エッチング技術により、絶縁膜ＺＭ１をエッチバックする。この際、側壁絶縁膜ＺＭ２ａはエッチングマスクとして機能し得るが、側壁絶縁膜ＺＭ２ａと絶縁膜ＺＭ１との両方がエッチングされるような条件で、エッチバックを行うこともできる。このエッチバックを行うと、図４３および図４４に示されるように、絶縁膜ＺＭ１と側壁絶縁膜ＺＭ２ａとからなるサイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂと、絶縁膜ＺＭ１からなるサイドウォールスペーサＳＷ１ｂ，ＳＷ３ａ，ＳＷ４ａと、が形成される。
【０１４１】
サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂのそれぞれは、絶縁膜ＺＭ１と側壁絶縁膜ＺＭ２ａとからなるため、互いに同じ幅を有し、また、サイドウォールスペーサＳＷ１ｂ，ＳＷ３ａ，ＳＷ４ａのそれぞれは、絶縁膜ＺＭ１からなるため、互いに同じ幅を有している。そして、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ１ａ，Ｗ２ａ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂは、側壁絶縁膜ＺＭ２ａの厚さの分だけ、サイドウォールスペーサＳＷ１ｂ，ＳＷ３ａ，ＳＷ４ａの各幅Ｗ１ｂ，Ｗ３ａ，Ｗ４ａよりも大きくなる。つまり、Ｗ１ｂ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂが成り立つ。
【０１４２】
なお、図３５〜図４４の工程でサイドウォールスペーサＳＷを形成した場合、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂのそれぞれは、絶縁膜ＺＭ１と側壁絶縁膜ＺＭ２ａとの積層構造を有することになる。しかしながら、図３３および図３４や後述の図４５〜図６８では、図面の簡略化のために、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂのそれぞれについて、絶縁膜ＺＭ１と側壁絶縁膜ＺＭ２ａとを区別せずに一体的に示してある。
【０１４３】
また、図４１および図４２の構造を得た後、絶縁膜ＺＭ１をエッチバックする際に、異方性のエッチングだけでなくサイドエッチングも生じるようにエッチング条件を調整するとともに、側壁絶縁膜ＺＭ２ａと絶縁膜ＺＭ１との両方がエッチングされるような条件で、エッチバックを行う場合もあり得る。この場合は、エッチバックを終了した段階で、側壁絶縁膜ＺＭ２ａがサイドエッチングにより消失し、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂのいずれもが絶縁膜ＺＭ１により構成されることになる。この場合、側壁絶縁膜ＺＭ２ａがサイドエッチングにより消失するまでは、側壁絶縁膜ＺＭ２ａで覆われている部分の絶縁膜ＺＭ１はサイドエッチングされずに済む。このため、絶縁膜ＺＭ１のサイドエッチング量の差の分だけ、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ１ａ，Ｗ２ａ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂは、サイドウォールスペーサＳＷ１ｂ，ＳＷ３ａ，ＳＷ４ａの各幅Ｗ１ｂ，Ｗ３ａ，Ｗ４ａよりも大きくなる。従って、この場合は、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂのいずれも絶縁膜ＺＭ１により構成されるとともに、Ｗ１ｂ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂが成り立つことになる。
【０１４４】
また、本実施の形態では、Ｗ１ｂ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ２ａ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂが成り立つように、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂを形成しているが、その手法は、図３５〜図４４の工程以外の手法を適用することもできる。
【０１４５】
このようにして、サイドウォールスペーサＳＷを形成した後、図４５および図４６に示されるように、ｎ＋型半導体領域Ｈ１ａ，Ｈ２ａ，Ｈ１ｂ，Ｈ２ｂ，Ｈ３ａ，Ｈ４ａ，Ｈ３ｂ，Ｈ４ｂを、イオン注入法を用いて形成する。
【０１４６】
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、メモリゲート電極ＭＧ１，ＭＧ２および積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４とそれらの側面上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１ａ，ＰＷ１ｂ，ＰＷ２ａ，ＰＷ２ｂ）にイオン注入する。これにより、ｎ＋型半導体領域Ｈ１ａ，Ｈ２ａ，Ｈ１ｂ，Ｈ２ｂ，Ｈ３ａ，Ｈ４ａ，Ｈ３ｂ，Ｈ４ｂを形成することができる。
【０１４７】
この際、メモリセル領域１Ａにおいて、ｎ＋型半導体領域Ｈ１ａは、メモリゲート電極ＭＧ１の側面上のサイドウォールスペーサＳＷ１ａに自己整合して形成され、ｎ＋型半導体領域Ｈ２ａは、積層体ＬＭ１の側面上のサイドウォールスペーサＳＷ２ａに自己整合して形成される。また、メモリセル領域１Ｂにおいて、ｎ＋型半導体領域Ｈ１ｂは、メモリゲート電極ＭＧ２の側面上のサイドウォールスペーサＳＷ１ｂに自己整合して形成され、ｎ＋型半導体領域Ｈ２ｂは、積層体ＬＭ２の側面上のサイドウォールスペーサＳＷ２ｂに自己整合して形成される。また、低耐圧ＭＩＳ領域１Ｃにおいて、ｎ＋型半導体領域Ｈ３ａは、積層体ＬＭ３のソース側の側面上のサイドウォールスペーサＳＷ３ａに自己整合して形成され、ｎ＋型半導体領域Ｈ４ａは、積層体ＬＭ３のドレイン側の側面上のサイドウォールスペーサＳＷ４ａに自己整合して形成される。また、高耐圧ＭＩＳ領域１Ｄにおいて、ｎ＋型半導体領域Ｈ３ｂは、積層体ＬＭ４のソース側の側面上のサイドウォールスペーサＳＷ３ｂに自己整合して形成され、ｎ＋型半導体領域Ｈ４ｂは、積層体ＬＭ４のドレイン側の側面上のサイドウォールスペーサＳＷ４ｂに自己整合して形成される。これにより、ＬＤＤ構造が形成される。
【０１４８】
ｎ＋型半導体領域Ｈ１ａとｎ＋型半導体領域Ｈ２ａとｎ＋型半導体領域Ｈ１ｂとｎ＋型半導体領域Ｈ２ｂとｎ＋型半導体領域Ｈ３ａとｎ＋型半導体領域Ｈ４ａとｎ＋型半導体領域Ｈ３ｂとｎ＋型半導体領域Ｈ４ｂとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１４９】
但し、メモリセル領域１Ａのｎ＋型半導体領域Ｈ１ａとメモリセル領域１Ｂのｎ＋型半導体領域Ｈ１ｂとは、同じイオン注入によって形成することが好ましく、また、メモリセル領域１Ａのｎ＋型半導体領域Ｈ２ａとメモリセル領域１Ｂのｎ＋型半導体領域Ｈ２ｂとは、同じイオン注入によって形成することが好ましい。このため、形成されたｎ＋型半導体領域Ｈ１ａとｎ＋型半導体領域Ｈ１ｂとは、不純物濃度がほぼ同じになり、また、形成されたｎ＋型半導体領域Ｈ２ａとｎ＋型半導体領域Ｈ２ｂとは、不純物濃度がほぼ同じになる。
【０１５０】
このようにして、メモリセル領域１Ａ、メモリセル領域１Ｂ、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄのそれぞれに、ソース用の半導体領域（Ｓ１ａ，Ｓ１ｂ，Ｓ２）とドレイン用の半導体領域（Ｄ１ａ，Ｄ１ｂ，Ｄ２）とが形成される。
【０１５１】
メモリセル領域１Ａにおいて、ソース用の高濃度領域（ｎ＋型半導体領域Ｈ１ａ）とメモリトランジスタのチャネル形成領域（ＣＭ１）との間の距離（間隔）は、サイドウォールスペーサＳＷ１ａによって規定される。また、メモリセル領域１Ａにおいて、ドレイン用の高濃度領域（ｎ＋型半導体領域Ｈ２ａ）と制御トランジスタのチャネル形成領域（ＣＣ１）との間の距離（間隔）は、サイドウォールスペーサＳＷ２ａによって規定される。このようにソース用またはドレイン用の高濃度領域とチャネル領域との間の距離がサイドウォールスペーサによって規定されることは、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａだけではなく、サイドウォールスペーサＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂでも成り立つ。
【０１５２】
このため、ｎ−型半導体領域Ｅ１ａ，Ｅ２ａ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂの各寸法Ｌ１ａ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ｂ，Ｌ４ｂよりも、ｎ−型半導体領域Ｅ１ｂ，Ｅ３ａ，Ｅ４ａの各寸法Ｌ１ｂ，Ｌ３ａ，Ｌ４ａが小さくなる。つまり、Ｌ３ａ＝Ｌ４ａ＝Ｌ１ｂ＜Ｌ１ａ＝Ｌ２ａ＝Ｌ２ｂ＝Ｌ３ｂ＝Ｌ４ｂが成り立つ。ここで、寸法Ｌ１ａ，Ｌ２ａ，Ｌ１ｂ，Ｌ２ｂ，Ｌ３ａ，Ｌ４ａ，Ｌ３ｂ，Ｌ４ｂは上記図３〜図６に示されている。
【０１５３】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域Ｅ１ａ，Ｅ２ａ，Ｅ１ｂ，Ｅ２ｂ，Ｅ３ａ，Ｅ４ａ，Ｅ３ｂ，Ｅ４ｂおよびｎ＋型半導体領域Ｈ１ａ，Ｈ２ａ，Ｈ１ｂ，Ｈ２ｂ，Ｈ３ａ，Ｈ４ａ，Ｈ３ｂ，Ｈ４ｂ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１５４】
次に、図４７および図４８に示されるように、ｎ＋型半導体領域Ｈ１ａ，Ｈ２ａ，Ｈ１ｂ，Ｈ２ｂ，Ｈ３ａ，Ｈ４ａ，Ｈ３ｂ，Ｈ４ｂおよびメモリゲート電極ＭＧ１，ＭＧ２の各上部に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて金属シリサイド層ＳＬを形成する。
【０１５５】
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ１，ＭＧ２、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域Ｈ１ａ，Ｈ２ａ，Ｈ１ｂ，Ｈ２ｂ，Ｈ３ａ，Ｈ４ａ，Ｈ３ｂ，Ｈ４ｂおよびメモリゲート電極ＭＧ１，ＭＧ２の各上部を上記金属膜と反応させることで、金属シリサイド層ＳＬを形成する。その後、未反応の金属膜を除去し、図４７および図４８には、この段階の断面図が示されている。
【０１５６】
次に、図４９および図５０に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ１，ＭＧ２、積層体ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬ２を形成する。
【０１５７】
絶縁膜ＩＬ２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【０１５８】
次に、図５１および図５２に示されるように、絶縁膜ＩＬ２の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する。この研磨工程により、メモリゲート電極ＭＧ１，ＭＧ２、制御ゲート電極ＣＧ１，ＣＧ２およびダミーゲート電極ＤＧ１，ＤＧ２の各上面が露出される。この研磨工程では、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４も研磨されて除去され、また、サイドウォールスペーサＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂの各上部も研磨され得る。メモリゲート電極ＭＧ１，ＭＧ２の上部に金属シリサイド層ＳＬを形成していた場合は、この研磨工程で、メモリゲート電極ＭＧ１，ＭＧ２の上部の金属シリサイド層ＳＬも研磨されて除去され得る。
【０１５９】
次に、図５３および図５４に示されるように、絶縁膜ＩＬ２上に、メモリセル領域１Ａ，１Ｂを覆い、かつ低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄを露出する絶縁膜ＩＬ４を形成する。絶縁膜ＩＬ４は、ＣＶＤ法による成膜と、フォトリソグラフィ法およびエッチング法によるパターニングとにより、形成することができる。絶縁膜ＩＬ４を形成することにより、制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２は絶縁膜ＩＬ４で覆われているため露出しておらず、一方、ダミーゲート電極ＤＧ１，ＤＧ２の各上面は、絶縁膜ＩＬ４で覆われずに露出した状態になる。
【０１６０】
次に、ダミーゲート電極ＤＧ１およびダミーゲート電極ＤＧ２を選択的にエッチングして除去する。図５３および図５４には、このエッチング工程を行った段階が示されている。このエッチング工程では、ダミーゲート電極ＤＧ１，ＤＧ２に比べて絶縁膜ＩＬ２，ＩＬ４，ＧＦ２ａ，ＧＦ２ｂ、オフセットスペーサＯＳ２およびサイドウォールスペーサＳＷ３ａ，ＳＷ４ａ，ＳＷ３ｂ，ＳＷ４ｂがエッチングされにくい条件でエッチングを行うことが好ましい。ダミーゲート電極ＤＧ１，ＤＧ２は、シリコンにより形成されているため、このエッチング工程において、ダミーゲート電極ＤＧ１，ＤＧ２の高いエッチング選択比を確保しやすい。制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２は、絶縁膜ＩＬ４で覆われているため、エッチングされずにそのまま残存する。
【０１６１】
ダミーゲート電極ＤＧ１，ＤＧ２が除去されたことにより、溝（凹部、窪み部）ＴＲ１，ＴＲ２が形成される。溝ＴＲ１は、ダミーゲート電極ＤＧ１が除去された領域であり、ダミーゲート電極ＤＧ１を除去するまでダミーゲート電極ＤＧ１が存在していた領域に対応する。溝ＴＲ２は、ダミーゲート電極ＤＧ２が除去された領域であり、ダミーゲート電極ＤＧ２を除去するまでダミーゲート電極ＤＧ２が存在していた領域に対応する。
【０１６２】
溝ＴＲ１の底面は、絶縁膜ＧＦ２ａの上面により形成され、溝ＴＲ２の底面は、絶縁膜ＧＦ２ｂの上面により形成されている。溝ＴＲ１，ＴＲ２の側面は、オフセットスペーサＯＳ２により形成されているが、積層体ＬＭ３，ＬＭ４の側面上にオフセットスペーサＯＳ２を形成していなかった場合は、溝ＴＲ１，ＴＲ２の側面は、サイドウォールスペーサＳＷにより形成される。
【０１６３】
次に、図５５および図５６に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１，ＴＲ２の内面（底面および側面）上を含む絶縁膜ＩＬ２，ＩＬ４上に、高誘電率ゲート絶縁膜用の絶縁膜として、絶縁膜ＨＫを形成する。絶縁膜ＨＫは、高誘電率絶縁膜からなる。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１，ＴＲ２内を埋めるように、メタルゲート電極用の導電膜として、金属膜ＭＥをスパッタリング法などを用いて形成する。
【０１６４】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。金属膜ＭＥは、金属伝導を示す導電膜であり、純金属膜や合金膜に限定されず、金属伝導を示す金属化合物膜であってもよい。また、金属膜ＭＥを積層膜とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜の積層膜とすることもできる。
【０１６５】
次に、図５７および図５８に示されるように、溝ＴＲ１，ＴＲ２の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって除去することにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む。すなわち、溝ＴＲ１，ＴＲ２の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。
【０１６６】
このようにして、ダミーゲート電極ＤＧ１が除去された領域である溝ＴＲ１内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ１が形成され、また、ダミーゲート電極ＤＧ１が除去された領域である溝ＴＲ２内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ２が形成される。溝ＴＲ１に埋め込まれた金属膜ＭＥが、低耐圧のＭＩＳＦＥＴのゲート電極ＧＥ１となり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、上記絶縁膜ＨＫ１となる。また、溝ＴＲ２に埋め込まれた金属膜ＭＥが、高耐圧のＭＩＳＦＥＴのゲート電極ＧＥ２となり、溝ＴＲ２に埋め込まれた絶縁膜ＨＫが、上記絶縁膜ＨＫ２となる。
【０１６７】
次に、図５９および図６０に示されるように、絶縁膜ＩＬ４を除去してから、絶縁膜ＩＬ２上に、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄを覆い、かつメモリセル領域１Ａ，１Ｂを露出する絶縁膜ＩＬ５を形成する。絶縁膜ＩＬ５は、ＣＶＤ法による成膜と、フォトリソグラフィ法およびエッチング法によるパターニングとにより、形成することができる。絶縁膜ＩＬ５を形成することで、ゲート電極ＧＥ１，ＧＥ２は絶縁膜ＩＬ５で覆われているため露出しておらず、一方、制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２の各上面は、絶縁膜ＩＬ５で覆われずに露出した状態になる。
【０１６８】
次に、図６１および図６２に示されるように、制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２の各上部に、サリサイド技術を用いて金属シリサイド層ＳＬ２を形成する。
【０１６９】
金属シリサイド層ＳＬ２は、具体的には次のようにして形成することができる。すなわち、制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２の各上面上を含む絶縁膜ＩＬ２および絶縁膜ＩＬ５上に、金属シリサイド層ＳＬ２形成用の金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２の各上部を上記金属膜と反応させることで、金属シリサイド層ＳＬ２を形成する。その後、未反応の金属膜を除去し、図６１および図６２には、この段階の断面図が示されている。また、本実施の形態では、制御ゲート電極ＣＧ１，ＣＧ２およびメモリゲート電極ＭＧ１，ＭＧ２の各上部に金属シリサイド層ＳＬ２を形成する場合について説明したが、他の形態として、金属シリサイド層ＳＬ２を形成しない場合もあり得る。
【０１７０】
次に、図６３および図６４に示されるように、半導体基板ＳＢの主面全面上に、絶縁膜（層間絶縁膜）ＩＬ３を形成する。
【０１７１】
なお、図６３および図６４には、絶縁膜ＩＬ５をエッチングなどにより除去してから、絶縁膜ＩＬ２上に絶縁膜ＩＬ３を形成した場合が示されているが、他の形態として、絶縁膜ＩＬ５を除去せずに絶縁膜ＩＬ３を形成することもできる。絶縁膜ＩＬ３としては、例えば、酸化シリコンを主体とした絶縁膜を用いることができる。絶縁膜ＩＬ３の形成後、絶縁膜ＩＬ３の上面をＣＭＰ法で研磨するなどして、絶縁膜ＩＬ３の上面の平坦性を高めることもできる。絶縁膜ＩＬ２と絶縁膜ＩＬ３とにより、層間絶縁膜ＩＬ１が構成される。
【０１７２】
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールを形成する。それから、そのコンタクトホール内に、図６５および図６６に示されるように、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
【０１７３】
次に、図６７および図６８に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に絶縁膜ＩＬ６を形成してから、絶縁膜ＩＬ６の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域Ｈ１ａ，Ｈ２ａ，Ｈ１ｂ，Ｈ２ｂ，Ｈ３ａ，Ｈ４ａ，Ｈ３ｂ，Ｈ４ｂ、制御ゲート電極ＣＧ１、制御ゲート電極ＣＧ２、メモリゲート電極ＭＧ１、メモリゲート電極ＭＧ２、ゲート電極ＧＥ１あるいはゲート電極ＧＥ２などと電気的に接続される。
【０１７４】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１７５】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１７６】
また、本実施の形態では、制御ゲート電極ＣＧ１，ＣＧ２およびダミーゲート電極ＤＧ１，ＤＧ２上にキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４を形成した場合について説明した。他の形態として、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の形成を省略することもできる。
【０１７７】
また、本実施の形態では、ダミーゲート電極ＤＧ１，ＤＧ２をメタルゲート電極であるゲート電極ＧＥ１，ＧＥ２に置き換える場合について説明した。他の形態として、ダミーゲート電極ＤＧ１，ＤＧ２をメタルゲート電極に置き換えることなく、ＭＩＳＦＥＴのゲート電極として使用することも可能である。この場合、低耐圧のＭＩＳＦＥＴと高耐圧のＭＩＳＦＥＴとは、上記図４８に示される構成を有したものとなり、ダミーゲート電極ＤＧ１が低耐圧のＭＩＳＦＥＴのゲート電極（ポリシリコンゲート電極）として機能し、ダミーゲート電極ＤＧ２が低耐圧のＭＩＳＦＥＴのゲート電極（ポリシリコンゲート電極）として機能する。この場合、上記図４７および図４８構造を得た後、上記絶縁膜ＩＬ２を形成してから、ＣＭＰ法などで絶縁膜ＩＬ２の上面を平坦化するが、積層体ＬＭ１，ＬＭ２，ＬＭ３が露出する前に、絶縁膜ＩＬ２の研磨を終了する。それから、絶縁膜ＩＬ２にコンタクトホールを形成してから、コンタクトホール内に上記プラグＰＧを形成し、その後、絶縁膜ＩＬ２上に上記絶縁膜ＩＬ６を形成してから、絶縁膜ＩＬ６に配線溝を形成し、その配線溝内に上記配線Ｍ１を形成すればよい。また、この場合においては、制御ゲート電極ＣＧ１，ＣＧ２およびダミーゲート電極ＤＧ１，ＤＧ２上にキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４が形成された構造となるが、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４の形成を省略することもできる。
【０１７８】
＜検討の経緯について＞
本発明者は、不揮発性メモリを備える半導体装置において、メモリトランジスタの中性状態のしきい値電圧が互いに異なるメモリセルを混載することを検討している。
【０１７９】
本実施の形態の半導体装置においては、図３に示されるようなメモリセルＭＣ１と、図４に示されるようなメモリセルＭＣ２とを、同一の半導体基板ＳＢに形成しており、メモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１と、メモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ２とは、互いに異なっている。具体的には、しきい値電圧Ｖｔｈ２は、しきい値電圧Ｖｔｈ１よりも低く、Ｖｔｈ１＞Ｖｔｈ２が成り立っている。
【０１８０】
なお、メモリトランジスタの中性状態とは、そのメモリトランジスタの電荷蓄積部（ここでは絶縁膜ＭＺ２）中に電荷が注入されていない状態に対応している。このため、メモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１は、メモリセルＭＣ１のメモリトランジスタのゲート絶縁膜に電荷が注入されていない状態における、そのメモリトランジスタのしきい値電圧に対応している。また、メモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１は、メモリセルＭＣ２のメモリトランジスタのゲート絶縁膜に電荷が注入されていない状態における、そのメモリトランジスタのしきい値電圧に対応している。
【０１８１】
図６９および図７０は、本発明者が検討した検討例の半導体装置の要部断面図であり、本実施の形態の上記図３および図４に相当するものである。
【０１８２】
検討例の半導体装置においては、図６９に示されるようなメモリセルＭＣ１０１と、図７０に示されるようなメモリセルＭＣ１０２とを、同一の半導体基板ＳＢに形成している。図６９に示されるメモリセルＭＣ１０１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１０１と、図７０に示されるメモリセルＭＣ１０２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１０２とは、互いに異なっており、具体的には、しきい値電圧Ｖｔｈ１０２は、しきい値電圧Ｖｔｈ１０１よりも低い（Ｖｔｈ１０１＞Ｖｔｈ１０２）。
【０１８３】
メモリトランジスタの中性状態のしきい値電圧（Ｖｔｈ１，Ｖｔｈ１０１）が高いメモリセル（ＭＣ１，ＭＣ１０１）は、高速動作が望まれるものの書き換え回数が少ない用途、例えばプログラムデータ記憶用に適している。一方、メモリトランジスタの中性状態のしきい値電圧（Ｖｔｈ１０２，Ｖｔｈ２）が低いメモリセル（ＭＣ１０２，ＭＣ２）は、書き換え回数は多いものの高速動作は要求されない用途、例えば処理データ記憶用に適している。
【０１８４】
すなわち、書き換え回数が多い場合は、書き換え（特に消去動作）による劣化が起きにくいように、メモリトランジスタの中性状態のしきい値電圧を低めに設定することが好ましい。一方、書き換え回数が少ない場合は、書き換えの繰り返しによる劣化を気にしなくて済むため、メモリトランジスタの中性状態のしきい値電圧を高くすることが好ましく、それによって、注入速度を速めて動作速度を高めることができる。このため、メモリトランジスタの中性状態のしきい値電圧が互いに異なるメモリセルを同一の半導体基板上の互いに異なるメモリ領域に形成し、用途に応じてメモリ領域を使い分けることで、半導体装置の性能を向上させることができる。
【０１８５】
ここで、本実施の形態とは異なり、検討例の場合は、図６９のメモリセルＭＣ１０１と図７０のメモリセルＭＣ１０２とにおいて、サイドウォールスペーサＳＷの幅は、互いに同じである。すなわち、図６９に示されるメモリセルＭＣ１０１のサイドウォールスペーサＳＷ１の幅Ｗ１０１ａおよびサイドウォールスペーサＳＷ２の幅Ｗ１０２ａと、図７０に示されるメモリセルＭＣ１０２のサイドウォールスペーサＳＷ１の幅Ｗ１０１ｂおよびサイドウォールスペーサＳＷ２の幅Ｗ１０２ｂとは、互いに同じであり、Ｗ１０１ａ＝Ｗ１０２ａ＝Ｗ１０１ｂ＝Ｗ１０２ｂとなっている。これを反映して、図６９に示されるメモリセルＭＣ１０１のｎ−型半導体領域Ｅ１の寸法Ｌ１０１ａおよびｎ−型半導体領域Ｅ２の寸法Ｌ１０２ａと、図７０に示されるメモリセルＭＣ１０１のｎ−型半導体領域Ｅ１の寸法Ｌ１０１ｂおよびｎ−型半導体領域Ｅ２の寸法Ｌ１０２ｂとは、互いに同じであり、Ｌ１０１ａ＝Ｌ１０２ａ＝Ｌ１０１ｂ＝Ｌ１０２ｂとなっている。
【０１８６】
メモリトランジスタのしきい値電圧を制御する手法として、メモリトランジスタのチャネル形成領域の不純物濃度を調整することが有効である。検討例の場合、図７０のメモリセルＭＣ１０２のメモリトランジスタのチャネル形成領域ＣＭ１０２における実効的なｐ型不純物濃度は、図６９のメモリセルＭＣ１０１のメモリトランジスタのチャネル形成領域ＣＭ１０１における実効的なｐ型不純物濃度よりも、低くしてある。これにより、図７０のメモリセルＭＣ１０２のメモリトランジスタのしきい値電圧Ｖｔｈ１０２を、図６９のメモリセルＭＣ１０１のメモリトランジスタのしきい値電圧Ｖｔｈ１０１よりも低く（Ｖｔｈ１０１＞Ｖｔｈ１０２）することができる。
【０１８７】
メモリトランジスタのチャネル形成領域の不純物濃度は、上記図１７の工程で行うチャネルドープイオン注入によって調整することができる。検討例の場合、図６９のメモリセルＭＣ１０１が上記メモリセル領域１Ａに形成され、図７０のメモリセルＭＣ１０２が上記メモリセル領域１Ｂに形成されるものと仮定する。図６９のチャネル形成領域ＣＭ１０１における実効的なｐ型不純物濃度は、上記ｐ型半導体領域Ｐ１ｃの実効的なｐ型不純物濃度によって主として規定され、図７０のチャネル形成領域ＣＭ１０２における実効的なｐ型不純物濃度は、上記ｐ型半導体領域Ｐ１ｄの実効的なｐ型不純物濃度によって主として規定される。
【０１８８】
このため、検討例の場合は、上記図１７の工程において、上記メモリセル領域１Ａに対するチャネルドープイオン注入と、上記メモリセル領域１Ｂに対するチャネルドープイオン注入とを、別々に行い、上記メモリセル領域１Ａに対するチャネルドープイオン注入のｎ型不純物のドーズ量よりも、上記メモリセル領域１Ｂに対するチャネルドープイオン注入のｎ型不純物のドーズ量を多くする。これにより、上記メモリセル領域１Ａのｐ型半導体領域Ｐ１ｃの実効的なｐ型不純物濃度よりも、上記メモリセル領域１Ｂのｐ型半導体領域Ｐ１ｄの実効的なｐ型不純物濃度が低くなるため、図７０のチャネル形成領域ＣＭ１０２における実効的なｐ型不純物濃度を、図６９のチャネル形成領域ＣＭ１０１における実効的なｐ型不純物濃度よりも低くすることができる。これにより、図７０のメモリセルＭＣ１０２のメモリトランジスタのしきい値電圧Ｖｔｈ１０２を、図６９のメモリセルＭＣ１０１のメモリトランジスタのしきい値電圧Ｖｔｈ１０１よりも低く（Ｖｔｈ１０１＞Ｖｔｈ１０２）することができる。
【０１８９】
しかしながら、検討例の場合は、次のような課題が生じることが分かった。
【０１９０】
すなわち、検討例の場合は、上記図１７の工程において、上記メモリセル領域１Ａに対するチャネルドープイオン注入と、上記メモリセル領域１Ｂに対するチャネルドープイオン注入とを、別々に行う必要があるため、製造工程数が増加し、半導体装置の製造コストの増加を招いてしまう。また、余分なフォトマスクが必要になるが、これも、半導体装置の製造コストの増加を招いてしまう。これが、第１の課題である。
【０１９１】
また、制御トランジスタのチャネル形成領域の不純物濃度は、上記図１１の工程で行うチャネルドープイオン注入によって調整することができる。メモリセルＭＣ１０１の制御トランジスタのチャネル形成領域ＣＣ１０１における実効的なｐ型不純物濃度は、上記ｐ型半導体領域Ｐ１ａの実効的なｐ型不純物濃度によって主として規定され、メモリセルＭＣ１０２の制御トランジスタのチャネル形成領域ＣＣ１０２における実効的なｐ型不純物濃度は、上記ｐ型半導体領域Ｐ１ｂの実効的なｐ型不純物濃度によって主として規定される。上記図１１の工程において、上記メモリセル領域１Ａに対するチャネルドープイオン注入と、上記メモリセル領域１Ｂに対するチャネルドープイオン注入とを、同じイオン注入工程で行えば、上記図１１の構造において、ｐ型半導体領域Ｐ１ｃのｐ型不純物濃度とｐ型半導体領域Ｐ１ｄのｐ型不純物濃度とがほぼ同じになる。この場合、図６９のチャネル形成領域ＣＣ１０１の実効的なｐ型不純物濃度と、図７０のチャネル形成領域ＣＣ１０２の実効的なｐ型不純物濃度とがほぼ同じになり、メモリセルＭＣ１０１とメモリセルＭＣ１０２とで制御トランジスタのしきい値電圧が同じになるはずである。
【０１９２】
しかしながら、実際には、メモリトランジスタ用のチャネルドープイオン注入（上記ｐ型半導体領域Ｐ１ｃまたは半導体領域Ｐ１ｄを形成するイオン注入）で注入されたｎ型不純物は、活性化アニールなどで横方向にも拡散して制御トランジスタのチャネル形成領域（ＣＣ１０１，ＣＣ１０２）内にも多少導入されてしまう。そして、その導入量は、メモリトランジスタ用のチャネルドープイオン注入のドーズ量が多くなるほど多くなる。すなわち、メモリトランジスタ用のチャネルドープイオン注入におけるｎ型不純物のドーズ量を多くすることは、メモリトランジスタのチャネル形成領域の実効的なｐ型不純物濃度を低くするだけでなく、制御トランジスタのチャネル形成領域の実効的なｐ型不純物濃度を低くする作用もある。
【０１９３】
検討例の場合、チャネル形成領域ＣＭ１０２の実効的なｐ型不純物濃度をチャネル形成領域ＣＭ１０１の実効的なｐ型不純物濃度よりも低くするためには、上記ｐ型半導体領域Ｐ１ｄを形成するチャネルドープイオン注入におけるｎ型不純物のドーズ量を、上記ｐ型半導体領域Ｐ１ｃを形成するチャネルドープイオン注入におけるｎ型不純物のドーズ量よりも大きくする必要がある。しかしながら、このことは、メモリセルＭＣ１０２の制御トランジスタのチャネル形成領域ＣＣ１０２の実効的なｐ型不純物濃度を、メモリセルＭＣ１０１の制御トランジスタのチャネル形成領域ＣＣ１０１の実効的なｐ型不純物濃度よりも低くするように作用してしまう。このため、メモリセルＭＣ１０１とメモリセルＭＣ１０２とで制御トランジスタのしきい値電圧までも相違してしまい、具体的には、メモリセルＭＣ１０２の制御トランジスタのしきい値電圧が、メモリセルＭＣ１０１の制御トランジスタのしきい値電圧よりも低くなってしまう。これが第２の課題である。
【０１９４】
メモリセルＭＣ１０１とメモリセルＭＣ１０２とは、メモリトランジスタの中性状態のしきい値電圧は相違しているが、メモリセルの動作や動作電圧を供給する回路などを考慮すると、メモリセルＭＣ１０１の制御トランジスタのしきい値電圧とメモリセルＭＣ１０２の制御トランジスタのしきい値電圧とは、互いに同じであることが望ましい。しかしながら、検討例の場合は、メモリセルＭＣ１０２のメモリトランジスタのしきい値電圧Ｖｔｈ１０２を、メモリセルＭＣ１０１のメモリトランジスタのしきい値電圧Ｖｔｈ１０１よりも低くしてしまうと、メモリセルＭＣ１０２の制御トランジスタのしきい値電圧もメモリセルＭＣ１０１の制御トランジスタのしきい値電圧より低くなってしまう。
【０１９５】
そこで、検討例の場合は、メモリセルＭＣ１０１の制御トランジスタのしきい値電圧とメモリセルＭＣ１０２の制御トランジスタのしきい値電圧とを互いに同じにするために、メモリセルＭＣ１０１，ＭＣ１０２において制御ゲート電極ＣＧのゲート長を大きくすることが考えられる。これにより、メモリトランジスタ用のチャネルドープイオン注入におけるｎ型不純物のドーズ量を多くしても、制御トランジスタのチャネル形成領域は影響を受けにくくなるため、メモリセルＭＣ１０１の制御トランジスタのしきい値電圧とメモリセルＭＣ１０２の制御トランジスタのしきい値電圧とをほぼ同じにすることができる。しかしながら、メモリセルＭＣ１０１，ＭＣ１０２において制御ゲート電極ＣＧのゲート長を大きくすることは、半導体装置の平面寸法の増大を招いてしまうため、望ましくない。
【０１９６】
また、検討例の場合は、メモリセルＭＣ１０１の制御トランジスタのしきい値電圧とメモリセルＭＣ１０２の制御トランジスタのしきい値電圧とを互いに同じにするために、メモリセルＭＣ１０２のｎ−型半導体領域Ｅ２を包み込むｐ型のハロー領域を、メモリセルＭＣ１０１のｎ−型半導体領域Ｅ２を包み込むｐ型のハロー領域よりも高濃度とすることも考えられる。しかしながら、これは、メモリセルＭＣ１０２のｎ−型半導体領域Ｅ２を包み込むｐ型のハロー領域と、メモリセルＭＣ１０１のｎ−型半導体領域Ｅ２を包み込むｐ型のハロー領域とを、別々のイオン注入工程で形成する必要があり、半導体装置の製造コストの増加を招いてしまう。
【０１９７】
＜主要な特徴と効果について＞
本実施の形態の主要な特徴のうちの一つは、メモリトランジスタの中性状態のしきい値電圧が互いに異なるメモリセルＭＣ１とメモリセルＭＣ２とを、同一の半導体基板ＳＢに形成していることである。すなわち、半導体基板ＳＢのメモリセル領域１Ａに形成されたメモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１と、半導体基板ＳＢのメモリセル領域１Ｂに形成されたメモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ２とは、互いに異なっている。具体的には、メモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ２は、メモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１よりも低い（Ｖｔｈ１＞Ｖｔｈ２）。
【０１９８】
本実施の形態の主要な特徴のうちの他の一つは、メモリセルＭＣ２のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂが、メモリセルＭＣ１のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも小さいことである（Ｗ１ａ＞Ｗ１ｂ）。
【０１９９】
本実施の形態では、サイドウォールスペーサＳＷ１の幅（Ｗ１ａ，Ｗ１ｂ）を調整することによって、メモリセル（ＭＣ１，ＭＣ２）のメモリトランジスタの中性状態のしきい値電圧（Ｖｔｈ１，Ｖｔｈ２）を制御している。すなわち、メモリセルＭＣ２のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂを、メモリセルＭＣ１のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも小さく（Ｗ１ａ＞Ｗ１ｂ）したことで、メモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ２を、メモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１よりも低く（Ｖｔｈ１＞Ｖｔｈ２）している。
【０２００】
サイドウォールスペーサＳＷ１の幅を調整することによって、メモリセルのメモリトランジスタの中性状態のしきい値電圧を制御できる理由について、図７１のグラフを参照して説明する。図７１は、ソース側のサイドウォールスペーサＳＷ１の幅と、メモリトランジスタの中性状態のしきい値電圧との、相関を示すグラフである。ｎ＋型半導体領域Ｈ１形成用のイオン注入の条件として、「イオン注入条件Ａ」、「イオン注入条件Ｂ」および「イオン注入条件Ｃ」の３つの条件を選択し、そのそれぞれについてシミュレーションを行った結果を、図７１に示してある。なお、「イオン注入条件Ｃ」がｎ型不純物のドーズ量は最も大きく、「イオン注入条件Ａ」がｎ型不純物のドーズ量は最も小さい。
【０２０１】
図７１のグラフからも分かるように、ソース側のサイドウォールスペーサＳＷ１の幅が小さくなるほど、メモリトランジスタの中性状態のしきい値電圧は低くなり、また、ｎ＋型半導体領域Ｈ１形成用のイオン注入のｎ型不純物のドーズ量が大きくなるほど、メモリトランジスタの中性状態のしきい値電圧は低くなる。このことは、メモリトランジスタのチャネル形成領域（ＣＭ１，ＣＭ２）の実効的なｐ型不純物濃度が、ｎ＋型半導体領域Ｈ１形成用のイオン注入で注入されたｎ型不純物の影響を受け、その影響は、サイドウォールスペーサＳＷ１の幅が小さくなるほど大きくなり、また、ｎ＋型半導体領域Ｈ１形成用のイオン注入のｎ型不純物のドーズ量が大きくなるほど、大きくなることを示唆している。これは、ｎ＋型半導体領域Ｈ１形成用のイオン注入で注入されたｎ型不純物は、活性化アニールなどで横方向にも拡散してメモリトランジスタのチャネル形成領域（ＣＭ１，ＣＭ２）内にも多少導入されてしまい、その導入量は、サイドウォールスペーサＳＷ１の幅が小さくなるほど多くなり、また、ｎ＋型半導体領域Ｈ１形成用のイオン注入のドーズ量が多くなるほど多くなるからである。
【０２０２】
すなわち、サイドウォールスペーサＳＷ１の幅を小さくすると、それに伴いｎ＋型半導体領域Ｈ１とメモリトランジスタのチャネル形成領域との間の間隔（距離）が小さくなることから、ｎ＋型半導体領域Ｈ１用に注入したｎ型不純物がメモリトランジスタのチャネル形成領域にも導入されやすくなるため、メモリトランジスタのチャネル形成領域の実効的なｐ型不純物濃度が低くなる。また、ｎ＋型半導体領域Ｈ１形成用のイオン注入のドーズ量を多くすると、それに伴い、ｎ＋型半導体領域Ｈ１用に注入したｎ型不純物がメモリトランジスタのチャネル形成領域に導入される量も増加するため、メモリトランジスタのチャネル形成領域の実効的なｐ型不純物濃度が低くなる。このため、サイドウォールスペーサＳＷ１の幅を小さくすることは、メモリトランジスタのチャネル形成領域の実効的なｐ型不純物濃度を低くする作用があり、それゆえ、メモリトランジスタの中性状態のしきい値電圧を低くするように作用する。
【０２０３】
そこで、本実施の形態では、メモリセルＭＣ２のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂを、メモリセルＭＣ１のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも小さく（Ｗ１ａ＞Ｗ１ｂ）している。これにより、メモリセルＭＣ１におけるメモリゲート電極ＭＧ１とｎ＋型半導体領域Ｈ１ａとの間の間隔（メモリゲート電極ＭＧ１のゲート長方向における間隔）よりも、メモリセルＭＣ２におけるメモリゲート電極ＭＧ２（の側面）とｎ＋型半導体領域Ｈ１ｂとの間の間隔（メモリゲート電極ＭＧ２のゲート長方向における間隔）が小さくなる。すなわち、メモリセルＭＣ１におけるｎ＋型半導体領域Ｈ１ａとメモリトランジスタのチャネル形成領域ＣＭ１との間の間隔よりも、メモリセルＭＣ２におけるｎ＋型半導体領域Ｈ１ｂとメモリトランジスタのチャネル形成領域ＣＭ２との間の間隔を小さくすることができる。このため、メモリセルＭＣ１において、ｎ＋型半導体領域Ｈ１ａ用に注入したｎ型不純物がメモリトランジスタのチャネル形成領域ＣＭ１に導入されてしまう量よりも、メモリセルＭＣ２において、ｎ＋型半導体領域Ｈ１ｂ用に注入したｎ型不純物がメモリトランジスタのチャネル形成領域ＣＭ２に導入されてしまう量を多くすることができる。これにより、メモリセルＭＣ１のメモリトランジスタのチャネル形成領域ＣＭ１の実効的なｐ型不純物濃度よりも、メモリセルＭＣ２のメモリトランジスタのチャネル形成領域ＣＭ２の実効的なｐ型不純物濃度を低くすることができるため、メモリセルＭＣ２のしきい値電圧Ｖｔｈ２を、メモリセルＭＣ１のしきい値電圧Ｖｔｈ１よりも低く（Ｖｔｈ１＞Ｖｔｈ２）することができる。
【０２０４】
例えば、メモリセルＭＣ２のしきい値電圧Ｖｔｈ２を、メモリセルＭＣ１のしきい値電圧Ｖｔｈ１よりも０．５Ｖ低くする場合を仮定する。図７１は、ｎ＋型半導体領域Ｈ１ａ，Ｈ１ｂのイオン注入の条件として「イオン注入条件Ｂ」を採用するのであれば、メモリセルＭＣ２のしきい値電圧Ｖｔｈ２とメモリセルＭＣ１のしきい値電圧Ｖｔｈ１との差を０．５Ｖ確保するには、サイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂとサイドウォールスペーサＳＷ１ａの幅Ｗ１ａとの差を２０ｎｍ程度確保すればよいことを示唆している。また、サイドウォールスペーサＳＷ１ａの幅Ｗ１ａが高耐圧ＭＩＳＦＥＴの制約で決まり、サイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂが低耐圧ＭＩＳＦＥＴの制約で決まっている場合もある。そのような場合は、サイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂとサイドウォールスペーサＳＷ１ａの幅Ｗ１ａとの差に応じて、ｎ＋型半導体領域Ｈ１ａ，Ｈ１ｂのイオン注入の条件を適切に選ぶことで、メモリセルＭＣ２のしきい値電圧Ｖｔｈ２とメモリセルＭＣ１のしきい値電圧Ｖｔｈ１との差を０．５Ｖ確保することができる。
【０２０５】
このように、本実施の形態では、サイドウォールスペーサＳＷ１の幅を調整することによって、メモリセルのメモリトランジスタの中性状態のしきい値電圧を制御している。すなわち、Ｗ１ａ＞Ｗ１ｂが成り立つようにサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを形成することで、Ｖｔｈ１＞Ｖｔｈ２の関係を実現している。このため、本実施の形態の場合は、上記図１７の工程で、メモリセル領域１Ａに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｃを形成するイオン注入）と、メモリセル領域１Ｂに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｄを形成するイオン注入）とを、同じイオン注入工程で行うことができる。すなわち、メモリセル領域１Ａのｐ型半導体領域Ｐ１ｃと、メモリセル領域１Ｂのｐ型半導体領域Ｐ１ｄとを、同じイオン注入工程で形成することができる。このため、半導体装置の製造工程数を抑制し、半導体装置の製造コストを低減（抑制）することができる。
【０２０６】
また、本実施の形態では、ｐ型半導体領域Ｐ１ｃを形成するイオン注入と、ｐ型半導体領域Ｐ１ｄを形成するイオン注入とを、同じイオン注入工程で行うことができるため、ｐ型半導体領域Ｐ１ｃに注入されるｎ型不純物のドーズ量と、ｐ型半導体領域Ｐ１ｄに注入されるｎ型不純物のドーズ量とを、ほぼ同じにすることができる。このため、ｐ型半導体領域Ｐ１ｄを形成するイオン注入がメモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１に与える影響と、ｐ型半導体領域Ｐ１ｄを形成するイオン注入がメモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２に与える影響とを同じにすることができる。すなわち、メモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１と、メモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２とで、不純物分布（不純物プロファイル）をほぼ同じにすることができる。つまり、メモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１と、メモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２とで、実効的なｐ型不純物の濃度をほぼ同じにすることができる。このため、メモリセルＭＣ１の制御トランジスタのしきい値電圧と、メモリセルＭＣ２の制御トランジスタのしきい値電圧とを、ほぼ同じにすることができる。
【０２０７】
つまり、本実施の形態では、Ｗ１ａ＞Ｗ１ｂが成り立つようにサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを形成することで、メモリセルＭＣ１，ＭＣ２のメモリトランジスタのしきい値電圧についてＶｔｈ１＞Ｖｔｈ２の関係を実現するとともに、メモリセルＭＣ１とメモリセルＭＣ２とで制御トランジスタのしきい値電圧をほぼ同じにすることができる。これにより、半導体装置の性能を向上させることができる。
【０２０８】
また、本実施の形態では、メモリセルＭＣ１のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａと、メモリセルＭＣ２のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂとは、ほぼ同じである（Ｗ２ａ＝Ｗ２ｂ）。このため、ｎ＋型半導体領域Ｈ２ａ用に注入したｎ型不純物がメモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１に導入される量と、ｎ＋型半導体領域Ｈ２ｂ用に注入したｎ型不純物がメモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２に導入される量とを、ほぼ同じにすることができる。これも、メモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１と、メモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２とで、不純物分布をほぼ同じにし、実効的なｐ型不純物の濃度をほぼ同じにするように作用する。このため、Ｗ１ａ＞Ｗ１ｂとＷ２ａ＝Ｗ２ｂとが成り立つようにサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂを形成することで、メモリセルＭＣ１，ＭＣ２のメモリトランジスタのしきい値電圧についてＶｔｈ１＞Ｖｔｈ２の関係を実現するとともに、メモリセルＭＣ１，ＭＣ２における制御トランジスタのしきい値電圧同士をほぼ同じにすることを的確に実現できる。
【０２０９】
本実施の形態では、メモリセルＭＣ１の制御トランジスタ用のチャネルドープイオン注入（ｐ型半導体領域Ｐ１ａを形成するイオン注入）と、メモリセルＭＣ２の制御トランジスタ用のチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｂを形成するイオン注入）とを、同じイオン注入工程により行うことができる。また、本実施の形態では、メモリセルＭＣ１のメモリトランジスタ用のチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｃを形成するイオン注入）と、メモリセルＭＣ２のメモリトランジスタ用のチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｄを形成するイオン注入）とを、同じイオン注入工程により行うことができる。この場合、本実施の形態とは異なり、メモリセルＭＣ１とメモリセルＭＣ２とで、サイドウォールスペーサＳＷの幅が全て同じであれば、メモリセルＭＣ１とメモリセルＭＣ２とで、メモリトランジスタの中性状態のしきい値電圧同士は同じになり、また、制御トランジスタのしきい値電圧同士も同じになる。しかしながら、本実施の形態では、サイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂをサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも小さくしたことで、チャネル形成領域ＣＭ２の実効的なｐ型不純物の濃度をチャネル形成領域ＣＭ１の実効的なｐ型不純物の濃度よりも小さくして、メモリセルＭＣ１，ＭＣ２のメモリトランジスタについてＶｔｈ１＞Ｖｔｈ２の関係を実現することができる。また、サイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂをサイドウォールスペーサＳＷ２ａの幅Ｗ２ａと同じにしたことで、チャネル形成領域ＣＣ２の実効的なｐ型不純物の濃度をチャネル形成領域ＣＣ１の実効的なｐ型不純物の濃度とほぼ同じにして、メモリセルＭＣ１，ＭＣ２の制御トランジスタのしきい値電圧同士をほぼ同じにすることができる。
【０２１０】
このように、本実施の形態では、チャネルドープイオン注入ではなく、サイドウォールスペーサＳＷの幅を調整することによって、メモリセルＭＣ１，ＭＣ２におけるしきい値電圧を制御することができる。これにより、半導体装置の製造コストを低減（抑制）しながら、半導体装置の性能を高めることができる。
【０２１１】
また、本実施の形態では、メモリセルＭＣ１，ＭＣ２だけでなく、周辺回路用のＭＩＳＦＥＴとして、小さな幅Ｗ３ａ，Ｗ４ａのサイドウォールスペーサＳＷ３ａ，Ｗ４ａを有するＭＩＳＦＥＴ２ａと、幅Ｗ３ａ，Ｗ４ａよりも大きな幅Ｗ３ｂ，Ｗ４ｂのサイドウォールスペーサＳＷ３ｂ，Ｗ４ｂを有するＭＩＳＦＥＴ２ｂとを、同じ半導体基板ＳＢに形成している。そして、Ｗ１ａ＞Ｗ１ｂを実現するために、メモリセルＭＣ１用のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａを、サイドウォールスペーサＳＷ３ｂの幅Ｗ３ｂと同じ（Ｗ１ａ＝Ｗ３ｂ）にし、メモリセルＭＣ２用のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂを、サイドウォールスペーサＳＷ３ａの幅Ｗ３ａと同じ（Ｗ１ｂ＝Ｗ３ａ）にしている。すなわち、サイドウォールスペーサＳＷ３ｂの幅Ｗ３ｂに合わせて、メモリセルＭＣ１用のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａを設定し、サイドウォールスペーサＳＷ３ａの幅Ｗ３ａに合わせて、メモリセルＭＣ２用のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂを設定している。つまり、低耐圧用のＭＩＳＦＥＴのサイドウォールスペーサＳＷ３ａ，Ｗ４ａの幅Ｗ３ａ，Ｗ４ａが、高耐圧用のＭＩＳＦＥＴのサイドウォールスペーサＳＷ３ｂ，Ｗ４ｂの幅Ｗ３ｂ，Ｗ４ｂよりも小さいことを利用して、メモリセルＭＣ２用のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂを、メモリセルＭＣ１用のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも小さくしている。このため、メモリセルＭＣ１用のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａよりも、メモリセルＭＣ２用のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂを小さくすることを、特別な工程を付加することなく実現することができるため、半導体装置の製造コストを低減（抑制）することができる。
【０２１２】
（実施の形態２）
図７２および図７３は、本実施の形態２の半導体装置の要部断面図であり、上記図３および図４にそれぞれ対応するものである。すなわち、図７２には、メモリセル領域１Ａに形成されたメモリセルＭＣ１が示され、図７３には、メモリセル領域１Ｂに形成されたメモリセルＭＣ２が示されている。なお、上記図３および図４と同様に、図７２および図７３においても、上記図１および図２に示される絶縁膜ＩＬ２，ＩＬ３については、図示を省略してある。また、本実施の形態２において、低耐圧ＭＩＳ領域１Ｃおよび高耐圧ＭＩＳ領域１Ｄの構造は、上記実施の形態１（図２、図５および図６）と同様であるので、ここではその図示および説明は省略する。
【０２１３】
本実施の形態２の半導体装置が上記実施の形態１の半導体装置と相違する点について、以下に説明する。
【０２１４】
本実施の形態２では、サイドウォールスペーサＳＷ１ａの幅Ｗ１ａとサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂとを同じ（Ｗ１ａ＝Ｗ１ｂ）にし、また、サイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、サイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも小さく（Ｗ２ａ＜Ｗ２ｂ）している。これを反映して、本実施の形態２では、ｎ−型半導体領域Ｅ１ａの寸法Ｌ１ａとｎ−型半導体領域Ｅ１ｂの寸法Ｌ１ｂとは、ほぼ同じ（Ｌ１ａ＝Ｌ１ｂ）になり、また、ｎ−型半導体領域Ｅ２ａの寸法Ｌ２ａは、ｎ−型半導体領域Ｅ２ｂの寸法Ｌ２ｂよりも小さく（Ｌ２ａ＜Ｌ２ｂ）なっている。
【０２１５】
具体的には、本実施の形態２では、メモリセルＭＣ１，ＭＣ２用のサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂの各幅Ｗ１ａ，幅Ｗ１ｂ，Ｗ２ｂを、高耐圧ＭＩＳＦＥＴ用のサイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ３ｂ，Ｗ４ｂと同じにしている（Ｗ１ａ＝Ｗ１ｂ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂ）。また、メモリセルＭＣ１用のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、低耐圧ＭＩＳＦＥＴ用のサイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅Ｗ３ａ，Ｗ４ａと同じにしている（Ｗ２ａ＝Ｗ３ａ＝Ｗ４ａ）。低耐圧ＭＩＳＦＥＴ用のサイドウォールスペーサＳＷ３ａ，ＳＷ４ａの各幅Ｗ３ａ，Ｗ４ａが、高耐圧ＭＩＳＦＥＴ用のサイドウォールスペーサＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ３ｂ，Ｗ４ｂよりも小さいことは、上記実施の形態１と本実施の形態２とで共通である。このため、本実施の形態２では、メモリセルＭＣ１用のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、メモリセルＭＣ１，ＭＣ２用のサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂの各幅Ｗ１ａ，幅Ｗ１ｂ，Ｗ２ｂよりも小さく（Ｗ２ａ＜Ｗ１ａ＝Ｗ１ｂ＝Ｗ２ｂ）することができる。これを反映して、ｎ−型半導体領域Ｅ２ａの寸法Ｌ２ａは、ｎ−型半導体領域Ｅ１ａ，Ｅ１ｂ，Ｅ２ｂの各寸法Ｌ１ａ，Ｌ１ｂ，Ｌ２ｂよりも小さくなっている（Ｌ２ａ＜Ｌ１ａ＝Ｌ１ｂ＝Ｌ２ｂ）。
【０２１６】
また、本実施の形態２では、Ｗ２ａ＜Ｗ２ｂの関係が成り立つことから、制御ゲート電極ＣＧ１のゲート長方向における、サイドウォールスペーサＳＷ２ａの側面から制御ゲート電極ＣＧ１（の側面）までの距離は、制御ゲート電極ＣＧ２のゲート長方向における、サイドウォールスペーサＳＷ２ｂの側面から制御ゲート電極ＣＧ２（の側面）までの距離よりも小さい。また、Ｗ１ａ＝Ｗ１ｂの関係が成り立つことから、メモリゲート電極ＭＧ１のゲート長方向における、サイドウォールスペーサＳＷ１ａの側面からメモリゲート電極ＭＧ１（の側面）までの距離は、メモリゲート電極ＭＧ２のゲート長方向における、サイドウォールスペーサＳＷ１ｂの側面からメモリゲート電極ＭＧ２（の側面）までの距離とほぼ同じである。ここで、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂの側面は、メモリゲート電極（ＭＧ１，ＭＧ２）に隣接する側とは反対側の側面に対応し、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの側面は、制御ゲート電極（ＣＧ１，ＣＧ２）に隣接する側とは反対側の側面に対応している。
【０２１７】
次に、本実施の形態２の半導体装置の製造工程について、図７４〜図７９を参照して説明する。
【０２１８】
上記実施の形態１と同様の工程を行って上記図３１および図３２の構造を得た後、本実施の形態２でも、積層体ＬＭ１およびメモリゲート電極ＭＧ１の側面上と、積層体ＬＭ２およびメモリゲート電極ＭＧ２の側面上と、積層体ＬＭ３の両側面上と、積層体ＬＭ４の両側面上とに、サイドウォールスペーサＳＷを形成する。図７４および図７５は、本実施の形態２において、サイドウォールスペーサＳＷを形成した状態が示されており、上記図３３および図３４に相当している。
【０２１９】
上記図３３および図３４（上記実施の形態１）と図７４および図７５（本実施の形態２）とが相違するのは、サイドウォールスペーサＳＷの幅である。すなわち、本実施の形態２では、図７４および図７５に示されるように、サイドウォールスペーサＳＷ２ａ，ＳＷ３ａ，ＳＷ４ａの各幅Ｗ２ａ，Ｗ３ａ，Ｗ４ａは、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ１ａ，Ｗ１ｂ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂよりも小さくなっている。なお、サイドウォールスペーサＳＷ２ａ，ＳＷ３ａ，ＳＷ４ａの各幅Ｗ２ａ，Ｗ３ａ，Ｗ４ａは、互いにほぼ同じであり、また、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ｂ，ＳＷ４ｂの各幅Ｗ１ａ，Ｗ１ｂ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂは、互いにほぼ同じである。つまり、Ｗ２ａ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ１ｂ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂが成り立っている。
【０２２０】
サイドウォールスペーサＳＷ形成工程の一例を、図７６〜図７９を参照して以下に説明する。
【０２２１】
上記実施の形態１と同様の工程を行って上記図３７および図３８の構造を得た後、本実施の形態２でも、絶縁膜ＺＭ１上に、図７６および図７７に示されるようにフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成する。但し、フォトレジストパターンＲＰ１の形成領域が、本実施の形態２と上記実施の形態１とで相違している。すなわち、本実施の形態２では、フォトレジストパターンＲＰ１は、メモリセル領域１Ｂのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａを覆い、メモリセル領域１Ａのソース側の側壁絶縁膜ＺＭ２ａを覆い、高耐圧ＭＩＳ領域１Ｄのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａを覆っている。本実施の形態２では、メモリセル領域１Ａのソース側の側壁絶縁膜ＺＭ２ａと、低耐圧ＭＩＳ領域１Ｃのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａとは、フォトレジストパターンＲＰ１で覆われずに、露出されている。
【０２２２】
以降の工程は、本実施の形態２も上記実施の形態１と基本的には同じである。すなわち、フォトレジストパターンＲＰ１で覆われずに露出する側壁絶縁膜ＺＭ２ａをエッチングにより除去し、その後、フォトレジストパターンＲＰ１を除去する。図７８および図７９は、この段階が示されており、上記図４１および図４２に相当している。これにより、図７８および図７９に示されるように、メモリセル領域１Ａのドレイン側の側壁絶縁膜ＺＭ２ａと、低耐圧ＭＩＳ領域１Ｃのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａとが、除去される。一方、メモリセル領域１Ａのソース側の側壁絶縁膜ＺＭ２ａと、メモリセル領域１Ｂのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａと、高耐圧ＭＩＳ領域１Ｄのソース側およびドレイン側の側壁絶縁膜ＺＭ２ａとは、フォトレジストパターンＲＰ１で覆われているため、除去されずに残存する。
【０２２３】
その後、上記実施の形態１と同様に、本実施の形態２においても、絶縁膜ＺＭ１のエッチバック工程を行うことにより、サイドウォールスペーサＳＷを形成することができ、各サイドウォールスペーサＳＷの厚さは、上記図７４および図７５に示されるような関係、すなわちＷ２ａ＝Ｗ３ａ＝Ｗ４ａ＜Ｗ１ａ＝Ｗ１ｂ＝Ｗ２ｂ＝Ｗ３ｂ＝Ｗ４ｂの関係を満たしたものとなる。サイドウォールスペーサＳＷを形成した後の工程は、本実施の形態２も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２２４】
上記実施の形態１と同様に、本実施の形態２においても、メモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１と、メモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ２とは、互いに異なっている。具体的には、しきい値電圧Ｖｔｈ２は、しきい値電圧Ｖｔｈ１よりも低くなっている（Ｖｔｈ１＞Ｖｔｈ２）。
【０２２５】
Ｖｔｈ１＞Ｖｔｈ２の関係を実現するためには、メモリセルＭＣ２のチャネル形成領域ＣＭ２の実効的なｐ型不純物濃度を、メモリセルＭＣ１のチャネル形成領域ＣＭ１の実効的なｐ型不純物濃度よりも低くする必要があり、これは、上記実施の形態１と本実施の形態２とで共通である。
【０２２６】
しかしながら、本実施の形態２では、メモリセルＭＣ１のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａとメモリセルＭＣ２のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂとは、互いに同じ（Ｗ１ａ＝Ｗ１ｂ）である。このため、本実施の形態２では、上記実施の形態１のような手法（サイドウォールスペーサＳＷ１の幅Ｗ１ａ，Ｗ１ｂを調整する手法）では、メモリセルＭＣ１のチャネル形成領域ＣＭ１とメモリセルＭＣ２のチャネル形成領域ＣＭ２とに不純物濃度の差を付けることはできない。従って、本実施の形態２では、メモリセルＭＣ２のチャネル形成領域ＣＭ２の実効的なｐ型不純物濃度が、メモリセルＭＣ１のチャネル形成領域ＣＭ１の実効的なｐ型不純物濃度よりも低くなるように、メモリトランジスタ用のチャネルドープイオン注入を行う必要がある。
【０２２７】
このため、本実施の形態２において、メモリセルＭＣ１とメモリセルＭＣ２とで、メモリトランジスタの中性状態のしきい値電圧に差をつける手法は、上記検討例（図６９および図７０）の場合と同様である。
【０２２８】
すなわち、本実施の形態２の場合は、上記図１７の工程で、メモリセル領域１Ａに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｃを形成するイオン注入）と、メモリセル領域１Ｂに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｄを形成するイオン注入）とを、別々の工程で行う。そして、メモリセル領域１Ａに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｃを形成するイオン注入）におけるｎ型不純物のドーズ量よりも、メモリセル領域１Ｂに対するチャネルドープイオン注入（ｐ型半導体領域Ｐ１ｄを形成するイオン注入）におけるｎ型不純物のドーズ量を多くする。これにより、メモリセル領域１Ａのｐ型半導体領域Ｐ１ｃの実効的なｐ型不純物濃度よりも、メモリセル領域１Ｂのｐ型半導体領域Ｐ１ｄの実効的なｐ型不純物濃度が低くなるため、図７３のチャネル形成領域ＣＭ２における実効的なｐ型不純物濃度を、図７２のチャネル形成領域ＣＭ１における実効的なｐ型不純物濃度よりも低くすることができる。これにより、図７３のメモリセルＭＣ２のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ２を、図７２のメモリセルＭＣ１のメモリトランジスタの中性状態のしきい値電圧Ｖｔｈ１よりも低く（Ｖｔｈ１＞Ｖｔｈ２）することができる。
【０２２９】
しかしながら、上記検討例で説明したように、ｐ型半導体領域Ｐ１ｃを形成するチャネルドープイオン注入のドーズ量よりも、ｐ型半導体領域Ｐ１ｄを形成するチャネルドープイオン注入のドーズ量を大きくすることは、メモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２の実効的なｐ型不純物濃度を低くするようにも作用してしまう。このため、何らかの工夫をしないと、上記検討例の場合のように、メモリセルＭＣ２の制御トランジスタのしきい値電圧がメモリセルＭＣ１の制御トランジスタのしきい値電圧よりも低くなってしまい、上記第２の課題が発生してしまう。
【０２３０】
そこで、本実施の形態２では、メモリセルＭＣ１のサイドウォールスペーサＳＷ１ａの幅Ｗ１ａとメモリセルＭＣ２のサイドウォールスペーサＳＷ１ｂの幅Ｗ１ｂとは同じ（Ｗ１ａ＝Ｗ１ｂ）であるが、メモリセルＭＣ１のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、メモリセルＭＣ２のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも小さく（Ｗ２ａ＜Ｗ２ｂ）している。
【０２３１】
本実施の形態２では、サイドウォールスペーサＳＷ２の幅（Ｗ２ａ，Ｗ２ｂ）を調整することによって、メモリセル（ＭＣ１，ＭＣ２）の制御トランジスタのしきい値電圧を制御しているが、それが可能な理由について、図８０のグラフを参照して説明する。
【０２３２】
図８０は、ドレイン側のサイドウォールスペーサＳＷ２の幅と制御トランジスタのしきい値電圧との相関を示すグラフである。ｎ＋型半導体領域Ｈ２形成用のイオン注入の条件として、「イオン注入条件Ａ」、「イオン注入条件Ｂ」および「イオン注入条件Ｃ」の３つの条件を選択し、そのそれぞれについてシミュレーションを行った結果を、図８０に示してある。なお、「イオン注入条件Ｃ」がｎ型不純物のドーズ量は最も大きく、「イオン注入条件Ａ」がｎ型不純物のドーズ量は最も小さい。
【０２３３】
図８０のグラフからも分かるように、サイドウォールスペーサＳＷ２の幅が小さくなるほど、制御トランジスタのしきい値電圧は低くなり、また、ｎ＋型半導体領域Ｈ２形成用のイオン注入のｎ型不純物のドーズ量が大きくなるほど、制御トランジスタのしきい値電圧は低くなる。このことは、制御トランジスタのチャネル形成領域（ＣＣ１，ＣＣ２）の実効的なｐ型不純物濃度が、ｎ＋型半導体領域Ｈ２形成用のイオン注入で注入されたｎ型不純物の影響を受け、その影響は、サイドウォールスペーサＳＷ２の幅が小さくなるほど大きくなり、また、ｎ＋型半導体領域Ｈ２形成用のイオン注入のｎ型不純物のドーズ量が大きくなるほど、大きくなることを示唆している。これは、ｎ＋型半導体領域Ｈ２形成用のイオン注入で注入されたｎ型不純物は、活性化アニールなどで横方向にも拡散して制御トランジスタのチャネル形成領域（ＣＣ１，ＣＣ２）内にも多少導入されてしまい、その導入量は、サイドウォールスペーサＳＷ２の幅が小さくなるほど多くなり、また、ｎ＋型半導体領域Ｈ２形成用のイオン注入のドーズ量が多くなるほど多くなるからである。
【０２３４】
すなわち、ドレイン側のサイドウォールスペーサＳＷ２の幅を小さくすると、それに伴いｎ＋型半導体領域Ｈ２とメモリトランジスタのチャネル形成領域との間の間隔（距離）が小さくなることから、ｎ＋型半導体領域Ｈ２用に注入したｎ型不純物がメモリトランジスタのチャネル形成領域にも導入されやすくなるため、メモリトランジスタのチャネル形成領域の実効的なｐ型不純物濃度が低くなる。このため、ドレイン側のサイドウォールスペーサＳＷ２の幅を小さくすることは、制御トランジスタのチャネル形成領域の実効的なｐ型不純物濃度を低くする作用があり、それゆえ、制御トランジスタのしきい値電圧を低くするように作用する。
【０２３５】
本実施の形態では、メモリセルＭＣ１サイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、メモリセルＭＣ２のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも小さく（Ｗ２ａ＜Ｗ２ｂ）している。これにより、メモリセルＭＣ２における制御ゲート電極ＭＧ２とｎ＋型半導体領域Ｈ２ｂとの間の間隔（制御ゲート電極ＣＧ２のゲート長方向における間隔）よりも、メモリセルＭＣ１における制御ゲート電極ＣＧ１とｎ＋型半導体領域２ａとの間の間隔（制御ゲート電極ＣＧ１のゲート長方向における間隔）が小さくなる。すなわち、メモリセルＭＣ２におけるｎ＋型半導体領域Ｈ２ｂと制御トランジスタのチャネル形成領域ＣＣ２との間の間隔よりも、メモリセルＭＣ１におけるｎ＋型半導体領域Ｈ２ａと制御トランジスタのチャネル形成領域ＣＣ１との間の間隔を小さくすることができる。このため、メモリセルＭＣ２においてｎ＋型半導体領域Ｈ２ｂ用に注入したｎ型不純物がチャネル形成領域ＣＣ２に導入されてしまう量よりも、メモリセルＭＣ１においてｎ＋型半導体領域Ｈ２ａ用に注入したｎ型不純物がチャネル形成領域ＣＣ１に導入されてしまう量を多くすることができ、その分、メモリセルＭＣ１の制御トランジスタのしきい値電圧を低下させることができる。
【０２３６】
本実施の形態２において、もしもメモリセルＭＣ１のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａとメモリセルＭＣ２のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂとを同じ（Ｗ２ａ＝Ｗ２ｂ）にした場合は、上記検討例の場合のように、メモリセルＭＣ２の制御トランジスタのしきい値電圧がメモリセルＭＣ１の制御トランジスタのしきい値電圧よりも低くなってしまう。しかしながら、本実施の形態２では、メモリセルＭＣ１のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、メモリセルＭＣ２のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも小さく（Ｗ２ａ＜Ｗ２ｂ）した分、メモリセルＭＣ１の制御トランジスタのしきい値電圧を低くすることができる。これにより、メモリセルＭＣ２の制御トランジスタのしきい値電圧とメモリセルＭＣ１の制御トランジスタのしきい値電圧との差を小さくすることができ、好ましくは、メモリセルＭＣ２の制御トランジスタのしきい値電圧とメモリセルＭＣ１の制御トランジスタのしきい値電圧とをほぼ同じにすることができる。
【０２３７】
つまり、本実施の形態２では、メモリセルＭＣ１，ＭＣ２のメモリトランジスタのしきい値電圧についてＶｔｈ１＞Ｖｔｈ２の関係を実現するために、上記ｐ型半導体領域Ｐ１ｃを形成するチャネルドープイオン注入のドーズ量よりも、上記ｐ型半導体領域Ｐ１ｄを形成するチャネルドープイオン注入のドーズ量を大きくする必要がある。これは、メモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２の実効的なｐ型不純物濃度を低くするようにも作用してしまう。しかしながら、メモリセルＭＣ１のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａをメモリセルＭＣ２のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも小さく（Ｗ２ａ＜Ｗ２ｂ）したことは、メモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１の実効的なｐ型不純物濃度を低くする作用がある。このため、メモリセルＭＣ１の制御トランジスタのチャネル形成領域ＣＣ１の実効的なｐ型不純物濃度と、メモリセルＭＣ２の制御トランジスタのチャネル形成領域ＣＣ２の実効的なｐ型不純物濃度とを、ほぼ同じにすることができ、それゆえ、メモリセルＭＣ２の制御トランジスタのしきい値電圧とメモリセルＭＣ１の制御トランジスタのしきい値電圧とをほぼ同じにすることができる。
【０２３８】
例えば、上記検討例の構造では、メモリセルＭＣ１０２の制御トランジスタのしきい値電圧がメモリセルＭＣ１０１の制御トランジスタのしきい値電圧よりも０．０５Ｖ程度低くなってしまう場合を仮定する。図８０は、ｎ＋型半導体領域Ｈ２ａ，Ｈ２ｂのイオン注入の条件として「イオン注入条件Ｂ」を採用するのであれば、メモリセルＭＣ１の制御トランジスタのしきい値電圧を０．０５Ｖ程度低下させるために、サイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、サイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも２０ｎｍ程度小さくすればよいことを示唆している。また、サイドウォールスペーサＳＷ２ａの幅Ｗ２ａが低耐圧ＭＩＳＦＥＴの制約で決まり、サイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂが高耐圧ＭＩＳＦＥＴの制約で決まっている場合もある。そのような場合は、サイドウォールスペーサＳＷ２ａの幅Ｗ２ａとサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂとの差に応じて、ｎ＋型半導体領域Ｈ２ａ，Ｈ２ｂのイオン注入の条件を適切に選ぶことで、メモリセルＭＣ１の制御トランジスタのしきい値電圧を０．０５Ｖ程度低下させて、メモリセルＭＣ１とメモリセルＭＣ２とで制御トランジスタのしきい値電圧を同じにすることができる。
【０２３９】
上記検討例で説明した上記第２の課題は、上記実施の形態１と本実施の形態２の両方で、解決することができる。しかしながら、上記検討例で説明した上記第１の課題は、上記実施の形態１では解決できるが、本実施の形態２では解決できない。このため、本実施の形態２よりも、上記実施の形態１の方が、製造工程数を抑制し、半導体装置の製造コストを低減する点では、より有利である。
【０２４０】
また、上記実施の形態１の場合は、Ｗ１ａ＞Ｗ１ｂの関係から、メモリセルＭＣ１の平面寸法よりも、メモリセルＭＣ２の平面寸法を小さくすることができる。また、本実施の形態２の場合は、Ｗ２ａ＜Ｗ２ｂの関係から、メモリセルＭＣ２の平面寸法よりも、メモリセルＭＣ１の平面寸法を小さくすることができる。このため、半導体基板ＳＢに形成されたメモリセルＭＣ１の総数よりも半導体基板ＳＢに形成されたメモリセルＭＣ２の総数が多い場合には、本実施の形態２よりも、上記実施の形態１の方が、半導体装置の小型化（小面積化）を図る上では有利である。一方、メモリセルＭＣ２の総数よりもメモリセルＭＣ１の総数が多い場合には、上記実施の形態１よりも、本実施の形態２の方が、半導体装置の小型化（小面積化）を図る上では有利である。
【０２４１】
また、本実施の形態２では、Ｗ２ａ＜Ｗ２ｂを成り立たせるために、メモリセルＭＣ２用のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂを、サイドウォールスペーサＳＷ４ｂの幅Ｗ４ｂと同じ（Ｗ２ｂ＝Ｗ４ｂ）にし、メモリセルＭＣ１用のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、サイドウォールスペーサＳＷ４ａの幅Ｗ４ａと同じ（Ｗ２ａ＝Ｗ４ａ）にしている。すなわち、サイドウォールスペーサＳＷ４ｂの幅Ｗ４ｂに合わせて、メモリセルＭＣ２用のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂを設定し、サイドウォールスペーサＳＷ４ａの幅Ｗ４ａに合わせて、メモリセルＭＣ１用のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを設定している。つまり、低耐圧用のＭＩＳＦＥＴのサイドウォールスペーサＳＷ３ａ，Ｗ４ａの幅Ｗ３ａ，Ｗ４ａが、高耐圧用のＭＩＳＦＥＴのサイドウォールスペーサＳＷ３ｂ，Ｗ４ｂの幅Ｗ３ｂ，Ｗ４ｂよりも小さいことを利用して、メモリセルＭＣ２用のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを、メモリセルＭＣ１用のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも小さくしている。このため、メモリセルＭＣ２用のサイドウォールスペーサＳＷ２ｂの幅Ｗ２ｂよりも、メモリセルＭＣ１用のサイドウォールスペーサＳＷ２ａの幅Ｗ２ａを小さくすることを、特別な工程を付加することなく実現することができるため、半導体装置の製造コストを低減することができる。
【０２４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２４３】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０２４４】
［付記１］
半導体基板の第１領域に形成された不揮発性メモリの第１メモリセルと、前記半導体基板の第２領域に形成された不揮発性メモリの第２メモリセルとを備え、
前記第１メモリセルは、前記半導体基板内に形成された第１導電型の第１半導体領域および第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜と、を有し、
前記第２メモリセルは、前記半導体基板内に形成された前記第１導電型の第３半導体領域および第４半導体領域と、前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に形成されて互いに隣合う第３ゲート電極および第４ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜と、前記第４ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第４ゲート絶縁膜と、を有し、
前記第１半導体領域は、第１低濃度半導体領域と、前記第１低濃度半導体領域よりも高不純物濃度の第１高濃度半導体領域とを有し、
前記第２半導体領域は、第２低濃度半導体領域と、前記第２低濃度半導体領域よりも高不純物濃度の第２高濃度半導体領域とを有し、
前記第３半導体領域は、第３低濃度半導体領域と、前記第３低濃度半導体領域よりも高不純物濃度の第３高濃度半導体領域とを有し、
前記第４半導体領域は、第４低濃度半導体領域と、前記第４低濃度半導体領域よりも高不純物濃度の第４高濃度半導体領域とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２領域の前記半導体基板上に、前記第３ゲート絶縁膜を介して前記第３ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１領域の前記半導体基板上に、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成し、前記第２領域の前記半導体基板上に、前記第４ゲート絶縁膜を介して前記第４ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法を用いて、前記第１領域の前記半導体基板に前記第１および第２低濃度半導体領域を形成し、前記第２領域の前記半導体基板に前記第３および第４低濃度半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極の前記第２ゲート電極に隣合う側とは反対側に、第１サイドウォールスペーサを形成し、前記第２ゲート電極の前記第１ゲート電極に隣合う側とは反対側に第２サイドウォールスペーサを形成し、前記第３ゲート電極の前記第４ゲート電極に隣合う側とは反対側に、第３サイドウォールスペーサを形成し、前記第４ゲート電極の前記第３ゲート電極に隣合う側とは反対側に第４サイドウォールスペーサを形成する工程、
（ｆ）前記（ｅ）工程後、イオン注入法を用いて、前記第１領域の前記半導体基板に前記第１および第２高濃度半導体領域を形成し、前記第２領域の前記半導体基板に前記第３および第４高濃度半導体領域を形成する工程、
を有し、
前記第２ゲート電極のゲート長方向における、前記第２サイドウォールスペーサの第１の幅と、前記第４ゲート電極のゲート長方向における、前記第４サイドウォールスペーサの第２の幅とが、互いに同じであり、
前記第１ゲート電極のゲート長方向における、前記第１サイドウォールスペーサの第３の幅が、前記第３ゲート電極のゲート長方向における、前記第３サイドウォールスペーサの第４の幅よりも小さく、
前記第２ゲート電極および前記第２ゲート絶縁膜を有する第１メモリトランジスタの中性状態における第１しきい値電圧と、前記第４ゲート電極および前記第４ゲート絶縁膜を有する第２メモリトランジスタの中性状態における第２しきい値電圧とが、互いに異なる、半導体装置の製造方法。
【０２４５】
［付記２］
付記１記載の半導体装置の製造方法において、
前記第２しきい値電圧は、前記第１しきい値電圧よりも低い、半導体装置の製造方法。
【０２４６】
［付記３］
付記２記載の半導体装置の製造方法において、
前記（ａ）工程後で、前記（ｂ）工程前に、
（ａ１）前記第１領域の前記半導体基板と前記第２領域の前記半導体基板とに、第１チャネルドープイオン注入を行う工程、
を更に有し、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記第１領域の前記半導体基板に第２チャネルドープイオン注入を行い、前記第２領域の前記半導体基板に第３チャネルドープイオン注入を行う工程、
を更に有し、
前記第２チャネルドープイオン注入のドーズ量と、前記第３チャネルドープイオン注入のドーズ量とは、互いに異なる、半導体装置の製造方法。
【０２４７】
［付記４］
付記３記載の半導体装置の製造方法において、
前記第１ゲート電極および前記第１ゲート絶縁膜を有する第１制御トランジスタの第３しきい値電圧と、前記第３ゲート電極および前記第３ゲート絶縁膜を有する第２制御トランジスタの第４しきい値電圧とは、互いに同じである、半導体装置の製造方法。
【符号の説明】
【０２４８】
ＣＧ１，ＣＧ２  制御ゲート電極ＣＧ１
ＭＧ１，ＭＧ２  メモリゲート電極
ＳＢ  半導体基板
ＳＷ１ａ，ＳＷ１ｂ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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