(57)【要約】【課題】熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる半導体装置を得る。【解決手段】半導体チップ１は互いに対向する表面と裏面を有する。半導体チップの裏面の角と中央に互いに離間して複数の支持脚６が形成されている。これにより、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに対向する表面と裏面を有する半導体チップと、
前記半導体チップの前記裏面の角と中央に互いに離間して形成された複数の支持脚とを備えることを特徴とする半導体装置。
【請求項２】
互いに対向する表面と裏面を有する半導体チップと、
前記半導体チップの前記裏面の外周部に互いに離間して形成された複数の支持脚とを備えることを特徴とする半導体装置。
【請求項３】
前記半導体チップの前記表面にトランジスタが形成され、
前記半導体チップの前記表面から前記裏面を貫通するバイアホールが形成され、
前記複数の支持脚は前記トランジスタ及び前記バイアホールの直下には形成されていないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の支持脚は、導電性樹脂、絶縁性樹脂、Ａｕ、Ｉｎ、又はＧａＡｓからなることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
互いに対向する表面と裏面を有する半導体チップと、
前記半導体チップの前記裏面に形成された保護層とを備え、
前記保護層には、前記半導体チップのへき開面に対して斜め方向に直線状の第１の開口部が形成されていることを特徴とする半導体装置。
【請求項６】
前記半導体チップの前記表面にトランジスタが形成され、
前記半導体チップの前記表面から前記裏面を貫通するバイアホールが形成され、
前記保護層には、前記トランジスタ及び前記バイアホールの直下に第２の開口部が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
互いに対向する表面と裏面を有する半導体チップと、
前記半導体チップの前記裏面に形成された保護層とを備え、
前記保護層には凹凸が形成されていることを特徴とする半導体装置。
【請求項８】
前記保護層の前記凹凸は、前記半導体チップのへき開面に対して斜め方向に形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体チップの前記表面にトランジスタが形成され、
前記半導体チップの前記表面から前記裏面を貫通するバイアホールが形成され、
前記保護層には、前記トランジスタ及び前記バイアホールの直下に開口部が形成されていることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記保護層は導電性樹脂、Ａｕ又はＩｎからなることを特徴とする請求項５〜９の何れか１項に記載の半導体装置。
【請求項１１】
前記保護層は絶縁性樹脂からなることを特徴とする請求項６又は９に記載の半導体装置。
【請求項１２】
互いに対向する表面と裏面を有する半導体チップを備え、
前記半導体チップの前記裏面には、前記半導体チップのへき開面に対して斜め方向に凹凸が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェースアップ実装の半導体装置に関する。
【背景技術】
【０００２】
ＭＭＩＣチップをフェースアップ実装する場合、チップとツール又は基板との間に異物が噛み込む場合がある。この状態でウエハ吸引又はダイボンドなどの組み立て工程でのストレスにより応力が発生し、チップのクラックが発生する場合がある。
【０００３】
一方、フェースダウン実装ではチップ裏面に保護膜が設けられる（例えば、特許文献１参照）。保護膜はチップ裏面に簡便に形成でき、機械研削によってチップ裏面に形成された微小な傷による悪影響を解消できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２８０３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来のフェースアップ実装の半導体装置では、熱抵抗及び電気抵抗の上昇から保護膜は採用できないという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる半導体装置を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、互いに対向する表面と裏面を有する半導体チップと、前記半導体チップの前記裏面の角と中央に互いに離間して形成された複数の支持脚とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明では、半導体チップの裏面の角と中央に互いに離間して複数の支持脚が形成されている。これにより、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体チップを示す裏面図である。
【図３】本発明の実施の形態２に係る半導体チップを示す裏面図である。
【図４】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図５】本発明の実施の形態３に係る半導体チップを示す裏面図である。
【図６】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態４に係る半導体チップを示す裏面図である。
【図８】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図９】本発明の実施の形態５に係る半導体チップを示す裏面図である。
【図１０】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図１１】本発明の実施の形態６に係る半導体チップを示す裏面図である。
【図１２】本発明の実施の形態６に係る半導体チップの変形例を示す裏面図である。
【図１３】本発明の実施の形態７に係る半導体装置を示す断面図である。
【図１４】本発明の実施の形態７に係る半導体チップを示す裏面図である。
【図１５】本発明の実施の形態７に係る半導体チップの変形例を示す裏面図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。図２は、本発明の実施の形態１に係る半導体チップを示す裏面図である。図１は図２のＩ−ＩＩに沿った断面図に対応する。
【００１２】
半導体チップ１はフェースアップ実装のＭＭＩＣチップであり、互いに対向する表面と裏面を有する。半導体チップ１の表面にトランジスタ２が形成されている。半導体チップ１の表面から裏面を貫通するバイアホール３が形成されている。半導体チップ１は、トランジスタ２が形成された表面を上にして、ＡｕＳｎ４を介して基板５上にダイボンドされている。ＡｕＳｎ４を用いることで低熱抵抗及び低電気抵抗を確保する。
【００１３】
このフェースアップ実装時に半導体チップ１と基板５の間に異物が噛み込み、組み立て工程で応力が発生し、半導体チップ１のクラックが発生する場合がある。そこで、本実施の形態では、半導体チップ１の裏面に複数の支持脚６を形成して半導体チップ１全体を基板５から浮かせている。これにより、半導体チップ１の裏面が異物と接触する可能性を減らし、フェースアップ実装時のクラックを防ぐことができる。複数の支持脚６は、導電性樹脂又は絶縁性樹脂の塗布、Ａｕ又はＩｎの蒸着、ＧａＡｓのエッチングによって形成される。
【００１４】
また、複数の支持脚６は半導体チップ１の裏面の角と中央のみに形成され、低熱抵抗及び低電気的抵抗が必要なトランジスタ２及びバイアホール３の直下には形成されていない。これにより、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。また、複数の支持脚６が互いに離間しているため、ダイボンド時のエア抜けがよい。
【００１５】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体チップを示す裏面図である。複数の支持脚６は、ガードリングのように、半導体チップ１の裏面の外周部に互いに離間して形成されている。この場合でも実施の形態１と同様に、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。また、複数の支持脚６が互いに離間しているため、ダイボンド時のエア抜けがよい。
【００１６】
実施の形態３．
図４は、本発明の実施の形態３に係る半導体装置を示す断面図である。図５は、本発明の実施の形態３に係る半導体チップを示す裏面図である。図４は図５のＩ−ＩＩに沿った断面図に対応する。
【００１７】
半導体チップ１の裏面に導電性樹脂の塗布、Ａｕ又はＩｎの蒸着などによって保護層７が形成されている。保護層７には、半導体チップ１のへき開面に対して４５°の斜め方向に直線状の開口部８が形成されている。へき開面は矩形形状の半導体チップ１の断面である。
【００１８】
また、直線状の開口部８を設けることで、発生した応力をへき開面に伝えないようにする。これにより保護層７を形成しただけでは吸収しきれない大きさ、硬さの異物によるチップクラックを防ぐことができる。
【００１９】
また、保護層７は導電性樹脂、Ａｕ又はＩｎからなるため、異物が混入しても保護層７が応力を吸収する。これにより、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。さらに、保護層７により装置の強度が向上する。
【００２０】
実施の形態４．
図６は、本発明の実施の形態４に係る半導体装置を示す断面図である。図７は、本発明の実施の形態４に係る半導体チップを示す裏面図である。図６は図７のＩ−ＩＩに沿った断面図に対応する。
【００２１】
実施の形態３の構成に加えて、保護層７に、トランジスタ２及びバイアホール３の直下に開口部９，１０が形成されている。従って、保護層７は、低熱抵抗及び低電気的抵抗が必要なトランジスタ２及びバイアホール３の直下には形成されていない。これにより、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。また、保護層７は絶縁性樹脂でもよいため、実施の形態２よりもコストを削減できる。
【００２２】
実施の形態５．
図８は、本発明の実施の形態５に係る半導体装置を示す断面図である。図９は、本発明の実施の形態５に係る半導体チップを示す裏面図である。図８は図９のＩ−ＩＩに沿った断面図に対応する。
【００２３】
半導体チップ１の裏面には、半導体チップ１のへき開面に対して４５°の斜め方向に凹凸が形成されている。これにより、異物が混入しても凹凸の溝に入るため、フェースアップ実装時のクラックを防ぐことができる。さらに、保護層７が無いため、熱抵抗及び電気抵抗を上昇させない。また、凹凸をへき開面に対して４５°の斜め方向に形成することで、強度を向上することもできる。
【００２４】
実施の形態６．
図１０は、本発明の実施の形態６に係る半導体装置を示す断面図である。図１１は、本発明の実施の形態６に係る半導体チップを示す裏面図である。図１０は図１１のＩ−ＩＩに沿った断面図に対応する。
【００２５】
半導体チップ１の裏面に導電性樹脂の塗布、Ａｕ又はＩｎの蒸着によって保護層７が形成されている。保護層７には凹凸が形成されている。これにより、異物が混入しても凹凸の溝に入るため、フェースアップ実装時のクラックを防ぐことができる。また、実施の形態５と違って半導体チップ１の厚みを変化させないため、特性を保持することができる。よって、特性を保持したまま実施の形態４と同様の効果を得ることができる。
【００２６】
図１２は、本発明の実施の形態６に係る半導体チップの変形例を示す裏面図である。保護層７の凹凸は、半導体チップ１のへき開面に対して４５°の斜め方向に形成されている。これにより、強度を向上することもできる。
【００２７】
実施の形態７．
図１３は、本発明の実施の形態７に係る半導体装置を示す断面図である。図１４は、本発明の実施の形態７に係る半導体チップを示す裏面図である。図１３は図１４のＩ−ＩＩに沿った断面図に対応する。
【００２８】
実施の形態６との相違点として、保護層７には、トランジスタ２及びバイアホール３の直下に開口部９，１０が形成されている。従って、保護層７は、低熱抵抗及び低電気的抵抗が必要なトランジスタ２及びバイアホール３の直下には形成されていない。これにより、熱抵抗及び電気抵抗を上昇させることなく、フェースアップ実装時のクラックを防ぐことができる。また、保護層７は絶縁性樹脂でもよいため、実施の形態６よりもコストを削減できる。
【００２９】
図１５は、本発明の実施の形態７に係る半導体チップの変形例を示す裏面図である。保護層７の凹凸は、半導体チップ１のへき開面に対して４５°の斜め方向に形成されている。これにより、強度を向上することもできる。
【符号の説明】
【００３０】
１  半導体チップ、２  トランジスタ、３  バイアホール、６  支持脚、７  保護層、８  開口部（第１の開口部）、９，１０  開口部（第２の開口部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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