(57)【要約】【課題】複数のワード線の端部が階段状に配置され、ワード線と上層配線とを接続するコンタクト領域において、ワード線の断線を検出する。【解決手段】実施形態の半導体記憶装置は、メモリセルトランジスタＭＴに接続されたワード線ＷＬと、ワード線ＷＬ上に設けられた絶縁層と、絶縁層内に設けられ、ワード線ＷＬの端部に電気的に接続されたコンタクトプラグＣＰと、メモリセルトランジスタＭＴとコンタクトプラグＣＰとの間のワード線ＷＬ及び絶縁層に設けられたピラーＨＲと、ピラーＨＲの一端に電気的に接続されたパッドＰＤとを備える。【選択図】図４
2017168717.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続された配線層と、
前記配線層上に設けられた絶縁層と、
前記絶縁層内に設けられ、前記配線層の端部に電気的に接続されたコンタクトプラグと、
前記メモリセルと前記コンタクトプラグとの間の前記配線層及び前記絶縁層に設けられたピラーと、
前記ピラーの一端に電気的に接続されたパッドと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ピラーは、半導体層、及び前記半導体層の側面に設けられた絶縁膜を有し、
前記配線層と前記ピラーとが交差する位置に配置されたトランジスタを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記コンタクトプラグに、前記トランジスタがオン状態となる第１電圧を印加して、前記パッドに流れる電流を測定し、
前記コンタクトプラグに、前記トランジスタがオフ状態となる第２電圧を印加して、前記パッドに流れる電流を測定し、
前記第１電圧と前記第２電圧を印加した際に、前記電流に増減があるか否かにより、前記配線層の断線の有無を判定することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
メモリセルに接続された配線層と、
前記配線層上に設けられた絶縁層と、
前記絶縁層内に設けられ、前記配線層の端部に電気的に接続されたコンタクトプラグと、
前記メモリセルと前記コンタクトプラグとの間の前記配線層及び前記絶縁層に設けられたピラーと、
前記ピラーの一端に電気的に接続され、前記ピラーを流れる電流をセンスするセンスアンプと、
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記ピラーは、半導体層、及び前記半導体層の側面に設けられた絶縁膜を有し、
前記配線層と前記ピラーとが交差する位置に配置されたトランジスタを有することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記コンタクトプラグに、前記トランジスタがオン状態となる第１電圧が印加され、前記センスアンプは前記ピラーに流れる電流を測定し、
前記コンタクトプラグに、前記トランジスタがオフ状態となる第２電圧が印加され、前記センスアンプは前記ピラーに流れる電流を測定し、
前記第１電圧と前記第２電圧を印加した際に、前記電流に増減があるか否かにより、前記配線層の断線の有無を判定することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記コンタクトプラグに電気的に接続されたドライバをさらに具備し、
前記ドライバは、前記コンタクトプラグに前記第１電圧あるいは前記第２電圧のいずれかを印加することを特徴とする請求項３または６に記載の半導体記憶装置。
【請求項８】
第１メモリセルに接続された第１配線層と、
第２メモリセルに接続され、前記第１配線層上に設けられた第２配線層と、
前記第１、第２配線層上に設けられた絶縁層と、
前記絶縁層内に設けられ、前記第１配線層の端部に電気的に接続された第１コンタクトプラグと、
前記絶縁層内に設けられ、前記第２配線層の端部に電気的に接続された第２コンタクトプラグと、
前記第１メモリセルと前記第１コンタクトプラグとの間の前記第１配線層及び前記絶縁層に設けられた第１ピラーと、
前記第２メモリセルと前記第２コンタクトプラグとの間の前記第２配線層及び前記絶縁層に設けられた第２ピラーと、
前記第１ピラーの一端に電気的に接続された第１パッドと、
前記第２ピラーの一端に電気的に接続された第２パッドと、
を具備することを特徴とする半導体記憶装置。
【請求項９】
前記第１コンタクトプラグが接続される前記第１配線層の端部と、前記第２コンタクトプラグが接続される前記第２配線層の端部は、前記第１、第２配線層の断面において階段状に配置され、前記第１ピラーは前記第１配線層を貫通し、前記第２ピラーは前記第１配線層と前記第２配線層を貫通していることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置として、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３８９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のワード線の端部が階段状に配置され、ワード線と上層配線とを接続するコンタクト領域において、ワード線の断線を検出することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルに接続された配線層と、前記配線層上に設けられた絶縁層と、前記絶縁層内に設けられ、前記配線層の端部に電気的に接続されたコンタクトプラグと、前記メモリセルと前記コンタクトプラグとの間の前記配線層及び前記絶縁層に設けられたピラーと、前記ピラーの一端に電気的に接続されたパッドとを具備する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】図２は、実施形態に係る半導体記憶装置におけるブロックの回路図である。
【図３】図３は、実施形態に係る半導体記憶装置におけるメモリセルアレイの断面図である。
【図４】図４は、実施形態に係る半導体記憶装置におけるワード線コンタクト領域の断面図である。
【図５】図５は、実施形態に係る半導体記憶装置におけるワード線コンタクト領域の回路図である。
【図６】図６は、変形例におけるワード線コンタクト領域の断面図である。
【図７】図７は、変形例におけるワード線コンタクト領域の回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００８】
［１］実施形態
本実施形態の半導体記憶装置の構成について説明する。
【０００９】
［１−１］半導体記憶装置の全体構成
図１を用いて、本実施形態の半導体記憶装置の全体構成を説明する。  
図示するように、ＮＡＮＤ型フラッシュメモリ１００は、コア部１１０及び周辺回路１２０を備えている。
【００１０】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。
【００１１】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ０，ＢＬＫ１，・・・を備えている。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０，ＢＬＫ１，・・・の各々を示すものとする。ブロックＢＬＫは、例えばデータの消去単位であり、同一ブロックＢＬＫ内のデータは一括して消去される。なお、メモリセルアレイ１１１内のブロック数は任意である。
【００１２】
ブロックＢＬＫは、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３，・・・を含む。ストリングユニットの各々は、複数のＮＡＮＤストリング１１４を含む。ブロックＢＬＫ内の構成については後述する。
【００１３】
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、書き込み及び読み出しの対象となるページに対応するワード線を選択する。ロウデコーダ１１２は、また選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＤ、及びＳＧＳに適切な電圧を転送する。
【００１４】
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンス及び増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みはページ単位で行われる。
【００１５】
周辺回路１２０は、シーケンサ１２１、電圧発生回路１２２、レジスタ１２３、及びドライバ１２４を備える。
【００１６】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００１７】
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生して、ロウデコーダ１１２、センスアンプ１１３、及びドライバ１２４等に必要な電圧を供給する。
【００１８】
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって外部のコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、コントローラから受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。
【００１９】
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線ＳＬに出力する。ロウデコーダ１１２及びセンスアンプ１１３は、ドライバ１２４より供給された電圧をメモリセルトランジスタＭＴに転送する。
【００２０】
［１−２］メモリセルアレイの構成
次に、ＮＡＮＤ型フラッシュメモリ１００が備えるメモリセルアレイ１１１の構成について詳述する。
【００２１】
［１−２−１］メモリセルアレイの回路
メモリセルアレイ１１１内のブロックＢＬＫ（ブロックＢＬＫ０，ＢＬＫ１，・・・の各々）の回路図を図２に示す。
【００２２】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。さらに、ストリングユニットの各々は、複数のＮＡＮＤストリング１１４を含む。なお、１ブロックＢＬＫ内のストリングユニットＳＵの数や、１ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。以降、ストリングユニットＳＵと記した場合、複数のストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
【００２３】
ＮＡＮＤストリング１１４の各々は、例えば１６個のメモリセルトランジスタＭＴ０，ＭＴ１，・・・，ＭＴ１５と、選択トランジスタＳＴ１，ＳＴ２とを含んでいる。なお、メモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間、及びメモリセルトランジスタＭＴ１５と選択トランジスタＳＴ１との間にダミートランジスタを設けてもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ１５の各々を示し、選択トランジスタＳＴと記した場合、選択トランジスタＳＴ１，ＳＴ２の各々を示すものとする。
【００２４】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。本実施形態では、メモリセルトランジスタＭＴがＭＯＮＯＳ型である例を示す。さらに、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。さらに、選択トランジスタＳＴ１及びＳＴ２の個数は任意である。
【００２５】
メモリセルトランジスタＭＴ０〜ＭＴ１５は、選択トランジスタＳＴ１，ＳＴ２間に、そのソースまたはドレインが直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ１５のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２６】
ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３にそれぞれ接続される。以降、選択ゲート線ＳＧＤと記した場合、選択ゲート線ＳＧＤ０〜ＳＧＤ３の各々を示すものとする。同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一の選択ゲート線ＳＧＳに共通に接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ１５に共通に接続される。
【００２７】
すなわち、ワード線ＷＬ０〜ＷＬ１５及び選択ゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックであってもストリングユニットＳＵ毎に独立している。
【００２８】
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一行にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ（ｎ−１）のいずれかに共通に接続される。なお、ｎは１以上の自然数である。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０〜ＢＬ（ｎ−１）の各々を示すものとする。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１４に共通に接続されている。また、選択トランジスタＳＴ２のソースはソース線ＳＬに共通に接続されている。すなわち、ソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１４に共通に接続されている。
【００２９】
データの読み出し及び書き込みは、いずれかのブロックのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。
【００３０】
三次元積層型の不揮発性半導体メモリのメモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３１】
また、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックが一括して消去されてもよく、１つのブロックＢＬＫ内の一部の領域が一括して消去されてもよい。データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３２】
［１−２−２］メモリセルアレイの構造
図３を用いて、本実施形態におけるメモリセルアレイ１１１の一部領域の断面構造を説明する。
【００３３】
図示するように、ｐ型ウェル領域２０上に複数のＮＡＮＤストリング１１４が設けられている。すなわち、ウェル領域２０上には、選択ゲート線ＳＧＳとして機能する複数の配線層２７、ワード線ＷＬとして機能する複数の配線層２３、及び選択ゲート線ＳＧＤとして機能する複数の配線層２５がＤ３方向に設けられている。
【００３４】
これらの配線層２５、２３、及び２７を貫通してウェル領域２０に達するメモリホール２６が形成されている。メモリホール２６の側面には、ブロック絶縁膜２８、電荷蓄積層（例えば、絶縁膜）２９、及びゲート絶縁膜３０が順次設けられている。さらに、メモリホール２６内には半導体層（あるいは導電層）３１が埋め込まれている。半導体層３１は、ＮＡＮＤストリング１１４の電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴの動作時にチャネルが形成される領域である。
【００３５】
各ＮＡＮＤストリング１１４において、複数（本例では４層）設けられた配線層２７は、電気的に共通に接続されて、同一の選択ゲート線ＳＧＳに接続される。すなわち、この４層の配線層２７は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。これは、選択トランジスタＳＴ１（４層の選択ゲートＳＧＤ）についても同様である。
【００３６】
以上の構成により、各ＮＡＮＤストリング１１４において、ウェル領域２０上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。
【００３７】
なお、図３の例では、選択トランジスタＳＴはメモリセルトランジスタＭＴと同様に電荷蓄積層２９を備えている。しかし、選択トランジスタＳＴは実質的にデータを保持するメモリセルとして機能するものでは無く、スイッチとして機能する。従って、選択トランジスタＳＴがオン／オフする閾値が、電荷蓄積層２９に電荷を注入することによって制御されてもよい。
【００３８】
半導体層３１の上端には、ビット線ＢＬとして機能する配線層３２が設けられている。ビット線ＢＬは、Ｄ１方向に延伸しており、センスアンプ１１３に接続される。
【００３９】
さらに、ウェル領域２０の表面内には、ｎ＋型不純物拡散層３３及びｐ＋型不純物拡散層３４が設けられている。拡散層３３上にはコンタクトプラグ３５が設けられ、コンタクトプラグ３５上には、ソース線ＳＬとして機能する配線層３６が設けられる。ソース線ＳＬはＤ２方向に延伸している。また、拡散層３４上にはコンタクトプラグ３７が設けられ、コンタクトプラグ３７上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層３８が設けられる。配線層３６及び３８は、選択ゲート線ＳＧＤよりも上層であり、かつ配線層３２よりも下層のレイヤに形成される。
【００４０】
以上に記述した構成が、図３を記載した紙面の奥行き方向（Ｄ２方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１１４の集合によってストリングユニットＳＵが形成される。また、同一ブロック内に含まれる複数の選択ゲート線ＳＧＳとして機能する配線層２７は、互いに共通に接続されている。つまり、隣接するＮＡＮＤストリング１１４間のウェル領域２０上にもゲート絶縁膜３０が形成され、拡散層３３に隣接する配線層２７及びゲート絶縁膜３０は、拡散層３３の近傍まで形成される。
【００４１】
従って、選択トランジスタＳＴ２がオン状態とされる際、選択トランジスタＳＴ２に形成されるチャネルは、メモリセルトランジスタＭＴ０と拡散層３３とを電気的に接続する。また、配線層（ＣＰＷＥＬＬ）３８に電圧を印加することで、半導体層３１に電位を与えることができる。なお、図３ではｐ型ウェル領域２０と配線層３２間に設けられる層間絶縁膜が省略されている。
【００４２】
［１−２−３］ワード線コンタクト領域（階段状領域）の構造
ワード線ＷＬは、メモリセルトランジスタＭＴが配置される領域の外側（あるいはワード線ＷＬの端部領域）において、ワード線の上方に設けられる上層配線とコンタクトプラグにより電気的に接続される。以降、ワード線ＷＬと上層配線とがコンタクトプラグにより接続される領域を「ワード線コンタクト領域」と称する。
【００４３】
図４を用いて、本実施形態におけるワード線コンタクト領域の断面構造を説明する。図４は、ストリングユニットＳＵにおけるワード線（ビット線ＢＬと直交するＤ２方向）に沿った断面を示す。なお、図３に示した４層の選択ゲート線ＳＧＳ，ＳＧＤを、図４ではそれぞれ１つの層で示す。また、ｐ型ウェル領域２０上に設けられる層間絶縁膜を省略している。
【００４４】
図４に示すように、ｐ型ウェル領域２０上に、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤがＤ３方向に順に配列されている。
【００４５】
セルアレイ領域では、選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＳを貫通するように、メモリホール（あるいはピラー）ＭＨが設けられている。メモリホールＭＨの上端には、コンタクトプラグＣ１を介してビット線ＢＬが設けられている。ビット線ＢＬは、センスアンプ１１３にそれぞれ電気的に接続される。また、メモリホールＭＨの下端はソース線ＳＬ（図示せず）に電気的に接続されている。
【００４６】
ワード線コンタクト領域では、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤの各々の端部が、これらが延伸するＤ２方向に、ある長さだけ順次引き出されている。そして、これら選択ゲート線及びワード線の引き出された端部は、階段状の断面構造を形成している。以降、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤの引き出された端部を「引き出し部」と称し、階段状の断面構造を有する領域を「階段状領域」と称する。
【００４７】
選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤの引き出し部上には、層間絶縁膜（図示しない）が形成されている。これら引き出し部には、前記層間絶縁膜内に設けられたコンタクトプラグＣＰがそれぞれ設けられている。コンタクトプラグＣＰは、ロウデコーダ１１２を介してドライバ１２４にそれぞれ電気的に接続されている。すなわち、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＤの各々の引き出し部は、ドライバ１２４に電気的に接続されている。
【００４８】
また、選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＳを貫通するように、ピラーＨＲが設けられている。ピラーＨＲは、ワード線ＷＬの形成工程において、ワード線コンタクト領域内の層間絶縁膜が変形しないように、層間絶縁膜を支える働きを持つ。
【００４９】
ピラーＨＲの上端にコンタクトプラグＣ２が設けられ、コンタクトプラグＣ２上に電極パッド（あるいは配線）が設けられる。例えば、ある数のピラーＨＲ毎に（あるいは、ある数のコンタクトプラグＣＰ毎に）、ピラーＨＲの上端にコンタクトプラグＣ２を介して電極パッドＰＤａ，ＰＤｂ，ＰＤｃ（あるいは配線Ｌａ，Ｌｂ，Ｌｃ）がそれぞれ設けられている。以降、電極パッドＰＤ（あるいは配線Ｌ）と記した場合、電極パッドＰＤａ〜ＰＤｃ（あるいは配線Ｌａ〜Ｌｃ）の各々を示すものとする。なお、ワード線コンタクト領域に設ける電極パッドＰＤ（あるいは配線Ｌ）の数は任意である。また、配線Ｌはセンスアンプ１１３に電気的に接続されている。
【００５０】
また、ピラーＨＲの下端は、ソース線ＳＬ（図示せず）に電気的に接続されている。ピラーＨＲをメモリホールＭＨと同時に形成する場合、ピラーＨＲ中には、図３に示したメモリホールＭＨと同様に、ブロック絶縁膜２８、電荷蓄積層（絶縁膜）２９、ゲート絶縁膜３０、及び半導体層３１が設けられている。なお、ピラーＨＲはメモリホールＭＨと同時に形成してもよいし、別の工程で形成してもよい。別の工程で形成する場合は、ピラーＨＲ中に少なくとも絶縁膜およびその絶縁膜内に配置された半導体層が設けられていればよい。
【００５１】
［１−２−４］ワード線コンタクト領域の回路構成
図５を用いて、図４に示したワード線コンタクト領域における回路構成を説明する。ワード線コンタクト領域には、セルアレイ領域においてワード線ＷＬとメモリホールＭＨとが交差する位置にメモリセルトランジスタＭＴが形成されるのと同様に、ワード線ＷＬとピラーＨＲとが交差する位置にトランジスタが形成される。このトランジスタは、データを記憶するものではないが、ここではメモリセルトランジスタと呼ぶこととする。
【００５２】
図５に示すように、セルアレイ領域に近接する選択トランジスタ及びメモリセルトランジスタの１列目は以下のように接続されている。選択トランジスタＳＴ１、メモリセルトランジスタＭＴ１５〜ＭＴ０、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。選択トランジスタＳＴ１のドレインは、電気的に非接続状態となっている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００５３】
次に、２列目では、選択トランジスタＳＴ１が存在せず、メモリセルトランジスタＭＴ１５〜ＭＴ０、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。メモリセルトランジスタＭＴ１５のドレインは、電極パッドＰＤｃ（あるいはセンスアンプ１１３）に電気的に接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００５４】
３〜５列目では、メモリセルトランジスタＭＴが１つずつ存在しなくなり、存在するメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。上端のメモリセルトランジスタＭＴのドレインは、電気的に非接続状態となる。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続される。
【００５５】
６列目では、メモリセルトランジスタＭＴ１０〜ＭＴ０、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続される。メモリセルトランジスタＭＴ１０のドレインは、電極パッドＰＤｂ（あるいはセンスアンプ１１３）に電気的に接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００５６】
７〜１０列目では、メモリセルトランジスタＭＴが１つずつ存在しなくなり、存在するメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。上端のメモリセルトランジスタＭＴのドレインは、電気的に非接続状態となる。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続される。
【００５７】
１１列目では、メモリセルトランジスタＭＴ５〜ＭＴ０、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続される。メモリセルトランジスタＭＴ５のドレインは、電極パッドＰＤａ（あるいはセンスアンプ１１３）に電気的に接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００５８】
１２列目以降では、メモリセルトランジスタＭＴが１つずつ存在しなくなり、存在するメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。上端のメモリセルトランジスタＭＴのドレインは、電気的に非接続状態となる。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続される。
【００５９】
また、選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通に接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。メモリセルトランジスタＭＴ０〜ＭＴ１５のゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通に接続される。選択ゲート線ＳＧＤ，ＳＧＳ，及びワード線ＷＬ０〜ＷＬ１５は、ドライバ１２４に電気的に接続されている。
【００６０】
［１−３］ワード線のオープン検出動作
次に、ワード線コンタクト領域（階段状領域）において、ワード線ＷＬの断線を検出する動作について説明する。
【００６１】
前述したように、ワード線コンタクト領域では、例えばある数のピラーＨＲ毎に、ピラーＨＲの上端に電極パッドＰＤａ，ＰＤｂ，ＰＤｃがそれぞれ電気的に接続されている。なおここでは、選択ゲート線ＳＧＤ，ＳＧＳの断線はないものとする。
【００６２】
まず、ドライバ１２４により、選択ゲート線ＳＧＤ，ＳＧＳに電圧ＶSG（例えば、５Ｖ）を印加する。電圧ＶSGは、ワード線コンタクト領域における選択トランジスタＳＴ１，ＳＴ２をオンさせる電圧である。次に、ドライバ１２４により、全てのワード線ＷＬ０〜ＷＬ１５に電圧ＶREAD（例えば、７Ｖ）を印加する。電圧ＶREADは、ワード線コンタクト領域におけるメモリセルトランジスタＭＴをオンさせる電圧である。そして、電極パッドＰＤａ，ＰＤｂ，ＰＤｃにそれぞれ流れる電流Ｉａ，Ｉｂ，Ｉｃを測定する。
【００６３】
次に、ワード線ＷＬ０〜ＷＬ１５のうち、検出対象のワード線毎に、ワード線ＷＬの電圧ＶREADを電圧Ｖss（例えば、０Ｖ）に低下させる。そして、このときの電極パッドＰＤａ，ＰＤｂ，ＰＤｃに流れる電流Ｉａ，Ｉｂ，Ｉｃを再度それぞれ測定する。
【００６４】
検出対象のワード線ＷＬの電圧が電圧ＶREADのときと、電圧Ｖssに低下させたときとで、電流Ｉａ，Ｉｂ，Ｉｃに電流の増減があるか否かにより、検出対象のワード線に断線があるか、断線がないかを判定する。
【００６５】
例えば、検出対象がワード線ＷＬ０である場合、以下のようになる。
【００６６】
ワード線ＷＬ０の電圧ＶREADを電圧Ｖssに低下させたとき、全ての電流Ｉａ，Ｉｂ，Ｉｃが変わらない場合、ワード線ＷＬ０の電極パッドＰＤａより外側（セルアレイ領域と反対側）に断線があると判定することができる。
【００６７】
電流Ｉａが減少し、電流Ｉｂ，Ｉｃが変わらない場合、ワード線ＷＬ０の電極パッドＰＤａと電極パッドＰＤｂとの間に断線があると判定することができる。
【００６８】
電流Ｉａ，Ｉｂが減少し、電流Ｉｃが変わらない場合、ワード線ＷＬ０の電極パッドＰＤｂと電極パッドＰＤｃとの間に断線があると判定することができる。
【００６９】
全ての電流Ｉａ，Ｉｂ，Ｉｃが減少した場合、ワード線ＷＬ０に断線がないと判定することができる。
【００７０】
また例えば、検出対象がワード線ＷＬ８である場合、以下のようになる。
【００７１】
ワード線ＷＬ８の電圧ＶREADを電圧Ｖssに低下させたとき、全ての電流Ｉａ，Ｉｂ，Ｉｃが変わらない場合、ワード線ＷＬ８の電極パッドＰＤａと電極パッドＰＤｂとの間に断線があると判定することができる。
【００７２】
電流Ｉｂが減少し、電流Ｉａ，Ｉｃが変わらない場合、ワード線ＷＬ８の電極パッドＰＤｂと電極パッドＰＤｃとの間に断線があると判定することができる。
【００７３】
電流Ｉｂ，Ｉｃが減少し、電流Ｉａが変わらない場合、ワード線ＷＬ８に断線がないと判定することができる。
【００７４】
また例えば、検出対象がワード線ＷＬ１３である場合、以下のようになる。
【００７５】
ワード線ＷＬ１３の電圧ＶREADを電圧Ｖssに低下させたとき、全ての電流Ｉａ，Ｉｂ，Ｉｃが変わらない場合、ワード線ＷＬ１３の電極パッドＰＤｂと電極パッドＰＤｃとの間に断線があると判定することができる。
【００７６】
電流Ｉｃが減少し、電流Ｉａ，Ｉｂが変わらない場合、ワード線ＷＬ１３に断線がないと判定することができる。
【００７７】
その他のワード線ＷＬが断線しているか否かの判定も前述と同様である。
【００７８】
なお、場所を特定しないでどのワード線ＷＬが断線しているか否かのみを判定したい場合は、全てのワード線ＷＬを貫通したピラーＨＲに接続された電極パッドＰＤｃのみとして、電極パッドＰＤａ，ＰＤｂを配置しなくてもよい。この場合も検出対象のワード線ＷＬの電圧が電圧ＶREADのときと電圧Ｖssのときとで、電流Ｉｃに電流の増減があるか否かにより、検出対象のワード線に断線があるか否かを判定することができる。
【００７９】
また、例えば、メモリホールＭＨとピラーＨＲを別の工程で形成する場合、ピラーＨＲ中に設ける半導体層を、不純物を添加した半導体で形成してもよい。これにより、ピラーＨＲは通常導通状態であるが、ワード線ＷＬに電圧を印加すると電流を遮断するように形成することができる。この構成によれば、以下のような検出方法を用いることができる。
【００８０】
この場合、ドライバ１２４によりワード線ＷＬ０〜ＷＬ１５のうち、検出対象のワード線に電圧Ｖｏｆｆを印加する。電圧Ｖｏｆｆはワード線コンタクト領域におけるメモリトランジスタＭＴをオフさせる電圧である。そして、このときの電極パッドＰＤａ，ＰＤｂ，ＰＤｃに流れる電流Ｉａ，Ｉｂ，Ｉｃをそれぞれ測定する。電流Ｉａ，Ｉｂ，Ｉｃが検出されるか否かに基づいて、以下のようにワード線の断線を判定する。
【００８１】
電流Ｉａ，Ｉｂ，Ｉｃの全てが検出された場合、電極パッドＰＤａより外側（セルアレイ領域と反対側）に存在するワード線ＷＬ０〜ＷＬ５に少なくとも断線があると判定する。
【００８２】
また、電流Ｉａが検出されず、電流Ｉｂ及びＩｃが検出された場合、電極パッドＰＤａと電極パッドＰＤｂ間のワード線ＷＬ０〜ＷＬ１０に少なくとも断線があると判定する。
【００８３】
また、電流Ｉａ，Ｉｂが検出されず、電流Ｉｃが検出された場合、電極パッドＰＤｂと電極パッドＰＤｃ間のワード線ＷＬ０〜ＷＬ１５に少なくとも断線があると判定する。
【００８４】
また、電流Ｉａ，Ｉｂ，Ｉｃの全てが検出されない場合、電極パッドＰＤｃより外側（セルアレイ領域と反対側）に存在するワード線ＷＬ０〜ＷＬ１５に断線がないと判定する。
【００８５】
なお、場所を特定しないでどのワード線ＷＬが断線しているか否かのみを判定したい場合は、全てのワード線ＷＬを貫通したピラーＨＲに接続された電極パッドＰＤｃのみとして、電極パッドＰＤａ，ＰＤｂを配置しなくてもよい。この場合も検出対象のワード線ＷＬに電圧Ｖｏｆｆを印加した際、電流Ｉｃに電流が流れるか否かにより、検出対象のワード線に断線があるか否かを判定することができる。
【００８６】
なお、電流Ｉａ〜Ｉｃの測定は以下のように行えばよい。ピラーＨＲに電極パッドＰＤａ〜ＰＤｃが接続されている場合、電流Ｉａ〜Ｉｃの測定は、テスタ等を用いて測定用針を電極パッドＰＤａ〜ＰＤｃに当て、電極パッドＰＤａ〜ＰＤｃにそれぞれ流れる電流を測定すればよい。また、ピラーＨＲに配線Ｌａ〜Ｌｃを介してセンスアンプ１１３が接続されている場合、電流Ｉａ〜Ｉｃの測定は、センスアンプ１１３を用いて配線Ｌａ〜Ｌｃにそれぞれ流れる電流をセンスすればよい。
【００８７】
［１−４］本実施形態の効果
本実施形態によれば、ワード線コンタクト領域において、複数のワード線を含むある領域毎に、断線したワード線が存在するか否かを検出することができる。具体的には、電極パッドＰＤａより外側、電極パッドＰＤａとＰＤｂとの間、電極パッドＰＤｂとＰＤｃとの間において、ワード線ＷＬに断線があるか否かを検出することができる。これにより、断線したワード線を有するブロックＢＬＫを不良ブロックとして処理することができる。また、ワード線が断線となった領域を特定できるため、以降のプロセスにおいてその領域に的確な対策を打つことが可能である。
【００８８】
［２］変形例
前記実施形態では、複数のワード線を含む領域毎にワード線に断線があるか否かを検出したが、この変形例では、ワード線毎に、ワード線に断線があるか否かの検出を行う例を説明する。以下に、前記実施形態と異なる点について述べる。
【００８９】
［２−１］ワード線コンタクト領域の構造
図６を用いて、変形例におけるワード線コンタクト領域の断面構造を説明する。
【００９０】
図示するように、選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＳを貫通するように、ピラーＨＲが設けられている。ピラーＨＲの各々の上端に、コンタクトプラグＣ２を介して電極パッドＰＤ０，ＰＤ１，・・・，ＰＤ１５がそれぞれ設けられている。あるいは、図示しないが、ピラーＨＲの各々の上端に、コンタクトプラグＣ２を介して配線がそれぞれ設けられ、これら配線がセンスアンプ１１３にそれぞれ電気的に接続されていてもよい。以降、変形例では、電極パッドＰＤと記した場合、電極パッドＰＤ０〜ＰＤ１５の各々を示すものとする。
【００９１】
［２−２］ワード線コンタクト領域の回路構成
図７を用いて、図６に示したワード線コンタクト領域における回路構成を説明する。
【００９２】
図示するように、メモリセルトランジスタＭＴ０及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。このメモリセルトランジスタＭＴ０のドレインは、電極パッドＰＤ０に電気的に接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００９３】
メモリセルトランジスタＭＴ１，ＭＴ０、及び選択トランジスタＳＴ２は、各々のソースまたはドレインにて直列に接続されている。このメモリセルトランジスタＭＴ１のドレインは、電極パッドＰＤ１に電気的に接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００９４】
以下同様に、直列接続された複数のメモリセルトランジスタ及び選択トランジスタＳＴ２において、一端側のメモリセルトランジスタＭＴのドレインは、電極パッドＰＤに電気的に接続され、他端側の選択トランジスタＳＴ２のソースは、ソース線ＳＬに電気的に接続されている。
【００９５】
［２−３］ワード線のオープン検出動作
次に、ワード線コンタクト領域において、ワード線ＷＬ毎に断線を検出する動作について説明する。
【００９６】
前述したように、変形例のワード線コンタクト領域では、ピラーＨＲ毎に、ピラーＨＲの上端に電極パッドＰＤ０〜ＰＤ１５がそれぞれ電気的に接続されている。
【００９７】
まず、ドライバ１２４により、選択ゲート線ＳＧＤ，ＳＧＳに電圧ＶSG（例えば、５Ｖ）を印加する。次に、ドライバ１２４により、全てのワード線ＷＬ０〜ＷＬ１５に電圧ＶREAD（例えば、７Ｖ）を印加する。そして、電極パッドＰＤ０〜ＰＤ１５にそれぞれ流れる電流Ｉ_０〜Ｉ_１５を測定する。
【００９８】
次に、ワード線ＷＬ０〜ＷＬ１５のうち、検出対象のワード線毎に、ワード線ＷＬの電圧ＶREADを電圧Ｖssに低下させる。そして、このとき、電極パッドＰＤ０〜ＰＤ１５に流れる電流Ｉ_０〜Ｉ_１５を再度それぞれ測定する。
【００９９】
検出対象のワード線ＷＬの電圧が電圧ＶREADのときと、電圧Ｖssに低下させたときとで、電流Ｉ_０〜Ｉ_１５に電流の増減があるか否かにより、検出対象のワード線に断線があるか、断線がないかを判定する。
【０１００】
例えば、検出対象がワード線ＷＬ０である場合、以下のようになる。
【０１０１】
ワード線ＷＬ０の電圧ＶREADを電圧Ｖssに低下させたとき、全ての電流Ｉ_０〜Ｉ_１５が変わらない場合、ワード線ＷＬ０の電極パッドＰＤ０より外側（セルアレイ領域と反対側）に断線があると判定することができる。
【０１０２】
例えば、電流Ｉ_０〜Ｉ_４が減少し、電流Ｉ_５〜Ｉ_１５が変わらない場合、ワード線ＷＬ０の電極パッドＰＤ４と電極パッドＰＤ５との間に断線があると判定することができる。
【０１０３】
例えば、電流Ｉ_０〜Ｉ_１０が減少し、電流Ｉ_１１〜Ｉ_１５が変わらない場合、ワード線ＷＬ０の電極パッドＰＤ１０と電極パッドＰＤ１１との間に断線があると判定することができる。
【０１０４】
また、検出対象がワード線ＷＬ７である場合、以下のようになる。
【０１０５】
ワード線ＷＬ７の電圧ＶREADを電圧Ｖssに低下させたとき、全ての電流Ｉ_０〜Ｉ_１５が変わらない場合、ワード線ＷＬ７の電極パッドＰＤ７より外側（セルアレイ領域と反対側）に断線があると判定することができる。
【０１０６】
例えば、電流Ｉ_７〜Ｉ_１０が減少し、電流Ｉ_１１〜Ｉ_１５が変わらない場合、ワード線ＷＬ７の電極パッドＰＤ１０と電極パッドＰＤ１１との間に断線があると判定することができる。
【０１０７】
その他のワード線ＷＬが断線しているか否かの判定も前述と同様である。
【０１０８】
［２−４］変形例の効果
実施形態の変形例によれば、ワード線毎に、ワード線が断線している箇所を電極パッド間で検出することができる。これにより、断線となったワード線を特定できるため、以降のプロセスにおいてそのワード線の形成領域に的確な対策を打つことが可能である。
【０１０９】
［３］その他変形例等
前記実施形態は、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）、揮発性メモリ、システムＬＳＩ等を問わず、例えば、複数の導電層が積層され、導電層の各々を上層配線に接続する領域を備える様々な種類の半導体装置に適用可能である。
【符号の説明】
【０１１０】
１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路、１２３…レジスタ、１２４…ドライバ、ＭＨ…メモリホール（ピラー）、ＨＲ…ピラー。
【図１】
2017168717.tif 000003
【図２】
2017168717.tif 000004
【図３】
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【図４】
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【図５】
2017168717.tif 000007
【図６】
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【図７】
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