(57)【要約】【課題】高品質な半導体装置を提供する。【解決手段】半導体装置は、第１スタンダードセルを備える第１領域と、第１領域の第１辺に接する第２領域と、第１辺に対向する第１領域の第２辺に接する第３領域と、を備え、第１辺及び第２辺は、第１方向に延伸し、第１スタンダードセルの第１方向に直交する第２方向の長さと、第２領域及び第３領域の第２方向の長さと、は異なる。【選択図】      図１
2017168529.tif 000002
【特許請求の範囲】
【請求項１】
第１スタンダードセルを備える第１領域と、
前記第１領域の第１辺に接する第２領域と、
前記第１辺に対向する前記第１領域の第２辺に接する第３領域と、
を備え、
前記第１辺及び前記第２辺は、第１方向に延伸し、
前記第１スタンダードセルの前記第１方向に直交する第２方向の長さと、前記第２領域及び前記第３領域の前記第２方向の長さと、は異なる
半導体装置。
【請求項２】
前記第２領域は、第２スタンダードセルを備え、
前記第３領域は、第３スタンダードセルを備え、
前記第２領域及び前記第３領域の前記第２方向の長さは、前記第１スタンダードセルの第２方向の長さよりも長い
請求項１に記載の半導体装置。
【請求項３】
前記第１スタンダードセルは、第１導電形の第１ウェル領域と、前記第１導電形とは異なる第２導電形の第２ウェル領域と、を備え、
前記第２スタンダードセル及び前記第３スタンダードセルは、それぞれ前記第１導電形の第３ウェル領域と、前記第２導電形の第４ウェル領域と、を備え、
前記第３ウェル領域の前記第２方向の長さは、前記第１ウェル領域の前記第２方向の長さ以上であり、
前記第４ウェル領域の前記第２方向の長さは、前記第２ウェル領域の前記第２方向の長さ以上である
請求項２に記載の半導体装置。
【請求項４】
前記第１スタンダードセルは、第１導電形の第１ウェル領域と、前記第１導電形とは異なる第２導電形の第２ウェル領域と、を備え、
前記第２スタンダードセルは、前記第１導電形の第３ウェル領域を備え、
前記第３スタンダードセルは、前記第２導電形の第４ウェル領域を備える
請求項２に記載の半導体装置。
【請求項５】
第１スタンダードセルを備える第１領域と、
前記第１領域の第１辺に接する第２領域と、
前記第１辺に対向する前記第１領域の第２辺に接する第３領域と、
を備え、
前記第１辺及び前記第２辺は、第１方向に延伸する半導体装置の設計方法であって、
前記第１スタンダードセルの前記第１方向に直交する第２方向の長さと、前記第２領域及び前記第３領域の前記第２方向の長さと、が異なるように前記半導体装置の回路図を生成する
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその設計方法に関する。
【背景技術】
【０００２】
ＩＣ（Integrated circuit）やＬＳＩ（Large Scale Integration）等の半導体集積回路装置中に形成されたトランジスタは、ウェル近接効果（Well Proximity Effect）により素子特性が影響を受けることが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６―２６９７８７号公報
【特許文献２】特開２００９−６５０６９号公報
【特許文献３】特開２０１０−１１４２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１スタンダードセルを備える第１領域と、前記第１領域の第１辺に接する第２領域と、前記第１辺に対向する前記第１領域の第２辺に接する第３領域と、を備え、前記第１辺及び前記第２辺は、第１方向に延伸し、前記第１スタンダードセルの前記第１方向に直交する第２方向の長さと、前記第２領域及び前記第３領域の前記第２方向の長さと、は異なる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体集積回路装置を模式的に示す平面図である。
【図２】図２は、図１に示した半導体集積回路装置におけるスタンダードセルのパターンレイアウト例を示す平面図である。
【図３】図３は、図２のＡ―Ａ方向に沿った断面図である。
【図４】図４は、図２のＢ―Ｂ方向に沿った断面図である。
【図５】図５は、図２のＣ―Ｃ方向に沿った断面図である。
【図６】図６は、第１実施形態の比較例１に係る半導体集積回路装置を模式的に示す平面図である。
【図７】図７は、第１実施形態に係る半導体集積回路装置の一部と、第１実施形態の比較例１に係る半導体集積回路装置の一部と、を比較した模式図である。
【図８】図８は、第１実施形態の比較例１に係る半導体集積回路装置を模式的に示す平面図である。
【図９】図９は、第１実施形態の比較例１に係る半導体集積回路装置を模式的に示す平面図である。
【図１０】図１０は、第１実施形態に係る半導体集積回路装置の一部と、第１実施形態の比較例１に係る半導体集積回路装置の一部と、を比較した模式図である。
【図１１】図１１は、第１実施形態の比較例１に係る半導体集積回路装置を模式的に示す平面図である。
【図１２】図１２は、第１実施形態の比較例１に係る半導体集積回路装置を模式的に示す平面図である。
【図１３】図１３は、第１実施形態の比較例１に係る半導体集積回路装置と、第１実施形態の比較例２に係る半導体集積回路装置とを模式的に示す平面図である。
【図１４】図１４は、第１実施形態の比較例１に係る半導体集積回路装置と、第１実施形態の比較例３に係る半導体集積回路装置とを模式的に示す平面図である。
【図１５】図１５は、第１実施形態の変形例に係る半導体集積回路装置におけるスタンダードセルのパターンレイアウト例を示す平面図である。
【図１６】図１６は、第２実施形態に係る半導体集積回路装置におけるスタンダードセルのパターンレイアウト例を示す平面図である。
【図１７】図１７は、第２実施形態に係る半導体集積回路装置におけるスタンダードセルのパターンレイアウト例を示す平面図である。
【図１８】図１８は、第３実施形態に係る半導体集積回路装置を模式的に示す平面図である。
【図１９】図１９は、第３実施形態に係る半導体集積回路装置におけるスタンダードセルのパターンレイアウト例を示す平面図である。
【図２０】図２０は、第３実施形態に係る半導体集積回路装置におけるスタンダードセルのパターンレイアウト例を示す平面図である。
【図２１】図２１は、第３実施形態の変形例に係る半導体集積回路装置を模式的に示す平面図である。
【図２２】図２２は、半導体集積回路装置の回路図の設計方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞半導体集積回路装置の概要
図１を用いて、自動配置配線技術を用いてコンピュータ等によって設計される半導体集積回路装置（半導体装置）について説明する。尚、自動配置配線は、例えばＣＡＤ（Computer-aided design）ツール等を使用することで実施される。
【００１０】
図１に示すように、半導体集積回路装置１は、例えば５段のセル列（領域とも称して良い）ＳＣ＿ａ〜ＳＣ＿ｅを備えている。本実施形態では、半導体集積回路装置１が５段のセル列ＳＣ＿ａ〜ＳＣ＿ｅを備えている例について説明しているが、これに限らない。また、セル列ＳＣ＿ａ〜ＳＣ＿ｅをそれぞれ区別しない場合は、単にセル列ＳＣと記載する。
【００１１】
Ｙ軸（ロウ）方向の端部（最下位ロウと称しても良い）に設けられたセル列ＳＣ＿ａのＹ軸方向の長さは幅ｄ１である。また、Ｙ軸方向の端部（最上位ロウと称しても良い）に設けられたセル列ＳＣ＿ｅのＹ軸方向の長さは幅ｄ１である。また、Ｙ軸方向でセル列ＳＣ＿ａ及びＳＣ＿ｅに挟まれたセル列ＳＣ＿ｂ〜ＳＣ＿ｄのそれぞれのＹ軸方向の長さは幅ｄ２である。本実施形態では、例えば幅ｄ１は、幅ｄ２×１．５程度である。幅ｄ１と幅ｄ２との関係はこれに限らず、幅ｄ１が、幅ｄ２よりも大きければ良い。例えば、幅ｄ１は、幅ｄ２×２程度でも良いし、更に大きくても良い。
【００１２】
上述したように、本実施形態に係る半導体集積回路装置１では、Ｙ軸方向の端部以外のセル列ＳＣ（セル列ＳＣ＿ｂ〜ＳＣ＿ｄ）は、幅ｄ２毎に配置される。換言すると、半導体集積回路装置１では、Ｙ軸方向の端部以外のセル列ＳＣは周期的に配置されている。
【００１３】
ところで、後述するように、セル列ＳＣはＮウェル領域（Ｎｗｅｌｌ）とＰウェル領域（Ｐｗｅｌｌ）とを備えている。そして、Ｙ軸方向で隣接する２つのセル列ＳＣにおいては、互いのＮウェル領域、または互いのＰウェル領域が接するように配置される。そのため、半導体集積回路装置１では、Ｙ軸方向にＮウェル領域とＰウェル領域とが交互に配置される。製造された半導体集積回路装置１においては、Ｙ軸方向で隣接する２つのセル列ＳＣのＮウェル領域の境界（辺とも称して良い）、またはＰウェル領域の境界が目視できない可能性がある。この場合は、Ｙ軸方向におけるＮウェル領域の中間を２つのセル列ＳＣの境界として認定する。同様に、Ｙ軸方向におけるＰウェル領域の中間を２つのセル列ＳＣの境界として認定する。
【００１４】
セル列ＳＣ＿ａは、端部（ＥＮＤ）１０＿ａと、ＡＮＤ演算回路（ＡＮＤ）１１＿ａ１と、インバータ（ＩＮＶ）１１＿ａ２と、ＦＦ（Flip flop）１１＿ａ３と、デカップリングコンデンサ（ＤＥＣＡＰ）１１＿ａ４と、端部（ＥＮＤ）１２＿ａと、を備えている。端部（ＥＮＤ）１０＿ａ、及び１２＿ａは、Ｙ軸方向に沿った端部領域に配置されるセルである。そして、端部１０＿ａ、及び１２＿ａは、例えばＴＡＰ機能を備えている。ＴＡＰ機能とは、ウェル領域を、電源電圧が供給される配線、または接地電位が供給される配線に接続する機能を意味する。デカップリングコンデンサ（ＤＥＣＡＰ）１１＿ａ４は、電源電圧の瞬発的な変化を吸収するための回路である。
【００１５】
セル列ＳＣ＿ｂは、端部１０＿ｂと、インバータ１１＿ｂ１と、フィラーセル領域（ＦＣ：Filler cell）１１＿ｂ２と、ＯＲ演算回路（ＯＲ）１１＿ｂ３と、フィラーセル領域１１＿ｂ４と、インバータ１１＿ｂ５と、端部１２＿ｂと、を備えている。
【００１６】
フィラーセル領域１１＿ｂ２は、例えば、論理部品間の隙間を埋めるためのセルであり、ダミーゲートパターンを持つセルである。
【００１７】
セル列ＳＣ＿ｃは、端部１０＿ｃと、ＡＮＤ演算回路１１＿ｃ１と、インバータ１１＿ｃ２と、ＦＦ１１＿ｃ３と、デカップリングコンデンサ１１＿ｃ４と、端部１２＿ｃと、を備えている。
【００１８】
セル列ＳＣ＿ｄは、端部１０＿ｄと、インバータ１１＿ｄ１と、フィラーセル領域１１＿ｄ２と、ＯＲ演算回路１１＿ｄ３と、フィラーセル領域１１＿ｄ４と、インバータ１１＿ｄ５と、端部１２＿ｄと、を備えている。
【００１９】
セル列ＳＣ＿ｅは、端部１０＿ｅと、インバータ１１＿ｅ１と、フィラーセル領域１１＿ｅ２と、ＯＲ演算回路１１＿ｅ３と、フィラーセル領域１１＿ｅ４と、インバータ１１＿ｅ５と、端部１２＿ｅと、を備えている。
【００２０】
例えば、上述したセル列に設けられる各構成要件はスタンダードセルで構成されているものとする。スタンダードセルとは、例えばＣＭＯＳ（Complementary Metal Oxide Silicon）回路を構成する、Ｎウェル領域に形成されたＰ形ＭＯＳトランジスタ（ＰＭＯＳトランジスタまたはＰＭＯＳ  Ｔｒと称しても良い）と、Ｐウェル領域に形成されたＮ形ＭＯＳトランジスタ（ＮＭＯＳトランジスタまたはＮＭＯＳ  Ｔｒと称しても良い）とを有している。しかしながらスタンダードセルは、必ずしもこれに限らなくても良い。
尚、上述した各セル列ＳＣ＿ａ〜ＳＣ＿ｅの構成はあくまで一例であり、種々変更可能である。セル列ＳＣは、例えば図示していないＸＯＲ演算回路や、ＮＡＮＤ演算回路等を備えていても良い。また、各セル列ＳＣ＿ａ〜ＳＣ＿ｅのＸ軸方向（カラム方向）の長さは、それぞれ同じになるように設計されなくても良い。つまり、半導体集積回路装置１は、図１に示すような矩形に限らない。
【００２１】
＜１−１−２＞スタンダードセルの概要
半導体集積回路装置１では、各々のスタンダードセルに電源電圧ＶＤＤと接地電位ＶＳＳが供給される。スタンダードセルは、Ｘ軸方向に沿った対向する２辺に電源電圧ＶＤＤ用と接地電位ＶＳＳ用の電源線が設けられ、これら電源線の下の半導体基板中にＮウェル領域とＰウェル領域とがそれぞれ形成されている。これらのウェル領域上には、トランジスタ等の半導体素子が形成され、種々の回路が構成される。そして、スタンダードセルのＮウェル領域中に、Ｐ形不純物拡散領域（ソース／ドレイン領域と称しても良い）が設けられている。また、スタンダードセルのＰウェル領域中に、Ｎ形不純物拡散領域（ソース／ドレイン領域と称しても良い）と呼ばれるアクティブ領域が設けられている。Ｎウェル領域は、電源電圧用の配線に接続されることにより、電源電圧ＶＤＤに固定される。また、Ｐウェル領域は、接地電位用の配線に接続されることにより、接地電位ＶＳＳに固定される。
【００２２】
ここで、Ｙ軸方向の端部のセル列ＳＣに設けられるスタンダードセルと、Ｙ軸方向の端部以外のセル列ＳＣに設けられるスタンダードセルについて説明する。
【００２３】
＜１−１−３＞端部のセル列に設けられるスタンダードセル
図２及び図３に示すように、Ｙ軸方向の端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるスタンダードセルＳＴＣにおいては、半導体基板１００の表面領域にＮウェル領域１０１ｎａ及びＰウェル領域１０１ｐａが設けられている。Ｎウェル領域１０１ｎａ及びＰウェル領域１０１ｐａは境界Ｂｓ１で接している。
【００２４】
図２及び図４に示すように、Ｎウェル領域１０１ｎａの表面領域には、Ｐ形不純物拡散領域１０２ａ、及び１０２ｂが設けられている。そして、Ｎウェル領域１０１ｎａの表面領域上、且つＰ形不純物拡散領域１０２ａ、及び１０２ｂの間のチャネル領域ＣＨＮの上方に、ゲート絶縁膜１０３が設けられ、ゲート絶縁膜１０３上にゲート電極１０４ａが設けられる。Ｎウェル領域１０１ｎａ、Ｐ形不純物拡散領域１０２ａ、１０２ｂ、ゲート絶縁膜１０３、及びゲート電極１０４ａは、ＰＭＯＳトランジスタとして機能する。そして、Ｐ形不純物拡散領域１０２ａ上には、コンタクトプラグ１０５ａ、及び１０５ｂが設けられ、コンタクトプラグ１０５ａ、及び１０５ｂ上に配線層１０６ａが設けられる。また、Ｐ形不純物拡散領域１０２ｂ上には、コンタクトプラグ１０５ｃ、及び１０５ｄが設けられ、コンタクトプラグ１０５ｃ、及び１０５ｄ上に配線層１０６ｂが設けられる。配線層１０６ａには、電源電圧ＶＤＤが供給される。配線層１０６ｂは、後述するＰウェル領域１０１ｐａに設けられているトランジスタの一端に接続される。そして、ゲート電極１０４ａ上にコンタクトプラグ１０５ｅが設けられ、コンタクトプラグ１０５ｅ上に配線層１０６ｄが設けられる。また、ダミーのゲート電極１０４ｂ、及び１０４ｃがＮウェル領域１０１ｎａの表面上に設けられる。そして、Ｎウェル領域１０１ｎａの表面と、Ｐ形不純物拡散領域１０２ａ、及び１０２ｂの表面と、ゲート絶縁膜１０３と、ゲート電極１０４ａ、１０４ｂ、及び１０４ｃと、コンタクトプラグ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、及び１０５ｅと、配線層１０６ａ、１０６ｂ、及び１０６ｃと、は絶縁層１０７で覆われている。
【００２５】
図２及び図５に示すように、Ｐウェル領域１０１ｐａの表面領域には、Ｎ形不純物拡散領域１０２ｃ、１０２ｄが設けられている。そして、Ｐウェル領域１０１ｐａの表面領域上、且つＮ形不純物拡散領域１０２ｃ、及び１０２ｄの間のチャネル領域ＣＨＮの上方に、ゲート絶縁膜１０３が設けられ、ゲート絶縁膜１０３上にゲート電極１０４ａが設けられる。Ｐウェル領域１０１ｐａ、Ｎ形不純物拡散領域１０２ｃ、１０２ｄ、ゲート絶縁膜１０３、及びゲート電極１０４ａは、ＮＭＯＳトランジスタとして機能する。そして、Ｎ形不純物拡散領域１０２ｃ上には、コンタクトプラグ１０５ｆ、及び１０５ｇが設けられ、コンタクトプラグ１０５ｆ、及び１０５ｇ上に配線層１０６ｃが設けられる。また、Ｎ形不純物拡散領域１０２ｄ上には、コンタクトプラグ１０５ｈ、及び１０５ｉが設けられ、コンタクトプラグ１０５ｈ、及び１０５ｉ上に配線層１０６ｂが設けられる。配線層１０６ｃには、接地電位ＶＳＳが供給される。また、ダミーのゲート電極１０４ｄ、及び１０４ｅがＰウェル領域１０１ｐａの表面上に設けられる。そして、Ｐウェル領域１０１ｐａの表面と、Ｎ形不純物拡散領域１０２ｃ、及び１０２ｄの表面と、ゲート絶縁膜１０３と、ゲート電極１０４ａ、１０４ｄ、及び１０４ｅと、コンタクトプラグ１０５ｆ、１０５ｇ、１０５ｈ、及び１０５ｉと、配線層１０６ｂ、及び１０６ｃと、は絶縁層１０７で覆われている。
【００２６】
＜１−１−４＞端部以外のセル列に設けられるスタンダードセル
端部以外のセル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるスタンダードセルＳＴＣは、半導体基板１００の表面領域にＮウェル領域１０１ｎｂ及びＰウェル領域１０１ｐｂが設けられている。Ｎウェル領域１０１ｎｂ及びＰウェル領域１０１ｐｂは境界Ｂｓ２で接している。
【００２７】
図２に示すように、端部以外のセル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるスタンダードセルＳＴＣの基本的な構成は、Ｎウェル領域及びＰウェル領域以外は端部のセル列ＳＣ＿ａ、及びＳＣ＿ｅに設けられるスタンダードセルＳＴＣの構成と同じである。
【００２８】
＜１−１−５＞スタンダードセルの幅に関して
Ｎウェル領域１０１ｎａのＹ軸方向に沿った長さ（境界Ｂｎ１から境界Ｂｓ１までの距離）は、幅ｄ１ｎであり、Ｐウェル領域１０１ｐａのＹ軸方向に沿った長さ（境界Ｂｐ１から境界Ｂｓ１までの距離）は、幅ｄ１ｐである。
【００２９】
Ｎウェル領域１０１ｎｂのＹ軸方向に沿った長さ（境界Ｂｎ２から境界Ｂｓ２までの距離）は、幅ｄ２ｎ（ｄ２ｎ＜ｄ１ｎ）であり、Ｐウェル領域１０１ｐｂのＹ軸方向に沿った長さ（境界Ｂｐ２から境界Ｂｓ２までの距離）は、幅ｄ２ｐ（ｄ２ｐ＜ｄ１ｐ）である。
【００３０】
端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるスタンダードセルのＹ軸方向に沿った幅ｄ１は、幅ｄ１ｎ及び幅ｄ１ｐの合計値である。図２では、幅ｄ１ｎ＞幅ｄ１ｐという関係だが、これに限らない。例えば、幅ｄ１ｐは、幅ｄ２ｐ×２程度の大きさであっても良い。また、例えば、幅ｄ１ｎは、幅ｄ２ｎ×２程度の大きさであっても良い。また、本実施例のＮウェル領域１０１ｎａは、Ｎウェル領域１０１ｎｂに比べて、Ｎウェル領域がＹ軸方向に延伸した構造である。しかし、これに限らず、ＰＭＯＳトランジスタの位置を適宜変更しても良い。同様に、本実施例のＰウェル領域１０１ｐａは、Ｐウェル領域１０１ｐｂに比べて、Ｐウェル領域が外側に延伸した構造である。しかし、これに限らず、ＮＭＯＳトランジスタの位置を適宜変更しても良い。  また、図２に示すように、端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるＰＭＯＳトランジスタは、Ｙ軸方向において、Ｎウェル領域１０１ｎａの境界Ｂｎ１からｄ１ｅｎだけ離れて設けられている。また、端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるＮＭＯＳトランジスタは、Ｙ軸方向において、Ｐウェル領域１０１ｐａの境界Ｂｐ１からｄ１ｅｐだけ離れて設けられている。  端部以外のセル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるスタンダードセルのＹ軸方向に沿った幅ｄ２は、幅ｄ２ｎ及び幅ｄ２ｐの合計値である。図２では、幅ｄ２ｎ＞幅ｄ２ｐという関係だが、これに限らない。
【００３１】
また、図示するように、端部以外のセル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるＰＭＯＳトランジスタは、Ｙ軸方向において、Ｎウェル領域１０１ｎｂの境界Ｂｎ２からｄ２ｅｎ（ｄ１ｅｎ＞ｄ２ｅｎ）だけ離れて設けられている。また、端部以外のセル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるＮＭＯＳトランジスタは、Ｙ軸方向において、Ｐウェル領域１０１ｐｂの境界Ｂｐ２からｄ２ｅｐ（ｄ１ｅｐ＞ｄ２ｅｐ）だけ離れて設けられている。
【００３２】
＜１−２＞効果
本実施形態に係る半導体集積回路装置１では、Ｙ軸方向の端部におけるセル列ＳＣ＿ａ、ＳＣ＿ｅのＹ軸方向の長さは、その他のセル列ＳＣ＿ｂ〜ＳＣ＿ｄのＹ軸方向の長さよりも長い。
【００３３】
ところで、ＭＯＳトランジスタとウェルの境界との距離に応じて、そのＭＯＳトランジスタの特性が変動するというウェル近接効果が知られている。ウェルの境界とは、導電形（Ｎ形、Ｐ形）の異なるウェルの境界のことである。例えば、ＰＭＯＳトランジスタを作製する工程において、Ｐ形半導体基板にＮウェル領域を形成する。この場合、Ｎウェル領域となる領域以外の領域をレジストマスクで覆った状態で、リンなどのＮ形不純物のイオン注入を行う。このとき、レジストマスク内でＮ形不純物の一部が散乱されることがある。そして、散乱されたＮ形不純物の一部がＮウェル領域に注入されることがある。その結果、Ｎウェル領域に所望の量を超えてＮ形不純物イオンが注入されることがある。所望の量を超えてＮ形不純物イオンが注入された領域と、ＰＭＯＳトランジスタとの距離が近い場合、ＰＭＯＳトランジスタの閾値電圧（Ｖｔｈ）が所望の値よりも増加することがある。このウェル近接効果は、上述したように、レジストマスクによるＮ形不純物の散乱に起因する。そのため、ウェル境界とＭＯＳトランジスタとの距離が近いほどウェル近接効果が大きくなる。このことは、Ｐウェル領域を形成する場合にも発生する可能性がある。
【００３４】
ここで、上述した実施形態の効果を説明するために、比較例１について説明する。図６を用いて、比較例１に係る半導体集積回路装置１ａについて説明する。
【００３５】
図６に示すように、比較例１に係る半導体集積回路装置１ａでは、例えば５段のセル列ＳＣ＿ａ１〜ＳＣ＿ｅ１を備えている。Ｙ軸方向における端部であるセル列ＳＣ＿ａ１及びＳＣ＿ｅ１のＹ軸方向の長さは幅ｄ１である。つまり、セル列ＳＣ＿ａ１〜ＳＣ＿ｅ１のＹ軸方向の長さは、全て幅ｄ２である。
【００３６】
図７〜図１２を用いて、本実施形態に係る半導体集積回路装置１と、比較例１に係る半導体集積回路装置１ａと、の違いについて説明する。図７、及び図１０では、簡単のため、ウェル領域のみ示している。
【００３７】
図７に示すように、本実施形態に係る半導体集積回路装置１においては、セル列ＳＣ＿ａのＰウェル領域１０１ｐａの境界Ｂｐ１と、セル列ＳＣ＿ｂのＰウェル領域１０１ｐｂの境界Ｂｐ２と、接するように設けられる。また、セル列ＳＣ＿ｂのＮウェル領域１０１ｎｂの境界Ｂｎ２と、セル列ＳＣ＿ｃのＮウェル領域１０１ｎｂの境界Ｂｎ２と、が接するように設けられる。このように、隣接するセル列ＳＣは、互いにＰウェル領域、またはＮウェル領域が接するように配置される。
【００３８】
図７に示すように、比較例１に係る半導体集積回路装置１ａも同様にして隣接するセル列ＳＣは、互いにＰウェル領域、またはＮウェル領域が接するように配置される。
【００３９】
ところで、セル列ＳＣ＿ａ１に設けられるＰＭＯＳトランジスタは、セル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるＰＭＯＳトランジスタと同様の構成である。
【００４０】
Ｙ軸方向における端部のセル列ＳＣに設けられるＰＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＰＭＯＳトランジスタと、におけるウェル近接効果の大きさを同程度にすることが、トランジスタ特性のばらつき抑制の観点で望ましい。
【００４１】
上述したように、Ｙ軸方向における端部以外のＮウェル領域は、Ｙ軸方向で隣接する他のＮウェル領域と接している。一方で、Ｙ軸方向における端部のＮウェル領域は、他のＮウェル領域と接していない。
【００４２】
図８に示すように、比較例１では、Ｙ軸方向における端部のＮウェル領域に設けられるＰＭＯＳトランジスタの第一端（Ｘ軸方向に沿った一辺）とＮウェル領域の境界Ｂｎ２との距離は、幅ｄ２ｅｎである。一方で、図９に示すように、Ｙ軸方向における端部以外のＮウェル領域に設けられるＰＭＯＳトランジスタの第一端（Ｘ軸方向に沿った一辺）とＮウェル領域の境界Ｂｓ２との距離は、幅ｄ２ｅｎ＋幅ｄ２ｎである。このように、比較例１では、Ｙ軸方向における端部のＮウェル領域に設けられるＰＭＯＳトランジスタとＮウェル領域の境界Ｂｎ２との距離（幅ｄ２ｅｎ）と、Ｙ軸方向における端部以外のＮウェル領域に設けられるＰＭＯＳトランジスタとＮウェル領域の境界Ｂｓ２との距離（幅ｄ２ｅｎ＋幅ｄ２ｎ）と、は、異なっている。そのため、Ｙ軸方向における端部のセル列ＳＣに設けられるＰＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＰＭＯＳトランジスタと、はウェル近接効果の大きさが異なってしまう。
【００４３】
その結果、Ｙ軸方向における端部のセル列ＳＣに設けられるＰＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＰＭＯＳトランジスタと、の間でＭＯＳトランジスタ特性にばらつきが生じてしまう。
【００４４】
ところで、本実施形態では、Ｙ軸方向における端部のセル列ＳＣに設けられるＮウェル領域のＹ軸方向の長さを、比較例１におけるセル列ＳＣに設けられるＮウェル領域のＹ軸方向の長さよりも長くしている。具体的には、Ｙ軸方向における端部のＮウェル領域に設けられるＰＭＯＳトランジスタの第一端（Ｘ軸方向に沿った一辺）とＮウェル領域の境界Ｂｎ１との距離は、幅ｄ１ｅｎ（ｄ１ｅｎ＞ｄ２ｅｎ）となる。そのため、Ｙ軸方向における端部のＮウェル領域に設けられるＰＭＯＳトランジスタの第一端は、Ｎウェル領域の境界Ｂｎ１から十分距離が離れることとなる。
【００４５】
その結果、Ｙ軸方向における端部のセル列ＳＣに設けられるＰＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＰＭＯＳトランジスタと、の間におけるＭＯＳトランジスタ特性のばらつきを抑制することができる。
【００４６】
つまり、本実施形態では、Ｙ軸方向における端部のセル列ＳＣに設けられるＰＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＰＭＯＳトランジスタと、は、ウェル近接効果の大きさが同程度になる。そのため、Ｙ軸方向における端部のセル列ＳＣに設けられるＰＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＰＭＯＳトランジスタと、の間のＭＯＳトランジスタ特性のばらつきを抑制することが可能になる。
【００４７】
また、図１０に示すように、本実施形態に係る半導体集積回路装置１において、セル列ＳＣ＿ｅのＮウェル領域１０１ｎａの境界Ｂｎ１と、セル列ＳＣ＿ｄのＮウェル領域１０１ｎｂの境界Ｂｎ２と、が接するように設けられる。また、セル列ＳＣ＿ｄのＰウェル領域１０１ｐｂの境界Ｂｐ２と、セル列ＳＣ＿ｃのＰウェル領域１０１ｐｂの境界Ｂｐ２と、が接するように設けられる。このように、隣接するセル列ＳＣは、互いにＰウェル領域、またはＮウェル領域が接するように配置される。
【００４８】
図１０に示すように、比較例１に係る半導体集積回路装置１ａも同様にして隣接するセル列ＳＣは、互いにＰウェル領域、またはＮウェル領域が接するように配置される。
【００４９】
ところで、セル列ＳＣ＿ｅ１に設けられるＮＭＯＳトランジスタは、セル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるＮＭＯＳトランジスタと同様の構成である。
【００５０】
Ｙ軸方向における端部のセル列ＳＣに設けられるＮＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＮＭＯＳトランジスタと、におけるウェル近接効果の大きさを同程度にすることが、ＭＯＳトランジスタ特性のばらつき抑制の観点で望ましい。
【００５１】
ところで、上述したように、Ｙ軸方向における端部以外のＰウェル領域は、Ｙ軸方向で隣接する他のＰウェル領域と接している。一方で、Ｙ軸方向における端部のＰウェル領域は、他のＰウェル領域と接していない。
【００５２】
図１１に示すように、比較例１では、Ｙ軸方向における端部のＰウェル領域に設けられるＮＭＯＳトランジスタの第一端（Ｘ軸方向に沿った一辺）とＰウェル領域の境界Ｂｐ２との距離は、幅ｄ２ｅｐである。一方で、図１２に示すように、Ｙ軸方向における端部以外のＰウェル領域に設けられるＮＭＯＳトランジスタの第一端（Ｘ軸方向に沿った一辺）とＰウェル領域の境界Ｂｓ２との距離は、幅ｄ２ｅｐ＋幅ｄ２ｐである。このように、比較例１では、Ｙ軸方向における端部のＰウェル領域に設けられるＮＭＯＳトランジスタとＰウェル領域の境界Ｂｐ２との距離（幅ｄ２ｅｐ）と、Ｙ軸方向における端部以外のＰウェル領域に設けられるＮＭＯＳトランジスタとＰウェル領域の境界Ｂｓ２との距離（幅ｄ２ｅｐ＋幅ｄ２ｐ）と、は、異なっている。そのため、Ｙ軸方向における端部のセル列ＳＣに設けられるＮＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＮＭＯＳトランジスタと、はウェル近接効果の大きさが異なってしまう。
【００５３】
その結果、Ｙ軸方向における端部のセル列ＳＣに設けられるＮＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＮＭＯＳトランジスタと、の間でＭＯＳトランジスタ特性にばらつきが生じてしまう。
【００５４】
ところで、本実施形態では、Ｙ軸方向における端部のセル列ＳＣに設けられるＰウェル領域のＹ軸方向の長さを、比較例１におけるセル列ＳＣに設けられるＰウェル領域のＹ軸方向の長さよりも長くしている。具体的には、Ｙ軸方向における端部のＰウェル領域に設けられるＮＭＯＳトランジスタの第一端（Ｘ軸方向に沿った一辺）とＰウェル領域の境界Ｂｐ１との距離は、幅ｄ１ｅｐ（ｄ１ｅｐ＞ｄ２ｅｐ）となる。そのため、Ｙ軸方向における端部のＰウェル領域に設けられるＮＭＯＳトランジスタの第一端は、Ｐウェル領域の境界Ｂｐ１から十分距離が離れることとなる。
【００５５】
その結果、Ｙ軸方向における端部のセル列ＳＣに設けられるＮＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＮＭＯＳトランジスタと、の間におけるＭＯＳトランジスタ特性のばらつきを抑制することができる。
【００５６】
つまり、本実施形態では、Ｙ軸方向における端部のセル列ＳＣに設けられるＮＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＮＭＯＳトランジスタと、は、ウェル近接効果の大きさが同程度になる。そのため、Ｙ軸方向における端部のセル列ＳＣに設けられるＮＭＯＳトランジスタと、Ｙ軸方向における端部以外のセル列ＳＣに設けられるＮＭＯＳトランジスタと、の間のＭＯＳトランジスタ特性のばらつきを抑制することが可能になる。
【００５７】
そのため、本実施形態に係る半導体集積回路装置１は、比較例１に係る半導体集積回路装置１ａに比べて、Ｙ軸方向における長さが（幅ｄ１−幅ｄ２）×２だけ長くなるものの、ＭＯＳトランジスタ特性のばらつきが小さくなる。
【００５８】
また、上述した実施形態の効果を説明するために、比較例２について説明する。図１３を用いて、比較例２に係る半導体集積回路装置１ｂについて説明する。
【００５９】
上述したように、ＰＭＯＳトランジスタと、Ｎウェル領域の境界との距離が近いと、ウェル近接効果が大きくなる。また、ＮＭＯＳトランジスタと、Ｐウェル領域の境界との距離が近いと、ウェル近接効果が大きくなる。
【００６０】
そこで、比較例２に係る半導体集積回路装置１ｂでは、比較例１に係る半導体集積回路装置１ａのセル列ＳＣ＿ｂ〜ＳＣ＿ｄに設けられるフィラーセル領域を、セル列ＳＣ＿ａ１及びＳＣ＿ｅ１に配置している。具体的には。半導体集積回路装置１ｂのセル列ＳＣ＿ａ１において、Ｎウェル領域またはＰウェル領域を有するが、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタが設けられないフィラーセル領域１１＿ａ９が設けられる。また、半導体集積回路装置１ｂのセル列ＳＣ＿ｅ１において、Ｎウェル領域またはＰウェル領域を有するが、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタが設けられないフィラーセル領域１１＿ｅ１１が設けられる。
【００６１】
このように、比較例２に係る半導体集積回路装置１ｂでは、セル列ＳＣ＿ａ１及びＳＣ＿ｅ１にフィラーセル領域（またはデカップリングコンデンサ）が設けられる。そのため、セル列ＳＣ＿ｂ及びＳＣ＿ｄのＹ軸方向の端部に設けられるＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの近くにはフィラーセル領域のＮウェル領域またはＰウェル領域が設けられる。そのため、比較例１と比較し、比較例２では、端部に設けられるＰＭＯＳトランジスタと、Ｎウェル領域の境界との距離が遠くなる。また、比較例１と比較し、比較例２では、端部に設けられるＮＭＯＳトランジスタと、Ｐウェル領域の境界との距離が遠くなる。そのため、比較例１に係る半導体集積回路装置１ａと比較してウェル近接効果が小さくなる。ところで、半導体集積回路装置の各配線が、フィラーセル領域及びデカップリングコンデンサの上方領域（Ｚ軸方向に沿った方向）にレイアウトされることがある。そのため、セル列ＳＣ＿ｂ〜ＳＣ＿ｄにおいてフィラーセル領域が少なくなってしまう場合、配線レイアウトの自由度が減少し、配線のレイアウトが困難になる恐れがある。その結果、配線性の悪化により性能が不十分になることがある。
【００６２】
一方で、本実施形態に係る半導体集積回路装置１では、セル列ＳＣ＿ｂ〜ＳＣ＿ｄにおいてフィラーセル領域を減らす必要がない。
【００６３】
また、上述した実施形態の効果を説明するために、比較例３について説明する。図１４を用いて、比較例３に係る半導体集積回路装置１ｃについて説明する。
【００６４】
比較例３では、比較例１に係る半導体集積回路装置１ａをＹ軸方向で挟むように新たなセル列ＳＣ＿ｆ及びＳＣ＿ｇが設けられる。また、セル列ＳＣ＿ｆ及びＳＣ＿ｇにはフィラーセル領域が設けられる。また、セル列ＳＣ＿ｆ及びＳＣ＿ｇのＹ軸方向の長さは幅ｄ２である。
【００６５】
比較例３の場合、比較例２とは異なり、セル列ＳＣ＿ｂ〜ＳＣ＿ｄにおいてフィラーセル領域は減少していないので、配線レイアウトの自由度は保証されている。しかしながら、比較例３の場合、本実施形態と比較して、半導体集積回路装置の面積が大きくなってしまっている。
【００６６】
一方で、上述した本実施形態によれば、Y軸方向における最下端部及びY軸方向における最上端部に配置されるセル列のＹ軸方向の長さはそれぞれ幅ｄ１（１．５×ｄ２）である。そのため、セル列ＳＣ＿ａ〜ＳＣ＿ｅのＹ軸方向の長さは２×ｄ１＋３×ｄ２（＝６×ｄ２）である。一方で、比較例３に係るセル列ＳＣ＿ｆ〜ＳＣ＿ｇのＹ軸方向の長さは７×ｄ２である。このように、上述した本実施形態によれば、比較例３と比較して面積が小さくなる。
【００６７】
このように、上述した実施形態によれば、配線レイアウトの自由度を保証しつつ、また、面積の増加を抑制し、且つウェル近接効果を低減させることが可能となる。これにより、上述した実施形態によれば、高品質な半導体集積回路装置を提供することが可能となる。
【００６８】
＜１−３＞変形例
図１５を用いて変形例について説明する。なお、本例では、Ｙ軸方向の端部のセル列ＳＣ＿ａ、ＳＣ＿ｅのスタンダードセルＳＴＣについて説明する。
【００６９】
図１５に示すように、Ｙ軸方向の端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるＰＭＯＳトランジスタの幅は幅ｄ１ｎｐである。一方でＹ軸方向の端部以外のセル列ＳＣ＿ｂ、ＳＣ＿ｃ、ＳＣ＿ｄに設けられるＰＭＯＳトランジスタの幅は幅ｄ２ｎｐ（ｄ１ｎｐ＞ｄ２ｎｐ）である。
【００７０】
このように、Ｙ軸方向の端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるＰＭＯＳトランジスタは、Ｙ軸方向の端部以外のセル列ＳＣ＿ｂ、ＳＣ＿ｃ、ＳＣ＿ｄに設けられるＰＭＯＳトランジスタよりも大きい。
【００７１】
また、Ｙ軸方向の端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるＮＭＯＳトランジスタの幅は幅ｄ１ｐｎである。一方でＹ軸方向の端部以外のセル列ＳＣ＿ｂ、ＳＣ＿ｃ、ＳＣ＿ｄに設けられるＮＭＯＳトランジスタの幅は幅ｄ２ｐｎ（ｄ１ｐｎ＞ｄ２ｐｎ）である。
【００７２】
このように、Ｙ軸方向の端部のセル列ＳＣ＿ａ、ＳＣ＿ｅに設けられるＮＭＯＳトランジスタは、Ｙ軸方向の端部以外のセル列ＳＣ＿ｂ、ＳＣ＿ｃ、ＳＣ＿ｄに設けられるＮＭＯＳトランジスタよりも大きい。
【００７３】
このように、トランジスタのサイズを大きくすることで、ＭＯＳトランジスタの性能が向上する。そのため、ウェル近接効果によるＭＯＳトランジスタ特性の劣化を抑制することが可能となる。
【００７４】
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、第１実施形態で説明したセル列ＳＣ＿ａ及びＳＣ＿ｅの別の構成について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。
【００７５】
＜２−１＞構成  
＜２−１−１＞スタンダードセルの概要
第２の実施形態に係る半導体集積回路装のセル列ＳＣ＿ａ及びＳＣ＿ｅにおいて、Ｙ軸方向の端部側（外側）のウェル領域の長さが、セル列ＳＣ＿ｂ〜ＳＣ＿ｄのウェル領域の長さよりも長い。また、一方で、セル列ＳＣ＿ａ及びＳＣ＿ｅにおいて、Ｙ軸方向の端部と対向する側（内側）のウェル領域の長さは、セル列ＳＣ＿ｂ〜ＳＣ＿ｄのウェル領域の長さと同様である。
【００７６】
ここで、Ｙ軸方向の端部のセル列ＳＣに設けられるスタンダードセルについて説明する。
【００７７】
＜２−１−２＞端部のセル列に設けられるスタンダードセル
図１６を用いて、セル列ＳＣ＿ａに設けられるスタンダードセルＳＴＣについて説明する。なお、本例では、セル列ＳＣ＿ａのスタンダードセルにおいて、ＰＭＯＳトランジスタが外側に設けられている場合について説明する。
【００７８】
図１６に示すように、Ｙ軸方向の端部のセル列ＳＣ＿ａに設けられるスタンダードセルＳＴＣにおいては、半導体基板の表面領域にＮウェル領域１０１ｎｃ及びＰウェル領域１０１ｐｂが設けられている。Ｎウェル領域１０１ｎｃ及びＰウェル領域１０１ｐｂは境界Ｂｓ３で接している。
【００７９】
Ｎウェル領域１０１ｎｃのＹ軸方向の長さ（境界Ｂｎ３から境界Ｂｓ３までの距離）は幅ｄ３ｎ（ｄ３ｎ＞ｄ２ｎ）である。また、Ｐウェル領域１０１ｐｂのＹ軸方向の長さ（境界Ｂｐ２から境界Ｂｓ３までの距離）は幅ｄ２ｐである。幅ｄ３ｎ及び幅ｄ２ｐの合計値が幅ｄ１となる。
【００８０】
また、図１６に示すように、外側に設けられるＰＭＯＳトランジスタは、Ｙ軸方向において、Ｎウェル領域１０１ｎｃの境界Ｂｎ３から離れて設けられている。
【００８１】
図１６に示すように、セル列ＳＣ＿ａに設けられるスタンダードセルＳＴＣは、端部以外のセル列ＳＣに設けられるスタンダードセルＳＴＣのＮウェル領域１０１ｎｂを、Ｙ軸方向にｄ３ｎ−ｄ２ｎだけ延伸したものに相当する。
【００８２】
図１７を用いて、セル列ＳＣ＿ｅに設けられるスタンダードセルＳＴＣについて説明する。なお、本例では、セル列ＳＣ＿ｅのスタンダードセルＳＴＣにおいて、ＮＭＯＳトランジスタが外側に設けられている場合について説明する。
【００８３】
図１７に示すように、Ｙ軸方向の端部のセル列ＳＣ＿ｅに設けられるスタンダードセルＳＴＣにおいては、半導体基板の表面領域にＮウェル領域１０１ｎｂ及びＰウェル領域１０１ｐｃが設けられている。
【００８４】
Ｎウェル領域１０１ｎｂのＹ軸方向の長さ（境界Ｂｎ２から境界Ｂｓ４までの距離）は幅ｄ２ｎである。また、Ｐウェル領域１０１ｐｃのＹ軸方向の長さ（境界Ｂｐ３から境界Ｂｓ４までの距離）は幅ｄ３ｐ（ｄ３ｐ＞ｄ２ｐ）である。幅ｄ２ｎ及び幅ｄ３ｐの合計値が幅ｄ１となる。本例では、幅ｄ３ｐと幅ｄ３ｎの大小関係は種々変更可能である。
【００８５】
また、図１７に示すように、外側に設けられるＮＭＯＳトランジスタは、Ｙ軸方向において、Ｐウェル領域１０１ｐｃの境界Ｂｐ３から離れて設けられている。
【００８６】
図１７に示すように、セル列ＳＣ＿ｅに設けられるスタンダードセルＳＴＣは、端部以外のセル列ＳＣに設けられるスタンダードセルＳＴＣのＰウェル領域１０１ｐｂを、Ｙ軸方向にｄ３ｐ−ｄ２ｐだけ延伸したものに相当する。
【００８７】
＜２−２＞効果
本実施形態に係る半導体集積回路装置１では、Ｙ軸方向の端部におけるＰＭＯＳトランジスタは、Ｎウェル領域の境界から十分に離れており、Ｙ軸方向の端部におけるＮＭＯＳトランジスタは、Ｐウェル領域の境界から十分に離れている。これにより、上述した第１の実施形態と同様の効果を得ることができる。
【００８８】
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、比較例１で説明したセル列ＳＣ＿ａ１〜ＳＣ＿ｅ１に、新たなセル列ＳＣを加えた場合の構成について説明する。尚、第３実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態の比較例１に係る記憶装置と同様である。従って、上述した第１実施形態の比較例１で説明した事項及び上述した第１実施形態の比較例１から容易に類推可能な事項についての説明は省略する。
【００８９】
＜３−１＞構成
＜３−１−１＞半導体集積回路装置の概要
図１８を用いて、半導体集積回路装置１ｄについて説明する。半導体集積回路装置１ｄでは、比較例１に係る半導体集積回路装置１ａをＹ軸方向で挟むように新たなセル列ＳＣ＿ｈ及びＳＣ＿ｉが設けられる。
【００９０】
具体的には、セル列ＳＣ＿ｈは、Ｙ軸方向にてセル列ＳＣ＿ａ１に隣り合うように配置される。セル列ＳＣ＿ｈには、端部１０＿ｈと、フィラーセル
領域１１＿ｈと、端部１２＿ｈとが設けられる。また、セル列ＳＣ＿ｈのＹ軸方向の長さは幅ｄ４（ｄ４＜ｄ２）である。ところで、フィラーセル領域１１＿ｈは、デカップリングコンデンサでも良い。
【００９１】
また、セル列ＳＣ＿ｉは、Ｙ軸方向にてセル列ＳＣ＿ｅ１に隣り合うように配置される。セル列ＳＣ＿ｉには、端部１０＿ｉと、フィラーセル領域１１＿ｉと、端部１２＿ｉとが設けられる。また、セル列ＳＣ＿ｉのＹ軸方向の長さは幅ｄ５（ｄ５＜ｄ２）である。ところで、フィラーセル領域１１＿ｉは、デカップリングコンデンサでも良い。
【００９２】
例えば幅ｄ４＋幅ｄ５は、幅ｄ２程度である。幅ｄ４及び幅ｄ５と幅ｄ２との関係はこれに限らず、幅ｄ４または幅ｄ５が、幅ｄ２よりも小さければ良い。また、本実施形態に係る半導体集積回路装置１では、Ｙ軸方向の端部以外のセル列ＳＣは、幅ｄ２毎に配置される。換言すると、半導体集積回路装置１では、Ｙ軸方向の端部以外のセル列ＳＣは周期的に配置されている。
【００９３】
＜３−１−２＞スタンダードセルの概要
ここで、Ｙ軸方向の端部のセル列ＳＣに設けられるスタンダードセルについて説明する。
【００９４】
＜３−１−３＞端部のセル列に設けられるフィラーセル領域
図１９を用いて、セル列ＳＣ＿ａ１に設けられるスタンダードセルＳＴＣと、セル列ＳＣ＿ｈに設けられるスタンダードセルＳＴＣ（フィラーセル領域）について説明する。尚、セル列ＳＣ＿ａ１に設けられるスタンダードセルＳＴＣは、図２を用いて説明したセル列ＳＣ＿ｂ〜ＳＣ＿ｄのスタンダードセルＳＴＣと同様である。
【００９５】
図１９に示すように、Ｙ軸方向の端部のセル列ＳＣ＿ｈに設けられるフィラーセル領域は、半導体基板の表面領域にＮウェル領域１０１ｎｄが設けられている。そして、フィラーセル領域のＮウェル領域１０１ｎｄの境界Ｂｎ４は、セル列ＳＣ＿ａ１のＮウェル領域１０１ｎｂの境界Ｂｎ２と接している。このＮウェル領域１０１ｎｄのＹ軸方向の長さ（境界Ｂｎ５から境界Ｂｎ４までの距離）は幅ｄ４である。
【００９６】
図１９に示すように、Ｎウェル領域１０１ｎｄの表面領域には、Ｐ形不純物拡散領域１０２ｅ、１０２ｆが設けられている。そして、Ｎウェル領域１０１ｎｄの表面領域上且つＰ形不純物拡散領域１０２ｅ、１０２ｆの間のチャネル領域の上方に、ゲート絶縁膜１０３及びゲート電極１０４ｆが設けられる。Ｎウェル領域１０１ｎｄ、Ｐ形不純物拡散領域１０２ｅ、１０２ｆ、ゲート絶縁膜１０３、及びゲート電極１０４ｆは、ＰＭＯＳトランジスタとして機能する。図１９に示したフィラーセル領域の構造は一例であり、フィラーセル領域は少なくともＮウェル領域１０１ｎｄを備えていれば良い。
【００９７】
このように、セル列ＳＣ＿ａ１のＮウェル領域１０１ｎｂに隣接してＮウェル領域１０１ｎｄが設けられることにより、セル列ＳＣ＿ａ１のＰＭＯＳトランジスタと、Ｎウェル領域と、の境界の距離が幅ｄ４だけ広がる。
【００９８】
図２０を用いて、セル列ＳＣ＿ｅ１に設けられるスタンダードセルＳＴＣと、セル列ＳＣ＿ｉに設けられるフィラーセル領域について説明する。尚、セル列ＳＣ＿ｅ１に設けられるスタンダードセルＳＴＣは、図２を用いて説明したセル列ＳＣ＿ｂ〜ＳＣ＿ｄのスタンダードセルＳＴＣと同様である。
【００９９】
図２０に示すように、Ｙ軸方向の端部のセル列ＳＣ＿ｉに設けられるフィラーセル領域は、半導体基板の表面領域にＰウェル領域１０１ｐｄが設けられている。そして、フィラーセル領域のＰウェル領域１０１ｐｄの境界Ｂｐ４は、セル列ＳＣ＿ｅ１のＰウェル領域１０１ｐｂの境界Ｂｐ２と隣り合っている。このＰウェル領域１０１ｐｄのＹ軸方向の長さ（境界Ｂｐ５から境界Ｂｐ４までの距離）は幅ｄ５である。
【０１００】
図２０に示すように、Ｐウェル領域１０１ｐｄの表面領域には、Ｎ形不純物拡散領域１０２ｇ、１０２ｈが設けられている。そして、Ｐウェル領域１０１ｐｄの表面領域上且つＮ形不純物拡散領域１０２ｇ、１０２ｈの間のチャネル領域の上方に、ゲート絶縁膜１０３及びゲート電極１０４ｉが設けられる。Ｐウェル領域１０１ｐｄ、Ｎ形不純物拡散領域１０２ｇ、１０２ｈ、ゲート絶縁膜１０３、及びゲート電極１０４ｉは、ＮＭＯＳトランジスタとして機能する。図２０に示したフィラーセル領域の構造は一例であり、フィラーセル領域は少なくともＰウェル領域１０１ｐｄを備えていれば良い。
【０１０１】
このように、セル列ＳＣ＿ｅ１のＰウェル領域１０１ｐｂに隣接してＰウェル領域１０１ｐｄが設けられることにより、セル列ＳＣ＿ｅ１のＮＭＯＳトランジスタと、Ｐウェル領域と、の境界の距離が幅ｄ５だけ広がる。
【０１０２】
＜３−２＞効果
本実施形態に係る半導体集積回路装置１ｄでは、Ｙ軸方向の端部側に設けられるＰＭＯＳトランジスタは、Ｎウェル領域の境界から十分に離れており、Ｙ軸方向の端部側に設けられるＮＭＯＳトランジスタは、Ｐウェル領域の境界から十分に離れている。これにより、上述した第１の実施形態と同様の効果を得ることができる。
【０１０３】
＜３−３＞変形例
図２１に示すように、例えば、半導体集積回路装置１ａに配置されているフィラーセル領域及びデカップリングコンデンサの一部を、Ｙ軸方向の端部のセル列ＳＣ＿ｈ及びＳＣ＿ｉに配置しても良い。このセル列ＳＣ＿ｈ及びＳＣ＿ｉは、第３の実施形態で説明したセル列ＳＣ＿ｈ及びＳＣ＿ｉと同様の構成である。
【０１０４】
この場合、半導体集積回路装置１ｅのＹ軸方向の長さは半導体集積回路装置１ａのＹ軸方向の長さと同程度になる。これにより、第３実施形態の変形例に係る半導体集積回路装置１ｅは、第１実施形態で説明した半導体集積回路装置１よりも面積が小さくなる。
【０１０５】
また、半導体集積回路装置に配置されるフィラーセル領域及びデカップリングコンデンサの一部をセル列ＳＣ＿ａ１〜ＳＣ＿ｄに残してある。そのため、第１の実施形態の比較例２で説明したような、レイアウトの自由度の減少を抑制することが可能である。
【０１０６】
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、半導体集積回路装置の設計方法について説明する。尚、第４実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第３実施形態及び第３実施形態の変形例に係る記憶装置と同様である。従って、上述した第１〜第３実施形態及び第３実施形態の変形例で説明した事項及び上述した第１〜第３実施形態及び第３実施形態の変形例から容易に類推可能な事項についての説明は省略する。
【０１０７】
＜４−１＞半導体集積回路装置の設計方法
図２２は、自動配置配線により第１〜第３実施形態及び第３実施形態の変形例に示した半導体集積回路装置を設計する方法について説明する。
【０１０８】
以下では、一例としてコンピュータによって本実施形態の各種処理を実現する場合について説明する。しかしながら、本実施形態の各種処理はコンピュータプログラムによって実現することができる。そのため、このコンピュータプログラムを格納したコンピュータ読み取り可能な記憶媒体を通じて、このコンピュータプログラムを通常のコンピュータにインストールして実行しても良い。
【０１０９】
[ステップＳ１００１]
コンピュータは、自動配置配線により半導体集積回路装置を設計する時、入力データ（論理ゲートレベルの回路図（ネットリスト）、及びデザインルール（レイアウト上の設計制約情報）等）を受信する。デザインルールとは、製造した回路が正常に動作するための一種の規定ルールで、マスクのレイヤーの寸法や、各レイヤー間の間隔等が決められている。尚、入力データは、コンピュータ（またはコンピュータプログラム）によって生成される。
【０１１０】
[ステップＳ１００２]
コンピュータに記憶されているライブラリには、第１〜第３実施形態及び第３実施形態の変形例に示したスタンダードセルが登録されている。コンピュータは、ライブラリからスタンダードセルを読み出し、自動配置配線を行って回路の仮設計を行う。
【０１１１】
なお、第３実施形態では、セル列ＳＣ＿ｈのスタンダードセル（フィラーセル領域またはデカップリングコンデンサ）と、セル列ＳＣ＿ａ１のスタンダードセルと、は別のスタンダードセルとして扱っている。しかしながら、セル列ＳＣ＿ｈのスタンダードセルと、セル列ＳＣ＿ａ１のスタンダードセルとを組み合わせたスタンダードセルがライブラリに登録されていても良い。この場合、組み合わせられたスタンダードセルは、Ｙ軸方向における端部用のスタンダードセルとして登録される。
【０１１２】
同様に、セル列ＳＣ＿ｉのスタンダードセル（フィラーセル領域またはデカップリングコンデンサ）と、セル列ＳＣ＿ｅ１のスタンダードセルと、は別のスタンダードセルとして扱っている。しかしながら、セル列ＳＣ＿ｉのスタンダードセルと、セル列ＳＣ＿ｅ１のスタンダードセルとを組み合わせたスタンダードセルがライブラリに登録されていても良い。この場合、組み合わせられたスタンダードセルは、Ｙ軸方向における端部用のスタンダードセルとして登録される。
【０１１３】
同様に、第３実施形態の変形例では、同様に、セル列ＳＣ＿ｉのスタンダードセル（フィラーセル領域またはデカップリングコンデンサ）と、セル列ＳＣ＿ｄ１のスタンダードセルと、は別のスタンダードセルとして扱っている。しかしながら、セル列ＳＣ＿ｉのスタンダードセルと、セル列ＳＣ＿ｄ１のスタンダードセルとを組み合わせたスタンダードセルがライブラリに登録されていても良い。この場合、組み合わせられたスタンダードセルは、Ｙ軸方向における端部用のスタンダードセルとして登録される。
【０１１４】
[ステップＳ１００３]
コンピュータは、受信したレイアウト上の設計制約情報と、ステップＳ１００２で行った仮設計の結果とを比較する。そして、コンピュータは、ステップＳ１００２で行った仮設計の結果、Ｙ軸方向に、（幅ｄ１−幅ｄ２）×２の余裕があるか否かを判定する。
【０１１５】
[ステップＳ１００４]
コンピュータは、回路の面積に余裕があると判定する場合（ステップＳ１００３、ＹＥＳ）、第１〜第３の実施形態で説明したような半導体集積回路装置の回路図を生成する。
【０１１６】
[ステップＳ１００５]
コンピュータは、回路の面積に余裕がないと判定する場合（ステップＳ１００３、ＮＯ）、第３実施形態の変形例で説明したような半導体集積回路装置の回路図を生成する。
【０１１７】
[ステップＳ１００６]
コンピュータは、ステップＳ１００４またはステップＳ１００５で生成された回路図が、入力されたデザインルールを満たしているか否かを判定する。
【０１１８】
[ステップＳ１００７]
コンピュータは、生成された回路図が、入力されたデザインルールを満たしていないと判定する場合（ステップＳ１００６、ＮＯ）、レイアウトを変更することにより回路図を再設計する。
【０１１９】
[ステップＳ１００８]
コンピュータは、生成された回路図が、入力されたデザインルールを満たしていると判定する場合（ステップＳ１００６、ＹＥＳ）、生成された回路図を出力する。そして、出力された回路図に基づいて、半導体集積回路装置が生成される。
【０１２０】
＜４−２＞効果
上述した実施形態によれば、あらかじめライブラリに、Ｙ軸方向の端部に配置するためのスタンダードセルを登録されている。そのため、コンピュータは、第１〜第３実施形態及び第３実施形態の変形例に示した半導体集積回路装置を自動で設計することが可能となる。
【０１２１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１２２】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ…半導体集積回路装置
１００…半導体基板、
１０１ｎａ、１０１ｎｂ、１０１ｎｃ、１０１ｎｄ、１０１ｐａ、１０１ｐｂ、１０１ｐｃ、１０１ｐｄ…ウェル領域、
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２g、１０２ｈ…形不純物拡散領域、
１０３…ゲート絶縁膜、
１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅ、１０４ｆ、１０４ｇ、１０４ｈ、１０４ｉ、１０４ｊ、１０４ｋ…ゲート電極、
１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅ、１０５ｆ、１０５ｇ、１０５ｈ、１０５ｉ…コンタクト、
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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