(57)【要約】【課題】ＣＭＯＳ撮像装置のローリングシャッタ動作時に、ローリング歪みを抑制しつつ高品位な画像を取得する手法を提供すること。【解決手段】リセット信号と撮像信号を連続して出力させる動作を画素回路の各行に対して順次行い、１フレーム分取得する第１の読み出しモードと、前記撮像信号を出力させる動作を前記画素回路の各行に対して順次行い、１フレーム分取得した後に、前記リセット信号を出力させる動作を前記画素回路の各行に対して順次行い、少なくとも２フレーム以上取得する第２の読み出しモードを有し、前記第２の読み出しモード時に、少なくとも２フレーム以上の前記リセット信号を、各画素回路のアドレスごとに加算平均処理を行い、対応するアドレスの画素回路の前記撮像信号との差分をとることを特徴とする。【選択図】図５
2017139585.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、信号出力回路で構成された複数の画素回路がマトリクス状に配列された画素アレイ部と、
前記画素回路の信号出力を行単位で制御する画素回路制御部と
前記複数の画素回路の列毎に設けられ、前記画素回路の信号を入力として信号読み出しを行う複数の読み出し回路と、
前記読み出し回路によって読み出された信号を処理するＣＤＳ回路を有し、
前記画素回路制御部は
前記信号出力回路のリセット信号と、前記光電変換素子から転送された光電変換信号を含む撮像信号を出力させる事が可能であり、
前記リセット信号と前記撮像信号を連続して出力させる動作を前記画素回路の各行に対して順次行い、１フレーム分取得する第１の読み出しモードと
前記撮像信号を出力させる動作を前記画素回路の各行に対して順次行い、１フレーム分取得した後に、前記リセット信号を出力させる動作を前記画素回路の各行に対して順次行い、少なくとも２フレーム以上取得する第２の読み出しモードを有し、
前記ＣＤＳ回路は
前記第２の読み出しモード時に、少なくとも２フレーム以上の前記リセット信号を、各画素回路のアドレスごとに加算平均処理を行い、
対応するアドレスの画素回路の前記撮像信号との差分をとることを特徴とする固体撮像装置またはカメラシステム。
【請求項２】
前記ＣＤＳ回路は
前記第２の読み出しモード時に、少なくとも２フレーム以上の前記リセット信号に対し、フレームごとに重みを付けて加算平均処理を行うことを特徴とする請求項１に記載の固体撮像装置またはカメラシステム。
【請求項３】
前記画素回路制御部は、
撮影モードまたは前記光電変換素子の蓄積時間に応じて、第１の読み出しモードと第２の読み出しモードを切り替えることを特徴とする請求項１又は請求項２に記載の固体撮像装置またはカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ撮像装置のローリングシャッタ動作で静止画を撮像するカメラが登場しており、メカシャッタでは達成が困難な超高速シャッタ機能やサイレントシャッタ機能として利用されている。また、インターバル撮影を行い、動画を作成するタイムラプス動画撮影機能において、メカシャッタを使用して撮影すると撮影回数によってはメカシャッタの劣化が著しくなるため、ローリングシャッタ動作で撮影を行うカメラも存在する。
【０００３】
ところが、ローリングシャッタ動作は行単位で順次露光し読み出しを行うため、動体撮像時に画面内での露光時刻差に起因するローリング歪みが発生し、画質が劣化する。この画質劣化は、一行分の画素信号の読み出しに時間がかかるＣＭＯＳ撮像装置ほど低下する傾向にあり、さらには画素数の多さに特化したＣＭＯＳ撮像装置ほど歪みが顕著となる。
【０００４】
この問題に対し、特許文献１では、ローリングシャッタ動作で連続撮影を行わせて、そのうち少なくとも１回は相対的に高速に読み出すことでローリング歪みの少ない基準画像を取得し、それを元に他の取得画像を補正する手法が紹介されている。この手法であれば、従来のＣＭＯＳ撮像装置の性能を発揮でき、かつローリング歪みを抑制した画像を取得する事が可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４９７７５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記補正手法の場合、動体の動きが速くローリング歪みのレベルが所定の基準値以上である場合には、歪補正手段で補正しても補正をし切れずに画像に破綻をきたすことがある。一方で、補正に用いるローリング歪みの少ない基準画像は、画素数が間引かれている、またはＡＤ分解能が粗いなど画質が劣化しており、撮影画像として出力するには好ましくない。
【０００７】
そこで、本発明は、ＣＭＯＳ撮像装置のローリングシャッタ動作時に、ローリング歪みを抑制しつつ高品位な画像を取得する手法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明に係る固体撮像装置またはカメラシステムは、
光電変換素子と、信号出力回路で構成された複数の画素回路がマトリクス状に配列された画素アレイ部と、
前記画素回路の信号出力を行単位で制御する画素回路制御部と
前記画素アレイ部の各画素回路の列毎に設けられ、前記画素回路の信号を入力として信号読み出しを行う複数の読み出し回路と、
前記読み出し回路によって読み出された信号を処理するＣＤＳ回路を有する撮像装置において
前記画素回路は
前記信号出力回路のリセット信号と、光電変換信号を含む撮像信号を出力する事が可能であり、
前記画素回路制御部は、
前記画素回路の各行に対して、前記リセット信号と前記撮像信号を連続して出力させる動作を順次行い、１フレーム分取得する第１の読み出しモードと
前記画素回路の各行に対して、前記撮像信号を出力させる動作を順次行い、１フレーム分取得した後に、前記リセット信号を出力させる動作を順次行い、少なくとも２フレーム以上取得する第２の読み出しモードを有し、
前記ＣＤＳ回路は
前記第２の読み出しモード時に、少なくとも２フレーム以上の前記リセット信号を、各画素回路のアドレスごとに加算平均処理を行い、
対応するアドレスの前記撮像信号との差分をとることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＣＭＯＳ撮像装置のローリングシャッタ動作時に、ローリング歪みを抑制しつつ高品位な画像を取得する手法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明実施例の画素の回路構成を示す回路図
【図２】本発明実施例の固体撮像装置の構成図
【図３】本発明実施例における、第１，第２，第３信号取得動作を示すタイミングチャート
【図４】本発明実施例における、通常読み出しモードとひずみ抑制読み出しモードの概念図
【図５】本発明実施例における、通常読み出しモードとひずみ抑制読み出しモード時のＣＤＳ回路の信号処理を示す概念図
【図６】本発明実施例における、カメラシステムの概略構成図
【発明を実施するための形態】
【００１１】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
【００１２】
［実施形態１］
実施例１の画素の回路構成例を、図１を用いて説明する。
【００１３】
画素回路１０は、光電変換素子であるフォトダイオード（以下ＰＤと記す）１１と、信号出力回路にあたる転送スイッチ１２、フローティングデフュージョン（以下ＦＤと記す）１３、増幅ＭＯＳアンプ１４、選択スイッチ１５及び、リセットスイッチ１６で構成される。ＰＤ１１は、光学系を通して入射する光に応じた電荷を発生させる。
【００１４】
転送スイッチ１２は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ１１で発生した電荷をＦＤ１３に転送する。ＦＤ１３は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅ＭＯＳアンプ１４は、ソースフォロアとして機能し、そのゲートにはＦＤ１３で電荷電圧変換された信号が入力される。
【００１５】
また、増幅ＭＯＳアンプ１４は、そのドレインが電源線ＶＤＤに接続され、そのソースが選択スイッチ１５に接続されている。選択スイッチ１５は、そのゲートに入力される選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ１４に接続され、そのソースが垂直出力線２１に接続されている。
【００１６】
選択パルスφＳＥＬがアクティブレベル（ハイレベル）となった選択スイッチ１５は、導通状態になり、対応する増幅ＭＯＳアンプ１４のソースが垂直出力線２１に接続される。垂直出力線２１は複数の画素部１０で共有され、後述する列信号処理回路２０と接続される。
【００１７】
リセットスイッチ１６は、そのドレインが電源線ＶＤＤに接続され、そのソースがＦＤ１３に接続されていて、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ１３に蓄積されている電荷を除去する。
【００１８】
定電流源２２は、垂直出力線２１に接続され、垂直出力線２１を通して選択スイッチ１５で選択された増幅ＭＯＳアンプ１４に定電流を供給する事により、増幅ＭＯＳアンプをソースフォロアとして機能させる。この時、増幅ＭＯＳアンプ１４は垂直出力線２１を通して、ＦＤ１３の電圧を列信号処理回路２０に出力する。
【００１９】
ここで増幅ＭＯＳアンプ１４は、リセットパルスφＲＥＳによってＦＤ１３がリセットされた状態の場合にはリセット信号を出力し、転送パルスφＴＸによってＦＤ１３にＰＤ１１で発生した電荷が入力された状態の場合には光電変換信号を含む撮像信号を出力する。列信号処理回路２０は、垂直出力線２１、定電流回路２２のほかに、ＡＤ変換回路２３を有している。
【００２０】
列信号処理回路２０に入力されたリセット信号または撮像信号は、ＡＤ変換回路２３によってデジタル化され、列信号処理回路２０の外部に出力される。なお、必要に応じてＡＤ変換回路２３でＡＤ変換を行う前段に、アナログアンプを設けて、列信号処理回路２０に入力された信号を増幅してＡＤ変換回路２３に入力してもよい。また、その場合のＡＤ変換回路は列ごとに設ける必要はなく、各列から入力される信号を順次ＡＤ変換可能な回路が１つ以上あればよい。信号φＴＸ、φＳＥＬ、φＲＥＳは、後述する画素制御回路３０から供給される。
【００２１】
次に、本発明の固体撮像装置の構成を、図２を用いて説明する。
【００２２】
本発明における固体撮像装置１００は、図１で示した画素回路１０がマトリクス状に配された画素アレイ１と、画素回路１０を行単位で制御する画素制御回路３０と、画素アレイ１の列ごとに設けられた複数の列信号処理回路２０を有している。
【００２３】
なお、図２の画素アレイ１では、マトリクス状に配列された４行×４列分の画素回路１０について示している。また、本実施形態における行数の表記は、画素回路単位で表すこととし、図２中の最上行をｋ行目とおく。列信号処理回路２０は、画素アレイ１の１列に相当する複数の画素回路１０で共有され、各画素回路１０に対し選択パルスφＳＥＬが供給される事で、列信号処理回路２０との接続非接続が制御される。
【００２４】
画素制御回路３０は、画素回路１０を行単位で制御し、信号φＲＥＳ、φＴＸ、φＳＥＬを供給することで、画素回路１０の信号出力を制御する。なお、「ｋ行目の信号φＲＥＳ」を、添字ｋを付して「信号φＲＥＳ（ｋ）」と呼ぶ。これはφＴＸ、φＳＥＬについても同様である。
【００２５】
ＣＤＳ回路４０は、１フレーム分の撮像信号と、少なくとも２フレーム分以上のリセット信号を格納するフレームメモリを有し、複数の列信号処理回路２０からデジタル化されて出力されたリセット信号、撮像信号を格納する。格納されたリセット信号を元に、撮像信号に含まれるノイズを除去する信号処理を行い、得られた画像信号を、固体撮像装置１００の外部へ出力する。
【００２６】
次に、画素回路１０に対してリセット信号、撮像信号を出力させるための画素制御回路３０の動作について図３を用いて説明する。
【００２７】
図３は信号φＲＥＳ、φＴＸ、φＳＥＬについてのタイミングチャートである。図３（ａ）、図３（ｂ）、図３（ｃ）はそれぞれリセット信号出力後、連続して撮像信号を出力させる第１の信号出力動作、リセット信号出力のみの第２の信号出力動作、撮像信号出力のみの第３の信号出力動作を示している。
【００２８】
図３（ａ）の時刻ｔ１１では、φＳＥＬ（ｋ）が“Ｈ”となり、ｋ行目の画素回路１０は各々対応する垂直出力線２１に対して信号出力を行う。
【００２９】
同時に、時刻ｔ１１では、φＲＥＳ（ｋ）が“Ｈ”となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットする。時刻ｔ１２では、φＲＥＳ（ｋ）が“Ｌ”となり、増幅ＭＯＳアンプ１４はＦＤ１３のリセット信号を垂直出力線２１に出力する。
【００３０】
垂直出力線２１に出力されたリセット信号はＡＤ変換回路２３に入力され、ＡＤ変換回路２３は、時刻ｓ１１でリセット信号をサンプルホールドし、リセット信号をデジタル化してＣＤＳ回路４０に対し出力する。時刻ｔ１３では、φＴＸ（ｋ）が“Ｈ”となり、ＰＤ１１に蓄積された信号電荷がＦＤ１３に転送され、ＦＤ１３はＰＤ１１の信号電荷に応じた信号電位を増幅ＭＯＳアンプ１４のゲートに入力する。時刻ｔ１４では、φＴＸ（ｋ）が“Ｌ”となり、ＰＤ１１は露光を終了する。
【００３１】
増幅ＭＯＳアンプ１４はＰＤ１１で発生した電荷を転送した後のＦＤ１３の信号電位を撮像信号として、垂直出力線２１に出力する。垂直出力線２１に出力された撮像信号はＡＤ変換回路２３に入力され、ＡＤ変換回路２３は、時刻ｓ１２で撮像信号をサンプルホールドし、撮像信号をデジタル化してＣＤＳ回路４０に対し出力する。時刻ｔ１５では、φＳＥＬ（ｋ）が“Ｌ”となり、ｎ行目の画素回路１０は各々対応する垂直出力線２１から切断される。
【００３２】
以上のような制御で、リセット信号出力後、連続して撮像信号を出力させる第１の信号出力動作を行う。
【００３３】
図３（ｂ）の時刻ｔ２１では、φＳＥＬ（ｋ）が“Ｈ”となり、ｋ行目の画素回路１０は各々対応する垂直出力線２１に対して信号出力を行う。同時に、時刻ｔ２１では、φＲＥＳ（ｋ）が“Ｈ”となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットする。時刻ｔ２２では、φＲＥＳ（ｋ）が“Ｌ”となり、増幅ＭＯＳアンプ１４はＦＤ１３のリセット信号を垂直出力線２１に出力する。
【００３４】
垂直出力線２１に出力されたリセット信号はＡＤ変換回路２３に入力され、ＡＤ変換回路２３は、時刻２１でリセット信号をサンプルホールドし、リセット信号をデジタル化してＣＤＳ回路４０に対し出力する。時刻ｔ２３では、φＳＥＬ（ｎ）が“Ｌ”となり、ｎ行目の画素回路１０は各々対応する垂直出力線２１から切断される。
【００３５】
以上のような制御で、リセット信号出力のみの第２の信号出力動作を行う。
【００３６】
図３（ｃ）の時刻ｔ３１では、φＳＥＬ（ｋ）が“Ｈ”となり、ｋ行目の画素回路１０は各々対応する垂直出力線２１に対して信号出力を行う。
【００３７】
同時に、時刻ｔ３１では、φＲＥＳ（ｋ）が“Ｈ”となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットする。時刻ｔ３２では、φＲＥＳ（ｋ）が“Ｌ”となり、且つφＴＸ（ｋ）が“Ｈ”となることで、ＰＤ１１に蓄積された信号電荷がＦＤ１３に転送される。
【００３８】
この時、ＦＤ１３はＰＤ１１の信号電荷に応じた信号電位を増幅ＭＯＳアンプ１４のゲートに入力する。時刻ｔ３３では、φＴＸ（ｋ）が“Ｌ”となり、ＰＤ１１は露光を終了する。増幅ＭＯＳアンプ１４はＰＤ１１で発生した電荷を転送した後のＦＤ１３の信号電位を撮像信号として、垂直出力線２１に出力する。垂直出力線２１に出力された撮像信号はＡＤ変換回路２３に入力され、ＡＤ変換回路２３は、時刻ｓ３１で撮像信号をサンプルホールドし、撮像信号をデジタル化してＣＤＳ回路４０に対し出力する。
【００３９】
時刻ｔ３４では、φＳＥＬ（ｋ）が“Ｌ”となり、ｎ行目の画素回路１０は各々対応する垂直出力線２１から切断される。
【００４０】
以上のような制御で、撮像信号出力のみの第３の信号出力動作を行う。ここで、第３の信号出力動作は、第１の信号出力動作の時間ｔ１２〜ｔ１３に相当する動作をなくし、ｔ１３以降の動作を前倒ししたものと同等であり、時間ｔ１２〜ｔ１３の分、第１の信号出力動作に対して早く終了する。
【００４１】
なお、図示してはいないが、画素制御回路３０は画素回路１０に対して、露光開始の制御も行う。ｋ行目の画素回路１０の露光開始制御は、例えばφＲＥＳ（ｋ）とφＴＸ（ｋ）を“Ｈ”とした状態からφＴＸ（ｋ）を“Ｌ”にすることで行われる。この時、φＴＸ（ｋ）を“Ｌ”とした時刻が露光開始時刻となる。
【００４２】
次に、上記第１〜３の信号出力動作を、画素アレイ１の全行に対して順次行う動作について説明する。
【００４３】
画素制御回路３０は、通常読み出しモードと、ひずみ抑制読み出しモードを有しており、図４（ａ）、図４（ｂ）は各々通常読み出しモードとひずみ抑制読み出しモードを説明する図である。図４（ａ）は通常読み出しモードを示しており、各行の信号出力動作を、信号φＳＥＬで代表して表記している。
【００４４】
１〜ｎ行目までを１フレームとし、１行目から順に第１の信号出力動作を行い、リセット信号と撮像信号を１フレーム分取得したところで通常読み出しモードが終了となる。
【００４５】
なお、露光開始時刻は、所望の露光時間に合わせて設けられ、第１の信号出力動作の時刻に前倒しして行毎に行われる。この時、第１の信号取得動作にかかる時間をａとおくと、１行目とｎ行目の露光時刻の差は（ｎ−１）ａとなる。
【００４６】
図４（ｂ）はひずみ抑制読み出しモードを示しており、各行の信号出力動作を、信号φＳＥＬで代表して表記している。まず、１〜ｎ行目までを１フレームとし、１行目から順に第３の信号出力動作を行い、撮像信号を１フレーム分取得する。
【００４７】
なお、露光開始時刻は、所望の露光時間に合わせて設けられ、第１の信号出力動作の時刻に前倒しして行毎に行われる。この時、第３の信号取得動作にかかる時間をｂとおくと、１行目とｎ行目の露光時刻の差は（ｎ−１）ｂとなる。
【００４８】
ここで第３の信号取得動作時間ｂは、第１の信号取得動作時間ａに対して、時間ｔ１２〜ｔ１３の分短いので、ひずみ抑制読み出しモードでは、通常読み出しモードに比べて、ローリング歪みが抑制されている。ただしこの時点ではリセット信号がまだ取得できていないため、その後１行目から順に第２の信号出力動作を行い、リセット信号を１フレーム分取得する動作を複数回繰り返し、複数フレーム分のリセット信号を取得する。
【００４９】
次に、通常読み出しモード、ひずみ抑制読み出しモードの各モードにおけるＣＤＳ回路４０の動作について、図５を用いて説明する。ＣＤＳ回路４０は、ＡＤ変換回路２３から出力されたリセット信号、撮像信号を読み込み、各々対応するフレームメモリに格納する。格納されたリセット信号を元に、撮像信号に含まれるノイズを除去する信号処理を行う。この信号処理の際、対応させるリセット信号と撮像信号は、同アドレスの画素回路１０から出力された信号である。
【００５０】
図５（ａ）は通常読み出しモード時のＣＤＳ回路４０の信号処理を示している。通常読み出しモードでは、リセット信号と撮像信号の両方が取得可能な第１の信号出力動作を１フレーム分行う事で、１フレーム分のリセット信号と、１フレーム分の撮像信号がフレームメモリに格納される。ＣＤＳ回路４０は、撮像信号から対応するリセット信号を減算し、それを１フレーム分行う事で、撮像信号に含まれるノイズを低減した良好な画像を得ることができる。
【００５１】
なお、通常読み出しモードでは、画素制御回路３０が１行分の第１の信号出力動作を行う事で、ＣＤＳ回路４０は撮像信号と、対応するリセット信号を連続で取得することが可能である。よって１フレーム分の信号が格納されるのを待たずして、行ごとに順次撮像信号から対応するリセット信号を減算してもよい。
【００５２】
なお、詳細は後述するが、ＣＤＳ回路４０は固体撮像装置１００の外部の撮像信号処理回路１０５に設けてもよく、かつＣＤＳ回路４０の有するフレームメモリはひずみ抑制読み出しモードでのみ必要となる。
【００５３】
そこで撮像信号処理回路１０５にフレームメモリを有するＣＤＳ回路を設けてひずみ抑制読み出しモードで使用し、固体撮像装置１００の有するＣＤＳ回路４０はフレームメモリではなく行メモリのみを設けて通常読み出しモードで使用する構成でもよい。または、撮像信号処理回路１０５に設けたＣＤＳ回路で通常読み出しモードの信号処理も行い、固体撮像装置からＣＤＳ回路４０を省いてもよい。
【００５４】
通常読み出しモードにおける第１の信号取得動作は、ＦＤ１３のリセット後にＦＤ１３にランダムに発生するスイッチングノイズを保ったままリセット信号と撮像信号を出力するため、ＣＤＳ回路４０での減算処理により、このノイズを打ち消すことが可能である。ただし、リセット信号と撮像信号に各々乗ってしまうランダムノイズ、例えば電源の振動に起因するノイズに対しては、減算処理をすることで逆に増幅してしまう特徴がある。
【００５５】
図５（ｂ）はひずみ抑制読み出しモード時のＣＤＳ回路４０の信号処理を示している。ひずみ抑制読み出しモードでは、最初に１フレーム分の第３の信号出力動作を行う事で、１フレーム分の撮像信号がフレームメモリに格納される。
【００５６】
次に、複数フレーム分の第２の信号出力動作を行う事で、複数フレーム分のリセット信号がフレームメモリに格納される。ＣＤＳ回路４０は、格納された複数フレーム分のリセット信号を加算平均処理し、１フレーム分の加算平均化されたリセット信号を生成する。
【００５７】
その後、撮像信号から、対応する加算平均化されたリセット信号を減算し、１フレーム分行う事で、撮像信号に含まれるノイズを低減した良好な画像を得ることができる。ひずみ抑制読み出しモードでは、リセット信号と撮像信号の出力の前に各々ＦＤ１３のリセットが行われており、ＦＤ１３にスイッチングノイズが各々ランダムに発生してしまう。
【００５８】
仮に、リセット信号を１フレーム分のみしか取得せず、１フレーム分の撮像信号と減算処理をすると、ランダムに発生するスイッチングノイズは増幅されてしまう。
【００５９】
そこでＣＤＳ回路４０では、複数のリセット信号を用いて加算平均化されたリセット信号を取得し、リセット信号にランダムに発生するスイッチングノイズを平均化して撮像信号から減算する事で、スイッチングノイズを抑制する。また、リセット信号と撮像信号に各々乗ってしまうランダムノイズ、例えば電源の振動に起因するノイズに対しても同様の効果があり、通常読み出しモードに比べて上記ランダムノイズを抑制可能である。
【００６０】
よって、ひずみ抑制読み出しモードでは、ローリングシャッタ動作時に、ローリング歪みを抑制しつつ高品位な画像を取得する事が可能である。なお、取得された複数フレーム分のリセット信号を加算平均処理する際に、第３の信号出力動作と取得時刻が近いフレームほど重みを付けて加重平均処理を行ってもよい。
【００６１】
これは、複数フレーム分の第２の信号出力動作を行っている最中に、撮像装置の温度が変化し、減算するノイズの相関性が低下してしまう場合に対して有効である。
【００６２】
一方で、通常読み出しモードは、複数フレーム分の第２の信号取得動作を行うひずみ抑制読み出しモードに対して、駆動時間が短くて済むため、画像を高フレームレートで取得したい場合に有効である。
【００６３】
よって例えば本発明の固体撮像装置を搭載したカメラにおいて、フレームレートが重要な場合は通常読み出しモードを、ローリングシャッタの利点が重要な超高速シャッタ、サイレントシャッタ等の場合はひずみ抑制読み出しモードを使用し用途に応じて使い分けてもよい。
【００６４】
さらには、インターバル撮影を行って動画を作成する、いわゆるタイムラプス動画の機能など、メカシャッタの消耗が懸念される機能において、ひずみ抑制読み出しモードを使用し、通常読み出しモードと使い分けてもよい。
【００６５】
なお、本発明の固体撮像装置１００を搭載したカメラの例を図６に示す。図６において、レンズ部１０１は被写体の光学像を固体撮像装置１００に結像させる。
また、レンズ駆動装置１０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。
【００６６】
メカニカルシャッタ１０３は固体撮像装置１００の露光、遮光を制御し、シャッタ駆動装置１０４によって制御される。撮像信号処理回路１０５は固体撮像装置１００より出力される画像信号に各種の補正やデータ圧縮、広ダイナミックレンジ画像を得るための複数画像の合成処理を行う。
【００６７】
なお、本発明におけるＣＤＳ回路４０は撮像信号処理回路１０５にあってもよい。撮影モード・タイミング発生部１０６は固体撮像装置１００、撮像信号処理回路１０５に、撮影モード指示信号、各種タイミング信号を出力する。メモリ部１０７は画像データを一時的に記憶する為のメモリとして機能し、全体制御演算部１０８は各種演算と撮像装置全体の制御を行う回路である。
【００６８】
記録媒体制御Ｉ／Ｆ部１０９は記録媒体に記録または読み出しを行うためのインターフェース、記録媒体１１０は画像データの記録または読み出しを行う為の着脱可能な半導体メモリ、表示部１１１は各種情報や撮影画像を表示するデバイスである。
【００６９】
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１０５などの撮像系回路の電源がオンされる。
【００７０】
それから、図示しないレリーズボタンが押されると、撮影動作が開始される。撮影動作が終了すると、固体撮像装置１００から出力された画像信号は撮影信号処理回路１０５で画像処理され、全体制御演算部１０８の指示によりメモリに書き込まれる。メモリ部１０７に書き込まれたデータは、全体制御演算部１０８の制御により記録媒体制御Ｉ／Ｆ部１０９を通り半導体メモリ等の着脱可能な記録媒体１１０に記録される。また、図示しない外部Ｉ／Ｆ部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００７１】
全体制御演算部１０８は、図示しない外部操作系の指示によってフレームレートを優先した通常撮影モードと、超高速シャッタやサイレントシャッタ、またはタイムラプス動画撮影といったローリングシャッタモードを切り替える。または、他の撮影条件に応じて、通常読み出しモードとひずみ抑制読み出しモードを自動で切り替えてもよい。または、撮影時のシャッター時間が早ければ早いほど、ローリング歪みが低下するので、撮影時のシャッター時間に応じて、通常読み出しモードとひずみ抑制読み出しモードを切り替えてもよい。
【００７２】
通常撮影モードの場合は撮影モード・タイミング発生部１０６を介して固体撮像装置１００に通常読み出しモードを指示し、ローリングシャッタモードの場合は固体撮像装置１００にひずみ抑制読み出しモードを指示する事で、本発明の読み出しモードを使い分ける。
【００７３】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００７４】
１  画素アレイ、１０  画素回路、１１  フォトダイオード、１２  転送スイッチ、
１３  フローティングデフュージョン、１４  増幅ＭＯＳアンプ、１５  選択スイッチ、
１６  リセットスイッチ、２０  列信号処理回路、２１  垂直出力線、
２２  定電流回路、２３  ＡＤ変換回路、３０  画素制御回路、４０  ＣＤＳ回路、
１００  固体撮像装置
【図１】
2017139585.tif 000003
【図２】
2017139585.tif 000004
【図３】
2017139585.tif 000005
【図４】
2017139585.tif 000006
【図５】
2017139585.tif 000007
【図６】
2017139585.tif 000008