(57)【要約】【課題】面積の増大を抑制しつつＥＳＤ耐量を高めた半導体装置を得る。【解決手段】ボンディングパッド１１０の直下には、ｎ−層（第３の半導体層）１７が形成されており、このｎ−層１７は、図中２つのｎ＋層１８を介してボンディングパッド１１０と接続されている。このため、ｎ−層１７とｐ−基板１０との間でダイオード（ツェナーダイオード）Ｄ４が新たに形成される。ボンディングパッド１１０には外部からボンディングワイヤ等が接続されるため、その面積は大きく、この直下のｎ−層１７の面積も大きくすることができ、ダイオードＤ４を構成するｎ−層１７とｐ−基板１０との間のｐｎ接合の面積を大きくすることができる。このため、ダイオードＤ４において大電流を流すことができ、ＥＳＤ耐量を高めることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部電圧が入力される第１の端子と、接地電位とされる第２の端子と、が接続されて動作する被保護回路に対して、前記第１の端子、前記第２の端子との間に前記被保護回路と並列になるように接続されて使用される保護回路が半導体基板に形成され、前記第１の端子が接続されるボンディングパッドが前記半導体基板上に設けられた半導体装置であって、
前記半導体基板は、
前記第２の端子と電気的に接続され第１の導電型をもつ第１の半導体層と、
平面視において前記ボンディングパッドの直下以外の領域において前記第１の半導体層の中に設けられ、前記第１の端子と電気的に接続され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、
を具備し、
前記ボンディングパッドの直下において、前記ボンディングパッドと電気的に接続され前記第２の導電型をもつ第３の半導体層が前記第１の半導体層の中に形成されることにより、前記第１の半導体層と前記第３の半導体層との間でｐｎ接合が形成されたことを特徴とする半導体装置。
【請求項２】
前記第２の半導体層と前記第１の半導体層との間、及び前記第３の半導体層と前記第１の半導体層との間で、それぞれツェナーダイオードが構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向降下電圧が、前記第２の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向降下電圧よりも小さくされた、
又は前記第３の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向インピーダンスが、前記第２の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向インピーダンスよりも小さくされたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３の半導体層における不純物濃度は前記第２の半導体層における不純物濃度よりも高くされたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の半導体層と前記第３の半導体層とが連結されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１の導電型をもち前記第２の端子と電気的に接続された第４の半導体層が前記第２の半導体層中に形成されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
【請求項７】
前記第２の導電型をもち前記第１の端子と電気的に接続された第５の半導体層が前記第４の半導体層中に形成されたことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（静電気放電）に対する保護機能を有する半導体装置の構造に関する。
【背景技術】
【０００２】
集積回路（半導体集積回路）においては適正な入力電圧範囲が定まっており、入力電圧が僅かな時間でもこの範囲を大きく外れると、この集積回路が破壊されることがある。ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）が発生した場合には、特にこうした過大な電圧が瞬間的に発生し、半導体集積回路の入力端子に印加される。この際、この電圧の極性も一定ではない。
【０００３】
このため、集積回路の入力側には、不適正な極性の電圧や、極性は適正であるが過大な電圧が入力端子に印加された場合に、電流を集積回路側に流さず自己の中でバイパスさせるような機能をもつ保護回路が接続される。例えば特許文献１に記載されるように、ダイオードやバイポーラトランジスタ等を用いてこうした保護回路を構成することができる。
【０００４】
図６は、こうした保護回路が集積回路（被保護回路）８００の入力側に接続された場合の単純な回路構成の一例を示す。この保護回路９００Ａはダイオード（ツェナーダイオード）Ｄ１、Ｄ２、Ｄ３で構成され、端子（第１の端子）Ａと端子（第２の端子）Ｇ間に集積回路８００の入力電圧が印加される。このため、保護回路９００は、端子Ａと端子Ｇとの間に集積回路Ｉと並列に接続される。
【０００５】
端子Ｇは常時接地電位とされ、正常な状態では端子Ａには正側の所定範囲の低電圧が印加されるものとする。端子Ａに負電圧が印加された場合にはＤ１〜Ｄ３が順方向となるために、この電圧がダイオードＤ１〜Ｄ３の順方向降下電圧ＶＦによって定まるクリッピング電圧を超えると、電流はダイオードＤ１〜Ｄ３を介して流れるため、集積回路８００に電流が流れることが抑制される。また、端子Ａに正側の過大な電圧が印加された場合にはダイオードＤ１〜Ｄ３は逆方向となるが、この電圧がダイオードＤ１〜Ｄ３のツェナー電圧で定まるクリッピング電圧を超えると、電流はダイオードＤ１〜Ｄ３を介して流れるため、集積回路８００に電流が流れることが抑制される。このため、端子Ａと端子Ｇ間に適正でない範囲の電圧が印加された場合に、電流は保護回路９００Ａ中を流れ集積回路８００に流れることが抑制されるため、集積回路８００は保護される。ダイオードを複数組み合わせることによって、特にＶＦやツェナー電圧で定まるクリッピング電圧を適正な範囲に設定することができる。
【０００６】
図７は、実際に上記の保護回路９００Ａを構成する半導体装置９００の構成を示す断面図である。ここで、上記のダイオードＤ１〜Ｄ３は、シリコンで構成されたｐ−基板（第１の半導体層）９０を基体とする半導体基板中に形成されたｐｎ接合で構成される。ｐ−基板９０はｐ＋層９１（図中３つ）を介して端子Ｇと接続されており、全体を通して接地電位とされる。ｐ−基板９０中には、ｎ−層（第２の半導体層）９２が形成され、ｎ−層９２はｎ＋層９３を介して端子Ａと接続され、かつｎ−層９２中にはｐ層（第４の半導体層）９４が形成される。ｐ層９４はｐ＋層９５を介して端子Ｇと接続され、かつｐ層９４中にはｎ＋層（第５の半導体層）９６が形成され、ｎ＋層９６は端子Ａと接続される。また、平面視においてｎ−層９２から離れた領域において、ボンディングパッド９１０が充分に厚い絶縁層を介してｐ−基板９０上に設けられており、端子Ａとしての入力は実際にはこのボンディングパッド９１０に対してなされる。このため、ボンディングパッド９１０は、ボンディングワイヤ用の接続が容易となる程度に、平面視において充分大きな面積とされる。ｎ＋層９３、ｎ＋層９６も端子Ａと接続されるが、これらに接続される配線（図示せず）は、ボンディングパッド９１０と接続され、かつ平面視においてボンディングパッド９１０と比べて小さい。
【０００７】
この構成においては、図示されるように、ｐ層９４とｎ＋層９６の間で図６におけるダイオードＤ１が、ｐ層９４とｎ−層９２の間で図６におけるダイオードＤ２が、ｐ−基板９０とｎ−層９２の間で図６におけるダイオードＤ３が、それぞれ形成される。こうした構造によれば、ｐ−基板９０中にｎ−層９２を形成し、これを中心としてダイオードＤ１〜Ｄ３を限られた面積内で構成することができる。これにより、半導体装置９００全体の小型化ができる。あるいは半導体装置９００の面積を限定した上で、ダイオードＤ１〜Ｄ３の面積を大きくとることができるために、ダイオードＤ１〜Ｄ３に流すことのできる電流を大きくすることができ、ＥＳＤ耐量を高めることができる。
【０００８】
図６の保護回路９００ＡにおいてはダイオードＤ１〜Ｄ３のみが用いられたが、実際には、ダイオードの代わりにバイポーラトランジスタ等が形成される場合もある。こうした場合においても、バイポーラトランジスタはスイッチング素子や増幅素子としては用いられず、上記のダイオードと同様にクリッピング電圧を定めるために用いられる場合が多い。この場合にも、ｐ−基板中に形成されたｎ−層を中心として保護回路を同様に形成することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−４９４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の構成において、ＥＳＤ耐量を更に高めるためには、各ダイオードの面積（ｐｎ接合の面積）を大きくすることが必要である。この場合には、半導体装置全体の面積を大きくすることが必要となった。しかしながら、半導体装置を安価とするためには、面積を増大させずにＥＳＤ耐量を向上させることが望まれた。
【００１１】
すなわち、面積の増大を抑制しつつＥＳＤ耐量を高めた半導体装置が望まれた。
【００１２】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、外部電圧が入力される第１の端子と、接地電位とされる第２の端子と、が接続されて動作する被保護回路に対して、前記第１の端子、前記第２の端子との間に前記被保護回路と並列になるように接続されて使用される保護回路が半導体基板に形成され、前記第１の端子が接続されるボンディングパッドが前記半導体基板上に設けられた半導体装置であって、前記半導体基板は、前記第２の端子と電気的に接続され第１の導電型をもつ第１の半導体層と、平面視において前記ボンディングパッドの直下以外の領域において前記第１の半導体層の中に設けられ、前記第１の端子と電気的に接続され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、を具備し、前記ボンディングパッドの直下において、前記ボンディングパッドと電気的に接続され前記第２の導電型をもつ第３の半導体層が前記第１の半導体層の中に形成されることにより、前記第１の半導体層と前記第３の半導体層との間でｐｎ接合が形成されたことを特徴とする。
本発明の半導体装置は、前記第２の半導体層と前記第１の半導体層との間、及び前記第３の半導体層と前記第１の半導体層との間で、それぞれツェナーダイオードが構成されることを特徴とする。
本発明の半導体装置において、前記第３の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向降下電圧が、前記第２の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向降下電圧よりも小さくされた、又は前記第３の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向インピーダンスが、前記第２の半導体層と前記第１の半導体層との間で形成されるツェナーダイオードの順方向インピーダンスよりも小さくされたことを特徴とする。
本発明の半導体装置において、前記第３の半導体層における不純物濃度は前記第２の半導体層における不純物濃度よりも高くされたことを特徴とする。
本発明の半導体装置は、前記第２の半導体層と前記第３の半導体層とが連結されていることを特徴とする。
本発明の半導体装置は、前記第１の導電型をもち前記第２の端子と電気的に接続された第４の半導体層が前記第２の半導体層中に形成されたことを特徴とする。
本発明の半導体装置は、前記第２の導電型をもち前記第１の端子と電気的に接続された第５の半導体層が前記第４の半導体層中に形成されたことを特徴とする。
【発明の効果】
【００１４】
本発明は以上のように構成されているので、面積の増大を抑制しつつＥＳＤ耐量を高めた半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置において実現される回路図である。
【図３】本発明の実施の形態に係る半導体装置の第１の変形例の断面図である。
【図４】本発明の実施の形態に係る半導体装置の第２の変形例の断面図である。
【図５】本発明の実施の形態に係る半導体装置の第２の変形例において実現される回路図である。
【図６】保護回路と集積回路とが組み合わされた構成の一例の回路図である。
【図７】保護回路を構成する従来の半導体装置の一例の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態となる半導体装置について説明する。図１は、この半導体装置１００の断面図であり、図７に対応する。この半導体装置１００においても、前記の半導体装置９００と同様に、半導体基板となるｐ−基板（第１の半導体層）１０中に、ｐ＋層１１（図中３つ）、ｎ−層（第２の半導体層）１２が形成され、ｎ−層１２中にはｎ＋層１３、ｐ層（第４の半導体層）１４が形成される。ｐ層１４中にはｐ＋層１５、ｎ＋層（第５の半導体層）１６が形成される。３つのｐ＋層１１、ｐ＋層１４は端子Ｇと接続され、ｎ＋層１３、ｎ＋層１６は端子Ａに接続される。このため、図７に記載の構造と同様にダイオードＤ１〜Ｄ３が形成される。ｎ−層１２は、平面視においてボンディングパッド１１０の直下以外の領域に設けられる。
【００１７】
ここで、図７の構成と異なり、ボンディングパッド１１０の直下には、ｎ−層（第３の半導体層）１７が形成されており、このｎ−層１７は、図中２つのｎ＋層１８を介してボンディングパッド１１０と接続されている。このため、図１中に示されるように、ｎ−層１７とｐ−基板１０との間でダイオード（ツェナーダイオード）Ｄ４が新たに形成される。この場合の図６に対応した回路図を図２に示す。
【００１８】
前記の通り、ボンディングパッド１１０には外部からボンディングワイヤ等が接続されるため、その面積は大きく、この直下のｎ−層１７の面積も大きくすることができる。このため、半導体装置１００（ｐ−基板１０）全体の面積を大きくすることなく、ダイオードＤ４を構成するｎ−層１７とｐ−基板１０との間のｐｎ接合の面積を大きくすることができる。このため、ダイオードＤ４において大電流を流すことができ、ＥＳＤ耐量を高めることができる。
【００１９】
ｎ−層１２とｎ−層１７は、イオン注入や不純物拡散等の方法によって同一工程で同時に形成することができ、ｎ＋層１３とｎ＋層１８も同時に形成することができる。ボンディングパッド１１０とｎ＋層１８との間の接続をとる工程（ボンディングパッド１１０直下の層間絶縁層の開口を形成する工程）も、ｎ＋層１３、ｎ＋層１６上の接続をとる工程と同時に行うことができる。このため、この半導体装置１００を従来の半導体装置９００と同一の工程で製造することができ、半導体装置１００を安価に製造することができる。この際、ｎ−層１７をボンディングパッド１１０の直下の領域に形成し、これをボンディングパッド１１０と電気的に接続することのみで、上記のようにＥＳＤ耐量を高めることができる。
【００２０】
ただし、ｎ−層１２とｎ−層１７の形成を個別に行うこともできる。この場合には、製造工程は増加するものの、ｎ−層１２とｎ−層１７の不純物濃度（ドナー濃度）を変えることもできる。この場合には、ｎ−層１７の不純物濃度をｎ−層１２よりも高くすることができ、ダイオードＤ４の順方向降下電圧ＶＦを特に低下させることができるため、特にダイオードＤ４の順方向電流を大きくすることができる。ＶＦを低下させる代わりに、電圧がＶＦ以上の場合のインピーダンス（順方向インピーダンス）を低下させることによってダイオードＤ４の順方向電流を高めてもよい。また、ダイオードＤ４のツェナー電圧もｎ−層１２と無関係に設定することができる。これによって、半導体装置１００の面積を増大させずにＥＳＤ耐量を高めることができる。ダイオードＤ４のＶＦを低くするために、不純物濃度を高くする以外の手法を用いることもできる。
【００２１】
また、上記の変形例（第１の変形例）として、ｎ−層１２とｎ−層１７とを一体化させてもよい。この構成を具備する半導体装置２００の断面図を図１に対応させて図３に示す。この場合には、図１におけるｎ−層１２とｎ−層１７とが一体化された大きなｎ−層１９が設けられている。この構造の場合には、ｎ−層１９の面積を、ｐ層１４を含む領域からボンディングパッド１１０が設けられた領域を含むように広くとることができる。このため、この半導体装置２００においては、ｎ−層１９とｐ−基板１０との間で形成されるｐｎ接合の面積を、図３に示された領域のほぼ全体にまで広げることができる。
【００２２】
この構造に対応した回路図は、図７と同様となる。ただし、半導体装置２００全体の面積を増大させることなくダイオードＤ３におけるｐｎ接合の面積を特に大きくすることができるため、ｎ−層１９の不純物濃度を特に高めずとも、ここでｎ−層１９とｐ−基板１０との間で形成される形成されるダイオードＤ３に流れる電流を特に大きくすることができる。このため、この場合においても、半導体装置２００の面積を増大させずにＥＳＤ耐量を高めることができる。
【００２３】
上記のように、外部電圧が入力されるボンディングパッド直下にｎ−層を形成してｐｎ接合の大きなダイオード（ツェナーダイオード）を形成し、このダイオードに大電流を流すことによってＥＳＤ耐量を高める構造は、上記の構成以外においても有効である。図４は、より多くのダイオードが用いられた場合に同様の構造を適用した半導体装置３００の構造を示す図１に対応した断面図であり、図５は、これによる保護回路３００Ａの構成を示す回路図である。図４に示されるように、この半導体装置３００においては、ｐ層１４及びその内部のｐ＋層１５、ｎ＋層１６が２組並んでｎ−層１２中に設けられている。このため、図５に示されるように、図２におけるダイオードＤ１、ダイオードＤ２がそれぞれ２つずつ、ダイオードＤ１１、Ｄ１２、ダイオードＤ２１、Ｄ２２として形成される。このため、ダイオードの数を増やすことができ、保護回路３００Ａにおけるクリッピング電圧を適正に調整することができる。この半導体装置３００も、図１の半導体装置１００と同様の製造工程で製造することができる。
【００２４】
その他、上記のダイオードの代わりに、バイポーラトランジスタ等を図１、３、４におけるボンディングパッド直下以外の領域に形成して電流のバイパス経路とすることができる。こうした場合においても、ボンディングパッド直下にｎ型層を形成し、これを用いてダイオードを形成すれば、このダイオードにおけるｐｎ接合面積を大きくとることができるため、このダイオードに流れる電流を大きくとることができ、ＥＳＤ耐量を高めることができる。
【００２５】
なお、上記の例では、半導体基板としてｐ−基板が用いられ、ボンディングパッド直下以外の領域、及びボンディングパッド直下の領域にｎ型層（第２の半導体層、第３の半導体層）が形成されたが、上記の半導体基板（ｐ−基板）の代わりに、表面にｐ−層（第１の半導体層）が形成された半導体基板を用いても、同様の効果を奏することは明らかである。また、これらの導電型を全て逆転させても同様の効果を奏することも明らかである。すなわち、第１の半導体層の導電型（第１の導電型）と逆の導電型（第２の導電型）をもつ第２の半導体層、第３の半導体層を同様に設けることによって、同様の効果を奏する。この点については、上記のダイオードＤ１（Ｄ１１、Ｄ１２）、Ｄ２（Ｄ２１、Ｄ２２）を構成するために設けられたｐ層（第４の半導体層）１４、ｎ＋層（第５の半導体層）１６についても同様である。
【符号の説明】
【００２６】
１０、９０  ｐ−基板（第１の半導体層：半導体基板）
１１、１５、９１、９５  ｐ＋層
１２、９２  ｎ−層（第２の半導体層）
１３、１８、９３  ｎ＋層
１４、９４  ｐ層  （第４の半導体層）
１６、９６  ｎ＋層（第５の半導体層）
１７  ｎ−層（第３の半導体層）
１００、２００、３００、９００ 半導体装置
１００Ａ、３００Ａ、９００Ａ  保護回路
１１０、９１０ ボンディングパッド
８００  集積回路（被保護回路）
Ｄ１、Ｄ１１、Ｄ１２、Ｄ２、Ｄ２１、Ｄ２２、Ｄ３、Ｄ４  ダイオード（ツェナーダイオード）
Ａ  端子（第１の端子）
Ｇ  端子（第２の端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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