(57)【要約】【課題】比較的ピン数が少ない半導体記憶装置においてＭＰＥＧデータなどの広帯域な画像データをアクセスできる。【解決手段】入力されるパラレルアドレスに基づいて少なくとも２つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置であって、１回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御手段を備える。また、上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、上記シリアルアドレスは、上記複数のワード線のうちの１本のワード線を選択する第１のシリアルアドレスと、上記複数のビット線のうちの１本のビット線を選択する第２のシリアルアドレスとを含む。【選択図】図１０
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【特許請求の範囲】
【請求項１】
入力されるパラレルアドレスに基づいて少なくとも２つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置であって、
１回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、
上記シリアルアドレスは、上記複数のワード線のうちの１本のワード線を選択する第１のシリアルアドレスと、上記複数のビット線のうちの１本のビット線を選択する第２のシリアルアドレスとを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記第１のシリアルアドレスと上記第２のシリアルアドレスとはシリアルに上記半導体記憶装置に入力されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
上記半導体記憶装置はブロック単位でデータを書き込み又は読み出す半導体記憶装置であって、
上記制御手段は、１回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体記憶装置。
【請求項５】
上記制御手段は、上記シリアルアドレスの前段で入力され、ブロックサイズを示すシリアルコマンドに基づいて、データを書き込み又は読み出すブロックサイズを変更することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
入力されるパラレルアドレスに基づいて少なくとも２つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置のアドレス制御方法であって、
１回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御ステップを含むことを特徴とする半導体記憶装置のアドレス制御方法。
【請求項７】
上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、
上記シリアルアドレスは、上記複数のワード線のうちの１本のワード線を選択する第１のシリアルアドレスと、上記複数のビット線のうちの１本のビット線を選択する第２のシリアルアドレスとを含むことを特徴とする請求項６記載の半導体記憶装置のアドレス制御方法。
【請求項８】
上記第１のシリアルアドレスと上記第２のシリアルアドレスとはシリアルに上記半導体記憶装置に入力されることを特徴とする請求項７記載の半導体記憶装置のアドレス制御方法。
【請求項９】
上記半導体記憶装置はブロック単位でデータを書き込み又は読み出す半導体記憶装置であって、
上記制御ステップは、１回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする請求項６〜８のうちのいずれか１つに記載の半導体記憶装置のアドレス制御方法。
【請求項１０】
上記制御ステップは、上記シリアルアドレスの前段で入力され、ブロックサイズを示すシリアルコマンドに基づいて、データを書き込み又は読み出すブロックサイズを変更することを特徴とする請求項９記載の半導体記憶装置のアドレス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばダイナミックアクセスメモリ（以下、ＤＲＡＭという）などの半導体記憶装置とそのアドレス制御方法に関する。
【背景技術】
【０００２】
インターネットの普及に伴って、拡大すると考えられているＩｏＴ（Ｉｎｔｅｒｎｅｔ  Ｏｆ  Ｔｈｉｎｇｓ）市場において、高性能、低コストのＤＲＡＭに対するニーズが高まっている。近年、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）型ＤＲＡＭの機能を保持したまま、ピン数を削減し、配線数を減らしてボードコストを低減するＤＤＲ型ＤＲＡＭが用いられ始めている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６５９７６２１号明細書
【特許文献２】米国特許第５８３５９５２号明細書
【特許文献３】米国特許第５５３７５７７号明細書
【特許文献４】米国特許第６３１０５９６号明細書
【特許文献５】米国特許第４８２３３０２号明細書
【特許文献６】米国特許第６３０１６４９号明細書
【特許文献７】米国特許第６９２０５３６号明細書
【特許文献８】米国特許第５２６８８６５号明細書
【特許文献９】米国特許第７２１９２００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ピン数の少ないＤＤＲ型ＤＲＡＭは、ピン数を減らしたため、高速性能が従来のＤＤＲ型ＤＲＡＭに劣り、比較的広帯域である、例えば高品位な画素を扱うようなＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）などの動画アプリケーションを扱うのは高速性能が足りないという問題点があった。これについて以下に説明する。
【０００５】
近年、動画画素数は、ＨＤ，２Ｋ，４ＫのＬＣＤテレビの普及にともない、急速に拡大している。一方、そのような高画素数の高品位動画を伝送する伝送路の許容量は限られているため、動画像を高圧縮率で圧縮、解凍する技術が重要となる。その動画圧縮規格としてＭＰＥＧがあり、数年サイクルでより圧縮率の高い新規格に変更されている。家庭用ＴＶに限らず、インターネットを介して動画画像を行うアプリケーションにおいてもＭＰＥＧは広く使われている。家庭用ＴＶやゲームにおいても、高品位な動画を実現するため、フレームレートをさらに高速化する動きもあり、ＭＰＥＧ圧縮に必要な演算速度は高速化する傾向にある。インターネット上で流通している動画画像には、４Ｋ動画も出始めてきており、高圧縮率のＭＰＥＧは必須となりつつある。更に、車載用途や工場のライン監視などの高速認識が要求されるような市場においては、数百フレーム／秒の高フレームレートのカメラが使用されるため、ＭＰＥＧ圧縮に必要な演算速度は、それ以上に高速化する。すなわち、ＩＯＴ市場を代表するインターネットを介したゲームや動画画像転送、車載、監視、工場管理などにおいてＭＰＥＧによる高速な動画圧縮演算が必要となることは明白である。
【０００６】
ＭＰＥＧの高圧縮率を実現するには、動き検出技術が必須である。高度な動き検出による高率の圧縮を実現するためには、動画を構成する連続する各静止画面のランダムな小部分の画素要素（画素のブロック単位）の差異を高速に演算、比較する必要がある。従来、このような動画像の高圧縮を実現するためには、ランダムな高速アクセスが可能なＤＤＲ型ＤＲＡＭ（現時点ではＤＤＲ３）が用いられている。
【０００７】
ピン数を削減したＤＤＲ型ＤＲＡＭは、ＩＯＴ市場の要求する低コストＤＲＡＭとして、一部の市場（業務用の倉庫管理用静止画像端末など）で使われ始めてはいる。しかし、ピン数を削減したＤＤＲ型ＤＲＡＭは、ピン数を削減したため、高速性が犠牲となり、ＤＤＲ３の半分以下の性能のＤＤＲ２の中でも、その低速版程度の性能しかない。たかだか低解像度、低フレーム動画像のＭＰＥＧ処理ができるだけである。つまり、ピン数を削減したＤＤＲ型ＤＲＡＭには、今後のＩＯＴ市場が要求する高品位動画を扱うような高圧縮率のＭＰＥＧ演算が不可能であるという問題点があった。
【０００８】
図１Ａは従来例に係るバンクインターリーブを用いたＤＲＡＭ１００へのアクセス制御方法を示す画面の模式図であり、図１Ｂは図１Ａのアクセス制御方法を示すＤＲＡＭ１００の構成例を示す模式図である。図１Ｂにおいて、ＤＤＲ型ＤＲＡＭ１００は、
（１）バンクＡのメモリ領域と、そのためのＹデコーダ８及びＸデコーダ９と、
（２）バンクＢのメモリ領域と、そのためのＹデコーダ１２及びＸデコーダ１１と
を備えて構成される。以下のステップＳ１〜Ｓ６を含む手順のＤＤＲ型ＤＲＡＭ１００のためのバンクインターリーブを用いることで効果的なアクセスが可能である。
【０００９】
（Ｓ１）図１Ａに示すように、画面２００上の例えば１６×１６のブロック２０１の画像データを、偶数ラインＬ００〜Ｌ１４の画素データと、奇数ラインＬ０１〜Ｌ１５の画素データとを含むブロック２０２に分離する。
（Ｓ２）分離した偶数ラインＬ００〜Ｌ１４の画素データをＤＤＲ型ＤＲＡＭ１００のバンクＡの所定のメモリ領域のブロック２０２Ａに格納し、分離した奇数ラインＬ０１〜Ｌ１５の画素データをＤＤＲ型ＤＲＡＭ１００のバンクＢの所定のメモリ領域のブロック２０２Ｂに格納する。
（Ｓ３）ラインデータＬ００は、ＤＲＡＭ１００のページのアクセスとしてアクセスされる。
（Ｓ４）ステップＳ３の間において、次のラインＬ０１のラインデータの準備が完了する。この動作はパイプライン機能の一種である。
（Ｓ５）ＤＤＲ型ＤＲＡＭ１００のバンクＡにおけるラインＬ００のラインデータのうちＹデコーダ８からの選択信号によりＹ＋１５の画素データが選択されるとすぐに、バンクＢにおけるラインＬ０１のラインデータのうちＹデコーダ８からの選択信号によりＹｉの画素データがアクセスされる。
（Ｓ６）以下同様にして、ステップＳ４，Ｓ５のパイプライン処理が行われ、シームレスなブロックアクセスが可能となる。
【００１０】
図２は従来例に係るＭＰＥＧの標準的なブロックサイズの画素ブロックの例を示す画面の正面図である。図２に示すように、一般的には、ＭＰＥＧでは、以下の３つのブロックサイスの画素ブロックが使用される。
（１）小ブロック：８×８画素のブロック＝素早い動きの場合に用いられる；
（２）中ブロック：１６×１６画素のブロック；
（３）大ブロック：３２×３２画素のブロック＝動きなし又は動きがほとんど無い場合に用いられる。
なお、Ｎ×Ｎ画素のブロックを以下、Ｎ×Ｎブロックという。
【００１１】
図３は一般的なカラー画像データ（ＲＧＢ）の構成例を示す模式図である。図３において、一般的なカラー画像データはＲＧＢの３色の画像データを含み、各色の画像データは例えば８×８画素のブロック単位でかつ深さ方向で１画素当たり８ビット（ｂ０〜ｂ７）の画素データを有する。
【００１２】
図４Ａ及び図４Ｂは一般的なＭＰＥＧのブロックの構成例を示す画面の正面図である。図４Ａに示すように、動きの検出のために、９×９ブロック、１７×１７ブロック、３３×３３ブロック、もしくは、それ以上のランダムブロックアクセスのブロックが必要とされる。図４Ａにおいて、中心画素のアドレスはランダムに変化し、各画素データと中心画素データとの間の差が計算される。また、図４Ｂに示すように、時々、チェッカフラグパターンのブロックアクセスが用いられ、広い領域におけるラフな動きの検出のために画素ブロックをランダムにアクセスする画素スキップ法が用いられる。
【００１３】
例えば特許文献１〜９においては上述の従来技術が開示されているが、ＤＤＲ３やＬＰＦＤＤＲ３などの高速ＤＤＲが使えないような場合、処理できる画像データの帯域に限界があった。
【００１４】
本発明の目的は以上の問題点を解決し、比較的ピン数が少ない半導体記憶装置において、従来技術に比較して、例えばＭＰＥＧデータなどの広帯域な画像データを書き込み又は読み出しできる半導体記憶装置とそのアドレス制御方法を提供することにある。
【課題を解決するための手段】
【００１５】
第１の発明に係る半導体記憶装置は、入力されるパラレルアドレスに基づいて少なくとも２つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置であって、
１回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御手段を備えたことを特徴とする。
【００１６】
上記半導体記憶装置において、上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、
上記シリアルアドレスは、上記複数のワード線のうちの１本のワード線を選択する第１のシリアルアドレスと、上記複数のビット線のうちの１本のビット線を選択する第２のシリアルアドレスとを含むことを特徴とする。
【００１７】
また、上記半導体記憶装置において、上記第１のシリアルアドレスと上記第２のシリアルアドレスとはシリアルに上記半導体記憶装置に入力されることを特徴とする。
【００１８】
さらに、上記半導体記憶装置において、上記半導体記憶装置はブロック単位でデータを書き込み又は読み出す半導体記憶装置であって、
上記制御手段は、１回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする。
【００１９】
またさらに、上記半導体記憶装置において、上記制御手段は、上記シリアルアドレスの前段で入力され、ブロックサイズを示すシリアルコマンドに基づいて、データを書き込み又は読み出すブロックサイズを変更することを特徴とする。
【００２０】
第２の発明に係る半導体記憶装置のアドレス制御方法は、入力されるパラレルアドレスに基づいて少なくとも２つのバンクを選択的に切り替えてデータを書き込み又は読み出す半導体記憶装置のアドレス制御方法であって、
１回目のデータアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のデータアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御する制御ステップを含むことを特徴とする。
【００２１】
上記半導体記憶装置のアドレス制御方法において、上記半導体記憶装置は複数のワード線と複数のビット線の交差点にそれぞれメモリセルが接続されて構成され、
上記シリアルアドレスは、上記複数のワード線のうちの１本のワード線を選択する第１のシリアルアドレスと、上記複数のビット線のうちの１本のビット線を選択する第２のシリアルアドレスとを含むことを特徴とする。
【００２２】
また、上記半導体記憶装置のアドレス制御方法において、上記第１のシリアルアドレスと上記第２のシリアルアドレスとはシリアルに上記半導体記憶装置に入力されることを特徴とする。
【００２３】
さらに、上記半導体記憶装置のアドレス制御方法において、上記半導体記憶装置はブロック単位でデータを書き込み又は読み出す半導体記憶装置であって、
上記制御ステップは、１回目のブロックアクセスでは、上記入力されるパラレルアドレスに基づいて上記半導体記憶装置にアクセスした後、２回目以降のブロックアクセスでは、上記パラレルアドレスとは別のシリアルアドレスに基づいて上記半導体記憶装置にアクセスするように制御することを特徴とする。
【００２４】
またさらに、上記半導体記憶装置のアドレス制御方法において、上記制御ステップは、上記シリアルアドレスの前段で入力され、ブロックサイズを示すシリアルコマンドに基づいて、データを書き込み又は読み出すブロックサイズを変更することを特徴とする。
【発明の効果】
【００２５】
従って、本発明に係る半導体記憶装置とそのアドレス制御方法によれば、比較的ピン数が少ない半導体記憶装置において、従来技術に比較して、例えばＭＰＥＧデータなどの広帯域な画像データを書き込み又は読み出しできる。
【図面の簡単な説明】
【００２６】
【図１Ａ】従来例に係るバンクインターリーブを用いたＤＲＡＭへのアクセス制御方法を示す画面の模式図である。
【図１Ｂ】図１Ａのアクセス制御方法を示すＤＲＡＭの構成例を示す模式図である。
【図２】従来例に係るＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）の標準的サイズの画素ブロックの例を示す画面の正面図である。
【図３】一般的なカラー画像データ（ＲＧＢ）の構成例を示す模式図である。
【図４Ａ】一般的なＭＰＥＧのブロックの構成例を示す画面の正面図である。
【図４Ｂ】一般的なＭＰＥＧのブロックの動作例を示す画面の正面図である。
【図５Ａ】従来例に係るＤＤＲ型ＤＲＡＭ１００の構成例を示すブロック図である。
【図５Ｂ】基本実施形態に係るＤＤＲ型ＤＲＡＭ１００Ａの構成例を示すブロック図である。
【図６Ａ】従来技術に係るＤＤＲ２／３型ＤＲＡＭの７８／９６ボールＦＢＧＡのピン配置例を示す平面図である。
【図６Ｂ】従来技術に係るＤＤＲ型ＤＲＡＭの２４ボールＦＢＧＡのピン配置例を示す平面図である。
【図７】従来例に係るピン数が少ないＤＤＲ型ＤＲＡＭ１００の問題点を説明するための入出力される時系列データを示すタイミングチャートである。
【図８】図７のＤＤＲ型ＤＲＡＭ１００の動作例を示すタイミングチャートである。
【図９】比較例に係るＤＤＲ型ＤＲＡＭの構成例を示すブロック図である。
【図１０】実施形態１に係るＤＤＲ型ＤＲＡＭ１００Ａの構成例を示すブロック図である。
【図１１】図１０のＤＤＲ型ＤＲＡＭ１００Ａの基本動作例を説明するための入出力される時系列データを示すタイミングチャートである。
【図１２】図１０のＤＤＲ型ＤＲＡＭ１００Ａの動作例を示すタイミングチャートである。
【図１３】図１２の変形例を示すタイミングチャートである。
【図１４】実施形態２に係るＤＤＲ型ＤＲＡＭ１００Ｂの構成例を示すブロック図である。
【図１５】図１４のＤＤＲ型ＤＲＡＭ１００Ｂの基本動作例を説明するための入出力される時系列データを示すタイミングチャートである。
【図１６】図１４のＤＤＲ型ＤＲＡＭ１００Ｂの動作例を示すタイミングチャートである。
【図１７】実施形態３に係るＤＤＲ型ＤＲＡＭ１００Ｃの構成例を示すブロック図である。
【図１８Ａ】実施形態３に係るＤＤＲ型ＤＲＡＭ１００Ｃにおいて用いるＭＰＥＧの符号化／復号化で用いるブロックサイズ例を示す画面の正面図である。
【図１８Ｂ】実施形態３に係るＤＤＲ型ＤＲＡＭ１００Ｃにおいて用いるＭＰＥＧの符号化／復号化で用いるブロックサイズ例を示す画面の正面図である。
【図１８Ｃ】図１７のＤＤＲ型ＤＲＡＭ１００Ｃの基本動作例を説明するための入出力される時系列データを示すタイミングチャートである。
【図１９Ａ】図１７のＤＤＲ型ＤＲＡＭ１００Ｃにおける８×８ブロック単位のブロックアクセスの動作を説明するための画面の正面図である。
【図１９Ｂ】図１７のＤＤＲ型ＤＲＡＭ１００Ｃにおける８×８ブロック単位のブロックアクセスの動作を説明するためのブロック図である。
【図２０】図１７のＤＤＲ型ＤＲＡＭ１００Ｃの動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２８】
従来例と対比した実施形態の概要．
図５Ａは従来例に係るＤＤＲ型ＤＲＡＭ１００の構成例を示すブロック図であり、図５Ｂは基本実施形態に係るＤＤＲ型ＤＲＡＭ１００Ａの構成例を示すブロック図である。図５Ａにおいて、ＤＤＲ型ＤＲＡＭ１００は、アドレス／データ制御信号を用いてアドレス又はデータを入力し、又はＤＲＡＭ内のデータを読み出す。これに対して、図５ＢのＤＤＲ型ＤＲＡＭ１００Ａでは、アドレス／データ制御信号を用いることに加えて、シリアルアドレス制御信号及びシリアルアドレスを、実施形態１に係るバンクインターリーブコラムアクセスコントローラ１６に入力することでアドレス又はデータを入力し、又はＤＲＡＭ内のデータを読み出すことを特徴としている。すなわち、ピン数が少ないＤＲＡＭ１００Ａであっても、入力されるシリアルアドレス制御信号及びシリアルアドレスを用いることでバンクインターリーブコラムアクセス（バンクＡ，Ｂをコラムラインデータで交互にアクセスすることをいう）を可能にする。また、種々のブロックアクセスは、実施形態２及び３に係るブロックアクセスコントローラ１７，１９により可能となる。これらについて詳述後述する。
【００２９】
図６Ａは従来技術に係るＤＤＲ２／３型ＤＲＡＭの７８／９６ボールＦＢＧＡ（Ｐｌａｓｔｉｃ  Ｆｉｎｅ  ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）のピン配置例を示す平面図であり、図６Ｂは従来技術に係るＤＤＲ型ＤＲＡＭの２４ボールＦＢＧＡのピン配置例を示す平面図である。図６ＡのＤＤＲ型ＤＲＡＭは高価なチップコストと、高価なシステムコストを有するが、広帯域アプリケーションに適用できるという利点を有している。これに対して、図６ＢのＤＤＲ型ＤＲＡＭは２４ピンのうち１２ピンは制御信号に用いられ、安価なチップコストと、安価なシステムコストを有するが、広帯域アプリケーションに適用できないという欠点を有している。すなわち、ピン数が少ないＤＤＲ型ＤＲＡＭはいくつかのアプリケーションにおいて用いることができるが、ピン数が少ないピン配列の構成により帯域を十分にとれないという問題点があった。
【００３０】
本発明の実施形態では、ピン数が少ないＤＤＲ型ＤＲＡＭにおいて従来技術に比較して広帯域な画像データを入出力できる半導体記憶装置を提供することを目的とする。本実施形態では、具体的には、ピン数が少ないＤＤＲ型ＤＲＡＭを収容するために、図６Ｂの２４ボールＦＢＧＡのパッケージを用いる。また、転送速度としては、例えば３３３Ｍｂｐｓ／ＤＱを目標値とし、ランダムアクセス時の５０％以下の高性能を実現する。
【００３１】
図７は従来例に係るピン数が少ないＤＤＲ型ＤＲＡＭ１００の問題点を説明するための入出力される時系列データを示すタイミングチャートである。図７において、ＤＤＲ型ＤＲＡＭ１００の２４ピンのうち、８ピンをデータ入出力用ピン（図７においてハッチング）として用いる。図７に示すように、従来例のＤＤＲ型ＤＲＡＭでは、入力アドレスを入力すると該当アドレスに格納されているデータが順次出力される。しかし、データ入出力用ピンにアドレスが入力されると、ＤＲＡＭへのアクセスが一時的に停止され、ランダムブロックアクセスが阻害されて実質的にアクセス速度が大幅に低下し、データの帯域が大幅に低下する。
【００３２】
図８は図７のＤＤＲ型ＤＲＡＭ１００の動作例を示すタイミングチャートである。図８において以下の信号を示す。
（１）ＣＳ：チップセレクト信号；
（２）ＣＫ，ＣＫ／：クロック；
（３）ＲＷＤＳ：リードライトデータストローブ信号；
（４）ＡＤ／ＤＱａ〜ＡＤ／ＤＱｈ：８ビットのアドレス又はデータ（アドレス／コマンドバッファ３及びデータバッファ４を介して入出力される）。
【００３３】
図８に示すように、ＭＰＥＧアプリケーションのように、シリアルアクセスビット数が小さくなると、入出力できるデータの帯域はレイテンシ及びアドレス／データピンにより半分以下になる。
【００３４】
比較例．
図９は比較例に係るＤＤＲ型ＤＲＡＭ１００の構成例を示すブロック図である。図９において、ＤＤＲ型ＤＲＡＭ１００は、メモリコントローラ１と、制御信号バッファ２と、アドレス／コマンドバッファ３と、データバッファ４と、Ｘアドレスコントローラ５と、Ｙアドレスコントローラ６と、バンクＡ用Ｙデコーダ８と、バンクＡ用Ｘデコーダ９と、バンクＡのメモリアレイ１０と、バンクＢ用Ｘデコーダ１１と、バンクＢ用Ｙデコーダ１２と、メモリアレイ１３と、データバス１４と、シリアルアドレスバッファ１５とを備えて構成される。メモリアレイ１０はワード線ＷＬａ１〜ＷＬａｍ及びビット線ＢＬａ１〜ＢＬａｌの各交差点にメモリセルＣａｉｊを有し、メモリアレイ１３はワード線ＷＬｂ１〜ＷＬｂｍ及びビット線ＢＬｂ１〜ＢＬｂｌの各交差点にメモリセルＣｂｉｊを有する。ここで、ＤＤＲ型ＤＲＡＭ１００は例えば２４ボールＦＢＧＡのパッケージで収容されたピン数が少ないＤＲＡＭであって、同じ８個のピンの共通端子を用いてアドレス及びデータを入出力する。
【００３５】
図１において、バンクＡのメモリアレイ１０のワード線ＷＬａ１〜ＷＬａｍ及びビット線ＢＬａ１〜ＢＬａｌの選択を行うために、それぞれＸデコーダ９及びＹデコーダ８が設けられている。また、バンクＢのメモリアレイ１３のワード線ＷＬｂ１〜ＷＬｂｍ及びビット線ＢＬｂ１〜ＢＬｂｌの選択を行うために、それぞれＸデコーダ１１及びＹデコーダ１２が設けられている。ＤＤＲ型ＤＲＡＭ１００の動作制御を行うための制御信号は制御信号バッファ２を介してメモリコントローラ１に入力される。一方、アドレス及びコマンド（いずれもパラレル）のうち、アドレス／コマンドバッファ３を介してＸアドレスコントローラ５及びＹアドレスコントローラ６に入力される。Ｘアドレスコントローラ５はＸアドレスをＸデコーダ９及び１１に出力することで、各バンクＡ，Ｂのメモリアレイ１０，１３のワード線を選択する。また、Ｙアドレスコントローラ６はＹアドレスをＹデコーダ８及び１２に出力することで、各バンクＡ，Ｂのメモリアレイ１０，１３のビット線を選択する。さらに、アドレス／コマンドバッファ３はコマンドをメモリコントローラ１に出力する。書き込むべきパラレルデータがデータバッファ４を介して各バンクＡ，Ｂのメモリアレイ１０，１３に入力されて書き込まれる一方、各バンクＡ，Ｂのメモリアレイ１０，１３から読み出されるデータはデータバッファ４を介して出力される。メモリコントローラ１は各バンクＡ，Ｂのメモリアレイ１０，１３に対して、データ書き込み、消去及び読み出しのシーケンス制御を行う。
【００３６】
実施形態１．
図１０は実施形態１に係るＤＤＲ型ＤＲＡＭ１００Ａの構成例を示すブロック図である。図１０において、実施形態１に係るＤＤＲ型ＤＲＡＭ１００Ａは、図９の比較例に係るＤＤＲ型ＤＲＡＭ１００に比較して、シリアルアドレスバッファ１５を備え、メモリコントローラ１はバンクインターリーブコラムアクセスコントローラ１６をさらに備えたことを特徴とする。
【００３７】
図１０において、シリアルアドレスバッファ１５は、２個目のブロック以降のアクセスに関するアドレス等である、シリアルＸアドレスＡＸと、シリアルＸアドレスイネーブル信号ＣＤＸと、シリアルＹアドレスＡＹと、シリアルＹアドレスイネーブル信号ＣＤＹ（図１２参照）とを入力して一時的に格納して、シリアルＸアドレスイネーブル信号ＣＤＸ及びシリアルＹアドレスイネーブル信号ＣＤＹをバンクインターリーブコラムアクセスコントローラ１６に出力するとともに、シリアルＸアドレスＡＸ及びシリアルＹアドレスＡＹをそれぞれ、Ｘアドレスコントローラ５及びＹアドレスコントローラ６に出力する。Ｘアドレスコントローラ５及びＹアドレスコントローラ６は１個目のブロックのアクセスでは、アドレス／コマンドバッファ３からのアドレスを用いるが、２個目以降のブロックのアクセスでは、シリアルアドレスバッファ１５からのシリアルアドレスを用いてアドレス指定を行う。バンクインターリーブコラムアクセスコントローラ１６は、入力されるアドレス及びシリアルアドレスに基づいて、バンクインターリーブ（図１Ａ及び図１Ｂに示すように、バンクＡ，Ｂで交互に）でかつ指定される初期アドレスのコラムにアクセスすることで、データ書き込み、消去及び読み出しのシーケンス制御を行う。
【００３８】
図１１は図１０のＤＤＲ型ＤＲＡＭ１００Ａの基本動作例を説明するための入出力される時系列データを示すタイミングチャートである。図１１において、１個目のブロックアクセスでは、アドレス／コマンドバッファ３への初期アドレスに基づいてデータＤ１が読み出されるが、２個目以降のブロックアクセスでは、シリアルアドレスバッファ１５へのシリアルＸアドレス及びシリアルＹアドレスに基づいてデータＤ２，Ｄ３，…が読み出される（図１１の３０１，３０２）。従って、シリアルアドレスバッファ１５及びバンクインターリーブコラムアクセスコントローラ１６により、パイプラインによる隠れたアドレス入力を実現できる。この手段により、２個目以降のブロックアクセスにおいて中断することなく、出力データＤ２，Ｄ３，…を読み出しすることができ、書き込みでも同様である。
【００３９】
図１２は図１０のＤＤＲ型ＤＲＡＭ１００Ａの動作例を示すタイミングチャートである。図１２において以下の信号を示す。
（１）ＣＳ：チップセレクト信号；
（２）ＣＫ，ＣＫ／：クロック；
（３）ＲＷＤＳ：リードライトデータストローブ信号；
（４）ＣＤＸ：シリアルＸアドレスイネーブル信号；
（５）ＡＸ：シリアルＸアドレス；
（６）ＣＤＹ：シリアルＹアドレスイネーブル信号；
（７）ＡＹ：シリアルＹアドレス；
（８）ＡＤ／ＤＱａ〜ＡＤ／ＤＱｈ：８ビットのアドレス又はデータ（アドレス／コマンドバッファ３及びデータバッファ４を介して入出力される）。
【００４０】
図１２から明らかなように、１個目のブロックアクセスでは、アドレス／コマンドバッファ３からのアドレスで指定されるが、２個目以降のブロックアクセスでは、シリアルアドレスバッファ１５からのシリアルアドレスで指定されてデータが出力されることがわかる。なお、図１２において、ＲＡＳレイテンシの十分な許容期間３０３を設けることで、シリアルアドレスＡＸ，ＡＹが所定の期間内で入力され、十分な期間を経て対応するアドレスのデータを出力できる。例えば、ＭＰＥＧアプリケーションのブロックアクセスでも十分に動作可能である。
【００４１】
図１３は図１２の変形例を示すタイミングチャートである。図１３の変形例は、図１２の実施形態１に比較して、以下の点が異なる。
（１）シリアルＸアドレスイネーブル信号ＣＤＸと、シリアルＹアドレスイネーブル信号ＣＤＹとを１つのシリアルアドレスイネーブル信号ＣＤＸＹで構成した。
（２）シリアルＸアドレスＡＸと、シリアルＹアドレスＡＹとを１つのシリアルアドレスＡＸＹで構成した。
【００４２】
図１３から明らかなように、ＲＡＳレイテンシの十分な許容期間３０４は図１２の許容期間３０３に比較して短くなるが、ＭＰＥＧアプリケーションのブロックアクセスを動作可能である。
【００４３】
実施形態２．
図１４は実施形態２に係るＤＤＲ型ＤＲＡＭ１００Ｂの構成例を示すブロック図である。図１４において、実施形態２に係るＤＤＲ型ＤＲＡＭ１００Ｂは、図９の比較例に係るＤＤＲ型ＤＲＡＭ１００に比較して、シリアルアドレスバッファ１５を備え、メモリコントローラ１はブロックアクセスコントローラ１７をさらに備えたことを特徴とする。
【００４４】
図１４において、シリアルアドレスバッファ１５は、２個目のブロック以降のアクセスに関するアドレス等である、シリアルＸアドレスＡＸと、シリアルＸアドレスイネーブル信号ＣＤＸと、シリアルＹアドレスＡＹと、シリアルＹアドレスイネーブル信号ＣＤＹ（図１６参照）とを入力して一時的に格納して、シリアルＸアドレスイネーブル信号ＣＤＸ及びシリアルＹアドレスイネーブル信号ＣＤＹをブロックアクセスコントローラ１７に出力するとともに、シリアルＸアドレスＡＸ及びシリアルＹアドレスＡＹをそれぞれ、Ｘアドレスコントローラ５及びＹアドレスコントローラ６に出力する。Ｘアドレスコントローラ５及びＹアドレスコントローラ６は１個目のブロックのアクセスでは、アドレス／コマンドバッファ３からの初期アドレスＢＡ１を用いるが、２個目以降のブロックのアクセスでは、シリアルアドレスバッファ１５からのシリアルアドレスである初期アドレスＢＡ２を用いてアドレス指定を行う。ブロックアクセスコントローラ１７は、入力されるアドレス及びシリアルアドレスに基づいて、バンクインターリーブ（図１Ａ及び図１Ｂに示すように、バンクＡ，Ｂで交互に）でかつ指定される初期アドレスにブロックアクセスすることで、データ書き込み、消去及び読み出しのシーケンス制御を行う。
【００４５】
図１５は図１４のＤＤＲ型ＤＲＡＭ１００Ｂの基本動作例を説明するための入出力される時系列データを示すタイミングチャートである。図１５において、１個目のブロックアクセスでは、アドレス／コマンドバッファ３への入力コマンドアドレス（ブロックアクセス（図３参照）がコマンドでセットされている）に基づいてデータが読み出される（図１５の３１１）が、２個目以降のブロックアクセスでは、シリアルアドレスバッファ１５へのシリアルＸアドレス及びシリアルＹアドレスに基づいてデータが各ライン毎に読み出される（図１５の３１２，３１３，３１４）。従って、シリアルアドレスバッファ１５及びブロックアクセスコントローラ１７により、初期アドレスに応答してデータを出力した後、２個目のブロックではシリアルアドレスにより内部的にブロックアドレスのための連続するアドレスを発生することにより、ブロックアドレスで得たデータを出力することができる。なお、書き込みでも同様である。
【００４６】
図１６は図１４のＤＤＲ型ＤＲＡＭ１００Ｂの動作例を示すタイミングチャートである。図１６において以下の信号を示す。
（１）ＣＳ：チップセレクト信号；
（２）ＣＫ，ＣＫ／：クロック；
（３）ＲＷＤＳ：リードライトデータストローブ信号；
（４）ＣＤＸ：シリアルＸアドレスイネーブル信号；
（５）ＡＸ：シリアルＸアドレス；
（６）ＣＤＹ：シリアルＹアドレスイネーブル信号；
（７）ＡＹ：シリアルＹアドレス；
（８）ＡＤ／ＤＱａ〜ＡＤ／ＤＱｈ：８ビットのアドレス又はデータ（アドレス／コマンドバッファ３及びデータバッファ４を介して入出力される）。
【００４７】
図１６から明らかなように、１個目のブロックアクセスでは、アドレス／コマンドバッファ３からのアドレスで指定されるが、２個目以降のブロックアクセスでは、シリアルアドレスバッファ１５からのシリアルアドレスで指定されてデータが出力されることがわかる。本実施形態では、コマンドを入力することでブロックアクセスが指定され、パイプラインアクセスが選択される。本実施形態は、例えばＭＰＥＧアプリケーションのブロックアクセスでも十分に動作可能である。
【００４８】
実施形態３．
図１７は実施形態３に係るＤＤＲ型ＤＲＡＭ１００Ｃの構成例を示すブロック図である。図１７において、実施形態３に係るＤＤＲ型ＤＲＡＭ１００Ｃは、図９の比較例に係るＤＤＲ型ＤＲＡＭ１００に比較して、シリアルコマンド／アドレスバッファ１８を備え、メモリコントローラ１は実施形態２と同様のブロックアクセスコントローラ１７をさらに備えたことを特徴とする。
【００４９】
図１７において、シリアルコマンド／アドレスバッファ１８は、ブロックサイズを示す）を示すシリアルコマンド、及び、２個目のブロック以降のアクセスに関するアドレス等である、シリアルＸアドレスＡＸと、シリアルＸアドレスイネーブル信号ＣＤＸと、シリアルＹアドレスＡＹと、シリアルＹアドレスイネーブル信号ＣＤＹ（図１６参照）を入力して一時的に格納して、シリアルコマンド、シリアルＸアドレスイネーブル信号ＣＤＸ及びシリアルＹアドレスイネーブル信号ＣＤＹをブロックアクセスコントローラ１７に出力するとともに、シリアルＸアドレスＡＸ及びシリアルＹアドレスＡＹをそれぞれ、Ｘアドレスコントローラ５及びＹアドレスコントローラ６に出力する。Ｘアドレスコントローラ５及びＹアドレスコントローラ６は１個目のブロックのアクセスでは、アドレス／コマンドバッファ３からのアドレスを用いるが、２個目以降のブロックのアクセスでは、シリアルアドレスバッファ１５からの、ブロックの種類を示すシリアルコマンド及びシリアルアドレスを用いてそれぞれ、ブロックサイズの指定及びアドレス指定を行う。ブロックアクセスコントローラ１７は、入力されるシリアルコマンドに基づいてブロックアクセス時のブロックサイズを決定し、入力されるアドレス及びシリアルアドレスに基づいて、バンクインターリーブ（図１Ａ及び図１Ｂに示すように、バンクＡ，Ｂで交互に）でかつ指定される初期アドレスにブロックアクセスすることで、データ書き込み、消去及び読み出しのシーケンス制御を行う。
【００５０】
図１８Ａ及び図１８Ｂは実施形態３に係るＤＤＲ型ＤＲＡＭ１００Ｃにおいて用いるＭＰＥＧの符号化／復号化で用いるブロックサイズ例を示す画面の正面図である。図１８Ａにおいて、９×９ブロック、１７×１７ブロック、３３×３３ブロックのブロックサイズを図示しており、図１８Ｂにおいて、８×８ブロック、１６×１６ブロック、３２×３２ブロックのブロックサイズを図示している。
【００５１】
図１８Ｃは図１７のＤＤＲ型ＤＲＡＭ１００Ｃの基本動作例を説明するための入出力される時系列データを示すタイミングチャートである。図１８Ｃを実施形態２の図１５と比較すれば明らかなように、ブロックアクセスコントローラ１７に入力される各シリアルアドレスの前にブロックサイズを示すコマンドが付加されており、これにより、ブロックサイズを指定してブロックサイズの選択的な切り替えをオンザフライで行うことができる。なお、各シリアルアドレスが入力されれば、その後は自動的にブロックデータを順次アクセスすることができる。
【００５２】
図１９Ａは図１７のＤＤＲ型ＤＲＡＭ１００Ｃにおける８×８ブロック単位のブロックアクセスの動作を説明するための画面の正面図である。また、図１９Ｂは図１７のＤＤＲ型ＤＲＡＭ１００Ｃにおける８×８ブロック単位のブロックアクセスの動作を説明するためのブロック図である。図１９Ａにおいて、例えば４個のブロックＢ１〜Ｂ４がランダムに指定されている。図１９Ｂでは、ブロックＢ１の画像データを自動的にブロックアクセスする処理（ステップＳ１１〜Ｓ１６）について以下に説明する。
【００５３】
（Ｓ１１）ビデオフレームの画素の方向がメモリのＹ方向に対応する。ライン番号の方向は、メモリのＸ方向に対応する。従って、物理的にはメモリアレイの画素データの割り当てを理解するための＋９０度だけ回転させる必要がある。ビデオフレームの画素は、本実施形態によりメモリに割り当てられている場合、フレームの各ラインは、図１９Ｂに示すように、バンクＡに割り当てられる奇数ラインと、バンクＢに割り当てられる偶数ラインに分割する必要がある。
【００５４】
（Ｓ１２）次いで、ブロックアクセスのための初期アドレスが入力される。ブロックアクセスの初期アドレスは図１９Ｂのハッチングした円で示されている。このとき、バンクＡ及びバンクＢは同じタイミングで活性化され、もしくは、Ｂバンクの活性化はバンクデータがアクセスされたときに発生する。
【００５５】
（Ｓ１３）ワード線ＷＬａ０とビット線ＢＬａ０により選択されたメモリセルは、ブロックアクセスの最初のデータとしてアクセスされる。
【００５６】
（Ｓ１４）ワード線ＷＬａ０上の、ビット線ＢＬａ７〜ＢＬａ０で指定されたメモリセルはそれぞれアクセスされる。
【００５７】
（Ｓ１５）ワード線ＷＬａ０とビット線ＢＬａ７で指定されたメモリセルにアクセスした後、バンクＡからバンクＢにアクセスが切り替えられる。そして、ワード線ＷＬｂ０上のビット線ＢＬｂ７〜ＢＬｂ０で指定されたメモリセルはそれぞれアクセスされる。
【００５８】
（Ｓ１６）ワード線ＷＬ−Ｂ０とビット線ＢＬ−Ｂ７によって指定されたメモリセルへのアクセスの後、バンクＢからバンクＡにアクセスが切り替えられる。そして、ワード線ＷＬａ１〜ＢＬａ７上のビット線ＢＬａ０で指定されたメモリセルがそれぞれアクセスされる。
（Ｓ１７）ステップＳ１４〜Ｓ１６を同様に繰り返すころで、ワード線ＷＬｂ７上のビット線ＢＬｂ７によって指定したメモリセルまでの、８×８ブロックへのアクセスはバックパイプラインを使用して実行される。
【００５９】
図２０は図１７のＤＤＲ型ＤＲＡＭ１００Ｃの動作例を示すタイミングチャートである。図２０において以下の信号を示す。
（１）ＣＳ：チップセレクト信号；
（２）ＣＫ，ＣＫ／：クロック；
（３）ＲＷＤＳ：リードライトデータストローブ信号；
（４）ＣＤＸ：シリアルＸアドレスイネーブル信号；
（５）ＡＸ：シリアルＸアドレス；
（６）ＣＤＹ：シリアルＹアドレスイネーブル信号；
（７）ＡＹ：シリアルＹアドレス；
（８）ＡＤ／ＤＱａ〜ＡＤ／ＤＱｈ：８ビットのアドレス又はデータ（アドレス／コマンドバッファ３及びデータバッファ４を介して入出力される）。
【００６０】
図２０から明らかなように、１個目のブロックアクセスでは、アドレス／コマンドバッファ３からのアドレスの前のブロックサイズ指定のコマンド３２１で指定されて第１のブロックアクセスに適用されるが、２個目以降のブロックアクセスでは、アドレス／コマンドバッファ３からのシリアルＸアドレス及びシリアルＹアドレスの前のブロックサイズ指定のコマンド３２２で指定されて第２のブロックアクセスに適用される。本実施形態では、シリアルアドレスに加えて、ブロックサイズ指定のコマンドを入力することでブロックアクセスを指定でき、パイプラインアクセスが実現される。本実施形態は、例えばＭＰＥＧアプリケーションのブロックアクセスでも十分に動作可能である。
【００６１】
実施形態の効果．
以上のように構成された実施形態は以下の効果を有する。
（１）７８又は９６ボールの通常ピン数よりも小さい例えば２４ボールのピン数の半導体チップを用いるので、チップコスト及びシステムコストが通常ピン数の半導体チップに比較して安価である。
（２）従来例のピン数が少ないＤＤＲ型ＤＲＡＭでは、ＭＰＥＧアプリケーションを適用できなかったが、実施形態１〜３では、シリアルアドレスバッファ１５又はシリアルコマンド／アドレスバッファ１８、及びバンクインターリーブコラムアクセスコントローラ１６又はブロックアクセスコントローラ１７を備えることで、少ないピン数でＭＰＥＧアプリケーションの画像データをＤＤＲ型ＤＲＡＭに対して書き込み又は読み出すことができる。
【００６２】
本発明と特許文献１〜９との相違点．
特許文献１〜４，６，７，９ではバンクインタ−リーブによるパイプライン処理が開示され、特許文献５〜７，９ではバンクアクセス制御が開示され、特許文献６〜８ではアクセスするビット数制御が開示されているが、本実施形態の特徴である、シリアルアドレスバッファ１５又はシリアルコマンド／アドレスバッファ１８、及びバンクインターリーブコラムアクセスコントローラ１６又はブロックアクセスコントローラ１７を備えることについては開示も示唆もない。
【００６３】
以上の実施形態においては、ＤＲＡＭについて説明しているが、本発明はこれに限らず、バンク切り替え可能な種々の半導体記憶装置に適用することができる。
【００６４】
以上の実施形態においては、ＤＤＲ型ＤＲＡＭにおいて、２つのバンクＡ，Ｂを選択的に切り替えてデータの書き込み又は読み出しを行っているが、本発明はこれに限らず、３個以上のバンクを用いて選択的に切り替えてデータの書き込み又は読み出しを行ってもよい。
【産業上の利用可能性】
【００６５】
以上詳述したように、本発明に係る半導体記憶装置とそのアドレス制御方法によれば、比較的ピン数が少ない半導体記憶装置において、従来技術に比較して、例えばＭＰＥＧデータなどの広帯域な画像データを書き込み又は読み出しできる。
【符号の説明】
【００６６】
１…メモリコントローラ、
２…制御信号バッファ、
３…アドレス／コマンドバッファ、
４…データバッファ、
５…Ｘアドレスコントローラ、
６…Ｙアドレスコントローラ、
８…Ｙデコーダ、
９…Ｘデコーダ、
１０…メモリアレイ、
１１…Ｘデコーダ、
１２…Ｙデコーダ、
１３…メモリアレイ、
１４…データバス、
１５…シリアルアドレスバッファ、
１６…バンクインターリーブコラムアクセスコントローラ、
１７…ブロックアクセスコントローラ、
１８…シリアルコマンド／アドレスバッファ、
１００，１００Ａ，１００Ｂ，１００Ｃ…ＤＤＲ型ＤＲＡＭ、
２００…画面、
２０１，２０２Ａ，２０２Ｂ…ブロック、
Ａ，Ｂ…バンク、
Ｂ１〜Ｂ４…ブロック、
Ｃａｉｊ…メモリセル、
ＢＬａ１〜ＢＬａｌ，ＢＬｂ１〜ＢＬｂｌ…ビット線、
ＷＬａ１〜ＢＬａｍ，ＷＬｂ１〜ＷＬｂｍ…ワード線。
【図１Ａ】
2017168174.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
2017168174.tif 000015
【図１０】
2017168174.tif 000016
【図１１】
2017168174.tif 000017
【図１２】
2017168174.tif 000018
【図１３】
2017168174.tif 000019
【図１４】
2017168174.tif 000020
【図１５】
2017168174.tif 000021
【図１６】
2017168174.tif 000022
【図１７】
2017168174.tif 000023
【図１８Ａ】
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【図１８Ｂ】
2017168174.tif 000025
【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
2017168174.tif 000028
【図２０】
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