(57)【要約】【課題】出力電流や出力電圧が変化する場合であっても、負荷の駆動に伴い発生する損失を適切に評価して変換効率の低下を抑制できる負荷駆動装置を提供する。【解決手段】駆動トランジスタ部４は、ソース又はドレインが負荷５に共通に接続されるＦＥＴ３Ｈ＿１，２及び３Ｌ＿１，２を有し、Ｔｒ素子数制御回路１３は、駆動電源電圧Ｖｉｎ，負荷５に印加される出力電圧Ｖｏｕｔ及び負荷５に通電される電流ＩＬに基づいて駆動回路２１により同時に駆動するＦＥＴ３の数を決定し、駆動回路２１は複数のトランジスタ素子を選択的に駆動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
導通端子の一端が負荷（５，４１）に共通に接続される、前記負荷に通電するための複数のトランジスタ素子（３）を有する駆動トランジスタ部（４，２３）と、
複数のトランジスタ素子を選択的に駆動する駆動回路（２１）と、
前記駆動トランジスタ部に供給されている駆動電源の電圧を検出する駆動電圧検出部（６，８）と、
前記負荷に印加される出力電圧を検出する出力電圧検出部（７，９）と、
前記負荷に通電される電流を検出する電流検出部（１０〜１２）と、
前記駆動電源の電圧，前記出力電圧及び前記電流に基づいて、前記駆動回路により同時に駆動するトランジスタの素子数を決定する駆動素子数決定部（１３）とを備える負荷駆動装置。
【請求項２】
前記駆動素子数決定部は、前記駆動電源の電圧，前記出力電圧及び前記電流に基づいて、前記駆動トランジスタ部における導通損失，スイッチング損失及び前記トランジスタ素子に付随する寄生容量の充放電に伴い発生するドライブ損失の合計値を算出し、前記合計値が最小となるように前記トランジスタ素子数を決定する請求項１記載の負荷駆動装置。
【請求項３】
前記駆動素子数決定部は、前記導通損失を算出する際に、前記電流検出部により検出される電流の最大値と最小値との平均値を参照する請求項１又は２記載の負荷駆動装置。
【請求項４】
前記駆動回路は、前記トランジスタ素子に与える駆動信号を、外部より入力されるＰＷＭ信号に同期して出力する請求項１から３の何れか一項に記載の負荷駆動装置。
【請求項５】
前記駆動トランジスタ部は、前記駆動電源と前記負荷との間に接続される複数のハイサイド素子と、前記負荷とグランドとの間に接続される複数のローサイド素子とを備え、
前記駆動素子数決定部は、前記合計値を、前記ハイサイド素子と前記ローサイド素子とのそれぞれについて個別に算出し、同時に駆動するトランジスタ素子数をそれぞれについて個別に決定する請求項１から４の何れか一項に記載の負荷駆動装置。
【請求項６】
前記駆動トランジスタ部が形成されているトランジスタチップ（３３）と、
前記駆動回路を構成するドライバが形成されているドライバチップ（３２）と、
前記駆動素子数決定部が形成されている制御用チップ（３１）とを備え、
前記トランジスタチップを最下層に配置し、その上層に前記ドライバチップを配置し、最上層に前記制御用チップを配置するように積層し、これらの各チップ間がはんだバンプ（３４）により接続されている請求項１から５の何れか一項に記載の負荷駆動装置。
【請求項７】
前記トランジスタ素子は、インバータ回路（４３）を構成する素子である請求項１から６の何れか一項に記載の負荷駆動装置。
【請求項８】
前記トランジスタ素子は、スイッチング電源に使用されるスイッチング素子である請求項１から６の何れか一項に記載の負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に通電するための複数のトランジスタ素子を有する負荷駆動装置に関する。
【背景技術】
【０００２】
例えば電力変換装置の一種であるインバータは、交流電動機などの負荷を駆動するために使用される。また、同じく一種であるコンバータは、例えばバッテリ電圧を負荷駆動電圧に昇圧したり、マイクロコンピュータの動作電源電圧に降圧するために使用される。これらの電力変換装置はトランジスタを介して電力変換を行うが、その際にトランジスタのスイッチング動作に伴うスイッチング損失やトランジスタのオン期間にオン損失などが発生するため、これらの損失により電力変換効率が低下するという問題がある。
【０００３】
この問題に対処するため、例えば特許文献１には、入力電圧の高低に応じて、同時に駆動するトランジスタの個別の素子数を動的に変更する技術が開示されている。これは、スイッチング損失が入力電圧とトランジスタの制御電極と導通電極との間に存在する寄生容量とに比例し、前記寄生容量はトランジスタの素子数に比例することに基づいている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３０６８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、例えば負荷がコイルである場合のように出力電流や出力電圧が大きく変化する駆動状態においては、スイッチング損失だけでなくオン損失や、寄生容量の充放電に伴い発生するドライブ損失の変化も考慮する必要がある。例えば図１２及び図１３に示すように、同じトランジスタサイズで出力電流値がより小さくなると、ドライブ損失の割合が大きくなる結果として全損失が大きくなる傾向を示す。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、出力電流や出力電圧が変化する場合であっても、負荷の駆動に伴い発生する損失を適切に評価して変換効率の低下を抑制できる負荷駆動装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の負荷駆動装置によれば、駆動トランジスタ部は、負荷に通電するための複数のトランジスタ素子を有しており、それらの導通端子の一端は負荷に共通に接続されている。駆動素子数決定部は、駆動電源の電圧，負荷に印加される出力電圧及び負荷に通電される電流に基づいて、駆動回路により同時に駆動するトランジスタの素子数を決定し、駆動回路は、複数のトランジスタ素子を選択的に駆動する。このように構成すれば、負荷によって出力電圧や出力電流が大きく変化する場合でも、駆動トランジスタ部において発生する各損失を適切に評価して最適な駆動素子数を選択することができる。
【０００８】
請求項２記載の負荷駆動装置によれば、駆動素子数決定部は、駆動電源の電圧，出力電圧及び電流に基づいて、駆動トランジスタ部における導通損失，スイッチング損失及びトランジスタ素子に付随する寄生容量の充放電に伴い発生するドライブ損失の合計値を算出し、その合計値が最小となるようにトランジスタ素子数を決定する。したがって、各損失のバランスに応じて、トータルでの損失が最小となるように駆動素子数を選択できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態であり、負荷駆動装置の構成を示す図
【図２】Ｔｒ素子数制御回路の処理内容を示すフローチャート
【図３】出力電流ＩＬ，入力電圧Ｖｉｎ，出力電圧Ｖｏｕｔ及び信号Ｃｕｌ＿ｓ−Ｈ，Ｌの変化を示すタイミングチャート
【図４】各信号の変化を示す動作タイミングチャート
【図５】第２実施形態であり、負荷駆動装置の構成を示す図
【図６】第３実施形態であり、負荷駆動装置のチップ構造を示す斜視図
【図７】各半導体チップに形成されている、第２実施形態の構成要素の切り分けを示す図
【図８】制御回路チップに構成されている各機能部のレイアウトを示す図
【図９】ドライバチップに構成されている各ドライバのレイアウトを示す図
【図１０】トランジスタチップに構成されている各ＦＥＴのレイアウトを示す図
【図１１】第４実施形態であり、負荷駆動装置をインバータ回路に適用した構成を示す図
【図１２】従来技術の課題を説明するもので、負荷電流が１２００ｍＡの場合にチップ面積に応じた各損失の変化を示す図
【図１３】同じく負荷電流が２００ｍＡの場合にチップ面積に応じた各損失の変化を示す図
【発明を実施するための形態】
【００１０】
（第１実施形態）
図１に示すように、本実施形態の負荷駆動装置１は、バッテリ電源２とグランドとの間にＮチャネルＭＯＳＦＥＴ３Ｈ＿１及び３Ｈ＿２の並列回路と、ＮチャネルＭＯＳＦＥＴ３Ｌ＿１及び３Ｌ＿２の並列回路とを直列接続してなる駆動トランジスタ部４を備えている。バッテリ電源２は駆動電源に相当する。駆動トランジスタ部４はハーフブリッジ回路を構成しており、ＦＥＴ３Ｈ及び３Ｌの共通接続点とグランドとの間には、負荷５が接続されている。ここで、負荷５は例えばＣＲ並列回路等であり、負荷駆動装置１はスイッチングレギュレータ，スイッチング電源回路として構成されている。ＦＥＴ３Ｈはハイサイド素子に相当し、ＦＥＴ３Ｌはローサイド素子に相当する。
【００１１】
バッテリ電源２には、抵抗素子６ａ及び６ｂの直列回路が並列に接続されており、負荷５には、抵抗素子７ａ及び７ｂの直列回路が並列に接続されている。各直列回路の共通接続点は、それぞれＡ／Ｄ変換器８，９の入力端子に接続されている。また、駆動トランジスタ部４の出力端子と負荷５とを接続する信号線には電流センサ１０が配置されている。電流センサ１０の出力端子は、オペアンプ，抵抗素子及びコンデンサで構成される積分回路１１を介してＡ／Ｄ変換器１２の入力端子に接続されている。
【００１２】
ここで、抵抗素子６及びＡ／Ｄ変換器８は駆動電圧検出部に相当する。抵抗素子７及びＡ／Ｄ変換器９は出力電圧検出部に相当する。また、電流センサ１０，積分回路１１及びＡ／Ｄ変換器１２は電流検出部に相当する。
【００１３】
Ａ／Ｄ変換器８，９及び１２の出力端子は、Ｔｒ素子数制御回路１３を構成する低損失素子数計算部１４の入力端子にそれぞれ接続されている。Ｔｒ素子数制御回路１３は駆動素子数決定部に相当する。また、低損失素子数計算部１４には、ＰＷＭ制御回路１５よりハイサイド及びローサイドのＰＷＭ信号ＰＷＭ−Ｈｉ及びＬｏが入力されている。低損失素子数計算部１４は、例えばマイクロコンピュータで構成されている。信号ＰＷＭ−Ｈｉは、ドライバ１６Ｈ＿１を介してＦＥＴ３Ｈ＿１のゲートに入力されていると共に、ＡＮＤゲート１７Ｈ及びドライバ１６Ｈ＿２を介してＦＥＴ３Ｈ＿２のゲートに入力されている。
【００１４】
低損失素子数計算部１４が出力する信号Ｃｕｌ＿ｓ−Ｈは、コンパレータ１８Ｈの非反転入力端子に与えられており、コンパレータ１８Ｈの反転入力端子には、基準電圧Ｖｓ−Ｈが与えられている。コンパレータ１８Ｈの出力端子はＤフリップフロップ１９Ｈの入力端子Ｄに接続されており、信号ＣＮ−Ｈを出力する。Ｄフリップフロップ１９Ｈのクロック端子Ｃには、信号ＰＷＭ−Ｈｉが遅延回路２０Ｈを介して与えられている。そして、Ｄフリップフロップ１９Ｈの出力端子Ｑは、ＡＮＤゲート１７Ｈの他方の入力端子に接続されている。上記の出力端子Ｑからは、信号Ｄｒ＿ｃ−Ｈが出力される。
【００１５】
また、低損失素子数計算部１４は、ローサイドに対応した信号Ｃｕｌ＿ｓ−Ｌを出力するが、ＦＥＴ３Ｌのゲートに至るまでの信号経路は、上述した信号Ｃｕｌ＿ｓ−Ｈと対称に構成されている。図１では、構成要素の符号「Ｈ」を「Ｌ」に置き換えたもので示しており、詳細な説明は省略する。以上において、ドライバ１６，ＡＮＤゲート１７及びＤフリップフロップ１９は、駆動回路２１を構成している。
【００１６】
次に、本実施形態の作用について説明する。図２は共通のフローチャートで示しているが、低損失素子数計算部１４は、ハイサイドスイッチであるＦＥＴ３ＨとローサイドスイッチであるＦＥＴ３Ｌとについて損失を個別に算出する。これは、各トランジスタ素子で寄生容量が異なる場合があるからである。算出する対象となる損失は、ターンオン時／ターンオフ時のスイッチング損失ＰＳＷ−ＯＮ／ＯＦＦ（Ｓ１，Ｓ２），導通損失に相当する定常損失Ｐ定常（Ｓ３）及びドライブ損失ＰＤｒ（Ｓ４）である。そして、これらの合計値として全損失Ｐａｌｌを求める（Ｓ５）。
【００１７】
スイッチング損失ＰＳＷは、下記の（１）〜（５）式で算出される。
ＰＳＷ＝ＰＳＷ−ＯＮ＋ＰＳＷ−ＯＦＦ            …（１）
ＰＳＷ−ＯＮ＝Ｖｏｕｔａｖ×ＩＬｔ１×ｔｒ    …（２）
ＰＳＷ−ＯＦＦ＝Ｖｏｕｔａｖ×ＩＬｔ２×ｔｆ    …（３）
ｔｒ＝｛Ｃｇｄ×（Ｖｉｎａｖ−Ｖｇ）＋Ｃｇｄ×Ｖｇ｝×chip／Ｉｇ＿ｏｎ…（４）
ｔf＝｛Ｃｇｄ×（Ｖｉｎａｖ−Ｖｇ）＋Ｃｇｄ×Ｖｇ｝×chip／Ｉｇ＿ｏff…（５）
Ｖｏｕｔ      ：出力電圧
Ｖｉｎ        ：入力電圧
ＩＬ          ：入力電流
ｔｒ          ：ゲートオン時間
ｔｆ          ：ゲートオフ時間
Ｃｇｄ          ：ゲート−ドレイン間静電容量
Ｃｇｓ          ：ゲート−ソース間静電容量
Ｖｇ            ：ゲート電圧
Ｉｇ＿ｏｎ        ：ゲートオン電流
Ｉｇ＿ｏｆｆ      ：ゲートオフ電流
Chip          ：同時に駆動されるトランジスタ素子数
【００１８】
尚、Ｖｏｕｔａｖ，Ｖｉｎａｖは、出力電圧，入力電圧の平均値であり、以下の（６），（７）式で算出される。これらについては、図３にも示している。
【数１】
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【００１９】
定常損失Ｐ定常は、以下の（８），（９）式で算出される。
Ｐ定常＝Ｒｏｎ×ＩＬａｖ２×ｔｏｎ    …（８）
Ｒｏｎ＝Ｒｏｆｆｓｅｔ×（chip）ｘ    …（９）
Ｒｏｎ          ：トランジスタのオン抵抗
ｔｏｎ          ：ＰＷＭ信号のオン時間
Ｒｏｆｆｓｅｔ    ：オフセット抵抗値
尚Ｒｏｆｆｓｅｔは、各トランジスタ素子のオン抵抗を算出するため、素子が形成されているチップについて計測されるオフセット抵抗値である。また、（９）式中の「ｘ」は、同様にオン抵抗を算出又は測定するため、ＦＥＴ３Ｈ，３Ｌがそれぞれ形成されているチップについて設定されるパラメータである。
【００２０】
ドライブ損失ＰＤｒは、以下の（１０）式で算出される。
ＰＤｒ＝｛Ｃｇｄ×（Ｖｉｎａｖ−Ｖｇ）＋Ｃｇｄ×Ｖｇ｝×chip×Ｖｇ  …（１０）
そして、全損失Ｐａｌｌは、トランジスタ素子数chipにより変化するため最小値を算出する（Ｓ６）。その最小値に対応する信号Ｃｕｌ＿ｓ−Ｈ，Ｌであり、この時点でこれらの信号が出力される。そして、コンパレータ１８Ｈ，１８Ｌの比較動作により、前記最小値に対応する駆動素子数が、ハイサイド，ローサイドのそれぞれについて決定される（Ｓ７）。
【００２１】
以下、図４に示すように、出力電流ＩＬが増加する過程において、低損失素子数計算部１４が出力する信号Ｃｕｌ＿Ｈは、コンパレータ１８Ｈにより基準電圧Ｖｓ−Ｈと比較される。時点（１）において信号Ｃｕｌ＿Ｈが基準電圧Ｖｓ−Ｈを上回ると、信号ＣＮ−Ｈのレベルがローからハイに変化する。この信号ＣＮ−Ｈは、Ｄフリップフロップ１８Ｈにおいて、信号ＰＷＭ−Ｈｉを遅延回路２０Ｈで遅延させた信号ＳＩＧ−Ｈにより同期化され、時点（２）で信号Ｄｒ＿ｃ−Ｈがハイレベルになる。信号ＰＷＭ−Ｈｉ及び信号Ｄｒ＿ｃ−Ｈの双方がハイレベルを示すと、ゲート信号Ｖｇ−Ｈ＿２が出力されてＦＥＴ３Ｈ＿２がＦＥＴ３Ｈ＿１と同時にオンされるようになる。
【００２２】
また、時点（３）では、信号Ｃｕｌ＿Ｌが基準電圧Ｖｓ−Ｌを上回ると、信号ＣＮ−Ｌのレベルがローからハイに変化する。信号ＣＮ−Ｌは、信号ＳＩＧ−Ｌにより同期化され、時点（３）で信号Ｄｒ＿ｃ−Ｌがハイレベルになる。時点（４）で信号ＰＷＭ−Ｌｏ及び信号Ｄｒ＿ｃ−Ｌの双方がハイレベルを示すとゲート信号Ｖｇ−Ｌ＿２が出力されて、ＦＥＴ３Ｌ＿２がＦＥＴ３Ｌ＿１と同時にオンされる。
【００２３】
一方、出力電流ＩＬが減少する過程において、時点（５）で信号Ｃｕｌ＿Ｌが基準電圧Ｖｓ−Ｌを下回ると信号ＣＮ−Ｌのレベルがハイからローに変化し、同期化された信号Ｄｒ＿ｃ−Ｌがローレベルになる。すると、時点（６）で信号ＰＷＭ−Ｌｏがハイレベルを示した際にゲート信号Ｖｇ−Ｌ＿２は出力されず、再びＦＥＴ３Ｌ＿１のみがオンされるようになる。
【００２４】
以上のように本実施形態によれば、駆動トランジスタ部４は、ソース又はドレインが負荷５に共通に接続されるＦＥＴ３Ｈ＿１，２及び３Ｌ＿１，２を有し、Ｔｒ素子数制御回路１３は、駆動電源電圧Ｖｉｎ，負荷５に印加される出力電圧Ｖｏｕｔ及び負荷５に通電される電流ＩＬに基づいて駆動回路２１により同時に駆動するＦＥＴ３の数を決定し、駆動回路２１は複数のＦＥＴ３を選択的に駆動する。このように構成すれば、負荷５によって出力電圧や出力電流が大きく変化する場合でも、駆動トランジスタ部４において発生する各損失を適切に評価して最適な駆動素子数を選択することができる。
【００２５】
そして、Ｔｒ素子数制御回路１３は、電圧Ｖｉｎ，Ｖｏｕｔ及び電流ＩＬに基づいて、駆動トランジスタ部４における定常損失Ｐ定常，スイッチング損失ＰＳＷ及びドライブ損失ＰＤｒの合計値Ｐａｌｌを算出し、合計値Ｐａｌｌが最小となるようにトランジスタ素子数を決定する。したがって、各損失のバランスに応じて、トータルでの損失が最小となるように駆動素子数を選択できる。
【００２６】
また、Ｔｒ素子数制御回路１３は、定常損失Ｐ定常を算出する際に、電流センサ１０により検出される電流の最大値ＩＬｔ２と最小値ＩＬｔ１との平均値を参照するので、電流ＩＬが短時間内に大きく変化する場合でも、定常損失Ｐ定常を妥当に算出することができる。
【００２７】
また、駆動回路２１は、ＦＥＴ３に与えるゲート信号を、外部より入力されるＰＷＭ信号に同期して出力するので、損失の低減を考慮して決定した駆動素子数を、ＰＷＭ信号に同期して変更できる。
【００２８】
更に、Ｔｒ素子数制御回路１３は、前記損失の合計値ＰａｌｌをＦＥＴ３ＨとＦＥＴ３Ｌとのそれぞれについて個別に算出し、同時に駆動するトランジスタ素子数をそれぞれについて個別に決定する。したがって、ＦＥＴ３ＨとＦＥＴ３Ｌとの寄生容量がそれぞれ異なる場合でも、合計値Ｐａｌｌを精確に算出できる。加えて、負荷駆動装置１をスイッチング電源回路に適用することで、変換効率の高い電源回路を構成できる。
【００２９】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示すように、第２実施形態の負荷駆動装置２２は、第１実施形態の構成を、トランジスタ素子数が「３」以上であるｎ個に拡張した場合に対応した構成である。駆動トランジスタ部２３は、ハイサイド素子としてｎ個のＦＥＴ３Ｈ＿１，２，…，ｎと、ローサイド素子としてｎ個のＦＥＴ３Ｌ＿１，２，…，ｎとを備えている。
【００３０】
これに対応して、Ｔｒ素子制御回路２４は、ハイサイド，ローサイドのそれぞれに対応した素子数計算部２５Ｈ，２５Ｌと、それぞれｎ個のコンパレータ１８Ｈ＿１，２，…，ｎ及び１８Ｌ＿１，２，…，ｎとを備えている。また、駆動回路２６Ｈ，２６Ｌも、それぞれｎ個のＤフリップフロップ１９Ｈ，１９Ｌと、ＡＮＤゲート１７Ｈ，１７Ｌと、ドライバ１６Ｈ，１６Ｌとを備えている。そして、ハイサイド，ローサイド素子数計算部２５Ｈ，２５Ｌは、ハイサイド，ローサイドそれぞれのＦＥＴ３Ｈ＿１〜ｎと、ローサイド素子としてＦＥＴ３Ｌ＿１〜ｎとに対応して、信号Ｃｕｌ＿ｓ−Ｈ１〜ｎ，Ｃｕｌ＿ｓ−Ｌ１〜ｎを個別に計算して出力する。
以上のように構成される第２実施形態によれば、駆動トランジスタ部２３が「３」以上であるｎ個の素子数を備える構成についても対応できる。
【００３１】
（第３実施形態）
図６に示すように、第３実施形態は、第２実施形態の負荷駆動装置２２の構成要素を５つの半導体チップに分けて形成し、それらのチップを積層して構成した場合を示す。５つの半導体チップは、制御回路チップ３１，ドライバチップ３２Ｈ及び３２Ｌ，トランジスタチップ３３Ｈ及び３３Ｌである。制御回路チップ３１は、制御用チップに相当する。
【００３２】
図７〜図１０に示すように、制御回路チップ３１には、Ａ／Ｄ変換器８，９及び１２，ＰＷＭ制御回路１５，コンパレータ１８，ＡＮＤゲート１７及びＤフリップフロップ１９，Ｔｒ素子数制御回路２４が形成されている。ドライバチップ３２Ｈ及び３２Ｌには、それぞれドライバ１６Ｈ＿１〜ｎ及び１６Ｌ＿１〜ｎが形成されている。トランジスタチップ３３Ｈ及び３３Ｌには、それぞれＦＥＴ３Ｈ＿１〜ｎと及びＦＥＴ３Ｌ＿１〜ｎが形成されている。
【００３３】
尚、図９に示すドライバチップ３２Ｈ及び３２Ｌの円形のパッドは、図６に示すように、その上層に配置される制御回路チップ３１とはんだパンプ３４を介して接続するためのパッドである。また、同正方形のパッドは、その下層に配置されるトランジスタチップ３３Ｈ及び３３Ｌとはんだパンプ３４を介して接続するためのパッドである。
【００３４】
以上のように第３実施形態によれば、駆動トランジスタ部２３が形成されているトランジスタチップ３３Ｈ及び３３Ｌと、ドライバ１６Ｈ及び１６Ｌが形成されているドライバチップ３２Ｈ及び３２Ｌと、Ｔｒ素子数制御部２４が形成されている制御回路チップ３１とを備え、トランジスタチップ３３を最下層に配置し、その上層にドライバチップ３２を配置し、最上層に制御回路チップ３１を配置するように積層し、これらの各チップ間をはんだバンプ３４により接続した。したがって、負荷駆動装置２２を３次元的なチップ構造によりコンパクトに構成できる。
【００３５】
（第４実施形態）
図１１に示すように、第４実施形態は、第２実施形態の負荷駆動装置２２の構成を、三相モータ４１を駆動するインバータ装置４２に適用した場合を示す。負荷駆動装置２２における駆動トランジスタ部２３を、ハイサイド，ローサイドについてそれぞれ２３Ｈ，２３Ｌとする。インバータ装置４２を構成するインバータ回路４３は、駆動トランジスタ部２３Ｈ，２３Ｌをそれぞれ３個ずつ使用し、それらを三相ブリッジ接続して構成されている。
【００３６】
インバータ回路４３の各相出力端子は、例えば誘導モータであるモータ４１の各相巻線の一端にそれぞれ接続されている。両者間の配線部には、電流センサ１０ｕ，１０ｖ，１０ｗが配置されており、これらにより出力されるセンサ信号は、電流検出回路４４を介してＴｒ素子数制御回路２４に入力されている。電流検出回路４４は、積分回路１１及びＡ／Ｄ変換器１２に相当する構成である。また、上記各相の配線は、電圧検出回路４５の各相入力端子に接続されており、電圧検出回路４５より出力される信号は、Ｔｒ素子数制御回路２４に入力されている。電圧検出回路４５は、分圧抵抗７及びＡ／Ｄ変換器９に相当する構成である。
【００３７】
インバータ装置４２を構成する制御部４６はベクトル制御演算を行い、ＰＷＭ制御回路１５に三相電圧指令を出力する。ベクトル制御演算部４７及び滑り周波数演算部４８には、図示しない他の演算機能部により生成されたｄ軸，ｑ軸電圧指令Ｖｄ＊，Ｖｑ＊が入力されている。ロータ回転周波数演算部４９には、同じく他の演算機能部により生成されたｄ軸，ｑ軸電流指令Ｉｄ＊，Ｉｑ＊が入力されている。
【００３８】
座標変換器５０には、電圧検出回路４５の出力信号が入力されており、座標変換器５０は、ｕｖｗ／αβ座標変換や、αβ／ｄｑ座標変換等の演算を行う。その演算結果は、ロータ回転周波数演算部４９に入力されている。ロータ回転周波数演算部４９は、各入力信号に基づいてモータ４１のロータ回転周波数を演算すると、その演算結果を加算器５１に入力する。加算器５１は、前記演算結果と滑り周波数演算部４８により演算されたモータ４１の滑り周波数とを加算して、ベクトル制御演算部４７，ロータ回転周波数演算部４９及び積分部５２に入力する。積分部５２は、入力される周波数を積分してモータ４１のロータ回転位置を求め、求めた回転位置をＰＷＭ制御回路１５及び座標変換器５０に入力する。
【００３９】
以上のように構成される第４実施形態によれば、駆動トランジスタ部２３を構成する各ＦＥＴ３を、インバータ回路４３を構成するスイッチング素子とした。これにより、インバータ装置４２による電力変換効率を向上させることができる。
【００４０】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
素子数の変更は、必ずしもＰＷＭ信号に同期して行う必要はない。
Ｔｒ素子数計算部１３及び２４については、各機能をソフトウェア，ハードウェアの何れにより実現するかは任意である。例えば、コンパレータ１８を用いた比較動作や、Ｄフリップフロップ１９を用いた同期動作をソフトウェアで実現しても良いし、低損失素子数計算部１４の機能をハードロジックで実現しても良い。
【００４１】
スイッチング素子としてのトランジスタは、ＮチャネルＭＯＳＦＥＴに限ることなく、ハイサイドにＰチャネルＭＯＳＦＥＴを用いても良いし、バイポーラトランジスタやＩＧＢＴ等を用いても良い。
第１実施形態の負荷駆動装置１に、第３実施形態の積層チップ構造を適用しても良い。
スイッチング電源回路やインバータ装置以外に適用しても良い。
【符号の説明】
【００４２】
１  負荷駆動装置、２  バッテリ電源、３  ＮチャネルＭＯＳＦＥＴ、４  駆動トランジスタ部、５  負荷、１０  電流センサ、１３  Ｔｒ素子数制御回路、１４  低損失素子数計算部、２１  駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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