(57)【要約】【課題】製造プロセスに起因するデバイス特性の変動の抑制を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の電極と、第１及び第２の電極との間の炭化珪素層と、ゲート電極と、ゲート絶縁膜と、第１及び第２の第１導電型領域とを有し、第１の第１導電型領域と第２の電極との間に第２の第１導電型領域が位置し、第２の第１導電型領域の第１導電型の不純物濃度が第１の第１導電型領域より高い第１導電型の第１の炭化珪素領域と、第１導電型及び第２導電型不純物を含む第２導電型の第２の炭化珪素領域と、第２の炭化珪素領域との間に第１の炭化珪素領域が位置し、第１導電型及び第２導電型不純物を含む第２導電型の第３の炭化珪素領域と、第１の電極と第２の炭化珪素領域との間に設けられた第１導電型の第４の炭化珪素領域と、第１の電極と第３の炭化珪素領域との間に設けられた第１導電型の第５の炭化珪素領域と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
前記第２の電極との間に前記炭化珪素層が位置するゲート電極と、
前記ゲート電極と前記炭化珪素層との間に設けられたゲート絶縁膜と、
前記ゲート電極と前記第２の電極との間の前記炭化珪素層内に設けられ、第１の第１導電型領域と第２の第１導電型領域とを有し、前記第１の第１導電型領域と前記第２の電極との間に前記第２の第１導電型領域が設けられ、前記第２の第１導電型領域の第１導電型の不純物濃度が前記第１の第１導電型領域の第１導電型の不純物濃度より高い第１導電型の第１の炭化珪素領域と、
前記炭化珪素層内に設けられ、第１導電型不純物及び第２導電型不純物を含む第２導電型の第２の炭化珪素領域と、
前記炭化珪素層内に設けられ、前記第２の炭化珪素領域との間に前記第１の炭化珪素領域が位置し、第１導電型不純物及び第２導電型不純物を含む第２導電型の第３の炭化珪素領域と、
前記第１の電極と前記第２の炭化珪素領域との間の前記炭化珪素層内に設けられ、前記第１の電極と接し、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第４の炭化珪素領域と、
前記第１の電極と前記第３の炭化珪素領域との間の前記炭化珪素層内に設けられ、前記第１の電極と接し、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第５の炭化珪素領域と、
を備える半導体装置。
【請求項２】
前記第３の炭化珪素領域が、第１の第２導電型領域と第２の第２導電型領域を備え、前記第１の第２導電型領域と前記第２の電極との間に前記第２の第２導電型領域が位置し、前記第１の第２導電型領域の第２導電型の不純物濃度と第１導電型の不純物濃度の差が、前記第２の第２導電型領域の第２導電型の不純物濃度と第１導電型の不純物濃度の差よりも大きく、
前記第４の炭化珪素領域が、第３の第２導電型領域と第４の第２導電型領域を備え、前記第３の第２導電型領域と前記第２の電極との間に前記第４の第２導電型領域が位置し、前記第３の第２導電型領域の第２導電型の不純物濃度と第１導電型の不純物濃度の差が、前記第４の第２導電型領域の第２導電型の不純物濃度と第１導電型の不純物濃度の差よりも大きい請求項１記載の半導体装置。
【請求項３】
前記第１の第１導電型領域が、前記第１の第２導電型領域と前記第３の第２導電型領域との間に位置し、
前記第２の第１導電型領域が、前記第２の第２導電型領域と前記第４の第２導電型領域との間に位置する請求項２記載の半導体装置。
【請求項４】
前記第１の炭化珪素領域が第３の第１導電型領域を有し、前記第２の第１導電型領域と前記第２の電極との間に前記第３の第１導電型領域が設けられ、前記第３の第１導電型領域の第１導電型の不純物濃度が前記第２の第１導電型領域の第１導電型の不純物濃度よりも高い請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第２の炭化珪素領域と前記第４の炭化珪素領域との間に設けられ、前記ゲート絶縁膜と接する第２導電型の第６の炭化珪素領域と、
前記第３の炭化珪素領域と前記第５の炭化珪素領域との間に設けられ、前記ゲート絶縁膜と接する第２導電型の第７の炭化珪素領域とを、
更に備える請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第２の炭化珪素領域及び前記第３の炭化珪素領域に含まれる前記第１導電型不純物が窒素（Ｎ）であり、前記第２の炭化珪素領域及び前記第３の炭化珪素領域に含まれる前記第２導電型不純物がアルミニウム（Ａｌ）である請求項１乃至請求項５いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗を低減する構造として、スーパージャンクション（以下、ＳＪと称する）構造がある。ＳＪ構造は、ドリフト層内にピラー状のｎ型領域とｐ型領域を繰り返し交互に配置する。
【０００４】
ＳＪ構造では、ｎ型領域とｐ型領域に含まれるチャージ量（不純物量）を等しくする。ＭＯＳＦＥＴのオフ時には、縦方向に伸びるｐｎ接合から横方向に空乏層を伸ばす。ｎ型領域とｐ型領域の両方を空乏化させることにより高い耐圧が実現できる。一方、ＭＯＳＦＥＴのオン時には、高い濃度のｎ型領域を通して電流を流すことでオン抵抗を低減する。ＳＪ構造により高い耐圧の維持とオン抵抗の低減の両立が可能となる。
【０００５】
ＳＪ構造を備えたＭＯＳＦＥＴでは、製造プロセスの揺らぎにより、ｎ型領域又はｐ型領域の不純物濃度が揺らぐと、耐圧やアバランシェ耐量等のデバイス特性が変動する。したがって、製造プロセスに起因するデバイス特性の変動が抑制されたＭＯＳＦＥＴの実現が期待される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１７４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、製造プロセスに起因するデバイス特性の変動の抑制を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、前記第２の電極との間に前記炭化珪素層が位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に設けられたゲート絶縁膜と、前記ゲート電極と前記第２の電極との間の前記炭化珪素層内に設けられ、第１の第１導電型領域と第２の第１導電型領域とを有し、前記第１の第１導電型領域と前記第２の電極との間に前記第２の第１導電型領域が設けられ、前記第２の第１導電型領域の第１導電型の不純物濃度が前記第１の第１導電型領域の第１導電型の不純物濃度より高い第１導電型の第１の炭化珪素領域と、前記炭化珪素層内に設けられ、第１導電型不純物及び第２導電型不純物を含む第２導電型の第２の炭化珪素領域と、前記炭化珪素層内に設けられ、前記第２の炭化珪素領域との間に前記第１の炭化珪素領域が位置し、第１導電型不純物及び第２導電型不純物を含む第２導電型の第３の炭化珪素領域と、前記第１の電極と前記第２の炭化珪素領域との間の前記炭化珪素層内に設けられ、前記第１の電極と接し、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第４の炭化珪素領域と、前記第１の電極と前記第３の炭化珪素領域との間の前記炭化珪素層内に設けられ、前記第１の電極と接し、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第５の炭化珪素領域と、を備える。
【図面の簡単な説明】
【０００９】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の製造途中の模式断面図。
【図３】実施形態の半導体装置の製造途中の模式断面図。
【図４】実施形態の半導体装置の製造途中の模式断面図。
【図５】実施形態の半導体装置の製造途中の模式断面図。
【図６】実施形態の半導体装置の製造途中の模式断面図。
【図７】実施形態の半導体装置の製造途中の模式断面図。
【図８】実施形態の半導体装置の製造途中の模式断面図。
【図９】実施形態の半導体装置の製造途中の模式断面図。
【図１０】実施形態の半導体装置の作用・効果の説明図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１１】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１２】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
【００１３】
（実施形態）
実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられた炭化珪素層と、第２の電極との間に炭化珪素層が位置するゲート電極と、ゲート電極と炭化珪素層との間に設けられたゲート絶縁膜と、ゲート電極と第２の電極との間の炭化珪素層内に設けられ、第１の第１導電型領域と第２の第１導電型領域とを有し、第１の第１導電型領域と第２の電極との間に第２の第１導電型領域が設けられ、第２の第１導電型領域の第１導電型の不純物濃度が第１の第１導電型領域の第１導電型の不純物濃度より高い第１導電型の第１の炭化珪素領域と、炭化珪素層内に設けられ、第１導電型不純物及び第２導電型不純物を含む第２導電型の第２の炭化珪素領域と、炭化珪素層内に設けられ、第２の炭化珪素領域との間に第１の炭化珪素領域が位置し、第１導電型不純物及び第２導電型不純物を含む第２導電型の第３の炭化珪素領域と、記第１の電極と第２の炭化珪素領域との間の炭化珪素層内に設けられ、第１の電極と接し、第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第４の炭化珪素領域と、第１の電極と第３の炭化珪素領域との間の炭化珪素内に設けられ、第１の電極と接し記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第５の炭化珪素領域と、を備える。
【００１４】
図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１５】
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備える。
【００１６】
炭化珪素層１０内には、ｎ＋型のドレイン領域２４、ｎ型のバッファ領域２６、ｎ型のドリフト領域（第１の炭化珪素領域）２８、ｐ型の第１のｐ型ピラー領域（第２の炭化珪素領域）３０、ｐ型の第２のｐ型ピラー領域（第３の炭化珪素領域）３２、ｐ型の第１のボディ領域（第６の炭化珪素領域）３４、ｐ型の第２のボディ領域（第７の炭化珪素領域）３６、ｎ＋型の第１のソース領域（第４の炭化珪素領域）３８、ｎ＋型の第２のソース領域（第５の炭化珪素領域）４０、ｐ＋型の第１のボディコンタクト領域４２、及び、ｐ＋型の第２のボディコンタクト領域４４を備える。
【００１７】
ｎ型のドリフト領域（第１の炭化珪素領域）２８は、表面ｎ型領域２８ａ、第１のｎ型領域（第１の第１導電型領域）２８ｂ、第２のｎ型領域（第２の第１導電型領域）２８ｃ、及び、第３のｎ型領域（第３の第１導電型領域）２８ｄを有する。ドリフト領域２８内の第１のｎ型領域２８ｂ、第２のｎ型領域２８ｃ、及び、第３のｎ型領域２８ｄが、ｎ型のピラー領域を構成する。
【００１８】
ｐ型の第１のｐ型ピラー領域（第２の炭化珪素領域）３０は、第１のｐ型領域（第１の第２導電型領域）３０ａ、第２のｐ型領域（第２の第２導電型領域）３０ｂ、及び、第３のｐ型領域３０ｃを有する。
【００１９】
ｐ型の第２のｐ型ピラー領域（第３の炭化珪素領域）３２は、第１のｐ型領域（第３の第２導電型領域）３２ａ、第２のｐ型領域（第４の第２導電型領域）３２ｂ、及び、第３のｐ型領域３２ｃを有する。
【００２０】
ドリフト領域２８内のｎ型ピラー領域と、第１のｐ型ピラー領域３０、第２のｐ型ピラー領域３２がＳＪ構造の一部を構成する。第１のｐ型ピラー領域３０は、２個のｎ型ピラー領域で挟まれる。また、第２のｐ型ピラー領域３２も、２個のｎ型ピラー領域で挟まれる。ｎ型ピラー領域とｐ型ピラー領域とが炭化珪素層１０内に交互に配置され、ＳＪ構造を形成する。
【００２１】
炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
【００２２】
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
【００２３】
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
【００２４】
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００２５】
ｎ型のバッファ領域２６は、ドレイン電極１４との間にドレイン領域２４を挟んで設けられる。バッファ領域２６は、高濃度のドレイン領域２４上に低濃度のドリフト領域２８をエピタキシャル成長で形成する際に、ドリフト領域２８内の結晶欠陥密度を低減させる機能を備える。
【００２６】
ｎ型のバッファ領域２６のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。バッファ領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。バッファ領域２６のｎ型不純物の不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【００２７】
ｎ型のドリフト領域２８は、炭化珪素層１０内に設けられる。ドリフト領域２８は、ゲート絶縁膜１６とドレイン電極１４との間に設けられる。ドリフト領域２８は、バッファ領域２６上に設けられる。
【００２８】
ドリフト領域２８は、表面ｎ型領域２８ａ、第１のｎ型領域２８ｂ、第２のｎ型領域２８ｃ、及び、第３のｎ型領域２８ｄを有する。表面ｎ型領域２８ａはゲート絶縁膜１６に接する。表面ｎ型領域２８ａとドレイン電極１４との間に第１のｎ型領域２８ｂが設けられる。第１のｎ型領域２８ｂとドレイン電極１４との間に第２のｎ型領域２８ｃが設けられる。第２のｎ型領域２８ｃとドレイン電極１４との間に第３のｎ型領域２８ｄが設けられる。
【００２９】
ドリフト領域２８は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２８のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。
【００３０】
第１のｎ型領域２８ｂのｎ型不純物の不純物濃度は、表面ｎ型領域２８ａのｎ型不純物の不純物濃度よりも高い。第２のｎ型領域２８ｃのｎ型不純物の不純物濃度は、第１のｎ型領域２８ｂのｎ型不純物の不純物濃度よりも高い。第３のｎ型領域２８ｄのｎ型不純物の不純物濃度は、第２のｎ型領域２８ｃのｎ型不純物の不純物濃度よりも高い。ドリフト領域２８内のｎ型不純物濃度は、表面Ｐ１から裏面Ｐ２に向けて高くなっている。ドリフト領域２８内のｎ型不純物濃度は、深さ方向に高くなる。
【００３１】
ドリフト領域２８のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１８ｃｍ−３以下である。表面ｎ型領域２８ａのｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。第１のｎ型領域２８ｂのｎ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下である。第２のｎ型領域２８ｃのｎ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下である。第３のｎ型領域２８ｄのｎ型不純物の不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【００３２】
ドリフト領域２８の厚さは、例えば、５μｍ以上１５０μｍ以下である。
【００３３】
ｐ型の第１のｐ型ピラー領域３０は、炭化珪素層１０内に設けられる。第１のｐ型ピラー領域３０は、バッファ領域２６上に設けられる。また、第１のｐ型ピラー領域３０は、バッファ領域２６と接しないようにドリフト層２８内だけに設けてもよい。
【００３４】
第１のｐ型ピラー領域３０は、第１のｐ型領域３０ａ、第２のｐ型領域３０ｂ、及び、第３のｐ型領域３０ｃを有する。第１のｐ型領域３０ａとドレイン電極１４との間に第２のｐ型領域３０ｂが設けられる。第２のｐ型領域３０ｂとドレイン電極１４との間に第３のｐ型領域３０ｃが設けられる。
【００３５】
第１のｐ型ピラー領域３０は、ｎ型不純物及びｐ型不純物を含む。ｐ型不純物の不純物濃度は、ｎ型不純物の不純物濃度よりも高い。ｎ型不純物は、例えば、窒素（Ｎ）である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００３６】
第１のｐ型ピラー領域３０のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１８ｃｍ−３以下である。第１のｐ型ピラー領域３０のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。
【００３７】
第１のｐ型領域３０ａのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第２のｐ型領域３０ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。第２のｐ型領域３０ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第３のｐ型領域３０ｃのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。
【００３８】
第１のｐ型ピラー領域３０のｐ型不純物の深さ方向の不純物濃度は、略一定である。第１のｐ型ピラー領域３０のｐ型不純物の深さ方向の不純物濃度は、製造ばらつきの範囲内で一定である。第１のｐ型ピラー領域３０のｐ型不純物の不純物濃度の深さ方向のばらつきは、例えば、±２０％以内である。
【００３９】
ｐ型の第２のｐ型ピラー領域３２は、炭化珪素層１０内に設けられる。第２のｐ型ピラー領域３２は、バッファ領域２６上に設けられる。また、第２のｐ型ピラー領域３２は、バッファ領域２６と接しないようにドリフト層２８内だけに設けてもよい。
【００４０】
第２のｐ型ピラー領域３２と第１のｐ型ピラー領域３０との間に、ドリフト領域２８が位置する。第２のｐ型ピラー領域３２と第１のｐ型ピラー領域３０との間に、第１のｎ型領域２８ｂ、第２のｎ型領域２８ｃ、及び、第３のｎ型領域２８ｄが挟まれる。
【００４１】
第２のｐ型ピラー領域３２は、第１のｐ型領域３２ａ、第２のｐ型領域３２ｂ、及び、第３のｐ型領域３２ｃを有する。第１のｐ型領域３２ａとドレイン電極１４との間に第２のｐ型領域３２ｂが設けられる。第２のｐ型領域３２ｂとドレイン電極１４との間に第３のｐ型領域３２ｃが設けられる。
【００４２】
第１のｎ型領域（第１の第１導電型領域）２８ｂは、第１のｐ型領域（第１の第２導電型領域）３０ａと第１のｐ型領域（第３の第２導電型領域）３２ａとの間に位置する。また、第２のｎ型領域（第２の第１導電型領域）２８ｃは、第２のｐ型領域（第２の第２導電型領域）３０ｂと第２のｐ型領域（第４の第２導電型領域）３２ｂとの間に位置する。また、第３のｎ型領域（第３の第１導電型領域）２８ｄは、第３のｐ型領域３０ｃと第３のｐ型領域３２ｃとの間に位置する。
【００４３】
第２のｐ型ピラー領域３２は、ｎ型不純物及びｐ型不純物を含む。ｐ型不純物の不純物濃度は、ｎ型不純物の不純物濃度よりも高い。ｎ型不純物は、例えば、窒素（Ｎ）である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００４４】
第２のｐ型ピラー領域３２のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１８ｃｍ−３以下である。第２のｐ型ピラー領域３２のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。
【００４５】
第１のｐ型領域３２ａのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第２のｐ型領域３２ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。第２のｐ型領域３２ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第３のｐ型領域３２ｃのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。
【００４６】
第２のｐ型ピラー領域３２のｐ型不純物の深さ方向の不純物濃度は、略一定である。第２のｐ型ピラー領域３２のｐ型不純物の深さ方向の不純物濃度は、製造ばらつきの範囲内で一定である。第２のｐ型ピラー領域３２のｐ型不純物の不純物濃度の深さ方向のばらつきは、例えば、±２０％以内である。
【００４７】
第２のｐ型ピラー領域３２のｐ型不純物の不純物濃度と、第１のｐ型ピラー領域３０のｐ型不純物の不純物濃度は、略同一である。第２のｐ型ピラー領域３２のｐ型不純物の不純物濃度と、第１のｐ型ピラー領域３０のｐ型不純物の不純物濃度は、製造ばらつきの範囲内で同一である。
【００４８】
ｐ型の第１のボディ領域３４は、炭化珪素層１０内に設けられる。第１のボディ領域３４は、ソース電極１２とドリフト領域２８との間に設けられる。第１のボディ領域３４は、ソース電極１２と第１のｐ型ピラー領域３０との間に設けられる。第１のボディ領域３４は、ゲート絶縁膜１６に接する。第１のボディ領域３４は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００４９】
第１のボディ領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域３４のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下である。第１のボディ領域３４の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
【００５０】
ｐ型の第２のボディ領域３６は、炭化珪素層１０内に設けられる。第２のボディ領域３６は、ソース電極１２とドリフト領域２８との間に設けられる。第２のボディ領域３６は、ソース電極１２と第２のｐ型ピラー領域３２との間に設けられる。第２のボディ領域３６は、ゲート絶縁膜１６に接する。第２のボディ領域３６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００５１】
第２のボディ領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のボディ領域３６のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下である。第２のボディ領域３６の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
【００５２】
ｎ＋型の第１のソース領域３８は、炭化珪素層１０内に設けられる。第１のソース領域３８は、ソース電極１２と第１のｐ型ピラー領域３０との間に設けられる。第１のソース領域３８は、ソース電極１２と第１のボディ領域３４との間に設けられる。第１のソース領域３８は、ソース電極１２に接する。
【００５３】
第１のソース領域３８は、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域３８のｎ型不純物の不純物濃度は、ドリフト領域２８のｎ型不純物の不純物濃度よりも高い。
【００５４】
第１のソース領域３８のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域３８の深さは第１のボディ領域３４の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
【００５５】
ｎ＋型の第２のソース領域４０は、炭化珪素層１０内に設けられる。第２のソース領域４０は、ソース電極１２と第２のｐ型ピラー領域３２との間に設けられる。第２のソース領域４０は、ソース電極１２と第２のボディ領域３６との間に設けられる。第２のソース領域４０は、ソース電極１２に接する。
【００５６】
第２のソース領域４０は、例えば、リン（Ｐ）をｎ型不純物として含む。第２のソース領域４０のｎ型不純物の不純物濃度は、ドリフト領域２８のｎ型不純物の不純物濃度よりも高い。
【００５７】
第２のソース領域４０のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第２のソース領域４０の深さは第２のボディ領域３６の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
【００５８】
ｐ＋型の第１のボディコンタクト領域４２は、ソース電極１２と第１のボディ領域３４との間に設けられる。第１のボディコンタクト領域４２は、ソース電極１２に接する。第１のボディコンタクト領域４２のｐ型不純物の不純物濃度は、第１のボディ領域３４のｐ型不純物の不純物濃度よりも高い。
【００５９】
第１のボディコンタクト領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディコンタクト領域４２のｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００６０】
第１のボディコンタクト領域４２の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
【００６１】
ｐ＋型の第２のボディコンタクト領域４４は、ソース電極１２と第２のボディ領域３６との間に設けられる。第２のボディコンタクト領域４４は、ソース電極１２に接する。第２のボディコンタクト領域４４のｐ型不純物の不純物濃度は、第２のボディ領域３６のｐ型不純物の不純物濃度よりも高い。
【００６２】
第２のボディコンタクト領域４４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のボディコンタクト領域４４のｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００６３】
第２のボディコンタクト領域４４の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
【００６４】
ゲート電極１８は、ゲート絶縁膜１６上に設けられる。ゲート電極１８と、ドレイン電極１４との間には、炭化珪素層１０が位置する。
【００６５】
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【００６６】
ゲート絶縁膜１６は、ゲート電極１８と炭化珪素層１０との間に設けられる。ゲート絶縁膜１６は、ゲート電極１８と第１のボディ領域３４との間に設けられる。ゲート絶縁膜１６は、ゲート電極１８と第２のボディ領域３６との間に設けられる。
【００６７】
ゲート絶縁膜１６は、例えば、シリコン酸化膜である。ゲート絶縁膜１６には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
【００６８】
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。層間絶縁膜２０は、ソース電極１２とゲート電極１８との間に設けられる。
【００６９】
ソース電極１２は、第１のソース領域３８、第１のボディコンタクト領域４２、第２のソース領域４０、及び、第２のボディコンタクト領域４４に接する。ソース電極１２の第１のソース領域３８、第１のボディコンタクト領域４２、第２のソース領域４０、及び、第２のボディコンタクト領域４４と接する部分に、シリサイドを含むシリサイド領域（図示せず）が設けられる。
【００７０】
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。シリサイド領域は、金属シリサイドである。シリサイド領域は、例えば、チタンシリサイド又はニッケルシリサイドである。
【００７１】
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
【００７２】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
【００７３】
次に、実施形態のＭＯＳＦＥＴ１００の製造方法について説明する。図２〜図９は、実施形態の半導体装置の製造途中の模式断面図である。
【００７４】
最初に、ｎ＋型の炭化珪素基板１２４上に、ｎ型の第１の炭化珪素層１２６を形成する。第１の炭化珪素層１２６は、エピタキシャル成長により形成される。ｎ＋型の炭化珪素基板１２４は、ＭＯＳＦＥＴ１００のドレイン領域２４となる。第１の炭化珪素層１２６は、ＭＯＳＦＥＴ１００のバッファ領域２６となる。
【００７５】
次に、第１の炭化珪素層１２６上にｎ型の第２の炭化珪素層１２８ａを形成する（図２）。第２の炭化珪素層１２８ａは、エピタキシャル成長により形成される。
【００７６】
次に、マスク材１５０ａをマスクに、第２の炭化珪素層１２８ａにｐ型不純物としてアルミニウム（Ａｌ）をイオン注入する（図３）。マスク材１５０ａは、例えば、パターニングを施されたシリコン酸化膜である。
【００７７】
第２の炭化珪素層１２８ａにｐ型不純物を導入することにより、第３のｐ型領域３０ｃ及び第３のｐ型領域３２ｃが形成される。第３のｐ型領域３０ｃと第３のｐ型領域３２ｃの間の領域が、第３のｎ型領域２８ｄとなる。第３のｐ型領域３０ｃ及び第３のｐ型領域３２ｃには、ｎ型不純物とｐ型不純物の両方が含まれる。
【００７８】
次に、第２の炭化珪素層１２８ａ上にｎ型の第３の炭化珪素層１２８ｂを形成する（図４）。第３の炭化珪素層１２８ｂは、エピタキシャル成長により形成される。第３の炭化珪素層１２８ｂのｎ型不純物の不純物濃度は、第２の炭化珪素層１２８ａのｎ型不純物の不純物濃度よりも低い。
【００７９】
次に、マスク材１５０ｂをマスクに、第３の炭化珪素層１２８ｂにｐ型不純物としてアルミニウム（Ａｌ）をイオン注入する（図５）。マスク材１５０ｂは、例えば、パターニングを施されたシリコン酸化膜である。
【００８０】
ｎ型の第３の炭化珪素層１２８ｂにｐ型不純物を導入することにより、第２のｐ型領域３０ｂ及び第２のｐ型領域３２ｂが形成される。第２のｐ型領域３０ｂと第２のｐ型領域３２ｂの間の領域が、第２のｎ型領域２８ｃとなる。第２のｐ型領域３０ｂ及び第２のｐ型領域３２ｂには、ｎ型不純物とｐ型不純物の両方が含まれる。
【００８１】
次に、第３の炭化珪素層１２８ｂ上にｎ型の第４の炭化珪素層１２８ｃを形成する（図６）。第４の炭化珪素層１２８ｃは、エピタキシャル成長により形成される。第４の炭化珪素層１２８ｃのｎ型不純物の不純物濃度は、第３の炭化珪素層１２８ｂのｎ型不純物の不純物濃度よりも低い。
【００８２】
次に、マスク材１５０ｃをマスクに、第４の炭化珪素層１２８ｃにｐ型不純物としてアルミニウム（Ａｌ）をイオン注入する（図７）。マスク材１５０ｃは、例えば、パターニングを施されたシリコン酸化膜である。
【００８３】
ｎ型の第４の炭化珪素層１２８ｃにｐ型不純物を導入することにより、第１のｐ型領域３０ａ及び第１のｐ型領域３２ａが形成される。第１のｐ型領域３０ａと第１のｐ型領域３２ａの間の領域が、第１のｎ型領域２８ｂとなる。第１のｐ型領域３０ａ及び第１のｐ型領域３２ａには、ｎ型不純物とｐ型不純物の両方が含まれる。
【００８４】
次に、第４の炭化珪素層１２８ｃ上にｎ型の第５の炭化珪素層１２８ｄを形成する（図８）。第５の炭化珪素層１２８ｄは、エピタキシャル成長により形成される。第５の炭化珪素層１２８ｄのｎ型不純物の不純物濃度は、第４の炭化珪素層１２８ｃのｎ型不純物の不純物濃度よりも低い。
【００８５】
次に、図示しないマスク材を用いて、第５の炭化珪素層１２８ｄにｐ型不純物及びｎ型不純物をイオン注入する（図９）。ｐ型不純物及びｎ型不純物を第５の炭化珪素層１２８ｄに導入することにより、ｐ型の第１のボディ領域３４、ｐ型の第２のボディ領域３６、ｎ＋型の第１のソース領域３８、ｎ＋型の第２のソース領域４０、ｐ＋型の第１のボディコンタクト領域４２、及び、ｐ＋型の第２のボディコンタクト領域４４が形成される。第１のボディ領域３４と第２のボディ領域３６との間の領域が、表面ｎ型領域２８ａとなる。
【００８６】
その後、公知の製造方法により、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０が形成される。以上の製造方法により、実施形態のＭＯＳＦＥＴ１００が形成される。
【００８７】
以下、実施形態の半導体装置の作用及び効果について説明する。
【００８８】
ＳＪ構造を備えたＭＯＳＦＥＴでは、製造プロセスの揺らぎにより、ｎ型領域又はｐ型領域の不純物濃度が揺らぐ恐れがある。ｎ型領域又はｐ型領域の不純物濃度が揺らぐと、耐圧やアバランシェ耐量等のデバイス特性が変動する。したがって、製造プロセスに起因するデバイス特性の変動が抑制されたＭＯＳＦＥＴの実現が期待される。
【００８９】
図１０は、実施形態の半導体装置の作用・効果の説明図である。図１０は、ＳＪ構造において、横方向のｐ型不純物量（ｐ型チャージ量）とｎ型不純物量（ｎ型チャージ量）の比（ｐ／ｎ不純物量比）がばらついた場合の耐圧変動を模式的に示す。最も、耐圧の高くなるｐ／ｎ不純物量比を「Ｂｅｓｔ」とし、ｐ型不純物量が増える場合をプラス（＋）、ｎ型不純物量が増える方向をマイナス（−）で表す。
【００９０】
比較形態のＭＯＳＦＥＴは、ドリフト領域の深さ方向のｎ型不純物の不純物濃度が一定である。図１０に示すように、ｐ／ｎ不純物量比がプラス又はマイナス方向にふれると耐圧が低下する。
【００９１】
実施形態のＭＯＳＦＥＴ１００は、ドリフト領域の深さ方向のｎ型不純物の不純物濃度が、深くなるにつれて高くなる。ＭＯＳＦＥＴ１００のオフ時にソース電極とドレイン電極間に電圧を印加していくと、ｐｎ接合から横方向に伸びた空乏層は、ｎ型不純物の不純物濃度の低いソース側のｐ型ピラー領域間から接触を始める。その後、空乏層はドレイン側へと拡がる。
【００９２】
ドレイン側へ空乏層が広がることにより、ピラー領域の上下端での電界集中が弱まる。このため、アバランシェ降伏がピラー領域の下側、すなわち、ＳＪ構造のドレイン側で起こり易くなる。したがって、アバランシェ耐量を大きくする事が可能となる。
【００９３】
ドリフト領域の深さ方向のｎ型不純物の不純物濃度が深さ方向に高くなる構成により、図１０に示すように、耐圧の低下のｐ／ｎ不純物量比に対する依存性が、比較形態とくらべて小さくなる。これは、ピラー領域のｐ／ｎ不純物量比が変化しても、ピラー領域の上下端での電界集中が生じにくくなるためである。
【００９４】
したがって、製造プロセスに起因する耐圧の変動が小さくなる。よって、製造プロセスに起因するデバイス特性の変動が抑制されたＳＪ構造を備えるＭＯＳＦＥＴ１００が実現される。
【００９５】
また、実施形態のＭＯＳＦＥＴ１００は、第１のｐ型ピラー領域３０及び第２のｐ型ピラー領域３２が、ｐ型不純物に加え、ｎ型不純物を含む。ｐ型の炭化珪素は、ｎ型不純物が共存することによりＮ−Ａｌ−Ｎの３量体形成し、ｐ型不純物の活性化率が高くなる。したがって、ｎ型不純物が共存しない場合に比較してｐ型の炭化珪素の比抵抗が低下する。
【００９６】
したがって、実施形態のＭＯＳＦＥＴ１００では、抵抗の小さい第１のｐ型ピラー領域３０及び第２のｐ型ピラー領域３２が実現できる。第１のｐ型ピラー領域３０及び第２のｐ型ピラー領域３２の抵抗が低くなるため、アバランシェ降伏が生じた際の正孔の引き抜きが促進される。したがって、スイッチング動作時の破壊電流(Ｌ負荷耐量)も向上し、アバランシェ耐量の高いＭＯＳＦＥＴ１００が実現される。
【００９７】
なお、活性化率を高くする観点から、ｎ型不純物が窒素（Ｎ）であり、ｐ型不純物がアルミニウム（Ａｌ）であることが望ましい。
【００９８】
なお、図１０において横軸がプラス側の領域では、スイッチング動作時のＭＯＳＦＥＴに突出した過電流が生じにくくなる。したがって、ドリフト領域の深さ方向のｎ型不純物の不純物濃度を深くなるにつれて高くして、ｐ／ｎ不純物量比をプラス側に設計することで、スイッチング動作時の破壊電流(Ｌ負荷耐量)も向上し、且つ、アバランシェ耐量の高いＭＯＳＦＥＴ１００が実現される。
【００９９】
また、製造プロセスに起因する耐圧の変動を更に小さくする観点から、第１のｐ型ピラー領域３０及び第２のｐ型ピラー領域３２中のｐ型濃度（ｐ型不純物濃度とｎ型不純物濃度の差）が、表面に向けて高くなることが望ましい。
【０１００】
実施形態では、第１のｐ型領域３０ａのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第２のｐ型領域３０ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。第２のｐ型領域３０ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第３のｐ型領域３０ｃのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。したがって、第１のｐ型ピラー領域３０のｐ型濃度は、表面に向けて高くなる
【０１０１】
また、実施形態では、第１のｐ型領域３２ａのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第２のｐ型領域３２ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。第２のｐ型領域３２ｂのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差は、第３のｐ型領域３２ｃのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差よりも大きい。したがって、第２のｐ型ピラー領域３２のｐ型濃度は、表面に向けて高くなる
【０１０２】
以上、実施形態によれば、製造プロセスに起因するデバイス特性の変動の抑制を可能とするＭＯＳＦＥＴ１００を提供することが可能となる。更に、アバランシェ耐量の高いＭＯＳＦＥＴ１００を提供することが可能となる。
【０１０３】
実施形態では、ドリフト領域２８の深さ方向のｎ型不純物の不純物濃度が、不連続に変化する場合を例に説明したが、ドリフト領域２８の深さ方向のｎ型不純物の不純物濃度が連続的に変化しても構わない。
【０１０４】
実施形態では、プレーナゲート型のＭＯＳＦＴ１００を例に説明したが、ゲート電極が炭化珪素層に形成されたトレンチ内に設けられるトレンチゲート型のＭＯＳＦＥＴに本発明を適用することが可能である。
【０１０５】
実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
【０１０６】
実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
【０１０７】
実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
【０１０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０９】
１０      炭化珪素層
１２      ソース電極（第１の電極）
１４      ドレイン電極（第２の電極）
１６      ゲート絶縁膜
１８      ゲート電極
２８      ｎ型のドリフト領域（第１の炭化珪素領域）
２８ｂ    第１のｎ型領域（第１の第１導電型領域）
２８ｃ    第２のｎ型領域（第２の第１導電型領域）
２８ｄ    第３のｎ型領域（第３の第１導電型領域）
３０      ｐ型の第１のｐ型ピラー領域（第２の炭化珪素領域）
３０ａ    第１のｐ型領域（第１の第２導電型領域）
３０ｂ    第２のｐ型領域（第２の第２導電型領域）
３２      ｐ型の第２のｐ型ピラー領域（第３の炭化珪素領域）
３２ａ    第１のｐ型領域（第３の第２導電型領域）
３２ｂ    第２のｐ型領域（第４の第２導電型領域）
３４      ｐ型の第１のボディ領域（第６の炭化珪素領域）
３６      ｐ型の第２のボディ領域（第７の炭化珪素領域）
３８      ｎ＋型の第１のソース領域（第４の炭化珪素領域）
４０      ｎ＋型の第２のソース領域（第５の炭化珪素領域）
１００    ＭＯＳＦＥＴ（半導体装置）
【図１】
2017168666.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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