(57)【要約】【課題】低価格且つ高性能１．５トランジスタ型フラッシュメモリをメモリ領域外との高い親和性で実現する。【解決手段】半導体基板上に犠牲膜となる層を形成し、その一部にU字型の溝を設けその溝内に多層絶縁膜を設け、その中の絶縁膜は例えばシリコン窒化膜で電荷蓄積層とする。さらに多層絶縁膜の上部に電気抵抗の小さい材料を設け、制御ゲート線とする。さらに制御ゲート線の側面に絶縁膜を介して自己整合で選択ゲート線を形成する。隣り合う制御ゲート線と選択ゲート線の両端には半導体基板と逆の導電型の半導体領域を設けソースとドレインとする。以上により、ソースとドレインと、その間に制御ゲート線と選択ゲート線が隣り合う１．５トランジスタ型フラッシュメモリを形成する。制御ゲート線のMOS型トランジスタは、電荷蓄積層であるシリコン窒化膜に電荷の注入や除去がされることでトランジスタの閾値が変わり、不揮発性メモリセルとして働く。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上又はシリコン基板上のウェル上に犠牲膜を形成し、その犠牲膜にU字形状の溝を形成し、溝内に多層絶縁膜とその内側に制御ゲートが積層され、また制御ゲートに隣接して選択ゲートが形成され、多層絶縁膜の中の層に電荷蓄積層を有することを特徴とする不揮発性半導体メモリ。
【請求項２】
制御ゲートの形成を先に行い、その制御ゲートの側面に絶縁膜を介して自己整合で制御ゲートを作成することを特徴とする請求項１の不揮発性半導体メモリ。
【請求項３】
制御ゲートが、金属などの電気抵抗の低い材料で構成されていることを特徴とする請求項１の不揮発性半導体メモリで、金属としては、チタン、窒化チタン、タングステン、アルミ、銅などの材料があげられ、混合材料や複合膜での構成も可能とする。
【請求項４】
メモリセルアレイ内の制御ゲート線が、任意の数で接続されて共有化されていることを特徴とする請求項１の不揮発性半導体メモリ。
【請求項５】
メモリセルアレイ内のソース線が、任意の数で接続されて共有化されていることを特徴とする請求項１の不揮発性半導体メモリ。
【請求項６】
電荷蓄積層としてシリコン窒化膜, シリコン膜, 金属酸化膜, シリコン微粒子, 金属微粒子を用いることを特徴とする請求項１の不揮発性半導体メモリ。
【請求項７】
制御ゲート線の多層絶縁膜下の高さを選択ゲート線下端の高さに比べて、同じ高さ、もしくは制御ゲート線の方が約１００ｎｍ以下の範囲で低い、もしくは制御ゲート線の方が約１００ｎｍ以下の範囲で高いことを特徴とする請求項１の不揮発性半導体メモリ。
【請求項８】
素子分離領域部分の制御ゲート線下部を素子分離領域部分以外の部分に対して低くすることで、フラッシュメモリのメモリセルトランジスタのチャネル領域を半導体基板上部平面部分のみでなく素子分離領域の境界部上部側壁の一部も使用ことを特徴とする請求項１の不揮発性半導体メモリ。
【請求項９】
選択ゲート線、及び選択ゲート線下のゲート絶縁膜をメモリセルアレイ以外の他のトランジスタと同時形成することを特徴とする請求項１の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書き換え可能な不揮発性半導体記憶装置であるフラッシュメモリの構造とその読み出し、書き込みおよび消去法に関するものである。
【背景技術】
【０００２】
現在において様々なNOR型フラッシュメモリの提案や実用化がされている。図１６に示すように、主なフラッシュメモリの記憶素子として、フローティングゲートタイプ、シリコン上にシリコン窒化膜とその上下に絶縁膜を重ね、シリコン窒化膜に電荷を蓄積するフラッシュメモリのタイプ（以降SONOSと記す）の2種類が実用化されている（非特許文献１）。またフラッシュメモリの構造として、１トランジスタ、１．５トランジスタ、２トランジスタ及び３トランジスタ形状が実用化されている。それぞれ長所や短所が存在するが、セルサイズに注目すると１トランジスタに比べ、１．５トランジスタ２トランジスタ及び３トランジスタ形状は、トランジスタ数の増加によるセルサイズの増大という短所が存在する場合が多い。また１．５トランジスタ形状は、構造の複雑さに伴うコスト増が大きい。１トランジスタでのフローティングゲート型は一括消去のNOR型フラッシュメモリとしては広く使われているが、この構造は消去時に過消去を起こす可能性が高く、動作マージンが少ないという問題があった。
【０００３】
図１７に従来の１．５トランジスタ型SONOSフラッシュメモリの断面図を、図１８にそのメモリセルアレイの回路を示す（特許文献１）（非特許文献２）。図１８に示すメモリセル３０は、３層絶縁膜３３を備えたMOSトランジスタである制御ゲート線３２とゲート酸化膜上にMOSトランジスタである選択ゲート線３６が、隣り合いP型シリコン基板３１上に配置され、その両側にN型拡散層が形成されソース３４及びドレイン３５となっている。３層絶縁膜３３は基板側よりシリコン酸化膜３３−１、シリコン窒化膜３３−２、シリコン酸化膜３３−３の３層で構成されており、シリコン窒化膜３３−２が電荷蓄積層である。
【０００４】
図１８は、図１７のメモリセル３０を行列状に配置したメモリセルアレイ４０を示す。このメモリセルアレイの行列配置において、制御ゲート線３２と選択ゲート線３６とソース線３７は列方向に、ビット線３８は行方向に配置される。隣り合う制御ゲート線３２と選択ゲート線３６の横のソース３４とドレイン３５はそれぞれソース線３７とビット線３８に接続され、メモリセルアレイ４０は制御される。
【０００５】
メモリセル３０の書き込みにソース近傍のホットエレクトロン注入（以降、SSIと記す）を行う。その際にソース線３７におよそ５V、選択ビット線３８におよそ０V、制御ゲート３２におよそ１０V、選択ゲート線３６におよそ１Vの電圧を与えることで、選択ゲート線３６のソース側で高いエネルギーを持つ電子が発生し、その一部分が電荷蓄積層のシリコン窒化膜３３−２に注入され、制御ゲート線３２のトランジスタの閾値が正の方向に変化し実施される。
【０００６】
メモリセル３０の消去に価電子帯の電子の伝導帯へのトンネル現象（以降、BTBTと記す）を使用する。その際にソース線３７に４V以上の高電圧を与え、ドレイン３５は浮遊位又は０Vとし、制御ゲート線３２におよそ−５V、選択ゲート線３６におよそ０Vの電圧を与えることで、制御ゲート線３２のドレイン側で高いエネルギーを持つ電子と正孔が発生し、その一部の正孔が電荷蓄積層のシリコン窒化膜３３−２に注入され、制御ゲート線３２のトランジスタの閾値が負の方向に変化し実施される。
【０００７】
図１７に示す従来の１．５トランジスタ型SONOSフラッシュメモリでは、選択ゲート線の形成を先に行い、その選択ゲート線形状の横に自己整合で制御ゲート線を作成するため、選択ゲート線に制御ゲート線作成時の熱処理がかかってしまう。製造プロセスの複雑さを防ぐ事と製造コスト低減のために、選択ゲート線をメモリセルアレイ領域外の回路領域で使用される他トランジスタと同時に形成する場合、その他トランジスタに対しても同様に熱処理がかかってしまい、トランジスタ特性の悪化を伴う。またメモリセルアレイ領域外の回路領域で使用される他トランジスタの形成後にメモリセル用の３層絶縁膜３３や制御ゲート線３２を形成するため、メモリセルアレイ領域外の回路領域で使用される他トランジスタに影響の出ないように、その３層絶縁膜３３や制御ゲート線３２を周辺回路領域から除去する必要があり、複雑な製造プロセスとなっていた。また制御ゲート線と選択ゲート線のポリシリコン上に抵抗低減のために同時にシリコン金属膜層を作成していたが、その隣り合った制御ゲート線と選択ゲート線のショートのリスクが大きく製造の難しさも伴っていた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５４０８１１５号明細書
【非特許文献】
【０００９】
【非特許文献１】Hideto Hidaka. “Evolution of Embedded Flash Memory Technology for MCU”, in IEEE ICICDT 2011, Tech. dig.
【非特許文献２】Yoshiyuki Kawashima, Takashi Hashimoto, Ichiro Yamakawa “Investigation of the Data Retention Mechanism and Modeling for the High Reliability Embedded Split-Gate MONOS Flash Memory”, in IEEE IRPS 2015
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上の様に、従来技術ではフラッシュメモリ製造の難しさ複雑さ、他周辺トランジスタへの影響を伴っていた。本発明はこれらの問題点を解決した１．５トランジスタ型フラッシュメモリを提供する事を目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかるフラッシュメモリでは、図１９に示すようにメモリセル部Pウェル１上に犠牲膜となる酸化膜２４と窒化膜２５を形成し、その一部にPウェルシリコンを露出させる様にU字型の溝を設けその溝内に多層絶縁膜４を設け、その中間の絶縁膜はシリコン窒化膜で電荷蓄積層とする。多層絶縁膜４の上部に電気抵抗の小さい材料を堆積し、制御ゲート線５とする。図２０に示すように、制御ゲート線５の上に自己整合で絶縁膜１２を形成後、犠牲膜である窒化膜２５を除去する。図２１に示すように、犠牲膜である酸化膜２４の除去後ゲート絶縁膜６を形成し、絶縁膜１２を上部に備えた制御ゲート線５の側面に自己整合でゲート絶縁膜６上にゲート線７と７′を形成する。図２２に示すように、ゲート線７′部を除去して選択ゲート線７のみを残す。隣り合う制御ゲート線５と選択ゲート線７の両端にはメモリセル部Pウェル１と逆の導電型の半導体領域３−１と３−２を設けソースとドレインとする。以上により、ソースとドレインと、その間に制御ゲート線５と選択ゲート線７が隣り合う２つの並列したMOSトランジスタが形成され１つのメモリセルとなる。ゲート線７に直行する方向に素子分離用にメモリセル部Pウェル１上に素子分離領域が形成されている。又、素子分離領域を隔てた別の隣り合うメモリセル部にも同様に制御ゲート線５と選択ゲート線７とソースとドレインの拡散層が形成されていて、それぞれのドレイン、制御ゲート５と選択ゲート７の下のPウェル部は素子分離領域で電気的に絶縁されている。ゲート線は素子分離領域上で隔てられた両隣のメモリセル間で繋がっており、共有ゲート材となっている。それぞれの制御ゲート線５のMOS型トランジスタは、電荷蓄積層であるシリコン窒化膜に電荷の注入や除去がされることでトランジスタの閾値が変わり、不揮発性メモリセルとして働く。
【発明の効果】
【００１２】
図１９から図２２に示す製造方法の概略通り、制御ゲート線５を作成した後に自己整合で選択ゲート線７の作成となり、メモリセルアレイ領域外の周辺回路領域で使用される他トランジスタは、熱処理に伴うトランジスタの特性悪化などの影響がほぼ与えられない状態で選択ゲート線７と同時形成することが可能となる。
【００１３】
また図１９から図２２に示す製造方法の概略通り、制御ゲート線５を作成してから選択ゲート線７並びにメモリセルアレイ領域外の周辺回路領域で使用される他トランジスタを作成するので、メモリセルアレイ領域外の周辺回路領域で使用される他トランジスタへの製造プロセスの影響はほぼ無い状況となり、複雑であった１．５トランジスタのフラッシュメモリを簡単な製造プロセスで作成することが可能となる。
【００１４】
また従来は図１７の制御ゲート線３２はポリシリコンとシリコン金属膜の複合膜であったが、本発明では図１９から図２２に示す製造方法の概略通り、制御ゲート線５を全て金属とすることにより配線抵抗を下げることが可能となる。
【００１５】
また従来は図１７の制御ゲート線３２と選択ゲート線３６のポリシリコン上に同時に抵抗低減のためのシリコン金属膜層を作成していたので、その隣り合った制御ゲート線３２と選択ゲート線３６のショートのリスクが大きかったが、本発明では図１９から図２２に示す製造方法の概略通り、制御ゲート線５を金属層で作成した後に絶縁膜で覆い、その後でシリコン金属膜の層を含めた選択ゲート線７の作成となり、隣り合った制御ゲート線５と選択ゲート線７のショートのリスクが大きく下がる。
【００１６】
また図１９から図２２に示す製造方法の概略通り、制御ゲート線５のU字型の溝エッチングでのメモリセル部Pウェル１の表面部分のエッチング深さを意図的に調節出来るので、制御ゲート線５の多層絶縁膜下の高さと選択ゲート線７下の高さの関係も意図的に調整可能となる。この高さの調整により、フラッシュメモリの書き込みや消去や読み込みに対しての最適化が容易に可能となる。
【００１７】
また制御ゲート線５の横に選択ゲート線７を設置する事により、選択ゲート線７トランジスタによるソースとドレイン間のパンチスルー制御を可能となる。このことにより制御ゲート線５と選択ゲート線７のチャネル長を短く出来、メモリセル面積の縮小が可能となる。
【００１８】
また制御ゲート線５の横に選択ゲート線７を設置する事によるSSIメモリセルの書き込が可能となり、ビット線の低電圧化が可能となる。
【００１９】
また図１９から図２２に示す製造方法の概略通り、制御ゲート線５のU字型の溝エッチングの際に、素子分離領域部分を他の部分より意図的に高くしたり低くしたりすることが可能となる。このことにより、素子分離領域部分の制御ゲート線５下部と素子分離領域部分以外の部分に段差を作ることが可能となり、フラッシュメモリのメモリセルトランジスタのチャネル領域をメモリセル部Pウェル１上部平面部分のみでなく側面も使用することが出来、セルトランジスタの電流増加によるデータの読み込み速度の向上が可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明のメモリセルアレイの基本構造を示す鳥瞰図。
【図２】図１に付随するメモリセルアレイの鳥瞰図であって、素子分離領域部分において制御ゲート線下部が素子分離領域以外の部分より低くなっている形態を示す。
【図３】図１、図２に対応する平面図。
【図４】図１、図２、図３に対応するメモリセルアレイの回路図。
【図５】図４に付随するメモリセルアレイの回路図。
【図６】図４、図５に付随するメモリセルアレイの回路図。
【図７】図３のA−A’断面図。
【図８】図３のB−B’断面図。
【図９】図８に付随する図３のB−B’断面図であって、素子分離領域部分において制御ゲート線下部が素子分離領域以外の部分より低くなっている形態を示す。
【図１０】図３のC−C’断面図。
【図１１】図３のD−D’断面図。
【図１２】図１１に付随する図３のD−D’断面図であって、素子分離領域部分において制御ゲート線下部が素子分離領域以外の部分より低くなっている形態を示す。
【図１３】図３のE−E’断面図。
【図１４】図３のF−F’断面図。
【図１５】本発明のメモリセルアレイ領域及び周辺回路領域のウェル構造を示す。
【図１６】従来例のメモリセルの種類を示す図
【図１７】従来例のメモリセルの断面図
【図１８】図１７に対応する従来例の回路図
【図１９】本発明のフラッシュメモリの製造方法の概略１
【図２０】本発明のフラッシュメモリの製造方法の概略２
【図２１】本発明のフラッシュメモリの製造方法の概略３
【図２２】本発明のフラッシュメモリの製造方法の概略４
【図２３】表１、表２に対応する回路図
【発明を実施するための形態】
【００２１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また以下においてフラッシュメモリを例として説明しているが、本発明はそれに限定するものでない。また本明細書の説明において開示された実施形態に限定するものでもない。
（実施形態）
【００２２】
図１、図２は本発明のメモリセルアレイの構造を示す鳥瞰図である。又図３はその平面図を示す。メモリセル部Pウェル１に素子分離領域２が形成され、次に制御ゲート線５をU字型で形成し、その次にその制御ゲート線５の横に選択ゲート線７を自己整合にて形成する。隣り合う制御ゲート線５と選択ゲート線７の横に、ソース及びドレイン領域としてN型拡散層３が形成される。このN型拡散層３が各メモリセルのドレインとしてビットコンタクトN型拡散層３−１あるいはソースとしてソースコンタクトN型拡散層３−２となる。各制御ゲート線５下の多層絶縁膜４下の高さがN型拡散層３表面とほぼ同じ高さで形成される場合である図１と、素子分離領域２において各制御ゲート線５下の多層絶縁膜４下の高さが素子分離領域以外の部分より低い高さで形成される場合である図２の両方が存在する。素子分離領域２は隣り合う制御ゲート線５と選択ゲート線７に対し直行するように線状に設けられ、N型拡散層３−１あるいは３−２を隣接メモリセルのそれと各々分離する。又多層絶縁膜４が制御ゲート線５の側面と下部を覆う形状となっている。多層絶縁膜４は例えば３層の絶縁膜から成り、第２層目の絶縁膜はメモリセルの電荷蓄積層として、正ないし負の電荷を蓄積する。
【００２３】
図１５にメモリセルアレイと周辺回路部を内包したシリコン基板の構造を示す。周辺回路部はP型シリコン基板１６上に形成される。メモリセルアレイ領域はP型シリコン基板１６上にメモリセル部Nウェル１７を設け、その内部にメモリセル部Pウェル１を設ける。メモリセルはメモリセル部Pウェル１上に形成する。P型シリコン基板表面１６の電位はP型シリコン基板コンタクト用P型拡散層２０経由で与え、メモリセル部Nウェル１７の電位はメモリセル部Nウェル部コンタクト用N型拡散層１８経由で与え、メモリセル部Pウェル１の電位はメモリセル部Pウェル部コンタクト用P型拡散層１９経由で与える。またメモリセル部Pウェル１とメモリセル部Nウェル１７に正電位を与えない場合、又はP型シリコン基板１６に負電位が与えられることがない場合は、図１５に示すウェル構造を省略して、P型シリコン基板１６にメモリセルを形成する事も可能である。また本明細書では周辺回路部にNウェル、Pウェルの無い構造を明記しているが、それに限定するものではなく、周辺回路の必要性によってNウェル、Pウェルを設ける事に制約はしない。
【００２４】
図３にビット線９とソース線１１の配線を含めた平面図を示す。破線で囲まれた箇所が１メモリセルの領域となる。ビット線９とソース線１１は互いに直行して走る金属配線であり、N型拡散層３より上部に位置し、ビット線９の金属配線とソース線１１の金属配線は異なる層となる。ビット線コンタクト８は各メモリセルのN型拡散層３−１と接続しビット線９との間を電気的に接続する。ソース線コンタクト１０は各メモリセルの他のN型拡散層３−２と接続しソース線１１との間を電気的に接続する。隣り合う制御ゲート線５と選択ゲート線７とソース線１１は平行に走り、ビット線９とは直行する。素子分離領域２はビット線９と平行である。
【００２５】
図４に、図３に対応するメモリセルアレイの回路図を示す。（図４は図３を９０度回転したものになっている。）複数のメモリセルが並びメモリセルアレイを形成し、破線で囲まれた領域が１つのメモリセル領域である。１つのメモリセル領域には、隣り合う制御ゲート線５と選択ゲート線７が存在する。メモリセルアレイには複数の隣り合う制御ゲート線５と選択ゲート線７が平行に走り、制御ゲート線５下のゲート絶縁膜は多層絶縁膜４である。多層絶縁膜４は例えば３層の絶縁膜から成り、第２層目の絶縁膜はメモリセルの電荷蓄積層として、正ないし負の電荷を蓄積できる。メモリセルトランジスタのビットコンタクトN型拡散層３−１はビット線９に接続しており、又ソースコンタクトN型拡散層はソース線１１に接続している。
【００２６】
図５は、図４に付随するメモリセルアレイの回路図である。図４で示した制御ゲート線５、選択ゲート線７、ビット線９、ソース線１１に接続されるメモリセルの周辺回路として、制御ゲート線５が制御ゲート線ディコーダー、選択ゲート線７が選択ゲート線ディコーダー、ビット線９がセンスアンプ及びビット線ディコーダー、ソース線１１がソース線ドライバーに接続することを示す。
【００２７】
図６は、図５に付随するメモリセルアレイの回路図であり、メモリセルアレイの各制御ゲート線５が接続されて共通化されていることを示す。実際に接続して共通化する制御ゲート線５の本数は、組み合わせとしての最小単位である２本から最大であるメモリセルアレイ内全てまで用途によって選択可能とする。また同様に、メモリセルアレイの各ソース線１１が接続されて共通化されていることも示す。実際に接続して共通化するソース線１１の本数は、組み合わせとしての最小単位である２本から最大であるメモリセルアレイ内全てまで用途によって選択可能とする。
【００２８】
図７に図３のA−A’の断面図を示す。メモリセル部Pウェル１の上に素子分離領域２がビット線９に平行に設けられているが、図７は素子分離領域２に並行する面で切った断面図になっている。制御ゲート線５の形状を元に自己整合で選択ゲート線７が形成され、制御ゲート線５と選択ゲート線７の間は多層絶縁膜４と多層絶縁膜と選択ゲート線間の絶縁膜１４で分離されている。この多層絶縁膜と選択ゲート線間の絶縁膜１４は省略することも可能とする。制御ゲート線５の下部と側壁に多層絶縁膜４があり、下部の多層絶縁膜４はゲート絶縁膜となる。選択ゲート線７の下部には選択ゲート線のゲート絶縁膜６がある。制御ゲート線５の上部には、制御ゲート線上絶縁膜１２がある。ビット線コンタクト８と選択ゲート線７の間には、ビットコンタクト側ゲート横絶縁膜１３−１があり、ソース線コンタクト１０と制御ゲート線５の間には、ソースコンタクト側ゲート横絶縁膜１３−２がある。ゲート横絶縁膜１３−１と１３−２は、各々別に、又は同時に省略することも可能とする。又Pウェル1上にN型拡散層３が設けられ、ビット線コンタクト８下がビットコンタクトN型拡散層３−１で、ビット線コンタクト８を介してビット線９に接続される。ソース線コンタクト１０下がソースコンタクトN型拡散層３−２で、ソース線コンタクト１０を介してソース線１１に接続される。N型拡散層３−１は選択ゲート線のゲート絶縁膜６と横方向で重なる構造となるが、この重なりの値や比率に限定はない。N型拡散層３−２は多層絶縁膜４と横方向で重なる構造となるが、この重なりの値や比率に限定はない。制御ゲート線５、選択ゲート線７、ソース線１１は平行に配置され、ビット線９、素子分離領域２と直行する配置となっている。配線間や素子間は、層間及び配線間の絶縁膜１５で絶縁されている。
【００２９】
図８及び図９に図３のB−B’の断面図を示す。図８及び図９は、素子分離領域２の断面図となる。図９は図８に付随する断面図であって、素子分離領域２部分において制御ゲート線５下部が素子分離領域２以外の部分より低くなっている形態を示す。この制御ゲート線５下部の低くなる値や比率に限定はない。
【００３０】
図１０に図３のC−C’の断面図を示す。図１２は選択ゲート線７上の面で切った断面図となっている。制御ゲート線５の形状を元に自己整合で形成された選択ゲート線７は、下部に選択ゲート線のゲート絶縁膜６を有する。
【００３１】
図１１及び図１２に図３のD−D’の断面図を示す。図１１及び図１２は、図１０に隣接する制御ゲート線５上の面で切った断面図となっている。制御ゲート線５は下部にゲート絶縁として多層絶縁膜４を有す。図１２は図１１に付随する断面図であって、素子分離領域２部分において制御ゲート線５下部が素子分離領域２以外の部分より低くなっている形態を示す。この制御ゲート線５下部の低くなる値や比率に限定はない。
【００３２】
図１３に図３のE−E’の断面図を示す。図１３は、図１１及び図１２に隣接するソース線１１上の面で切った断面図となっている。
【００３３】
図１４に図３のF−F’の断面図を示す。図１４は、図１０に隣接するビット線コンタクト８上の面で切った断面図となっている。
【００３４】
表１は本発明の動作を示す各ノードの電位の第１手法であり、消去、読み出しの動作モードの電位関係を示す。又表１に対応する回路図を図２３に示す。制御ゲート線−１とビット線−１が選択されている場合、すなわちメモリセルMC１１が選択されている場合を示す。本表１の書き込み方式はSSI書込みで、消去方式はBTBT消去で、図２３の回路は共通ソース線方式と呼ばれる。
【００３５】
（表１）本発明の動作を示す各ノードの電位の第１手法。
2017139336.tif 000003
【００３６】
書き込みでは、図２３の制御ゲート線−１とビット線−１の交点のメモリセルMC１１が選択的に電荷蓄積層４−２に電子注入されて書き込まれ、他のメモリセルMC１２、MC２１およびMC２２の電荷蓄積層には電子注入されず書き込まれない。図２３において、ビット線−１には書き込みのための電位VBLP1を印加し、ビット線−２には書き込まないために電位VBLP２を印加し、制御ゲート線−１と制御ゲート線−２には書込みのための電位VCGPを印加し、選択ゲート線−１には書き込みのための電位VSGP１を印加し、選択ゲート線−２には書き込まないために電位V SGP２を印加し、ソース線には書き込みのための電位VSLPを印加し、メモリセル部のPウェルにはVGNDPの電位を印加する。ここでVBLP１はおよそ０V〜１V、VBLP２はおよそ１V〜２V、VCGPはおよそ７V〜１２V、VSGP１はおよそ１V〜２V、VSGP２はおおよそ−２V〜０V、VSLPはおよそ４V〜７V、VGNDPはおよそ０Vが与えられる。選択されたメモリセルMC１１では制御ゲート線−１と選択ゲート線−１のトランジスタがオン状態となり、ビット線―１からソース線へ電子が流れる。その際高いソース線電位VSLPと高い制御ゲート線−１電位VCGP１と比較的低い選択ゲート線−１電位VSGP１の関係により、制御ゲート線−１と選択ゲート線−1間のメモリセル部Pウェル表面部分にて電子が加速され、すなわちSSIにより電子がある確率で高エネルギーとなり、ゲート絶縁膜のバンド障壁を超えて電荷蓄積層４−２に注入される。そのためメモリセルMC１１の制御ゲートのトランジスタの閾値が正の方向に変化し書き込みが実施される。メモリセルMC２１では選択ゲート線−１電位VSGP１に対してビット線−２電位VBLP2が同じもしくは高いので、選択トランジスタはオフ状態となる。メモリセルMC１２及びMC２２は選択ゲート線−２電位VSGP２によって選択トランジスタがオフ状態となる。故にこれらの３つの非選択のメモリセルMC２１、MC１２、MC２２は選択トランジスタがオフ状態のために電流は流れず、電子が電荷蓄積層４−２に注入されることはない。よって、非選択のメモリセルMC２１、MC１２、MC２２の制御ゲートのトランジスタの閾値はメモリセルMC１１への書き込みによって変化はしない。
【００３７】
表１と図２３において消去は４つのメモリセル一括で行われるものとして、ソース線を共通としている。図６での解説の通り、実際に接続して共通化するソース線の本数は、最小である２本から最大であるメモリセルアレイ内全てのまで用途によって選択可能とする。一括消去されるメモリセルはソース線が共通のものであり、よってメモリセルアレイ内において同時に消去するメモリセルの単位はソース線の共通化単位毎に選択可能となる。
【００３８】
消去では、共通化したソース線に接続したメモリセルが選択される。図２３の選択されたメモリセルMC１１、MC２１、MC１２、MC２２の電荷蓄積層４−２にBTBTにより正孔が注入されることにより、制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。図２３において、ビット線−１とビット線−２は消去のための電位VBLE1の印加もしくは浮遊電位とし、制御ゲート線−１と制御ゲート線−２は消去のための電位VCGE１を印加し、選択ゲート線−１と選択ゲート線−２は消去のための電位VSGE１を印加もしくは浮遊電位とし、ソース線には消去のための電位VSLE１を印加し、メモリセル部のPウェルにはVGNDEの電位を印加する。ここでVBLE１はおよそ０V、VCGE１はおよそ−３V〜−６V、VSGE１はおよそ０V、VSLE１はおよそ４V〜７V、VGNDEはおよそ０Vが与えられる。図２３の選択されたメモリセルMC１１、MC２１、MC１２、MC２２では、制御ゲート線−１と制御ゲート線−２の電位VCGE１、選択ゲート線−１と選択ゲート線−２の電位は選択トランジスタでチャネルがカットオフ出来るVSGE1もしくは浮遊電位にして、ソース線の電位VSLE１にBTBTを起こす以上の正電圧を印加することにより、制御ゲート線のソース線側で高いエネルギーを持つ電子と正孔が発生し、その一部の正孔が制御ゲート線−１と制御ゲート線−２の電位VCGE1がPウェル電位VGNDEより低いために電荷蓄積層のシリコン窒化膜４−２に注入され、制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。
【００３９】
図２３において選択メモリセルMC１１すなわち制御ゲート線−１とビット線−１の交点のメモリセルを読み出す場合は、ビット線−１には読み込みのための電位VBLを印加し、ビット線−２には読み込まないための電位VBLUの印加もしくは浮遊電位とし、制御ゲート線−１と制御ゲート線−２には読み込みのための電位VCGを印加し、選択ゲート線−１には読み込みのための電位VSGを印加し、選択ゲート線−２には読み込まないための電位V SGUを印加し、ソース線には読み込みのための電位VSLを印加し、メモリセル部のPウェルにはVGNDを印加する。この際、制御ゲート線−１と制御ゲート線−２を別電位とし、非選択の制御ゲート線−２を読み込まないための電位VCGUとすることも可能とする。ここでVBLはおよそ０．５V〜２V、VBLUはおよそ０V〜０．５V、VCGはおよそ０V〜３V、VCGUはおよそ−２V〜０V、VSGはおよそ１V〜２V、VSGUはおよそ−２V〜０V、VSLはおよそ０V〜０．５V、VGNDはおよそ０Vが与えられる。ここで、選択メモリセルMC１１の制御ゲートのトランジスタの閾値が制御ゲート線−１の電位VCGより低ければビット線−１からソース線へ電流が流れ、制御ゲートのトランジスタの閾値が制御ゲート線−１の電位VCGより高ければ電流は流れない。電流の有無に関しては、図５、図６に示す通り、ビット線に繋がるセンスアンプにて検知され、"0"、"１"の判定とともにデータとなる。ビット線−２はビット線ディコーダーにて非選択となっており、センスアンプに繋がることはなくデータ検知はされない。
【００４０】
表２は本発明の動作を示す各ノードの電位の第２手法であり、消去、読み出しの動作モードの電位関係を示す。又表２に対応する回路図を図２３に示す。
【００４１】
（表２）本発明の動作を示す各ノードの電位の第２手法
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【００４２】
表２の書き込み読み出しは表１と同じであり、表２での説明は省略する。表２と図２３において消去は４つのメモリセル一括で行われるとして記載している。FNトンネルで一括消去されるメモリセルはPウェルが共通なメモリセルアレイブロックであり、よって共通Pウェルのメモリセルアレイブロックの設定により、消去するメモリセルの数は選択可能となる。
【００４３】
消去では、Pウェルの共通化されてメモリセルが選択となる。図２３の選択されたメモリセルMC１１、MC２１、MC１２、MC２２の電荷蓄積層４−２内に保持されている電子が、トンネル効果により抜かれることで制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。図２３において、ビット線−１とビット線−２は消去のための電位VBLE２の印加もしくは浮遊電位とし、制御ゲート線−１と制御ゲート線−２は消去のための電位VCGE２を印加し、選択ゲート線−１と選択ゲート線−２は消去のための電位VSGE２の印加もしくは浮遊電位とし、ソース線には消去のための電位VSLE２の印加もしくは浮遊電位とし、メモリセル部のPウェルには消去のための電位VPWEを印加する。ここでVBLE２とVSGE２とVSLE２とVPWEはおよそ５V〜７V、VCGE２はおよそ−５V〜−８V が使用される。また、VBLE２とVSGE２とVSLE２とVPWEはおよそ０V且つVCGE２はおよそ−１０V〜−１５V の場合もある。図２３の選択されたメモリセルMC１１、MC２１、MC１２、MC２２では、制御ゲート線−１と制御ゲート線−２の電位VBLE２とPウェルの電位VPWE間の高い電圧差により電荷蓄積層４−２内に保持されている電子がトンネル効果によりPウェルに抜かれることで制御ゲートのトランジスタの閾値が負の方向に変化し消去が実施される。
【００４４】
図１９から図２２に、本発明のメモリセル製造方法概略の一例を示す。
【００４５】
図１９に示すように、先ずメモリセル部Pウェル１上に犠牲膜となる酸化膜２４と窒化膜２５を形成し、その一部にU字型の溝を設けその溝内に多層絶縁膜４を設け、その中の絶縁膜はシリコン窒化膜で電荷蓄積層とする。多層絶縁膜４の上部に電気抵抗の小さい材料を設け、制御ゲート線５とする。
【００４６】
図１９に続く図２０に示すように、制御ゲート線５の上に自己整合で絶縁膜１２を形成後、犠牲膜である窒化膜２５を除去する。
【００４７】
図２０に続く図２１に示すように、犠牲膜である酸化膜２４の除去後、絶縁膜１２を上部に備えた制御ゲート線５の形状を元に自己整合でゲート絶縁膜６上にゲート線７を形成する。
別の制御ゲート線５の作成手法として、自己整合を用いないで、周辺ゲートと同様の通常のゲート作成方法を用いるとの方法も可能とする。
【００４８】
図２１に続く図２２に示すように、ソース側のゲート線７を除去する事によって選択ゲート線７を形成する。隣り合う制御ゲート線５と選択ゲート線７の両端にはメモリセル部Pウェル１と逆の導電型の半導体領域を設けソースとドレインとする。この際、選択ゲート線７、及び選択ゲート線のゲート絶縁膜６を他のトランジスタものと共有化することか可能となる。
【００４９】
以上の実施形態の説明において、あくまでも値、材料、動作、回路は一般的なものであり、本発明の趣旨である構造と動作方法に対して限定を設けるものではない。
【００５０】
以上の実施形態において、ゲート絶縁膜５については３層の絶縁膜を例にして説明して来たが、本発明はこれに限らず、例えば、１層目の絶縁膜としても薄いシリコン酸化膜、シリコン窒化膜やアルミナ膜などを積層した多層絶縁膜を使用し、２層目の電荷蓄積層としてシリコン窒化膜の他、ハフニウム酸化膜やアルミナ膜あるいはそれらの積層膜を使用し、３層目の絶縁膜としてシリコン酸化膜の他、アルミナ膜やシリコン窒化酸化膜あるいはそれらの積層膜を使用する事ができる。さらに、他の高誘電率や低誘電率の絶縁膜を使用する事もできる。また、電荷蓄積層として、シリコン、金あるいは白金などの微粒子を絶縁膜中に分散させたナノクリスタルと言われる構造も使用できる。
【産業上の利用可能性】
【００５１】
高性能の１．５トランジスタ型フラッシュメモリを、低価格、他トランジスタとの高い親和性での提供が可能となる。
【符号の説明】
【００５２】
１  メモリセル部Pウェル
２  素子分離領域
３  N型拡散層
３−１  ビットコンタクトN型拡散層
３−２  ソースコンタクトN型拡散層
４  多層絶縁膜
４−１  １層目の絶縁膜
４−２  ２層目の絶縁膜で電荷蓄積層
４−３  ３層目の絶縁膜
５  制御ゲート線
６  選択ゲート線のゲート絶縁膜
７  選択ゲート線
８  ビット線コンタクト
９  ビット線
１０  ソース線コンタクト
１１  ソース線
１２  制御ゲート線上絶縁膜
１３  ゲート横絶縁膜
１３−１  ビットコンタクト側ゲート横絶縁膜
１３−２  ソースコンタクト側ゲート横絶縁膜
１４  多層絶縁膜と選択ゲート線間の絶縁膜
１５  層間及び配線間の絶縁膜
１６  P型シリコン基板
１７  メモリセル部Nウェル
１８  メモリセル部Nウェル部コンタクト用N型拡散層
１９  メモリセル部Pウェル部コンタクト用P型拡散層
２０  P型シリコン基板コンタクト用P型拡散層
２１  メモリセル部Nウェル電位
２２  メモリセル部Pウェル電位
２３  P型シリコン基板電位
２４  酸化膜
２５  窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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