(57)【要約】【課題】優れた電荷保持特性を実現する半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層ゲート電極との間に設けられ、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸を含む電荷蓄積層と、を備える。【選択図】図１
2017168670.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられ、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸を含む電荷蓄積層と、
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の低ビットコスト化を実現し、かつ、メモリ性能を上げる方法としては、メモリセルの寸法を微細化する方法が有力である。しかし、メモリセルの微細化は、技術的に困難になってきている。
【０００３】
そこで、電荷蓄積層に電荷蓄積分子を使うことが提唱されている。様々な分子構造や置換基を有する電荷蓄積分子を合成することが出来る。このため、電荷蓄積分子に所望の電気化学的性質を付与が出来る。また、電荷蓄積分子は、その構成単位も小さい。したがって、電荷蓄積分子を使うことにより、メモリセルの微細化を実現出来る可能性がある。
【０００４】
電荷蓄積層に電荷蓄積分子を使った半導体記憶装置では、電荷保持特性の更なる向上が望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００８／０１９１２５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、優れた電荷保持特性を実現する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられ、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸を含む電荷蓄積層と、を備える。 
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体記憶装置のメモリセル部の断面図。
【図２】第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。
【図３】第１の実施形態の電荷蓄積層に含まれるポリオキソ酸の一例を示す図。
【図４】第１の実施形態の半導体記憶装置のメモリセル部の拡大模式図。
【図５】第２の実施形態の半導体記憶装置のメモリセル部の断面図。
【図６】第３の実施形態の半導体記憶装置のメモリセル部の断面図。
【図７】第４の実施形態の半導体記憶装置の３次元概念図。
【図８】図７のＸＹ断面図
【図９】図７のＸＺ断面図。
【図１０】第４の実施形態の変形例１の半導体記憶装置の断面図。
【図１１】第４の実施形態の変形例２の半導体記憶装置の断面図。
【図１２】実施例と比較例の電荷保持特性を示す図。
【発明を実施するための形態】
【０００９】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１０】
本明細書中、部品等の相対的位置関係を示すために、「上」、「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１１】
以下、図面を参照しつつ実施形態を説明する。
【００１２】
（第１の実施形態）
本実施形態の半導体記憶装置は、半導体層と、制御ゲート電極（ゲート電極）と、半導体層と制御ゲート電極との間に設けられ、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸（ｐｏｌｙｏｘｏｍｅｔａｌａｔｅ：ＰＯＭ）を含む電荷蓄積層と、を備える。
【００１３】
本実施形態の半導体記憶装置は、半導体層と電荷蓄積層との間に設けられるトンネル絶縁層（第１の絶縁層）と、電荷蓄積層とゲート電極との間に設けられるブロック絶縁層（第２の絶縁層）を、更に備える。
【００１４】
本実施形態の半導体記憶装置は、トンネル絶縁層とブロック絶縁層の間に電荷蓄積層を備える。そして、電荷蓄積層は電荷蓄積分子を含む。電荷蓄積分子の分子構造が、イオン対化合物を含む。イオン対化合物は、負電荷を帯びるポリオキソ酸の分子ユニットと、正電荷を帯びたカウンターイオン（第１の陽イオン）のイオン対構造で構成される。
【００１５】
本実施形態の半導体記憶装置は、上記構成を備えることにより、ポリオキソ酸の分子ユニットが、電子を保持した状態と保持しない状態との、２つの安定した状態を実現する。したがって、電子が電荷蓄積層に安定して保持される。よって、メモリセルの電荷保持特性（データリテンション特性）が向上する。
【００１６】
図１は、本実施形態の半導体記憶装置のメモリセル部の断面図である。図２は本実施形態の半導体記憶装置のメモリセルアレイの回路図である。本実施形態の半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体記憶装置である。
【００１７】
図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のフローティングゲート構造のトランジスタであるメモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎでメモリセルアレイが構成される。メモリセルアレイにおいては、列方向、及び、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００１８】
メモリセルアレイにおいて、例えば、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、及び、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリング（メモリストリング）を構成している。
【００１９】
直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１１のソース領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１ｎのドレイン領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００２０】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎ、及び選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００２１】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。メモリセルトランジスタＭＣ１１、ＭＣ２１、・・・・・、ＭＣｍ１、メモリセルトランジスタＭＣ１２、ＭＣ２２、・・・・・、ＭＣｍ２、・・・・・・メモリセルトランジスタＭＣ１ｎ、ＭＣ２ｎ、・・・・・、ＭＣｍｎのそれぞれが制御ゲート電極に印加される動作電圧を制御するワード線ＷＬ１〜ＷＬｎで接続されている。
【００２２】
また、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤを備えている。
【００２３】
なお、図２のメモリセルアレイの周辺には、図示しないメモリセルアレイを制御する周辺回路が形成されている。
【００２４】
図１は、図２に示したメモリセルアレイ内の１つのメモリセル、例えば、図２中、点線で囲まれるメモリセルの断面を示している。本実施形態では、メモリセルのトランジスタが、電子をキャリアとするｎ型トランジスタである場合を例に説明する。
【００２５】
メモリセルは、例えば、ｐ型不純物を含むｐ型シリコンの半導体層１０上に形成される。そして、半導体層１０上のトンネル絶縁層（第１の絶縁層）１２、トンネル絶縁層１２上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁層（第２の絶縁層）１６、ブロック絶縁層１６上の制御ゲート電極（ゲート電極）１８を備えている。
【００２６】
制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【００２７】
電荷蓄積層１４はメモリセル情報として積極的に電荷を蓄積する機能を備える。トンネル絶縁層１２は、メモリセルの書き込み・消去時には、トンネリング現象により半導体層１０中のチャネル領域２４と電荷蓄積層１４との間での電子・正孔移動経路として機能する。トンネル絶縁層１２は、読み出し時・待機時にはトンネル絶縁層１２のバリアハイトにより、チャネル領域２４と電荷蓄積層１４との間での電子・正孔移動を抑制する機能を備える。ブロック絶縁層１６は、いわゆる電極間絶縁層であり、電荷蓄積層１４と制御ゲート電極１８との間の電子・正孔の流れをブロックする機能を備えている。
【００２８】
半導体層１０には、シリコンの他にも、シリコンジャーマナイド、ゲルマニウム、又は化合物半導体等を適用することも可能である。
【００２９】
トンネル絶縁層１２は、例えば酸化シリコン（ＳｉＯ２）膜である。トンネル絶縁層１２の材料としては、例示した酸化シリコンに限定されることはなく、酸化アルミニウム等、その他の絶縁層を適宜適用することが可能である。
【００３０】
トンネル絶縁層１２は、厚い方が、絶縁性が高くなり蓄積電荷がより逃げにくくなる。しかし、トンネル絶縁層１２が厚すぎると、半導体記憶装置自体の厚さが厚くなってしまい、望ましくない。そのため、トンネル絶縁層１２の厚さは、１０ｎｍ以下であることが望ましく、５ｎｍ以下であることがより望ましい。なお、上述の厚さは、全て物理膜厚である。
【００３１】
トンネル絶縁層１２は積層膜でも構わない。例えば、電荷蓄積層１４を構成する有機分子がトンネル絶縁層表面へ化学結合するために適した材料を積層することも可能である。例えば、酸化シリコン膜と酸化アルミニウム膜との積層膜が適用可能である。
【００３２】
電荷蓄積層１４は、電荷蓄積分子を含む。電荷蓄積層１４は、例えば、電荷蓄積分子の単分子層で構成されている。電荷蓄積層１４は、メモリセルの微細化及び特性の安定化の観点から、単分子層であることが望ましい。電荷蓄積層１４の厚さは、メモリセルを微細化する観点から２ｎｍ以下であることが望ましい。
【００３３】
ブロック絶縁層１６は、金属酸化物、例えば酸化ハフニウム（ＨｆＯ２）である。ブロック絶縁層１６は、上述の酸化ハフニウム以外にも、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン、酸化ジルコニウム、酸化チタン等の金属酸化物が用いられる。
【００３４】
ブロック絶縁層１６は、厚い方が、絶縁性が高くなり蓄積された電荷がより逃げにくくなる。しかし、厚すぎると半導体記憶装置自体の厚さが厚くなってしまい、望ましくない。そのため、ブロック絶縁層１６の厚さは、１０ｎｍ以下であることが望ましく、５ｎｍ以下であることがより望ましい。
【００３５】
ブロック絶縁層１６は、単層膜でも良く、積層膜でも良い。ブロック絶縁層１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される金属酸化膜である。
【００３６】
制御ゲート電極１８は、例えば不純物が導入されて導電性が付与された多結晶シリコンである。制御ゲート電極１８には、任意の導電材料を用いることが出来る。制御ゲート電極１８には、上述の多結晶シリコンの他にも、例えば、不純物が導入されて導電性が付与された非晶質シリコン等を用いることが可能である。また、制御ゲート電極１８には金属、合金、金属半導体化合物などが用いられてもかまわない。
【００３７】
ソース領域２０とドレイン領域２２は、例えば、ｎ型不純物を含むｎ型拡散層で形成されている。
【００３８】
電荷蓄積層１４に含まれる電荷蓄積分子は、陽イオンと陰イオンのイオン対構造を有するイオン対化合物を含む。電荷蓄積分子は、ポリオキソ酸の分子ユニットを陰イオンとして備える。また、ポリオキソ酸の分子ユニットの電荷を打消し、電気的中性の状態を保つカウンターイオンを陽イオン（第１の陽イオン）として備える。  
【００３９】
本実施形態のポリオキソ酸は、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸である。
【００４０】
本実施形態のポリオキソ酸は、例えば、式（１）で記述される化学構造を含む。
【００４１】
【化１】
2017168670.tif 000003
上記式（１）中、ｘ、ｙ、ｚは正の数であり、ｘは１以下、ｙは６以上１２以下、ｚは１２以上４０以下である。
【００４２】
本実施形態のポリオキソ酸は、例えば、式（２）で記述される化学構造を含む。
【００４３】
【化２】
2017168670.tif 000004
上記式（２）中、ｘ、ｙ、ｚは正の数である。
【００４４】
図３は、本実施形態の電荷蓄積層に含まれるポリオキソ酸の一例を示す図である。図３に示すポリオキソ酸は、（ＣｕＷ１２Ｏ４０）６−の化学組成を備える。図３に示すポリオキソ酸は、１個の酸化銅の正四面体構造を１２個の酸化タングステンの正八面体が取り囲む構造となっている。図３に示すポリオキソ酸は、いわゆる、Ｋｅｇｇｉｎ型と呼ばれる構造のポリオキソ酸である。また、Ｋｅｇｇｉｎ型のポリオキソ酸は、上記式（１）、式（２）で記述される化学構造を含む。
【００４５】
また、電荷蓄積分子は、リンカーユニットを含む。電荷蓄積分子は、リンカーユニットを介して、半導体層側の領域、又は、制御ゲート電極側の領域に化学結合する。例えば、分子はリンカーユニットを介して、トンネル絶縁層１２、又は、ブロック絶縁層１６に化学結合する。
【００４６】
リンカーユニットは、式（３）で記述される。リンカーユニットは、端部にリンカーと称される化学修飾基を含む。式（３）中の「ＬＸ」がリンカーである。
【００４７】
【化３】
2017168670.tif 000005
上記式（３）中、ＬＸは、エーテル基、シリルエーテル基、ジメチルシリルエーテル基、ジエチルシリルエーテル基、カルボキシエステル基、スルホニルエステル基、ホスホン酸エステル基、アミド基、及び、チオエーテル基から成る群から選ばれる少なくとも一つの化学修飾基であり、ＬＹは、アンモニウムイオン、トリメチルアンモニウムイオン、トリエチルアンモニウムイオン、トリプロピルアンモニウムイオン、トリブチルアンモニウムイオン、トリペンチルアンモニウムイオン、トリヘキシルアンモニウムイオン、トリヘプチルアンモニウムイオン、トリオクチルアンモニウムイオン、ピリジニウムイオン、アニリニウムイオン、及び、イミダゾリウムイオンから成る群から選ばれる少なくとも一つの第２の陽イオンであり、ＬＭは存在しても存在しなくても良く、ＬＭが存在する場合、ＬＭは、メチレン基、エチレン基、プロピレン基、ブチレン基、ペンチレン基、ヘキシレン基、ヘプチレン基、オクチレン基、ノニレン基、デシチレン基、ウンデシチレン基、ドデシチレン基、トリデシチレン基、テトラデシチレン基、ペンタデシチレン基、ヘキサデシチレン基、ヘプタデシチレン基、オクタデシチレン基、ノナデシチレン基、イコシレン基、フェニレン基、ビフェニレン基、及び、ターフェニレン基から成る群から選ばれる少なくとも一つの炭素鎖構造である。
【００４８】
リンカーは、結合する材料によって結合形成のしやすさが異なるため、結合する材料によって最適なリンカーの化学構造が異なる。半導体材料や、金属酸化物などの絶縁層は、例えばエーテル基、シリルエーテル基、ジメチルシリルエーテル基、ジエチルシリルエーテル基、カルボキシエステル基、スルホニルエステル基、ホスホン酸エステル基、アミド基などが望ましい。有機合成の簡便さと、金属酸化物との化学反応性の観点からは、シリルエーテル基、ジメチルシリルエーテル基、ジエチルシリルエーテル基、ホスホン酸エステル基が望ましく、特に金属酸化物が酸化アルミニウムの場合は、ホスホン酸エステル基がより望ましい。また、リンカーユニットは、スペーサーとなるアルキル基、フェニル基などを構造中に含んでも構わない。
【００４９】
上記観点から、本実施形態の電荷蓄積層１４は、式（４）で記述される化学構造を含むことが望ましい。式（４）の化学構造は、ホスホン酸エステル基のリンカーを含むリンカーユニットを含む。
【００５０】
【化４】
2017168670.tif 000006
上記式（４）中、ｎは１以上の整数であり、ｘ、ｙ、ｚは正の数であり、（＋）Ｉｏｎは、テトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、テトラブチルアンモニウムイオン、ルビジウムイオン、セシウムイオン、及び、バリウムイオンから成る群から選ばれる少なくとも一つの第１の陽イオンである。
【００５１】
また、ポリオキソ酸の分子ユニットは、式（４）で示されるように、銅とタングステンと酸素で構成される無機構造を備える。無機構造のポリオキソ酸は耐熱性に優れる。
【００５２】
式（４）で示されるように、カウンターイオンの（＋）Ｉｏｎは、テトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、テトラブチルアンモニウムイオン、ルビジウムイオン、セシウムイオン、バリウムイオンなどのプラスの電荷を帯びたイオンから選ばれる構造である。
【００５３】
また、式（４）中、リンカーユニットに含まれるホスホン酸エステル基がリンカーである。式（４）中のリンカーユニットに含まれる正電荷を帯びた４級アンモニウムイオンがポリオキソ酸とイオン対構造を作ることで、ポリオキソ酸と（＋）Ｉｏｎを半導体層側の領域又は制御ゲート電極側の領域に固定化する。
【００５４】
また、式（４）中のポリオキソ酸は、電荷を受け取る銅イオンの配位構造を立体的にタングステン酸が固定している。このため、立体障害を生じ、電荷を受け取る前後の銅イオンの配位構造が変化しにくくなる。したがって、式（４）で示したポリオキソ酸の分子ユニットが、書き込みによって受け取った電荷を放出しにくくなる。電荷を放出しにくくなることは、不揮発性半導体記憶装置の記憶時間が長くなることを意味する。すなわち、電荷保持特性（データリテンション特性）が良くなることを意味する。
【００５５】
式（４）の電荷蓄積分子では、ポリオキソ酸の分子ユニットの銅イオンが電子を受け取り、或いは、放出することにより、分子構造が変化する。銅イオンが電子を受け取り、或いは、放出することにより、ダイポールの再配列が生ずる。このため、ポリオキソ酸の分子ユニットが、電子を保持した状態と保持しない状態との、２つの安定した状態が存在することになる。また、銅イオンが電子を受け取り、或いは、放出することにより、カウンターイオンの配置も、２つの状態が安定する方向に再配置される。このため、更に、２つの状態が、一層安定化する。よって、電荷保持特性に優れた不揮発性半導体記憶装置が実現可能となる。
【００５６】
特に、銅イオンを中心に有するポリオキソ酸は、自己交換速度が遅い。したがって、他の無機錯体化合物に比較して、電荷を放出しにくくなり、電荷保持特性が向上すると考えられる。
【００５７】
式（４）中、ｎは、ホスホン酸リンカーに直結したスペーサーとなるアルキル基の炭素鎖の数である。炭素鎖は長い方が、電荷を補足する銅イオンと半導体層の距離が離れるので、電荷が半導体層に逃げにくくなる。したがって、不揮発性半導体記憶装置の記憶時間が長くなるため、データリテンション特性が良くなると考えられる。しかし、炭素鎖が長くなりすぎると有機合成が難しくなり、好ましくない。そのため、炭素鎖の数は、８以上１５以下であることが望ましい。したがって、ｎは８以上１５以下であることが望ましい。なお、炭素鎖の数が１１であることがより望ましい。
【００５８】
本実施形態の電荷蓄積層１４は、式（５）で記述される化学構造を含むことが望ましい。
【００５９】
【化５】
2017168670.tif 000007
上記式（５）中、ｘ、ｙ、ｚ、ｍは正の数であり、（＋）Ｉｏｎは、テトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、テトラブチルアンモニウムイオン、ルビジウムイオン、セシウムイオン、及び、バリウムイオンから成る群から選ばれる少なくとも一つの第１の陽イオンである。
【００６０】
式（５）では、炭素鎖の数が１１である。また、式（５）中のポリオキソ酸は、Ｋｅｇｇｉｎ型の構造であることが、酸化還元性能が安定するため望ましい。構造組成比は、合成方法によって変化するため、ｘは１以下、ｙは１以上１２以下、ｚは１以上４０以下、ｍは１以上１０以下の数字である。したがって、電荷蓄積層１４は、式（６）で記述される化学構造を含むことが望ましい。
【００６１】
【化６】
2017168670.tif 000008
上記式（６）中、ｘ、ｙ、ｚ、ｍは正の数であり、ｘは１以下、ｙは６以上１２以下、ｚは１２以上４０以下、ｍは１以上１０以下であり、（＋）Ｉｏｎは、テトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、テトラブチルアンモニウムイオン、ルビジウムイオン、セシウムイオン、及び、バリウムイオンから成る群から選ばれる少なくとも一つの第１の陽イオンである。
【００６２】
Ｋｅｇｇｉｎ型のｘは１、ｙは１２、ｚは４０の数字であることが望ましい。したがって、電荷蓄積層１４は、式（７）で記述される化学構造を含むことが望ましい。
【００６３】
【化７】
2017168670.tif 000009
上記式（７）中、ｍは１以上１０以下の数であり、（＋）Ｉｏｎは、テトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、テトラブチルアンモニウムイオン、ルビジウムイオン、セシウムイオン、及び、バリウムイオンから成る群から選ばれる少なくとも一つの第１の陽イオンである。
【００６４】
式（７）中のｍは、１０であれば、有機合成が容易である。したがって、電荷蓄積層１４は、式（８）で記述される化学構造を含むことが望ましい。
【００６５】
【化８】
2017168670.tif 000010
上記式（８）中、（＋）Ｉｏｎは、テトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、テトラブチルアンモニウムイオン、ルビジウムイオン、セシウムイオン、及び、バリウムイオンから成る群から選ばれる少なくとも一つの第１の陽イオンである。
【００６６】
式（８）中の（＋）Ｉｏｎは、イオン半径が大きいカウンターイオンである方がカウンターイオンの再配置が起こりやすくなり、電荷を受け取る前後の状態が静電的に安定化する。この観点から、（＋）Ｉｏｎは、例えば、イオン半径が比較的大きいテトラメチルアンモニウムイオン、テトラエチルアンモニウムイオン、テトラプロピルアンモニウムイオン、又は、テトラブチルアンモニウムイオンであることが望ましい。この観点から、電荷蓄積層１４は、式（９）で記述される化学構造を含むことが望ましい。
【００６７】
【化９】
2017168670.tif 000011
【００６８】
式（９）中の（＋）Ｉｏｎは、テトラブチルアンモニウムイオンである。
【００６９】
なお、ポリオキソ酸として、Ｋｅｇｇｉｎ型以外の構造のポリオキソ酸を用いることも可能である。例えば、Ａｎｄｅｒｓｏｎ型のポリオキソ酸を用いることが可能である。Ａｎｄｅｒｓｏｎ型のポリオキソ酸は、例えば、式（１０）で表記される。
【００７０】
【化１０】
2017168670.tif 000012
【００７１】
図４は、本実施形態の半導体記憶装置のメモリセル部の一例の拡大模式図である。電荷蓄積層１４に使われる電荷有機分子の構造と、電荷有機分子の結合状態の詳細を示す図である。
【００７２】
電荷蓄積層１４は電荷蓄積分子２５で構成される。電荷蓄積分子２５は、メモリセルのデータとなる電荷を蓄積する機能を備える。
【００７３】
図４に示すメモリセルの電荷蓄積分子２５は、上記式（９）に相当する化学構造を含む。但し、（＋）Ｉｏｎは図示しない。
【００７４】
トンネル絶縁層１２は、例えば、酸化シリコン膜と酸化アルミニウム膜の積層膜である。電荷蓄積分子２５のリンカーであるホスホン酸エステル基の一端が、トンネル絶縁層１２の酸化アルミニウム膜の表面と化学結合し、電荷蓄積層１４を構成している。電荷蓄積層１４は、電荷蓄積分子２５の単分子層である。
【００７５】
電荷蓄積層１４中の電荷蓄積分子２５は、例えば、次の分析方法で検出することが出来る。すなわち、質量分析装置（ＭＳ）、二次イオン質量分析計（ＳＩＭＳ）、核磁気共鳴装置（ＮＭＲ）、元素分析装置、赤外反射吸収分光法（ＩＲ−ＲＡＳ）、蛍光Ｘ線分析装置（ＸＲＦ）、Ｘ線光電子分光分析法（ＸＰＳ）、紫外可視分光光度計（ＵＶ−ｖｉｓ）、分光蛍光光度計（ＦＬ）などを用いて検出することが出来る。
【００７６】
電荷蓄積層１４の上に金属酸化物などの絶縁層が形成されている場合は、例えば、アルゴンイオンを用いたスパッタ装置などで表面を削りながら分析する。あるいは、フッ化水素酸水溶液などにより、電荷蓄積層１４を金属酸化物などの絶縁層と同時に溶解させて剥がし、その溶液を分析する。
【００７７】
また、上記スパッタ装置などにより表面を削って分析する方法では、削る方法として加熱処理しても良い。この場合、削った物質を含むガスは、活性炭などの別の物質に吸着させてから、そのガスが吸着した活性炭などの別の物質を分析して検出してもよい。また、上記フッ化水素酸水溶液などにより溶解させて物質を剥がし、その溶液を分析する方法では、剥がした物質を含む溶液を減圧、もしくは加熱処理して濃縮させてから分析して検出してもよい。
【００７８】
次に、本実施形態のメモリセルの動作について説明する。
【００７９】
本実施形態のメモリセルの書き込み動作時には、制御ゲート電極１８と半導体層１０間に制御ゲート電極１８が相対的に正の電圧となるように電圧を印加し、電荷蓄積層１４に負電荷を蓄積する。制御ゲート電極１８が相対的に正の電圧となると、チャネル領域２４には、反転層が形成され電子が蓄積する。この電子がトンネル絶縁層１２中を移動して電荷蓄積層１４の電荷蓄積分子２５に蓄積される。
【００８０】
この状態では、メモリセルのトランジスタの閾値が、電子が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“０”が書き込まれた状態となる。
【００８１】
データの消去動作時には、制御ゲート電極１８と半導体層１０間に制御ゲート電極１８が相対的に負の電圧となるように電圧を印加する。制御ゲート電極１８と半導体層１０間の電界により、電荷蓄積層１４に蓄積されていた電子がトンネル絶縁層１２中を移動して半導体層１０へと引き抜かれる。
【００８２】
この状態では、メモリセルのトランジスタの閾値が、データ“０”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“１”となる。
【００８３】
データの読み出し時には、ソース領域２０とドレイン領域２２間に電圧を印加する。例えば、電子が蓄積されているデータ“０”の状態のときは、トランジスタの閾値が高いため、チャネル領域２４に反転層は形成されず、ソース・ドレイン間に電流が流れない。
【００８４】
一方、消去状態、すなわち、電荷が蓄積されていないデータ“１”の状態では、トランジスタの閾値が低いため、チャネル領域２４に反転層が形成され、ソース・ドレイン間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“０”であるかデータ“１”であるかを読み出すことが可能となる。
【００８５】
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域２０とドレイン領域２２間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
【００８６】
次に、本実施形態の半導体記憶装置の製造方法について説明する。
【００８７】
本実施形態の半導体記憶装置の製造方法は、半導体層１０上にトンネル絶縁層１２を形成し、上記トンネル絶縁層１２上に電荷蓄積層１４を形成し、上記電荷蓄積層１４上にブロック絶縁層１６を形成し、上記ブロック絶縁層１６上に制御ゲート電極１８を形成する。
【００８８】
例えば、単結晶シリコンの半導体層１０上に、トンネル絶縁層１２を形成する。トンネル絶縁層１２は、酸化シリコンの場合、例えば、シリコン基板を熱酸化炉に導入し、強制的に酸化させることによって形成出来る。
【００８９】
また、トンネル絶縁層１２は、ＡＬＤや、ＣＶＤや、スパッタなどの成膜装置によって、形成することも可能である。成膜する場合、成膜後の絶縁層をＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ（ＲＴＡ）装置でアニールすることが望ましい。
【００９０】
次に、トンネル絶縁層１２上に電荷蓄積層１４を形成する。
【００９１】
電荷蓄積層１４を形成する場合には、例えば以下の方法を適用出来る。
【００９２】
まず、電荷蓄積層１４を形成する下地となるトンネル絶縁層１２の表面を、洗浄する。この洗浄には、例えば、硫酸と過酸化水素水の混合液（混合比は例えば２：１）による洗浄や、紫外光を絶縁層表面に照射するＵＶ洗浄を用いることが出来る。
【００９３】
次に、式（４）の化学構造をトンネル絶縁層上に形成する。式（４）の化学構造は、ホスホン酸リンカーと４級アンモニウムイオンで構成される分子の溶液と、ポリオキソ酸と（＋）Ｉｏｎで構成される分子の溶液に順次浸漬することで得られる。
【００９４】
まず、式（４）の化学構造中のホスホン酸リンカーと４級アンモニウムイオンで構成される分子を準備する。下地に結合する前の状態で、且つ、ポリオキソ酸と（＋）Ｉｏｎがイオン結合する前の状態のホスホン酸リンカーと４級アンモニウムイオンで構成される分子を溶剤に溶かした溶液を準備する。この溶液に、洗浄したトンネル絶縁層１２の表面を浸す。そして、ホスホン酸リンカーをトンネル絶縁層１２の表面と反応させる。
【００９５】
下地に結合する前の状態のホスホン酸リンカーとは、水素化体のホスホン酸である。また、ポリオキソ酸と（＋）Ｉｏｎがイオン結合する前の状態とは、４級アンモニウムイオンが別の陰イオンとイオン対を形成している状態のことである。別の陰イオンとしては、ホスホン酸リンカーと４級アンモニウムイオンで構成される分子の有機合成が簡便な陰イオンであることが望ましい。別の陰イオンとしては、例えば、フッ素イオン、塩素イオン、臭素イオン、ヨウ素イオンなどが挙げられる。
【００９６】
溶剤としては、ホスホン酸リンカーと４級アンモニウムイオンで構成される分子の溶解度が高いものを用いることが考えられる。溶剤としては、例えば、水、アセトン、トルエン、エタノール、メタノール、ヘキサン、シクロヘキサノン、ベンゼン、クロロベンゼン、キシレン、アセトニトリル、ベンゾニトリル、テトラヒドロフラン、ジメチルスルホキシド、Ｎ，Ｎ−ジメチルホルムアミド、アニソール、シクロヘキサノン、メトキシプロピオン酸メチルなどの有機溶媒などが適用可能である。また、これらの混合溶媒を溶剤として用いることも可能である。
【００９７】
溶剤に溶かす分子の濃度は、薄すぎると反応時間が長くなり、濃すぎるとリンス作業により除去しなければならない余計な吸着分子が増加する。このため、適切な濃度にすることが望ましい。例えば、その濃度は、０．１ｍＭ〜１００ｍＭ程度にすることが望ましい。
【００９８】
トンネル絶縁層１２の表面を、分子の溶液に浸す時間は、十分に反応する程度の時間であることが望ましい。表面を、分子の溶液に浸す時間は、具体的には１分間以上であることが望ましい。
【００９９】
その後、使用した溶剤に浸して超音波洗浄機を使用してリンスする。この作業は、余計に物理吸着した有機物を洗い流す処理である。処理毎に新しい溶剤を用いて、２回以上を行うことが望ましい。
【０１００】
次いでエタノールに浸して同様に、超音波洗浄機を使用してリンスする。これにより、４級アンモニウムイオンが表面上に自己組織化した単分子層がトンネル絶縁層１２上に形成される。
【０１０１】
その後、窒素のエアーガンや、スピンコーターなどによって、溶剤を除去し、乾燥させてもよい。また、乾燥させずに引き続き、ポリオキソ酸の溶液に浸漬してもよい。
【０１０２】
次に、式（４）の化学構造に示されるポリオキソ酸と（＋）Ｉｏｎで構成されるイオン対化合物の溶液を準備する。ポリオキソ酸と（＋）Ｉｏｎで構成されるイオン対化合物を溶剤に溶かした溶液に、上述の４級アンモニウムイオンが表面上に自己組織化した単分子層の表面を浸す。そして、ポリオキソ酸と４級アンモニウムイオンとをイオン結合させる。
【０１０３】
溶剤としては、ポリオキソ酸と（＋）Ｉｏｎで構成されるイオン対化合物の溶解度が高いものを用いることが考えられる。溶剤としては、例えば、水、アセトニトリル、ベンゾニトリル、メタノール、エタノール、Ｎ，Ｎジメチルホルムアミド、ジメチルスルホキシド、テトラヒドロフラン、アセトン、アニソール、シクロヘキサノン、メトキシプロピオン酸メチル、グリセリンなどの溶媒などが適用可能である。また、これらの混合溶媒を溶剤として用いることも可能である。
【０１０４】
溶剤に溶かすイオン対化合物の濃度は、薄すぎると反応時間が長くなり、濃すぎるとリンス作業により除去しなければならない余計な吸着物が増加する。このため、適切な濃度にすることが望ましい。例えば、その濃度は、０．１ｍＭ〜１００ｍＭ程度にすることが望ましい。
【０１０５】
４級アンモニウムイオンの表面を、イオン対化合物の溶液に浸す時間は、十分に反応する程度の時間であることが望ましい。表面を、イオン対化合物の溶液に浸す時間は、具体的には１分間以上であることが望ましい。
【０１０６】
その後、使用した溶剤に浸して超音波洗浄機を使用してリンスする。この作業は、余計に物理吸着した有機物を洗い流す処理である。処理毎に新しい溶剤を用いて、２回以上を行うことが望ましい。
【０１０７】
その後、窒素のエアーガンや、スピンコーターなどによって、溶剤を除去し、乾燥して、トンネル絶縁層１２上に式（４）の化学構造を含む電荷蓄積層１４を得る。
【０１０８】
その後、例えば、酸化ハフニウム膜を電荷蓄積層１４上に堆積し、ブロック絶縁層１６を形成する。
【０１０９】
ブロック絶縁層１６は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）や、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や、スパッタなどの成膜装置によって形成出来る。成膜装置は、有機分子を含む電荷蓄積層１４が分解されない低ダメージの成膜装置が望ましく、例えば、サーマル式のＡＬＤ装置が望ましい。成膜後の絶縁層は、ＲＴＡ装置でアニールすると、膜中の原子密度が上がるため望ましい。
【０１１０】
その後、例えば、不純物がドープされた多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成して、制御ゲート電極１８を形成する。その後、積層した膜をパターニングすることで、ゲート電極構造が形成される。
【０１１１】
その後、例えば、制御ゲート電極１８をマスクにｎ型不純物をイオン注入して、ソース領域２０及びドレイン領域を形成する。このようにして、図１に示す半導体記憶装置を製造することが可能となる。
【０１１２】
以上のように、本実施形態によれば、電荷蓄積層１４に銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸（ｐｏｌｙｏｘｏｍｅｔａｌａｔｅ）を含む電荷蓄積分子を用いることで、優れた電荷保持特性を実現する半導体記憶装置を提供することが可能となる。
【０１１３】
（第２の実施形態）
本実施形態の半導体記憶装置は、トンネル絶縁層を備えず、電荷蓄積層が、トンネル絶縁層の機能を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
【０１１４】
図５は、本実施形態の半導体記憶装置のメモリセル部の断面図である。
【０１１５】
メモリセルは、例えば、ｎ型不純物を含むｎ型シリコンの半導体層１０上に形成される。そして、半導体層１０上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁層１６、ブロック絶縁層１６上の制御ゲート電極１８を備えている。制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【０１１６】
本実施形態では、電荷蓄積層１４中の電荷蓄積分子２５がトンネル絶縁層の機能を兼ね備える。本実施形態では、電荷蓄積分子２５が、半導体層１０に直接化学結合する。
【０１１７】
第１の実施形態同様、電荷蓄積分子２５は、メモリセルのデータとなる電荷を蓄積する機能を備える。
【０１１８】
そして、電荷蓄積分子２５のリンカーユニットがホスホン酸リンカーとアルキル鎖を含む、リンカーユニットのアルキル鎖により半導体層１０との絶縁性を高める機能が発現される。電荷蓄積分子２５は、例えば、上記式（４）において、アルキル鎖部分の炭素鎖の数（ｎ）が１１以上のアルキル鎖である。
【０１１９】
アルキル鎖の炭素鎖の数は１１以上２０以下であることがより望ましい。上記範囲を下回ると、絶縁耐性が劣化する恐れがある。また、自己組織化単分子層が形成しにくくなる恐れがある。また、上記範囲を上回ると、有機合成が難しくなる恐れがある。アルキル鎖の炭素鎖の数は１１であることがより望ましい。
【０１２０】
本実施形態の半導体装置の製造方法は、半導体層１０上に、式（４）の化学構造を有する電荷蓄積分子２５を含む電荷蓄積層１４を自己組織化により形成し、その電荷蓄積層１４上にブロック絶縁層１６を形成し、上記ブロック絶縁層１６上に制御ゲート電極１８を形成する。
【０１２１】
例えば、単結晶シリコンの半導体層１０上に、電荷蓄積層１４を自己組織化により形成する。
【０１２２】
半導体層１０上に、直接、電荷蓄積層１４を形成する以外は、第１の実施形態と同様である。
【０１２３】
本実施形態によれば、第１の実施形態同様、優れた電荷保持特性を実現する半導体記憶装置を提供することが可能となる。更に、酸化物等、無機物のトンネル絶縁層にかえて、電荷蓄積層１４でトンネル絶縁層の機能を実現する。したがって、メモリセル構造の物理層厚を薄くすることが可能となる。よって、一層、微細なメモリセルを備えた半導体記憶装置が実現される。また、無機物のトンネル絶縁層の形成が不要となることで、製造プロセスの簡略化を実現することが可能となる。
【０１２４】
（第３の実施形態）
本実施形態の半導体記憶装置は、トンネル絶縁層と電荷蓄積層との間に導電層が形成されること以外は第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
【０１２５】
図６は、本実施形態の半導体記憶装置のメモリセル部の断面図である。
【０１２６】
メモリセルは、例えば、ｐ型不純物を含むｐ型シリコンの半導体層１０上に形成される。そして、半導体層１０上のトンネル絶縁層１２、トンネル絶縁層１２上の導電層３０、導電層３０上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁層１６、ブロック絶縁層１６上の制御ゲート電極１８を備えている。制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【０１２７】
導電層３０は、電荷蓄積層１４に蓄積される電荷を均一に分散させる機能を備える。したがって、電荷蓄積層１４内にばらつきのない一定な電荷の濃度分布を与え、安定した動作が実現される。また、電荷蓄積層１４に蓄積される電荷の読み出し、書き込み効率を向上させる機能を備える。
【０１２８】
導電層３０は、例えば、半導体膜、金属膜、あるいは、金属化合物膜である。例えば、不純物が導入されて導電性が付与された非晶質シリコンや多結晶シリコンを用いることが可能である。
【０１２９】
本実施形態の場合、導電層３０上に電荷蓄積分子２５を自己組織化により結合させる。この際、導電層３０がシリコンであれば、電荷蓄積分子２５のリンカーとなる化学修飾基はシリルエーテル基であることが、結合を容易にさせる観点から望ましい。
【０１３０】
本実施形態の半導体記憶装置の製造方法は、半導体層１０上にトンネル絶縁層１２を形成し、上記トンネル絶縁層１２上に導電層３０を形成し、上記導電層３０上に、式（４）の化学構造を有する電荷蓄積分子２５を含む電荷蓄積層１４を形成し、上記電荷蓄積層１４上にブロック絶縁層１６をＡＬＤ法により形成し、上記ブロック絶縁層１６上に制御ゲート電極１８を形成する。
【０１３１】
導電層３０は、例えば、ＣＶＤ法、ＡＬＤ法、又は、スパッタ法等によってトンネル絶縁層１２上に形成される。そして、導電層３０上に電荷蓄積層１４を形成する。
【０１３２】
半導体層１０上にトンネル絶縁層１２を形成し、導電層３０上に、電荷蓄積層１４を形成する以外は、第１の実施形態と同様である。
【０１３３】
本実施形態によれば、第１の実施形態同様、優れた電荷保持特性を実現する半導体記憶装置を提供することが可能となる。更に、動作が安定し、読み出し、書き込み特性に優れた半導体記憶装置が実現される。
【０１３４】
（第４の実施形態）
本実施形態の半導体記憶装置は、絶縁層とゲート電極とが交互に積層される積層体と、ゲート電極に対向して設けられる半導体層と、半導体層と少なくとも一つのゲート電極との間に設けられ、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸を含む電荷蓄積層と、を備える。
【０１３５】
本実施形態の半導体記憶装置は、３次元構造の装置である点で、第１の実施形態と異なっているが、第１の実施形態と重複する内容については記述を省略する。
【０１３６】
図７は、本実施形態の半導体記憶装置の３次元概念図である。図８は、図７のＸＹ断面図である。図９は、図７のＸＺ断面図である。
【０１３７】
本実施形態の半導体記憶装置は、例えば、シリコンの基板５０上に、絶縁層４４と制御ゲート電極（ゲート電極）１８が交互に複数積層される積層体６０を備えている。
【０１３８】
そして、例えば、積層体６０の上面から最下層の制御ゲート電極１８まで貫通する孔が設けられる。そして、その孔の側面にブロック絶縁層１６が設けられ、ブロック絶縁層１６の内面に電荷蓄積層１４が設けられる。
【０１３９】
更に、電荷蓄積層１４の内面にトンネル絶縁層１２が設けられる。また、トンネル絶縁層１２の内面に、柱状の半導体層１０が形成されている。なお、半導体層１０は必ずしも柱状でなくとも、例えば膜状であってもかまわない。
【０１４０】
いいかえれば、複数の制御ゲート電極１８に対向して半導体層１０が設けられている。そして、半導体層１０と制御ゲート電極１８との間に、トンネル絶縁層１２、電荷蓄積層１４、ブロック絶縁層１６が設けられる。
【０１４１】
図７、図９中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層１０と制御ゲート電極１８の間に、トンネル絶縁層１２、電荷蓄積層１４、ブロック絶縁層１６が形成される構造となっている。
【０１４２】
電荷蓄積層１４中の電荷蓄積分子２５は、銅（Ｃｕ）及びタングステン（Ｗ）を含むポリオキソ酸を含む。電荷蓄積分子２５は、例えば、式（４）で記述される化学構造を含む有機分子である。
【０１４３】
電荷蓄積分子２５は、式（４）中のリンカーを介して、半導体層１０側の領域あるいは制御ゲート電極１８側の領域いずれに化学結合してもかまわない。例えば、電荷蓄積分子２５がリンカーによって、トンネル絶縁層１２に化学結合する構成とすることも可能である。また、例えば、電荷蓄積分子２５がリンカーによって、ブロック絶縁層１６に化学結合する構成とすることも可能である。
【０１４４】
なお、本実施形態の３次元構造は、公知の３次元構造の半導体記憶装置の製造方法を適用することで製造可能である。
【０１４５】
本実施形態によれば、第１の実施形態同様、優れた電荷保持特性を実現する半導体記憶装置を提供することが可能となる。更に、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１乃至第３の実施形態よりも更に集積度の高い半導体記憶装置を実現することが可能となる。
【０１４６】
（変形例１）
図１０は、本実施形態の変形例１の半導体記憶装置の断面図である。図９の断面図に対応する断面を示す。ブロック絶縁層１６が制御ゲート電極１８と絶縁層４４との間に沿って設けられる。ブロック絶縁層１６は、Ｚ方向に配置されるメモリセル毎に分断されている。
【０１４７】
（変形例２）
図１１は、本実施形態の変形例２の半導体記憶装置の断面図である。図９の断面図に対応する断面を示す。変形例１同様、ブロック絶縁層１６が制御ゲート電極１８と絶縁層４４との間に沿って設けられる。ブロック絶縁層１６は、Ｚ方向に配置されるメモリセル毎に分断されている。更に、トンネル絶縁層１２及び電荷蓄積層１４もＺ方向に配置されるメモリセル毎に分断されている。
【実施例】
【０１４８】
以下、実施例について説明する。
【０１４９】
（実施例）
以下の方法で４端子のトランジスタ素子を作製した。
【０１５０】
ｐ型のシリコン基板をフォトレジストでパターニングし、リンのイオンインプランテーションを行ない、ｎ型領域を形成した。次に、熱酸化炉でチャネル領域上に酸化シリコン膜を成膜した。酸化シリコン膜の膜厚は、膜厚測定の結果から、５ｎｍ程度であった。
【０１５１】
酸化シリコン膜を形成した基板を、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ）装置に導入し、酸化アルミニウム膜を１サイクルだけ成膜し、酸化シリコン膜と酸化アルミニウム膜との積層膜からなるトンネル絶縁層を形成した。
【０１５２】
トンネル絶縁層を形成した基板は、ＵＶ洗浄機で１０分間、成膜した酸化アルミニウム膜の表面を照らし、洗浄した。洗浄した基板は、実施例１で、１１−アミノウンデシルホスホン酸臭化水素酸塩を１ｍＭの濃度でエタノールに溶かした溶液に浸し、一昼夜放置した。
【０１５３】
その後、溶液から基板を出し、純粋なエタノールの中に移し、１分間、超音波洗浄機で刺激を与えながらリンスを行った。なお、このエタノールによるリンス作業はエタノールを都度新しいものに置換し、計３回行った。その後、エアーダスターを用いて乾燥させて、４級アンモニウムイオンを基板上に形成した。
【０１５４】
次に、その基板を、ポリオキソ酸（Ｃｕ０．３６、Ｗ１０．９１、Ｏ４０・１０Ｈ２Ｏ）６−の６つのテトラブチルアンモニウム塩（６ＴＢＡ＋）であるイオン対化合物を、１ｍＭの濃度でアセトニトリルに溶かした溶液に浸し、一昼夜放置した。
【０１５５】
その後、溶液から基板を出し、純粋なアセトニトリル中に移し、１分間、超音波洗浄機で刺激を与えながらリンスを行った。なお、このアセトニトリルによるリンス作業はアセトニトリルを新しいものに置換し、計２回行った。その後、純粋なエタノール中に移し、１分間、超音波洗浄機で刺激を与えながらリンスを１回行った。その後、エアーダスターを用いて乾燥させて、（Ｃｕ０．３６、Ｗ１０．９１、Ｏ４０・１０Ｈ２Ｏ）６−・６ＴＢＡ+であるポリオキソ酸のイオン対化合物を基板上に固定化した。基板上に電荷蓄積単分子層が形成された。
【０１５６】
次に、基板をサーマル式のＡＬＤ装置に導入し、電荷蓄積単分子層上に、１５０℃で酸化ハフニウムのブロック絶縁層を成膜した。酸化ハフニウムのブロック絶縁層の層厚は１０ｎｍ程度とした。
【０１５７】
次に、ＲＴＡ装置に導入し、３００℃で３０分間、３％のＨ２が混入したＮ２ガス雰囲気下でアニールしてから、酸化ハフニウム上に電子ビーム（ＥＢ）蒸着装置でニッケルを１００ｎｍ程度積層した。蒸着したニッケル膜は、フォトレジストでパターニングして、チャネル領域だけを残してゲート電極とした。
【０１５８】
次に、チャネル領域につながるソース・ドレイン部が開口するようにフォトレジストをパターニングした。次に、バッファードフッ酸でウエットエッチングして、ソース・ドレイン部のシリコン表面を出した。シリコン表面にアルミニウムを１００ｎｍ程度蒸着して、ソース・ドレイン電極とした。また、基板の裏面をフッ酸でウエットエッチングして洗浄し、アルミニウムを２００ｎｍ程度蒸着して、基板電極とし、ゲート、ソース、ドレイン、基板の４端子からなるトランジスタ素子を作製した。
【０１５９】
（比較例）
電荷蓄積単分子層を形成せず、トンネル絶縁層上に直接、酸化ハフニウムのブロック層を形成すること以外は、実施例と同様の方法で、トランジスタ素子を作製した。
【０１６０】
実施例と比較例のトランジスタ素子のゲート電極に、９Ｖの電圧を１００ｍｓの時間かけて書き込みを行ない、それによって生じた閾値電圧シフト（ΔＶｔｈ）を読み出した。その後、経過時間に対して閾値電圧シフトを追跡した。
【０１６１】
なお、読み出しはソース・ドレイン電圧を０．１Ｖ一定にかけて、ゲート電圧を０Ｖ〜５Ｖの間でかけて得られるドレイン電流を読み取ることで行った。ドレイン電流が１×１０−７Ａ流れたときの電圧を閾値電圧とした。
【０１６２】
図１２は、実施例と比較例の電荷保持特性を示す図である。閾値電圧シフトの経時変化を示す。
図１２で得られた閾値電圧シフトの経過時間変化を一次対数近似して、初期の閾値電圧シフトの値の５％減衰するときの経過時間を算出した。実施例は４．７×１０６年程度、比較例は１６．３秒程度となった。実施例の電荷保持時間の方が比較例に比べ経過時間が長く、優れていることが分かった。
【０１６３】
以上の結果より、本発明の半導体記憶装置によれば、１０年以上の電荷保持時間が得られることが明らかになった。
【０１６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６５】
１０      半導体層
１２      トンネル絶縁層（第１の絶縁層）
１４      電荷蓄積層
１６      ブロック絶縁層（第２の絶縁層）
１８      制御ゲート電極（ゲート電極）
【図１】
2017168670.tif 000013
【図２】
2017168670.tif 000014
【図３】
2017168670.tif 000015
【図４】
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【図５】
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【図６】
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【図７】
2017168670.tif 000019
【図８】
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【図９】
2017168670.tif 000021
【図１０】
2017168670.tif 000022
【図１１】
2017168670.tif 000023
【図１２】
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