(57)【要約】【課題】  メイン素子領域で優先的にアバランシェ降伏を生じさせることで、センス素子領域に負荷電流が流れるのを抑える技術を提供する。【解決手段】  メイン素子領域１０Ａに対応する範囲の半導体基板１０に、ドリフト領域１３を有するメインスイッチング素子ＳＷ１が形成されている。センス素子領域１０Ｂに対応する範囲の半導体基板１０に、ドリフト領域１３を有するセンススイッチング素子ＳＷ２が形成されている。センススイッチング素子ＳＷ２が形成されている範囲のドリフト領域１３の結晶欠陥濃度が、メインスイッチング素子Ｗ１が形成されている範囲のドリフト領域１３の結晶欠陥濃度よりも濃い。【選択図】図３
2017139291.tif 000002
【特許請求の範囲】
【請求項１】
少なくともメイン素子領域とセンス素子領域に区画されている半導体基板を備える半導体装置であって、
前記メイン素子領域の面積が、前記センス素子領域の面積よりも大きく、
前記メイン素子領域に対応する範囲の前記半導体基板に、第１ドリフト領域を有するメインスイッチング素子が形成されており、
前記センス素子領域に対応する範囲の前記半導体基板に、第２ドリフト領域を有するセンススイッチング素子が形成されており、
前記センススイッチング素子が形成されている範囲の前記第２ドリフト領域の結晶欠陥濃度が、前記メインスイッチング素子が形成されている範囲の前記第１ドリフト領域の結晶欠陥濃度よりも濃い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、メイン素子領域とセンス素子領域に区画されている半導体基板を備える半導体装置を開示する。メイン素子領域に対応する範囲の半導体基板にメインスイッチング素子が形成されており、センス素子領域に対応する範囲の半導体基板にセンススイッチング素子が形成されている。メイン素子領域の面積が、センス素子領域の面積よりも大きい。メインスイッチング素子に流れる電流とセンススイッチング素子に流れる電流の比は、メイン素子領域とセンス素子領域の面積比と略一致する。したがって、センススイッチング素子を流れる電流を検出することで、メインスイッチング素子を流れる電流を知ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５３３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
負荷短絡等に起因してこのような半導体装置にサージが印加される場合がある。サージによってセンス素子領域でアバランシェ降伏が生じると、センス素子領域に負荷電流が流れる。センス素子領域の面積は小さいので、センス素子領域に負荷電流が流れると、電流集中を引き起こす。このような事態を避けるために、メイン素子領域で優先的にアバランシェ降伏を生じさせることで、センス素子領域に負荷電流が流れるのを抑える技術が望まれている。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置の一実施形態は、少なくともメイン素子領域とセンス素子領域に区画されている半導体基板を備える。この実施形態の半導体装置では、メイン素子領域の面積が、センス素子領域の面積よりも大きい。メイン素子領域に対応する範囲の半導体基板に、第１ドリフト領域を有するメインスイッチング素子が形成されている。センス素子領域に対応する範囲の半導体基板に、第２ドリフト領域を有するセンススイッチング素子が形成されている。センススイッチング素子が形成されている範囲の第２ドリフト領域の結晶欠陥濃度が、メインスイッチング素子が形成されている範囲の第１ドリフト領域の結晶欠陥濃度よりも濃い。ここで、メインスイッチング素子及びセンススイッチング素子はいずれも、ゲート入力によって電流の導通状態と非導通状態をスイッチングする機能を有する素子であり、ＩＧＢＴ（Insulated Gate Bipolar Transistor）及びＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)等が例示される。
【０００６】
上記実施形態の半導体装置では、センス素子領域の第２ドリフト領域の結晶欠陥濃度が濃く調整されているので、センス素子領域の第２ドリフト領域のキャリア密度が低くく、空乏層が第２ドリフト領域の高範囲に広がることができる。このため、上記実施形態の半導体装置では、センス素子領域の耐圧がメイン素子領域の耐圧よりも高い。これにより、負荷短絡等に起因して半導体装置にサージが印加されても、メイン素子領域で優先的にアバランシェ降伏が生じる。メイン素子領域の面積は広いので、メイン素子領域に負荷電流が流れても、電流集中が抑えられる。この結果、上記実施形態の半導体装置は、負荷電流に対して高い耐量を有することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の回路図の概略を示す。
【図２】半導体装置の平面図を模式的に示す。
【図３】半導体装置の要部断面図を模式的に示しており、図２のIII−III線に対応した断面図である。
【発明を実施するための形態】
【０００８】
図１は、実施形態に係る半導体装置１の回路図の概略を示す。半導体装置１は、メインスイッチング素子ＳＷ１及びセンススイッチング素子ＳＷ２を構成するＩＧＢＴ、メインエミッタ電極２２、センスエミッタ電極２４、コレクタ電極２８及びゲートパッド２６を有する。メインエミッタ電極２２は、外部電極４４に接続される。センスエミッタ電極２４は、センス抵抗Ｒ１を介して外部電極４４に接続される。
【０００９】
図２に示されるように、半導体装置１は、シリコン製の半導体基板１０を有する。半導体基板１０の表面には、複数のメインエミッタ電極２２、センスエミッタ電極２４及びゲートパッド２６が形成されている。メインエミッタ電極２２の周囲、さらに、隣接するメインエミッタ電極２２の間には、ゲートパッド２６に電気的に接続するゲート配線（図示省略）が配設されている。半導体基板１０の裏面には、コレクタ電極２８が形成されている。メインエミッタ電極２２が形成されている範囲がメイン素子領域１０Ａに対応し、センスエミッタ電極２４が形成されている範囲がセンス素子領域１０Ｂに対応する。このように、半導体基板１０はメイン素子領域１０Ａとセンス素子領域１０Ｂに区画されており、メイン素子領域１０Ａの面積がセンス素子領域１０Ｂの面積よりも大きい。
【００１０】
図３に示されるように、メインエミッタ電極２２が形成されているメイン素子領域１０Ａに対応する範囲の半導体基板１０にメインスイッチング素子ＳＷ１が形成されており、センスエミッタ電極２４が形成されているセンス素子領域１０Ｂに対応する範囲の半導体基板１０にセンススイッチング素子ＳＷ２が形成されている。メイン素子領域１０Ａとセンス素子領域１０Ｂの間には、スイッチング素子が形成されていない分離領域１０Ｃが存在する。
【００１１】
メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２の単位構造は共通である。したがって、以下では、メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２に共通する構成要素については共通の符号を付し、それらを纏めて説明をする。
【００１２】
半導体基板１０は、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、ボディ領域１４、ボディコンタクト領域１５及びエミッタ領域１６を有する。コレクタ領域１１は、半導体基板１０の裏層部に形成されており、半導体基板１０の裏面に露出しており、ｐ型不純物濃度が濃いｐ型領域である。メインスイッチング素子ＳＷ１及びセンススイッチング素子ＳＷ２のコレクタ領域１１の各々は、コレクタ電極２８に共通接続しており、コレクタ電極２８にオーミック接触する。バッファ領域１２は、コレクタ領域１１とドリフト領域１３の間に配置されており、ｎ型領域である。ドリフト領域１３は、バッファ領域１２とボディ領域１４の間に配置されており、ｎ型不純物濃度が薄いｎ型領域である。ドリフト領域１３は、半導体基板１０に他の半導体領域を形成した残部である。ボディ領域１４は、半導体基板１０の表層部に形成されており、ドリフト領域１３とエミッタ領域１６の間に配置されており、ｐ型領域である。ボディ領域１４は、メイン素子領域１０Ａとセンス素子領域１０Ｂの間でドリフト領域１３によって分離されている。ボディコンタクト領域１５は、半導体基板１０の表層部に形成されており、半導体基板１０の表面に露出しており、ボディ領域１４に接しており、ｐ型不純物が濃いｐ型領域である。メインスイッチング素子ＳＷ１のボディコンタクト領域１５は、メインエミッタ電極２２にオーミック接触する。センススイッチング素子ＳＷ２のボディコンタクト領域１５は、センスエミッタ電極２４にオーミック接触する。エミッタ領域１６は、半導体基板１０の表層部に形成されており、半導体基板１０の表面に露出しており、ボディ領域１４に接しており、ｎ型不純物濃度が濃いｎ型領域である。エミッタ領域１６は、半導体基板１０の表面に露出する範囲に複数個形成されている。メインスイッチング素子ＳＷ１のエミッタ領域１６は、メインエミッタ電極２２にオーミック接触する。センススイッチング素子ＳＷ２のエミッタ領域１６は、センスエミッタ電極２４にオーミック接触する。
【００１３】
半導体基板１０の表層部には、複数のトレンチが形成されている。各トレンチは、エミッタ領域１６とボディ領域１４を貫通してドリフト領域１３に達する。各トレンチ内に、ゲート絶縁膜３２とゲート電極３４を有する絶縁トレンチゲート３０が形成されている。ゲート絶縁膜３２は、トレンチの内面を覆うように形成されている。ゲート電極３４は、ゲート絶縁膜３２によって半導体基板１０から絶縁されている。ゲート電極３４は、ゲート絶縁膜３２を介して、エミッタ領域１６、ボディ領域１４及びドリフト領域１３に対向する。ゲート電極３４上に層間絶縁膜が形成されており、ゲート電極３４とメインエミッタ電極２２が層間絶縁膜で絶縁されており、ゲート電極３４とセンスエミッタ電極２４も層間絶縁膜で絶縁されている。ゲート電極３４は、図示しないゲート配線によってゲートパッド２６（図２参照）に電気的に接続されている。
【００１４】
上記したように、メインスイッチング素子ＳＷ１は、コレクタ電極２８、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、ボディ領域１４、ボディコンタクト領域１５、エミッタ領域１６、メインエミッタ電極２２及び絶縁トレンチゲート３０によって構成されている。また、センススイッチング素子ＳＷ２は、コレクタ電極２８、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、ボディ領域１４、ボディコンタクト領域１５、エミッタ領域１６、センスエミッタ電極２４及び絶縁トレンチゲート３０によって構成されている。このように、メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２の単位構造は共通である。メインスイッチング素子ＳＷ１は、ゲート電極３４に印加されるゲート電圧に基づいて、コレクタ電極２８とメインエミッタ電極２２の間を流れる電流をスイッチングする。センススイッチング素子ＳＷ２は、ゲート電極３４に印加されるゲート電圧に基づいて、コレクタ電極２８とセンスエミッタ電極２４の間を流れる電流をスイッチングする。
【００１５】
半導体装置１では、センススイッチング素子ＳＷ２が形成されている範囲のドリフト領域１３の結晶欠陥濃度が、メインスイッチング素子ＳＷ１が形成されている範囲のドリフト領域１３の結晶欠陥濃度よりも濃くなるように構成されている。図３中の「×」が結晶欠陥を示す。半導体装置１では、結晶欠陥形成工程により、センス素子領域１０Ｂに対して選択的に結晶欠陥が形成されている。例えば、半導体装置１では、センス素子領域１０Ｂに対して選択的にＨｅ照射を実施することで、センス素子領域１０Ｂに対して選択的に結晶欠陥が形成されている。これにより、半導体装置１は、上記の結晶欠陥の濃度関係を有するように構成されている。なお、メインスイッチング素子ＳＷ１が形成されている範囲のドリフト領域１３にも結晶欠陥を形成してもよいが、その場合でも、結晶欠陥濃度については上記関係が成立するように調整される。
【００１６】
次に、半導体装置１の動作について説明する。メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２を同時にオンさせると、コレクタ電極２８から外部電極４４（図１参照）に向かって電流が流れる。電流の大部分は、メインスイッチング素子ＳＷ１（即ち、メインエミッタ電極２２）を経由して流れる。電流の一部は、センススイッチング素子ＳＷ２（即ち、センスエミッタ電極２４）を経由して流れる。センススイッチング素子ＳＷ２に流れる電流は、センス抵抗Ｒ１の両端の電位差によって測定することができる。また、メインスイッチング素子ＳＷ１に流れる電流とセンススイッチング素子ＳＷ２に流れる電流の比は、メイン素子領域１０Ａの面積とセンス素子領域１０Ｂの面積の比と略等しい。したがって、センススイッチング素子ＳＷ２の電流を検出することで、メインスイッチング素子ＳＷ１の電流を検出することができる。
【００１７】
負荷短絡等に起因して半導体装置１にサージが印加される場合がある。半導体装置１では、センス素子領域１０Ｂのドリフト領域１３の結晶欠陥濃度が濃く調整されているので、センス素子領域１０Ｂのドリフト領域１３のキャリア密度が低くく、空乏層がドリフト領域１３の高範囲に広がることができる。このため、半導体装置１では、センス素子領域１０Ｂの耐圧がメイン素子領域１０Ａの耐圧よりも高い。これにより、負荷短絡等に起因して半導体装置１にサージが印加されても、メイン素子領域１０Ａで優先的にアバランシェ降伏が生じる。メイン素子領域１０Ａの面積は広いので、メイン素子領域１０Ａに負荷電流が流れても、電流集中が抑えられる。この結果、半導体装置１は、負荷電流に対して高い耐量を有することができる。
【００１８】
また、背景技術で例示した特開２０１２−２５３３９１号公報は、メイン素子領域で優先的にアバランシェ降伏を生じさせるために、絶縁トレンチゲートのピッチをメイン素子領域よりもセンス素子領域で狭くする例、絶縁トレンチゲートの深さをセンス素子領域よりもメイン素子領域で深くする例を開示する。しかしながら、特性改善のためにメイン素子領域の絶縁トレンチゲートのピッチはプロセス限界まで狭くなっており、センス素子領域の絶縁トレンチゲートのピッチをメイン素子領域よりも狭くすることは困難である。換言すると、絶縁トレンチゲートのピッチをメイン素子領域よりもセンス素子領域で狭くするためには、絶縁トレンチゲートのピッチをメイン素子領域で広くする必要があり、この場合、メインスイッチング素子ＳＷ１の特性を犠牲にしなければならない。また、絶縁トレンチゲートの深さをセンス素子領域よりもメイン素子領域で深くするためには、製造工程数を大幅に増加させなければならない。一方、本明細書で開示する半導体装置１は、メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２の単位構造は共通である。メインスイッチング素子ＳＷ１の特性を犠牲にしない。本明細書で開示する半導体装置１は、結晶欠陥を形成する工程（例えば、Ｈｅ照射）を追加するのみで、メイン素子領域で優先的にアバランシェ降伏を生じさせることができる。
【００１９】
上記では、メイン素子領域１０Ａにスイッチング素子ＳＷ１のみが形成されている例を説明した。この例に代えて、メイン素子領域１０Ａにスイッチング素子ＳＷ１の他に、還流用のダイオードが形成されていてもよい。この場合、メイン素子領域１０Ａのうちのダイオードが形成されている範囲のドリフト領域１３には、結晶欠陥が形成されていてもよい。この結晶欠陥は、センス素子領域１０Ｂに形成される結晶欠陥と同一工程で形成されていてもよい。この場合も、センススイッチング素子ＳＷ２が形成されている範囲のドリフト領域１３の結晶欠陥濃度が、メイン素子領域１０Ａのうちのメインスイッチング素子ＳＷ１が形成されている範囲のドリフト領域１３の結晶欠陥濃度よりも濃くなるように構成されていれば、負荷短絡等に起因して半導体装置１にサージが印加されても、メイン素子領域１０Ａで優先的にアバランシェ降伏を生じさせることができ、半導体装置１は、負荷電流に対して高い耐量を有することができる。
【００２０】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００２１】
１：半導体装置
１０：半導体基板
１０Ａ：メイン素子領域
１０Ｂ：センス素子領域
１０Ｃ：分離領域
１１：コレクタ領域
１２：バッファ領域
１３：ドリフト領域
１４：ボディ領域
１５：ボディコンタクト領域
１６：エミッタ領域
２２：メインエミッタ電極
２４：センスエミッタ電極
２６：ゲートパッド
２８：コレクタ電極
３０：絶縁トレンチゲート
３２：ゲート絶縁膜
３４：ゲート電極
ＳＷ１：メインスイッチング素子
ＳＷ２：センススイッチング素子
外部抵抗：Ｒ１
【図１】
2017139291.tif 000003
【図２】
2017139291.tif 000004
【図３】
2017139291.tif 000005