(57)【要約】【課題】電圧分配ための信号のリップルを減少させ得る液晶表示装置を提供する【解決手段】一実施形態によると、(1)制御電極が第１ゲート線と接続され、一電極がデータ線と接続される第１スイッチング素子及びその他電極と接続される第１サブ画素電極を含む第１サブ画素部、(2)制御電極が第１ゲート線と接続され、一電極がデータ線と接続される第２スイッチング素子、その他電極と接続される第２サブ画素電極、及び、制御電極が第１ゲート線と接続される第３スイッチング素子を含む第２サブ画素部、及び(3)第１サブ画素電極と一部が重ね合わされる第１ストレージライン及び第２サブ画素電極とも一部が重ね合わされる第２ストレージラインを有するストレージ配線を含み、第３スイッチング素子の一電極は第１及び第２ストレージラインと異なる層に配置され、第１及び第２ストレージラインと接続され、第３スイッチング素子の他電極は第２サブ画素電極と接続する。【選択図】図２
2017187750.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置される第１ゲート線と、
前記第１ゲート線上に配置されるデータ線と、
制御電極が前記第１ゲート線と接続され、一電極が前記データ線と接続される第１スイッチング素子及び前記第１スイッチング素子の他電極と接続される第１サブ画素電極を含む第１サブ画素部と、
制御電極が前記第１ゲート線と接続され、一電極が前記データ線と接続される第２スイッチング素子、前記第２スイッチング素子の他電極と接続される第２サブ画素電極、及び、制御電極が前記第１ゲート線と接続される第３スイッチング素子を含む第２サブ画素部と、
前記第１サブ画素電極と少なくとも一部が重ね合わされる第１ストレージライン及び前記第２サブ画素電極と少なくとも一部が重ね合わされる第２ストレージラインを有するストレージ配線を含み、
前記第３スイッチング素子の一電極は、前記第１及び第２ストレージラインとは異なる層に配置され、前記第１及び第２ストレージラインの両者と接続され、前記第３スイッチング素子の他電極は前記第２サブ画素電極と接続される液晶表示装置。
【請求項２】
前記第１及び第２ストレージラインは、
前記第１ゲート線と同じ層に配置される請求項１に記載の液晶表示装置。
【請求項３】
前記第３スイッチング素子の他電極は、前記データ線と同じ層に配置される請求項１に記載の液晶表示装置。
【請求項４】
前記第３スイッチング素子の他電極は、前記第１ストレージラインと、第１コンタクトホールを介して接続され、前記第２ストレージラインと、第２コンタクトホールを介して接続される請求項１に記載の液晶表示装置。
【請求項５】
前記第１ストレージラインは、
前記第１サブ画素電極を囲む請求項１に記載の液晶表示装置。
【請求項６】
前記第２ストレージラインは、
第１方向に延びる横部、及び、前記第１方向と異なる第２方向に延びる縦部を有する請求項１に記載の液晶表示装置。
【請求項７】
前記第１ゲート線と隣接して配置される第２ゲート線と、
制御電極が前記第２ゲート線と接続され、一電極が前記データ線と接続される第４スイッチング素子、及び、前記第４スイッチング素子の他電極と接続される第３サブ画素電極を含む第３サブ画素部と、
制御電極が前記第２ゲート線と接続され、一電極が前記データ線と接続される第５スイッチング素子、前記第５スイッチング素子の他電極と接続される第４サブ画素電極、及び、制御電極が前記第２ゲート線と接続される第６スイッチング素子を含む第４サブ画素部をさらに含み、
前記ストレージ配線は、前記第３サブ画素電極と少なくとも一部が重ね合わされる第３ストレージライン、及び、前記第４サブ画素電極と少なくとも一部が重ね合わされる第４ストレージラインをさらに含み、
前記第６スイッチング素子の他電極は前記第３及び第４ストレージラインのすべてと接続され、
前記第２ストレージラインの縦部は前記第３ストレージラインと接続される請求項６に記載の液晶表示装置。
【請求項８】
前記第１サブ画素部は、前記第１ストレージラインと前記第１サブ画素電極との間に形成される第１ストレージキャパシタをさらに含み、
前記第２サブ画素部は、前記第２ストレージラインと前記第２サブ画素電極との間に形成される第２ストレージキャパシタをさらに含む請求項１に記載の液晶表示装置。
【請求項９】
前記第３スイッチング素子は、
前記第３スイッチング素子の一電極と、前記第３スイッチング素子の他電極との間に配置されるフローティング電極をさらに含む請求項１に記載の液晶表示装置。
【請求項１０】
前記第２スイッチング素子は、前記第２スイッチング素子の他電極と接続される拡張部をさらに含み、
前記第２スイッチング素子の拡張部は、前記第２ストレージラインと少なくとも一部が重畳される請求項１に記載の液晶表示装置。
【請求項１１】
前記第１及び第２サブ画素電極と互いに同じ層に配置され、前記データ線と重ね合わされる遮蔽電極をさらに含む請求項１に記載の液晶表示装置。
【請求項１２】
基板と、
前記基板上に配置されるゲート線と、
前記ゲート線上に配置されるデータ線と、
前記ゲート線と同じ層に配置される第１ストレージライン及び第２ストレージラインと、前記データ線と同じ層に配置され、前記第１及び第２ストレージラインのすべてと接続される第３ストレージラインを含むストレージ配線と、
前記ゲート線及び前記データ線と接続される第１スイッチング素子と、前記第１ストレージラインと少なくとも一部が重ね合わされ、前記第１スイッチング素子と接続される第１サブ画素電極を含む第１サブ画素部と、
前記ゲート線及び前記データ線と接続される第２スイッチング素子と、前記第２ストレージラインと少なくとも一部が重ね合わされ、前記第２スイッチング素子と接続される第２サブ画素電極と、前記第２サブ画素電極及び前記第３ストレージラインと接続される第３スイッチング素子を含む第２サブ画素部を備える液晶表示装置。
【請求項１３】
前記第３ストレージラインは、
前記第１ストレージラインと第１コンタクトホールを介して接続され、前記第２ストレージラインと第２コンタクトホールを介して接続される請求項１２に記載の液晶表示装置。
【請求項１４】
前記第３ストレージラインは、
前記ゲート線、前記第１ストレージライン及び前記第２ストレージラインの両者と重ね合わされる請求項１２に記載の液晶表示装置。
【請求項１５】
前記第３スイッチング素子は、
前記ゲート線から提供されたゲート信号に対応し、前記第３ストレージラインから提供されたストレージ信号を前記第２サブ画素電極に印加する請求項１２に記載の液晶表示装置。
【請求項１６】
前記第２サブ画素電極は、第１方向に延びる第１幹部、前記第１方向と異なる第２方向に延びる第２幹部、及び、前記第１幹部と前記第２幹部のうちの少なくとも一つから延長される複数の枝部を含み、
前記第２ストレージラインは、前記第１方向に延びる横部、及び、前記第２方向に延びる縦部を含み、
前記第２ストレージラインの縦部は前記第２幹部と重ね合わされる請求項１２に記載の液晶表示装置。
【請求項１７】
前記第１サブ画素部は青を表示する請求項１２に記載の液晶表示装置。
【請求項１８】
基板と、
前記基板上に配置される第１ゲート線と、
前記第１ゲート線上に配置される第１データ線と、
前記第１ゲート線と同じ層に配置される第１ストレージライン及び第２ストレージラインと、前記第１データ線と同じ層に配置され、前記第１及び第２ストレージラインのうち一つと接続される第３ストレージラインとを含むストレージ配線と、
前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子と、前記第１ストレージラインと少なくとも一部が重畳され、前記第１スイッチング素子と接続される第１サブ画素電極とを含む第１サブ画素部と、
前記第１ゲート線及び前記第１データ線と接続される第２スイッチング素子と、前記第２ストレージラインと少なくとも一部が重ね合わされ、前記第２スイッチング素子と接続される第２サブ画素電極と、前記第２サブ画素電極と接続される第３スイッチング素子を含む第２サブ画素部を含み、
前記第３ストレージラインは、前記第１サブ画素電極及び前記第２サブ画素電極の両者と重ね合わされる液晶表示装置。
【請求項１９】
前記第３ストレージラインは、
前記第１ストレージライン及び前記第２ストレージラインのうちのいずれかと、コンタクトホールを介して接続される請求項１８に記載の液晶表示装置。
【請求項２０】
前記第３ストレージラインは、
前記第１及び第２ストレージラインと重ね合わされる請求項１８に記載の液晶表示装置。
【請求項２１】
前記第３ストレージラインは、前記第２ストレージラインとコンタクトホールを介して接続され、前記第１ストレージラインと絶縁される請求項１８に記載の液晶表示装置。
【請求項２２】
前記第１データ線及び前記第３ストレージライン上に配置される第１パッシベーション膜と、
前記第１パッシベーション膜上に配置される有機絶縁膜と、
前記有機絶縁膜上に配置される第２パッシベーション膜をさらに含み、
前記第１及び第２サブ画素電極は前記第２パッシベーション膜上に配置される請求項１８に記載の液晶表示装置。
【請求項２３】
前記第１パッシベーション膜と前記有機絶縁膜上に配置されるカラーフィルタをさらに含む請求項２２に記載の液晶表示装置。
【請求項２４】
前記第１ゲート線と隣接するように配置される第２ゲート線と、
前記第１データ線と隣接するように配置される第２データ線と、
前記第２ゲート線及び前記第２データ線と接続される第４スイッチング素子と、前記第４スイッチング素子と接続される第３サブ画素電極を含む第３サブ画素部と、
前記第２ゲート線及び前記第２データ線と接続される第５スイッチング素子と、前記第５スイッチング素子と接続される第４サブ画素電極、及び前記第４サブ画素電極と接続される第６スイッチング素子を含む第４サブ画素部をさらに含み、
前記ストレージ配線は前記第３サブ画素電極と少なくとも一部が重ね合わされる第４ストレージライン、前記第４サブ画素電極と少なくとも一部が重ね合わされる第５ストレージライン、及び、前記第３ストレージラインと同じ層に配置され、前記第６スイッチング素子と接続される第６ストレージラインをさらに含み、
前記第４及び第５ストレージラインは前記第１及び第２ゲート線と互いに同じ層に配置され、前記第６ストレージラインは前記第４及び第５ストレージラインのうち一つと接続される請求項１８に記載の液晶表示装置。
【請求項２５】
前記第６ストレージラインは、
前記第３ストレージラインと接続される請求項２４に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。
【背景技術】
【０００２】
表示装置はマルチメディアの発達と共にその重要性が増大している。これに応じて液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ、ＯＬＥＤ）などといった様々な種類の表示装置が使用されている。
【０００３】
その中で、液晶表示装置は、現在最も広く使用されているフラットパネル表示装置のうち一つとして、画素電極と共通電極などの電場生成電極（ｆｉｅｌｄ  ｇｅｎｅｒａｔｉｎｇ  ｅｌｅｃｔｒｏｄｅ）が形成されている２枚の基板とその間に介在する液晶層を含む。液晶表示装置は、電場生成電極に電圧を印加して液晶層に電場を生成し、これにより液晶層の液晶分子の方向を決定し、入射光の偏光を制御することによって映像を表示する。
【０００４】
液晶表示装置の中でも、電場が印加されない状態で、液晶分子をその長軸が表示板に対して垂直を成すように配列した垂直配向方式（Ｖｅｒｔｉｃａｌｌｙ  Ａｌｉｇｎｅｄ  ｍｏｄｅ）の液晶表示装置が開発されている。垂直配向方式の液晶表示装置は、側面視認性を確保するため、一つの画素を二つのサブ（ｓｕｂ）画素に区分する構造を含み、多様な構造で開発されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表2012-503219（WO2010/032962）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、電圧分配ための信号のリップルを減少させ得る液晶表示装置を提供することにある。
【０００７】
また、本発明が解決しようとする課題は、ＩＲドロップ現象が改善された液晶表示装置を提供することにある。
【０００８】
また、本発明が解決しようとする課題は、水平クロストークを減少させ得る液晶表示装置を提供することにある。
【０００９】
本発明の課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１０】
前記課題を解決するための本発明の一実施形態による液晶表示装置は、(1)基板と、(2)前記基板上に配置される第１ゲート線と、(3)前記第１ゲート線上に配置されるデータ線と、(4)制御電極が前記第１ゲート線と接続され、一電極が前記データ線と接続される第１スイッチング素子、及び、前記第１スイッチング素子の他電極と接続される第１サブ画素電極を含む第１サブ画素部と、(５)制御電極が前記第１ゲート線と接続され、一電極が前記データ線と接続される第２スイッチング素子、前記第２スイッチング素子の他電極と接続される第２サブ画素電極、及び、制御電極が前記第１ゲート線と接続される第３スイッチング素子を含む第２サブ画素部と、(６)前記第１サブ画素電極と少なくとも一部が重ね合わされる第１ストレージライン及び前記第２サブ画素電極と少なくとも一部が重ね合わされる第２ストレージラインを有するストレージ配線とを含み、前記第３スイッチング素子の一電極は、前記第１及び第２ストレージラインと互いに異なる層に配置され、前記第１及び第２ストレージラインの両者と接続され、前記第３スイッチング素子の他電極は前記第２サブ画素電極と接続される。
【００１１】
また、前記第１及び第２ストレージラインは、前記第１ゲート線と同じ層に配置され得る。
【００１２】
また、前記第３スイッチング素子の他電極は前記データ線と同じ層に配置され得る。
【００１３】
また、前記第３スイッチング素子の他電極は、前記第１ストレージラインに、第１コンタクトホールを介して接続され、前記第２ストレージラインに、第２コンタクトホールを介して接続され得る。
【００１４】
また、前記第１ストレージラインは、前記第１サブ画素電極を囲み得る。
【００１５】
また、前記第２ストレージラインは、第１方向に延びる横部、及び、前記第１方向と異なる第２方向に延びる縦部を有し得る。
【００１６】
また、前記第１ゲート線と隣接して配置される第２ゲート線と、制御電極が前記第２ゲート線と接続され、一電極が前記データ線と接続される第４スイッチング素子、及び、前記第４スイッチング素子の他電極と接続される第３サブ画素電極を含む第３サブ画素部と、制御電極が前記第２ゲート線と接続され、一電極が前記データ線と接続される第５スイッチング素子、前記第５スイッチング素子の他電極と接続される第４サブ画素電極、及び、制御電極が前記第２ゲート線と接続される第６スイッチング素子を含む第４サブ画素部とをさらに含み、前記ストレージ配線は、前記第３サブ画素電極と少なくとも一部が重ね合われる第３ストレージライン、及び、前記第４サブ画素電極と少なくとも一部が重ね合わされる第４ストレージラインをさらに含み、前記第６スイッチング素子の他電極は、前記第３及び第４ストレージラインの両者と接続され、前記第２ストレージラインの縦部は前記第３ストレージラインと接続され得る。
【００１７】
また、前記第１サブ画素部は、前記第１ストレージラインと、前記第１サブ画素電極との間に形成される第１ストレージキャパシタをさらに含み、前記第２サブ画素部は、前記第２ストレージラインと、前記第２サブ画素電極との間に形成される第２ストレージキャパシタをさらに含み得る。
【００１８】
また、前記第３スイッチング素子は、前記第３スイッチング素子の一電極と、前記第３スイッチング素子の他電極との間に配置されるフローティング電極をさらに含み得る。
【００１９】
また、前記第２スイッチング素子は、前記第２スイッチング素子の他電極と接続される拡張部をさらに含み、前記第２スイッチング素子の拡張部は前記第２ストレージラインと少なくとも一部が重ね合わされ得る。
【００２０】
また、前記第１及び第２サブ画素電極と互いに同じ層に配置され、前記データ線と重ね合わされる遮蔽電極をさらに含み得る。
【００２１】
前記課題を解決するための本発明の他の実施形態による液晶表示装置は、基板と、前記基板上に配置されるゲート線と、前記ゲート線上に配置されるデータ線と、前記ゲート線と同じ層に配置される第１ストレージライン及び第２ストレージラインと、前記データ線と同じ層に配置され、前記第１及び第２ストレージラインの両者と接続される第３ストレージラインを含むストレージ配線と、前記ゲート線及び前記データ線と接続される第１スイッチング素子と、前記第１ストレージラインと少なくとも一部が重ね合わされ、前記第１スイッチング素子と接続される第１サブ画素電極を含む第１サブ画素部と、前記ゲート線及び前記データ線と接続される第２スイッチング素子と、前記第２ストレージラインと少なくとも一部が重ね合わされ、前記第２スイッチング素子と接続される第２サブ画素電極と、前記第２サブ画素電極及び前記第３ストレージラインと接続される第３スイッチング素子を含む第２サブ画素部を含む。
【００２２】
また、前記第３ストレージラインは、前記第１ストレージラインと第１コンタクトホールを介して接続され、前記第２ストレージラインと第２コンタクトホールを介して接続され得る。
【００２３】
また、前記第３ストレージラインは、前記ゲート線、前記第１ストレージライン及び前記第２ストレージラインのすべてと重ね合わされ得る。
【００２４】
また、前記第３スイッチング素子は、前記ゲート線から提供されたゲート信号に対応し、前記第３ストレージラインから提供されたストレージ信号を前記第２サブ画素電極に印加することができる。
【００２５】
また、前記第２サブ画素電極は、第１方向に延びる第１幹部、前記第１方向と異なる第２方向に延びる第２幹部、及び、前記第１幹部と前記第２幹部のうち少なくとも一つから延長される複数の枝部を含み、前記第２ストレージラインは、前記第１方向に延びる横部及び前記第２方向に延びる縦部を含み、前記第２ストレージラインの縦部は前記第２幹部と重ね合わされ得る。
【００２６】
また、前記第１画素部は青を表示し得る。
【００２７】
前記課題を解決するための本発明のまた他の実施形態による液晶表示装置は、基板と、前記基板上に配置される第１ゲート線と、前記第１ゲート線上に配置される第１データ線と、前記第１ゲート線と同じ層に配置される第１ストレージライン及び第２ストレージラインと、前記第１データ線と同じ層に配置され、前記第１及び第２ストレージラインのうちの一つと接続される第３ストレージラインを含むストレージ配線と、前記第１ゲート線及び前記第１データ線と接続される第１スイッチング素子と、前記第１ストレージラインと少なくとも一部が重ね合わされ、前記第１スイッチング素子と接続される第１サブ画素電極を含む第１サブ画素部と、前記第１ゲート線及び前記第１データ線と接続される第２スイッチング素子と、前記第２ストレージラインと少なくとも一部が重ね合わされ、前記第２スイッチング素子と接続される第２サブ画素電極と、前記第２サブ画素電極と接続される第３スイッチング素子を含む第２サブ画素部を含み、前記第３ストレージラインは、前記第１サブ画素電極及び前記第２サブ画素電極の両者と重ね合わされ得る。
【００２８】
また、前記第３ストレージラインは、前記第１ストレージライン及び前記第２ストレージラインのうち一つとコンタクトホールを介して接続される。
【００２９】
また、前記第３ストレージラインは、前記第１及び第２ストレージラインと重ね合わされ得る。
【００３０】
また、前記第３ストレージラインは、前記第２ストレージラインと、コンタクトホールを介して接続され、前記第１ストレージラインと絶縁され得る。
【００３１】
また、前記第１データ線及び前記第３ストレージライン上に配置される第１パッシベーション膜と、前記第１パッシベーション膜上に配置される有機絶縁膜と、前記有機絶縁膜上に配置される第２パッシベーション膜をさらに含み、前記第１及び第２サブ画素電極は前記第２パッシベーション膜上に配置されるのであり得る。
【００３２】
また、前記第１パッシベーション膜と前記有機絶縁膜との間に配置されるカラーフィルタをさらに含み得る。
【００３３】
また、前記第１ゲート線と隣接するように配置される第２ゲート線と、前記第１データ線と隣接するように配置される第２データ線と、前記第２ゲート線及び前記第２データ線と接続される第４スイッチング素子と、前記第４スイッチング素子と接続される第３サブ画素電極を含む第３サブ画素部と、前記第２ゲート線及び前記第２データ線と接続される第５スイッチング素子と、前記第５スイッチング素子と接続される第４サブ画素電極と、前記第４サブ画素電極と接続される第６スイッチング素子を含む第４サブ画素部をさらに含み、前記ストレージ配線は前記第３サブ画素電極と少なくとも一部が重ね合わされる第４ストレージライン、前記第４サブ画素電極と少なくとも一部が重ね合わされる第５ストレージライン、及び、前記第３ストレージラインと同じ層に配置され、前記第６スイッチング素子と接続される第６ストレージラインをさらに含み、前記第４及び第５ストレージラインは前記第１及び第２ゲート線と互いに同じ層に配置され、前記第６ストレージラインは、前記第４及び第５ストレージラインのうちの一つと接続され得る。
【００３４】
また、前記第６ストレージラインは前記第３ストレージラインと接続され得る。
【００３５】
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
【発明の効果】
【００３６】
本発明の実施形態によれば、電圧分配のための信号のリップルを減少させることができ、これによりＩＲドロップ現象を改善することができる。
【００３７】
また、水平クロストークを減少させることができる。
【００３８】
本発明の実施形態による効果は以上で例示した内容によって制限されず、より多様な効果が本明細書内に含まれている。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態による液晶表示装置の構成のうち第１画素部を示す等価回路図である。
【図２】図１に示す第１画素部をより詳細に示すレイアウト図である。
【図３】図２のＩ−Ｉ’線に沿って切断した断面図である。
【図４】図２のＩＩ−ＩＩ’線に沿って切断した断面図である
【図５】図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って切断した断面図である
【図６】図２に示す液晶表示装置のうち第１ゲート線、第１ストレージライン及び第２ストレージラインを示す図である。
【図７】図２に示す液晶表示装置のうちデータ導電体を示す図である。
【図８】図１に示す第１画素部及びこれと接続される第２画素部を示す等価回路図である。
【図９】図８に示す第１及び第２画素部をより詳細に示すレイアウト図である。
【図１０】本発明の第１実施形態による液晶表示装置の構成のうち第１画素部、第３画素部及び第４画素部を示す等価回路図である。
【図１１】図１１は本発明の第１実施形態による液晶表示装置の構成のうちのストレージ配線を示す図である。
【図１２】本発明の第１実施形態による液晶表示装置の構成のうちストレージ配線と接続されるフィードバック回路部を示す図である。
【図１３】本発明の第２実施形態による液晶表示装置の構成のうち第１画素部を示す等価回路図である。
【図１４】図１３に示す第１画素部をより詳細に示すレイアウト図である。
【図１５】図１４のＶ−Ｖ’線に沿って断面図である。
【図１６】図１４のＶＩ−ＶＩ’線に沿って断面図である。
【図１７】図１３に示す第１画素部及び前記第１画素部と隣接する第２画素部を示す等価回路図である。
【図１８】図１７に示す第１及び第２画素部をより詳細に示すレイアウト図である。
【図１９】本発明の第１及び第２実施形態による液晶表示装置の効果を説明するためのグラフである。
【発明を実施するための形態】
【００４０】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範囲によってのみ定義される。
【００４１】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得ることは勿論である。
【００４２】
以下、添付した図面を参照して本発明の実施形態について説明する。
【００４３】
図１は本発明の第１実施形態による液晶表示装置の構成のうち第１画素部を概略的に示す等価回路図である。先に図１を参照して第１画素部ＰＸ１について説明する。
【００４４】
図１を参照すると、第１画素部ＰＸ１は第１及び第２サブ画素部（ＳＰＸ１、ＳＰＸ２）を含み得る。
【００４５】
第１画素部ＰＸ１は、第１ゲート線ＧＬ１及び第１データ線ＤＬ１と接続され得る。第１ゲート線ＧＬ１は第１方向ｄ１に延長され得る。第１ゲート線ＧＬ１は、ゲート駆動部から第１ゲート信号Ｇ１の提供を受けることができる。第１データ線ＤＬ１は、第１方向ｄ１と異なる第２方向ｄ２に延長され得る。第１データ線ＤＬ１は、データ駆動部から第１データ信号Ｄ１の提供を受けることができる。第１方向ｄ１は第２方向ｄ２と垂直に交差され得る。図１を基準に、第１方向ｄ１は行方向として、第２方向ｄ２は列方向として、例示する。
【００４６】
第１サブ画素部ＳＰＸ１は、第１スイッチング素子ＴＲ１及び第１サブ画素電極ＰＥ１を含み得る。第１スイッチング素子ＴＲ１は、一実施形態で、薄膜トランジスタといった三端子素子であり得る。第１スイッチング素子ＴＲ１は、制御電極が第１ゲート線ＧＬ１と接続され得、一電極が第１データ線ＤＬ１と接続され得る。また、第１スイッチング素子ＴＲ１の他電極は第１サブ画素電極ＰＥ１と接続され得る。第１スイッチング素子ＴＲ１の制御電極はゲート電極であり得、一電極はソース電極であり得る。また、第１スイッチング素子ＴＲ１の他電極はドレイン電極であり得る。
【００４７】
第１スイッチング素子ＴＲ１は、第１ゲート線ＧＬ１から提供された第１ゲート信号Ｇ１によりターンオンされ、第１データ線ＤＬ１から提供された第１データ信号Ｄ１を第１サブ画素電極ＰＥ１に提供することができる。
【００４８】
第１サブ画素部ＳＰＸ１は、第１サブ画素電極ＰＥ１と共通電極ＣＥとの間に形成される第１液晶キャパシタＣｌｃ１をさらに含み得る。第１液晶キャパシタＣｌｃ１には、第１サブ画素電極ＰＥ１に提供される電圧と、共通電極ＣＥに提供される電圧との間の差電圧が充電される。
【００４９】
第２サブ画素部ＳＰＸ２は、第２スイッチング素子ＴＲ２、第３スイッチング素子ＴＲ３及び第２サブ画素電極ＰＥ２を含み得る。第２及び第３スイッチング素子（ＴＲ２、ＴＲ３）は、一実施形態で、薄膜トランジスタといった三端子素子であり得る。
【００５０】
第２スイッチング素子ＴＲ２は、制御電極が第１ゲート線ＧＬ１と接続され得、一電極が第１データ線ＤＬと接続され得る。また、第２スイッチング素子ＴＲ２の他電極は、第２サブ画素電極ＰＥ２と接続され得る。第２スイッチング素子ＴＲ２の制御電極はゲート電極であり得、一電極はソース電極であり得る。また、第２スイッチング素子ＴＲ２の他電極はドレイン電極であり得る。
【００５１】
第２スイッチング素子ＴＲ２は、第１ゲート線ＧＬ１から提供された第１ゲート信号Ｇ１によりターンオンされ、第１データ線ＤＬ１から提供された第１データ信号Ｄ１を第２サブ画素電極ＰＥ２に印加することができる。
【００５２】
第３スイッチング素子ＴＲ３は、制御電極が第１ゲート線ＧＬ１と接続され得、一電極が第１ノードＮ１と接続され得る。また、第３スイッチング素子ＴＲ３の他電極は第２サブ画素電極ＰＥ２と接続され得る。第３スイッチング素子ＴＲ３の制御電極はゲート電極であり得、一電極はソース電極であり得る。また、第３スイッチング素子ＴＲ３の他電極はドレイン電極であり得る。第３スイッチング素子ＴＲ３は、第１ノードＮ１を介して後述する第３ストレージラインＲＬ３と接続され得る。
【００５３】
第３スイッチング素子ＴＲ３は、第１ゲート線ＧＬ１から提供された第１ゲート信号Ｇ１によりターンオンされ、第３ストレージラインＲＬ３から提供された信号Ｒを第２サブ画素電極ＰＥ２に印加することができる。
【００５４】
第２サブ画素部ＳＰＸ２は、第２サブ画素電極ＰＥ２と共通電極ＣＥとの間に形成される第２液晶キャパシタＣｌｃ２をさらに含み得る。一方、第２サブ画素電極ＰＥ２に印加される、第１データ信号Ｄ１に対応する電圧の一部は、ストレージ信号Ｒが第２サブ画素電極ＰＥ２に印加されることによって分圧される。したがって、第２液晶キャパシタＣｌｃ２に充電された電圧のレベルは、第１液晶キャパシタＣｌｃ１に充電された電圧のレベルより低い。
【００５５】
これによって、第１液晶キャパシタＣｌｃ１に充電された電圧のレベルと、第２液晶キャパシタＣｌｃ２に充電された電圧のレベルとが互いに異なる。そのため、第１サブ画素部ＳＰＸ１と第２サブ画素部ＳＰＸ２とのそれぞれにおける液晶分子の傾いた角度は、互いに異なる。したがって、第１サブ画素部ＳＰＸ１と第２サブ画素部ＳＰＸ２とは、輝度が互いに異なり得る。すなわち、第１液晶キャパシタＣｌｃ１に充電される電圧と、第２液晶キャパシタＣｌｃ２に充電される電圧とを適切に調節して、側面から見る映像が正面から見る映像に極力近くなるようにすることができる。これによって、本発明の一実施形態による液晶表示装置の側面視認性を向上させることができる。
【００５６】
ストレージ配線ＲＤは、第１ないし第３ストレージライン（ＲＬ１ないしＲＬ３）を含み得る。第１ストレージラインＲＬ１は、第１サブ画素電極ＰＥ１と、少なくとも一部が重ね合わされ得る。第２ストレージラインＲＬ２は、第２サブ画素電極ＰＥ２と、少なくとも一部が重ね合わされ得る。一方、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）には、一実施形態で、直流形態のストレージ信号Ｒが提供され得る。ストレージ信号Ｒの電圧レベルは、第２液晶キャパシタＣｌｃ２に充電される電圧レベルが、第１液晶キャパシタＣｌｃ１に充電される電圧レベルより低い場合であれば、特に制限されない。
【００５７】
第１サブ画素部ＳＰＸ１は、第１サブ画素電極ＰＥ１と第１ストレージラインＲＬ１とが重畳されることによって形成される第１ストレージキャパシタＣｓｔ１を、さらに含み得る。すなわち、第１ストレージキャパシタＣｓｔ１は、一方の電極が第１サブ画素電極ＰＥ１と接続され、他方の電極が第１ストレージラインＲＬ１と接続されたものであり得る。
【００５８】
第２サブ画素部ＳＰＸ２は、第２サブ画素電極ＰＥ２と第２ストレージラインＲＬ２が重ね合わされることによって形成される第２ストレージキャパシタＣｓｔ２をさらに含み得る。すなわち、第２ストレージキャパシタＣｓｔ２は、一方の電極が第２サブ画素電極ＰＥ２と接続され、他方の電極が第２ストレージラインＲＬ２と接続されたものであり得る。
【００５９】
第３ストレージラインＲＬ３は、第３スイッチング素子ＴＲ３の一電極と、第１ノードＮ１を介して接続され得る。また、第３ストレージラインＲＬ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）の両者と接続され得る。これによって、第３ストレージラインＲＬ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）からストレージ信号Ｒの提供を受けることができる。これについては図２を参照して説明する。
【００６０】
図２は、図１に示す第１画素部をより詳細に示すレイアウト図である。図３は、図２のＩ−Ｉ’線に沿って切断した断面図である。図４は、図２のＩＩ−ＩＩ’線に沿って切断した断面図である。図５は、図２のIII−III’線及びＩＶ−ＩＶ’線に沿って切断した断面図である。図６は、図２に示す液晶表示装置のうち第１ゲート線、第１ストレージライン及び第２ストレージラインを示す図である。図７は、図２に示す液晶表示装置のうちデータ導電体を示す図である。
【００６１】
図２ないし図７を参照すると、本発明の一実施形態による液晶表示装置は下部表示板１０、上部表示板２０及びその間に介在する液晶層３０を含み得る。下部表示板１０は上部表示板２０と互いに対向するように配置される。下部表示板１０は一実施形態で上部表示板２０とシーリング（ｓｅａｌｉｎｇ）により貼り合わされ得る。
【００６２】
説明の便宜上、以下、第１スイッチング素子ＴＲ１の一電極及び他電極を、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１として表記する。また、第２スイッチング素子ＴＲ２の一電極及びドレイン電極を、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２として表記する。また、第３スイッチング素子ＴＲ３のソース電極及びドレイン電極を、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３として表記する。
【００６３】
先に、下部表示板１０について説明する。
【００６４】
下部基板１１０上には、第１ゲート線ＧＬ１、第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）、第１ストレージラインＲＬ１及び第２ストレージラインＲＬ２が配置され得る。下部基板１１０は一実施形態で透明なガラス基板、プラスチック基板などであり得る。
【００６５】
第１ゲート線ＧＬ１は、第１方向ｄ１に延びるように配置され得る。第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）は第１ゲート線ＧＬ１と接続され得る。
【００６６】
第１ゲート線ＧＬ１及び第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン−タングステン合金（ＭｏＷ）、モリブデン−チタン合金（ＭｏＴｉ）、銅／モリブデン−チタン合金積層膜（Ｃｕ／ＭｏＴｉ）を含む導電性金属またはその任意の組合せの中から選択される、単一層の膜、少なくとも二つの金属種で構成される二層膜、または、三つの金属種で構成される三層膜で形成され得る。
【００６７】
図６を参照すると、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は下部基板１１０上に配置され得る。すなわち、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は、第１ゲート線ＧＬ１及び第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）と同じ層に配置され得、互いに絶縁される。第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は、一実施形態で、第１ゲート線ＧＬ１及び第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）のいずれとも、同じ材料で形成され得る。また、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は、一実施形態で、第１ゲート線ＧＬ１及び第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）のいずれとも、同じマスクを用いたパターン工程により同時に形成され得る。
【００６８】
第１ストレージラインＲＬ１は図２の紙面を基準に、向かって、第１ゲート線ＧＬ１の上部に配置され得る。すなわち、第１ストレージラインＲＬ１は、後述する第１サブ画素電極ＰＥ１と少なくとも一部が重畳するように配置され得る。第１ストレージラインＲＬ１は、一実施形態で、第１サブ画素電極ＰＥ１を囲む四角のリングの形態であり得る。ただし、第１ストレージラインＲＬ１の形態及びサイズが図２に示す場合に制限されるのではない。
【００６９】
第２ストレージラインＲＬ２は図２の紙面を基準に、向かって、第１ゲート線ＧＬ１の下部に配置され得る。第２ストレージラインＲＬ２は、第１方向ｄ１に延びる横部ＲＬ２ａ、及び、第２方向ｄ２に延びる縦部ＲＬ２ｂを含み得る。第２ストレージラインＲＬ２の横部ＲＬ２ａは、第１画素部ＰＸ１と隣接する他の画素部領域に位置するストレージラインと接続され得る。第２ストレージラインＲＬ２の縦部ＲＬ２ｂは、第２サブ画素電極ＰＥ２と少なくとも一部が重畳するように配置され得る。
【００７０】
第２ストレージラインＲＬ２の縦部ＲＬ２ｂは、一実施形態で、第２サブ画素電極ＰＥ２の中心を横切るように配置され得る。より詳細には、第２ストレージラインＲＬ２の縦部ＲＬ２ｂは、後述する第２サブ画素電極ＰＥ２の第２幹部ＰＥ２ｂと重なり合うように、第２方向ｄ２に延びるのであり得る。ただし、第２ストレージラインＲＬ２の形態及びサイズが図２に示す場合に制限されるのではない。
【００７１】
ゲート絶縁膜１２０は、第１ゲート線ＧＬ１、第１ないし第３ゲート電極（ＧＥ１ないしＧＥ３）、第１ストレージラインＲＬ１及び第２ストレージラインＲＬ２上に配置され得る。ゲート絶縁膜１２０は、一実施形態にて、窒化ケイ素（ＳｉＮｘ）または酸化ケイ素（ＳｉＯｘ）などで形成され得る。ゲート絶縁膜１２０は、物理的性質が異なる少なくとも二つの絶縁層を含む多層膜構造を有することもできる。
【００７２】
半導体層１３０はゲート絶縁膜１２０上に配置され得る。半導体層１３０は第１ないし第３スイッチング素子（ＴＲ１ないしＴＲ３）のチャネル領域を含み得る。半導体層１３０は酸化物半導体を含み得る。すなわち、半導体層１３０はＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｉｎｃ−Ｏｘｉｄｅ）、ＺｎＯ、ＺｎＯ２、ＣｄＯ、ＳｒＯ、ＳｒＯ２、ＣａＯ、ＣａＯ２、ＭｇＯ、ＭｇＯ２、ＩｎＯ、Ｉｎ２Ｏ２、ＧａＯ、Ｇａ２Ｏ、Ｇａ２Ｏ３、ＳｎＯ、ＳｎＯ２、ＧｅＯ、ＧｅＯ２、ＰｂＯ、Ｐｂ２Ｏ３、Ｐｂ３Ｏ４、ＴｉＯ、ＴｉＯ２、Ｔｉ２Ｏ３、及びＴｉ３Ｏ５を含む酸化物半導体のうちから選択される一つで形成され得る。他の実施形態で、半導体層１３０は非晶相ケイ素（アモルファス・シリコン）、多結晶ケイ素（多結晶シリコン）などで形成され得る。
【００７３】
抵抗性接触（オーミックコンタクト）層１４０は、半導体層１３０の上部に配置される。抵抗性接触層１４０はリン（ｐｈｏｓｐｈｏｒｕｓ）などのｎ型不純物が高濃度でドーピングされているｎ＋水素化非晶相ケイ素などの材料で作られたりシリサイド（ｓｉｌｉｃｉｄｅ）で作られる。一方、抵抗性接触層１４０は、半導体層１３０が酸化物半導体からなる場合であれば、省略できる。本明細書では、抵抗性接触層１４０が半導体層１３０の上部に配置される場合を例にとり説明する。
【００７４】
図７を参照すると、データ導電体は、ゲート絶縁膜１２０及び抵抗性接触層１４０の上に配置され得る。データ導電体ＤＷは、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデンタングステン合金（ＭｏＷ）、モリブデン−チタン合金（ＭｏＴｉ）、銅／モリブデン−チタン合金積層膜（Ｃｕ／ＭｏＴｉ）を含む導電性金属またはその任意の組合せのうちから選択される、単一層の膜、少なくとも二種で構成される二層膜、または、三種で構成される三層膜で形成され得る。ただし、これに制限されず、多様な金属または導電体で作られ得る。
【００７５】
データ導電体ＤＷは、一実施形態で、単一のマスクを用いたパターニング工程により、半導体層１３０及び抵抗性接触層１４０と同時に形成され得る。この場合、データ導電体ＤＷのパターンは、半導体層１３０パターンのうちの第１ないし第３スイッチング素子（ＴＲ１ないしＴＲ３）のチャネル領域を除いては、半導体層１３０パターンと実質的に同じ形態を有し得る。前記第１ないし第３スイッチング素子（ＴＲ１ないしＴＲ３）のチャネル領域については後述する。
【００７６】
データ導電体ＤＷのパターンは、第１データ線ＤＬ１、第２データ線ＤＬ２、第１ソース電極ＳＥ１、第１ドレイン電極ＤＥ１、第２ソース電極ＳＥ２、第２ドレイン電極ＤＥ２、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３を含み得る。
【００７７】
第１ソース電極ＳＥ１、第１ドレイン電極ＤＥ１及び第１ゲート電極ＧＥ１は、第１スイッチング素子ＴＲ１を形成する。第１スイッチング素子ＴＲ１の第１ソース電極ＳＥ１は、第１データ線ＤＬ１と接続され得る。第１スイッチング素子ＴＲ１の第１ドレイン電極ＤＥ１は、第１コンタクトホール（ＣＮＴ１）を介して第１サブ画素電極ＰＥ１と接続され得る。第１スイッチング素子ＴＲ１の第１ソース電極ＳＥ１は、第１スイッチング素子ＴＲ１の第１ドレイン電極ＤＥ１と同じ層にて、所定距離だけ離隔して配置される。第１スイッチング素子ＴＲ１のチャネル領域は、第１ゲート電極ＧＥ１を介して提供される第１ゲート信号Ｇ１に応じて第１データ信号Ｄ１を第１サブ画素電極ＰＥ１に提供すべく、第１ソース電極ＳＥ１と第１ドレイン電極ＤＥ１との間に形成され得る。
【００７８】
第２ソース電極ＳＥ２、第２ドレイン電極ＤＥ２及び第２ゲート電極ＧＥ２は、第２スイッチング素子ＴＲ２を形成する。第２スイッチング素子ＴＲ２の第２ソース電極ＳＥ２は、第１データ線ＤＬ１と接続され得る。第２スイッチング素子ＴＲ２の第２ドレイン電極ＤＥ２は、第２コンタクトホールＣＮＴ２を介して第２サブ画素電極ＰＥ２と接続され得る。第２スイッチング素子ＴＲ２の第２ソース電極ＳＥ２は、第２スイッチング素子ＴＲ２の第２ドレイン電極ＤＥ２と同じ層にて、所定距離だけ離隔して配置される。第２スイッチング素子ＴＲ２のチャネル領域は、第２ゲート電極ＧＥ２を介して提供される第１ゲート信号Ｇ１に応じて第１データ信号Ｄ１を第２サブ画素電極ＰＥ２に提供すべく、第２ソース電極ＳＥ２と第２ドレイン電極ＤＥ２との間に形成され得る。
【００７９】
第２スイッチング素子ＴＲ２は、第２ドレイン電極ＤＥ２から延長されて第２ストレージラインＲＬ２の横部ＲＬ２ａと重ね合わされるドレイン電極拡張部ＤＥＰ１をさらに含み得る。ドレイン電極拡張部ＤＥＰ１は、第２ストレージラインＲＬ２の横部ＲＬ２ａと重ね合わされることによって、第２ストレージキャパシタＣｓｔ２の容量成分を増加させることができる。また、第２スイッチング素子ＴＲ２の第２ゲート電極ＧＥ２と、第２ドレイン電極ＤＥ２との間の寄生成分によるキックバック電圧（Ｖｋｂ）を減らすことができる。
【００８０】
第３ソース電極ＳＥ３、第３ドレイン電極ＤＥ３及び第３ゲート電極ＧＥ３は、第３スイッチング素子ＴＲ３を形成する。第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）のすべてと接続される。すなわち、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、前述した第３ストレージラインＲＬ３と同じ構成であり得る。これによって、第３ストレージラインＲＬ３（のみのため）のパターンと、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）とは、互いに異なる層に配置される。以下、第３ストレージラインＲＬ３と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを、場合によっては互いに混用して使用する。
【００８１】
第３スイッチング素子ＴＲ３についてさらに詳細に説明すると、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第３コンタクトホールＣＮＴ３を介して第１ストレージラインＲＬ１と接続され得る。また、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第４コンタクトホールＣＮＴ４を介して第２ストレージラインＲＬ２と接続され得る。これに伴い、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第１ストレージラインＲＬ１、第２ストレージラインＲＬ２及び第１ゲート線ＧＬ１のいずれとも部分的に重ねられ得る。
【００８２】
第３スイッチング素子ＴＲ３の第３ドレイン電極ＤＥ３は、第２サブ画素電極ＰＥ２と接続され得る。すなわち、第３スイッチング素子ＴＲ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）から提供されたストレージ信号Ｒを、第２サブ画素電極ＰＥ２に提供することによって、第２液晶キャパシタＣｌｃ２に充電される電圧を、分圧させることができる。
【００８３】
結局、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３が、第３コンタクトホールＣＮＴ３及び第４コンタクトホールＣＮＴ４を介して、それぞれ第１ストレージラインＲＬ１及び第２ストレージラインＲＬ２のと接続され得る。したがって、全体的に第１方向ｄ１に配置される第１ストレージラインＲＬ１及び第２ストレージラインＲＬ２の横部ＲＬ２ａと、全体的に第２方向に配置される第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３及び第２ストレージラインＲＬ２の縦部ＲＬ２ｂとが、すべて、第１画素部ＰＸ１領域内でメッシュ（ｍｅｓｈ）構造をなすように接続される。これによって、ストレージ信号Ｒを提供する第１ないし第３ストレージライン（ＲＬ１ないしＲＬ３）の抵抗成分を減少させて、結果的に、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３に提供されるストレージ信号ＲのＩＲドロップ（ｄｒｏｐ）現象を防止することができる。なお、図９などに示すように、このメッシュ構造において、第２ストレージラインＲＬ２の縦部ＲＬ２ｂの先端（横部ＲＬ２ａから遠い、図９の紙面に向かって下方の端部）、縦方向に隣接する画素部における第１ストレージラインＲＬ１の一部（四角のリングにおける、図９の紙面に向かって上方の、スイッチング素子から遠い側の辺をなす部分）に接続している。
【００８４】
また、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は、後述する遮蔽電極１８０とは絶縁される。これによって、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は、遮蔽電極１８０と独立に電圧駆動が可能である。また、第１ストレージラインＲＬ１、第２ストレージラインＲＬ２、及び、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３のいずれもが、メタル（ｍｅｔａｌ）で形成されることによって、抵抗成分を減少させることができる。さらに、第１ストレージラインＲＬ１、第２ストレージラインＲＬ２及び第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３の三者が互いに接続されてメッシュ構造を形成することにより、ストレージ信号Ｒのリップル（ｒｉｐｐｌｅ）成分を減少させることができる。
【００８５】
一方、第３スイッチング素子ＴＲ３は、第３ソース電極ＳＥ３と第３ドレイン電極ＤＥ３との間に配置されるフローティング電極（ＦＥ）をさらに含み得る。すなわち、第３スイッチング素子ＴＲ３は一実施形態でフィールドリラクゼーショントランジスタ（Ｆｉｅｌｄ  ｒｅｌａｘａｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）であり得る。
【００８６】
第１パッシベーション膜１５０はデータ導電体ＤＷ及びゲート絶縁膜１２０の上に配置され得る。第１パッシベーション膜１５０は、一実施形態で、窒化ケイ素及び酸化ケイ素などの無機絶縁物で形成され得る。第１パッシベーション膜１５０は、後述する有機絶縁膜１６０の顔料が、半導体層１３０のパターンのうちの露出した部分に流入することを防止することができる。
【００８７】
有機絶縁膜１６０は、第１パッシベーション膜１５０の上に配置され得る。有機絶縁膜１６０は、平坦化特性が優れ、感光性（ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ）を有する有機物質を含み得る。一方、有機絶縁膜１６０は省略することもできる。
【００８８】
一方、図面に示していないが、第１パッシベーション膜１５０上にはカラーフィルタが配置され得る。すなわち、カラーフィルタは、第１パッシベーション膜１５０と有機絶縁膜１６０との間に配置され得る。カラーフィルタは、赤（ｒｅｄ）、緑（ｇｒｅｅｎ）及び青（ｂｌｕｅ）の三原色など基本色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）のうち一つを表示できるが、これに制限されない。カラーフィルタは、隣接する画素ごとに互いに異なる色を表示する材料で形成され得る。カラーフィルタは、後述する上部表示板２０の上に配置されることもできる。
【００８９】
第２パッシベーション膜１７０は有機絶縁膜１６０上に配置され得る。第２パッシベーション膜１７０は、一実施形態で、窒化ケイ素及び酸化ケイ素などの無機絶縁物で形成され得る。第２パッシベーション膜１７０は有機絶縁膜１６０の上部に膨れが生じることを防止し、有機絶縁膜１６０から流入する溶剤（ｓｏｌｖｅｎｔ）などの有機物による液晶層３０の汚染を抑制することで、画面駆動時に引き起こされる残像などの不良を防止することができる。
【００９０】
第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）は、第２パッシベーション膜１７０上に配置され得る。第１サブ画素電極ＰＥ１は、第１コンタクトホール（ＣＮＴ１）により露出された第１スイッチング素子ＴＲ１の第１ドレイン電極ＤＥ１と接続され得る。第２サブ画素電極ＰＥ２は、第２コンタクトホールＣＮＴ２により露出された第２スイッチング素子ＴＲ２の第２ドレイン電極ＤＥ２と接続され得る。第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）は、ＩＴＯ及びＩＺＯなどの透明導電材料や、アルミニウム、銀、クロムまたはその合金などの反射性金属で形成され得る。
【００９１】
第１サブ画素電極ＰＥ１は、第１方向ｄ１に延びる第１幹部ＰＥ１ａ、第２方向ｄ２に延びる第２幹部ＰＥ１ｂ、及び、前記第１幹部ＰＥ１ａと第２幹部ＰＥ１ｂからそれぞれ延長される複数の枝部ＰＥ１ｃを含み得る。また、第１サブ画素電極ＰＥ１は、複数の枝部ＰＥ１ｃの間に配置される複数の第１スリットＳＬＴ１を含み得る。第２サブ画素電極ＰＥ２は、第１方向ｄ１に延びる第１幹部ＰＥ２ａ、第２方向ｄ２に延びる第２幹部ＰＥ２ｂ、及び、前記第１幹部ＰＥ２ａと第２幹部ＰＥ２ｂからそれぞれ延長される複数の枝部ＰＥ２ｃを含み得る。また、第２サブ画素電極ＰＥ２は、複数の枝部ＰＥ２ｃの間に配置される複数の第２スリットＳＬＴ２を含み得る。
【００９２】
第１サブ画素電極ＰＥ１の場合を例に挙げて説明する。第１サブ画素電極ＰＥ１の複数の第１スリットＳＬＴ１は、第１サブ画素電極ＰＥ１と、後述する共通電極ＣＥとの間にフリンジフィールド（ｆｒｉｎｇｅ  ｆｉｅｌｄ）を形成して、複数の液晶分子３１が特定方向に回転できるようにする。
【００９３】
遮蔽電極１８０は、第２パッシベーション膜１７０上に配置され得る。遮蔽電極１８０は、第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）と互いに同じ層に配置され得る。一方、遮蔽電極１８０は、第１及び第２データ線（ＤＬ１、ＤＬ２）を含む複数のデータ線と重なり合うように配置され得る。これによって、遮蔽電極１８０は、複数のデータ線と、各データ線に隣接する複数のサブ画素電極との間のカップリング（ｃｏｕｐｌｉｎｇ）による光漏れ現象を防止することができる。
【００９４】
遮蔽電極１８０は、一実施形態で、ＩＴＯ及びＩＺＯなどの透明導電材料や、アルミニウム、銀、クロムまたはその合金などの反射性金属で形成され得る。遮蔽電極１８０は、一実施形態で、第１画素部ＰＸ１の外部で、共通電極ＣＥと接続されて共通電圧の提供を受けることができる。
【００９５】
第１フローティング電極１８０ａ及び第２フローティング電極１８０ｂは、第２パッシベーション膜１７０上に、遮蔽電極１８０と同じ層に配置され得る。第１フローティング電極１８０ａは第３コンタクトホールＣＮＴ３を覆うように形成され得る。第２フローティング電極１８０ｂは第４コンタクトホールＣＮＴ４を覆うように形成され得る。
【００９６】
より詳細に説明すれば、第１フローティング電極１８０ａは、第１ストレージラインＲＬ１と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを、互いに接続させ得る。また、第２フローティング電極１８０ｂは、第２ストレージラインＲＬ２と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを、互いに接続させ得る。すなわち、第１フローティング電極１８０ａは、第１ストレージラインＲＬ１と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３との間のブリッジ電極の役割を果たす。また、第２フローティング電極１８０ｂは、第２ストレージラインＲＬ２と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３との間のブリッジ電極の役割を果たす。
【００９７】
一方、第１及び第２フローティング電極（１８０ａ、１８０ｂ）のいずれもが、同じ層に配置される遮蔽電極１８０、第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）のいずれからも、絶縁されるのであり得る。
【００９８】
第１フローティング電極１８０ａは、第３コンタクトホールＣＮＴ３を介して、第１ストレージラインＲＬ１と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを、互いに接続させ得る。第２フローティング電極１８０ｂは、第４コンタクトホールＣＮＴ４を介して、第２ストレージラインＲＬ２と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを、互いに接続させ得る。第１フローティング電極１８０ａ及び第２フローティング電極１８０ｂは、一実施形態で、ＩＴＯ及びＩＺＯなどの透明導電材料や、アルミニウム、銀、クロムまたはその合金などの反射性金属で形成され得る。
【００９９】
図面に示していないが、第１サブ画素電極ＰＥ１、第２サブ画素電極ＰＥ２、遮蔽電極１８０、第１及び第２フローティング電極（１８０ａ、１８０ｂ）の上には、第１配向膜が配置され得る。第１配向膜はポリイミドなどで形成され得る。
【０１００】
次に、上部表示板２０について説明する。
【０１０１】
上部基板１９０は下部基板１１０と対向するように配置され得る。上部基板１９０は透明なガラスまたはプラスチックなどで形成され得、一実施形態で下部基板１１０と同じ材質で形成され得る。
【０１０２】
上部基板１９０上には、画素領域以外の領域に光が透過することを遮断させるブラックマトリックス（ＢＭ：Ｂｌａｃｋ  ｍａｔｒｉｘ）が配置され得る。ブラックマトリックスＢＭは、一実施形態で、有機物、またはクロムを含む金属性材料で形成され得る。
【０１０３】
上部基板１９０及びブラックマトリックスＢＭ上には、オーバーコート層２００が配置され得る。オーバーコート層２００は、絶縁材料で形成され得、場合によっては省略することもできる。
【０１０４】
共通電極ＣＥは、オーバーコート層２００上に配置され得る。共通電極ＣＥは、少なくとも一部が第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）と重なり合うように配置され得る。共通電極ＣＥは、第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）のそれぞれと、電界を形成することができる。複数の液晶分子３１は、生成された電界により配向され得る。
【０１０５】
ただし、前述したように第２液晶キャパシタＣｌｃ２に充電された電圧のレベルが、第１液晶キャパシタＣｌｃ１に充電された電圧のレベルより低いため、第２サブ画素電極ＰＥ２と共通電極ＣＥとの間に位置する複数の液晶分子の配向状態と、第１サブ画素電極ＰＥ１と共通電極ＣＥとの間に位置する複数の液晶分子の配向状態とは、互いに異なる。
【０１０６】
図面には示していないが、共通電極ＣＥ上には第２配向膜（図面図示せず）が形成され得る。第２配向膜はポリイミドなどで形成され得る。
【０１０７】
図８は、図１に示す第１画素部、及び、これと接続される第２画素部を示す等価回路図である。ただし、第１画素部ＰＸ１で説明した内容と重複する説明は省略する。
【０１０８】
図８を参照すると、本発明の一実施形態による液晶表示装置は、第１画素部ＰＸ１と隣接する第２画素部ＰＸ２をさらに含み得る。第２画素部ＰＸ２は、第３サブ画素部ＳＰＸ３及び第４サブ画素部ＳＰＸ４を含み得る。
【０１０９】
第３サブ画素部ＰＸ３は、第２ゲート線ＧＬ２及び第１データ線ＤＬ１に接続される第４スイッチング素子ＴＲ４、及び、第４スイッチング素子ＴＲ４と接続される第３サブ画素電極ＰＥ３を含み得る。第３サブ画素電極ＰＥ３は、第４ストレージラインＲＬ４と少なくとも一部が重ね合わされ得る。
【０１１０】
第４サブ画素部ＰＸ４は、第２ゲート線ＧＬ２及び第１データ線ＤＬ１に接続される第５スイッチング素子ＴＲ５、及び、第５スイッチング素子ＴＲ５と接続される第４サブ画素電極ＰＥ４を含み得る。また、第４サブ画素部ＰＸ４は、第２ゲート線ＧＬ２、第４サブ画素電極ＰＥ４及び第６ストレージラインＲＬ６と接続される第６スイッチング素子ＴＲ６をさらに含み得る。
【０１１１】
第４サブ画素電極ＰＥ４は、第５ストレージラインＲＬ５と少なくとも一部が重ね合わされ得る。また、第６ストレージラインＴＲ６は、第４ストレージラインＲＬ４及び第５ストレージラインＲＬ５の両者と接続され得る。さらに、第４ストレージラインＲＬ４は、第２ストレージラインＲＬ２の縦部ＲＬ２ｂと接続され得る。
【０１１２】
すなわち、第２画素部ＰＸ２は、第１画素部ＰＸ１と隣接するように配置され得る。本明細書で二つの構成が隣接するように配置されるとは、前記二つの構成の間に、前記二つの構成と同じ構成が配置されないことを意味する。以下、図９を参照して、より詳細に説明する。
【０１１３】
図９は、図８に示す第１及び第２画素部を、より詳細に示すレイアウト図である。ただし、第１画素部ＰＸ１で説明した内容と重複する説明は省略する。以下、第４ストレージラインＲＬ４、第５ストレージラインＲＬ５、第６ストレージラインＲＬ６及び第６スイッチング素子ＴＲ６について詳細に説明する。
【０１１４】
第４ストレージラインＲＬ４は、第３サブ画素電極ＰＥ３を囲む四角のリングの形態であり得る。第４ストレージラインＲＬ４は、第２ストレージラインＲＬ２の縦部ＲＬ２ｂと接続され得る。第５ストレージラインＲＬ５は、第１方向ｄ１に延びる横部ＲＬ５ａ、及び、第２方向ｄ２に延びる縦部ＲＬ５ｂを含み得る。第５ストレージラインＲＬ５の縦部ＲＬ５ｂは、第４サブ画素電極ＰＥ４と重なるように配置され得、一実施形態で、第４サブ画素電極ＰＥ４の中心を横切るように配置され得る。第４及び第５ストレージライン（ＲＬ４、ＲＬ５）は、第１ストレージラインＲＬ１、第２ストレージラインＲＬ２及び第１ゲート線ＧＬ１と互いに同じ層に配置され得る。
【０１１５】
第６ストレージラインＲＬ６は、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６と同じ構成であり得る。第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６が、第１データ線ＤＬ１と同じ層に配置されることによって、第６ストレージラインＲＬ６は、第４及び第５ストレージライン（ＲＬ４、ＲＬ５）と互いに異なる層に配置され得る。以下、第６ストレージラインＲＬ６と、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６とを、場合によっては互いに混用して使用する。
【０１１６】
第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は第７コンタクトホールＣＮＴ７を介して第４ストレージラインＲＬ４と接続され得る。また、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は第８コンタクトホールＣＮＴ８を介して第５ストレージラインＲＬ５と接続され得る。これによって、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は、第４ストレージラインＲＬ４、第５ストレージラインＲＬ５及び第２ゲート線ＧＬ２の三者すべてと重ね合わされ得る。
【０１１７】
第６スイッチング素子ＴＲ６の第６ドレイン電極ＤＥ６は、第４サブ画素電極ＰＥ４と接続され得る。すなわち、第６スイッチング素子ＴＲ６は、第４及び第５ストレージライン（ＲＬ４、ＲＬ５）から提供されたストレージ信号Ｒを第４サブ画素電極ＰＥ４に提供することによって、第４液晶キャパシタＣｌｃ４に充電される電圧を分圧させることができる。
【０１１８】
結局、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６が、第７コンタクトホールＣＮＴ７及び第８コンタクトホールＣＮＴ８を介して、それぞれ、第４ストレージラインＲＬ４及び第５ストレージラインＲＬ５と接続され得る。また、第２ストレージラインＲＬ２の縦部ＲＬ２ｂと、第４ストレージラインＲＬ４とが接続することによって、結果的に、第１及び第２画素部（ＰＸ１、ＰＸ２）の領域に位置する、第１ないし第６ストレージライン（ＲＬ１ないしＲＬ６）が、すべて、互いに接続される。すなわち、第１ないし第６ストレージライン（ＲＬ１ないしＲＬ６）が、メッシュ構造を形成して互いに接続される。これによって、ストレージ信号Ｒを提供する第１ないし第６ストレージライン（ＲＬ１ないしＲＬ６）の抵抗成分を減少させ、結果的には、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３に提供されるストレージ信号ＲのＩＲドロップ（ｄｒｏｐ）現象を防止することができる。
【０１１９】
一方、第６スイッチング素子ＴＲ６は、第６ソース電極ＳＥ６と第６ドレイン電極ＤＥ６との間に配置されるフローティング電極ＦＥａをさらに含み得る。すなわち、第６スイッチング素子ＴＲ６は、一実施形態でフィールドリラクゼーショントランジスタ（Ｆｉｅｌｄ  ｒｅｌａｘａｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）であり得る。
【０１２０】
図１０は、本発明の他の実施形態による液晶表示装置の構成中の第１画素部、第３画素部及び第４画素部を示す等価回路図である。ただし、図１ないし図９で説明した内容と重複する説明は省略する。また、図９で説明した第２画素部ＰＸ２との混同を避けるために図１０では第２画素部ＰＸ２を使用しない。
【０１２１】
図１０を参照すると、本発明の他の実施形態による液晶表示装置は第１画素部ＰＸ１、第３画素部ＰＸ３及び第４画素部ＰＸ４を含み得る。一方、図１ないし図９を参照して第１画素部ＰＸ１について説明した内容と重複する説明は省略する。
【０１２２】
第１画素部ＰＸ１は青（ｂｌｕｅ）を表示し得る。第３画素部ＰＸ３及び第４画素部ＰＸ４は赤（ｒｅｄ）及び緑（ｇｒｅｅｎ）のうち一つの色を表示し得る。以下、第３画素部ＰＸ３は赤を表示し、第４画素部ＰＸ４は緑を表示する場合を例にとって説明する。
【０１２３】
第３画素部ＰＸ３は、第９スイッチング素子ＴＲ９を有する第６サブ画素部ＳＰＸ６を含み得る。第９スイッチング素子ＴＲ９は、第１ゲート線ＧＬ１、第６サブ画素電極ＰＥ６及び第２ストレージラインＲＬ２と接続され得る。第４画素部ＰＸ４は、第１２スイッチング素子ＴＲ１２を有する第８サブ画素部ＳＰＸ８を含み得る。第１２スイッチング素子ＴＲ１２は、第１ゲート線ＧＬ１、第８サブ画素電極ＰＥ６及び第２ストレージラインＲＬ２と接続され得る。以下、代表として第９スイッチング素子ＴＲ９について説明する。
【０１２４】
第９スイッチング素子ＴＲ９は、第１ストレージラインＲＬ１及び第２ストレージラインＲＬ２のうち一つのストレージラインのみに接続され得る。本明細書においては、第９スイッチング素子ＴＲ９が第２ストレージラインＲＬ２と接続する場合を例に挙げて説明する。すなわち、第９スイッチング素子ＴＲ９は第１ストレージラインＲＬ１と接続されない。
【０１２５】
したがって、青を表示する第１画素部ＰＸ１の第３スイッチング素子ＴＲ３のみ、第１ストレージラインＲＬ１及び第２ストレージラインＲＬ２の両者と接続され得るのであり、第１画素部ＰＸ１と異なる色相を表示する第３及び第４画素部（ＰＸ３、ＰＸ４）の第９及び第１２スイッチング素子（ＴＲ９、ＴＲ１２）は、第１ストレージラインＲＬ１と接続されない。
【０１２６】
図１１は本発明の一実施形態による液晶表示装置の構成のうちのストレージ配線を示す図である。
【０１２７】
図１１を参照すると、ストレージ配線ＲＤは、前述したように表示領域１００内にてメッシュ構造をなすように形成される。また、ストレージ配線は、周縁領域１１０に配置される複数のデータ集積回路（２００、ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を介してストレージ信号Ｒの印加を受け得る。一方、図１１にはデータ集積回路２００の個数が４つの場合を示しているが、これに制限されない。
【０１２８】
すなわち、本発明の一実施形態による液晶表示装置は、ストレージ配線ＲＤがメッシュ構造で形成されることによって、抵抗成分を減らしてストレージ信号Ｒの電圧降下を防止することができる。
【０１２９】
第１及び第２ストレージ信号印加配線（ＲＤＬ１、ＲＤＬ２）は、図１１を基準に、第２方向ｄ２に延び得るのであり、第１方向ｄ１の両端にそれぞれ配置されて、ストレージ配線ＲＤと接続され得る。ここで、第１及び第２ストレージ信号印加配線（ＲＤＬ１、ＲＤＬ２）は、ストレージ配線ＲＤより配線厚さが厚い。
【０１３０】
図１２は、本発明の一実施形態による液晶表示装置の構成のうちストレージ配線と接続されるフィードバック回路部を示す図である。
【０１３１】
図１２を参照すると、本発明の一実施形態による液晶表示装置は、第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）をさらに含み得る。
【０１３２】
第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）は、一実施形態で、第１方向ｄ１に沿って延び、ストレージ配線ＲＤのうち、表示領域１００の中央（図１１〜１２における左右方向中央領域）に位置する配線と接続され得る。図１２では第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）が二つの配線で形成された場合を示しているが、これに制限されない。
【０１３３】
すなわち、第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）は、一つの配線で形成されることもでき、または複数の配線に分けられることもできる。以下、第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）が二つの配線で形成された場合を例に挙げて説明する。
【０１３４】
一方、二つの第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）は、それぞれ、二つのフィードバック回路部（３００ａ、３００ｂ）と接続され得る。より詳細には、フィードバック回路部３００ａは、第３ストレージ信号印加配線ＲＤＬ３ａの両端部の中の、表示領域１００の中央の部分に近い一端部（内側の端部）から、ストレージ信号Ｒを検出し、検出されたストレージ信号Ｒのリップル（ｒｉｐｐｌｅ）を補償することができる。その後、フィードバック回路部３００ａは、リップルが補償されたストレージ信号Ｒを、第３ストレージ信号印加配線ＲＤＬ３ａの他端部（外側の端部）に提供することができる。
【０１３５】
これと同様に、フィードバック回路部３００ｂは第３ストレージ信号印加配線ＲＤＬ３ｂの両端部のうちの、表示領域１００の中央の部分に近い一端部（内側の端部）からストレージ信号Ｒを検出し、検出されたストレージ信号Ｒのリップル（ｒｉｐｐｌｅ）を補償することができる。その後、フィードバック回路部３００ｂは、リップルが補償されたストレージ信号Ｒを、第３ストレージ信号印加配線ＲＤＬ３ｂの他端部（外側の端部）に提供することができる。
【０１３６】
これによって、ストレージ信号Ｒのリップル成分を補償することによって、ストレージ配線Ｒと接続された画素部に、リップル成分が除去されたストレージ信号Ｒを提供することができる。
【０１３７】
一方、フィードバック回路部（３００ａ、３００ｂ）の個数は、第３ストレージ信号印加配線（ＲＤＬ３ａ、ＲＤＬ３ｂ）の形成方法によって異なる。さらに、フィードバック回路部（３００ａ、３００ｂ）の具体的な回路構成は入力信号のリップル成分を除去できる場合であれば、特に制限されない。
【０１３８】
図１３は、本発明の第２実施形態による液晶表示装置の構成のうち、第１画素部を示す等価回路図である。図１４は、図１３に示す第１画素部をより詳細に示すレイアウト図である。図１５は、図１４のＶ−Ｖ’線に沿った断面図である。図１６は、図１４のＶＩ−ＶＩ’線に沿った断面図である。説明の便宜上、図１ないし図９で使用した図面符号を同一に使用し、図１ないし図９で説明した内容と重複する部分は省略する。
【０１３９】
図１３ないし図１６を参照すると、本発明の他の実施形態による液晶表示装置は第１及び第２画素部（ＰＸ１、ＰＸ２）を含み得る。
【０１４０】
第１画素部ＰＸ１は第１及び第２サブ画素部（ＳＰＸ１、ＳＰＸ２）を含み得る。
【０１４１】
第１サブ画素部ＳＰＸ１は、第１スイッチング素子ＴＲ１、第１液晶キャパシタＣｌｃ１、第１ストレージキャパシタＣｓｔ１及び第１サブ画素電極ＰＥ１を含み得る。第１スイッチング素子ＴＲ１は、第１ゲート線ＧＬ１から提供された第１ゲート信号Ｇ１によりターンオンされ、第１データ線ＤＬ１から提供された第１データ信号Ｄ１を、第１サブ画素電極ＰＥ１に提供することができる。第１液晶キャパシタＣｌｃ１は、第１サブ画素電極ＰＥ１に提供される電圧と、共通電極ＣＥに提供される電圧との間の差電圧を充電する。
【０１４２】
第２サブ画素部ＳＰＸ２は、第２スイッチング素子ＴＲ２、第３スイッチング素子ＴＲ３、第２液晶キャパシタＣｌｃ２、第２ストレージキャパシタＣｓｔ２及び第２サブ画素電極ＰＥ２を含み得る。
【０１４３】
第２スイッチング素子ＴＲ２は、第１ゲート線ＧＬ１から提供された第１ゲート信号Ｇ１によりターンオンされ、第１データ線ＤＬ１から提供された第１データ信号Ｄ１を第２サブ画素電極ＰＥ２に印加することができる。
【０１４４】
第３スイッチング素子ＴＲ３は、第１ゲート線ＧＬ１、第３ストレージラインＲＬ３及び第２サブ画素電極ＰＥ２と接続され得る。第３スイッチング素子ＴＲ３は、第１ゲート線ＧＬ１から提供された第１ゲート信号Ｇ１によりターンオンされ、第３ストレージラインＲＬ３から提供されたストレージ信号Ｒを第２サブ画素電極ＰＥ２に印加することができる。
【０１４５】
これによって、第２液晶キャパシタＣｌｃ２には、第２サブ画素電極ＰＥ２に提供される電圧と、共通電極ＣＥに提供される電圧との間の差電圧が充電されるのであるが、第３スイッチング素子ＴＲ３がターンオンされることにより、充電された電圧が分圧される。これによって、第２液晶キャパシタＣｌｃ２に充電された電圧のレベルは、第１液晶キャパシタＣｌｃ１に充電された電圧のレベルより低い。
【０１４６】
すなわち、第１画素部ＰＸ１では、第１液晶キャパシタＣｌｃ１に充電された電圧のレベルと、第２液晶キャパシタＣｌｃ２に充電された電圧のレベルとが互いに異なるため、それぞれの領域で、液晶分子の傾いた角度が異なる。したがって、第１サブ画素部ＳＰＸ１は第２サブ画素部ＳＰＸ２と輝度が互いに異なり得る。
【０１４７】
ストレージ配線ＲＤは、第１ないし第３ストレージライン（ＲＬ１ないしＲＬ３）を含み得る。第１ストレージラインＲＬ１は、第１サブ画素電極ＰＥ１と少なくとも一部が重さね合わされ得る。第２ストレージラインＲＬ２は、第２サブ画素電極ＰＥ２と少なくとも一部が重さね合され得る。第２ストレージラインＲＬ２は、第１方向ｄ１に延長される横部ＲＬ２ａ、及び、第２方向ｄ２に延長される縦部ＲＬ２ｂを含み得る。
【０１４８】
第３ストレージラインＲＬ３は、第３スイッチング素子ＴＲ３の一電極と、第１ノードＮ１を介して接続され得る。また、第３ストレージラインＲＬ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）のうちの一つのストレージラインと接続される。これによって、第３ストレージラインＲＬ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）のうちの残り一つのストレージラインとは絶縁される。例えば、第３ストレージラインＲＬ３が第２ストレージラインＲＬ２と接続される場合は、第３ストレージラインＲＬ３は、第１ストレージラインＲＬ１とは絶縁される。本明細書では、第３ストレージラインＲＬ３が第２ストレージラインＲＬ２と接続され、第１ストレージラインＲＬ１と絶縁される場合を例に挙げて説明する。
【０１４９】
一方、第３ストレージラインＲＬ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）と互いに異なる層に配置され得る。図１５及び図１６を参照すると、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）は、第１ゲート線ＧＬ１と互いに同じ層に配置され得る。また、第３ストレージラインＲＬ３は、第１データ線ＤＬ１と互いに同じ層に配置され得る。
【０１５０】
一方、第３ストレージラインＲＬ３は、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３と互いに同じ構成であり得る。以下、第３ストレージラインＲＬ３と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを、場合によっては互いに混用して使用する。
【０１５１】
第３スイッチング素子ＴＲ３についてより詳細に説明する。第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第３コンタクトホールＣＮＴ３を介して第２ストレージラインＲＬ２と接続され得る。より詳細には、第１フローティング電極１８０ｂは、第４コンタクトホールＣＮＴ４を覆うように形成され、第２ストレージラインＲＬ２と、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３とを互いに接続させ得る。
【０１５２】
また、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）のいずれとも重ねられ得る。第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、一実施形態で、第１サブ画素電極ＰＥ１の中心と、第２サブ画素電極ＰＥ２の中心とをそれぞれを横切るように、第２方向ｄ２に延びるのであり得る。第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第２方向ｄ２に延び、第１ゲート線ＧＬ１と隣接する第２ゲート線ＧＬ２と接続された画素部領域に位置するスイッチング素子のソース電極と、互いに接続され得る。これについては後述する。
【０１５３】
すなわち、本発明の他の実施形態による液晶表示装置は、第３ストレージラインＲＬ３、すなわち、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３自体が、第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）のそれぞれと重なるように延びる。また、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）のうちいずれか一つと接続され得る。一実施形態で、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第１サブ画素電極ＰＥ１の第２幹部ＰＥ１ｂ、及び、第２サブ画素電極ＰＥ２の第２幹部ＰＥ２ｂのそれぞれと重畳するように延長され得る。
【０１５４】
結局、第１方向ｄ１に延びる第１及び第２ストレージライン（ＲＬ１、ＲＬ２）と、第２方向ｄ２に延びる第３ストレージラインＲＬ３とが互い接続され、メッシュ構造を形成することができる。したがって、第１ないし第３ストレージライン（ＲＬ１ないしＲＬ３）の抵抗成分が減少され、第３スイッチング素子ＴＲ３に提供されるストレージ信号ＲのＩＲドロップ現象を防止することができる。隣接する画素部との関係については図１７及び図１８を参照して説明する。
【０１５５】
図１７は、図１３に示す第１画素部、及び、前記第１画素部と隣接する第２画素部を示す等価回路図である。図１８は、図１７に示す第１及び第２画素部をより詳細に示すレイアウト図である。ただし、図１ないし図１０及び図１３ないし図１６で説明した内容と重複する説明は省略する。
【０１５６】
本発明の他の実施形態による液晶表示装置は、第１画素部ＰＸ１と隣接する第２画素部ＰＸ２をさらに含み得る。第２画素部ＰＸ２は、第３及び第４サブ画素部（ＳＰＸ３、ＳＰＸ４）を含み得る。
【０１５７】
第３サブ画素部ＳＰＸ３は、第４スイッチング素子ＴＲ４、第３液晶キャパシタＣｌｃ３、第３ストレージキャパシタＣｓｔ３及び第３サブ画素電極ＰＥ３を含み得る。
【０１５８】
第４スイッチング素子ＴＲ４の第４ソース電極ＳＥ４は第２データ線ＤＬ２と接続され得、第４ドレイン電極ＤＥ４は第３サブ画素電極ＰＥ３と接続され得る。また、第４スイッチング素子ＴＲ４の第４ゲート電極ＧＥ４は第２ゲート線ＧＬ２と接続され得る。これによって、第４スイッチング素子ＴＲ４は第２ゲート線ＧＬ２から提供された第２ゲート信号Ｇ２によりターンオンされ、第２データ線ＤＬ２から提供された第２データ信号ｄ２を第３サブ画素電極ＰＥ３に印加することができる。
【０１５９】
第３液晶キャパシタＣｌｃ３には、第３サブ画素電極ＰＥ３に提供される電圧と、共通電極ＣＥに提供される電圧との間の差電圧を充電する。また、第３サブ画素電極ＰＥ３は、第４ストレージラインＲＬ４と少なくとも一部が重ね合わされ得る。これによって、第３サブ画素部ＳＰＸ３は、第３サブ画素電極ＰＥ３と第４ストレージラインＲＬ４との間に形成される第３ストレージキャパシタＣｓｔ３を含み得る。
【０１６０】
第４ストレージラインＲＬ４は、一実施形態で、第３サブ画素電極ＰＥ３の周囲を覆うように形成され得る。また、第４ストレージラインＲＬ４は第２ストレージラインＲＬ２の縦部ＲＬ２ｂと接続され得る。
【０１６１】
第４サブ画素部ＳＰＸ４は、第５スイッチング素子ＴＲ５、第６スイッチング素子ＴＲ６、第４液晶キャパシタＣｌｃ４、第４ストレージキャパシタＣｓｔ４及び第４サブ画素電極ＰＥ４を含み得る。
【０１６２】
第５スイッチング素子ＴＲ５の第５ソース電極ＳＥ５は第２データ線ＤＬ２と接続され得、第５ドレイン電極ＤＥ５は第４サブ画素電極ＰＥ４と接続され得る。また、第５スイッチング素子ＴＲ５の第５ゲート電極ＧＥ５は第２ゲート線ＧＬ２と接続され得る。これによって、第５スイッチング素子ＴＲ５は第２ゲート線ＧＬ２から提供された第２ゲート信号Ｇ２によりターンオンされ、第２データ線ＤＬ２から提供された第２データ信号ｄ２を第４サブ画素電極ＰＥ４に印加することができる。
【０１６３】
第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は第６ストレージラインＲＬ６と接続され得、第６ドレイン電極ＤＥ６は第４サブ画素電極ＰＥ４と接続され得る。また、第６スイッチング素子ＴＲ６の第６ゲート電極ＧＥ６は第２ゲート線ＧＬ２と接続され得る。これによって、第６スイッチング素子ＴＲ６は第２ゲート線ＧＬ２から提供された第２ゲート信号Ｇ２によりターンオンされ、第６ストレージラインＲＬ６から提供されたストレージ信号Ｒを第４サブ画素電極ＰＥ４に印加することができる。
【０１６４】
これによって、第４液晶キャパシタＣｌｃ４には、第４サブ画素電極ＰＥ４に提供される電圧と、共通電極ＣＥに提供される電圧との間の差電圧が充電されるが、第６スイッチング素子ＴＲ６がターンオンされることにより、第４液晶キャパシタＣｌｃ４に充電された電圧が分圧される。結局、第４液晶キャパシタＣｌｃ４に充電された電圧のレベルは第３液晶キャパシタＣｌｃ３に充電された電圧のレベルより低い。
【０１６５】
第５ストレージラインＲＬ５は、第１方向ｄ１に延びる横部ＲＬ５ａ、及び、第２方向ｄ２に延びる縦部ＲＬ５ｂを含み得る。第５ストレージラインＲＬ５の縦部ＲＬ５ｂは、第４サブ画素電極ＰＥ４と重なるように配置され得るのであり、一実施形態で、第４サブ画素電極ＰＥ４の中心を横切るように配置され得る。第４及び第５ストレージライン（ＲＬ４、ＲＬ５）は、第１ストレージラインＲＬ１、第２ストレージラインＲＬ２及び第１ゲート線ＧＬ１と互いに同じ層に配置され得る。
【０１６６】
第６ストレージラインＲＬ６は、一実施形態で、第３ストレージラインＲＬ３と、第２方向ｄ２を基準に対称に形成され得る。図１８に示す例では、第６ストレージラインＲＬ６と、第３ストレージラインＲＬ３とが、図１８の中心の近傍を中心とした１８０°の回転対称をなすように配置されている。
【０１６７】
第６ストレージラインＲＬ６は、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６と同じ構成であり得る。第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は第１データ線ＤＬ１及び第２データ線ＤＬ２と同じ層に配置されることによって、第６ストレージラインＲＬ６は第４及び第５ストレージライン（ＲＬ４、ＲＬ５）と互いに異なる層に配置され得る。以下、第６ストレージラインＲＬ６と、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６を、場合によっては互いに混用して使用する。
【０１６８】
第６スイッチング素子ＴＲ６について、より詳細に説明する。第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は、第６コンタクトホールＣＮＴ６を介して、第５ストレージラインＲＬ５と接続され得る。より詳細には、第２フローティング電極１８０ｄは、第６コンタクトホールＣＮＴ６を覆うように形成され、第５ストレージラインＲＬ５と第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６を互いに接続させ得る。
【０１６９】
また、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は、第３及び第４サブ画素電極（ＰＥ３、ＰＥ４）の両者と重ねられ得る。第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は、一実施形態で、第３サブ画素電極ＰＥ３の中心と、第４サブ画素電極ＰＥ４の中心とをそれぞれ横切るように第２方向ｄ２に延び得る。
【０１７０】
すなわち、本発明の他の実施形態による液晶表示装置においては、第１画素部ＰＸ１領域内で第３ストレージラインＲＬ３が、すなわち、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３自体が、第１及び第２サブ画素電極（ＰＥ１、ＰＥ２）のそれぞれと重ねられるように延びる。また、第２画素部ＰＸ２領域内で、第６ストレージラインＲＬ６が、すなわち、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６自体が、第３及び第４サブ画素電極（ＰＥ３、ＰＥ４）のそれぞれと重ねられるように延びる。
【０１７１】
さらに、第３スイッチング素子ＴＲ３の第３ソース電極ＳＥ３は、第１及び第２ストレージライン（ＲＬ１、ＲＬ２）のうちのいずれか一つと接続され得るのであり、第６スイッチング素子ＴＲ６の第６ソース電極ＳＥ６は、第３及び第４ストレージライン（ＲＬ３、ＲＬ４）のうちのいずれか一つと接続され得る。
【０１７２】
結局、第１方向ｄ１に延びる第１ストレージラインＲＬ１、第２ストレージラインＲＬ２、第４ストレージラインＲＬ４及び第５ストレージラインＲＬ５と、第２方向ｄ２に延びる第３及び第６ストレージライン（ＲＬ３、ＲＬ６）とが、すべて、互いに接続され、メッシュ構造を形成することができる。したがって、第１ないし第６ストレージライン（ＲＬ１ないしＲＬ６）の抵抗成分が減少され、第３及び第６スイッチング素子（ＴＲ３、ＴＲ６）に提供されるストレージ信号ＲのＩＲドロップ現象を防止することができる。
【０１７３】
一方、図面には示していないが、第１及び第２画素部（ＰＸ１、ＰＸ２）は青を表示し得る。
【０１７４】
図１９は本発明の第１及び第２の実施形態による液晶表示装置の効果を説明するためのグラフである。図１９に図示されたグラフの縦軸はストレージ信号のＩＲドロップ比率をパーセントで示す。また、横軸のうち、（ａ）は従来技術による液晶表示装置を、（ｂ）は本発明の第１実施形態（図１〜１２に示す実施形態）による液晶表示装置を、最後に（ｃ）は本発明の第２実施形態（図１３〜１８に示す実施形態）による液晶表示装置を示す。図19の(a)に記載された従来技術の液晶表示装置は一つのスイッチング素子及び前記スイッチング素子と接続される画素電極を有する画素部を含む液晶表示装置をいう。
【０１７５】
図１９を参照すると、従来技術による液晶表示装置のストレージ信号のＩＲドロップ比率を１００で示すと、第２実施形態（ｃ）の場合は半分近く減少したことが分かり、第１実施形態（ｂ）の場合は約６７％の減少効果があることが分かる。
【０１７６】
さらに、以下の表を参照して本発明の一実施形態による液晶表示装置の面性水平クロストーク改善効果について説明する。
【０１７７】
表を参照すると、従来技術による液晶表示装置の場合（−２．９６％）に比べて本発明の第１実施形態による液晶表示装置の場合（−０．５％）、面性水平クロストークが約８３％減少したことが分かる。
【０１７８】
【表１】
2017187750.tif 000003
【０１７９】
以上、添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は本発明のその技術的思想や必須の特徴を変更せずに他の具体的な形態で実施され得るということを理解できるものである。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないことで理解しなければならない。
【符号の説明】
【０１８０】
１０    下部表示板
２０    上部表示板
３０    液晶層
ＰＸ１    第１画素部
ＰＸ２    第２画素部
ＲＬ１ないしＲＬ６    第１ないし第６ストレージライン
ＰＥ１ないしＰＥ４    第１ないし第４サブ画素電極
ＴＲ１ないしＴＲ６    第１ないし第６スイッチング素子
ＣＮＴ１ないしＣＮＴ８    第１ないし第８コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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