(57)【要約】【課題】  より少ない消費電流で動作する半導体記憶装置を提供する。【解決手段】  一実施形態による半導体記憶装置は、第１トランジスタ、第２トランジスタ、第３トランジスタ、および選択回路を含む。第１トランジスタは、第１ノードと接続された第１端と、互いに接続された第２端およびゲートを含む。第２トランジスタは、第１ノードと接続された第３端と、互いに接続された第４端およびゲートを含む。第３トランジスタは、第１ビット線と第１センスアンプの第２ノードとの間に設けられる。選択回路は、第２端および第４端の一方の電位に基づく電位を第３トランジスタのゲートに供給する。【選択図】      図６
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【特許請求の範囲】
【請求項１】
第１ノードと接続された第１端と、互いに接続された第２端およびゲートを含む第１トランジスタと、
前記第１ノードと接続された第３端と、互いに接続された第４端およびゲートを含む第２トランジスタと、
第１ビット線と第１センスアンプの第２ノードとの間の第３トランジスタと、
前記第２端および前記第４端の一方の電位に基づく電位を前記第３トランジスタのゲートに供給する選択回路と、
を備える半導体記憶装置。
【請求項２】
前記選択回路は、前記第２端の第１電位および前記第４端の第２電位のうちの前記第１電位が大きい場合、前記第１電位に基づく電位を前記第３トランジスタの前記ゲートに供給する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１センスアンプは、
前記第３トランジスタと第３ノードとの間の第４トランジスタと、
前記第３ノードと第４ノードとの間に設けられ、前記第２ノードと接続されたゲートを含む第５トランジスタと、
前記第３ノードと第５ノードとの間の第６トランジスタと、
を含む、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１トランジスタおよび前記第２トランジスタの各々は、第１導電型のソース／ドレイン領域を含み、
前記半導体記憶装置は、前記第１および第２トランジスタの前記ソース／ドレイン領域の下方の第２導電型の第１不純物領域をさらに含み、
前記第１不純物領域と前記第１トランジスタの前記ゲートとの距離は、前記第１不純物領域と前記第２トランジスタの前記ゲートとの距離より短い、
請求項１に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、第２ビット線と第２センスアンプのノードとの間の第７トランジスタをさらに備え、
前記第３トランジスタおよび前記第７トランジスタの各々は、前記第１導電型のソース／ドレイン領域を含み、
前記半導体記憶装置は、前記第３および第７トランジスタの前記ソース／ドレイン領域の下方の前記第２導電型の第２不純物領域をさらに含み、
前記第２不純物領域と前記第３トランジスタの前記ゲートとの距離は、前記第２不純物領域と前記第７トランジスタの前記ゲートとの距離より短い、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１、第２、第３、および第７トランジスタは、基板の第１面上に設けられており、
前記第１トランジスタの前記ゲートおよび前記ソース／ドレイン領域の前記第１面に沿った形状は、前記第３トランジスタの前記ゲートおよび前記ソース／ドレイン領域の前記第１面に沿った形状と実質的に同じであり、
前記第１トランジスタの前記ゲートおよび前記ソース／ドレイン領域の位置関係は、前記第３トランジスタの前記ゲートおよび前記ソース／ドレイン領域の位置関係と実質的に同じであり、
前記第２トランジスタの前記ゲートおよび前記ソース／ドレイン領域の前記第１面に沿った形状は、前記第７トランジスタの前記ゲートおよび前記ソース／ドレイン領域の前記第１面に沿った形状と実質的に同じであり、
前記第２トランジスタのゲートおよびソース／ドレイン領域の位置関係は、前記第７トランジスタのゲートおよびソース／ドレイン領域の位置関係と実質的に同じである、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１不純物領域の前記第１面に沿った形状は、前記第２不純物領域の前記第１面に沿った形状と実質的に同じであり、
前記第１トランジスタの前記ゲート、前記第２トランジスタの前記ゲート、および前記第２不純物領域の互いの位置関係は、前記第３トランジスタの前記ゲート、前記第７トランジスタの前記ゲート、および前記第１不純物領域の互いに位置関係と実質的に同じである、
請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、より少ない消費電流での動作を望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
より少ない消費電流で動作する半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、第１トランジスタ、第２トランジスタ、第３トランジスタ、および選択回路を含む。第１トランジスタは、第１ノードと接続された第１端と、互いに接続された第２端およびゲートを含む。第２トランジスタは、第１ノードと接続された第３端と、互いに接続された第４端およびゲートを含む。第３トランジスタは、第１ビット線と第１センスアンプの第２ノードとの間に設けられる。選択回路は、第２端および第４端の一方の電位に基づく電位を第３トランジスタのゲートに供給する。
【発明の効果】
【０００６】
より少ない消費電流で動作する半導体記憶装置を提供できる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体記憶装置の機能ブロックを示す。
【図２】第１実施形態のブロックの例を示す。
【図３】第１実施形態のセンスアンプの要素および接続の例を示す。
【図４】第１実施形態のあるトランジスタの構造が上から観察された様子を示す。
【図５】図４のＶ−Ｖ線に沿う断面を示す。
【図６】第１実施形態のＢＬＳ制御回路の要素および接続を示す。
【図７】第１実施形態の記憶装置の一部が上から観察された様子を示す。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面を示す。
【図９】第１実施形態の記憶装置の一部の形成の間の一状態を示す。
【図１０】図９に続く状態を示す。
【図１１】第２実施形態のセンスアンプの要素および接続の例を示す。
【図１２】第２実施形態のセンスアンプでの読み出しの間のいくつかのノードの電位を時間に沿って示す。
【図１３】第２実施形態のＢＬＳ制御回路の要素および接続を示す。
【図１４】第３実施形態のＢＬＳ制御回路の要素および接続を示す。
【発明を実施するための形態】
【０００８】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。
【０００９】
（第１実施形態）
（構成）
図１は、第１実施形態の半導体記憶装置１の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１４、センスアンプ１５、制御回路１６、ロジック制御回路１７、および入出力回路１８を含む。
【００１０】
メモリセルアレイ１１は、複数のメモリセルＭＣを含む。メモリセルアレイ１１およびメモリセルＭＣは、任意の構成を有することが可能である。例えば、メモリセルアレイ１１は、図１に示されるように、複数のブロックＢＬＫを含み、各ブロックＢＬＫは複数のストリングユニットＳＵを含み、各ストリングユニットＳＵは複数のＮＡＮＤストリングＳＴＲを含み、各ストリングＳＴＲは複数のメモリセルＭＣを含む。メモリセルＭＣは、例えば絶縁体を有し、絶縁体中の電子の量に基づいてデータを不揮発に保持する。メモリセルＭＣは、ワード線、ビット線、およびソース線等の配線と接続される。メモリセルＭＣは、３次元に配列されていてもよい。
【００１１】
入出力回路１８は、記憶装置１の外部との間で信号Ｉ／Ｏ０〜Ｉ／Ｏ７を送信および受信する。信号Ｉ／Ｏは、例えば８ビットの幅を有し、データの実体であり、コマンド、書き込みデータまたは読み出しデータ、およびアドレス信号等を含む。
【００１２】
ロジック制御回路１７は、記憶装置１の外部から種々の制御信号を受け取り、制御信号に基づいて、制御回路１６および入出力回路１８を制御する。制御信号は、例えば信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＷＰｎ、およびＲＹ／ＢＹｎを含む。信号の名称の末尾のｎは、信号がローレベルの場合にアサートされていることを意味する。
【００１３】
アサートされている信号ＣＥｎは、記憶装置１をイネーブルにする。アサートされている信号ＣＬＥおよびＡＬＥは、アサートされている信号ＣＬＥおよびＡＬＥと並行して記憶装置１に流れる信号Ｉ／Ｏがそれぞれコマンドおよびアドレスであることを記憶装置１に通知する。アサートされている信号ＷＥｎは、アサートされている信号ＷＥｎと並行して記憶装置１に流れる信号Ｉ／Ｏを記憶装置１に取り込むことを指示する。アサートされている信号ＲＥｎは、記憶装置１に信号Ｉ／Ｏを出力することを指示する。アサートされている信号ＷＰｎは、データ書き込みおよび消去の禁止を記憶装置１に指示する。信号ＲＹ／ｎは、記憶装置１がレディー状態（記憶装置１の外部から命令を受け付ける状態）であるか、ビジー状態（記憶装置１の外部からの命令を受け付けない状態）であるかを示し、ローレベルによってビジー状態を示す。
【００１４】
制御回路１６は、コマンドおよびアドレス信号に基づいて、ロウデコーダ１２、ドライバ１４、およびセンスアンプ１５の動作を制御する。
【００１５】
ロウデコーダ１２は、アドレス信号に基づいて１つのブロックＢＬＫを選択する。ドライバ１４は、種々の電位をロウデコーダ１２によって選択されたブロックＢＬＫにロウデコーダ１２を介して供給する。
【００１６】
センスアンプ１５は、メモリセルアレイ１１から読み出されたデータをセンスする。センスされたデータは、読み出しデータとして入出力回路１８を介して記憶装置１から出力される。センスアンプ１５はまた、入出力回路１８によって記憶装置１の外部から受け取られた書き込みデータを入出力回路１８から受け取り、書き込みデータをメモリセルアレイ１１に転送する。
【００１７】
各ブロックＢＬＫは、例えば図２に示される要素および接続を有する。図２は、各ブロックＢＬＫが複数のストリングユニットＳＵを含み、各ストリングユニットＳＵが複数のストリングＳＴＲを含む例に基づく。
【００１８】
各ブロックＢＬＫにおいて、１つのビット線ＢＬに複数のストリングＳＴＲが接続されている。相違する複数のビット線ＢＬと一対一でそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ブロックＢＬＫはストリングユニットＳＵ０〜ＳＵｋを含む。ｋは、自然数であり、以下の記述では例として３である。
【００１９】
各ストリングＳＴＲは、選択ゲートトランジスタＳＳＴｂ（ＳＳＴｂ０、ＳＳＴｂ１、ＳＳＴｂ２、またはＳＳＴｂ３）、選択ゲートトランジスタＳＳＴ（ＳＳＴ０、ＳＳＴ１、ＳＳＴ２、またはＳＳＴ３、）メモリセルトランジスタＭＴ０〜ＭＴｍ、および選択ゲートトランジスタＳＤＴ（ＳＤＴ０、ＳＤＴ１、ＳＤＴ２、またはＳＤＴ３）を含む。トランジスタＳＳＴｂ、ＳＳＴ、ＭＴ、ＳＤＴは、この順で、セルソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列と接続されている。
【００２０】
選択ゲートトランジスタＳＤＴｑ、ＳＳＴｑ、およびＳＳＴｂｑ（ｑは０およびｋ（＝３）以下の自然数のいずれか）、はストリングユニットＳＵｑに属する。
【００２１】
各ストリングユニットＳＵにおいて、ｐが０〜ｍの各々の場合について、セルトランジスタＭＴｐのゲートは、ワード線ＷＬｐと接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組はセルユニットＣＵを構成する。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中のワード線ＷＬｐも相互と接続されている。
【００２２】
ｑが０〜３の各々の場合について、ストリングユニットＳＵｑの複数のストリングＳＴＲの各々の選択ゲートトランジスタＳＤＴｑのゲートは選択ゲート線ＳＧＤＬｑと接続されている。ｑが０〜３の各々の場合について、ストリングユニットＳＵｑの複数のストリングＳＴＲの各々の選択ゲートトランジスタＳＳＴｑのゲートは選択ゲート線ＳＧＳＬｑと接続されている。ｑが０〜３の各々の場合について、ストリングユニットＳＵｑの複数のストリングＳＴＲの各々の選択ゲートトランジスタＳＳＴｂｑのゲートは選択ゲート線ＳＧＳｂＬｑと接続されている。
【００２３】
１つのブロックＢＬＫ中の複数のストリングユニットＳＵの選択ゲート線ＳＧＳＬの２つ以上は相互と接続されていてもよい。また、１ブロック中の複数のストリングユニットＳＵの選択ゲート線ＳＧＳｂＬの２つ以上は相互に接続されていてもよい。
【００２４】
セルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報、“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２５】
次に、図３を参照して、センスアンプ１５が記述される。図３は、第１実施形態の記憶装置１のセンスアンプ１５の要素および接続の例を示す。センスアンプ１５は、複数のセンスアンプユニット１５１を含む。各センスアンプユニット１５１は、同じ要素および接続を有する。各センスアンプユニット１５１は、１つのビット線ＢＬと接続されている。
【００２６】
図３に示されるように、各センスアンプユニット１５１は、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）トランジスタ３１〜３６、ならびに３９、ｐ型のＭＯＳＦＥＴ３７、およびキャパシタ素子３８を含む。
【００２７】
トランジスタ３１は、高い耐圧を有し、ゲートにおいて信号ＢＬＳを受け取る。信号ＢＬＳは、ＢＬＳ制御回路１６１から供給される。ＢＬＳ制御回路１６１は、例えば制御回路１６に含まれている。ＢＬＳ制御回路１６１は、全てのセンスアンプユニット１５１のそれぞれのトランジスタ３１のゲートに、信号ＢＬＳを供給する。トランジスタ３１は、一端において、このトランジスタ３１が含まれるセンスアンプユニット１５１に対応する１つのビット線ＢＬと接続されている。
【００２８】
トランジスタ３９は、トランジスタ３１の他端とノードＶＬＳＡとの間に接続されており、ゲートにおいて制御回路１６から信号ＢＬＶを受け取る。トランジスタ３２は、トランジスタ３１の他端とノードＮ１との間に接続されており、ゲートにおいて制御回路１６から信号ＢＬＣを受け取る。トランジスタ３３は、ノードＮ１とトランジスタ３７の一端との間に接続されており、ゲートにおいて制御回路１６から信号ＢＬＸを受け取る。トランジスタ３７は、他端において電源電位ＶＤＤＳＡのノードと接続されており、ゲートにおいて信号ＩＮＶを受け取る。信号ＩＮＶは、センスアンプユニット１５１と接続されているラッチ中のあるノード上の電位である。ノードＮ１はまた、トランジスタ３４を介して接地電位ＳＲＣＧＮＤのノードと接続されている。トランジスタ３４は、ゲートにおいて信号ＩＮＶを受け取る。
【００２９】
ノードＮ１はさらに、トランジスタ３５を介してノードＳＥＮと接続されている。トランジスタ３５は、ゲートにおいて制御回路１６から信号ＸＸＬを受け取る。ノードＳＥＮは、読み出し対象のメモリセルトランジスタＭＴによって保持されているデータの電位を反映するノードであり、例えばトランジスタ（図示せず）を介してデータラッチ（図示せず）と接続されている。
【００３０】
ノードＳＥＮはまた、トランジスタ３６を介してトランジスタ３３および３７が接続されているノードと接続されている。トランジスタ３６は、制御回路１６から信号ＨＬＬを受け取る。ノードＳＥＮは、さらに、キャパシタ素子３８を介して制御回路１６から信号ＣＬＫを受け取る。
【００３１】
次に、図４を参照して、トランジスタ３１の構造が記述される。図４は、第１実施形態の記憶装置１のトランジスタ３１の構造が上から観察された様子を示す。図５は、図４のＶ−Ｖ線に沿った断面を示す。上記のように、記憶装置１は複数のトランジスタ３１を含む。
【００３２】
図４および図５に示されるように、トランジスタ３１は、トランジスタ３１ａおよび３１ｂを含む。トランジスタ３１ａは、例えば偶数のアドレスを有するビット線ＢＬと接続されたセンスアンプユニット１５１に含まれる。トランジスタ３１ｂは、例えば奇数のアドレスを有するビット線ＢＬと接続されたセンスアンプユニット１５１に含まれる。トランジスタ３１ａの組はｄ１軸に沿って並び、トランジスタ３１ｂの組もｄ１軸に沿って並ぶ。トランジスタ３１ａの組およびトランジスタ３１ｂの組は、素子分離のための絶縁膜４１を挟んでｄ２軸に沿って並ぶ。ｄ２軸は、ｄ１軸に直交する。絶縁膜４１は、例えばＳＴＩ(shallow trench isolation）構造を有する。
【００３３】
トランジスタ３１ａの組は、ゲート電極４２ａを共有する。ゲート電極４２ａは、ｄ１軸に沿って延び、ｐ型の基板（またはウェル）４３のｄ３軸に沿って上方に位置する。ｄ３軸は、ｄ１軸およびｄ２軸に直交する。各トランジスタ３１ａは、１対のソース／ドレイン領域４４ａを含む。１対のソース／ドレイン領域４４ａは、基板４３の表面の領域においてゲート電極４２ａの下方のチャネルが形成される領域（チャネル領域）を挟む。
【００３４】
トランジスタ３１ｂの組は、ゲート電極４２ｂを共有する。ゲート電極４２ｂは、ｄ１軸に沿って延び、基板４３のｄ３軸に沿って上方に位置する。各トランジスタ３１ｂは、１対のソース／ドレイン領域４４ｂを含む。１対のソース／ドレイン領域４４ｂは、基板４３の表面の領域においてゲート電極４２ｂの下方のチャネル領域を挟む。
【００３５】
基板４３は、絶縁膜４１のｄ３軸に沿って下方において不純物領域４５を含んでいる。不純物領域４５中の不純物は、基板４３と同じ導電型を有し、トランジスタ３１ａおよび３１ｂのチャネル領域の導電型と同じ導電型を有し、現行の例ではｐ型である。不純物領域４５は、絶縁膜４１の直下にチャネルが形成されるのを防止すること等の理由で設けられており、チャネルストッパなどと称される。
【００３６】
トランジスタ３１ａおよび３１ｂは、実質的に同じ閾値電圧を有することが望まれている。しかし、トランジスタ３１ａの閾値電圧Ｖｔｈａ、およびトランジスタ３１ｂの閾値電圧Ｖｔｈｂのうちの一方は、他方より高い。以下の記述は、閾値電圧Ｖｔｈａが閾値電圧Ｖｔｈｂより高い例に基づく。閾値電圧の違いは、不純物領域４５中に起因する。具体的には、以下の通りである。
【００３７】
不純物領域４５は、ゲート電極４２ａ（ゲート電極４２ａの端の延長線）と距離Ｌａを有し、ゲート電極４２ｂ（ゲート電極４２ａの端の延長線）と距離Ｌｂを有する。不純物領域４５の中心は、ゲート電極４２ａの端とゲート電極４２ｂの端とを結ぶ線の中心からずれている。このため、距離ＬａとＬｂは異なる。図４および図５は、距離Ｌａが距離Ｌｂより短い例を示す。距離ＬａおよびＬｂが相違する理由は、製造方法に起因し、後述される。
【００３８】
距離Ｌａは距離Ｌｂより短いため、不純物領域４５中の不純物は、トランジスタ３１ｂのチャネル領域へよりもトランジスタ３１ａのチャネル領域へと拡散しやすい。拡散により、トランジスタ３１ａのチャネル領域のｐ型不純物濃度は、トランジスタ３１ｂのチャネル領域のｐ型不純物濃度より高い。この結果、トランジスタ３１ａの閾値電圧Ｖｔｈａは、トランジスタ３１ｂの閾値電圧Ｖｔｈｂより高い。
【００３９】
次に、図６を参照して、ＢＬＳ制御回路１６１が記述される。図６は、第１実施形態の記憶装置１のＢＬＳ制御回路１６１の要素および接続を示す。ＢＬＳ制御回路１６１は、電流回路５１、レプリカトランジスタ５２ａおよび５２ｂ、オペアンプ５３、変換回路５４、データラッチ５５、レベルシフタ５６、ｐ型のＭＯＳＦＥＴ５７および５８、ならびにドライバ５９を含んでいる。
【００４０】
ＢＬＳ制御回路１６１は、制御回路１６からアサートされている信号ＥＮＢを受け取っている間、イネーブルとされる。電流回路５１は、２つの出力ＩＯＵＴａおよびＩＯＵＴｂを有する。電流回路５１は、出力ＩＯＵＴａおよび出力ＩＯＵＴｂから、実質的に同じ電流を出力する。電流回路５１は、例えばカレントミラー回路に基づく。
【００４１】
出力ＩＯＵＴａのノードＮｂｌｓａはトランジスタ５２ａの一端およびゲートに接続されている。トランジスタ５２ａの他端は、電位ＶＤＤＳＡのノードと接続されている。出力ＩＯＵＴｂのノードＮｂｌｓｂはトランジスタ５２ｂの一端およびゲートに接続されている。トランジスタ５２ｂの他端は、電位ＶＤＤＳＡのノードと接続されている。
【００４２】
トランジスタ５２ａはトランジスタ３１ａの閾値電圧Ｖｔｈａと実質的に同じ閾値電圧Ｖｔｈｒａを有し、トランジスタ５２ｂはトランジスタ３１ｂの閾値電圧Ｖｔｈｂと実質的に同じ閾値電圧Ｖｔｈｒｂを有する。そのために、トランジスタ５２ａおよび５２ｂは、トランジスタ３１ａおよび３１ｂとそれぞれ実質的に同じ特性を有することが可能である。実質的に同じとは、同じであることを意図されていることを指す。例えば、トランジスタ５２ａおよび５２ｂが実質的に同じ特性を有するとは、トランジスタ３１ａおよび３１ｂと同じ特性を有することを目指して設けられていることを指す。そのために、トランジスタ５２ａおよび５２ｂは、それぞれトランジスタ３１ａおよび３１ｂのレプリカとして設けられ、例えば、ある製造ステップの組によってトランジスタ３１ａおよびトランジスタ３１ｂと並行して形成される。
【００４３】
トランジスタ５２ａは複数設けられてもよく、同様に、トランジスタ５２ｂは複数設けられてもよい。この場合、複数のトランジスタ５２ａは並列に接続されており、複数のトランジスタ５２ｂは並列に接続されている。こうすることにより、トランジスタ５２ａの特性のばらつきを避けて１つの平均的な特性のトランジスタ５２ａが設けられているのと同じ状態を得られる。トランジスタ５２ｂについても同様である。
【００４４】
ノードＮｂｌｓａおよびＮｂｌｓｂは、それぞれ、オペアンプ５３の非反転入力端子および反転入力端子とさらに接続されている。オペアンプ５３の出力は、変換回路５４の入力と接続されている。変換回路５４は、オペアンプ５３の出力を、ディジタル信号へと変換する。変換回路５４は、例えば、インバータ回路であり、ある基準値より小さい入力をディジタル信号のローレベルとして出力し、基準値より大きい入力をディジタル信号のハイレベルとして出力する。
【００４５】
変換回路５４の出力は、ラッチ５５の入力と接続されている。ラッチ５５は、例えばＤ型ラッチ回路であり、その入力において受け取られた信号を保持して、これを出力し続ける。ラッチ５５の出力は、レベルシフタ５６に供給される。
【００４６】
レベルシフタ５６は、その入力においてローレベルの信号を受け取っていると、トランジスタ５７および５８をカットオフさせる大きさの高電位を出力ＯＵＴとして出力し、出力ＯＵＴｎからは接地電位ＶＳＳ（＝０Ｖ）を出力する。一方、レベルシフタ５６は、ハイレベルの信号を受け取っていると、トランジスタ５７および５８をカットオフさせる大きさの高電位を出力ＯＵＴｎとして出力し、出力ＯＵＴからは接地電位を出力する。出力ＯＵＴはトランジスタ５８のゲートと接続されている。出力ＯＵＴｎはトランジスタ５７のゲートと接続されている。
【００４７】
トランジスタ５７の一端はノードＮｂｌｓａと接続されており、トランジスタ５８の一端はノードＮｂｌｓｂと接続されている。トランジスタ５７および５８の各々の他端は、ノードＮｂｌｓｒｅｆにおいて相互に接続されており、ドライバ５９の入力と接続されている。ドライバ５９は、その入力において受け取られている電位を、信号ＣＮＴに基づくタイミングで信号ＢＬＳとして出力する。信号ＣＮＴは、例えば制御回路１６から供給される。
【００４８】
次に、図７および図８を参照して、レプリカトランジスタ５２ａおよび５２ｂの構造について記述される。図７は、第１実施形態の記憶装置１の一部の構造が上から観察された様子を示す。図８は、図４のＶＩＩＩ−ＶＩＩＩ線に沿った断面を示す。上記のように、トランジスタ５２ａおよび５２ｂは、トランジスタ３１ａおよび３１ｂと同じ特性を有することを目指して設けられている。そのために、図Ａに示されるように、トランジスタ５２ａおよび５２ｂは、トランジスタ３１ａおよび３１ｂと、それぞれ実質的に同じ構造を有する。
【００４９】
図７および図８に示されるように、トランジスタ５２ａの組はｄ１軸に沿って並び、トランジスタ５２ｂの組もｄ１軸に沿って並ぶ。トランジスタ５２ａの組およびトランジスタ５２ｂの組は、絶縁膜４１を挟んでｄ２軸に沿って並ぶ。
【００５０】
トランジスタ５２ａの組は、ゲート電極６１ａを共有する。ゲート電極６１ａは、ｄ１軸に沿って延び、基板４３のｄ３軸に沿って上方に位置する。各トランジスタ５２ａは、１対のソース／ドレイン領域６２ａを含む。１対のソース／ドレイン領域６２ａは、基板４３の表面の領域においてチャネル領域を挟む。
【００５１】
トランジスタ５２ｂの組は、ゲート電極６１ｂを共有する。ゲート電極６１ｂは、ｄ１軸に沿って延び、基板４３のｄ３軸に沿って上方に位置する。各トランジスタ５２ｂは、１対のソース／ドレイン領域６２ｂを含む。１対のソース／ドレイン領域６２ｂは、基板４３の表面の領域においてゲート電極６１ｂの下方のチャネル領域を挟む。
【００５２】
基板４３は、ゲート電極６１ａおよび６１ｂの間の絶縁膜４１のｄ３軸に沿って下方において不純物領域４６を含んでいる。
【００５３】
ゲート電極６１ａおよび６１ｂ、ソース／ドレイン領域６２ａおよび６２ｂ、ならびに不純物領域４６は、それぞれ、ゲート電極４２ａおよび４２ｂ、ソース／ドレイン領域４４ａおよび４４ｂ、ならびに不純物領域４５と実質的に同じ寸法を有する。また、ゲート電極６１ａおよび６１ｂ、ソース／ドレイン領域６２ａおよび６２ｂ、ならびに不純物領域４６の互いの位置関係（距離）は、それぞれ、ゲート電極４２ａおよび４２ｂ、ソース／ドレイン領域４４ａおよび４４ｂ、ならびに不純物領域４５の互いの位置関係（距離）と実質的に同じである。このため、不純物領域４６（不純物領域４６の端）とゲート電極６１ａ（ゲート電極６１ａの端の延長線）との距離Ｌ２ａは、距離Ｌａと実質的に同じである。また、不純物領域４６とゲート電極６１ｂ（ゲート電極４２ａの端の延長線）との距離Ｌ２ｂは距離Ｌｂと実質的に同じである。
【００５４】
（製法）
次に、図９および図１０を参照して、トランジスタ３１ａおよび３１ｂ、ならびにトランジスタ５２ａおよび５２ｂの形成方法について記述される。図９は、第１実施形態の記憶装置１の一部の形成の間の一状態を示す。図１０は、図９に続く状態を示す。領域３１ａＡ、３１ｂＡ、５２ａＡ、および５２ｂＡは、それぞれトランジスタ３１ａ、３１ｂ、５２ａ、および５２ｂが形成される領域である。
【００５５】
トランジスタ３１ａ、３１ｂ、５２ａ、および５２ｂは、実質的に同じ材料の要素を含み、実質的に同じ寸法の要素を含む。そのために、例えば、トランジスタ３１ａおよび３１ｂ、ならびトランジスタ５２ａおよび５２ｂは並行して形成される。トランジスタ３１ａ、３１ｂ、５２ａ、および５２ｂは、並行して形成されてトランジスタ３１ａおよび５２ａが実質的に同じ特性を有しかつトランジスタ３１ｂおよび５２ｂが実質的に同じ特性を有する限り、任意の方法で形成される。以下に一例が記述される。
【００５６】
まず、基板４３の表面の領域に絶縁膜４１が形成される。次に、基板４３の上方に、ゲート電極４２ａ、４２ｂ、６１ａおよび６１ｂが形成される。ゲート電極６１ａおよび６１ｂは、それぞれトランジスタ５２ａおよび５２ｂに含まれる。次に、例えばゲート電極４２ａ、４２ｂ、６１ａ、および６１ｂをマスクとするイオン注入により、ソース／ドレイン領域４４ａ、４４ｂ、６２ａ、および６２ｂが形成される。その後、ゲート電極４２ａ、４２ｂ、６１ａ、および６１ｂの側壁上に絶縁膜が形成されたり、高濃度のソース／ドレイン領域が形成されたりしてもよい。
【００５７】
次に、ここまでのステップにより得られた構造上の全面に、例えばハードマスク６４およびフォトレジスト７０が形成される。さらに、フォトレジスト７０上にマスク６５が配置される。マスク６５は、ゲート電極４２ａと４２ｂの間に開口６６を有し、ゲート電極６１ａと６１ｂとの間に開口６７を有する。マスク６５は、開口６６がゲート電極４２ａと４２ｂのちょうど中間に位置し、かつ開口６７がゲート電極６１ａと６１ｂのちょうど中間に位置するように配置されることが意図されている。しかしながら、実際には、合わせずれにより、開口６６および６７の位置は、ｄ２軸に沿ってどちらかにずれる。図９は、開口６６および６７が、意図されている位置より右にずれている例を示す。開口６６のずれの量と、開口６７のずれの量は同じである。次に、マスク６５を用いたフォトリソグラフィーおよび異方性エッチングにより、マスク６５の開口６６および６７が、フォトレジスト７０に転写される。
【００５８】
次に、図１０に示されるように、さらなる異方性エッチングにより、フォトレジスト７０（図示せず）の開口が、ハードマスク６４に転写される。この結果、ハードマスク６４は、開口６８および６９を有する。開口６８および６９は、フォトレジスト７０の開口の下方に位置し、よってマスク６５の開口６６および６７のあった領域のそれぞれの下方に位置する。したがって、開口６８および６９も、開口６６および６７と同じく、意図されている位置よりも、ｄ２軸に沿って右に位置している。このため、現行の例に基づくと、開口６８の左端とゲート電極４２ａとの間の距離は、開口６８の右端とゲート電極４２ｂとの間の距離より長い。同様に、開口６９の左端とゲート電極６１ａとの間の距離は、開口６９の右端とゲート電極６１ｂとの間の距離より長い。
【００５９】
次に、フォトレジスト７０が除去された後、開口６８および６９を介したイオン注入により、不純物領域４５および４６が形成される。イオンビームの軌跡は、ｄ３軸からある傾きを有する。イオンビームの軌跡が傾いていること、および開口６８ならびに６９が一方の側に偏っていることに基づいて、不純物領域４５はゲート電極４２ａおよび４２ｂの間の中間位置に対して左右非対称であり、不純物領域４６はゲート電極６１ａおよび６１ｂの間の中間位置に対して左右非対称である。この結果、上記のように、距離ＬａおよびＬｂが相違し、距離Ｌ２ａおよび距離Ｌ２ｂが相違する。
【００６０】
次いで、ハードマスク６４が除去されて、図８の構造が得られる。
【００６１】
（動作）
図６に示されるＢＬＳ制御回路１６１の動作が記述される。制御回路１６は、例えば記憶装置１が電源の供給を受け始めたときに、ノードＮｂｌｓｒｅｆ上の信号（電位）を生成する。そのために、制御回路１６はアサートされている信号ＥＮＢを出力する。この結果、ＢＬＳ制御回路１６１は動作を開始する。開始に伴い、トランジスタ５２ａおよび５２ｂをある同じ大きさの電流が流れる。トランジスタ５２ａおよび５２ｂは相違する閾値電圧を有するので、電位ノードＮｂｌｓａの電位ＶｂｌｓａおよびノードＮｂｌｓｂの電位Ｖｂｌｓｂは、相違する大きさを有する。電位Ｖｂｌｓａは電位ＶＤＤＳＡとトランジスタ５２ａの閾値電圧Ｖｔｈｒａとの和に等しく、電位Ｖｂｌｓｂは電位ＶＤＤＳＡとトランジスタ５２ｂの閾値電圧Ｖｔｈｒｂとの和に等しい。
【００６２】
電位ＶｂｌｓａとＶｂｌｓｂの大きさの関係に基づいて定まる値が、変換回路５４から出力される。具体的には、電位Ｖｂｌｓａが電位Ｖｂｌｓｂより高ければ、オペアンプ５３からハイレベルの信号が出力され、変換回路５４からローレベルの信号が出力される。一方、電位Ｖｂｌｓｂが電位Ｖｂｌｓａより高ければ、オペアンプ５３からローレベルの信号が出力され、変換回路５４からハイレベルの信号が出力される。一旦、変換回路５４から信号が出力されると、この信号はラッチ５５により保持され続ける。制御回路１６は、例えばアサートの信号ＥＮＢの供給の開始から、ラッチ５５にデータが取り込まれるのに要する時間より長いある時間の経過後に信号ＥＮＢをネゲートする。
【００６３】
ラッチ５５の出力に基づく出力ＯＵＴおよびＯＵＴｎが、レベルシフタ５６から出力される。ラッチ５５の出力がローレベルの場合、すなわち、電位Ｖｂｌｓａが電位Ｖｂｌｓｂより高い場合、高電位の信号ＯＵＴが出力されてトランジスタ５８はオフするとともに、接地電位ＶＳＳの出力ＯＵＴｎが出力されてトランジスタ５７はオンする。この結果、電位ＶｂｌｓａがノードＮｂｌｓｒｅｆに転送される。
【００６４】
一方、電位Ｖｂｌｓｂが電位Ｖｂｌｓａより高い場合、接地電位ＶＳＳの信号ＯＵＴが出力されてトランジスタ５８はオンするとともに、高電位の信号ＯＵＴｎが出力されてトランジスタ５７はオフする。この結果、電位ＶｂｌｓｂがノードＮｂｌｓｒｅｆに転送される。
【００６５】
このように、閾値電圧Ｖｔｈｒａが閾値電圧Ｖｔｈｒｂより高ければ、トランジスタ５７を介して、電位Ｖｂｌｓａ（＝ＶＤＤＳＡ＋Ｖｔｈｒａ）がドライバ５９に転送される。一方、閾値電圧Ｖｔｈｒｂが閾値電圧Ｖｔｈｒａより高ければ、トランジスタ５８を介して、電位Ｖｂｌｓｂ（＝ＶＤＤＳＡ＋Ｖｔｈｒｂ）がドライバ５９に転送される。すなわち、閾値電圧ＶｔｈｒａおよびＶｔｈｒｂのうちの高い方と電位ＶＤＤＳＡとの和が、ドライバ５９に供給される。
【００６６】
ドライバ５９は、アサートされている信号ＣＮＴを受け取り、アサートされている信号ＣＮＴを受け取っている間、ノードＮｂｌｓｒｅｆの電位Ｖｂｌｓｒｅｆ（＝ＶＤＤＳＡ＋ＶｔｈｒａまたはＶＤＤＳＡ＋Ｖｔｈｒｂ）を信号ＢＬＳとして出力する。
【００６７】
（効果）
トランジスタ３１ａおよび３１ｂは、ある電位を転送する際に、ゲートにおいて、転送される電位および閾値電圧Ｖｔｈａの和、ならびに転送される電位および閾値電圧Ｖｔｈｂの和をそれぞれ受け取る必要がある。ゲートにおいて印加される電位は、トランジスタ３１ａおよび３１ｂで共通である。このため、トランジスタ３１ａおよび３１ｂのゲートに印加されるべき電位の大きさを決定するには、トランジスタ３１ａおよび３１ｂの閾値電圧ＶｔｈａおよびＶｔｈｂが考慮される。ところが、図４および図５に示されるレイアウトで配置されるトランジスタ３１ａおよびトランジスタ３１ｂは、上記のように形成の方法に一部起因して、相違する閾値電圧ＶｔｈａおよびＶｔｈｂをそれぞれ有し得る。閾値電圧ＶｔｈａおよびＶｔｈｂのいずれがより高いかは容易には分からない。そこで、トランジスタ３１ａおよび３１ｂのゲートに、転送される電位より十分に高い電位を印加することが考えられる。例えばトランジスタ３１ａおよび３１ｂは、電位ＶＤＤＳＡ以下の電位を転送できれば足る場合でも、トランジスタ３１ａおよび３１ｂのゲートには電位ＶＤＤＳＡを大きく上回る電位が印加される。
【００６８】
トランジスタ３１ａおよび３１ｂのゲートに十分に高い電位を印加する方法は、大きな電流を消費する。そこで、レプリカトランジスタを用いることが考えられる。例えばトランジスタ３１ａおよび３１ｂとそれぞれ同じ特性を有し且つダイオード接続された複数の第１レプリカトランジスタおよび第２レプリカトランジスタが設けられる。第１および第２レプリカトランジスタは、トランジスタ５２ａおよび５２ｂと同様に、トランジスタ３１ａおよび３１ｂと並行して形成される。第１および第２レプリカトランジスタは並列接続される。そして、第１および第２レプリカトランジスタの並列接続構造の両端の電圧と電位ＶＤＤＳＡとの和がトランジスタ３１ａおよび３１ｂのゲートに印加される。並列接続された第１および第２レプリカトランジスタが設けられる理由は、第１および第２レプリカトランジスタの閾値電圧のばらつきを抑えるためである。しかしながら、この方法によると、複数のトランジスタ３１ａおよび３１ｂのうちの一部が、電位ＶＤＤＳＡを転送できず、すなわち、十分にオンしないことがあることが分かった。その理由は、図９および図１０を参照して記述されたようにマスク６５の合わせずれによって閾値電圧ＶｔｈａおよびＶｔｈｂが相違し、ひいては閾値電圧ＶｔｈｒａおよびＶｔｈｒｂも相違するのと同じ原理により、第１および第２レプリカトランジスタの閾値電圧も相違するからである。第１および第２レプリカトランジスタの並列接続構造の両端の電圧は、第１および第２レプリカトランジスタのそれぞれの閾値電圧の平均値に等しい。このため、第１および第２レプリカトランジスタ閾値電圧の平均値に等しい電圧と電圧ＶＤＤＳＡとの和がトランジスタ３１ａおよび３１ｂのゲートに印加される。第１および第２レプリカトランジスタの閾値電圧の平均値は、高い方の閾値電圧Ｖｔｈａより低い。このため、閾値電圧Ｖｔｈａを有するトランジスタ３１ａは、電位ＶＤＤＳＡを転送できない。
【００６９】
第１実施形態の記憶装置１によれば、相違する閾値電圧ＶｔｈａおよびＶｔｈｂを有するトランジスタ３１ａおよび３１ｂと実質的に同じ構造および寸法を有するトランジスタ５２ａおよび５２ｂが設けられる。このため、トランジスタ５２ａおよび５２ｂは、トランジスタ３１ａおよび３１ｂとそれぞれ実質的に同じ閾値電圧ＶｔｈｒａおよびＶｔｈｒｂを有し、よって、閾値電圧ＶｔｈｒａおよびＶｔｈｒｂは相違する。トランジスタ５２ａおよび５２の各々はダイオード接続される。このため、トランジスタ５２ａの両端の電位差は閾値電圧Ｖｔｈｒａに等しく、トランジスタ５２ｂの両端の電位差は閾値電圧Ｖｔｈｒａに等しい。そして、トランジスタ５２ａおよび５２ｂのそれぞれの両端の電圧のうち大きい方の和と転送される電位の和が、トランジスタ３１ａおよび３１ｂのゲートに印加される。この結果、大きい方の閾値電圧ＶｔｈａまたはＶｔｈｂと実質的に等しい閾値電圧ＶｔｈｒａまたはＶｔｈｒｂと電位ＶＤＤＳＡとの和が、信号ＢＬＳとしてトランジスタ３１ａおよび３１ｂのゲートに印加される。このため、トランジスタ３１ａおよび３１ｂのいずれがより高い閾値電圧を有するかに関わらず、トランジスタ３１ａおよび３１ｂはいずれも、信号ＢＬＳをゲートにおいて受け取っている間、電位ＶＤＤＳＡを転送することができる。
【００７０】
また、トランジスタ３１ａおよび３１ｂに電位ＶＤＤＳＡを転送させるためにトランジスタ３１ａおよび３１ｂのゲートに印加される電位は、高い方の閾値電圧ＶｔｈａまたはＶｔｈｂと実質的に同じ閾値電圧ＶｔｈｒａまたはＶｔｈｒｂと電位ＶＤＤＳＡとの和である。このため、トランジスタ３１ａおよび３１ｂに電位ＶＤＤＳＡを転送させるためにトランジスタ３１ａおよび３１ｂのゲートに印加される電位は、レプリカトランジスタを使わない場合よりも小さい。このため、記憶装置１での消費電流が削減されることが可能である。
【００７１】
（第２実施形態）
第２実施形態は、センスアンプ１５の点で、第１実施形態と異なる。センスアンプ１５以外の点については、第１実施形態のものと同じである。
【００７２】
センスアンプ１５は、第１実施形態と同じく、複数のビット線ＢＬのそれぞれと接続された複数のセンスアンプユニット１５２を含み、図１１はセンスアンプユニット１５２の要素および接続を示す。センスアンプユニット１５２はみな、同じ要素および接続を有する。
【００７３】
図１１に示されるように、各センスアンプユニット１５２は、トランジスタ３１、３２、３４、３５、および３９、ならびにキャパシタ素子３８を含む。
【００７４】
トランジスタ３４は、ノードＮ１とノードＳＡＳＲＣのノードとの間に接続されている。ノードＳＡＳＲＣの電位は、制御回路１６により制御される。また、トランジスタ３４は、ゲートにおいて、トランジスタ３１および３２の間のノードＢＬＩと接続されている。トランジスタ３９は、ノードＢＬＩとノードＶＬＳＡとの間に接続されている。ノードＶＬＳＡの電位は、例えば制御回路１６により制御される。トランジスタ３９は、ゲートにおいて制御回路１９から信号ＢＬＶを受け取る。図３のトランジスタ３３、３６、および３７は設けられていない。
【００７５】
図１２を参照して、図１１のセンスアンプ１５の動作について記述される。図１２は、第２実施形態の記憶装置１のセンスアンプユニット１５２での読み出しの間のいくつかのノードの電位を時間に沿って示す。図１２に示されるように、図１２の動作の開始の時点で、示されている全てのノード（配線）は接地電位ＶＳＳを有している。さらに、動作の開始の時点で、読み出し対象の選択セルトランジスタＭＴを含んだストリングＳＴＲはビット線ＢＬと接続されており、かつ、選択セルトランジスタＭＴはゲートにおいて読み出し電圧を印加されている。読み出し電圧の印加により、選択セルトランジスタＭＴは、読み出し電圧より高い閾値電圧を有していればオフを維持し、読み出し電圧より低い閾値電圧を有していればオンする。ストリングＳＴＲがオンしている選択セルトランジスタ（オンセルトランジスタ）ＭＴを含んでいれば、セルソース線ＣＥＬＳＲＣとビット線ＢＬとの間に電流経路が形成されている。他方、ストリングＳＴＲがオフしている選択セルトランジスタ（オフセルトランジスタ）ＭＴを含んでいれば、セルソース線ＣＥＬＳＲＣとビット線ＢＬとの間に電流経路は形成されない。
【００７６】
時刻ｔ１から、制御回路１６は、ノードＶＬＳＡの電位を電位ＶＤＤＳＡにする。また、時刻ｔ１から、制御回路１６は、信号ＢＬＶを電位Ｖｂｌｖにする。電位Ｖｂｌｖは、電位ＶＳＳより高く、トランジスタ３９に、電位ＶＤＤＳＡを転送させることを可能にする大きさを有する。電位Ｖｂｌｖの印加によって、時刻ｔ１から、ノードＢＬＩの電位は、電位ＶＤＤＳＡに向かって上昇する。
【００７７】
また、時刻ｔ１から、ＢＬＳ制御回路１６１は、信号ＢＬＳを電位Ｖｂｌｓにする。電位Ｖｂｌｓは、高い方の閾値電圧Ｖｔｈｒａと電位ＶＤＤＳＡとの和に等しい。トランジスタ３１は、電位Ｖｂｌｓをゲートで受け取っている間、電位ＶＤＤＳＡを転送することができる。このため、時刻ｔ１から、ノードＢＬＩの電位はビット線ＢＬに転送され、ビット線ＢＬは、ノードＢＬＩと実質的に同じ電位を有する。
【００７８】
さらに、時刻ｔ１から、制御回路１６は、ノードＣＥＬＳＲＣに電位ＶＤＤＳＡを印加する。オンセルを含んでいるストリングＳＴＲでは、ノードＣＥＬＳＲＣからビット線ＢＬに電流が流れる。一方、オフセルを含んでいるストリングＳＴＲでは、ノードＣＥＬＳＲＣからビット線ＢＬに電流が流れない。
【００７９】
また、制御回路１６は、時刻ｔ１からノードＳＡＳＲＣに電位Ｖｓａｓｒｃを印加する。電位Ｖｓａｓｒｃは、電位ＶＤＤＳＡより小さく、また、オフセルを含んでいるストリングＳＴＲと接続されたビット線ＢＬの後述の時刻ｔ２からの電位より小さい。
【００８０】
時刻ｔ２から、制御回路１６は、信号ＢＬＣを電位Ｖｂｌｃにする。電位Ｖｂｌｃは、トランジスタ３２に、電位ＶＤＤＳＡを転送させることを可能にする大きさを有する。このため、ノードＮ１およびＢＬＩの電位はほぼ同じであり、トランジスタ３４はダイオード接続されている状態である。
【００８１】
また、時刻ｔ２から、制御回路１６は、信号ＢＬＶを電位ＶＳＳにする。この結果、トランジスタ３９はオフし、ビット線ＢＬおよびノードＢＬＩはノードＶＬＳＡから切断され、ビット線ＢＬおよびノードＢＬＩのノードＶＬＳＡからの充電は停止する。これに伴い、ノードＶＬＳＡの電位は、電位ＶＳＳに戻されてもよい。
【００８２】
ビット線ＢＬおよびノードＢＬＩのノードＶＬＳＡからの電気的切断により、ビット線ＢＬおよびノードＢＬＩの電位は低下する。ビット線ＢＬがオンセルを含んだストリングＳＴＲと接続されている場合、このストリングＳＴＲを介した電流がビット線ＢＬに流入するため、ビット線ＢＬおよびノードＢＬＩの電位は大きくは低下しない（実線）。一方、ビット線ＢＬがオフセルを含んだストリングＳＴＲと接続されている場合、このストリングＳＴＲを介して電流がビット線ＢＬに流入しないため、ビット線ＢＬおよびノードＢＬＩの電位は大きく低下する（破線）。
【００８３】
時刻ｔ２からある時間が経過すると、ビット線ＢＬからダイオード接続されているトランジスタ３４を介してノードＳＡＳＲＣに流れる電流が安定して、ビット線ＢＬ、およびノードＢＬＩならびにＮ１の電位が安定する。ノードＮ１の電位は、ストリングＳＴＲがオンセルを含むかオフセルを含むかに基づく大きさで安定する。
【００８４】
ビット線ＢＬ、およびノードＢＬＩならびにＮ１の電位が安定した後の時刻ｔ３から、制御回路１６およびＢＬＳ制御回路１６１は、信号ＢＬＣおよびＢＬＳを電位ＶＳＳにする。この結果、ノードＢＬＩは、電気的にフロートし、時刻ｔ３の直前の電位を維持し、また、ノードＮ１は、電気的にフロートし、時刻ｔ３の直前の電位を維持する。ノードＢＬＩおよびＮ１の電位が維持されているので、時刻ｔ３以降も、トランジスタ３４は、ダイオード接続された状態を維持する。
【００８５】
制御回路１６は、時刻ｔ４から、信号ＸＸＬを電位Ｖｘｘｌにする。電位Ｖｘｘｌは、トランジスタ３５のゲートに印加されることによって、トランジスタ３５が転送すべき電位を転送できる大きさを有し、例えば電位Ｖｂｌｃと同じ大きさを有する。電位Ｖｘｘｌの印加により、ノードＮ１は、電気的にフロートしている状態から、ノードＳＥＮと電気的に接続されている状態に切り替わる。ノードＮ１がノードＳＥＮと接続されたことにより、ノードＳＥＮからノードＳＡＳＲＣに電流が流れる。このとき、ノードＮ１の電位に基づいてノードＳＥＮの電位の低下の量も相違し、低下の量に基づいて、その後のノードＳＥＮの電位も相違する。このノードＳＥＮの電位がセンスされることにより、選択セルトランジスタＭＴに保持されているデータが判断される。
【００８６】
第２実施形態の記憶装置１によれば、第１実施形態と同じ利点を得られる。
【００８７】
センスアンプユニット１５２では、読み出しの間に、信号ＢＬＳが電位ＶＳＳに戻される。信号ＢＬＳの低下は、カップリングにより、ノードＢＬＩの電位に対するノイズを生じさせる。そして、電位Ｖｂｌｓが高いと、電位Ｖｂｌｓと電位ＶＳＳの差が大きく、この差が大きいほど電位ＶＳＳに戻した際の落差が大きく、よってノードＢＬＩの電位へのカップリングノイズが大きい。
【００８８】
また、上記のようにノードＢＬＩおよびＮ１をビット線ＢＬから切断して電気的にフロートさせるためのトランジスタ３１のオフとトランジスタ３２のオフは、実質的に同じタイミングで行われる必要があるという制約がある。さもないと、ノードＢＬＩおよびＮ１の切断の前後で、ノードＢＬＩおよびＮ１の電位が変化してしまう。これは、センスアンプユニット１５２の正常な動作、ひいては選択セルトランジスタＭＴの正しいデータの読み出しを妨げ得る。このような制約の中で、電位Ｖｂｌｓが大きいと、電位Ｖｂｌｓから電位ＶＳＳへと低下させるのに時間を要して、トランジスタ３１および３２のオフが同時に行われない可能性がある。
【００８９】
そこで、第２実施形態によれば、第１実施形態で記述された理由により、トランジスタ３１ａおよび３１ｂに電位ＶＤＤＳＡを転送させるためにトランジスタ３１ａおよび３１ｂのゲートに印加される電位は、電位Ｖｂｌｓ（＝電位ＶＤＤＳＡ＋高い方の閾値電圧Ｖｔｈｒａ）であり、必要最小限の大きさを有する。このため、信号ＢＬＳを電位Ｖｂｌｓから電位Ｖｓｓへと低下させるときのノードＢＬＩの電位へのカップリングノイズ、および信号ＢＬＳを電位Ｖｂｌｓから電位Ｖｓｓへと低下させるのに要する時間は抑制される。このことは、センスアンプユニット１５２の正確な動作を可能にし、ひいては選択セルトランジスタＭＴのデータのより高い信頼性の読み出しを可能にする。
【００９０】
（第３実施形態）
第３実施形態は、ＢＬＳ制御回路１６１の詳細の点で、第１実施形態と異なる。第３実施形態では、センスアンプ１５は、第１実施形態のセンスアンプユニット１５１および第２実施形態のセンスアンプユニット１５２のいずれを有していてもよい。
【００９１】
図１３は、第３実施形態の記憶装置１のＢＬＳ制御回路１６１の要素および接続を示す。ＢＬＳ制御回路１６１は、電流回路５１、トランジスタ５２ａおよび５２ｂ、ｎ型ＭＯＳＦＥＴ７１および７３、電圧差動アンプ７５、ｐ型ＭＯＳＦＥＴ９４および９５、ならびにドライバ５９を含む。
【００９２】
出力ＩＯＵＴａ（ノードＮｂｌｓａ）は、トランジスタ５２ａを介してトランジスタ７１の一端と接続されているとともに、トランジスタ５２ａのゲートと接続されている。トランジスタ７１の他端は、電源電位ＶＤＤＳＡのノードと接続されている。トランジスタ７１は、ゲートにおいて、レベルシフタ７２の出力信号ＳＥＬｂｎＨを受け取る。レベルシフタ７２は、ディジタル信号ＳＥＬｂの論理が反転された形態の信号ＳＥＬｂｎを受け取り、信号ＳＥＬｂｎの電位を高くされた信号ＳＥＬｂｎＨを出力する。信号ＳＥＬｂは、ＢＬＳ制御回路１６１中のあるノード上の信号である。
【００９３】
出力ＩＯＵＴｂ（ノードＮｂｌｓｂ）は、トランジスタ５２ｂを介してトランジスタ７３の一端と接続されているとともに、トランジスタ５２ｂのゲートと接続されている。トランジスタ７３の他端は、電位ＶＤＤＳＡのノードと接続されている。トランジスタ７３は、ゲートにおいて、レベルシフタ７４の出力信号ＳＥＬａｎＨを受け取る。レベルシフタ７４は、ディジタル信号ＳＥＬａの論理が反転された形態の信号ＳＥＬａｎを受け取り、信号ＳＥＬａｎの電位を高くされた形態の信号ＳＥＬａｎＨを出力する。信号ＳＥＬａは、ＢＬＳ制御回路１６１中のあるノード上の信号である。
【００９４】
ノードＮｂｌｓａおよびＮｂｌｓｂは、ゲート入力型の電圧差動アンプ７５と接続されている。アンプ７５は、入力ＮｂｌｓａおよびＮｂｌｓｂの差を、電源電位ＶＸ４および接地電位ＶＳＳの差へと増幅する。また、アンプ７５は、ノードＮｂｌｓａの電位がノードＮｂｌｓｂの電位より高ければ、ハイレベルのディジタル信号ＳＥＬａを出力する。一方、ノードＮｂｌｓｂの電位がノードＮｂｌｓａの電位より高ければ、ハイレベルのディジタル信号ＳＥＬｂを出力する。
【００９５】
このような動作のために、アンプ７５は、例えばｐ型ＭＯＳＦＥＴ８１、８３、９０、および９１、ｎ型ＭＯＳＦＥＴ８２、８４、８５、８６、８８、および８９、ならびにインバータ回路９２および９３を含む。
【００９６】
トランジスタ８１および８２の組、およびトランジスタ８３および８４の組は各々インバータを構成し、２つのインバータは、いわゆるクロス接続されている。すなわち、トランジスタ８１の一端とトランジスタ８２の一端はノードＮａと接続されており、トランジスタ８３の一端とトランジスタ８４の一端はノードＮｂと接続されている。トランジスタ８１の他端およびトランジスタ８３の他端は、電位ＶＸ４のノードと接続されている。トランジスタ８１および８２のゲートはノードＮｂと接続されており、トランジスタ８３および８４のゲートはノードＮａと接続されている。
【００９７】
トランジスタ８２の他端は、トランジスタ８５の一端と接続されており、トランジスタ８４の他端は、トランジスタ８６の一端と接続されている。トランジスタ８５の他端とトランジスタ８６の他端は、接続されている。さらに、トランジスタ８５の他端はトランジスタ８８を介して接地されており、トランジスタ８６の他端はトランジスタ８９を介して接地されている。トランジスタ８５はゲートにおいてノードＮｂｌｓａと接続されており、トランジスタ８６はゲートにおいてノードＮｂｌｓｂと接続されている。トランジスタ８８および８９は、ゲートにおいて、制御回路１６からディジタル信号ＳＥＮＳＥを受け取る。
【００９８】
ノードＮａはまた、トランジスタ９０を介して電位ＶＸ４のノードと接続されており、ノードＮｂはまた、トランジスタ９１を介して電位ＶＸ４のノードと接続されている。トランジスタ９０および９１は、ゲートにおいて信号ＳＥＮＳＥを受け取る。
【００９９】
ノードＮａは、さらに、インバータ回路９２の入力と接続されている。インバータ回路９２の出力は、信号ＳＥＬａとして機能する。ノードＮｂは、さらに、インバータ回路９３の入力と接続されている。インバータ回路９３の出力は、信号ＳＥＬｂとして機能する。
【０１００】
ノードＮｂｌｓａは、さらにトランジスタ９４の一端と接続されており、ノードＮｂｌｓｂは、さらにトランジスタ９５の一端と接続されている。トランジスタ９４の他端およびトランジスタ９５の他端は、ノードＮｂｌｓｒｅｆと接続されている。ノードＮｂｌｓｒｅｆは、ドライバ５９の入力と接続されている。トランジスタ９４は、レベルシフタ７４の出力信号ＳＥＬａｎＨを受け取り、トランジスタ９５は、レベルシフタ７２の出力信号ＳＥＬｂｎＨを受け取る。
【０１０１】
ＢＬＳ制御回路１６１は、さらなる要素を含んでいてもよい。例えば、トランジスタ８２のゲートとトランジスタ８４のゲートとの間に、ゲートにおいて信号ＳＥＮＳＥを受け取るｐ型のＭＯＳＦＥＴが設けられる。また、トランジスタ８２および８５が接続されているノードと電位ＶＳＳのノードとの間に、ｎ型のＭＯＳＦＥＴが設けられる。このＭＯＳＦＥＴは、ゲートにおいて、トランジスタ３１ａおよび３１ｂの閾値電圧が仮に同じ（ひいてはトランジスタ５２ａおよび５２ｂの閾値電圧が同じ）である場合にハイレベルとなる信号を受け取る。
【０１０２】
ＢＬＳ制御回路１６１は、以下に示されるように動作する。動作の開始の前、信号ＳＥＮＳＥは、ローレベルである。このため、ノードＮａおよびＮｂは、トランジスタ９０および９１を介していずれも電位ＶＸ４にプリチャージされており、よってトランジスタ８１および８３はオフしており、トランジスタ８２および８４はオンしている。
【０１０３】
動作の開始の時点で、ノードＮｂｌｓａの電位Ｖｂｌｓａ、およびノードＮｂｌｓｂの電位Ｖｂｌｓｂは、電位ＶＳＳである。このため、トランジスタ８５および８６はオフしており、トランジスタ８１および８２のインバータ回路およびトランジスタ８３および８４のインバータ回路は、フローティング状態であり、不定の状態にある。また、トランジスタ７１および７３はオンしている。
【０１０４】
ＢＬＳ制御回路１６１は、アサートされている（ハイレベルの）信号ＳＥＮＳＥを受け取ると、動作を開始する。ハイレベルの信号ＳＥＮＳＥにより、トランジスタ９０および９１によるノードＮａおよびＮｂのプリチャージが終了し、また、トランジスタ８８および８９がオンする。
【０１０５】
動作の開始に伴い、電流回路５１の出力ＩＯＵＴａおよびＩＯＵＴｂから電流が出力される。これらの電流により、ノードＮｂｌｓａの電位Ｖｂｌｓａが上昇し、ノードＮｂｌｓｂの電位Ｖｂｌｓｂが上昇する。上昇後の電位Ｖｂｌｓａは、電位ＶＤＤＳＡおよびトランジスタ５２ａの閾値電圧Ｖｔｈｒａの和に等しい。上昇後の電位Ｖｂｌｓｂは電位ＶＤＤＳＡおよびトランジスタ５２ｂの閾値電圧Ｖｔｈｒｂの和に等しい。電位ＶｂｌｓａおよびＶｂｌｓｂは相違する。トランジスタ５２ａおよび５２ｂのそれぞれの閾値電圧ＶｔｈｒａおよびＶｔｈｒｂの大きさが相違するからである。以下の記述は、第１実施形態と同じく電位Ｖｂｌｓａが電位Ｖｂｌｓｂより高い例に基づく。
【０１０６】
より高い方の電位Ｖｂｌｓａをゲートにおいて受け取るトランジスタ８５は、トランジスタ８６よりも強くオンする。このため、ノードＮａは、ノードＮｂよりも強く電位ＶＳＳに引かれ、トランジスタ８３をオンさせるとともにトランジスタ８４をオフさせる。この結果、ノードＮｂは電位ＶＸ４になる。電位ＶＸ４のノードＮｂは、トランジスタ８１をオフに維持し、トランジスタ８２をオンさせる。この結果、ノードＮａは電位ＶＳＳになる。こうして、トランジスタ８１および８２のインバータ回路およびトランジスタ８３および８４のインバータ回路の状態が落着し、ノードＮａはおよびＮｂは、それぞれローレベルおよびハイレベルになる。よって、信号ＳＥＬａおよびＳＥＬｂは、それぞれハイレベルおよびローレベルになる。
【０１０７】
信号ＳＥＬａがハイレベルとなることによって、トランジスタ７３はオフし、トランジスタ９４はオンする。また、信号ＳＥＬｂがローレベルとなることによって、トランジスタ７１はオンし、トランジスタ９５はオフする。この結果、ノードＮｂｌｓａおよびｎｂのうちノードＮｂｌｓａのみがトランジスタ９４を介してノードＮｂｌｓｒｅｆと接続され、ノードＮｂｌｓｂはノードＮｂｌｓｒｅｆと接続されない。すなわち、電位ＶｂｌｓａおよびＶｂｌｓｂのうち電位Ｖｂｌｓａが選択されて、ドライバ５９に供給される。こうして、ノードＮｂｌｓｒｅｆの電位ｂｌｓａがドライバ５９から信号ＢＬＳとして出力される。
【０１０８】
トランジスタ３１ｂの閾値電圧Ｖｔｈｂの方がトランジスタ３１ａの閾値電圧Ｖｔｈｂより高い場合、信号ＳＥＬｂがハイレベルとなることによって、トランジスタ７１はオフし、トランジスタ９５はオンする。また、信号ＳＥＬaがローレベルとなることによって、トランジスタ７３はオンし、トランジスタ９４はオフする。この結果、電位ＶｂｌｓａおよびＶｂｌｓｂのうち電位Ｖｂｌｓｂが選択されて、ドライバ５９に供給される。
【０１０９】
第２実施形態によっても、電位ＶｂｌｓａおよびＶｂｌｓｂのうちの高い方が排他的に選択されて、信号ＢＬＳとして出力される。電位Ｖｂｌｓａは電位ＶＤＤＳＡとトランジスタ５２ａの閾値電圧Ｖｔｈａの和であり、電位Ｖｂｌｓｂは電位ＶＤＤＳＡとトランジスタ５２ｂの閾値電圧Ｖｔｈｂの和である。このため、第１および第２実施形態と同じく、トランジスタ３１ａおよび３１ｂのそれぞれの閾値電圧ＶｔｈａまたはＶｔｈｂの高い方と電位ＶＤＤＳＡの和が、トランジスタ３１ａおよび３１ｂのゲートに印加される。このため、第１または第２実施形態と同じ利点を得られる。
【０１１０】
（第４実施形態）
第４実施形態は、ＢＬＳ制御回路１６１の詳細の点で、第１実施形態と異なる。第４実施形態では、センスアンプユニット１５は、第１実施形態のセンスアンプユニット１５１および第２実施形態のセンスアンプユニット１５２のいずれを有していてもよい。
【０１１１】
図１４は、第４実施形態の記憶装置１のＢＬＳ制御回路１６１の要素および接続を示す。ＢＬＳ制御回路１６１は、電流回路５１、電圧差動アンプ１００、トランジスタ５２ａおよび５２ｂ、ｎ型のＭＯＳトランジスタ１１１、１１３、１３１、１３２、１３３、および１３４、ｐ型のＭＯＳトランジスタ１３５および１３６、ならびにドライバ５９を含む。
【０１１２】
電流回路５１は、例えばｐ型のＭＯＳトランジスタ１０１〜１０３を含む。トランジスタ１０１の一端は、信号ＳＥＬａＨのノードと接続され、他端は電流回路５１の出力ＩＯＵＴａとして機能する。トランジスタ１０２の一端は、信号ＳＥＬｂＨのノードと接続され、他端は電流回路５１の出力ＩＯＵＴｂとして機能する。トランジスタ１０１および１０２のゲートは、トランジスタ１０３のゲートおよび一端ならびに接地電位ＶＳＳのノードと接続されている。トランジスタ１０３の他端は、電源電位ＶＸ４のノードと接続されている。
【０１１３】
出力ＩＯＵＴａ（ノードＮｂｌｓａ）は、トランジスタ５２ａを介してトランジスタ１１１の一端と接続されているとともに、トランジスタ５２ａのゲートと接続されている。トランジスタ１１１の他端は、電源電位ＶＤＤＳＡのノードと接続されている。トランジスタ１１１は、ゲートにおいて、レベルシフタ１１２の出力を受け取る。レベルシフタ１１２は、ディジタル信号ＳＥＮＳＥの電位を上昇された形態の信号を出力する。
【０１１４】
出力ＩＯＵＴｂ（ノードＮｂｌｓｂ）は、トランジスタ５２ｂを介してトランジスタ１１３の一端と接続されているとともに、トランジスタ５２ｂのゲートと接続されている。トランジスタ１１３の他端は、電位ＶＤＤＳＡのノードと接続されている。トランジスタ１１３は、ゲートにおいて、レベルシフタ１１２の出力を受け取る
アンプ１００は、信号ＳＥＬａＨおよびＳＥＬｂＨの電位のうちの大きい方を電位ＶＸ４に向けて引き、小さい方を電位ＶＳＳに向けて引いて、ディジタル信号ＳＥＬａＨおよびＳＥＬｂＨを出力する。このような動作のために、アンプ１００は、例えば、ｐ型のＭＯＳトランジスタ１２１、１２２、１２３、１２４、１２５、および１２７、ならびにｎ型のＭＯＳトランジスタ１２６および１２８を含む。
【０１１５】
信号ＳＥＬａＨのノードは、トランジスタ１２１を介して電位ＶＸ４のノードと接続されている。トランジスタ１２２は、電位ＶＸ４のノードとノードＮｂｌｓａとの間に接続されている。トランジスタ１２１および１２２は、ゲートにおいて、レベルシフタ１１２の出力を受け取る。トランジスタ１２１および１２２は、それぞれ、信号ＳＥＬａＨのノードおよびＮｂｌｓａをプリチャージする。
【０１１６】
信号ＳＥＬｂＨのノードは、トランジスタ１２４を介して電位ＶＸ４のノードと接続されている。トランジスタ１２３は、電位ＶＸ４のノードとノードＮｂｌｓｂとの間に接続されている。トランジスタ１２３および１２４は、ゲートにおいて、レベルシフタ１１２の出力を受け取る。トランジスタ１２３および１２４は、それぞれ、信号ＳＥＬｂＨのノードおよびＮｂｌｓｂをプリチャージする。
【０１１７】
トランジスタ１２５および１２６の組、およびトランジスタ１２７および１２８の組は各々インバータを構成し、２つのインバータは、いわゆるクロス接続されている。すなわち、トランジスタ１２５の一端とトランジスタ１２６の一端は信号ＳＥＬａＨのノードと接続されており、トランジスタ１２７の一端とトランジスタ１２８の一端は信号ＳＥＬｂＨのノードと接続されている。トランジスタ１２５の他端およびトランジスタ１２７の他端は、ノードＸ４と接続されている。トランジスタ１２５および１２６のゲートは信号ＳＥＬｂＨのノードと接続されており、トランジスタ１２７および１２８のゲートは信号ＳＥＬａＨのノードと接続されている。
【０１１８】
トランジスタ１２６の他端は、トランジスタ１３１の一端と接続されており、トランジスタ１２８の他端は、トランジスタ１３２の一端と接続されている。トランジスタ１３１の他端はトランジスタ１３３を介して電位ＶＳＳのノードと接続されており、トランジスタ１３２の他端はトランジスタ１３４を介して電位ＶＳＳのノードとされている。トランジスタ１３３および１３４は、ゲートにおいて、レベルシフタ１１２の出力受け取る。
【０１１９】
ノードＮｂｌｓａは、さらにトランジスタ１３５の一端と接続されており、ノードＮｂｌｓｂは、さらにトランジスタ１３６の一端と接続されている。トランジスタ１３５の他端およびトランジスタ１３６の他端は、ノードＮｂｌｓｒｅｆと接続されている。ノードＮｂｌｓｒｅｆは、ドライバ５９の入力と接続されている。トランジスタ１３５はゲートにおいて信号ＳＥＬｂＨのノードと接続されており、トランジスタ１３６はゲートにおいて信号ＳＥＬａＨのノードと接続されている。
【０１２０】
ＢＬＳ制御回路１６１は、さらなる要素を含んでいてもよい。例えば、トランジスタ１２６のゲートとトランジスタ１２８のゲートとの間に、ゲートにおいてレベルシフタ１１２の出力を受け取るｐ型のＭＯＳＦＥＴが設けられる。また、信号ＳＥＬａＨのノードと電位ＶＳＳのノードとの間に、ｎ型のＭＯＳＦＥＴが設けられる。このＭＯＳＦＥＴは、ゲートにおいて、トランジスタ３１ａおよび３１ｂの閾値電圧が仮に同じ（ひいてはトランジスタ５２ａおよび５２ｂの閾値電圧が同じ）である場合にハイレベルとなる信号を受け取る。
【０１２１】
ＢＬＳ制御回路１６１は、以下に示されるように動作する。動作の開始の前、信号ＳＥＮＳＥは、ローレベルである。このため、トランジスタ１２１、１２２、１２３、および１２４はオンしており、信号ＳＥＬａＨおよびＳＥＬｂＨのノード、ならびにノードＮｂｌｓａおよびＮｂｌｓｂは、電位ＶＸ４にプリチャージされている。このため、トランジスタ１２５および１２７はオフしており、トランジスタ１２６、１２８、１３１、および１３２はオンしている。
【０１２２】
ＢＬＳ制御回路１６１は、アサートされている（ハイレベルの）信号ＳＥＮＳＥを受け取ると、動作を開始する。ハイレベルの信号ＳＥＮＳＥにより、トランジスタ１２１、１２２、１２３、および１２４による信号ＳＥＬａＨおよびＳＥＬｂＨのノードならびにノードＮｂｌｓａおよびＮｂｌｓｂのプリチャージが終了し、また、トランジスタ１１１、１１３、１３３、および１３４がオンする。
【０１２３】
動作の開始に伴い、電流回路５１の出力ＩＯＵＴａおよびＩＯＵＴｂから電流が出力される。これらの電流により、電位Ｖｂｌｓａは電位ＶＤＤＳＡとトランジスタ５２ａの閾値電圧Ｖｔｈｒａの和になり、電位Ｖｂｌｓｂは電位ＶＤＤＳＡとトランジスタ５２ｂの閾値電圧Ｖｔｈｒｂとの和になる。電位ＶｂｌｓａおよびＶｂｌｓｂは相違する。トランジスタ５２ａおよび５２ｂのそれぞれ閾値電圧ＶｔｈｒａおよびＶｔｈｒｂの大きさが相違するからである。以下の記述は、第１実施形態と同じく電位Ｖｂｌｓａが電位Ｖｂｌｓｂより高い例に基づく。
【０１２４】
より高い方の電位Ｖｂｌｓａをゲートにおいて受け取るトランジスタ１３２は、トランジスタ１３１よりも強くオンする。このため、信号ＳＥＬｂＨのノードは、信号ＳＥＬａＨのノードよりも強く電位ＶＳＳに引かれ、トランジスタ１２５をオンさせるとともにトランジスタ１２６をオフさせる。この結果、信号ＳＥＬａＨのノードは電位ＶＸ４になる。電位ＶＸ４の信号ＳＥＬａＨのノードは、トランジスタ１２７のオフを維持し、トランジスタ１２８のオンを維持する。この結果、信号ＳＥＬｂＨは電位ＶＳＳになる。こうして、トランジスタ１２５および１２６のインバータ回路およびトランジスタ１２７および１２８のインバータ回路の状態が落着し、信号ＳＥＬａＨおよびＳＥＬｂＨは、それぞれ電位ＶＸ４およびＶＳＳになる。
【０１２５】
信号ＳＥＬｂＨが電位ＶＳＳとなることによって、トランジスタ１３５はオンし、トランジスタ１３６はオフを維持する。この結果、ノードＮｂｌｓａおよびＮｂｌｓｂのうちノードＮｂｌｓａのみがトランジスタ１３５を介してノードＮｂｌｓｒｅｆと接続され、ノードＮｂｌｓｂはノードＮｂｌｓｒｅｆと接続されない。すなわち、電位ＶｂｌｓａおよびＶｂｌｓｂのうち電位Ｖｂｌｓａが選択されて、ドライバ５９に供給される。こうして、ノードＮｂｌｓｂの電位ｂｌｓａがドライバ５９から信号ＢＬＳとして出力される。
【０１２６】
トランジスタ３１ｂの閾値電圧Ｖｔｈｂの方がトランジスタ３１ａの閾値電圧Ｖｔｈａより高い場合、信号ＳＥＬａＨが電位ＶＳＳとなることによって、トランジスタ１３６はオンし、トランジスタ１３５はオフを維持する。この結果、電位ＶｂｌｓａおよびＶｂｌｓｂのうち電位Ｖｂｌｓｂが選択されて、ドライバ５９に供給される。
【０１２７】
第３実施形態によっても、電位ＶｂｌｓａおよびＶｂｌｓｂのうちの高い方が排他的に選択されて、信号ＢＬＳとして出力される。電位Ｖｂｌｓａは電位ＶＤＤＳＡとトランジスタ５２ａの閾値電圧Ｖｔｈａの和であり、電位Ｖｂｌｓｂは電位ＶＤＤＳＡとトランジスタ５２ｂの閾値電圧Ｖｔｈｂの和である。トランジスタ３１ａおよび３１ｂのそれぞれの閾値電圧ＶｔｈａまたはＶｔｈｂの高い方と電位ＶＤＤＳＡとの和が、トランジスタ３１ａおよび３１ｂのゲートに印加される。このため、第１または第２実施形態と同じ利点を得られる。
【０１２８】
記憶装置１がＮＡＮＤ型フラッシュメモリである場合に、以下の動作および構成であってもよい。
【０１２９】
多値レベルの読み出し動作では、閾値電圧を低い方から順に、Ａレベル、Ｂレベル、及びＣレベルなどとする。かかる読み出し動作において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１３０】
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
【０１３１】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
【０１３２】
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１３４】
１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１４…ドライバ、１５…センスアンプ、１５１、１５２…センスアンプユニット、１６…制御回路、１６１…ＢＬＳ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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