(57)【要約】【課題】  より多くの容量を追加することが可能となり、電源ノイズ耐性の高い集積回路を設計することが可能となる集積回路を提供すること。【解決手段】  本発明は、容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、前記電源端子、前記グランド端子のみを備えるブランクセルを備え、前記デフォルトセルが前記集積回路の空いている箇所に配置され、前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記ブランクセルが配置され、配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線が、前記集積回路の別の配線を回避して配置されることを特徴とする集積回路である。【選択図】  図１
2017168569.tif 000002
【特許請求の範囲】
【請求項１】
容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、前記電源端子、前記グランド端子のみを備えるブランクセルを備え、
前記デフォルトセルが空いている箇所に配置され、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記ブランクセルが配置され、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線が、前記集積回路の別の配線を回避して配置されることを特徴とする集積回路。
【請求項２】
前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線は、前記集積回路の別の配線とは別の配線層として配置される請求項１に記載の集積回路。
【請求項３】
前記集積回路の空いている箇所は配線領域である請求項１または２に記載の集積回路。
【請求項４】
前記容量はMOSFETのゲートを前記電源端子、ソース、ドレインを前記グランド端子に接続したものである請求項１から３のいずれか一項に記載の集積回路。
【請求項５】
前記集積回路はスタンダードセル方式の集積回路である請求項１から４のいずれか一項に記載の集積回路。
【請求項６】
容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、電源端子、グランド端子のみを備えるブランクセルを備え、
前記デフォルトセルを前記集積回路の空いている箇所に配置し、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記デフォルトセルに代えて前記ブランクセルを配置し、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置することを特徴とする集積回路の設計方法。
【請求項７】
前記配置したデフォルトセルまたはブランクセルの容量が必要量に達しない場合は、達するまで前記デフォルトセルまたは前記ブランクセルを追加で配置する請求項６に記載の集積回路の設計方法。
【請求項８】
集積回路の配置配線情報と物理ライブラリが入力される配置配線情報・各種ライブラリ入力手段、
設計規則情報が入力される設計規則入力手段、
前記配置配線情報・各種ライブラリ入力手段と設計規則入力手段から、各配線に必要なキャパシタセル量を算出するキャパシタセル量算出手段、
前記キャパシタセル量算出手段で算出したキャパシタセル量に基づき、前記各配線に前記必要なキャパシタセルを追加するキャパシタセル追加手段、
前記キャパシタセル追加手段で追加したキャパシタセルの配線と前記集積回路の前記キャパシタセルとは別の配線がショートするかどうかを検出し、ショートする場合には、容量、電源端子、グランド端子のみを備えるブランクセルを配置し、配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置するキャパシタセル形成手段、
追加された前記キャパシタセルと前記ブランクセルの容量と必要量とを比較するキャパシタセル容量計算手段、
を備えることを特徴とする集積回路設計装置。
【請求項９】
前記配置したデフォルトセルまたはブランクセルの容量が必要量に達しない場合は、達するまで前記デフォルトセルまたは前記ブランクセルを追加で配置する請求項８に記載の集積回路設計装置。
【請求項１０】
容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、電源端子、グランド端子のみを備えるブランクセルを用意する処理と、
前記デフォルトセルを前記集積回路の空いている箇所に配置する処理と、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記デフォルトセルに代えて前記ブランクセルを配置する処理と、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置する処理を、
コンピュータに実行させることを特徴とする集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、その設計方法、設計装置、設計プログラムに関し、特にオンチップデカップリングキャパシタを搭載した集積回路、その設計方法、設計装置、設計プログラムに関する。
【背景技術】
【０００２】
微細パタンで作製され高速動作するＬＳＩ（Large Scale Integration）の設計を行う場合、ＬＳＩ中にオンチップデカップリングキャパシタを設置する必要があることが多い。オンチップデカップリングキャパシタとは、キャパシタが持つ充放電機能を利用し、ＬＳＩの電源端子を結ぶ配線［電源ライン］に発生する電圧変動等のノイズを吸収するために、電源ラインに配置するキャパシタである。具体的にはＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲートを電源（ＶＤＤ）、ソースとドレインをグランド（ＧＮＤ）に接続したセルを、ＬＳＩ内に多数配置することで実現する。それらのセル、つまりオンチップデカップリングキャパシタの機能を持ち論理的な機能を持たないセルを、オンチップデカップリングキャパシタセルと呼ぶ。オンチップデカップリングキャパシタセルを以降キャパシタセルと略す。
【０００３】
キャパシタセルをＬＳＩに搭載する方法としては、一つは論理回路のレイアウトを行う前に特定の配線パタンを有するキャパシタセルを予め準備して敷き詰める方法がある。また論理回路のレイアウトを行った後のＬＳＩの空き領域について、予め準備したキャパシタセルを敷き詰める方法もある。前者の論理回路のレイアウトを行う前にキャパシタセルを敷き詰める方法は、必要なキャパシタをある程度予測して敷き詰めるため、安全をみて本来必要な量よりも過剰に挿入してしまう傾向がある。そのため、その後の論理回路のレイアウトを行う際、レイアウトツールのリソース（消費メモリ、処理速度）が悪化してしまう恐れがある。
【０００４】
一方、後者の論理回路のレイアウトを行った後にキャパシタセルを敷き詰める方法では、実際の論理回路のレイアウトに基づき電源解析ツールを用いて必要キャパシタ量を求める。しかし配置配線密度の高い領域ではキャパシタセル内の配線と、論理集積回路の配線が干渉することにより十分なキャパシタを配置できない。そのため、設計完了後に既に設計して配置した配線の密度を低くするように論理回路のレイアウトを変更するなどの後戻りが生じる。また、配線の周辺に余分なスペースを確保する必要がある。それらの結果チップサイズの増大を招く恐れがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2005−276970号公報
【特許文献２】特開2011−035210号公報
【特許文献３】特開2002−288253号公報
【非特許文献】
【０００６】
【非特許文献１】”CMOS VLSI設計の原理  システムの観点から”第２刷（丸善株式会社、ISBN4-621-03294-1）115頁  表4.5
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１（特許公開2005−276970号公報）に示されるような、予め複数の配線パタンを有するデカップリングキャパシタを準備し、論理集積回路の配線と干渉しないパタンを持つキャパシタセルを選択して配置するなどの手法も存在する。しかし、全ての配線パタンの組み合わせを網羅するようなキャパシタセルを準備することは困難であり、結果として充分なキャパシタセルを配置することが困難な場合があった。
【０００８】
また特許文献２（特開2011-035210号公報）は、配置済みのキャパシタセルをEMI(電磁ノイズ)対策のセルとして使用するために、Ｎ型ＭＯＳトランジスタのソース、ドレインを制御電圧用の端子に接続し、制御電圧を調整することで共振周波数を可変としている（同文献の実施形態１、図３）。もしくは、キャパシタセルを構成するP型トランジスタのゲートをグランド端子に、バックゲートを電源端子に接続している（同文献の実施形態２、図９）。
【０００９】
この特許文献２には、キャパシタセル内の配線と、論理集積回路の配線が干渉することにより十分なキャパシタを配置できない問題についての記述も示唆もない。
【００１０】
本発明の目的は、以上述べた問題点を解決し、より多くの容量を追加することが可能となり、電源ノイズ耐性の高い集積回路を設計することが可能となる集積回路、その設計方法、設計装置、設計プログラムを提供することである。
【課題を解決するための手段】
【００１１】
本発明は、容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、前記電源端子、前記グランド端子のみを備えるブランクセルを備え、
前記デフォルトセルが前記集積回路の空いている箇所に配置され、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記ブランクセルが配置され、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線が、前記集積回路の別の配線を回避して配置されることを特徴とする集積回路、である。
【００１２】
また本発明は、容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、電源端子、グランド端子のみを備えるブランクセルを備え、
前記デフォルトセルを前記集積回路の空いている箇所に配置し、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記デフォルトセルに代えて前記ブランクセルを配置し、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置することを特徴とする集積回路の設計方法、である。
【００１３】
また本発明は、集積回路の配置配線情報と物理ライブラリが入力される配置配線情報・各種ライブラリ入力手段、
設計規則情報が入力される設計規則入力手段、
前記配置配線情報・各種ライブラリ入力手段と設計規則入力手段から、各配線に必要なキャパシタセル量を算出するキャパシタセル量算出手段、
前記キャパシタセル量算出手段で算出したキャパシタセル量に基づき、前記各配線に前記必要なキャパシタセルを追加するキャパシタセル追加手段、
前記ャパシタセル追加手段で追加したキャパシタセルの配線と前記集積回路の前記キャパシタセルとは別の配線がショートするかどうかを検出し、ショートする場合には、容量、電源端子、グランド端子のみを備えるブランクセルを配置し、配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置するキャパシタセル形成手段、
追加された前記キャパシタセルと前記ブランクセルの容量が、前記各配線におけるキャパシタの必要量とを比較するキャパシタセル容量計算手段、
を備えることを特徴とする集積回路設計装置、である。
【００１４】
また本発明は、容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、電源端子、グランド端子のみを備えるブランクセルを用意する処理と、
前記デフォルトセルを前記集積回路の空いている箇所に配置する処理と、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記デフォルトセルに代えて前記ブランクセルを配置する処理と、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置する処理を、
コンピュータに実行させることを特徴とする集積回路の設計プログラム、である。
【発明の効果】
【００１５】
本発明によれば、背景技術で述べた手法では一般信号配線とキャパシタセルのメタル成分が干渉し、キャパシタセルの配置ができなかった箇所においても、より多くの容量を追加することが可能となり、電源ノイズ耐性の高い集積回路を設計することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態のＬＳＩ設計装置を示すブロック図である。
【図２】本発明の第１の実施形態のＬＳＩ設計工程を示すフローチャートである。
【図３】本発明の第１の実施形態のデフォルトセル内における配線の例を示す模式的平面図である。
【図４】デフォルトセル内の配線と、ＬＳＩの配線とがショートしている例を示す模式的平面である。
【図５】本発明の第１の実施形態で用いるブランクセルを示す模式的平面図である。
【図６】本発明の第１の実施形態でメタル第２層を用いてブランクセルのＧＮＤ端子とドレインＧＮＤ配線を接続したことを示す模式的平面図である。
【図７】本発明の第１の実施形態で、幹線を用いてゲートとＶＤＤ端子を接続したことを示す模式的平面図である。
【図８】本発明の第１の実施形態で、支線を用いて幹線同士を接続したことを示す模式的平面図である。
【図９】本発明の第１の実施形態で、ブランクセルにメタル第１層の配線が並走している場合には幹線が引き出せないことを示す模式的平面図である。
【図１０】非特許文献１に示された「典型的な４μｍシリコンゲートＣＭＯＳプロセスの容量」を示す図である。
【図１１】本発明の第２の実施形態を説明するための模式的平面図である。
【図１２】本発明の第３の実施形態を説明するための図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
（構成の説明）
以下図を用いて本発明の第１の実施形態を説明する。図１は第１の実施形態のＬＳＩ設計装置１０を示すブロック図である。本実施形態のＬＳＩは、スタンダードセル方式で設計される論理集積回路である。ＬＳＩ設計装置１０は少なくとも、配置配線情報・各種ライブラリ情報入力手段１０１、設計規則入力手段１０２、キャパシタセル量算出手段１０３、キャパシタセル追加手段１０４、キャパシタセル形成手段１０５、キャパシタセル容量計算手段１０６、配置配線情報出力手段１０７及び制御手段１０８を備える。
【００１８】
配置配線情報・各種ライブラリ情報入力手段１０１は、ＬＳＩの配置配線情報２０１と物理ライブラリ情報２０２などＬＳＩレイアウトを行う際に必要な情報を取り込む。配置配線情報２０１は例えばＡＬＵ（Arithmetic and Logic Unit算術論理演算ユニット）、加算回路、メモリ等のブロックの機能と配置の情報、配線情報等であり、ＬＳＩ設計者が入力する。物理ライブラリ情報２０２はＬＳＩ設計装置１０内のストレージやメモリに記憶しておくか、ＬＳＩ設計装置１０の外から取り込む。また配置配線情報・各種ライブラリ情報入力手段１０１は、ＬＳＩを機能ブロックなど適宜の単位の領域に分割する。以下、配置配線情報・各種ライブラリ情報入力手段１０１は配線・ライブラリ情報入力手段１０１と略称する。
【００１９】
設計規則入力手段１０２はＬＳＩレイアウト中に必要なキャパシタセル量を計算するための設計規則情報２０３を入力する。設計規則情報２０３はＬＳＩ設計装置１０内のストレージやメモリに記憶しておくか、ＬＳＩ設計者が入力する。
【００２０】
キャパシタセル量算出手段１０３は、配線・ライブラリ情報入力手段１０１が分割した各領域について、配置配線情報と設計規則を参照して、ＬＳＩにノイズを発生させないあるいは発生したノイズを吸収するのに必要なキャパシタセル量を算出し、キャパシタセルを挿入すべき配線を決定する。
【００２１】
キャパシタセル追加手段１０４は、キャパシタセル量算出手段１０３が各分割領域について算出した必要キャパシタセル量に基づき、分割領域内の空いている部分に対し、必要な量を満たすまで配線パタン付きのキャパシタセルを追加する。キャパシタの追加なので、配線領域の空いている部分つまり配線下にトランジスタ等の素子がない空いた部分に追加する。
【００２２】
キャパシタセル形成手段１０５は、キャパシタセル追加手段１０４で追加したデフォルトセル内の配線と、配線・ライブラリ情報入力手段１０１で入力したＬＳＩの一般の配線がショートしているかどうかを検出する。つまりそのままデフォルトセルを追加すると、デフォルトセル内の配線が、デフォルトセルと同じ領域を走る一般の配線と接触してショートしてしまうかどうかを検出する。もしショートするなら、ＶＤＤ,ＧＮＤ端子のみを持つキャパシタセル（以降ブランクセルと称す）を配置する。配置したあと、一般信号配線とショートしないよう、ブランクセル内のトランジスタのゲートとＶＤＤ端子、ソース、ドレインとブランクセルのＧＮＤ端子を接続する形でブランクセルに対しメタル配線を施したキャパシタセル（以降カスタマイズドセルと称す）を形成する。
【００２３】
キャパシタセル容量計算手段１０６は、キャパシタセル追加手段１０４で追加されたデフォルトセル、キャパシタセル形成手段１０５で追加されたブランクセル、もしくは同手段１０５で形成されたカスタマイズドセルに応じた容量を加算し、キャパシタセル量算出手段１０３で計算された各配線内に対するキャパシタの必要量と比較する。
【００２４】
配置配線情報出力手段１０７は、キャパシタセルが追加されたＬＳＩの配置配線情報を出力する。
【００２５】
制御手段１０８は上記一連の処理を制御する。
なお、図面中の矢印の向きは、一例を示すものであり、ブロック間の信号の向きを限定するものではない。
（動作の説明）
第１の実施形態のＬＳＩ設計工程を示すフローチャート（図２）を参照して、本実施形態のＬＳＩ設計装置１０の動作について説明する。
【００２６】
まず、配線・ライブラリ情報入力手段１０１が、ＬＳＩの配置配線情報２０１と物理ライブラリ情報２０２などＬＳＩレイアウトを行う際に必要な情報をＬＳＩ設計装置１０に取り込む（Ｓ１０１）。また配置配線情報・各種ライブラリ情報入力手段１０１は、ＬＳＩを機能ブロックなど適宜の単位の領域に分割する。
【００２７】
次に、設計規則入力手段１０２は、ＬＳＩレイアウト中に必要なキャパシタセル量を計算するための設計規則情報２０３を入力する（Ｓ１０２）。
【００２８】
次に、キャパシタセル量算出手段１０３は、配線・ライブラリ情報入力手段１０１で入力した配置配線情報と設計規則入力手段１０２で入力した設計規則を参照して、分割したＬＳＩの各領域について必要なキャパシタセル量を算出する（Ｓ１０３）。必要なキャパシタセル量の算出には、例えば、特許文献３（特開2002-288253号公報）などに示される技術を用いることができる。このＳ１０３工程によりＬＳＩ内を縦横に通過する電源配線の間隔（パワー・グリッド）等によって決められた領域毎に必要なキャパシタセル量が計算される。このキャパシタセル量の計算は概略次のようになる。
【００２９】
集積回路の平面図を作成する。平面図はハードウェア記述言語で定義される。この平面図上にパワー・グリッド（電源配線の間隔）を重ね合わせ、平面図およびパワー・グリッドを複数の領域に分割する。分割した各領域毎に、パワー・グリッドの電圧をサポートするのに必要なサポート・デカップリング・キャパシタンス値を決定する。また各領域毎の固有キャパシタンス値を決定する。固有キャパシタンス値は各領域の大きさ等に応じた固有の容量値である。
【００３０】
このサポート・デカップリング・キャパシタンス値および固有キャパシタンス値に基づいて、必要なデカップリング・キャパシタンス値を決定する。各領域毎の必要なデカップリング・キャパシタンス値は、固有キャパシタンス値からサポート・デカップリング・キャパシタンス値を引くことによって決定される。
【００３１】
次いで、必要なデカップリング・キャパシタンス値に対するデカップリング・キャパシタ・エリアを決定する。デカップリング・キャパシタ・エリアに基づいて、領域中の回路エリアを修正する。
【００３２】
次に、キャパシタセル追加手段１０４は、キャパシタセル量算出手段１０３で算出したキャパシタセル量に基づき、同じく設計規則入力手段１０２によって決められた分割領域内の空いている部分に対し、必要な量を満たすまで配線パタン付きのキャパシタセルを追加する（Ｓ１０４）。キャパシタセルは、セル内に配置されるトランジスタのゲートとＶＤＤ(電源)端子、及びドレインとＧＮＤ(接地)端子がメタル配線、及びコンタクトによって接続されることにより構成され、その配線の幅、長さにより決定される固定量の容量をもつ。以降、配線パタン付きのキャパシタセルをデフォルトセルと称する。
【００３３】
デフォルトセル内における配線の例を図３に示す。図３（ａ）はソース、ゲート、ドレインを備えたMOSFETの模式的平面図であり、配線を表示していない。図３（ｂ）は図３（ａ）のソースとドレインをＧＮＤに接続し、ゲートを電源ＶＤＤに接続したデフォルトセルの模式的平面図である。必要な容量の大きさによってデフォルトセルの大きさを変えることが可能である。図３（ｂ）は最小単位のデフォルトセル１００である。図３（ｃ）は図３（ｂ）の５〜６倍の容量を持つデフォルトセル１００’の模式的平面図である。図３（ｂ）、（ｃ）のデフォルトセルあるいはその間の面積、寸法、容量を持つデフォルトセルを物理ライブラリ情報２０２の一部として保持しておく。配置する配線の空き領域の面積、寸法、その領域に必要な追加容量に応じて、物理ライブラリ情報２０２の中から適切な面積、寸法、容量のデフォルトセルを選択するとよい。上述のＳ１０３におけるキャパシタセル量の算出とは、配置する空き領域の面積と必要な追加容量から、どの種類のデフォルトセルをいくつ選択して追加すればよいかを算出することである。
【００３４】
配線はメタル第１層によって構成される。尚、簡単化のため、メタル層以外の構成要素については図による説明を割愛する。
【００３５】
次に、キャパシタセル形成手段１０５は、キャパシタセル追加手段１０４で追加したデフォルトセル内の配線と、配線・ライブラリ情報入力手段１０１で入力したＬＳＩの配線がショートしているかどうかを検出する。ショートしているならば、ＶＤＤ,ＧＮＤ端子のみを持つキャパシタセル（ブランクセル）を配置する。そのあと、一般信号配線とショートしないよう、ブランクセル内のトランジスタのゲートとＶＤＤ端子、ソース、ドレインとブランクセルのＧＮＤ端子を接続する形でブランクセルに対しメタル配線を施したキャパシタセル（以降カスタマイズドセルと称す）を形成する。なおブランクセルについてもデフォルトセルと同様に様々な面積、寸法、容量のものを物理ライブラリ情報２０２の一部として保持しておき、必要に応じて適したブランクセルを選択すると良い。
【００３６】
具体的な説明として、まず、デフォルトセル内の配線と、ＬＳＩの配線（２本の信号配線）がショートしている例を図４に示す。図中で「×」を付けた箇所がショートしている箇所である。ＧＮＤ端子５０１、ソースＧＮＤ配線５０３、ドレインＧＮＤ配線５０４、ＶＤＤ端子５０２、ゲートＶＤＤ配線５０５と信号配線３０１，３０２は全て同層（メタル第１層）である。なお実際には例えばソースＧＮＤ配線５０３とソース４０１の間には絶縁層（不図示）を設け、上方から見てソースＧＮＤ配線５０３とソース４０１が重なった箇所の絶縁層に開孔し（不図示）、その開孔においてソースＧＮＤ配線５０３とソース４０１を接続する。図４では開孔は図示していない。ドレインＧＮＤ配線５０４とドレイン４０２，ゲートＶＤＤ配線５０５とゲート４０３も同様に間に絶縁層を挟み、絶縁層に開孔して接続する。
【００３７】
ＧＮＤ端子５０１からソースＧＮＤ配線５０３を延ばしてソース４０１と電気的に接続するように配線するが、そのソースＧＮＤ配線５０３が信号配線３０１とショートする。またＧＮＤ端子５０１からドレインＧＮＤ配線５０４を延ばしてドレイン４０２と電気的に接続するように配線するが、そのソースＧＮＤ配線５０３も信号配線３０２とショートする。更にＶＤＤ端子５０２はゲートＶＤＤ配線５０５（幹線と支線がある、後述）を延ばしてゲート４０３と電気的に接続するが、信号配線３０２はゲートＶＤＤ配線５０５ともショートする。このような状況に対する本実施形態による回避手法の詳細を、図５〜図８を用いて以下に示す。
1.  まず当該領域にブランクセル３００と信号配線３０１，信号配線３０２を配置する（図５）。
2.  ブランクセル３００のＧＮＤ端子５０１とソース４０１、ドレイン４０２を、それぞれメタル第１層を使って接続しようとすると、図４に示したように、ＧＮＤ端子５０１との接続配線が信号配線３０２とショートしてしまう。ショートを避けるため、図６に示すように、メタル第１層である信号配線３０２を跨いでＧＮＤ端子５０１とドレインＧＮＤ配線５０４を電気的に接続するメタル第２層（メタル第２層ドレインＧＮＤ配線５４０）を設ける。ヴィア１２はメタル第２層ドレインＧＮＤ配線５４０とＧＮＤ端子５０１及びドレインＧＮＤ配線５０４を電気的に接続する。ヴィア１２はメタル第１層とメタル第２層を層厚方向に電気的に接続する配線である。
3.  同様に信号配線３０２との接触を避けるよう、ブランクセル３００のＶＤＤ端子５０２とゲート４０３を接続する。具体的な接続方法としては、まず図７の縦方向にＶＤＤ端子からゲートＶＤＤ配線の幹線５０５ａを伸ばし、次に幹線５０５ａ同士を繋ぐよう図８の横方向の支線５０５ｂを形成する。対象をメタル第２層まで増やすと配線時間が増大するのでこの場合はメタル第１層のみを使用して形成する。なお図８では幹線５０５ａと支線５０５ｂが交差するように見えるが設計データ上でのことであり、物理的には同層のメタルである。
4.  前記2.において、ブランクセルのＧＮＤ端子とソース、ドレインが接続できない場合や3.においてブランクセルのＶＤＤ端子とゲート領域を接続する幹線が引き出せない（デカップリングキャパシタとして構成することができない場合）は処理を行わない。つまりブランクセル３００が配置されたままとする。たとえば、図９で示すように、ＶＤＤ端子５０２近傍にメタル第１層の配線（ここでは信号配線３０３）が並走している場合、ＶＤＤ端子５０２から図９の縦方向の幹線が引き出せない。そのためこの場合はブランクセルのままとなる。
【００３８】
次にキャパシタセル容量計算手段１０６は、キャパシタセル追加手段１０４で追加されたデフォルトセル、キャパシタセル形成手段１０５で追加されたブランクセル、もしくはキャパシタセル形成手段１０５で形成されたカスタマイズドセルに応じた容量を加算し、キャパシタセル量算出手段１０３で計算された各領域内に対するキャパシタの必要量と比較する。
【００３９】
以上の工程で必要なキャパシタ量が得られていなければ、キャパシタセル量算出手段１０３によって決められた配線内の、別の空いている箇所に対し、キャパシタセル追加手段１０４による追加と、それに続いてキャパシタセル形成手段１０５によるキャパシタセル形成を再度行う。
【００４０】
デフォルトセル、およびブランクセルにおいては、セルの大きさに応じた固有の容量値をもち、それらはセルの設計時点で既に決定した値として、配線・ライブラリ情報入力手段１０１で入力される。容量値の一例については、関連文献として、非特許文献１（”CMOS VLSI設計の原理  システムの観点から”  第２刷（丸善株式会社  ISBN4-621-03294-1）115頁  表4.5  典型的な４μｍシリコンゲートＣＭＯＳプロセスの容量）で示されている。ここでは4μｍゲートプロセスにおける、各構成要素の容量について面積に比例した値がおのおの定義されている（図１０）。構成要素の面積が決まるとそれぞれが持つ容量値も一意に決まるので、最終的にセル個別の容量値として定義される。
【００４１】
カスタマイズセルの容量については先に説明したブランクセル３００が持つ容量成分に加え、メタル第１層とポリシリコン（多結晶シリコン）の間に形成される寄生容量を持つ。寄生容量の大きさは、メタル第１層の配線とゲート面との重なりの面積に比例し、具体例としては図１０に”ポリ上の金属”が有する容量値として、最小0.4×10-4pF/μｍ2、最大0.6×10-4pF/μｍ2が示されている。この値とキャパシタセル形成手段１０５で配線されたメタル第１層の配線面積との積で寄生容量を求める。この値はＬＳＩレイアウト行う際に必要な情報として、配線・ライブラリ情報入力手段１０１によって与えられる。なお図１０の「CMOS」は相補型(Complementary)MOSの略、「ポリ」はポリシリコンの略である。また「拡散」は拡散層の略で、シリコンに不純物をドーピングしてソース、ドレインなどの層を形成したものを意味する。
【００４２】
ＬＳＩの全領域に対し、キャパシタセル量算出手段１０３によって決められた領域の空いている全ての箇所キャパシタセルが挿入され、必要な容量が満たされたら（Ｓ１１０のＹＥＳ）、配置配線情報出力手段１０７によって、オンチップキャパシタセルが追加されたＬＳＩの配置配線情報を出力する（Ｓ１１１）。しかし満たされなければ（Ｓ１１０のＮＯ）、キャパシタセルの追加（キャパシタセル追加手段１０４）、キャパシタセルの形成（キャパシタセル形成手段１０５）、キャパシタセル容量の計算（キャパシタセル容量計算手段１０６）を、満たされるまで繰り返す。
（効果の説明）
背景技術で述べた手法では、一般信号配線とキャパシタセルのメタル成分が干渉し、キャパシタセルの配置ができない箇所があった。本実施形態によれば、より多くの容量を追加することが可能となり、電源ノイズ耐性の高いＬＳＩを設計することが可能となる。
【００４３】
なお本実施形態では図６に示すように、ＧＮＤ端子５０１とドレイン４０２を接続する場合にヴィア１２とメタル第２層を用いたが、信号配線３０１の位置によってはＧＮＤ端子５０１とソース４０１を接続する場合にヴィアとメタル第２層を用いる場合もある。またドレインとソースの両方でヴィアとメタル第２層を用いる場合もある。これらも本発明に含まれることは明らかである。
【００４４】
また本実施形態ではドレインＧＮＤ配線信号とショートするのは信号配線であった。しかし信号配線以外の、例えば、前述のＶＤＤ端子５０２とＧＮＤ端子５０１が含まれるのとは別の電源配線などとショートする場合でも、本発明を適用することは可能である。
（第２の実施形態）
第１の実施形態では信号配線３０２を回避するのに、第２層ドレインＧＮＤ配線５４０を用いた。しかし、信号配線３０２と幹線５０５ａ、支線５０５ｂとの間に第１層メタル配線を行う隙間があれば、図１１に示すように、その隙間にメタル第１層ドレインＧＮＤ配線５９０を通すこともできる。
（第３の実施形態）
図１２を用いて本発明の第３の実施形態を説明する。デフォルトセル１５０は容量３０の一方に接続する配線４０と電源端子ＶＤＤ及び容量３０の他方に接続する配線５０とグランド端子ＧＮＤを配線で接続したセルである。またブランクセル３５０は容量３０、電源端子ＶＤＤ、グランド端子ＧＮＤのみを備えるセルである。デフォルトセル１５０を集積回路２０の空いている箇所に配置する。集積回路２０にはデフォルトセル１５０を接続して容量３０を追加する対象の配線以外の別の配線６０１，６０２が走っている場合がある。図１２では別の配線６０２とデフォルトセル１５０の他方の配線５０がショートしてしまう。図中の×がショートを示している。
【００４５】
ショートする場合にはデフォルトセル１５０に代えてブランクセル３５０を配置する。配置したブランクセル３５０の、ショートする箇所における容量と電源端子またはグランド端子との配線を、別の配線６０２を回避するように、別の配線６０２よりも上層の配線層として配線層５５を配置して回避する。配線層５５の一方の端を容量の他方に接続する配線５０’にヴィア１３で接続し、他方の端をＧＮＤ端子に同じくヴィア１３で接続する。
【００４６】
このようにすれば、より多くの容量を追加することが可能となり、電源ノイズ耐性の高い集積回路を設計することが可能となる。
（他の実施形態）
第１、第２の実施形態ではMOSFETのソースとドレインをＧＮＤに接続し、ゲートをＶＤＤに接続して容量を構成している。しかしMOSFETから構成する以外でもＬＳＩ上に容量を形成することは可能である。例えばメタル／絶縁層／メタルの積層構造による容量でもよい。この容量とＶＤＤ端子、ＧＮＤ端子だけを備えたセルをブランクセルとし、ＶＤＤ端子と容量の一方の電極を接続する配線及びＧＮＤ端子と容量の他方の電極を接続する配線を行ったセルをデフォルトセルとしてもよい。
【００４７】
また、計算の簡略化のため、配線幅が固定される場合においては面積あたりの容量値を配線の単位長さあたりの配線容量として、配線の長さと積算することで簡易的に求めても良い。
【００４８】
また、第１〜第３の実施形態のＬＳＩ設計装置は、専用の装置によって実現してもよいが、コンピュータ（情報処理装置）によっても実現可能である。この場合、係るコンピュータは、メモリ（不図示）に格納された設計プログラムをＣＰＵ（Central Processing Unit、不図示）に読み出し、読み出したソフトウェア・プログラムをＣＰＵにおいて実行する。更に、係るプログラムを格納した、コンピュータ読み取り可能な記憶媒体も、本発明を構成すると捉えることができる。
【産業上の利用可能性】
【００４９】
本発明は、MOSFETを使用し、スタンダードセル方式、ゲートアレイ方式等で設計される半導体論理集積回路のレイアウト設計において適用できる。
【符号の説明】
【００５０】
１０    ＬＳＩ設計装置
１２、１３    ヴィア
３０    容量
４０    容量の一方に接続する配線
５０，５０’    容量の他方に接続する配線
１００、１５０    デフォルトセル
１０１    配置配線情報・各種ライブラリ情報入力手段
１０２    設計規則入力手段
１０３    キャパシタセル量算出手段
１０４    キャパシタセル追加手段
１０５    キャパシタセル形成手段
１０６    キャパシタセル容量計算手段
１０７    配置配線情報出力手段
１０８    制御装置
２０１    配置配線情報
２０２    物理ライブラリ情報
２０３    設計規則情報
３００、３５０    ブランクセル
３０１，３０２、３０３  信号配線
４０１    ソース
４０２    ドレイン
４０３    ゲート
５０１    ＧＮＤ端子
５０２    ＶＤＤ端子
５０３    ソースＧＮＤ配線
５０４    ドレインＧＮＤ配線
５０５    ゲートＶＤＤ配線
５０５ａ    幹線
５０５ｂ    支線
５４０    メタル第２層ドレインＧＮＤ配線
５９０    メタル第１層ドレインＧＮＤ配線
６０１，６０２    別の配線
【図１】
2017168569.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成29年5月29日(2017.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を所定の形状の配線で接続したデフォルトセル、前記容量、前記電源端子、前記グランド端子のみを備えるブランクセルを備え、
前記デフォルトセルが空いている箇所に配置され、
前記配置されたデフォルトセルの配線と集積回路の別の配線がショートする場合、前記ブランクセルが配置され、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線が、ヴィアを用いて別の層に配置されるかまたは前記所定の形状とは異なる形状で配置されることで前記集積回路の別の配線を回避することを特徴とする集積回路。
【請求項２】
前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線は、前記集積回路の別の配線とは別の配線層として配置される請求項１に記載の集積回路。
【請求項３】
前記集積回路の空いている箇所は配線領域である請求項１または２に記載の集積回路。
【請求項４】
前記容量はMOSFETのゲートを前記電源端子、ソース、ドレインを前記グランド端子に接続したものである請求項１から３のいずれか一項に記載の集積回路。
【請求項５】
前記集積回路はスタンダードセル方式の集積回路である請求項１から４のいずれか一項に記載の集積回路。
【請求項６】
容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、電源端子、グランド端子のみを備えるブランクセルを備え、
前記デフォルトセルを前記集積回路の空いている箇所に配置し、
前記配置されたデフォルトセルの配線と集積回路の別の配線がショートする場合、前記デフォルトセルに代えて前記ブランクセルを配置し、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置することを特徴とする集積回路の設計方法。
【請求項７】
前記配置したデフォルトセルまたはブランクセルの容量が必要量に達しない場合は、達するまで前記デフォルトセルまたは前記ブランクセルを追加で配置する請求項６に記載の集積回路の設計方法。
【請求項８】
集積回路の配置配線情報と物理ライブラリが入力される配置配線情報・各種ライブラリ入力手段、
設計規則情報が入力される設計規則入力手段、
前記配置配線情報・各種ライブラリ入力手段と設計規則入力手段から、各配線に必要なキャパシタセル量を算出するキャパシタセル量算出手段、
前記キャパシタセル量算出手段で算出したキャパシタセル量に基づき、前記各配線に前記必要なキャパシタセルを追加するキャパシタセル追加手段、
前記キャパシタセル追加手段で追加したキャパシタセルの配線と前記集積回路の前記キャパシタセルとは別の配線がショートするかどうかを検出し、ショートする場合には、容量、電源端子、グランド端子のみを備えるブランクセルを配置し、配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置するキャパシタセル形成手段、
追加された前記キャパシタセルと前記ブランクセルの容量と必要量とを比較するキャパシタセル容量計算手段、
を備えることを特徴とする集積回路設計装置。
【請求項９】
前記配置したデフォルトセルまたはブランクセルの容量が必要量に達しない場合は、達するまで前記デフォルトセルまたは前記ブランクセルを追加で配置する請求項８に記載の集積回路設計装置。
【請求項１０】
容量の一方の端子と電源端子及び前記容量の他方の端子とグランド端子を配線で接続したデフォルトセル、前記容量、電源端子、グランド端子のみを備えるブランクセルを用意する処理と、
前記デフォルトセルを集積回路の空いている箇所に配置する処理と、
前記配置されたデフォルトセルの配線と前記集積回路の別の配線がショートする場合、前記デフォルトセルに代えて前記ブランクセルを配置する処理と、
配置した前記ブランクセルの、前記ショートする箇所における前記容量と前記電源端子または前記グランド端子との配線を、前記集積回路の別の配線を回避して配置する処理を、
コンピュータに実行させることを特徴とする集積回路の設計プログラム。