(57)【要約】      （修正有）【課題】高電圧電界効果トランジスタのための保護絶縁体を提供する。【解決手段】第１の半導体材料１０５、第２の半導体材料１１０、それらの間にヘテロ接合１１５を含む。第１の複合パッシベーション層が第１の絶縁層１７０と第１のパッシベーション層１６５とを含み、第２の複合パッシベーション層が第２の絶縁層１９２と第２のパッシベーション層１７５とを含む。ゲート誘電体１５５が第１のパッシベーション層と第２の半導体材料との間に配置される。ゲート電極１３５がゲート誘電体と第１のパッシベーション層との間に配置される。第１のゲートフィールドプレート１４０は第１のパッシベーション層と第２のパッシベーション層との間に配置される。ソース電極１２５とドレイン電極１３０とは第２の半導体材料に結合され、ソースフィールドプレート１４５はソース電極に結合される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体材料と第２の半導体材料とヘテロ接合とであって、
前記ヘテロ接合が、前記第１の半導体材料と前記第２の半導体材料との間に配置される、
前記第１の半導体材料と前記第２の半導体材料と前記ヘテロ接合と、
複数の複合パッシベーション層であって、
前記複数の複合パッシベーション層における第１の複合パッシベーション層が、第１の絶縁層と第１のパッシベーション層とを含み、
前記複数の複合パッシベーション層における第２の複合パッシベーション層が、第２の絶縁層と第２のパッシベーション層とを含み、
前記第２のパッシベーション層が、前記第１の絶縁層と前記第２の絶縁層との間に配置される、
前記複数の複合パッシベーション層と、
前記第１のパッシベーション層と前記第２の半導体材料との間に配置されたゲート誘電体と、
前記ゲート誘電体と前記第１のパッシベーション層との間に配置された前記ゲート電極と、
前記第１のパッシベーション層と前記第２のパッシベーション層との間に配置された第１のゲートフィールドプレートと、
ソース電極とドレイン電極とであって、
前記ソース電極と前記ドレイン電極とが、前記第２の半導体材料に結合される、
前記ソース電極と前記ドレイン電極と、
ソースフィールドプレートであって、
前記ソースフィールドプレートが、前記ソース電極に結合される、
前記ソースフィールドプレートと、
を備える、高電圧電界効果トランジスタ（ＨＦＥＴ）。
【請求項２】
前記第１のゲートフィールドプレートが、前記ゲート電極に接続される、
請求項１に記載のＨＦＥＴ。
【請求項３】
第３のパッシベーション層をさらに備え、
前記第２の絶縁層が、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置される、
請求項１に記載のＨＦＥＴ。
【請求項４】
前記第２の絶縁層と前記第３のパッシベーション層との間に配置された第２のゲートフィールドプレートをさらに備える、
請求項３に記載のＨＦＥＴ。
【請求項５】
前記ソースフィールドプレートが、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置され、
前記第１のゲートフィールドプレートが、前記第１の絶縁層と前記第２のパッシベーション層との間に配置される、
請求項３に記載のＨＦＥＴ。
【請求項６】
前記第１の絶縁層の横境界が、前記ソースフィールドプレートの横境界と実質的に同一の範囲に広がり、
前記第２の絶縁層の横境界が、前記ソースフィールドプレートの前記横境界と実質的に同一の範囲に広がる、
請求項５に記載のＨＦＥＴ。
【請求項７】
前記第３のパッシベーション層と第３の絶縁層とを含む第３の複合パッシベーション層と、
第４のパッシベーション層であって、
前記第３の絶縁層が、前記第３のパッシベーション層と前記第４のパッシベーション層との間に配置される、
前記第４のパッシベーション層と、
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートであって、
前記第２のゲートフィールドプレートが、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置され、
前記ソースフィールドプレートが、前記第３のパッシベーション層と前記第４のパッシベーション層との間に配置される、
前記第２のゲートフィールドプレートと、
をさらに備える、請求項３に記載のＨＦＥＴ。
【請求項８】
前記第２のゲートフィールドプレートに結合され、前記第３のパッシベーション層と前記第４のパッシベーション層との間に配置された、第３のゲートフィールドプレートをさらに備える、
請求項７に記載のＨＦＥＴ。
【請求項９】
前記第１の絶縁層の横境界が、前記第１のゲートフィールドプレートの横境界と実質的に同一の範囲に広がり、
前記第２の絶縁層の横境界が、前記第２のゲートフィールドプレートの横境界と実質的に同一の範囲に広がり、
前記第３の絶縁層の横境界が、前記ソースフィールドプレートの横境界と実質的に同一の範囲に広がる、
請求項７に記載のＨＦＥＴ。
【請求項１０】
前記複数の複合パッシベーション層における前記ゲート誘電体と前記第１の絶縁層とが、同じ材料組成を含む、
請求項１に記載のＨＦＥＴ。
【請求項１１】
前記複数の複合パッシベーション層における前記第１のパッシベーション層と前記第２のパッシベーション層とが、ＳｉＮを含み、
前記ゲート誘電体と前記第１の絶縁層とが、金属酸化物を含む、
請求項１に記載のＨＦＥＴ。
【請求項１２】
前記複数の複合パッシベーション層における絶縁層が、前記複数の複合パッシベーション層におけるパッシベーション層の充電を防ぐために配置される、
請求項１に記載のＨＦＥＴ。
【請求項１３】
前記ドレイン電極が、前記第２の半導体材料から、前記複数の複合パッシベーション層の少なくとも１つを通って延びる、
請求項１に記載のＨＦＥＴ。
【請求項１４】
第１の半導体材料と第２の半導体材料とヘテロ接合とであって、
前記ヘテロ接合が、前記第１の半導体材料と前記第２の半導体材料との間に配置される、
前記第１の半導体材料と前記第２の半導体材料と前記ヘテロ接合と、
第１の複合パッシベーション層と第２の複合パッシベーション層と第３の複合パッシベーション層とを含む複数の複合パッシベーション層であって、
前記第１の複合パッシベーション層が、第１の絶縁層と第１のパッシベーション層とを含み、
前記第１のパッシベーション層が、前記第２の半導体材料と前記第１の絶縁層との間に配置され、
前記第２の複合パッシベーション層が、第２の絶縁層と第２のパッシベーション層とを含み、
前記第２のパッシベーション層が、前記第１の絶縁層と前記第２の絶縁層との間に配置され、
前記第３の複合パッシベーション層が、第３の絶縁層と第３のパッシベーション層とを含み、
前記第３のパッシベーション層が、前記第２の絶縁層と前記第３の絶縁層との間に配置される、
前記複数の複合パッシベーション層と、
前記第１のパッシベーション層と前記第２のパッシベーション層との間に配置された第１のゲートフィールドプレートと、
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートであって、
前記第２のゲートフィールドプレートが、前記第２のパッシベーション層から前記第３の絶縁層を通って延びる、
前記第２のゲートフィールドプレートと、
を備える、高電圧電界効果トランジスタ（ＨＦＥＴ）。
【請求項１５】
前記第１のパッシベーション層と前記第２の半導体材料との間に配置されたゲート誘電体と、
前記ゲート誘電体と前記第１のパッシベーション層との間に配置されたゲート電極と、
をさらに備える、請求項１４に記載のＨＦＥＴ。
【請求項１６】
第４のパッシベーション層をさらに備え、
前記第３の絶縁層が、前記第４のパッシベーション層と前記第３のパッシベーション層との間に配置され、
前記第２のゲートフィールドプレートが、前記第２のパッシベーション層から、前記第２の絶縁層を通り、前記第３のパッシベーション層を通り、前記第４のパッシベーション層内まで延びる、
請求項１４に記載のＨＦＥＴ。
【請求項１７】
前記第２のゲートフィールドプレートが、金属を含み、連続している、
請求項１４に記載のＨＦＥＴ。
【請求項１８】
ソース電極に結合されたソースフィールドプレートをさらに備え、
前記第３のパッシベーション層が、前記ソースフィールドプレートと前記第２の絶縁層との間に配置される、
請求項１４に記載のＨＦＥＴ。
【請求項１９】
第１の半導体材料と第２の半導体材料との間にヘテロ接合を形成することと、
ソース電極とドレイン電極とを形成することであって、
前記ソース電極と前記ドレイン電極とが、前記第２の半導体材料に結合される、
前記ソース電極と前記ドレイン電極とを形成することと、
ゲート誘電体を堆積させることであって、
前記第２の半導体材料が、前記ゲート誘電体と前記第１の半導体材料との間に配置される、
前記ゲート誘電体を堆積させることと、
複数の複合パッシベーション層を堆積させることであって、
前記複数の複合パッシベーション層における第１の複合パッシベーション層が、第１の絶縁層と第１のパッシベーション層とを含み、
前記第１のパッシベーション層が、前記ゲート誘電体と前記第１の絶縁層との間に配置される、
前記複数の複合パッシベーション層を堆積させることと、
前記ゲート誘電体と前記複数の複合パッシベーション層との間にゲート電極を形成することと、
第２の絶縁層と第２のパッシベーション層とを含む、前記複数の複合パッシベーション層における第２の複合パッシベーション層を堆積させることであって、
前記第２のパッシベーション層が、前記第１の絶縁層と前記第２の絶縁層との間に配置される、
前記第２の複合パッシベーション層を堆積させることと、
前記第１のパッシベーション層と前記第２のパッシベーション層との間に第１のゲートフィールドプレートを形成することと、
を含む、高電圧電界効果トランジスタ（ＨＦＥＴ）の製造方法。
【請求項２０】
前記第１の絶縁層が、前記第１のパッシベーション層より大きなバンドギャップをもつ、
請求項１９に記載の方法。
【請求項２１】
前記第１のゲートフィールドプレートが、前記ゲート電極に接続される、
請求項１９に記載の方法。
【請求項２２】
前記第２の絶縁層上にソースフィールドプレートを形成することをさらに含む、
請求項１９に記載の方法。
【請求項２３】
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートを形成することをさらに含み、
前記第２のゲートフィールドプレートが、前記第２の絶縁層上に配置される、
請求項１９に記載の方法。
【請求項２４】
前記複数の複合パッシベーション層を堆積させることが、前記第１の絶縁層と前記第２の絶縁層との横境界が、前記ソース電極と前記ドレイン電極との間の横方向距離未満であるように、前記第１の絶縁層と前記第２の絶縁層とを堆積させることを含む、
請求項１９に記載の方法。
【請求項２５】
第３の絶縁層と第３のパッシベーション層とを含む第３の複合パッシベーション層を堆積させることであって、
前記第３のパッシベーション層が、前記第２の絶縁層と前記第３の絶縁層との間に配置される、
前記第３の複合パッシベーション層を堆積させることと、
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートを形成することであって、
前記第２のゲートフィールドプレートが、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置される、
前記第２のゲートフィールドプレートを形成することと、
ソースフィールドプレートを形成することであって、
前記第３のパッシベーション層が、前記ソースフィールドプレートと前記第２の絶縁層との間に配置される、
前記ソースフィールドプレートを形成することと、
をさらに含む、請求項１９に記載の方法。
【請求項２６】
前記第２のゲートフィールドプレートに結合され、前記第３の絶縁層上に配置された第３のゲートフィールドプレートを形成することをさらに含む、
請求項２５に記載の方法。
【請求項２７】
第４のパッシベーション層を堆積させることをさらに含み、
前記第４のパッシベーション層が、前記ソースフィールドプレートと前記第３の絶縁層との上に配置される、
請求項２５に記載の方法。
【請求項２８】
前記第１のゲートフィールドプレートが、前記第１の絶縁層と前記第２のパッシベーション層との間に配置される、
請求項２０に記載の方法。
【請求項２９】
前記第１のパッシベーション層が、ＳｉＮを含み、前記ゲート誘電体と前記第１の絶縁層とが、金属酸化物を含む、
請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、高電圧電界効果トランジスタ（ＨＦＥＴ：ｈｉｇｈ−ｖｏｌｔａｇｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ）に関し、特に、限定するわけではないが、ＨＦＥＴ装置における保護絶縁体に関する。
【背景技術】
【０００２】
ＧａＮは、高い絶縁破壊電圧と高電子移動度とを理由として、大電力トランジスタ用途のための理想的な候補とされている。さらに、ＧａＮの大きなバンドギャップは、従来の他の選択肢の半導体よりはるかに高い温度においてＧａＮトランジスタの性能が維持され得ることを意味する。用途は、限定されないが、マイクロ波無線周波数増幅器、高電圧スイッチング装置、および電源を含む。一般市場における１つの用途は、電子レンジのマイクロ波源である（マグネトロンを置換する）。
【０００３】
それらは、消費者向け電子機器において至る所で使用される可能性があるにもかかわらず、ＧａＮベース装置は、依然、それらが使用される高電圧環境を理由としていくつかの制限を受ける。ＧａＮトランジスタにおける装置層は、使用中、電荷を蓄積し得、その結果、電界の再分配と熱応力とに起因して、装置性能を変化させる。最悪の場合、ＨＦＥＴ装置は、装置層の絶縁破壊または亀裂に起因して、重度に故障し得る。
【０００４】
以下の図を参照しながら本発明の非限定的かつ非網羅的な例について説明し、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【０００５】
【図１】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置の断面図である。
【図２】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置の断面図である。
【図３】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置の断面図である。
【図４】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置、の断面図である。
【図５】本開示の教示に従った、ＨＦＥＴの製造方法を示すフロー図である。
【図６】本開示の教示に従った、ＨＦＥＴの製造方法を示すフロー図である。
【図７】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置の断面図である。
【図８】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置の断面図である。
【図９】本開示の教示に従った、複合パッシベーション層を含む例示的なＨＦＥＴ装置の断面図である。
【発明を実施するための形態】
【０００６】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張されている場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれていない。
【０００７】
高電圧電界効果トランジスタ（ＨＦＥＴ）のための保護絶縁体に関する例示的な装置と方法とについて、本明細書で説明する。以下の説明では、例を十分に理解できるように、多くの具体的な詳細事項を記載している。しかし、当業者は、本明細書で説明する技術が、１つまたは複数の具体的な詳細事項なしに、または他の方法、構成要素、材料などと共に実施され得ることを認識すると考えられる。他の例では、特定の態様が理解しにくくなるのを防ぐため、よく知られた構造、材料、または動作は、図示せず、または詳細に説明しない。
【０００８】
本明細書中での「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」についての言及は、例に関連して説明される特定の特徴、構造または特性が、本発明の少なくとも１つの例に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一例において（ｉｎ  ｏｎｅ  ｅｘａｍｐｌｅ）」または「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」という語句は、必ずしもすべてが同じ例に関するわけではない。さらに、１つまたは複数の例において、特定の特徴、構造または特性が、あらゆる適切な方法で組み合わされ得る。
【０００９】
本明細書全体において、いくつかの専門用語が使用される。これらの用語は、本明細書で特に規定されない限り、またはそれらの使用される文脈がそうではないと明示的に示唆しない限り、それらが属する分野におけるそれらの通常の意味をもつ。本明細書を通して元素名と元素記号と（例えば、Ｓｉとシリコンと）が相互に置き換えて使用され得るが、両方が同じ意味をもつことに注意が必要である。
【００１０】
図１は、複合パッシベーション層１９９を含む例示的なＨＦＥＴ１００の断面図である。ＨＦＥＴ１００は、第１の半導体材料１０５と第２の半導体材料１１０とヘテロ接合１１５とを含む。ゲート誘電体１５５は、第２の半導体材料１１０上に配置される。ヘテロ接合１１５は、第１の半導体材料１０５と第２の半導体材料１１０との間に配置される。装置がオンに切り替えられたとき、半導体材料１０５、１１０の材料特性に起因して、ヘテロ接合１１５において二次元電子気体１２０が発生する。
【００１１】
複数の複合パッシベーション層１９９は、第２の半導体材料１１０の上方に配置される。第１の複合パッシベーション層は、複数の複合パッシベーション層１９９内に配置され、第１の複合パッシベーション層は、第１の絶縁層１７０と第１のパッシベーション層１６５とを含む。複数の複合パッシベーション層１９９は、第２の絶縁層１９２と第２のパッシベーション層１７５とを有する第２の複合パッシベーション層をさらに含み、第２のパッシベーション層１７５は、第１の絶縁層１７０と第２の絶縁層１９２との間に配置される。一例において、ゲート誘電体１５５と第１の絶縁層１７０とは、同じ材料組成を含む。他の一例または同じ例において、第１のパッシベーション層１６５と第２のパッシベーション層１７５は、ＳｉＮを含み、ゲート誘電体１５５と第１の絶縁層１７０とは、金属酸化物を含む。図示された例において、ゲート誘電体１５５は、第１のパッシベーション層１６５と第２の半導体材料１１０との間に配置され、ゲート電極１３５は、ゲート誘電体１５５と第１のパッシベーション層１６５との間に配置される。ゲート電極１３５の選択的バイアス印加が、ソース電極１２５とドレイン電極１３０との間の伝導率を調節する。第１のゲートフィールドプレート１４０は、第１のパッシベーション層１６５と第２のパッシベーション層１７５との間に配置される。一例において、第１のゲートフィールドプレート１４０は、ゲート電極１３５に接続される。ソース電極１２５とドレイン電極１３０とは、第２の半導体材料１１０に接続され、ソースフィールドプレート１４５は、ソース電極１２５に接続される。一例において、ドレイン電極１３０は、第２の半導体材料１１０から、複数の複合パッシベーション層１９９における少なくとも１つの複合パッシベーション層を通って延びる。
【００１２】
示される例において、ゲート電極１３５と第１のゲートフィールドプレート１４０とソースフィールドプレート１４５とは、略長方形の断面をもつ。ゲート電極１３５は、第１の縁部１５０を含む。第１の縁部１５０は、ソース電極１２５から横方向距離ｄ０に、および、第２の半導体材料１１０の上方の縦方向距離ｄ５に配置される。第１の縁部１５０は、ゲート誘電体１５５と第１のパッシベーション層１６５とにより、第２の半導体材料１１０から縦方向に離間している。
【００１３】
一例において、ＨＦＥＴは、第３のパッシベーション層１９５を含む。第２の絶縁層１９２が、第２のパッシベーション層１７５と第３のパッシベーション層１９５との間に配置される。他の一例または同じ例において、ソースフィールドプレート１４５は、第２の絶縁層１９２と第３のパッシベーション層１９５との間に配置され得る。さらに、第１のゲートフィールドプレート１４０は、第１の絶縁層１７０と第２のパッシベーション層１７５との間に配置され得る。
【００１４】
第１のゲートフィールドプレート１４０は、第２の縁部１６０を含む。第２の縁部１６０は、ドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１に、および、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６に配置される。第２の縁部１６０は、ゲート誘電体１５５と第１のパッシベーション層１６５と第１の絶縁層１７０とにより、第２の半導体材料１１０から縦方向に離間している。ソースフィールドプレート１４５は、第３の縁部１７４を含む。第３の縁部１７４は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３に、および、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７に配置される。第３の縁部１７４は、ゲート誘電体１５５と第１のパッシベーション層１６５と第１の絶縁層１７０と第２のパッシベーション層１７５と第２の絶縁層１９２とにより、第２の半導体材料１１０から縦方向に離間していることに注意が必要である。ゲート電極１３５と第１のゲートフィールドプレート１４０とソースフィールドプレート１４５とヘテロ接合１１５との各々の間の電界は、特定のバイアス条件において、それらのそれぞれの縁部１５０、１６０、１７４において最も高い。
【００１５】
ゲート電極１３５は、様々な方法で、第１のゲートフィールドプレート１４０に電気的に接続され得る。示される例において、ゲート電極１３５と第１のゲートフィールドプレート１４０との間の接続部は、断面図の外である。しかし、ゲート電極１３５と第１のゲートフィールドプレート１４０とは、略Ｌ字断面をもつ単一部材により形成され得る。
【００１６】
ソース電極１２５は、様々な方法で、ソースフィールドプレート１４５に電気的に接続され得る。示される例において、ソース電極１２５は、ソースビア部材１８０により、ソースフィールドプレート１４５に電気的に接続される。他の例において、ソース電極１２５は、図示された断面の外でソースフィールドプレート１４５に電気的に接続され得る。
【００１７】
図示された例において、ドレイン電極１３０は、１組のドレインビア部材１８５、１９０に電気的に接続される。ドレインビア部材１８５、１９０は、第２のパッシベーション層１７５を通って、ソースフィールドプレート１４５と同じ縦レベルまで延び、従って、ドレイン電極１３０の延在部として機能する。ビア部材１９０は、ソースフィールドプレート１４５と同じ縦レベルであるので、ソースフィールドプレート１４５に最も近いドレイン電極１３０の延在部である。第３の縁部１７４を含むソースフィールドプレート１４５の側部は、同じ縦レベルにおいてドレインビア部材１９０から横方向距離ｄ４ぶん離れて配置される。いくつかの例において、横方向距離ｄ４は、装置固有の横方向絶縁破壊電圧を保つのに必要とされる距離以下である。示される例において、ソースフィールドプレート１４５とドレインビア部材１９０とは、第３のパッシベーション層１９５により覆われる。
【００１８】
示される例において、ソース電極１２５とドレイン電極１３０とは、いずれも、第２の半導体材料１１０の上面に直接載置されて、第２の半導体材料１１０と電気的に接触し得る。しかし、いくつかの例において、ソース電極１２５および／またはドレイン電極１３０は、第２の半導体材料１１０内まで突き抜ける。いくつかの例において、この突き抜けは、ソース電極１２５および／またはドレイン電極１３０がヘテロ接合１１５に接触するか、またはヘテロ接合１１５を貫通しさえするほど十分深い。他の一例または同じ例において、１つまたは複数の侵入型接着剤金属または他の導電性材料が、ソース電極１２５および／またはドレイン電極１３０と半導体材料１０５、１１０の一方または両方との間に配置される。
【００１９】
図示された例において、ゲート電極１３５は、一様な厚さｄ５をもつ単一の電気絶縁層（ゲート誘電体１５５）により、第２の半導体材料１１０から電気的に絶縁される。しかし、図示されない他の例において、第２の半導体材料１１０からゲート電極１３５を絶縁するために複数層が使用され得る。他の一例において、第２の半導体材料１１０からゲート電極１３５を絶縁するため、一様でない厚さをもつ単層または複数層が使用され得る。
【００２０】
横方向チャネルＨＦＥＴ１００の様々な特徴が様々な異なる物質により形成され得ることに注意されたい。例えば、第１の半導体材料１０５は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮを含み得る。いくつかの例において、第１の半導体材料１０５は、例えば、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓなど、ヒ素を含有する化合物半導体をさらに含み得る。第２の半導体材料１１０は、例えば、ＡｌＧａＮ、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮであり得る。第２の半導体材料１１０は、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの１つまたは複数など、ヒ素を含有する化合物半導体をさらに含み得る。ヘテロ接合１１５において二次元電子気体１２０が発生するように、第１の半導体材料１０５と第２の半導体材料１１０と（「活性層」とも呼ばれ得る）の組成が調整される。例えば、第１の半導体材料１０５と第２の半導体材料１１０との組成は、１０１１から１０１４ｃｍ−２のシート担体密度がヘテロ接合１１５において発生する（より具体的には、５ｘ１０１２から５ｘ１０１３ｃｍ−２または８ｘ１０１２から１．２ｘ１０１３ｃｍ−２のシート担体密度がヘテロ接合１１５において発生し得る）ように調整され得る。半導体材料１０５、１１０は、基板の上方に形成され得る。一例において基材は、窒化ガリウム、ガリウムヒ素、炭化ケイ素、サファイア、シリコンなどを含み得る。第１の半導体材料１０５は、このような基板と直接接触し得るか、または、１つまたは複数の介在層が存在し得る。
【００２１】
ソース電極１２５とドレイン電極１３０とゲート電極１３５とは、例えばＡｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、ＴｉＡｌＰｔＡｕなどの金属などを含む、様々な導体により形成され得る。絶縁層１７０、１９２とゲート誘電体１５５とは、ゲート絶縁体を形成するのに適した様々な誘電体により形成され得る（例えば、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、アルミニウム窒化ケイ素（ＡｌＳｉＮ）、または他の適切なゲート誘電体材料）。
【００２２】
パッシベーション層１６５、１７５、１９５は、シリコン窒化物、シリコン酸化物、酸窒化シリコンなどを含む様々な誘電体により形成され得る。複合パッシベーション層は、下方にある第２の半導体材料１１０または層１５５、１６５、１７５における表面準位の充電を軽減または防止し得る。
【００２３】
いくつかの例において、パッシベーション層１６５、１７５、１９５は、定常動作パラメータにおける長期動作の後、パッシベーション層１６５、１７５、１９５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるような組成をもつ。言い換えると、パッシベーション層１６５、１７５、１９５における各三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、ヘテロ接合１１５における（二次元）シート担体密度未満である。例えば、パッシベーション層１６５、１７５、１９５における面積あたりの電荷欠陥数は、ヘテロ接合１１５におけるシート担体密度の２０％未満、または１０％未満であり得る。
【００２４】
ソース電極１２５は、ドレイン電極１３０から横方向距離ｄ２に配置される。いくつかの例において、横方向距離ｄ２は、５マイクロメートルから５０マイクロメートルの間（より具体的には、９マイクロメートルから３０マイクロメートルの間）である。いくつかの例において、横方向距離ｄ１は、１マイクロメートルから５マイクロメートルの間（より具体的には、１．５マイクロメートルから３．５マイクロメートルの間）である。いくつかの例において、第２のパッシベーション材料１７５の厚さは、０．２マイクロメートルから１マイクロメートルの間（より具体的には、０．３５マイクロメートルから０．７５マイクロメートルの間）である。いくつかの例において、横方向距離ｄ４は、１マイクロメートルから８マイクロメートルの間（より具体的には、２マイクロメートルから６マイクロメートルの間）である。いくつかの例において、第３のパッシベーション層１９５の厚さは、０．４マイクロメートルから３マイクロメートルの間（より具体的には、０．５マイクロメートルから２マイクロメートルの間）である。いくつかの例において、横方向距離ｄ３は、１マイクロメートルから１０マイクロメートルの間（より具体的には、２．５マイクロメートルから７．５マイクロメートルの間）である。
【００２５】
動作時、絶縁層（例えば、第１の絶縁層１７０および第２の絶縁層１９２）とゲート誘電体１５５とは、複数の複合パッシベーション層１９９内のパッシベーション層（例えば、パッシベーション層１６５、１７５および１９５）の充電を防ぐために配置される。ＧａＮベース電子装置（高電圧および／または高周波トランジスタおよびダイオードなど）において、高性能値を達成するため、電界分配および電荷遮蔽金属化が使用され得る。ＧａＮ電子装置のための１つの有望なパッシベーション材料は、シリコン窒化物（ＳｉＮ）である。従って、上記の金属化部は、多くの場合、ＳｉＮパッシベーション層の上方に形成される。しかし、ＳｉＮは、誘電体の中でも比較的狭いバンドギャップをもち、そのことが、電界を印加された状態で、隣接した材料からシリコン窒化物内への電荷注入をもたらし得る。充電の結果、パッシベーション材料（ＳｉＮ）と金属化パターンとの両方の材料特性が、時間の経過に伴って変化し得る。これが、ドリフト動作と、いくつかの条件下における装置の回復不能な故障とをもたらし得る。従って、いくつかの例において、絶縁層がパッシベーション層より幅の広いバンドギャップを含むので、ＧａＮベース装置のパッシベーション層内にゲート誘電体（例えば、ゲート誘電体１５５）と絶縁層（例えば、絶縁層１７０および１９２）とを含むことにより、パッシベーション層における充電が低減され得る。パッシベーション層における充電の低減により、装置故障／性能ドリフトの確率を低くする。さらに、絶縁層は、ゲート誘電体と同じ材料で製造され得るので、別の処理ステップ／材料が不要となり得る。
【００２６】
図２は、複合パッシベーション層２９９を含む例示的なＨＦＥＴ２００の断面図である。多くの点で、ＨＦＥＴ２００は、図１に示すＨＦＥＴ１００と同様（または、同じ）である。しかし、ＨＦＥＴ２００における１つの注目に値する特徴は、絶縁層２７０、２９２の領域が、複合パッシベーション層の全体を占有するわけではないことである。言い換えると、第１の絶縁層２７０の横境界は、ソースフィールドプレート２４５の横境界と実質的に同一の範囲に広がり、さらに、第２の絶縁層２９２の横境界は、ソースフィールドプレート２４５の横境界と実質的に同一の範囲に広がる。一例において、第１の絶縁層２７０の横境界は、第１のゲートフィールドプレート２４０を越えて広がり得、ビア部材２８５の手前で終わり得る。他の一例または同じ例において、第２の絶縁層２９２の長さは、ソースフィールドプレート２７４を越えて広がり得、ビア部材２９０の手前で終わり得る。
【００２７】
図３は、複合パッシベーション層３９９を含む例示的なＨＦＥＴ３００の断面図である。ＨＦＥＴ３００は、図１〜図２に示すＨＦＥＴ１００および２００と多くの点で類似する。しかし、ＨＦＥＴ３００は、第３のパッシベーション層３８７と第３の絶縁層３９４を含む第３の複合パッシベーション層を含む。ＨＦＥＴ３００は、第４のパッシベーション層３９６をさらに含む。第３の絶縁層３９４は、第３のパッシベーション層３８７と第４のパッシベーション層３９６との間に配置される。第２のゲートフィールドプレート３４２は、第２の絶縁層３９２と第３のパッシベーション層３８７との間に配置され、第１のゲートフィールドプレート３４０に接続される。図示されるように、ソースフィールドプレート３４５は、第３の絶縁層３９４と第４のパッシベーション層３９６との間に配置される。
【００２８】
ＨＦＥＴ３００は、第１のゲートフィールドプレート３４０とソースフィールドプレート３４５と第２のゲートフィールドプレート３４２とをさらに含む。第２のゲートフィールドプレート３４２は、ゲート電極３３５に電気的に接続される。いくつかの例において、ソースフィールドプレート３４５は、いわゆる「シールドラップ」として機能する。前述のとおり、いくつかのＧａＮ装置は、少なくとも部分的に高電圧動作中の周辺環境との表面電荷の交換に起因して発生すると考えられる寄生ＤＣ−ｔｏ−ＲＦ分散を経験する。特に、表面準位は、比較的遅い応答時間で帯電と放電とを行う。続いて、ＧａＮ装置の性能は、高周波動作において影響を受ける。金属シールドラップは、表面電荷の移動を遮蔽することと防止することとを改善することにより、これらの効果を軽減または除去し得る。いくつかの例において、ソースフィールドプレート３４５は、ＨＦＥＴ３００における電界（例えば、ヘテロ接合３１５と第２のゲートフィールドプレート３４２の第３の縁部３４４との間の電界）のピーク値を下げ得る。以下で詳細に説明するように、いくつかの例において、ソースフィールドプレート３４５、さらに、ヘテロ接合３１５の電荷担体を空乏化するように機能する。いくつかの例において、ソースフィールドプレート３４５は、複数の機能を果たし、すなわち、シールドラップ、フィールドプレートとして機能し、および／または、ヘテロ接合３１５を空乏化する。装置におけるソースフィールドプレート３４５の特定の使用は、多くの様々な幾何学的パラメータと材料パラメータと動作パラメータとのうちのいずれかの関数となる。ソースフィールドプレート３４５は、１つまたは複数の役割を果たす可能性があるので、本明細書では単に「ソースフィールドプレート」と呼ばれる。
【００２９】
示される例において、ソースフィールドプレート３４５は、略長方形の断面をもつ。ソースフィールドプレート３４５は、第４の縁部３７４を含む。第４の縁部３７４は、ソース電極３２５の側部からドレイン電極３３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１に、および、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７＋ｄ８に配置される。いくつかの例において、横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１は、縦方向距離ｄ５＋ｄ６＋ｄ７＋ｄ８の２倍以上である。例えば、横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１は、ｄ５＋ｄ６＋ｄ７＋ｄ８の３倍以上であり得る。第４の縁部３７４は、ゲート誘電体３５５、第１のパッシベーション層３６５、第１の絶縁層３７０、第２のパッシベーション層３７５、第２の絶縁層３９２、第３のパッシベーション層３８７、および第３の絶縁層３９４により、第２の半導体材料１１０から縦方向に離間している。以下で詳細に説明するように、ソースフィールドプレート３４５とヘテロ接合３１５との間の電界は、特定のバイアス条件において、第４の縁部３７４において最も高い。
【００３０】
ソースフィールドプレート３４５は、様々な方法で、ソース電極３２５に電気的に接続され得る。示される例において、ソース電極３２５は、ソースビア部材３８０により、ソースフィールドプレート３４５に電気的に接続される。他の例において、ソース電極３２５は、図示された断面の外でソースフィールドプレート３４５に電気的に接続され得る。
【００３１】
示されるように、ドレイン電極３３０は、ビア部材３８５、３９０を経由して、他のドレインビアに電気的に接続される。ドレインビア部材３８８は、第３のパッシベーション層３８７を通って、第２のゲートフィールドプレート３４２と同じ縦レベルまで延び、従って、ドレイン電極３３０の延在部として機能する。ビア部材３８８は、ソースフィールドプレート３４５と同じ縦レベルにあるので、ソースフィールドプレート３４５に最も近いドレイン電極３３０の延在部である。第４の複合パッシベーション材料は、厚さｄ１０をもつ。
【００３２】
いくつかの例において、ｄ１＋ｄ３＋ｄ４は、５マイクロメートルから３５マイクロメートルの間（より具体的には、８マイクロメートルから２６マイクロメートルの間）である。いくつかの例において、横方向距離ｄ９は、１マイクロメートルから１０マイクロメートルの間（より具体的には、２マイクロメートルから６マイクロメートルの間）である。いくつかの例において層３６５、３７５、３８７、３９６は、定常動作パラメータにおける長期動作の後、層３６５、３７５、３８７、３９６における面積あたり電荷欠陥数がヘテロ接合におけるシート担体密度未満であるような組成および質をもつ。言い換えると、パッシベーション層３６５、３７５、３８７、３９６の各三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、ヘテロ接合１１５における（二次元）シート担体密度未満である。例えば、絶縁材料層３６５、３７５、３８７、３９６における面積あたりの電荷欠陥数は、２０％未満（より具体的には、ヘテロ接合３１５におけるシート担体密度の１０％未満）である。
【００３３】
図４は、複合パッシベーション層４９９を含む例示的なＨＦＥＴ４００の断面図である。ＨＦＥＴ４００は、ＨＦＥＴ３００と同様であるが、第１の絶縁層４７０の横境界は、第１のゲートフィールドプレート４４０の横境界と実質的に同一の範囲に広がり、第２の絶縁層４９２の横境界は、第２のゲートフィールドプレート４４２の横境界と実質的に同一の範囲に広がり、第３の絶縁層４９４の横境界は、ソースフィールドプレート４４５の横境界と実質的に同一の範囲に広がる。言い換えると、ＨＦＥＴ４００における絶縁層４７０、４９２、４９２の領域がパッシベーション層の全体を占めるわけではない点を除いて、ＨＦＥＴ４００は、ＨＦＥＴ３００と同様である。一例において、第１の絶縁層４７０の長さは、第１のゲートフィールドプレート４４０を越えて広がり得、ビア部材４８５の手前で終わる。一例において、第２の絶縁層４９２の長さは、第２のゲートフィールドプレート４４２を越えて広がり得、ビア部材４９０の手前で終わる。一例において、第３の絶縁層４９４の長さは、ソースフィールドプレート４４５を越えて広がり得、ドレイン４８８の手前で終わる。
【００３４】
図５は、例示的なＨＦＥＴの製造方法５００を描いたフロー図である。方法５００におけるプロセスブロック５０２〜５１０の順序は、限定とみなされてはならない。当業者が理解すると考えられるように、プロセスブロック５０２〜５１０は、あらゆる順序で、および、さらには並列に実行され得る。さらに、本開示の特定の態様が理解しにくくならないように、プロセスブロック５０２〜５１０は、非常に簡略化されたバージョンの方法５００を示すので、プロセスブロックが方法５００に追加／から除去され得る。
【００３５】
プロセスブロック５０２は、基材上に半導体層（例えば、第１の半導体材料１０５と第２の半導体材料１１０と）を堆積させることを示す。一例において、半導体層と基材とは、図１〜図４の説明において列挙される材料のいずれかを含み得る。一例において、ヘテロ接合は、第１の半導体材料と第２の半導体材料と（例えば、第１の半導体材料１０５と第２の半導体材料１１０と）の間に形成され得る。他の一例または同じ例において、ソース電極とドレイン電極とは、第２の半導体材料に結合される。さらに、第２の半導体材料がゲート誘電体と第１の半導体材料との間に配置されるように、ゲート誘電体が第２の半導体材料付近に堆積され得る。
【００３６】
プロセスブロック５０４は、半導体層上に１つまたは複数の複合パッシベーション層を堆積させることを示す。一例において、これは、複数の複合パッシベーション層を堆積させることを含み得、複数の複合パッシベーション層における第１の複合パッシベーション層は、第１の絶縁層と第１のパッシベーション層とを含む。前述の例において、第１のパッシベーション層は、ゲート誘電体と第１の絶縁層との間に配置され、ゲートは、ゲート誘電体と複数の複合パッシベーション層との間に形成され得る。他の一例または同じ例において、複数の複合パッシベーション層における第２の複合パッシベーション層が、堆積され得る。第２の複合パッシベーション層は、第２の絶縁層と第２のパッシベーション層とを含み得、第１の絶縁層は、第１のパッシベーション層と第２のパッシベーション層との間に配置される。一例において、第１の絶縁層は、第１のパッシベーション層より大きなバンドギャップをもつ。他の一例または同じ例において、第１のパッシベーション層は、ＳｉＮを含み、ゲート誘電体と第１の絶縁層とは、金属酸化物を含む。
【００３７】
一例において、複数の複合パッシベーション層を堆積させることは、第１の絶縁層と第２の絶縁層との横境界がソース電極とドレイン電極との間の横方向距離未満であるように、第１の絶縁層と第２の絶縁層とを堆積させることを含む。他の一例または同じ例において、第３の複合パッシベーション層が堆積され、第３の複合パッシベーション層は、第３の絶縁層と第３のパッシベーション層とを含む。この例において、第２の絶縁層は、第２のパッシベーション層と第３のパッシベーション層との間に配置される。
【００３８】
プロセスブロック５０６は、窪みエッチング、金属堆積、金属パターン形成、および急速熱アニーリングによりオーミック接点を形成することを示す。オーミック接点は、図１〜図４などに示す半導体層の上面に接触する。
【００３９】
プロセスブロック５０８は、１つまたは複数の複合パッシベーション層上に１つまたは複数のフィールドプレートをパターン形成することを示す。一例において、第１のゲートフィールドプレートは、第１のパッシベーション層と第２のパッシベーション層との間に形成される。他の一例または同じ例において、第１のゲートフィールドプレートは、ゲート電極に接続される。さらに、ソースフィールドプレートは、第２の絶縁層上に堆積され得る。一例において、第１のゲートフィールドプレートは、第１の絶縁層と第２のパッシベーション層との間に配置される。他の一例において、（第１のゲートフィールドプレートに結合された）第２のゲートフィールドプレートが形成され、第２の絶縁層と第３のパッシベーション層との間に第２のゲートフィールドプレートが配置される。ソースフィールドプレートは、ソース電極に結合され得、第３の絶縁層上に形成され得る。
【００４０】
プロセスブロック５１０は、最上位の複合パッシベーション層上に封止層を堆積させることを示す。一例において、封止層を堆積させることは、第４のパッシベーション層を含み、ソースフィールドプレートと第３の絶縁層との上に第４のパッシベーション層が配置される。
【００４１】
図６は、例示的なＨＦＥＴの製造方法６００を描いたフロー図である。方法６００におけるプロセスブロック６０２〜６２２の順序は、限定とみなされてはならない。当業者が理解すると考えられるように、プロセスブロック６０２〜６２２は、あらゆる順序で、および、さらには並列に実行され得る。さらに、プロセスブロック６０２〜６２２は、本開示の特定の態様が理解しにくくならないように、非常に簡略化されたバージョンの方法６００を示すので、プロセスブロックが方法６００に追加／から除去され得る。
【００４２】
ブロック６０２において、基材上に半導体層が堆積される。一例において、半導体層と基材とは、図１〜図４の説明において列挙される材料のいずれかを含み得る。
【００４３】
プロセスブロック６０４は、半導体層上に１つまたは複数の複合パッシベーション層を堆積させることを示す。複合パッシベーション層における絶縁材とパッシベーション材料とは、同じまたは異なる材料組成をもち得ることが理解されなければならない。
【００４４】
ブロック６０６は、オーミック接点の占有領域が、プラズマエッチングを使用して形成されることを示す。占有領域は、エッチング停止部として複合パッシベーション層を使用することにより形成され得る。上述のように、複合パッシベーション層は、ゲート誘電体層とパッシベーション層とを含む。一例において、ゲート誘電体層は、酸化アルミニウムで作られ得、パッシベーション層は、シリコン窒化物（ＳｉＮ）で作られ得る。パッシベーション材料のプラズマエッチング速度は、ゲート誘電体材料のエッチング速度より大きい。一例において、パッシベーション材料のプラズマエッチング速度は、ゲート誘電体のエッチング速度より実質的に大きい。一例において、パッシベーション層のエッチング速度は、ゲート誘電体と絶縁層とのエッチング速度より最大１００倍大きな速度であり得る。これにより、各フィールドプレート（すなわち、ゲートフィールドプレート、ソースフィールドプレート、ドレインフィールドプレート）の下方における装置層の厚さの精密な制御が可能となる。一例において、ゲート誘電体と絶縁層とは、エッチング停止層として使用され得る。
【００４５】
プロセスブロック６０８において、オーミック接点は、窪みエッチング、金属堆積、金属パターン形成、および高温アニーリングにより生成される。
【００４６】
任意選択的なプロセスブロック６１０は、別の複合パッシベーション層が堆積されることを示す。
【００４７】
ブロック６１４において、ゲート接点は、金属堆積と金属パターン形成とにより形成される。このステップにおいて、任意選択的なフィールドプレートがさらに生成され得る。
【００４８】
プロセスブロック６１６〜６２０は、例示的な方法６００において任意選択的である。ブロック６１６は、別の複合パッシベーション層を堆積させることを示す。ブロック６１８において、フィールドプレートのための別の占有領域が、エッチング停止部を使用してプラズマエッチングにより形成され得る。ブロック６２０は、別の金属フィールドプレートを堆積およびパターン形成することを示す。
【００４９】
ブロック６２２において、封止層は、最上位の複合パッシベーション層上に堆積される。
【００５０】
図７は、複合パッシベーション層７９９を含む例示的なＨＦＥＴ７００の断面図である。多くの点で、ＨＦＥＴ７００は、図１に示すＨＦＥＴ１００と同様（または、同一）である。しかし、注目に値する１つの特徴は、ＨＦＥＴ７００におけるものは、第１のゲートフィールドプレート７４０に接続されて、第２の絶縁層７９２と第３のパッシベーション層７９５との間に配置された、第２のゲートフィールドプレート７４２を含むことである。ＨＦＥＴ７００の他の一例において、絶縁層７７０および７９２の領域は、複合パッシベーション層の全体を占有するわけではない。ことが理解される。この例において、第１の絶縁層７７０の横境界は、第１のゲートフィールドプレート７４０の横境界と実質的に同一の範囲に広がり得、第２の絶縁層７９２の横境界は、第２のゲートフィールドプレート７４２と実質的に同一の範囲に広がり得る。言い換えると、絶縁層７７０および７９２は、ソース電極７２５とドレイン電極７３０との間の全距離に広がるわけではない。
【００５１】
図８は、複合パッシベーション層８９９を含む例示的なＨＦＥＴ８００の断面図である。ＨＦＥＴ８００は、以前の図に示されるＨＦＥＴと多くの点で類似する。しかし、ＨＦＥＴ８００は、第３のパッシベーション層８８７と第３の絶縁層８９４とを含む第３の複合パッシベーション層を含む。ＨＦＥＴ８００は、第４のパッシベーション層８９６をさらに含む。第３の絶縁層３９４は、第３のパッシベーション層８８７と第４のパッシベーション層８９６との間に配置される。第２のゲートフィールドプレート８４２は、第２のパッシベーション層８７５と第３のパッシベーション層８８７との間に配置され、第１のゲートフィールドプレート８４０に接続される。図示されるように、第３のゲートフィールドプレート８４６は、第３の絶縁層８９４と第４のパッシベーション層８９６との間に配置される。第３のゲートフィールドプレート８４６は、第２のゲートフィールドプレート８４２に接続される。ＨＦＥＴ８００の他の一実施形態において、絶縁層８７０、８９２、および８９４の領域は、複合パッシベーション層８９９の全体を占有するわけではないことが理解される。この例において、第３の絶縁層８９４の横境界は、第３のゲートフィールドプレート８４６と実質的に同一の範囲に広がる。言い換えると、絶縁層８７０、８９２、および８９４は、ソース電極８２５とドレイン電極８３０との間の全距離に広がるわけではない。
【００５２】
図９は、複合パッシベーション層９９９を含む例示的なＨＦＥＴ９００の断面図である。ＨＦＥＴ９００は、図１〜図４、図７、および図８に示されるＨＦＥＴと多くの点で類似する。しかし、ＨＦＥＴ９００は、他の例示的な第２のゲート接続フィールドプレート９４２を含む。第２のゲートフィールドプレート９４２は、第１のゲートフィールドプレート９４０に結合される。ＨＦＥＴ９００の他の一実施形態において、絶縁層９７０、９９２、９９４の領域が、複合パッシベーション層の全体を占有するわけではないことが理解される。言い換えると、他のＨＦＥＴの実施形態と同様に、絶縁層９７０、９９２、９９４は、ソース電極８２５とドレイン電極８３０との間における全距離に広がるわけではない。
【００５３】
ＨＦＥＴ９００は、第１の半導体材料９０５と、第２の半導体材料９１０と、（それらの間に配置された）ヘテロ接合９１５とを含む。ＨＦＥＴ９００は、複数の複合パッシベーション層をさらに含む。第１の複合パッシベーション層は、第１の絶縁層９７０と第１のパッシベーション層９６５とを含み、第１のパッシベーション層９６５は、第２の半導体材料９１０と第１の絶縁層９７０との間に配置される。第２の複合パッシベーション層は、第２の絶縁層９９２と第２のパッシベーション層９７５とを含み、第２のパッシベーション層９７５は、第１の絶縁層９７０と第２の絶縁層９９２との間に配置される。第３の複合パッシベーション層は、第３の絶縁層９９４と第３のパッシベーション層９８７とを含む。第３のパッシベーション層９８７は、第２の絶縁層９９２と第３の絶縁層９９４との間に配置される。図示された例において、第１のゲートフィールドプレート９４０は、第１のパッシベーション層９６５と第２のパッシベーション層９７５との間に配置される。さらに、ゲート誘電体９５５は、第１のパッシベーション層９６５と第２の半導体材料９１０との間に配置される。ゲート電極９３５は、ゲート誘電体９５５と第１のパッシベーション層９６５との間に配置される。ＨＦＥＴ９００は、第４のパッシベーション層９９６を含み、第３の絶縁層９９４は、第４のパッシベーション層９９６と第３のパッシベーション層９８７との間に配置される。
【００５４】
一例において、第２のゲートフィールドプレート９４２は、第２のパッシベーション層９７５から、第２の絶縁層９９２を通り、第３のパッシベーション層９８７を通り、第４のパッシベーション層９９６内まで延びる。図示された例において、第２のゲートフィールドプレート９４２は、第３のパッシベーション層９８７内に配置された大きく連続的なバルク金属部を含むことに注意されたい。一例において、第２のゲートフィールドプレート９４２のバルク部の横寸法は、第３のパッシベーション層９８７内において、ソース電極９２５とドレイン電極９３０との間の距離の５０％未満を占有する。他の一例において、第２のゲートフィールドプレート９４２のバルク部の横寸法は、第３のパッシベーション層９８７内において、ソース電極９２５とドレイン電極９３０との間の距離の３３％未満を占有する。示される例において、第２のゲートフィールドプレート９４２は、第１のゲートフィールドプレート９４０より大きな横断面直径をもつ、第２のゲートフィールドプレート９４２は、第１のゲートフィールドプレート９４０の上方に配置される。描かれるように、第２のゲートフィールドプレート９４２は、第３のパッシベーション層９８７と第４のパッシベーション層９９６との間に配置された構成要素を含む。図示された例において、この構成要素は、区分されるが、他の例において、この構成要素は、連続的であり得る。図１〜図４、図７、および図８に描かれたすべての例において、第２のゲートフィールドプレート９４２が、第１のゲートフィールドプレート、第２のゲートフィールドプレート、および／または第３のゲートフィールドプレートとしてあらゆる形状を取り得ることに注意が必要である。これらの形状は、ゲートフィールドプレート製造工程を個々のゲートフィールドプレートを形成する多くのステップに分割するのではなく、単一の連続的なゲートフィールドプレート（例えば、第２のゲートフィールドプレート９４２）の製造により達成され得る。
【００５５】
一実施形態において、ＨＦＥＴ９００は、以下の方法により製造され得る。これらのステップが、あらゆる順序で、および、さらには並列に遂行され得ることに注意が必要である。さらに、当業者に理解されるように、以下の方法は、ステップを省略し得るか、または代替的に、必要とは限らないステップを含み得る。
【００５６】
第１の半導体材料と第２の半導体材料とが提供される。ヘテロ接合は、第１の半導体材料と第２の半導体材料との間に配置される。一実施形態において、第１の半導体材料および／または第２の半導体材料は、ＧａＮを含み得る。
【００５７】
ソース電極とドレイン電極とは、第２の半導体材料上に形成される。一例において、ソース電極とドレイン電極とは、第２の半導体材料内に広がり得、さらには、第１の半導体材料に接触し得る。
【００５８】
ゲート誘電体は、第２の半導体材料上に形成される。一例において、ゲート誘電体は、ＡｌＯｘ、ＨｆＯｘ、または他の適切な誘電体材料（高ｋ、または別のもの）を含む。
【００５９】
ゲート電極は、第２の半導体材料の表面付近に形成され、ゲート誘電体は、ゲート電極と第２の半導体材料との間に配置される。
【００６０】
複数の複合パッシベーション層は、ゲート誘電体付近に堆積され、ゲート誘電体は、複数の複合パッシベーション層と第２の半導体材料との間に配置される。一例において、複数の複合パッシベーション層における第１の複合パッシベーション層は、第１のパッシベーション層と第１の絶縁層とを含む。第１のパッシベーション層は、ゲート誘電体と第１の絶縁層との間に配置される。他の一例または同じ例において、複数の複合パッシベーション層における第２の複合パッシベーション層は、第２のパッシベーション層と第２の絶縁層とを含む。第２のパッシベーション層は、第１の絶縁層と第２の絶縁層との間に配置される。
【００６１】
次に、複数の複合パッシベーション層内にパターン形成された溝がエッチングされて、１つまたは複数のゲートフィールドプレートを形成する。これらのパターン形成された溝の形状は、装置アーキテクチャの適切な層上でフォトレジスト（ポジまたはネガ）を堆積および分解することにより制御され得る。溝形状は、形成されるフィールドプレートの形状に適合し得る（溝形状の詳細は、図１〜図４、および図７〜図９に関連してここまでに説明した第１、第２、および第３のゲートフィールドプレートの説明を参照）。一例において、第１の複合パッシベーション層のエッチングは、第２の複合パッシベーション層を形成する前に実行され得る。しかし、他の一例において複数の複合パッシベーション層が形成されて、次に、すべて一緒にエッチングされ得る。エッチングは、ウェットおよび／またはドライエッチングを含み得る。パッシベーション層は、使用されるエッチング液と使用される工程とに応じて、ＳｉＮを含み得、絶縁層より最大１００倍速くエッチングが進むことに注意が必要である。従って、ゲートフィールドプレートの形状を正確に制御するため、絶縁層および／またはゲート誘電体がエッチング停止層として使用され得る。
【００６２】
エッチングされたパターン／孔は、次に、金属または他の導電性材料により埋め戻され得、ゲートフィールドプレート（図１〜図４、および図７〜図９と、関係する説明とにおける、第１のゲートフィールドプレート、第２のゲートフィールドプレート、および第３のゲートフィールドプレートなど）を形成し得る。フィールドプレートが、１つまたは多くのステップにおいて堆積され得、それらの形状は、１つの連続した層または互いに無関係の複数の構造部を含み得る。図９に示される例において、第２のゲートフィールドプレート９４２のバルクは、１つの金属堆積ステップにおいて、第３のパッシベーション層９８７内にエッチングされた溝内に金属を堆積させることにより形成され得る。この後、第２のゲートフィールドプレート９４２のうち第３のパッシベーション層９８７上に配置された部分が、パターン形成および堆積され得る。
【００６３】
ゲートフィールドプレートが形成された後、過剰な金属／堆積フラックスが、化学機械研磨などにより除去され得ることに注意が必要である。様々なフィールドプレートアーキテクチャを形成した後、別の絶縁および／またはパッシベーション層が堆積され得る。さらに、上記の工程は、図面に描かれ、本明細書において説明されるあらゆる幾何学的構造部を製造するために使用され得る。
【００６４】
本発明の示される例に関する上記の説明は、要約で説明している事項を含め、網羅的であることも、本発明を開示される形態そのものに限定することも意図されない。本発明の特定の例が、本明細書において例示を目的として説明されるが、当業者が認識すると考えられる本発明の範囲内での様々な変形が可能である。
【００６５】
前述の詳細な説明を考慮して、本発明にこれらの変更がなされ得る。後述の請求項で使用される用語は、本発明を明細書に開示される特定の例に限定するように解釈されてはならない。むしろ、本発明の範囲は、後述の請求項により完全に定義されなければならず、確立された請求項の解釈の原則に従って解釈されなければならない。
【図１】
2017201685.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
PROTECTIVE INSULATOR FOR HFET DEVICES
TECHNICAL FIELD
[0001]This disclosure relates generally to high-voltage field effect transistors (HFETs) and in particular but not exclusively, relates to protective insulators in HFET devices. 
BACKGROUND INFORMATION
[0002]High breakdown voltage and high electron mobility has made GaN an ideal candidate for high-power transistor applications.  Furthermore, the large bandgap of GaN means that the performance of GaN transistors may be maintained at much higher temperatures than other conventional semiconductor options.  Applications include, but are not limited to, microwave radio-frequency amplifiers, high voltage switching devices, and power supplies.  One mass market application is the microwave source from microwave ovens (to replace magnetrons). 
[0003]Despite their potential for ubiquitous use in consumer electronics, GaN based devices still suffer from several limitations as a result of the high-voltage environments they are used in.  Device layers in GaN transistors may build up charge during use, resulting in changing device performance due to electric field redistribution, and thermal stressing.  In the worst case, HFET devices may critically fail due to dielectric breakdown or cracking of device layers. 
BRIEF DESCRIPTION OF THE DRAWINGS
[0004]Non-limiting and non-exhaustive examples of the invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0005]FIG. 1 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0006]FIG. 2 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0007]FIG. 3 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0008]FIG. 4 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0009]FIG. 5 is a flow chart illustrating a method of HFET fabrication, in accordance with the teachings of the present disclosure.
[0010]FIG. 6 is a flow chart illustrating a method of HFET fabrication, in accordance with the teachings of the present disclosure.
[0011]FIG. 7 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0012]FIG. 8 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0013]FIG. 9 is a cross-sectional view of an example HFET device with a composite passivation layer, in accordance with the teachings of the present disclosure.
[0014]Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention. 
DETAILED DESCRIPTION
[0015]Examples of an apparatus and method for a protective insulator for high-voltage field effect transistors (HFETs) are described herein.  In the following description, numerous specific details are set forth to provide a thorough understanding of the examples.  One skilled in the relevant art will recognize; however, that the techniques described herein can be practiced without one or more of the specific details, or with other methods, components, materials, etc.  In other instances, well-known structures, materials, or operations are not shown or described in detail to avoid obscuring certain aspects.
[0016]Reference throughout this specification to “one example” or “one embodiment” means that a particular feature, structure, or characteristic described in connection with the example is included in at least one example of the present invention.  Thus, the appearances of the phrases “in one example” or “in one embodiment” in various places throughout this specification are not necessarily all referring to the same example.  Furthermore, the particular features, structures, or characteristics may be combined in any suitable manner in one or more examples.
[0017]Throughout this specification, several terms of art are used.  These terms are to take on their ordinary meaning in the art from which they come, unless specifically defined herein or the context of their use would clearly suggest otherwise.  It should be noted that element names and symbols may be used interchangeably through this document (e.g., Si vs. silicon); however, both have identical meaning.
[0018] FIG. 1 is a cross-sectional view of an example HFET 100 with a composite passivation layer 199.  HFET 100 includes first semiconductor material 105, second semiconductor material 110, and heterojunction 115.  Gate dielectric 155 is disposed on second semiconductor material 110.  Heterojunction 115 is disposed between first semiconductor material 105 and second semiconductor material 110.  When the device is turned on, a two-dimensional electron gas 120 arises at heterojunction 115, due to the material properties of semiconductor materials 105, 110. 
[0019]Plurality of composite passivation layers 199 is disposed above second semiconductor material 110.  A first composite passivation layer is disposed in plurality of composite passivation layers 199, and the first composite passivation layer includes first insulation layer 170 and first passivation layer 165.  Plurality of composite passivation layers 199 also includes a second composite passivation layer with second insulation layer 192 and second passivation layer 175, where second passivation layer 175 is disposed between first insulation layer 170 and second insulation layer 192.  In one example, gate dielectric 155 and first insulation layer 170 include the same material composition.  In another or the same example, first passivation layer 165 and second passivation layer 175 include SiN, and gate dielectric 155 and first insulation layer 170  include a metal oxide.  In the depicted example, gate dielectric 155 is disposed between first passivation layer 165 and second semiconductor material 110, and gate electrode 135 is disposed between gate dielectric 155 and first passivation layer 165.  The selective biasing of gate electrode 135 regulates the conductivity between source electrode 125 and drain electrode 130.  First gate field plate 140 is disposed between first passivation layer 165 and second passivation layer 175.  In one example, first gate field plate 140 is coupled to the gate electrode 135.  Source electrode 125 and drain electrode 130 are coupled to second semiconductor material 110, and source field plate 145 is coupled to source electrode 125.  In one example, drain electrode 130 extends from second semiconductor material 110 through at least one of the composite passivation layers in plurality of composite passivation layers 199.
[0020]In the illustrated example, gate electrode 135, first gate field plate 140, and source field plate 145 have generally rectangular cross-sections.  Gate electrode 135 includes a first edge 150.  First edge 150 is disposed a lateral distance d0 from the source electrode 125 and a vertical distance d5 above second semiconductor material 110.  First edge 150 is vertically separated from second semiconductor material 110 by gate dielectric 155 and first passivation layer 165. 
[0021]In one example, the HFET includes third passivation layer 195.  Second insulation layer 192 is disposed between second passivation layer 175 and third passivation layer 195.  In another or the same example, source field plate 145 may be disposed between second insulation layer 192 and third passivation layer 195.  Furthermore, first gate field plate 140 may be disposed between first insulation layer 170 and second passivation layer 175.
[0022] First gate field plate 140 includes second edge 160.  Second edge 160 is disposed a lateral distance d0+d1 towards drain electrode 130 and a vertical distance d5+d6 above second semiconductor material 110.  Second edge 160 is vertically separated from second semiconductor material 110 by gate dielectric 155, first passivation layer 165, and first insulation layer 170.  Source field plate 145 includes a third edge 174.  Third edge 174 is disposed a lateral distance d0+d1+d3 towards drain electrode 130 from a side of source electrode 125, and a vertical distance d5+d6+d7 above second semiconductor material 110.  Third edge 174 is vertically separated from second semiconductor material 110 by gate dielectric 155, first passivation layer 165, first insulation layer 170, second passivation layer 175, and second insulation layer 192.  It should be noted that electric fields between each of gate electrode 135, first gate field plate 140, source field plate 145, and heterojunction 115 are highest at their respective edges 150, 160, 174 under certain bias conditions. 
[0023]Gate electrode 135 can be electrically connected to first gate field plate 140 in a variety of ways.  In the illustrated example, the connection between gate electrode 135 and first gate field plate 140 is outside of the cross-sectional view.  However, gate electrode 135 and first gate field plate 140 can be formed by a unitary member having a generally L-shaped cross-section.  
[0024]Source electrode 125 can be electrically connected to source field plate 145 in a variety of ways.  In the illustrated example, source electrode 125 is electrically connected to source field plate 145 by a source via member 180.  In other examples, source electrode 125 can be electrically connected to source field plate 145 outside of the illustrated cross-section. 
[0025]In the depicted example, drain electrode 130 is electrically connected to a pair of drain via members 185, 190.  Drain via members 185, 190 extend through second passivation layer 175 to a same vertical level as source field plate 145, thus acting as extensions of drain electrode 130.  Via member 190, by virtue of being on the same vertical level as source field plate 145, is the nearest extension of drain electrode 130 to source field plate 145.  The side of source field plate 145 that includes a third edge 174 is disposed a lateral distance d4 away from the drain via member 190 at the same vertical level.  In some examples, lateral distance d4 is no greater than that needed to maintain a device-specific lateral dielectric breakdown voltage.  In the illustrated example, source field plate 145 and drain via member 190 are covered by a third passivation layer 195.  
[0026]In the illustrated example, source electrode 125 and drain electrode 130 may both rest directly on an upper surface of second semiconductor material 110 to make electrical contact with second semiconductor material 110.  However, in some examples, source electrode 125 and/or drain electrode 130 penetrate into second semiconductor material 110.  In some examples, this penetration is deep enough that source electrode 125 and/or drain electrode 130 contact or even pass through heterojunction 115.  In another or the same example, one or more interstitial glue metals or other conductive materials are disposed between source electrode 125 and/or drain electrode 130 and one or both of semiconductor materials 105, 110.  
[0027]In the depicted example, gate electrode 135 is electrically insulated from second semiconductor material 110 by a single electrically-insulating layer (gate dielectric 155) having a uniform thickness d5.  However, in other examples not depicted, a multi-layer can be used to insulate gate electrode 135 from second semiconductor material 110.  In another example, a single or multi-layer having a non-uniform thickness can be used to insulate gate electrode 135 from second semiconductor material 110.  
[0028]It is worth noting that the various features of lateral-channel HFET 100 can be made from a variety of different materials.  For example, first semiconductor material 105 may include GaN, InN, AlN, AlGaN, InGaN, AlInGaN.  In some examples, first semiconductor material 105 can also include compound semiconductors containing arsenic such as, for example, GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs.  Second semiconductor material 110 can be, for example, AlGaN, GaN, InN, AlN, InGaN, AlIn-GaN.  Second semiconductor material 110 can also include compound semiconductors containing arsenic such as one or more of GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs.  The compositions of first and second semiconductor materials 105, 110 - which also can be referred to as “active layers” - are tailored such that a two-dimensional electron gas 120 forms at heterojunction 115.  For example, the compositions of first and second semiconductor materials 105, 110 can be tailored such that a sheet carrier density of 1011 to 1014 cm-2 arises at heterojunction 115 (more specifically, a sheet carrier density of 5 x 1012 to 5 x 1013 cm-2 or 8 x 1012 to 1.2 x 1013 cm-2 may arise at heterojunction 115).  Semiconductor materials 105, 110 can be formed above a substrate.  In one example the substrate may include gallium nitride, gallium arsenide, silicon carbide, sapphire, silicon, or the like.  First semiconductor material 105 can either be in direct contact with such a substrate or one or more intervening layers may be present.
[0029]Source electrode 125, drain electrode 130, and gate electrode 135 can be made from various electrical conductors including, for example, metals such as Al, Ni, Ti, TiW, TiN, TiAu, TiAlMoAu, TiAlNiAu, TiAlPtAu, or the like.  Insulating layers, 170, 192, and gate dielectric 155 can be made from various dielectrics suitable for forming a gate insulator (e.g., aluminum oxide (Al2O3), zirconium dioxide (ZrO2), aluminum nitride (AlN), hafnium oxide (HfO2), silicon dioxide (SiO2), silicon nitride (Si3N4), aluminum silicon nitride (AlSiN), or other suitable gate dielectric materials).  
[0030]Passivation layers 165, 175, 195 can be made from various dielectrics including, silicon nitride, silicon oxide, silicon oxynitride, or the like.  The composite passivation layers may mitigate or prevent charging of surface states in underlying second semiconductor material 110 or layers 155, 165, 175.
[0031]In some examples passivation layers 165, 175, 195 have a composition such that - after extended operation at steady state operational parameters - the number of charge defects per area in passivation layers 165, 175, 195 is less than the sheet carrier density at the heterojunction.  In other words, the sum of the products of each three-dimensional defect density in passivation layers 165, 175, 195 and the respective thickness of that layer is less than the (two-dimensional) sheet carrier density at heterojunction 115.  For example, the number of charge defects per area in passivation layers 165, 175, 195 may be less than 20%, or less than 10%, of the sheet carrier density at heterojunction 115.  
[0032]Source electrode 125 is disposed a lateral distance d2 from drain electrode 130.  In some examples, lateral distance d2 is between 5 and 50 micrometers (more specifically between 9 and 30 micrometers).  In some examples, lateral distance d1 is between 1 and 5 micrometers (more specifically between 1.5 and 3.5 micrometers).  In some examples, the thickness of second passivation material 175 is between 0.2 and 1 micrometers (more specifically between 0.35 and 0.75 micrometers).  In some examples, lateral distance d4 is between 1 and 8 micrometers (more specifically between 2 and 6 micrometers).  In some examples, the thickness of third passivation layer 195 is between 0.4 and 3 micrometers (more specifically between 0.5 and 2 micrometers).  In some examples, lateral distance d3 is between 1 and 10 micrometers (more specifically between 2.5 and 7.5 micrometers).
[0033]In operation, the insulation layers (e.g., first insulation layer 170 and second insulation layer 192) and gate dielectric 155 are disposed to prevent charging of passivation layers (e.g., passivation layers 165, 175 and 195) in plurality of composite passivation layers 199.  Field distribution and charge shield metallization may be used in GaN-based electronic devices (such as high voltage, and/or high frequency transistors and diodes) to achieve high performance metrics.  One promising passivation material for GaN electronic devices is silicon nitride (SiN).  Accordingly, the above mentioned metallization is often formed over the SiN passivation layers.  However, SiN has a relatively narrow band gap among dielectrics, which may lead to charge injection into the silicon nitride from the adjacent materials under electric field stress.  As a result of charging, the material properties of both the passivation material (SiN) and the metallization pattern may change with time.  This may lead to drifting performance, and under some conditions, irreversible failure of the device.  Accordingly, by including a gate dielectric (e.g., gate dielectric 155) and insulation layers (e.g., insulation layers 170 and 192) in the passivation layer of the GaN based device, charging in the passivation layers may be reduced, since in some examples, the insulation layers have a wider bandgap than the passivation layers.  Reduced charging in the passivation layers results in a lower probability of device failure/performance drift.  Furthermore, since the insulation layers may be made out of the same material as the gate dielectric, additional process steps/materials may be avoided. 
[0034]FIG. 2 is a cross-sectional view of an example HFET 200 with composite passivation layer 299.  In many ways HFET 200 is similar to (or the same as) HFET 100 of FIG. 1.  However, one noteworthy distinction is that in HFET 200, the area of insulation layers 270, 292 does not occupy the entire composite passivation layer.  In other words, the lateral bounds of first insulation layer 270 are substantially coextensive with the lateral bounds of source field plate 245, and the lateral bounds of the second insulation layer 292 are also substantially coextensive with the lateral bounds of source field plate 245.  In one example, the lateral bounds of first insulation layer 270 may extend past the first gate field plate 240 and end before via member 285.  In another or the same example, the length of second insulation layer 292 may extend past the source field plate 274 and end before via member 290. 
[0035]FIG. 3 is a cross-sectional view of an example HFET 300 with composite passivation layer 399.  HFET 300 is similar in many respects to HFETs 100 and 200 of FIGs. 1-2.  However, HFET 300 includes a third composite passivation layer including third passivation layer 387 and third insulation layer 394.  HFET 300 also includes fourth passivation layer 396.  Third insulation layer 394 is disposed between third passivation layer 387 and fourth passivation layer 396.  Second gate field plate 342 is disposed between second insulation layer 392 and third passivation layer 387, and is coupled to the first gate field plate 340.  As illustrated, source field plate 345 is disposed between third insulation layer 394 and fourth passivation layer 396. 
[0036] HFET 300 also includes first gate field plate 340, source field plate 345, and second gate field plate 342.  Second gate field plate 342 is electrically connected to gate electrode 335.  In some examples, source field plate 345 acts as a so-called “shield wrap.”  As discussed above, some GaN devices suffer from parasitic DC-to-RF dispersion that is believed to arise - at least in part - due to the exchange of surface charges with the environment during high-voltage operation.  In particular, surface states charge and discharge with relatively slow response times.  Subsequently, performance of GaN devices suffer at high frequency operation.  Metallic shield wraps can mitigate or eliminate these effects by improving shielding and preventing the movement of surface charges.  In some examples, source field plate 345 may reduce the peak values of electric fields in HFET 300 (e.g., the electric field between heterojunction 315 and third edge 344 of second gate field plate 342).  In some examples, source field plate 345 also acts to deplete heterojunction 315 of charge carriers, as discussed further below.  In some examples, source field plate 345 serves in multiple capacities, i.e., acting as a shield wrap, a field plate, and/or to deplete heterojunction 315.  The particular use of source field plate 345 in a device will be a function of any of a number of different geometric, material, and operational parameters.  Because of the possibility for source field plate 345 to perform one or more roles, it is referred to herein simply as a “source field plate.”
[0037]In the illustrated examples, source field plate 345 has a generally rectangular cross-section.  Source field plate 345 includes a fourth edge 374.  Fourth edge 374 is disposed a lateral distance d0+d1+d3+d11 towards drain electrode 330 from a side of source electrode 325 and a vertical distance d5+d6+d7+d8 above second semiconductor material 110.  In some examples, lateral distance d0+d1+d3+d11 is greater than or equal to twice the vertical distance d5+d6+d7+d8.  For example, lateral distance d0+d1+d3+d11 can be greater than or equal to three times d5+d6+d7+d8.  Fourth edge 374 is vertically separated from second semiconductor material 110 by gate dielectric 355, first passivation layer 365, first insulation layer 370, second passivation layer 375, second insulation layer 392, third passivation layer 387, and third insulation layer 394.  As discussed further below, the electric field between source field plate 345 and heterojunction 315 are highest at fourth edge 374 under certain bias conditions. 
[0038]Source field plate 345 can be electrically connected to source electrode 325 in a variety of ways.  In the illustrated examples, source electrode 325 is electrically connected to source field plate 345 by a source via member 380.  In other examples, source electrode 325 can be electrically connected to source field plate 345 outside of the illustrated cross-section. 
[0039]As shown, drain electrode 330 is electrically connected to another drain via by way of via members 385, 390.  Drain via member 388 extends through third passivation layer 387 to a same vertical level as second gate field plate 342, thus acting as an extension of drain electrode 330.  Via member 388, by virtue of being on the same vertical level as source field plate 345, is the nearest extension of drain electrode 330 to source field plate 345.  The fourth composite passivation material has a thickness d10. 
[0040]In some examples, d1+d3+d4 is between 5 and 35 micrometers (more specifically between 8 and 26 micrometers).  In some examples, lateral distance d9 is between 1 and 10 micrometers (more specifically between 2 and 6 micrometers).  In some examples layers 365, 375, 387, 396 have a composition and quality such that - after extended operation at steady state operational parameters - the number of charge defects per-area in layers 365, 375, 387, 396 is less than the sheet carrier density at the heterojunction.  In other words, the sum of the products of each three-dimensional defect density of passivation layers 365, 375, 387, 396 and the respective thickness of that layer is less than the (two-dimensional) sheet carrier density at heterojunction 115.  For example, the number of charge defects per area in insulating material layers 365, 375, 387, 396 is less than 20%, (more specifically, less than 10%, of the sheet carrier density at heterojunction 315).
[0041]FIG. 4 is a cross-sectional view of an example HFET 400 with a composite passivation layer 499.  HFET 400 is similar to HFET 300; however, the lateral bounds of first insulation layer 470 are substantially coextensive with the lateral bounds of first gate field plate 440, the lateral bounds of second insulation layer 492 are substantially coextensive with the lateral bounds of second gate field plate 442, and the lateral bounds of third insulation layer 494 are substantially coextensive with the lateral bounds of the source field plate 445.  In other words, HFET 400 is similar to HFET 300 except the area of insulation layers 470, 492, 492 in HFET 400 does not occupy the entire passivation layer.  In one example, the length of first insulation layer 470 may extend past first gate field plate 440 and end before via member 485.  In one example, the length of second insulation layer 492 may extend past the second gate field plate 442 and end before via member 490.  In one example, the length of third insulation layer 494 may extend past source field plate 445 and end before the drain 488.  
[0042]FIG. 5 is a flow chart illustrating an example method 500 of HFET fabrication.  The order of process blocks 502 - 510 in method 500 should not be deemed limiting.  As one skilled in the pertinent art will appreciate, process blocks 502 - 510 may occur in any order and even in parallel.  Furthermore, process blocks may be added to/removed from method 500, as process blocks 502 - 510 depict a highly simplified version of method 500 in order to prevent obscuring certain aspects of the instant disclosure. 
[0043]Process block 502 depicts depositing a semiconductor layer (e.g., first 105 and second semiconductor material 110) on a substrate.  In one example, the semiconductor layer and substrate may be comprised of any of the materials listed in the discussion of FIGs. 1-4.  In one example, a heterojunction may be formed between a first semiconductor material and second semiconductor material (e.g., first semiconductor material 105 and second semiconductor material 110).  In another or the same example, source electrode and drain electrode are coupled to the second semiconductor material.  Furthermore, a gate dielectric may be deposited proximate to second semiconductor material such that the second semiconductor material is disposed between the gate dielectric and the first semiconductor material.
[0044]Process block 504 illustrates depositing one or more composite passivation layers on the semiconductor layer.  In one example, this may include depositing a plurality of composite passivation layers, where a first composite passivation layer in the plurality of composite passivation layers includes a first insulation layer and a first passivation layer.  In the aforementioned example, the first passivation layer is disposed between the gate dielectric and the first insulation layer, and a gate may be formed between the gate dielectric and the plurality of composite passivation layers.  In another or the same example, a second composite passivation layer in the plurality of composite passivation layers may be deposited.  The second composite passivation layer may include a second insulation layer and a second passivation layer, where the first insulation layer is disposed between the first passivation layer and the second passivation layer.  In one example, the first insulation layer has a larger bandgap than the first passivation layer.  In another or the same example, the first passivation layer includes SiN, and the gate dielectric and the first insulation layer include a metal oxide
[0045]In one example, depositing the plurality of composite passivation layers includes depositing the first insulation layer and the second insulation layer such that lateral bounds of the first insulation layer and the second insulation layer are less than a lateral distance between the source electrode and drain electrode.  In another or the same example, a third composite passivation layer is deposited and includes a third insulation layer and third passivation layer.  In this example, the second insulation layer is disposed between the second passivation layer and the third passivation layer.
[0046]Process block 506 shows forming ohmic contacts by recess etching, metal deposition, metal patterning, and rapid thermal annealing.  The ohmic contacts are in contact with the top surface of the semiconductor layer such as in FIGs. 1-4. 
[0047]Process block 508 depicts patterning one or more field plates on the one or more composite passivation layers.  In one example, a first gate field plate is formed between the first passivation layer and the second passivation layer.  In another or the same example, the first gate field plate is coupled to the gate electrode.  Furthermore, a source field plate may be deposited on the second insulation layer.  In one example, the first gate field plate is disposed between the first insulation layer and the second passivation layer.  In another example, a second gate field plate (coupled to the first gate field plate) is formed, and the second gate field plate is disposed between the second insulation layer and a third passivation layer.  The source field plate may be coupled to the source electrode and formed on the third insulation layer.  
[0048]Process block 510 shows depositing an encapsulation layer on the top most composite passivation layer.  In one example, depositing an encapsulation layer includes a fourth passivation layer, where the fourth passivation layer is disposed on the source field plate and third insulation layer.
[0049]FIG. 6 is a flow chart illustrating an example method 600 of HFET fabrication.  The order of process blocks 602 - 622 in method 600 should not be deemed limiting.  As one skilled in the pertinent art will appreciate, process blocks 602 - 622 may occur in any order and even in parallel.  Furthermore, process blocks may be added to/removed from method 600, as process blocks 602 - 622 depict a highly simplified version of method 600 in order to prevent obscuring certain aspects of the instant disclosure. 
[0050]In block 602, a semiconductor layer is deposited on the substrate.  In one example, the semiconductor layer and substrate may comprise of any of the materials listed in the discussion of FIGs. 1-4.  
[0051]Process block 604 depicts depositing one or more composite passivation layers on the semiconductor layer.  It should be appreciated that the insulation materials and passivation material in composite passivation layers may include the same or different material compositions. 
[0052]Block 606 shows that footprints for ohmic contacts are formed via plasma etching.  The footprints may be formed by using the composite passivation layers as an etch stop.  As mentioned previously, the composite passivation layers include a gate dielectric layer and a passivation layer.  In one example, the gate dielectric layer may be made of aluminum oxide and the passivation layer may be made of silicon nitride (SiN).  The plasma etch rate of the passivation material is greater than the etch rate of the gate dielectric material.  In one example, the plasma etch rate of passivation material is substantially greater than the etch rate of gate dielectric.  In one example, the etch rate of the passivation layers may be up to 100 times greater than the etch rate of the gate dielectric and isolation layers.  This allows for precise control of the thickness of device layers under each field plate (i.e., gate field plates, source field plates, drain field plates).  In one example, the gate dielectric and insulation layers may be used as etch stop layers. 
[0053]In process block 608, ohmic contacts are created by recess etching, metal deposition, metal patterning, and high temperature annealing. 
[0054]Optional process block 610 shows that additional composite passivation layers are deposited. 
[0055]In block 614, a gate contact is formed by metal deposition and metal patterning.  An optional field plate may also be created in this step. 
[0056]Process blocks 616-620 are optional in example method 600.  Block 616 depicts depositing additional composite passivation layers.  In block 618, additional footprints for field plates can be created by plasma etching with an etch stop.  Block 620 shows depositing and patterning additional metal field plates. 
[0057]In block 622, an encapsulation layer is deposited on the top most composite passivation layer.
[0058]FIG. 7 is a cross-sectional view of an example HFET 700 with composite passivation layer 799.  In many ways HFET 700 is similar to (or the same as) HFET 100 of FIG. 1.  However, one noteworthy distinction is that in HFET 700 includes second gate field plate 742 that is coupled to the first gate field plate 740 and is disposed between second insulation layer 792 and third passivation layer 795.  It is appreciated that in another example of HFET 700, the area of insulation layers 770, and 792, does not occupy the entire composite passivation layer.  In this example, the lateral bounds of first insulation layer 770 may be substantially coextensive with the lateral bounds of first gate field plate 740, and the lateral bounds of second insulation layer 792 may be substantially coextensive with second gate field plate 742.  In other words, the insulation layers 770, and 792, do not extend the entire distance between source electrode 725 and drain electrode 730. 
[0059]FIG. 8 is a cross-sectional view of an example HFET 800 with composite passivation layer 899.  HFET 800 is similar in many respects to the HFETs shown in the previous figures.  However, HFET 800 includes a third composite passivation layer including third passivation layer 887 and third insulation layer 894.  HFET 800 also includes fourth passivation layer 896.  Third insulation layer 394 is disposed between third passivation layer 887 and fourth passivation layer 896.  Second gate field plate 842 is disposed between second passivation layer 875 and third passivation layer 887 and is coupled to the first gate field plate 840.  As illustrated, third gate field plate 846 is disposed between the third insulation layer 894 and fourth passivation layer 896.  The third gate field plate 846 is coupled to the second gate field plate 842.  It is appreciated that in another embodiment of HFET 800, the area of insulation layers 870, 892, and 894 does not occupy the entire composite passivation layer 899.  In this example, the lateral bounds of third insulation layer 894 are substantially coextensive with third gate field plate 846.  In other words, the insulation layers 870, 892, and 894 do not extend the entire distance between source electrode 825 and drain electrode 830.
[0060]FIG. 9 is a cross-sectional view of an example HFET 900 with composite passivation layer 999.  HFET 900 is similar in many respects to the HFETs shown in FIGs. 1-4, 7 and 8.  However, HFET 900 includes another example of a second gate connected field plate 942.  The second gate field plate 942 is coupled to first gate field plate 940.  It is appreciated that in another embodiment of HFET 900, the area of insulation layers 970, 992, 994 does not occupy the entire composite passivation layer.  In other words, like in the other HFET embodiments, insulation layers 970, 992, 994 do not extend the entire distance between source electrode 825 and drain electrode 830. 
[0061]HFET 900 includes first semiconductor material 905, second semiconductor material 910, and heterojunction 915 (disposed between them).  HFET 900 also has a plurality of composite passivation layers.  First composite passivation layer includes first insulation layer 970 and first passivation layer 965, and first passivation layer 965 is disposed between second semiconductor material 910 and first insulation layer 970.  Second composite passivation layer includes second insulation layer 992 and second passivation layer 975, and second passivation layer 975 is disposed between first insulation layer 970 and second insulation layer 992.  Third composite passivation layer includes third insulation layer 994 and third passivation layer 987.  Third passivation layer 987 is disposed between second insulation layer 992 and third insulation layer 994.  In the depicted example, first gate field plate 940 is disposed between first passivation layer 965 and second passivation layer 975.  Furthermore, gate dielectric 955 is disposed between first passivation layer 965 and second semiconductor material 910.  Gate electrode 935 is disposed between gate dielectric 955 and first passivation layer 965.  HFET 900 may include fourth passivation layer 996 and third insulation layer 994 is disposed between fourth passivation layer 996 and third passivation layer 987. 
[0062]In one example, second gate field plate 942 extends from second passivation layer 975, through second insulation layer 992, through third passivation layer 987, and into fourth passivation layer 996.  It is worth noting that in the depicted example, second gate field plate 942 has a large continuous bulk metal component disposed in third passivation layer 987.  In one example, the lateral dimension of the bulk component of second gate field plate 942 occupies less than 50% of the distance between source electrode 925 and drain electrode 930 in third passivation layer 987.  In another example, the lateral dimension of the bulk component of second gate field plate 942 occupies less than 33% of the distance between source electrode 925 and drain electrode 930 in third passivation layer 987.  In the illustrated example, second gate field plate 942 has a larger lateral cross sectional diameter than first gate field plate 940, and second gate field plate 942 is disposed above first gate field plate 940.  As depicted, second gate field plate 942 has a component that is disposed between third passivation layer 987 and fourth passivation layer 996.  In the depicted example, this component is segmented; however, in other examples this component may be continuous.  It should be noted that second gate field plate 942 may take any of the shapes of the first gate field plates, second gate field plates, and/or third gate field plates in any of the examples depicted in FIGs 1-4, 7, and 8.  These shapes may be achieved via fabrication of a single continuous gate field plate (e.g., second gate field plate 942), rather than dividing the gate field plate fabrication process into many steps to form individual gate field plates. 
[0063]In one embodiment, HFET 900 may be fabricated by the following method.  It should be noted that these steps may be completed in any order and even in parallel.  Furthermore, as will be appreciated by one skilled in the relevant art, the following method may omit steps, or alternatively, may include steps that are not necessary.
[0064]A first semiconductor material and a second semiconductor material are provided.  A heterojunction is disposed between the first semiconductor material and the second semiconductor material.  In one embodiment, first and/or second semiconductor materials may include GaN.
[0065]Source and drain electrodes are formed on the second semiconductor material.  In one example, source and drain electrodes may extend into the second semiconductor material and may even contact the first semiconductor material.   
[0066]A gate dielectric is formed on the second semiconductor material.  In one example, the gate dielectric includes AlOx, HfOx, or other suitable dielectric materials (high-k or otherwise). 
[0067]A gate electrode is formed proximate to the surface of the second semiconductor material, and the gate dielectric is disposed between the gate electrode and the second semiconductor material. 
[0068]A plurality of composite passivation layers is deposited proximate to the gate dielectric, and the gate dielectric is disposed between the plurality of composite passivation layers and the second semiconductor material.  In one example, a first composite passivation layer in the plurality of composite passivation layers includes a first passivation layer and a first insulation layer.  The first passivation layer is disposed between the gate dielectric and the first insulation layer.  In another or the same example, a second composite passivation layer in the plurality of composite passivation layers includes a second passivation layer and a second insulation layer.  The second passivation layer is disposed between the first insulation layer and the second insulation layer.
[0069]Patterned trenches are then etched into the plurality of composite passivation layers to form one or more gate field plates.  The geometry of these patterned trenches may be controlled by depositing and resolving a photoresist (positive or negative) on appropriate layers of device architecture.  The trench geometry may match the shape of the field plates to be formed (for details about trench geometry, see description of first, second, and third, gate field plates as discussed above in connection with FIGs 1-4, and 7-9).  In one example, etching of first composite passivation layer may occur prior to forming the second composite passivation layer.  However, in another example the plurality of composite passivation layers may be formed and then etched all together.  Etching may include wet and/or dry etching.  It should be noted that the passivation layers may include SiN and etch up to 100 times faster than the insulation layers, depending on the etchant used and the process employed.  Accordingly, insulation layers and/or the gate dielectric may be used as etch stop layers to precisely control the geometry of gate field plates. 
[0070]The etched patterns/holes may then be backfilled with a metal or other conductive material to form gate field plates (such as first gate field plate, second gate field plate, and third gate field plate from FIGs 1-4, and 7-9 and associated discussion).  The field plates may be deposited in one or many steps, and their geometry may include one continuous layer or multiple structures independent of one another.  In the example depicted in FIG. 9, the bulk of second gate field plate 942 may have been formed in one metal deposition step, by depositing metal in a trench etched into third passivation layer 987.  After this, the portion of second gate field plate 942 disposed on third passivation layer 987 may have been patterned and deposited. 
[0071]It should be noted that after the gate field plates have been formed, excess metal/deposition flux may be removed by chemical mechanical polishing or the like.  Additional isolation and/or passivation layers may be deposited after forming the various field plate architectures.  Furthermore, the process above may be used to fabricate any of the geometric structures depicted in the figures and described in the specification. 
[0072]The above description of illustrated examples of the invention, including what is described in the Abstract, is not intended to be exhaustive or to limit the invention to the precise forms disclosed.  While specific examples of the invention are described herein for illustrative purposes, various modifications are possible within the scope of the invention, as those skilled in the relevant art will recognize.
[0073]These modifications can be made to the invention in light of the above detailed description.  The terms used in the following claims should not be construed to limit the invention to the specific examples disclosed in the specification.  Rather, the scope of the invention is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation.
CLAIMS
What is claimed is:
1.  A high-voltage field effect transistor (HFET), comprising:
a first semiconductor material, a second semiconductor material, and a heterojunction, wherein the heterojunction is disposed between the first semiconductor material and the second semiconductor material;
a plurality of composite passivation layers, wherein a first composite passivation layer in the plurality of composite passivation layers includes a first insulation layer and a first passivation layer, wherein a second composite passivation layer in the plurality of composite passivation layers includes a second insulation layer and a second passivation layer, and wherein the second passivation layer is disposed between the first insulation layer and the second insulation layer;
a gate dielectric disposed between the first passivation layer and the second semiconductor material; 
a gate electrode disposed between the gate dielectric and the first passivation layer; 
a first gate field plate disposed between the first passivation layer and the second passivation layer;
a source electrode and a drain electrode, wherein the source electrode and drain electrode are coupled to the second semiconductor material; and
a source field plate, wherein the source field plate is coupled to the source electrode. 
2.  The HFET of claim 1, wherein the first gate field plate is coupled to the gate electrode. 
3.  The HFET of claim 1, further comprising a third passivation layer, wherein the second insulation layer is disposed between the second passivation layer and the third passivation layer. 
4.  The HFET of claim 3, further comprising a second gate field plate disposed between the second insulation layer and the third passivation layer. 
5.  The HFET of claim 3, wherein the source field plate is disposed between the second passivation layer and the third passivation layer, and wherein the first gate field plate is disposed between the first insulation layer and the second passivation layer.
6.  The HFET of claim 5, wherein lateral bounds of the first insulation layer are substantially coextensive with lateral bounds of the source field plate, and wherein lateral bounds of the second insulation layer are substantially coextensive with the lateral bounds of the source field plate. 
7.  The HFET of claim 3, further comprising:
a third composite passivation layer including the third passivation layer and a third insulation layer;
a fourth passivation layer wherein the third insulation layer is disposed between the third passivation layer and the fourth passivation layer; and
a second gate field plate coupled to the first gate field plate, wherein the second gate field plate is disposed between the second passivation layer and the third passivation layer, and wherein the source field plate is disposed between the third passivation layer and the fourth passivation layer. 
8.  The HFET of claim 7, further comprising a third gate field plate coupled to the second gate field plate and disposed between the third passivation layer and fourth passivation layer. 
9.  The HFET of claim 7, wherein lateral bounds of the first insulation layer are substantially coextensive with lateral bounds of the first gate field plate, wherein lateral bounds of the second insulation layer are substantially coextensive with lateral bounds of the second gate field plate, and wherein lateral bounds of the third insulation layer are substantially coextensive with the lateral bounds of the source field plate. 
10.  The HFET of claim 1, wherein the gate dielectric and the first insulation layer in the plurality of composite passivation layers include a same material composition.  
11.  The HFET of claim 1, wherein the first passivation layer and the second passivation layer in the plurality of composite passivation layers include SiN, and wherein the gate dielectric and the first insulation layer include a metal oxide. 
12.  The HFET of claim 1, wherein insulation layers in the plurality of composite passivation layers are disposed to prevent charging of passivation layers in the plurality of composite passivation layers. 
13.  The HFET of claim 1, wherein the drain electrode extends from the second semiconductor material through at least one of the plurality of composite passivation layers.
14.  A high-voltage field effect transistor (HFET), comprising: 
a first semiconductor material, a second semiconductor material, and a heterojunction, wherein the heterojunction is disposed between the first semiconductor material and the second semiconductor material;
a plurality of composite passivation layers, including: 
a first composite passivation layer with a first insulation layer and a first passivation layer, wherein the first passivation layer is disposed between the second semiconductor material and the first insulation layer;
a second composite passivation layer with a second insulation layer and a second passivation layer, wherein the second passivation layer is disposed between the first insulation layer and the second insulation layer; and
a third composite passivation layer with a third insulation layer and a third passivation layer, wherein the third passivation layer is disposed between the second insulation layer and the third insulation layer;
a first gate field plate disposed between the first passivation layer and the second passivation layer; and
a second gate field plate coupled to the first gate field plate, wherein the second gate field plate extends from the second passivation layer through the third insulation layer. 
15.  The HFET of claim 14, further comprising:
a gate dielectric disposed between the first passivation layer and the second semiconductor material, and
a gate electrode disposed between the gate dielectric and the first passivation layer. 
16.  The HFET of claim 14, further comprising a fourth passivation layer, wherein the third insulation layer is disposed between the fourth passivation layer and the third passivation layer, and wherein the second gate field plate extends from the second passivation layer, through the second insulation layer, through the third passivation layer, and into the fourth passivation layer. 
17.  The HFET of claim 14, wherein the second gate field plate includes metal and is continuous. 
18.  The HFET of claim 14, further comprising a source field plate coupled to a source electrode, and wherein the third passivation layer is disposed between the source field plate and the second insulation layer. 
19.  A method of high-voltage field effect transistor (HFET) fabrication, comprising: 
forming a heterojunction between a first semiconductor material and second semiconductor material;
forming a source electrode and a drain electrode, wherein the source electrode and drain electrode are coupled to the second semiconductor material;
depositing a gate dielectric, wherein the second semiconductor material is disposed between the gate dielectric and the first semiconductor material;
depositing a plurality of composite passivation layers, wherein a first composite passivation layer in the plurality of composite passivation layers includes a first insulation layer and a first passivation layer, and wherein the first passivation layer is disposed between the gate dielectric and the first insulation layer;
forming a gate electrode between the gate dielectric and the plurality of composite passivation layers;
depositing a second composite passivation layer in the plurality of composite passivation layers including a second insulation layer and a second passivation layer, wherein the second passivation layer is disposed between the first insulation layer and the second insulation layer; and
forming a first gate field plate between the first passivation layer and the second passivation layer.
20.  The method of claim 19, wherein the first insulation layer has a larger bandgap than the first passivation layer.
21.  The method of claim 19, wherein the first gate field plate is coupled to the gate electrode.
22.  The method of claim 19, further comprising forming a source field plate on the second insulation layer.
23.  The method of claim 19, further comprising forming a second gate field plate coupled to the first gate field plate, wherein the second gate field plate is disposed on the second insulation layer. 
24.  The method of claim 19, wherein depositing the plurality of composite passivation layers includes depositing the first insulation layer and the second insulation layer such that lateral bounds of the first insulation layer and the second insulation layer are less than a lateral distance between the source electrode and drain electrode.
25.  The method of claim 19, further comprising:
depositing a third composite passivation layer including a third insulation layer and third passivation layer, wherein the third passivation layer is disposed between the second insulation layer and the third insulation layer;
forming a second gate field plate coupled to the first gate field plate, wherein the second gate field plate is disposed between the second passivation layer and the third passivation layer; and
forming a source field plate, wherein the third passivation layer is disposed between the source field plate and the second insulation layer.
26.  The method of claim 25, further comprising forming a third gate field plate coupled to the second gate field plate and disposed on the third insulation layer.
27.  The method of claim 25, further comprising depositing a fourth passivation layer, wherein the fourth passivation layer is disposed on the source field plate and third insulation layer.
28.  The method of claim 20, wherein the first gate field plate is disposed between the first insulation layer and the second passivation layer.
29.  The method of claim 20, wherein the first passivation layer includes SiN and the gate dielectric and the first insulation layer include a metal oxide.
ABSTRACT OF DISCLOSURE
A high-voltage field effect transistor (HFET) includes a first semiconductor material, a second semiconductor material, and a heterojunction.  The heterojunction is disposed between the first semiconductor material and the second semiconductor material.  The HFET also includes a plurality of composite passivation layers, where a first composite passivation layer includes a first insulation layer and a first passivation layer, and a second composite passivation layer includes a second insulation layer and a second passivation layer.  A gate dielectric is disposed between the first passivation layer and the second semiconductor material.  A gate electrode is disposed between the gate dielectric and the first passivation layer.  A first gate field plate is disposed between the first passivation layer and the second passivation layer.  A source electrode and a drain electrode are coupled to the second semiconductor material, and a source field plate is coupled to the source electrode.
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