(57)【要約】【課題】信頼性を向上できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、ゲート電極と、第１電極と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１絶縁部と、を有する。ゲート電極は、第１半導体領域の上にゲート絶縁層を介して設けられている。第１電極は、第１半導体領域の上に第１絶縁層を介して設けられている。第１電極は、第１方向においてゲート電極と離間している。第２半導体領域および前記第４半導体領域は、第１半導体領域の上であって、ゲート電極と第１電極との間に設けられている。第４半導体領域は、第２方向において第２半導体領域と離間している。第１絶縁部は、ゲート電極と第１電極との間において、第２半導体領域と第４半導体領域との間に設けられている。【選択図】図３
2017168597.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
前記第１半導体領域の上に第１絶縁層を介して設けられ、第１方向において前記ゲート電極と離間した第１電極と、
前記第１半導体領域の上であって、前記ゲート電極と前記第１電極との間に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上であって、前記ゲート電極と前記第１電極との間に設けられ、前記第１方向に対して垂直な第２方向において前記第２半導体領域と離間した第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
前記ゲート電極と前記第１電極との間において、前記第２半導体領域と前記第４半導体領域との間に設けられた第１絶縁部と、
を備えた半導体装置。
【請求項２】
前記第３半導体領域の上および前記第５半導体領域の上に設けられた第１絶縁層と、
前記第１絶縁層の上に設けられた第１金属層と、
前記第１絶縁層中に設けられ、前記第１金属層と前記第５半導体領域とを接続する第１接続部と、
前記第１金属層の上に設けられた第２絶縁層と、
前記第２絶縁層の上に設けられた第２金属層と、
前記第１絶縁層中および前記第２絶縁層中に設けられ、前記第２金属層と前記第３半導体領域とを接続する第２接続部と、
を備えた請求項１記載の半導体装置。
【請求項３】
前記第１金属層の一部は、前記第３半導体領域の上に位置し、
前記第１金属層は、第１開口を有し、
前記第２接続部は、前記第１開口を通して前記第２金属層と前記第３半導体領域とを接続している請求項２記載の半導体装置。
【請求項４】
前記第１半導体領域の上に第２絶縁層を介して設けられ、前記ゲート電極および前記第１電極と前記第１方向において離間し、前記第１電極との間に前記ゲート電極が位置する第２電極と、
前記第１半導体領域の上であって、前記ゲート電極と前記第２電極との間に設けられた第２導電形の第６半導体領域と、
前記第６半導体領域の上に選択的に設けられた第１導電形の第７半導体領域と、
前記第１絶縁層中および前記第２絶縁層中に設けられ、前記第２金属層と前記第７半導体領域とを接続する第３接続部と、
をさらに備え、
前記第１金属層の一部は、前記第７半導体領域の上に位置し、
前記第１金属層は、第２開口を有し、
前記第３接続部は、前記第２開口を通して前記第２金属層と前記第７半導体領域とを接続している請求項２記載の半導体装置。
【請求項５】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、第２導電形の不純物濃度が前記第２半導体領域よりも高い第２導電形の第３半導体領域と、
前記第２半導体領域の上に前記第３半導体領域と離間して設けられ、第２導電形の不純物濃度が前記第２半導体領域よりも高い第２導電形の第４半導体領域と、
前記第３半導体領域の上および前記第４半導体領域の上に設けられた第１絶縁層と、
前記第１絶縁層の上に設けられた第１金属層と、
前記第１絶縁層中に設けられ、前記第１金属層と前記第４半導体領域とを接続する第１接続部と、
前記第１金属層の上に設けられた第２絶縁層と、
前記第２絶縁層の上に設けられた第２金属層と、
前記第１絶縁層中および前記第２絶縁層中に設けられ、前記第２金属層と前記第３半導体領域とを接続する第２接続部と、
を備えた半導体装置。
【請求項６】
複数の前記第４半導体領域と、
複数の前記第１接続部と、
複数の前記第１金属層と、
を備え、
前記複数の第４半導体領域は、前記第３半導体領域の周りに、互いに離間して設けられ、
前記複数の第１半導体領域のそれぞれは、複数の前記第４半導体領域のそれぞれと、複数の前記第１金属層のそれぞれと、を接続している請求項５記載の半導体装置。
【請求項７】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上にゲート絶縁層を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第３方向に対して垂直な第１方向において前記第２半導体領域と並ぶゲート電極と、
前記第３半導体領域および前記ゲート電極の上に設けられた第１絶縁層と、
前記第１絶縁層の上に設けられた第１金属層と、
前記第１絶縁層中に設けられ、前記第１金属層と前記ゲート電極とを接続する第１接続部と、
前記第１金属層の上に設けられた第２絶縁層と、
前記第２絶縁層の上に設けられた第２金属層と、
前記第１絶縁層中および前記第２絶縁層中に設けられ、前記第２金属層と前記第３半導体領域とを接続する第２接続部と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ダイオードやＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置については、信頼性が高いことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−３５５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性を向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、ゲート電極と、第１電極と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１絶縁部と、を有する。
前記ゲート電極は、前記第１半導体領域の上にゲート絶縁層を介して設けられている。  前記第１電極は、前記第１半導体領域の上に第１絶縁層を介して設けられている。前記第１電極は、第１方向において前記ゲート電極と離間している。
前記第２半導体領域は、前記第１半導体領域の上であって、前記ゲート電極と前記第１電極との間に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記第４半導体領域は、前記第１半導体領域の上であって、前記ゲート電極と前記第１電極との間に設けられている。前記第４半導体領域は、前記第１方向に対して垂直な第２方向において前記第２半導体領域と離間している。
前記第５半導体領域は、前記第４半導体領域の上に選択的に設けられている。
前記第１絶縁部は、前記ゲート電極と前記第１電極との間において、前記第２半導体領域と前記第４半導体領域との間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す平面図である。
【図２】第１実施形態に係る半導体装置を表す平面図である。
【図３】図２の部分Ａの斜視断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】図２のＣ−Ｃ’断面図である。
【図６】参考例に係る半導体装置の電流電圧特性を表すグラフである。
【図７】第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
【図８】第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。
【図９】第１実施形態の第３変形例に係る半導体装置を表す平面図である。
【図１０】第１実施形態の第３変形例に係る半導体装置を表す平面図である。
【図１１】図１０のＡ−Ａ’断面図である。
【図１２】第１実施形態の第４変形例に係る半導体装置の一部を表す斜視断面図である。
【図１３】第２実施形態に係る半導体装置を表す平面図である。
【図１４】第２実施形態に係る半導体装置を表す平面図である。
【図１５】図１４のＡ−Ａ’断面図である。
【図１６】第３実施形態に係る半導体装置を表す平面図である。
【図１７】第３実施形態に係る半導体装置を表す平面図である。
【図１８】第３実施形態に係る半導体装置を表す平面図である。
【図１９】図１８のＡ−Ａ’断面図である。
【図２０】図１８のＢ−Ｂ’断面図である。
【図２１】第３実施形態の第１変形例に係る半導体装置を表す平面図である。
【図２２】第３実施形態の第１変形例に係る半導体装置を表す平面図である。
【図２３】（ａ）図２２のＡ−Ａ’断面図である。（ｂ）図２２のＢ−Ｂ’断面図である。
【図２４】第３実施形態の第２変形例に係る半導体装置を表す平面図である。
【図２５】第３実施形態の第２変形例に係る半導体装置を表す平面図である。
【図２６】（ａ）図２５のＡ−Ａ’断面図である。（ｂ）図２５のＢ−Ｂ’断面図である。
【図２７】図２５のＣ−Ｃ’断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域３からｐ形半導体領域４に向かう方向をＺ方向（第３方向）とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第１方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１〜図５を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１および図２は、第１実施形態に係る半導体装置１００を表す平面図である。
図３は、図２の部分Ａの斜視断面図である。
図４は、図２のＢ−Ｂ’断面図である。
図５は、図２のＣ−Ｃ’断面図である。
【０００９】
なお、図２では、各半導体領域、ゲート絶縁層２１、絶縁部２５、絶縁層６１および６２が省略され、エミッタパッド３２、ゲート配線３３、およびセンスパッド３４が破線で表されている。
図３では、絶縁層６１および６２が省略され、金属層４１の一部、エミッタパッド３２の一部、および複数のプラグ５２の一部のみが表されている。
【００１０】
半導体装置１００は、ＩＧＢＴである。
図１〜図５に表すように、半導体装置１００は、ｐ＋形半導体領域１、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、ｐ＋形半導体領域６、ｐ形半導体領域７、ｎ＋形半導体領域８、ｐ＋形半導体領域９、ｐ＋形半導体領域１０、ゲート電極２０、ゲート絶縁層２１、絶縁部２５、コレクタ電極３１、エミッタパッド３２、ゲート配線３３、センスパッド３４、金属層４１、プラグ５１〜５４、絶縁層６１、および絶縁層６２を有する。
【００１１】
図１に表すように、半導体装置１００の上面には、エミッタパッド３２、ゲート配線３３、およびセンスパッド３４が互いに離間して設けられている。エミッタパッド３２はＸ方向において複数設けられ、それぞれがゲート配線３３に囲まれている。ゲート配線３３は、外部回路と接続されるパッド部Ｃ１を有し、センスパッド３４は、パッド部Ｃ１の側方に複数設けられている。
なお、エミッタパッド３２、ゲート配線３３、およびセンスパッド３４のそれぞれの形状や配置などは、適宜変更可能である。また、センスパッド３４の数も任意である。
【００１２】
エミッタパッド３２、ゲート配線３３、およびセンスパッド３４の下には、図２に表すように、複数の金属層４１が、互いに離間して設けられている。
また、エミッタパッド３２および複数の金属層４１の下には、ゲート電極２０が設けられている。ゲート電極２０は、各エミッタパッド３２の下においてＹ方向に複数設けられ、それぞれがＸ方向に延びている。
【００１３】
エミッタパッド３２の下には、さらにセンス領域ＳＲが部分的に設けられている。センス領域ＳＲは、Ｙ方向においてゲート電極２０同士の間に位置している。
金属層４１の一部は、センス領域ＳＲの上に設けられ、金属層４１の他の一部は、センスパッド３４の下に設けられている。
【００１４】
図３に表すように、半導体装置１００の下面には、コレクタ電極３１が設けられている。
ｐ＋形半導体領域１は、コレクタ電極３１の上に設けられ、コレクタ電極３１と電気的に接続されている。
ｎ＋形半導体領域２は、ｐ＋形半導体領域１の上に設けられている。
ｎ−形半導体領域３は、ｎ＋形半導体領域２の上に設けられている。
【００１５】
ゲート電極２０は、ｎ−形半導体領域３の上に、ゲート絶縁層２１を介して設けられている。
ｐ形半導体領域４は、ｎ−形半導体領域３の上において、ゲート電極２０同士の間に設けられている。
ゲート電極２０およびｐ形半導体領域４は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
【００１６】
図３および図４に表すように、ｎ＋形半導体領域５およびｐ＋形半導体領域６は、ｐ形半導体領域４の上に選択的に設けられている。また、ｎ＋形半導体領域５とｐ＋形半導体領域６は、Ｘ方向において交互に設けられている。
ｐ＋形半導体領域１０は、ｎ−形半導体領域３の上に設けられ、ゲート配線３３の下に位置している。
【００１７】
絶縁部２５は、複数のゲート電極２０の一部と、それに隣り合うゲート電極２０と、の間に設けられている。絶縁部２５はＺ方向に延びており、絶縁部２５の一部はｎ−形半導体領域３中に設けられている。また、絶縁部２５は、Ｘ方向に互いに離間して複数設けられている。
【００１８】
図４に表すように、ｐ形半導体領域７は、ｎ−形半導体領域３の上において、絶縁部２５同士の間に設けられている。
ｎ＋形半導体領域８およびｐ＋形半導体領域９は、ｐ形半導体領域７の上に選択的に設けられている。
【００１９】
ｐ形半導体領域７、ｎ＋形半導体領域８、およびｐ＋形半導体領域９は、ゲート絶縁層２１および絶縁部２５によって囲まれ、ｐ形半導体領域４、ｎ＋形半導体領域５、およびｐ＋形半導体領域６と分離されている。
ｐ形半導体領域７、ｎ＋形半導体領域８、およびｐ＋形半導体領域９が設けられた領域は、センス領域ＳＲとして用いられる。
また、以降では、ｐ形半導体領域４、ｎ＋形半導体領域５、およびｐ＋形半導体領域６が設けられた領域をメイン領域ＭＲと呼ぶ。
【００２０】
絶縁層６１は、ｎ＋形半導体領域５、ｐ＋形半導体領域６、ｎ＋形半導体領域８、およびｐ＋形半導体領域９の上に設けられている。
金属層４１は、絶縁層６１の上に設けられている。
プラグ５１は、絶縁層６１中に複数設けられている。ｎ＋形半導体領域８およびｐ＋形半導体領域９は、各プラグ５１によって金属層４１と接続されている。
【００２１】
絶縁層６２は、金属層４１および絶縁層６１の上に設けられている。
エミッタパッド３２、ゲート配線３３、およびセンスパッド３４は、絶縁層６２の上に設けられている。
プラグ５２は、絶縁層６１中および絶縁層６２中に複数設けられている。ｎ＋形半導体領域５およびｐ＋形半導体領域６は、プラグ５２によってエミッタパッド３２と接続されている。
【００２２】
金属層４１の一部は、ｎ＋形半導体領域５およびｐ＋形半導体領域６の上に位置している。金属層４１の当該一部には、開口ＯＰ１が形成されており、各プラグ５２は、開口ＯＰ１を通してｎ＋形半導体領域５またはｐ＋形半導体領域６と接続されている。
【００２３】
プラグ５３は、プラグ５１および５２と同様に、絶縁層６１中および絶縁層６２中に複数設けられている。図３に表すように、各プラグ５３は、ゲート配線３３とゲート電極２０とを接続している。
【００２４】
図５に表すように、金属層４１の一部は、ゲート配線３３の下およびセンスパッド３４の下に設けられている。
プラグ５４は、絶縁層６２中に設けられ、センスパッド３４と金属層４１とを接続している。すなわち、ｎ＋形半導体領域８およびｐ＋形半導体領域９は、プラグ５１、金属層４１、およびプラグ５４を介して、センスパッド３４と接続されている。
【００２５】
ここで、半導体装置１００の動作について説明する。
コレクタ電極３１に、エミッタパッド３２およびセンスパッド３４に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、ｐ形半導体領域４および７のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通ってｎ＋形半導体領域５および８からｎ−形半導体領域３に注入され、コレクタ電極３１を通して排出される。正孔は、ｐ＋形半導体領域１からｎ−形半導体領域３に注入され、エミッタパッド３２およびセンスパッド３４を通して排出される。
その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形半導体領域４および７におけるチャネルが消滅し、半導体装置がオフ状態になる。
センス領域ＳＲは、例えば、電流計に接続され、上述した半導体装置の動作に伴ってセンス領域ＳＲを流れる電流値を、電流計によって測定することができる。
【００２６】
次に、各構成要素の材料の一例を説明する。
ｐ＋形半導体領域１、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形半導体領域４および７、ｎ＋形半導体領域５および８、ｐ＋形半導体領域６および９、およびｐ＋形半導体領域１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１、絶縁部２５、絶縁層６１および６２は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
コレクタ電極３１、エミッタパッド３２、ゲート配線３３、センスパッド３４、および金属層４１は、アルミニウムなどの金属材料を含む金属層である。
プラグ５１〜５４は、チタンやタングステンなどの金属材料を含む。
【００２７】
ここで、本実施形態による作用および効果について説明する。
まず、参考例に係る半導体装置について説明する。参考例に係る半導体装置では、センス領域ＳＲが、複数並べられたゲート電極２０の外側に設けられている。すなわち、参考例に係る半導体装置では、センス領域ＳＲが、メイン領域ＭＲと離間して、メイン領域ＭＲの外側に設けられている。これに対して、図１〜図５に表す半導体装置１００では、センス領域ＳＲがメイン領域ＭＲに囲まれている。
【００２８】
この参考例に係る半導体装置における電流電圧特性を図６に表す。
図６は、参考例に係る半導体装置の電流電圧特性を表すグラフである。
図６において、横軸は、コレクタ電極３１の電圧Ｖを表し、縦軸は、電流密度Ｉｃを表している。また、図６において、実線はメイン領域ＭＲにおける電流電圧特性を表し、破線はセンス領域ＳＲにおける電流電圧特性を表している。
【００２９】
図６に表すように、参考例に係る半導体装置では、メイン領域ＭＲにおける電流電圧特性と、センス領域ＳＲにおける電流電圧特性と、が乖離しており、センス領域ＳＲにおける電圧Ｖに対する電流密度Ｉｃの増加が、メイン領域ＭＲよりも大きい。
これは、センス領域ＳＲがメイン領域ＭＲの外側に設けられている場合、センス領域ＳＲに注入された電子は、コレクタ電極３１に向けてＸ方向およびＹ方向に広がって流れ、コレクタ電極３１から注入された正孔は、センス領域ＳＲのエミッタ電位に向けて集中して流れるためである。
このように、メイン領域ＭＲにおける電流電圧特性と、センス領域ＳＲにおける電流電圧特性と、に差があると、例えば、メイン領域ＭＲにおいて電流値の異常などがあった場合でも、センス領域ＳＲで測定された電流値に基づいてその異常を検出することが困難となる。
【００３０】
これに対して、本実施形態に係る半導体装置では、メイン領域ＭＲのｎ＋形半導体領域５およびｐ＋形半導体領域６に隣り合って、センス領域ＳＲのｎ＋形半導体領域８およびｐ＋形半導体領域９が設けられている。
半導体装置がこのような構造を有する場合、ｎ＋形半導体領域８からｎ−形半導体領域３に電子が注入される際には、ｎ＋形半導体領域８の周りのｎ＋形半導体領域５からも同様にｎ−形半導体領域３に電子が注入される。また、ｎ−形半導体領域３に注入された正孔は、ｐ＋形半導体領域９に流れるとともに、その周りのｐ＋形半導体領域６にも流れる。このため、センス領域ＳＲにおける電流の集中が緩和され、センス領域ＳＲにおける電流電圧特性と、メイン領域ＭＲにおける電流電圧特性と、の差を小さくすることができる。
また、本実施形態に係る半導体装置では、ｎ＋形半導体領域５と８との間およびｐ＋形半導体領域６と９との間には絶縁部２５が設けられている。このため、センス領域ＳＲに流れる電流を、メイン領域ＭＲに流れる電流と分離して測定することができる。
【００３１】
センス領域ＳＲとメイン領域ＭＲとの間の電流電圧特性の差を小さくすることで、センス領域ＳＲにおける電流値の測定結果に基づいて、メイン領域ＭＲにおける電流値の異常をより精度良く検出することができる。
メイン領域ＭＲにおける電流値の異常を検出した場合、例えば、半導体装置をターンオフさせたり、半導体装置に接続された保護回路を機能させるなどして、半導体装置を保護する動作が行われる。このため、メイン領域ＭＲにおける電流値の異常をより精度良く検出することで、半導体装置の破壊が生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。
【００３２】
また、本実施形態に係る半導体装置では、絶縁層６１と６２の間に金属層４１を設け、プラグ５１、金属層４１、およびプラグ５４を介して、センス領域ＳＲとセンスパッド３４とを接続している。このような構造を採用した場合、例えば絶縁層６１の上に、エミッタパッド３２、ゲート配線３３、センスパッド３４、およびセンスパッド３４とセンス領域ＳＲとを接続する配線を設けた場合に比べて、メイン領域ＭＲの面積を大きくすることができる。
このため、本実施形態によれば、メイン領域ＭＲの面積の減少を抑制しつつ、メイン領域ＭＲ中にセンス領域ＳＲを設けることが可能となる。
【００３３】
また、本実施形態に係る半導体装置では、メイン領域ＭＲ中に複数のセンス領域ＳＲが設けられている。メイン領域ＭＲ中に複数のセンス領域ＳＲを設けることで、メイン領域ＭＲにおける局所的な電流値の異常をより精度良く検出することが可能となる。
【００３４】
なお、メイン領域ＭＲ中に設けられるセンス領域ＳＲの数や配置は任意である。
一般的に、半導体装置では、メイン領域ＭＲの中心に比べて、メイン領域ＭＲの外周付近で破壊が生じやすい。このため、メイン領域ＭＲの中心と比べて、メイン領域ＭＲの外周により多くのセンス領域ＳＲを設けてもよい。
あるいは、メイン領域ＭＲのうち破壊が生じる頻度が高い場所が事前に分かっている場合は、その場所の近傍に、他の場所よりも多くのセンス領域ＳＲを設けることで、メイン領域ＭＲにおける異常をより精度良く検出することができる。
【００３５】
（第１変形例）
上述した半導体装置１００において、複数のゲート電極２０の一部に代えて、フィールドプレート電極（以下、ＦＰ電極という）７０が設けられていてもよい。
図７は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す斜視断面図である。
なお、図７では、絶縁層６１および６２が省略され、金属層４１の一部、エミッタパッド３２の一部、および複数のプラグ５２の一部が表されている。
【００３６】
図７に表すように、ＦＰ電極７０は、ｎ−形半導体領域３の上に絶縁層７１を介して設けられている。また、ＦＰ電極７０は、プラグ５２によってエミッタパッド３２と接続されている。
プラグ５２は、図７に表すように、金属層４１の開口ＯＰ１を通して、ＦＰ電極７０とエミッタパッド３２とを接続していてもよい。
【００３７】
半導体装置１１０では、センス領域ＳＲは、ゲート電極２０とＦＰ電極７０との間に設けられている。センス領域ＳＲに隣り合う電極の少なくとも一方がゲート電極２０であれば、ｐ形半導体領域７にチャネルを形成し、センス領域ＳＲに電流を流すことができる。
【００３８】
以上では、第１実施形態に係る半導体装置がＩＧＢＴである場合について説明したが、本実施形態はＩＧＢＴ以外にも適用することが可能である。例えば、本実施形態がＭＯＳＦＥＴに適用される場合、半導体装置１００からｐ＋形半導体領域１が省略される。
【００３９】
（第２変形例）
第１実施形態をダイオードに適用した場合の一例について、図８を用いて説明する。
図８は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す斜視断面図である。
半導体装置１２０では、電極３１は、カソード電極として用いられ、パッド３２は、アノードパッドとして用いられる。
半導体装置１２０は、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形半導体領域４、ｐ＋形半導体領域６、ｐ形半導体領域７、ｐ＋形半導体領域９、絶縁部２５、カソード電極３１、アノードパッド３２、金属層４１、プラグ５１、プラグ５２、および不図示のセンスパッド３４、絶縁層６１、および絶縁層６２を有する。
【００４０】
半導体装置１２０の下面には、カソード電極３１が設けられている。
ｎ＋形半導体領域２は、カソード電極３１の上に設けられ、カソード電極３１と電気的に接続されている。
ｎ−形半導体領域３は、ｎ＋形半導体領域２の上に設けられている。
ｐ形半導体領域４およびｐ形半導体領域７は、ｎ−形半導体領域３の上に設けられている。
絶縁部２５は、ｐ形半導体領域７の周りに設けられ、ｐ形半導体領域４とｐ形半導体領域７は、絶縁部２５によって分離されている。
ｐ＋形半導体領域６は、ｐ形半導体領域４の上に選択的に設けられ、ｐ＋形半導体領域９は、ｐ形半導体領域７の上に選択的に設けられている。
【００４１】
金属層４１は、半導体装置１００と同様に、不図示の絶縁層６１の上に設けられている。
ｐ形半導体領域７およびｐ＋形半導体領域９は、プラグ５１によって金属層４１に接続されている。
金属層４１は、半導体装置１００と同様に、不図示のセンスパッド３４に接続されている。
すなわち、絶縁部２５に囲まれたｐ形半導体領域７およびｐ＋形半導体領域９が、センス領域ＳＲとして用いられる。
【００４２】
アノードパッド３２は、不図示の絶縁層６２を介して金属層４１の上に設けられている。
ｐ形半導体領域４およびｐ＋形半導体領域６は、プラグ５２によってアノードパッド３２に接続されている。
【００４３】
本変形例においても、半導体装置１００と同様に、メイン領域ＭＲに囲まれたセンス領域ＳＲに電流を流し、その電流電圧特性を測定することで、メイン領域ＭＲにおける電流値の異常をより精度良く検出することができ、半導体装置の信頼性を向上させることが可能である。
【００４４】
（第３変形例）
図９および図１０は、第１実施形態の第３変形例に係る半導体装置１３０を表す平面図である。
図１１は、図１０のＡ−Ａ’断面図である。
なお、図１０では、電流検出部８０およびゲート駆動回路８１が省略され、エミッタパッド３２、ゲート配線３３、およびセンスパッド３４が破線で表されている。
【００４５】
半導体装置１３０は、例えば、電流検出部８０およびゲート駆動回路８１をさらに有する点で、半導体装置１００と異なる。
【００４６】
図９に表すように、電流検出部８０は、複数のセンスパッド３４と接続されている。ゲート駆動回路８１は、電流検出部８０およびセンスパッド３４と接続されている。
電流検出部８０およびゲート駆動回路８１の動作については、後述する。
【００４７】
エミッタパッド３２、ゲート配線３３、およびセンスパッド３４の下には、図１０に表すように、金属層４１ａおよび金属層４１ｂが設けられている。
また、金属層４１ａおよび４１ｂの下には、センス領域ＳＲ１およびセンス領域ＳＲ２が部分的に設けられている。
【００４８】
センス領域ＳＲ１およびセンス領域ＳＲ２は、Ｘ方向およびＹ方向において複数設けられている。また、各センス領域ＳＲ１および各センス領域ＳＲ２は、互いに近接して設けられている。
【００４９】
金属層４１ａの一部は、Ｙ方向に並べられた複数のセンス領域ＳＲ１の上に設けられ、これら複数のセンス領域ＳＲ１と接続されている。
金属層４１ａの他の一部は、センスパッド３４ａの下に設けられ、センスパッド３４ａと接続されている。
すなわち、Ｙ方向に配列された複数のセンス領域ＳＲ１の列が、Ｘ方向において複数設けられており、各センス領域ＳＲ１の列が、各センスパッド３４ａに接続されている。
【００５０】
金属層４１ｂの一部は、Ｘ方向に並べられた複数のセンス領域ＳＲ２の上に設けられ、これら複数のセンス領域ＳＲ２と接続されている。
金属層４１ｂの他の一部は、センスパッド３４ｂの下に設けられ、センスパッド３４ｂと接続されている。
すなわち、Ｘ方向に配列された複数のセンス領域ＳＲ２の行が、Ｙ方向において複数設けられており、各センス領域ＳＲ２の行が、各センスパッド３４ｂに接続されている。
【００５１】
図１１に表すように、センス領域ＳＲ１には、ｐ形半導体領域７ａが設けられ、ｐ形半導体領域７ａの上に、ｎ＋形半導体領域８ａおよびｐ＋形半導体領域９ａが選択的に設けられている。ｎ＋形半導体領域８ａおよびｐ＋形半導体領域９ａは、プラグ５１によって金属層４１ａに接続されている。
また、センス領域ＳＲ２には、ｐ形半導体領域７ｂが設けられ、ｐ形半導体領域７ｂの上に、ｎ＋形半導体領域８ｂおよびｐ＋形半導体領域９ｂが選択的に設けられている。ｎ＋形半導体領域８ｂおよびｐ＋形半導体領域９ｂは、プラグ５１によって金属層４１ｂに接続されている。
【００５２】
また、ｐ形半導体領域４、ｐ形半導体領域７ａ、ｐ形半導体領域７ｂのそれぞれの間には、絶縁部２５が設けられている。ｐ形半導体領域７ａおよびｐ形半導体領域７ｂは、それぞれ、絶縁部２５および不図示のゲート絶縁層２１によって囲まれている。
これにより、センス領域ＳＲ１およびＳＲ２に流れる電流を、それぞれ分離して検出することができる。
【００５３】
図１１に表すように、金属層４１ｂに開口ＯＰ１が形成され、プラグ５２が開口ＯＰ１を通して金属層４２とメイン領域ＭＲの各半導体領域とを接続していても良い。同様に、金属層４１ａに開口ＯＰ１が形成されていても良い。
【００５４】
次に、本変形例に係る半導体装置の動作について説明する。
電流検出部８０は、各センスパッド３４を流れる電流をそれぞれ比較するコンパレータである。
具体的には、まず、電流検出部８０は、２つのセンスパッド３４ａのそれぞれに流れる電流値を比較し、より大きな電流が流れているセンスパッド３４ａを抽出する。この動作を全てのセンスパッド３４ａに対して行うことで、電流検出部８０は、最も大きな電流が流れているセンスパッド３４ａを抽出する。次に、同様の方法により、電流検出部８０は、最も大きな電流が流れているセンスパッド３４ｂを抽出する。
続いて、電流検出部８０は、抽出されたセンスパッド３４ａに流れる電流値（第１電流値）を所定の閾値（第１閾値）と比較する。また、抽出されたセンスパッド３４ｂに流れる電流値（第２電流値）を、所定の閾値（第２閾値）と比較する。そして、少なくとも一方の電流値が閾値を上回っていた場合、電流検出部８０は、その判定結果をゲート駆動回路８１に送信する。
ゲート駆動回路８１は、例えば、電流検出部８０からの信号を受信すると、ゲート配線３３への電圧の印加を開始する。
【００５５】
ここで、本変形例による効果について説明する。
ゲート駆動回路８１は、ゲート配線３３を介してゲート電極２０の電圧を印加することで、半導体装置をターンオンさせる。
その後、ゲート駆動回路８１からの電圧の印加が停止されると、半導体装置がオン状態からオフ状態に遷移し始める。
このとき、ゲート電極２０同士の間で、電圧が降下するまでに要する時間に差が生じる場合がある。一部のゲート電極２０の電圧が、他のゲート電極２０の電圧よりも高くなると、当該一部のゲート電極２０の近傍に電流が集中して流れる。
半導体装置内を局所的に大電流が流れる状態が続くと、半導体装置が破壊される場合がある。
【００５６】
半導体装置内に局所的に大電流が流れると、その位置に近いセンス領域ＳＲ１およびＳＲ２には、他のセンス領域に比べて大きな電流が流れる。このとき、第１電流値と第２電流値の少なくとも一方が閾値を上回る場合、上述した通り、ゲート駆動回路８１に信号が送信され、ゲート駆動回路８１は、ゲート配線３３に電圧を印加する。
すなわち、ゲート駆動回路８１は、ゲート電極２０がオン状態からオフ状態に遷移している途中で、ゲート電極２０に電圧を再び印加する。これにより、各ゲート電極２０の近傍に、再度チャネルが形成され、半導体装置中を局所的に流れていた電流が、各チャネルを分散して流れるようになる。
本変形例によれば、半導体装置内を局所的に大電流が流れている状態を検出し、最大電流値を低減することができるため、半導体装置の破壊が生じる可能性を低減することが可能となる。
【００５７】
また、本変形例によれば、大電流が流れているおおよその箇所を特定することも可能である。これは、例えば、以下の方法により行われる。
まず、上述した通り、電流検出部８０は、最も大きな電流が流れるセンスパッド３４ａおよび３４ｂを抽出する。これにより、最も大きな電流が流れているセンス領域ＳＲ１の列を特定し、かつ最も大きな電流が流れているセンス領域ＳＲ２の行を特定することができる。大電流が流れているセンス領域ＳＲ１の列およびセンス領域ＳＲ２の行を特定することで、他のセンス領域に比べて大きな電流が流れている１組のセンス領域ＳＲ１およびＳＲ２を特定することができる。
【００５８】
あるいは、最も大きな電流が流れているセンス領域ＳＲ１の列と、最も大きな電流が流れているセンス領域ＳＲ２の行と、を比較して、一方の電流値が他方の電流値よりも大きい場合、行方向または列方向に並んだ複数の箇所において、大電流が流れていることがわかる。
【００５９】
なお、電流検出部８０は、電流モニタであってもよい。すなわち、電流検出部８０は、センス領域ＳＲ１のそれぞれの列と、センス領域ＳＲ２のそれぞれの行と、に流れる電流を測定するものであっても良い。この場合、半導体装置１３０はゲート駆動回路８１を有しておらず、ゲート配線３３は、外部のゲート駆動回路と接続されていてもよい。
まず、電流検出部８０は、センスパッド３４ａおよび３４ｂのそれぞれに流れる電流を、所定の閾値と比較する。そして、いずれかの電流が閾値を上回った場合、電流検出部８０に接続された外部回路に信号を送信する。
例えば、このような電流検出部８０を用いて、半導体装置中を流れるリーク電流を測定することで、半導体装置の経時劣化によるリーク電流の増加を検出し、半導体装置の寿命などを確認することが可能となる。
【００６０】
また、図９および図１０に表す例では、ＩＧＢＴと、電流検出部８０およびゲート駆動回路８１などの制御部と、が別個のチップに設けられているが、これらは１つのチップに設けられていてもよい。あるいは、ＩＧＢＴが設けられたチップと、電流検出部８０およびゲート駆動回路８１などの制御部が設けられたチップと、が、Chip on Chip技術によって積層されていてもよい。
【００６１】
（第４変形例）
図１２は、第１実施形態の第４変形例に係る半導体装置１４０の一部を表す斜視断面図である。
半導体装置１４０では、図１２に表すように、エミッタパッド３２の下に、Ｙ方向に延びる金属層４７が設けられている。金属層４７は、プラグ５３によってゲート電極２０と接続されている。また、金属層４７は、不図示のプラグによって、ゲート配線３３と接続されている。
【００６２】
半導体装置１００では、図１〜図３に表すように、エミッタパッド３２同士の間にゲート配線３３の一部が設けられ、ゲート配線３３の当該一部とゲート電極２０とが接続されている。
これに対して、本変形例に係る半導体装置１４０では、エミッタパッド３２同士の間にゲート配線３３が設けられておらず、半導体装置１４０の上面にエミッタパッド３２が一体に設けられている。
この場合でも、エミッタパッド３２の下に金属層４７を設けることで、ゲート電極２０を、金属層４７を介してゲート配線３３と接続することが可能となる。
【００６３】
（第２実施形態）
図１３および図１４は、第２実施形態に係る半導体装置２００を表す平面図である。
図１５は、図１４のＡ−Ａ’断面図である。
なお、図１３では、センスパッド３４およびアノードパッド３２が破線で表され、金属層４１以外の構成要素が省略されている。
図１４では、センスパッド３４が破線で表され、アノードパッド３２、プラグ５１、５２、および５４、絶縁層６１および６２が省略されている。
【００６４】
半導体装置２００は、ダイオードである。
図１３〜図１５に表すように、半導体装置２００は、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形半導体領域４、ｐ＋形半導体領域６、ｐ形ガードリング領域１２、ｐ＋形半導体領域１３、カソード電極３１、アノードパッド３２、センスパッド３４、金属層４１、プラグ５１、プラグ５２、プラグ５４、絶縁層６１、および絶縁層６２を有する。
【００６５】
図１３に表すように、半導体装置２００の上面には、アノードパッド３２およびセンスパッド３４が設けられている。
アノードパッド３２およびセンスパッド３４の下には、半導体装置１００と同様に、複数の金属層４１が設けられている。金属層４１の一部は、センスパッド３４の下に設けられ、他の一部は、センス領域ＳＲの上に設けられている。
センス領域ＳＲには、図１４に表すように、ｐ＋形半導体領域１３が設けられている。
【００６６】
図１５に表すように、半導体装置１２０の下面には、カソード電極３１が設けられている。
ｎ＋形半導体領域２は、カソード電極３１の上に設けられ、カソード電極３１と電気的に接続されている。
ｎ−形半導体領域３は、ｎ＋形半導体領域２の上に設けられている。
【００６７】
ｐ形半導体領域４は、ｎ−形半導体領域３の上に選択的に設けられている。
ｐ＋形半導体領域６は、ｐ形半導体領域４の上に選択的に設けられている。
ｐ＋形半導体領域１３は、ｐ形半導体領域４の上に、ｐ＋形半導体領域６と離間して設けられている。
【００６８】
ｐ＋形半導体領域６は、図１４に表すように、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。また、複数のｐ＋形半導体領域１３が、複数のｐ＋形半導体領域６の周りに、周方向に並べられている。
なお、ｐ＋形半導体領域６は、図１４に表す例に限らず、Ｘ方向およびＹ方向において複数設けられていてもよい。あるいは、より面積の大きい１つのｐ＋形半導体領域６が、ｐ形半導体領域４の上に設けられていてもよい。
【００６９】
図１５に表すように、絶縁層６１は、ｐ形半導体領域４、ｐ＋形半導体領域６、ｐ形ガードリング領域１２、およびｐ＋形半導体領域１３の上に設けられている。
金属層４１は、絶縁層６１の上に設けられている。
絶縁層６２は、金属層４１の上に設けられている。
センスパッド３４およびアノードパッド３２は、絶縁層６２の上に設けられている。
ｐ＋形半導体領域１３は、プラグ５１によって金属層４１と接続され、金属層４１は、プラグ５２によってセンスパッド３４と接続されている。
また、ｐ＋形半導体領域６は、プラグ５２によってアノードパッド３２と接続されている。
【００７０】
本実施形態に係る半導体装置では、センス領域ＳＲであるｐ＋形半導体領域１３が、メイン領域ＭＲであるｐ＋形半導体領域６と離間して、ｐ＋形半導体領域６の周りに設けられている。ｐ＋形半導体領域６の周りでは、ｐ＋形半導体領域６が設けられた領域に比べて、電界集中が生じやすく、アバランシェ降伏が生じやすい。このため、アバランシェ降伏によって局所的にキャリアが生成され、電流が流れることがある。ｐ＋形半導体領域１３を通して、ｐ＋形半導体領域６の周りに流れる電流を測定することで、電流値の異常が発生した場合でも、当該異常を検出することが可能となる。
【００７１】
また、センス領域ＳＲは、ｐ＋形半導体領域６の周りに複数設けられることが望ましい。センス領域ＳＲを複数設けることで、ｐ＋形半導体領域６の周りにおける局所的な電流値の異常をより精度良く検出することが可能となる。
このとき、本実施形態によれば、絶縁層６１の上に設けられた金属層４１を介してセンスパッド３４とｐ＋形半導体領域１３とが接続される。このような構成を採用することで、複数のセンスパッド３４を一か所にまとめて配置するとともに、センスパッド３４と、半導体装置の外周に点在するｐ＋形半導体領域１３と、を容易に接続することが可能となる。
また、各センスパッド３４と各ｐ＋形半導体領域１３とを接続するための配線によって、アノードパッド３２の面積を小さくし、メイン領域ＭＲの面積を小さくする必要が無い。
このため、本実施形態によれば、メイン領域ＭＲの面積の減少を抑制しつつ、半導体装置の外周に、センスパッド３４と接続されたｐ＋形半導体領域１３を複数設けることが可能となる。
【００７２】
本実施形態に係る半導体装置では、センス領域ＳＲであるｐ＋形半導体領域１３が、メイン領域ＭＲであるｐ＋形半導体領域６と離間して、ｐ＋形半導体領域６の周りに設けられている。ｐ＋形半導体領域６の周りでは、ｐ＋形半導体領域６が設けられたメイン領域ＭＲに比べて、空乏層が広がりにくく、電界集中などによりアバランシェ降伏が生じやすい。このため、アバランシェ降伏によって局所的にキャリアが生成され、電流が流れることがある。ｐ＋形半導体領域１３を通して、終端領域に流れる電流を測定することで、終端領域に電流値の異常が発生した場合でも、当該異常を検出することが可能となる。
【００７３】
また、センス領域ＳＲは、ｐ形半導体領域４の周りに複数設けられることが望ましい。センス領域ＳＲを複数設けることで、終端領域における局所的な電流値の異常をより精度良く検出することが可能となる。
このとき、本実施形態によれば、絶縁層６１の上に設けられた金属層４１を介してセンスパッド３４とｐ＋形半導体領域１３とが接続される。このような構成を採用することで、複数のセンスパッド３４を一か所にまとめて配置するとともに、センスパッド３４と、半導体装置の外周に点在するｐ＋形半導体領域１３と、を容易に接続することが可能となる。また、各センスパッド３４と各ｐ＋形半導体領域１３とを接続するための配線によって、アノードパッド３２の面積を小さくし、メイン領域ＭＲの面積を小さくする必要が無い。
このため、本実施形態によれば、メイン領域ＭＲの面積の減少を抑制しつつ、半導体装置の外周に、センスパッド３４と接続されたｐ＋形半導体領域１３を複数設けることが可能となる。
【００７４】
なお、本実施形態においても、第１実施形態と同様に、金属層４１が開口ＯＰ１を有し、プラグ５２が開口ＯＰ１を通してｐ＋形半導体領域６とアノードパッド３２とを接続していてもよい。
【００７５】
（第３実施形態）
図１６〜図１８は、第３実施形態に係る半導体装置３００を表す平面図である。
図１９は、図１８のＡ−Ａ’断面図である。
図２０は、図１８のＢ−Ｂ’断面図である。
なお、図１６では、ソースパッド３２およびゲート配線３３が破線で表されている。
図１８では、ソースパッド３２、ゲート配線３３、絶縁層６１および６２が省略され、金属層４２および４３が破線で表されている。
【００７６】
半導体装置３００は、ＭＯＳＦＥＴである。
半導体装置３００において、電極３１は、ドレイン電極として用いられ、パッド３２は、ソースパッドとして用いられる。
図１６〜図２０に表すように、半導体装置３００は、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、ゲート電極２０、ゲート絶縁層２１、ドレイン電極３１、ソースパッド３２、ゲート配線３３、金属層４２、金属層４３、プラグ５５〜５７、絶縁層６１、および絶縁層６２を有する。
【００７７】
図１６に表すように、半導体装置３００の上面には、ソースパッド３２およびゲート配線３３が互いに離間して設けられている。
ゲート配線３３は、第１延在部分３３ａと、第２延在部分３３ｂと、第３延在部分３３ｃと、第４延在部分３３ｄと、パッド部Ｃ１と、を有する。
【００７８】
第１延在部分３３ａおよび第２延在部分３３ｂは、Ｙ方向において互いに離間し、それぞれがＸ方向に延びている。第１延在部分３３ａは、第２延在部分３３ｂよりもパッド部Ｃ１に近接して設けられている。すなわち、第１延在部分３３ａの少なくとも一部は、第２延在部分３３ｂとパッド部Ｃ１との間に設けられている。
【００７９】
第３延在部分３３ｃおよび第４延在部分３３ｄは、Ｘ方向において互いに離間し、それぞれがＹ方向に延びている。第３延在部分３３ｃおよび第４延在部分３３ｄは、Ｙ方向において、第１延在部分３３ａと第２延在部分３３ｂとの間に設けられている。
第３延在部分３３ｃは、Ｘ方向においてソースパッド３２同士の間に設けられている。ソースパッド３２は、Ｘ方向において第３延在部分３３ｃと第４延在部分３３ｄとの間に設けられている。
一例として、第１延在部分３３ａのＹ方向における長さＬ１は、第３延在部分３３ｃのＸ方向における長さＬ３よりも長い。同様に、第２延在部分３３ｂのＹ方向における長さＬ２は、長さＬ３よりも長い。
【００８０】
ソースパッド３２およびゲート配線３３の下には、図１７に表すように、金属層４２および４３が、互いに離間して設けられている。金属層４２および４３は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
金属層４２は、ソースパッド３２およびゲート配線３３の下に設けられているのに対して、金属層４３は、ソースパッド３２の下にのみ設けられている。
【００８１】
金属層４２および４３の下には、図１８に表すように、ゲート電極２０が設けられている。ゲート電極２０は、各ソースパッド３２の下において、Ｙ方向に複数設けられ、それぞれがＸ方向に延びている。
【００８２】
図１９に表すように、半導体装置３００の下面には、ドレイン電極３１が設けられている。
ｎ＋形半導体領域２は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。
ｎ−形半導体領域３は、ｎ＋形半導体領域２の上に設けられている。
【００８３】
ゲート電極２０は、ｎ−形半導体領域３の上に、ゲート絶縁層２１を介して設けられている。
ｐ形半導体領域４は、ｎ−形半導体領域３の上において、ゲート電極２０同士の間に設けられている。
ｎ＋形半導体領域５は、ｐ形半導体領域４の上に選択的に設けられている。
【００８４】
絶縁層６１は、ｎ＋形半導体領域５およびゲート電極２０の上に設けられている。
金属層４２および４３は、絶縁層６１の上に設けられている。
絶縁層６２は、金属層４２および４３の上に設けられている。
ソースパッド３２およびゲート配線３３は、絶縁層６２の上に設けられている。
【００８５】
図１９に表すように、プラグ５７ａは、絶縁層６１中に設けられ、金属層４３とｎ＋形半導体領域５とを接続している。
プラグ５７ｂは、絶縁層６２中に設けられ、ソースパッド３２と金属層４３とを接続している。
すなわち、ｎ＋形半導体領域５は、プラグ５７ａ、金属層４３、およびプラグ５７ｂを介して、ソースパッド３２と接続されている。
【００８６】
図２０に表すように、プラグ５５は、絶縁層６１中に設けられ、金属層４２とゲート電極２０とを接続している。
プラグ５６は、絶縁層６２中に設けられ、金属層４２とゲート配線３３とを接続している。
すなわち、ゲート電極２０は、プラグ５５、金属層４２、およびプラグ５６を介してゲート配線３３と接続されている。
【００８７】
なお、図１９に表す例では、プラグ５７ａとプラグ５７ｂが、金属層４３を介して接続されているが、ソースパッド３２とｎ＋形半導体領域５とが、金属層４３を介さずに１つのプラグによって直接接続されていてもよい。
【００８８】
パッド部Ｃ１に接続された配線を介してゲート配線３３に電圧が印加されると、ゲート電極２０の電圧が上昇し、ゲート電極２０の電圧が閾値以上になると、半導体装置がオン状態となる。このとき、パッド部Ｃ１に近い位置に設けられたゲート電極２０と、パッド部Ｃ１から遠い位置に設けられたゲート電極２０と、の間で、ゲート電極２０の電圧が閾値以上となるまでの時間（ゲート遅延時間）に差が生じる。具体的には、ゲート配線３３に電圧が印加されると、パッド部Ｃ１から遠いゲート電極２０ほど、電圧が閾値以上となるまでの時間が長い。このゲート電極２０同士の間のゲート遅延時間の差が大きいと、ゲート配線３３に電圧が印加された後、一時的に、パッド部Ｃ１に近いゲート電極２０近傍に電流が集中し、半導体装置が破壊される場合がある。
特に、半導体装置がＬＳＩプロセスなどを用いて製造され、ゲート配線３３の延在部分３３ａ〜３３ｄのＺ方向における厚みが薄い場合は、ゲート配線３３における電気抵抗が高くなり、ゲート遅延時間の差はより大きくなる。
【００８９】
この課題に対して、本実施形態に係る半導体装置では、第１延在部分３３ａと第２延在部分３３ｂとがプラグ５６を介して金属層４２によって接続されている。そして、金属層４２と各ゲート電極２０がプラグ５５によって接続されている。
このような構造によれば、第３延在部分３３ｃおよび第４延在部分３３ｄを直接ゲート電極２０と接続し、第３延在部分３３ｃおよび第４延在部分３３ｄのみを介してゲート電極２０に電圧を印加する場合に比べて、パッド部Ｃ１と各ゲート電極２０との間の電流経路を増加させることができる。
このため、パッド部Ｃ１に近い第１延在部分３３ａと、パッド部Ｃ１から遠い第２延在部分３３ｂと、が金属層４２によって接続されることで、第１延在部分３３ａ近傍に設けられたゲート電極２０と、第２延在部分３３ｂ近傍に設けられたゲート電極２０と、の間におけるゲート遅延時間の差を小さくすることが可能となる。
すなわち、本実施形態によれば、ゲート電極へ電圧を印加した際のゲート遅延時間の差を小さくし、半導体装置の破壊が生じる可能性を低減することができ、半導体装置の信頼性を向上させることが可能となる。
【００９０】
特に、このような構造は、長さＬ３が、長さＬ１および長さＬ２のそれぞれより短い場合に、より有効である。半導体装置において、電流が流れる領域の面積（有効面積）を大きくするためには、半導体装置の中心を通る第３延在部分３３ｃの長さＬ３が短い方が望ましい。しかし、長さＬ３を短くすると、第３延在部分３３ｃにおける電気抵抗が増加し、ゲート遅延時間の差が大きくなってしまう。
本実施形態では、金属層４２が、第１延在部分３３ａおよび第２延在部分３３ｂに接続されている。すなわち、長さＬ３が、長さＬ１および長さＬ２よりも短い場合であっても、金属層４２は、より電気抵抗の低い第１延在部分３３ａおよび第２延在部分３３ｂに接続されている。このため、本実施形態によれば、ゲート遅延時間の差が大きくなることを抑制しつつ、有効面積を大きくすることが可能である。
【００９１】
（第１変形例）
図２１および図２２は、第３実施形態の第１変形例に係る半導体装置３１０を表す平面図である。
図２３（ａ）は、図２２のＡ−Ａ’断面図であり、図２３（ｂ）は、図２２のＢ−Ｂ’断面図である。
なお、図２１では、ソースパッド３２およびゲート配線３３が破線で表されている。
また、図２２では、ソースパッド３２、ゲート配線３３、絶縁層６１および６２が省略され、金属層４２および４３が破線で表されている。
【００９２】
半導体装置３１０では、図２１に表すように、金属層４２および４３が、ソースパッド３２の下をＹ方向に延びている。また、金属層４２と４３は、Ｘ方向において交互に設けられている。金属層４２のＹ方向における端部は、ゲート配線３３の下に設けられている。
各金属層４２の下には、図２２に表すように、Ｙ方向に延びるゲート電極２０が設けられている。
【００９３】
図２３（ａ）に表すように、各金属層４２は、ゲート電極２０の上に設けられ、ゲート電極２０と金属層４２は、プラグ５５によって接続されている。
各金属層４３は、ｎ＋形半導体領域５の上に設けられ、ｎ＋形半導体領域５と金属層４３は、プラグ５７ａによって接続されている。そして、金属層４３は、プラグ５７ｂによって、ソースパッド３２と接続されている。
【００９４】
図２３（ｂ）に表すように、金属層４２の一部は第１延在部分３３ａの下に設けられ、金属層４２と第１延在部分３３ａは、プラグ５６によって接続されている。
同様に、第２延在部分３３ｂの下にも金属層４２の他の一部が設けられ、第２延在部分３３ｂと金属層４２がプラグ５６によって接続されている。
【００９５】
本変形例によれば、第１延在部分３３ａと第２延在部分３３ｂとが金属層４２によって接続され、金属層４２に沿ってゲート電極２０が設けられている。このため、本変形例においても、半導体装置３００と同様に、半導体装置におけるゲート遅延時間の差を小さくすることが可能である。
【００９６】
（第２変形例）
図２４および図２５は、第３実施形態の第２変形例に係る半導体装置３２０を表す平面図である。
図２６（ａ）は、図２５のＡ−Ａ’断面図であり、図２６（ｂ）は、図２５のＢ−Ｂ’断面図である。
図２７は、図２５のＣ−Ｃ’断面図である。
なお、図２５では、ソースパッド３２およびゲート配線３３が省略され、アノードパッド３６およびカソードパッド３７が破線で表されている。
【００９７】
半導体装置３２０は、アノードパッド３６、カソードパッド３７、金属層４４、金属層４５、およびダイオード９０をさらに有する点で、半導体装置３００と異なる。
【００９８】
図２４に表すように、半導体装置３２０の上面には、ソースパッド３２、ゲート配線３３、アノードパッド３６、およびカソードパッド３７が、互いに離間して設けられている。
【００９９】
アノードパッド３６は、パッド部３６ａと配線部３６ｂとを有する。
カソードパッド３７は、パッド部３７ａと配線部３７ｂとを有する。
パッド部３６ａおよびパッド部３７ａには、外部回路が接続される。
配線部３６ｂおよび３７ｂは、ゲート配線３３に囲まれた領域に設けられており、パッド部３６ａおよび３７ａは、ゲート配線３３の外側の領域に設けられている。
配線部３６ｂと３７ｂとの間には、半導体装置３２０の温度を測定するためのダイオード９０が設けられている。
【０１００】
ゲート配線３３の下には、図２５および図２６に表すように、金属層４４および４５が設けられている。
金属層４４の一部は、パッド部３６ａと接続され、金属層４４の他の一部は、配線部３６ｂと接続されている。
金属層４５の一部は、パッド部３７ａと接続され、金属層４５の他の一部は、配線部３７ｂと接続されている。
【０１０１】
図２６（ａ）に表すように、金属層４４は、プラグ５８ａによってパッド部３６ａと接続され、プラグ５８ｂによって配線部３６ｂと接続されている。
また、図２６（ｂ）に表すように、金属層４５は、プラグ５９ａによってパッド部３７ａと接続され、プラグ５９ｂによって配線部３７ｂと接続されている。
【０１０２】
図２７に表すように、ダイオード９０は、絶縁層６１中に設けられている。ダイオード９０は、互いに接するｐ形半導体部９１およびｎ形半導体部９２を有する。
【０１０３】
プラグ５８ｃは、絶縁層６１中および６２中に設けられ、ｐ形半導体部９１は、プラグ５８ｃによって配線部３６ｂに接続されている。
プラグ５９ｃは、絶縁層６１中および６２中に設けられ、ｎ形半導体部９２は、プラグ５９ｃによって配線部３７ｂに接続されている。
ダイオードの電流電圧特性は、温度に依存する。このため、アノードパッド３６とカソードパッド３７との間に電圧を印加し、ダイオード９０に電流を流すことで、半導体装置３２０の温度を測定することができる。
【０１０４】
ここで、各構成要素の材料の一例について説明する。
アノードパッド３６、カソードパッド３７、金属層４２〜４５は、アルミニウムなどの金属材料を含む金属層である。
プラグ５５〜５９は、チタンやタングステンなどの金属材料を含む。
ｐ形半導体部９１およびｎ形半導体部９２は、例えば、各導電形の不純物を含んだポリシリコンである。
その他の構成要素については、第１実施形態で述べた材料を用いることが可能である。
【０１０５】
ダイオード９０を、ゲート電極２０やｎ＋形半導体領域５、ソースパッド３２などが設けられた素子領域に設けることで、半導体装置の温度をより正確に測定することが可能となる。
さらに、本実施形態では、金属層４４、プラグ５８ａ、および５８ｂを介してパッド部３６ａと配線部３６ｂとが接続され、金属層４５、プラグ５９ａ、および５９ｂを介してパッド部３７ａと配線部３７ｂとが接続されている。そして、ダイオード９０が、配線部３６ｂと３７ｂとの間に接続されている。
このように、ゲート配線３３の下に設けられた金属層４４および４５を通してパッド部３６ａと３７ａとの間にダイオード９０を接続することで、アノードパッド３６、カソードパッド３７、およびダイオード９０が設けられた領域を迂回させてゲート配線３３を設ける必要が無くなる。このため、本実施形態によれば、ゲート配線３３における電気抵抗の増加を抑制して、ゲート遅延時間の差の増大を抑制しつつ、半導体装置の素子領域に温度測定用のダイオード９０を設けることが可能となる。
【０１０６】
また、本実施形態では、図２５に表すように、配線部３６ｂおよび３７ｂの下に、金属層４３が設けられている。図２６（ａ）および図２６（ｂ）に表すように、金属層４３は、プラグ５７ａによってｎ＋形半導体領域５と接続され、プラグ５７ｂによってソースパッド３２と接続されている。すなわち、本実施形態によれば、絶縁層６１と６２の間に、ソースパッド３２と接続された金属層４３を設けることで、配線部３６ｂおよび３７ｂの下の領域も素子領域として利用することが可能となる。
このため、本実施形態によれば、素子領域の面積の減少を抑制しつつ、半導体装置の素子領域にダイオード９０を設けることが可能である。
【０１０７】
以上では、第３実施形態に係る半導体装置がＭＯＳＦＥＴである場合について説明したが、第１変形例および第２変形例も含めて、ＭＯＳＦＥＴ以外の半導体装置に適用することも可能である。例えば、第３実施形態をＩＧＢＴに適用する場合、ｐ＋形半導体領域が、ｎ＋形半導体領域２とドレイン電極３１との間、またはｎ＋形半導体領域２に代えて設けられる。
【０１０８】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【０１０９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ＋形半導体領域１、ｎ＋形半導体領域２、ｎ−形半導体領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、ｐ＋形半導体領域６、ｐ形半導体領域７、ｎ＋形半導体領域８、ｐ＋形半導体領域９、ｐ＋形半導体領域１０、ｐ形ガードリング領域１２、ｐ＋形半導体領域１３、ゲート電極２０、ゲート絶縁層２１、電極３１、パッド３２、ゲート配線３３、センスパッド３４、アノードパッド３６、カソードパッド３７、金属層４１〜４５、金属層４７、プラグ５１〜５９、絶縁層６１、絶縁層６２、ＦＰ電極７０、絶縁層７１、電流検出部８０、ゲート駆動回路８１、ダイオード９０などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１１０】
１００〜１４０、２００、３００〜３２０…半導体装置、  １、６、９、１０…ｐ＋形半導体領域、  ２、５、８…ｎ＋形半導体領域、  ３…ｎ−形半導体領域、  ４、７…ｐ形半導体領域、  ２０…ゲート電極、  ３２…パッド、  ３３…ゲート配線、  ４１〜４５、４７…金属層、  ５１〜５９…プラグ、  ９０…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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