(57)【要約】      （修正有）【課題】入力されるデジタル音声信号が有音を示す音声信号である場合に、自動的に起動する音声処理装置を提供する。【解決手段】ＡＶレシーバー１は、デジタル音声信号端子が接続されたことを検出し、検出信号を供給する検出回路４と、検出回路４が検出信号を供給する場合に、ＳＰＤＩＦ信号を、Ｉ２Ｓ信号に変換するＤＩＲ５と、ＤＩＲ５が変換したＩ２Ｓ信号が有音を示す音声信号であることを検出し、検出信号を供給する検出回路７と、検出回路７が検出信号を供給する場合に、ＡＶレシーバー１を起動するマイクロコンピュータ２と、を備える。【選択図】図１
2017009921.tif 000002
【特許請求の範囲】
【請求項１】
デジタル音声信号端子が接続されたことを検出し、第１検出信号を供給する第１検出回路と、
前記第１検出回路が前記第１検出信号を供給する場合に、機器間転送するための規格に従った第１デジタル音声信号を、シリアル転送するための規格に従った第２デジタル音声信号に変換する変換回路と、
前記変換回路が変換した前記第２デジタル音声信号が有音を示す音声信号であることを検出し、第２検出信号を供給する第２検出回路と、
前記第２検出回路が前記第２検出信号を供給する場合に、自装置を起動するマイクロコンピュータと、
を備えることを特徴とする音声処理装置。
【請求項２】
変換回路用電源をさらに備え、
前記第１検出信号は、前記変換回路用電源のイネーブル端子に供給され、
前記変換回路用電源は、
前記変換回路の電源端子に接続され、前記イネーブル端子に前記第１検出信号が供給された場合に、電源電圧を前記変換回路に供給することを特徴とする請求項１に記載の音声処理装置。
【請求項３】
前記第１検出信号は、前記変換回路のリセット端子に供給されることを特徴とする請求項１又は２に記載の音声処理装置。
【請求項４】
デジタル音声信号端子が接続されたことを検出し、第１検出信号を供給する第１検出回路と、
前記第１検出回路が前記第１検出信号を供給する場合に、変換回路を起動するマイクロコンピュータと、
機器間転送するための規格に従った第１デジタル音声信号を、シリアル転送するための規格に従った第２デジタル音声信号に変換する前記変換回路と、
前記変換回路が変換した前記第２デジタル音声信号が有音を示す音声信号であることを検出し、第２検出信号を供給する第２検出回路と、を備え、
前記マイクロコンピュータは、前記第２検出回路が前記第２検出信号を供給する場合に、自装置を起動することを特徴とする音声処理装置。
【請求項５】
前記変換回路は、前記第１デジタル音声信号が入力される複数の入力端子を有し、
前記第１デジタル音声信号は、前記複数の入力端子のうちのいずれか１つに入力され、
前記マイクロコンピュータは、前記変換回路の制御端子に接続されることを特徴とする請求項４に記載の音声処理装置。
【請求項６】
変換回路用電源をさらに備え、
前記マイクロコンピュータは、前記変換回路用電源のイネーブル端子に接続され、前記第１検出回路が前記第１検出信号を供給する場合に、前記イネーブル端子にイネーブル信号を供給し、
前記変換回路用電源は、前記変換回路の電源端子に接続され、前記イネーブル端子に前記イネーブル信号が供給された場合に、前記変換回路に電源電圧を供給することを特徴とする請求項４又は５に記載の音声処理装置。
【請求項７】
前記マイクロコンピュータは、前記変換回路のリセット端子に接続され、前記第１検出回路が前記第１検出信号を供給する場合に、前記リセット端子にリセット信号を供給することを特徴とする請求項４〜６のいずれか１項に記載の音声処理装置。
【請求項８】
前記第２検出回路は、
ベースに、前記第２デジタル音声信号が入力され、コレクタが、抵抗を介して、電源に接続され、エミッタが、接地電位に接続された、ｎｐｎ型の第１バイポーラトランジスタを有し、
出力が、前記抵抗と前記第１バイポーラトランジスタのコレクタとの間であることを特徴とする請求項１〜７のいずれか１項に記載の音声処理装置。
【請求項９】
前記第１検出回路は、
ベースに、前記第１デジタル音声信号が入力され、エミッタが、接地電位に接続され、コレクタが、第３バイポーラトランジスタのベースに接続された、ｎｐｎ型の第２バイポーラトランジスタと、
ベースが、前記第２バイポーラトランジスタのコレクタに接続され、コレクタが、前記第１検出回路の出力であり、エミッタが、電源に接続された、ｐｎｐ型の前記第３バイポーラトランジスタと、
を有することを特徴とする請求項１〜８のいずれか１項に記載の音声処理装置。
【請求項１０】
前記変換回路は、デジタルオーディオインターフェースレシーバーであることを特徴とする請求項１〜９のいずれか１項に記載の音声処理装置。
【請求項１１】
前記第１デジタル音声信号は、ＳＰＤＩＦ信号であることを特徴とする請求項１〜１０のいずれか１項に記載の音声処理装置。
【請求項１２】
前記第２デジタル音声信号は、Ｉ２Ｓ信号であることを特徴とする請求項１〜１１のいずれか１項に記載の音声処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル音声信号に音声信号処理を行う音声処理装置に関する。
【背景技術】
【０００２】
近年、省エネルギーを実現するため、外部機器が接続された場合に、起動するように構成された音声処理装置がある。音声処理装置としては、デジタル音声信号に、音場処理、Ｄ／Ａ変換、増幅等の音声信号処理を行うＡＶレシーバーがある（例えば、特許文献１参照。）。図１１は、従来のＡＶレシーバーの構成を示すブロック図である。ＡＶレシーバー１０１は、例えば、外部機器であるＣＤプレーヤーと光デジタルケーブルにより接続される。ＣＤプレーヤーは、ＣＤからデジタルデータを読み出し、ＡＶレシーバー１０１にＳＰＤＩＦ信号を出力する。
【０００３】
ＡＶレシーバー１０１は、受信回路１０３、検出回路１０４、マイクロコンピュータ１０２を備える。なお、ＡＶレシーバー１０１は、ＤＳＰ（Digital Signal Processor）等を備えるが、ここでは、説明を省略する。受信回路１０３は、ＣＤプレーヤーから出力されるＳＰＤＩＦ信号を受信する。検出回路１０４は、デジタル音声信号端子が接続されたことを検出し、検出信号を供給する。マイクロコンピュータ１０２は、検出回路１０４が検出信号を供給する場合に、ＡＶレシーバー１０１を起動する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−０６５５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＰＤＩＦ信号は、バイフェイズ信号であるため、有音を示す音声信号であるかどうかを判断することができない。このため、無音であるにも関わらず、ＡＶレシーバーが起動しており、無駄な電力を消費しているという問題があった。
【０００６】
本発明の目的は、入力されるデジタル音声信号が有音を示す音声信号である場合に、自装置を起動可能とすることである。
【課題を解決するための手段】
【０００７】
第１の発明の音声処理装置は、デジタル音声信号端子が接続されたことを検出し、第１検出信号を供給する第１検出回路と、前記第１検出回路が前記第１検出信号を供給する場合に、機器間転送するための規格に従った第１デジタル音声信号を、シリアル転送するための規格に従った第２デジタル音声信号に変換する変換回路と、前記変換回路が変換した前記第２デジタル音声信号が有音を示す音声信号であることを検出し、第２検出信号を供給する第２検出回路と、前記第２検出回路が前記第２検出信号を供給する場合に、自装置を起動するマイクロコンピュータと、を備えることを特徴とする。
【０００８】
機器間転送するための規格に従った第１デジタル音声信号が、例えば、ＳＰＤＩＦ信号である場合、ＳＰＤＩＦ信号は、バイフェイズ信号であるため、有音を示す音声信号であるかどうかを判断することができない。本発明では、変換回路は、第１デジタル音声信号を、シリアル転送するための規格に従った第２デジタル音声信号、例えば、Ｉ２Ｓ信号に変換する。Ｉ２Ｓ信号では、無音を示す音声信号は、ローレベルであるため、第２検出回路は、ハイレベルを含む信号を検出することにより、第２デジタル音声信号が有音を示す音声信号であることを検出し、第２検出信号を供給することができる。そして、マイクロコンピュータは、第２検出回路が第２検出信号を供給する場合に、自装置を起動する。
【０００９】
このように、本発明によれば、第１デジタル音声信号が有音を示す音声信号である場合に、自装置を起動することができる。
【００１０】
第２の発明の音声処理装置は、第１の発明の音声処理装置において、変換回路用電源をさらに備え、前記第１検出信号は、前記変換回路用電源のイネーブル端子に供給され、前記変換回路用電源は、前記変換回路の電源端子に接続され、前記イネーブル端子に前記第１検出信号が供給された場合に、電源電圧を前記変換回路に供給することを特徴とする。
【００１１】
本発明では、変換回路用電源は、変換回路の電源端子に接続され、イネーブル端子に第１検出信号が供給された場合に、電源電圧を変換回路に供給する。従って、デジタル音声信号端子が接続された場合に、変換回路に電源電圧を供給することができる。
【００１２】
第３の発明の音声処理装置は、第１又は第２の発明の音声処理装置において、前記第１検出信号は、前記変換回路のリセット端子に供給されることを特徴とする。
【００１３】
本発明では、第１検出信号は、変換回路のリセット端子に供給される。従って、例えば、変換回路は、第１検出信号として、ハイレベルの信号がリセット端子に供給されることにより、リセットが解除される。
【００１４】
第４の発明の音声処理装置は、デジタル音声信号端子が接続されたことを検出し、第１検出信号を供給する第１検出回路と、前記第１検出回路が前記第１検出信号を供給する場合に、変換回路を起動するマイクロコンピュータと、機器間転送するための規格に従った第１デジタル音声信号を、シリアル転送するための規格に従った第２デジタル音声信号に変換する前記変換回路と、前記変換回路が変換した前記第２デジタル音声信号が有音を示す音声信号であることを検出し、第２検出信号を供給する第２検出回路と、を備え、前記マイクロコンピュータは、前記第２検出回路が前記第２検出信号を供給する場合に、自装置を起動することを特徴とする。
【００１５】
機器間転送するための規格に従った第１デジタル音声信号が、例えば、ＳＰＤＩＦ信号である場合、ＳＰＤＩＦ信号は、バイフェイズ信号であるため、有音を示す音声信号であるかどうかを判断することができない。本発明では、変換回路は、第１デジタル音声信号を、シリアル転送するための規格に従った第２デジタル音声信号、例えば、Ｉ２Ｓ信号に変換する。Ｉ２Ｓ信号では、無音を示す音声信号は、ローレベルであるため、第２検出回路は、ハイレベルを含む信号を検出することにより、第２デジタル音声信号が有音を示す音声信号であることを検出し、第２検出信号を供給することができる。そして、マイクロコンピュータは、第２検出回路が第２検出信号を供給する場合に、自装置を起動する。
【００１６】
このように、本発明によれば、第１デジタル音声信号が有音を示す音声信号である場合に、自装置を起動することができる。
【００１７】
第５の発明の音声処理装置は、第４の発明の音声処理装置において、前記変換回路は、前記第１デジタル音声信号が入力される複数の入力端子を有し、前記第１デジタル音声信号は、前記複数の入力端子のうちのいずれか１つに入力され、前記マイクロコンピュータは、前記変換回路の制御端子に接続されることを特徴とする。
【００１８】
本発明では、マイクロコンピュータは、変換回路のリセット解除後、制御端子に制御信号を供給することにより、変換回路の入力を任意の入力端子に設定することができる。
【００１９】
第６の発明の音声処理装置は、第４又は第５の発明の音声処理装置において、変換回路用電源をさらに備え、前記マイクロコンピュータは、前記変換回路用電源のイネーブル端子に接続され、前記第１検出回路が前記第１検出信号を供給する場合に、前記イネーブル端子にイネーブル信号を供給し、前記変換回路用電源は、前記変換回路の電源端子に接続され、前記イネーブル端子に前記イネーブル信号が供給された場合に、前記変換回路に電源電圧を供給することを特徴とする。
【００２０】
本発明では、変換回路用電源は、変換回路の電源端子に接続され、イネーブル端子にイネーブル信号が供給された場合に、変換回路に電源電圧を供給する。従って、デジタル音声信号端子が接続された場合に、変換回路に電源電圧を供給することができる。
【００２１】
第７の発明の音声処理装置は、第４〜第６の発明のいずれかの音声処理装置において、前記マイクロコンピュータは、前記変換回路のリセット端子に接続され、前記第１検出回路が前記第１検出信号を供給する場合に、前記リセット端子にリセット信号を供給することを特徴とする。
【００２２】
本発明では、マイクロコンピュータは、変換回路のリセット端子に接続され、第１検出回路が第１検出信号を供給する場合に、リセット端子にリセット信号を供給する。従って、例えば、変換回路は、リセット信号として、ハイレベルの信号がリセット端子に供給されることにより、リセットが解除される。
【００２３】
第８の発明の音声処理装置は、第１〜第７の発明のいずれかの音声処理装置において、前記第２検出回路は、ベースに、前記第２デジタル音声信号が入力され、コレクタが、抵抗を介して、電源に接続され、エミッタが、接地電位に接続された、ｎｐｎ型の第１バイポーラトランジスタを有し、出力が、前記抵抗と前記第１バイポーラトランジスタのコレクタとの間であることを特徴とする。
【００２４】
本発明では、第２検出回路を構成するｎｐｎ型の第１バイポーラトランジスタは、ベースに、第２デジタル音声信号が入力される。また、第１バイポーラトランジスタは、コレクタが、抵抗を介して、電源に接続されている。また、第１バイポーラトランジスタは、エミッタが、接地電位に接続されている。また、第２検出回路は、出力が、抵抗と第１バイポーラトランジスタのコレクタとの間である。
【００２５】
ここで、第２デジタル音声信号がＩ２Ｓ信号である場合、Ｉ２Ｓ信号では、無音を示す音声信号は、ローレベルであり、有音を示す音声信号には、ハイレベルの信号が含まれる。第１バイポーラトランジスタは、ベースに、ハイレベルの信号が入力されることにより、オンの状態となり、第２検出回路は、検出信号として、出力からローレベルの信号を供給する。このように、本発明によれば、バイポーラトランジスタを用いた簡易な構成の第２検出回路により、有音を示す音声信号を検出することができる。
【００２６】
第９の発明の音声処理装置は、第１〜第８の発明のいずれかの音声処理装置において、前記第１検出回路は、ベースに、前記第１デジタル音声信号が入力され、エミッタが、接地電位に接続され、コレクタが、第３バイポーラトランジスタのベースに接続された、ｎｐｎ型の第２バイポーラトランジスタと、ベースが、前記第２バイポーラトランジスタのコレクタに接続され、コレクタが、前記第１検出回路の出力であり、エミッタが、電源に接続された、ｐｎｐ型の前記第３バイポーラトランジスタと、を有することを特徴とする。
【００２７】
本発明では、第１検出回路を構成するｎｐｎ型の第２バイポーラトランジスタは、ベースに、第２デジタル音声信号が入力される。また、第２バイポーラトランジスタは、エミッタが、接地電位に接続されている。また、第２バイポーラトランジスタは、コレクタが、第３バイポーラトランジスタのベースに接続されている。また、第１検出回路を構成するｐｎｐ型の第３バイポーラトランジスタは、ベースが、第２バイポーラトランジスタのコレクタに接続されている。また、第３バイポーラトランジスタは、コレクタが、第１検出回路の出力である。また、第３バイポーラトランジスタは、エミッタが、電源に接続されている。
【００２８】
従って、デジタル音声信号端子が接続され、第２デジタル音声信号が入力されると、第２バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、ハイレベルの電位となり、オンの状態となる。これにより、第３バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、ローレベルの電位となり、オンの状態となる。このため、第１検出回路は、第１検出信号として、出力からハイレベルの信号を供給する。このように、本発明によれば、バイポーラトランジスタを用いた簡易な構成の第１検出回路により、デジタル音声信号端子が接続されたことを検出することができる。
【００２９】
第１０の発明の音声処理装置は、第１〜第９の発明のいずれかの音声処理装置において、前記変換回路は、デジタルオーディオインターフェースレシーバーであることを特徴とする。
【００３０】
第１１の発明の音声処理装置は、第１〜第１０の発明のいずれかの音声処理装置において、前記第１デジタル音声信号は、ＳＰＤＩＦ信号であることを特徴とする。
【００３１】
第１２の発明の音声処理装置は、第１〜第１１の発明のいずれかの音声処理装置において、前記第２デジタル音声信号は、Ｉ２Ｓ信号であることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、入力されるデジタル音声信号が有音を示す音声信号である場合に、自装置を起動することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係るＡＶレシーバーの構成を示すブロック図である。
【図２】本発明の第１実施形態に係るＡＶレシーバーの構成を示すブロック図である。
【図３】検出回路の回路構成を示す図である。
【図４】ＤＩＲのリセット端子の論理値を示す図である。
【図５】マイクロコンピュータがＡＶレシーバーを起動する場合の処理動作を示すフローチャートである。
【図６】本発明の第２実施形態に係るＡＶレシーバーの構成を示すブロック図である。
【図７】本発明の第２実施形態に係るＡＶレシーバーの構成を示すブロック図である。
【図８】マイクロコンピュータがＡＶレシーバーを起動する場合の処理動作を示すフローチャートである。
【図９】本発明の第３実施形態に係るＡＶレシーバーの構成を示すブロック図である。
【図１０】マイクロコンピュータがＡＶレシーバーを起動する場合の処理動作を示すフローチャートである。
【図１１】従来のＡＶレシーバーの構成を示すブロック図である。
【発明を実施するための形態】
【００３４】
（第１実施形態）
以下、本発明の実施形態について説明する。図１及び図２は、本発明の第１実施形態に係るＡＶレシーバーの構成を示すブロック図である。ＡＶレシーバー１（音声処理装置）は、例えば、図示しない外部機器であるＣＤプレーヤーと光デジタルケーブルにより接続される。ＣＤプレーヤーは、ＣＤからデジタルデータを読み出し、ＡＶレシーバー１にＳＰＤＩＦ信号を出力する。
【００３５】
ＡＶレシーバー１は、マイクロコンピュータ２、受信回路３、検出回路４、ＤＩＲ５、ＤＩＲ用電源６、検出回路７、ＤＡＣ８を備える。マイクロコンピュータ２は、ＡＶレシーバー１を構成する各部を制御する。受信回路３は、ＣＤプレーヤーから出力されるＳＰＤＩＦ信号（第１デジタル音声信号）を受信する。
【００３６】
検出回路４（第１検出回路）は、デジタル音声信号端子（光デジタルケーブル）が接続されたことを検出し、検出信号（第１検出信号）を供給する。図３（ａ）は、検出回路４の回路構成を示す図である。図３（ａ）に示すように、検出回路４は、バイポーラトランジスタＱ２、Ｑ３を有する。バイポーラトランジスタＱ２（第２バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧が、エミッタの電圧に対して、ハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ２は、ベースに、ＳＰＤＩＦ信号が入力される。また、バイポーラトランジスタＱ２は、エミッタが、接地電位に接続されている。また、バイポーラトランジスタＱ２は、コレクタが、バイポーラトランジスタＱ３のベースに接続されている。また、バイポーラトランジスタＱ２は、ベースとエミッタとの間に、抵抗Ｒ４が接続されている。また、バイポーラトランジスタＱ２は、ベースに、抵抗Ｒ５が接続されている。
【００３７】
バイポーラトランジスタＱ３（第３バイポーラトランジスタ）は、ｐｎｐ型、すなわち、ベースの電圧が、エミッタの電圧に対して、ローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ３は、ベースが、バイポーラトランジスタＱ２のコレクタに接続されている。また、バイポーラトランジスタＱ３は、コレクタが、検出回路４の出力である。また、バイポーラトランジスタＱ３は、エミッタが、電源ＶＣＣに接続されている。また、バイポーラトランジスタＱ３は、ベースとエミッタとの間に、抵抗Ｒ２が接続されている。また、バイポーラトランジスタＱ３は、ベースに、抵抗Ｒ３が接続されている。
【００３８】
デジタル音声信号端子が接続され、ＳＰＤＩＦ信号が入力されると、検出回路４において、バイポーラトランジスタＱ２は、ベースの電圧が、エミッタの電圧に対して、ハイレベルの電位となり、オンの状態となる。これにより、バイポーラトランジスタＱ３は、ベースの電圧が、エミッタの電圧に対して、ローレベルの電位となり、オンの状態となる。このため、検出回路４は、検出信号として、出力からハイレベルの信号を供給する。
【００３９】
ＤＩＲ（デジタルインターフェースレシーバー（Digital Interface Receiver））５（変換回路）は、検出回路４が検出信号を供給する場合に、ＳＰＤＩＦ信号をＩ２Ｓ信号（第２デジタル音声信号）に変換する。ＳＰＤＩＦ信号は、機器間転送するための規格に従ったデジタル音声信号である。Ｉ２Ｓ信号は、シリアル転送するための規格に従ったデジタル音声信号である。ＤＩＲ５は、電源端子ＶＣＣが、ＤＩＲ用電源６の出力端子ＶＯＵＴに接続されている。また、ＤＩＲ５は、入力端子ＩＮＰＵＴにＳＰＤＩＦ信号が入力される。また、ＤＩＲ５は、リセット端子ＲＥＳＥＴが、検出回路４とマイクロコンピュータ２とに接続されている。また、ＤＩＲ５は、出力端子Ｉ２ＳＤＡＴＡが、検出回路７とＤＡＣ８とに接続されている。なお、ＤＩＲ５は、複数の入力端子を有している。第１実施形態では、ＳＰＤＩＦ信号は、ＤＩＲ５において、ＤＩＲ５のリセット解除後、有効になる初期に設定されるルート（入力端子ＩＮＰＵＴ）に入力される。
【００４０】
ＤＩＲ用電源６は、ＤＩＲ５に電源電圧を供給する。ＤＩＲ用電源６のイネーブル端子ＥＮには、検出回路４からの検出信号が供給される。なお、検出回路４からの検出信号は、ＯＲゲート９の一方の入力端子に入力される。また、ＯＲゲート９の他方の入力端子には、マイクロコンピュータ２が接続されている。ＯＲゲート９の出力端子は、ＤＩＲ用電源６のイネーブル端子ＥＮに接続されている。ＯＲゲート９は、マイクロコンピュータ２からの信号と、検出回路４からの信号と、の論理和を演算して出力する。
【００４１】
ＤＩＲ用電源６は、出力端子ＶＯＵＴが、ＤＩＲ５の電源端子ＶＣＣに接続されている。ＤＩＲ用電源６は、イネーブル端子ＥＮに検出信号が供給された場合に、電源電圧をＤＩＲ５に供給する。また、ＤＩＲ５においては、検出信号が、リセット端子ＲＥＳＥＴに供給される。従って、ＤＩＲ５は、検出回路４が検出信号を供給する場合に、リセットが解除され、ＤＩＲ用電源６から電源電圧が供給されて、ＳＰＤＩＦ信号をＩ２Ｓ信号に変換する。
【００４２】
検出回路７（第２検出回路）は、ＤＩＲ５が変換したＩ２Ｓ信号が有音を示す音声信号であることを検出し、検出信号（第２検出信号）を供給する。図３（ｂ）は、検出回路７の回路構成を示す図である。図３（ｂ）に示すように、検出回路７は、バイポーラトランジスタＱ１を有する。バイポーラトランジスタＱ１（第１バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧が、エミッタの電圧に対して、ハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１は、ベースに、Ｉ２Ｓ信号が入力される。また、バイポーラトランジスタＱ１は、コレクタが、抵抗Ｒ１を介して、電源ＶＣＣに接続されている。また、バイポーラトランジスタＱ１は、エミッタが、接地電位に接続されている。また、検出回路７は、出力が、抵抗Ｒ１とバイポーラトランジスタのコレクタとの間である。また、バイポーラトランジスタＱ１は、ベースとエミッタとの間に、抵抗Ｒ６が接続されている。また、バイポーラトランジスタＱ１は、ベースに、抵抗Ｒ７が接続されている。
【００４３】
Ｉ２Ｓ信号では、無音を示す音声信号は、ローレベルであり、有音を示す音声信号には、ハイレベルの信号が含まれる。バイポーラトランジスタＱ１は、ベースに、ハイレベルの信号が入力されることにより、オンの状態となり、検出回路７は、検出信号として、出力からローレベルの信号を供給する。マイクロコンピュータ２は、検出回路７が検出信号を供給する場合に、ＡＶレシーバー１を起動する。ＤＡＣ８は、ＤＩＲ５が出力するＩ２Ｓ信号（デジタル音声信号）をアナログ音声信号にＤ／Ａ変換する。
【００４４】
図４は、ＤＩＲ５のリセット端子ＲＥＳＥＴの論理値を示す図である。図示するように、マイクロコンピュータ２、検出回路４からの検出信号に応じて、ハイレベル、ローレベルの信号が、リセット端子ＲＥＳＥＴに供給される。
【００４５】
以下、マイクロコンピュータ２がＡＶレシーバー１を起動する場合の処理動作を、図５に示すフローチャートに基づいて説明する。まず、マイクロコンピュータ２は、リセットを実行する（Ｓ１）。次に、マイクロコンピュータ２は、初期化処理を実行する（Ｓ２）。次に、マイクロコンピュータ２は、ＤＩＲ５のリセット端子ＲＥＳＥＴを、出力から入力に設定する（Ｓ３）。次に、マイクロコンピュータ２は、検出回路７による検出信号の割り込み許可を設定する（Ｓ４）。次に、マイクロコンピュータ２は、検出回路７が検出信号を供給しているか否かを判断する（Ｓ５）。
【００４６】
マイクロコンピュータ２は、検出回路７が検出信号を供給していないと判断している間は（Ｓ５：Ｎｏ）、Ｓ５の処理を繰り返し実行する。マイクロコンピュータ２は、検出回路７が検出信号を供給していると判断した場合（Ｓ５：Ｙｅｓ）、ＡＶレシーバー１を起動する（Ｓ６）。次に、マイクロコンピュータ２は、ＤＩＲ５のリセット端子ＲＥＳＥＴを、出力から入力に設定する（Ｓ７）。
【００４７】
以上説明したように、ＳＰＤＩＦ信号は、バイフェイズ信号であるため、有音を示す音声信号であるかどうかを判断することができない。本実施形態では、ＤＩＲ５は、ＳＰＤＩＦ信号を、Ｉ２Ｓ信号に変換する。Ｉ２Ｓ信号では、無音を示す音声信号は、ローレベルであるため、検出回路７は、ハイレベルを含む信号を検出することにより、Ｉ２Ｓ信号が有音を示す音声信号であることを検出し、検出信号を供給することができる。そして、マイクロコンピュータ２は、検出回路７が検出信号を供給する場合に、ＡＶレシーバー１を起動する。
【００４８】
このように、本実施形態によれば、ＳＰＤＩＦ信号が有音を示す音声信号である場合に、ＡＶレシーバー１を起動することができる。
【００４９】
また、本実施形態では、ＤＩＲ用電源６は、ＤＩＲ５の電源端子ＶＣＣに接続され、イネーブル端子ＥＮに検出回路４からの検出信号が供給された場合に、電源電圧をＤＩＲ５に供給する。従って、デジタル音声信号端子が接続された場合に、ＤＩＲ５に電源電圧を供給することができる。
【００５０】
また、本実施形態では、検出回路４からの検出信号は、ＤＩＲ５のリセット端子ＲＥＳＥＴに供給される。従って、例えば、ＤＩＲ５は、検出信号として、ハイレベルの信号がリセット端子ＲＥＳＥＴに供給されることにより、リセットが解除される。
【００５１】
また、本実施形態では、検出回路７を構成するｎｐｎ型のバイポーラトランジスタＱ１は、ベースに、Ｉ２Ｓ信号が入力される。また、バイポーラトランジスタＱ１は、コレクタが、抵抗Ｒ１を介して、電源ＶＣＣに接続されている。また、バイポーラトランジスタＱ１は、エミッタが、接地電位に接続されている。また、検出回路７は、出力が、抵抗Ｒ１とバイポーラトランジスタＱ１のコレクタとの間である。
【００５２】
ここで、Ｉ２Ｓ信号では、無音を示す音声信号は、ローレベルであり、有音を示す音声信号には、ハイレベルの信号が含まれる。バイポーラトランジスタＱ１は、ベースに、ハイレベルの信号が入力されることにより、オンの状態となり、検出回路７は、検出信号として、出力からローレベルの信号を供給する。このように、本実施形態によれば、バイポーラトランジスタを用いた簡易な構成の検出回路７により、有音を示す音声信号を検出することができる。
【００５３】
また、本実施形態では、検出回路４を構成するｎｐｎ型のバイポーラトランジスタＱ２は、ベースに、ＳＰＤＩＦ信号が入力される。また、バイポーラトランジスタＱ２は、エミッタが、接地電位に接続されている。また、バイポーラトランジスタＱ２は、コレクタが、バイポーラトランジスタＱ３のベースに接続されている。また、検出回路４を構成するｐｎｐ型のバイポーラトランジスタＱ３は、ベースが、バイポーラトランジスタＱ２のコレクタに接続されている。また、バイポーラトランジスタＱ３は、コレクタが、検出回路４の出力である。また、バイポーラトランジスタＱ３は、エミッタが、電源ＶＣＣに接続されている。
【００５４】
従って、デジタル音声信号端子が接続され、ＳＰＤＩＦ信号が入力されると、バイポーラトランジスタＱ２は、ベースの電圧が、エミッタの電圧に対して、ハイレベルの電位となり、オンの状態となる。これにより、バイポーラトランジスタＱ３は、ベースの電圧が、エミッタの電圧に対して、ローレベルの電位となり、オンの状態となる。このため、検出回路４は、検出信号として、出力からハイレベルの信号を供給する。このように、本実施形態によれば、バイポーラトランジスタを用いた簡易な構成の検出回路４により、デジタル音声信号端子が接続されたことを検出することができる。
【００５５】
（第２実施形態）
図６及び図７は、本発明の第２実施形態に係るＡＶレシーバーの構成を示すブロック図である。なお、以下、第１実施形態と重複する構成については説明を省略する。ＡＶレシーバー１は、マイクロコンピュータ２、受信回路３、検出回路４、ＤＩＲ５、ＤＩＲ用電源６、検出回路７、ＤＡＣ８を備える。
【００５６】
マイクロコンピュータ２は、検出回路４が検出信号を供給する場合に、ＤＩＲ５を起動する。また、マイクロコンピュータ２は、ＤＩＲ用電源６のイネーブル端子ＥＮに接続され、検出回路４が検出信号を供給する場合に、イネーブル端子ＥＮにイネーブル信号を供給する。また、マイクロコンピュータ２は、ＤＩＲ５のリセット端子ＲＥＳＥＴに接続され、検出回路４が検出信号を供給する場合に、リセット端子ＲＥＳＥＴにリセット信号を供給する。なお、第２実施形態においても、ＤＩＲ５は、複数の入力端子を有しており、ＳＰＤＩＦ信号は、ＤＩＲ５において、ＤＩＲ５のリセット解除後、有効になる初期に設定されるルート（入力端子ＩＮＰＵＴ）に入力される。
【００５７】
ＤＩＲ用電源６は、ＤＩＲ５の電源端子ＶＣＣに接続され、イネーブル端子ＥＮにイネーブル信号が供給された場合に、ＤＩＲ５に電源電圧を供給する。
【００５８】
以下、マイクロコンピュータ２がＡＶレシーバー１を起動する場合の処理動作を、図８に示すフローチャートに基づいて説明する。まず、マイクロコンピュータ２は、検出回路４が、デジタル音声信号端子が接続されたことを検出し、検出信号を供給しているか否かを判断する（Ｓ１１）。マイクロコンピュータ２は、検出回路４が検出信号を供給していないと判断している間は（Ｓ１１：Ｎｏ）、Ｓ１１の処理を繰り返し実行する。
【００５９】
マイクロコンピュータ２は、検出回路４が検出信号を供給していると判断した場合（Ｓ１１：Ｙｅｓ）、ＤＩＲ用電源６のイネーブル端子ＥＮにイネーブル信号を供給し、ＤＩＲ用電源６を起動する（Ｓ１２）。次に、マイクロコンピュータ２は、ＤＩＲ５のリセット端子ＲＥＳＥＴにリセット信号を供給する（Ｓ１３）。すなわち、マイクロコンピュータ２は、ＤＩＲ５のリセット端子ＲＥＳＥＴをローからハイに設定する。次に、マイクロコンピュータ２は、検出回路７による検出信号の割り込み許可を設定する（Ｓ１４）。次に、マイクロコンピュータ２は、検出回路７が検出信号を供給しているか否かを判断する（Ｓ１５）。
【００６０】
マイクロコンピュータ２は、検出回路７が検出信号を供給していないと判断している間は（Ｓ１５：Ｎｏ）、Ｓ１５の処理を繰り返し実行する。マイクロコンピュータ２は、検出回路７が検出信号を供給していると判断した場合（Ｓ１５：Ｙｅｓ）、ＡＶレシーバー１を起動する（Ｓ１６）。
【００６１】
以上説明したように、本実施形態では、ＤＩＲ用電源６は、ＤＩＲ５の電源端子ＶＣＣに接続され、イネーブル端子ＥＮにイネーブル信号が供給された場合に、ＤＩＲ５に電源電圧を供給する。従って、デジタル音声信号端子が接続された場合に、ＤＩＲ５に電源電圧を供給することができる。
【００６２】
また、本実施形態では、マイクロコンピュータ２は、ＤＩＲ５のリセット端子ＲＥＳＥＴに接続され、検出回路４が検出信号を供給する場合に、リセット端子ＲＥＳＥＴにリセット信号を供給する。従って、例えば、ＤＩＲ５は、リセット信号として、ハイレベルの信号がリセット端子ＲＥＳＥＴに供給されることにより、リセットが解除される。
【００６３】
（第３実施形態）
図９は、本発明の第３実施形態に係るＡＶレシーバーの構成を示すブロック図である。第２実施形態に係るＡＶレシーバー１と比較して、第３実施形態では、マイクロコンピュータ２が、ＤＩＲ５の制御端子ＣＯＮＴＲＯＬに接続されている構成が主に異なる。
【００６４】
ＤＩＲ５は、ＳＰＤＩＦ信号が入力される複数の入力端子ＩＮＰＵＴ  １〜Ｎを有する。ＳＰＤＩＦ信号は、複数の入力端子ＩＮＰＵＴ  １〜Ｎのうちのいずれか１つの入力端子ＩＮＰＵＴ  Ｘに入力される。マイクロコンピュータ２は、ＤＩＲ５のリセット解除後、制御端子ＣＯＮＴＲＯＬに制御信号を供給することにより、ＤＩＲ５の入力を任意の入力端子ＩＮＰＵＴ  Ｘに設定する。
【００６５】
図１０は、マイクロコンピュータ２がＡＶレシーバー１を起動する場合の処理動作を示すフローチャートである。図８に示すフローチャート（第２実施形態）と比較して、Ｓ２１の処理が追加されている点が異なる。Ｓ１１〜Ｓ１３の処理の後、マイクロコンピュータ２は、制御端子ＣＯＮＴＲＯＬに制御信号を供給することにより、ＤＩＲ５の入力を任意の入力端子ＩＮＰＵＴ  Ｘに設定する（Ｓ２１）。Ｓ２１の処理の後、マイクロコンピュータ２は、Ｓ１４〜Ｓ１６の処理を実行する。
【００６６】
以上説明したように、本実施形態では、マイクロコンピュータ２は、ＤＩＲ５のリセット解除後、制御端子ＣＯＮＴＲＯＬに制御信号を供給することにより、ＤＩＲ５の入力を任意の入力端子ＩＮＰＵＴ  Ｘに設定する。従って、任意の入力端子に、ＳＰＤＩＦ信号を入力することができる。本実施形態では、入力端子ＩＮＰＵＴ  ＸにＳＰＤＩＦ信号が入力されているが、他の入力端子にＳＰＤＩＦ信号を入力することも可能である。
【００６７】
以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。
【００６８】
上述の実施形態においては、音声処理装置として、ＡＶレシーバーを例示した。これに限らず、他の音声処理装置であってもよい。
【産業上の利用可能性】
【００６９】
本発明は、デジタル音声信号に音声信号処理を行う音声処理装置に好適に採用され得る。
【符号の説明】
【００７０】
１  ＡＶレシーバー（音声処理装置）
２  マイクロコンピュータ
３  受信回路
４  検出回路（第１検出回路）
５  ＤＩＲ（変換回路）
６  ＤＩＲ用電源（変換回路用電源）
７  検出回路（第２検出回路）
Ｑ１  バイポーラトランジスタ（第１バイポーラトランジスタ）
Ｑ２  バイポーラトランジスタ（第２バイポーラトランジスタ）
Ｑ３  バイポーラトランジスタ（第３バイポーラトランジスタ）
Ｒ１  抵抗
ＩＮＰＵＴ  １〜Ｎ  入力端子
【図１】
2017009921.tif 000003
【図２】
2017009921.tif 000004
【図３】
2017009921.tif 000005
【図４】
2017009921.tif 000006
【図５】
2017009921.tif 000007
【図６】
2017009921.tif 000008
【図７】
2017009921.tif 000009
【図８】
2017009921.tif 000010
【図９】
2017009921.tif 000011
【図１０】
2017009921.tif 000012
【図１１】
2017009921.tif 000013