(57)【要約】【課題】極めて小さいオフ電流のトランジスタを導通状態とする期間においてオン電流の増加を図ること、および駆動電圧を低減することで低消費電力化を図ること。【解決手段】メモリセルと、第１の回路と、第２の回路と、を有する。メモリセルは、第１のトランジスタを有する。第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有する。第１のゲート電極は、ワード線に接続される。第１のバックゲート電極は、バックゲート線に接続される。第１の回路は、第１のトランジスタの導通状態を制御する信号をワード線に与える。第２の回路は、第１のトランジスタの閾値電圧を制御する電圧をバックゲート線に与える。第２の回路は、第１のトランジスタの導通状態を制御する信号をワード線に与える期間において、バックゲート線を電気的に浮遊状態とする機能を有する。【選択図】図１
2017174489.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
第１の回路と、
第２の回路と、を有し、
前記メモリセルは、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、
前記第１のゲート電極は、第１の配線に電気的に接続され、
前記第１のバックゲート電極は、第２の配線に電気的に接続され、
前記第１の回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える機能を有し、
前記第２の回路は、前記第１のトランジスタの閾値電圧を制御する電圧を前記第２の配線に与える機能を有し、
前記第２の回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える期間において、前記第２の配線を電気的に浮遊状態とする機能を有することを特徴とする半導体装置。
【請求項２】
メモリセルと、
第１の回路と、
第２の回路と、を有し、
前記メモリセルは、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、
前記第１のゲート電極は、第１の配線に電気的に接続され、
前記第１のバックゲート電極は、第２の配線に電気的に接続され、
前記第１の回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える機能を有し、
前記第２の回路は、前記第１のトランジスタの閾値電圧を制御する電圧を前記第２の配線に与える機能を有し、
前記第２の回路は、第２のトランジスタを有し、
前記第２のトランジスタは、第２の半導体層と、第２のゲート電極とを有し、
前記第２のゲート電極は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続されることを特徴とする半導体装置。
【請求項３】
メモリセルと、
第１の回路と、
第２の回路と、を有し、
前記メモリセルは、第１のトランジスタを有し、
前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、
前記第１のゲート電極は、第１の配線に電気的に接続され、
前記第１のバックゲート電極は、第２の配線に電気的に接続され、
前記第１の回路は、前記第１のトランジスタの導通状態を制御する信号を前記第１の配線に与える機能を有し、
前記第２の回路は、前記第１のトランジスタの閾値電圧を制御する電圧を前記第２の配線に与える機能を有し、
前記第２の回路は、第２のトランジスタを有し、
前記第２のトランジスタは、第２の半導体層と、第２のゲート電極と、第２のバックゲート電極と、を有し、
前記第２のゲート電極に接続される配線は、前記第２のバックゲート電極に接続される配線と異なることを特徴とする半導体装置。
【請求項４】
請求項２または３において、
前記第２の半導体層は、酸化物半導体を有することを特徴とする半導体装置。
【請求項５】
請求項２乃至４のいずれか一において、
前記第１のトランジスタおよび前記第２のトランジスタは、ｎチャネル型のトランジスタであり、
前記第２のトランジスタの閾値電圧は、前記第１のゲート電極と前記第１のバックゲート電極とを同電位とした時の前記第１のトランジスタの閾値電圧よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の配線と前記第２の配線とは、第１の静電容量を有し、
前記第２の配線と、前記第１の配線以外の前記メモリセルに接続された配線および前記メモリセルが有する電極とは、第２の静電容量を有し、
前記第１の静電容量は、前記第２の静電容量の１．２倍以上であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記第１の配線が設けられる層は、前記第２の配線が設けられる層の上層に設けられ、
前記第１の配線と前記第２の配線とは、絶縁層を介して重なる領域を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一に記載の半導体装置と、
アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカのうち少なくとも一つと、
を有する電子機器。
【請求項９】
請求項１乃至７のいずれか一に記載の半導体装置を複数有し、
分離領域を有する半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、半導体ウエハ、および電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
【背景技術】
【０００４】
近年、チャネル形成領域に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタ（ＯＳトランジスタ）が注目されている。ＯＳトランジスタは、トランジスタを非導通状態とした際に流れるリーク電流（オフ電流）が極めて小さい。そのため、データの保持が可能な半導体装置への応用が検討されている（例えば、特許文献１を参照）。
【０００５】
ＯＳトランジスタは、オフ電流が極めて小さい状態を長い時間にわたって保持することが求められる。そのため、導通状態を制御するゲート電極の他に、バックゲート電極を設け、当該バックゲート電極に電圧を与えて閾値電圧を制御する構成が検討されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１１／０１４７７３７号明細書
【特許文献２】米国特許出願公開第２０１２／００５１１１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＯＳトランジスタにおいて、閾値電圧を制御するための電圧をバックゲート電極に印加する構成では、オフ電流が極めて小さい状態を保持できる。しかしながら当該構成では、トランジスタを導通状態とした際に流れる電流（オン電流）まで小さくなってしまう。そのため、ゲート電極の駆動電圧を高くしてオン電流を大きくする必要があり、結果として消費電力が低減できないといった問題が生じる。加えて、ゲート電極の駆動電圧を高くする構成では、トランジスタの電気的特性が変動してしまい、回路の信頼性が損なわれる虞がある。
【０００８】
本発明の一態様は、ＯＳトランジスタの極めて小さいオフ電流を保持する構成において、オン電流を大きくできる半導体装置等を提供することを課題の一つとする。または本発明の一態様は、ゲート電極の駆動電圧を低減して低消費電力化を図ることができる半導体装置等を提供することを課題の一つとする。または本発明の一態様は、トランジスタの電気的特性の変動を抑制し、回路の信頼性の向上を図ることができる半導体装置等を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一つとする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、メモリセルと、第１の回路と、第２の回路と、を有し、メモリセルは、第１のトランジスタを有し、第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、第１のゲート電極は、第１の配線に電気的に接続され、第１のバックゲート電極は、第２の配線に電気的に接続され、第１の回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える機能を有し、第２の回路は、第１のトランジスタの閾値電圧を制御する電圧を第２の配線に与える機能を有し、第２の回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える期間において、第２の配線を電気的に浮遊状態とする機能を有する半導体装置である。
【００１１】
本発明の一態様は、メモリセルと、第１の回路と、第２の回路と、を有し、メモリセルは、第１のトランジスタを有し、第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、第１のゲート電極は、第１の配線に電気的に接続され、第１のバックゲート電極は、第２の配線に電気的に接続され、第１の回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える機能を有し、第２の回路は、第１のトランジスタの閾値電圧を制御する電圧を第２の配線に与える機能を有し、第２の回路は、第２のトランジスタを有し、第２のトランジスタは、第２の半導体層と、第２のゲート電極とを有し、第２のゲート電極は、第２のトランジスタのソース又はドレインの一方に電気的に接続される半導体装置である。
【００１２】
本発明の一態様は、メモリセルと、第１の回路と、第２の回路と、を有し、メモリセルは、第１のトランジスタを有し、第１のトランジスタは、第１の半導体層と、第１のゲート電極と、第１のバックゲート電極とを有し、第１のゲート電極は、第１の配線に電気的に接続され、第１のバックゲート電極は、第２の配線に電気的に接続され、第１の回路は、第１のトランジスタの導通状態を制御する信号を第１の配線に与える機能を有し、第２の回路は、第１のトランジスタの閾値電圧を制御する電圧を第２の配線に与える機能を有し、第２の回路は、第２のトランジスタを有し、第２のトランジスタは、第２の半導体層と、第２のゲート電極と、第２のバックゲート電極と、を有し、第２のゲート電極に接続される配線は、第２のバックゲート電極に接続される配線と異なる半導体装置である。
【００１３】
本発明の一態様において、第２の半導体層は、酸化物半導体を有する半導体装置が好ましい。
【００１４】
本発明の一態様において、第１のトランジスタおよび第２のトランジスタは、ｎチャネル型のトランジスタであり、第２のトランジスタの閾値電圧は、第１のゲート電極と第１のバックゲート電極とを同電位とした時の第１のトランジスタの閾値電圧よりも大きい半導体装置が好ましい。
【００１５】
本発明の一態様において、第１の配線と第２の配線とは、第１の静電容量を有し、第２の配線と、第１の配線以外のメモリセルに接続された配線およびメモリセルが有する電極とは、第２の静電容量を有し、第１の静電容量は、第２の静電容量の１．２倍以上である半導体装置が好ましい。
【００１６】
本発明の一態様において、第１の配線が設けられる層は、第２の配線が設けられる層の上層に設けられ、第１の配線と第２の配線とは、絶縁層を介して重なる領域を有する半導体装置が好ましい。
【００１７】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
【発明の効果】
【００１８】
本発明の一態様により、ＯＳトランジスタの極めて小さいオフ電流を保持する構成において、オン電流を大きくできる半導体装置等を提供することができる。または本発明の一態様により、ゲート電極の駆動電圧を低減して低消費電力化を図ることができる半導体装置等を提供することができる。または本発明の一態様は、トランジスタの電気的特性の変動を抑制し、回路の信頼性の向上を図ることができる半導体装置等を提供することができる。または、本発明の一態様により、新規な半導体装置等を提供することができる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】半導体装置の構成および動作を説明する図。
【図２】半導体装置の構成を説明する図。
【図３】半導体装置の動作を説明する図。
【図４】半導体装置の動作を説明する図。
【図５】半導体装置の動作を説明する図。
【図６】半導体装置の動作を説明する図。
【図７】半導体装置の構成を説明する図。
【図８】半導体装置の構成を説明する図。
【図９】半導体装置の構成を説明する図。
【図１０】半導体装置の構成を説明する図。
【図１１】半導体装置の構成を説明する図。
【図１２】半導体装置の構成を説明する図。
【図１３】半導体装置の構成を説明する図。
【図１４】半導体装置および該半導体装置の電気特性を示す図。
【図１５】トランジスタを示す図。
【図１６】トランジスタを示す図。
【図１７】トランジスタのエネルギーバンド構造を示す図。
【図１８】トランジスタのエネルギーバンド構造を示す図。
【図１９】酸化物の原子数比の範囲を説明する図。
【図２０】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２１】半導体ウエハおよび電子部品の構成を説明する図。
【図２２】電子機器の構成例を示す図。
【図２３】半導体装置の構成を説明する図。
【発明を実施するための形態】
【００２１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２３】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２４】
（実施の形態１）
本発明の一態様の半導体装置の構成および動作について、図１乃至１３を用いて説明する。なお本発明の一態様の半導体装置は、データを一定期間保持することができる記憶装置としての機能を有する。
【００２５】
＜半導体装置の構成と動作＞
図１（Ａ）に示す半導体装置１０は、メモリセルアレイ１１（図中、Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）、周辺回路１２（図中、Ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔｓ）、および電圧保持回路１３（図中、ＶＢＧ  Ｒｅｔｅｎｔｉｏｎ  Ｃｉｒｃｕｉｔ）を有する。
【００２６】
メモリセルアレイ１１は、一例として、２行２列の４つのメモリセルＭＣ（ＭＣ１＿１、ＭＣ１＿２、ＭＣ２＿１、ＭＣ２＿２）を有する。メモリセルＭＣの数は４つに限らずそれ以上であってもよい。
【００２７】
メモリセルＭＣ１＿１は、トランジスタＭ１＿１を有する。メモリセルＭＣ１＿１は、データに対応する電圧（データ電圧）を保持する。データ電圧は、例えば、データ”１”であればハイレベルの電圧、データ”０”であればローレベルの電圧である。メモリセルＭＣ１＿１は、データ電圧を保持するための容量素子ＣＳを有する。データ電圧は、トランジスタＭ１＿１と容量素子ＣＳとの間のノードＳＮ１＿１に保持される。
【００２８】
同様にメモリセルＭＣ１＿２、ＭＣ２＿１およびＭＣ２＿２は、それぞれトランジスタＭ１＿２、Ｍ２＿１、およびＭ２＿２を有する。メモリセルＭＣ１＿２、ＭＣ２＿１およびＭＣ２＿２は、それぞれ、データ電圧を保持するための容量素子ＣＳを有する。データ電圧は、メモリセルＭＣ１＿２、ＭＣ２＿１およびＭＣ２＿２のノードＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２に保持される。
【００２９】
トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、それぞれゲート電極およびバックゲート電極を有する。トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、チャネルが形成される半導体層に酸化物半導体（ＯＳ）を用いることが好ましい。ＯＳをチャネルが形成される半導体層に用いたトランジスタをＯＳトランジスタともいう。なお、以下の説明において、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、ｎチャネル型のトランジスタであるとして説明を行うが、ｐチャネル型のトランジスタとしてもよい。
【００３０】
ＯＳトランジスタは、非導通時に流れるリーク電流（オフ電流）が極めて小さい。そのため、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とすることで、ノードＳＮ１＿１、ＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２に書き込まれたデータ電圧に応じた電荷を保持し続けることができる。
【００３１】
２行２列のメモリセルＭＣは、一例として、ワード線ＷＬ（ＷＬ＿１、ＷＬ＿２）に与えるワード信号によってノードＳＮ１＿１、ＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２へのデータ電圧の書き込みが制御される。
【００３２】
ワード線ＷＬ＿１は、トランジスタＭ１＿１、およびＭ１＿２のゲート電極に接続される。ワード線ＷＬ＿２は、トランジスタＭ２＿１、およびＭ２＿２のゲート電極に接続される。ワード信号は、ハイレベルの電圧（ＶＨ）とすることによってトランジスタＭ１＿１およびＭ１＿２、またはトランジスタＭ２＿１およびＭ２＿２を導通状態とする。ワード信号は、ローレベルの電圧（ＶＬ）とすることによってトランジスタＭ１＿１およびＭ１＿２、またはトランジスタＭ２＿１およびＭ２＿２を非導通状態とする。
【００３３】
２行２列のメモリセルＭＣは、一例として、ビット線ＢＬ（ＢＬ＿１、ＢＬ＿２）にデータ電圧を与える。データ電圧は、各行のワード線ＷＬに与えるワード信号の制御によって、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を介して、ノードＳＮ１＿１、ＳＮ１＿２、ＳＮ２＿１、およびＳＮ２＿２に書き込まれる。
【００３４】
ビット線ＢＬ＿１は、トランジスタＭ１＿１およびＭ２＿１のソースまたはドレインの一方に接続される。ビット線ＢＬ＿２は、トランジスタＭ１＿２およびＭ２＿２のソースまたはドレインの一方に接続される。
【００３５】
２行２列のメモリセルＭＣは、一例として、バックゲート線ＢＧＬ（ＢＧＬ＿１、ＢＧＬ＿２）に与えるバックゲート電圧（ＶＢＧ）によってトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２の閾値電圧が制御される。
【００３６】
バックゲート電圧は、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２の閾値電圧をプラスシフトまたはマイナスシフトさせることができる電圧である。例えば、閾値電圧をプラスシフトさせる場合バックゲート電圧は、基準となる電圧（０Ｖ）よりも小さい電圧である。当該構成とすることで、ワード信号のローレベルの電圧をより小さい電圧にすることなく、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とすることができる。そのため、ワード信号の振幅電圧を小さくでき、低消費電力化を図ることができる。
【００３７】
バックゲート線ＢＧＬ＿１は、トランジスタＭ１＿１、およびＭ１＿２のバックゲート電極に接続される。バックゲート線ＢＧＬ＿２は、トランジスタＭ２＿１、およびＭ２＿２のバックゲート電極に接続される。
【００３８】
周辺回路１２は、ワード線ＷＬ＿１、ＷＬ＿２にワード信号を与える機能を有する。周辺回路１２は、ビット線ＢＬ＿１、ＢＬ＿２にデータ電圧を与える機能を有する。周辺回路１２は、ワード線駆動回路およびビット線駆動回路といった複数の回路で構成される。周辺回路１２は、メモリセルＭＣとの間でデータ電圧の書き込みおよび読み出しを行う期間において、ワード信号およびデータ電圧を出力し、それ以外の期間は、ワード信号をローレベルの電圧として、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２が非導通状態となるようにする。
【００３９】
電圧保持回路１３は、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２にバックゲート電圧を与える機能を有する。電圧保持回路１３は、周辺回路１２がメモリセルＭＣとの間でデータ電圧の書き込みおよび読み出しを行う期間において、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２を電気的に浮遊状態（フローティング）とする機能を有する。
【００４０】
バックゲート線ＢＧＬ＿１、ＢＧＬ＿２にバックゲート電圧を常時与え続ける場合、上述したように、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２の閾値電圧をプラスシフトさせることができる。閾値電圧がプラスシフトすることで、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とする際のワード信号の電圧を小さくできるものの、導通状態とする場合にトランジスタを流れる電流（オン電流）が低下する。その分、トランジスタを導通状態とするためのワード信号の電圧を高くする必要があり、十分な低消費電力化が図れない虞がある。
【００４１】
本発明の一態様では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２にバックゲート電圧を常時与え続けるのではなく、少なくとも周辺回路１２がメモリセルＭＣとの間でデータ電圧の書き込みおよび読み出しを行う期間において、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２を電気的に浮遊状態（フローティング）とする構成とする。当該構成とすることによって、ワード線ＷＬとバックゲート線との容量結合によって、ワード信号をハイレベルの電圧とする期間のみ、バックゲート線ＢＧＬの電圧を上昇させる構成とする。当該構成とすることで、ワード信号のハイレベルの電圧をより小さい電圧としてもトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を導通状態とした際のオン電流を大きくできるとともに、ワード信号の振幅電圧を小さくできるため低消費電力化を図ることができる。
【００４２】
加えて本発明の一態様では、バックゲート線ＢＧＬ＿１とバックゲート線ＢＧＬ＿２とを別々に電気的に浮遊状態とする。つまりバックゲート線ＢＧＬ＿１およびバックゲート線ＢＧＬ＿２は、共に電気的に浮遊状態となるが、ワード線ＷＬ＿１のワード信号をハイレベルとしてバックゲート線ＢＧＬ＿１を容量結合によって電圧を上昇させる際、ワード線ＷＬ＿２のワード信号をローレベルとする場合バックゲート線ＢＧＬ＿２に容量結合による電圧の上昇を小さくし、最初に与えたバックゲート電圧の変動を抑制することができる。当該構成とすることで、ワード信号をハイレベルの電圧とするトランジスタのオン電流の低下の抑制と、ワード信号をローレベルの電圧とするトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００４３】
次いで図１（Ｂ）では、図１（Ａ）に示す半導体装置１０の動作について説明する。図１（Ｂ）では、期間Ｐ１と期間Ｐ２におけるワード線ＷＬ＿１のワード信号、ワード線ＷＬ＿２のワード信号、バックゲート線ＢＧＬ＿１の電圧、およびバックゲート線ＢＧＬ＿２の電圧、の時間変化を図示している。図１（Ｂ）では、説明のため、時刻Ｔ１乃至Ｔ７を図示している。
【００４４】
なお期間Ｐ１は、バックゲート線のバックゲート電圧を設定する期間に相当する。期間Ｐ２は、データ電圧の書き込みまたは読み出しを行うために、ワード線にワード信号を与える期間に相当する。
【００４５】
図１（Ｂ）では、ワード線ＷＬ＿１、ＷＬ＿２のワード信号のハイレベルの電圧をＶＨと図示している。ＶＨは、基準となる電圧０Ｖより大きい電圧であることが好ましく、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を導通状態とする電圧である。図１（Ｂ）では、ワード線ＷＬ＿１、ＷＬ＿２のワード信号のローレベルの電圧をＶＬと図示している。ＶＬは、基準となる電圧０Ｖ以下の電圧であることが好ましく、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を非導通状態とする電圧である。
【００４６】
図１（Ｂ）では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２のバックゲート電圧をＶＢＧと図示している。ＶＢＧは、基準となる電圧０Ｖより小さく、ＶＬよりも小さいことが好ましい。ＶＢＧをＶＬより小さく設定することで、トランジスタの閾値電圧のマイナスシフトを確実に防ぎ、オフ電流が極めて小さい状態を維持することができる。
【００４７】
図１（Ｂ）の期間Ｐ１では、時刻Ｔ１で、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧を基準となる電圧０ＶからＶＢＧに設定する。期間Ｐ１では、ワード線ＷＬ＿１、ＷＬ＿２は、ローレベルの電圧に設定しておく。
【００４８】
図１（Ｂ）の期間Ｐ１では、時刻Ｔ２で、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに維持する。トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、バックゲート電極の電圧がＶＢＧとなる。そのため、閾値電圧がプラスシフトし、オフ電流が極めて小さい状態となる。
【００４９】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ３で、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。期間Ｐ２では、データ電圧の書き込みまたは読み出しを行うために、ワード線ＷＬ＿１、ＷＬ＿２をＶＨまたはＶＬとする。時刻Ｔ３において、ワード線ＷＬ＿１、ＷＬ＿２共にＶＬであり、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は非導通状態である。なおトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、バックゲート電極の電圧をＶＢＧとした状態で電気的に浮遊状態としている。バックゲート電極に与えたＶＢＧに応じた電荷が保持されるため、閾値電圧がプラスシフトし、オフ電流が極めて小さい状態が維持される。
【００５０】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ４で、１行目のワード線ＷＬ＿１に接続されたメモリセルＭＣ１＿１、ＭＣ１＿２へのデータ電圧の書き込みまたは読み出しを行うために、ワード線ＷＬ＿１をＶＨ、ワード線ＷＬ＿２をＶＬとする。トランジスタＭ１＿１およびＭ１＿２は導通状態、トランジスタＭ２＿１およびＭ２＿２は非導通状態となる。
【００５１】
上述したように、図１（Ｂ）の期間Ｐ２では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ４で、トランジスタＭ１＿１およびＭ１＿２を導通状態とすること、すなわちワード線ＷＬ＿１をＶＬからＶＨに昇圧することによって、ワード線ＷＬ＿１とバックゲート線ＢＧＬ＿１との容量結合でバックゲート線ＢＧＬ＿１の電圧を上昇させることができる。
【００５２】
当該構成とすることで、ワード線ＷＬ＿１のＶＨをより小さい電圧としてもトランジスタＭ１＿１およびＭ１＿２を導通状態とした際のオン電流を大きくできる。加えて、ＶＨを小さくすることでワード線ＷＬ＿１に与えるワード信号の振幅電圧を小さくできるため低消費電力化を図ることができる。加えて、トランジスタの電気的特性の変動を抑制し、回路の信頼性の向上を図ることができる。
【００５３】
加えて図１（Ｂ）の期間Ｐ２では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ４で、トランジスタＭ２＿１およびＭ２＿２を非導通状態とすること、すなわちワード線ＷＬ＿２をＶＬに維持することによって、バックゲート線ＢＧＬ＿２の電圧の変動を抑制することができる。
【００５４】
当該構成は、バックゲート線ＢＧＬ＿１とバックゲート線ＢＧＬ＿２とを別々に電気的に浮遊状態とすることで実現できる。つまり、バックゲート線ＢＧＬ＿１とバックゲート線ＢＧＬ＿２とは、スイッチまたはトランジスタ等を介して電気的に接続することで、個別に電気的な浮遊状態を実現できる。当該構成とすることで、ワード線ＷＬ＿１をＶＨとしてバックゲート線ＢＧＬ＿１を昇圧することによるトランジスタのオン電流の低下の抑制と、ワード線ＷＬ＿２をＶＬとしてバックゲート線ＢＧＬ＿２をＶＢＧとすることによるトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００５５】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ５で、時刻Ｔ３と同じ状態となる。つまりワード線ＷＬ＿１、ＷＬ＿２共にＶＬであり、トランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は非導通状態である。なお前述の時刻Ｔ４でのバックゲート線ＢＧＬ＿１の電圧は、時刻Ｔ５でワード線ＷＬ＿１をＶＨからＶＬに降圧するのにあわせて降圧する。この降圧は、ワード線ＷＬ＿１とバックゲート線ＢＧＬ＿１との間の容量結合で降圧によるものである。降圧の結果、バックゲート線ＢＧＬ＿１の電圧は、元のＶＢＧとなっている。そのためトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２は、バックゲート電極の電圧をＶＢＧとした状態で電気的に浮遊状態となる。なおバックゲート線ＢＧＬ＿１の電圧は、ワード線ＷＬ＿１以外のビット線ＢＬまたはノードＳＮ等の電圧の変動によって、変動する場合があり得る。
【００５６】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ６で、２行目のワード線ＷＬ＿２に接続されたメモリセルＭＣ２＿１、ＭＣ２＿２へのデータ電圧の書き込みまたは読み出しを行うために、ワード線ＷＬ＿１をＶＬ、ワード線ＷＬ＿２をＶＨとする。トランジスタＭ１＿１およびＭ１＿２は非導通状態、トランジスタＭ２＿１およびＭ２＿２は導通状態となる。
【００５７】
上述したように、図１（Ｂ）の期間Ｐ２では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ６で、トランジスタＭ２＿１およびＭ２＿２を導通状態とすること、すなわちワード線ＷＬ＿２をＶＬからＶＨに昇圧することによって、ワード線ＷＬ＿２とバックゲート線ＢＧＬ＿２との容量結合でバックゲート線ＢＧＬ＿２の電圧を上昇させることができる。
【００５８】
当該構成とすることで、ワード線ＷＬ＿２のＶＨをより小さい電圧としてもトランジスタＭ２＿１およびＭ２＿２を導通状態とした際のオン電流を大きくできる。加えて、ＶＨを小さくすることでワード線ＷＬ＿２に与えるワード信号の振幅電圧を小さくできるため低消費電力化を図ることができる。
【００５９】
加えて図１（Ｂ）の期間Ｐ２では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２の電圧をＶＢＧに設定した状態で電気的に浮遊状態とする。そのため時刻Ｔ６で、トランジスタＭ１＿１およびＭ１＿２を非導通状態とすること、すなわちワード線ＷＬ＿１をＶＬに維持することによって、バックゲート線ＢＧＬ＿１の電圧の変動を抑制することができる。
【００６０】
当該構成は、バックゲート線ＢＧＬ＿１とバックゲート線ＢＧＬ＿２とを別々に電気的に浮遊状態とすることで実現できる。つまり、バックゲート線ＢＧＬ＿１とバックゲート線ＢＧＬ＿２とは、スイッチまたはトランジスタ等を介して電気的に接続することで、個別に電気的な浮遊状態を実現できる。当該構成とすることで、ワード線ＷＬ＿２をＶＨとしてバックゲート線ＢＧＬ＿２を昇圧することによるトランジスタのオン電流の低下の抑制と、ワード線ＷＬ＿１をＶＬとしてバックゲート線ＢＧＬ＿１をＶＢＧとすることによるトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００６１】
図１（Ｂ）の期間Ｐ２では、時刻Ｔ７で、時刻Ｔ３、Ｔ５と同じ状態となる。
【００６２】
図２（Ａ）、（Ｂ）には、図１（Ｂ）で説明した動作を実現可能な電圧保持回路１３の構成例を図示している。図２（Ａ）、（Ｂ）では、２行ｎ列のメモリセルＭＣが有するトランジスタＭ１＿１乃至Ｍ１＿ｎ、およびＭ２＿１乃至Ｍ２＿ｎを図示している。トランジスタＭ１＿１乃至Ｍ１＿ｎのゲート電極は、ワード線ＷＬ＿１に接続される。トランジスタＭ１＿１乃至Ｍ１＿ｎのバックゲート電極は、バックゲート線ＢＧＬ＿１に接続される。トランジスタＭ２＿１乃至Ｍ２＿ｎのゲート電極は、ワード線ＷＬ＿２に接続される。トランジスタＭ２＿１乃至Ｍ２＿ｎのバックゲート電極は、バックゲート線ＢＧＬ＿２に接続される。
【００６３】
図２（Ａ）に示す電圧保持回路１３は、トランジスタＲＭ１、トランジスタＲＭ２、トランジスタＲＭ、容量素子ＣＶＲ、および電圧生成回路１４を有する。なお図２（Ａ）において、トランジスタＲＭ１、トランジスタＲＭ２、トランジスタＲＭおよび容量素子ＣＶＲが接続されるノードを、ノードＮＶＲと図示している。
【００６４】
図２（Ａ）に示す電圧生成回路１４は、メモリセルＭＣが有するトランジスタの閾値電圧を制御できるＶＢＧを生成する回路である。ＶＢＧは、例えば、基準となる電圧（０Ｖ）を降圧して生成すればよい。
【００６５】
図２（Ａ）に示すトランジスタＲＭは、電圧生成回路１４で生成されたＶＢＧをノードＮＶＲに与え、その後電圧生成回路１４による電圧の生成を停止してもノードＮＶＲのＶＢＧを保持することができるトランジスタである。トランジスタＲＭは、ＯＳトランジスタであることが好ましい。トランジスタＲＭは、メモリセルＭＣが有するトランジスタよりも閾値電圧が大きいことが好ましい。トランジスタＲＭは、メモリセルＭＣが有するトランジスタよりもオン電流およびオフ電流を共に小さくすることで、ノードＮＶＲのＶＢＧを保持しやすくできるため好ましい。トランジスタＲＭのゲートは、トランジスタＲＭのソースまたはドレインの一方と接続する。図２（Ａ）に示す構成とすることで、トランジスタＲＭはダイオードとして機能し、外部からの制御信号によらずノードＮＶＲのＶＢＧを保持することができる。
【００６６】
図２（Ａ）に示すトランジスタＲＭ１、ＲＭ２は、ノードＮＶＲに保持されたＶＢＧをバックゲート線ＢＧＬ＿１およびＢＧＬ＿２に与え、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２がＶＢＧに設定された後はバックゲート線ＢＧＬ＿１およびＢＧＬ＿２を電気的に浮遊状態とすることができるトランジスタである。トランジスタＲＭ１、ＲＭ２は、ＯＳトランジスタであることが好ましい。トランジスタＲＭ１、ＲＭ２は、トランジスタＲＭと同様に、メモリセルＭＣが有するトランジスタよりも閾値電圧が大きいことが好ましい。トランジスタＲＭ１、ＲＭ２は、トランジスタＲＭと同様に、メモリセルＭＣが有するトランジスタよりもオン電流およびオフ電流を共に小さくすることで、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２のＶＢＧを保持しやすくできるため好ましい。トランジスタＲＭ１、ＲＭ２は、ゲートとソースまたはドレインの一方とを接続する。図２（Ａ）に示す構成とすることで、トランジスタＲＭ１、ＲＭ２はダイオードとして機能し、外部からの制御信号によらずＲＭ１、ＲＭ２のＶＢＧを保持するとともに、ノードＮＶＲとバックゲート線ＢＧＬ＿１およびＢＧＬ＿２とが等電位の場合は、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２を電気的に浮遊状態とすることができる。
【００６７】
図２（Ａ）で示したトランジスタＲＭ、ＲＭ１およびＲＭ２は、スイッチに置き換えることが可能である。この場合の回路構成を図２（Ｂ）に示す。図２（Ｂ）に示す電圧保持回路１３は、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ、容量素子ＣＶＲ、および電圧生成回路１４を有する。なお図２（Ｂ）において、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷおよび容量素子ＣＶＲが接続されるノードを、ノードＮＶＲと図示している。図２（Ｂ）は、各スイッチを制御して、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２をＶＢＧに設定し、その後電気的に浮遊状態とすることで、図１（Ｂ）で説明した動作を実現することができる。
【００６８】
図２（Ａ）に示す電圧保持回路１３の動作およびバックゲート線ＢＧＬ＿１およびＢＧＬ＿２の状態について図３乃至６を参照して説明する。図３（Ａ）の状態は、図１（Ｂ）の時刻Ｔ１に対応する。図３（Ｂ）の状態は、図１（Ｂ）の時刻Ｔ２に対応する。図４（Ａ）の状態は、図１（Ｂ）の時刻Ｔ３に対応する。図４（Ｂ）の状態は、図１（Ｂ）の時刻Ｔ４に対応する。図５（Ａ）の状態は、図１（Ｂ）の時刻Ｔ５に対応する。図５（Ｂ）の状態は、図１（Ｂ）の時刻Ｔ６に対応する。図６の状態は、図１（Ｂ）の時刻Ｔ７に対応する。
【００６９】
図３（Ａ）では、電圧生成回路１４でＶＢＧを生成する。なお初期状態において、ノードＮＶＲ、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２は基準となる電圧（０Ｖ）としている。
【００７０】
図３（Ｂ）では、電圧生成回路１４とノードＮＶＲとの間で電位差が生じるため、トランジスタＲＭに電流が流れる。その結果、ノードＮＶＲの電圧がＶＢＧとなる。同様に、バックゲート線ＢＬ＿１とノードＮＶＲとの間で電位差が生じるため、トランジスタＲＭ１に電流が流れる。その結果、バックゲート線ＢＧＬ＿１の電圧がＶＢＧとなる。同様に、バックゲート線ＢＬ＿２とノードＮＶＲとの間で電位差が生じるため、トランジスタＲＭ２に電流が流れる。その結果、バックゲート線ＢＧＬ＿２の電圧がＶＢＧとなる。なお実際には、トランジスタＲＭ、ＲＭ１、およびＲＭ２の閾値電圧だけ低下した電圧が、ノードＮＶＲ、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２に与えられるが、以下の説明では閾値電圧が小さいものとして省略している。
【００７１】
図４（Ａ）では、電圧生成回路１４によるＶＢＧの生成を停止する。その結果、電圧生成回路１４とトランジスタＲＭとの間の電圧は、基準となる電圧（０Ｖ）となる。ノードＮＶＲのＶＢＧは、基準となる電圧（０Ｖ）より小さい。ダイオードとして機能するトランジスタは非導通状態となる。ノードＮＶＲは、電気的に浮遊状態となる。トランジスタＲＭはオフ電流が極めて小さい。そのため、ノードＮＶＲのＶＢＧは、長時間保持することができる。バックゲート線ＢＧＬ＿１のＶＢＧは、ノードＮＶＲのＶＢＧと等電位となる。ダイオードとして機能するトランジスタは非導通状態となる。バックゲート線ＢＧＬ＿１は、電気的に浮遊状態となる。またトランジスタＲＭ１はオフ電流が極めて少ない。そのため、バックゲート線ＢＧＬ＿１のＶＢＧは、長時間保持することができる。
【００７２】
図４（Ｂ）では、ワード線ＷＬ＿１をＶＨ、ワード線ＷＬ＿２をＶＬとする。バックゲート線ＢＧＬ＿１の電圧は、電気的に浮遊状態であるため、容量結合によってＶＢＧからΔＶ上昇する。バックゲート線ＢＧＬ＿２の電圧は、電気的に浮遊状態であるものの、ワード線ＷＬ＿１とバックゲート線ＢＧＬ＿２との間に生じる容量結合が小さいため、ＶＢＧのままとなる。なおバックゲート線ＢＧＬ＿２の電圧は、ワード線ＷＬ＿２以外のビット線ＢＬまたはノードＳＮ等の電圧の変動によって、変動する場合があり得る。
【００７３】
図５（Ａ）では、ワード線ＷＬ＿１をＶＬ、ワード線ＷＬ＿２をＶＬとする。バックゲート線ＢＧＬ＿１の電圧は、電気的に浮遊状態であるため、ワード線ＷＬ＿１をＶＬに戻すことでＶＢＧとなる。
【００７４】
図５（Ｂ）では、ワード線ＷＬ＿１をＶＬ、ワード線ＷＬ＿２をＶＨとする。バックゲート線ＢＧＬ＿２の電圧は、電気的に浮遊状態であるため、容量結合によってＶＢＧからΔＶ上昇する。バックゲート線ＢＧＬ＿１の電圧は、電気的に浮遊状態であるものの、ワード線ＷＬ＿２とバックゲート線ＢＧＬ＿１との間に生じる容量結合が小さいため、ＶＢＧのままとなる。なおバックゲート線ＢＧＬ＿１の電圧は、ワード線ＷＬ＿１以外のビット線ＢＬまたはノードＳＮ等の電圧の変動によって、変動する場合があり得る。
【００７５】
図６では、ワード線ＷＬ＿１をＶＬ、ワード線ＷＬ＿２をＶＬとする。バックゲート線ＢＧＬ＿２の電圧は、電気的に浮遊状態であるため、ワード線ＷＬ＿２をＶＬに戻すことでＶＢＧとなる。
【００７６】
以上説明したように本発明の一態様では、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２にバックゲート電圧を常時与え続けるのではなく、周辺回路１２がメモリセルＭＣとの間でデータ電圧の書き込みおよび読み出しを行う期間において、バックゲート線ＢＧＬ＿１、ＢＧＬ＿２を電気的に浮遊状態（フローティング）とする構成とする。当該構成とすることによって、ワード線ＷＬとバックゲート線との容量結合によって、ワード信号をハイレベルの電圧とする期間のみ、バックゲート線ＢＧＬの電圧を上昇させる構成とする。当該構成とすることで、ワード信号のハイレベルの電圧をより小さい電圧としてもトランジスタＭ１＿１、Ｍ１＿２、Ｍ２＿１、およびＭ２＿２を導通状態とした際のオン電流を大きくできるとともに、ワード信号の振幅電圧を小さくできるため低消費電力化を図ることができる。
【００７７】
加えて本発明の一態様では、バックゲート線ＢＧＬ＿１とバックゲート線ＢＧＬ＿２とを別々に電気的に浮遊状態とする。つまりバックゲート線ＢＧＬ＿１およびバックゲート線ＢＧＬ＿２は、共に電気的に浮遊状態となるが、ワード線ＷＬ＿１のワード信号をハイレベルとしてバックゲート線ＢＧＬ＿１を容量結合によって電圧を上昇させる際、ワード線ＷＬ＿２のワード信号をローレベルとする場合バックゲート線ＢＧＬ＿２に容量結合による電圧の上昇は生じず、最初に与えたバックゲート電圧のままとすることができる。当該構成とすることで、ワード信号をハイレベルの電圧とするトランジスタのオン電流の低下の抑制と、ワード信号をローレベルの電圧とするトランジスタのオフ電流の極めて小さい状態での維持との、両立を図ることができる。
【００７８】
＜変形例＞
上述した図１乃至図６で説明した構成の変形例について図７乃至図１０を参照して説明する。
【００７９】
図２（Ａ）で示したバックゲート線ＢＧＬ＿１およびＢＧＬ＿２は、一旦与えた電圧を保持しやすいように容量素子によって大きい静電容量を有することが好ましい。一方で、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２に大きい容量（静電容量）があると、ワード線とバックゲート線との間の容量結合によってバックゲート線の電圧が十分昇圧しない虞がある。そのため、バックゲート線ＢＧＬ＿１およびＢＧＬ＿２の電圧を保持するための容量素子ＣＶＲは、トランジスタＲＭ１、ＲＭ２を介して接続されたノードＮＶＲに設ける構成が好ましい。
【００８０】
ワード線とバックゲート線との間の容量結合によってバックゲート線を昇圧させるためには、電気的に浮遊状態となるバックゲート線の寄生容量を低減しておくことが好ましい。バックゲート線の寄生容量とワード線とバックゲート線との間の容量とについて、図７（Ａ）、（Ｂ）を用いて説明する。
【００８１】
図７（Ａ）に図示するようにバックゲート線ＢＧＬ＿１は、ワード線ＷＬ＿１との間の容量ＣＷＬ−ＢＧＬの他、ビット線ＢＬ＿１乃至ＢＬ＿ｎとの間の容量ＣＢＬ−ＢＧＬ、ノードＳＮとの間の容量ＣＳＮ−ＢＧＬ、およびその他の配線ＯＬ（隣接しないＢＬまたはＷＬなどのその他の配線）との間の容量ＣＯＬ−ＢＧＬを有する。
【００８２】
図７（Ｂ）は、前述のバックゲート線ＢＧＬに付加する容量ＣＷＬ−ＢＧＬ、容量ＣＢＬ−ＢＧＬ、容量ＣＳＮ−ＢＧＬ、および容量ＣＯＬ−ＢＧＬを有する等価回路図である。ワード線ＷＬの電圧の変化に応じて、電気的に浮遊状態となるバックゲート線ＢＧＬの電圧を変化させるためには、容量ＣＷＬ−ＢＧＬを、容量ＣＢＬ−ＢＧＬ、容量ＣＳＮ−ＢＧＬ、およびＣＯＬ−ＢＧＬと比べて大きくする構成が好ましい。具体的には、容量ＣＷＬ−ＢＧＬは、容量ＣＢＬ−ＢＧＬ、容量ＣＳＮ−ＢＧＬ、および容量ＣＯＬ−ＢＧＬを併せた容量の１．２倍以上であることが好ましい。
【００８３】
容量ＣＷＬ−ＢＧＬを大きくとるには、ワード線ＷＬとバックゲート線ＢＧＬの間の容量が増えるように設計する。一例について図８（Ａ）乃至（Ｄ）、および図９を用いて説明する。
【００８４】
図８（Ａ）に図示するように、メモリセルＭＣが有するトランジスタＭ１を設ける層３１（図中、Ｔｒａｎｓｉｓｔｏｒ  Ｌａｙｅｒ）上に、ワード線ＷＬおよびバックゲート線ＢＧＬを有する層３２（図中、ＷＬ＋ＢＧＬ  Ｌａｙｅｒ）を設ける構成とする。
【００８５】
図８（Ｂ）は、図８（Ａ）に対応する簡単な回路図である。図８（Ａ）の構成とすることで、図８（Ｂ）に図示するように、ワード線ＷＬおよびバックゲート線ＢＧＬを平行に配置し、容量ＣＷＬ−ＢＧＬを大きくとることができる。
【００８６】
あるいは図８（Ｃ）に図示するように、バックゲート線ＢＧＬを有する層３３（図中、ＢＧＬ  Ｌａｙｅｒ）上に、メモリセルＭＣが有するトランジスタＭ１を設ける層３４（図中、Ｔｒａｎｓｉｓｔｏｒ  Ｌａｙｅｒ）を設け、さらにその上に、ワード線ＷＬを有する層３５（図中、ＷＬ  Ｌａｙｅｒ）を設ける構成とする。
【００８７】
図８（Ｄ）は、図８（Ｃ）に対応する簡単な回路図である。図８（Ｃ）の構成とすることで、図８（Ｄ）に図示するように、ワード線ＷＬおよびバックゲート線ＢＧＬを重ねて配置し、容量ＣＷＬ−ＢＧＬを大きくとることができる。加えて、トランジスタＭ１を設ける領域３６と容量ＣＷＬ−ＢＧＬをとる領域３７とを分ける構成が好ましい。当該構成とすることで、層３４にある絶縁層の厚い領域３６でトランジスタＭ１を設け、層３４にある絶縁層の薄い領域３７でワード線ＷＬおよびバックゲート線ＢＧＬを近づけて重なる領域を形成して容量ＣＷＬ−ＢＧＬを設けることができるため、容量ＣＷＬ−ＢＧＬを大きくとることができる。
【００８８】
あるいは図９に図示するように、バックゲート線ＢＧＬとワード線ＷＬとで構成される容量ＣＷＬ−ＢＧＬをメモリセルアレイ１１の外側に設ける構成としてもよい。当該構成とすることで、メモリセルアレイ１１内のレイアウト等に依らず、大きな容量ＣＷＬ−ＢＧＬを形成することができる。
【００８９】
なお図２において、トランジスタＲＭ、ＲＭ１は、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したがこれに限らない。例えば、図１０（Ａ）に図示するように、バックゲート電極を有するトランジスタＲＭ＿ＡおよびＲＭ１＿Ａとしてもよい。図１０（Ａ）の構成とすることで、トランジスタＲＭ＿ＡおよびＲＭ１＿Ａを流れる電流量を増やし、バックゲート線ＢＧＬを短い期間でＶＢＧに設定することができる。
【００９０】
あるいは図１０（Ｂ）に図示するように、図１０（Ａ）のトランジスタＲＭ１＿Ａは、ゲート電極を配線ＥＮＬ＿Ａに接続し、バックゲート電極を配線ＥＮＬ＿Ｂに接続するトランジスタＲＭ１＿Ｂとしてもよい。配線ＥＮＬ＿Ａと配線ＥＮＬ＿Ｂとには、別々の制御信号を与える構成が好ましい。例えば配線ＥＮＬ＿Ａと配線ＥＮＬ＿Ｂに与える制御信号は、トランジスタＲＭ１＿Ｂをワード線ＷＬにワード信号を与える期間に非導通状態とし、その他の期間では導通状態とする。図１０（Ｂ）の構成とすることで、トランジスタＲＭ１＿Ｂの状態を外部より制御しやすくすることができる。
【００９１】
＜電圧生成回路１４の構成例＞
図１１（Ａ）には、上述した電圧生成回路１４に適用可能な回路構成の一例を示す。
【００９２】
図１１（Ａ）に示す電圧生成回路１４Ａは、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、ＶＤＤとグラウンド（０Ｖ）とによって印加される電圧とすると、クロック信号ＣＬＫによって、０ＶからＶＤＤの４倍の負電圧に降圧されたＶＢＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望のＶＢＧを得ることができる。
【００９３】
なお上述した電圧生成回路１４Ａの回路構成は、図１１（Ａ）で示す回路図の構成に限らない。電圧生成回路１４Ａの変形例を図１１（Ｂ）、（Ｃ）に示す。
【００９４】
図１１（Ｂ）に示す電圧生成回路１４Ｂは、図１１（Ａ）に示す電圧生成回路１４ＡのダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１１乃至Ｍ１５に置き換えた構成に相当する。図１１（Ｂ）に示す電圧生成回路１４Ｂは、トランジスタＭ１１乃至Ｍ１５をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に０ＶからＶＢＧへの降圧を図ることができる。
【００９５】
また図１１（Ｃ）に示す電圧生成回路１４Ｃは、図１１（Ｂ）に示す電圧生成回路１４ＢのトランジスタＭ１１乃至Ｍ１５を、バックゲート電極を有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図１１（Ｃ）に示す電圧生成回路１４Ｃは、バックゲート電極にゲート電極と同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に０ＶからＶＢＧへの降圧を図ることができる。
【００９６】
＜メモリセルＭＣの構成例＞
図１２（Ａ）乃至（Ｅ）には、図１（Ａ）で説明したメモリセルＭＣが取り得る回路構成の一例を示す。図１２（Ａ）乃至（Ｅ）に示すメモリセルの回路図では、ソース線ＳＬあるいはビット線ＢＬからデータ電圧を書きこみ、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬの電圧を制御することで、データ電圧の書き込みあるいは読み出しを制御することができる。
【００９７】
図１２（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタＭ１と、トランジスタＭ２＿Ａと、容量素子ＣＳと、を有する。トランジスタＭ１はバックゲート電極を有し、バックゲート線ＢＧＬによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ２＿Ａは、ｐチャネルトランジスタである。トランジスタＭ１を非導通状態にすることで、ノードＳＮにデータ電圧に応じた電荷を保持することができる。トランジスタＭ２＿Ａは、保持されるデータ電圧に応じた電荷に応じて流れる電流が制御される。図１２（Ａ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【００９８】
図１２（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタＭ１と、トランジスタＭ２＿Ｂと、容量素子ＣＳと、を有する。図１２（Ａ）と異なる点として、トランジスタＭ２＿Ｂは、ｎチャネルトランジスタである。図１２（Ｂ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【００９９】
図１２（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ１と、トランジスタＭ２＿Ａと、トランジスタＭ３と、容量素子ＣＳと、を有する。図１２（Ａ）と異なる点として、メモリセルＭＣ＿Ｃは、トランジスタＭ３を有する。トランジスタＭ３は、トランジスタＭ２＿Ａと同じｐチャネルトランジスタである。トランジスタＭ３を非導通状態にすることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流を制御できる。図１２（Ｃ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１００】
図１２（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタＭ１と、トランジスタＭ２＿Ａと、容量素子ＣＳと、を有する。トランジスタＭ１は、書き込みビット線ＷＢＬに接続され、トランジスタＭ２＿Ａは、読み出しビット線ＲＢＬに接続される。図１２（Ｄ）の構成では、例えば、読み出しビット線ＲＢＬをデータ電圧の読み出し用、書き込みビット線ＷＢＬをデータ電圧の書き込み用とすることができる。図１２（Ｄ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０１】
図１２（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタＭ１と、トランジスタＭ２＿Ａと、トランジスタＭ３と、容量素子ＣＳと、を有する。図１２（Ａ）と異なる点として、メモリセルＭＣ＿Ｅは、トランジスタＭ３を有する。トランジスタＭ３は、トランジスタＭ２＿Ａと同じｐチャネルトランジスタである。トランジスタＭ３を非導通状態にすることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流を制御できる。加えて図１２（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタＭ１は、書き込みビット線ＷＢＬに接続され、トランジスタＭ２＿Ａは、読み出しビット線ＲＢＬに接続される。図１２（Ｅ）の構成では、例えば、読み出しビット線ＲＢＬをデータ電圧の読み出し用、書き込みビット線ＷＢＬをデータ電圧の書き込み用とすることができる。図１２（Ｅ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０２】
図１３（Ａ）に示すメモリセルＭＣ＿Ｆは、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）を構成するトランジスタＭ４、Ｍ５、インバータＩＮＶ１、ＩＮＶ２と、トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢと、容量素子ＣＳと、を有する。
【０１０３】
メモリセルＭＣ＿Ｆは、制御線ＥＮＬを制御して、ＳＲＡＭのノードＱ，ＱＢのデータ電圧のノードＳＮ１、ＳＮ２へのバックアップ、及びノードＱ，ＱＢへのノードＳＮ１、ＳＮ２からのデータ電圧のリカバリーを制御する。トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢは、バックゲート電極を有し、バックゲート線ＢＧＬによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ１＿Ｑ、Ｍ１＿ＱＢを非導通状態にすることで、ノードＳＮ１、ＳＮ２にデータ電圧に応じた電荷を保持することができる。図１３（Ａ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０４】
図１３（Ｂ）に示すメモリセルＭＣ＿Ｇは、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）を構成するトランジスタＭ４、Ｍ５、インバータＩＮＶ１、ＩＮＶ２と、トランジスタＭ１、Ｍ６と、容量素子ＣＳと、インバータＩＮＶ３と、を有する。
【０１０５】
メモリセルＭＣ＿Ｇは、書き込み制御線ＷＥＮを制御して、ＳＲＡＭのノードＱのデータ電圧のノードＳＮへのバックアップを制御する。またメモリセルＭＣ＿Ｆは、読み出し制御線ＲＥＮを制御して、ノードＱＢへのノードＳＮからのインバータＩＮＶ３を介したデータ電圧のリカバリーを制御する。トランジスタＭ１は、バックゲート電極を有し、バックゲート線ＢＧＬ＿Ａによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ６は、バックゲート電極を有し、バックゲート線ＢＧＬ＿Ｂによりバックゲート電極に与える電圧を制御可能な構成としている。トランジスタＭ１を非導通状態にすることで、ノードＳＮにデータ電圧に応じた電荷を保持することができる。トランジスタＭ６を非導通状態にすることで、ノードＱＢからのリーク電流を抑制できる。図１３（Ｂ）の構成を、図１（Ａ）のメモリセルＭＣに適用可能である。
【０１０６】
以上説明したように、本発明の一態様は、様々な構成を採用して動作させることができる。
【０１０７】
（実施の形態２）
本実施の形態では、異なる電気特性を有するトランジスタを同一層上に設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを同一層上に設けることで、半導体装置の集積度を高めることができる。
【０１０８】
トランジスタの電気特性として、閾値電圧（Ｖｔｈ）がある。本実施の形態では、同一層上に異なるＶｔｈを有するトランジスタの構成例について説明する。
【０１０９】
＜半導体装置１０００の構成例＞
図１４（Ａ）は、半導体装置１０００を示す断面図である。半導体装置１０００はトランジスタ１００およびトランジスタ２００を有する。トランジスタ１００およびトランジスタ２００は、異なる構成を有する。また、図１４（Ａ）では、基板１０１上に設けたトランジスタ１００およびトランジスタ２００の断面を示している。なお、図１４（Ａ）は、図１５（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、図１６（Ａ）にＬ３−Ｌ４の一点鎖線で示す部位の断面図に相当する。
【０１１０】
図１５（Ａ）は、トランジスタ１００の平面図である。また、図１５（Ｂ）は、図１５（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位と、Ｗ１−Ｗ２の一点鎖線で示す部位の断面図である。図１５（Ｂ）において、Ｌ１−Ｌ２はトランジスタ１００のチャネル長方向の断面図であり、Ｗ１−Ｗ２はトランジスタ１００のチャネル幅方向の断面図である。また、図１５（Ｃ）は、図１５（Ｂ）に示す部位１３１の拡大図である。図１５（Ｄ）は、図１５（Ｂ）に示す部位１３２の拡大図である。
【０１１１】
図１６（Ａ）は、トランジスタ２００の平面図である。また、図１６（Ｂ）は、図１６（Ａ）にＬ３−Ｌ４の一点鎖線で示す部位と、Ｗ３−Ｗ４の一点鎖線で示す部位の断面図である。図１６（Ｂ）において、Ｌ３−Ｌ４はトランジスタ２００のチャネル長方向の断面図であり、Ｗ３−Ｗ４はトランジスタ２００のチャネル幅方向の断面図である。また、図１６（Ｃ）は、図１６（Ｂ）に示す部位１３３の拡大図である。
【０１１２】
図１４（Ｂ）および（Ｃ）に、トランジスタの電気特性の一つであるＶｇ−Ｉｄカーブを示す。図１４（Ｂ）および（Ｃ）に示すＶｇ−Ｉｄカーブは、横軸が、ソースを基準とした時の、ゲートとソースの電位差（Ｖｇ）を示している。また、縦軸はトランジスタのドレインに流れる電流（Ｉｄ）を対数で示している。
【０１１３】
トランジスタ１００およびトランジスタ２００は、バックゲートを有するトランジスタである。図１４（Ｂ）は、バックゲートの電位をソースまたはゲートと同電位としたときのトランジスタ１００のＶｇ−Ｉｄカーブを示し、図１４（Ｃ）は、バックゲートの電位をソースまたはゲートと同電位としたときのトランジスタ２００のＶｇ−Ｉｄカーブを示している。図１４（Ｂ）および（Ｃ）に示すとおり、トランジスタ１００とトランジスタ２００は異なるトランジスタ特性を有する。トランジスタ２００のＶｇ−Ｉｄカーブは、トランジスタ１００のＶｇ−Ｉｄカーブよりも、Ｖｇがプラスの方向にシフトしている。すなわち、トランジスタ２００は、トランジスタ１００よりもＶｔｈが大きいトランジスタである。
【０１１４】
トランジスタ１００とトランジスタ２００について図面を用いて説明する。
【０１１５】
〔トランジスタ１００〕
トランジスタ１００はトップゲート型のトランジスタの一種である。トランジスタ１００は、電極１０５＿１、絶縁層１０６、絶縁層１０７、絶縁層１０８、半導体層１０９＿１ａ、半導体層１０９＿１ｂ、半導体層１０９＿１ｃ、電極１１０＿１ａ、電極１１０＿１ｂ、層１２８＿１ａ、層１２８＿１ｂ、層１２９＿１ａ、層１２９＿１ｂ、絶縁層１１１＿１、および電極１１２＿１を有する（図１５（Ａ）乃至図１５（Ｃ）参照。）。
【０１１６】
図１５（Ａ）乃至図１５（Ｃ）に示すトランジスタ１００は、基板１０１上に、絶縁層１０２および絶縁層１０３を介して設けられている。具体的には、絶縁層１０３上に絶縁層１０４を有し、絶縁層１０４の一部を除去して電極１０５＿１が埋め込まれている。また、電極１０５＿１および絶縁層１０４上に絶縁層１０６を有し、絶縁層１０６上に絶縁層１０７を有し、絶縁層１０７上に絶縁層１０８を有する。また、絶縁層１０８は凸部を有し、当該凸部上に半導体層１０９＿１ａを有し、半導体層１０９＿１ａ上に半導体層１０９＿１ｂを有する。
【０１１７】
また、半導体層１０９＿１ｂ上に電極１１０＿１ａ、および電極１１０＿１ｂが設けられている。電極１１０＿１ａまたは電極１１０＿１ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層１０９＿１ｂの電極１１０＿１ａと重なる領域が、トランジスタ１００のソース領域またはドレイン領域の一方として機能できる。半導体層１０９＿１ｂの電極１１０＿１ｂと重なる領域が、トランジスタ１００のソース領域またはドレイン領域の他方として機能できる。よって、平面図で見て、半導体層１０９＿１ｂの、電極１１０＿１ａと電極１１０＿１ｂに挟まれた領域１２１ａが、チャネル形成領域として機能できる。
【０１１８】
また、電極１１０＿１ａ上に層１２８＿１ａが設けられ、層１２８＿１ａ上に層１２９＿１ａが設けられている。電極１１０＿１ａの側面の一部、層１２８＿１ａの側面の一部、半導体層１０９＿１ｂの側面の一部、および半導体層１０９＿１ａの側面の一部は、層１２９＿１ａに覆われている。
【０１１９】
また、電極１１０＿１ｂ上に層１２８＿１ｂが設けられ、層１２８＿１ｂ上に層１２９＿１ｂが設けられている。電極１１０＿１ｂの側面の一部、層１２８＿１ｂの側面の一部、半導体層１０９＿１ｂの側面の一部、および半導体層１０９＿１ａの側面の一部は、層１２９＿１ｂに覆われている。
【０１２０】
また、絶縁層１１４の領域１２１ａと重なる領域に開口が設けられ、該開口の側面および底面に沿って半導体層１０９＿１ｃが設けられている。半導体層１０９＿１ｃは、該開口の底面において半導体層１０９＿１ｂと接している。また、該開口に、半導体層１０９＿１ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層１１１＿１が設けられている。また、該開口内に、半導体層１０９＿１ｃおよび絶縁層１１１＿１を介して、電極１１２＿１が設けられている。
【０１２１】
なお、該開口は、チャネル幅方向の断面において、半導体層１０９＿１ａおよび半導体層１０９＿１ｂよりも大きく設けられている。よって、領域１２１ａにおいて、半導体層１０９＿１ａおよび半導体層１０９＿１ｂの側面は、半導体層１０９＿１ｃに覆われている。
【０１２２】
また、絶縁層１１４上に絶縁層１１５が設けられ、絶縁層１１５上に電極１１７＿１ａ、電極１１７＿１ｂ、および電極１１７＿１ｃが設けられている。電極１１７＿１ａは、絶縁層１１５、絶縁層１１４、層１２９＿１ａ、および層１２８＿１ａの一部を除去して形成された開口において、電極１１６＿１ａを介して電極１１０＿１ａと電気的に接続されている。また、電極１１７＿１ｂは、絶縁層１１５、絶縁層１１４、層１２９＿１ｂ、および層１２８＿１ｂの一部を除去して形成された開口において、電極１１６＿１ｂを介して電極１１０＿１ｂと電気的に接続されている。電極１１７＿１ｃは、絶縁層１１５の一部を除去して形成された開口において、電極１１６＿１ｃを介して電極１１２＿１と電気的に接続されている。
【０１２３】
［ｓ−ｃｈａｎｎｅｌ構造］
図１５（Ｂ）に示すように、トランジスタ１００は、チャネル幅方向において、半導体層１０９＿１ｂが電極１０５＿１および電極１１２＿１に挟まれている。前述した通り、絶縁層１０８は凸部を有する。また、半導体層１０９＿１ａと半導体層１０９＿１ｂは当該凸部上に設けられている。当該凸部を設けることで、当該凸部と重ならない領域（半導体層１０９＿１ｂと重ならない領域）における電極１１２＿１の底面を、半導体層１０９＿１ｂの底面よりも基板に近づけることができる。当該凸部の高さは、絶縁層１１１＿１の厚さ以上であることが好ましい。または、当該凸部の高さは、絶縁層１１１＿１の厚さと半導体層１０９＿１ｃの厚さの合計以上であることが好ましい。よって、半導体層１０９＿１ｂの側面を電極１１２＿１で覆うことができる。
【０１２４】
つまり、電極１０５＿１および電極１１２＿１の電界によって半導体層１０９＿１ｂを電気的に取り囲むことができる構造とすることができる。このように、導電層（トランジスタ１００では電極１０５＿１および電極１１２＿１）の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１００は、半導体層１０９＿１ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、電極１０５＿１および電極１１２＿１の電界によって、半導体層１０９＿１ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０１２５】
［ゲート電極とバックゲート電極］
電極１０５＿１または電極１１２＿１の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。一般に、ゲート電極とバックゲート電極は導電層で形成される。また、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタの閾値電圧を変化させることができる。
【０１２６】
電極１０５＿１および電極１１２＿１は、どちらもゲート電極として機能することができる。よって、絶縁層１０６、絶縁層１０７、絶縁層１０８、および絶縁層１１１＿１は、それぞれがゲート絶縁層として機能することができる。
【０１２７】
なお、電極１０５＿１または電極１１２＿１の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ１００において、電極１０５＿１を「ゲート電極」と言う場合、電極１１２＿１を「バックゲート電極」と言う。電極１１２＿１を「ゲート電極」として用いる場合は、トランジスタ１００をボトムゲート型のトランジスタの一種と考えることができる。電極１０５＿１および電極１１２＿１のどちらか一方を、「第１のゲート電極」または「第１のゲート」といい、他方を「第２のゲート電極」または「第２のゲート」という場合がある。また、電極１０５＿１または電極１１２＿１の一方を、「バックゲート」という場合、他方を「フロントゲート」という場合がある。
【０１２８】
半導体層１０９＿１ｂを挟んで電極１０５＿１および電極１１２＿１を設けることで、更には、電極１０５＿１および電極１１２＿１を同電位とすることで、半導体層１０９＿１ｂにおいてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ１００のオン電流が大きくなると共に、電界効果移動度が高くなる。
【０１２９】
したがって、トランジスタ１００は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ１００の占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
【０１３０】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、平面視において、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
【０１３１】
電極１０５＿１および電極１１２＿１は、それぞれが外部からの電界を遮蔽する機能を有するため、電極１１２＿１の上方および電極１０５＿１の下方に生じる荷電粒子等の電荷が半導体層１０９＿１ｂのチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ  Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制される。また、電極１０５＿１および電極１１２＿１は、ドレイン電極から生じる電界が半導体層に作用しないように遮断することができる。よって、ドレイン電圧の変動に起因する、オン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極１０５＿１および電極１１２＿１に電位が供給されている場合において顕著に生じる。
【０１３２】
なお、ＧＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＧＢＴストレス試験前後におけるトランジスタの閾値電圧の変動量は、信頼性を調べるための重要な指標となる。ＧＢＴストレス試験前後において、閾値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
【０１３３】
また、電極１０５＿１および電極１１２＿１を有し、且つ電極１０５＿１および電極１１２＿１を同電位とすることで、閾値電圧の変動量が低減される。このため、複数のトランジスタ間における電気特性のばらつきも同時に低減される。
【０１３４】
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後における閾値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
【０１３５】
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタの閾値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
【０１３６】
〔トランジスタ２００〕
トランジスタ２００はトップゲート型のトランジスタの一種である。トランジスタ２００は、電極１０５＿２、絶縁層１０６、絶縁層１０７、絶縁層１０８、半導体層１０９＿２ａ１、半導体層１０９＿２ａ２、半導体層１０９＿２ｂ１、半導体層１０９＿２ｂ２、半導体層１０９＿２ｃ、電極１１０＿２ａ、電極１１０＿２ｂ、層１２８＿２ａ、層１２８＿２ｂ、層１２９＿２ａ、層１２９＿２ｂ、絶縁層１１１＿２、および電極１１２＿２を有する（図１６（Ａ）乃至図１６（Ｃ）参照。）。
【０１３７】
図１６（Ａ）乃至図１６（Ｃ）に示すトランジスタ２００は、基板１０１上に、絶縁層１０２および絶縁層１０３を介して設けられている。具体的には、絶縁層１０３上に絶縁層１０４を有し、絶縁層１０４の一部を除去して電極１０５＿２が埋め込まれている。また、電極１０５＿２および絶縁層１０４上に絶縁層１０６を有し、絶縁層１０６上に絶縁層１０７を有し、絶縁層１０７上に絶縁層１０８を有する。
【０１３８】
絶縁層１０８は第１の凸部および第２の凸部を有する。トランジスタ２００は、第１の凸部上に半導体層１０９＿２ａ１を有し、半導体層１０９＿２ａ１上に半導体層１０９＿２ｂ１を有する。また、トランジスタ２００は、半導体層１０９＿２ｂ１上に電極１１０＿２ａを有し、電極１１０＿２ａ上に層１２８＿２ａを有し、層１２８＿２ａ上に層１２９＿２ａを有する。また、トランジスタ２００は、第２の凸部上に半導体層１０９＿２ａ２を有し、半導体層１０９＿２ａ２上に半導体層１０９＿２ｂ２を有する。また、トランジスタ２００は、半導体層１０９＿２ｂ２上に電極１１０＿２ｂを有し、電極１１０＿２ｂ上に層１２８＿２ｂを有し、層１２８＿２ｂ上に層１２９＿２ｂを有する。
【０１３９】
電極１１０＿２ａまたは電極１１０＿２ｂの一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。よって、半導体層１０９＿２ｂ１または半導体層１０９＿２ｂ２の一方は、トランジスタ２００のソース領域またはドレイン領域の一方として機能できる。半導体層１０９＿２ｂ１または半導体層１０９＿２ｂ２の他方は、トランジスタ２００のソース領域またはドレイン領域の他方として機能できる。
【０１４０】
また、電極１１０＿２ａ上に層１２８＿２ａが設けられ、層１２８＿２ａ上に層１２９＿２ａが設けられている。電極１１０＿２ａの側面の一部、層１２８＿２ａの側面の一部、半導体層１０９＿２ｂ１の側面の一部、および半導体層１０９＿２ａ１の側面の一部は、層１２９＿２ａに覆われている。
【０１４１】
また、電極１１０＿２ｂ上に層１２８＿２ｂが設けられ、層１２８＿２ｂ上に層１２９＿２ｂが設けられている。電極１１０＿２ｂの側面の一部、層１２８＿２ｂの側面の一部、半導体層１０９＿２ｂ２の側面の一部、および半導体層１０９＿２ａ２の側面の一部は、層１２９＿２ｂに覆われている。平面図で見て、半導体層１０９＿２ｃの半導体層１０９＿２ｂ１と半導体層１０９＿２ｂ２に挟まれた領域１２１ｂが、チャネル形成領域として機能できる。
【０１４２】
また、絶縁層１１４の領域１２１ｂと重なる領域に開口が設けられている。該開口の側面および底面に沿って半導体層１０９＿２ｃが設けられている。また、該開口において、半導体層１０９＿２ｂ１および半導体層１０９＿２ｂ２の一部が露出している。半導体層１０９＿２ｃは、該開口において、半導体層１０９＿２ｂ１および半導体層１０９＿２ｂ２と接している。また、該開口に、半導体層１０９＿２ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層１１１＿２が設けられている。また、該開口内に、半導体層１０９＿２ｃおよび絶縁層１１１＿２を介して、電極１１２＿２が設けられている。
【０１４３】
また、絶縁層１１４上に絶縁層１１５が設けられ、絶縁層１１５上に電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃが設けられている。電極１１７＿２ａは、絶縁層１１５、絶縁層１１４、層１２９＿２ａ、および層１２８＿２ａの一部を除去して形成された開口において、電極１１６＿２ａを介して電極１１０＿２ａと電気的に接続されている。また、電極１１７＿２ｂは、絶縁層１１５、絶縁層１１４、層１２９＿２ｂ、および層１２８＿２ｂの一部を除去して形成された開口において、電極１１６＿２ｂを介して電極１１０＿２ｂと電気的に接続されている。電極１１７＿２ｃは、絶縁層１１５の一部を除去して形成された開口において、電極１１６＿２ｃを介して電極１１２＿２と電気的に接続されている。
【０１４４】
トランジスタ１００と同様に、トランジスタ２００においても電極１０５＿２または電極１１２＿２の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。よって、絶縁層１０６、絶縁層１０７、絶縁層１０８、および絶縁層１１１＿２は、それぞれがゲート絶縁層として機能することができる。
【０１４５】
電極１０５＿２または電極１１２＿２の一方を、「ゲート電極」または「ゲート」という場合、他方を「バックゲート電極」または「バックゲート」という。例えば、トランジスタ２００において、電極１０５＿２を「ゲート電極」と言う場合、電極１１２＿２を「バックゲート電極」と言う。電極１１２＿２を「ゲート電極」として用いる場合は、トランジスタ２００をボトムゲート型のトランジスタの一種と考えることができる。電極１０５＿２および電極１１２＿２のどちらか一方を、「第１のゲート電極」または「第１のゲート」といい、他方を「第２のゲート電極」または「第２のゲート」という場合がある。また、電極１０５＿２または電極１１２＿２の一方を、「バックゲート」という場合、他方を「フロントゲート」という場合がある。
【０１４６】
なお、本明細書等において、電極１０５＿１、および電極１０５＿２をまとめて「電極１０５」という場合がある。また、半導体層１０９＿１ａ、半導体層１０９＿２ａ１、および半導体層１０９＿２ａ２をまとめて「半導体層１０９ａ」という場合がある。また、半導体層１０９＿２ａ１、および半導体層１０９＿２ａ２をまとめて「半導体層１０９＿２ａ」という場合がある。また、半導体層１０９＿１ｂ、半導体層１０９＿２ｂ１、半導体層１０９＿２ｂ２をまとめて「半導体層１０９ｂ」という場合がある。また、半導体層１０９＿２ｂ１、および半導体層１０９＿２ｂ２をまとめて「半導体層１０９＿２ｂ」という場合がある。また、半導体層１０９＿１ｃ、および半導体層１０９＿２ｃをまとめて「半導体層１０９ｃ」という場合がある。また、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃをまとめて「半導体層１０９」という場合がある。また、層１２８＿１ａ、層１２８＿１ｂ、層１２８＿２ａ、および層１２８＿２ｂをまとめて「層１２８」という場合がある。また、層１２８＿１ａ、および層１２８＿１ｂをまとめて「層１２８＿１」という場合がある。また、層１２８＿２ａ、および層１２８＿２ｂをまとめて「層１２８＿２」という場合がある。また、層１２９＿１ａ、層１２９＿１ｂ、層１２９＿２ａ、および層１２９＿２ｂをまとめて「層１２９」という場合がある。また、層１２９＿１ａ、および層１２９＿１ｂをまとめて「層１２９＿１」という場合がある。また、層１２９＿２ａ、および層１２９＿２ｂをまとめて「層１２９＿２」という場合がある。また、絶縁層１１１＿１および絶縁層１１１＿２をまとめて「絶縁層１１１」という場合がある。また、電極１１０＿１ａ、電極１１０＿１ｂ、電極１１０＿２ａ、および電極１１０＿２ｂをまとめて「電極１１０」という場合がある。また、電極１１０＿１ａ、電極１１０＿１ｂ、をまとめて「電極１１０＿１」という場合がある。また、電極１１０＿２ａ、電極１１０＿２ｂ、をまとめて「電極１１０＿２」という場合がある。また、電極１１２＿１、および電極１１２＿２をまとめて「電極１１２」という場合がある。また、絶縁層１１３＿１および絶縁層１１３＿２をまとめて「絶縁層１１３」という場合がある。また、電極１１６＿１ａ、電極１１６＿１ｂ、電極１１６＿１ｃ、電極１１６＿２ａ、電極１１６＿２ｂ、および電極１１６＿２ｃをまとめて「電極１１６」という場合がある。また、電極１１６＿１ａ、電極１１６＿１ｂ、および電極１１６＿１ｃをまとめて「電極１１６＿１」という場合がある。また、電極１１６＿２ａ、電極１１６＿２ｂ、および電極１１６＿２ｃをまとめて「電極１１６＿２」という場合がある。また、電極１１７＿１ａ、電極１１７＿１ｂ、電極１１７＿１ｃ、電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃをまとめて「電極１１７」という場合がある。また、電極１１７＿１ａ、電極１１７＿１ｂ、および電極１１７＿１ｃをまとめて「電極１１７＿１」という場合がある。また、電極１１７＿２ａ、電極１１７＿２ｂ、および電極１１７＿２ｃをまとめて「電極１１７＿２」という場合がある。
【０１４７】
トランジスタ１００では、半導体層１０９ｂにチャネルが形成される。また、トランジスタ２００では半導体層１０９ｃにチャネルが形成される。半導体層１０９ｂと半導体層１０９ｃは、物理的性質の異なる半導体材料を用いることが好ましい。半導体層１０９ｂと半導体層１０９ｃに物理的性質の異なる半導体材料を用いることで、トランジスタ１００とトランジスタ２００の電気特性を異ならせることができる。例えば、半導体層１０９ｂと半導体層１０９ｃのそれぞれに、エネルギーバンドギャップの異なる半導体材料を用いることで、トランジスタ１００とトランジスタ２００の電界効果移動度を作り分けることも可能である。
【０１４８】
例えば、半導体層１０９ｃに、半導体層１０９ｂよりも電子親和力が小さい半導体材料を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。具体的には、半導体層１０９ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層１０９ｂもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層１０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層１０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層１０９ｃ、および半導体層１０９ｂを用いればよい。このようなＩｎ−Ｍ−Ｚｎ酸化物を用いることで、トランジスタ２００のＶｔｈをトランジスタ１００よりも大きくすることができる。
【０１４９】
また、電極１１０＿２ａおよび半導体層１０９＿２ｃと接して半導体層１０９＿２ｂ１を設けることで、トランジスタ２００の電気特性のばらつきを低減することができる。電極１１０＿２ｂおよび半導体層１０９＿２ｃと接して半導体層１０９＿２ｂ２を設けることで、トランジスタ２００の電気特性のばらつきを低減することができる。半導体層１０９＿２ｂ１および半導体層１０９＿２ｂ２を設けることによる効果については、後述する実施例で説明する。
【０１５０】
＜構成材料について＞
〔基板〕
基板１０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１０１としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００および／またはトランジスタ２００のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
【０１５１】
また、基板１０１として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【０１５２】
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板１０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板１０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０１５３】
〔絶縁層〕
絶縁層１０２乃至絶縁層１０４、絶縁層１０６乃至絶縁層１０８、絶縁層１１１、および絶縁層１１３乃至絶縁層１１５は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【０１５４】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０１５５】
特に、絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
【０１５６】
絶縁層１０２および／または絶縁層１０３に不純物が透過しにくい絶縁性材料を用いることで、基板１０１側からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層１１５に不純物が透過しにくい絶縁性材料を用いることで、絶縁層１１５よりも上層からの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
【０１５７】
なお、絶縁層１０２および／または絶縁層１０３、並びに絶縁層１１５として、これらの材料で形成される絶縁層を複数積層して用いてもよい。また、絶縁層１０２または絶縁層１０３のどちらか一方を省略してもよい。
【０１５８】
また、半導体層１０９として酸化物半導体を用いる場合は、半導体層１０９中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、絶縁層１０４、絶縁層１０６乃至絶縁層１０８、絶縁層１１１、および絶縁層１１４の水素濃度を低減することが好ましい。少なくとも、半導体層１０９と接する絶縁層１０８、絶縁層１１１、および絶縁層１１４の水素濃度を低減することが好ましい。
【０１５９】
また、半導体層１０９中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１６０】
また、絶縁層１０８の少なくとも半導体層１０９と接する領域と、絶縁層１１１の少なくとも半導体層１０９と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁層１０８および絶縁層１１１としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層、または酸化窒化シリコン層を用いればよい。
【０１６１】
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
【０１６２】
例えば、絶縁層１０８および絶縁層１１１として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
【０１６３】
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタの閾値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層１０８および絶縁層１１１として窒素酸化物の含有量が少ない膜を用いると、トランジスタの閾値電圧のシフトを低減することができる。
【０１６４】
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
【０１６５】
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
【０１６６】
また、絶縁層１０８、絶縁層１１１、および絶縁層１１４の少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、加熱により放出される酸素を「過剰酸素」ともいう。
【０１６７】
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
【０１６８】
また、絶縁層１１４として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層１１４を形成してもよい。
【０１６９】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１７０】
絶縁層１１４の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。絶縁層１１４の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
【０１７１】
また、層１２８として上記の絶縁層を用いてもよい。層１２８に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
【０１７２】
また、層１２９として上記の絶縁層を用いてもよい。層１２９に絶縁層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい絶縁層を用いることが好ましい。
【０１７３】
〔電極〕
電極１０５、電極１１０、電極１１２、電極１１６および電極１１７を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１７４】
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０１７５】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１７６】
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
【０１７７】
なお、電極１１６としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極１１６を「コンタクトプラグ」という場合がある。
【０１７８】
特に、絶縁層１０３および絶縁層１０４と接する電極１０５に不純物が透過しにくい導電性材料を用いることが好ましい。また、絶縁層１１４および絶縁層１１５と接する、電極１１６に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
【０１７９】
絶縁層１０３および絶縁層１１５に不純物が透過しにくい絶縁性材料を用い、電極１０５、電極１１６に不純物が透過しにくい導電性材料を用いることで、トランジスタ１００およびトランジスタ２００への不純物の拡散をさらに抑制することができる。よって、トランジスタ１００およびトランジスタ２００の信頼性をさらに高めることができる。
【０１８０】
また、層１２８として上記の導電性材料を用いてもよい。層１２８に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
【０１８１】
また、層１２９として上記の導電性材料を用いてもよい。層１２９に導電性材料を用いる場合は、酸素が放出されにくい、および／または吸収されにくい導電性材料を用いることが好ましい。
【０１８２】
〔半導体層〕
半導体層１０９として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０１８３】
また、半導体層１０９として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【０１８４】
なお、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃに、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【０１８５】
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層１０９に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。また、半導体層１０９に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
【０１８６】
また、本明細書等において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを「ＯＳトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
【０１８７】
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【０１８８】
半導体層１０９として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
【０１８９】
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
【０１９０】
また、層１２８として上記の半導体層を用いてもよい。また、層１２９として上記の半導体層を用いてもよい。
【０１９１】
本実施の形態では、半導体層１０９、層１２８、および層１２９として酸化物半導体を用いる場合について説明する。
【０１９２】
〔酸化物半導体〕
本発明に係る酸化物半導体について説明する。酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１９３】
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１９４】
まず、図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０１９５】
図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０１９６】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０１９７】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０１９８】
図１９（Ａ）および図１９（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０１９９】
一例として、図２０に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２０は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２０に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０２００】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２０に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０２０１】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０２０２】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０２０３】
ただし、酸化物半導体中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０２０４】
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０２０５】
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０２０６】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
【０２０７】
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１９（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０２０８】
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図１９（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０２０９】
また、図１９（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０２１０】
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０２１１】
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０２１２】
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２１３】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２１４】
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２１５】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネルが形成されるトランジスタは、電気特性が不安定となる場合がある。
【０２１６】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２１７】
ここで、酸化物半導体中における各不純物の影響について説明する。
【０２１８】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２１９】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２２０】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２２１】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２２２】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０２２３】
半導体層１０９ｂは、例えば、エネルギーギャップが大きい酸化物半導体を用いる。半導体層１０９ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０２２４】
例えば、半導体層１０９として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２２５】
例えば、半導体層１０９として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
【０２２６】
半導体層１０９をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
【０２２７】
半導体層１０９をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：４．１、１：３：２、１：３：４などとすればよい。
【０２２８】
半導体層１０９をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０２２９】
半導体層１０９ａおよび半導体層１０９ｃは、半導体層１０９ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層１０９ａおよび半導体層１０９ｂとの界面、ならびに半導体層１０９ｃおよび半導体層１０９ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタの閾値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
【０２３０】
また、半導体層１０９ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層１０９ａおよび半導体層１０９ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層１０９ａおよび半導体層１０９ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層１０９ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、好ましくはｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃ、および半導体層１０９ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる半導体層１０９ａ、半導体層１０９ｃおよび半導体層１０９ｂを選択する。このとき、半導体層１０９ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の５倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の５倍未満であると好ましい。半導体層１０９ａおよび半導体層１０９ｃを上記構成とすることにより、半導体層１０９ａおよび半導体層１０９ｃを、半導体層１０９ｂよりも酸素欠損が生じにくい層とすることができる。
【０２３１】
なお、半導体層１０９ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、半導体層１０９ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０９ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層１０９ｃは、半導体層１０９ａと同種の酸化物を用いても構わない。
【０２３２】
例えば、ＩｎまたはＧａを含む半導体層１０９ａ、およびＩｎまたはＧａを含む半導体層１０９ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、半導体層１０９ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層１０９ａ、半導体層１０９ｂ、および半導体層１０９ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０２３３】
半導体層１０９ｂは、半導体層１０９ａおよび半導体層１０９ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層１０９ｂとして、半導体層１０９ａおよび半導体層１０９ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２３４】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層１０９ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０２３５】
ただし、半導体層１０９ａまたは／および半導体層１０９ｃが、酸化ガリウムであっても構わない。例えば、半導体層１０９ｃとして、酸化ガリウムを用いると電極１０５と半導体層１０９との間に生じるリーク電流を低減することができる。即ち、トランジスタ１００のオフ電流を小さくすることができる。
【０２３６】
このとき、ゲート電圧を印加すると、半導体層１０９ａ、半導体層１０９ｂ、半導体層１０９ｃのうち、電子親和力の大きい半導体層１０９ｂにチャネルが形成される。
【０２３７】
ＯＳトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、少なくとも半導体層１０９ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層１０９ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
【０２３８】
また、層１２９（層１２９ａおよび層１２９ｂ）を半導体層１０９と同様の材料および方法で形成してもよい。層１２９に酸化物半導体層を用いる場合は、酸素が放出されにくい、および／または吸収されにくい酸化物半導体層を用いることが好ましい。
【０２３９】
［酸化物半導体層のエネルギーバンド構造］
半導体層１０９＿１ａ、半導体層１０９＿１ｂ、および半導体層１０９＿１ｃの積層により構成される半導体層１０９の機能およびその効果について、図１７に示すエネルギーバンド構造図を用いて説明する。図１７（Ａ）は、図１５（Ｂ）および（Ｃ）にＡ１−Ａ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図１７（Ａ）は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
【０２４０】
図１７（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０８、半導体層１０９＿１ａ、半導体層１０９＿１ｂ、半導体層１０９＿１ｃ、絶縁層１１１＿１の伝導帯下端のエネルギーを示している。
【０２４１】
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２４２】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約４．６ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．０ｅＶ、電子親和力は約４．４ｅＶである。
【０２４３】
絶縁層１０８と絶縁層１１１＿１は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
【０２４４】
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０２４５】
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
【０２４６】
ここで、半導体層１０９＿１ａと半導体層１０９＿１ｂとの間には、半導体層１０９＿１ａと半導体層１０９＿１ｂとの混合領域を有する場合がある。また、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの間には、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層１０９＿１ａ、半導体層１０９＿１ｂおよび半導体層１０９＿１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０２４７】
このとき、電子は、半導体層１０９＿１ａ中および半導体層１０９＿１ｃ中ではなく、半導体層１０９＿１ｂ中を主として移動する。したがって、半導体層１０９＿１ａおよび半導体層１０９＿１ｂの界面における界面準位密度、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの界面における界面準位密度を低くすることによって、半導体層１０９＿１ｂ中で電子の移動が阻害されることが少なく、トランジスタ１００のオン電流を高く（多く）することができる。
【０２４８】
また、半導体層１０９＿１ａと絶縁層１０８の界面、および半導体層１０９＿１ｃと絶縁層１１１＿１の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層１０９＿１ａ、および半導体層１０９＿１ｃがあることにより、半導体層１０９＿１ｂと当該トラップ準位とを遠ざけることができる。
【０２４９】
なお、トランジスタ１００はｓ−ｃｈａｎｎｅｌ構造であるため、半導体層１０９＿１ｂの全体にチャネルが形成される。したがって、半導体層１０９＿１ｂが厚いほどチャネル形成領域は大きくなる。即ち、半導体層１０９＿１ｂが厚いほど、トランジスタ１００のオン電流を高くすることができる。半導体層１０９＿１ｂの厚さは、５ｎｍ以上、好ましくは１０ｎｍ以上、さらに好ましくは２０ｎｍ以上、より好ましくは５０ｎｍ以上とすればよい。
【０２５０】
また、トランジスタ１００のオン電流を高くするためには、半導体層１０９＿１ｃの厚さは薄いほど好ましい。半導体層１０９＿１ｃの厚さは、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下とすればよい。一方、半導体層１０９＿１ｃは、チャネルの形成される半導体層１０９＿１ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層１０９＿１ｃは、ある程度の厚さを有することが好ましい。半導体層１０９＿１ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とすればよい。
【０２５１】
また、信頼性を高くするためには、半導体層１０９＿１ａは厚い方が好ましい。半導体層１０９＿１ａの厚さは、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすればよい。半導体層１０９＿１ａの厚さを、厚くすることで、隣接する絶縁体（絶縁層１０８）と半導体層１０９＿１ａとの界面からチャネルの形成される半導体層１０９＿１ｂまでの距離を離すことができる。ただし、トランジスタ１００またはトランジスタ１００を有する半導体装置の生産性が低下する場合があるため、半導体層１０９＿１ａの厚さは、例えば、５０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下とすればよい。
【０２５２】
また、半導体層１０９＿１ａは、チャネルの形成される半導体層１０９＿１ｂへ、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有していてもよい。また、半導体層１０９＿１ａは、半導体層１０９＿１ｂに含まれる酸素の外方拡散を抑制するために、酸素をブロックする性質を有していてもよい。
【０２５３】
また、半導体層１０９＿１ａよりも下層にゲート電極またはバックゲート電極として機能する電極を有する場合は、トランジスタ１００のオン電流を高くするために半導体層１０９＿１ａの厚さは薄いほど好ましい。この場合は、例えば、２０ｎｍ未満、好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の領域を有する半導体層１０９＿１ａとすればよい。
【０２５４】
図１７（Ｂ）は、図１５（Ｄ）にＢ１−Ｂ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図１７（Ｂ）は、半導体層１０９＿１ｂ側面のエネルギーバンド構造を示している。
【０２５５】
図１７（Ｂ）中、Ｅｃ３８７、Ｅｃ３８４、Ｅｃ３８３ｂは、それぞれ、絶縁層１１４、層１２９＿１ｂ、半導体層１０９＿１ｂの伝導帯下端のエネルギーを示している。半導体層１０９＿１ｂの側面と絶縁層１１４との界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、層１２９＿１ｂがあることにより、半導体層１０９＿１ｂの側面と当該トラップ準位とを遠ざけることができる。
【０２５６】
また、半導体層１０９＿１ｂの側面に接して層１２９＿１ｂを設けることにより、隣接する絶縁体に含まれる酸素以外の元素（水素、シリコンなど）の、半導体層１０９＿１ｂの側面から内部への拡散を抑制することができる。また、半導体層１０９＿１ｂに含まれる酸素の外方拡散を抑制することができる。
【０２５７】
図１８は、図１６（Ｃ）にＣ１−Ｃ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図１８は、トランジスタ２００のチャネル形成領域のエネルギーバンド構造を示している。
【０２５８】
図１８中、Ｅｃ３８２、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０８、半導体層１０９＿２ｃ、絶縁層１１１＿２の伝導帯下端のエネルギーを示している。トランジスタ２００では半導体層１０９＿２ｃのチャネルが形成される領域が絶縁層１０８と絶縁層１１１＿２に直接接しているため、界面散乱やトラップ準位３９０の影響を受けやすい。よって、トランジスタ２００はトランジスタ１００よりもオン電流や電界効果移動度が小さくなる。また、トランジスタ２００はトランジスタ１００よりもＶｔｈが大きくなる。
【０２５９】
本実施の形態ではトランジスタ１００の半導体層を上述の３層構造としているが、本発明の一態様はこれに限定されない。例えば、半導体層を、半導体層１０９＿１ａまたは半導体層１０９＿１ｃの一方がない２層構造としても構わない。もしくは、半導体層１０９＿１ａ、半導体層１０９＿１ｂ、または半導体層１０９＿１ｃのいずれか一を用いた単層構造としても構わない。または、半導体層１０９＿１ａの上もしくは下、または半導体層１０９＿１ｃの上もしくは下に、前述した半導体のいずれか一を有する４層構造としても構わない。または、半導体層１０９＿１ａの上、半導体層１０９＿１ａの下、半導体層１０９＿１ｃの上、半導体層１０９＿１ｃの下のいずれか二箇所以上に、半導体層１０９＿１ａ、半導体層１０９＿１ｂおよび半導体層１０９＿１ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０２６０】
［酸化物半導体層中の不純物濃度］
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層１０９＿１ｂのシリコン濃度は低いほど好ましい。例えば、半導体層１０９＿１ｂと半導体層１０９＿１ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層１０９＿１ｂと半導体層１０９＿１ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０２６１】
また、半導体層１０９＿１ｂの水素濃度を低減するために、半導体層１０９＿１ａおよび半導体層１０９＿１ｃの水素濃度を低減すると好ましい。半導体層１０９＿１ａおよび半導体層１０９＿１ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。
【０２６２】
また、半導体層１０９＿１ｂの窒素濃度を低減するために、半導体層１０９＿１ａおよび半導体層１０９＿１ｃの窒素濃度を低減すると好ましい。半導体層１０９＿１ａおよび半導体層１０９＿１ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０２６３】
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタの閾値電圧をプラス方向へ変動させる場合がある。したがって、半導体層１０９ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層１０９ｂは、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
【０２６４】
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【０２６５】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
【０２６６】
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【０２６７】
（実施の形態３）
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
【０２６８】
＜電子部品の作製方法例＞
図２１（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２６９】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２１（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
【０２７０】
図２１（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図２１（Ｃ）は、図２１（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置が設けられている。
【０２７１】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図２１（Ｄ）にチップ７１１０の拡大図を示す。
【０２７２】
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０２７３】
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０２７４】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０２７５】
完成した電子部品の斜視模式図を図２１（Ｅ）に示す。図２１（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２１（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
【０２７６】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０２７７】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０２７８】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２７９】
図２２（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた携帯型の情報端末が実現される。
【０２８０】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２２（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２２（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２８１】
また、図２２（Ａ）に示す携帯型の情報端末は、図２２（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２８２】
図２２（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２８３】
また、図２２（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２８４】
更に、図２２（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２８５】
図２２（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた電子書籍端末が実現される。
【０２８６】
図２２（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたテレビジョン装置が実現される。
【０２８７】
図２２（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため誤動作が少なく、低消費電力化が図られたスマートフォンが実現される。
【０２８８】
図２２（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
【０２８９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、低消費電力化が図られた電子機器が実現される。
【実施例】
【０２９０】
バックゲート線を電気的に浮遊状態としてワード線の電圧を変動させた場合の、本発明の一態様による効果を回路シミュレーションで見積もった。回路シミュレーションでは、バックゲート線の電圧の変動量、メモリセルＭＣが有するトランジスタの閾値電圧の変動量、および半導体装置の動作周波数を見積もった。
【０２９１】
回路シミュレーションは、ＳＩＬＶＡＣＯ社のソフトウェア「ＳｍａｒｔＳｐｉｃｅ」を用いて行った。
【０２９２】
図２３には、回路シミュレーションに用いた回路図を示す。図２３には、ワード線ＷＬ、バックゲート線ＢＧＬ、およびビット線ＢＬを図示している。図２３には、メモリセルを構成するトランジスタＭ１および容量素子ＣＳ、バックゲート線の電圧をＶＢＧに保持するためのトランジスタＲＭ、ＲＭ１および容量素子ＣＶＲを図示している。
【０２９３】
図２３の構成および動作は、上記実施の形態１の図１（Ａ）、（Ｂ）の説明と同様である。具体的には、トランジスタＭ１を導通状態または非導通状態に制御する期間では、バックゲート線ＢＧＬをフローティングとする。ワード線ＷＬがローレベルからハイレベルとなって電圧が変化すると、ワード線ＷＬとバックゲート線ＢＧＬの容量結合により、バックゲート線ＢＧＬの電圧が上昇する。バックゲート線の電圧が上昇することで、トランジスタＭ１のバックゲート電極の電圧が大きくなる。トランジスタＭ１の閾値電圧がプラスシフトしてオン電流が上がり、データ電圧の書き込みに要する動作速度が向上する。
【０２９４】
表１には、回路シミュレーションに用いた、バックゲート線ＢＧＬと容量結合するノードと、その容量値を示す。
【０２９５】
【表１】
2017174489.tif 000003
【０２９６】
ＣＷＬ−ＢＧＬは、ワード線ＷＬとバックゲート線ＢＧＬの間の容量値である。ＣＢＬ−ＢＧＬは、ビット線ＢＬとバックゲート線ＢＧＬの間の容量値である。ＣＳＮ−ＢＧＬは、ノードＳＮとバックゲート線ＢＧＬの間の容量値である。ＣＯＬ−ＢＧＬは、ワード線ＷＬ、ビット線ＢＬおよびノードＳＮ以外の配線（ＯＬ）とバックゲート線ＢＧＬの間の容量値である。
【０２９７】
表２では、バックゲート線ＢＧＬをＶＢＧに固定した場合（ＢＧＬ＝ＶＢＧ）と、バックゲート線ＢＧＬをＶＢＧとして電気的に浮遊状態とした場合（ＢＧＬ＝Ｆｌｏａｔｉｎｇ）との比較結果である。
【０２９８】
【表２】
2017174489.tif 000004
【０２９９】
ΔＶＢＧは、ワード線ＷＬがローレベルからハイレベルに切り替えた際のバックゲート線ＢＧＬの電圧の変化量である。ΔＶＴＨは、ワード線ＷＬがローレベルからハイレベルに切り替えた際のトランジスタＭ１の閾値電圧の変化量である。ＯＦは、半導体装置を動作可能な駆動周波数（Ｏｐｅｒａｔｉｎｇ  Ｆｒｅｑｕｅｎｃｙ）の見積もりである。なおワード線ＷＬの振幅電圧は、３．３Ｖとした。
【０３００】
表２に示したとおり、バックゲート線ＢＧＬをＶＢＧとして電気的に浮遊状態とした場合の方が、駆動周波数を向上できることが見積もられた。
【０３０１】
上述した回路シミュレーションでは、ワード線ＷＬの振幅電圧を３．３Ｖで見積もったが、例えば２．５Ｖに変更することも考えられる。、バックゲート線ＢＧＬを電気的に浮遊状態とする動作なしで振幅電圧を低下させると動作劣化が生じるが、バックゲート線ＢＧＬを電気的に浮遊状態とする動作によってその影響を抑えることができる。
【０３０２】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
【０３０３】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。
【０３０４】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０３０５】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０３０６】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０３０７】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。よって、場合によっては、または、状況に応じて、トトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、メモリセルに適用した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様は、別の機能を有する回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、メモリセルに適用しなくてもよい。
【０３０８】
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０３０９】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０３１０】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０３１１】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０３１２】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０３１３】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０３１４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０３１５】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０３１６】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０３１７】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０３１８】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０３１９】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０３２０】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０３２１】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０３２２】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０３２３】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０３２４】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０３２５】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０３２６】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０３２７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０３２８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０３２９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０３３０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０３３１】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０３３２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０３３３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【符号の説明】
【０３３４】
ＢＧＬ＿１    バックゲート線
ＢＧＬ＿２    バックゲート線
ＢＬ＿ｎ    ビット線
ＢＬ＿１    ビット線
ＢＬ＿２    ビット線
Ｃ１    キャパシタ
Ｃ５    キャパシタ
Ｄ１    ダイオード
Ｄ５    ダイオード
ＩＮＶ１    インバータ
ＩＮＶ３    インバータ
Ｍ１    トランジスタ
Ｍ１＿ｎ    トランジスタ
Ｍ１＿Ｑ    トランジスタ
Ｍ１＿１    トランジスタ
Ｍ１＿２    トランジスタ
Ｍ２＿Ａ    トランジスタ
Ｍ２＿Ｂ    トランジスタ
Ｍ２＿ｎ    トランジスタ
Ｍ２＿１    トランジスタ
Ｍ３    トランジスタ
Ｍ４    トランジスタ
Ｍ６    トランジスタ
Ｍ１１    トランジスタ
Ｍ１５    トランジスタ
Ｍ２１    トランジスタ
Ｍ２５    トランジスタ
ＭＣ１＿１    メモリセル
ＭＣ１＿２    メモリセル
ＭＣ２＿１    メモリセル
Ｐ１    期間
Ｐ２    期間
ＲＭ１    トランジスタ
ＲＭ１＿Ａ    トランジスタ
ＲＭ１＿Ｂ    トランジスタ
ＲＭ２    トランジスタ
ＳＮ１    ノード
ＳＮ１＿１    ノード
ＳＮ１＿２    ノード
ＳＷ１    スイッチ
ＳＷ２    スイッチ
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ８    時刻
ＷＬ＿１    ワード線
ＷＬ＿２    ワード線
１０    半導体装置
１１    メモリセルアレイ
１１Ａ    電圧生成回路
１１Ｃ    電圧生成回路
１２    周辺回路
１３    電圧保持回路
１４    電圧生成回路
１４Ａ    電圧生成回路
１４Ｂ    電圧生成回路
１４Ｃ    電圧生成回路
３１    層
３２    層
３３    層
３４    層
３６    領域
３７    領域
１００    トランジスタ
１０１    基板
１０２    絶縁層
１０３    絶縁層
１０４    絶縁層
１０５    電極
１０５＿１    電極
１０５＿２    電極
１０６    絶縁層
１０７    絶縁層
１０８    絶縁層
１０９    半導体層
１０９＿１ａ    半導体層
１０９＿１ｂ    半導体層
１０９＿１ｃ    半導体層
１０９＿２ａ    半導体層
１０９＿２ａ１    半導体層
１０９＿２ａ２    半導体層
１０９＿２ｂ    半導体層
１０９＿２ｂ１    半導体層
１０９＿２ｂ２    半導体層
１０９＿２ｃ    半導体層
１０９ａ    半導体層
１０９ｂ    半導体層
１０９ｃ    半導体層
１１０    電極
１１０＿１    電極
１１０＿１ａ    電極
１１０＿１ｂ    電極
１１０＿２    電極
１１０＿２ａ    電極
１１０＿２ｂ    電極
１１１    絶縁層
１１１＿１    絶縁層
１１１＿２    絶縁層
１１２    電極
１１２＿１    電極
１１２＿２    電極
１１３    絶縁層
１１３＿１    絶縁層
１１３＿２    絶縁層
１１４    絶縁層
１１５    絶縁層
１１６    電極
１１６＿１    電極
１１６＿１ａ    電極
１１６＿１ｂ    電極
１１６＿１ｃ    電極
１１６＿２    電極
１１６＿２ａ    電極
１１６＿２ｂ    電極
１１６＿２ｃ    電極
１１７    電極
１１７＿１    電極
１１７＿１ａ    電極
１１７＿１ｂ    電極
１１７＿１ｃ    電極
１１７＿２    電極
１１７＿２ａ    電極
１１７＿２ｂ    電極
１１７＿２ｃ    電極
１２１ａ    領域
１２１ｂ    領域
１２８    層
１２８＿１    層
１２８＿１ａ    層
１２８＿１ｂ    層
１２８＿２    層
１２８＿２ａ    層
１２８＿２ｂ    層
１２９    層
１２９＿１    層
１２９＿１ａ    層
１２９＿１ｂ    層
１２９＿２    層
１２９＿２ａ    層
１２９＿２ｂ    層
１２９ａ    層
１２９ｂ    層
１３１    部位
１３２    部位
１３３    部位
２００    トランジスタ
３８２    Ｅｃ
３８３ａ    Ｅｃ
３８３ｂ    Ｅｃ
３８３ｃ    Ｅｃ
３８４    Ｅｃ
３８６    Ｅｃ
３８７    Ｅｃ
３９０    トラップ準位
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
１０００    半導体装置
７０００    電子部品
７００１    リード
７００２    プリント基板
７００４    回路基板
７１００    半導体ウエハ
７１０２    回路領域
７１０４    分離領域
７１０６    分離線
７１１０    チップ
【図１】
2017174489.tif 000005
【図２】
2017174489.tif 000006
【図３】
2017174489.tif 000007
【図４】
2017174489.tif 000008
【図５】
2017174489.tif 000009
【図６】
2017174489.tif 000010
【図７】
2017174489.tif 000011
【図８】
2017174489.tif 000012
【図９】
2017174489.tif 000013
【図１０】
2017174489.tif 000014
【図１１】
2017174489.tif 000015
【図１２】
2017174489.tif 000016
【図１３】
2017174489.tif 000017
【図１４】
2017174489.tif 000018
【図１５】
2017174489.tif 000019
【図１６】
2017174489.tif 000020
【図１７】
2017174489.tif 000021
【図１８】
2017174489.tif 000022
【図１９】
2017174489.tif 000023
【図２０】
2017174489.tif 000024
【図２１】
2017174489.tif 000025
【図２２】
2017174489.tif 000026
【図２３】
2017174489.tif 000027