(57)【要約】【課題】ＳＯＩ基板を使用し、ＳＯＩ基板内部の絶縁層がエッチストップ層となり、オーバーエッチによる梁の破壊を防止できる電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供する。【解決手段】電極内蔵基板は、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成された溝部２５ 1に埋め込まれた配線層２６ 1と、配線層２６ 1を除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、ＳＯＩ基板１２の表面に対向する裏面に配置された梁部２８ 1・２８ 2・２８ 3とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の内部に形成された溝部に埋め込まれた配線層と、
前記配線層を除く、前記基板の内部に形成されたエッチストップ層と、
前記基板の表面に対向する裏面に配置された梁部と
を備えることを特徴とする電極内蔵基板。
【請求項２】
前記エッチストップ層の厚さは、前記溝部の深さおよび前記梁部の厚さよりも薄いことを特徴とする請求項１に記載の電極内蔵基板。
【請求項３】
前記エッチストップ層は、１０Ω・ｃｍ以上の抵抗率を有することを特徴とする請求項１または２に記載の電極内蔵基板。
【請求項４】
前記エッチストップ層は、ＳｉＯ 2膜を備えることを特徴とする請求項３に記載の電極内蔵基板。
【請求項５】
前記エッチストップ層は、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えることを特徴とする請求項３に記載の電極内蔵基板。
【請求項６】
前記梁部は、平面視において前記配線層と直交し、かつ互いに平行なストライプパターンを備えることを特徴とする請求項１に記載の電極内蔵基板。
【請求項７】
前記基板には、配線幅の異なる配線層が複数形成されていることを特徴とする請求項１に記載の電極内蔵基板。
【請求項８】
前記溝部、前記梁部または前記配線層は、平面視において、矩形、円形、楕円形、八角形、三角形、若しくは多角形のいずれかのパターンを有することを特徴とする請求項１に記載の電極内蔵基板。
【請求項９】
前記梁部の厚さは、前記溝部の深さより薄いことを特徴とする請求項１〜８のいずれか１項に記載の電極内蔵基板。
【請求項１０】
前記基板は、内部に前記エッチストップ層が形成されてなるＳＯＩ基板であることを特徴とする請求項１〜９のいずれか１項に記載の電極内蔵基板。
【請求項１１】
請求項１〜１０のいずれか１項に記載の電極内蔵基板を備え、
前記配線層は、コイル形状を有することを特徴とするインダクタンス素子。
【請求項１２】
請求項１〜１０のいずれか１項に記載の電極内蔵基板を備えることを特徴とするインターポーザ。
【請求項１３】
請求項１〜１０のいずれか１項に記載の電極内蔵基板と、
前記基板の表面に対向する裏面に配置された裏面電極と
を備えることを特徴とするシールド基板。
【請求項１４】
請求項１１に記載のインダクタンス素子を備えることを特徴とするモジュール。
【請求項１５】
基板と、
前記基板の内部に形成されたコイル形状を有する溝部に埋め込まれた配線層と、
前記配線層を除く、前記基板の内部に形成されたエッチストップ層と、
前記基板の表面に対向する裏面に配置された梁部と、
前記基板の表面に配置された上面配線層と、
前記基板の表面に対向する裏面に配置された下面配線層と、
前記上面配線層上に半田層を介して配置された集積回路およびコンデンサと
を備えることを特徴とするモジュール。
【請求項１６】
前記集積回路は、ＤＣＤＣコンバータ制御用集積回路を備え、
前記配線層は、コイル形状を有するインダクタンス素子を備え、
前記インダクタンス素子を前記基板内に複数配置して、多チャンネルのＤＣＤＣコンバータを備えることを特徴とする請求項１５に記載のモジュール。
【請求項１７】
エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部に溝部を形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、
前記溝部に前記配線層を埋め込み形成する工程と
を有することを特徴とする電極内蔵基板の製造方法。
【請求項１８】
エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部にコイル形状の溝部を形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、
前記溝部に配線層を埋め込み形成する工程と、
前記ＳＯＩ基板の表面に上部コアを形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に下部コアを形成する工程と
を有することを特徴とするインダクタンス素子の製造方法。
【請求項１９】
エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部に平面視において閉回路形状のパターンを備える溝部を形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、
前記溝部に配線層を埋め込み形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に裏面電極を形成する工程と
を有することを特徴とするシールド基板の製造方法。
【請求項２０】
エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部にコイル形状の溝部を形成する工程と、
平面視において前記コイル形状の内部に配置され、前記ＳＯＩ基板を貫通する貫通溝部を形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、
前記溝部に配線層を埋め込み形成する工程と、
前記貫通溝部に貫通電極を埋め込み形成する工程と、
前記ＳＯＩ基板の表面に上部コアを形成する工程と、
前記上部コア上に前記貫通電極と接続される上面配線層を形成する工程と、
前記ＳＯＩ基板の表面に対向する裏面に下部コアを形成する工程と、
前記下部コア上に前記貫通電極と接続される下面配線層を形成する工程と、
前記上面配線層上に半田層を介して集積回路およびコンデンサを搭載する工程と
を有することを特徴とするモジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、電極内蔵基板およびその製造方法、インダクタンス素子、インターポーザ、シールド基板およびモジュールに関する。
【背景技術】
【０００２】
近年のモバイル機器では、薄型化、軽量化、省エネ化、バッテリの長寿命化が要求されている。このためには、特に、電源回路の薄型化・軽量化・省エネ化、バッテリの長寿命化が必要となる。電源回路を構成する部品の内、サイズが大きいものの一つとしてインダクタンス素子が挙げられる。
【０００３】
従来のインダクタンス素子に用いられる配線構造には、巻き線型、積層型、薄膜型がある。巻き線型は、強磁性体のコアに銅線を巻きつけたものであり、形状によりトロイダル、ソレノイドなどがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１４８３７号公報
【特許文献２】特開２００７−２１４４２４号公報
【特許文献３】特開平９−１３９３１３号公報
【特許文献４】特開平８−８８１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表面および裏面からの２段階エッチングにより、溝と梁を有する配線基板を形成すると、エッチングレートは溝幅やウエハ面内の位置によりばらつく。このため、シリコン基板を用いたプロセスでは、オーバーエッチにより梁が破壊され配線部分が抜け落ちる問題が発生していた。梁を厚くすることで抜け落ちを抑制できるが、背反としてデバイス厚さが増大する。デバイス厚さを変えなかった場合は、配線断面積の低下により直流抵抗が増加する。
【０００６】
本実施の形態は、ＳＯＩ(Silicon On Insulator) 基板を使用し、ＳＯＩ基板内部の絶縁層がエッチストップ層となり、オーバーエッチによる梁の破壊を防止できる電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供することにある。
【課題を解決するための手段】
【０００７】
本実施の形態の一態様によれば、基板と、前記基板の内部に形成された溝部に埋め込まれた配線層と、前記配線層を除く、前記基板の内部に形成されたエッチストップ層と、前記基板の表面に対向する裏面に配置された梁部とを備える電極内蔵基板が提供される。
【０００８】
本実施の形態の他の態様によれば、上記の電極内蔵基板を備え、前記配線層は、コイル形状を有するインダクタンス素子が提供される。
【０００９】
本実施の形態の他の態様によれば、上記の電極内蔵基板を備えるインターポーザが提供される。
【００１０】
本実施の形態の他の態様によれば、上記の電極内蔵基板と、前記基板の表面に対向する裏面に配置された裏面電極を備えるシールド基板が提供される。
【００１１】
本実施の形態の他の態様によれば、上記のインダクタンス素子を備えるモジュールが提供される。
【００１２】
本実施の形態の他の態様によれば、基板と、前記基板の内部に形成されたコイル形状を有する溝部に埋め込まれた配線層と、前記配線層を除く、前記基板の内部に形成されたエッチストップ層と、前記基板の表面に対向する裏面に配置された梁部と、前記基板の表面に配置された上面配線層と、前記基板の表面に対向する裏面に配置された下面配線層と、前記上面配線層上に半田層を介して配置された集積回路およびコンデンサとを備えるモジュールが提供される。
【００１３】
本実施の形態の他の態様によれば、エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部に溝部を形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に前記配線層を埋め込み形成する工程とを有する電極内蔵基板の製造方法が提供される。
【００１４】
本実施の形態の他の態様によれば、エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部にコイル形状の溝部を形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に配線層を埋め込み形成する工程と、前記ＳＯＩ基板の表面に上部コアを形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に下部コアを形成する工程とを有するインダクタンス素子の製造方法が提供される。
【００１５】
本実施の形態の他の態様によれば、エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部に平面視において閉回路形状のパターンを備える溝部を形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に配線層を埋め込み形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に裏面電極を形成する工程とを有するシールド基板の製造方法が提供される。
【００１６】
本実施の形態の他の態様によれば、エッチストップ層が形成されてなるＳＯＩ基板を用いて、前記ＳＯＩ基板の内部にコイル形状の溝部を形成する工程と、平面視において前記コイル形状の内部に配置され、前記ＳＯＩ基板を貫通する貫通溝部を形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に梁部を形成する工程と、前記溝部に配線層を埋め込み形成する工程と、前記貫通溝部に貫通電極を埋め込み形成する工程と、前記ＳＯＩ基板の表面に上部コアを形成する工程と、前記上部コア上に前記貫通電極と接続される上面配線層を形成する工程と、前記ＳＯＩ基板の表面に対向する裏面に下部コアを形成する工程と、前記下部コア上に前記貫通電極と接続される下面配線層を形成する工程と、前記上面配線層上に半田層を介して集積回路およびコンデンサを搭載する工程とを有するモジュールの製造方法が提供される。
【発明の効果】
【００１７】
本実施の形態によれば、ＳＯＩ基板を使用し、ＳＯＩ基板内部の絶縁層がエッチストップ層となり、オーバーエッチによる梁の破壊を防止できる電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係る電極内蔵基板の模式的平面パターン構成図であって、（ａ）梁部が平面視において配線層と直交し、かつ互いに平行なストライプパターンを備える例、（ｂ）梁部が平面視において互いに所定の角度θで交差するストライプパターンを備える例。
【図２】（ａ）図１（ａ）のＩ-−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】実施の形態に係る電極内蔵基板であって、ＳＯＩ基板ウェハに形成された相対的に長いラインアンドスペースを有する電極内蔵基板の模式的平面パターン構成図。
【図４】（ａ）図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図、（ｂ）図３のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図５】（ａ）比較例に係る電極内蔵基板であって、シリコン基板ウェハに形成された相対的に長いラインアンドスペースを有する電極内蔵基板の模式的平面パターン構成図、（ｂ）実施の形態に係る電極内蔵基板であって、ＳＯＩ基板ウェハに形成された相対的に長いラインアンドスペースを有する電極内蔵基板の模式的平面パターン構成図。
【図６】比較例に係る電極内蔵基板であって、シリコン基板に形成されたスパイラル形状のインダクタンス素子を有する電極内蔵基板の模式的平面パターン構成図。
【図７】実施の形態に係る電極内蔵基板であって、（ａ）模式的表面パターン構成図、（ｂ）図７（ａ）のＶ−Ｖ線に沿う模式的断面構造図、（ｃ）図７（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造図、（ｄ）図７（ａ）に対応する模式的裏面パターン構成図。
【図８】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図８（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図、（ｃ）図８（ａ）に対応する模式的裏面パターン構成図。
【図９】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図９（ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図、（ｃ）図９（ａ）に対応する模式的裏面パターン構成図。
【図１０】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１０（ａ）のＩＸ−ＩＸ線に沿う模式的断面構造図、（ｃ）図１０（ａ）に対応する模式的裏面パターン構成図。
【図１１】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１１（ａ）のＸ−Ｘ線に沿う模式的断面構造図、（ｃ）図１１（ａ）に対応する模式的裏面パターン構成図。
【図１２】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１２（ａ）のＸＩ−ＸＩ線に沿う模式的断面構造図、（ｃ）図１２（ａ）のＸＩＩ−ＸＩＩ線に沿う模式的断面構造図、（ｄ）図１２（ａ）に対応する模式的裏面パターン構成図。
【図１３】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１３（ａ）のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造図、（ｃ）図１３（ａ）のＸＩＶ−ＸＩＶ線に沿う模式的断面構造図、（ｄ）図１３（ａ）に対応する模式的裏面パターン構成図。
【図１４】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１４（ａ）のＸＶ−ＸＶ線に沿う模式的断面構造図、（ｃ）図１４（ａ）のＸＶＩ−ＸＶＩ線に沿う模式的断面構造図、（ｄ）図１４（ａ）に対応する模式的裏面パターン構成図。
【図１５】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１５（ａ）のＸＶＩＩ−ＸＶＩＩ線に沿う模式的断面構造図、（ｃ）図１５（ａ）のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う模式的断面構造図、（ｄ）図１５（ａ）に対応する模式的裏面パターン構成図。
【図１６】実施の形態に係る電極内蔵基板の製造方法の一工程であって、（ａ）模式的表面パターン構成図、（ｂ）図１６（ａ）のＸＩＸ−ＸＩＸ線に沿う模式的断面構造図、（ｃ）図１６（ａ）のＸＸ−ＸＸ線に沿う模式的断面構造図、（ｄ）図１６（ａ）に対応する模式的裏面パターン構成図。
【図１７】実施の形態に係る電極内蔵基板を適用して形成されたＳＯＩ基板方式のインダクタンス素子の模式的断面構造図。
【図１８】（ａ）比較例に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造図（裏面研磨なしの構造例）、（ｂ）比較例に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造図（裏面研磨有りの構造例）。
【図１９】（ａ）実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の模式的鳥瞰構成図、（ｂ）図１９（ａ）のＸＸＩ−ＸＸＩ線に沿う模式的断面構造図。
【図２０】（ａ）実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子であって、配線層部分の模式的鳥瞰構成図、（ｂ）図２０（ａ）の表面構成図、（ｃ）図２０（ａ）の裏面構成図。
【図２１】（ａ）図２０（ａ）の中央部分のＸＸＩＩ−ＸＸＩＩ線に沿う断面鳥瞰構成図、（ｂ）図２１（ａ）の矢印Ｂ１方向から見た断面構成図、（ｃ）図２１（ｂ）のＣ１部分の拡大図。
【図２２】（ａ）図２０（ａ）のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面鳥瞰構成図、（ｂ）図２２（ａ）の矢印Ｂ２方向から見た断面構成図、（ｃ）図２２（ｂ）のＣ２部分の拡大図。
【図２３】（ａ）図２０（ａ）のＳＯＩ基板のみの表面側模式的鳥瞰構成図、（ｂ）図２３（ａ）の裏面側模式的鳥瞰構成図。
【図２４】実施の形態に係る電極内蔵基板に適用可能な梁部構造の模式的平面図であって、（ａ）十字型構成例、（ｂ）格子型構成例、（ｃ）対角方向クロス型構成例、（ｄ）円形・十字複合型構成例。
【図２５】実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子のインダクタンスＬの周波数特性のシミュレーション結果。
【図２６】実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の交流抵抗ＡＣＲの周波数特性のシミュレーション結果。
【図２７】比較例に係るＤＣ／ＤＣコンバータモジュールの実装構成例。
【図２８】実施の形態に係るＤＣ／ＤＣコンバータモジュールの構成例１の集積回路ブロック構成図。
【図２９】図２８に対応した実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子上にＩＣ、コンデンサを搭載するＤＣ／ＤＣコンバータの構成例１の模式的平面パターン構成の積層化合成図。
【図３０】図２９のＸＸＩＶ−ＸＸＩＶ線に沿う模式的断面構造図。
【図３１】実施の形態に係るＤＣ／ＤＣコンバータモジュールの構成例１の模式的鳥瞰構成図。
【図３２】図２９〜図３１の下面配線層の模式的平面図。
【図３３】図２９〜図３１のインダクタ層の模式的平面図。
【図３４】図２９〜図３１の上面配線層の模式的平面図。
【図３５】図２９〜図３１のＩＣ・コンデンサ層の模式的平面図。
【図３６】実施の形態に係るＤＣ／ＤＣコンバータモジュールの構成例２の模式的断面構造図。
【図３７】実施の形態に係る電極内蔵基板を適用して形成されたシールド基板の模式的鳥瞰構成図。
【図３８】実施の形態に係る電極内蔵基板を適用して形成されたシールド基板であって、（ａ）図３７の上面図、（ｂ）図３８（ａ）のＸＸＶ−ＸＸＶ線に沿う模式的断面構造図、（ｃ）図３８（ａ）のＸＸＶＩ−ＸＸＶＩ線に沿う模式的断面構造図。
【図３９】(ａ)実施の形態に係る電極内蔵基板を適用して形成されたインターポーザを備えるパッケージ基板の模式的鳥瞰図、（ｂ）図３９（ａ）のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う模式的断面構造図、（ｃ）図３９（ｂ）のＥ部分の拡大図。
【図４０】実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュールの模式的ブロック構成図。
【図４１】実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュールの分解図であって、（ａ）配線層部分の模式的鳥瞰構成図、（ｂ）インダクタ層部分の模式的鳥瞰構成図。
【図４２】図４１の相対的に大きなインダクタンス素子部分をチップ化した拡大図。
【発明を実施するための形態】
【００１９】
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[実施の形態]
(電極内蔵基板の構成)
実施の形態に係る電極内蔵基板の模式的平面パターン構成図であって、梁部が平面視において互いに平行なストライプパターンを備える例は、図１（ａ）に示すように表され、梁部が平面視において互いに所定の角度θで交差するストライプパターンを備える例は、図１（ｂ）に示すように表される。
【００２２】
また、図１（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図２（ａ）に示すように表され、図１（ａ）のＩＩ―ＩＩ線に沿う模式的断面構造は、図２（ｂ）に示すように表される。
【００２３】
実施の形態に係る電極内蔵基板１は、図１〜図２に示すように、基板１２と、基板１２の内部に形成された溝部２５ 1・２５ 2・２５ 3に埋め込まれた配線層２６ 1・２６ 2・２６ 3と、配線層２６ 1・２６ 2・２６ 3を除く、基板１２の内部に形成されたエッチストップ層６と、基板１２の表面に対向する裏面に配置された梁部２８ 1・２８ 2・２８ 3とを備える。ここで、基板１２の内部に形成された溝部２５ 1・２５ 2・２５ 3には、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２６ 1・２６ 2・２６ 3が形成される。
【００２４】
エッチストップ層６の厚さΔは、図２（ｂ）に示すように、溝部の深さＴＤおよび梁部２８ 1・２８ 2・２８ 3の厚さＴＢよりも薄く形成されている。
【００２５】
また、エッチストップ層６は、１０Ω・ｃｍ以上の抵抗率を有する、例えば１μｍ厚程度のＳｉＯ 2膜（ＢＯＸ層）を備えている。なお、エッチストップ層６は、１０Ω・ｃｍ以上の抵抗率を有するものであれば、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えるものであっても良い。
【００２６】
梁部２８ 1・２８ 2・２８ 3は、図１（ａ）に示すように、平面視において配線層２６ 1・２６ 2・２６ 3と直交し、互いに平行なストライプパターンを備えている。
【００２７】
また、梁部２８ 1・２８ 2は、図１（ｂ）に示すように、平面視において互いに所定の角度θで交差するストライプパターンを備えていても良い。
【００２８】
また、図２（ｂ）に示すように、梁部２８ 1・２８ 2・２８ 3の厚さＴＢ（例えば、５０μｍ程度）は、溝部の深さＴＤ（例えば、３５０μｍ程度）よりも薄く形成されている。また、梁部２８ 1・２８ 2・２８ 3は、図１〜図２に示すように、例えば、２０μｍ程度の幅Ｗ１・Ｗ２・Ｗ３をそれぞれ備えている。
【００２９】
また、溝部２５ 1・２５ 2・２５ 3、梁部２８ 1・２８ 2・２８ 3または配線層２６ 1・２６ 2・２６ 3は、平面視において、矩形、円形、楕円形、八角形、三角形、若しくは多角形のいずれかのパターンを有していても良い。
【００３０】
また、例えば、溝部および配線層が、平面視において平行かつ互いに９０°で交差するストライプパターンを備えている場合には、後述する図２０に示すようなインダクタンス素子用の電極内蔵基板を形成することができる。
【００３１】
また、実施の形態に係る電極内蔵基板１において、基板１２は、内部にエッチストップ層６が形成されてなるＳＯＩ（Silicon on Insulator）基板を用いることができる。
【００３２】
また、実施の形態に係る電極内蔵基板１であって、ＳＯＩ基板ウェハ１２０に形成された相対的に長いラインアンドスペース（Ｌ＆Ｓ：Line and Space）を有する電極内蔵基板１の模式的平面パターン構成は、図３に示すように表され、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４（ａ）に示すように表され、図３のＩＶ−ＩＶ線に沿う模式的断面構造は、図４（ｂ）に示すように表される。
【００３３】
実施の形態に係る電極内蔵基板１は、図３〜図４に示すように、ＳＯＩ基板ウェハ１２０と、ＳＯＩ基板ウェハ１２０の内部に形成された溝部２５ 1・２５ 2・２５ 3・…・２５ nに埋め込まれた配線層２６ 1・２６ 2・２６ 3・…・２６ nと、配線層２６ 1・２６ 2・２６ 3・…・２６ nを除く、ＳＯＩ基板ウェハ１２０の内部に形成されたエッチストップ層６と、ＳＯＩ基板ウェハ１２０の表面に対向する裏面に配置された梁部２８ 1・２８ 2とを備える。ここで、ＳＯＩ基板ウェハ１２０の内部に形成された溝部２５ 1・２５ 2・２５ 3・…・２５ nには、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２６ 1・２６ 2・２６ 3・…・２６ nが形成される。
【００３４】
また、梁部２８ 1・２８ 2は、図３に示すように、平面視において配線層２６ 1・２６ 2・２６ 3・…・２６ nと直交し、互いに平行なストライプパターンを備えている。
【００３５】
また、図４（ａ）に示すように、梁部２８1の厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。梁部２８2の厚さＴＢについても同様である。
【００３６】
エッチストップ層６の厚さは、溝部の深さＴＤおよび梁部２８ 1・２８ 2の厚さＴＢよりも薄く形成されている。
【００３７】
比較例に係る電極内蔵基板１Ａであって、シリコン基板ウェハ１２０Ａに形成された相対的に長いラインアンドスペース（Ｌ＆Ｓ：Line and Space）を有する電極内蔵基板１Ａの模式的平面パターン構成は、図５（ａ）に示すように表される。
【００３８】
比較例に係る電極内蔵基板１Ａは、ＳＯＩ基板ウェハ１２０と、ＳＯＩ基板ウェハ１２０の内部に形成された貫通孔に埋め込まれた配線層２６ 1・２６ 2・２６ 3・…・２６ nを備えるが、梁部構造を備えていないため、図５（ａ）の破線ＳＴ部分に示すように、配線層２６ 1・２６ 2・２６ 3・…・２６ nのライン同士が接触するスティッキングが起きやすい。
【００３９】
一方、実施の形態に係る電極内蔵基板１であって、ＳＯＩ基板ウェハ１２０に形成された相対的に長いラインアンドスペースを有する電極内蔵基板１の模式的平面パターン構成は、図５（ｂ）に示すように表される。
【００４０】
実施の形態に係る電極内蔵基板１は、ＳＯＩ基板ウェハ１２０と、ＳＯＩ基板ウェハ１２０の内部に形成された貫通孔に埋め込まれた配線層２６ 1・２６ 2・２６ 3・…・２６ nと、平面視において互いに所定の角度θで交差するストライプパターンを備える梁部２８ 1・２８ 2とを備えるため、図５（ｂ）に示すように、配線層２６ 1・２６ 2・２６ 3・…・２６ nのライン同士が接触するスティッキングの発生を抑制可能である。
【００４１】
また、比較例に係る電極内蔵基板１Ａであって、シリコン基板１２Ａに形成されたスパイラル形状のインダクタンス素子を有する電極内蔵基板１Ａの模式的平面パターン構成は、図６に示すように表される。
【００４２】
比較例に係る電極内蔵基板１Ａは、図６に示すように、貫通孔に埋め込まれた配線層２６がコイル状に形成されるため、貫通孔の溝部を形成した状態では、シリコン基板１２Ａを支えるのは、図６中の破線で示された丸印のＡ部分のみであるため、製造信頼性が低下し易い。
【００４３】
実施の形態に係る電極内蔵基板は、例えば、ＳＯＩ基板に溝部を形成し、銅を溝部に埋め込むことによって形成可能であるため、ＳＯＩ基板内部にスパイラルコイルの構造を容易に実現可能である。
【００４４】
実施の形態に係る電極内蔵基板は、後述するように、ＬＳＩの積層化モジュール、インターポーザ、インダクタンス素子、シールド基板などに適用可能である。
【００４５】
実施の形態に係る電極内蔵基板は、ＳＯＩ基板の表面および裏面からの２段階エッチングにより電極内蔵基板構造を形成可能である。また、裏面に例えば、格子状の梁部構造を備えるため、電極配線層のラインアンドスペース（Ｌ＆Ｓ：Line and Space）を長くしてもライン同士が接触するスティッキングが起きにくい。
【００４６】
また、実施の形態に係る電極内蔵基板は、梁部以外の部分は貫通構造を有するため、銅などの金属めっきを充填し易い。
【００４７】
実施の形態においては、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性の向上が可能な電極内蔵基板を提供することができる。
【００４８】
この結果、ウエハ面内のエッチレートばらつきの影響を受けないため、歩留まりが向上する。また、配線ごとに幅を変更できるようになり、設計自由度が広がった。
【００４９】
本実施の形態は、ＳＯＩ基板を使用するため、基板内部のエッチストップ層によって、オーバーエッチにより梁部が破壊されるのを防止できる。このように、ＳＯＩ基板は、エッチレートのばらつきの影響を受け難くいため、電極内蔵基板の歩留まりを向上できる。
【００５０】
しかも、同一のＳＯＩ基板上に配線幅やサイズの異なる複数の配線層を同時に形成可能であり、設計自由度を向上できる。
【００５１】
（電極内蔵基板の製造方法）
実施の形態に係る電極内蔵基板１であって、模式的表面パターン構成は、図７（ａ）に示すように表され、図７（ａ）のＶ−Ｖ線に沿う模式的断面構造は、図７（ｂ）に示すように表され、図７（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造図は、図７（ｃ）に示すように表され、図７（ａ）に対応する模式的裏面パターン構成は、図７（ｄ）に示すように表される。図７（ｂ）は、図７（ｄ）のＶ−Ｖ線に沿う模式的断面構造にも対応している。図７（ｃ）は、図７（ｄ）のＶＩ−ＶＩ線に沿う模式的断面構造にも対応している。
【００５２】
実施の形態に係る電極内蔵基板１は、図７（ａ）〜図７（ｄ）に示すように、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成された溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5に埋め込まれた配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5と、配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5を除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、ＳＯＩ基板１２の表面に対向する裏面に配置された梁部２８ 1・２８ 2・２８ 3とを備える。ここで、ＳＯＩ基板１２の内部に形成された溝部２５1・２５ 2・２５3・２５ 4・２５5には、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5が形成される。
【００５３】
また、梁部２８ 1・２８ 2・２８ 3は、図７（ａ）・図７（ｄ）に示すように、平面視において配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5と直交し、かつ互いに平行なストライプパターンを備えている。なお、梁部は、図示は省略するが、図１（ｂ）と同様に、平面視において互いに所定の角度θで交差するストライプパターンを備えていても良い。
【００５４】
また、図７（ｂ）に示すように、梁部２８ 1・２８ 2・２８ 3の厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。また、ＳＯＩ基板１２の厚さＴは、ＴＢ＋ＴＤ＋Δ（エッチストップ層６の厚さ）に等しい。
【００５５】
また、図７（ｂ）に示すように、配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5のライン幅はＹに等しく、スペース幅は、Ｘに等しい。
【００５６】
図８〜図１６を参照して、図７に示された実施の形態に係る電極内蔵基板の製造方法を説明する。
【００５７】
実施の形態に係る電極内蔵基板の製造方法は、エッチストップ層が形成されてなるＳＯＩ基板を用いて、ＳＯＩ基板１２の内部に溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5を形成する工程と、ＳＯＩ基板１２の表面に対向する裏面に梁部２８ 1・２８ 2・２８ 3を形成する工程と、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5に配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5を埋め込み形成する工程とを有する。
【００５８】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、プロセス開始時における模式的表面パターン構成は、図８（ａ）に示すように表され、図８（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図８（ｂ）に示すように表され、図８（ａ）に対応する模式的裏面パターン構成は、図８（ｃ）に示すように表される。図８（ｂ）は、図８（ｃ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造にも対応している。
【００５９】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面のフォトリソグラフィー工程における模式的表面パターン構成は、図９（ａ）に示すように表され、図９（ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図９（ｂ）に示すように表され、図９（ａ）に対応する模式的裏面パターン構成は、図９（ｃ）に示すように表される。図９（ｂ）は、図９（ｃ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造にも対応している。
【００６０】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面のエッチング工程における模式的表面パターン構成は、図１０（ａ）に示すように表され、図１０（ａ）のＩＸ−ＩＸ線に沿う模式的断面構造は、図１０（ｂ）に示すように表され、図１０（ａ）に対応する模式的裏面パターン構成は、図１０（ｃ）に示すように表される。図１０（ｂ）は、図１０（ｃ）のＩＸ−ＩＸ線に沿う模式的断面構造にも対応している。
【００６１】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面のレジスト剥離工程における模式的表面パターン構成は、図１１（ａ）に示すように表され、図１１（ａ）のＸ−Ｘ線に沿う模式的断面構造は、図１１（ｂ）に示すように表され、図１１（ａ）に対応する模式的裏面パターン構成は、図１１（ｃ）に示すように表される。図１１（ｂ）は、図１１（ｃ）のＸ−Ｘ線に沿う模式的断面構造にも対応している。
【００６２】
（溝部の形成工程）
（Ａ１）まず、図８（ａ）〜図８（ｃ）に示すように、内部にエッチストップ層６が形成されてなるＳＯＩ基板１２を準備する。
（Ａ２）次に、図９（ａ）〜図９（ｃ）に示すように、ＳＯＩ基板１２の表面において、レジスト１４を塗布し、フォトリソグラフィー工程によって、パターニングする。
（Ａ３）次に、図１０（ａ）〜図１０（ｃ）に示すように、ＳＯＩ基板１２の表面においてエッチングを実施し、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5を形成する。
（Ａ４）次に、図１１（ａ）〜図１１（ｃ）に示すように、ＳＯＩ基板１２の表面のレジスト１４を剥離する。ここで、図１０（ｂ）・図１１（ｂ）に示すように、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5の幅はＹで表され、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5間の幅はＸで表される。また、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5の深さは、ＴＤで表される。また、薄層化された梁部となる部分の厚さはＴＢで表される。厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。
【００６３】
さらに、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5を形成した後、熱酸化や化学的気相堆積（ＣＶＤ:Chemical Vapor Deposition）法により絶縁層を形成する必要がある。
【００６４】
（梁部の形成工程）
実施の形態に係る電極内蔵基板の製造方法の一工程であって、下面のフォトリソグラフィー工程における模式的表面パターン構成は、図１２（ａ）に示すように表され、図１２（ａ）のＸＩ−ＸＩ線に沿う模式的断面構造は、図１２（ｂ）に示すように表され、図１２（ａ）のＸＩＩ−ＸＩＩ線に沿う模式的断面構造は、図１２（ｃ）に示すように表され、図１２（ａ）に対応する模式的裏面パターン構成は、図１２（ｄ）に示すように表される。図１２（ｂ）は、図１２（ｄ）のＸＩ−ＸＩ線に沿う模式的断面構造にも対応している。図１２（ｃ）は、図１２（ｄ）のＸＩＩ−ＸＩＩ線に沿う模式的断面構造にも対応している。
【００６５】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、下面のエッチング工程における模式的表面パターン構成は、図１３（ａ）に示すように表され、図１３（ａ）のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造は、図１３（ｂ）に示すように表され、図１３（ａ）のＸＩＶ−ＸＩＶ線に沿う模式的断面構造は、図１３（ｃ）に示すように表され、図１３（ａ）に対応する模式的裏面パターン構成は、図１３（ｄ）に示すように表される。図１３（ｂ）は、図１３（ｄ）のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造にも対応している。図１３（ｃ）は、図１３（ｄ）のＸＩＶ−ＸＩＶ線に沿う模式的断面構造にも対応している。
【００６６】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、下面のレジスト除去工程における模式的表面パターン構成は、図１４（ａ）に示すように表され、図１４（ａ）のＸＶ−ＸＶ線に沿う模式的断面構造は、図１４（ｂ）に示すように表され、図１４（ａ）のＸＶＩ−ＸＶＩ線に沿う模式的断面構造は、図１４（ｃ）に示すように表され、図１４（ａ）に対応する模式的裏面パターン構成は、図１４（ｄ）に示すように表される。図１４（ｂ）は、図１４（ｄ）のＸＶ−ＸＶ線に沿う模式的断面構造にも対応している。図１４（ｃ）は、図１４（ｄ）のＸＶＩ−ＸＶＩ線に沿う模式的断面構造にも対応している。
（Ｂ１）次に、図１２（ａ）〜図１２（ｄ）に示すように、ＳＯＩ基板１２の裏面において、レジスト１６を塗布し、フォトリソグラフィー工程によって、パターニングする。ここで、図１２（ｃ）に示すように、上部のレジスト１４の開口幅（図１２（ｃ）のＹ 1に対応）に比べて、下部のレジスト１６の開口幅Ｙ 2は、相対的に狭く設定することが望ましい。例えば、開口幅Ｙ 1・Ｙ 2は、５０μｍ・３０μｍとしている。アライメントずれに伴う段差の発生を抑制するためである。
（Ｂ２）次に、図１３（ａ）〜図１３（ｄ）に示すように、ＳＯＩ基板１２の裏面においてエッチングを実施し、貫通溝部２７ 1・２７ 2・２７ 3・２７ 4・２７ 5を形成して、梁部２８ 1・２８ 2・２８ 3を形成する。
（Ｂ３）次に、図１４（ａ）〜図１４（ｄ）に示すように、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5内に露出する、貫通溝部２７ 1・２７ 2・２７ 3・２７ 4・２７ 5との間のエッチストップ層６を除去した後、ＳＯＩ基板１２の裏面のレジスト１６を除去する。下部のレジスト１６の開口幅Ｙ 2を相対的に狭く設定することによって、ＳＯＩ基板１２には、図１４（ｃ）に示すような段差構造が形成されている。以下の工程において、同様の構造が保持される。
【００６７】
ここで、図１４（ｂ）・図１４（ｃ）に示すように、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5の幅はＹで表され、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5間の幅はＸで表される。また、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5の深さは、ＴＤで表される。また、梁部２８ 1・２８ 2・２８ 3となる部分の厚さはＴＢで表される。厚さＴＢは、溝部の深さＴＤよりも薄く形成されている。
【００６８】
また、ＳＯＩ基板１２の厚さＴは、図１４（ｂ）に示すように、ＴＢ＋ＴＤ＋Δ（エッチストップ層６の厚さ）に等しい。
【００６９】
さらに、熱酸化工程を実施することによって、基板全体に絶縁層を形成することができる。
【００７０】
（配線層の埋め込み形成工程）
実施の形態に係る電極内蔵基板の製造方法の一工程であって、金属（Ｃｕ）メッキ埋め込み工程における模式的表面パターン構成は、図１５（ａ）に示すように表され、図１５（ａ）のＸＶＩＩ−ＸＶＩＩ線に沿う模式的断面構造は、図１５（ｂ）に示すように表され、図１５（ａ）のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う模式的断面構造は、図１５（ｃ）に示すように表され、図１５（ａ）に対応する模式的裏面パターン構成は、図１５（ｄ）に示すように表される。図１５（ｂ）は、図１５（ｄ）のＸＶＩＩ−ＸＶＩＩ線に沿う模式的断面構造にも対応している。図１５（ｃ）は、図１５（ｄ）のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う模式的断面構造にも対応している。
【００７１】
実施の形態に係る電極内蔵基板の製造方法の一工程であって、上面および下面の金属（Ｃｕ）メッキ研磨工程における模式的表面パターン構成は、図１６（ａ）に示すように表され、図１６（ａ）のＸＩＸ−ＸＩＸ線に沿う模式的断面構造は、図１６（ｂ）に示すように表され、図１６（ａ）のＸＸ−ＸＸ線に沿う模式的断面構造は、図１６（ｃ）に示すように表され、図１６（ａ）に対応する模式的裏面パターン構成は、図１６（ｄ）に示すように表される。図１６（ｂ）は、図１６（ｄ）のＸＩＸ−ＸＩＸ線に沿う模式的断面構造にも対応している。図１６（ｃ）は、図１６（ｄ）のＸＸ−ＸＸ線に沿う模式的断面構造にも対応している。
（Ｃ１）次に、図１５（ａ）〜図１５（ｄ）に示すように、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5に対してＳＯＩ基板１２の表面側から金属メッキ層２６Ｕを形成し、貫通溝部２７ 1・２７ 2・２７ 3・２７ 4・２７ 5に対してＳＯＩ基板１２の表面側および裏面側から金属メッキ層２６Ｕ・２６Ｄを形成する。金属メッキ層２６Ｕ・２６Ｄは、例えばＣｕメッキ層を備えていても良い。なお、図示は省略するが、金属メッキ層２６Ｕ・２６Ｄを形成する工程の前工程として、いずれもメッキ層の形成のためのシード層を形成する工程を実施する。シード層の形成工程では、ＣＶＤ技術、スパッタリング技術、蒸着技術、無電解メッキ技術などを適用可能である。
【００７２】
さらに、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5および貫通溝部２７ 1・２７ 2・２７ 3・２７ 4・２７ 5を形成した後、熱酸化やＣＶＤで絶縁層を形成した後、上記の金属メッキ層２６Ｕ・２６Ｄの形成工程を実施する。
（Ｃ２）次に、図１６（ａ）〜図１６（ｄ）に示すように、ＳＯＩ基板１２の表面および裏面において金属メッキ層２６Ｕ・２６Ｄの研磨工程を実施して、溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5および貫通溝部２７ 1・２７ 2・２７ 3・２７ 4・２７ 5内に埋め込まれた配線層２６ 1・２６ 2・２６ 3・２６ 4・２６ 5を形成する。ここで、研磨工程としては、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を適用しても良い。
【００７３】
ここで、実施の形態に係る電極内蔵基板において、エッチストップ層６の厚さΔは、例えば０．１μｍ〜４０μｍ程度であり、０．５μｍ〜２０μｍ程度が好ましい。梁部２８ 1・２８ 2・２８ 3の厚さＴＢは、例えば１μｍ〜４００μｍ程度であり、より好ましくは、１０μｍ〜２００μｍ程度とされる。梁部２８ 1・２８ 2・２８ 3の幅さＷ１・Ｗ２・Ｗ３は、例えば１μｍ〜２００μｍ程度であり、より好ましくは、５μｍ〜１００μｍ程度とされる。溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5の深さＴＤは、例えば１０μｍ〜１０００μｍ程度であり、より好ましくは、５０μｍ〜５００μｍ程度とされる。溝部２５ 1・２５ 2・２５ 3・２５ 4・２５ 5の幅Ｙは、例えば１μｍ〜４００μｍ程度であり、より好ましくは、５μｍ〜２００μｍ程度とされる。
【００７４】
本実施の形態に係る電極内蔵基板を適用可能なインダクタンス素子、インターポーザ、シールド基板およびモジュールに関する以下の記載においては、ＳＯＩ基板を単に基板と記述（エッチストップ層の図示を省略）している場合が含まれる。
【００７５】
(ＳＯＩ基板方式とパーマロイ基板方式のインダクタンス素子の比較)
実施の形態に係る電極内蔵基板を適用して形成されたＳＯＩ基板方式のインダクタンス素子の模式的断面構造は、図１７に示すように表される。また、比較例に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造（裏面研磨なしの構造例）は、図１８（ａ）に示すように表され、裏面研磨有りの構造例は、図１８（ｂ）に示すように表されえる。なお、図１７においては、梁部構造については、図３０などを参照して後述する。
【００７６】
実施の形態に係る電極内蔵基板を適用して形成されたＳＯＩ基板方式のインダクタンス素子３２は、図１７に示すように、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成された溝部に埋め込まれた配線層２６と、配線層２６を除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、配線層２６の側面に配置された絶縁層３０Ｓ・配線層２６の表面に配置された絶縁層３０Ｕ・配線層２６の裏面に配置された絶縁層３０Ｄと、絶縁層３０Ｕ上に配置された磁性層１０Ｕと、絶縁層３０Ｄ下に配置された磁性層１０Ｄとを備える。ＳＯＩ基板１２に形成された梁部２８は、図示を省略している。破線は、インダクタンス素子３２の動作状態における磁束が通過する経路を模式的に表している。
【００７７】
ＳＯＩ基板方式では、深堀エッチングとシリコン貫通電極（ＴＳＶ：Through Silicon Via）技術により、高密度かつ大断面積のコイルを形成可能である。ＳＯＩ基板は、非磁性の基板であるため、磁気抵抗が大きくインダクタンス値はパーマロイ方式に比べて相対的に小さいが、磁気飽和は起きにくいため、大電流化に有利である。
【００７８】
比較例に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造（裏面研磨なしの構造例）は、図１８（ａ）に示すように、パーマロイ基板１２０Ｐと、パーマロイ基板１２０Ｐの内部に形成された溝部に埋め込まれた配線層２６０と、配線層２６０の側面・底面に配置された絶縁層３００Ｓ・配線層２６０の表面に配置された絶縁層３００Ｕと、絶縁層３００Ｕ上に配置された磁性層１００Ｕとを備える。破線は、インダクタンス素子３２の動作状態における磁束が通過する経路を模式的に表している。
【００７９】
比較例に係るパーマロイ基板方式のインダクタンス素子の模式的断面構造（裏面研磨有りの構造例）は、図１８（ｂ）に示すように、パーマロイ基板１２０Ｐと、パーマロイ基板１２０Ｐの内部に形成された溝部に埋め込まれた配線層２６０と、配線層２６０の側面に配置された絶縁層３００Ｓ・配線層２６０底面に配置された絶縁層３００Ｄ・配線層２６０の表面に配置された絶縁層３００Ｕと、絶縁層３００Ｕ上に配置された磁性層１００Ｕ・絶縁層３００Ｄ下に配置された磁性層１００Ｄとを備える。破線は、インダクタンス素子の動作状態における磁束が通過する経路を模式的に表している。
【００８０】
パーマロイ基板方式では、ウェットエッチングを適用してパーマロイを加工するため、コイルの高密度化、大断面積化には不利である。一方、パーマロイ基板は、磁性基板であるため、磁気抵抗が小さく、インダクタンス値が大きい。
【００８１】
（インダクタンス素子の構成）
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２の模式的鳥瞰構成は、図１９（ａ）に示すように表わされ、図１９（ａ）のＸＸＩ−ＸＸＩ線に沿う模式的断面構造は、図１９（ｂ）に示すように表わされる。
【００８２】
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２は、図１９に示すように、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成された溝部に埋め込まれた配線層２６と、配線層２６を除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、配線層２６の側面に配置された絶縁層３０Ｓ・配線層２６の表面に配置された絶縁層３０Ｕ・配線層２６の裏面に配置された絶縁層３０Ｄと、絶縁層３０Ｕ上に配置された磁性層１０Ｕと、絶縁層３０Ｄ下に配置された磁性層１０Ｄとを備える。ＳＯＩ基板１２に形成された梁部２８は、図示を省略している。
【００８３】
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２において、溝部に埋め込まれた配線層２６は、図２０（ａ）〜図２０（ｃ）に示すように、コイル形状を備えていても良い。
【００８４】
また、図１９に示すように、ＳＯＩ基板１２の表面に配置された上部コア（３０Ｕ・１０Ｕ）を備えていても良い。
【００８５】
また、図１９に示すように、ＳＯＩ基板１２の裏面に配置された下部コア（３０Ｄ・１０Ｄ）を備えていても良い。
【００８６】
また、上部コア（３０Ｕ・１０Ｕ）および下部コア（３０Ｄ・１０Ｄ）は、磁性層１０Ｕ・１０Ｄと絶縁層３０Ｕ・３０Ｄの多層構造を備えていても良い。
【００８７】
さらに、図１９に示すように、上部コア（３０Ｕ・１０Ｕ）および下部コア（３０Ｄ・１０Ｄ）を複数に分割するスリットＳＬを備えていても良い。このスリット構造により、渦電流損を低減可能である。磁性層１０Ｕ・１０Ｄは、パーマロイ、フェライトなどの強磁性体を備えていても良い。
【００８８】
また、絶縁層３０Ｕ・３０Ｄは、強磁性体、常磁性体、もしくは反磁性体のいずれかを備えていても良い。また、磁性層１０Ｕ・１０Ｄの厚さおよびスリットＳＬによる磁性層１０Ｕ・１０Ｄの分割により、磁性層１０Ｕ・１０Ｄ内の渦電流半径を制御可能である。
【００８９】
（インダクタンス素子の製造方法：上部コア・下部コアの形成工程）
また、実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の製造方法は、上記の実施の形態に係る電極内蔵基板１の製造工程に加えて、図１７・図１９（ｂ）に示すように、ＳＯＩ基板１２の表面に上部コア（３０Ｕ・１０Ｕ）を形成する工程と、ＳＯＩ基板１２の表面に対向する裏面に下部コア（３０Ｄ・１０Ｄ）を形成する工程とを有していても良い。
（Ｄ１）上記の実施の形態に係る電極内蔵基板の製造工程を実施して形成された電極内蔵基板１に対して、図１７・図１９（ｂ）に示すように、ＳＯＩ基板１２の表面および裏面に絶縁層３０Ｕ・３０Ｄを形成する。
（Ｄ２）次に、図１７・図１９（ｂ）に示すように、絶縁層３０Ｕ上に磁性層１０Ｕを形成して、上部コア（３０Ｕ・１０Ｕ）を形成する。
（Ｄ３）次に、図１７・図１９（ｂ）に示すように、絶縁層３０Ｄ下に磁性層１０Ｄを形成して、下部コア（３０Ｄ・１０Ｄ）を形成する。
【００９０】
上部コア（３０Ｕ・１０Ｕ）および下部コア（３０Ｄ・１０Ｄ）の形成においては、磁性層と絶縁層の多層構造を形成しても良い。ここで、磁性層は、メッキ形成技術、スパッタリング技術、真空蒸着技術などで形成可能である。
【００９１】
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２であって、配線層部分の模式的鳥瞰構成は、図２０（ａ）に示すように表わされ、図２０（ａ）の表面構成は、図２０（ｂ）に示すように表わされ、図２０（ａ）の裏面構成は、図２０（ｃ）に示すように表わされる。
【００９２】
さらに、図２０（ａ）の中央部分のＸＸＩＩ−ＸＸＩＩ線に沿う断面鳥瞰構成は、図２１（ａ）に示すように表わされ、図２１（ａ）の矢印Ｂ１方向から見た断面構成は、図２１（ｂ）に示すように表わされ、図２１（ｂ）のＣ１部分の拡大図は、図２１（ｃ）に示すように表わされる。
【００９３】
また、図２０（ａ）のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面鳥瞰構成は、図２２（ａ）に示すように表され、図２２（ａ）の矢印Ｂ２方向から見た断面構成は、図２２（ｂ）に示すように表され、図２２（ｂ）のＣ２部分の拡大図は、図２２（ｃ）に示すように表わされる。
【００９４】
さらに、図２０（ａ）のＳＯＩ基板１２のみの表面側模式的鳥瞰構成は、図２３（ａ）に示すように表され、図２３（ａ）の裏面側模式的鳥瞰構成は、図２３（ｂ）に示すように表わされる。
【００９５】
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２は、ＳＯＩ基板１２に２段階エッチングとＣｕメッキ技術を実施して形成される。図２０（ａ）・図２３（ａ）に示すように、ＳＯＩ基板１２のサイズは、ＬＸ・ＬＹで表される。具体的な数値例としては、ＬＸ・ＬＹは、共に約４．２ｍｍである。
【００９６】
また、実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２は図２０（ｃ）・図２３（ｂ）に示すように、ＳＯＩ基板１２の裏面に格子構造の梁部２８を備える。ここで、梁部２８の格子の十字部分の幅はΔＢ、格子の枠部分の幅はΔＥＸ・ΔＥＹで表される。具体的な数値例としては、ΔＢ・ΔＥＸ・ΔＥＹは、いずれも約１００μｍである。
【００９７】
また、図２１（ｃ）に示すように、配線層２６のラインアンドスペースはＹおよびＸで表され、配線層２６の深さはＴＤで表され、梁部２８の厚さはＴＢで表される。具体的な数値例としては、配線層２６の線幅Ｙは約５０μｍ、間隔Ｘは約１５μｍ、配線層２６の深さＴＤは約３００μｍ、梁部２８の厚さＴＢは約５０μｍである。
【００９８】
また、図２２（ｃ）に示すように、ＳＯＩ基板１２の中央部の梁部２８の幅はＷＢで表される。このＷＢは、図２０（ｃ）・図２３（ｂ）におけるΔＢに等しく、約１００μｍである。
【００９９】
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子３２においては、ＳＯＩ基板内蔵のインダクタンス素子が形成されるため、電極内蔵基板上にＩＣやコンデンサを配置したＤＣ／ＤＣコンバータなどに適用可能である。また、電極内蔵基板の上下に磁性層１０Ｕ・１０Ｄを形成することでＩＣやコンデンサに与えるノイズの影響を低減可能である。
【０１００】
（梁部構造）
実施の形態に係る電極内蔵基板に適用可能な梁部２８の構造の模式的平面図であって、十字型構成例は、図２４（ａ）に示すように表され、格子型構成例は、図２４（ｂ）に示すように表され、対角方向クロス型構成例は、図２４（ｃ）に示すように表され、円形・十字複合型構成例は、図２４（ｄ）に示すように表される。
【０１０１】
実施の形態に係る電極内蔵基板に適用可能な梁部２８の構造は、図２４に示すように、平面視において、十字型、格子型、対角方向クロス型、円形・十字複合型のいずれかのパターンを有していても良い。さらに、矩形、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。
【０１０２】
また、実施の形態に係る電極内蔵基板において、溝部または配線層も梁部の形状と同様に、十字型、格子型、対角方向クロス型、円形・十字複合型、矩形、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。
【０１０３】
（インダクタンスの周波数特性）
実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子のインダクタンスＬの周波数特性のシミュレーション結果は、図２５に示すように表される。
【０１０４】
また、実施の形態に係る電極内蔵基板を適用して形成されたインダクタンス素子の交流抵抗ＡＣＲの周波数特性のシミュレーション結果は、図２６に示すように表される。
【０１０５】
図２５・図２６において、●プロットで表される「空芯」の曲線は、電極内蔵基板の上下に絶縁層３０Ｕ・３０Ｄを備える構造に対応し、▲プロットで表される「磁性層」の曲線は、絶縁層３０Ｕ・３０Ｄの上下に磁性層１０Ｕ・１０Ｄを備える構造に対応し、■プロットで表される「磁性層＆スリット」の曲線は、磁性層１０Ｕ・１０ＤにさらにスリットＳＬを形成した構造に対応している。
【０１０６】
実施の形態に係るインダクタンス素子のインダクタンスＬの周波数特性は、１００ｋＨｚ〜１０ＭＨｚの測定範囲で、略一定値を示す。磁性層１０Ｕ・１０Ｄを形成することによって、インダクタンスＬを増大可能である。
【０１０７】
実施の形態に係るインダクタンス素子の交流抵抗ＡＣＲの周波数特性は、１００ｋＨｚ〜１０ＭＨｚの測定範囲で、相対的に低い交流抵抗ＡＣＲの値を示している。特に、スリットＳＬを形成することによって、磁性層１０Ｕ・１０Ｄのみの場合に比べて、相対的に低い交流抵抗ＡＣＲが得られる。
【０１０８】
（モジュール）
―比較例―
比較例に係るＤＣ／ＤＣコンバータモジュールの実装構成例は、図２７に示すように表される。比較例に係るＤＣ／ＤＣコンバータモジュールにおいては、プリント回路基板３８上にインダクタンス素子３４、ＩＣ３６、コンデンサ４０1・４０2を搭載するため、実装面積の低減は困難である。
【０１０９】
―構成例１―
実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例１の集積回路ブロック構成は、図２８に示すように表わされる。図２８において、端子Ａ１：ＶＩＮは、電圧ＥのＤＣ／ＤＣコンバータ入力電圧ＶＩＮが入力される電源端子、端子Ａ２：ＥＮは、イネーブル端子、端子Ａ３：ＧＮＤは、接地端子を表す。また、端子Ｂ１：ＬＸは、インダクタ接続端子、端子Ｂ２：ＦＢは、出力電圧フィードバック入力端子、端子Ｂ３：ＭＯＤＥは、ＤＥ／ＰＦＭ−ＰＷＭモード切り替え用端子を表す。電圧Ｅには、並列に入力コンデンサＣｉが接続される。また、端子Ｂ１：ＬＸにはリアクトルＬを介して出力コンデンサＣｏが接続され、出力コンデンサＣｏの両端からＤＣ／ＤＣコンバータ出力電圧ＶＯＵＴを得ることができる。
【０１１０】
また、図２８に対応したＤＣ／ＤＣコンバータモジュール３の構成例１の模式的平面パターン構成の積層化合成図は、図２９に示すように表され、図２９のＸＸＩＶ−ＸＸＩＶ線に沿う模式的断面構造は、図３０に示すように表される。
【０１１１】
実施の形態に係るＤＣ／ＤＣコンバータモジュール３は、図３０に示すように、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成された溝部に埋め込まれた配線層２６と、配線層２６を除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、配線層２６の表面に配置された絶縁層３０Ｕ 1／磁性層１０Ｕ／絶縁層３０Ｕ 2と、配線層２６の裏面に配置された絶縁層３０Ｄ 1／磁性層１０Ｄ／絶縁層３０Ｄ 2と、絶縁層３０Ｕ 2上に上面配線層４４・半田層４５を介して配置されたＩＣ３６・コンデンサ４０と、絶縁層３０Ｄ 2の下面に配置された下面配線層４６・半田層４７とを備える。ここで、配線層２６の側面に配置された絶縁層３０Ｓ、磁性層１０Ｕ・１０Ｄに形成されたスリットＳＬおよびＳＯＩ基板１２に形成された梁部２８は、図示を省略している。
【０１１２】
実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例１においては、図２９・３０に示すように、ＩＣ３６、コンデンサ４０を搭載することができる。このため、積層技術により、実装面積を低減可能である。
【０１１３】
図２９・３０に対応する実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例１の鳥瞰構成は、図３１に示すように表される。
【０１１４】
図３１に示すように、電極内蔵基板を適用して形成されたインダクタンス素子３２上にＩＣ３６、コンデンサ４０を搭載することができる。このため、積層技術により、実装面積を比較例に比べて低減可能である。
【０１１５】
図２９〜図３１の下面配線層４６の模式的平面構成は、図３２に示すように表される。下面配線層４６には、端子Ａ１用のＶＩＮ電極パターン、端子Ａ２用のＥＮ電極パターン、端子Ａ３用のＧＮＤ電極パターン、端子Ｂ１用のＶＯＵＴ電極パターン、端子Ｂ３用のＭＯＤＥ電極パターンなどが配置されている。
【０１１６】
図２９〜図３１のインダクタ層の模式的平面構成は、図３３に示すように表される。図３３に示すように、ＳＯＩ基板１２内部に形成された溝部に埋め込まれた配線層２６がコイル状に配置されている。図３３の中央部には、配線層２６の電極取出し用の貫通電極２６Ｔが形成されている。ここで、貫通電極２６Ｔは、上面配線層４４・下面配線層４６を接続している。
【０１１７】
図２９〜図３１の上面配線層４４の模式的平面構成は、図３４に示すように表される。図３４に示すように、電圧ＥのＤＣ／ＤＣコンバータ入力電圧ＶＩＮが入力される電源端子Ａ１：ＶＩＮの電極パターン、イネーブル端子Ａ２：ＥＮの電極パターン、接地端子Ａ３：ＧＮＤの電極パターン、インダクタ接続端子Ｂ１：ＬＸの電極パターン、出力電圧フィードバック入力端子Ｂ２：ＦＢの電極パターン、ＤＥ／ＰＦＭ−ＰＷＭモード切り替え用端子Ｂ３：ＭＯＤＥの電極パターンなどが配置されている。
【０１１８】
図２９〜図３１のＩＣ・コンデンサ層の模式的平面構成は、図３５に示すように表される。図３５に示すように、ＩＣ３６・入力コンデンサＣｉ・出力コンデンサＣｏが配置されている。
【０１１９】
―構成例２―
実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例２の模式的断面構造は、図３６に示すように表される。
【０１２０】
実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例２は、図３６に示すように、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成された溝部に埋め込まれた配線層２６と、配線層２６を除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、配線層２６の表面に配置された絶縁層３０Ｕ 1／磁性層１０Ｕ／絶縁層３０Ｕ 2と、配線層２６の裏面に配置された絶縁層３０Ｄ 1／磁性層１０Ｄ／絶縁層３０Ｄ 2と、絶縁層３０Ｕ 2上に上面配線層４４・半田層４５を介して配置されたＩＣ３６・コンデンサ４０と、絶縁層３０Ｄ2の下面に配置された下面配線層４６・半田層４７とを備える。ここで、配線層２６の側面に配置された絶縁層３０Ｓ、磁性層１０Ｕ・１０Ｄに形成されたスリットＳＬおよびＳＯＩ基板１２に形成された梁部２８は、図示を省略している。
【０１２１】
実施の形態に係るＤＣ／ＤＣコンバータモジュール３の構成例２においては、図３６に示すように、ＳＯＩ基板１２を船形に加工した構造を備える。ＳＯＩ基板１２を船形に加工した底部に構成例１と同様に、ＩＣ３６、コンデンサ４０を搭載することができる。このため、積層技術により、実装面積を低減し、かつ低背化可能である。
【０１２２】
実施の形態に係るＤＣ／ＤＣコンバータモジュール３は、積層構造により面積を低減可能である。また、ＩＣ内蔵基板やフェライト基板などを用いないため安価に形成可能である。
【０１２３】
実施の形態に係るＤＣ／ＤＣコンバータモジュール３は、上記の電極内蔵基板の製造方法において説明したように、ＳＯＩ基板の深堀エッチングと銅めっき技術を利用して形成可能である。
【０１２４】
（シールド基板）
実施の形態に係る電極内蔵基板を適用して形成されたシールド基板２の模式的鳥瞰構成は、図３７に示すように表される。また、図３７の上面図は、図３８（ａ）に示すように表され、図３８（ａ）のＸＸＶ−ＸＸＶ線に沿う模式的断面構造は、図３８（ｂ）に示すように表され、図３８（ａ）のＸＸＶＩ−ＸＸＶＩ線に沿う模式的断面構造は、図３８（ｃ）に示すように表される。
【０１２５】
実施の形態に係る電極内蔵基板を適用して形成されたシールド基板２は、図３７・図３８（ａ）〜図３８（ｃ）に示すように、ＳＯＩ基板１２と、ＳＯＩ基板１２の内部に形成され、平面視において矩形形状のストライプパターンを有する溝部に埋め込まれた配線層２６Ｃと、配線層２６Ｃを除く、ＳＯＩ基板１２の内部に形成されたエッチストップ層６と、ＳＯＩ基板１２の表面に対向する裏面に配置された梁部２８と、ＳＯＩ基板１２の表面に対向する裏面に配置された裏面電極２６Ｂとを備える。ここで、ＳＯＩ基板１２の内部に形成された溝部に、銅（Ｃｕ）などの金属を埋め込むことによって、配線層２６Ｃが形成される。
【０１２６】
また、梁部２８は、図３８（ａ）〜図３８（ｃ）平面視において十字型のパターンを備えている。
【０１２７】
なお、上記の構成では、平面視において矩形状のパターンを有する溝部に埋め込まれた配線層２６Ｃの構造を示したが、これに限定されるものではなく、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。シールド効果を発揮できる形状であれば良く、閉回路を形成していればいかなる形状パターンを備えていても良い。
【０１２８】
梁部２８の構造は、図２４と同様に、平面視において、十字型、格子型、対角方向クロス型、円形・十字複合型のいずれかのパターンを有していても良い。さらに、矩形、円形、楕円形、八角形、三角形、若しくは多角形などのいずれかのパターンを有していても良い。
【０１２９】
ＳＯＩ基板１２の内、平面視において矩形状のストライプパターンを有する溝部に埋め込まれた配線層２６Ｃに囲まれたＳＯＩ基板１２Ｉは、配線層２６Ｃおよび裏面電極２６Ｂで囲われているため、例えば、図３８（ｃ）に示すような電磁界ＥＭの環境下に配置されたとしてもノイズの影響を抑制可能である。例えば、ＳＯＩ基板１２Ｉを掘り込んで部品を配置することで電磁シールド効果が得られる。さらに、配線層２６ＣおよびＳＯＩ基板１２Ｉの上面にメタルを形成すると、上面からのノイズの影響も抑制可能である。
【０１３０】
（インターポーザ）
実施の形態に係る電極内蔵基板を適用して形成されたシリコンインターポーザ５０をパッケージ基板５２上に配置した模式的鳥瞰構成は、図３９（ａ）に示すように表され、図３９（ａ）のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う模式的断面構造は、図３９（ｂ）に示すように表され、図３９（ｂ）のＥ部分の拡大図は、図３９（ｃ）に示すように表される。
【０１３１】
パッケージ基板５２に複数の半導体集積回路チップ４８ 1・４８ 2・４８ 3・４８ 4を搭載する際、中間層としてシリコンインターポーザ５０が使用される。
【０１３２】
シリコンインターポーザ５０には、実施の形態に係る電極内蔵基板を適用可能である。
【０１３３】
実施の形態に係る電極内蔵基板を適用して形成されたシリコンインターポーザ５０は、ＳＯＩ基板と、ＳＯＩ基板の内部に形成された溝部に埋め込まれた配線層と、配線層を除く、基板の内部に形成されたエッチストップ層（図示省略）とを備える。また、実施の形態に係る電極内蔵基板と同様に、梁部を備える。ＳＯＩ基板と配線層との境界には、絶縁層を形成しても良い点は前述の通りである。
【０１３４】
パッケージ基板５２の裏面上に配置されたＢＧＡ半田ボール５４は、貫通ビアを介して、パッケージ基板５２の表面上に配置されたバンプ６０と接続可能である。また、バンプ６０は、シリコン貫通ビア（ＣＵＴＳＶ）５８およびインターポーザ内蔵電極２６Ｉを介してシリコンインターポーザ５０上に配置されるマイクロバンプ５６と接続可能である。マイクロバンプ５６は、半導体集積回路チップ４８ 1・４８ 2・４８ 3・４８ 4と接続されている。
【０１３５】
ＳＯＩ基板に対して、実施の形態に係る電極内蔵基板と同様に、梁部を設けることによって、貫通溝も形成できるため、シリコンインターポーザ５０は、設計の自由度が増す。
【０１３６】
本実施の形態に係る電極内蔵基板を適用したシリコンインターポーザによれば、構造が簡単でライン同士が接触するスティッキングが起きにくく、信頼性が高いインターポーザを提供することができる。
【０１３７】
（多チャンネルＤＣ／ＤＣコンバータモジュール）
多チャンネルＤＣ／ＤＣコンバータの実現には、各チャンネルの出力に合わせた最適なコイル・配線の設計が必要となる。シリコン基板を用いた従来技術は、オーバーエッチ抑制のためコイル・配線の幅が一定となり、異なるコイル構造を同一ウエハに形成できない。
実施の形態に係る電極内蔵基板では、異なる幅やサイズのコイルを同一基板に形成可能である。このため、実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュール１８０では、ＳＯＩ基板のエッチストップ効果により、出力ごとにコイル・配線幅を最適設計したコンバータを形成できる。
【０１３８】
実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュール１８０の模式的ブロック構成は、図４０に示すように表される。
【０１３９】
実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュール１８０は、図４０に示すように、ＤＣ電源バッテリ２００と、ＤＣ電源バッテリ２００に接続された複数種のコンバータ２０２Ａ・２０２Ｂ１・２０２Ｂ２・２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６とを備える。
【０１４０】
複数種のコンバータ２０２Ａ・２０２Ｂ１・２０２Ｂ２・２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６には、実施の形態に係るインダクタンス素子を搭載可能である。コンバータ２０２Ａ・２０２Ｂ１・２０２Ｂ２・２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６は、例えば、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Ouput）、スイッチングレギュレータなどで構成可能である。コンバータ２０２Ａは大電流変換用、コンバータ２０２Ｂ１・２０２Ｂ２は中電流変換用、コンバータ２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６は小電流変換用となっている。
【０１４１】
コンバータ２０２Ａは、例えば、ＣＰＵ（Central Processing Unit）２０４を駆動可能であり、コンバータ２０２Ｂ１・２０２Ｂ２は、例えば、メモリ２０６・ドライバ２０８を駆動可能であり、コンバータ２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６は、例えば、車載用の各種のセンサ２１０1・２１０2・２１０3・２１０4・２１０5・２１０6を駆動可能である。
【０１４２】
実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュール１８０であって、上層のプリント回路基板３８の模式的鳥瞰構成は、図４１（ａ）に示すように表され、下層のＳＯＩ基板１２の模式的鳥瞰構成は、図４１（ｂ）に示すように表される。
【０１４３】
プリント回路基板３８には、図４１（ａ）に示すように、基板エリア３８Ａ・３８Ｂ１・３８Ｂ２・３８Ｃ１・３８Ｃ２・３８Ｃ３・３８Ｃ４・３８Ｃ５・３８Ｃ６ごとに、それえぞれの用途と駆動容量に応じた集積回路、コンデンサなどが配置されている。
【０１４４】
ここで、集積回路は、ＤＣＤＣコンバータ制御用集積回路を備えていても良い。
【０１４５】
実施の形態に係る多チャンネルＤＣ／ＤＣコンバータモジュール１８０は、配線層により形成されたコイル形状を有するインダクタンス素子を備え、インダクタンス素子を同一基板内に複数配置した多チャンネルのＤＣＤＣコンバータを備えていても良い。
【０１４６】
例えば、基板エリア３８Ａには、コンバータ２０２Ａを構成するための集積回路ＩＣＡとコンデンサＣＡ１・ＣＡ２とが配置される。基板エリア３８Ｂ１・３８Ｂ２には、それぞれ、コンバータ２０２Ｂ１・２０２Ｂ２を構成する集積回路・コンデンサ（参照番号省略）などが配置される。基板エリア３８Ｃ１・３８Ｃ２・３８Ｃ３・３８Ｃ４・３８Ｃ５・３８Ｃ６にも、それぞれ、コンバータ２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６を構成する集積回路・コンデンサ（参照番号省略）などが配置される。
【０１４７】
ＳＯＩ基板１２には、図４１（ｂ）に示すように、上面に、プリント回路基板３８の各基板エリア３８Ａ・３８Ｂ１・３８Ｂ２・３８Ｃ１・３８Ｃ２・３８Ｃ３・３８Ｃ４・３８Ｃ５・３８Ｃ６に対応するように、サイズや配線幅の異なる複数のインダクタンス素子１０８、１０６、１０２が配置される。
【０１４８】
すなわち、インダクタンス素子１０８は、コンバータ２０２Ａを構成するために、基板エリア３８Ａに対応するＳＯＩ基板１２上の所定の位置に配置される。インダクタンス素子１０６は、コンバータ２０２Ｂ１・２０２Ｂ２を構成するために、基板エリア３８Ｂ１・３８Ｂ２に対応するＳＯＩ基板１２上の所定の位置に配置される。インダクタンス素子１０４は、コンバータ２０２Ｃ１・２０２Ｃ２・２０２Ｃ３・２０２Ｃ４・２０２Ｃ５・２０２Ｃ６を構成するために、基板エリア３８Ｃ１・３８Ｃ２・３８Ｃ３・３８Ｃ４・３８Ｃ５・３８Ｃ６に対応するＳＯＩ基板１２上の所定の位置に配置される。
【０１４９】
なお、ＳＯＩ基板１２上には、例えば平行する一対の辺に沿って、複数の外部取出し配線１０２が配置されている。
【０１５０】
図４１の相対的に大きなインダクタンス素子１０８部分をチップ化した拡大図は、図４２に示すように表される。例えば、図４１（ｂ）の基板エリア３８Ａに配置されるインダクタンス素子１０８は、図４２に示すように、大電流変換用のコンバータ２０２Ａの出力に応じて設計された最適な配線幅やサイズを有したものとなる。
【０１５１】
実施の形態に係る多チャネルＤＣ／ＤＣコンバータモジュールによれば、ＳＯＩ基板のエッチストップ層のオーバーエッチ抑制の効果により、各チャネルの出力に応じて、電流容量や周波数制御に最適な配線幅のコイルを設計することが可能となる。
【０１５２】
すなわち、同一のＳＯＩ基板上に配線幅やサイズの異なる複数のコイル構造を同時に形成可能であり、設計の自由度が増す。
【０１５３】
以上説明したように、本実施の形態によれば、ＳＯＩ基板を使用し、ＳＯＩ基板内部の絶縁層がエッチストップ層となり、オーバーエッチによる梁の破壊を防止できる電極内蔵基板およびその製造方法、およびこの電極内蔵基板を適用したインダクタンス素子、インターポーザ、シールド基板およびモジュールを提供することができる。
【０１５４】
（その他の実施の形態）
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１５５】
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１５６】
本実施の形態に係る電極内蔵基板は、インダクタ・トランス・ノイズフィルタ・アイソレータなどのインダクタンスを利用する電子部品全般、磁気センサ・位置センサなどのセンサ部品、その他ワイヤレス給電用のコイルなどに適用可能であり、さらにインターポーザ、シールド基板などに適用可能であり、特にモバイル機器向けインダクタおよびインダクタを内蔵したＤＣ／ＤＣコンバータモジュールなどの電子機器に適用可能である。
【符号の説明】
【０１５７】
１…電極内蔵基板
２…シールド基板
３…モジュール
６…エッチストップ層
１０Ｕ、１０Ｄ、１００Ｕ、１００Ｄ…磁性層
１２、１２Ｉ、１２０…基板（ＳＯＩ基板、ＳＯＩ基板ウェハ）
１４、１６…レジスト
２５1、２５2、２５3、…、２５ n…溝部
２６、２６1、２６2、２６3、…、２６n、２６０…電極層（配線層）
２６Ｂ…裏面電極
２６Ｃ…シールド電極
２６Ｉ…インターポーザ内蔵電極
２６Ｔ…貫通電極
２６Ｕ、２６Ｄ…Ｃｕメッキ層
２７1、２７2、２７3、…、２７n…貫通溝部
２８、２８1、２８2、２８3、…、２８ n、２９1、２９2、２９3、…、２９ n…梁部
３０、３０Ｕ、３０Ｕ1、３０Ｕ2、３０Ｓ、３０Ｄ、３０Ｄ1、３０Ｄ2、３００Ｕ、３００Ｓ、３００Ｄ…絶縁層
３２、３４、１０４、１０６、１０８…インダクタンス素子
３６…ＩＣ（集積回路）
３８…プリント回路基板（ＰＣＢ）
３８Ａ、３８Ｂ１、３８Ｂ２、３８Ｃ１、３８Ｃ２、３８Ｃ３、３８Ｃ４、３８Ｃ５、３８Ｃ６…基板エリア
４０、４０1、４０2…コンデンサ
４４…上面配線層
４５、４７…半田層
４６…下面配線層
４８1、４８2、４８3、４８ 4…半導体集積回路チップ
５０…シリコンインターポーザ
５２…パッケージ基板
５４…ＢＧＡ半田ボール
５６…マイクロバンプ
５８…ＣＵＴＳＶ（シリコン貫通ビア）
６０…バンプ
１０２…外部取出し配線
１８０…多チャンネルＤＣ／ＤＣコンバータモジュール
２００…ＤＣ電源バッテリ
２０２Ａ、２０２Ｂ１、２０２Ｂ２、２０２Ｃ１、２０２Ｃ２、２０２Ｃ３、２０２Ｃ４、２０２Ｃ５、２０２Ｃ６…コンバータ
２０４…ＣＰＵ
２０６…メモリ
２０８…ドライバ
２１０1、２１０2、２１０3、２１０4、２１０5、２１０6…センサ
ＳＬ…スリット
θ…角度
Δ…エッチストップ層の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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