(57)【要約】【課題】ヘテロ接合が構成されている半導体装置において、電流コラプス現象を抑制する。【解決手段】半導体装置１００は、半導体層１０と、アノード電極１６と、カソード電極１２と、ｐ型半導体層１８を備えている。半導体層１０は、第１半導体層６と第２半導体層８を有している。第２半導体層８は、第１半導体層６上に設けられているとともに第１半導体層６よりバンドギャップが広い。アノード電極１６は、半導体層１０上に設けられており、半導体層１０にショットキー接触している。カソード電極１２は、アノード電極１６から離れて半導体層１０上に設けられている。ｐ型半導体層１８は、アノード電極１６に対して、カソード電極１２の反対側で半導体層１０上に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体層と、前記第１半導体層上に設けられているとともに前記第１半導体層よりバンドギャップが広い第２半導体層とを有する半導体層と、
前記半導体層上に設けられており、前記半導体層にショットキー接触しているアノード電極と、
前記アノード電極から離れて前記半導体層上に設けられているカソード電極と、
前記アノード電極に対して前記カソード電極の反対側で前記半導体層上に設けられているｐ型半導体層と、を備えている半導体装置。
【請求項２】
前記半導体層の表面に溝が形成されており、
前記ｐ型半導体層が、前記溝内に設けられている請求項１に記載の半導体装置。
【請求項３】
前記溝が、前記第２半導体層を貫通して前記第１半導体層に達している請求項２に記載の半導体装置。
【請求項４】
前記ｐ型半導体層は、前記アノード電極に接している請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
第１半導体層と、前記第１半導体層上に設けられているとともに第１半導体層よりバンドギャップが広い第２半導体層とを有する半導体層と、
前記半導体層上に設けられており、前記半導体層にショットキー接触しているアノード電極と、
前記アノード電極から離れて前記半導体層上に設けられているカソード電極と、
前記アノード電極と前記カソード電極の間で半導体層上に島状に設けられている複数のｐ型半導体層と、を備えている半導体装置。
【請求項６】
前記複数のｐ型半導体層は、前記アノード電極と前記カソード電極を結ぶ方向に直交する直交方向に並んで配置されている請求項５に記載の半導体装置。
【請求項７】
前記半導体層の表面に直交する方向から観測したときに、前記アノード電極と前記カソード電極を結ぶ方向に沿って、前記複数のｐ型半導体層が存在しない範囲が存在する請求項５または６に記載の半導体装置。
【請求項８】
前記半導体層は、前記第２半導体層の表面に前記第２半導体層より構成元素の数が少ない第３半導体層をさらに備えている請求項１から７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置に関する技術を開示する。特に、ヘテロ接合が構成された半導体層を備える半導体装置に関する技術を開示する。
【背景技術】
【０００２】
ヘテロ接合が構成されている半導体装置の開発が進められている。非特許文献１は、ヘテロ接合が構成されている半導体層の表面にアノード電極とカソード電極が設けられている半導体装置を開示している。アノード電極が半導体層にショットキー接触している。これにより、このような半導体装置は、ショットキーバリアダイオードとして動作することができる。アノード電極とカソード電極の間の電流は、ヘテロ接合面に形成される２次元電子ガス層を介して流れることができる。このため、このような半導体装置は、低いオン抵抗を有することができる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】S.Lenci et al., IEEE ELECTRON DEVICE LETTERS, VOL.34, No.8, AUGUST, 2013， p1035
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ヘテロ接合が構成されている半導体装置は、高電圧で動作すると、ヘテロ接合面に形成される２次元電子ガス層の電子が加速され、加速された電子が半導体層の結晶欠陥等に捕獲され、電子を捕獲した部分が負に帯電し、オン抵抗が上昇する現象（電流コラプス現象）が生じることが知られている。電流コラプス現象が生じると、ヘテロ接合が構成されている半導体装置の利点である「オン抵抗が低い」という特徴が損なわれる。本明細書は、ヘテロ接合が構成されている半導体装置において、電流コラプス現象を抑制する技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、半導体層と、アノード電極と、カソード電極と、ｐ型半導体層を備えている。半導体層は、第１半導体層と第２半導体層を有する。第２半導体層は、第１半導体層上に設けられているとともに第１半導体層よりバンドギャップが広い。アノード電極は、半導体層上に設けられており、半導体層にショットキー接触している。カソード電極は、アノード電極から離れて半導体層上に設けられている。ｐ型半導体層は、アノード電極に対してカソード電極の反対側で半導体層上に設けられている。
【０００６】
上記半導体装置は、第１半導体層と第２半導体層でヘテロ接合が構成されている。ｐ型半導体層は、ヘテロ接合が構成されている半導体層に接触している。そのため、ｐ型半導体層に電圧が印加されると、ｐ型半導体層から半導体層に正孔が注入される。その正孔は、結晶欠陥等に捕獲されている電子を減少させる。その結果、電流コラプス現象が抑制される。なお、ｐ型半導体層は、アノード電極に対してカソード電極の反対側に設けられている。アノード電極とカソード電極の間において、ｐ型半導体層は、ヘテロ接合面に形成される２次元電子ガス層に影響を及ぼさない。すなわち、ｐ型半導体層は、チャネルに影響を及ぼさない。そのため、ｐ型半導体層は、半導体装置のオン電圧に影響を及ぼすことはない。上記半導体装置は、オン電圧の上昇を抑制しながら、電流コラプス現象を抑制することができる。
【０００７】
本明細書は、以下の半導体装置も開示する。その半導体装置は、半導体層と、アノード電極と、カソード電極と、複数のｐ型半導体層を備えている。半導体層は、第１半導体層と第２半導体層を有する。第２半導体層は、第１半導体層上に設けられているとともに第１半導体層よりバンドギャップが広い。アノード電極は、半導体層上に設けられており、半導体層にショットキー接触している。カソード電極は、アノード電極から離れて半導体層上に設けられている。複数のｐ型半導体層は、アノード電極とカソード電極の間で半導体層上に島状に設けられている。
【０００８】
上記の半導体装置も、ｐ型半導体層に電圧を印加すると、ｐ型半導体層から半導体層に正孔が注入され、結晶欠陥等に捕獲されている電子を減少させることができる。また、ｐ型半導体層が島状に設けられているので、アノード電極とカソード電極の間において、ｐ型半導体層が２次元電子ガス層に対向しない部分を確保することができ、オン電圧の上昇を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例の半導体装置の断面図を示す。
【図２】第１実施例の半導体装置の平面図を示す。
【図３】第２実施例の半導体装置の断面図を示す。
【図４】第２実施例の半導体装置の平面図を示す。
【図５】第３実施例の半導体装置の断面図を示す。
【図６】第４実施例の半導体装置の断面図を示す。
【図７】第５実施例の半導体装置の断面図を示す。
【図８】第６実施例の半導体装置の平面図を示す。
【図９】第７実施例の半導体装置の断面図を示す。
【発明を実施するための形態】
【００１０】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１１】
本明細書で開示する半導体装置は、横型の半導体装置であり、半導体層の表面に一対の主電極が設けられている。具体的には、半導体装置は、横型のショットキーバリアダイオードである。アノード電極及びカソード電極が、半導体層上に設けられている。カソード電極は、アノード電極から離れて半導体層上に設けられている。アノード電極とカソード電極は、半導体層上で平行に伸びていてよい。アノード電極が半導体層とショットキー接触し、カソード電極が半導体層とオーミック接触していてよい。
【００１２】
半導体装置は、ヘテロ接合が構成されている半導体層を備えていてよい。半導体層は、III−Ｖ族半導体で構成されていてよい。半導体層は、第１半導体層と、第１半導体層上に設けられているとともに第１半導体層よりバンドギャップが広い第２半導体層を有していてよい。第１半導体層と第２半導体層によってヘテロ接合が構成される。第１半導体層及び第２半導体層の組み合わせは、ＧａＮとＩｎｘＡｌｙＧａ１−ｘ−ｙＮ，ＧａＡｓとＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓ等であってよい。なお、構成元素の割合を調整することにより、第１半導体層及び第２半導体層の双方ともＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，０＜１−ｘ−ｙ＜１）、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓ（０≦ｘ≦１，０≦ｙ≦１，０＜１−ｘ−ｙ＜１）であってもよい。第２半導体層のバンドギャップが第１半導体層のバンドギャップより広ければ、種々の組み合わせを用いることができる。第２半導体層の表面に、第３半導体層が設けられていてよい。第３半導体層は、第２半導体層より構成元素の数が少なくてよい。すなわち、半導体層は、第２半導体層の表面に、第２半導体層より構成元素の数が少ない第３半導体層をさらに備えていてよい。例えば、第２半導体層がＡｌＧａＮの場合、第３半導体層はＧａＮであってよい。また、例えば第２半導体層がＡｌＧａＡｓの場合、第３半導体層はＧａＡｓであってよい。
【００１３】
半導体装置は、半導体層上にｐ型半導体層を備えていてよい。ｐ型半導体層は、アノード電極に対してカソード電極の反対側に設けられていてよい。この場合、ｐ型半導体層がアノード電極に沿って直線状に設けられていてよい。より具体的には、ｐ型半導体層は、アノード電極の長手方向の長さ以上であってよい。また、アノード電極に対してカソード電極の反対側で、複数のｐ型半導体層が島状に設けられていてもよい。ｐ型半導体層は、アノード電極と接触していてもよい。
【００１４】
複数のｐ型半導体層が、アノード電極とカソード電極の間で半導体層上に島状に設けられていてもよい。島状のｐ型半導体層は、半導体層の表面に不規則に配置されていてもよい。また、複数のｐ型半導体層は、アノード電極とカソード電極を結ぶ方向に直交する直交方向に並んで配置されていてよい。換言すると、複数のｐ型半導体層は、アノード電極またはカソード電極と平行に一列に並んでいてもよい。複数のｐ型半導体層は、導体層の表面に直交する方向から観測したときに、アノード電極とカソード電極を結ぶ方向に沿って、ｐ型半導体層が存在しない範囲が存在するように配置されていてよい。複数のｐ型半導体層は、アノード電極から離れていてよい。ｐ型半導体層の材料は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，０＜１−ｘ−ｙ≦１）であってよい。
【００１５】
半導体層の表面に、ｐ型半導体層を配置するための溝が設けられていてよい。具体的には、半導体層の表面に第２半導体層の内部まで伸びる第１溝が形成されており、ｐ型半導体層が第１溝内に設けられていてよい。あるいは、半導体層の表面に第２半導体層を貫通して第１半導体層に達する第２溝が形成されており、ｐ型半導体層が第２溝内に設けられていてよい。なお、半導体層の表面は、絶縁体で被覆されていてよい。
【実施例】
【００１６】
（第１実施例）
図１及び図２を参照し、半導体装置１００について説明する。図１に示すように、半導体装置１００は、半導体基板２と、バッファ層４と、半導体層１０と、アノード電極１６と、カソード電極１２と、ｐ型半導体層１８を備えている。半導体装置１００は、ショットキーバリアダイオード（Schottky Barrier Diode）である。半導体基板２の材料はシリコンである。バッファ層４は、半導体基板２の表面に設けられている。バッファ層４の材料はＡｌＮである。半導体層１０は、バッファ層４の表面に設けられている。なお、バッファ層４の材料として、ＡｌＮに代えて、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１），ＡｌＮ／ＡｌＧａＮの超格子等を用いることもできる。
【００１７】
半導体層１０は、第１半導体層６と第２半導体層８の積層構造を有している。第１半導体層６がバッファ層４の表面に設けられており、第２半導体層８が第１半導体層６の表面に設けられている。第１半導体層６及び第２半導体層８はノンドープである。第１半導体層６の材料はｉ―ＧａＮであり、第２半導体層８の材料はｉ―ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）である。一例として、半導体装置１００では、第２半導体層８は、厚さ２０ｎｍのｉ―Ａｌ０．１Ｇａ０．９Ｎである。第１半導体層６と第２半導体層８によって、ヘテロ接合が構成されている。第２半導体層８のバンドギャップは、第１半導体層６のバンドギャップより広い。バンドギャップの相違により、第１半導体層６と第２半導体層８の界面に２次元電子ガス層が形成される。なお、第１半導体層６は電子走行層と呼ばれることがあり、第２半導体層８はバリア層と呼ばれることもある。
【００１８】
図２に示すように、アノード電極１６，カソード電極１２及びｐ型半導体層１８は、半導体層１０の表面に設けられている。アノード電極１６は、半導体層１０（第２半導体層８）にショットキー接触している。アノード電極１６の材料はＮｉ（ニッケル）である。アノード電極１６は、半導体層１０の表面を直線状に伸びている。カソード電極１２は、半導体層１０（第２半導体層８）にオーミック接触している。カソード電極１２は、Ｔｉ（チタン）とＡｌ（アルミニウム）の積層電極である。カソード電極１２は、半導体層１０の表面を直線状に伸びている。カソード電極１２は、アノード電極１６から離れてアノード電極１６に平行に伸びている。アノード電極１６とカソード電極１２の間に、絶縁膜１４が設けられている。絶縁膜１４は、半導体層１０の表面を覆っている。絶縁膜１４の材料として、ＳｉＯ２，ＳｉＮ，Ａｌ２Ｏ３を用いることができる。半導体装置１００では、絶縁膜１４の材料として、ＳｉＯ２を用いている。
【００１９】
ｐ型半導体層１８は、半導体層１０の表面の一部に設けられている。ｐ型半導体層１８は、アノード電極１６に対してカソード電極１２の反対側で、半導体層１０の表面を直線状に伸びている。換言すると、ｐ型半導体層１８とカソード電極１２の間に、アノード電極１６が設けられている。ｐ型半導体層１８の材料はＧａＮである。ｐ型半導体層１８は、ｐ型不純物としてＭｇ（マグネシウム）を含んでいる。ｐ型半導体層１８の不純物濃度は、７×１０１８〜２×１０１９ｃｍ−３に調整されている。ｐ型半導体層１８には、アノード電極１６が接触している。そのため、ｐ型半導体層１８は、アノード電極１６と同じ電位に維持される。なお、絶縁膜１４は、半導体層１０の表面のうち、アノード電極１６，カソード電極１２及びｐ型半導体層１８が接していない部分の全体に設けられている。
【００２０】
アノード電極１６が伸びる方向において、ｐ型半導体層１８は、アノード電極１６が存在する範囲の全域に設けられている。すなわち、アノード電極１６が伸びる方向において、ｐ型半導体層１８の長さは、アノード電極１６の長さ以上である。なお、ｐ型半導体層１８をアノード電極１６と異なる電位に調整する場合（例えば、アノード電極１６の電位より高くする場合）、ｐ型半導体層１８とアノード電極１６を非接触にしてもよい。
【００２１】
半導体装置１００は、アノード電極１６にオン電圧を印加すると、カソード電極１２から半導体層１０に供給された電子が、ヘテロ接合面に形成される２次元電子ガス層を通過して、アノード電極１６に移動する。半導体装置１００に逆バイアスが印加されると、空乏層の電界に加速された電子は、半導体層１０を構成している半導体（第１半導体層６，第２半導体層８）の結晶欠陥に捕獲されたり、第１半導体層６の界面準位に捕獲されることがある。半導体層１０に電子が捕獲されたままの場合、電子が捕獲された部分の半導体層が負帯電し、２次元電子ガス層の濃度を薄くし、オン抵抗が高くなる。すなわち、電流コラプス現象が生じる。
【００２２】
半導体装置１００の場合、アノード電極１６にオン電圧を印加すると、ｐ型半導体層１８から半導体層１０に正孔が導入される。半導体層１０に導入された正孔により、半導体層１０に捕獲されている電子が減少する。その結果、半導体装置１００のオン抵抗の上昇を抑制することができる。なお、上記したように、ｐ型半導体層１８は、アノード電極１６とカソード電極１２の間に設けられていない。そのため、ｐ型半導体層１８によって、半導体装置１００のオン電圧が上昇することはない。
【００２３】
正孔が半導体層１０に捕獲されている電子を減少させる現象は、正孔と２次元電子ガス層の再結合によって発生するフォトン（光子）によって半導体層１０に捕獲されている電子が放出されることにより生じる。あるいは、この現象は、半導体層１０に導入された正孔が、半導体層１０に捕獲されている電子と再結合することにより生じる。
【００２４】
以下、第２〜第７実施例の半導体装置２００〜７００について説明する。半導体装置２００〜７００は、半導体装置１００の変形例である。そのため、半導体装置２００〜７００について、半導体装置１００と同じ構成には、同じ参照番号または下二桁が同じ参照番号を付すことにより説明を省略することがある。
【００２５】
（第２実施例）
図３及び図４を参照し、半導体装置２００について説明する。半導体装置２００では、複数のｐ型半導体層１８が、アノード電極１６とカソード電極１２の間に設けられている。ｐ型半導体層１８は、アノード電極１６とカソード電極１２を結ぶ方向に直交する直交方向に並んで配置されている。具体的には、複数のｐ型半導体層１８が、アノード電極１６及びカソード電極１２と平行に、間隔を有して一列に並んでいる。換言すると、複数の島状のｐ型半導体層１８が、アノード電極１６及びカソード電極１２に沿って一列に並んでいる。なお、ｐ型半導体層１８は、アノード電極１６及びカソード電極１２と非接触である。図４に示すように、半導体層１０の表面に直交する方向から観測したときに、アノード電極１６とカソード電極１２を結ぶ方向に沿って、ｐ型半導体層１８が存在しない範囲が存在する。
【００２６】
ｐ型半導体層１８は、アノード電極１６とカソード電極１２の間のアノード電極１６側に設けられている。より具体的には、アノード電極１６とカソード電極１２の距離Ｌを等間隔に３つの領域に分割したときに、３領域のうちの最もアノード電極１６に近い領域（領域Ａ）にｐ型半導体層１８が設けられている。ｐ型半導体層１８の表面に、制御電極２０が設けられている。制御電極２０の材料はＮｉ（ニッケル）である。制御電極２０によって、ｐ型半導体層１８の電位を制御することができる。制御電極２０には、例えばアノード電極１６と同一の電圧が加えられる。
【００２７】
半導体装置２００は、装置をオフしているときに、ｐ型半導体層１８から半導体層１０のヘテロ接合面（２次元電子ガス層が形成される部分）に向けて空乏層が伸びる。そのため、装置の耐圧を向上させることができる。なお、上記したように、ｐ型半導体層１８は、半導体層１０の表面に島状に設けられており、アノード電極１６とカソード電極１２を結ぶ方向に沿ってｐ型半導体層１８が存在しない範囲が存在する。そのため、ｐ型半導体層１８に対向しないチャネル（アノード電極１６とカソード電極１２を結ぶ２次元電子ガス層）が確保される。半導体装置２００は、アノード電極１６及びカソード電極１２の間にｐ型半導体層１８を直線状に形成する形態と比較して、オン電圧が上昇することが抑制されている。また、ｐ型半導体層１８は、アノード電極１６及びカソード電極１２と非接触である。そのため、半導体装置２００は、装置のオン・オフ状態に係らず、ｐ型半導体層１８の電位を調整することができる。また、ｐ型半導体層１８をアノード電極１６よりも高電位にすることにより、半導体層１０に導入される正孔量を増大させることもできる。
【００２８】
半導体層１０に捕獲される電子は、アノード電極１６とカソード電極１２の中間部分に比べ、アノード電極１６の近傍、あるいは、カソード電極１２の近傍で多くなる。半導体装置２００は、ｐ型半導体層１８をアノード電極１６の近傍（領域Ａ）に設けることにより、捕獲電子が多い部分に正孔が導入される。半導体装置２００は、効率よく捕獲電子を低減することができる。なお、ｐ型半導体層１８は、カソード電極１２の近傍（領域Ｂ）に設けてもよい。また、アノード電極１６とカソード電極１２の間にｐ型半導体層１８を島状に設けるとともに、アノード電極１６に対してカソード電極１２の反対側でｐ型半導体層１８を直線状に設けてもよい（図１，２も参照）。
【００２９】
（第３実施例）
図５に示す半導体装置３００は、第２半導体層８の表面に第３半導体層３０が設けられている。すなわち、半導体層１０は、第１半導体層６、第２半導体層８及び第３半導体層３０を備えている。第３半導体層３０の材料はｉ―ＧａＮ（ノンドープのＧａＮ）である。また、第３半導体層３０の厚みはおよそ３ｎｍに調整されている。半導体装置３００では、第３半導体層３０が絶縁膜１４と接触している。絶縁膜１４（ＳｉＯ２）と第３半導体層３０（ＧａＮ）の界面準位は、絶縁膜１４（ＳｉＯ２）と第２半導体層８（Ａｌ０．１Ｇａ０．９Ｎ）の界面準位よりおよそ１桁小さい。そのため、半導体装置３００は、半導体装置１００と比較して、界面準位に電子が捕獲されにくく、電流コラプス現象が起こりにくい。なお、半導体装置２００において、第２半導体層８の表面に第３半導体層３０を設けてもよい（図３も参照）。
【００３０】
（第４実施例）
図６に示す半導体装置４００は、半導体層１０（第２半導体層８）の表面に溝４０が設けられており、溝４０内にｐ型半導体層４１８が設けられている。溝４０の深さはおよそ１５ｎｍである。そのため、溝４０が設けられている部分において、第２半導体層８の厚みはおよそ５ｎｍである。半導体装置４００は、溝４０内にｐ型半導体層４１８を設けることにより、半導体装置１００と比較して、半導体層１０内に導入される正孔量を増加させることができる。このような形態は、アノード電圧（オン電圧）が小さい場合に有効である。
【００３１】
半導体装置４００は、ｐ型半導体層４１８がアノード電極１６に対してカソード電極１２の反対側に設けられている。そのため、第２半導体層８の表面に溝４０を設けても、溝４０がチャネル（アノード電極１６とカソード電極１２の間の２次元電子ガス層）を減少させることはない。なお、半導体装置３００（図５を参照）において、半導体層１０の表面に溝を設け、その溝内にｐ型半導体層１８を設けてもよい。また、半導体装置２００（図３，４を参照）において、半導体層１０の表面に溝を設け、その溝内にｐ型半導体層１８を設けてもよい。半導体装置２００は、アノード電極１６とカソード電極１２を結ぶ方向に沿ってｐ型半導体層１８が存在しない範囲が存在するので、ｐ型半導体層１８を配置するための溝を設けても、チャネルは確保される。
【００３２】
（第５実施例）
図７に示す半導体装置５００は、半導体層１０の表面に溝４２が設けられている。溝４２は、第２半導体層８を貫通して第１半導体層６まで達している。ｐ型半導体層５１８は、溝４２内に設けられている。半導体装置５００は、半導体装置４００よりも半導体層１０内に導入される正孔量を増加させることができる。なお、上記した理由と同様の理由により、半導体装置２００及び３００において、第２半導体層８を貫通して第１半導体層６に達する溝を設け、その溝内にｐ型半導体層１８を設けてもよい。
【００３３】
（第６実施例）
図８に示す半導体装置６００は、半導体装置１００の変形例であり、アノード電極１６に対してカソード電極１２の反対側で、島状のｐ型半導体層１８が一列に並んで設けられている。例えば、直線状に伸びる２つのカソード電極１２の間にアノード電極１６が配置される場合に、ｐ型半導体層１８に対向しないチャネルが確保され、半導体装置６００のオン電圧が上昇することが抑制される。なお、半導体装置２００において、アノード電極１６とカソード電極１２の間にｐ型半導体層１８を島状に設けるとともに、アノード電極１６に対してカソード電極１２の反対側でｐ型半導体層１８が島状に設けられていてもよい（図３，４も参照）。
【００３４】
（第７実施例）
図９に示す半導体装置７００は、絶縁膜１４の表面にフィールドプレート電極７１６ａが設けられている。フィールドプレート電極７１６ａは、アノード電極７１６と接続している。具体的には、アノード電極７１６の一部が、絶縁膜１４の表面で、カソード電極１２に向けて伸びている。半導体装置７００は、フィールドプレート電極７１６ａを備えることにより、半導体装置１００と比較して電界緩和が行われ、電流コラプス現象がより低減される。なお、半導体装置２００〜６００において、絶縁膜１４の表面にフィールドプレート電極を設けてもよい。
【００３５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３６】
６：第１半導体層
８：第２半導体層
１０：半導体層
１２：カソード電極
１６：アノード電極
１８：ｐ型半導体層
１００：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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