(57)【要約】【課題】互いに異なる寸法の複数個の機能素子を効率良く実装基板に３Ｄ実装でき、かつ、利便性に優れた電子部品およびその製造方法、ならびに、機能素子実装用のインターポーザを提供する。【解決手段】電子部品１は、第１機能素子２を含む。第１機能素子２の第１接続用電極部８，９には、ピラー電極１０，１１が接合されている。第１機能素子２の第１実装面５ａとピラー電極１０，１１とによって区画された空間Ｓ内には、第２機能素子４が配置されている。第２機能素子４の第２接続用電極部２４，２５には、パッド電極２６，２７が接合されている。ピラー電極１０，１１、パッド電極２６，２７および第２機能素子４は、封止樹脂３２により封止されている。封止樹脂３２は、ピラー電極１０，１１の下面１０ｂ，１１ｂを第１実装用電極面として露出させており、パッド電極２６，２７の下面２６ｂ，２７ｂを第２実装用電極面として露出させている。【選択図】図６
2017175000.tif 000002
【特許請求の範囲】
【請求項１】
一対の第１接続用電極部が設けられた第１実装面を含む第１機能素子本体を備える第１機能素子と、
一方の前記第１接続用電極部に接合された一方のピラー電極と、他方の前記第１接続用電極部に接合された他方のピラー電極とを含む一対のピラー電極であって、前記第１接続用電極部に接合された上面と、前記上面と反対側に位置する第１実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のピラー電極と、
一対の第２接続用電極部が設けられ、かつ前記第１機能素子の前記第１実装面の面積よりも小さい面積の第２実装面を含む第２機能素子本体を備える第２機能素子であって、前記第１機能素子の前記第１実装面と前記一対のピラー電極とによって区画された空間内に配置された第２機能素子と、
一方の前記第２接続用電極部に接合された一方のパッド電極と、他方の前記第２接続用電極部に接合された他方のパッド電極とを含む一対のパッド電極であって、前記第２接続用電極部に接合された上面と、前記上面と反対側に位置する第２実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のパッド電極と、
前記第１機能素子の前記第１実装面の下方側で、前記一対のピラー電極の下面と前記一対のパッド電極の下面とを露出させるように、前記一対のピラー電極、前記一対のパッド電極および前記第２機能素子を封止する封止樹脂とを含む、電子部品。
【請求項２】
前記第２機能素子は、平面視において、その全体が前記第１機能素子と重なるように配置されている、請求項１に記載の電子部品。
【請求項３】
前記第２機能素子は、その全体が前記封止樹脂により封止されている、請求項１または２に記載の電子部品。
【請求項４】
前記一対のパッド電極は、前記一対のピラー電極の対向方向の交差方向に互いに間隔を空けて配置されており、
前記第２機能素子は、平面視において前記一対の第２接続用電極部の対向方向が、前記第１機能素子の前記一対の第１接続用電極部の対向方向と交差するように配置されている、請求項１〜３のいずれか一項に記載の電子部品。
【請求項５】
前記一対のピラー電極は、下面側からこの順に積層された第１シード層、第１電極層、第２シード層および第２電極層を含む積層構造を有している、請求項１〜４のいずれか一項に記載の電子部品。
【請求項６】
前記封止樹脂は、前記第１シード層および前記第１電極層の各側面を被覆する第１封止樹脂と、前記第２シード層および前記第２電極層の各側面を被覆する第２封止樹脂とを含む、請求項５に記載の電子部品。
【請求項７】
前記一対のピラー電極は、単一の導電材料からなる単一導電材料層を含む、請求項１〜４のいずれか一項に記載の電子部品。
【請求項８】
前記封止樹脂は、前記単一導電材料層の下面側を被覆する第１封止樹脂と、前記単一導電材料層の上面側を被覆する第２封止樹脂とを含む、請求項７に記載の電子部品。
【請求項９】
前記一対のピラー電極は、その側面に外側に向かって張り出した張り出し部を有している、請求項１〜４のいずれか一項に記載の電子部品。
【請求項１０】
前記一対のピラー電極は、下面側からこの順に積層された第１電極層および第２電極層を含む積層構造を有しており、
前記封止樹脂は、前記第１電極層の側面を被覆する第１封止樹脂と、前記第２電極層の側面を被覆する第２封止樹脂とを含み、
前記一対のピラー電極の前記張り出し部は、前記第１封止樹脂と前記第２封止樹脂との間に形成されている、請求項９に記載の電子部品。
【請求項１１】
その一部が前記封止樹脂の上面にオーバラップするように前記一対のピラー電極の上面を被覆する上面側電極層をさらに含み、
前記第１機能素子は、前記上面側電極層を介して前記一対のピラー電極に接合されている、請求項１〜１０のいずれか一項に記載の電子部品。
【請求項１２】
その一部が前記封止樹脂の下面にオーバラップするように前記一対のピラー電極の下面を被覆する第１下面側電極層と、
その一部が前記封止樹脂の下面にオーバラップするように前記一対のパッド電極の下面を被覆する第２下面側電極層とをさらに含む、請求項１〜１１のいずれか一項に記載の電子部品。
【請求項１３】
互いに間隔を空けて配置され、上面と、上面と反対側に位置する第１実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のピラー電極と、
一対の接続用電極部が設けられた実装面を有する機能素子本体を備える機能素子であって、一対のピラー電極によって挟まれた空間内に配置された機能素子と、
一方の前記接続用電極部に接合された一方のパッド電極と、他方の前記接続用電極部に接合された他方のパッド電極とを含む一対のパッド電極であって、前記接続用電極部に接合された上面と、前記上面と反対側に位置する第２実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のパッド電極と、
前記一対のピラー電極の上面および下面、ならびに、前記一対のパッド電極の下面を露出させるように、前記一対のピラー電極、前記一対のパッド電極および前記機能素子を封止する封止樹脂とを含む、インターポーザ。
【請求項１４】
一対の第１接続用電極部が設けられた第１実装面を含む第１機能素子本体を備える第１機能素子と、一対の第２接続用電極部が設けられ、かつ前記第１機能素子の前記第１実装面の面積よりも小さい面積の第２実装面を含む第２機能素子本体を備える第２機能素子とが上下方向に積層配置された構成を有する電子部品の製造方法であって、
基板を準備する工程と、
前記基板上に導電体材料を堆積することにより導電体膜を形成する工程と、
前記導電体膜を選択的に除去することにより、一対のピラー電極を前記基板上に互いに間隔を空けて形成すると同時に、前記一対のピラー電極間の前記基板上に一対のパッド電極を互いに間隔を空けて形成する工程と、
前記一対のピラー電極の上面に導電材料を堆積させることにより、前記一対のピラー電極を厚膜化する工程と、
一方の前記パッド電極の上面に一方の前記第２接続用電極部を接合し、他方の前記パッド電極の上面に他方の前記第２接続用電極部を接合することによって、前記一対のパッド電極に前記第２機能素子を接合する工程と、
前記ピラー電極の上面を露出させるように、前記一対のピラー電極、前記一対のパッド電極および前記第２機能素子を封止樹脂によって封止する封止工程と、
前記封止工程後に、前記基板を除去する工程と、
前記封止樹脂から露出する一方の前記ピラー電極の上面に一方の前記第１接続用電極部を接合し、前記封止樹脂から露出する他方の前記ピラー電極の上面に他方の前記第１接続用電極部を接合することによって、前記一対のピラー電極に前記第１機能素子を接合する工程とを含む、電子部品の製造方法。
【請求項１５】
前記封止工程は、前記一対のピラー電極、前記一対のパッド電極および前記第２機能素子を被覆するように前記基板上に封止樹脂を供給する工程と、
前記一対のピラー電極の上面が露出するまで、前記一対のピラー電極の上面側に位置する前記封止樹脂の表面を研削する工程とを含み、
前記第１機能素子を接合する工程において、前記第１機能素子は、前記封止樹脂の表面と面一とされた前記一対のピラー電極の上面に接合される、請求項１４に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品およびその製造方法、ならびに、機能素子実装用のインターポーザに関する。
【背景技術】
【０００２】
一般的に、チップ部品と称される小型の機能素子には、一対の接続用電極部が備えられた実装面を有する機能素子本体が含まれる。特許文献１には、このような機能素子の一例として、セラミック誘電体層と内部電極とが交互に積層された積層体が機能素子本体として採用された、積層型のセラミック電子部品が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１２７５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、チップ部品と称される機能素子の更なる小型化に伴って、実装基板への複数個の機能素子の高密度実装化や、実装基板の小型化が求められている。しかし、特許文献１に開示されたような機能素子を実装基板に複数個実装する場合、複数個の機能素子を同一平面上に並べて配置して実装（いわゆる２Ｄ実装）する必要があり、複数個の機能素子による実装基板の専有面積が増大する。複数個の機能素子を近接配置させて実装することも考えられるが、複数個の機能素子は配線ルールの制限を受けるから、近接配置による複数個の機能素子の高密度実装化や、実装基板の小型化には限界が存在するという課題がある。
【０００５】
そこで、本願発明者らは、機能素子と、当該機能素子の一対の接続用電極部に接続された所定高さのピラー電極とを備えた電子部品を検討している。この電子部品によれば、機能素子本体をピラー電極の高さの分だけ実装基板から浮かせた状態で、機能素子を実装基板に実装できる。これにより、機能素子本体と実装基板との間に、小型の機能素子の実装に利用できる空間を作ることができ、互いに異なる寸法の２つの機能素子が平面視で少なくとも一部が重なった状態で実装された、いわゆる３Ｄ実装を実現できる。その結果、配線ルールの制限を緩和できるから、２Ｄ実装では達成し得ない複数個の機能素子の高密度実装化や、実装基板の小型化が実現され得る。
【０００６】
しかし、ピラー電極が接続された機能素子と小型の機能素子とを３Ｄ実装するには、小型の機能素子を実装基板に実装した後、小型の機能素子を覆うようにピラー電極が接続された機能素子を実装基板に実装するという２つのステップを経る必要がある。近年では、機能素子の更なる小型化が要求されている一方で、機能素子の取り扱いの利便性の更なる向上も要求されており、実装の際の手間を如何にして省くかが一つの課題となっている。
【０００７】
そこで、本発明は、互いに異なる寸法の複数個の機能素子を効率良く実装基板に３Ｄ実装でき、かつ、利便性に優れた電子部品およびその製造方法、ならびに、機能素子実装用のインターポーザを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電子部品は、一対の第１接続用電極部が設けられた第１実装面を含む第１機能素子本体を備える第１機能素子と、一方の前記第１接続用電極部に接合された一方のピラー電極と、他方の前記第１接続用電極部に接合された他方のピラー電極とを含む一対のピラー電極であって、前記第１接続用電極部に接合された上面と、前記上面と反対側に位置する第１実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のピラー電極と、一対の第２接続用電極部が設けられ、かつ前記第１機能素子の前記第１実装面の面積よりも小さい面積の第２実装面を含む第２機能素子本体を備える第２機能素子であって、前記第１機能素子の前記第１実装面と前記一対のピラー電極とによって区画された空間内に配置された第２機能素子と、一方の前記第２接続用電極部に接合された一方のパッド電極と、他方の前記第２接続用電極部に接合された他方のパッド電極とを含む一対のパッド電極であって、前記第２接続用電極部に接合された上面と、前記上面と反対側に位置する第２実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のパッド電極と、前記第１機能素子の第１実装面の下方側で、前記一対のピラー電極の下面と前記一対のパッド電極の下面とを露出させるように、前記一対のピラー電極、前記一対のパッド電極および前記第２機能素子を封止する封止樹脂とを含む。
【０００９】
本発明の電子部品の製造方法は、一対の第１接続用電極部が設けられた第１実装面を含む第１機能素子本体を備える第１機能素子と、一対の第２接続用電極部が設けられ、かつ前記第１機能素子の前記第１実装面の面積よりも小さい面積の第２実装面を含む第２機能素子本体を備える第２機能素子とが上下方向に積層配置された構成を有する電子部品の製造方法であって、基板を準備する工程と、前記基板上に導電体材料を堆積することにより導電体膜を形成する工程と、前記導電体膜を選択的に除去することにより、一対のピラー電極を前記基板上に互いに間隔を空けて形成すると同時に、前記一対のピラー電極間の前記基板上に一対のパッド電極を互いに間隔を空けて形成する工程と、前記一対のピラー電極の上面に導電材料を堆積させることにより、前記一対のピラー電極を厚膜化する工程と、一方の前記パッド電極の上面に一方の前記第２接続用電極部を接合し、他方の前記パッド電極の上面に他方の前記第２接続用電極部を接合することによって、前記一対のパッド電極に前記第２機能素子を接合する工程と、前記ピラー電極の上面を露出させるように、前記一対のピラー電極、前記一対のパッド電極および前記第２機能素子を封止樹脂によって封止する封止工程と、前記封止工程後に、前記基板を除去する工程と、前記封止樹脂から露出する一方の前記ピラー電極の上面に一方の前記第１接続用電極部を接合し、前記封止樹脂から露出する他方の前記ピラー電極の上面に他方の前記第１接続用電極部を接合することによって、前記一対のピラー電極に前記第１機能素子を接合する工程とを含む。
【００１０】
本発明のインターポーザは、上面と、上面と反対側に位置する第１実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有し、互いに間隔を空けて配置された一対のピラー電極と、一対の接続用電極部が設けられた実装面を有する機能素子本体を備える機能素子であって、一対のピラー電極によって挟まれた空間内に配置された機能素子と、一方の前記接続用電極部に接合された一方のパッド電極と、他方の前記接続用電極部に接合された他方のパッド電極とを含む一対のパッド電極であって、前記接続用電極部に接合された上面と、前記上面と反対側に位置する第２実装用電極面としての下面と、前記上面および前記下面を接続する側面とを有する一対のパッド電極と、前記一対のピラー電極の上面および下面、ならびに、前記一対のパッド電極の下面を露出させるように、前記一対のピラー電極、前記一対のパッド電極および前記機能素子を封止する封止樹脂とを含む。
【発明の効果】
【００１１】
本発明の電子部品によれば、互いに異なる寸法の第１機能素子および第２機能素子が上下方向に積層配置された構成とされている。そして、封止樹脂から露出する一対のピラー電極の下面が第１実装用電極面とされており、封止樹脂から露出する一対のパッド電極の下面が第２実装用電極面とされている。したがって、封止樹脂から露出する一対のピラー電極の下面および一対のパッド電極の下面を実装基板に接合するという１度のステップで、第１機能素子および第２機能素子を実装基板上に３Ｄ実装できる。しかも、本発明の電子部品は、第１機能素子および第２機能素子が積層配置された状態で一纏まりとなった構成とされているから、第１機能素子および第２機能素子の両方を別々に取り扱う必要がない。これにより、互いに異なる寸法の複数個の機能素子を効率良く実装基板に３Ｄ実装でき、かつ、取り扱いの利便性に優れた電子部品を提供できる。
【００１２】
本発明の製造方法によれば、第１機能素子および第２機能素子が積層配置された状態で一纏まりとなった構成の電子部品を製造できる。つまり、第１機能素子および第２機能素子の両方を別々に取り扱う必要がない電子部品を製造できる。また、本発明の製造方法では、封止樹脂による封止工程後に基板が除去されることによって、一対のピラー電極の下面が封止樹脂から露出する第１実装用電極面となり、一対のパッド電極の下面が封止樹脂から露出する第２実装用電極面となる。したがって、封止樹脂から露出する一対のピラー電極の下面および一対のパッド電極の下面を実装基板に接合するという１度のステップで、第１機能素子および第２機能素子を実装基板上に３Ｄ実装可能な電子部品を製造できる。その結果、互いに異なる寸法の複数個の機能素子を効率良く実装基板に３Ｄ実装でき、かつ、取り扱いの利便性に優れた電子部品の製造方法を提供できる。
【００１３】
本発明のインターポーザによれば、封止樹脂から露出する一対のピラー電極の下面が第１実装用電極面とされ、封止樹脂から露出する一対のパッド電極の下面が第２実装用電極面とされている。したがって、機能素子の外側に複数個の実装用電極面が設けられているから、機能素子単体の接続面積よりも大きい接続面積で実装基板に機能素子を実装できる。これにより、機能素子の取り扱い性を向上しつつ、当該機能素子を実装基板に容易に実装できる。そして、封止樹脂から露出する一対のピラー電極の上面に封止樹脂により封止された機能素子とは別の大型の機能素子を接合できる。大型の機能素子を実装する際には、ピラー電極の上面に対して位置合わせを行えばよく、小型の機能素子に対して位置合わせを行う必要はない。よって、互いに異なる寸法の複数個の機能素子を効率良く実装基板に３Ｄ実装できる。
【００１４】
また、実装基板へのインターポーザの実装に先立って、大型の機能素子を当該インターポーザに接合することによって、大型の機能素子とインターポーザとが一纏まりとされた電子部品を形成することもできる。この構成によれば、大型の機能素子およびインターポーザの両方を別々に取り扱う必要がなくなる。また、封止樹脂から露出する一対のピラー電極の下面および一対のパッド電極の下面を実装基板に接合するという１度のステップで、大型の機能素子および小型の機能素子を実装基板上に３Ｄ実装できる。よって、互いに異なる寸法の複数個の機能素子を効率良く実装基板に３Ｄ実装でき、かつ、取り扱いの利便性に優れたインターポーザを提供できる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の第１実施形態に係る電子部品の斜視図である。
【図２】図２は、図１に示される電子部品の平面図である。
【図３】図３は、図１に示される電子部品の正面図である。
【図４】図４は、図１に示される電子部品の側面図である。
【図５】図５は、図１に示される電子部品の底面図である。
【図６】図６は、図１に示されるVI-VI線に沿う縦断面図である。
【図７】図７は、図１に示されるVII-VII線に沿う縦断面図である。
【図８】図８は、図６に示される一点鎖線VIIIで囲まれた部分の拡大断面図である。
【図９】図９は、図６に示される一点鎖線IXで囲まれた部分の拡大断面図である。
【図１０Ａ】図１０Ａは、図１に示される電子部品の製造工程の一工程を示す縦断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの後の工程を示す縦断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの後の工程を示す縦断面図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの後の工程を示す縦断面図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの後の工程を示す縦断面図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの後の工程を示す縦断面図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの後の工程を示す縦断面図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの後の工程を示す縦断面図である。
【図１０Ｉ】図１０Ｉは、図１０Ｈの後の工程を示す縦断面図である。
【図１０Ｊ】図１０Ｊは、図１０Ｉの後の工程を示す縦断面図である。
【図１０Ｋ】図１０Ｋは、図１０Ｊの後の工程を示す縦断面図である。
【図１０Ｌ】図１０Ｌは、図１０Ｋの後の工程を示す縦断面図である。
【図１０Ｍ】図１０Ｍは、図１０Ｌの後の工程を示す縦断面図である。
【図１０Ｎ】図１０Ｎは、図１０Ｍの後の工程を示す縦断面図である。
【図１１】図１１は、本発明の第２実施形態に係る電子部品を示す縦断面図である。
【図１２】図１２は、図１１に示される一点鎖線XIIで囲まれた部分の拡大断面図である。
【図１３】図１３は、図１１に示される一点鎖線XIIIで囲まれた部分の拡大断面図である。
【図１４】図１４は、本発明の第３実施形態に係る電子部品を示す縦断面図である。
【図１５】図１５は、図１４に示される一点鎖線XVで囲まれた部分の拡大断面図である。
【図１６】図１６は、図１４に示される一点鎖線XVIで囲まれた部分の拡大断面図である。
【図１７Ａ】図１７Ａは、図１４に示される電子部品の製造工程の一工程を示す縦断面図である。
【図１７Ｂ】図１７Ｂは、図１７Ａの後の工程を示す縦断面図である。
【図１７Ｃ】図１７Ｃは、図１７Ｂの後の工程を示す縦断面図である。
【図１７Ｄ】図１７Ｄは、図１７Ｃの後の工程を示す縦断面図である。
【図１７Ｅ】図１７Ｅは、図１７Ｄの後の工程を示す縦断面図である。
【図１８】図１８は、第１実施形態の電子部品の第１変形例を示す縦断面図である。
【図１９】図１９は、第１実施形態の電子部品の第２変形例を示す縦断面図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１〜図５は、本発明の第１実施形態に係る電子部品１の外観を示す図である。図１は斜視図であり、図２は平面図であり、図３は正面図であり、図４は側面図であり、図５は底面図である。図６は、図５に示されるVI-VI線に沿う縦断面図である。図７は、図１に示されるVII-VII線に沿う縦断面図である。図８は、図６に示される一点鎖線VIIIで囲まれた部分の拡大断面図である。図９は、図６に示される一点鎖線IXで囲まれた部分の拡大断面図である。
【００１７】
図１〜図９に示されるように、本実施形態に係る電子部品１は、第１機能素子２と、当該第１機能素子２が接合されたインターポーザ３とを含む。インターポーザ３内には、第１機能素子２よりも小型の第２機能素子４が配置されており、これによって、電子部品１は、互いに異なる寸法の第１機能素子２および第２機能素子４が上下方向に積層配置された構成とされている。本実施形態では係る構成を具備することによって、互いに異なる寸法の第１機能素子２および第２機能素子４を効率良く実装基板に３Ｄ実装でき、取り扱いの利便性に優れた電子部品１を提供するものである。以下、電子部品１の構成についてより具体的に説明する。
【００１８】
第１機能素子２は、いわゆる０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される微小なチップ部品であり、略直方体形状の第１機能素子本体５を含む。第１機能素子本体５は、一対の第１主面５ａ，５ｂと、一対の第１主面５ａ，５ｂを接続する４つの第１側面５ｃとを含む。
【００１９】
第１機能素子本体５の一対の第１主面５ａ，５ｂのうち一方の第１主面５ａは、電子部品１が実装基板に実装される際に、実装基板に対向する実装面とされている。以下では、一方の第１主面５ａを第１実装面５ａともいう。第１機能素子本体５は、セラミック等の絶縁材料により形成されていてもよいし、シリコン等の半導体材料により形成されていてもよい。第１機能素子本体５に形成される機能素子としては、抵抗、コンデンサ、インダクタ、ダイオード等、種々の素子が採用される。
【００２０】
第１機能素子本体５の長手方向両端部には、一対の第１端子電極６，７が形成されている。各第１端子電極６，７は、本実施形態では、それぞれ第１機能素子本体５の一対の第１主面５ａ，５ｂおよび３方の第１側面５ｃを被覆するように形成されている。各第１端子電極６，７における第１機能素子本体５の第１実装面５ａ側に位置する部分が、外部と接続される一対の第１接続用電極部８，９とされている。
【００２１】
インターポーザ３は、一対の第１接続用電極部８，９に接合される一対のピラー電極１０，１１を含む。一方のピラー電極１０は、一方の第１接続用電極部８に接合されており、他方のピラー電極１１は、他方の第１接続用電極部９に接合されている。各ピラー電極１０，１１は、第１接続用電極部８，９に接合される上面１０ａ，１１ａと、上面１０ａ，１１ａと反対側に位置する第１実装用電極面としての下面１０ｂ，１１ｂと、上面１０ａ，１１ａおよび下面１０ｂ，１１ｂを接続する側面１０ｃ，１１ｃとを有している。
【００２２】
各ピラー電極１０，１１は、本実施形態では、第１機能素子２の第１接続用電極部８，９に沿って延びる直方体形状とされた柱状またはブロック状の電極である。各ピラー電極１０，１１の厚さは、たとえば１００μｍ以上３００μｍ以下（本実施形態では２００μｍ程度）である。
図８に示されるように、各ピラー電極１０，１１は、それらの下面１０ｂ，１１ｂ側からこの順に積層された第１シード層１２、第１電極層１３、第２シード層１４および第２電極層１５を含む積層構造を有している。第１シード層１２は、各ピラー電極１０，１１の下面１０ｂ，１１ｂを構成しており、下面１０ｂ，１１ｂ側からこの順に積層されたＣｕ層１６およびＴｉ層１７を含む積層構造を有している。第１シード層１２は、Ｃｕ層１６またはＴｉ層１７のみからなる単層構造を有していてもよい。第１電極層１３は、第１シード層１２上に積層されたＣｕめっき層の単層構造からなる。
【００２３】
第２シード層１４は、第１電極層１３上からこの順に積層されたＴｉ層１８、Ｃｕ層１９およびＴｉ層２０を含む積層構造を有している。第２電極層１５は、各ピラー電極１０，１１の上面１０ａ，１１ａを構成しており、第２シード層１４上に積層されたＣｕめっき層の単層構造からなる。なお、第２シード層１４は、第１電極層１３上からこの順に積層されたＴｉ層１８およびＣｕ層１９を含む２層構造を有していてもよい。この場合、第２電極層１５は、第２シード層１４のＣｕ層１９と一体を成すように、当該第２シード層１４上に積層されていてもよい。
【００２４】
第１電極層１３の厚さは、たとえば８０μｍ以上２４０μｍ以下（本実施形態では１８０μｍ程度）である。第２電極層１５の厚さは、たとえば１０μｍ以上５０μｍ以下（本実施形態では２０μｍ程度）である。第１シード層１２の厚さは、たとえば０．１μｍ以上５μｍ以下（本実施形態では１μｍ程度）である。第２シード層１４の厚さは、たとえば０．１μｍ以上５μｍ以下（本実施形態では１μｍ程度）である。
【００２５】
インターポーザ３は、第１機能素子２の第１実装面５ａと一対のピラー電極１０，１１とによって区画される空間Ｓ内に配置された第２機能素子４を含む。この空間Ｓは、一対のピラー電極１０，１１に挟まれた空間でもある。第２機能素子４は、その寸法が第１機能素子２よりも小さい微小なチップ部品であり、平面視において、その全体が第１機能素子２と重なるように配置されている。
【００２６】
図５〜図７に示されるように、第２機能素子４は、略直方体形状の第２機能素子本体２１を含む。第２機能素子本体２１は、一対の第２主面２１ａ，２１ｂと、一対の第２主面２１ａ，２１ｂを接続する４つの第２側面２１ｃとを含む。第２機能素子本体２１の一対の第２主面２１ａ，２１ｂのうち一方の第２主面２１ａは、電子部品１が実装基板に実装される際に、実装基板に対向する実装面とされている。以下では、一方の第２主面２１ａを第２実装面２１ａともいう。
【００２７】
第２機能素子４の第２実装面２１ａは、第１機能素子２の第１実装面５ａの面積よりも小さい。第２機能素子４は、各ピラー電極１０，１１の厚さよりも小さい厚さを有しており、第２機能素子４の第２実装面２１ａと反対側の第２主面２１ｂは、各ピラー電極１０，１１の上面１０ａ，１１ａよりも下方側に位置している。第２機能素子本体２１は、セラミック等の絶縁材料により形成されていてもよいし、シリコン等の半導体材料により形成されていてもよい。第２機能素子本体２１に形成される機能素子としては、抵抗、コンデンサ、インダクタ、ダイオード等、種々の素子が採用される。
【００２８】
第２機能素子本体２１の長手方向両端部には、一対の第２端子電極２２，２３が形成されている。各第２端子電極２２，２３は、本実施形態では、それぞれ第２機能素子本体２１の一対の第２主面２１ａ，２１ｂおよび３方の第２側面２１ｃを被覆するように形成されている。各第２端子電極２２，２３における第２機能素子本体２１の第２実装面２１ａ側に位置する部分が、外部と接続される一対の第２接続用電極部２４，２５とされている。
【００２９】
インターポーザ３は、各第２接続用電極部２４，２５に接合された一対のパッド電極２６，２７を含む。一方のパッド電極２６は、一方の第２接続用電極部２４に接合されており、他方のパッド電極２７は、他方の第２接続用電極部２５に接合されている。各パッド電極２６，２７は、第２接続用電極部２４，２５に接合される上面２６ａ，２７ａと、上面２６ａ，２７ａと反対側に位置する第２実装用電極面としての下面２６ｂ，２７ｂと、上面２６ａ，２７ａおよび下面２６ｂ，２７ｂを接続する側面２６ｃ，２７ｃとを有している。
【００３０】
図５〜図７に示されるように、一対のパッド電極２６，２７は、一対のピラー電極１０，１１の対向方向の交差方向（本実施形態では直交方向）に互いに間隔を空けて配置されている。これにより、第２機能素子４は、平面視において一対の第２接続用電極部２４，２５の対向方向が、第１機能素子２の一対の第１接続用電極部８，９の対向方向と交差（本実施形態では直交）するように配置されている。各パッド電極２６，２７の厚さは、各ピラー電極１０，１１の厚さの十分の一程度、たとえば１０μｍ以上３０μｍ以下（本実施形態では２０μｍ程度）である。
【００３１】
図９に示されるように、各パッド電極２６，２７は、下面２６ｂ，２７ｂ側からこの順に積層された第１パッド側シード層２８、パッド側電極層２９および第２パッド側シード層３０を含む積層構造を有している。第１パッド側シード層２８は、前述の第１シード層１２と同様の構成（同一厚さおよび同一材料）で形成されている。パッド側電極層２９は、前述の第１電極層１３と同様の構成（同一厚さおよび同一材料）で形成されている。第２パッド側シード層３０は、前述の第２シード層１４と同様の構成（同一厚さおよび同一材料）で形成されている。
【００３２】
各第２接続用電極部２４，２５は、第１導電性接合材３１を介して各パッド電極２６，２７に接合されている。第１導電性接合材３１は、たとえば鉛フリー型の半田である。鉛フリー型の半田としては、Ｓｎ（錫）、Ａｇ（銀）およびＣｕ（銅）を含むＳｎＡｇＣｕ系の半田、Ｓｎ（錫）、Ｚｎ（亜鉛）およびＢｉ（ビスマス）を含むＳｎＺｎＢｉ系の半田、Ｓｎ（錫）およびＣｕ（銅）を含むＳｎＣｕ系の半田、Ｓｎ（錫）、Ｃｕ（銅）およびＮｉ（ニッケル）を含むＳｎＣｕＮｉ系の半田、Ｓｎ（錫）、Ｓｂ（アンチモン）およびＮｉ（ニッケル）を含むＳｎＳｂＮｉ系の半田等を例示できる。
【００３３】
図１〜図９に示されるように、インターポーザ３は、さらに、第１機能素子２の第１実装面５ａの下方側において、各ピラー電極１０，１１の下面１０ｂ，１１ｂと各パッド電極２６，２７の下面２６ｂ，２７ｂとを露出させるように、各ピラー電極１０，１１、各パッド電極２６，２７および第２機能素子４を封止する封止樹脂３２を含む。封止樹脂３２は、より具体的には、各ピラー電極１０，１１の上面１０ａ，１１ａおよび下面１０ｂ，１１ｂを露出させるように各ピラー電極１０，１１の側面１０ｃ，１１ｃを被覆していると同時に、第２機能素子４における各パッド電極２６，２７との接合部を除く外面全域を被覆している。
【００３４】
封止樹脂３２は、直方体形状に形成されており、各ピラー電極１０，１１の上面１０ａ，１１ａを露出させる上面３２ａと、各ピラー電極１０，１１の下面１０ｂ，１１ｂおよび各パッド電極２６，２７の下面２６ｂ，２７ｂを露出させる下面３２ｂとを有している。封止樹脂３２の上面３２ａは、各ピラー電極１０，１１の上面１０ａ，１１ａと段差なく繋がっている。
【００３５】
一方、封止樹脂３２の下面３２ｂ側では、各ピラー電極１０，１１の下面１０ｂ，１１ｂおよび各パッド電極２６，２７の下面２６ｂ，２７ｂが当該封止樹脂３２の下面３２ｂよりも当該封止樹脂３２の上面３２ａ側に向かって一段窪んでいる。これにより、封止樹脂３２の下面３２ｂと各ピラー電極１０，１１の下面１０ｂ，１１ｂとの間、および、封止樹脂３２の下面３２ｂと各パッド電極２６，２７の下面２６ｂ，２７ｂとの間に窪み３３が形成されている。
【００３６】
図８および図９に示されるように、封止樹脂３２には、下面３２ｂ側からこの順に積層された第１封止樹脂３４および第２封止樹脂３５が含まれる。第１封止樹脂３４は、たとえばポリイミド樹脂またはエポキシ樹脂を含み、封止樹脂３２の下面３２ｂを構成している。第１封止樹脂３４は、第１シード層１２の側面、第１電極層１３の側面、第１パッド側シード層２８の側面およびパッド側電極層２９の側面を被覆している。
【００３７】
この構成において、第１電極層１３の上面は、第１封止樹脂の上面と段差なく繋がっており、平坦に形成されている。したがって、第２シード層１４および第２電極層１５は、第１電極層１３の平坦な上面上に形成されている。よって、第１電極層１３に対する成膜性が良好な第２シード層１４および第２電極層１５が形成されている。同様に、パッド側電極層２９の上面は、第１封止樹脂の上面と段差なく繋がっており、平坦に形成されている。したがって、第２パッド側シード層３０および第１導電性接合材３１は、パッド側電極層２９の平坦な上面上に形成されている。よって、パッド側電極層２９に対する成膜性が良好な第２パッド側シード層３０および第１導電性接合材３１が形成されている。
【００３８】
第２封止樹脂３５は、たとえばポリイミド樹脂またはエポキシ樹脂を含み、封止樹脂３２の上面３２ａを構成している。第２封止樹脂３５は、第２シード層１４の側面、第２電極層１５の側面、第２パッド側シード層３０の側面、第１導電性接合材３１の外面および第２機能素子４の外面を被覆している。第１封止樹脂３４および第２封止樹脂３５は、同一の樹脂材料により形成されていてもよいし、異なる樹脂材料により形成されていてもよい。
【００３９】
インターポーザ３は、さらに、各ピラー電極１０，１１の上面１０ａ，１１ａを被覆する上面側電極層３６を含む。上面側電極層３６は、その一部が封止樹脂３２の上面３２ａにオーバラップするように、各ピラー電極１０，１１の上面１０ａ，１１ａを被覆している。上面側電極層３６は、各ピラー電極１０，１１の上面１０ａ，１１ａ側から順に積層されたＮｉ層３７、Ｐｄ層３８およびＡｕ層３９を含む積層構造を有している。
【００４０】
また、インターポーザ３は、各ピラー電極１０，１１の下面１０ｂ，１１ｂを被覆する第１下面側電極層４０と、各パッド電極２６，２７の下面２６ｂ，２７ｂを被覆する第２下面側電極層４１とを含む。
第１下面側電極層４０は、その一部が封止樹脂３２の下面３２ｂにオーバラップするように各ピラー電極１０，１１の下面１０ｂ，１１ｂを被覆している。第１下面側電極層４０は、各ピラー電極１０，１１の下面１０ｂ，１１ｂ側から順に積層されたＮｉ層４２、Ｐｄ層４３およびＡｕ層４４を含む積層構造を有している。同様に、第２下面側電極層４１は、その一部が封止樹脂３２の下面３２ｂにオーバラップするようにパッド電極２６，２７の下面２６ｂ，２７ｂを被覆している。第２下面側電極層４１は、パッド電極２６，２７の下面２６ｂ，２７ｂ側から順に積層されたＮｉ層４５、Ｐｄ層４６およびＡｕ層４７を含む積層構造を有している。
【００４１】
そして、第１機能素子２の各第１接続用電極部８，９は、第２導電性接合材４８を介して各ピラー電極１０，１１に接合されている。第２導電性接合材４８は、たとえば前述の第１導電性接合材３１と同一材料により形成されている。
次に、図１０Ａ〜図１０Ｎを参照して、電子部品１の製造方法について説明する。図１０Ａ〜図１０Ｎは、図１に示される電子部品１の製造工程の一工程を示す縦断面図である。なお、この電子部品１の製造工程では、複数個の電子部品１が同時に製造されるが、図１０Ａ〜図１０Ｎでは、１つの電子部品１が形成される領域のみを取り出して示している。
【００４２】
図１０Ａに示されるように、電子部品１を製造するにあたり、まず、基板５１が準備される。基板５１は、製造途中で除去できる材料であればどのような材料が用いられてもよい。基板５１の除去には、基板５１の研削、エッチングまたは剥離が含まれる。基板５１としては、シリコン基板、または、銅基板やステンレス基板等の金属基板を例示できる。本実施形態では、基板５１がシリコン基板であり、後の工程で研削またはエッチングによって除去される例について説明する。
【００４３】
基板５１が準備された後、たとえばＣＶＤ（Chemical Vapor Deposition:化学気相成長）法により、基板５１の上面にＳｉＮ（窒化シリコン）が堆積されて窒化膜５２が形成される。次に、図１０Ｂに示されるように、たとえばスパッタ法により、Ｔｉ、Ｃｕ、Ｔｉが窒化膜５２上に順に堆積されて、Ｔｉ層、Ｃｕ層１６およびＴｉ層１７を窒化膜５２側からこの順に含む第１シード層５３が形成される。
【００４４】
次に、図１０Ｃに示されるように、一対のピラー電極１０，１１および一対のパッド電極２６，２７を形成すべき領域に開口５４ａを選択的に有する所定パターンのレジストマスク５４が第１シード層５３上に形成される。次に、たとえば電界めっき法によりレジストマスク５４の開口５４ａから露出する第１シード層５３上にＣｕが成長される。これにより、第１電極層１３およびパッド側電極層２９が形成される。本実施形態では、第１シード層５３を構成するＴｉ層１７上に、Ｔｉとの親和性が良好なＣｕをめっき成長させているから、良好な密着性で第１電極層１３およびパッド側電極層２９を形成できる（図９も併せて参照）。第１電極層１３およびパッド側電極層２９が形成された後、レジストマスク５４は除去される。
【００４５】
次に、図１０Ｄに示されるように、第１電極層１３およびパッド側電極層２９をマスクとするエッチングにより、第１シード層５３の不要な部分が除去されて、当該第１シード層５３が、第１シード層１２および第１パッド側シード層２８となる。これにより、第１シード層１２および第１電極層１３を含む一対のピラー電極１０，１１が形成され、第１パッド側シード層２８およびパッド側電極層２９を含む一対のパッド電極２６，２７が形成される。次に、各ピラー電極１０，１１の全域および各パッド電極２６，２７の全域を被覆するように、第１封止樹脂３４が基板５１上に供給される。
【００４６】
次に、図１０Ｅに示されるように、たとえば研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法により、各第１電極層１３の上面および各パッド側電極層２９の上面が露出するまで、第１封止樹脂３４の上面が研削される。この研削工程は、各第１電極層１３および各パッド側電極層２９の各厚さが所定の厚さとなるまで第１封止樹脂３４の上面を研削する薄膜化工程を含む。
【００４７】
次に、たとえば薬液を用いた洗浄により、各第１電極層１３の上面および各パッド側電極層２９の上面に付着した研磨剤（砥粒）や、各第１電極層１３の上面および各パッド側電極層２９の上面に形成された酸化銅が除去される。
次に、たとえばスパッタ法により、各第１電極層１３の上面および各パッド側電極層２９の上面を被覆するように、Ｔｉ、Ｃｕ、Ｔｉがこの順に堆積されて、Ｔｉ層１８、Ｃｕ層１９およびＴｉ層２０を含む第２シード層５５が形成される。次に、第２シード層５５における各第１電極層１３上の領域および各パッド側電極層２９上の領域を被覆するレジストマスク５６が第１封止樹脂３４上に形成される。次に、たとえばレジストマスク５６を介するエッチングにより、第２シード層５５の不要な部分が除去されて、当該第２シード層５５が、第２シード層１４および第２パッド側シード層３０となる。これにより、一対のパッド電極２６，２７が形成される。
【００４８】
次に、図１０Ｆに示されるように、各第２シード層５５を被覆すると共に、各第２パッド側シード層３０を露出させる開口５７ａを選択的に有する所定パターンのレジストマスク５７が第１封止樹脂３４上に形成される。次に、たとえば電界めっき法によりレジストマスク５７の開口５７ａから露出する第２パッド側シード層３０上に半田（本実施形態ではＳｎＣｕＮｉ系の半田）が成長されて、第１導電性接合材３１が形成される。第１導電性接合材３１が形成された後、レジストマスク５７は除去される。
【００４９】
次に、図１０Ｇに示されるように、各第２パッド側シード層３０を被覆すると共に、各第２シード層１４を露出させる開口５８ａを選択的に有する所定パターンのレジストマスク５８が第１封止樹脂３４上に形成される。次に、たとえば電界めっき法によりレジストマスク５８の開口５８ａから露出する第２シード層１４上にＣｕが成長されて、一対のピラー電極１０，１１が厚膜化される。
【００５０】
この第２シード層１４上に形成されたＣｕ層が各ピラー電極１０，１１の第２電極層１５となる。第２電極層１５が形成された後、レジストマスク５８は除去される。本実施形態では、第２シード層１４を構成するＴｉ層２０上に、Ｔｉとの親和性が良好なＣｕをめっき成長させているから、良好な密着性で第２電極層１５を形成できる（図８も併せて参照）。このようにして、第１シード層１２、第１電極層１３、第２シード層１４および第２電極層１５を含む積層構造を有する一対のピラー電極１０，１１が形成される。
【００５１】
次に、図１０Ｈに示されるように、各パッド電極２６，２７に第２機能素子４が接合される。第２機能素子４は、一方の第２接続用電極部２４が第１導電性接合材３１を介して一方のパッド電極２６の上面２６ａに接合され、他方の第２接続用電極部２５が第１導電性接合材３１を介して他方のパッド電極２７の上面２７ａに接合されることによって、各パッド電極２６，２７に接合される。
【００５２】
なお、第２機能素子４の各第２接続用電極部２４，２５上に第１導電性接合材３１を予め形成しておくことで、各パッド電極２６，２７上に第１導電性接合材３１を形成する工程を除くことができる。この場合、個片化された比較的小型の第２機能素子４の各第２接続用電極部２４，２５に第１導電性接合材３１を配置しなければならないので、製法上、各パッド電極２６，２７の上面２６ａ，２７ａ上に第１導電性接合材３１を形成する方が容易であるといえる。
【００５３】
次に、一対のピラー電極１０，１１、一対のパッド電極２６，２７および第２機能素子４を被覆するように第２封止樹脂３５が基板５１上に供給される。これにより、第１封止樹脂３４および第２封止樹脂３５を含む封止樹脂３２が形成される。次に、たとえばＣＭＰ法による研削またはエッチングによって、基板５１が除去される。
次に、図１０Ｉに示されるように、たとえばＣＭＰ法により、各ピラー電極１０，１１の上面１０ａ，１１ａが露出するまで、封止樹脂３２の上面３２ａが研削される。この研削工程は、各ピラー電極１０，１１が所定の厚さとなるまで封止樹脂３２の上面３２ａを研削する薄膜化工程を含む。これにより、各ピラー電極１０，１１の上面１０ａ，１１ａが、封止樹脂３２の上面３２ａと段差なく繋がるように平坦化される。このようにして、第１封止樹脂３４および第２封止樹脂３５を含む封止樹脂３２が形成される。
【００５４】
なお、この研削工程の後に、前述の基板５１の除去工程が実行されてもよい。また、研削工程の後に、たとえば薬液を用いた洗浄により、各ピラー電極１０，１１の上面１０ａ，１１ａに付着した研磨剤（砥粒）や、各ピラー電極１０，１１の上面１０ａ，１１ａに形成された酸化銅が除去されてもよい。
次に、図１０Ｊに示されるように、たとえばエッチングにより、第１封止樹脂３４に付着している窒化膜５２が除去される。次に、図１０Ｋに示されるように、たとえばエッチングにより、第１シード層１２および第１パッド側シード層２８の各最下層を構成するＴｉ層が除去される。これにより、封止樹脂３２の下面３２ｂと各ピラー電極１０，１１の下面１０ｂ，１１ｂとの間、および、封止樹脂３２の下面３２ｂとパッド電極２６，２７の下面２６ｂ，２７ｂとの間に窪み３３が形成される。
【００５５】
次に、図１０Ｌに示されるように、たとえば電界めっき法により、各ピラー電極１０，１１の上面１０ａ，１１ａを被覆するように、Ｎｉ、ＰｄおよびＡｕが順に成長される。これにより、各ピラー電極１０，１１の上面１０ａ，１１ａ側から順に積層されたＮｉ層３７、Ｐｄ層３８およびＡｕ層３９を含む積層構造を有する上面側電極層３６が形成される（図８も併せて参照）。この工程において、各上面側電極層３６は、対応するピラー電極１０，１１の上面１０ａ，１１ａを被覆し、かつ、その一部が封止樹脂３２の上面３２ａにオーバラップするように形成される。
【００５６】
次に、たとえば電界めっき法により、各ピラー電極１０，１１の下面１０ｂ，１１ｂおよび各パッド電極２６，２７の下面２６ｂ，２７ｂを被覆するように、Ｎｉ、ＰｄおよびＡｕが順に成長される。これにより、各ピラー電極１０，１１の下面１０ｂ，１１ｂ側から順に積層されたＮｉ層４２、Ｐｄ層４３およびＡｕ層４４を含む積層構造を有する第１下面側電極層４０が形成される（図８も併せて参照）。また、これにより、各パッド電極２６，２７の下面２６ｂ，２７ｂ側から順に積層されたＮｉ層４５、Ｐｄ層４６およびＡｕ層４７を含む積層構造を有する第２下面側電極層４１が形成される（図９も併せて参照）。
【００５７】
この工程において、第１下面側電極層４０は、対応するピラー電極１０，１１の下面１０ｂ，１１ｂを被覆し、かつ、その一部が封止樹脂３２の下面３２ｂにオーバラップするように形成される。同様に、第２下面側電極層４１は、対応するパッド電極２６，２７の下面２６ｂ，２７ｂを被覆し、かつ、その一部が封止樹脂３２の下面３２ｂにオーバラップするように形成される。なお、上面側電極層３６を形成する工程と、第１下面側電極層４０および第２下面側電極層４１を形成する工程とは、同時に行われてもよい。
【００５８】
次に、図１０Ｍに示されるように、各上面側電極層３６上に、第２導電性接合材４８が形成される。第２導電性接合材４８は、たとえばスクリーン印刷によって上面側電極層３６上に半田が配置された後、リフロー工程が実行されることにより形成される。このようにして、第１機能素子２が接合されるインターポーザ３が形成される。
次に、図１０Ｎに示されるように、一対のピラー電極１０，１１に第１機能素子２が接合される。第１機能素子２は、一方の第１接続用電極部８が第２導電性接合材４８および上面側電極層３６を介して一方のピラー電極１０の上面１０ａに接合され、他方の第１接続用電極部９が第２導電性接合材４８および上面側電極層３６を介して他方のピラー電極１１の上面１１ａに接合されることによって、一対のピラー電極１０，１１に接合される。その後、封止樹脂３２が選択的に切断（ダイシング）されて、第１機能素子２と第２機能素子４とが上下方向に積層配置された構成を有する電子部品１が製造される。
【００５９】
なお、第１機能素子２の一対の第１接続用電極部８，９上に第２導電性接合材４８を予め形成しておくことで、上面側電極層３６上に第２導電性接合材４８を形成する工程を除くことができる。この場合、個片化された比較的小型の第１機能素子２の各第１接続用電極部８，９に第２導電性接合材４８を配置しなければならないので、製法上、各ピラー電極１０，１１上に第２導電性接合材４８を配置する方が容易であるといえる。
【００６０】
以上、本実施形態に係る電子部品１によれば、互いに異なる寸法の第１機能素子２および第２機能素子４が上下方向に積層配置された構成とされている。そして、封止樹脂３２から露出する各ピラー電極１０，１１の下面１０ｂ，１１ｂが第１実装用電極面とされており、封止樹脂３２から露出する各パッド電極２６，２７の下面２６ｂ，２７ｂが第２実装用電極面とされている。
【００６１】
したがって、封止樹脂３２から露出する各ピラー電極１０，１１の下面１０ｂ，１１ｂおよび各パッド電極２６，２７の下面２６ｂ，２７ｂを実装基板に接合するという１度のステップで、第１機能素子２および第２機能素子４を実装基板上に３Ｄ実装できる。しかも、本実施形態に係る電子部品１は、第１機能素子２および第２機能素子４が積層配置された状態で一纏まりとなった構成とされているから、第１機能素子２および第２機能素子４の両方を別々に取り扱う必要がない。これにより、互いに異なる寸法の機能素子を効率良く実装基板に３Ｄ実装でき、かつ、取り扱いの利便性に優れた電子部品１を提供できる。
【００６２】
また、本実施形態の構成によれば、第１機能素子２が接合されるインターポーザ３そのものも提供できる。本実施形態に係るインターポーザ３によれば、封止樹脂３２から露出する各ピラー電極１０，１１の下面１０ｂ，１１ｂが第１実装用電極面とされ、封止樹脂３２から露出する各パッド電極２６，２７の下面２６ｂ，２７ｂが第２実装用電極面とされている。
【００６３】
したがって、第２機能素子４の外側に複数個の実装用電極面が設けられているから、第２機能素子４単体の接続面積よりも大きい接続面積で、第２機能素子４を実装基板に実装できる。これにより、比較的小型の第２機能素子４の取り扱い性を向上しつつ、当該小型の第２機能素子４を実装基板に容易に実装できる。そして、封止樹脂３２から露出する各ピラー電極１０，１１の上面１０ａ，１１ａに第２機能素子４とは別の大型の第１機能素子２を接合できる。大型の第１機能素子２を実装する際には、各ピラー電極１０，１１の上面１０ａ，１１ａに対して位置合わせを行えばよく、小型の第２機能素子４に対して位置合わせを行う必要はない。よって、互いに異なる寸法の第１機能素子２および第２機能素子４を効率良く実装基板に３Ｄ実装できる。
【００６４】
また、実装基板へのインターポーザ３の実装に先立って、大型の第１機能素子２を当該インターポーザ３に接合することによって、大型の第１機能素子２とインターポーザ３とが一纏まりとされた電子部品１を形成することもできる。この構成によれば、大型の第１機能素子２およびインターポーザ３の両方を別々に取り扱う必要がなくなる。また、封止樹脂３２から露出する各ピラー電極１０，１１の下面１０ｂ，１１ｂおよび各パッド電極２６，２７の下面２６ｂ，２７ｂを実装基板に接合するという１度のステップで、大型の第１機能素子２および小型の第２機能素子４を実装基板上に３Ｄ実装できる。このように、互いに異なる寸法の第１機能素子２および第２機能素子４を効率良く実装基板に３Ｄ実装でき、かつ、取り扱いの利便性に優れたインターポーザ３を提供できる。
【００６５】
＜第２実施形態＞
図１１は、本発明の第２実施形態に係る電子部品６１を示す縦断面図である。図１２は、図１１に示される一点鎖線XIIで囲まれた部分の拡大断面図である。図１３は、図１１に示される一点鎖線XIIIで囲まれた部分の拡大断面図である。なお、図１１は、前述の図６に対応する部分の縦断面図である。
【００６６】
第２実施形態に係る電子部品６１は、前述の図１０Ｅの工程で第２シード層１４を形成せずに、図１０Ｆの工程で第１シード層１２の上面に第２電極層１５を直接形成する工程を実行し、図１０Ｇの工程でパッド側電極層２９の上面に第１導電性接合材３１を直接形成する工程を実行し、図１０Ｋの工程で第１シード層５３の全部を除去する工程を実行することにより製造されたものである。図１１〜図１３において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
【００６７】
図１１〜図１３に示されるように、本実施形態に係る各ピラー電極１０，１１は、前述の第１シード層１２および第２シード層１４を有しておらず、下面１０ｂ，１１ｂおよび上面１０ａ，１１ａを構成する単一の導電材料からなる単一導電材料層６２を含む。単一導電材料層６２は、前述の第１電極層１３上に前述の第２電極層１５が直接めっき成長されることによって第１電極層１３と第２電極層１５とが一体的に形成されたものである。単一導電材料層６２は、その内部に第１電極層１３と第２電極層１５との境界部６３を有していてもよい。
【００６８】
本実施形態に係る各パッド電極２６，２７は、前述の第１パッド側シード層２８および第２パッド側シード層３０を有しておらず、パッド側電極層２９のみによって形成されている。前述の第１導電性接合材３１は、パッド側電極層２９と接するように一対のパッド電極２６，２７上に直接形成されている。
本実施形態に係る封止樹脂３２は、前述の第１封止樹脂３４および第２封止樹脂３５を含む。第１封止樹脂３４は、単一導電材料層６２の側面の一部およびパッド側電極層２９の側面を被覆している。一方、第２封止樹脂３５は、第１封止樹脂３４から露出する単一導電材料層６２の側面の全域、第１導電性接合材３１の外面および第２機能素子４の外面を被覆している。この構成において、第１封止樹脂３４および第２封止樹脂３５の境界部は、第１電極層１３と第２電極層１５との境界部６３と同一平面上に位置している。
【００６９】
本実施形態の電子部品６１によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、本実施形態に係る電子部品６１によれば、各ピラー電極１０，１１がＣｕ（銅）からなる単一導電材料層６２を含んでいるので、各ピラー電極１０，１１の抵抗値を効果的に低減できる。同様に、各パッド電極２６，２７がＣｕ（銅）からなるパッド側電極層２９のみによって形成されているので、各パッド電極２６，２７の抵抗値を効果的に低減できる。
【００７０】
また、本実施形態の製造方法では、第１電極層１３上に第２電極層１５が直接形成され、パッド側電極層２９上に第１導電性接合材３１が直接形成される。したがって、前述の図１０Ｅにおいて説明した第２シード層５５（第２シード層１４および第２パッド側シード層３０）を形成する工程を除くことができる。また、本実施形態の製造方法では、第１シード層５３の全部が除去されるので、前述の図１０Ｃにおいて第１シード層５３をパターニングする工程を実行しなくて済む。よって、本実施形態の製造方法によれば、製造工数の削減によるコストの削減を図ることができる。
【００７１】
＜第３実施形態＞
図１４は、本発明の第３実施形態に係る電子部品７１を示す縦断面図である。図１５は、図１４に示される一点鎖線XVで囲まれた部分の拡大断面図である。図１６は、図１４に示される一点鎖線XVIで囲まれた部分の拡大断面図である。なお、図１４は、前述の図６に対応する部分の縦断面図である。図１４〜図１６において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
【００７２】
図１４〜図１６に示されるように、本実施形態に係る各ピラー電極１０，１１は、それぞれ、その側面１０ｃ，１１ｃに外側に向かって張り出した張り出し部７２，７３を有している。この張り出し部７２，７３は、各ピラー電極１０，１１の下面１０ｂ，１１ｂ側において各ピラー電極１０，１１の側面１０ｃ、１１ｃに沿って形成されている。
各ピラー電極１０，１１は、前述の第１シード層１２および第２シード層１４を有しておらず、上面１０ａ，１１ａおよび下面１０ｂ，１１ｂを構成する単一の導電材料からなる単一導電材料層７４を含む。
【００７３】
単一導電材料層７４は、前述の第１電極層１３上に前述の第２電極層１５が直接めっき成長されることによって第１電極層１３と第２電極層１５とが一体的に形成されたものである。単一導電材料層７４は、その内部に第１電極層１３と第２電極層１５との境界部７５を有していてもよい。各ピラー電極１０，１１の張り出し部７２，７３は、第１電極層１３の一部が外側に向かって張り出すことによって形成されている。
【００７４】
本実施形態に係る各パッド電極２６，２７は、それぞれ、その側面２６ｃ，２７ｃに外側に向かって張り出した張り出し部７６を有している。各パッド電極２６，２７は、前述の第１パッド側シード層２８および第２パッド側シード層３０を有しておらず、パッド側電極層２９のみによって形成されている。各パッド電極２６，２７の張り出し部７６は、パッド側電極層２９の一部が外側に向かって張り出すことによって形成されている。前述の第１導電性接合材３１は、パッド側電極層２９と接するように一対のパッド電極２６，２７上に直接形成されている。
【００７５】
封止樹脂３２は、前述の第１封止樹脂３４および第２封止樹脂３５を含む。第１封止樹脂３４は、本実施形態では、感光性樹脂（たとえば感光性のポリイミド樹脂）からなる。第１封止樹脂３４は、単一導電材料層６２の側面の一部およびパッド側電極層２９の側面を被覆している。一方、第２封止樹脂３５は、第１封止樹脂３４から露出する単一導電材料層６２の側面の全域、第１導電性接合材３１の外面および第２機能素子４の外面を被覆している。
【００７６】
この構成において、各ピラー電極１０，１１の張り出し部７２，７３は、第１電極層１３の一部が第１封止樹脂３４と第２封止樹脂３５とによって挟まれるように外側に張り出している。より具体的には、各ピラー電極１０，１１の張り出し部７２，７３は、第１封止樹脂３４の上面にオーバラップしており、当該第１封止樹脂３４の上面上で第２封止樹脂３５によって被覆されている。
【００７７】
同様に、各パッド電極２６，２７の張り出し部７６は、パッド側電極層２９の一部が第１封止樹脂３４と第２封止樹脂３５とによって挟まれるように外側に張り出している。より具体的には、各パッド電極２６，２７の張り出し部７６は、第１封止樹脂３４の上面にオーバラップしており、当該第１封止樹脂３４の上面上で第２封止樹脂３５によって被覆されている。
【００７８】
なお、本実施形態では、封止樹脂３２の下面３２ｂから各ピラー電極１０，１１（単一導電材料層７４）の下面１０ｂ，１１ｂが露出している。封止樹脂３２の下面３２ｂと各ピラー電極１０，１１（単一導電材料層７４）の下面１０ｂ，１１ｂとは段差なく繋がっていてもよい。また、封止樹脂３２の下面３２ｂから各パッド電極２６，２７（パッド側電極層２９）の下面２６ｂ，２７ｂが露出している。封止樹脂３２の下面３２ｂと各パッド電極２６，２７（パッド側電極層２９）の下面２６ｂ，２７ｂとは段差なく繋がっていてもよい。
【００７９】
電子部品７１は、前述の図１０Ａ〜図１０Ｎに示された工程と同様の工程を経て製造される。以下では、図１７Ａ〜図１７Ｅを参照して、電子部品７１の製造方法において前述の電子部品１の製造方法と異なる工程について説明する。図１７Ａ〜図１７Ｅは、図１４に示される電子部品７１の製造工程の一工程を示す縦断面図である。
図１７Ａに示されるように、電子部品７１を製造するにあたり、まず、図１０Ｂの工程を経て、窒化膜５２および第１シード層５３がその上面が形成された基板５１が準備される。次に、図１７Ｂに示されるように、第１シード層５３上に、第１封止樹脂３４となる感光性ポリイミドが塗布されて、選択的に露光・現像される。これにより、各ピラー電極１０，１１および各パッド電極２６，２７を形成すべき領域に開口３４ａを選択的に有する所定パターンの第１封止樹脂３４が第１シード層５３上に形成される。
【００８０】
次に、たとえば電界めっき法により第１封止樹脂３４の開口３４ａから露出する第１シード層５３上にＣｕがめっき成長されて第１電極層１３およびパッド側電極層２９が形成される。この工程において、第１電極層１３は、その一部が第１封止樹脂３４の上面にオーバラップするように形成される。これにより、各ピラー電極１０，１１の張り出し部７２，７３が形成される。また、パッド側電極層２９は、その一部が第１封止樹脂３４の上面にオーバラップするように形成される。これにより、各パッド電極２６，２７の張り出し部７６が形成される。
【００８１】
次に、図１７Ｃに示されるように、各第１電極層１３を被覆すると共に、張り出し部７６を除くパッド側電極層２９の上面を露出させる開口８０ａを選択的に有する所定パターンのレジストマスク８０が第１封止樹脂３４上に形成される。次に、たとえば電界めっき法によりレジストマスク８０の開口８０ａから露出するパッド側電極層２９上に半田（本実施形態ではＳｎＳｂＮｉ系の半田）が成長されて、第１導電性接合材３１が形成される。第１導電性接合材３１が形成された後、レジストマスク８０は除去される。
【００８２】
次に、図１７Ｄに示されるように、各パッド電極２６，２７を被覆すると共に、張り出し部７２，７３を除く一対の第１電極層１３の上面を露出させる開口８１ａを選択的に有する所定パターンのレジストマスク８１が第１封止樹脂３４上に形成される。
次に、たとえば電界めっき法によりレジストマスク８１の開口８１ａから露出する各第１電極層１３の上面上にＣｕが成長されて、各ピラー電極１０，１１が厚膜化される。この第１電極層１３上に形成されたＣｕ層が各ピラー電極１０，１１の第２電極層１５となる。この工程において、第２電極層１５は、第１電極層１３と同一材料（銅）により形成されるため、第２電極層１５と第１電極層１３とが一体的に形成される。第２電極層１５が形成された後、レジストマスク８１は除去される。
【００８３】
そして、図１０Ｈ〜図１０Ｊの工程が順に実行された後、図１０Ｋの工程に代えて図１７Ｅの工程が実行される。図１７Ｅの工程では、たとえばエッチングにより、第１シード層５３の全部が除去される。これにより、単一の導電材料からなる単一導電材料層７４を含み、その側面１０ｃ，１１ｃに張り出し部７２，７３を有する一対のピラー電極１０，１１が形成される。その後、図１０Ｈ〜図１０Ｎと同様の工程が順に実行されて電子部品７１が製造される。
【００８４】
以上、本実施形態の電子部品７１によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、本実施形態に係る電子部品７１によれば、各ピラー電極１０，１１がＣｕ（銅）からなる単一導電材料層７４を含んでいるので、各ピラー電極１０，１１の抵抗値を効果的に低減できる。同様に、各パッド電極２６，２７がＣｕ（銅）からなるパッド側電極層２９のみによって形成されているので、各パッド電極２６，２７の抵抗値を効果的に低減できる。
【００８５】
また、本実施形態の製造方法では、第１シード層５３の全部が除去されるので、前述の図１０Ｃにおいて第１シード層５３をパターニングする工程を実行しなくて済む。また、本実施形態の製造方法では、第１電極層１３およびパッド側電極層２９の形成工程の際に用いた感光性ポリイミドをそのまま第１封止樹脂３４として利用している。したがって、第１電極層１３およびパッド側電極層２９を形成するにあたって、前述の図１０Ｅにおいて説明した第１封止樹脂３４の研削工程（第１電極層１３およびパッド側電極層２９の薄膜化工程）を除くことができる。
【００８６】
これに加えて、本実施形態の製造方法では、第１電極層１３上に第２電極層１５が直接形成され、パッド側電極層２９上に第１導電性接合材３１が直接形成される。したがって、前述の図１０Ｅにおいて説明した第２シード層５５（第２シード層１４および第２パッド側シード層３０）を形成する工程を除くことができる。よって、本実施形態の製造方法によれば、製造工数の削減によるコストの削減を効果的に図ることができる。
【００８７】
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の第１実施形態では、第１機能素子２の第１実装面５ａと一対のピラー電極１０，１１とによって区画される空間Ｓ内に１個の第２機能素子４が配置された例について説明したが、図１８に示される構成が採用されてもよい。図１８は、第１実施形態の電子部品１の第１変形例を示す縦断面図である。図１８において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
【００８８】
図１８に示されるように、本変形例では、第１機能素子２の第１実装面５ａと一対のピラー電極１０，１１とによって区画される空間Ｓ内に、２個の第２機能素子４が配置されている。つまり、インターポーザ３が、一対のピラー電極１０，１１に挟まれた空間Ｓ内に複数個の第２機能素子４を含む構成とされている。各第２機能素子４は、それぞれ、第１導電性接合材３１を介して一対のパッド電極２６，２７に接合されている。
【００８９】
このように、第１機能素子２の第１実装面５ａと一対のピラー電極１０，１１とによって区画される空間Ｓ内に、複数個（２個以上）の第２機能素子４が配置された構成を採用することによって、一度の実装工程で複数個の第２機能素子４と第１機能素子２とを３Ｄ実装できる。また、複数個の第２機能素子４と第１機能素子２とを別々に取り扱う必要がないから、取り扱いの利便性をより一層向上させることができる。むろん、第２実施形態および第３実施形態においても、第１機能素子２の第１実装面５ａと一対のピラー電極１０，１１とによって区画される空間Ｓ内に複数個の第２機能素子４が配置されていてもよい。
【００９０】
また、前述の第１実施形態では、１個の第１機能素子２がインターポーザ３に接合された例について説明したが、図１９に示される構成が採用されてもよい。図１９は、第１実施形態の電子部品１の第２変形例を示す縦断面図である。図１９において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
【００９１】
図１９に示されるように、本変形例では、インターポーザ３に、２個の第１機能素子２が接合されている。つまり、インターポーザ３に複数個の第１機能素子２が接合された構成とされている。インターポーザ３は、各第１機能素子２用の一対のピラー電極１０，１１を含み、各第１機能素子２は、それぞれ、第２導電性接合材４８を介して対応する一対のピラー電極１０，１１に接合されている。各第１機能素子２の第１実装面５ａと、一対のピラー電極１０，１１にとによって区画される空間Ｓには、図１に示されるように、１個の第２機能素子４が配置されていてもよいし、図１８に示されるように、複数個の第２機能素子４が配置されていてもよい。
【００９２】
このように、インターポーザ３に、複数個の第１機能素子２が接合された構成を採用することによって、一度の実装工程で複数個の第１機能素子２と複数個の第２機能素子４とを３Ｄ実装できる。また、複数個の第１機能素子２と複数個の第２機能素子４とを別々に取り扱う必要がないから、取り扱いの利便性をより一層向上させることができる。むろん、第２実施形態および第３実施形態においても、複数個の第１機能素子２がインターポーザ３に接合されていてもよい。
【００９３】
また、前述の各実施形態では、第１導電性接合材３１および第２導電性接合材４８が、鉛フリー型の半田である例について説明した。しかし、第１導電性接合材３１および第２導電性接合材４８は、鉛を含有する半田であってもよい。また、第１導電性接合材３１および第２導電性接合材４８は、半田に代えて、Ａｕ（金），Ａｇ（銀）またはＣｕ（銅）を含む導電性ペーストであってもよい。
【００９４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００９５】
１，６１，７１…電子部品、２…第１機能素子、３…インターポーザ、４…第２機能素子、５…第１機能素子本体、５ａ…第１機能素子の第１実装面、８，９…一対の第１接続用電極部、１０，１１…一対のピラー電極、１０ａ，１１ａ…ピラー電極の上面、１０ｂ，１１ｂ…ピラー電極の下面、１０ｃ，１１ｃ…ピラー電極の側面、１２…第１シード層、１３…第１電極層、１４…第２シード層、１５…第２電極層、２１…第２機能素子本体、２１ａ…第２機能素子の第２実装面、２４、２５…第２接続用電極部、２６，２７…一対のパッド電極、２６ａ，２７ａ…パッド電極の上面、２６ｂ，２７ｂ…パッド電極の下面、２６ｃ，２７ｃ…パッド電極の側面、３２…封止樹脂、３２ａ…封止樹脂の上面、３２ｂ…封止樹脂の下面、３４…第１封止樹脂、３５…第２封止樹脂、３６…上面側電極層、４０…第１下面側電極層、４１…第２下面側電極層、５１…基板、６２，７４…単一導電材料層、７２，７３…ピラー電極の張り出し部、Ｓ…空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１０Ｉ】
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【図１０Ｊ】
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【図１０Ｋ】
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【図１０Ｌ】
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【図１０Ｍ】
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【図１０Ｎ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８】
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【図１９】
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