(57)【要約】【課題】  画像信号線の配線数を少なくして配線構造を簡易化すること、またゲート信号線の一部を保持容量線として機能させることによってより簡易な配線構造で時分割駆動を可能とするＬＣＤとすること。【解決手段】  ＬＣＤは、画像信号線SL1は、第１の単位画素電極R11と第２の単位画素電極G11との間または第２の単位画素電極G11と第３の単位画素電極B11との間に配置されているとともに、第１の単位画素電極R11と第２の単位画素電極G11と第３の単位画素電極B11に接続されており、第１のゲート信号線GL1、第２のゲート信号線GL2及び第３のゲート信号線GL3は、それらのうちの１本（GL2）が、第１の単位画素電極R11、第２の単位画素電極G11及び第３の単位画素電極B11に対して保持容量線（CS1）として機能している。【選択図】  図１
2017083733.tif 000002
【特許請求の範囲】
【請求項１】
基板上の所定の方向に伸びるようにそれぞれ順に配置された、第１のゲート信号線と第２のゲート信号線と第３のゲート信号線と、これらのゲート信号線と交差させて配置された画像信号線と、前記第１のゲート信号線と前記第３のゲート信号線との間に前記所定の方向に並んで配置された、第１の単位画素電極と第２の単位画素電極と第３の単位画素電極と、画像信号線駆動回路と、を有する液晶表示装置であって、
前記画像信号線は、前記第１の単位画素電極と前記第２の単位画素電極との間または前記第２の単位画素電極と前記第３の単位画素電極との間に配置されているとともに、前記第１の単位画素電極と前記第２の単位画素電極と前記第３の単位画素電極に接続されており、
前記第１のゲート信号線、前記第２のゲート信号線及び前記第３のゲート信号線は、それらのうちの１本が、前記第１の単位画素電極、前記第２の単位画素電極及び前記第３の単位画素電極に対して保持容量線として機能している液晶表示装置。
【請求項２】
前記画像信号線は、前記第１の単位画素電極と前記第２の単位画素電極との間に配置されており、
前記第１の単位画素電極は、前記第１のゲート信号線及び前記第２のゲート信号線によってオンされ、前記第２の単位画素電極は、前記第１のゲート信号線によってオンされ、前記第３の単位画素電極は、前記第１のゲート信号線及び前記第３のゲート信号線によってオンされる請求項１に記載の液晶表示装置。
【請求項３】
前記第２のゲート信号線は、前記保持容量線として機能している請求項２に記載の液晶表示装置。
【請求項４】
前記画像信号線駆動回路は、前記第１の単位画素電極と前記第２の単位画素電極と前記第３の単位画素電極のそれぞれに画像信号を時分割で供給する請求項１乃至請求項３のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像信号線（ソース線）の配線数を減少させることにより配線構造を簡易化した液晶表示装置（Liquid  Crystal  display  ：ＬＣＤ）に関するものである。
【背景技術】
【０００２】
従来、ＬＣＤは、薄膜トランジスタ（Thin  Film  Transistor  ：ＴＦＴ）を含む画素部が多数形成されたアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。また、一般的に、カラーフィルタ側基板は、ＴＦＴ及び画素電極に対向する側の面（液晶側の面）の全面に、画素電極との間で液晶に印加する垂直電界を形成するための共通電極が形成されている。また、ＬＣＤが画素電極と共通電極との間で液晶に印加する横電界を形成するＩＰＳ（In-Plane  Switching）方式のＬＣＤである場合、共通電極はアレイ側基板の画素電極と同じ面内に形成される。ＬＣＤが画素電極と共通電極との間で液晶に印加する端部電界を形成するＦＦＳ（Fringe  Field  Switching）方式のＬＣＤである場合、共通電極はアレイ側基板の画素部に画素電極の上方または下方に絶縁層を挟んで形成される。また、カラーフィルタ側基板の液晶側の面には、それぞれの画素部に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されており、それぞれの画素部を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。
【０００３】
従来のアクティブマトリクス型のＬＣＤの基本構成の１例を図４に示す。例えばＩＰＳ方式のＬＣＤの場合、ＴＦＴ５１を含む画素部P11，P12，P13〜Pmnが多数形成されたアレイ側基板は、その上の第１の方向（例えば、行方向）に形成された複数本のゲート信号線５２（GL1，GL2，GL3〜GLm）と、第１の方向と交差する第２の方向（例えば、列方向）にゲート信号線５２（GL1，GL2，GL3〜GLm）と交差させて形成された複数本の画像信号線（ソース信号線）５３（SL1，SL2，SL3〜SLn）と、ゲート信号線５２（GL1，GL2，GL3〜GLm）と画像信号線５３（SL1，SL2，SL3〜SLn）の各交差部に対応して形成された、ＴＦＴ５１及び液晶に印加する横電界（水平電界）を形成するための画素電極PE11，PE12，PE13〜PEmn及び共通電極（基準電極）と、それらを含む画素部P11，P12，P13〜Pmnと、共通電極に共通電圧（Vcom）を供給する共通電圧線５５と、を有する構成である。なお、図４において、５４は表示領域、６０はゲート信号線選択回路６１及び画像信号線選択回路６２を駆動する駆動回路部、６１はゲート信号線５２（GL1，GL2，GL3〜GLm）に順次ゲート信号を入力するゲート信号線選択回路（第１のセレクタ回路）、６２は画像信号線５３（SL1，SL2，SL3〜SLn）に順次画像信号を入力する画像信号線選択回路（第２のセレクタ回路）、６３は駆動回路部６０とゲート信号線選択回路６１との間で駆動信号、制御信号等を入出力するための第１の接続線、６４は駆動回路部６０と画像信号線選択回路６２との間で駆動信号、制御信号等を入出力するための第２の接続線、７０は液晶表示パネルである。ＩＰＳ方式のＬＣＤは、垂直電界によってツイステッドネマチック（Twisted  Nematic：ＴＮ）液晶を駆動するＬＣＤと比較して、コントラスト、グレー反転、色ずれ等の視野角特性を高めることができる。その結果、広視野角を得ることができるので、大型のＬＣＤに好適に用いられている。
【０００４】
ＴＦＴ５１は、例えば、アモルファスシリコン(a-Si)、低温多結晶シリコン（Low-Temperature  Poly  Silicon：ＬＴＰＳ）等から成る半導体膜を有し、ゲート電極部、ソース電極部、ドレイン電極部の３端子部を有する構成である。そして、ゲート電極部に所定電位の電圧(例えば、６Ｖ)を印加することにより、ソース電極部とドレイン電極部の間の半導体膜（チャンネル）に電流を流す、スイッチング素子(ゲートトランスファ素子)として機能する。また、画素電極PE11，PE12，PE13・・・PEmnは、一般に酸化インジウムスズ(Indium  Tin  Oxide  :ＩＴＯ)等から成る透明導電体層から構成されている。
【０００５】
図５は、図４の構成のＬＣＤにおいて、画像信号線選択回路６２の詳細な構成を示す回路図である。図５に示すように、ゲート信号線GL1，GL2，GL3と画像信号線SL1，SL2，SL3，SL4，SL5，SL6との各交差部に対応して、ＴＦＴ及び画素電極R11，G11，B11〜B32が形成されている。画像信号線SL1〜SL6のそれぞれの画像信号の入力端部には、ＣＭＯＳトランスファゲート素子80a，80b，80c，80d，80e，80fがそれぞれ接続されており、ＣＭＯＳトランスファゲート素子80a〜80cの各ソース電極は、駆動回路部６０の画像信号入力端子Ｓ１に共通接続され、ＣＭＯＳトランスファゲート素子80d〜80fの各ソース電極は、駆動回路部６０の画像信号入力端子Ｓ２に共通接続されている。第２の接続線６４は、チップオングラス（Chip  On  Glass：ＣＯＧ）方式でアレイ側基板上に実装された画像信号線駆動用ＩＣ，ＬＳＩ等から成る駆動回路部６０の画像信号入力端子Ｓ１，Ｓ２と、画像信号線選択回路６２とを電気的に接続するものである。また、ＣＭＯＳトランスファゲート素子80a〜80cの各ドレイン電極は、それぞれ画像信号線SL1，SL2，SL3に接続され、ＣＭＯＳトランスファゲート素子80d〜80fの各ドレイン電極は、それぞれ画像信号線SL4，SL5，SL6に接続されている。
【０００６】
ＣＭＯＳトランスファゲート素子80a〜80fはそれぞれ、ｐ型ＭＯＳトランジスタ（ｐチャンネルＴＦＴ）とｎ型ＭＯＳトランジスタ（ｎチャンネルＴＦＴ）が、それらのソース電極とドレイン電極が共通接続されて成り、ｐ型ＭＯＳトランジスタのゲート電極とｎ型ＭＯＳトランジスタのゲート電極が制御入力電極とされている。即ち、ｐ型ＭＯＳトランジスタのゲート電極にロー（Ｌ）の信号が入力されるとともにｎ型ＭＯＳトランジスタのゲート電極にハイ（Ｈ）の信号が入力されたときに、ソース電極とドレイン電極との間に電流が流れて画像信号が入力される。
【０００７】
また、MUXR，XMUXR，MUXG，XMUXG，MUXB，XMUXBは、画像信号線SL1〜SL6を時分割駆動するための時分割信号入力線である。MUXRは、ＣＭＯＳトランスファゲート素子80a，80dのｎ型ＭＯＳトランジスタのゲート電極に接続され、XMUXR（MUXRの反転信号線）はＣＭＯＳトランスファゲート素子80a，80dのｐ型ＭＯＳトランジスタのゲート電極に接続されており、MUXRにＨの信号が入力されるとともにXMUXRにＬの信号が入力されたときに、画像信号入力端子Ｓ１，Ｓ２から入力された画像信号SigR1，SigR2が、画像信号線SL1，SL4を伝送される。MUXGは、ＣＭＯＳトランスファゲート素子80b，80eのｎ型ＭＯＳトランジスタのゲート電極に接続され、XMUXG（MUXGの反転信号線）はＣＭＯＳトランスファゲート素子80b，80eのｐ型ＭＯＳトランジスタのゲート電極に接続されており、MUXGにＨの信号が入力されるとともにXMUXGにＬの信号が入力されたときに、画像信号入力端子Ｓ１，Ｓ２から入力された画像信号SigG1，SigG2が、画像信号線SL2，SL5を伝送される。MUXBは、ＣＭＯＳトランスファゲート素子80c，80fのｎ型ＭＯＳトランジスタのゲート電極に接続され、XMUXB（MUXBの反転信号線）はＣＭＯＳトランスファゲート素子80c，80fのｐ型ＭＯＳトランジスタのゲート電極に接続されており、MUXBにＨの信号が入力されるとともにXMUXBにＬの信号が入力されたときに、画像信号入力端子Ｓ１，Ｓ２から入力された画像信号SigB1，SigB2が、画像信号線SL3，SL6を伝送される。
【０００８】
図６は、図５の画素電極R11，G11，B11を時分割で駆動するためのタイミングチャートである。画素電極R11は単位画素電極（副画素電極）赤11であり、画素電極G11は単位画素電極（副画素電極）緑11であり、画素電極B11は単位画素電極（副画素電極）青11である。ゲート信号線GL1がオン状態のときであって、MUXRにＨの信号が入力されるとともにXMUXRにＬの信号が入力されたときに、画素電極R11に所定の画像信号が入力される。ゲート信号線GL1がオン状態のときであって、MUXGにＨの信号が入力されるとともにXMUXGにＬの信号が入力されたときに、画素電極G11に所定の画像信号が入力される。ゲート信号線GL1がオン状態のときであって、MUXBにＨの信号が入力されるとともにXMUXBにＬの信号が入力されたときに、画素電極B11に所定の画像信号が入力される。
【０００９】
ゲート信号線選択回路６１、画像信号線選択回路６２は、ＣＶＤ（Chemical  Vapor  Deposition）法等の薄膜形成法によって形成される。この場合、ＴＦＴ５１は、例えば低温多結晶シリコン（Low-Temperature  Poly  Silicon：ＬＴＰＳ）から成るチャンネルを有しており、このＬＴＰＳを用いてｎチャンネルＴＦＴ及びｐチャンネルＴＦＴを形成すると、ＣＭＯＳ回路を基礎とした駆動回路、ＳＲＡＭ回路、Ｄ／Ａ変換器、画像表示部等をガラス基板上に一体的に集積化することができる。
【００１０】
他の従来例として、１本の信号線の左右にそれぞれ接続された第１の表示画素電極及び第２の表示画素電極を有しており、１本の信号線から第１の表示画素電極と第２の表示画素電極に個別の表示信号を入力する構成とすることにより、配線本数を低減させた液晶表示素子が提案されている（例えば、特許文献１を参照）。
【００１１】
また他の従来例として、行方向の各々の画素電極について、奇数列に属する画素電極が信号蓄積補助容量を介して隣接する一方のゲート信号線に電気的に接続され、偶数列に属する画素電極が信号蓄積補助容量を介して隣接する他方のゲート信号線に電気的に接続されている構成とすることにより、コモン一定駆動法において信号線ドライバの負担軽減とドット反転を同時に実現できる液晶パネルが提案されている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平５−１８８３９５号公報
【特許文献２】特開平１１−３５２４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図５、図６に示す上記従来のＬＣＤにおいては、単位画素電極としての画素電極R11，G11，B11〜のそれぞれに画像信号SigR1，G1，B1〜を入力するための画像信号線SL1，SL2，SL3〜が形成されているために、画像信号線SL1，SL2，SL3〜の配線数が多くなり、配線構造が複雑化するという問題点があった。
【００１４】
また、特許文献１に開示された液晶表示素子は、１本の信号線に第１の表示画素電極及び第２の表示画素電極が接続されているので、信号線の配線数を低減させることはできる。しかし、信号線の配線数がきわめて多くなりつつあるＬＣＤにおいては、不十分であった。
【００１５】
また、特許文献２に開示された液晶パネルは、ドット反転駆動に適した配線構造であるために、これを時分割駆動に適用することは困難である。また、すべてのゲート信号線を保持容量線としても使用するので、配線構造及び駆動が複雑化するという問題点があった。
【００１６】
本発明は、上記の問題点に鑑みて完成されたものであり、その目的は、画像信号線の配線数を少なくして、配線構造を簡易化することである。また、ゲート信号線の一部を保持容量線として機能させることによって、より簡易な配線構造で時分割駆動を可能とするＬＣＤとすることである。
【課題を解決するための手段】
【００１７】
本発明の液晶表示装置は、基板上の所定の方向に伸びるようにそれぞれ順に配置された、第１のゲート信号線と第２のゲート信号線と第３のゲート信号線と、これらのゲート信号線と交差させて配置された画像信号線と、前記第１のゲート信号線と前記第３のゲート信号線との間に前記所定の方向に並んで配置された、第１の単位画素電極と第２の単位画素電極と第３の単位画素電極と、画像信号線駆動回路と、を有する液晶表示装置であって、
前記画像信号線は、前記第１の単位画素電極と前記第２の単位画素電極との間または前記第２の単位画素電極と前記第３の単位画素電極との間に配置されているとともに、前記第１の単位画素電極と前記第２の単位画素電極と前記第３の単位画素電極に接続されており、
前記第１のゲート信号線、前記第２のゲート信号線及び前記第３のゲート信号線は、それらのうちの１本が、前記第１の単位画素電極、前記第２の単位画素電極及び前記第３の単位画素電極に対して保持容量線として機能している構成である。
【００１８】
本発明の液晶表示装置は、好ましくは、前記画像信号線は、前記第１の単位画素電極と前記第２の単位画素電極との間に配置されており、
前記第１の単位画素電極は、前記第１のゲート信号線及び前記第２のゲート信号線によってオンされ、前記第２の単位画素電極は、前記第１のゲート信号線によってオンされ、前記第３の単位画素電極は、前記第１のゲート信号線及び前記第３のゲート信号線によってオンされる。
【００１９】
また本発明の液晶表示装置は、好ましくは、前記第２のゲート信号線は、前記保持容量線として機能している。
【００２０】
また本発明の液晶表示装置は、好ましくは、前記画像信号線駆動回路は、前記第１の単位画素電極と前記第２の単位画素電極と前記第３の単位画素電極のそれぞれに画像信号を時分割で供給する。
【発明の効果】
【００２１】
本発明の液晶表示装置は、基板上の所定の方向に伸びるようにそれぞれ順に配置された、第１のゲート信号線と第２のゲート信号線と第３のゲート信号線と、これらのゲート信号線と交差させて配置された画像信号線と、前記第１のゲート信号線と前記第３のゲート信号線との間に前記所定の方向に並んで配置された、第１の単位画素電極と第２の単位画素電極と第３の単位画素電極と、画像信号線駆動回路と、を有する液晶表示装置であって、
前記画像信号線は、前記第１の単位画素電極と前記第２の単位画素電極との間または前記第２の単位画素電極と前記第３の単位画素電極との間に配置されているとともに、前記第１の単位画素電極と前記第２の単位画素電極と前記第３の単位画素電極に接続されており、
前記第１のゲート信号線、前記第２のゲート信号線及び前記第３のゲート信号線は、それらのうちの１本が、前記第１の単位画素電極、前記第２の単位画素電極及び前記第３の単位画素電極に対して保持容量線として機能している構成であることから、画像信号線の配線数が少なくなり、配線構造が簡易化される。また、ゲート信号線の１本を第１の単位画素電極〜第３の単位画素電極に対して保持容量線として機能させることによって、独立した保持容量線もなくなり、より簡易な配線構造となる。
【００２２】
本発明の液晶表示装置は、好ましくは、前記画像信号線は、前記第１の単位画素電極と前記第２の単位画素電極との間に配置されており、
前記第１の単位画素電極は、前記第１のゲート信号線及び前記第２のゲート信号線によってオンされ、前記第２の単位画素電極は、前記第１のゲート信号線によってオンされ、前記第３の単位画素電極は、前記第１のゲート信号線及び前記第３のゲート信号線によってオンされることから、第１の単位画素電極〜第３の単位画素電極に１本の画像信号線から画像信号を供給することができるとともに、第１の単位画素電極〜第３の単位画素電極に画像信号を時分割で供給することができる。
【００２３】
また本発明の液晶表示装置は、好ましくは、前記第２のゲート信号線は、前記保持容量線として機能していることから、第１のゲート信号線と第３のゲート信号線の間の中間にある第２のゲート信号線が保持容量線となる。その結果、第１の単位画素電極〜第３の単位画素電極の保持容量を保持容量線に接続することが容易になり、配線構造がより簡易化される。
【００２４】
また本発明の液晶表示装置は、好ましくは、前記画像信号線駆動回路は、前記第１の単位画素電極と前記第２の単位画素電極と前記第３の単位画素電極のそれぞれに画像信号を時分割で供給することから、画像信号の供給タイミングを制御する画像信号線選択回路の配線数も少なくすることができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の液晶表示装置について実施の形態の１例を示す図であり、単位画素部及び画像信号線選択回路を部分的に示す回路図である。
【図２】図２は、本発明の液晶表示装置について実施の形態の他例を示す図であり、単位画素部及び画像信号線選択回路を部分的に示す回路図である。
【図３】図３は、図１及び図２の液晶表示装置について実施の形態の１例を示す図であり、グループを構成する単位画素部にそれぞれ供給される画像信号のタイミングチャートである。
【図４】図４は、従来の液晶表示装置の１例を示す図であり、液晶表示装置のブロック回路図である。
【図５】図５は、従来の液晶表示装置の他例を示す図であり、単位画素部に時分割で画像信号を供給する液晶表示装置について、単位画素部及び画像信号線選択回路を部分的に示す回路図である。
【図６】図６は、図５の液晶表示装置について、単位画素部にそれぞれ供給される画像信号のタイミングチャートである。
【発明を実施するための形態】
【００２６】
以下、本発明のＬＣＤの実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本発明のＬＣＤの実施の形態における構成部材のうち、本発明のＬＣＤを説明するための主要部を示している。従って、本発明のＬＣＤは、図に示されていない回路基板、配線導体、制御ＩＣ，ＬＳＩ等の周知の構成部材を備えていてもよい。
【００２７】
図１は、本発明のＬＣＤについて実施の形態の１例を示す図であり、単位画素部及び画像信号線選択回路を部分的に示す回路図である。図１に示すように、本発明のＬＣＤは、ガラス基板等から成るアレイ側基板上の所定の方向（例えば、行方向）に伸びるようにそれぞれ順に配置された、第１のゲート信号線（例えば、GL1）と第２のゲート信号線（例えば、GL2）と第３のゲート信号線（例えば、GL3）と、ゲート信号線GL1，GL2，GL3〜と交差させて配置された画像信号線（ソース信号線）SL1，SL2〜と、第１のゲート信号線GL1と第３のゲート信号線GL3との間に前記所定の方向に並んで配置された、第１の単位画素電極（例えば、R11）と第２の単位画素電極（例えば、G11）と第３の単位画素電極（例えば、B11）と、画像信号線駆動回路１と、を有するＬＣＤであって、画像信号線SL1は、第１の単位画素電極R11と第２の単位画素電極G11との間または第２の単位画素電極G11と第３の単位画素電極B11との間に配置されているとともに、第１の単位画素電極R11と第２の単位画素電極G11と第３の単位画素電極B11に接続されており、第１のゲート信号線GL1、第２のゲート信号線GL2及び第３のゲート信号線GL3は、それらのうちの１本（GL2）が、第１の単位画素電極R11、第２の単位画素電極G11及び第３の単位画素電極B11に対して保持容量線（CS1）として機能している構成である。この構成により、画像信号線SL1，SL2〜の配線数が少なくなり、配線構造が簡易化される。また、ゲート信号線GL1，GL2，GL3のうちの１本を第１の単位画素電極R11〜第３の単位画素電極B11に対して保持容量線として機能させることによって、より簡易な配線構造となる。すなわち、従来、保持容量線をゲート信号線毎にゲート信号線に平行に形成したり、すべてのゲート信号線を保持容量線として機能させていたが、このような構成と比べて本発明の構成は簡易な配線構造となる。なお、保持容量線として機能する１本のゲート信号線は、第１〜第３のゲート信号線GL1〜GL3のうちのいずれであってもよい。また、第２のゲート信号線GL2は、第１の単位画素電極R11と第２の単位画素電極G11と第３の単位画素電極B11に、平面視で重なるように配置されているが、必ずしもこのような構成でなくてもよい。例えば、第１の単位画素電極R11と第２の単位画素電極G11と第３の単位画素電極B11は、第１ゲート信号線GL1と第２のゲート信号線GL2との間、または第２のゲート信号線GL2と第３のゲート信号線GL3との間に、配置されていてもよい。また、第１のゲート信号線GL1と第２のゲート信号線GL2と第３のゲート信号線GL3は、アレイ側基板上の所定の方向（例えば、行方向）に伸びるようにそれぞれ順に配置された構成であるが、これは、第１のゲート信号線GL1と第２のゲート信号線GL2と第３のゲート信号線GL3が、それぞれ上記所定の方向に伸びているとともに、上記所定の方向に直交する方向に順に配置されている構成である。
【００２８】
また本発明のＬＣＤは好ましくは、図１、図２に示すように、画像信号線SL1は、第１の単位画素電極R11と第２の単位画素電極G11との間に配置されており、第１の単位画素電極R11は、第１のゲート信号線GL1及び第２のゲート信号線GL2によってオンされ、第２の単位画素電極G11は、第１のゲート信号線GL1によってオンされ、第３の単位画素電極B11は、第１のゲート信号線GL1及び第３のゲート信号線GL3によってオンされる構成である。この場合、第１の単位画素電極R11〜第３の単位画素電極B11に１本の画像信号線SL1から画像信号を供給することができるとともに、第１の単位画素電極R11〜第３の単位画素電極B11に画像信号を時分割で供給することができる。この場合、図２に示すように、画像信号線選択回路２を省くこともでき、さらなる配線構造の簡易化を達成することができる。そしてこの場合、第１の単位画素電極R11、第２の単位画素電極G11及び第３の単位画素電極B11の時分割駆動を、第１のゲート信号線GL1、第２のゲート信号線GL2及び第３のゲート信号線GL3のオン、オフのみによって行うことができる。また、画像信号線SL1が、第２の単位画素電極G11と第３の単位画素電極B11との間に配置されていてもよい。この場合、第１の単位画素電極R11は、第１のゲート信号線GL1及び第３のゲート信号線GL3によってオンされ、第２の単位画素電極G11は、第１のゲート信号線GL1及び第２のゲート信号線GL2によってオンされ、第３の単位画素電極B11は、第１のゲート信号線GL1によってオンされる構成とすることができる。
【００２９】
また本発明のＬＣＤは、好ましくは、第２のゲート信号線GL2は、保持容量線CS1として機能している構成である。この場合、第１のゲート信号線GL1と第３のゲート信号線GL3の間の中間にある第２のゲート信号線GL2が保持容量線CS1となる。その結果、第１の単位画素電極R11〜第３の単位画素電極B11の保持容量を保持容量線CS1に接続することが容易になり、配線構造がより簡易化される。すなわち、第１の単位画素電極R11〜第３の単位画素電極B11の保持容量を１本の保持容量線CS1に接続することができ、また保持容量線CS1は、第１のゲート信号線GL1と第３のゲート信号線GL3の間の中間にあるために、第１の単位画素電極R11〜第３の単位画素電極B11の保持容量を保持容量線CS1に接続することが容易になる。
【００３０】
また本発明のＬＣＤは、図１に示すように、画像信号線駆動回路１は、第１の単位画素電極と第２の単位画素電極と第３の単位画素電極のそれぞれに画像信号を時分割で供給する構成であってもよい。この場合、画像信号線駆動回路１から単位画素電極へ伝送される画像信号の供給タイミングを制御する画像信号線選択回路２の配線数も少なくすることができる。すなわち、時分割信号入力線MUX1，XMUX1の配線数を少なくすることができる。
【００３１】
本発明のＬＣＤの構成について、以下に詳細に説明する。画像信号線駆動回路１は、ＣＯＧ方式等により実装されたＩＣ，ＬＳＩ等から成る。また、画像信号線駆動回路１は、ゲート信号線選択回路（図示せず）も駆動する駆動回路であってもよい。ゲート信号線選択回路は、ゲート信号線GL1，GL2，GL3〜に順次ゲート信号を入力する。接続線３は、画像信号線駆動回路１の信号入力端子Ｓ１，Ｓ２と、画像信号線SL1，SL2〜とを電気的に接続するものであり、画像信号線選択回路２へ画像信号を伝送する。
【００３２】
ゲート信号線選択回路、画像信号線選択回路２は、ＣＶＤ法等の薄膜形成法によって形成される。この場合、ＴＦＴは好ましくは、ＬＴＰＳから成るチャンネルを有しており、このＬＴＰＳを用いてｎチャンネルＴＦＴ及びｐチャンネルＴＦＴを形成すると、ＣＭＯＳ回路を基礎とした駆動回路、ＳＲＡＭ回路、Ｄ／Ａ変換器、画像表示部等をガラス基板上に一体的に集積化することができる。また、ゲート信号線選択回路、画像信号線選択回路２は、アモルファスシリコン（ａ−Ｓｉ）から成るチャネルを有していてもよい。
【００３３】
本発明のＬＣＤは、図１に示すように、前記所定の方向に第１の単位画素電極12a（例えば、赤色表示用のサブ画素電極R11）、第２の単位画素電極12b（例えば、緑色表示用のサブ画素電極G11）及び第３の単位画素電極12c（例えば、青色表示用のサブ画素電極B11）が並んでおり、画像信号線SL1は、第１の単位画素電極12aと第２の単位画素電極12bとの間または第２の単位画素電極12bと第３の単位画素電極12cとの間に配置されているとともにそれらに接続されており、これによって第１の単位画素電極12a、第２の単位画素電極12b及び第３の単位画素電極12cが１つのグループを構成している。
【００３４】
１つのグループを構成する、第１の単位画素電極12a、第２の単位画素電極12b及び第３の単位画素電極12cは、３本のゲート信号線GL1，GL2，GL3によってオンされる。第１の単位画素電極12aは、第１のゲート信号線GL1及びそれに接続されたＴＦＴ11aと第２のゲート信号線GL2及びそれに接続されたＴＦＴ11bとによって、オンされる。第２の単位画素電極12bは、第１のゲート信号線GL1及びそれに接続されたＴＦＴ11cによって、オンされる。第３の単位画素電極12cは、第１のゲート信号線GL1及びそれに接続されたＴＦＴ11dと第３のゲート信号線GL3及びそれに接続されたＴＦＴ11eとによって、オンされる。なお、第１の単位画素電極12aに画像信号を伝達するＴＦＴ11bのソース電極部、及び第２の単位画素電極12bに画像信号を伝達するＴＦＴ11cのソース電極部は、接続部10aにおいて画像信号線SL1に接続されている。第３の単位画素電極12cに画像信号を伝達するＴＦＴ11dのソース電極部は、接続部10bにおいて画像信号線SL1に接続されている。他のグループについても、上記と同様の接続構造である。
【００３５】
そして、画像信号線駆動回路１は、グループを構成する第１の単位画素電極12aと第２の単位画素電極12bと第３の単位画素電極12cのそれぞれに画像信号を時分割で供給する。例えば、単位画素電極R11，G11，B11のグループについて、単位画素電極R11，G11，B11のそれぞれに、画像信号線駆動回路１から画像信号SigR1，SigB1，SigG1を時分割で供給する。
【００３６】
図１に示すように、画像信号線選択回路２を有する場合は、以下のように動作する。MUX1，XMUX1は、単位画素電極R11，G11，B11〜時分割駆動するための時分割信号入力線である。MUX1は、ＣＭＯＳトランスファゲート素子４ａ，４ｂのｎ型ＭＯＳトランジスタのゲート電極に接続され、XMUX1はＣＭＯＳトランスファゲート素子４ａ，４ｂのｐ型ＭＯＳトランジスタのゲート電極に接続されている。これにより、MUX1からハイの信号がＣＭＯＳトランスファゲート素子４ａ，４ｂのｎ型ＭＯＳトランジスタのゲート電極に入力され、かつXMUX1からローの信号がＣＭＯＳトランスファゲート素子４ａ，４ｂのｐ型ＭＯＳトランジスタのゲート電極に入力されたときに、画像信号SigR1，B1，G1，R2，B2，G2〜が画像信号線SL1，SL2〜上を伝送される。
【００３７】
そして、図３のタイミングチャートに示すように、第１〜第３のゲート信号線GL1，GL2，GL3は同じタイミングでオン開始され、第１のゲート信号線GL1のオン期間が最長であり、第３のゲート信号線GL3のオン期間が次に長く、第２のゲート信号線GL2のオン期間が最短である。第１のゲート信号線GL1のみがオンされている期間に、第２の単位画素電極12b（例えば、G11）に画像信号SigG1が入力される。図１の構成の場合、画像信号SigG1はＣＭＯＳトランスファゲート素子４ａから入力される。第１、第２のゲート信号線GL1，GL2がオンされる期間に、第１の単位画素電極12a（例えば、R11）に画像信号SigR1が入力される。図１に示す構成の場合、画像信号SigR1はＣＭＯＳトランスファゲート素子４ａから入力される。このとき、第３のゲート信号線GL3がオンされていても構わない。第１、第３のゲート信号線GL1，GL3がオンされる期間に、第３の単位画素電極12c（例えば、B11）に画像信号SigB1が入力される。図１の構成の場合、画像信号SigB1はＣＭＯＳトランスファゲート素子４ａから入力される。
【００３８】
また、第１のゲート信号線GL1のオン期間であって第２のゲート信号線GL2のオフ期間に、第２のゲート信号線GL2は保持容量線（CS1）として機能する。すなわち、第１の単位画素電極12a（例えば、R11）の保持容量（CS）、第２の単位画素電極12b（例えば、G11）の保持容量、及び第３の単位画素電極12c（例えば、B11）の保持容量は、それぞれ保持容量線（CS1）としての第２のゲート信号線GL2に接続されている。この構成により、第１の単位画素電極12a（例えば、R11）、第２の単位画素電極12b（例えば、G11）、及び第３の単位画素電極12c（例えば、B11）に、画像信号入力によって生じた電荷は、１フレーム良好に保持される。
【００３９】
上記の時分割駆動を、単位画素電極R12，G12，B12のグループ以降へと、第１〜第３のゲート信号線GL1，GL2，GL3の伸びる方向に繰り返すことによって、第１のゲート信号線GL1と第３のゲート信号線GL3との間に配置された単位画素電極のすべてが時分割駆動される。
【００４０】
次に、単位画素電極R21，G21，B21のグループについて、上記と同様に第１〜第３のゲート信号線GL3，GL4，GL5のオン、オフを制御することにより、そのグループを構成する単位画素電極R21，G21，B21が時分割駆動される。この時分割駆動を、単位画素電極R22，G22，B22のグループ以降へと、ゲート信号線GL3，GL4，GL5の伸びる方向に繰り返すことによって、ゲート信号線GL3とゲート信号線GL5との間に配置された単位画素電極のすべてが時分割駆動される。この場合、ゲート信号線GL3，GL4，GL5は、第１〜第３のゲート信号線に相当する。
【００４１】
そして、すべてのゲート信号線について上記の時分割駆動を順次実行することにより、１フレームの画像が表示される。
【００４２】
本発明のＬＣＤは以下のようにして作製される。多数本のゲート信号線及び多数本の画像信号線等の配線と、それぞれＴＦＴ及び単位画素電極を含んで成る多数の画素部が形成されたアレイ側基板と、カラーフィルタ及びブラックマトリクスが形成されたカラーフィルタ側基板とを互いに対向させて、それらの基板を所定の間隔でもって貼り合わせ、それらの基板間に液晶を充填、封入させることによって作製される。また、一般的に、カラーフィルタ側基板は、ＴＦＴ及び画素電極に対向する側の面（液晶側の面）の全面に、単位画素電極との間で液晶に印加する垂直電界を形成するための共通電極が形成されている。また、ＬＣＤが単位画素電極と共通電極との間で液晶に印加する横電界を形成するＩＰＳ（In-Plane  Switching）方式のＬＣＤである場合、共通電極はアレイ側基板の画素電極と同じ面内に形成される。ＬＣＤが単位画素電極と共通電極との間で液晶に印加する端部電界を形成するＦＦＳ（Fringe  Field  Switching）方式のＬＣＤである場合、共通電極はアレイ側基板の画素部に単位画素電極の上方または下方に絶縁層を挟んで形成される。また、カラーフィルタ側基板の液晶側の面には、それぞれの画素部に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されており、それぞれの画素部を通過する光が相互に干渉することを防ぐブラックマトリクスがカラーフィルタの外周を囲むように形成されている。
【００４３】
なお、本発明のＬＣＤは、上記実施の形態に限定されるものではなく、適宜の設計的な変更、改良が施されていてもよい。
【産業上の利用可能性】
【００４４】
本発明のＬＣＤは各種の電子機器に適用できる。その電子機器としては、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、プロジェクタ装置、デジタル表示式腕時計、スマートウォッチなどがある。
【符号の説明】
【００４５】
１  画像信号線駆動回路
２  画像信号線選択回路
３  接続線
１０ａ、１０ｂ  接続部
１１ａ〜１１ｅ  ＴＦＴ
１２ａ  第１の単位画素電極
１２ｂ  第２の単位画素電極
１２ｃ  第３の単位画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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