(57)【要約】【課題】ＩＧＢＴを有する半導体装置の性能を向上させる。【解決手段】半導体基板ＳＳ内の裏面Ｓｂ側にｐ＋型コレクタ層ＰＣが形成され、半導体基板ＳＳの裏面Ｓｂ上に裏面電極ＢＥが形成され、半導体基板ＳＳ内において、ｐ＋型コレクタ層ＰＣ上にｎ−型ドリフト領域ＮＤが形成され、半導体基板ＳＳの表面側に、第１ＩＧＢＴセル領域および第２ＩＧＢＴセル領域が形成されている。半導体基板ＳＳの表面側に、第１ＩＧＢＴセル領域と第２ＩＧＢＴセル領域との間に埋込絶縁膜ＵＺが形成され、第１ＩＧＢＴセル領域、第２ＩＧＢＴセル領域および埋込絶縁膜ＵＺ上に層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬ上にエミッタ電極ＥＥが形成されている。【選択図】図６
2017174923.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴを備える半導体装置であって、
第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板内において、前記第２主面側に形成された、第１導電型のコレクタ領域と、
前記半導体基板の前記第２主面上に形成され、前記コレクタ領域と電気的に接続されたコレクタ電極と、
前記半導体基板内において、前記コレクタ領域上に形成された、前記第１導電型とは反対の第２導電型のドリフト領域と、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において第１方向に互いに離間して配置された第１ＩＧＢＴセル領域および第２ＩＧＢＴセル領域と、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において前記第１ＩＧＢＴセル領域と前記第２ＩＧＢＴセル領域との間に配置された埋込絶縁膜と、
前記第１ＩＧＢＴセル領域、前記第２ＩＧＢＴセル領域および前記埋込絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたエミッタ電極と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ＩＧＢＴセル領域における前記半導体基板の前記第１主面と、前記第２ＩＧＢＴセル領域における前記半導体基板の前記第１主面と、前記埋込絶縁膜の上面とは、同じ高さである、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記埋込絶縁膜の上方において、前記層間絶縁膜の上面は平坦である、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記埋込絶縁膜の上方において、前記エミッタ電極の下面は平坦である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記埋込絶縁膜の上方に位置する部分の前記エミッタ電極と、前記埋込絶縁膜の下に位置する部分の前記半導体基板との間には、前記埋込絶縁膜と前記層間絶縁膜とが介在している、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記層間絶縁膜上に形成されたゲート電極を更に有し、
前記第１ＩＧＢＴセル領域は、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において、前記第１方向と交差する第２方向に延在する第１溝と、
前記半導体基板の前記第１主面側に形成され、前記第１溝を挟んで両側に配置され、かつ、平面視において前記第２方向に延在する第２溝および第３溝と、
前記第１溝内に、第１絶縁膜を介して形成された第１トレンチゲート電極と、
前記第２溝内に、第２絶縁膜を介して形成された第１トレンチ電極と、
前記第３溝内に、第３絶縁膜を介して形成された第２トレンチ電極と、
を含み、
前記第２ＩＧＢＴセル領域は、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において、前記第２方向に延在する第４溝と、
前記半導体基板の前記第１主面側に形成され、前記第４溝を挟んで両側に配置され、かつ、平面視において前記第２方向に延在する第５溝および第６溝と、
前記第４溝内に、第４絶縁膜を介して形成された第２トレンチゲート電極と、
前記第５溝内に、第５絶縁膜を介して形成された第３トレンチ電極と、
前記第６溝内に、第６絶縁膜を介して形成された第４トレンチ電極と、
を含み、
前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極および前記第４トレンチ電極は、前記エミッタ電極と電気的に接続され、
前記第１トレンチゲート電極および前記第２トレンチゲート電極は、前記ゲート電極と電気的に接続され、
前記埋込絶縁膜は、前記第１ＩＧＢＴセル領域の前記第２溝と前記第１方向に隣接し、かつ、前記第２ＩＧＢＴセル領域の前記第６溝と前記第１方向に隣接する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記埋込絶縁膜と前記第２トレンチ電極との間、および、前記埋込絶縁膜と前記第４トレンチ電極との間には、前記半導体基板から構成される基板領域は介在していない、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記半導体基板において、前記埋込絶縁膜の下に、前記埋込絶縁膜に隣接するように、前記第１導電型の第１半導体領域が形成され、
前記第２溝の底面と前記第６溝の底面とは、前記第１半導体領域で覆われている、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１半導体領域の下には、前記ドリフト領域が存在している、半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第１ＩＧＢＴセル領域は、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第１チャネル形成領域と、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１チャネル形成領域の上部で、かつ、前記第１溝に隣接する位置に形成された、前記第２導電型の第１エミッタ領域と、
前記第１溝と前記第３溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第２チャネル形成領域と、
前記第１溝と前記第３溝とに挟まれた部分の前記半導体基板において、前記第２チャネル形成領域の上部で、かつ、前記第１溝に隣接する位置に形成された、前記第２導電型の第２エミッタ領域と、
を更に含み、
前記第２ＩＧＢＴセル領域は、
前記第４溝と前記第５溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第３チャネル形成領域と、
前記第４溝と前記第５溝とに挟まれた部分の前記半導体基板において、前記第３チャネル形成領域の上部で、かつ、前記第４溝に隣接する位置に形成された、前記第２導電型の第３エミッタ領域と、
前記第４溝と前記第６溝とに挟まれた部分の前記半導体基板において、前記第１主面側に形成された、前記第１導電型の第４チャネル形成領域と、
前記第４溝と前記第６溝とに挟まれた部分の前記半導体基板において、前記第４チャネル形成領域の上部で、かつ、前記第４溝に隣接する位置に形成された、前記第２導電型の第４エミッタ領域と、
を更に含む、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記層間絶縁膜を貫通して、前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板の一部を掘り込んだ第１コンタクト溝と、
前記第１コンタクト溝内に埋め込まれた第１接続電極と、
前記層間絶縁膜を貫通して、前記第１溝と前記第３溝とに挟まれた部分の前記半導体基板の一部を掘り込んだ第２コンタクト溝と、
前記第２コンタクト溝内に埋め込まれた第２接続電極と、
前記層間絶縁膜を貫通して、前記第４溝と前記第５溝とに挟まれた部分の前記半導体基板の一部を掘り込んだ第３コンタクト溝と、
前記第３コンタクト溝内に埋め込まれた第３接続電極と、
前記層間絶縁膜を貫通して、前記第４溝と前記第６溝とに挟まれた部分の前記半導体基板の一部を掘り込んだ第４コンタクト溝と、
前記第４コンタクト溝内に埋め込まれた第４接続電極と、
を更に有し、
前記第１接続電極は、前記第１チャネル形成領域および前記第１エミッタ領域と電気的に接続され、かつ、前記エミッタ電極と電気的に接続され、
前記第２接続電極は、前記第２チャネル形成領域および前記第２エミッタ領域と電気的に接続され、かつ、前記エミッタ電極と電気的に接続され、
前記第３接続電極は、前記第３チャネル形成領域および前記第３エミッタ領域と電気的に接続され、かつ、前記エミッタ電極と電気的に接続され、
前記第４接続電極は、前記第４チャネル形成領域および前記第４エミッタ領域と電気的に接続され、かつ、前記エミッタ電極と電気的に接続されている、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１接続電極、前記第２接続電極、前記第３接続電極および前記第４接続電極は、前記エミッタ電極と一体的に形成されている、半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記第１ＩＧＢＴセル領域は、
前記第１溝と前記第２溝とに挟まれた部分の前記半導体基板において、前記第１チャネル形成領域の下に形成された、前記第２導電型の第１ホールバリア領域と、
前記第１溝と前記第３溝とに挟まれた部分の前記半導体基板において、前記第２チャネル形成領域の下に形成された、前記第２導電型の第２ホールバリア領域と、
を更に含み、
前記第２ＩＧＢＴセル領域は、
前記第４溝と前記第５溝とに挟まれた部分の前記半導体基板において、前記第３チャネル形成領域の下に形成された、前記第２導電型の第３ホールバリア領域と、
前記第４溝と前記第６溝とに挟まれた部分の前記半導体基板において、前記第４チャネル形成領域の下に形成された、前記第２導電型の第４ホールバリア領域と、
を更に含み、
前記第１ホールバリア領域、前記第２ホールバリア領域、前記第３ホールバリア領域および前記第４ホールバリア領域の下には、前記ドリフト領域が存在し、
前記第１ホールバリア領域、前記第２ホールバリア領域、前記第３ホールバリア領域および前記第４ホールバリア領域のそれぞれの不純物濃度は、前記ドリフト領域の不純物濃度よりも高い、半導体装置。
【請求項１４】
請求項６記載の半導体装置において、
前記埋込絶縁膜の底面の深さは、前記第２溝および前記第６溝の各底面の深さよりも深くない、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記埋込絶縁膜の底面の深さと、前記第２溝および前記第６溝の各底面の深さとの差は、前記埋込絶縁膜の厚みの１／１０以下である、半導体装置。
【請求項１６】
請求項６記載の半導体装置において、
前記埋込絶縁膜の底面の深さは、前記第２溝および前記第６溝の各底面の深さと同じである、半導体装置。
【請求項１７】
ＩＧＢＴを備える半導体装置であって、
第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板内において、前記第２主面側に形成された、第１導電型のコレクタ領域と、
前記半導体基板の前記第２主面上に形成され、前記コレクタ領域と電気的に接続されたコレクタ電極と、
前記半導体基板内において、前記コレクタ領域上に形成された、前記第１導電型とは反対の第２導電型のドリフト領域と、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において第１方向に互いに離間して配置された第１ＩＧＢＴセル領域および第２ＩＧＢＴセル領域と、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において前記第１ＩＧＢＴセル領域と前記第２ＩＧＢＴセル領域との間に配置された、埋込絶縁膜と、
前記第１ＩＧＢＴセル領域、前記第２ＩＧＢＴセル領域および前記埋込絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたエミッタ電極およびゲート電極と、
を有し、
前記第１ＩＧＢＴセル領域は、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において、前記第１方向と交差する第２方向に延在する第１溝と、
前記半導体基板の前記第１主面側に形成され、前記第１溝を挟んで両側に配置され、かつ、平面視において前記第２方向に延在する第２溝および第３溝と、
前記第１溝内に、第１絶縁膜を介して形成された第１トレンチゲート電極と、
前記第２溝内に、第２絶縁膜を介して形成された第１トレンチ電極と、
前記第３溝内に、第３絶縁膜を介して形成された第２トレンチ電極と、
を含み、
前記第２ＩＧＢＴセル領域は、
前記半導体基板の前記第１主面側に形成され、かつ、平面視において、前記第２方向に延在する第４溝と、
前記半導体基板の前記第１主面側に形成され、前記第４溝を挟んで両側に配置され、かつ、平面視において前記第２方向に延在する第５溝および第６溝と、
前記第４溝内に、第４絶縁膜を介して形成された第２トレンチゲート電極と、
前記第５溝内に、第５絶縁膜を介して形成された第３トレンチ電極と、
前記第６溝内に、第６絶縁膜を介して形成された第４トレンチ電極と、
を含み、
前記第１トレンチ電極、前記第２トレンチ電極、前記第３トレンチ電極および前記第４トレンチ電極は、前記エミッタ電極と電気的に接続され、
前記第１トレンチゲート電極および前記第２トレンチゲート電極は、前記ゲート電極と電気的に接続され、
前記埋込絶縁膜は、前記第１ＩＧＢＴセル領域の前記第２溝と前記第１方向に隣接し、かつ、前記第２ＩＧＢＴセル領域の前記第６溝と前記第１方向に隣接し、
前記半導体基板において、前記埋込絶縁膜の下に、前記埋込絶縁膜に隣接するように、前記第１導電型の第１半導体領域が形成され、
前記第２溝の底面と前記第６溝の底面とは、前記第１半導体領域で覆われている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置として、ＩＧＢＴを有する半導体装置がある。
【０００３】
特開２０１１−１１９４１６号公報（特許文献１）および特開２０１３−２６３６５号公報（特許文献２）には、ＩＧＢＴを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１９４１６号公報
【特許文献２】特開２０１３−２６３６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＧＢＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、半導体基板の第１主面側に形成され、かつ、平面視において第１方向に互いに離間して配置された第１ＩＧＢＴセル領域および第２ＩＧＢＴセル領域と、前記半導体基板の前記第１主面側に形成され、かつ、平面視において前記第１ＩＧＢＴセル領域と前記第２ＩＧＢＴセル領域との間に配置された埋込絶縁膜と、を有している。半導体装置は、更に、前記第１ＩＧＢＴセル領域、前記第２ＩＧＢＴセル領域および前記埋込絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたエミッタ電極と、を有している。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の上面側の全体平面図である。
【図２】一実施の形態の半導体装置の平面透視図である。
【図３】一実施の形態の半導体装置の裏面側の全体平面図である。
【図４】一実施の形態の半導体装置の要部平面図である。
【図５】一実施の形態の半導体装置の要部平面図である。
【図６】一実施の形態の半導体装置の要部断面図である。
【図７】一実施の形態の半導体装置の要部断面図である。
【図８】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】ＩＧＢＴの等価回路図である。
【図３１】第１検討例の半導体装置の要部断面図である。
【図３２】一実施の形態の半導体装置の要部断面図である。
【図３３】第２検討例の半導体装置の要部断面図である。
【図３４】一実施の形態の半導体装置の説明図である。
【図３５】一実施の形態の半導体装置の説明図である。
【図３６】一実施の形態の半導体装置を用いた電子システムの一例を示す説明図である。
【図３７】他の実施の形態の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜半導体装置の全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
【００１４】
図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、半導体装置ＣＰの上面側の全体平面図が示されている。図２は、本実施の形態の半導体装置ＣＰの平面透視図であり、図１において、表面保護膜である絶縁膜ＰＡを透視した平面図が示されている。図３は、本実施の形態の半導体装置ＣＰの全体平面図であり、半導体装置ＣＰの裏面側の全体平面図が示されている。
【００１５】
図１〜図３に示されるように、本実施の形態の半導体装置ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１および図２には、半導体装置ＣＰの上面側が示され、図３には、半導体装置ＣＰの裏面側が示されている。但し、図２では、絶縁膜ＰＡを透視している。
【００１６】
図２に示されるように、半導体装置ＣＰの主面には、エミッタ電極（エミッタ用電極）ＥＥとゲート電極（ゲート用電極）ＧＥとゲート配線（ゲート用配線）ＧＬとが形成されている。エミッタ電極ＥＥとゲート電極ＧＥとゲート配線ＧＬとは、互いに同層に形成されており、半導体基板ＳＳ上に形成された層間絶縁膜（後述の層間絶縁膜ＩＬに対応）上に形成されている。なお、半導体装置ＣＰを構成する半導体基板ＳＳは、図１〜図３では図示されていないが、後述の図６および図７に示されている。エミッタ電極ＥＥとゲート電極ＧＥとゲート配線ＧＬとは、例えば、アルミニウム（Ａｌ）を主成分とする金属膜からなる。すなわち、共通の金属膜をパターニングすることにより、エミッタ電極ＥＥとゲート電極ＧＥとゲート配線ＧＬとを、形成することができる。
【００１７】
半導体装置ＣＰを構成する半導体基板ＳＳの活性部（活性領域）の主要部には、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）が形成されたセル形成領域ＣＲが設けられている。そのセル形成領域ＣＲ上に、セル形成領域ＣＲ全体を覆うように、エミッタ電極ＥＥが配置されている。エミッタ電極ＥＥは、セル形成領域ＣＲに形成されたＩＧＢＴのエミッタに電気的に接続されている。
【００１８】
エミッタ電極ＥＥとゲート電極ＧＥとは、互いに分離されており、また、エミッタ電極ＥＥとゲート配線ＧＬとは、互いに分離されている。一方、ゲート電極ＧＥとゲート配線ＧＬとは、一体的に形成されており、従って、ゲート電極ＧＥとゲート配線ＧＬとは、互いに電気に接続されている。ゲート電極ＧＥの幅は、ゲート配線ＧＬの幅よりも大きい。図２の場合は、平面視において、半導体装置ＣＰの外周に沿って周回し、エミッタ電極ＥＥの周囲を囲むように、ゲート配線ＧＬが配置されている。ゲート配線ＧＬは、セル形成領域ＣＲに形成されたＩＧＢＴのゲート（後述のトレンチゲート電極ＴＧ１に対応）に電気的に接続されており、従って、ゲート電極ＧＥは、ゲート配線ＧＬを介して、セル形成領域ＣＲに形成されたＩＧＢＴのゲートに電気的に接続されている。
【００１９】
なお、「平面視」または「平面的に見て」などと言うときは、半導体基板ＳＳの主面に平行な平面で見た場合をいう。
【００２０】
半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜ＰＡが形成されている。エミッタ電極ＥＥは、一部（中央部）が絶縁膜ＰＡのエミッタ用開口部ＯＰＥから露出され、エミッタ電極ＥＥの露出部により、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤＥが形成されている。また、ゲート電極ＧＥは、一部（中央部）が絶縁膜ＰＡのゲート用開口部ＯＰＧから露出され、ゲート電極ＧＥの露出部により、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成されている。また、図３からも分かるように、半導体装置ＣＰの裏面側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。
【００２１】
このため、半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのエミッタ用パッドＰＤＥと、制御用端子としてのゲート用パッドＰＤＧとを有し、また、図３に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。エミッタ用パッドＰＤＥとゲート用パッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。半導体装置ＣＰをパッケージ化する際には、半導体装置のゲート用パッドＰＤＧおよびエミッタ用パッドＰＤＥには、ボンディングワイヤまたは金属板などの導電性の接続部材を接続することができる。
【００２２】
半導体装置ＣＰを構成する半導体基板ＳＳには、半導体装置ＣＰの上面側に形成された第１端子（エミッタ用パッドＰＤＥ）と半導体装置ＣＰの裏面側に形成された第２端子（裏面電極ＢＥ）との間の導通を制御する半導体素子として、ＩＧＢＴが形成されている。このため、半導体装置ＣＰは、半導体基板ＳＳに形成されたＩＧＢＴを制御することにより、上面側の第１端子と裏面側の第２端子との間の導通が制御されて、上面側の第１端子と裏面側の第２端子との間に電流が流れるようになっている。このため、半導体装置ＣＰは、例えば、大電流が流れるスイッチング素子として用いることができる。ゲート用パッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。
【００２３】
＜半導体装置の内部構造について＞
次に、上記半導体装置ＣＰの内部構造について、図面を参照して説明する。
【００２４】
図４および図５は、本実施の形態の半導体装置ＣＰの要部平面図であり、図６および図７は、本実施の形態の半導体装置ＣＰの要部断面図である。図４には、上記図２に示される領域ＲＧ１を拡大した部分拡大平面図が示されている。また、図５には、図４に示される領域ＲＧ２を拡大した部分拡大平面図が示されている。図４は、平面図であるが、図面を見やすくするために、埋込絶縁膜ＵＺにハッチングを付してある。また、図６は、図５のＡ−Ａ線の位置での断面図に対応し、図７は、図５のＢ−Ｂ線の位置での断面図に対応している。
【００２５】
図４および図５に示されるように、セル形成領域ＣＲには、単位セル領域（線状単位セル領域）ＬＣが、Ｘ方向に周期的に配列されている。すなわち、単位セル領域ＬＣが、Ｘ方向に複数繰り返されて、セル形成領域ＣＲが構成されている。つまり、単位セル領域ＬＣは、繰り返し単位の単位セルである。
【００２６】
各単位セル領域ＬＣは、ＥＧＥ型（エミッタ−ゲート−エミッタ型）のアクティブセル領域（ＩＧＢＴセル領域）ＬＣａと、２つのインアクティブセル領域ＬＣｉと、を有している。２つのインアクティブセル領域ＬＣｉは、Ｘ方向において、アクティブセル領域ＬＣａを挟んで両側に配置されている。別の見方をすると、２つのアクティブセル領域ＬＣａが、Ｘ方向において、インアクティブセル領域ＬＣｉを挟んで両側に配置されている。アクティブセル領域ＬＣａおよびインアクティブセル領域ＬＣｉは、それぞれ、平面視において、Ｙ方向に延在している。アクティブセル領域ＬＣａは、ＩＧＢＴ（ＩＧＢＴセル）として機能する領域であり、ＩＧＢＴセル領域とみなすことができる。
【００２７】
各単位セル領域ＬＣは、中央のアクティブセル領域ＬＣａとこれをＸ方向に挟む一対の半幅のインアクティブセル領域ＬＣｉとから構成されている。従って、Ｘ方向に隣り合う２つの単位セル領域ＬＣは、１つのインアクティブセル領域ＬＣｉを共有し、そのインアクティブセル領域ＬＣｉの半分（半幅分）が、一方の単位セル領域ＬＣに属し、残りの半分（半幅分）が、他方の単位セル領域ＬＣに属すことになる。但し、インアクティブセル領域ＬＣｉを、一方の単位セル領域ＬＣに属する半幅分と、他方の単位セル領域ＬＣに属するもう半幅分とに分けるとしても、それらの間に境界等が存在するわけではなく、仮想的に分けたに過ぎない。
【００２８】
このように、セル形成領域ＣＲにおいては、単位セル領域ＬＣがＸ方向に複数繰り返し配置されている。別の見方をすると、セル形成領域ＣＲにおいては、アクティブセル領域ＬＣａが、Ｘ方向に間隔をあけて周期的に複数配置されており、Ｘ方向に隣り合うアクティブセル領域ＬＣａの間に、インアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）が配置されている。Ｘ方向に隣り合うアクティブセル領域ＬＣａ同士は、インアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）を介してＸ方向に離間している。更に別の見方をすると、セル形成領域ＣＲにおいては、アクティブセル領域ＬＣａとインアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）とが、Ｘ方向に交互に配列（配置）されている。各インアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）は、そのインアクティブセル領域ＬＣｉを介してＸ方向に隣り合う２つのアクティブセル領域ＬＣａの間に配置されている。
【００２９】
アクティブセル領域ＬＣａは、トレンチゲート電極ＴＧ１とトレンチゲート電極（トレンチ電極）ＴＧ２とトレンチゲート電極（トレンチ電極）ＴＧ３とを有している。トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３とは、それぞれＹ方向に延在している。トレンチゲート電極ＴＧ１は、上記ゲート配線ＧＬと電気的に接続され、ゲート配線ＧＬを介して上記ゲート電極ＧＥと電気的に接続されている。トレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３は、上記ゲート電極ＧＥではなく、上記エミッタ電極ＥＥと電気的に接続されている。
【００３０】
各アクティブセル領域ＬＣａにおいて、Ｘ方向の一方の端部側に、Ｙ方向に延在するトレンチゲート電極ＴＧ２が配置され、Ｘ方向の他方の端部側に、Ｙ方向に延在するトレンチゲート電極ＴＧ３が配置され、Ｘ方向の中央部に、Ｙ方向に延在するトレンチゲート電極ＴＧ１が配置されている。
【００３１】
なお、Ｙ方向は、Ｘ方向に交差する方向であり、好ましくは、Ｙ方向は、Ｘ方向に直交する方向である。Ｘ方向は、単位セル領域ＬＣの繰り返し方向であり、Ｙ方向は、単位セル領域ＬＣ、アクティブセル領域ＬＣａ、インアクティブセル領域ＬＣｉ、および溝Ｔ１，Ｔ２，Ｔ３のそれぞれの長手方向（長辺方向、延在方向）である。このため、単位セル領域ＬＣ、アクティブセル領域ＬＣａ、インアクティブセル領域ＬＣｉ、および溝Ｔ１，Ｔ２，Ｔ３は、いずれもＹ方向に延在している。半導体装置ＣＰの平面形状は、略矩形であり、半導体装置ＣＰは、Ｘ方向に略平行な辺と、Ｙ方向に略平行な辺とを有している。
【００３２】
トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された溝Ｔ１に絶縁膜ＧＩを介して埋め込まれており、トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された溝Ｔ２に絶縁膜ＧＩを介して埋め込まれており、トレンチゲート電極ＴＧ３は、半導体基板ＳＳに形成された溝Ｔ３に絶縁膜ＧＩを介して埋め込まれている。このため、溝Ｔ１，Ｔ２，Ｔ３およびトレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３は、それぞれＹ方向に延在している。各アクティブセル領域ＬＣａにおいて、Ｙ方向に延在する溝Ｔ２（トレンチゲート電極ＴＧ２）とＹ方向に延在する溝Ｔ３（トレンチゲート電極ＴＧ３）との間に、Ｙ方向に延在する溝Ｔ１（トレンチゲート電極ＴＧ１）が配置されている。
【００３３】
各アクティブセル領域ＬＣａにおいて、Ｙ方向に延在する溝Ｔ１（トレンチゲート電極ＴＧ１）とＹ方向に延在する溝Ｔ２（トレンチゲート電極ＴＧ２）との間に、Ｙ方向に延在するコンタクト溝（開口部）ＣＴが配置されている。また、各アクティブセル領域ＬＣａにおいて、Ｙ方向に延在する溝Ｔ１（トレンチゲート電極ＴＧ１）とＹ方向に延在する溝Ｔ３（トレンチゲート電極ＴＧ３）との間に、Ｙ方向に延在するコンタクト溝ＣＴが配置されている。コンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通し、半導体基板ＳＳの一部を掘り込んでいる。
【００３４】
インアクティブセル領域ＬＣｉには、半導体基板ＳＳに埋め込まれた埋込絶縁膜ＵＺが設けられており、その埋込絶縁膜ＵＺの下に、ｐ型半導体領域（ｐ型フローティング領域）ＰＦが形成されている。埋込絶縁膜ＵＺは、各インアクティブセル領域ＬＣｉの全体に形成されている。このため、溝Ｔ２は、溝Ｔ１に対向する側とは反対側において、埋込絶縁膜ＵＺと隣接し、また、溝Ｔ３は、溝Ｔ１に対向する側とは反対側において、埋込絶縁膜ＵＺと隣接している。別の見方をすると、トレンチゲート電極ＴＧ２は、トレンチゲート電極ＴＧ１に対向する側とは反対側において、埋込絶縁膜ＵＺと隣接し、また、トレンチゲート電極ＴＧ３は、トレンチゲート電極ＴＧ１に対向する側とは反対側において、埋込絶縁膜ＵＺと隣接している。
【００３５】
アクティブセル領域ＬＣａは、トレンチゲート電極ＴＧ１の中央を境として、トレンチゲート電極ＴＧ１の中央からトレンチゲート電極ＴＧ２側の領域であるアクティブサブセル領域ＬＣａ１と、トレンチゲート電極ＴＧ１の中央からトレンチゲート電極ＴＧ３側の領域であるアクティブサブセル領域ＬＣａ２とに、分けることができる。但し、アクティブサブセル領域ＬＣａ１とアクティブサブセル領域ＬＣａ２との間に、実際に境界が存在するわけではなく、仮想的に分けたに過ぎない。トレンチゲート電極ＴＧ１は、アクティブセル領域ＬＣａの中央（Ｘ方向の中央）に配置されている。
【００３６】
アクティブサブセル領域ＬＣａ１，ＬＣａ２のそれぞれにおいて、ｐ型ボディ領域ＰＢの上部に、複数のｎ＋型エミッタ領域ＮＥが設けられている。アクティブサブセル領域ＬＣａ１，ＬＣａ２のそれぞれにおいて、ｐ型ボディ領域ＰＢは、平面視において、Ｙ方向に連続して形成されており、複数のｎ＋型エミッタ領域ＮＥは、Ｙ方向に、互いに間隔を空けて配置されている。
【００３７】
アクティブサブセル領域ＬＣａ１，ＬＣａ２のそれぞれにおいては、Ｙ方向に周期的に、ｎ＋型エミッタ領域ＮＥが形成された領域（平面領域）、すなわち、アクティブセクションＬＣａａと、ｎ＋型エミッタ領域ＮＥが形成されていない領域（平面領域）、すなわち、インアクティブセクションＬＣａｉとが、交互に設けられている。図６は、アクティブセクションＬＣａａの断面に対応し、図７は、インアクティブセクションＬＣａｉの断面に対応している。アクティブサブセル領域ＬＣａ１のアクティブセクションＬＣａａとアクティブサブセル領域ＬＣａ２のアクティブセクションＬＣａａとは、Ｘ方向に隣り合い、アクティブサブセル領域ＬＣａ１のインアクティブセクションＬＣａｉとアクティブサブセル領域ＬＣａ２のインアクティブセクションＬＣａｉとは、Ｘ方向に隣り合っている。
【００３８】
また、セル形成領域ＣＲの周辺外部（ゲート引き出し領域ＴＧＲ）には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向けて、セル形成領域ＣＲ内から、トレンチゲート電極ＴＧ１が延在している。このため、トレンチゲート電極ＴＧ１は、主としてセル形成領域ＣＲ内をＹ方向に延在しているが、更に、セル形成領域ＣＲの周辺外部にまで延在している。そして、セル形成領域ＣＲの周辺外部において、隣り合う２つのトレンチゲート電極ＴＧ１の端部（Ｙ方向の端部）同士は、それらと一体的に形成されかつＸ方向に延在する端部連結トレンチゲート電極ＴＧｚにより、連結されている。端部連結トレンチゲート電極ＴＧｚは、溝Ｔ１と繋がりＸ方向に延在する溝に埋め込まれている。
【００３９】
端部連結トレンチゲート電極ＴＧｚは、平面視でゲート配線ＧＬと重なっている。そして、端部連結トレンチゲート電極ＴＧｚは、端部連結トレンチゲート電極ＴＧｚと平面視で重なる位置に設けられた接続部ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。この接続部ＧＴＧは、層間絶縁膜ＩＬに形成されたコンタクトホールおよびそのコンタクトホールに埋め込まれた部分のゲート配線ＧＬからなる。すなわち、層間絶縁膜ＩＬに形成されたコンタクトホールに埋め込まれた部分のゲート配線ＧＬが、端部連結トレンチゲート電極ＴＧｚに接続することで、トレンチゲート電極ＴＧ１は、ゲート配線ＧＬに電気的に接続されている。
【００４０】
トレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３は、平面視において、インアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）を挟んで両側に配置されている。インアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）を挟んで両側に配置されたトレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３とは、それらと一体的に形成されかつＸ方向に延在する端部連結トレンチゲート電極ＴＧｐにより、連結されている。端部連結トレンチゲート電極ＴＧｐは、溝Ｔ２，Ｔ３と繋がりＸ方向に延在する溝に埋め込まれている。また、インアクティブセル領域ＬＣｉ（埋込絶縁膜ＵＺ）を挟んで両側に配置されたトレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３とは、それらと一体的に形成されかつ埋込絶縁膜ＵＺ上に乗り上げてＸ方向に延在するエミッタ接続部ＴＧｘにより、接続されている。エミッタ接続部ＴＧｘは、埋込絶縁膜ＵＺ上を延在しているため、図４において、エミッタ接続部ＴＧｘの下にも埋込絶縁膜ＵＺが存在している。そして、エミッタ接続部ＴＧｘは、エミッタ接続部ＴＧｘと平面視で重なる位置に設けられた接続部ＣＴＸを介して、エミッタ電極ＥＥと電気的に接続されている。この接続部ＣＴＸは、層間絶縁膜ＩＬに形成されたコンタクトホールおよびそのコンタクトホールに埋め込まれた部分のエミッタ電極ＥＥからなる。すなわち、層間絶縁膜ＩＬに形成されたコンタクトホールに埋め込まれた部分のエミッタ電極ＥＥが、エミッタ接続部ＴＧｘに接続することで、エミッタ電極ＥＥが、エミッタ接続部ＴＧｘに電気的に接続され、従って、エミッタ電極ＥＥが、エミッタ接続部ＴＧｘを介して、トレンチゲート電極ＴＧ２，ＴＧ３に電気的に接続される。
【００４１】
従って、セル形成領域ＣＲに形成された複数の単位セル領域ＬＣが有する複数のトレンチゲート電極ＴＧ１は、共通のゲート配線ＧＬに電気的に接続されて互いに電気的に接続され、更にそのゲート配線ＧＬを介して上記ゲート電極ＧＥに電気的に接続されている。また、セル形成領域ＣＲに形成された複数の単位セル領域ＬＣが有する複数のトレンチゲート電極ＴＧ２，ＴＧ３は、共通のエミッタ電極ＥＥに電気的に接続されて互いに電気的に接続されている。
【００４２】
次に、半導体装置ＣＰの断面構造について、図６および図７を参照して更に説明する。
【００４３】
図６および図７にも示されるように、半導体装置ＣＰを構成する半導体基板ＳＳは、例えばリン（Ｐ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＳは、一方の主面である表面Ｓａと、表面Ｓａとは反対側の主面である裏面Ｓｂとを有している。
【００４４】
半導体基板ＳＳの底部には、すなわち半導体基板ＳＳの裏面Ｓｂ側には、所定の厚さのｐ＋型コレクタ層（ｐ＋型コレクタ領域、ｐ＋型半導体領域）ＰＣが形成されている。ｐ＋型コレクタ層ＰＣは、ｐ型不純物が導入されたｐ型の半導体領域（半導体層）であり、半導体基板ＳＳの裏面Ｓｂ全体にわたって形成することができる。そして、半導体基板ＳＳの裏面Ｓｂ全面上に、ｐ＋型コレクタ層ＰＣに接するように、裏面電極ＢＥが形成されている。裏面電極ＢＥは、コレクタ電極である。
【００４５】
また、半導体基板ＳＳにおいて、ｐ＋型コレクタ層ＰＣの、裏面電極ＢＥに隣接する側とは反対側には、ｐ＋型コレクタ層ＰＣに接するように、ｎ型フィールドストップ層（ｎ型半導体領域）ＮＳが形成されている。ｎ型フィールドストップ層ＮＳは、ｎ型不純物が導入されたｎ型の半導体領域（半導体層）であり、ｎ−型ドリフト領域（ｎ−型ドリフト層）ＮＤよりも高い不純物濃度を有している。このため、ｐ＋型コレクタ層ＰＣは、裏面電極ＢＥに隣接するとともに、裏面電極ＢＥに隣接する側とは反対側において、ｎ型フィールドストップ層ＮＳに隣接している。半導体基板ＳＳ内において、ｐ＋型コレクタ層ＰＣとｎ型フィールドストップ層ＮＳとの積層構造は、半導体基板ＳＳの裏面Ｓｂ全体にわたって形成することができる。
【００４６】
ｎ型フィールドストップ層ＮＳは、省略することも可能であるが、半導体基板ＳＳの表面側から延びる空乏層がｐ＋型コレクタ層ＰＣに到達しないようにするフィールドストップ層として機能することができるため、形成した方が、より好ましい。ｎ型フィールドストップ層ＮＳを省略した場合は、ｐ＋型コレクタ層ＰＣの上面（裏面電極ＢＥに隣接する側とは反対側の面）は、ｎ−型ドリフト領域ＮＤに接することになる。
【００４７】
裏面電極ＢＥは、例えば、半導体基板ＳＳの裏面Ｓｂから順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜などにより、形成することができる。裏面電極ＢＥはｐ＋型コレクタ層ＰＣに接しており、裏面電極ＢＥとｐ＋型コレクタ層ＰＣとは電気的に接続されている。
【００４８】
図６および図７に示されるように、半導体基板ＳＳの主要部は、ｎ型半導体領域としてのｎ−型ドリフト領域ＮＤが占めている。すなわち、ｎ−型ドリフト領域ＮＤは、半導体基板ＳＳにおいて、下層部および上層部以外の領域に形成されている。このｎ−型ドリフト領域ＮＤは、半導体基板ＳＳのうち、ｎ型の半導体基板として形成されたときのｎ型の状態がほぼ維持されている領域（すなわち、半導体装置の製造工程でｎ型またはｐ型の不純物がほぼ注入されなかった領域）に対応している。ｎ−型ドリフト領域ＮＤの不純物濃度は、ｎ型フィールドストップ層ＮＳ、ｎ＋型エミッタ領域ＮＥ、およびｎ型ホールバリア領域ＨＢのそれぞれの不純物濃度よりも、低い。ｎ型フィールドストップ層ＮＳの上面（ｐ＋型コレクタ層ＰＣに隣接する側とは反対側の面）は、ｎ−型ドリフト領域ＮＤの底面（下面）に隣接している。すなわち、ｎ型フィールドストップ層ＮＳは、ｎ−型ドリフト領域ＮＤとｐ＋型コレクタ層ＰＣとの間に介在している。なお、本願において、「底面」を「下面」と読み替えることもできる。
【００４９】
半導体基板ＳＳの表面Ｓａ側には、すなわち、半導体基板ＳＳの上層部には、ｐ型ボディ領域（ｐ型半導体領域、ｐ型半導体層、チャネル形成領域）ＰＢが形成されている。ｐ型ボディ領域ＰＢは、ｐ型不純物が導入されたｐ型の半導体領域（半導体層）である。
【００５０】
ｐ型ボディ領域ＰＢは、セル形成領域ＣＲにおいて、アクティブセル領域ＬＣａの半導体基板ＳＳの上層部に形成されている。すなわち、アクティブセル領域ＬＣａの全体にわたって、半導体基板ＳＳの上層部にｐ型ボディ領域ＰＢが形成されている。しかしながら、インアクティブセル領域ＬＣｉにおいては、埋込絶縁膜ＵＺが存在するため、インアクティブセル領域ＬＣｉの半導体基板ＳＳには、ｐ型ボディ領域ＰＢは形成されていない。ｐ型ボディ領域ＰＢの底面の深さ（深さ位置）は、溝Ｔ１，Ｔ２，Ｔ３の底面の深さ（深さ位置）よりも浅い。
【００５１】
なお、「深さ」または「深さ位置」とは、半導体基板ＳＳの表面Ｓａが基準面であり、半導体基板ＳＳの表面Ｓａからの距離（半導体基板ＳＳの主面に垂直な方向の距離）に対応している。そして、半導体基板ＳＳの表面Ｓａに近い側を浅い側とし、半導体基板ＳＳの表面Ｓａから遠い側（換言すれば半導体基板ＳＳの裏面Ｓｂに近い側）を深い側とする。
【００５２】
半導体基板ＳＳには、その表面Ｓａから半導体基板ＳＳの深さ方向（厚さ方向）に延びる溝（トレンチ）Ｔ１，Ｔ２，Ｔ３が形成されており、その溝Ｔ１，Ｔ２，Ｔ３内に、それぞれ絶縁膜ＧＩを介してトレンチゲート電極（トレンチ電極）ＴＧ１，ＴＧ２，ＴＧ３が埋め込まれている。すなわち、溝Ｔ１内に、絶縁膜（ゲート絶縁膜）ＧＩを介してトレンチゲート電極ＴＧ１が形成され、溝Ｔ２内に、絶縁膜（ゲート絶縁膜）ＧＩを介してトレンチゲート電極ＴＧ２が形成され、溝Ｔ３内に、絶縁膜（ゲート絶縁膜）ＧＩを介してトレンチゲート電極ＴＧ３が形成されている。溝Ｔ１，Ｔ２，Ｔ３は、半導体基板ＳＳの表面Ｓａ側に形成されており、半導体基板ＳＳを貫通はしておらず、溝Ｔ１，Ｔ２，Ｔ３の底面は、半導体基板ＳＳの厚みの途中に位置している。溝Ｔ１の底面の深さと、溝Ｔ２の底面の深さと、溝Ｔ３の底面の深さとは、互いにほぼ同じである。溝Ｔ１，Ｔ２，Ｔ３のそれぞれの深さは、例えば３μｍ程度とすることができる。
【００５３】
半導体基板ＳＳに形成された溝Ｔ１，Ｔ２，Ｔ３の底面および側面には、酸化シリコン膜などの絶縁膜からなる絶縁膜ＧＩが形成されている。このため、溝Ｔ１，Ｔ２，Ｔ３に埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３と半導体基板ＳＳとの間には、絶縁膜ＧＩが介在しており、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３と半導体基板ＳＳとは、接していない。トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３は、半導体基板ＳＳの溝Ｔ１，Ｔ２，Ｔ３内に埋め込まれた導電膜からなり、例えばドープトポリシリコン膜（例えばリンなどが導入されたドープトポリシリコン膜）からなる。
【００５４】
各アクティブセル領域ＬＣａにおいて、Ｘ方向の一方の端部側に、溝Ｔ２とその溝Ｔ２に埋め込まれたトレンチゲート電極ＴＧ２とが配置され、Ｘ方向の他方の端部側に、溝Ｔ３とその溝Ｔ３に埋め込まれたトレンチゲート電極ＴＧ３とが配置され、Ｘ方向の中央に、溝Ｔ１とその溝Ｔ１に埋め込まれたトレンチゲート電極ＴＧ１とが配置されている。溝Ｔ１，Ｔ２，Ｔ３およびそこに埋め込まれたトレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３は、上記図５に示されるように、平面視において、Ｙ方向に延在している。すなわち、各アクティブセル領域ＬＣａにおいて、Ｙ方向に延在する溝Ｔ２（トレンチゲート電極ＴＧ２）とＹ方向に延在する溝Ｔ３（トレンチゲート電極ＴＧ３）との間に、Ｙ方向に延在する溝Ｔ１（トレンチゲート電極ＴＧ１）が配置されている。各アクティブセル領域ＬＣａにおいて、Ｙ方向に延在する溝Ｔ１とＹ方向に延在する溝Ｔ２との間と、Ｙ方向に延在する溝Ｔ１とＹ方向に延在する溝Ｔ３との間とには、それぞれ、半導体基板ＳＳの一部が存在している。トレンチゲート電極ＴＧ１は、上述したように、ゲート配線ＧＬおよびゲート電極ＧＥと電気的に接続され、トレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３は、上述したように、エミッタ電極ＥＥと電気的に接続されている。
【００５５】
トレンチゲート電極ＴＧ１は、電界効果トランジスタ（後述の電界効果トランジスタＦＥに対応）のゲート電極として機能するが、トレンチゲート電極ＴＧ２，ＴＧ３は、電界効果トランジスタのゲート電極としては機能せず、いわゆるダミーのトレンチゲート電極である。トレンチゲート電極ＴＧ２，ＴＧ３は、溝Ｔ２，Ｔ３に埋め込まれているため、トレンチ電極とみなすことができる。
【００５６】
トレンチゲート電極ＴＧ１と半導体基板ＳＳとの間に介在する絶縁膜ＧＩは、ゲート絶縁膜として機能することができる。トレンチゲート電極ＴＧ２と半導体基板ＳＳとの間に介在する絶縁膜ＧＩは、トレンチゲート電極ＴＧ２と半導体基板ＳＳとを電気的に分離（絶縁）するための絶縁膜として機能することができる。また、トレンチゲート電極ＴＧ３と半導体基板ＳＳとの間に介在する絶縁膜ＧＩは、トレンチゲート電極ＴＧ３と半導体基板ＳＳとを電気的に分離（絶縁）するための絶縁膜として機能することができる。
【００５７】
アクティブセル領域ＬＣａにおいて、ｐ型ボディ領域ＰＢは、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳの上部（表面Ｓａ側）と、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳの上部（表面Ｓａ側）とに、形成されている。溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳの上部に形成されたｐ型ボディ領域ＰＢは、溝Ｔ１の側面に形成された絶縁膜ＧＩと、溝Ｔ２の側面に形成された絶縁膜ＧＩとに、接触している。また、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳの上部に形成されたｐ型ボディ領域ＰＢは、溝Ｔ１の側面に形成された絶縁膜ＧＩと、溝Ｔ３の側面に形成された絶縁膜ＧＩとに、接触している。
【００５８】
溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳにおいて、半導体基板ＳＳの表面Ｓａ側には、ｎ＋型エミッタ領域（ｎ＋型半導体領域）ＮＥが形成されている。また、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳにおいて、半導体基板ＳＳの表面Ｓａ側には、ｎ＋型エミッタ領域ＮＥが形成されている。すなわち、ｎ＋型エミッタ領域ＮＥは、ｐ型ボディ領域ＰＢの上部（上層部）に形成されている。ｎ＋型エミッタ領域ＮＥは、ｎ型不純物が導入されたｎ型の半導体領域である。
【００５９】
但し、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳにおいて、ｎ＋型エミッタ領域ＮＥは、溝Ｔ１側にのみ形成され、溝Ｔ２側には形成されていない。すなわち、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳにおいて、ｎ＋型エミッタ領域ＮＥは、溝Ｔ１に隣接する位置に形成され、溝Ｔ２に隣接する位置には形成されていない。また、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳにおいて、ｎ＋型エミッタ領域ＮＥは、溝Ｔ１側にのみ形成され、溝Ｔ３側には形成されていない。すなわち、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳにおいて、ｎ＋型エミッタ領域ＮＥは、溝Ｔ１に隣接する位置に形成され、溝Ｔ３に隣接する位置には形成されていない。
【００６０】
上述のように、アクティブセル領域ＬＣａのアクティブセクションＬＣａａにおいては、ｎ＋型エミッタ領域ＮＥが形成されているが（上記図５参照）、アクティブセル領域ＬＣａのインアクティブセクションＬＣａｉにおいては、ｎ＋型エミッタ領域ＮＥは形成されていない（上記図５参照）。すなわち、アクティブセル領域ＬＣａのアクティブセクションＬＣａａにおいては、図６に示されるように、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳと、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳとのそれぞれにおいて、ｐ型ボディ領域ＰＢの上部で溝Ｔ１に隣接する位置に、ｎ＋型エミッタ領域ＮＥが形成されている。一方、アクティブセル領域ＬＣａのインアクティブセクションＬＣａｉにおいては、図７に示されるように、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳと、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳとのそれぞれにおいて、ｎ＋型エミッタ領域ＮＥは形成されていない。
【００６１】
アクティブサブセル領域ＬＣａ１において、すなわち、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳにおいて、複数のｎ＋型エミッタ領域ＮＥが、平面視において、Ｙ方向に沿って、互いに間隔を空けて配置されている。また、アクティブサブセル領域ＬＣａ２において、すなわち、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳにおいて、複数のｎ＋型エミッタ領域ＮＥが、平面視において、Ｙ方向に沿って、互いに間隔を空けて配置されている。アクティブサブセル領域ＬＣａ１のｎ＋型エミッタ領域ＮＥと、アクティブサブセル領域ＬＣａ２のｎ＋型エミッタ領域ＮＥとは、トレンチゲート電極ＴＧ１が埋め込まれた溝Ｔ１を介して、Ｘ方向に隣り合っている。
【００６２】
ｎ＋型エミッタ領域ＮＥは、溝Ｔ１の側面に形成された絶縁膜ＧＩに接触している。具体的には、ｎ＋型エミッタ領域ＮＥの溝Ｔ１に隣接する側の側面は、溝Ｔ１の側面に形成された絶縁膜ＧＩに接触し、ｎ＋型エミッタ領域ＮＥの下面は、ｐ型ボディ領域ＰＢに接触し、ｎ＋型エミッタ領域ＮＥの溝Ｔ１に隣接する側とは反対側の側面は、コンタクト溝ＣＴに埋め込まれた部分のエミッタ電極ＥＥ（すなわち接続電極ＶＥ）に接触している。
【００６３】
半導体基板ＳＳの表面Ｓａ上には、半導体基板ＳＳの表面Ｓａのほぼ全体にわたって、酸化シリコン膜などからなる層間絶縁膜ＩＬが形成されている。トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３および埋込絶縁膜ＵＺは、層間絶縁膜ＩＬで覆われている。層間絶縁膜ＩＬ上には、例えばアルミニウム（Ａｌ）を主要な成分とする金属膜からなるエミッタ電極ＥＥが形成されている。層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同層に、上記ゲート配線ＧＬおよび上記ゲート電極ＧＥも形成されているが、それらは図６および図７の断面には、図示されない。層間絶縁膜ＩＬ上には、エミッタ電極ＥＥ、上記ゲート配線ＧＬおよび上記ゲート電極ＧＥを覆うように、表面保護膜である絶縁膜ＰＡが形成されている。絶縁膜ＰＡは、例えばポリイミド系の有機絶縁膜（樹脂膜）などからなる。なお、上記図１および図２に示されるように、絶縁膜ＰＡの上記エミッタ用開口部ＯＰＥからエミッタ電極ＥＥの一部が露出され、また、絶縁膜ＰＡの上記ゲート用開口部ＯＰＧからゲート電極ＧＥの一部が露出されている。
【００６４】
コンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通し、更に、半導体基板ＳＳの一部を掘り込んでいる。アクティブセル領域ＬＣａにおいて、コンタクト溝ＣＴは、Ｘ方向に隣り合う溝Ｔ１と溝Ｔ２との間に形成され、また、Ｘ方向に隣り合う溝Ｔ１と溝Ｔ３との間に形成されている。従って、コンタクト溝ＣＴは、Ｘ方向に隣り合うトレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２との間に形成され、また、Ｘ方向に隣り合うトレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ３との間に形成されている。コンタクト溝ＣＴの底面の深さ（深さ位置）は、溝Ｔ１，Ｔ２，Ｔ３の底面の深さ（深さ位置）よりも浅い。
【００６５】
アクティブサブセル領域ＬＣａ１とアクティブサブセル領域ＬＣａ２の各々の半導体基板ＳＳにおいて、コンタクト溝ＣＴの底面に隣接する位置に、すなわちコンタクト溝ＣＴの底面の下に、ｐ＋型ボディコンタクト領域ＰＢＣが形成され、そのｐ＋型ボディコンタクト領域ＰＢＣの下に、ｐ＋型ボディコンタクト領域ＰＢＣに接するように、ｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。アクティブサブセル領域ＬＣａ１とアクティブサブセル領域ＬＣａ２のそれぞれにおいて、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとｐ型ボディ領域ＰＢとは、互いに電気的に接続されている。
【００６６】
ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰは、それぞれ、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ＋型ラッチアップ防止領域ＰＬＰの不純物濃度は、ｐ型ボディ領域ＰＢの不純物濃度よりも高く、また、ｐ＋型ボディコンタクト領域ＰＢＣの不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰの不純物濃度よりも高い。
【００６７】
なお、ｐ＋型ラッチアップ防止領域ＰＬＰとｐ型ボディ領域ＰＢとは、同じ導電型で、ｐ型ボディ領域ＰＢよりもｐ＋型ラッチアップ防止領域ＰＬＰの方が、不純物濃度が高いが、これは、ｐ型ボディ領域ＰＢよりもｐ＋型ラッチアップ防止領域ＰＬＰの方が、実効的な不純物濃度（すなわち不純物の電荷密度）が高いことを意味している。ｎ型不純物とｐ型不純物とが混在する場合は、互いに相殺（補償）しあって、その不純物濃度の差の分だけが実効的な不純物（ドナーまたはアクセプタ）として機能し得る。このため、ｎ型不純物とｐ型不純物とが混在する場合は、ｎ型不純物の濃度とｐ型不純物の濃度との差が、実効的な不純物濃度となり得る。本実施の形態では、不純物濃度に言及する場合は、基本的には、実効的な不純物濃度に対応している。
【００６８】
アクティブセル領域ＬＣａにおけるアクティブセクションＬＣａａでは、ｎ＋型エミッタ領域ＮＥが形成されていることを反映して、コンタクト溝ＣＴの底面でｐ＋型ボディコンタクト領域ＰＢＣが露出され、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥが露出されている。このため、アクティブセル領域ＬＣａにおけるアクティブセクションＬＣａａでは、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥは、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥに接してそれらと電気的に接続され、コンタクト溝ＣＴの底面で、ｐ＋型ボディコンタクト領域ＰＢＣに接して電気的に接続されている。
【００６９】
すなわち、溝Ｔ１と溝Ｔ２との間に配置されたコンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通して、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳの一部を掘り込んでおり、そのコンタクト溝ＣＴに埋め込まれた接続電極ＶＥは、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳに形成されているｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥに接してそれらと電気的に接続されている。また、溝Ｔ１と溝Ｔ３との間に配置されたコンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通して、溝Ｔ１と溝Ｔ３とに挟まれた部分の半導体基板ＳＳの一部を掘り込んでおり、そのコンタクト溝ＣＴに埋め込まれた接続電極ＶＥは、溝Ｔ１と溝Ｔ３とに挟まれた部分の半導体基板ＳＳに形成されているｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥに接してそれらと電気的に接続されている。
【００７０】
なお、アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴに埋め込まれた部分のエミッタ電極ＥＥを、接続電極ＶＥと称することとする。接続電極ＶＥは、アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴに埋め込まれている。接続電極ＶＥは、エミッタ電極ＥＥと一体的に形成されている。このため、接続電極ＶＥはエミッタ電極ＥＥと電気的に接続されている。
【００７１】
他の形態として、接続電極ＶＥとエミッタ電極ＥＥとを別々に形成することもできるが、その場合には、接続電極ＶＥの上面はエミッタ電極ＥＥの下面に接した状態になる。いずれにしても、接続電極ＶＥはエミッタ電極ＥＥと電気的に接続される。
【００７２】
また、アクティブセル領域ＬＣａにおけるインアクティブセクションＬＣａｉでは、ｎ＋型エミッタ領域ＮＥが形成されていないことを反映して、コンタクト溝ＣＴの底面でｐ＋型ボディコンタクト領域ＰＢＣが露出され、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢが露出されている。このため、アクティブセル領域ＬＣａにおけるインアクティブセクションＬＣａｉでは、コンタクト溝ＣＴに埋め込まれた接続電極ＶＥは、コンタクト溝ＣＴの側面で、ｐ型ボディ領域ＰＢに接して電気的に接続され、コンタクト溝ＣＴの底面で、ｐ＋型ボディコンタクト領域ＰＢＣに接して電気的に接続されている。
【００７３】
また、アクティブセル領域ＬＣａにおいて、接続電極ＶＥは、その底面でｐ＋型ボディコンタクト領域ＰＢＣに接して低抵抗で電気的に接続され、そのｐ＋型ボディコンタクト領域ＰＢＣとそのｐ＋型ボディコンタクト領域ＰＢＣに接するｐ＋型ラッチアップ防止領域ＰＬＰとを介して、ｐ型ボディ領域ＰＢに電気的に接続されている。
【００７４】
従って、アクティブセル領域ＬＣａにおいては、接続電極ＶＥは、アクティブセクションＬＣａａに形成されたｎ＋型エミッタ領域ＮＥに電気的に接続されるとともに、アクティブセクションＬＣａａとインアクティブセクションＬＣａｉとにわたって形成されているｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとｐ型ボディ領域ＰＢとに電気的に接続されている。このため、アクティブセル領域ＬＣａに形成されているｎ＋型エミッタ領域ＮＥとｐ型ボディ領域ＰＢとは、接続電極ＶＥに電気的に接続され、接続電極ＶＥを介してエミッタ電極ＥＥに電気的に接続されている。なお、ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰは、形成することが好ましいが、その一方または両方の形成を省略する場合もあり得る。
【００７５】
アクティブサブセル領域ＬＣａ１とアクティブサブセル領域ＬＣａ２のそれぞれの半導体基板ＳＳにおいて、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ型ボディ領域ＰＢの下に、ｎ型ホールバリア領域（ｎ型半導体領域）ＨＢが形成されている。すなわち、アクティブサブセル領域ＬＣａ１においては、ｎ型ホールバリア領域ＨＢは、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳに形成され、アクティブサブセル領域ＬＣａ２においては、ｎ型ホールバリア領域ＨＢは、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳに形成されている。ｎ型ホールバリア領域ＨＢの下にはｎ−型ドリフト領域ＮＤが存在し、ｎ型ホールバリア領域ＨＢの底面（下面）は、ｎ−型ドリフト領域ＮＤに接している。ｎ型ホールバリア領域ＨＢの上面は、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ型ボディ領域ＰＢに接している。アクティブサブセル領域ＬＣａ１に形成されたｎ型ホールバリア領域ＨＢの側面は、溝Ｔ１の内面に形成された絶縁膜ＧＩと、溝Ｔ２の内面に形成された絶縁膜ＧＩとに接し、また、アクティブサブセル領域ＬＣａ２に形成されたｎ型ホールバリア領域ＨＢの側面は、溝Ｔ１の内面に形成された絶縁膜ＧＩと、溝Ｔ３の内面に形成された絶縁膜ＧＩとに接している。
【００７６】
ｎ型ホールバリア領域ＨＢは、ｎ型不純物が導入されたｎ型の半導体領域である。ｎ型ホールバリア領域ＨＢの不純物濃度は、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤの不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥの不純物濃度よりも低い。ｎ型ホールバリア領域ＨＢの底面の深さは、溝Ｔ１，Ｔ２，Ｔ３の底面の深さと概ね同じである。
【００７７】
インアクティブセル領域ＬＣｉにおいては、半導体基板ＳＳに溝ＴＲが形成され、その溝ＴＲに絶縁膜として埋込絶縁膜ＵＺが埋め込まれている。溝ＴＲは、半導体基板ＳＳの表面Ｓａ側に形成されており、半導体基板ＳＳを貫通はしておらず、溝ＴＲの底面（すなわち埋込絶縁膜ＵＺの底面）は、半導体基板ＳＳの厚みの途中に位置している。溝ＴＲの底面の深さ、すなわち埋込絶縁膜ＵＺの底面の深さは、好ましくは、溝Ｔ１，Ｔ２，Ｔ３の各底面の深さとほぼ同じである。
【００７８】
埋込絶縁膜ＵＺは、インアクティブセル領域ＬＣｉ全体にわたって形成されている。すなわち、平面視において、Ｘ方向に隣り合うアクティブセル領域ＬＣａの間の領域のほぼ全体に、埋込絶縁膜ＵＺが配置されている。
【００７９】
このため、各アクティブセル領域ＬＣａの溝Ｔ２は、インアクティブセル領域ＬＣｉの溝ＴＲと隣接しており、アクティブセル領域ＬＣａの溝Ｔ２とインアクティブセル領域ＬＣｉの溝ＴＲとは繋がっている。また、各アクティブセル領域ＬＣａの溝Ｔ３は、インアクティブセル領域ＬＣｉの溝ＴＲと隣接しており、アクティブセル領域ＬＣａの溝Ｔ３とインアクティブセル領域ＬＣｉの溝ＴＲとは繋がっている。このため、各アクティブセル領域ＬＣａの溝Ｔ３は、埋込絶縁膜ＵＺに隣接している。
【００８０】
なお、図６および図７では、溝Ｔ１，Ｔ２，Ｔ３の各内面の全体に絶縁膜ＧＩが形成された場合が図示されている。この場合、埋込絶縁膜ＵＺと、それに隣接する溝Ｔ２に埋め込まれたトレンチゲート電極ＴＧ２との間にも、絶縁膜ＧＩが介在し、また、埋込絶縁膜ＵＺと、それに隣接する溝Ｔ３に埋め込まれたトレンチゲート電極ＴＧ３との間にも、絶縁膜ＧＩが介在している。
【００８１】
しかしながら、絶縁膜ＧＩの形成法によっては、埋込絶縁膜ＵＺとそれに隣接するトレンチゲート電極ＴＧ２との間と、埋込絶縁膜ＵＺとそれに隣接するトレンチゲート電極ＴＧ３との間とに、絶縁膜ＧＩが形成されていない場合もあり得る。その場合は、埋込絶縁膜ＵＺの一方の側面は、トレンチゲート電極ＴＧ２の側面と接し、また、埋込絶縁膜ＵＺの他方の側面（前記一方の側面とは反対側の側面）は、トレンチゲート電極ＴＧ３と接することになる。但し、その場合であっても、トレンチゲート電極ＴＧ２と半導体基板ＳＳとの間と、トレンチゲート電極ＴＧ３と半導体基板ＳＳとの間とには、絶縁膜ＧＩが介在している。埋込絶縁膜ＵＺは絶縁体であるため、トレンチゲート電極ＴＧ２，ＴＧ３が埋込絶縁膜ＵＺと接していても、不具合は生じずに済む。
【００８２】
また、トレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３とが埋込絶縁膜ＵＺをＸ方向に挟んでいるが、埋込絶縁膜ＵＺをＸ方向に挟むトレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３は、同じアクティブセル領域ＬＣａに属するトレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３ではない。埋込絶縁膜ＵＺをＸ方向に挟むトレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３とは、その埋込絶縁膜ＵＺの両側に位置する２つのアクティブセル領域ＬＣａのうちの一方のアクティブセル領域ＬＣａに属するトレンチゲート電極ＴＧ２と、他方のアクティブセル領域ＬＣａに属するトレンチゲート電極ＴＧ３である。
【００８３】
平面視において、埋込絶縁膜ＵＺは、Ｙ方向に延在するトレンチゲート電極ＴＧ２と、Ｙ方向に延在するトレンチゲート電極ＴＧ３と、Ｘ方向に延在する上記端部連結トレンチゲート電極ＴＧｐとにより、囲まれている。すなわち、埋込絶縁膜ＵＺは、Ｙ方向に平行な２つの側面と、Ｘ方向に平行な２つの側面とを有している。そして、埋込絶縁膜ＵＺが有するＹ方向に平行な２つの側面は、Ｘ方向に互いに反対側に位置しており、一方はトレンチゲート電極ＴＧ２に隣接し、他方はトレンチゲート電極ＴＧ３に隣接している。また、埋込絶縁膜ＵＺが有するＸ方向に平行な２つの側面は、Ｙ方向に互いに反対側に位置しており、一方は上記図４に示される端部連結トレンチゲート電極ＴＧｐに隣接し、他方は、上記図４に示される端部連結トレンチゲート電極ＴＧｐとは反対側の端部連結トレンチゲート電極ＴＧｐ（上記図４には図示されない）に隣接している。
【００８４】
埋込絶縁膜ＵＺは、半導体基板ＳＳに溝ＴＲを形成してそこに絶縁膜を埋め込んだものである。このため、埋込絶縁膜ＵＺの上面は、ほぼ平坦であり、アクティブセル領域ＬＣａの半導体基板ＳＳの上面とほぼ同じ高さ位置にある。すなわち、埋込絶縁膜ＵＺの上面は、溝Ｔ１と溝Ｔ２との間に位置する部分の半導体基板ＳＳの上面、および、溝Ｔ１と溝Ｔ３との間に位置する部分の半導体基板ＳＳの上面と、ほぼ同じ高さ位置にある。このため、埋込絶縁膜ＵＺの厚みは、溝ＴＲの深さとほぼ一致している。
【００８５】
埋込絶縁膜ＵＺの下には、ｐ型半導体領域（ｐ型フローティング領域）ＰＦが形成されている。ｐ型半導体領域ＰＦは、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ型半導体領域ＰＦの下にはｎ−型ドリフト領域ＮＤが存在し、ｐ型半導体領域ＰＦの底面（下面）は、ｎ−型ドリフト領域ＮＤに接している。ｐ型半導体領域ＰＦの上面は、埋込絶縁膜ＵＺの底面（下面）に接している。ｐ型半導体領域ＰＦは、埋込絶縁膜ＵＺ全体の下に形成されている。インアクティブセル領域ＬＣｉを介してＸ方向に隣り合うアクティブセル領域ＬＣａは、埋込絶縁膜ＵＺおよびその下のｐ型半導体領域ＰＦを介してＸ方向に隣り合っている。
【００８６】
なお、ｐ型半導体領域ＰＦは、主として埋込絶縁膜ＵＺの下に形成されているが、埋込絶縁膜ＵＺの側面よりもアクティブセル領域ＬＣａ側に突出している。すなわち、ｐ型半導体領域ＰＦは、埋込絶縁膜ＵＺの下と、その埋込絶縁膜ＵＺの両側の溝Ｔ２，Ｔ３の底面の下とに、形成されている。このため、埋込絶縁膜ＵＺの両側の溝Ｔ２，Ｔ３の底面は、ｐ型半導体領域ＰＦで覆われている。すなわち、溝Ｔ１の底面は、ｐ型半導体領域ＰＦで覆われていないが、溝Ｔ２の底面は、その溝Ｔ２に隣接する埋込絶縁膜ＵＺの下に延在するｐ型半導体領域ＰＦにより覆われており、また、溝Ｔ３の底面は、その溝Ｔ３に隣接する埋込絶縁膜ＵＺの下に延在するｐ型半導体領域ＰＦにより覆われている。溝Ｔ２の底面（または溝Ｔ３の底面）からｐ型半導体領域ＰＦの底面までの距離（深さ）、すなわち、溝Ｔ２の底面（または溝Ｔ３の底面）を覆う部分のｐ型半導体領域ＰＦの厚みは、例えば５００ｎｍ程度とすることができる。また、ｐ型半導体領域ＰＦの不純物濃度（ｐ型不純物濃度）は、例えば１×１０１５〜５×１０１６／ｃｍ３程度とすることができる。
【００８７】
埋込絶縁膜ＵＺは、層間絶縁膜ＩＬで覆われている。すなわち、層間絶縁膜ＩＬは、半導体基板ＳＳの表面Ｓａ上に、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３および埋込絶縁膜ＵＺを覆うように、形成されている。エミッタ電極ＥＥは、上記セル形成領域ＣＲ全体において、層間絶縁膜ＩＬ上に形成されている。このため、エミッタ電極ＥＥは、アクティブセル領域ＬＣａの層間絶縁膜ＩＬ上にも、インアクティブセル領域ＬＣｉの層間絶縁膜ＩＬ上にも、連続的に形成されている。埋込絶縁膜ＵＺの上方には、エミッタ電極ＥＥが存在しているが、埋込絶縁膜ＵＺとエミッタ電極ＥＥとの間には、層間絶縁膜ＩＬが介在している。このため、埋込絶縁膜ＵＺの下の基板領域と埋込絶縁膜ＵＺの上方のエミッタ電極ＥＥとの間には、層間絶縁膜ＩＬおよび埋込絶縁膜ＵＺが介在している。また、上述のように埋込絶縁膜ＵＺの上面はほぼ平坦であるため、埋込絶縁膜ＵＺ上に位置する層間絶縁膜ＩＬの上面も、ほぼ平坦であり、また、埋込絶縁膜ＵＺ上の層間絶縁膜ＩＬに位置するエミッタ電極ＥＥの下面も、ほぼ平坦である。
【００８８】
なお、図６および図７では、層間絶縁膜ＩＬと埋込絶縁膜ＵＺとの間に、層間絶縁膜ＩＬよりも薄い絶縁膜（例えば後述の絶縁膜ＩＦに対応する絶縁膜）が介在する場合が図示されている。しかしながら、製造工程によっては、層間絶縁膜ＩＬと埋込絶縁膜ＵＺとの間に他の絶縁膜（後述の絶縁膜ＩＦなど）が介在しない場合もあり得、その場合は、埋込絶縁膜ＵＺの上面は、層間絶縁膜ＩＬの下面に接することになる。
【００８９】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について、図８〜図２９を参照して説明する。図８〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図６に相当する領域の断面図が示されている。
【００９０】
半導体装置を製造するには、まず、図８に示されるように、例えばリン（Ｐ）などのｎ型不純物が導入されたｎ型の単結晶シリコンからなる半導体基板ＳＳ（半導体ウエハ）を用意する。半導体基板ＳＳは、一方の主面である表面Ｓａと、表面Ｓａとは反対側の主面である裏面Ｓｂとを有している。
【００９１】
半導体基板ＳＳにおけるｎ型不純物の不純物濃度は、例えば２×１０１４ｃｍ−３程度とすることができる。半導体基板ＳＳは、この段階では、ウエハと称する略円形状の平面形状を有する半導体の薄板である。半導体基板ＳＳの厚さは、例えば４５０μｍ〜１０００μｍ程度とすることができる。
【００９２】
次に、例えばイオン注入法により、半導体基板ＳＳの表面Ｓａ側から半導体基板ＳＳの上層部にｎ型不純物（例えばリン（Ｐ））を導入してから、熱処理を施して、半導体基板ＳＳの上層部に導入されたｎ型不純物を深さ方向に熱拡散（引き延ばし拡散）させることにより、図９に示されるように、ｎ型ホールバリア領域ＨＢを半導体基板ＳＳに形成する。ｎ型ホールバリア領域ＨＢは、半導体基板ＳＳの表面Ｓａから、所定の深さにわたって形成される。
【００９３】
次に、図１０に示されるように、半導体基板ＳＳの表面Ｓａ上に、絶縁膜ＺＭ１を形成する。絶縁膜ＺＭ１は、例えばＨＬＤ膜などからなる。なお、ＨＬＤ膜とは、ＨＬＤ（High temperature Low pressure Deposition）法により形成された酸化シリコン膜に対応している。
【００９４】
次に、図１０に示されるように、フォトリソグラフィ技術を用いて、絶縁膜ＺＭ１上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、溝ＴＲ形成予定領域に開口部を有している。なお、フォトリソグラフィ技術は、半導体基板の主面全面上にレジスト膜（フォトレジスト膜）を塗布法などにより形成してから、そのレジスト膜を露光・現像してパターニングすることにより、所望のレジストパターン（フォトレジストパターン）を得る技術である。
【００９５】
次に、レジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜ＺＭ１をエッチングする。これにより、図１１に示されるように、絶縁膜ＺＭ１は、レジストパターンＲＰ１と同じ平面形状にパターニングされ、絶縁膜ＺＭ１は、溝ＴＲ形成予定領域に開口部を有した状態になる。
【００９６】
次に、レジストパターンＲＰ１をエッチングマスクとして用いて、半導体基板ＳＳをエッチング（例えば異方性ドライエッチング）することにより、半導体基板ＳＳに溝ＴＲを形成する。この際、レジストパターンＲＰ１および絶縁膜ＺＭ１の積層膜から露出された半導体基板ＳＳが選択的にエッチングされて、半導体基板ＳＳに溝ＴＲが形成される。その後、レジストパターンＲＰ１を除去し、図１２には、この段階が示されている。他の形態として、絶縁膜ＺＭ１をパターニングした後、レジストパターンＲＰ１を除去してから、絶縁膜ＺＭ１をエッチングマスクとして用いて半導体基板ＳＳをエッチングすることにより、半導体基板ＳＳに溝ＴＲを形成することもできる。
【００９７】
溝ＴＲの底面の深さは、ｎ型ホールバリア領域ＨＢの底面の深さとほぼ同じか、ｎ型ホールバリア領域ＨＢの底面よりも深くすることができる。このため、溝ＴＲの底面の下には、ｎ型ホールバリア領域ＨＢは形成されておらず、隣り合う溝ＴＲに挟まれた部分の半導体基板ＳＳのほぼ全体に、ｎ型ホールバリア領域ＨＢが形成された状態になる。
【００９８】
次に、半導体基板ＳＳの表面Ｓａ側から半導体基板ＳＳに対して、ｐ型不純物（例えばリン（Ｐ）など）をイオン注入する。これにより、図１３に示されるように、溝ＴＲの底部の半導体基板ＳＳにｐ型不純物が導入されて、ｐ型半導体領域ＰＦが形成される。ｐ型半導体領域ＰＦは、溝ＴＲの底面に隣接する領域に、溝ＴＲの底面から所定の深さにわたって形成される。このイオン注入工程では、溝ＴＲの底面で露出する半導体基板ＳＳに対してｐ型不純物が注入されるが、溝ＴＲの外部では、半導体基板ＳＳの表面Ｓａは絶縁膜ＺＭ１で覆われており、その絶縁膜ＺＭ１がイオン注入阻止マスクとして機能するため、ｐ型不純物が注入されるのを防止できる。このため、ｐ型半導体領域ＰＦは、溝ＴＲの底面に隣接する領域に選択的に形成される。
【００９９】
なお、ｐ型半導体領域ＰＦを形成するためのイオン注入工程を行った後、半導体装置が完成するまでには、様々な加熱工程（半導体基板ＳＳが加熱される工程）が存在する。このため、イオン注入によりｐ型半導体領域ＰＦが形成された後、ｐ型半導体領域ＰＦ内の不純物（ｐ型不純物）は横方向にも熱拡散されることになるため、ｐ型半導体領域ＰＦは横方向（半導体基板ＳＢの主面に略平行な方向）に拡張される。このため、その後の熱拡散も考慮して、図１３では、最終的な（熱拡散後の）ｐ型半導体領域ＰＦの形成領域が図示されているため、ｐ型半導体領域ＰＦは、溝ＴＲよりもやや広くなっている。
【０１００】
次に、図１４に示されるように、溝ＴＲ内を含む半導体基板ＳＳの表面Ｓａ上に、絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、半導体基板ＳＳの表面Ｓａ上に、溝ＴＲを埋めるように、形成される。これにより、溝ＴＲ内は絶縁膜ＺＭ２で埋め込まれ、溝ＴＲの外部では、半導体基板ＳＳの表面Ｓａ上の絶縁膜ＺＭ１上に絶縁膜ＺＭ２が形成された状態になる。
【０１０１】
絶縁膜ＺＭ２は、酸化シリコン膜などからなり、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。例えばＨＬＤ膜を、絶縁膜ＺＭ２として用いることができる。また、他の形態として、絶縁膜ＺＭ２を形成する前に、溝ＴＲの内面（側面および底面）に薄い熱酸化膜（図示せず）を形成してから、溝ＴＲ内を含む半導体基板ＳＳの表面Ｓａ上に絶縁膜ＺＭ２を形成することもできる。絶縁膜ＺＭ２の形成前に溝ＴＲの内面に薄い熱酸化膜を形成しておけば、溝ＴＲをその熱酸化膜と絶縁膜ＺＭ２とでより的確に埋め込むことができるようになる。
【０１０２】
次に、図１５に示されるように、溝ＴＲの外部の絶縁膜ＺＭ２および絶縁膜ＺＭ１をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによって除去し、溝ＴＲ内に絶縁膜ＺＭ２を残す。これにより、半導体基板ＳＳの表面Ｓａが露出されるとともに、溝ＴＲ内に絶縁膜ＺＭ２が残存し、溝ＴＲ内に残存する絶縁膜ＺＭ２により、埋込絶縁膜ＵＺが形成される。埋込絶縁膜ＵＺは、溝ＴＲに埋め込まれた状態になっている。埋込絶縁膜ＵＺの上面は、ほぼ平坦であり、半導体基板ＳＳの表面Ｓａとほぼ同じ高さ位置にある。ｐ型半導体領域ＰＦは、埋込絶縁膜ＵＺの底面に隣接している。
【０１０３】
また、ここでは、絶縁膜ＺＭ２として単層の絶縁膜を用いているが、他の形態として、複数の絶縁膜からなる積層膜を絶縁膜ＺＭ２として用いることも可能である。複数の絶縁膜からなる積層膜を絶縁膜ＺＭ２として用いた場合には、埋込絶縁膜ＵＺも、複数の絶縁膜からなる積層膜により構成されることになる。
【０１０４】
次に、図１６に示されるように、埋込絶縁膜ＵＺが埋め込まれた半導体基板ＳＳの表面Ｓａ上に、フォトリソグラフィ技術を用いてレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、溝Ｔ１，Ｔ２，Ｔ３形成予定領域に開口部を有している。
【０１０５】
次に、図１７に示されるように、レジストパターンＲＰ２をエッチングマスクとして用いて、半導体基板ＳＳをエッチング（例えば異方性ドライエッチング）することにより、半導体基板ＳＳに溝Ｔ１，Ｔ２，Ｔ３を形成する。その後、レジストパターンＲＰ２は除去する。
【０１０６】
ここで、溝Ｔ１の両側に溝Ｔ２と溝Ｔ３とが配置され、溝Ｔ２と溝Ｔ３とは、それぞれ、埋込絶縁膜ＵＺに隣接している。すなわち、溝Ｔ２に関しては、溝Ｔ２の溝Ｔ１に対向する側の側面と、溝Ｔ２の底面とでは、半導体基板ＳＳが露出されるが、溝Ｔ２の溝Ｔ１に対向する側とは反対側の側面では、埋込絶縁膜ＵＺが露出される。また、溝Ｔ３に関しては、溝Ｔ３の溝Ｔ１に対向する側の側面と、溝Ｔ３の底面とでは、半導体基板ＳＳが露出されるが、溝Ｔ３の溝Ｔ１に対向する側とは反対側の側面では、埋込絶縁膜ＵＺが露出される。また、溝Ｔ１の両側面と底部では、半導体基板ＳＳが露出される。つまり、溝Ｔ２と溝Ｔ３とは、それぞれ埋込絶縁膜ＵＺに隣接しているが、溝Ｔ２とそれに隣接する埋込絶縁膜ＵＺとの間に半導体基板ＳＳは介在しておらず、また、溝Ｔ３とそれに隣接する埋込絶縁膜ＵＺとの間に半導体基板ＳＳは介在していない。このため、溝Ｔ１，Ｔ２，Ｔ３を形成する際に、溝Ｔ２と溝Ｔ３とが、それぞれ埋込絶縁膜ＵＺの側面側端部に部分的に重なるように、溝Ｔ１，Ｔ２，Ｔ３を形成してもよい。この場合、レジストパターンＲＰ２をエッチングマスクとしたエッチング工程では、レジストパターンＲＰ２の開口部から露出する半導体基板ＳＳと埋込絶縁膜ＵＺとが、エッチングされることになる。溝Ｔ１，Ｔ２，Ｔ３を形成すると、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳと、溝Ｔ１と溝Ｔ３とに挟まれた部分の半導体基板ＳＳと、のほぼ全体に、ｎ型ホールバリア領域ＨＢが形成されている状態になる。
【０１０７】
次に、図１８に示されるように、半導体基板ＳＳの表面Ｓａ上と、溝Ｔ１，Ｔ２，Ｔ３のそれぞれの内面（側面および底面）とに、例えば酸化シリコンからなる絶縁膜ＧＩを形成する。
【０１０８】
絶縁膜ＧＩを、例えばＣＶＤ法により形成した場合は、半導体基板ＳＳの表面Ｓａ上と、溝Ｔ１，Ｔ２，Ｔ３のそれぞれの内面全体上と、埋込絶縁膜ＵＺ上とに、絶縁膜ＧＩが形成される。この場合、製造された半導体装置においては、埋込絶縁膜ＵＺとトレンチゲート電極ＴＧ２との間と、埋込絶縁膜ＵＺとトレンチゲート電極ＴＧ３との間とにも、絶縁膜ＧＩが介在することになる。
【０１０９】
一方、絶縁膜ＧＩを、熱酸化法により形成した場合は、次のようになる。すなわち、半導体基板ＳＳの表面Ｓａに絶縁膜ＧＩが形成されるとともに、溝Ｔ１では、底面および両側面で半導体基板ＳＳが露出されているため、その半導体基板ＳＳの露出面が酸化されて、溝Ｔ１の底面および両側面に絶縁膜ＧＩが形成される。そして、溝Ｔ２，Ｔ３では、溝Ｔ１に対向する側の側面と底面とでは、半導体基板ＳＳが露出されているため、その半導体基板ＳＳの露出面が酸化されて絶縁膜ＧＩが形成される。しかしながら、溝Ｔ２，Ｔ３の埋込絶縁膜ＵＺに隣接する側の側面では、その埋込絶縁膜ＵＺが露出されているため、絶縁膜ＧＩは形成されなくともよい。また、埋込絶縁膜ＵＺ上にも、絶縁膜ＧＩは形成されなくともよい。この場合、製造された半導体装置においては、埋込絶縁膜ＵＺとトレンチゲート電極ＴＧ２との間と、埋込絶縁膜ＵＺとトレンチゲート電極ＴＧ３との間とには、絶縁膜ＧＩが介在せず、埋込絶縁膜ＵＺの一方の側面は、トレンチゲート電極ＴＧ２に接し、埋込絶縁膜ＵＺの他方の側面は、トレンチゲート電極ＴＧ３に接することになる。
【０１１０】
次に、図１９に示されるように、半導体基板ＳＳの表面Ｓａ上に、溝Ｔ１，Ｔ２，Ｔ３内を埋めるように、導電膜として、ドープトポリシリコン膜ＤＰＳを例えばＣＶＤ法などを用いて形成する。
【０１１１】
次に、図２０に示されるように、例えばドライエッチングなどにより、ドープトポリシリコン膜ＤＰＳをエッチバックする。これにより、溝Ｔ１，Ｔ２，Ｔ３の外部のドープトポリシリコン膜ＤＰＳが除去され、溝Ｔ１，Ｔ２，Ｔ３内にドープトポリシリコン膜ＤＰＳが残存して、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３が形成される。トレンチゲート電極ＴＧ１は、溝Ｔ１内に絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなり、トレンチゲート電極ＴＧ２は、溝Ｔ２内に絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなり、トレンチゲート電極ＴＧ３は、溝Ｔ３内に絶縁膜ＧＩを介して埋め込まれたドープトポリシリコン膜ＤＰＳからなる。
【０１１２】
次に、図２１に示されるように、溝Ｔ１，Ｔ２，Ｔ３の外部の絶縁膜ＧＩを、エッチング（例えばウェットエッチング）により除去する。また、このエッチングの際、溝Ｔ１，Ｔ２，Ｔ３の内部の絶縁膜ＧＩ、すなわち、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３と半導体基板ＳＳとの間に介在している絶縁膜ＧＩは、エッチングされずに残存する。
【０１１３】
次に、図２２に示されるように、半導体基板ＳＳの表面Ｓａ上に、後で行うイオン注入用の比較的薄い酸化シリコン膜からなる絶縁膜ＩＦを形成する。絶縁膜ＩＦは、後で形成する層間絶縁膜ＩＬよりも薄く、例えば絶縁膜ＧＩと同程度の厚みを有している。絶縁膜ＩＦとしては、例えばＨＬＤ膜を用いることができ、その場合は、絶縁膜ＩＦは、半導体基板ＳＳの表面Ｓａ上と埋込絶縁膜ＵＺ上とに形成される。絶縁膜ＩＦは、不要であれば、その形成を省略することもできる。絶縁膜ＩＦを形成した場合は、製造された半導体装置において、この絶縁膜ＩＦが埋込絶縁膜ＵＺと層間絶縁膜ＩＬとの間に介在することもあり得る。
【０１１４】
次に、半導体基板ＳＳの表面Ｓａ上に、フォトリソグラフィ技術を用いて、ｐ型ボディ領域ＰＢ形成用のレジストパターン（ここでは図示されない）を形成する。それから、このレジストパターンをマスクとして用いて、例えばイオン注入法により、半導体基板ＳＳにおけるセル形成領域ＣＲの全面およびその他必要な部分にｐ型不純物（例えばホウ素（Ｂ））を導入することによって、図２３に示されるように、ｐ型ボディ領域ＰＢを形成する。これにより、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳと、溝Ｔ１と溝Ｔ３とに挟まれた部分の半導体基板ＳＳとにおいて、ｎ型ホールバリア領域ＨＢの上部（上層部）にｐ型ボディ領域ＰＢが形成される。
【０１１５】
次に、半導体基板ＳＳの表面Ｓａ上に、フォトリソグラフィ技術を用いて、ｎ＋型エミッタ領域ＮＥ形成用のレジストパターン（図示省略）を形成する。それから、このレジストパターンをマスクとして用いて、例えばイオン注入法により、半導体基板ＳＳにｎ型不純物（例えばヒ素（Ａｓ））を導入することによって、図２３に示されるように、ｎ＋型エミッタ領域ＮＥを形成する。ｎ＋型エミッタ領域ＮＥは、溝Ｔ１と溝Ｔ２とに挟まれた部分の半導体基板ＳＳにおいて、ｐ型ボディ領域ＰＢの上部（上層部）でかつ溝Ｔ１に隣接する位置に形成され、また、溝Ｔ１と溝Ｔ３とに挟まれた部分の半導体基板ＳＳにおいて、ｐ型ボディ領域ＰＢの上部（上層部）でかつ溝Ｔ１に隣接する位置に形成される。ｎ＋型エミッタ領域ＮＥは、溝Ｔ１に接するが、溝Ｔ２，Ｔ３には接しておらず、溝Ｔ２，Ｔ３から離間されている。上述のように、ｎ＋型エミッタ領域ＮＥは、アクティブセクションＬＣａａに形成されるが、インアクティブセクションＬＣａｉには形成されない。
【０１１６】
次に、図２４に示されるように、半導体基板ＳＳの表面Ｓａ上に、トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３および埋込絶縁膜ＵＺを覆うように、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜などからなり、ＣＶＤ法またはスピンコート法などを用いて形成することができ、例えばＰＳＧ（Phospho Silicate Glass）膜またはＳＯＧ（Spin On Glass）膜などを好適に用いることができる。
【０１１７】
次に、図２４に示されるように、層間絶縁膜ＩＬ上に、フォトリソグラフィ技術を用いてレジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、コンタクト溝ＣＴ形成予定領域に開口部を有している。
【０１１８】
次に、レジストパターンＲＰ３をエッチングマスクとして用いて、層間絶縁膜ＩＬをエッチング（例えば異方性ドライエッチング）することにより、層間絶縁膜ＩＬにコンタクト溝ＣＴを形成する。その後、不要になったレジストパターンＲＰ３を除去し、図２５には、この段階が示されている。
【０１１９】
次に、図２６に示されるように、例えば異方性ドライエッチングにより、コンタクト溝ＣＴの底部の半導体基板ＳＳを掘りこむことにより、コンタクト溝ＣＴを半導体基板ＳＳ内に延長する。これにより、コンタクト溝ＣＴは、層間絶縁膜ＩＬを貫通して、ｐ型ボディ領域ＰＢの厚みの途中まで達した状態になる。コンタクト溝ＣＴの底面の深さは、ｎ＋型エミッタ領域ＮＥの底面の深さよりも深く、かつ、ｐ型ボディ領域ＰＢの底面の深さよりも浅い。コンタクト溝ＣＴの底面では、ｐ型ボディ領域ＰＢが露出され、コンタクト溝ＣＴの側面では、ｐ型ボディ領域ＰＢおよびｎ＋型エミッタ領域ＮＥが露出される。
【０１２０】
次に、図２７に示されるように、例えばコンタクト溝ＣＴを通してコンタクト溝ＣＴの底部で露出する半導体基板ＳＳにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。同様に、例えばコンタクト溝ＣＴを通してコンタクト溝ＣＴの底部で露出する半導体基板ＳＳにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。ｐ＋型ボディコンタクト領域ＰＢＣは、ｐ型ボディ領域ＰＢにおいて、コンタクト溝ＣＴの底面に隣接する領域に形成される。ｐ＋型ラッチアップ防止領域ＰＬＰは、ｐ型ボディ領域ＰＢとｎ型ホールバリア領域ＨＢとの両領域にわたって形成され、ｐ＋型ボディコンタクト領域ＰＢＣに隣接するとともに、ｎ型ホールバリア領域ＨＢに到達している。
【０１２１】
次に、図２８に示されるように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。
【０１２２】
まず、コンタクト溝ＣＴの内面（底面および側面）上を含む層間絶縁膜ＩＬ上に、バリアメタル膜としてＴｉＷ（チタンタングステン）膜を、例えばスパッタリングにより形成する。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。不要であれば、ＴｉＷ膜の形成とその後のシリサイドアニールは省略することもできる。
【０１２３】
次に、シリサイドアニール（シリサイド化用の熱処理）を窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。このアルミニウム系金属膜は、アルミニウム（Ａｌ）を主成分としており、例えば、数原子％程度シリコン（Ｓｉ）が添加され、残りはアルミニウム（Ａｌ）からなる。
【０１２４】
次に、このアルミニウム系金属膜上に、フォトリソグラフィ技術を用いてレジストパターン（図示省略）を形成する。それから、このレジストパターンをエッチングマスクとして用いて、アルミニウム系金属膜およびバリアメタル膜をエッチング（例えばドライエッチング）してパターニングすることにより、エミッタ電極ＥＥ、上記ゲート電極ＧＥおよび上記ゲート配線ＧＬを形成する。エミッタ電極ＥＥ、ゲート電極ＧＥおよびゲート配線ＧＬは、いずれも、パターニングされたアルミニウム系金属膜およびバリアメタル膜の積層膜からなる。なお、上記ゲート配線ＧＬと上記ゲート電極ＧＥとは、一体的に形成される。その後、不要になったレジストパターンを除去する。
【０１２５】
次に、図２８に示されるように、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥ、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように、パッシベーション膜として絶縁膜ＰＡを形成する。
【０１２６】
次に、フォトリソグラフィ技術を用いて、絶縁膜ＰＡ上にレジストパターン（図示省略）を形成してから、このレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（例えばドライエッチング）することにより、絶縁膜ＰＡに上記エミッタ用開口部ＯＰＥと上記ゲート用開口部ＯＰＧとを形成する。エミッタ用開口部ＯＰＥおよびゲート用開口部ＯＰＧは、絶縁膜ＰＡを貫通し、エミッタ用開口部ＯＰＥから露出するエミッタ電極ＥＥにより、上記エミッタ用パッドＰＤＥが形成され、ゲート用開口部ＯＰＧから露出するゲート電極ＧＥにより、上記ゲート用パッドＰＤＧが形成される。その後、不要になったレジストパターンを除去する。
【０１２７】
次に、図２９に示されるように、半導体基板ＳＳの裏面Ｓｂに対して、裏面研削処理を施すことによって、半導体基板ＳＳの厚さを、必要に応じて薄くする。
【０１２８】
次に、半導体基板ＳＳの裏面Ｓｂ側に、例えばイオン注入によりｎ型不純物（例えばリン（Ｐ））を導入することによって、図２９に示されるように、ｎ型フィールドストップ層ＮＳを形成する。それから、半導体基板ＳＳの裏面Ｓｂ側に、例えばイオン注入によりｐ型不純物（例えばホウ素（Ｂ））を導入することにより、ｐ＋型コレクタ層ＰＣを形成する。イオン注入後には、必要に応じて、不純物活性化のために、半導体基板ＳＳの裏面Ｓｂに対して、レーザアニールなどを実施することもできる。
【０１２９】
次に、図２９に示されるように、半導体基板ＳＳの裏面Ｓｂ上に、裏面電極ＢＥを、例えばスパッタリング法により形成する。裏面電極ＢＥを形成すると、ｐ＋型コレクタ層ＰＣが裏面電極ＢＥに隣接して電気的に接続される。ｎ型フィールドストップ層ＮＳと裏面電極ＢＥとの間には、ｐ＋型コレクタ層ＰＣが介在する。
【０１３０】
その後、ダイシングなどにより、半導体基板ＳＳを個々のチップ領域に分割（切断）することで、上記半導体装置（半導体チップ）ＣＰが取得される。このようにして、本実施の形態の半導体装置ＣＰが製造される。取得された半導体装置ＣＰは、必要に応じてパッケージ化される。
【０１３１】
＜ＩＧＢＴの構成および動作について＞
図３０は、アクティブサブセル領域ＬＣａ１に形成されているＩＧＢＴの等価回路図である。ここでは、アクティブサブセル領域ＬＣａ１に形成されているＩＧＢＴについて説明するが、アクティブサブセル領域ＬＣａ２に形成されているＩＧＢＴについても、同様である。
【０１３２】
半導体基板ＳＳに形成されたＩＧＢＴの回路構成について、図３０および上記図６を参照しながら説明する。なお、図３０中の符号Ｅはエミッタ電極であり、上記図６のアクティブサブセル領域ＬＣａ１に形成された接続電極ＶＥあるいはその接続電極ＶＥに電気的に接続されたエミッタ電極ＥＥが、エミッタ電極Ｅに対応している。また、図３０中の符号Ｃはコレクタ電極であり、上記裏面電極ＢＥがコレクタ電極Ｃに対応している。また、図３０中の符号Ｇは、ゲート用の電極であり、上記ゲート配線ＧＬあるいはそのゲート配線ＧＬに電気的に接続された上記ゲート電極ＧＥが、ゲート用の電極Ｇに対応している。
【０１３３】
アクティブサブセル領域ＬＣａ１に形成されているＩＧＢＴは、図３０に示されるように、ｐｎｐバイポーラトランジスタＢＰ１と、ｎｐｎバイポーラトランジスタＢＰ２と、電界効果トランジスタＦＥとを有している。ここで、ｐｎｐバイポーラトランジスタＢＰ１と電界効果トランジスタＦＥとにより、ＩＧＢＴが構成されており、ｎｐｎバイポーラトランジスタＢＰ２は、デバイス構造上寄生的に形成される寄生トランジスタである。
【０１３４】
ｐｎｐバイポーラトランジスタＢＰ１は、ｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ型半導体領域（ｐ型エミッタ領域）と、ｎ型ホールバリア領域ＨＢとｎ−型ドリフト領域ＮＤとｎ型フィールドストップ層ＮＳとからなるｎ型半導体領域（ｎ型ベース領域）と、ｐ＋型コレクタ層ＰＣからなるｐ型半導体領域（ｐ型コレクタ領域）とにより構成されている。
【０１３５】
また、寄生的な構成要素であるｎｐｎバイポーラトランジスタＢＰ２は、ｎ＋型エミッタ領域ＮＥからなるｎ型半導体領域（ｎ型エミッタ領域）と、ｐ型ボディ領域ＰＢとｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ型半導体領域（ｐ型ベース領域）と、ｎ型ホールバリア領域ＨＢとｎ−型ドリフト領域ＮＤとｎ型フィールドストップ層ＮＳとからなるｎ型半導体領域（ｎ型コレクタ領域）とにより構成されている。
【０１３６】
また、電界効果トランジスタＦＥは、ソース領域となるｎ＋型エミッタ領域ＮＥと、ドレイン領域となるｎ型ホールバリア領域ＨＢと、溝Ｔ１の側面に形成されたゲート絶縁膜(絶縁膜ＧＩ)と、溝Ｔ１内にゲート絶縁膜（絶縁膜ＧＩ）を介して埋め込まれたトレンチゲート電極ＴＧ１とにより構成されている。電界効果トランジスタＦＥのゲート電極は、トレンチゲート電極ＴＧ１により構成される。ｎ＋型エミッタ領域ＮＥとｎ型ホールバリア領域ＨＢとの間に位置し、かつゲート絶縁膜（絶縁膜ＧＩ）を介してトレンチゲート電極ＴＧ１に対向する部分のｐ型ボディ領域ＰＢが、電界効果トランジスタＦＥのチャネル形成領域となる。このため、ｐ型ボディ領域ＰＢは、チャネル形成用のｐ型半導体領域（チャネル形成領域）とみなすことができる。
【０１３７】
次に、ｐｎｐバイポーラトランジスタＢＰ１、ｎｐｎバイポーラトランジスタＢＰ２および電界効果トランジスタＦＥの接続関係について説明する。
【０１３８】
エミッタ電極Ｅとコレクタ電極Ｃとの間に、ｐｎｐバイポーラトランジスタＢＰ１が接続されている。そして、ｐｎｐバイポーラトランジスタＢＰ１のｎ型ベースが、電界効果トランジスタＦＥのドレイン領域に接続され、電界効果トランジスタＦＥのソース領域が、エミッタ電極Ｅに接続されている。このとき、寄生的に形成されるｎｐｎバイポーラトランジスタＢＰ２のｎ型コレクタが、ｐｎｐバイポーラトランジスタＢＰ１のｎ型ベースに接続され、ｎｐｎバイポーラトランジスタＢＰ２のｎ型エミッタが、エミッタ電極Ｅに接続され、ｎｐｎバイポーラトランジスタＢＰ２のｐ型ベースが、エミッタ電極Ｅに接続されている。
【０１３９】
次に、ＩＧＢＴの動作について、図３０を参照しながら説明する。
【０１４０】
エミッタ電極Ｅよりも高電位をコレクタ電極Ｃに印加した状態で、ゲート用の電極Ｇを介して電界効果トランジスタＦＥのゲート電極にしきい値電圧以上のゲート電圧を印加する。すると、電界効果トランジスタＦＥがオンして、ｐｎｐバイポーラトランジスタＢＰ１のベース電流が流れる。その結果、ｐｎｐバイポーラトランジスタＢＰ１が接続されているコレクタ電極Ｃとエミッタ電極Ｅとの間に電流が流れる。すなわち、ｐｎｐバイポーラトランジスタＢＰ１がオン（導通）する。このようにして、ＩＧＢＴがオン（導通）する。続いて、電界効果トランジスタＦＥのゲート電極にしきい値電圧以下のゲート電圧を印加する。すると、電界効果トランジスタＦＥがオフして、ｐｎｐバイポーラトランジスタＢＰ１のベース電流が流れなくなる。このため、ベース電流に基づいてコレクタ電極Ｃとエミッタ電極Ｅとの間に流れている電流が流れなくなる。すなわち、ｐｎｐバイポーラトランジスタＢＰ１がオフする結果、ＩＧＢＴがオフする。このようにＩＧＢＴでは、電界効果トランジスタＦＥのオン／オフを制御することによって、ｐｎｐバイポーラトランジスタＢＰ１のベース電流の通電および遮断を制御している。このｐｎｐバイポーラトランジスタＢＰ１のベース電流の通電および遮断によって、結果的に、ｐｎｐバイポーラトランジスタＢＰ１のコレクタ電流の通電および遮断が制御され、ＩＧＢＴのオン／オフが制御されることになる。従って、ＩＧＢＴは、電界効果トランジスタＦＥの高速スイッチング特性や電圧駆動特性と、ｐｎｐバイポーラトランジスタＢＰ１の低オン電圧特性を兼ね備える半導体素子である。
【０１４１】
次に、デバイス構造での動作について図６を参照しながら説明する。
【０１４２】
エミッタ電極ＥＥよりも高電位を裏面電極ＢＥに印加した状態で、ゲート電極ＧＥおよびゲート配線ＧＬを介してトレンチゲート電極ＴＧ１にしきい値電圧以上のゲート電圧を印加する。すると、絶縁膜ＧＩを介してトレンチゲート電極ＴＧ１に対向しているｐ型ボディ領域ＰＢに、ｎ型半導体層からなる反転層（チャネル）が形成される。従って、ｎ＋型エミッタ領域ＮＥとｎ型ホールバリア領域ＨＢとは反転層で電気的に接続されることとなり、ｎ＋型エミッタ領域ＮＥから反転層を介してｎ型ベース領域（ｎ型ホールバリア領域ＨＢ、ｎ−型ドリフト領域ＮＤおよびｎ型フィールドストップ層ＮＳ）に電子が流れる。一方、ｎ型ベース領域（ＨＢ，ＮＤ，ＮＳ）とｐ＋型コレクタ層ＰＣとの間が順バイアスされるので、ｐ＋型コレクタ層ＰＣからｎ型ベース領域に正孔（ホール）が注入される。このため、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）には正孔が蓄積される。この蓄積された正孔による正電荷によって電子が引き寄せられる結果、ｎ型ベース領域（ＨＢ，ＮＤ，ＮＳ）に多量の電子が流入する。これにより、ｎ型ベース領域（ＨＢ，ＮＤ，ＮＳ）の抵抗が低下する。この現象がいわゆる伝導度変調であり、この伝導度変調によりＩＧＢＴのオン電圧（オン状態でのエミッタ電極Ｅとコレクタ電極Ｃとの間の電位差）が低くなる。そして、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）に流入した正孔は、ｐ型半導体領域（ｐ型ボディ領域ＰＢ、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｐ＋型ボディコンタクト領域ＰＢＣ）を介してエミッタ電極ＥＥに流出する。このようにして、裏面電極ＢＥからエミッタ電極ＥＥに電流が流れることによりＩＧＢＴがターンオンする。このとき、ｐ＋型コレクタ層ＰＣからｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）に注入された正孔は、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）に存在する電子と再結合することが考えられる。しかしながら、シリコンを主体とする半導体材料では、化合物半導体を主体とする半導体材料に比べて、電子と正孔の再結合が起こりにくい性質がある。従って、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）に注入された正孔の大部分は、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）にある電子と再結合せず蓄積される。その結果、ｎ型ベース領域（ＮＳ，ＮＤ，ＨＢ）に正孔が蓄積され、この蓄積された正孔に引き寄せられるように、ｎ＋型エミッタ領域ＮＥから流入した電子がｎ型ベース領域（ＨＢ，ＮＤ，ＮＳ）に蓄積されて伝導度変調が生じるのである。以上のことから、ＩＧＢＴでは伝導度変調によりオン電圧が低くなる特徴がある。
【０１４３】
このようなＩＧＢＴが形成されたアクティブサブセル領域ＬＣａ１およびアクティブサブセル領域ＬＣａ２からなるアクティブセル領域ＬＣａが、半導体基板ＳＳの上記セル形成領域ＣＲに複数形成されて規則的に配置（配列）されており、エミッタ電極ＥＥと裏面電極ＢＥとの間に、複数の単位ＩＧＢＴが並列に接続された状態になっている。ここで、各アクティブセル領域ＬＣａのアクティブサブセル領域ＬＣａ１およびアクティブサブセル領域ＬＣａ２にそれぞれに形成されたＩＧＢＴを、単位ＩＧＢＴと称している。複数の単位ＩＧＢＴのゲート電極（トレンチゲート電極ＴＧ１）は、ゲート配線ＧＬを介して互いに電気的に接続され、ゲート配線ＧＬを通じて共通のゲート用パッドＰＤＧ（ゲート電極ＧＥ）に電気的に接続されている。並列に接続された複数の単位ＩＧＢＴにより、１つのパワートランジスタ（パワーＩＧＢＴ）が、エミッタ電極ＥＥと裏面電極ＢＥとの間に、従ってエミッタ用パッドＰＤＥと裏面電極ＢＥとの間に、形成されることになる。
【０１４４】
＜検討例について＞
上述のように、ＩＧＢＴのオン状態では、ｎ型ベース領域に正孔が蓄積される。ＩＧＢＴをオン状態からオフ状態に切り替えるには、トレンチゲート電極ＴＧ１，ＴＧ２の電圧をしきい値以下の電圧にする。しかしながら、トレンチゲート電極ＴＧ１，ＴＧ２の電圧をしきい値以下の電圧にしても、ＩＧＢＴが直ぐにターンオフするのではなく、ｎ型ベース領域に蓄積された正孔がＩＧＢＴの外部に流出する時間だけ、ターンオフが遅れる。なお、ＩＧＢＴにおいて、ゲート電極（ここではトレンチゲート電極ＴＧ１）にオフ電圧を印加した後、すぐには電流が遮断されずに、ＩＧＢＴが完全にターンオフするまで一定の時間がかかることを、ターンオフ損失と称する。このため、トレンチゲート電極ＴＧ１の電圧をしきい値以下の電圧にするオフ動作を行った時に、ＩＧＢＴを速やかにターンオフして電流が速やかに流れなくなるようにするためには、オフ動作時に、ｎ型ベース領域に蓄積されている正孔がＩＧＢＴの外部に速やかに排出されるようにすることが望ましい。
【０１４５】
ここで、図３１は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、上記図６に相当する断面が示されている。但し、図３１には、ＩＧＢＴのオン状態で正孔（ホール）ＨＬが蓄積された状態が示されている。
【０１４６】
図３１の第１検討例の半導体装置では、埋込絶縁膜ＵＺに相当するものは形成されていない。このため、インアクティブセル領域ＬＣｉの半導体基板ＳＳの表面は、アクティブセル領域ＬＣａの半導体基板ＳＳの表面とほぼ同じ高さにある。図３１の第１検討例の半導体装置では、インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上層部にｐ型ボディ領域ＰＢ１０１が形成され、そのｐ型ボディ領域ＰＢ１０１の下にｐ型フローティング領域ＰＦ１０１が形成されている。ｐ型ボディ領域ＰＢ１０１は、ｐ型ボディ領域ＰＢと同工程で形成されている。ｐ型フローティング領域ＰＦ１０１の下には、ｎ−型ドリフト領域ＮＤが存在している。ｐ型フローティング領域ＰＦ１０１の底面の深さは、溝Ｔ１，Ｔ２，Ｔ３の底面よりも深く、溝Ｔ２，Ｔ３の底面をｐ型フローティング領域ＰＦ１０１が覆うような構造となっている。これにより、溝Ｔ２，Ｔ３の底面と低不純物濃度のｎ−型ドリフト領域ＮＤとの間に、ｐ型フローティング領域ＰＦ１０１が介在することになるため、ＩＧＢＴをターンオフしたときのトレンチゲート電極ＴＧ２，ＴＧ３の近傍での電界集中を抑制または防止することができ、半導体装置の耐圧を向上させることができる。
【０１４７】
しかしながら、図３１の第１検討例の半導体装置は、オン時に蓄積されていた正孔をオフ時に速やかに排出する点で、不利な構造であり、これについて更に説明する。
【０１４８】
図３１に示されるように、第１検討例の半導体装置において、ＩＧＢＴのオン状態では正孔ＨＬが蓄積される。正孔ＨＬの主な蓄積箇所としては、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤと、ｐ型フローティング領域ＰＦ１０１の下のｎ−型ドリフト領域ＮＤと、ｐ型フローティング領域ＰＦ１０１中とｐ型ボディ領域ＰＢ１０１中とがある。
【０１４９】
このうち、ｐ型フローティング領域ＰＦ１０１やｐ型ボディ領域ＰＢ１０１中に蓄積された正孔ＨＬ、特に、ｐ型フローティング領域ＰＦ１０１中のある程度浅い位置に蓄積された正孔ＨＬやｐ型ボディ領域ＰＢ１０１中に蓄積された正孔ＨＬは、ＩＧＢＴをオン状態からオフ状態に切り替えても、エミッタ電極ＥＥに排出されにくい。なぜなら、ｐ型フローティング領域ＰＦ１０１中のある程度浅い位置に蓄積された正孔ＨＬやｐ型ボディ領域ＰＢ１０１中に蓄積された正孔ＨＬをエミッタ電極ＥＥ（接続電極ＶＥ）に排出するためには、その正孔ＨＬはトレンチゲート電極ＴＧ２（溝Ｔ２）またはトレンチゲート電極ＴＧ３（溝Ｔ３）を越える必要があるからである。すなわち、図３１に示される第１検討例の半導体装置においては、インアクティブセル領域ＬＣｉの半導体基板ＳＳの上部に蓄積された正孔ＨＬは、オフ動作時にトレンチゲート電極ＴＧ２（溝Ｔ２）またはトレンチゲート電極ＴＧ３（溝Ｔ３）を越えてエミッタ電極ＥＥ（接続電極ＶＥ）に排出されるのに、ある程度時間を要してしまう。正孔ＨＬの排出に要する時間は、スイッチングロス（ターンオフ損失）につながるため、オン状態からオフ状態に切り替えた際に正孔が排出されにくい箇所には、オン時にできるだけ正孔ＨＬが蓄積されないようにしておくことが望ましい。
【０１５０】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、ＩＧＢＴを備える半導体装置である。本実施の形態の半導体装置は、表面Ｓａ（第１主面）および表面Ｓａとは反対側の裏面Ｓｂ（第２主面）を有する半導体基板ＳＳと、半導体基板ＳＳ内において、裏面Ｓｂ側に形成されたｐ＋型コレクタ層ＰＣ（コレクタ領域）と、半導体基板ＳＳの裏面ＳＢ上に形成され、ｐ＋型コレクタ層ＰＣと電気的に接続された裏面電極ＢＥ（コレクタ電極）と、を有している。本実施の形態の半導体装置は、更に、半導体基板ＳＳ内において、ｐ＋型コレクタ層ＰＣ上に形成されたｎ−型ドリフト領域ＮＤと、半導体基板ＳＳの表面Ｓａ側に形成され、かつ、平面視においてＸ方向（第１方向）に互いに離間して配置された第１ＩＧＢＴセル領域および第２ＩＧＢＴセル領域と、を有している。例えば、図６の右側（Ｘ方向の右側）のアクティブセル領域ＬＣａが、第１ＩＧＢＴセル領域に対応し、図６の左側（Ｘ方向の左側）のアクティブセル領域ＬＣａが、第２ＩＧＢＴセル領域に対応している。本実施の形態の半導体装置は、更に、半導体基板ＳＳの表面Ｓａ側に形成され、かつ、平面視において第１ＩＧＢＴセル領域と第２ＩＧＢＴセル領域との間に配置された、埋込絶縁膜ＵＺと、第１ＩＧＢＴセル領域、第２ＩＧＢＴセル領域および埋込絶縁膜ＵＺ上に形成された層間絶縁膜ＩＬと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥと、を有している。
【０１５１】
ここで、第１ＩＧＢＴセル領域（例えば図６の右側のアクティブセル領域ＬＣａ）の構成を具体的に示すと、次のようになっている。第１ＩＧＢＴセル領域は、半導体基板ＳＳの表面側に形成され、かつ、平面視において、Ｘ方向と交差するＹ方向（第２方向）に延在する溝Ｔ１（第１溝）と、半導体基板ＳＳの表面側に形成され、溝Ｔ１を挟んで両側に配置され、かつ、平面視においてＹ方向に延在する溝Ｔ２（第２溝）および溝Ｔ３（第３溝）と、を含んでいる。第１ＩＧＢＴセル領域は、更に、溝Ｔ１（第１溝）内に絶縁膜ＧＩ（第１絶縁膜）を介して形成されたトレンチゲート電極ＴＧ１（第１トレンチゲート電極）を含んでいる。第１ＩＧＢＴセル領域は、更に、溝Ｔ２（第２溝）内に絶縁膜ＧＩ（第２絶縁膜）を介して形成されたトレンチゲート電極ＴＧ２（第１トレンチ電極）と、溝Ｔ３（第３溝）内に絶縁膜ＧＩ（第３絶縁膜）を介して形成されたトレンチゲート電極ＴＧ３（第２トレンチ電極）とを含んでいる。
【０１５２】
また、第２ＩＧＢＴセル領域（例えば図６の左側のアクティブセル領域ＬＣａ）の構成を具体的に示すと、次のようになっている。第２ＩＧＢＴセル領域は、半導体基板ＳＳの表面側に形成され、かつ、平面視において、Ｙ方向に延在する溝Ｔ１（第４溝）と、半導体基板ＳＳの表面側に形成され、溝Ｔ１を挟んで両側に配置され、かつ、平面視においてＹ方向に延在する溝Ｔ２（第５溝）および溝Ｔ３（第６溝）と、を含んでいる。第２ＩＧＢＴセル領域は、更に、溝Ｔ１（第４溝）内に絶縁膜ＧＩ（第４絶縁膜）を介して形成されたトレンチゲート電極ＴＧ１（第２トレンチゲート電極）を含んでいる。第２ＩＧＢＴセル領域は、更に、溝Ｔ２（第５溝）内に絶縁膜ＧＩ（第５絶縁膜）を介して形成されたトレンチゲート電極ＴＧ２（第３トレンチ電極）と、溝Ｔ３（第６溝）内に絶縁膜ＧＩ（第６絶縁膜）を介して形成されたトレンチゲート電極ＴＧ３（第４トレンチ電極）とを含んでいる。第１ＩＧＢＴセル領域のトレンチゲート電極ＴＧ２，ＴＧ３（第１および第２トレンチ電極）および第２ＩＧＢＴセル領域のトレンチゲート電極ＴＧ２，ＴＧ３（第３および第４トレンチ電極）は、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥと電気的に接続されている。第１ＩＧＢＴセル領域のトレンチゲート電極ＴＧ１（第１トレンチゲート電極）および第２ＩＧＢＴセル領域のトレンチゲート電極ＴＧ１（第２トレンチゲート電極）は、層間絶縁膜ＩＬ上に形成されたゲート電極ＧＥと電気的に接続されている。
【０１５３】
本実施の形態の半導体装置の主要な特徴のうちの一つは、第１ＩＧＢＴセル領域と第２ＩＧＢＴセル領域との間に、すなわちＸ方向に隣り合うアクティブセル領域ＬＣａの間に、埋込絶縁膜ＵＺを設けたことである。
【０１５４】
より特定的には、埋込絶縁膜ＵＺは、第１ＩＧＢＴセル領域（例えば図６の右側のアクティブセル領域ＬＣａ）の溝Ｔ２（第２溝）とＸ方向に隣接し、かつ、第２ＩＧＢＴセル領域（例えば図６の左側のアクティブセル領域ＬＣａ）の溝Ｔ３（第６溝）とＸ方向に隣接している。埋込絶縁膜ＵＺと第１ＩＧＢＴセル領域（例えば図６の右側のアクティブセル領域ＬＣａ）のトレンチゲート電極ＴＧ２（第２トレンチ電極）との間、および、埋込絶縁膜ＵＺと第２ＩＧＢＴセル領域（例えば図６の左側のアクティブセル領域ＬＣａ）のトレンチゲート電極ＴＧ３（第４トレンチ電極）との間には、半導体基板ＳＳから構成される基板領域は介在していない。
【０１５５】
なお、埋込絶縁膜ＵＺは、半導体基板ＳＳに埋め込まれたものであるため、次のような特徴を有している。すなわち、埋込絶縁膜ＵＺの上面は、ほぼ平坦である。また、埋込絶縁膜ＵＺの上面は、アクティブセル領域ＬＣａの半導体基板ＳＳの上面とほぼ同じ高さ位置にある。このため、第１ＩＧＢＴセル領域における半導体基板ＳＳの表面（Ｓａ）と、第２ＩＧＢＴセル領域における半導体基板ＳＳの表面（Ｓａ）と、埋込絶縁膜ＵＺの上面とは、同じ高さである。また、埋込絶縁膜ＵＺ上に層間絶縁膜ＩＬが形成され、その層間絶縁膜ＩＬ上にエミッタ電極ＥＥが形成されているが、埋込絶縁膜ＵＺの上方において、層間絶縁膜ＩＬの上面は平坦である。また、埋込絶縁膜ＵＺの上方において、エミッタ電極ＥＥの下面は平坦である。また、埋込絶縁膜ＵＺの上方に位置する部分のエミッタ電極ＥＥと、埋込絶縁膜ＵＺの下に位置する部分の半導体基板ＳＳとの間には、埋込絶縁膜ＵＺと層間絶縁膜ＩＬとが介在している。
【０１５６】
本実施の形態では、第１ＩＧＢＴセル領域と第２ＩＧＢＴセル領域との間に、すなわち隣り合うアクティブセル領域ＬＣａの間に、埋込絶縁膜ＵＺを設けたことで、ターンオフ損失を改善することができる。これについて、図３２を参照して説明する。図３２は、本実施の形態の半導体装置の要部断面図であり、上記図６と同じ断面が示されているが、図３２には、ＩＧＢＴのオン状態で正孔ＨＬが蓄積された状態が示されている。
【０１５７】
図３２に示されるように、本実施の形態の半導体装置において、ＩＧＢＴのオン状態では正孔ＨＬが蓄積される。正孔ＨＬの主な蓄積箇所としては、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤと、ｐ型半導体領域ＰＦの下のｎ−型ドリフト領域ＮＤと、ｐ型半導体領域（ｐ型フローティング領域）ＰＦ中とがある。このうち、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤに蓄積された正孔ＨＬは、ＩＧＢＴをオン状態からオフ状態に切り替えると、ｎ型ホールバリア領域ＨＢおよびｐ型半導体領域（ＰＢ，ＰＬＰ，ＰＢＣ）を経由して、エミッタ電極ＥＥに排出されやすい。また、ｐ型半導体領域ＰＦの下のｎ−型ドリフト領域ＮＤに蓄積された正孔ＨＬも、ＩＧＢＴをオン状態からオフ状態に切り替えると、ｎ−型ドリフト領域ＮＤ、ｎ型ホールバリア領域ＨＢおよびｐ型半導体領域（ＰＢ，ＰＬＰ，ＰＢＣ）を経由して、エミッタ電極ＥＥ（接続電極ＶＥ）に排出されやすい。また、ｐ型半導体領域ＰＦ中に蓄積された正孔ＨＬも、エミッタ電極ＥＥに排出されるのに、トレンチゲート電極ＴＧ２，ＴＧ３（溝Ｔ２，Ｔ３）を越えずに済むため、エミッタ電極ＥＥ（接続電極ＶＥ）に排出されやすい。すなわち、隣り合うアクティブセル領域ＬＣａ（ＩＧＢＴセル領域）の間に埋込絶縁膜ＵＺを設けたことにより、インアクティブセル領域ＬＣｉの半導体基板ＳＳに蓄積された正孔ＨＬを排出するのに、その正孔ＨＬはトレンチゲート電極ＴＧ２，ＴＧ３（溝Ｔ，Ｔ３）を超えずに済むため、オフ時の正孔ＨＬの排出に要する時間を短くすることができる。このため、本実施の形態の半導体装置は、第１検討例の半導体装置に比べて、オン時に蓄積された正孔ＨＬをオフ時にエミッタ電極ＥＥに排出するのに要する時間を短くすることができる。
【０１５８】
すなわち、第１検討例の半導体装置の場合は、ＩＧＢＴのオン動作時に、隣り合うアクティブセル領域ＬＣａの間（すなわちインアクティブセル領域ＬＣｉ）の半導体基板ＳＳの上部にも正孔ＨＬが蓄積されてしまい、その正孔ＨＬは、オフ動作時にエミッタ電極ＥＥに排出されにくいため、ＩＧＢＴのターンオフ損失が大きくなってしまう。
【０１５９】
それに対して、本実施の形態の場合は、隣り合うアクティブセル領域ＬＣａの間（すなわちインアクティブセル領域ＬＣｉ）に埋込絶縁膜ＵＺを設けることで、埋込絶縁膜ＵＺが存在する箇所には、ＩＧＢＴのオン動作時に正孔ＨＬが蓄積されずに済む。埋込絶縁膜ＵＺが形成されている領域は、もしそこが半導体基板ＳＳで構成されていてオン時に正孔が蓄積されてしまうと、オフ時にその正孔を排出しにくい領域である。このため、オン状態からオフ状態に切り替えた際に正孔が排出されにくい箇所には、埋込絶縁膜ＵＺを予め設けておくことで、オン時の正孔の蓄積を防ぎ、それによって、オン時に蓄積された正孔ＨＬをオフ時にエミッタ電極ＥＥ（接続電極ＶＥ）に排出するのに要する時間を短くすることができる。すなわち、オフ動作を行ってからＩＧＢＴがターンオフして電流が流れなくなるまでの時間（ターンオフ損失）を、より短く（小さく）することができる。ＩＧＢＴのターンオフ損失を小さくすることは、ＩＧＢＴのスイッチング速度を向上させることにつながる。従って、半導体装置の性能を向上させることができる。
【０１６０】
このように、本実施の形態では、埋込絶縁膜ＵＺを設けることで、ＩＧＢＴのターンオフ損失を小さくすることができるが、更に、以下のような効果も得られ、それについて、第２検討例を参照して説明する。
【０１６１】
図３３は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、上記図３１や図３２に相当する断面が示されている。図３３においても、ＩＧＢＴのオン状態で正孔ＨＬが蓄積された状態が示されている。
【０１６２】
図３３の第２検討例の半導体装置では、インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳに溝ＴＲ２０１を設け、その溝ＴＲ２０１の底面および側面上にも、層間絶縁膜ＩＬ２０１を延在させている。すなわち、図３３の第２検討例の半導体装置では、埋込絶縁膜ＵＺは形成されておらず、層間絶縁膜ＩＬ２０１が、溝ＴＲ２０１の底面および側面上と、アクティブセル領域ＬＣａの半導体基板ＳＳの表面上とに形成されている。エミッタ電極ＥＥ２０１は、層間絶縁膜ＩＬ２０１上に形成されている。半導体基板ＳＳにおいて、溝ＴＲ２０１の底面に隣接する位置に、ｐ型フローティング領域ＰＦ２０１が形成されている。
【０１６３】
図３３に示されるように、第２検討例の半導体装置において、ＩＧＢＴのオン状態では正孔ＨＬが蓄積される。正孔ＨＬの主な蓄積箇所としては、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤと、ｐ型フローティング領域ＰＦ２０１の下のｎ−型ドリフト領域ＮＤと、ｐ型フローティング領域ＰＦ２０１中とがある。
【０１６４】
第２検討例の半導体装置においては、ｐ型フローティング領域ＰＦ２０１中に蓄積された正孔ＨＬは、エミッタ電極ＥＥ２０１に排出されるのに、トレンチゲート電極ＴＧ２，ＴＧ３を越えずに済むため、第１検討例の半導体装置に比べると、オン時に蓄積された正孔ＨＬをオフ時にエミッタ電極ＥＥ２０１に排出するのに要する時間が短くて済む。
【０１６５】
しかしながら、図３３に示される第２検討例の半導体装置の場合は、次のような課題が生じてしまう。
【０１６６】
すなわち、図３３に示される第２検討例の半導体装置においては、溝ＴＲ２０１の底面および側面上に層間絶縁膜ＩＬ２０１が形成されており、その層間絶縁膜ＩＬ２０１上にエミッタ電極ＥＥ２０１が形成されている。このため、エミッタ電極ＥＥ２０１が層間絶縁膜ＩＬ２０１を介して溝ＴＲ２０１に埋め込まれた状態になっており、エミッタ電極ＥＥ２０１の下面は、平坦ではなく、溝ＴＲ２０１に埋め込まれた部分のエミッタ電極ＥＥ２０１（ＥＥ２０１ａ）は、下方に突出した状態に（すなわち下に凸の形状）になっている。ここで、溝ＴＲ２０１に埋め込まれた部分のエミッタ電極ＥＥ２０１を、符号ＥＥ２０１ａを付して、エミッタ電極部ＥＥ２０１ａと称することとする。エミッタ電極部ＥＥ２０１ａは、インアクティブセル領域ＬＣｉに存在し、層間絶縁膜ＩＬ２０１を介して半導体基板ＳＳ（ｐ型フローティング領域ＰＦ２０１）に対向している。エミッタ電極部ＥＥ２０１ａと、ｐ型フローティング領域ＰＦ２０１との間の間隔（距離）は、層間絶縁膜ＩＬ２０１の厚みとほぼ一致している。
【０１６７】
第２検討例の半導体装置の場合は、エミッタ電極部ＥＥ２０１ａと、その下の基板領域（ｐ型フローティング領域ＰＦ２０１）との間の距離がある程度近いため、エミッタ電極部ＥＥ２０１ａの下方の基板領域が、エミッタ電極ＥＥ２０１に印加される電位の影響を受けてしまう。ＩＧＢＴのオン時には、コレクタ電極（裏面電極ＢＥ）に高電圧が、エミッタ電極ＥＥ２０１にはコレクタ電極（裏面電極ＢＥ）よりも低電圧（例えばグランド電位）が印加されるため、エミッタ電極ＥＥ部２０１ａとその下の基板領域（ｐ型フローティング領域ＰＦ２０１）との間の距離が近いと、半導体基板ＳＳにおいて正孔ＨＬがエミッタ電極部ＥＥ２０１ａ側に引き寄せられてしまう。このため、図３３にも示されるように、層間絶縁膜ＩＬ２０１を介してエミッタ電極部ＥＥ２０１ａに対向する部分の基板領域（ｐ型フローティング領域ＰＦ２０１）における正孔ＨＬの蓄積量が多くなってしまう。
【０１６８】
蓄積された正孔ＨＬをＩＧＢＴのオフ時にエミッタ電極ＥＥ２０１（接続電極ＶＥ）に排出する際には、アクティブセル領域ＬＣａから離れている領域に蓄積されている正孔ＨＬは、エミッタ電極ＥＥ２０１に排出するのに要する時間が長くなってしまう。すなわち、アクティブセル領域ＬＣａのｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤに蓄積されている正孔ＨＬは、コンタクト溝ＣＴに近いため、ＩＧＢＴのオフ時にエミッタ電極ＥＥ２０１（接続電極ＶＥ）に、排出されやすい。しかしながら、蓄積されている正孔ＨＬの位置がアクティブセル領域ＬＣａから遠くなると、その正孔ＨＬは、ＩＧＢＴのオフ時に、エミッタ電極ＥＥ２０１（接続電極ＶＥ）に排出されにくくなってしまう。このため、層間絶縁膜ＩＬ２０１を介してエミッタ電極部ＥＥ２０１ａに対向する部分の基板領域（ｐ型フローティング領域ＰＦ２０１）における正孔ＨＬの蓄積量が多くなることは、オン時に蓄積された正孔ＨＬをオフ時にエミッタ電極ＥＥ２０１（接続電極ＶＥ）に排出するのに要する時間が長くなることにつながる。
【０１６９】
このため、第２検討例の半導体装置の場合は、ＩＧＢＴのターンオフ損失を小さくするためには、層間絶縁膜ＩＬ２０１を介してエミッタ電極部ＥＥ２０１ａに対向する部分の基板領域（ｐ型フローティング領域ＰＦ２０１）における正孔ＨＬの蓄積量を少なくすることが必要になるが、そのためには、層間絶縁膜ＩＬ２０１の厚みを厚くしなければならない。層間絶縁膜ＩＬ２０１を厚くすれば、エミッタ電極部ＥＥ２０１ａの影響を抑えて、層間絶縁膜ＩＬ２０１を介してエミッタ電極部ＥＥ２０１ａに対向する部分の基板領域（ｐ型フローティング領域ＰＦ２０１）における正孔ＨＬの蓄積量を抑制することができる。
【０１７０】
しかしながら、第２検討例の半導体装置において、層間絶縁膜ＩＬ２０１を厚くしてしまうと、コンタクト溝ＣＴを的確に形成しにくくなる。例えば、層間絶縁膜ＩＬ２０１を厚くすると、コンタクト溝ＣＴのアスペクト比が大きくなるため、平面寸法の小さなコンタクト溝ＣＴを的確に形成しにくくなる。このため、層間絶縁膜ＩＬ２０１を厚くすると、それに伴い、コンタクト溝ＣＴの平面寸法を大きくことが求められるが、それは、ＩＧＢＴのセルサイズ（ここではアクティブセル領域ＬＣａのＸ方向の寸法）の増加を招き、半導体装置の平面寸法（面積）を増加させてしまう。
【０１７１】
かといって、第２検討例の半導体装置において、層間絶縁膜ＩＬ２０１を薄くしてしまうと、上述のように、層間絶縁膜ＩＬ２０１を介してエミッタ電極部ＥＥ２０１ａに対向する部分の基板領域（ｐ型フローティング領域ＰＦ２０１）における正孔ＨＬの蓄積量が多くなり、ＩＧＢＴのターンオフ損失が大きくなってしまう。
【０１７２】
それに対して、本実施の形態では、溝ＴＲに埋込絶縁膜ＵＺを埋め込んでおり、埋込絶縁膜ＵＺ上に層間絶縁膜ＩＬが形成されている。すなわち、インアクティブセル領域ＬＣｉに埋込絶縁膜ＵＺを設け、その埋込絶縁膜ＵＺ上に層間絶縁膜ＩＬが形成されている。つまり、本実施の形態では、インアクティブセル領域ＬＣｉにおいて、エミッタ電極ＥＥとその下方の基板領域（ｐ型半導体領域ＰＦ）との間には、層間絶縁膜ＩＬだけでなく、埋込絶縁膜ＵＺも介在している。このため、本実施の形態では、インアクティブセル領域ＬＣｉにおけるエミッタ電極ＥＥとその下方の基板領域（ｐ型半導体領域ＰＦ）との間の間隔（距離）は、層間絶縁膜ＩＬの厚みと埋込絶縁膜ＵＺの厚みとの合計にほぼ一致したものとなる。なお、基板領域とは、半導体基板ＳＳの一部により構成される領域に対応している。
【０１７３】
このため、図３３の第２検討例の半導体装置よりも、本実施の形態の半導体装置の方が、インアクティブセル領域ＬＣｉにおけるエミッタ電極（ＥＥ，ＥＥ２０１ａ）とその下方の基板領域（ＰＦ、ＰＦ２０１）との間の間隔（距離）を大きくすることができる。例えば、上記層間絶縁膜ＩＬ２０１の厚みと層間絶縁膜ＩＬの厚みとが同じである場合には、埋込絶縁膜ＵＺの厚みの分だけ、図３３の第２検討例の半導体装置よりも、本実施の形態の半導体装置の方が、インアクティブセル領域ＬＣｉにおけるエミッタ電極ＥＥとその下方の基板領域との間の間隔（距離）を大きくすることができる。
【０１７４】
従って、本実施の形態では、インアクティブセル領域ＬＣｉにおけるエミッタ電極ＥＥとその下方の基板領域との間の間隔（距離）を大きくすることができるため、インアクティブセル領域ＬＣｉの基板領域におけるエミッタ電極ＥＥの影響を抑えて、インアクティブセル領域ＬＣｉの基板領域における正孔ＨＬの蓄積量を抑制することができる。すなわち、図３３の第２検討例の半導体装置よりも、本実施の形態の半導体装置の方が、インアクティブセル領域ＬＣｉの基板領域における正孔ＨＬの蓄積量を抑制することができる。本実施の形態では、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤにおける正孔ＨＬの蓄積量は確保しながら、オフ時の排出に時間がかかるインアクティブセル領域ＬＣｉの基板領域における正孔ＨＬについては、その蓄積量を抑制することができる。
【０１７５】
これにより、上記図３３の第２検討例の半導体装置よりも本実施の形態の半導体装置の方が、オン時に蓄積された正孔ＨＬをオフ時にエミッタ電極ＥＥ（接続電極ＶＥ）に排出するのに要する時間を短くすることができる。すなわち、図３３の第２検討例の半導体装置よりも、図３２に示される本実施の形態の半導体装置の方が、オフ動作を行ってからＩＧＢＴがターンオフして電流が流れなくなるまでの時間（ターンオフ損失）を、より短く（小さく）することができる。従って、半導体装置の性能を、より向上させることができる。
【０１７６】
また、図３３の第２検討例の半導体装置と図３２の本実施の形態の半導体装置とは、両方ともにｎ型ホールバリア領域ＨＢを設けているため、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤに蓄積される正孔ＨＬの量はほぼ同じである。このため、図３２の本実施の形態の半導体装置は、図３３の第２検討例の半導体装置と同程度のＩＥ（Injection Enhancement）効果を得ることができるとともに、図３３の第２検討例の半導体装置よりも、ターンオフ損失を小さくすることができる。
【０１７７】
また、図３３の第２検討例の場合は、インアクティブセル領域ＬＣｉの基板領域における正孔ＨＬの蓄積量を抑制するためには、層間絶縁膜ＩＬ２０１の厚みを厚くする必要があるが、本実施の形態の場合は、埋込絶縁膜ＵＺを設けているので、層間絶縁膜ＩＬの厚みを厚くしなくともよい。このため、本実施の形態では、インアクティブセル領域ＬＣｉの基板領域における正孔ＨＬの蓄積量を抑制しながら、層間絶縁膜ＩＬの厚みを薄くすることが可能である。本実施の形態では、層間絶縁膜ＩＬの厚みを薄くすることができることで、平面寸法の小さなコンタクト溝ＣＴであっても、的確に形成することができるようになる。従って、ＩＧＢＴのセルサイズ（ここではアクティブセル領域ＬＣａのＸ方向の寸法）を縮小することができ、半導体装置の小型化（小面積化）を図ることができる。
【０１７８】
また、本実施の形態では、半導体基板ＳＳにおいて、埋込絶縁膜ＵＺの下に、埋込絶縁膜ＵＺに隣接するように、ｐ型半導体領域（ｐ型フローティング領域）ＰＦが形成されている。溝Ｔ２，Ｔ３の各底面は、ｐ型半導体領域ＰＦで覆われている。すなわち、第１ＩＧＢＴセル領域（例えば図６の右側のアクティブセル領域ＬＣａ）の溝Ｔ２（第２溝）の底面と、第２ＩＧＢＴセル領域（例えば図６の左側のアクティブセル領域ＬＣａ）の溝Ｔ３（第６溝）の底面とは、ｐ型半導体領域ＰＦで覆われている。ｐ型半導体領域ＰＦの下には、ｎ−型ドリフト領域ＮＤが存在している。
【０１７９】
本実施の形態の変形例として、ｐ型半導体領域ＰＦを省略することも可能であり、その場合でも、埋込絶縁膜ＵＺを設けたことで上述したようにターンオフ損失を改善する効果を得ることができる。しかしながら、耐圧向上を図るために、ｐ型半導体領域ＰＦは形成することが好ましい。ｐ型半導体領域ＰＦを形成したことで、溝Ｔ２，Ｔ３の底面と低不純物濃度のｎ−型ドリフト領域ＮＤとの間に、ｐ型半導体領域ＰＦが介在することになるため、ＩＧＢＴをターンオフしたときのトレンチゲート電極ＴＧ２，ＴＧ３の近傍での電界集中を抑制または防止することができ、半導体装置の耐圧を向上させることができる。
【０１８０】
次に、埋込絶縁膜ＵＺの好ましい深さについて、図３４および図３５を参照して説明する。図３４および図３５は、本実施の形態の半導体装置の説明図であり、上記図６に相当する断面が示されている。
【０１８１】
図３４の場合は、埋込絶縁膜ＵＺの底面（下面）ＫＭの深さ（深さ位置）Ｈ１は、その埋込絶縁膜ＵＺに隣接する溝Ｔ２および溝Ｔ３の各底面の深さ（深さ位置）Ｈ２よりも、深くなっている（すなわちＨ１＞Ｈ２）。この場合、埋込絶縁膜ＵＺの底面ＫＭと側面とで形成される角部ＫＤが、基板領域に囲まれることになり、その埋込絶縁膜ＵＺの角部ＫＤ近傍で、不要な電界集中が発生する懸念がある。半導体装置の信頼性をできるだけ向上させるためには、埋込絶縁膜ＵＺの角部ＫＤ近傍での不要な電界集中は防ぐことが望ましい。
【０１８２】
このため、埋込絶縁膜ＵＺの底面ＫＭの深さＨ１は、その埋込絶縁膜ＵＺに隣接する溝Ｔ２および溝Ｔ３の各底面の深さＨ２よりも、深くしないことが好ましい。すなわち、Ｈ１＞Ｈ２とはしないことが好ましい。言い換えると、上記図６の場合や図３５の場合のようにＨ１≦Ｈ２とすることが好ましい。つまり、埋込絶縁膜ＵＺの底面ＫＭの深さＨ１は、その埋込絶縁膜ＵＺに隣接する溝Ｔ２および溝Ｔ３の各底面の深さＨ２と同じか、それよりも浅くすることが好ましい。これにより、埋込絶縁膜ＵＺの底面ＫＭは基板領域に接するが、埋込絶縁膜ＵＺの側面は基板領域に接しないため、埋込絶縁膜ＵＺの底面ＫＭと側面とで形成される角部が、基板領域に囲まれずにすみ、その埋込絶縁膜ＵＺの角部近傍で、不要な電界集中が発生するのを防止することができる。これにより、半導体装置の信頼性を、より向上させることができる。
【０１８３】
図３５の場合は、埋込絶縁膜ＵＺの底面（下面）ＫＭの深さ（深さ位置）Ｈ１は、その埋込絶縁膜ＵＺに隣接する溝Ｔ２および溝Ｔ３の各底面の深さ（深さ位置）Ｈ２よりも、浅くなっている（すなわちＨ１＜Ｈ２）。この場合、埋込絶縁膜ＵＺの底面ＫＭの深さＨ１と、その埋込絶縁膜ＵＺに隣接する溝Ｔ２および溝Ｔ３の各底面の深さＨ２との差Ｈ３によっては、ターンオフ損失の増加を招く虞がある。ここで、Ｈ３＝Ｈ２−Ｈ１である。
【０１８４】
すなわち、埋込絶縁膜ＵＺの底面ＫＭの深さＨ１を浅くして差Ｈ３を大きくした場合、埋込絶縁膜ＵＺの底面ＫＭの近傍に蓄積された正孔（ＨＬ）を、オフ動作時にエミッタ電極ＥＥに排出しようとすると、その正孔（ＨＬ）はトレンチゲート電極ＴＧ２，ＴＧ３を越えなければならなくなり、エミッタ電極ＥＥ（接続電極ＶＥ）に排出されにくくなる。このため、差Ｈ３を大きくすることは、ターンオフ損失の増加につながってしまう。
【０１８５】
このため、ターンオフ損失の低減を図るためには、埋込絶縁膜ＵＺの底面ＫＭの深さＨ１をある程度深くして、差Ｈ３をある程度小さくすることが望ましい。この観点で、差Ｈ３は、埋込絶縁膜ＵＺの厚みＨ４の１／１０以下が好ましい（すなわちＨ３≦Ｈ４×１／１０）。これにより、オン動作時にたとえ埋込絶縁膜ＵＺの底面ＫＭの近傍に正孔（ＨＬ）が蓄積されても、オフ動作時にその正孔（ＨＬ）をエミッタ電極ＥＥ（接続電極ＶＥ）に排出するのに要する時間を短くすることができるため、埋込絶縁膜ＵＺを設けたことでターンオフ損失を抑制するという効果を、的確に得ることができる。なお、埋込絶縁膜ＵＺの厚みＨ４は、埋込絶縁膜ＵＺの上面に略垂直な方向の厚みに対応しており、埋込絶縁膜ＵＺの深さＨ１と実質的に同じである（すなわちＨ４＝Ｈ１）。
【０１８６】
従って、埋込絶縁膜ＵＺの底面（下面）ＫＭの深さＨ１は、その埋込絶縁膜ＵＺに隣接する溝Ｔ２および溝Ｔ３の各底面の深さＨ２と同じかそれよりも浅くし、その差Ｈ３は埋込絶縁膜ＵＺの厚みＨ４の１／１０以下が好ましい（すなわちＨ１≦Ｈ２かつＨ２−Ｈ１≦Ｈ４×１／１０）。そして、深さＨ１と深さＨ２とが同じ（Ｈ１＝Ｈ２）であれば、すなわちＨ３＝０であれば、埋込絶縁膜ＵＺの角部近傍での不要な電界集中を防ぎながら、ターンオフ損失を最も効率的に抑制できるため、最も好ましい。
【０１８７】
また、本実施の形態では、アクティブセル領域ＬＣａとして、エミッタ電極ＥＥに電気的に接続された２つのトレンチゲート電極ＴＧ２，ＴＧ３で、ゲート電極ＧＥに電気的に接続されたトレンチゲート電極ＴＧ１を挟んだ、いわゆるＥＧＥ型のアクティブセル領域を採用している。これにより、いわゆるＧＧ型（ゲート−ゲート型）のアクティブセル領域を採用した場合に比べて、インダクタンスが負荷として接続されたときのスイッチング動作において、アクティブセル領域で発生する変位電流がゲート電位に及ぼす影響を小さくすることができる。このため、半導体装置の性能を、より向上させることができる。ここで、ＧＧ型のアクティブセル領域は、ゲート電極ＧＥに電気的に接続された２つのトレンチゲート電極と、その２つのトレンチゲート電極に挟まれた基板領域とにより、構成される。
【０１８８】
＜半導体装置を用いた電子システムについて＞
次に、本実施の形態の半導体装置ＣＰを用いた電子システム（電子装置）の一例について説明する。図３６は、本実施の形態の半導体装置ＣＰを用いた電子システム（電子装置）の一例、ここでは電気自動車システム、を示す説明図（回路ブロック図）である。
【０１８９】
図３６に示される電子システム、ここでは電気自動車システム、は、モータＭＯＴなどの負荷と、インバータ（インバータ回路）ＩＮＶと、電源ＢＡＴと、制御部（制御回路、コントローラ）ＣＴＣとを有している。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。上記半導体装置ＣＰは、インバータＩＮＶの構成要素である。
【０１９０】
図３６の電子システムにおいては、電源ＢＡＴが、リレーＲＹおよびコンバータ（昇圧コンバータ）ＣＮＶを介して、インバータＩＮＶに接続され、電源ＢＡＴの電圧（電力）がインバータＩＮＶに供給されるようになっている。電源ＢＡＴとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＢＡＴの電圧（直流電圧）は、コンバータＣＮＶでモータ駆動に適した電圧に変換（昇圧）されてから、インバータＩＮＶに供給される。リレーＲＹは、電源ＢＡＴとコンバータＣＮＶとの間に介在し、電源ＢＡＴとコンバータＣＮＶとの間が、接続状態となるか切断状態となるかを、リレーＲＹによって切り替えることができる。
【０１９１】
また、インバータＩＮＶにはモータＭＯＴが接続され、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給された直流電圧（直流電力）は、インバータＩＮＶで交流電圧（交流電力）に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧（交流電力）によって駆動される。
【０１９２】
モータＭＯＴは、自動車のタイヤ（車輪）などを回転（駆動）させることができる。
【０１９３】
例えば、ハイブリッド車の場合は、モータＭＯＴの出力軸とエンジンＥＮＧの出力軸とが、動力分配機構ＢＫで合成され、そのトルクは、車軸ＳＧへ伝達される。車軸ＳＧはディファレンシャルＤＦを介して駆動輪ＤＴＲと連動する。大きな駆動力が必要とされる場合などには、エンジンＥＮＧとともにモータＭＯＴを駆動し、それらの出力トルクは、動力分配機構ＢＫで合成され、車軸ＳＧを介して駆動輪ＤＴＲに伝達されて、駆動輪ＤＴＲを駆動することができる。それほど大きな駆動力が必要とされない場合（例えば一定速度で走行する場合）などには、エンジンＥＮＧを停止し、モータＭＯＴのみで駆動輪ＤＴＲを駆動することができる。また、ハイブリッド車の場合は、モータＭＯＴに加えてエンジンＥＮＧも必要であるが、エンジンを有さない電気自動車の場合は、エンジンＥＮＧは省略することができる。
【０１９４】
インバータＩＮＶには、制御部ＣＴＣも接続されており、この制御部ＣＴＣによってインバータＩＮＶが制御されるようになっている。すなわち、電源ＢＡＴからインバータＩＮＶに直流電圧（直流電力）が供給され、制御部ＣＴＣにより制御されたインバータＩＮＶによって交流電圧（交流電力）に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。制御部ＣＴＣは、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。リレーＲＹとコンバータＣＮＶも、制御部ＣＴＣによって制御することができる。
【０１９５】
インバータＩＮＶは、３相に対応して６つのＩＧＢＴ１０と６つのダイオード（フリーホイールダイオード）１１とを有しており、各ＩＧＢＴ１０は、上記半導体装置ＣＰにより構成されている。すなわち、図３６のインバータＩＮＶは、上記半導体装置ＣＰを６個含んでおり、１つの半導体装置ＣＰが１つのＩＧＢＴ１０を構成している。インバータＩＮＶが、ＩＧＢＴ１０とダイオード１１との組を合計６組含んでいるのは、モータＭＯＴが３相モータだからであり、モータＭＯＴが２相モータの場合は、インバータＩＮＶは、ＩＧＢＴ１０とダイオード１１との組を合計４組含むことになる。
【０１９６】
すなわち、３相の各相において、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給される電源電位（ＶＣＣ）とモータＭＯＴの入力電位との間に、ＩＧＢＴ１０とダイオード１１とが逆並列に接続されており、モータＭＯＴの入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ１０とダイオード１１とが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴ１０と２つのダイオード１１とが設けられており、３相で合計６つのＩＧＢＴ１０と６つのダイオード１１とが設けられている。そして、個々のＩＧＢＴ１０のゲート電極には、制御部ＣＴＣが接続されており、この制御部ＣＴＣによって、ＩＧＢＴ１０が制御されるようになっている。
【０１９７】
制御部ＣＴＣによってＩＧＢＴ１０を流れる電流を制御することにより、モータＭＯＴを駆動（回転）させるようになっている。すなわち、制御部ＣＴＣによってＩＧＢＴ１０のオン／オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴ１０をオン／オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴ１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴ１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴ１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴ１０と逆並列にダイオード１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
【０１９８】
このように、本実施の形態の電子システムまたは電子装置は、電源（ＢＡＴ）と負荷（ここではモータＭＯＴ）とにそれぞれ電気的に接続されてその負荷を駆動する半導体装置ＣＰと、その半導体装置ＣＰを制御する制御部（ＣＴＣ）とを有している。
【０１９９】
図３６に示される電子システムにおいては、電源ＢＡＴの直流電圧（直流電力）をインバータＩＮＶで交流電圧（交流電力）に変換して、モータＭＯＴを駆動する。図３６に示される電子システムに本実施の形態の半導体装置ＣＰを適用すれば、上述のように、半導体装置ＣＰで構成されるＩＧＢＴ１０のターンオフ損失を小さくし、ＩＧＢＴ１０のスイッチング速度を向上させることができる。このため、インバータＩＮＶの効率を向上させることができ、電子システム全体の性能向上を図ることができる。また、後述の実施の形態２の半導体装置を、図３６の電子システムに適用することもできる。
【０２００】
（実施の形態２）
図３７は、本実施の形態２の半導体装置の要部断面図であり、上記実施の形態１の上記図６に対応する断面が示されている。
【０２０１】
図３７に示される本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、本実施の形態２の半導体装置では、ｎ型ホールバリア領域ＨＢを形成していないことである。このため、上記実施の形態１の半導体装置（図６）でｎ型ホールバリア領域ＨＢが形成されている領域は、本実施の形態の半導体装置（図３７）では、ｎ−型ドリフト領域ＮＤの一部となっている。それ以外は、本実施の形態２の半導体装置も、上記実施の形態１の半導体装置と同様であるので、ここではその繰り返しの説明は省略する。
【０２０２】
図３７に示される本実施の形態２の半導体装置では、ｎ型ホールバリア領域ＨＢを形成していないため、ＩＧＢＴのオン状態でアクティブセル領域ＬＣａに蓄積される正孔の量を低減することができる。このため、ターンオフ損失を、更に小さくすることができる。従って、ＩＧＢＴのスイッチング速度を、より向上させることができる。
【０２０３】
一方、上記実施の形態１の半導体装置では、ｎ型ホールバリア領域ＨＢを形成しているため、ＩＧＢＴのオン状態で、ｎ型ホールバリア領域ＨＢの下のｎ−型ドリフト領域ＮＤに正孔を蓄積させることができる。これにより、ＩＥ効果を高めて、ＩＧＢＴのオン電圧（オン抵抗）を低減することができる。
【０２０４】
従って、ＩＧＢＴのスイッチング速度の更なる向上を優先する場合は、図３７に示される本実施の形態２の半導体装置を適用することができる。一方、ＩＧＢＴのスイッチング速度を向上させながら、ＩＧＢＴのオン電圧（オン抵抗）の低減も図る場合は、上記実施の形態１の半導体装置を適用することができる。
【０２０５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２０６】
ＢＥ  裏面電極
ＥＥ  エミッタ電極
ＩＬ  層間絶縁膜
ＮＤ  ｎ−型ドリフト領域
ＰＣ  ｐ＋型コレクタ層
Ｓｂ  裏面
ＳＳ  半導体基板
ＵＺ  埋込絶縁膜
【図１】
2017174923.tif 000003
【図２】
2017174923.tif 000004
【図３】
2017174923.tif 000005
【図４】
2017174923.tif 000006
【図５】
2017174923.tif 000007
【図６】
2017174923.tif 000008
【図７】
2017174923.tif 000009
【図８】
2017174923.tif 000010
【図９】
2017174923.tif 000011
【図１０】
2017174923.tif 000012
【図１１】
2017174923.tif 000013
【図１２】
2017174923.tif 000014
【図１３】
2017174923.tif 000015
【図１４】
2017174923.tif 000016
【図１５】
2017174923.tif 000017
【図１６】
2017174923.tif 000018
【図１７】
2017174923.tif 000019
【図１８】
2017174923.tif 000020
【図１９】
2017174923.tif 000021
【図２０】
2017174923.tif 000022
【図２１】
2017174923.tif 000023
【図２２】
2017174923.tif 000024
【図２３】
2017174923.tif 000025
【図２４】
2017174923.tif 000026
【図２５】
2017174923.tif 000027
【図２６】
2017174923.tif 000028
【図２７】
2017174923.tif 000029
【図２８】
2017174923.tif 000030
【図２９】
2017174923.tif 000031
【図３０】
2017174923.tif 000032
【図３１】
2017174923.tif 000033
【図３２】
2017174923.tif 000034
【図３３】
2017174923.tif 000035
【図３４】
2017174923.tif 000036
【図３５】
2017174923.tif 000037
【図３６】
2017174923.tif 000038
【図３７】
2017174923.tif 000039