(57)【要約】【課題】高密度化が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体層と、ゲート電極と、金属部と、絶縁部とを含む。前記ゲート電極は前記半導体層の第１領域の上に設けられている。前記金属部は前記半導体層の第２領域上に設けられている。前記絶縁部は前記ゲート電極と前記第１領域との間及び前記金属部と前記第２領域との間に設けられている。前記金属部の下端部は前記ゲート電極の上端部よりも下に位置する。前記第２領域は、アモルファスである、または、前記第１領域の結晶性よりも低い結晶性を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の第１領域の上に設けられたゲート電極と、
前記半導体層の第２領域の上に設けられた金属部と、
前記ゲート電極と前記第１領域との間及び前記金属部と前記第２領域との間に設けられた絶縁部と、
を備え、
前記金属部の下端部は、前記ゲート電極の上端部よりも下に位置し、
前記第２領域は、アモルファスである、または、前記第１領域の結晶性よりも低い結晶性を有する半導体記憶装置。
【請求項２】
前記金属部は、銅、銀、ニッケル、コバルト、アルミニウム、チタン及びタンタルからなる群より選択された１つ以上を含む、請求項１記載の半導体記憶装置。
【請求項３】
前記半導体層は第３領域をさらに含み、前記第２領域と前記第３領域との間に前記第１領域の少なくとも一部が配置され、
前記ゲート電極、前記金属部及び前記第３領域と電気的に接続された制御部と、
をさらに備え、
前記制御部は、
前記第３領域に第１電圧を印加し、前記ゲート電極に前記第１電圧よりも高い第２電圧を印加し、前記金属部に前記第１電圧よりも高い第３電圧を印加する第１動作と、
前記第３領域に第４電圧を印加し、前記ゲート電極に前記第４電圧よりも高い第５電圧を印加し、前記金属部に前記第４電圧よりも低い第６電圧を印加する第２動作と、
を実施し、
前記第１動作の後において前記第３領域に第７電圧が印加され前記ゲート電極に前記第７電圧よりも高い第８電圧が印加された第１状態における前記第３領域と前記金属部との間の第１電気抵抗は、前記第２動作の後において前記第３領域に前記第７電圧が印加され前記ゲート電極に前記第８電圧が印加された第２状態における前記第３領域と前記金属部との間の第２電気抵抗とは異なる、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体層は、第１導電領域及び第２導電領域を含み、
前記第１領域は、前記第１導電領域と前記第２導電領域との間に位置し、
前記第２領域は、前記第１導電領域内に位置する、請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記半導体層は、第１導電領域及び第２導電領域を含み、
前記第１領域は、前記第１導電領域と前記第２導電領域との間に位置し、
前記第２領域は、前記第１導電領域内に位置し、前記第３領域は、前記第２導電領域内に位置する、請求項３記載の半導体記憶装置。
【請求項６】
半導体層の第１領域上にゲート電極を形成する工程と、
前記半導体層の第２領域にイオンを注入し前記第２領域をアモルファス化するまたは前記第２領域の結晶性を前記第１領域の結晶性よりも低くするイオン注入工程と、
前記イオン注入工程の後に前記第２領域上に絶縁部を介して金属部を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項７】
アモルファスシリコン層の第１領域上にゲート電極を形成する工程と、
前記アモルファスシリコン層の第２領域上に絶縁部を介して金属部を形成する工程と、
前記アモルファスシリコン層の第３領域上に前記アモルファスシリコン層と接する導電部を形成する工程と、
前記導電部を形成する工程の後に熱処理を行うことにより、前記第２領域の少なくとも一部を含まない部分であって、前記アモルファスシリコン層の前記第１領域及び前記第３領域を含む部分を結晶化させる工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、浮遊ゲート型ＮＡＮＤフラッシュメモリに代わる次世代不揮発性メモリの候補の一つである抵抗変化メモリ（Resistive Random Access Memory）の開発が盛んに進められている。抵抗変化メモリにおいては、高密度化が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２０１５−５０４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高密度化が可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体層と、ゲート電極と、金属部と、絶縁部とを含む。前記ゲート電極は前記半導体層の第１領域の上に設けられている。前記金属部は前記半導体層の第２領域上に設けられている。前記絶縁部は前記ゲート電極と前記第１領域との間及び前記金属部と前記第２領域との間に設けられている。前記金属部の下端部は前記ゲート電極の上端部よりも下に位置する。前記第２領域は、アモルファスである、または、前記第１領域の結晶性よりも低い結晶性を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図２】第１の実施形態に係る半導体記憶装置の別の例を例示する模式的断面図である。
【図３】図３（ａ）〜図３（ｅ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的工程順断面図である。
【図４】第２の実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図５】第３の実施形態に係る半導体記憶装置を例示する模式的断面図である。
【図６】図６（ａ）〜図６（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する模式的工程順断面図である。
【図７】図７（ａ）及び図７（ｂ）は、第３の実施形態に係る半導体記憶装置の別の製造方法を例示する模式的工程順断面図である。
【図８】第４の実施形態に係る半導体記憶装置を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図面は、模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの非係数などは、必ずしも現実のものと同一とは限らない。同じ部分を示す場合であっても、図面により互いの寸法や非係数が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
本明細書において、第１物体の上に第２物体が設けられている状態は、第２物体が第１物体と（物理的に）接している状態と、第１物体と第２物体との間に第３物体が設けられている状態と、を含む。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１に示すように、本実施形態に係る半導体記憶装置１００は、半導体層１０、ゲート電極３１、金属部２１及び絶縁部４１を含む。
【００１０】
半導体層１０は、第１領域１０ａ及び第２領域１１ａを含む。ゲート電極３１は、第１領域１０ａ上に設けられる。金属部２１は、第２領域１１ａ上に設けられる。
【００１１】
絶縁部４１は、ゲート電極３１と第１領域１０ａとの間及び金属部２１と第２領域１１ａとの間に設けられている。金属部２１の下端部２１ｂの位置は、ゲート電極３１の上端部３１ｔよりも下に位置する。例えば、金属部２１は、上端部２１ｔから下端部２１ｂに向かうほど先細りした形状（逆円錐形状）であってもよい。すなわち、金属部２１の下端部２１ｂは、針状であってもよい。
【００１２】
例えば、半導体層１０はシリコン（Ｓｉ）を含む。例えば、第２領域１１ａは、アモルファスである。例えば、第２領域１１ａは、第１領域１０ａの結晶性よりも低い結晶性を有する。
【００１３】
第１領域１０ａからゲート電極３１へ向かう方向をＺ方向（第１方向）とする。Ｚ方向と直交する一方向をＸ方向（第２方向）とする。Ｚ方向及びＸ方向と直交する方向をＹ方向（第３方向）とする。
【００１４】
この例では、半導体層１０は、第１拡散層１１（第１導電領域）、第２拡散層１２（第２導電領域）、及び半導体領域１３を含む。例えば、第２領域１１ａが結晶性を有する場合において、第２領域１１ａの結晶性は、第１拡散層１１の結晶性よりも低い。例えば、第２領域１１ａが結晶性を有する場合において、第２領域１１ａの結晶性は、第２拡散層１２よりも高い。例えば、第１拡散層１１は、ドレイン領域及びソース領域の一方であり、第２拡散層１２は、ドレイン領域及びソース領域の他方である。この例では、第１拡散層１１はドレイン領域であり、第２拡散層１２はソース領域である。
【００１５】
第１拡散層１１及び第２拡散層１２は、半導体領域１３上にＸ方向（第２方向）において互いに離隔して設けられる。第１領域１０ａは、第１拡散層１１と第２拡散層１２との間に位置する。第１領域１０ａは、第１半導体領域１３の一部に含まれる。第２領域１１ａは、第１拡散層１１の一部に含まれる。第２拡散層１２の一部に第３領域１２ａが設けられる。第２拡散層１２の全体が第３領域１２ａでもよい。第３領域１２ａと第２領域１１ａとの間に第１領域１０ａの少なくとも一部が配置される。例えば、第１拡散層１１（第１導電領域）における不純物の濃度は、第１領域１０ａにおけるその不純物の濃度よりも高い。例えば、第２拡散層１２（第２導電領域）における不純物の濃度は、第１領域１０ａにおけるその不純物の濃度よりも高い。なお、第１領域１０ａは、その不純物を含まなくても良く、または、第１領域１０ａにおいてその不純物が検出できなくても良い。
【００１６】
半導体記憶装置１００は、例えば、選択トランジスタＴｒとして機能する。例えば、半導体記憶装置１００は、１つの選択トランジスタＴｒ内に１つメモリセル（金属部２１及び第２絶縁領域４１ｂ）を含む１Ｔ１Ｒ（1 Transistor 1 Resistive random access memory）構造を有している。
【００１７】
例えば、第２拡散層１２の第３領域１２ａ上に、コンタクトプラグ５１（導電部）が設けられてもよい。コンタクトプラグ５１は、第２拡散層１２と電気的に接続されている。例えば、金属部２１上に電極５２が設けられてもよい。金属部２１は、電極５２と電気的に接続されている。例えば、電極５２、ゲート電極３１及びコンタクトプラグ５１に電気的に接続された制御部６０が設けられてもよい。
【００１８】
例えば、絶縁部４１は、第１絶縁領域４１ａ、第２絶縁領域４１ｂ及び第３絶縁領域４１ｃを含む。第１絶縁領域４１ａは、ゲート電極３１と第１領域１０ａとの間に設けられる。第２絶縁領域４１ｂは、金属部２１と第２領域１１ａとの間に設けられる。第３絶縁領域４１ｃは、例えば、半導体層１０上に設けられる。この場合、ゲート電極３１、コンタクトプラグ５１、第１絶縁領域４１ａ、第２絶縁領域４１ｂ、金属部２１及び電極５２は、第３絶縁領域４１ｃ内に設けられる。
【００１９】
金属部２１と第２絶縁領域４１ｂは抵抗変化型のメモリセルとして機能する。半導体記憶装置１００は、不揮発性抵抗変化メモリの一種である。電圧を印加することによりメモリセルの抵抗状態は変化する。電圧の印加を終了した後もメモリセルの抵抗状態は保持される。
【００２０】
メモリセル（金属部２１及び第２絶縁領域４１ｂ）は、例えば高抵抗状態と低抵抗状態の２つの状態をとる。電極５２に第１極性（例えば正極性）の電圧（セット電圧）を印加すると、低抵抗状態になる。電極５２に第２極性（第１極性とは逆、例えば負極性）の電圧（リセット電圧）を印加すると、高抵抗状態（低抵抗状態よりも高い抵抗）となる。上記において、第１極性は、金属部２１を基準にし、第２極性は、金属部２１を基準にしても良い。電圧の基準（例えば極性の基準）は、例えば、半導体層１０である。
【００２１】
本実施形態においては、金属部２１の下端部２１ｂがゲート電極３１の上端部３１ｔよりも低い位置にある。例えば、メモリセル（金属部２１及び第２絶縁領域４１ｂ）は半導体層１０に接している。メモリセルと半導体層１０との間に接続部材がないため、半導体記憶装置のサイズは小さくなる。これにより、メモリセルの高密度化が可能になる。金属部２１の下端部２１ｂは、針状になっている。これにより、下端部２１ｂに電界が集中しやすくなり、セット電圧を低減することができる。
【００２２】
半導体層１０の第２領域１１ａは、アモルファスである。または、第２領域１１ａは、第１領域１０ａの結晶性よりも低い結晶性を有する。これにより、例えば、第２領域１１ａの電気抵抗によって、メモリセルにおけるセット後の素子電流が制限される。したがって、メモリセルに大電流が流れることが抑制される。これにより、例えば、素子破壊が抑制される。半導体記憶装置の破壊不良を抑制しつつ、半導体記憶装置を高密度化できる。
【００２３】
金属部２１は、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群より選択された一種以上の金属を含む。
【００２４】
例えば、金属部２１は、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群より選択された一種以上の金属を含むカルコゲナイド化合物を含んでもよい。
【００２５】
例えば、第２領域１１ａに含まれるアルゴン（Ａｒ）の濃度は、第１領域１０ａに含まれるアルゴンの濃度よりも高い。例えば、第２領域１１ａに含まれるリン（Ｐ）の濃度は、第１領域１０ａに含まれるリンの濃度よりも高い。例えば、第２領域１１ａに含まれるゲルマニウム（Ｇｅ）の濃度は、第１領域１０ａに含まれるゲルマニウムの濃度よりも高い。
【００２６】
例えば、金属部２１のＺ方向（第１方向）における厚さが薄すぎると、フィラメント形成に必要なイオンが十分に供給されないため、メモリセルの安定したセット状態が得られないことがある。例えば、金属部２１（イオン源）のＺ方向における厚さは、例えば１ｎｍ以上、１００ｎｍ未満程度の厚さであることが望ましい。
【００２７】
金属部２１と第２領域１１ａとの間における第２絶縁領域４１ｂの厚さが薄いほど低セット電圧を実現するためには、望ましい。しかし、この厚さが薄すぎるとリーク電流が増大することがある。例えば、金属部２１と第２領域１１ａとの間における第２絶縁領域４１ｂのＺ方向における厚さは、２ｎｍ以上、１００ｎｍ未満程度であることが望ましい。
【００２８】
例えば、半導体記憶装置１００において、金属部２１と第１拡散層１１との間に第１領域１１ａが設けられているかどうかの確認は、透過電子顕微鏡を用いた断面構造観察、並びにナノビーム電子線回折法を用いた結晶状態分析によって行われる。例えば、ナノビーム電子線回折法によって、金属部２１と第１拡散層１１との間の領域に、アモルファス状の領域が存在するかどうかを分析することができる。例えば、ナノビーム電子線回折法によって、第１領域１１ａと第２領域１０ａとの相互間での結晶性の違いを分析することができる。
【００２９】
例えば、絶縁部４１は、シリコン酸化物を含む。例えば、絶縁部４１の第２絶縁領域４１ｂは、シリコン酸化物、シリコン窒化物及び金属酸化物を含んでいてもよい。例えば、第２絶縁領域４１ｂは、シリコン酸化膜、シリコン窒化膜及び金属酸化膜が積層された積層膜であってもよい。例えば、第２絶縁領域４１ｂは、同じ材料を含む膜であって密度の異なる膜を積層させた積層膜（例えば、ＳｉＯｘ（０＜ｘ＜２）とＳｉＯ２との積層膜）であってもよい。
【００３０】
この場合、金属部２１と接触する側に密度の低い膜を設け、その下に密度の高い膜を形成してもよい。金属部２１と接触する側に密度の高い膜を設け、その下に密度の低い膜を形成してもよい。例えば、異種膜（例えば、ハフニウム酸化膜とシリコン酸化膜）を積層させる場合は、誘電率の高い膜を金属部２１と接触する側に設け、誘電率の低い膜を第２領域１１ａと接触する側に設けてもよい。誘電率の低い膜を金属部２１と接触する側に設け、誘電率の高い膜を第２領域１１ａと接触する側に設けてもよい。例えば、金属部２１は電極５２と一体化していてもよい。
【００３１】
半導体記憶装置１００の動作の例について説明する。
半導体記憶装置１００において、例えば、ゲート電極３１に電圧（ゲート電圧）が印加される。これにより、第１領域１０ａに反転層が形成される。これにより半導体記憶装置１００は、オン状態になる。
【００３２】
例えば、オン状態の半導体記憶装置１００において、第２拡散層１２を基準として金属部２１（イオン源）が正となるように、第２拡散層１２と金属部２１との間に電圧を印加する。この場合、金属部２１から金属元素（例えば金属イオン）が拡散する。金属元素は、絶縁部４１の第２絶縁領域４１ｂに注入される。例えば、金属元素は、金属部２１と第１拡散層１１との間の第２絶縁領域４１ｂ内で金属として析出する。これにより、第２絶縁領域４１ｂ内に例えば、フィラメント（導電経路）が形成される。これにより、金属部２１と第１拡散層１１との間の電気抵抗特性が変化する。すなわち、金属部２１と第１拡散層１１との間における電気抵抗は低くなる。第２絶縁領域４１ｂ内に形成されたフィラメントは、電圧除去後も保持される。これにより、メモリセル（金属部２１及び第２絶縁領域４１ｂ）は、セット状態となる。メモリセルが低抵抗状態から高抵抗状態へ遷移する電圧がセット電圧に対応する。
【００３３】
例えば、オン状態の半導体記憶装置１００において、メモリセルがセット状態の時に第１拡散層１１を基準として金属部２１が負となるように、第１拡散層１１と金属部２１との間に電圧（リセット電圧）を印加する。この場合、第２絶縁領域４１ｂ内にある金属は、金属部２１へ移動する。例えば、フィラメントが消える。これにより、金属部２１と第１拡散層１１との間における電気抵抗は高くなる。メモリセル（金属部２１及び第２絶縁領域４１ｂ）は、リセット状態となる。メモリセルが低抵抗状態から高抵抗状態へ遷移する電圧がリセット電圧に対応する。
【００３４】
例えば、制御部６０は、コンタクトプラグ５１に第１電圧を印加し、ゲート電極３１に第１電圧よりも高い第２電圧を印加し、金属部２１に第１電圧よりも高い第３電圧を印加する第１動作（セット動作）と、コンタクトプラグ５１に第４電圧を印加し、ゲート電極３１に第４電圧よりも高い第５電圧を印加し、金属部（２１）に第４電圧よりも低い第６電圧を印加する第２動作（リセット動作）と、を実施できる。
【００３５】
第１動作の後において、コンタクトプラグ５１（導電部）に第７電圧が印加されゲート電極３１に第７電圧よりも高い第８電圧が印加された第１状態におけるコンタクトプラグ５１（導電部）と金属部２１との間の第１電気抵抗は、第２動作の後においてコンタクトプラグ５１（導電部）に第７電圧が印加されゲート電極３１に第８電圧が印加された第２状態におけるコンタクトプラグ５１（導電部）と金属部２１との間の第２電気抵抗とは異なる。
ゲート電極３１、コンタクトプラグ５１及び金属部２１の電圧を制御することにより、このような異なる抵抗状態が得られる。
半導体層の結晶性に関する情報は、例えば、Ｘ線回折などの手法により得ることができる。
【００３６】
本実施形態に係る半導体記憶装置の別の例について説明する。
図２は、本実施形態に係る半導体記憶装置の別の例を例示する模式的断面図である。
図２に示すように、半導体記憶装置１０１において、１つの選択トランジスタＴｒに複数のメモリセル（第２絶縁領域４１ｂ及び金属部２１）が設けられている。複数の金属部２１は、第２領域１１ａ上に設けられる。例えば、複数の金属部２１は、Ｘ方向において並ぶ。
【００３７】
金属部２１及び第２絶縁領域４１ｂが第２領域１１ａ上に複数設けられている構成以外の構成は、半導体記憶装置１００の構成と同様である。
【００３８】
本例においては、１つの選択トランジスタＴｒに、複数のメモリセルが設けられている。つまり、メモリセルの数に対する選択トランジスタＴｒの数が削減される。これにより、半導体記憶装置のサイズを縮小することができる。
【００３９】
本実施形態に係る半導体記憶装置の製造方法について説明する。
図３（ａ）〜図３（ｅ）は、本実施形態に係る半導体記憶装置の製造方法を例示する模式的工程順断面図である。
【００４０】
図３（ａ）に示すように、半導体層１０の一部に第１拡散層１１が形成される。半導体層１０の他部に第２拡散層１２が形成される。例えば、マスクを用いて、半導体層１０の所定の領域にｎ形不純物（リンなど）を注入する。これにより、第１拡散層１１及び第２拡散層１２が形成される。第１拡散層１１と第２拡散層１２とは、Ｘ方向（第２方向）において互いに離間して形成される。半導体層１０の、第１拡散層１１及び第２拡散層１２以外の部分は、第１半導体領域１３となる。
【００４１】
第１拡散層１１と第２拡散層１２との間における半導体層１０の部分（第１領域１０ａ）上に、第１絶縁領域４１ａが設けられる。例えば、第１領域１０ａ上にシリコン酸化膜を形成する。これにより、第１絶縁領域４１ａ（第１絶縁膜）が形成される。
【００４２】
第１絶縁領域４１ａ上にゲート電極３１が形成される。第１拡散層１１上、及びゲート電極３１上及び第２拡散層１２上に第３絶縁領域４１ｃを形成する。
【００４３】
図３（ｂ）に示すように、第３絶縁領域４１ｃに第１ホールＨＬ１が形成される。例えば、マスクを用いた、ＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）などの異方性ドライエッチングを行う。これにより、第１ホールＨＬ１が形成される。第１ホールＨＬ１は、第３絶縁領域４１ｃを貫通し、第１拡散層１１の上面に到達する。
【００４４】
図３（ｃ）に示すように、第１拡散層１１の一部に第２領域１１ａが形成される。例えば、第１拡散層１１の一部に、第１ホールＨＬ１を介してイオンなどの粒子を注入する。これによってダメージを受けた第１拡散層１１の一部は、アモルファス化する。これにより、第２領域１１ａが形成される。または、ダメージを受けた第１拡散層１１の一部の結晶性は、第１領域１０ａの結晶性よりも低い結晶性を有する。このとき、注入される粒子は、例えば、シリコン、アルゴン、リン、及び、ゲルマニウムの少なくともいずれか１つを含む。
【００４５】
図３（ｄ）に示すように、第３絶縁領域４１ｃ上及び第１ホールＨＬ１内における第２領域１１ａ上に絶縁膜４１ｂａ（第２絶縁膜）を形成する。その後、絶縁膜４１ｂａ上に金属膜２１ａを形成する。金属膜２１ａの一部は、第１ホールＨＬ１内に形成される。
【００４６】
第３絶縁膜４１ｂａは、シリコン酸化物、シリコン窒化物及び金属酸化物からなる群より選択された１つ以上を含む材料を用いて形成される。金属膜２１ａは、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群より選択された１つ以上を含む材料を用いて形成される。
【００４７】
図３（ｅ）に示すように、ＣＭＰ（化学機械研磨：Chemical Mechanical Planarization）などの平坦化処理を行う。これにより、第３絶縁領域４１ｃのゲート電極３１の上端部３１ｔよりも上の部分は除去される。これにより、第３絶縁領域４１ｃ上に形成された絶縁膜４１ｂａ及び金属膜２１ａも除去される。このとき、第１ホールＨＬ１内に形成された絶縁膜４１ｂａ及び金属膜２１ａは残る。絶縁膜４１ｂａの残部は、第２絶縁領域４１ｂ（第３絶縁膜）となる。金属膜２１ａの残部は、金属部２１となる。
【００４８】
その後、第２拡散層１２上にコンタクトプラグ５１が形成される。コンタクトプラグ５１は、第３絶縁領域４１ｃを貫通する。コンタクトプラグ５１は、第２拡散層１２に電気的に接続される。
【００４９】
以上の工程を経て、本実施形態に係る半導体記憶装置１００は製造される。半導体記憶装置１０１は、上述した工程において、第１ホールＨＬ１の数を増やすことによって製造することができる。
【００５０】
比較例として、第１拡散層１１に接する配線層を設けて、その上に下部電極（第２領域１１ａに相当）及び抵抗変化型のメモリセルを形成する場合が考えられる。この場合、配線層を形成する工程があるためプロセスコストが増加する。また配線層の分だけ、半導体記憶装置のサイズも大きくなる。
【００５１】
本実施形態においては、第１拡散層１１内に第２領域１１ａを形成する。第２領域１１ａ上には、メモリセルが形成される。したがって、第１拡散層１１に接する配線層が形成する工程が削減される。これにより、プロセスコストを削減できる。配線層が占める領域の分だけ半導体記憶装置のサイズを縮小できる。これにより、半導体記憶装置を高密度化することができる。
【００５２】
（第２の実施形態）
図４は、本実施形態に係る半導体記憶装置を例示する模式的断面図である。
図４に示すように、本実施形態に係る半導体記憶装置１２０において、第２絶縁領域４１ｂと第３絶縁領域４１ｃとは、一体となっている。すなわち、第２絶縁領域４１ｂ及び第３絶縁領域４１ｃは、一層の絶縁層となっている。
【００５３】
本実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態においては、第１ホールＨＬ１を形成する際に、第１ホールＨＬ１の底を第１拡散層１１の上面まで到達させない。その後、第１ホールＨＬ１内に金属部２１を形成する。その他の工程は、第１の実施形態と同様である。これにより、本実施形態に係る半導体記憶装置１２０が製造される。
【００５４】
本実施形態においては、第１ホールＨＬ１内に絶縁膜を形成する工程が削減されるためプロセスコストがさらに低減される。
【００５５】
（第３の実施形態）
図５は、本実施形態に係る半導体記憶装置を例示する模式的断面図である。
図５に示すように、本実施形態に係る半導体記憶装置１３０においては、半導体基板１５上に中間絶縁膜１４（絶縁膜）が設けられる。中間絶縁膜１４上に、半導体層１０が設けられる。半導体層１０は、第１領域１０ａ及び第２領域１１ａを含む。半導体層１０は、ポリシリコンを含む。
【００５６】
第１領域１０ａ上にゲート電極３１が設けられる。第２領域１１ａ上に金属部２１が設けられる。
【００５７】
第１領域１０ａとゲート電極３１との間及び第２領域１１ａと金属部２１との間に、絶縁部４１が設けられる。金属部２１の下端部２１ｂの位置は、ゲート電極３１の上端部３１ｔよりも下に位置する。
【００５８】
例えば、第２領域１１ａは、アモルファスである。例えば、第２領域１１ａは、第１領域１０ａの結晶性よりも低い結晶性を有する。
【００５９】
この例では、図５に示すように、コンタクトプラグ５１（導電部）及び電極５２をさらに含む。コンタクトプラグ５１は、第３領域１２ａ上に設けられている。電極５２は、金属部２１上に設けられる。例えば、コンタクトプラグ５１は、第３領域１２ａに接する。
【００６０】
コンタクトプラグ５１は、第３領域１２ａと電気的に接続されている。電極５２は、金属部２１と電気的に接続されている。
【００６１】
絶縁部４１は、第１絶縁領域４１ａ、第２絶縁領域４１ｂ及び第３絶縁領域４１ｃを含む。第１絶縁領域４１ａは、第１領域１０ａとゲート電極３１との間に設けられる。第２絶縁領域４１ｂは、第２領域１１ａと金属部２１との間に設けられる。第３絶縁領域４１ｃは、例えば、半導体層１０上に設けられる。この場合、ゲート電極３１、コンタクトプラグ５１、第１絶縁領域４１ａ、第２絶縁領域４１ｂ、及び電極５２は、第３絶縁領域４１ｃ内に設けられる。第２絶縁領域４１ｂと第３絶縁領域４１ｃは、例えば一体として設けられる。すなわち、第２絶縁領域４１ｂと第３絶縁領域４１ｃは、一層の絶縁層として設けられる。第２絶縁領域４１ｂは、半導体記憶装置１３０において抵抗変化型のメモリセルの一部として機能する。
【００６２】
本実施形態に係る半導体記憶装置１３０においては、金属部２１の下端部２１ｂがゲート電極３１の上端部３１ｔよりも低い位置にある。例えば、メモリセル（金属部２１及び第２絶縁領域４１ｂ）は半導体層１０に接している。メモリセルと半導体層１０との間に接続部材がないため、半導体記憶装置のサイズは小さくなる。これにより、メモリセルの高集積度は、向上する。
【００６３】
半導体層１０は、１×１０１７ｃｍ−３以上、１×１０２０ｃｍ−３以下の濃度のｎ形不純物を含有していることが望ましい。この場合、ゲート電極３１形成後にソース・ドレインに高濃度ｎ形不純物を注入する工程を省略しても、選択トランジスタＴｒは、ｎ形トランジスタとして動作する。なお、ゲート電極形成後にソース・ドレインに高濃度ｎ形不純物を注入してもよい。半導体層１０のＺ方向における厚さは、３ｎｍ以上であることが望ましい。これにより、半導体層１０における移動度の劣化が抑制される。半導体層１０のＺ方向における厚さは、１００ｎｍ以下であることが望ましい。これにより、オフ電流の劣化が抑制される。
【００６４】
本実施形態に係る半導体記憶装置の製造方法について説明する。
図６（ａ）〜図６（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する模式的工程順断面図である。
【００６５】
図６（ａ）に示すように、半導体基板１５が用意される。半導体基板１５上に、中間絶縁膜１４が形成される。中間絶縁膜１４上に、半導体層１０が設けられる。半導体層１０上に絶縁膜４１ｓが設けられる。絶縁膜４１ｓの一部の領域に第１ホールＨＬ１を形成する。第１ホールＨＬ１の底の深さは、半導体層１０に到達しない程度の深さに制御される。
【００６６】
第１ホールＨＬ１の底の絶縁膜４１ｓを介して、半導体層１０の一部にイオンなどの粒子を照射する。これによってダメージを受けた半導体層１０の一部は、アモルファス化する。これにより、第２領域１１ａが形成される。
【００６７】
図６（ｂ）に示すように、第１ホールＨＬ１内に金属部２１が形成される。金属部２１は、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群より選択された一種以上の金属を含む材料を用いて形成される。
【００６８】
図６（ｃ）に示すように、絶縁膜４１ｓ上に絶縁膜４１ｔが形成される。絶縁膜４１ｔの一部に第２ホールＨＬ２を形成する。絶縁膜４１ｔの他の一部に第３ホールＨＬ３を形成する。第２ホールＨＬ２は、絶縁膜４１ｓの上面まで到達する。第３ホールＨＬ３は、金属部２１の上面に到達する。
【００６９】
第２ホールＨＬ２内にゲート電極３１が形成される。第３ホールＨＬ３内に電極５２が設けられる。例えば、ゲート電極３１と電極５２は、同時に形成される。
【００７０】
図６（ｄ）に示すように、絶縁膜４１ｓ及び絶縁膜４１ｔを貫通するコンタクトプラグ５１が形成される。コンタクトプラグ５１は、半導体層１０に電気的に接続される。
【００７１】
以上の工程により、本実施形態に係る半導体記憶装置１３０は製造される。  
本実施形態においては、第１絶縁領域４１ａ及び第２絶縁領域４１ｂが一括で形成される。これにより、第２絶縁領域４１ｂを別途形成する場合と比べて、工程数が削減される。したがって、プロセスコストが低減される。
上記の工程では、絶縁膜（絶縁膜４１ｓ）にホール（第２ホールＨＬ２）を形成した後に、金属を埋め込んで金属部２１を形成する。実施形態において、絶縁膜（例えば絶縁膜４１ｓ）上に金属膜を形成した後に、この金属膜を加工して金属部２１を形成し、その後に、別の絶縁膜（例えば絶縁膜４１ｔ）を埋め込むプロセスを用いてもよい。
【００７２】
本実施形態に係る半導体記憶装置の別の製造方法について説明する。
図７（ａ）及び図７（ｂ）は、本実施形態に係る半導体記憶装置の別の製造方法を例示する模式的工程順断面図である。
【００７３】
図７（ａ）に示すように、半導体基板１５上に中間絶縁膜１４上が設けられる。中間絶縁膜１４上にアモルファスシリコン層１０ｖが形成される。
【００７４】
上述した図６（ｂ）〜図６（ｄ）に示した工程を実施する。これにより、アモルファスシリコン層１０ｖ上に、絶縁部４１、金属部２１、ゲート電極３１、電極５２及び第１コンタクトプラグ５１が形成される。
【００７５】
第１コンタクトプラグ５１は、例えば、アモルファスシリコンの結晶化を誘起する金属を含む材料を用いて形成される。第１コンタクトプラグ５１は、例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）及びパラジウム（Ｐｄ）からなる群より選択された一種以上の金属を含む材料を用いて形成される。
【００７６】
その後、例えば、４００℃以上、６５０℃以下の温度条件でアニールを行う。これにより、アモルファスシリコン層１０ｖの一部の領域の結晶化（金属誘起横方向結晶化：ＭＩＬＣ）を行う（図７（ｂ））。アモルファスシリコン層１０ｖは、コンタクトプラグ５１に接する部分から矢印Ａ方向に結晶化されていく。アモルファスシリコン層の結晶化距離を制御することにより、金属部２１の下には、アモルファスシリコン層１０ｖを残す。例えば、アニールの処理時間を調節することで、アモルファスシリコン層１０ｖの結晶化の進行度は制御できる。
【００７７】
これにより、アモルファスシリコン層１０ｖは、半導体層１０となる。半導体層１０は、アモルファスシリコン層１０ｖが結晶化した第１領域１０ａ及びアモルファスシリコン層１０ｖが残留した第２領域１１ａを含む。
【００７８】
本例においては、イオン注入によって、半導体層１０に第２領域１１ａを形成する工程を削減できる。これにより、プロセスコストが低減される。また、金属誘起横方向結晶化で形成される第１領域１０ａは、ポリシリコンを堆積させることで形成される場合と比べて結晶粒径が大きくなる。これにより、例えば、選択トランジスタＴｒの移動度及びオン電流などが向上する。メモリ動作が高速化される。
【００７９】
（第４の実施形態）
図８は、第４の実施形態に係る半導体記憶装置を例示する模式図である。
図８に示すように、本実施形態に係る半導体記憶装置２００は、上述した半導体記憶装置１００を複数含む。また、半導体記憶装置２００は、ワード線制御回路８１、ビット線制御回路８２及びソース線制御回路８３を含む。
【００８０】
例えば、半導体記憶装置１００は、Ｘ方向及びＹ方向に並んで設けられる。各ゲート電極３１は、ワード線制御回路８１と電気的に接続される。ゲート電極３１とワード線制御回路８１との間には、ワード線ＷＬが設けられる。例えば、ワード線ＷＬは、Ｘ方向に延びる。例えば、ワード線ＷＬは複数設けられる。複数のワード線ＷＬは、Ｙ方向において並ぶ。１つのワード線は、Ｘ方向に並ぶ半導体記憶装置１００の各ゲート電極３１と電気的に接続されている。
【００８１】
各電極５２は、ビット線制御回路８２と電気的に接続される。電極５２とビット線制御回路８２との間に、ビット線ＢＬが設けられる。例えば、ビット線ＢＬは、Ｘ方向に延びる。例えば、ビット線ＢＬは、複数設けられる。複数のビット線ＢＬは、Ｙ方向において並ぶ。１つのビット線は、Ｙ方向に並ぶ半導体記憶装置１００の各電極５２と電気的に接続されている。
【００８２】
コンタクトプラグ５１は、ソース線制御回路８３と電気的に接続される。コンタクトプラグ５１とソース線制御回路８３との間に、ソース線ＳＬが設けられる。例えば、ソース線ＳＬはＹ方向に延びる。例えば、ソース線ＳＬは、複数設けられる。複数のソース線ＳＬは、Ｘ方向において並ぶ。１つのソース線ＳＬは、Ｙ方向に並ぶ半導体記憶装置１００の各コンタクトプラグ５１と電気的に接続されている。
【００８３】
例えば、ワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは、互いにＺ方向の位置が異なる。
【００８４】
本例は、半導体記憶装置１００が複数設けられている例を示したが、半導体記憶装置１００の代わりに、半導体記憶装置１０１、半導体記憶装置１２０及び半導体記憶装置１３０が設けられていても良い。
【００８５】
ワード線制御回路８１は、ゲート電極３１に印加される電圧を制御する。ビット線制御回路８２及びソース線制御回路８３は、１つの半導体記憶装置１００における電極５２とコンタクトプラグ５１との間の電圧を制御する。
【００８６】
実施形態によれば、高密度化が可能な半導体記憶装置及びその製造方法を実現することができる。
【００８７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００８８】
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも本発明の要旨を包含する限り、本発明の範囲に属する。
【符号の説明】
【００８９】
１０…半導体層、１０ａ…第１領域、１０ｖ…アモルファスシリコン層、１１…第１拡散層（第１導電領域）、１１ａ…第２領域、１２…第２拡散層（第２導電領域）、１２ａ…第２領域、１３…第１半導体領域、１４…中間絶縁膜、１５…半導体基板、２１…金属部、２１ａ…金属膜、２１ｂ…下端部、２１ｔ…上端部、３１…ゲート電極、３１ｔ…上端部、４１…絶縁部、４１ａ…第１絶縁領域、４１ｂ…第２絶縁領域、４１ｃ…第３絶縁領域、４１ｂａ…絶縁膜、４１ｓ、４１ｔ…絶縁膜、５１…コンタクトプラグ（導電部）、５２…電極、６０…制御部、８１…ワード線制御回路、８２…ビット線制御回路、８３…ソース線制御回路、１００、１０１、１２０、１３０、２００…半導体記憶装置、ＢＬ…ビット線、ＨＬ１…第１ホール、ＨＬ２…第２ホール、ＨＬ３…第３ホール、ＳＬ…ソース線、Ｔｒ…選択トランジスタ、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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