(57)【要約】      （修正有）【課題】信頼性を向上した半導体装置を提供する。【解決手段】半導体装置ＳＡ１では、デジタル信号が印加される第１端子（複数のリードＬＤ１のうちの第１リード）と隣り合う位置に、フローティング電位となる第２端子（複数のリードＬＤ１のうちの第２リード）を配置する点にある。これにより、第１端子と第２端子とが短絡した場合であっても、第１端子に印加されるデジタル信号が維持される。この結果、第１端子から出力されるデジタル信号が異常検知信号であり、この異常検知信号に基づいて、異常状態を監視する機能が実現されている場合、たとえ、第１端子と第２端子とが短絡したとしても、誤動作することなく、異常状態を監視する機能を正常に動作させることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
平面形状が矩形形状からなる封止体と、
平面視において、前記封止体の第１辺に沿って配置された第１リード群と、
平面視において、前記第１辺の反対側に位置する前記封止体の第２辺に沿って配置された第２リード群と、
前記第１リード群と前記第２リード群との間に配置されたチップ搭載部と、
前記チップ搭載部上に搭載された半導体チップと、
前記第１リード群に含まれる第１リードと、
前記第１リードと前記半導体チップとを電気的に接続する第１ワイヤと、
前記第１リード群に含まれ、かつ、前記第１リードと隣り合う第２リードと、
を備え、
前記第１リードには、デジタル信号が印加され、
前記第２リードの電位は、フローティング電位である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２リードは、前記半導体チップとは電気的に接続されていないノンコネクトリードである、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２リードの長さは、前記第１リードの長さよりも短い、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２リードは、前記第１リードよりも前記半導体チップから離れた位置に配置されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１リード群には、第１長さのリードが最も多く含まれ、
前記第２リードの長さは、前記第１長さよりも短い第２長さであり、
前記第１リードは、幅広部を有し、
前記幅広部は、前記幅広部と前記第２リードとの間の距離が、リード間の設計許容距離以上である一方、前記第２リードの長さが前記第１長さであると仮定した場合の前記幅広部と前記第２リードとの間の距離が、リード間の前記設計許容距離よりも短くなる形状を含む、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記幅広部は、前記第２リードの長さを前記第２長さにすることによって生じたスペースに広がっている、半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第２リードは、前記第１リード群に含まれるリードの中で最も長さが短いリードである、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第２リードは、前記第１リードよりも前記半導体チップに近い位置に配置されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１リード群には、第１長さのリードが最も多く含まれ、
前記第２リードの長さは、前記第１長さよりも短い第２長さであり、
前記第１リードは、前記第２リードを前記第２長さにすることにより、前記第２リードの長さを前記第１長さにする場合よりも、前記半導体チップに近づく方向に延伸する延伸部を有する、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１ワイヤは、前記第１リードの前記延伸部に接続される、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記第２リードは、前記第１リード群に含まれるリードの中で最も長さが短いリードである、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記半導体装置は、さらに、固定電位が印加される固定電位用リードを有し、
平面視において、前記第２リードは、前記第１リードと前記固定電位用リードとに挟まれる位置に配置されている、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記固定電位は、電源電位、あるいは、グランド電位である、半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記固定電位は、グランド電位であり、
前記固定電位用リードは、前記チップ搭載部と電気的に接続されている、半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記半導体装置は、外部半導体装置と接続可能に構成され、
前記第１リードに印加される前記デジタル信号は、前記外部半導体装置の異常を検出する異常検出信号である、半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記外部半導体装置は、スイッチング素子を含み、
前記異常検出信号は、前記スイッチング素子の異常を検出する信号である、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記スイッチング素子は、パワートランジスタである、半導体装置。
【請求項１８】
平面形状が矩形形状からなるチップ搭載部と、
前記チップ搭載部上に搭載された半導体チップと、
前記チップ搭載部と電気的に接続されたリードと、
前記リードと前記半導体チップとを電気的に接続するワイヤと、
前記半導体チップと前記ワイヤと前記リードの一部分とを封止する封止体と、
を備え、
前記リードは、
前記チップ搭載部と接続される第１部位と、
前記第１部位と接続され、かつ、前記チップ搭載部との間にスペースを介して対向するように設けられた第２部位と、
を有し、
前記第２部位は、前記リードと前記ワイヤとの接続部位であり、
前記チップ搭載部に存在する複数の角部のうち、前記リードに最も近い第１角部に着目した場合、前記第２部位は、前記第１部位よりも前記第１角部側に配置されている、半導体装置。
【請求項１９】
請求項１８に記載の半導体装置において、
前記チップ搭載部の内部および前記リードの内部を通る経路を考える場合、
第１長さの前記ワイヤを前記第２部位内の第１接続点で接続するときの前記チップ搭載部の前記第１角部と前記第１接続点との間の第１経路長は、前記第１長さの前記ワイヤを前記第２部位以外の前記リード内の第２接続点で接続するときの前記チップ搭載部の前記第１角部と前記第２接続点との間の第２経路長よりも長い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、デジタル信号を取り扱う半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００１−９４０４０号公報（特許文献１）には、ノンコネクトリードの長さをその他のリードの長さよりも短くする技術が記載されている。
【０００３】
特開２０１４−１６５４２５号公報（特許文献２）には、ワイヤと接続されるコネクトリードの隣りに、ワイヤと接続されないノンコネクトリードを配置する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−９４０４０号公報
【特許文献２】特開２０１４−１６５４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置には、例えば、チップ搭載部（タブ）上に搭載された半導体チップと、チップ搭載部と離間して配置されたリード群の一部のリードとをワイヤで接続し、かつ、半導体チップとリード群に含まれるそれぞれのリードの一部分とワイヤとを樹脂からなる封止体で封止するパッケージ構造が存在する。このようなパッケージ構造を有する半導体装置の信頼性を向上する観点から、例えば、リードに関する工夫が望まれている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体装置では、デジタル信号が印加される第１リードの隣りに配置される第２リードの電位がフローティング電位となっている。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１における半導体装置の外観構成を示す平面図である。
【図２】実施の形態１における半導体装置に形成されている回路構成を模式的に示す回路ブロック図である。
【図３】実施の形態１における半導体装置の内部構造を模式的に示す平面図である。
【図４】図３の第１領域において、例えば、電源端子とデジタル信号端子とを互いに隣り合うように配置する構成を示す模式図である。
【図５】実施の形態１における第１特徴点を示す模式図である。
【図６】実施の形態１における第２特徴点に至る経緯を説明する検討図である。
【図７】関連技術の構成を模式的に示す図である。
【図８】実施の形態１における第２特徴点を模式的に示す図である。
【図９】関連技術の構成を模式的に示す図である。
【図１０】変形例における第３特徴点を模式的に示す図である。
【図１１】関連技術において、矩形形状をしたチップ搭載部の１つの角部の近傍領域を拡大して示す模式図である。
【図１２】実施の形態２における特徴点を模式的に示す図である。
【図１３】実施の形態３における半導体装置の製造工程を示す平面図である。
【図１４】図１３に続く半導体装置の製造工程を示す平面図である。
【図１５】図１４に続く半導体装置の製造工程を示す平面図である。
【図１６】図１５に続く半導体装置の製造工程を示す平面図である。
【図１７】変形例における半導体装置の内部構造を模式的に示す平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
＜用語の説明＞
本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
【００１６】
本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、例えば、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
【００１７】
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
【００１８】
＜半導体装置の外観構成＞
図１は、本実施の形態１における半導体装置ＳＡ１の外観構成を示す平面図である。図１に示すように、本実施の形態１における半導体装置ＳＡ１は、平面形状が矩形形状からなる封止体ＭＲを有している。そして、図１において、ｙ方向に延在する封止体ＭＲの第１辺Ｓ１に沿って複数のリードＬＤ１（第１リード群）が配置され、かつ、第１辺Ｓ１の反対側に位置する封止体ＭＲの第２辺Ｓ２に沿って複数のリードＬＤ２（第２リード群）が配置されている。このとき、複数のリードＬＤ１のそれぞれの一部分は、封止体ＭＲから露出し、かつ、複数のリードＬＤ２のそれぞれの一部分は、封止体ＭＲから露出している。具体的には、図１に示すように、複数のリードＬＤ１のそれぞれの一部分は、封止体ＭＲの第１辺Ｓ１から突出し、かつ、複数のリードＬＤ２のそれぞれの一部分は、封止体ＭＲの第２辺Ｓ２から突出している。以上のようにして、本実施の形態１における半導体装置ＳＡ１が外観構成されていることになる。
【００１９】
＜半導体装置の回路構成＞
次に、本実施の形態１における半導体装置ＳＡ１の内部に形成されている回路構成について説明する。図２は、本実施の形態１における半導体装置ＳＡ１に形成されている回路構成を模式的に示す回路ブロック図である。図２において、本実施の形態１における半導体装置ＳＡ１は、回路ブロックＢＬＫ１と回路ブロックＢＬＫ２とを有する。回路ブロックＢＬＫ１と回路ブロックＢＬＫ２とは、非接触で電気信号を伝達可能なマイクロアイソレータＩＳＯによって接続されている。このとき、例えば、回路ブロックＢＬＫ１には、総合的な制御を実現するマイクロコンピュータを補助するためのサポートＩＣ（Integrated Circuit）が形成され、回路ブロックＢＬＫ２には、例えば、サポートＩＣからの指示に基づいて、インバータの構成要素となるパワートランジスタ（外部半導体装置）のスイッチング動作を制御するプリドライバＩＣが形成されている。特に、本実施の形態１では、パワートランジスタ（スイッチング素子）の一例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を想定している。例えば、本実施の形態１における半導体装置ＳＡ１は、電気自動車やハイブリッド自動車などに搭載される電動モータの駆動制御に使用される。すなわち、本実施の形態１における半導体装置ＳＡ１は、電動モータの回転を制御するインバータを構成するパワートランジスタの制御機能を有するとともに、自動車全体を総合的に制御するマイクロコンピュータ（ＥＣＵ）とインバータとの間の中継機能も有していることになる。具体的に、図２において、回路ブロックＢＬＫ１に形成されているサポートＩＣによってマイクロコンピュータとの間の中継機能が実現され、回路ブロックＢＬＫ２に形成されているプリドライバＩＣによって、外部半導体装置に含まれるパワートランジスタのスイッチング動作が実現されることになる。つまり、本実施の形態１における半導体装置ＳＡ１は、例えば、インバータを構成するスイッチング素子を含む外部半導体装置と接続可能なように構成されており、本実施の形態１における半導体装置ＳＡ１は、例えば、このスイッチング素子を構成するパワートランジスタのスイッチング動作を制御するように構成されていることになる。
【００２０】
まず、回路ブロックＢＬＫ１の回路構成について説明する。図２において、回路ブロックＢＬＫ１は、中央演算部（ＭＣＵ）として機能する制御部ＣＵ１を有しており、例えば、端子ＶＣＣ１から制御部ＣＵ１に電源電位が供給される。例えば、端子ＶＣＣ１から制御部ＣＵ１に供給される電源電位は、３．３Ｖや５Ｖとなっている。一方、端子ＧＮＤ１からは、回路ブロックＢＬＫ１の内部回路へグランド電位（基準電位）が供給される。
【００２１】
また、回路ブロックＢＬＫ１は、端子ＩＮＡを有しており、この端子ＩＮＡから回路ブロックＢＬＫ１内の制御部ＣＵ１には、非反転論理（Active High）のゲート駆動信号が入力される。例えば、端子ＩＮＡから入力されるゲート駆動信号が「Ｈ」の場合、制御部ＣＵ１は、ＩＧＢＴをオンする信号を回路ブロックＢＬＫ２に出力し、端子ＩＮＡから入力されるゲート駆動信号が「Ｌ」の場合、制御部ＣＵ１は、ＩＧＢＴをオフする信号を回路ブロックＢＬＫ２に出力する。ただし、後述する端子ＩＮＢから入力されるゲート駆動信号が「Ｈ」、または、「オープン」の場合は、後述する端子ＩＮＡからの入力に関係なく、制御部ＣＵ１は、ＩＧＢＴをオフする信号を回路ブロックＢＬＫ２に出力する。端子ＩＮＡは、図２に示すように、回路ブロックＢＬＫ１の内部でグランド（ＧＮＤ）に１００ｋΩ程度の抵抗素子を介してプルダウンされており、端子ＩＮＡが「オープン」の場合には、制御部ＣＵ１は、ＩＧＢＴをオフする信号を回路ブロックＢＬＫ２に出力する。
【００２２】
さらに、回路ブロックＢＬＫ１は、端子ＩＮＢを有しており、この端子ＩＮＢから回路ブロックＢＬＫ１内の制御部ＣＵ１には、反転論理（Active Low）のゲート駆動信号が入力される。例えば、端子ＩＮＢから入力されるゲート駆動信号が「Ｌ」の場合、制御部ＣＵ１は、ＩＧＢＴをオンする信号を回路ブロックＢＬＫ２に出力し、端子ＩＮＢから入力されるゲート駆動信号が「Ｈ」の場合、制御部ＣＵ１は、ＩＧＢＴをオフする信号を回路ブロックＢＬＫ２に出力する。ただし、上述した端子ＩＮＡから入力されるゲート駆動信号が「Ｌ」、または、「オープン」の場合は、端子ＩＮＢからの入力に関係なく、制御部ＣＵ１は、ＩＧＢＴをオフする信号を回路ブロックＢＬＫ２に出力する。端子ＩＮＢは、図２に示すように、回路ブロックＢＬＫ１の内部で電源電位に１００ｋΩ程度の抵抗素子を介してプルアップされており、端子ＩＮＢが「オープン」の場合には、制御部ＣＵ１は、ＩＧＢＴをオフする信号を回路ブロックＢＬＫ２に出力する。
【００２３】
続いて、回路ブロックＢＬＫ１は、端子ＦＯを有しており、この端子ＦＯからは、フォールト非反転出力信号が出力される。具体的に、端子ＦＯは、フォールト状態（異常状態）を示すオープンドレイン出力端子であり、半導体装置ＳＡ１の外部に設けられた外部半導体装置（図示せず）に含まれるＩＧＢＴの異常が検知された場合、端子ＦＯからは、「Ｈ」のデジタル信号（異常検知信号）が出力される。一方、ＩＧＢＴの異常が検知されない場合、端子ＦＯからは、「Ｌ」のデジタル信号が出力される。
【００２４】
また、回路ブロックＢＬＫ１は、端子ＦＯＢを有しており、この端子ＦＯＢからは、フォールト反転出力信号が出力される。具体的に、端子ＦＯＢは、フォールト状態（異常状態）を示すオープンドレイン出力端子であり、端子ＦＯから出力されるデジタル信号の論理を反転させたデジタル信号が端子ＦＯＢから出力される。例えば、半導体装置ＳＡ１の外部に設けられた外部半導体装置に含まれるＩＧＢＴの異常が検知された場合、端子ＦＯＢからは、「Ｌ」のデジタル信号（異常検知信号）が出力される。一方、ＩＧＢＴの異常が検知されない場合、端子ＦＯＢからは、「Ｈ」のデジタル信号が出力される。
【００２５】
さらに、回路ブロックＢＬＫ１は、端子ＴＭＰを有しており、この端子ＴＭＰからは、ＩＧＢＴの温度に対応したＰＷＭ信号（デジタル信号）が出力される。例えば、容量素子に定電流でチャージ／ディスチャージを行なうことにより生成された三角波と、ＩＢＧＴの温度を検知する温度検知ダイオードの順方向電圧（ＶＦ）とを比較したＰＷＭ信号が出力される。この場合、ＩＧＢＴの温度に応じて、デューティ比の異なるＰＷＭ信号が、端子ＴＭＰから出力される。したがって、ＰＷＭ信号のデューティ比に、ＩＧＢＴの温度に関する情報が含まれていることになる。
【００２６】
次に、回路ブロックＢＬＫ２の回路構成について説明する。図２において、回路ブロックＢＬＫ２は、中央演算部（ＭＣＵ）として機能する制御部ＣＵ２を有しており、例えば、端子ＶＣＣ２から制御部ＣＵ１に電源電位が供給される。例えば、端子ＶＣＣ２から制御部ＣＵ２に供給される電源電位は、１５Ｖとなっている。一方、端子ＧＮＤ２からは、回路ブロックＢＬＫ２の内部回路へグランド電位（基準電位）が供給される。
【００２７】
また、回路ブロックＢＬＫ２は、レギュレータＲＥＧを有しており、レギュレータＲＥＧは、端子ＶＣＣ２から供給された電源電位を入力して、５Ｖ電源を生成する。そして、レギュレータＲＥＧで生成された５Ｖ電源は、制御部ＣＵ２に供給されるとともに、端子ＶＲＥＧから外部へも出力される。この端子ＶＲＥＧから出力される５Ｖ電源は、例えば、ＩＧＢＴの温度を検出する外部回路などに使用することができる。なお、回路ブロックＢＬＫ２の内部の電圧の安定化のため、端子ＶＲＥＧを外部負荷と接続しない場合であっても、端子ＶＲＥＧは、容量素子（キャパシタ）と接続される。
【００２８】
続いて、図２において、回路ブロックＢＬＫ２は、ゲートドライバＧＤを有している。このゲートドライバＧＤは、外部に接続されるＩＧＢＴ（外部半導体装置）のスイッチング動作を制御する機能を有している。具体的に、ゲートドライバＧＤは、ＩＧＢＴのゲート電極と電気的に接続されており、ＩＧＢＴのゲート電極に印加されるゲート電圧を制御することにより、ＩＧＢＴのオン／オフ動作を制御するように構成されている。特に、回路ブロックＢＬＫ１の端子ＩＮＡおよび端子ＩＮＢに入力されたゲート駆動信号に基づいて、回路ブロックＢＬＫ１の制御部ＣＵ１が、マイクロアイソレータＩＳＯを介して、回路ブロックＢＬＫ２の制御部ＣＵ２に対して、ＩＧＢＴのスイッチング制御に関する制御信号を出力する。その後、回路ブロックＢＬＫ２の制御部ＣＵ２は、この制御信号に基づき、ゲートドライバＧＤを制御する。この結果、最終的に、制御部ＣＵ２からの指示に基づいて、ゲートドライバＧＤは、ＩＧＢＴのオン／オフ動作（スイッチング動作）を行なうことになる。
【００２９】
次に、回路ブロックＢＬＫ２は、ミラークランプ部ＭＣを有している。このミラークランプ部ＭＣは、ＩＧＢＴのセルフターンオンを防ぐ機能を有し、ＩＧＢＴのゲート電極と電気的に接続される。ＩＧＢＴのセルフターンオンとは、以下に示す現象である。すなわち、ＩＧＢＴがオフして、ＩＧＢＴのコレクタに大きな電圧が印加される際、ＩＧＢＴに存在するコレクタ−ゲート電極間の寄生容量を充電するために、ゲート抵抗を介してゲート電極からグランドに電流が流れる。この結果、ゲート電極の電位が上昇することになり、ＩＧＢＴがオフしたにも関わらず、寄生容量に基づくゲート電位の上昇によって、ＩＧＮＴがオンしてしまう。この現象が、ＩＧＢＴのセルフターンオンと呼ばれる現象である。そこで、ミラークランプ部ＭＣでは、ＩＧＢＴがオフした際、ゲートドライバＧＤとは別に、ＩＧＢＴのゲート電極とグランドとを低インピーダンスで接続するように構成することにより、ゲート電極の電位上昇を抑制して、セルフターンオンを抑制している。
【００３０】
また、図２に示すように、回路ブロックＢＬＫ２は、ソフトターンオフ部ＳＴＯを有している。このソフトターンオフ部ＳＴＯは、例えば、過電流や過熱などに代表されるＩＧＢＴの異常を検知した場合（フォールト状態を検知した場合）、ＩＧＢＴを強制的にゆっくりオフさせるように構成されている。すなわち、過電流などの異常が発生した場合に、ＩＧＢＴを急激にオフさせると、ＩＧＢＴのコレクタ−エミッタ間に過大な電圧が印加されて、ＩＧＢＴが破損するおそれがある。そこで、例えば、ＩＧＢＴの異常を検知した場合には、電流駆動能力の高いゲートドライバＧＤやミラークランプ部ＭＣを使用せずに、ソフトターンオフ部ＳＴＯを使用することにより、ＩＧＢＴのゲート電極に蓄積されている電荷を緩やかに放電させている。具体的に、ソフトターンオフ部ＳＴＯでは、ゲート電極とグランドとの間に高抵抗な抵抗素子を介在させることによって、ＩＧＢＴのゲート電極に蓄積されている電荷を緩やかに放電するように構成されている。
【００３１】
続いて、回路ブロックＢＬＫ２は、電流検知部ＣＳを有している。例えば、ＩＧＢＴが形成されたＩＧＢＴチップには、インバータのスイッチング素子として機能するメインＩＧＢＴと、過電流を検知するための検知用ＩＧＢＴとが形成されている。すなわち、検知用ＩＧＢＴは、メインＩＧＢＴのコレクタ−エミッタ間を流れる過電流を検知するために設けられているものである。つまり、検知用ＩＧＢＴは、メインＩＧＢＴのコレクタ−エミッタ間を流れる過電流を検知して、メインＩＧＢＴを過電流による破壊から保護するために設けられている。この検知用ＩＧＢＴにおいて、検知用ＩＧＢＴのコレクタは、メインＩＧＢＴのコレクタと電気的に接続され、かつ、検知用ＩＧＢＴのゲート電極は、メインＩＧＢＴのゲート電極と電気的に接続されている。また、検知用ＩＧＢＴのセンスエミッタは、メインＩＧＢＴのエミッタとは別に設けられている。この検知用ＩＧＢＴのセンスエミッタは、図２に示す回路ブロックＢＬＫ２に設けられている電流検知部ＣＳと接続される。そして、この電流検知部ＣＳは、検知用ＩＧＢＴのセンスエミッタの出力に基づいて、メインＩＧＢＴのコレクタ−エミッタ間電流を検知するように構成されている。そして、電流検知部ＣＳで過電流を検出した場合、制御部ＣＵ２は、ゲートドライバＧＤを制御して、メインＩＧＢＴのゲート電極に印加されるゲート電圧を遮断し、メインＩＧＢＴを保護するようになっている。
【００３２】
具体的に、検知用ＩＧＢＴは、負荷短絡などでメインＩＧＢＴに過電流が流れないようにするための電流検出素子として使用される。例えば、メインＩＧＢＴを流れる電流と、検出用ＩＧＢＴを流れる電流の電流比が、メインＩＧＢＴ：検知用ＩＧＢＴ＝１０００：１となるように設計される。つまり、メインＩＧＢＴに２００Ａの電流を流す場合、検出用ＩＧＢＴには、２００ｍＡの電流が流れることになる。
【００３３】
ここで、実際のアプリケーションでは、検知用ＩＧＢＴのセンスエミッタと電気的に接続されるセンス抵抗素子を外付けし、このセンス抵抗素子の両端の電圧を電流検知部ＣＳにフィードバックする。そして、電流検知部と接続されている制御部ＣＵ２では、センス抵抗の両端の電圧が設定電圧以上になった場合に電源を遮断する。つまり、メインＩＧＢＴに流れる電流が過電流となった場合、検知用ＩＧＢＴに流れる電流も増加する。この結果、センス抵抗を流れる電流も増加することになるから、センス抵抗の両端の電圧が大きくなり、この電圧が設定電圧以上になった場合にメインＩＧＢＴに流れる電流が過電流状態になっていることを把握することができる。
【００３４】
このように構成されている電流検知部ＣＳでＩＧＢＴの過電流が検知された場合（ＩＧＢＴの異常が検知された場合）、回路ブロックＢＬＫ２の制御部ＣＵ２→マイクロアイソレータＩＳＯ→回路ブロックＢＬＫ１の制御部ＣＵ１を介して、端子ＦＯから、「Ｈ」のデジタル信号（異常検知信号）が出力される。
【００３５】
次に、回路ブロックＢＬＫ２は、温度検知部ＴＳを有している。例えば、ＩＧＢＴが形成されたＩＧＢＴチップには、温度検知ダイオードも形成されており、この温度検知用ダイオードは、ＩＧＢＴの温度（広く言えば、半導体チップの温度）を検知するために設けられている。すなわち、ＩＧＢＴの温度によって温度検知用ダイオードの電圧が変化することにより、ＩＧＢＴの温度を検知するようになっている。この温度検知用ダイオードには、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード（陰極）およびアノード（陽極）を有している。
【００３６】
温度検知部ＴＳは、上述した温度検知ダイオードと電気的に接続されている。この温度検知回路は、温度検知用ダイオードのカソードとアノードとの間の出力に基づいて、間接的にＩＧＢＴの温度を検知するように構成されている。ｐｎ接合ダイオードからなる温度検知用ダイオードは、ある一定値以上の順方向電圧を印加すると、急激に温度検知用ダイオードを流れる順方向電流が増加する特性を有している。そして、急激に順方向電流が流れ始める電圧値は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードのこの特性を利用している。つまり、温度検知用ダイオードに一定の電流を流し、温度検知用ダイオードの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。実際のアプリケーションでは、このようにして測定した温度検知ダイオードの電圧値（温度信号）と三角波とを比較したＰＷＭ信号が出力される。この場合、ＩＧＢＴの温度に応じて、デューティ比の異なるＰＷＭ信号（デジタル信号、異常検出信号）が、回路ブロックＢＬＫ２の温度検知部ＴＳから出力された後、マイクロアイソレータＩＳＯおよび回路ブロックＢＬＫ１を介して、回路ブロックＢＬＫ１の端子ＴＭＰから出力される。
【００３７】
＜半導体装置の内部構造＞
続いて、本実施の形態１における半導体装置ＳＡ１の内部構造について説明する。図３は、本実施の形態１における半導体装置ＳＡ１の内部構造を模式的に示す平面図である。図３に示すように、本実施の形態１における半導体装置ＳＡ１は、ｙ方向に並んで配置される複数のリードＬＤ１（第１リード群）と、複数のリードＬＤ１とｘ方向に離間して配置され、かつ、ｙ方向に並んで配置された複数のリードＬＤ２（第２リード群）とを有する。このとき、複数のリードＬＤ１には、長さの異なるリードが含まれており、特に、複数のリードＬＤ１の中で、第１長さのリードが最も多く含まれている。同様に、複数のリードＬＤ２には、長さの異なるリードが含まれており、特に、複数のリードＬＤ２の中で、第１長さのリードが最も多く含まれている。なお、複数のリードＬＤ１の本数と、複数のリードＬＤ２の本数とは、等しくなっている。
【００３８】
次に、図３に示すように、複数のリードＬＤ１と複数のリードＬＤ２との間に挟まれるように平面形状が矩形形状のチップ搭載部ＴＡＢ１と平面形状が矩形形状のチップ搭載部ＴＡＢ２とが配置されている。詳細には、チップ搭載部ＴＡＢ１は、チップ搭載部ＴＡＢ２よりも複数のリードＬＤ１に近い側に配置されている。言い換えれば、チップ搭載部ＴＡＢ２は、チップ搭載部ＴＡＢ１よりも複数のリードＬＤ２に近い側に配置されている。特に、本実施の形態１において、チップ搭載部ＴＡＢ１の平面サイズは、チップ搭載部ＴＡＢ２の平面サイズよりも小さくなっている。
【００３９】
なお、例えば、図３に示すように、大部分のリードＬＤ１は、チップ搭載部ＴＡＢ１と離間して配置されているが、複数のリードＬＤ１のうちの一部のリードＬＤ１は、チップ搭載部ＴＡＢ１と一体的に接続するように形成されている。同様に、大部分のリードＬＤ２は、チップ搭載部ＴＡＢ２と離間して配置されているが、複数のリードＬＤ２のうちの一部のリードＬＤ２は、チップ搭載部ＴＡＢ１と一体的に接続するように形成されている。
【００４０】
チップ搭載部ＴＡＢ１上には、例えば、接着材（図示せず）を介して、矩形形状の半導体チップＣＨＰ１が搭載されている。一方、チップ搭載部ＴＡＢ２上には、例えば、接着材（図示せず）を介して、矩形形状の半導体チップＣＨＰ２が搭載されている。このとき、図３に示すように、半導体チップＣＨＰ１は、平面的にチップ搭載部ＴＡＢ１に内包されており、かつ、半導体チップＣＨＰ２は、平面的にチップ搭載部ＴＡＢ２に内包されている。そして、半導体チップＣＨＰ１の平面サイズは、半導体チップＣＨＰ２の平面サイズよりも小さくなっている。
【００４１】
半導体チップＣＨＰ１の内部には、集積回路が形成されており、具体的には、図２に示す回路ブロックＢＬＫ１を構成する回路要素（マイクロアイソレータＩＳＯの一部も含むとともに、リードＬＤ１からなる端子は除く）が形成されている。一方、半導体チップＣＨＰ２の内部にも、集積回路が形成されており、具体的には、図２に示す回路ブロックＢＬＫ２を構成する回路要素（マイクロアイソレータＩＳＯの一部も含むとともに、リードＬＤ２からなる端子は除く）が形成されている。そして、図３に示すように、半導体チップＣＨＰ１の表面には、複数のパッドＰＤ１が形成され、かつ、半導体チップＣＨＰ２の表面には、複数のパッドＰＤ２が形成されている。ここで、図３に示すように、半導体チップＣＨＰ１に形成されているパッドＰＤ１は、複数のリードＬＤ１の一部のリードＬＤ１とワイヤＷによって電気的に接続されている。同様に、半導体チップＣＨＰ２に形成されているパッドＰＤ２は、複数のリードＬＤ２の一部のリードＬＤ２とワイヤＷによって電気的に接続されている。さらに、半導体チップＣＨＰ１に形成されている一部のパッドＰＤ１と、半導体チップＣＨＰ２に形成されている一部のパッドＰＤ２とも、ワイヤＷによって電気的に接続されている。これにより、半導体チップＣＨＰ１に形成されている回路ブロックＢＬＫ１の回路要素（マイクロアイソレータＩＳＯの構成要素も含む）と、半導体チップＣＨＰ２に形成されている回路ブロックＢＬＫ２の回路要素（マイクロアイソレータＩＳＯの構成要素も含む）とが非接触で接続されることになる。
【００４２】
本実施の形態１における半導体装置ＳＡ１では、半導体チップＣＨＰ１側（図２の回路ブロックＢＬＫ１側）に加わる最大電圧が数Ｖ程度である。一方、本実施の形態１における半導体装置ＳＡ１にＩＧＢＴを接続した場合、半導体チップＣＨＰ２側（図２の回路ブロックＢＬＫ２側）に加わる最大電圧が数百Ｖ〜数千Ｖ程度である。本実施の形態１では、このことを考慮して、インダクタ間の誘導結合を利用したマイクロアイソレータＩＳＯによる非接触での電気信号の伝達を採用している。さらに、本実施の形態１では、半導体チップＣＨＰ１と電気的に接続されるリードＬＤ１と、半導体チップＣＨＰ２と電気的に接続されるリードＬＤ２との耐圧を確保する必要があるため、図３に示すように、複数のリードＬＤ１と複数のリードＬＤ２とを対向配置させた、いわゆるＳＯＰ（Small Outline Package）構造（図１参照）が採用されている。
【００４３】
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。まず、図１に示すように、本実施の形態１における半導体装置ＳＡ１は、辺Ｓ１から突出するリードＬＤ１の本数と、辺Ｓ２から突出するリードＬＤ２の本数とが等しくなっている。このとき、図２に示すように、本実施の形態１における半導体装置ＳＡ１には、回路ブロックＢＬＫ１と回路ブロックＢＬＫ２とが設けられている。そして、図２から明らかなように、回路ブロックＢＬＫ２の構成要素の方が、回路ブロックＢＬＫ１の構成要素よりも多く、したがって、回路ブロックＢＬＫ２と接続されて使用されるリードＬＤ２の本数は、回路ブロックＢＬＫ１と接続されて使用されるリードＬＤ１の本数よりも多くなっている。言い換えれば、回路ブロックＢＬＫ１と接続されて使用されるリードＬＤ１の本数は、回路ブロックＢＬＫ２と接続されて使用されるリードＬＤ２の本数よりも少なくなっている。
【００４４】
このことは、図１において、辺Ｓ２から突出するリードＬＤ２の本数が、回路ブロックＢＬＫ２と接続されて使用されるリードＬＤ２の本数に合わせて決定されることを意味する。そして、図１に示すように、本実施の形態１における半導体装置ＳＡ１では、辺Ｓ１から突出するリードＬＤ１の本数と、辺Ｓ２から突出するリードＬＤ２の本数とが等しいことを考慮すると、辺Ｓ１から突出するリードＬＤ１の中には、回路ブロックＢＬＫ１と接続されて使用されるリードＬＤ１の他に、回路ブロックＢＬＫ１と接続されない不使用リードも数多く存在することを意味する。すなわち、本実施の形態１では、図１において、辺Ｓ１から突出する複数のリードＬＤ１のうち、実際に使用されるリードＬＤ１の本数は、少ないのである。
【００４５】
そこで、本実施の形態１における基本思想は、辺Ｓ１から突出する複数のリードＬＤ１のうち、実際に使用されていない不使用リードを有効活用して、半導体装置ＳＡ１の信頼性向上を実現するという思想である。つまり、本実施の形態１では、半導体装置ＳＡ１の信頼性を向上するために、不使用リードに関連する構成に対して工夫を施している。以下では、不使用リードに関連する構成に対する工夫点について説明することにする。
【００４６】
本実施の形態１における第１特徴点は、例えば、デジタル信号が印加される第１端子（複数のリードＬＤ１のうちの第１リード）と隣り合う位置に、フローティング電位となる第２端子（複数のリードＬＤ１のうちの第２リード）を配置する点にある。これにより、例えば、第１端子と第２端子とが短絡した場合であっても、第１端子に印加されるデジタル信号が維持される。この結果、例えば、第１端子から出力されるデジタル信号が異常検知信号であり、この異常検知信号に基づいて、異常状態を監視する機能が実現されている場合、たとえ、第１端子と第２端子とが短絡したとしても、誤動作することなく、異常状態を監視する機能を正常に動作させることができる。このことから、本実施の形態１における第１特徴点によれば、信頼性の高い異常監視機能を実現することができる。
【００４７】
具体的に、図３の領域ＡＲに存在する複数のリードＬＤ１（端子ＶＣＣ１、端子ＮＣ１、端子ＴＭＰ）に着目して、本実施の形態１における第１特徴点について説明する。
【００４８】
図４は、図３の領域ＡＲにおいて、例えば、端子ＶＣＣ１と端子ＴＭＰとを互いに隣り合うように配置する構成を示す模式図である。図４に示すように、端子ＶＣＣ１は、チップ搭載部ＴＡＢ１上に搭載された半導体チップＣＨＰ１のパッドＰＤ１ＡとワイヤＷ１Ａで電気的に接続されている。一方、端子ＴＭＰは、チップ搭載部ＴＡＢ１上に搭載された半導体チップＣＨＰ１のパッドＰＤ１ＢとワイヤＷ１Ｂで電気的に接続されている。
【００４９】
このとき、端子ＶＣＣ１には、電源電位（例えば、５Ｖ）が印加される。また、端子ＴＭＰには、図２に示す温度検知部ＴＳから出力されたＰＷＭ信号（デジタル信号）が印加される。したがって、例えば、図４において、端子ＶＣＣ１と端子ＴＭＰとが短絡（ショート）した場合、端子ＴＭＰからは、ＰＷＭ信号が出力されないことになる。このことは、ＰＷＭ信号に基づく温度異常を検知することができなくなることを意味する。このことから、例えば、図４に示すように、端子ＶＣＣ１と端子ＴＭＰとを互いに隣り合う位置に配置する構成では、互いに隣り合う端子ＶＣＣ１と端子ＴＭＰとが短絡（ショート）した場合、誤動作を招くおそれが高まることになる。
【００５０】
そこで、本実施の形態１では、図４に示す構成に対して工夫を施している。具体的に、図５は、本実施の形態１における第１特徴点を示す模式図である。図５において、本実施の形態１における第１特徴点は、端子ＶＣＣ１と端子ＴＭＰとの間に、フローティング電位となる端子ＮＣ１を配置する点にある。すなわち、本実施の形態１における第１特徴点は、図２に示す温度検知部ＴＳから出力されたＰＷＭ信号（デジタル信号）が印加される端子ＴＭＰと隣り合う位置に、フローティング電位となる端子ＮＣ１を配置する点にある。具体的に、図５では、フローティング電位となる端子ＮＣ１の一例として、半導体チップと接続されていないノンコネクト端子（ノンコネクトリード）から端子ＮＣ１を構成している。ただし、フローティング電位となる端子ＮＣ１の他の一例として、半導体チップに形成されている集積回路と電気的に接続されていない、いわゆる「ダミーパッド」と電気的に接続される端子も挙げることができる。いずれの場合も、端子ＮＣ１の電位は、フローティング電位となることから、互いに隣り合う端子ＮＣ１と端子ＴＭＰとが短絡した場合であっても、図２に示す温度検知部ＴＳから出力されたＰＷＭ信号（デジタル信号）自体を維持して端子ＴＭＰから出力することができる。このことは、互いに隣り合う端子ＮＣ１と端子ＴＭＰとが短絡しても、ＰＷＭ信号に基づく温度異常の検知を正常に実施することができることを意味する。この結果、本実施の形態１によれば、信頼性の高い異常監視機能を実現することができることになる。
【００５１】
なお、本明細書において、例えば、デジタル信号が印加される第１端子と、第１端子と隣り合う位置に配置されている第２端子とが短絡したとしても、第１端子に印加されているデジタル信号が維持される場合に、第２端子に印加されている電位を「フローティング電位」というものとする。そして、本明細書において、「デジタル信号が維持される」とは、第１端子と第２端子とが短絡した場合、デジタル信号の値が反転しないことを意味する。例えば、「デジタル信号が維持される」とは、第１端子と第２端子とが短絡した場合であっても、デジタル信号に含まれる「Ｈ」が「Ｌ」に反転することなく、かつ、デジタル信号に含まれる「Ｌ」が「Ｈ」に反転することがないことを意味する。
【００５２】
また、図５においては、電源電位（例えば、＋５Ｖ）が印加される端子ＶＣＣ１と、デジタル信号が印加される端子ＴＭＰとの間に、フローティング電位となる端子ＮＣ１を配置する構成例について説明した。ただし、本実施の形態１における第１特徴点は、この構成に限定されるものではない。すなわち、本実施の形態１における第１特徴点によれば、例えば、グランド電位（０Ｖ）が印加されるグランド端子と、デジタル信号（例えば、ＰＷＭ信号）が印加される端子（第１端子）との間に、フローティング電位となる端子（第２端子）を配置する構成として具現化することもできる。
【００５３】
例えば、グランド端子とデジタル信号（ＰＷＭ信号）が印加される端子（第１端子）とを互いに隣り合うように配置すると、グランド端子とデジタル信号（ＰＷＭ信号）が印加される端子（第１端子）とが短絡した場合、端子（第１端子）からは、ＰＷＭ信号が出力されないことになる。
【００５４】
これに対し、グランド端子と、デジタル信号（ＰＷＭ信号）が印加される端子（第１端子）との間に、フローティング電位となる端子（第２端子）を配置する。この場合には、端子（第２端子）の電位が、フローティング電位であることから、互いに隣り合う端子（第１端子）と端子（第２端子）とが短絡した場合であっても、ＰＷＭ信号（デジタル信号）自体を維持して端子（第１端子）から出力することができる。
【００５５】
以上のことから、本実施の形態１における第１特徴点は、以下のように要約される技術的思想として表現することができる。すなわち、半導体装置ＳＡ１は、固定電位が印加される固定電位用端子（固定電位用リード）を有し、平面視において、フローティング電位となる第２端子は、デジタル信号が印加される第１端子と固定電位用端子とに挟まれる位置に配置されている。このとき、固定電位は、電源電位、あるいは、グランド電位であり、例えば、固定電位がグランド電位である場合、固定電位用端子は、チップ搭載部と電気的に接続される構成を採用することができる。
【００５６】
続いて、本実施の形態１における第２特徴点は、デジタル信号が印加される第１端子と隣り合う位置に、フローティング電位となる第２端子を配置するという第１特徴点を前提とする。そして、本実施の形態１における第２特徴点は、第１端子よりも半導体チップから離れた位置に配置されている第２端子の長さが、第１端子の長さよりも短い点と、以下に示す点とを含むことにある。ここで、以下に示す点とは、第１端子と第２端子とを含む複数の端子（第１端子群）には、第１長さの端子が最も多く含まれ、かつ、第２端子の長さは、第１長さよりも短い第２長さである点である。そして、さらに、本実施の形態１における第２特徴点は、さらに、次の点も含む。すなわち、本実施の形態１における第２特徴点において、第１端子は、幅広部を有し、この幅広部は、幅広部と第２端子との間の距離が、リード間の設計許容距離以上となる一方、第２端子の長さが第１長さであると仮定した場合の幅広部と第２端子との間の距離が、リード間の前記設計許容距離よりも短くなる形状を含むものである。
【００５７】
このような本実施の形態１における第２特徴点によれば、第１端子の幅広部と半導体チップのパッドとを接続する第１ワイヤの長さを短くすることができるとともに、第１端子の幅広部と第１ワイヤとの接続信頼性を向上することができる。
【００５８】
以下に、この点について具体的に説明する。図６は、本実施の形態１における第２特徴点（図３に示す領域ＢＲに示す構成）に至る経緯を説明するための検討図である。
【００５９】
まず、図６において、デジタル信号が印加される端子ＦＯ（リードＬＤ１）と、ノンコネクト端子である端子ＮＣ２Ａ（リードＬＤ１）と、グランド電位が印加される端子ＧＮＤ１（リードＬＤ１）とが、ｙ方向に並ぶように配置されている。具体的に、端子ＮＣ２Ａは、端子ＦＯの左側に配置されており、端子ＦＯと半導体チップＣＨＰ１との間の距離よりも、端子ＮＣ２Ａと半導体チップＣＨＰ１との間の距離が大きくなる位置に配置されている。さらに、端子ＧＮＤ１は、端子ＮＣ２Ａの左側に配置されており、端子ＮＣ２Ａと半導体チップＣＨＰ１との間の距離よりも、端子ＧＮＤ１と半導体チップＣＨＰ１との間の距離が大きくなる位置に配置されている。そして、端子ＧＮＤ１は、チップ搭載部ＴＡＢ１と接続されており、このチップ搭載部ＴＡＢ１上に半導体チップＣＨＰ１が搭載されている。
【００６０】
ここで、図６に示す端子ＦＯに着目すると、例えば、端子ＦＯは、半導体チップＣＨＰ１から比較的離れた位置に存在する。このため、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さが長くなる。ワイヤＷの長さが長くなるということは、それだけ材料コストが高くなることを意味する。また、ワイヤＷの長さが長くなると、封止工程（モールド工程）において、樹脂の注入圧力によって、ワイヤ流れが発生しやすくなり、これによって、隣り合うワイヤ間にショート不良が発生するおそれがある。したがって、製造コストの削減、および、半導体装置の信頼性を向上する観点から、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷをできるだけ短くすることが望ましいことになる。
【００６１】
そこで、図７に示す関連技術に示す構成が検討されている。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００６２】
図７は、関連技術の構成を模式的に示す図である。図７に示す関連技術において、端子ＦＯには、半導体チップＣＨＰ１と端子ＦＯとの距離を短くするように、幅広部ＷＰ１が形成されており、この端子ＦＯの幅広部ＷＰ１において、端子ＦＯとワイヤＷとが接続されている。具体的に、図７において、端子ＦＯの幅広部ＷＰ１とワイヤＷとの接続点Ｐ１が示されている。これにより、図７に示す関連技術によれば、図６に示す構成に比べて、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さを短くすることができる。
【００６３】
ただし、図７に示す関連技術では、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とをワイヤＷで接続するワイヤボンディング工程において改善の余地が存在することを本発明者は新たに見出したので、この点について説明する。
【００６４】
図７において、ワイヤボンディング工程では、リードフレームをクランパ（押さえ治具）ＣＬＰで押さえ付けながら、リードＬＤ１と半導体チップＣＨＰ１とをワイヤＷで接続する。このとき、クランパＣＬＰとワイヤボンディングツール（キャピラリ）との干渉を避けるため、図７に示すように、ワイヤＷと幅広部ＷＰ１との接続点Ｐ１からクランパＣＬＰの押さえ位置までの最小限距離Ｒを確保する必要がある。一方、端子ＦＯの幅広部ＷＰ１と端子ＮＣ２Ａとの間においても、例えば、ショート不良を防止するため、設計許容距離ＤＬ１を確保する必要がある。すなわち、図７に示す関連技術では、最小限距離Ｒを確保し、かつ、設計許容距離ＤＬ１も確保する必要がある。この結果、図７に示すように、関連技術においては、接続点Ｐ１から最小限距離Ｒで幅広部ＷＰ１をクランパＣＬＰで押さえることができる領域が小さくなることから、クランパＣＬＰによる幅広部ＷＰ１の押さえが不充分となる。このことは、関連技術では、幅広部ＷＰ１のがたつきを充分に抑制することができないことを意味し、これによって、端子ＦＯの幅広部ＷＰ１とワイヤＷとの接続強度の低下を招くことになる。つまり、関連技術では、クランパＣＬＰによる幅広部ＷＰ１の押さえが不充分となる結果、端子ＦＯの幅広部ＷＰ１とワイヤＷとの接続強度を向上することが困難となるのである。
【００６５】
そこで、本実施の形態１では、図８に示すように、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さを短くするために、端子ＦＯに幅広部ＷＰ２を設けることを前提として、端子ＦＯの幅広部ＷＰ２とワイヤＷとの接続強度を向上する工夫を施している。以下に、この工夫点について説明する。
【００６６】
図８は、本実施の形態１における第２特徴点を模式的に示す図である。図８において、本実施の形態１における第２特徴点は、ノンコネクト端子である端子ＮＣ２Ａの長さを短くし、端子ＮＣ２Ａの長さを短くしたことにより生まれるスペースにも、端子ＦＯの幅広部ＷＰ２を広がるように構成している点にある。
【００６７】
まず、本実施の形態１でも、図８に示すように、端子ＦＯに幅広部ＷＰ２を設け、この幅広部ＷＰ２にワイヤＷとの接続点Ｐ１を形成している。この結果、本実施の形態１においても、端子ＦＯに幅広部ＷＰ２を設けない場合に比べて、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１との間に接続されるワイヤＷの長さを短くすることができる。この結果、本実施の形態１によれば、ワイヤＷの長さを短くすることによる製造コストの削減を図ることができる。また、本実施の形態１によれば、ワイヤＷの長さを短くすることにより、ワイヤ流れを抑制できる結果、隣り合うワイヤ間のショート不良の発生を抑制することができ、これによって、半導体装置の信頼性を向上することができる。
【００６８】
そして、本実施の形態１では、ノンコネクト端子である端子ＮＣ２Ａの長さを短くし、端子ＮＣ２Ａの長さを短くしたことにより生まれるスペースにも、端子ＦＯの幅広部ＷＰ２を広がるように構成している。つまり、本実施の形態１では、端子ＦＯと隣り合うノンコネクト端子である端子ＮＣ２Ａの長さを短くしている。具体的に、例えば、複数のリードＬＤ１には、第１長さのリードが最も多く含まれているとすると、本実施の形態１では、図８に示すように、ノンコネクト端子である端子ＮＣ２Ａの長さを第１長さよりも短い第２長さにしている。特に、ノンコネクト端子である端子ＮＣ２Ａは、複数のリードＬＤ１に含まれるリードＬＤ１の中で最も長さが短いリードとすることができる。
【００６９】
これにより、図８に示すように、本実施の形態１によれば、ノンコネクト端子である端子ＮＣ２Ａの長さを短くしたことにより生まれるスペースにも、端子ＦＯの幅広部ＷＰ２を広がるように構成することができる。すなわち、本実施の形態１における第２特徴点は、ノンコネクト端子である端子ＮＣ２Ａの長さを短くしたことにより生まれるスペースを有効活用しようというものである。この点に関し、本実施の形態１によれば、図８に示すように、端子ＦＯの幅広部ＷＰ２とワイヤＷとの接続点Ｐ１からクランパＣＬＰの押さえ位置までの最小限距離Ｒを確保しながら、端子ＦＯの幅広部ＷＰ１と端子ＮＣ２Ａとの間の設計許容距離ＤＬ１も確保することができる。さらに、本実施の形態１においては、図８に示すように、接続点Ｐ１から最小限距離Ｒで幅広部ＷＰ１をクランパＣＬＰで押さえることができる領域が拡大することから、端子ＦＯの幅広部ＷＰ２をクランパＣＬＰで充分に押さえることが可能となる。このことから、本実施の形態１における第２特徴点によれば、幅広部ＷＰ２のがたつきを充分に抑制して、クランパＣＬＰで端子ＦＯの幅広部ＷＰ２をしっかり固定できることを意味する。これは、安定したワイヤボンディングを行なうことができることを意味し、これによって、端子ＦＯの幅広部ＷＰ２とワイヤＷとの接続強度を向上することができるのである。すなわち、本実施の形態１における第２特徴点によれば、クランパＣＬＰとワイヤボンディングツール（キャピラリ）との干渉を避けるための最小限距離Ｒを確保し、かつ、端子ＦＯの幅広部ＷＰ１と端子ＮＣ２Ａとの間の設計許容距離ＤＬ１も確保しながら、クランパＣＬＰによる幅広部ＷＰ２の押さえを充分に行なうことができるのである。このように、本実施の形態１における第２特徴点は、ノンコネクト端子である端子ＮＣ２Ａの長さを短くしたことにより生まれるスペースにも、端子ＦＯの幅広部ＷＰ２を広がるように構成する点にあり、この第２特徴点によって、最小限距離Ｒと設計許容距離ＤＬ１との両方を確保しながらも、クランパＣＬＰによる幅広部ＷＰ２の固定を確実に行なうことができるのである。
【００７０】
言い換えれば、ノンコネクト端子である端子ＮＣ２Ａの長さを短くしない関連技術の構成において、端子ＦＯの幅広部ＷＰ２を端子ＮＣ２Ａに近づくように広げると、設計許容距離ＤＬ１を確保することができなくなるのである。すなわち、幅広部ＷＰ２は、幅広部ＷＰ２と端子ＮＣ２Ａとの間の距離が、リード間の設計許容距離ＤＬ１以上である一方、端子ＮＣ２Ａの長さを短くせず、例えば、複数のリードＬＤ１に最も多く含まれる第１長さのリードＬＤ１と等しい状態とすると仮定した場合の幅広部ＷＲＰ２と端子ＮＣ２Ａとの間の距離が、リード間の設計許容距離ＤＬ１よりも短くなる形状を含むということができる。
【００７１】
以上のことから、本実施の形態１における第２特徴点によれば、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１との間に接続されるワイヤＷの長さを短くすることができるとともに、端子ＦＯの幅広部ＷＰ１とワイヤＷとの接続強度を向上することができる。したがって、本実施の形態１における第２特徴点によれば、半導体装置ＳＡ１の製造コストを削減できるとともに、半導体装置ＳＡ１の信頼性を向上できる。
【００７２】
＜変形例＞
例えば、上述した本実施の形態１における第２特徴点では、図８に示すように、ノンコネクト端子である端子ＮＣ２Ａを、デジタル信号が印加される端子ＦＯよりも半導体チップＣＨＰ１から離れた位置に配置する構成を前提として説明した。ただし、本実施の形態１における半導体装置ＳＡ１では、デジタル信号が印加される端子ＦＯと隣り合うノンコネクト端子を端子ＦＯよりも半導体チップＣＨＰ１に近い位置に配置する構成も採用することができる。この構成の場合、本実施の形態１の変形例における半導体装置ＳＡ１は、以下に示す第３特徴点を有する。具体的に、この第３特徴点について説明する。
【００７３】
図９は、関連技術の構成を模式的に示す図である。図９に示す関連技術において、端子ＦＯと隣り合うノンコネクト端子である端子ＮＣ２Ｂが端子ＦＯよりも半導体チップＣＨＰ１に近い位置に配置されている。このとき、ノンコネクト端子である端子ＮＣ２Ｂの長さが、複数の端子（複数のリードＬＤ１）に最も多く含まれている端子の第１長さと同等以上の長さである場合、端子ＦＯと端子ＮＣ２Ｂとの間の設計許容距離を確保する必要があるため、端子ＦＯから半導体チップＣＨＰ１に向かって、延伸部をｙ方向に延在させることが困難となる。したがって、図９に示す関連技術では、端子ＦＯと隣り合う端子ＮＣ２Ｂを端子ＦＯよりも半導体チップＣＨＰ１に近い位置に配置する点と、端子ＦＯから半導体チップＣＨＰ１に向かって、ｙ方向に延在する延伸部を設けることが困難となる点との相乗要因によって、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さを短くすることができなくなる。ワイヤＷの長さが長くなるということは、それだけ材料コストが高くなることを意味する。また、ワイヤＷの長さが長くなると、封止工程において、樹脂の注入圧力によって、ワイヤ流れが発生しやすくなり、これによって、隣り合うワイヤ間にショート不良が発生するおそれがある。したがって、図９に示す関連技術においては、製造コストの削減、および、半導体装置の信頼性を向上する観点から改善の余地が存在することになる。
【００７４】
そこで、本変形例では、図１０に示すように、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さを短くするために、端子ＦＯよりも半導体チップＣＨＰ１に近い位置にノンコネクト端子である端子ＮＣ２Ｂを設けることを前提として、ワイヤＷの長さを短くする工夫を施している。以下に、この工夫点について説明する。
【００７５】
図１０は、本変形例における第３特徴点を模式的に示す図である。図１０において、本変形例における第３特徴点は、ノンコネクト端子である端子ＮＣ２Ｂの長さを短くし、端子ＮＣ２Ｂの長さを短くしたことにより生まれるスペースを利用して、端子ＦＯから半導体チップＣＨＰ１に向かって、ｙ方向に延在する延伸部ＬＰを設けている点にある。すなわち、本変形例では、図１０に示すように、ノンコネクト端子である端子ＮＣ２Ｂの長さを短くしている。具体的に、例えば、複数のリードＬＤ１には、第１長さのリードが最も多く含まれているとすると、本変形例では、図１０に示すように、ノンコネクト端子である端子ＮＣ２Ｂの長さを第１長さよりも短い第２長さにしている。特に、ノンコネクト端子である端子ＮＣ２Ｂは、複数のリードＬＤ１に含まれるリードＬＤ１の中で最も長さが短いリードとすることができる。
【００７６】
この結果、本変形例によれば、端子ＮＣ２Ｂの長さを短くしたことによりスペースが生じるため、このスペースを利用して、端子ＦＯから半導体チップＣＨＰ１に向かって、ｙ方向に延在する延伸部ＬＰを設けることができる。なぜなら、本変形例では、端子ＮＣ２Ｂの長さを短くしたことによりスペースが生じているため、端子ＦＯから半導体チップＣＨＰ１に向かって、ｙ方向に延在する延伸部ＬＰを設けても、この延伸部ＬＰと、長さを短くした端子ＮＣ２Ｂとの間の設計許容距離を確保できるからである。すなわち、本変形例では、端子ＮＣ２Ｂの長さを短くすることにより、端子ＦＯと端子ＮＣ２Ｂとの間の距離に設計許容距離以上の余裕が生まれるため、端子ＦＯから半導体チップＣＨＰ１に向かって、ｙ方向に延在する延伸部ＬＰを端子ＦＯに設けることができるのである。この結果、本変形例では、図１０に示すように、端子ＦＯの延伸部ＬＰにワイヤＷを接続することが可能となり、これによって、端子ＦＯに延伸部ＬＰを設けない場合と比較して、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さを短くすることができる。したがって、本変形例によれば、製造コストの削減、および、半導体装置の信頼性を向上することができるという顕著な効果が得られる。
【００７７】
（実施の形態２）
次に、本実施の形態２における特徴点について説明する。本実施の形態２では、例えば、図３の領域ＣＲで示す構造に着目する。例えば、図１１は、関連技術において、矩形形状をしたチップ搭載部ＴＡＢ２の１つの角部ＣＮＲ１の近傍領域を拡大して示す模式図である。図１１において、チップ搭載部ＴＡＢ２の角部ＣＮＲ１の近傍領域には、チップ搭載部ＴＡＢ２と接続する端子ＧＮＤ２（リードＬＤ２）が形成されている。また、チップ搭載部ＴＡＢ２上には、半導体チップＣＨＰ２が搭載されており、この半導体チップＣＨＰ２に形成されているパッドＰＤ１と端子ＧＮＤ２とがワイヤＷで接続されている。特に、図１１において、端子ＧＮＤ２は、チップ搭載部ＴＡＢ２と接続される接続部（第１部位）ＦＵを有し、この端子ＧＮＤ２の接続部ＦＵには、ワイヤＷとの接続点Ｐ２が存在する。
【００７８】
ここで、半導体チップＣＨＰ２およびチップ搭載部ＴＡＢ２は、封止工程によって、封止体（図示せず）で覆われることになるが、その後の工程で、半導体装置に対して、耐熱試験が実施される。この結果、半導体装置には、熱ストレスが加わることになり、この熱ストレスによって、半導体チップＣＨＰ２の端部とチップ搭載部ＴＡＢ２の端部との間の余白領域と封止体との界面で剥離が生じる可能性がある。このような剥離が生じる場合、この剥離は、チップ搭載部ＴＡＢ２の角部ＣＮＲ１を起点にして、図１１の経路ＰＨ１に沿って進行する傾向がある。したがって、図１１に示す経路ＰＨ１の長さが短い場合、チップ搭載部ＴＡＢ２からの封止体の剥離が、端子ＧＮＤ２の接続部ＦＵとワイヤＷとの接続点Ｐ２まで容易に達しやすくなり、これによって、ワイヤＷが剥離するおそれがある。
【００７９】
そこで、本実施の形態２では、チップ搭載部ＴＡＢ２からの封止体の剥離が生じても、ワイヤＷの剥離が生じにくくなる工夫を施している。
【００８０】
図１２は、本実施の形態２における特徴点を模式的に示す図である。図１２において、本実施の形態における特徴点は、チップ搭載部ＴＡＢ２と接続される端子ＧＮＤ２が、チップ搭載部ＴＡＢ２つ接続される接続部（第１部位）ＦＵの他に、接続部ＦＵと接続され、かつ、チップ搭載部ＴＡＢ２とは離間しながら、角部ＣＮＲ１側に突出した凸部（第２部位）ＳＵを有している点にある。言い換えれば、本実施の形態２における特徴点は、図１２に示すように、端子ＧＮＤ２が、チップ搭載部ＴＡＢ２と接続される接続部（第１部位）ＦＵと、接続部ＦＵと接続され、かつ、チップ搭載部ＴＡＢ２との間にスペース（隙間）を介して対向するように設けられた凸部（第２部位）ＳＵとを有する。そして、凸部ＳＵは、端子ＧＮＤ２とワイヤＷとの接続部位であり、チップ搭載部ＴＡＢ２に存在する複数の角部のうち、端子ＧＮＤ２に最も近い角部ＣＮＲ１に着目した場合、凸部ＳＵは、接続部ＦＵよりも角部ＣＮＲ１側に配置されている。
【００８１】
このとき、チップ搭載部ＴＡＢ２の内部および端子ＧＮＤ２の内部を通る経路を考える。この場合、第１長さのワイヤＷを凸部（第２部位）ＳＵ内の接続点Ｐ３で接続するときのチップ搭載部ＴＡＢ２の角部ＣＮＲ１と接続点Ｐ３との間の経路長ＰＨ２は、第１長さのワイヤＷを凸部ＳＵ以外の端子ＧＮＤ２内の接続点Ｐ２で接続するときのチップ搭載部ＴＡＢ２の角部ＣＮＲ１と接続点Ｐ２との間の経路長ＰＨ１よりも長くなるということができる。
【００８２】
これにより、本実施の形態２によれば、図１２に示すように、端子ＧＮＤ２の凸部ＳＵとワイヤＷとの接続点Ｐ３と角部ＣＮＲ１との間の経路長ＰＨ２を、図１１に示す経路長ＰＨ１よりも長くすることができる。このことは、本実施の形態２によれば、チップ搭載部ＴＡＢ２からの封止体の剥離が、端子ＧＮＤ２の凸部ＳＵとワイヤＷとの接続点Ｐ３まで達しにくくなることを意味し、これによって、ワイヤＷの剥離を抑制することができる。すなわち、本実施の形態２における特徴点によれば、チップ搭載部ＴＡＢ２の角部ＣＮＲ１から、端子ＧＮＤ２の凸部ＳＵに存在するワイヤＷとの接続点Ｐ３までの経路長ＰＨ２の長さを長くすることができる。この結果、たとえ、チップ搭載部ＴＡＢ２の角部ＣＮＲ１を起点として、チップ搭載部ＴＡＢの表面と封止体との剥離が生じても、接続点Ｐ３まで剥離が達しにくくなるため、本実施の形態２によれば、ワイヤＷの剥離を効果的に抑制することができる。したがって、本実施の形態２によれば、半導体装置の信頼性を向上することができるのである。
【００８３】
（実施の形態３）
本実施の形態３では、前記実施の形態１における特徴点と、前記実施の形態２における特徴点とを含む半導体装置の製造方法について、図面を参照しながら説明する。
【００８４】
＜半導体装置の製造方法＞
１．リードフレーム準備工程
まず、図１３に示すように、チップ搭載部ＴＡＢ１と、チップ搭載部ＴＡＢ２と、複数のリードＬＤ１と、複数のリードＬＤ１と、を有するリードフレームＬＦを準備する。ここで、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２は、ｘ方向に並んで配置され、かつ、チップ搭載部ＴＡＢ２の平面サイズは、チップ搭載部ＴＡＢ１の平面サイズよりも大きくなっている。また、複数のリードＬＤ１は、チップ搭載部ＴＡＢ２よりもチップ搭載部ＴＡＢ１に近い位置に配置され、かつ、ｙ方向に並んで配置されている。同様に、複数のリードＬＤ２は、チップ搭載部ＴＡＢ１よりもチップ搭載部ＴＡＢ２に近い位置に配置され、かつ、ｙ方向に並んで配置されている。なお、複数のリードＬＤ１の本数と、複数のリードＬＤ２の本数とは、等しくなっている。
【００８５】
２．ダイボンディング工程
次に、図１４に示すように、例えば、ダイボンド材（図示せず）を介して、チップ搭載部ＴＡＢ１上に半導体チップＣＨＰ１を搭載する。同様に、例えば、ダイボンド材（図示せず）を介して、チップ搭載部ＴＡＢ１上に半導体チップＣＨＰ１を搭載する。このとき、半導体チップＣＨＰ１の平面サイズは、チップ搭載部ＴＡＢ１の平面サイズよりも小さく、かつ、半導体チップＣＨＰ２の平面サイズは、チップ搭載部ＴＡＢ２の平面サイズよりも小さくなっている。すなわち、図１４に示すように、平面視において、半導体チップＣＨＰ１は、チップ搭載部ＴＡＢ１に内包されるように配置され、かつ、半導体チップＣＨＰ２は、チップ搭載部ＴＡＢ２に内包されるように配置される。
【００８６】
３．ワイヤボンディング工程
続いて、図１５に示すように、半導体チップＣＨＰ１に形成されているパッドＰＤ１と複数のリードＬＤ１のうちの一のリードＬＤ１とをワイヤＷで電気的に接続する。また、半導体チップＣＨＰ２に形成されているパッドＰＤ２と複数のリードＬＤ２のうちの一のリードＬＤ２とをワイヤＷで電気的に接続する。さらに、半導体チップＣＨＰ１のパッドＰＤ１と半導体チップＣＨＰ２のパッドＰＤ２とをワイヤＷで電気的に接続する。
【００８７】
具体的に、例えば、図３の領域ＡＲ、および、拡大図である図５に着目すると、本実施の形態１におけるワイヤボンディング工程では、図５に示すように、端子ＶＣＣ１（リードＬＤ１）と半導体チップＣＨＰ１のパッドＰＤ１ＡとがワイヤＷ１Ａで接続され、端子ＴＭＰ（リードＬＤ１）と半導体チップＣＨＰ１のパッドＰＤ１ＢとがワイヤＷ１Ｂで接続される。なお、端子ＶＣＣ１と端子ＴＭＰで挟まれた端子ＮＣ１と半導体チップＣＨＰ１とはワイヤＷで接続されない。この結果、端子ＮＣ１は、端子ＮＣ１の電位が「フローティング電位」であるノンコネクト端子として機能することになる。
【００８８】
さらに、ワイヤボンディング工程において、図３の領域ＢＲ、および、拡大図である図８に着目する。このとき、複数のリードＬＤ１には、第１長さのリードＬＤ１が最も多く含まれ、端子ＮＣ２Ａの長さは、第１長さよりも短い第２長さである。また、端子ＮＣ２Ａに隣り合う位置に配置されている端子ＦＯは、端子ＮＣ２Ａの長さを第２長さにすることによって生じたスペースに広がる幅広部ＷＰ２を有する。
【００８９】
ここで、ワイヤボンディング工程は、リードフレームＬＦを固定するクランパＣＬＰを用意する工程と、端子ＮＣ２Ａを除き、かつ、端子ＦＯの幅広部ＷＰ２と、複数のリードＬＤ１のうちの一部のリードＬＤ１とにわたってクランパＣＬＰを接触させる工程とを含む。そして、端子ＦＯの幅広部ＷＰ２は、端子ＦＯとワイヤＷとの接続点Ｐ１を通り、かつ、端子ＦＯとクランパＣＬＰとの接触線（クランパの外形線）と直交する方向において、クランパＣＬＰと重なる部位を有する。
【００９０】
これにより、本実施の形態３における半導体装置の製造方法によれば、幅広部ＷＰ２のがたつきを充分に抑制して、クランパＣＬＰで端子ＦＯの幅広部ＷＰ２をしっかり固定できる。このため、本実施の形態３におけるワイヤボンディング工程においては、安定したワイヤボンダビィティを実現できることになり、これによって、端子ＦＯの幅広部ＷＰ２とワイヤＷとの接続強度を向上することができる。したがって、本実施の形態３における半導体装置の製造方法によれば、半導体装置ＳＡ１の信頼性を向上できる。
【００９１】
４．モールド工程（封止工程）
次に、図１６に示すように、例えば、チップ搭載部ＴＡＢ１と、チップ搭載部ＴＡＢ２と、半導体チップＣＨＰ１と、半導体チップＣＨＰ２と、ワイヤＷと、複数のリードＬＤ１のそれぞれの一部分と、複数のリードＬＤ２のそれぞれの一部分とを、樹脂からなる封止体ＭＲで封止する。このとき、例えば、図６と図８を比べるとわかるように、本実施の形態３では、端子ＦＯと半導体チップＣＨＰ１のパッドＰＤ１とを接続するワイヤＷの長さを短くすることができるため、樹脂の封入圧力に起因するワイヤ流れを抑制することができる。この結果、本実施の形態３における半導体装置の製造方法によれば、ワイヤＷの長さを短くすることによる製造コストの削減を図ることができる。また、本実施の形態３における半導体装置の製造方法によれば、ワイヤＷの長さを短くすることにより、ワイヤ流れを抑制できる結果、隣り合うワイヤ間のショート不良の発生を抑制することができ、これによって、半導体装置の信頼性を向上することができる。
【００９２】
５．外装メッキ工程
その後、図示はしないが、封止体ＭＲから露出する複数のリードＬＤ１のそれぞれの一部分の表面と、封止体ＭＲＹから露出する複数のリードＬＤ２のそれぞれの一部分の表面に導体膜であるメッキ膜を形成する。
【００９３】
６．マーキング工程
続いて、図示はしないが、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を使用できる。
【００９４】
７．個片化工程
その後、リードＬＤ１およびリードＬＤ２を切断することにより、リードフレームＬＦから個片化された複数の半導体装置ＳＡ１を取得することができる。その後、例えば、電気的特性検査や外観検査などのテスト工程が実施される。特に、これらのテスト工程には、耐熱試験が含まれ、この耐熱試験によって、半導体装置ＳＡ１に熱ストレスが加わる。
【００９５】
この点に関し、本実施の形態３では、例えば、図３の領域ＣＲ、および、拡大図である図１２に示すように、端子ＧＮＤ２の凸部ＳＵとワイヤＷとの接続点Ｐ３と角部ＣＮＲ１との間の経路ＰＨ２を、図１１に示す経路ＰＨ１よりも長くしている。このことは、本実施の形態３によれば、チップ搭載部ＴＡＢ２からの封止体の剥離が、端子ＧＮＤ２の凸部ＳＵとワイヤＷとの接続点Ｐ３まで達しにくくなることを意味し、これによって、ワイヤＷの剥離を抑制することができることになる。すなわち、本実施の形態３によれば、たとえ、耐熱試験の熱ストレスによって、チップ搭載部ＴＡＢ２の角部ＣＮＲ１を起点として、チップ搭載部ＴＡＢの表面と封止体との剥離が生じても、接続点Ｐ３まで剥離が達しにくくなるため、ワイヤＷの剥離を効果的に抑制することができる。したがって、本実施の形態３における半導体装置の製造方法によれば、半導体装置の信頼性を向上できる。
【００９６】
その後、良品と判定された半導体装置ＳＡ１が梱包されて出荷される。以上のようにして、本実施の形態３における半導体装置ＳＡ１を製造することができる。
【００９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９８】
＜変形例＞
前記実施の形態１〜３では、半導体装置ＳＡ１の内部に複数の半導体チップ（例えば、２個の半導体チップ）が含まれているパッケージ構造を例に挙げて説明した。ただし、前記実施の形態における技術的思想は、これに限らず、例えば、図１７に示すように、半導体装置ＳＡ２の内部に１個の半導体チップが含まれているパッケージ構造にも適用することができる。図１７は、本変形例における半導体装置ＳＡ２の内部構造を模式的に示す平面図である。図１７においても、前記実施の形態１における第１特徴点が、電源電位が印加される端子ＶＣＣ１と、デジタル信号が印加される端子Ｄ１と、端子ＶＣＣ１と端子Ｄ１に挟まれ、かつ、ノンコネクト端子である端子ＮＣ１の構成に具現化されている。
【００９９】
また、図１７において、前記実施の形態１における第２特徴点も、グランド電位が印加される端子ＧＮＤ１と、デジタル信号が印加される端子Ｄ２と、端子ＧＮＤ１と端子Ｄ２に挟まれ、かつ、ノンコネクト端子である端子ＮＣ２Ａの構成に具現化されている。
【０１００】
さらに、図１７において、チップ搭載部ＴＡＢ上には、パッドＰＤが形成された半導体チップＣＨＰが搭載されており、前記実施の形態２における特徴点も、このチップ搭載部ＴＡＢと接続される端子ＧＮＤ２に具現化されている。
【０１０１】
前記実施の形態は、以下の形態を含む。
【０１０２】
（付記１）
（ａ）チップ搭載部と、互いに隣り合う第１リードおよび第２リードを含む第１リード群と、を有するリードフレームを準備する工程、
（ｂ）前記チップ搭載部上に半導体チップを搭載する工程、
（ｃ）前記（ｂ）工程の後、前記半導体チップと前記第１リードとを第１ワイヤで電気的に接続する工程、
を備え、
前記第１リード群には、第１長さのリードが最も多く含まれ、
前記第２リードの長さは、前記第１長さよりも短い第２長さであり、
前記第１リードは、前記第２リードの長さを前記第２長さにすることによって生じたスペースに広がる幅広部を有し、
前記（ｃ）工程は、
（ｃ１）リードフレームを固定するクランパを用意する工程、
（ｃ２）前記第２リードを除き、かつ、前記第１リードの前記幅広部と、前記第１リード群のうちの一部のリードとにわたって前記クランパを接触させる工程、
（ｃ３）前記（ｃ２）工程の後、前記半導体チップと前記第１リードとを第１ワイヤで電気的に接続する工程、
を含み、
前記幅広部は、前記第１リードと前記第１ワイヤとの第１接続点を通り、かつ、前記第１リードと前記クランパとの第１接触線と直交する方向において、前記クランパと重なる部位を有する、半導体装置の製造方法。
【符号の説明】
【０１０３】
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＣＮＲ１  角部（第１角部）
ＤＬ１  設計許容距離
ＦＯ  端子（第１リード）
ＦＵ  接続部（第１部位）
ＬＤ１  リード（第１リード群）
ＬＤ２  リード（第２リード群）
ＬＰ  延伸部
ＭＲ  封止体
ＮＣ１  端子（第２リード）
ＮＣ２Ａ  端子（第２リード）
ＮＣ２Ｂ  端子（第２リード）
ＰＨ１  経路長（第１経路長）
ＰＨ２  経路長（第２経路長）
Ｐ１  接続点
Ｐ２  接続点（第２接続点）
Ｐ３  接続点（第１接続点）
ＳＵ  凸部（第２部位）
Ｓ１  辺（第１辺）
Ｓ２  辺（第２辺）
ＴＡＢ１  チップ搭載部
ＴＡＢ２  チップ搭載部
ＴＭＰ  端子（第１リード）
ＶＣＣ１  端子（固定電位用リード）
ＧＮＤ１  端子（固定電位用リード）
ＧＮＤ２  端子（固定電位用リード）
Ｗ  ワイヤ（第１ワイヤ）
ＷＰ２  幅広部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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