(57)【要約】【課題】第２のコンタクトホールを形成する前に第２の半導体層のエッチングガスに対する耐性を向上し、第２の半導体層の接触性を確保できるようにする。【解決手段】絶縁表面上に第１の半導体層２１を形成する。第１の半導体層２１の上側を覆う第１の絶縁層１２を形成する。第１の絶縁層１２上に、第２の半導体層５１を形成する。第２の半導体層５１の上側を覆う第２の絶縁層１４を形成する。１及び第２の絶縁層１２，１４を通り第１半導体に到達する第１のコンタクトホールＨ１と、第２の絶縁層１４を通り第２半導体層５１に到達し、第１の絶縁層１２には到達しない第２のコンタクトホールＨ２とを開口する。第２の絶縁層１４を形成する工程の後、第１及び第２のコンタクトホールＨ１，Ｈ２を開口する前に、レーザー又は熱を用いたアニール処理を行う。【選択図】  図２
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【特許請求の範囲】
【請求項１】
絶縁表面上に、第１の半導体層を形成する工程と、
前記第１の半導体層の上側を覆う第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、第２の半導体層を形成する工程と、
第２の半導体層の上側を覆う第２の絶縁層を形成する工程と、
前記第１及び第２の絶縁層を通り前記第１の半導体層に到達する第１のコンタクトホールと、前記第２の絶縁層を通り前記第２の半導体層に到達し、前記第１の絶縁層には到達しない第２のコンタクトホールとを開口する工程と、
前記第２の絶縁層を形成する工程の後、前記第１及び第２のコンタクトホールを開口する工程の前に、レーザー又は熱を用いたアニール処理を行う工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項２】
前記第１の絶縁層上に、前記第１の半導体層の少なくとも一部を覆う第１のゲート電極層を形成する工程と、
前記第１のゲート電極層の上側を覆う第１の上部絶縁層を形成する工程と、を更に含み、
前記第２の半導体層及び前記第２の絶縁層は、前記第１の上部絶縁層の上に形成され、
前記第１のコンタクトホールは、更に前記第１の上部絶縁層を通るように開口され、
前記第２のコンタクトホールは、前記第１の上部絶縁層には到達しない、
ことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁層の上に、前記第２の半導体層の少なくとも一部を覆う第２のゲート電極層を形成する工程と、
前記第１及び第２のゲート電極層の上側を覆う第２の上部絶縁層を形成する工程と、を更に含み、
前記第１及び第２のコンタクトホールは、更に前記第２の上部絶縁層を通るように開口される、
ことを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の半導体層の下に、前記第２の半導体層の少なくとも一部により覆われる第２のゲート電極層を形成する工程を更に含む
ことを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のゲート電極層は、前記第１の絶縁層上に形成され、
前記第１の上部絶縁層は、前記第１及び第２のゲート電極層の上側を覆う、
ことを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁層を形成する工程の後、前記アニール処理を行う工程の前に、前記第２の半導体層にイオンを注入する工程を更に含む、
ことを特徴とする、請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁層を形成する工程の後、前記アニール処理を行う工程の前に、前記第２の半導体の前記第２のゲート電極層により覆われていない部分に不純物を注入する工程を更に含む、
ことを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁層を形成する工程の後、前記アニール処理を行う工程の前に、前記第２の半導体の前記第２のゲート電極層により覆われていない部分にレーザー照射を行う工程を更に含む、
ことを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項９】
前記第１の半導体層は、単結晶シリコン、多結晶シリコン、微結晶シリコンのうちの何れかからなり、
前記第２の半導体層は、酸化物半導体からなる、
ことを特徴とする、請求項１乃至８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２のコンタクトホール開口後、前記第１の半導体層と、前記第２の半導体層とにそれぞれ電気的に接続する電極層を形成する工程を更に含む、
ことを特徴とする、請求項１乃至９の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数種類のトランジスタを有する半導体装置では、トランジスタの種類に応じて性質が異なる半導体層が混載される場合がある。複数種類の半導体を有する装置の製造プロセスにおいて、各種半導体を形成する際の条件（例えば、温度条件）の違いにより、装置の絶縁平面に対して半導体を形成する順序に制約が生じる場合がある。例えば、第１の半導体層を形成する際の温度条件が第２の半導体層を形成する際の温度条件よりも高温である場合、絶縁平面上に第１の半導体層を形成した後に、第２の半導体層を形成する必要がある。このような制約の基に形成される第２の半導体層は、絶縁平面に対して、第１の半導体層よりも上に形成される。下記特許文献１及び２では、半導体層であるポリシリコン層と、酸化物半導体層とが形成されている。酸化物半導体層は、ポリシリコン層上に形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１０／０１８２２２３号明細書
【特許文献２】米国特許出願公開第２０１５／００５５０５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造プロセスでは、例えば、形成する際の条件が互いに異なる第１及び第２の半導体層を形成し、第１及び第２の半導体層を覆う絶縁層を形成する。その後に、第１及び第２の半導体層とそれぞれ電気的に接続する電極層を形成するために、第１の半導体層に到達するコンタクトホールと、第２の半導体層に到達する第２のコンタクトホールとを、絶縁層に開口する。第１及び第２のコンタクトホールは、例えば、フッ素系のガス（エッチングガス）を用いたドライエッチング処理により形成される。
【０００５】
先述したように、温度条件などの違いにより、第２の半導体層が第１の半導体層の上に形成される場合がある。ここで、第１のコンタクトホールを開口する処理と、第２のコンタクトホールを開口する処理と、を同時に開始する場合、第２のコンタクトホールが第２の半導体層に到達する時点において、第１のコンタクトホールは未だ第１の半導体層に到達していない。このため、第２のコンタクトホールが第２の半導体層に到達する時点から第１のコンタクトホールが第１の半導体層に到達する時点までの期間において、第２の半導体層は、第２のコンタクトホールを介してエッチングガスに曝されることとなる。
【０００６】
このように第２の半導体層がエッチングガスに曝されることで、第２の半導体層の当該曝された部分が削れ、第２の半導体層の接触性を確保できない場合がある。このような場合、後の工程で第２のコンタクトホールに形成される電極層を、第２の半導体層に電気的に接続できなくなる可能性がある。
【０００７】
本発明の目的の一つは、第２のコンタクトホールを形成する前に第２の半導体層のエッチングガスに対する耐性を向上し、第２の半導体層の接触性を確保できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置の製造方法は、絶縁表面上に、第１の半導体層を形成する工程と、前記第１の半導体層の上側を覆う第１の絶縁層を形成する工程と、前記第１の絶縁層上に、第２の半導体層を形成する工程と、第２の半導体層の上側を覆う第２の絶縁層を形成する工程と、前記第１及び第２の絶縁層を通り前記第１半導体に到達する第１のコンタクトホールと、前記第２の絶縁層を通り前記第２半導体に到達し、前記第１の絶縁層には到達しない第２のコンタクトホールとを開口する工程と、前記第２の絶縁層を形成する工程の後、前記第１及び第２のコンタクトホールを開口する工程の前に、レーザー又は熱を用いたアニール処理を行う工程と、を含む。これによれば、第２のコンタクトホールを形成する前に第２の半導体層のエッチングガスに対する耐性を向上し、第２の半導体層の接触性を確保することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の一部分を示す概略断面図である。
【図２】半導体装置１の製造方法の一例を示す図である。
【図３】半導体装置１の製造方法の他の一例を示す図である。
【図４】第１の変形例に係る半導体装置の一部分を示す概略断面図である。
【図５】第２の変形例に係る半導体装置の一部分を示す概略断面図である。
【図６】第３の変形例に係る表示装置の概略平面図である。
【図７】第３の変形例に係る表示装置の一部分を示す断面図である。
【図８】第３の変形例に係る表示装置の一部分を示す断面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明を実施するための形態（実施形態）について、図１〜図８を参照しながら説明する。なお、本明細書の開示は本発明の一例にすぎず、本発明の主旨を保った適宜変更であって当業者が容易に想到し得るものは本発明の範囲に含まれる。また、図で示す各部の幅、厚み及び形状等は模式的に表されており、本発明の解釈を限定するものではない。以下の説明では、各構成の位置関係を、Ｘ軸（Ｘ１方向、Ｘ２方向）、Ｙ軸（Ｙ１方向、Ｙ２方向）、Ｚ軸（Ｚ１方向、Ｚ２方向）の座標を用いて説明する。
【００１１】
また、本発明において、ある構造体の「上に」他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに他の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１２】
［１．半導体装置の概要］
図１は、本実施形態に係る半導体装置１の一部分を示す概略断面図である。図１に示すように、半導体装置１には、１つの基板１０に複数種類のトランジスタが形成されている。より具体的には、半導体装置１には、Ｎ型トランジスタ２０と、Ｐ型トランジスタ３０と、容量部４０と、酸化物トランジスタ５０とが一体で形成されている。半導体装置１では、Ｎ型トランジスタ２０と、Ｐ型トランジスタ３０とを組み合わせることで、ＣＭＯＳ回路を構成することも可能である。
【００１３】
Ｎ型トランジスタ２０と、Ｐ型トランジスタ３０と、容量部４０とは、第１の半導体層２１，３１，４１をそれぞれ含んでいる。第１の半導体層２１，３１，４１は、単結晶シリコン、多結晶シリコン、微結晶シリコンなどから形成されてよい。本実施形態では、第１の半導体層２１，３１，４１は、低温ポリシリコン（ＬＴＰＳ（Low-temperature Poly Silicon））から形成されている。
【００１４】
Ｎ型トランジスタ２０を構成する第１の半導体層２１は、チャネルとして機能するチャネル領域２１ａと、後述する電極層２３，２４とそれぞれ電気的に接続する領域であるソース領域２１ｂとドレイン領域２１ｃとを有している。ソース領域２１ｂ及びドレイン領域２２ｃには、リン（Ｐ）やヒ素（Ａｓ）などのイオンが注入されており、第１の半導体層２１はＮ型の半導体として機能する。チャネル領域２１ａは、上下方向（Ｚ軸方向）において後述する第１のゲート電極層２２と重なっており、第１のゲート電極層２２とソース領域２１ｂとの間に電位差を与えることでオン状態となり、チャネル領域２１ａにキャリアである電子が流れる。
【００１５】
Ｐ型トランジスタ３０を構成する第１の半導体層３１にも、チャネル領域３１ａと、ソース領域３１ｂと、ドレイン領域３１ｃとが形成されている。ここでのソース領域３１ｂとドレイン領域３１ｃとには、ボロン（Ｂ）などのイオンが注入されており、第１の半導体層３１はＰ型の半導体として機能する。チャネル領域３１ａは、上下方向において後述する第１のゲート電極層３２と重なっており、第１のゲート電極層３２とソース領域３１ｂとの間に電位差を与えることでオン状態となり、チャネル領域２１ａにキャリアである正孔が流れる。
【００１６】
容量部４０には、後述する容量電極層４２との間に容量を形成する第１の半導体層４１が形成されている。第１の半導体層４１には、全体に亘ってリンなどのイオンが注入されており、第１の半導体層４１の全体が低抵抗化されている。これにより、第１の半導体層４１は、容量電極として機能する。
【００１７】
第１の半導体層２１，３１，４１は、基板１０に積層されるアンダーコート層１１の上側（Ｚ２方向側）に形成される。基板１０は、例えばポリイミドや樹脂、アクリル、ＰＥＴなどの絶縁基板により形成されてよい。アンダーコート層１１は、第１の半導体層２１，３１，４１への酸素や水分の侵入を防止するためのものであり、例えばシリコン酸化膜（ＳｉＯｘ）やシリコン窒化膜（ＳｉＮｙ）などの絶縁材料により形成されよいし、これらの無機材料を積層することにより形成されてもよい。
【００１８】
第１の半導体層２１，３１，４１の上側は、第１の絶縁層１２により覆われている。第１の絶縁層１２は、Ｎ型トランジスタ２０とＰ型トランジスタ３０とにおけるゲート絶縁膜として機能する。また、第１の絶縁層１２は、容量部４０の誘電体として機能する。第１の絶縁層１２は、例えばシリコン酸化膜などの無機の絶縁材料により形成されてよい。
【００１９】
また、Ｎ型トランジスタ２０と、Ｐ型トランジスタ３０とは、第１のゲート電極層２２，３２をそれぞれ含んでいる。第１のゲート電極層２２，３２は所与の導電材料からなり、例えばチタン（Ｔｉ）やアルミ（Ａｌ）により形成されてもよいし、これらの積層により形成されてもよい。また、容量部４０には、所与の導電材料からなる容量電極層４２を含んでいる。
【００２０】
本実施形態では、Ｎ型トランジスタ２０と、Ｐ型トランジスタ３０とは、トップゲート型に形成されている。即ち、第１のゲート電極層２２，３２は、何れも第１の絶縁層１２の上に形成されている。また、電極層４２も、第１の絶縁層１２の上に形成されている。第１のゲート電極層２２は、第１の半導体層２１の少なくとも一部を覆っている。より具体的には、第１のゲート電極層２２は、上下方向において第１の半導体層２１のチャネル領域２１ａと重なっている。これと同様に、第１のゲート電極層３２は第１の半導体層３１のチャネル領域３１ａを覆い、容量電極層４２は第１の半導体層４１の少なくとも一部を覆っている。
【００２１】
第１のゲート電極層２２，３２と、容量電極層４２の上側は、第１の上部絶縁層１３により覆われている。第１の上部絶縁層１３は、シリコン窒化膜などの無機の絶縁層により形成されてよいし、無機の絶縁層とアクリルなどの有機の絶縁層（例えば、平坦な上面を有する層である平坦化層）との積層により形成されてもよい。
【００２２】
酸化物トランジスタ５０は、第２の半導体層５１を含んで構成されている。第２の半導体層５１は、第１の半導体層２１，３１，４１とは性質が異なる材料で構成される半導体層であり、半導体装置１に形成する際の条件が異なるものである。より具体的には、第２の半導体層５１は、第１の半導体層２１，３１，４１とは温度条件が異なり、第１の半導体層２１，３１，４１の温度条件（第１の温度条件）は、第２の半導体層５１の温度条件（第２の温度条件）よりも高温である。例えば、第１の温度条件をＴ１Ｌ〜Ｔ１Ｈ℃（Ｔ１Ｌ＜Ｔ１Ｈ）の温度範囲とした場合、第２の温度条件はＴ２Ｌ〜Ｔ２Ｈ℃（Ｔ２Ｌ＜Ｔ２Ｈ、且つ、Ｔ２Ｈ＜Ｔ１Ｈ）の温度範囲となる。ここで、第２の半導体層５１が、第１の温度条件を満たす温度下に置かれた場合、第２の半導体層５１が劣化する可能性がある。
【００２３】
本実施形態では、第２の半導体層５１を、酸化物半導体層として説明する。酸化物半導体層を用いて形成されたトランジスタは、例えば第１の半導体層２１，３１，４１として採用される低温ポリシリコン層を用いて形成されたトランジスタに比べて、オフ電流が低い。このため、第２の半導体層５１として酸化物半導体層を用いることで、半導体装置１の消費電力の低減に寄与することができる。酸化物半導体層の代表的な例としては、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、酸化インジウム亜鉛（ＩｎＺｎＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）などが挙げられる。
【００２４】
第２の半導体層５１には、第１の半導体層２１，３１と同様に、チャネル領域５１ａと、ソース領域５１ｂと、ドレイン領域５１ｃとが形成されている。酸化物半導体層を用いて形成されたトランジスタにおいては、ソース領域５１ｂ、ドレイン領域５１ｃを低抵抗化するためには、酸化物半導体内の元素同士の結合を部分的に破壊して欠陥を発生させることが必要となる。本実施形態では、ソース領域５１ｂ及びドレイン領域５１ｃに、不純物である原子やイオン（より具体的には、ボロン（Ｂ）イオン）を注入することで、ソース領域５１ｂとドレイン領域５１ｃとを低抵抗化している。
【００２５】
酸化物半導体を用いる場合におけるソース領域５１ｂ、ドレイン領域５１ｃの低抵抗化は、低温ポリシリコン層（ＬＴＰＳ）を用いる場合と異なり、不純物元素による半導体層中の価電子の制御（例えば、電子過多、又は正孔過多の状態とすること）により低抵抗化するものではない。従って、注入する不純物はボロンイオンに限定されず、例えばリンイオンを用いてもよい。
【００２６】
また、ソース領域５１ｂ、ドレイン領域５１ｃにおける膜中欠陥を生成する効果が得られるのであれば、不純物注入以外の処理を行ってもよい。一例としては、第２のゲート電極層５２の形成後に、第２のゲート電極層５２をマスクとしてレーザー照射を行う処理等が挙げられる。
【００２７】
第２の半導体層５１は、第１の上部絶縁層１３上に形成されている。また、第２の半導体層５１の上側は、第２の絶縁層１４により覆われている。第２の絶縁層１４は、例えばシリコン窒化膜などの無機の絶縁材料により形成されてよい。
【００２８】
また、酸化物トランジスタ５０は、所与の導電材料からなる第２のゲート電極層５２を含んで構成されている。本実施形態では、酸化物トランジスタ５０はトップゲート型に形成されており、第２の絶縁層１４の上に第２のゲート電極層５２が形成されている。第２のゲート電極層５２は、第２の半導体層５１の少なくとも一部を覆うように、上下方向において第２の半導体層５１のチャネル領域５１ａと重なっている。
【００２９】
第２のゲート電極層５２の上側は、第２の上部絶縁層１５により覆われている。第２の上部絶縁層１５も、第１の上部絶縁層１３と同様に、シリコン窒化膜などの無機の絶縁層により形成されてよいし、有機の絶縁層（例えば、平坦化層）を含んで形成されてもよい。
【００３０】
Ｎ型トランジスタ２０と、Ｐ型トランジスタ３０と、容量部４０と、酸化物トランジスタ５０には、所与の導電材料により形成される電極がそれぞれ形成されている。より具体的には、Ｎ型トランジスタ２０は、第１の半導体層２１のソース領域２１ｂに電気的に接続する電極層２３と、ドレイン領域２１ｃと接続する電極層２４と、第１のゲート電極層２２に接続する電極層２５とを含んでいる。また、Ｐ型トランジスタ３０は、同様に、第１の半導体層３１のソース領域３１ｂに接続する電極層３３と、ドレイン領域３１ｃに接続する電極層３４と、第１のゲート電極層３２に接続する電極層３５とを含んでいる。容量部４０は、第１の半導体層４１に接続する電極層４３と、容量電極層４２に接続する電極層４４とを含んでいる。酸化物トランジスタ５０は、第２の半導体層５１のソース領域５１ｂに接続する電極層５３と、ドレイン領域５１ｃに接続する電極層５４と、第２のゲート電極層５２に接続する電極層５５とを含んでいる。
【００３１】
各電極層は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層により形成されてよい。本実施形態では、各電極層は、第２の上部絶縁層１５の上に形成されており、各種半導体層又はゲート電極に到達するように下方に伸びている。例えば、Ｎ型トランジスタ２０に配置される電極層２３は、第２の上部絶縁層１５と第２の絶縁層１４と第１の上部絶縁層１３と第１の絶縁層１２とに亘って伸びており、第１の半導体層２１の上面と接している。また、酸化物トランジスタ５０に配置される電極層５３は、第２の上部絶縁層１５と第２の絶縁層１４とに亘って伸びており、第２の半導体層５１の上面と接している。
【００３２】
このように、本実施形態に係る半導体装置１には、性質が異なる半導体層として、第１の半導体層２１，３１，４１と、第２の半導体層５１とが形成されている。ここで、第１の半導体層２１，３１，４１を半導体装置１に形成する際の条件（例えば、温度条件）を満たす環境下に第２の半導体層５１が置かれることで、第２の半導体層５１は劣化する可能性がある。このため、第２の半導体層５１は、上下方向（Ｚ軸方向）において第１の半導体層２１，３１，４１から離れた位置に配置される。また、半導体装置１の製造工程では、第１の半導体層２１，３１，４１と、第２の半導体層５１とのそれぞれと接触する電極を形成する際、上下方向において長さ（深さ）が異なるコンタクトホールが形成される。以下、本実施形態に係る半導体装置１の製造方法について説明する。
【００３３】
［２．半導体装置の製造方法］
図２は、本実施形態に係る半導体装置１の製造方法の一例を示す図である。図２の（Ａ）に示すように、半導体装置１の製造工程において、絶縁平面であるアンダーコート層１１の表面に、第１の半導体層２１，３１，４１を形成し、第１の半導体層２１，３１，４１の上側を覆うように、シリコン酸化膜などからなる第１の絶縁層１２を形成する。第１の半導体層２１，３１，４１は、フォトリソグラフィ技術を用いることにより、１つの半導体層（例えば、低温ポリシリコン層）から不要な部分を除去（エッチング処理）することで形成されてよい。
【００３４】
先述したように、第１の半導体層２１，３１，４１は、第２の半導体層５１の劣化を引き起こす条件（例えば、温度条件）において形成されるため、第２の半導体層５１を形成する前の時点で第１の半導体層２１，３１，４１を形成することが好ましい。例えば、第１の半導体層２１，３１，４１として低温ポリシリコン層を、第２の半導体層５１として酸化物半導体層を用いる場合、低温ポリシリコン層を半導体装置１に形成するために４５０℃程度に加熱する必要があるが、この温度下においては酸化物半導体が劣化する可能性がある。このため、酸化物半導体層である第２の半導体層５１を形成するよりも前に、低温ポリシリコン層である第１の半導体層２１，３１，４１を形成する。
【００３５】
続いて、第１の絶縁層１２上に、第１の半導体層２１の少なくとも一部を覆う第１のゲート電極層２２と、第１の半導体層３１の少なくとも一部を覆う第１のゲート電極層３２と、第１の半導体層３１の少なくとも一部を覆う第１のゲート電極層３２と、を形成する。第１のゲート電極層２２，３２と容量電極層４２とは、１つの導電層（例えば、チタン、アルミの積層）から不要な部分を除去することで形成されてよい。
【００３６】
ここで、第１の半導体層２１のソース領域２１ｂとドレイン領域２１ｃとには、リンイオンを注入し、当該領域を低抵抗化する。また、このように低温ポリシリコン層である第１の半導体層２１の端部にリンイオンを注入することで、第１の半導体層２１はチャネル領域２１ａを通過する電流が十分に流れるように低抵抗化される。また、第１の半導体層３１のソース領域３１ｂとドレイン領域３１ｃとには、ボロンイオンを注入し、第１の半導体層３１がチャネル領域３１ａを通過する電流が十分に流れるように低抵抗化される。また、第１の半導体層４１には、リンイオンを全体に注入することで全体を低抵抗化し、第１の半導体層４１の全体が容量電極となるように構成する。
【００３７】
続いて、第１のゲート電極層２２，３２と容量電極層４２との上側を覆うように、シリコン窒化膜などからなる第１の上部絶縁層１３を形成する。第１の上部絶縁層１３は、感光性アクリルなどの有機の絶縁材料が平坦化層として積層されるものであってもよい。このように感光性アクリルを積層することにより、ＣＶＤ（chemical vapor deposition）により無機材料のみから第１の上部絶縁層１３を形成する場合と比べて、表面をより平坦に形成することができるようになる。
【００３８】
続いて、第１の絶縁層１２の上（より具体的には、第１の上部絶縁層１３の上）に、第２の半導体層５１を形成し、第２の半導体層５１の上側を覆うように、シリコン窒化膜などからなる第２の絶縁層１４を形成する。第２の絶縁層１４上には、第２の半導体層５１の少なくとも一部（より具体的には、チャネル領域５１ａ）を覆う第２のゲート電極層５２を形成する。第２の半導体層５１は、例えば、半導体装置１の広域に形成される酸化物半導体層から不要な部分を除去することで形成されてよい。第２のゲート電極層５２についても、同様に、１つの導電層（例えば、チタン、アルミの積層）から不要な部分を除去することで形成されてよい。
【００３９】
続いて、図２の（Ｂ）に示すように、第２の半導体層５１に不純物であるボロンイオン７０を注入する。例えば、第２の絶縁層１４が１００ｎｍの厚さで形成される場合、加速エネルギーを２８ｋｅＶ、ドーズ量を２Ｅ１４〜１Ｅ１５ｃｍ−２として、ボロンイオン７０を注入すればよい。
【００４０】
このような条件下で半導体装置１の上から注入されるボロンイオン７０は、第２の半導体層５１には到達するが、第１の半導体層２１，３１，４１には到達しない。また、第２の半導体層５１のチャネル領域５１ａにおける上側は、第２のゲート電極層５２により覆われている。ボロンイオン７０は、第２のゲート電極層５２により遮られるため、第２の半導体層５１のうちのチャネル領域５１ａには到達しない。このように、適切なイオン注入条件を設定し、予め第２のゲート電極層５２を形成することにより、他の領域に影響を及ぼすことなく、第２の半導体層５１の元素同士の結合を部分的に破壊して欠陥を発生させ、ソース領域５１ｂとドレイン領域５１ｃとを低抵抗化することができる。
【００４１】
続いて、図２の（Ｃ）に示すように、半導体装置１に対し、レーザー８０又は熱８１を用いたアニール処理を行う。例えばエキシマレーザ装置を用いる場合、３０８ｎｍの波長のレーザーを２００〜４００ｍＪ／ｃｍ２の出力で１ポイント当たり２回のレーザー８０を照射すればよい。また、炉などの加熱装置を用いる場合、２８０℃〜３５０℃の温度で、１時間、熱８１を加えればよい。
【００４２】
このようにレーザー８０又は熱８１によりアニール処理を施すことで、第２の半導体層５１を緻密化し、第２の半導体層５１のエッチングガスに対する耐性を向上させることができる。また、アニール処理を施すことで、ソース領域５１ｂとドレイン領域５１ｃとに注入されたボロンイオン７０などの不純物が酸化物半導体を構成する元素間に入り込み、元素の再配列が起こる。これにより、特にソース領域５１ｂとドレイン領域５１ｃとにおける第２の半導体層５１の密度が向上する。
【００４３】
続いて、図２の（Ｄ）に示すように、第１のゲート電極層２２，３２と、容量電極層４２と、第２のゲート電極層５２との上側を覆うように、第２の上部絶縁層１５を形成する。第２の上部絶縁層１５は、第１の上部絶縁層１３と同様に、シリコン窒化膜などの絶縁層から形成されてよいし、この絶縁層とアクリルなどの有機の絶縁層（平坦化層）とを積層することで形成されてもよい。
【００４４】
続いて、図２の（Ｄ）に示すように、第１の半導体層２１に到達するコンタクトホールＨ１と、第２の半導体層５１に到達するコンタクトホールＨ２と、第１のゲート電極層２２に到達するコンタクトホールＨ３と、第２のゲート電極層５２に到達するコンタクトホールＨ４とをそれぞれ開口する。コンタクトホールＨ１は、第２の上部絶縁層１５の上面から第２の絶縁層１４と第１の上部絶縁層１３と第１の絶縁層１２とを通って第１の半導体層２１に到達する。また、コンタクトホールＨ２は、第２の上部絶縁層１５と第２の絶縁層１４を通って第２の半導体層５１に到達する。コンタクトホールＨ２は、第１の上部絶縁層１３と第１の絶縁層１２とには到達しない。また、コンタクトホールＨ３は、第２の上部絶縁層１５と第２の絶縁層１４と第１の上部絶縁層１３を通って第１のゲート電極層２２に到達する。コンタクトホールＨ３は、第１の絶縁層１２には到達しない。また、コンタクトホールＨ４は、第２の上部絶縁層１５を通って第２のゲート電極層５２に到達する。コンタクトホールＨ４は、第２の絶縁層１４と第１の上部絶縁層１３と第１の絶縁層１２とには到達しない。
【００４５】
先述したように、第１の半導体層２１，３１，４１は、第２の半導体層５１が形成される前の時点で形成される。このため、第２の半導体層５１は、第１の半導体層２１，３１，４１よりも上層に形成される。そして、第２の半導体層５１まで延びるコンタクトホールＨ２は、第１の半導体層２１，３１，４１まで延びるコンタクトホールＨ１よりも短くなるように形成される。
【００４６】
本実施形態では、フッ素系のエッチングガス９０を用いたドライエッチング処理を用いて、コンタクトホールＨ１〜Ｈ４の形成を同時に開始する。コンタクトホールＨ２はコンタクトホールＨ１よりも長さが短いため、コンタクトホールＨ２が第２の半導体層５１に到達する時点から、コンタクトホールＨ１が第１の半導体層２１，３１，４１に到達する時点までの期間において、第２の半導体層５１の上面は、エッチングガス９０に曝される。
【００４７】
このような状況下でも、アニール処理が行われたことにより、第２の半導体層５１は、エッチングガス９０に対する耐性を獲得している。このため、第２の半導体層５１は、エッチングガスにより削られることなく、後の工程において形成される電極層５３，５４との接触性を確保することが可能である。
【００４８】
続いて、図２の（Ｅ）に示すように、第１の半導体層２１，３１，４１と、第１のゲート電極層２２，３２と、容量電極層４２と、第２の半導体層５１と、第２のゲート電極層５２とにそれぞれ電気的に接続する複数の電極層を形成する。より具体的には、第１の半導体層２１のソース領域２１ｂとドレイン領域２１ｃとにそれぞれ接続する電極層２３，２４と、第１のゲート電極層２２に接続する電極層２５と、第１の半導体層３１のソース領域３１ｂとドレイン領域３１ｃとにそれぞれ接続する電極層３３，３４と、第１のゲート電極層３２に接続する電極層３５と、第１の半導体層４１に接続する電極層４３と、容量電極層４２に接続する電極層４４と、第２の半導体層５１のソース領域５１ｂとドレイン領域５１ｃとにそれぞれ接続する電極層５３，５４と、第２のゲート電極層５２に接続する電極層５５と、を形成する。
【００４９】
各電極層は、第２の上部絶縁層１５の上面からコンタクトホールＨ１〜Ｈ４のうちの何れかを通り、第１及び第２の半導体層２１，３１，４１，５１、又は、第１及び第２のゲート電極層２２，３２，５２、又は、容量電極４２の何れかに達するように形成される。なお、各電極層は、例えばフォトリソグラフィ技術により、第２の上部絶縁層１５の上側で不要な部分が除去されることで形成されてよい。コンタクトホールＨ２の底部には、第２の半導体層５１がエッチングガスにより削られることなく存在しているため、電極層５３，５４第２の半導体層５１を第２の半導体層５１に確実に接触させ、電気的に接続させることができるようになる。
【００５０】
なお、ソース領域５１ｂ、ドレイン領域５１ｃには、ボロンイオン７０に限らず、リンイオンなどの不純物を注入してもよい。また、ソース領域５１ｂ、ドレイン領域５１ｃに対し、ボロンイオン７０などの不純物を注入する代わりに、第２のゲート電極層５２をマスクとしてレーザー照射してもよい。このようにすることでも、第２の半導体層５１のソース領域５１ｂとドレイン領域５１ｃとに膜中欠陥を生成し、当該領域を低抵抗化することができる。
【００５１】
また、アニール処理にレーザー８０を用いる場合、当該アニール処理を行う前に第２の上部絶縁層１５を形成してもよい。
【００５２】
図３は、半導体装置１の製造方法の他の一例を示す図である。図３に示すように、第２の上部絶縁層１５を形成した後でレーザー８０を照射することでも、第２の半導体層５１のソース領域５１ｂとドレイン領域５１ｃとを緻密化し、フッ素系のエッチングガスに対する耐性を向上させることができる。この場合、第２の上部絶縁層１５は、光透過性を有するように形成されることが好ましい。
【００５３】
［３．変形例］
本発明は以上説明した実施形態に限られず、種々の変更がなされてよい。以下では、本発明を実施するための他の形態の例（変形例）について説明する。
【００５４】
［３−１．第１の変形例］
以下に、第１の変形例について、図４を参照しながら説明する。図４は、第１の変形例に係る半導体装置１００の一部分を示す概略断面図である。図４では、特にＮ型トランジスタ１２０と酸化物トランジスタ１５０とについて示した。
【００５５】
図４に示すように、Ｎ型トランジスタ１２０は、トップゲート型に形成されており、低温ポリシリコン層などの第１の半導体層１２１の上に、所与の導電材料からなる第１のゲート電極層１２２が形成されている。一方、酸化物トランジスタ１５０は、ボトムゲート型に形成されており、所与の導電材料からなる第２のゲート電極層１５２は、酸化物半導体層などからなる第２の半導体層１５１の下に形成されている。第２のゲート電極層１５２は、第２の半導体層１５１の下方において、第２の半導体層１５１の少なくとも一部により覆われている。即ち、第２のゲート電極層１５２は、上下方向（Ｚ軸方向）において、第２の半導体層１５１と重なっている。
【００５６】
また、第２のゲート電極層１５２の上側は、シリコン窒化膜などからなる第１の上部絶縁層１１３により覆われており、この第１の上部絶縁層１１３上に第２の半導体層１５１が形成されている。ここで、第２の半導体層１５１の上側は、シリコン窒化膜などからなる第２の絶縁層１１４により覆われている。
【００５７】
本変形例では、第２のゲート電極層１５２は、Ｎ型トランジスタ１２０を構成する第１のゲート電極層１２２と同層に形成されている。より具体的には、半導体装置１００には、絶縁基板により形成される基板１１０と、シリコン酸化膜やシリコン窒化膜などのアンダーコート層１１１と、シリコン酸化膜などの第１の絶縁層１１２が積層されており、この第１の絶縁層１１２の上に、第１のゲート電極層１２２と第２のゲート電極層１５２とが形成されている。このように第１のゲート電極層１２２と第２のゲート電極層１５２とを同層に形成することにより、フォトリソグラフィ技術における一度のマスク処理並びにエッチング処理により、第１のゲート電極層１２２と第２のゲート電極層１５２との双方を形成することができるため、当該処理の回数を減らすことができる。さらに、１つの絶縁層（ここでは、第１の上部絶縁層１１３）により第１及び第２のゲート電極層１２２，１５２の双方を覆うことで、半導体装置１００に形成する絶縁層の枚数を減らし、半導体装置１００の製造を簡便にすることができ、半導体装置１００の上下方向（Ｚ軸方向）における厚みを小さくすることができる。第１の上部絶縁層１１３は、Ｎ型トランジスタ１２０のゲート電極層１５２上の平坦化膜であると共に、酸化物トランジスタ１５０のゲート絶縁膜であるため、シリコン酸化膜やシリコン窒化膜などの無機材料で形成されるとよい。
【００５８】
また、半導体装置１００には、第１の半導体層１２１のソース領域１２１ｂとドレイン領域１２１ｃとにそれぞれ接する電極層１２３，１２４と、第２の半導体層１５１のソース領域１５１ｂとドレイン領域１５１ｃとにそれぞれ接する電極層１５３，１５４とが形成されている。第２の半導体層１５１は、第１の半導体層１２１を形成する際の条件（例えば、温度条件）を満たす環境下に置かれることで劣化する可能性があることから、第１の半導体層１２１よりも上層に形成されている。このため、電極層１２３，１２４を通す第１のコンタクトホールＨ１０１は、電極層１５３，１５４を通す第２のコンタクトホールＨ１０２よりも上下方向において長く（深く）形成されている。より具体的には、第１のコンタクトホールＨ１０１は、第２の絶縁層１１４と、第１の上部絶縁層１１３と、第１の絶縁層１１２と、の３層を開口しており、第２のコンタクトホールＨ２０２は、第２の絶縁層１１４の１層を開口している。
【００５９】
ここで、第１及び第２のコンタクトホールＨ１０１，Ｈ１０２を同時に形成する場合、第１のコンタクトホールＨ１０１が第１の半導体層１２１の上面に到達するよりも前に、第２の半導体層１５１の上面を露出する第２のコンタクトホールＨ１０２が形成されることとなる。このため、第２のコンタクトホールＨ１０２が形成された時点から第１のコンタクトホールＨ１０１が形成される時点までの期間において、第２の半導体層１５１はエッチングガスに曝されることとなる。
【００６０】
そこで、実施形態で説明したように、第１及び第２のコンタクトホールＨ１０１，Ｈ１０２を形成する前に、熱又は光によるアニール処理を施すことで、第２の半導体層１５１を緻密化し、第２の半導体層１５１のエッチングガスに対する耐性を向上することができる。また、第２の半導体層１５１のソース及びドレイン領域１５１ｂ，１５１ｃにイオン注入してアニール処理を行うことで、当該イオン注入された領域は、他の領域よりも高い密度で緻密化される。これにより、第２の半導体層１５１がエッチングガスにより削られることを防止し、第２の半導体層１５１と電極層１５３，１５４との接触性を確保することができるようになる。
【００６１】
［３−２．第２の変形例］
次に、第２の変形例について、図５を参照しながら説明する。図５は、第２の変形例に係る半導体装置２００の一部分を示す概略断面図であり、図３と同様に、特にＮ型トランジスタ２２０と酸化物トランジスタ２５０とについて示した図である。
【００６２】
Ｎ型トランジスタ２２０がトップゲート型に形成され、酸化物トランジスタ２５０がボトムゲート型に形成される場合、Ｎ型トランジスタ２２０を構成する第１のゲート電極層２２２と、酸化物トランジスタ２５０を構成する第２のゲート電極層２５２とは、必ずしも同層に形成されなくてよい。図５に示すように、例えば、第２のゲート電極層２５２は、第１のゲート電極層２２２の上側を覆う絶縁層である第１の上部絶縁層２１３の上に形成されてもよい。なお、本変形例では、実施形態と同様に、第１のゲート電極層２２２は、第１の半導体層２２１の上側を覆う第１の絶縁層２１２の上に形成されている。また、第１の半導体層２２１は、基板２１０を覆うアンダーコート層２１１の上に形成されている。
【００６３】
本変形例でも、酸化物トランジスタ２５０を構成する酸化物半導体層などの第２の半導体層２５１は、形成する際の条件（例えば、温度条件）の違いにより、Ｎ型トランジスタ２２０を構成する低温ポリシリコン層などの第１の半導体層２２１よりも上層に形成されている。このため、第１の半導体層２２１の上面を露出する第１のコンタクトホールＨ２０１は、第２の半導体層２５１の上面を露出する第２のコンタクトホールよりも長く（深く）形成される。本変形例では、第１のコンタクトホールＨ２０１は、第２の半導体層２５１の上側を覆う第２の絶縁層２１４と、第２のゲート電極層２５２の上側を覆う絶縁層２１５と、第１の上部絶縁層２１３と、第１の絶縁層２１２と、の４層を開口しており、第２のコンタクトホールＨ２０２は、第２の絶縁層２１４の１層を開口している。
【００６４】
第１及び第２のコンタクトホールＨ２０１，Ｈ２０２を同時に形成する場合、第２の半導体層２５１は、一時的にエッチングガスに曝されることとなる。しかし、第１及び第２のコンタクトホールＨ２０１，Ｈ２０２を形成するよりも前に、半導体装置２００に対してレーザー又は熱を用いたアニール処理を行うことで、第２の半導体層２５１のエッチングガスに対する耐性を向上させることができる。このようにして第２の半導体層２５１がエッチングガスにより削られないようにすることで、第２の半導体層２５１と電極層２５３，２５４との接触性を確保することができるようになる。
【００６５】
［３−３．第３の変形例］
次に、第３の変形例について、図６〜図８を参照しながら説明する。図６は、本変形例に係る表示装置３００の概略平面図である。図７及び図８は、本変形例に係る表示装置３００の一部分を示す断面図である。
【００６６】
図６に示すように、表示装置３００は、画像を構成する画素の光を出射する領域である表示領域３０１と、表示領域３０１の周囲の領域である額縁領域３０２と、図示しないＦＰＣ（flexible printed circuit）などの中継基板と接続する部分である接続領域３０３とを含んでいる。
【００６７】
図７に示すように、表示領域３０１においては、Ｎ型トランジスタを構成する第１の半導体層３２１と第１のゲート電極層３２２とが形成されており、その上層に、酸化物トランジスタを構成する第２の半導体層３５１と第２のゲート電極層３５２とが配置されている。また、額縁領域３０２においては、Ｐ型トランジスタを構成する第１の半導体層３３１と第１のゲート電極層３３２とが形成されている。第１の半導体層３２１，３３１は、基板３１０の上に形成されているアンダーコート層３１１の上に配置されている。図７の額縁領域３０２には特に図示していないが、Ｐ型トランジスタに加えてＮ型トランジスタを形成してもよい。
【００６８】
基板１０は、可撓性を有する樹脂材料により形成されている。基板１０は、例えばポリイミドを用いて形成されてよい。アンダーコート層３１１は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層することで形成されている。アンダーコート層３１１の最下層を構成するシリコン酸化膜は、基板１０との密着性を確保するためのものである。アンダーコート層３１１の中層を構成するシリコン窒化膜は、外部からの水分及び不純物の侵入を防止するためのものである。また、アンダーコート層３１１の最上層のシリコン酸化膜は、シリコン窒化膜中の水素原子が第１の半導体層３２１，３３１に拡散することを防止するためのものである。なお、アンダーコート層３１１はこれに限らず、単層又は２層で構成されてもよいし、４層以上の積層により構成されてもよい。
【００６９】
第１の半導体層３２１，３３１は、例えば低温ポリシリコン層から形成される。特に、Ｎ型の半導体層として機能する第１の半導体層３２１には、チャネル領域３２１ａと、ソース領域３２１ｂと、ドレイン領域３２１ｃの他に、リンイオンの注入量が少ない領域である低濃度不純物領域（ＬＤＤ（lightly doped drain）領域）３２１ｄ，３２１ｅが形成されている。低濃度不純物領域３２１ｄはチャネル領域３２１ａとソース領域３２１ｂとの間に形成され、低濃度不純物領域３２１ｅはチャネル領域３２１ａとドレイン領域３２１ｃとの間に形成されている。このように低濃度不純物領域３２１ｄ，３２１ｅを設けることにより、リーク電流の発生を防止することができる。
【００７０】
第１の半導体層３２１，３２２の上側は、シリコン酸化膜からなる第１の絶縁層３１２により覆われている。表示領域３０１において、第１の絶縁層３１２の上には、第１の半導体層３２１とともにＮ型トランジスタを構成する、第１のゲート電極層３２２と、容量電極層３２４とが形成されている。また、額縁領域３０２において、第１の絶縁層３１２の上には、第１の半導体層３３１とともにＰ型トランジスタを構成する第１のゲート電極層３３２が形成されている。
【００７１】
第１のゲート電極層３２２，３３２は、チタン、アルミを積層することにより形成されている。容量電極層３２４は、第１のゲート電極層３２２，３３２と同じ材料からなり、上下方向（Ｚ軸方向）において重畳する第１の半導体層３２１（より具体的には、ドレイン領域３２１ｃ）との間で、保持容量を構成している。
【００７２】
第１のゲート電極層３２２，３３２の上側は、シリコン窒化膜からなる第１の上部絶縁層３１３により覆われている。第１の上部絶縁層３１３の上層には、アクリルなどの絶縁材料からなる第１の平坦化層３６１が形成されている。
【００７３】
表示領域３０１において、第１の平坦化層３６１の上には、第２の半導体層３５１が形成されている。第２の半導体層３５１は、形成する際の条件（例えば、温度条件）が第１の半導体層３２１，３３１とは異なり、例えば酸化物半導体からなる層が形成されている。第２の半導体層３５１は、チャネル領域３５１ａと、ボロンイオンが注入されたソース領域３５１ｂとドレイン領域３５１ｃとを含むように形成されている。
【００７４】
第２の半導体層３５１の上側は、シリコン窒化膜からなる第２の絶縁層３１４により覆われており、その上には、第２のゲート電極層３５２が形成されている。第２のゲート電極層３５２は、第１のゲート電極層３２２と同様に、チタンとアルミニウムとを積層することで形成されてよい。第２のゲート電極層３５２は、シリコン窒化膜からなる第２の上部絶縁層３１５が形成されている。
【００７５】
第１の半導体層３２１，３３１と第２の半導体層３５１には、複数の電極層が接続されている。より具体的には、第１の半導体層３２１のソース領域３２１ｂに接続する電極層３２３と、第２の半導体層３５１のソース領域３５１ｂに接続する電極層３５３と、第２の半導体層３５１のドレイン領域３５１ｃに接触する電極層３５４と、第１の半導体層３３１のソース領域３３１ｂに接続する電極層３３３と、第１の半導体層３３１のドレイン領域３３１ｃに接触する電極層３３４とが形成されている。
【００７６】
各電極層は、チタン、アルミニウム、チタンの３層を積層することにより形成されている。各電極層は、何れも第２の上部絶縁層３１５の上側に突出している。表示領域３０１において、電極層３２３は、第２の上部絶縁層３１５の上から第１の半導体層３２１の上面に至るように伸びている。また、電極層３５３，３５４は、第２の上部絶縁層３１５の上から第２の半導体層３５１の上面に至るように伸びている。
【００７７】
第２の上部絶縁層３１５と各電極層の上には、第２の平坦化層３６２が形成されている。第２の平坦化層３６２は、例えば感光性アクリルなどの有機の絶縁材料により形成されている。第２の平坦化層３６２の上には、配線層３８１，３８２が形成されている。配線層３８１，３８２は、モリブデン（Ｍｏ）、アルミニウム、モリブデンの３層を積層することにより形成されており、配線や、画素内で付加的に設けられる容量の形成に用いられる。
【００７８】
表示領域３０１において、第２の平坦化層３６２がテーパの形状に除去された部分である画素コンタクト部Ｃ１が形成されている。ここで、画素コンタクト部Ｃ１の表面は、インジウムスズ酸化物（ＩＴＯ）などの導電材料からなる保護電極層３７１により被膜されている。保護電極層３７１は、左右方向において配線層３８１から離れた位置に形成されており、配線層３８１とは電気的に接続していない。保護電極層３７１は、配線層３８１を形成する際に、画素コンタクト部Ｃ１において露出している電極層３５４を保護するためのものである。
【００７９】
配線層３８１，３８２と保護電極層３７１との上側は、シリコン窒化膜からなる電極間絶縁層３７２により被膜されており、その上側に、画素電極層３７３が形成されている。画素電極層３７３は反射電極として形成され、インジウムスズ酸化物（ＩＴＯ）、銀（Ａｇ）、インジウムスズ酸化物の３層を積層することにより形成されている。保護電極層３７１は、画素コンタクト部Ｃ１の一部分（より具体的には、テーパ形状の底面を構成する部分）が除去されており、画素電極層３７３は、当該保護電極層３７１が除去された部分で保護電極層３７１と接し、電極層３５４と電気的に接続している。表示領域３０１においては、画素電極層３７３と、電極間絶縁層３７２と、配線層３８１とによって付加容量が形成される。
【００８０】
保護電極層３７１は、画素電極層３７３の形成（エッチング処理）に用いるエッチングガスに一時的に曝される。このため、保護電極層３７１に画素電極層３７３を形成する前に熱または光によるアニール処理を施すことで、保護電極層３７１がエッチングガスに対する耐性を有するようにしてもよい。
【００８１】
電極間絶縁層３７２と画素電極層３７３の上には、画素領域Ｄの隔壁となる絶縁層であるバンク層３６３が形成されている。バンク層３６３は、第２の平坦化層３６２と同様に感光性アクリルにより形成されている。バンク層３６３は、画素領域Ｄにおいて画素電極層３７３の表面を露出するように開口されている。なお、バンク層３６３の端部は、なだらかに傾斜していることが好ましい。このようにすることで、後述する有機層３７５の形成を簡便にすることができる。
【００８２】
バンク層３６３は、電極間絶縁層３７２に形成される開口Ｅを介して第２の平坦化層３６２と接触している。このように開口Ｅを形成することで、後の熱処理工程により第２の平坦化層３６２において生じる水分やガスを、バンク層３６３を通じて引き抜くことができるようになる。
【００８３】
バンク層３６３の端部と画素電極層３７３との上には、有機層３７５が形成されている。有機層３７５は、正孔輸送層、発光層、電子輸送層を積層することにより形成されている。これらの層は、ＣＶＤなどの蒸着により形成されてもよいし、溶媒の上に塗布することで形成されてもよい。画素電極層３７３から後述する対向電極層３７６に電気が流れることで、発光層において電気が流れる部分から光が出射される。
【００８４】
なお、有機層３７５は、画素領域Ｄにおいて赤、緑、青の各色で発光するサブ画素として設けられてもよいし、表示領域３０１の全体に亘って形成（ベタ形成）されてもよい。有機層３７５がベタ形成される場合、有機層３７５の上に形成されるカラーフィルタ（図示せず）によって所望の色の波長を取り出すようにしてもよい。この他にも、発光層を画素領域Ｄに配置し、正孔輸送層と電子輸送層を表示領域３０１の全体に亘って配置する構成としてもよい。
【００８５】
バンク層３６３と有機層３７５の上には、対向電極層３７６が形成されている。対向電極層３７６は、表示領域３０１の全体に亘って形成されている。表示装置３００がトップエミッション構造を採用する場合、対向電極層３７６は光透過性を有する必要がある。対向電極層３７６は、例えばマグネシウム銀（ＭｇＡｇ）を光が透過する程度に薄膜とすることで形成される。
【００８６】
額縁領域３０２において、第２の平坦化層３６２の上には、所与の導電材料からなる導電層３７７が形成されており、左右方向（Ｘ軸方向）及び前後方向（Ｙ軸方向）において導電層３７７が形成される位置に、バンク層３６３がテーパの形状に除去された部分である周縁コンタクト部Ｃ２が形成されている。対向電極層３７６は、周縁コンタクト部Ｃ２を通って導電層３７７に接触し、導電層３７７と電気的に接続している。このようにすることで、対向電極層３７６の電気を引き抜き、電気抵抗の上昇を抑えることができる。
【００８７】
対向電極層３７６の上には、シリコン窒化膜３９１、有機樹脂層３９２、シリコン窒化膜３９３の積層構造からなる封止層３９０が形成されている。封止層３９０は、有機層３７５に外部から水分が侵入することを防止している。なお、封止層３９０の上には、図示しないタッチパネルや保護フィルムが配置されてもよい。
【００８８】
図８に示すように、接続領域３０３には、引き回し配線層３９８と、端子層３９９とが形成されている。引き回し配線層３９８は、チタン、アルミニウム、チタンの３層を積層することにより形成されており、第１の半導体層３２１，３３１又は第２の半導体層３５１と接続する各電極層（例えば、電極層３２３，３３３，３３４，３５３，３５４のうちの何れか）と繋がっている。また、端子層３９９は引き回し配線層３９８の上に形成されている。端子層３９９は、所与の金属材料により形成されており、額縁領域３０２に形成される導電層３７７と繋がっている。これにより、電極層３２３，３３３，３３４，３５３，３５４と導電層３７７とは、引き回し配線層３９８と端子層３９９とを介して、中継基板に設けられた配線と電気的に接続することが可能である。
【００８９】
図７に示すように、表示装置３００に実装される第２の半導体層３５１は、第１の半導体層３２１，３３１とは形成する際の条件（例えば、温度条件）が異なるため、第１の半導体層３２１，３３１よりも上に形成される。ここで、第１及び第２の半導体層と接する各電極層を形成する際に、第１及び第２の半導体層の表面を露出するコンタクトホールを形成するが、第２の半導体層３５１は、第１の半導体層３２１，３３１よりも上に形成されるため、第２の半導体層３５１は、一時的にエッチングガスに曝されることとなる。
【００９０】
そこで、実施形態で説明したように、コンタクトホールを形成する前に、第２の半導体層３５１に対して熱又は光によるアニール処理を施すことで、第２の半導体層３５１のエッチングガスに対する耐性を向上することができる。これにより、第２の半導体層３５１と電極層３５３，３５４との接触性を確保することができるようになる。このように、実施形態において説明した半導体装置の製造方法は、表示装置などの種々の装置に適用することが可能である。
【符号の説明】
【００９１】
１，１００，２００  半導体装置、３００  表示装置、３０１  表示領域、３０２  額縁領域、３０３  接続領域、１０，１１０，２１０，３１０  基板、１１，１１１，２１１，３１１  アンダーコート層、１２，１１２，２１２，３１２  第１の絶縁層、１３，１１３，２１３，３１３  第１の上部絶縁層、１４，１１４，２１４，３１４  第２の絶縁層、１５，３１５  第２の上部絶縁層、２１５  絶縁層、２０，１２０，２２０  Ｎ型トランジスタ、３０  Ｐ型トランジスタ、４０  容量部、５０，１５０，２５０  酸化物トランジスタ、２１，３１，４１，１２１，２２１，３２１，３３１  第１の半導体層、２２，３２，１２２，２２２，３２２，３３２  第１のゲート電極層、４２，３２４  容量電極層、５１，１５１，２５１，３５１  第２の半導体層、５２，１５２，２５２，３５２  第２のゲート電極層、２３，２４，２５，３３，３４，３５，４３，４４，５３，５４，５５，１２３，１２４，１５３，１５４，２２３，２２４，２５３，２５４，３２３，３３３，３３４，３５３，３５４  電極層、７０  ボロンイオン、８０  レーザー、８１  熱、９０  エッチングガス、３６１  第１の平坦化層、３６２  第２の平坦化層、３６３  バンク層、３７１  保護電極層、３７２  電極間絶縁層、３７３  画素電極層、３７５  有機層、３７６  対向電極層、３７７  導電層、３８１，３８２  配線層、３９０  封止層、３９８  引き回し配線層、３９９  端子層、Ｃ１  画素コンタクト部、Ｃ２  周縁コンタクト部、Ｄ  画素領域、Ｅ  開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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