(57)【要約】【課題】信頼性が高く、製造コストが小さく、潜在的不良の検出が容易なＭＯＳアナログ回路を備えた半導体装置を提供する。【解決手段】ＭＯＳアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、テスト状態では、ＭＯＳアナログ回路に含まれるＭＯＳトランジスタのゲート酸化膜に電源端子・基準端子間の電圧が印加される。【選択図】図２
2017083310.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを含んで構成されたＭＯＳアナログ回路と、前記ＭＯＳアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置であって、
前記ＭＯＳアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、
前記テスト状態においては、前記ＭＯＳトランジスタがＯＮしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記ＭＯＳトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧が印加されることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳアナログ回路は、スイッチング回路と、定電流源とをさらに含み、
前記テスト状態では、前記スイッチング回路がＯＦＦとなることにより前記ＭＯＳトランジスタのドレイン端子が開放状態とされ、
前記動作状態では、前記スイッチング回路がＯＮとなることにより前記ＭＯＳトランジスタのドレイン端子に前記定電流源の出力電流に基づいた電流が供給されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＭＯＳトランジスタを含んで構成されたＭＯＳアナログ回路と、前記ＭＯＳアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置の検査方法であって、
前記ＭＯＳアナログ回路を外部から供給される制御信号に基づいて、前記ＭＯＳトランジスタがＯＮしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記ＭＯＳトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧印加されるテスト状態に切り替え、
前記電源端子・前記基準端子間に流れる電流を測定し、
前記半導体装置の不良を検出することを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを含んで構成されたアナログ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来のＭＯＳトランジスタによって構成されたアナログ回路（以下、「ＭＯＳアナログ回路」と呼ぶ）を備えた半導体装置について説明する。
従来のＭＯＳアナログ回路の例として、ディジタル・アナログ変換器に用いられる電流源回路を図５に示す。
【０００３】
図５の電流源回路は、電流源５０１と、カレントミラー回路５０２及び５０３と、負荷抵抗５０４と、スイッチング回路５０５と、端子５０６と、電源端子５０７と、接地端子５０８と、で構成されている。
【０００４】
カレントミラー回路５０２は、ｎＭＯＳトランジスタ５１１及び５１２で、カレントミラー回路５０３は、ｐＭＯＳトランジスタ５１３及び５１４でそれぞれ構成されている。スイッチング回路５０５はｐＭＯＳトランジスタからなり、端子５０６から供給されるディジタル信号によって、スイッチング回路５０５の開放・短絡が制御される。
電流源回路５０１が出力する電流は、カレントミラー回路５０２の入力端子５１５に入力され、出力端子５１６から出力される。
【０００５】
スイッチング回路５０５がオフ状態の場合、カレントミラー回路５０３が動作する。したがって、カレントミラー回路５０２の出力端子５１６から出力される電流は、カレントミラー回路５０３の入力端子５１７に入力され、ミラーされた電流が出力端子５１８から出力される。カレントミラー回路の出力端子５１８から出力された電流は、負荷抵抗５０４に流れ、抵抗５０４の両端にアナログ信号電圧を発生させる。
【０００６】
また、スイッチング回路５０５がオン状態の場合、カレントミラー回路５０３が停止する。すなわち、ｐＭＯＳトランジスタ５１３及び５１４は、ゲート・ソース間電圧Ｖｇｓが０Ｖとなるためオフ状態になり、カレントミラー回路５０３の出力端子５１８から出力される電流はゼロになる。したがって、負荷抵抗５０４の両端に発生する電圧はゼロになる。
このようにして、図５の電流源回路は、端子５０６から供給されるディジタル信号に応じたアナログ電圧を負荷抵抗５０４の両端に発生させる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２５１９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、近年は産業機器や車載機器の電子化が進み、様々な電子機器に半導体部品が搭載されている。例えば、自動車内の厳しい動作条件において高い信頼性が求められる用途においても、ＭＯＳトランジスタを用いた半導体装置の使用が広がっている傾向にある。
【０００９】
一般に半導体装置において、高い信頼性を実現する手段としては、出荷前のバーンイン工程による潜在不良品の除去が挙げられる。バーンインでは製品を高温・高電圧条件下で長時間稼動させることで不良の顕在化を加速させているが、実際にバーンイン試験を実施する上では高温・高電圧を製品に印加可能なテスト環境を用意しなければならないことにより、製造コストの増加や精度が低くなってしまう等の問題がある。
【００１０】
すなわち、従来のＭＯＳアナログ回路では、回路中の各ＭＯＳトランジスタは、動作状態においては定電流によってバイアスされているため、ゲート・ソース間電圧ＶｇｓはＶｔｈ付近と低い。このため、ゲート酸化膜に高電界を印加することが出来ない。したがって、ＭＯＳトランジスタの信頼性に重要な影響を及ぼすゲート酸化膜に潜在的な欠陥が含まれている場合、バーンイン工程において、電界による不良の顕在化の加速ができないため、長時間高温環境に置くといった手段が必要となる。よって、そのための試験設備が必要になることから、高い信頼性を求められる電子機器に搭載するＭＯＳアナログ回路におけるバーンイン試験のコストが高くなってしまう、という課題があった。
【００１１】
また、ＭＯＳアナログ回路では、動作している回路の電流は定電流源の電流値に基づいて流れているため、ＭＯＳアナログ回路のＭＯＳトランジスタのゲートに欠陥が含まれていることでリーク電流が発生していたとしても、電源端子・接地端子間の電流を測定することではリーク電流を検出できる確率が低い、という課題があった。
【００１２】
本発明は、上記課題に鑑みてなされ、信頼性が高く、製造コストが小さく、潜在的不良の検出が容易なＭＯＳアナログ回路を備えた半導体装置を提供する。
【課題を解決するための手段】
【００１３】
従来の課題を解決するため、本発明の半導体装置は、ＭＯＳトランジスタを含んで構成されたＭＯＳアナログ回路と、前記ＭＯＳアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置であって、前記ＭＯＳアナログ回路は、外部から供給される制御信号に基づいて、テスト状態又は動作状態に切り替わり、前記テスト状態においては、前記ＭＯＳトランジスタがＯＮしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記ＭＯＳトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧が印加されることを特徴とする。
【００１４】
また、本発明の半導体装置の検査方法は、ＭＯＳトランジスタを含んで構成されたＭＯＳアナログ回路と、前記ＭＯＳアナログ回路に電圧を供給する電源端子及び基準端子とを備えた半導体装置の検査方法であって、前記ＭＯＳアナログ回路を外部から供給される制御信号に基づいて、前記ＭＯＳトランジスタがＯＮしたときに形成される前記電源端子・前記基準端子間の電流経路が遮断され、前記ＭＯＳトランジスタのゲート酸化膜に前記電源端子・前記基準端子間電圧印加されるテスト状態に切り替え、前記電源端子・前記基準端子間に流れる電流を測定し、前記半導体装置の不良を検出することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ＭＯＳアナログ回路内のＭＯＳトランジスタのゲート酸化膜に高電界を印加することが可能になり、バーンイン試験において長時間高温環境におくこと無く、高電界によりゲート酸化膜の欠陥を短時間で容易に顕在化させられるため、小さな製造コストで高い信頼性を実現することが可能となる。また、ＭＯＳアナログ回路のＭＯＳトランジスタのゲートにリーク電流が発生していた場合、電源端子・基準端子間の電流を測定することでリーク電流の検出が可能となり、潜在的不良の検出が容易となる、といった効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態の半導体装置を示すブロック図である。
【図２】図１の半導体装置におけるＭＯＳアナログ回路の一例であるＭＯＳアナログ回路５ａを示す回路図である。
【図３】図１の半導体装置におけるＭＯＳアナログ回路の別の例であるＭＯＳアナログ回路５ｂを示す回路図である。
【図４】図１の半導体装置におけるＭＯＳアナログ回路のさらに別の例であるＭＯＳアナログ回路５ｃを示す回路図である。
【図５】従来のＭＯＳアナログ回路を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態の半導体装置を示すブロック図である。
図１の半導体装置は、基準電圧が供給される基準端子１と、電源電圧が供給される電源端子２と、制御端子３と、ＯＦＦ制御回路４と、複数のＭＯＳトランジスタを含むＭＯＳアナログ回路５と、を備えている。
【００１８】
制御端子３は、ＯＦＦ制御回路４に接続されている。ＯＦＦ制御回路４は、ＭＯＳアナログ回路５に対して制御信号ＣＯＮＴを出力する。ＭＯＳアナログ回路５は、基準端子１と電源端子２とに接続されている。
【００１９】
図１の半導体装置の動作について説明する。
制御端子３に第一の信号が入力されると、ＯＦＦ制御回路４は、ＭＯＳアナログ回路５に制御信号ＣＯＮＴとしてＯＮ信号を出力する。ＭＯＳアナログ回路５にＯＮ信号が入力されている時、ＭＯＳアナログ回路５は動作状態となる。
【００２０】
ＭＯＳアナログ回路５が動作状態である時、ＭＯＳアナログ回路５の内部の各ＭＯＳトランジスタは定電流によってバイアスされているため、ゲート・ソース間電圧ＶｇｓはＶｔｈ付近と低い。例えば、強反転、飽和状態にバイアスされているｎＭＯＳトランジスタのＶｇｓはバイアス電流Ｉd,biasを用いて下式（１）によって決まる。
【００２１】
Ｉd,bias＝Ｋ×（Ｖｇｓ−Ｖｔｈ）2  ・・・  （１）
ここで、ＶｔｈはトランジスタのＯＮしきい値、ＫはトランジスタのＷ、Ｌサイズやプロセスによって決まる定数である。また、一般的に定電流は電源電圧の依存性が小さいことから、電源電圧を変化させても、Ｖｇｓを任意に高くすることは出来ない。
【００２２】
次に、制御端子３に第二の信号が入力されると、ＯＦＦ制御回路４は、制御信号ＣＯＮＴとしてＯＦＦ信号をＭＯＳアナログ回路５に出力する。ＭＯＳアナログ回路５にＯＦＦ信号が入力されている時、ＭＯＳアナログ回路５はテスト状態となる。
【００２３】
ＭＯＳアナログ回路５がテスト状態である時、ＭＯＳアナログ回路５の各ＭＯＳトランジスタのゲート酸化膜に電源端子２・基準端子１間の電圧が印加される。出荷前のバーンイン試験において、テスト状態を用いることで、各ゲート酸化膜に同時に高電界を印加することが可能になり、欠陥を短時間で容易に顕在化させることができる。また、ゲート酸化膜のリーク電流を電源端子２（基準端子１）に流れる電流として測定することが出来るので、感度良く不良を検出することが可能となる。
【００２４】
次に、図１の半導体装置におけるＭＯＳアナログ回路５の具体的な回路構成例につき、図２〜４を参照して説明する。なお、図１と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図２は、図１の半導体装置におけるＭＯＳアナログ回路５の一例であるＭＯＳアナログ回路５ａを示す回路図である。
【００２５】
図２のＭＯＳアナログ回路５ａは、制御入力端子２０１及び２０２と、定電流源２１１と、ｎＭＯＳトランジスタ２２１及び２２２と、ｐＭＯＳトランジスタ２２３及び２２４と、スイッチング回路２３１及び２３２と、出力端子２４１と、を備えている。
【００２６】
定電流源２１１、スイッチング回路２３１、及びｎＭＯＳトランジスタ２２１は、電源端子２と基準端子１との間に直列に接続されている。ｐＭＯＳトランジスタ２２３、スイッチング回路２３２、及びｎＭＯＳトランジスタ２２２は、電源端子２と基準端子１との間に直列に接続されている。ｐＭＯＳトランジスタ２２４は、ソースが電源端子２に、ドレインが出力端子２４１に、ゲートがｐＭＯＳトランジスタ２２３のゲートに接続されている。
【００２７】
また、ｎＭＯＳトランジスタ２２１のゲートとｎＭＯＳトランジスタ２２２のゲートは、定電流源２１１とスイッチング回路２３１の接続点に接続されている。ｐＭＯＳトランジスタ２２３のゲートは、スイッチング回路２３２とｎＭＯＳトランジスタ２２２の接続点に接続されている。
【００２８】
制御入力端子２０１及び２０２には、図１に示すＯＦＦ制御回路４から制御信号ＣＯＮＴ１が入力され、制御信号ＣＯＮＴ１により、スイッチング回路２３１及び２３２のＯＮ／ＯＦＦが制御される。ここで、各スイッチング回路は、ＯＮである時は両端が短絡、ＯＦＦである時は両端が開放状態にあるものとする。
【００２９】
ＭＯＳアナログ回路５ａは、制御信号ＣＯＮＴ１がＯＮ信号である時、スイッチング回路２３１と２３２が共にＯＮとなり、動作状態となる。
動作状態においては、定電流源２１１の電流はｎＭＯＳトランジスタ２２１及び２２２によって構成されたカレントミラーによって、ｐＭＯＳトランジスタ２２３に所定のカレントミラー比で出力される。ｐＭＯＳトランジスタ２２３及び２２４はカレントミラーを構成しており、出力端子２４１に所定のカレントミラー比で電流を出力する。
【００３０】
このように、ＭＯＳアナログ回路５ａは、動作状態では、定電流源２１１の電流値に基づいた電流を出力端子２４１に出力する定電流回路として機能する。
ここで、動作状態である時、各ＭＯＳトランジスタ２２１、２２２、２２３、及び２２４のゲート・ソース間電圧Ｖｇｓは、定電流源２１１の電流値と上記式（１）によって決まるＶｔｈ付近の電圧となる。したがって、この状態では、従来技術と同様、電源電圧を変化させてもＶｇｓを任意に高くすることは出来ない。
【００３１】
一方、制御信号ＣＯＮＴ１がＯＦＦ信号である時、スイッチング回路２３１と２３２が共にＯＦＦとなり、ＭＯＳアナログ回路５ａはテスト状態となる。
テスト状態においては、スイッチング回路２３１と２３２がＯＦＦであるため、ｎＭＯＳトランジスタ２２１及び２２２も、ｐＭＯＳトランジスタ２２３及び２２４もカレントミラーとして動作しない。
【００３２】
テスト状態では、ｎＭＯＳトランジスタ２２１及び２２２のゲート電位は電源端子２の電位まで上がるため、ゲート・ソース間には電源端子２・基準端子１間電圧が印加されて、ｎＭＯＳトランジスタ２２１及び２２２はＯＮとなる。また、ｐＭＯＳトランジスタ２２３及び２２４のゲート電位は、ｎＭＯＳトランジスタ２２２がＯＮしていることから基準端子１の電位まで下がるため、ゲート・ソース間には電源端子２・基準端子１間電圧が印加されて、ｐＭＯＳトランジスタ２２３及び２２４もＯＮとなる。
このとき、電源端子２と基準端子１との間の電流経路は遮断されているため、正常な回路であれば、電源端子２・基準端子１間電流はほぼゼロである。
【００３３】
このように、テスト状態では、Ｖｔｈ付近の電圧ではなく、電源端子２・基準端子１間電圧である高電圧を各ＭＯＳトランジスタのゲート・ソース間に印加することができる。したがって、バーンイン工程において、各ゲート酸化膜に同時に高電界を印加することが可能になり、欠陥を短時間で容易に顕在化させることができる。また、ゲート酸化膜のリーク電流を電源端子２・基準端子１間に流れる電流を測定することにより検出できるため、高感度な不良検出が可能となる。
【００３４】
図３は、図１の半導体装置におけるＭＯＳアナログ回路５の別の例であるＭＯＳアナログ回路５ｂを示す回路図である。
図３のＭＯＳアナログ回路５ｂは、制御入力端子３０１及び３０２と、定電流源３１１と、ｎＭＯＳトランジスタ３２１、３２２、３２３、及び３２４と、スイッチング回路３３１及び３３２と、出力端子３４１と、を備えている。
【００３５】
定電流源３１１、ｎＭＯＳトランジスタ３２３、スイッチング回路３３１、及びｎＭＯＳトランジスタ３２１は、電源端子２と基準端子１との間に直列に接続されている。ｎＭＯＳトランジスタ３２４及びｎＭＯＳトランジスタ３２２は、出力端子３４１と基準端子１との間に直列に接続されている。
【００３６】
また、ｎＭＯＳトランジスタ３２１のゲートとｎＭＯＳトランジスタ３２２のゲートは、ｎＭＯＳトランジスタ３２３とスイッチング回路３３１の接続点に接続されている。ｎＭＯＳトランジスタ３２３のゲートとｎＭＯＳトランジスタ３２４のゲートは、定電流源３１１とｎＭＯＳトランジスタ３２３の接続点に接続されている。スイッチング回路３３２は、一端がｎＭＯＳトランジスタ３２３及び３２４のゲートに、他端がｎＭＯＳトランジスタ３２１及び３２２のゲートに接続されている。
【００３７】
制御入力端子３０１及び３０２には、図１に示すＯＦＦ制御回路４から制御信号ＣＯＮＴ２が入力され、制御信号ＣＯＮＴ２により、スイッチング回路３３１及び３３２のＯＮ／ＯＦＦが制御される。
【００３８】
ＭＯＳアナログ回路５ｂは、制御信号ＣＯＮＴ２がＯＮ信号である時、スイッチング回路３３１がＯＮ、スイッチング回路３３２がＯＦＦとなり、動作状態となる。
動作状態においては、定電流源３１１の電流はｎＭＯＳトランジスタ３２１及び３２２によって構成されたカレントミラーによって、出力端子３４１に所定のカレントミラー比で出力される。また、ｎＭＯＳトランジスタ３２３及び３２４はカスコード回路として動作し、ｎＭＯＳトランジスタ３２１及び３２２のＶｄｓの変化を抑えることでカレントミラーの電流比精度を向上させる。
【００３９】
このように、ＭＯＳアナログ回路５ｂは、動作状態では、定電流源３１１の電流値に基づいた電流を精度良く出力端子３４１に出力する定電流回路として機能する。
ここで、動作状態である時、各ＭＯＳトランジスタ３２１、３２２、３２３、及び３２４のゲート・ソース間電圧Ｖｇｓは、定電流源３１１の電流値と上記式（１）によって決まるＶｔｈ付近の電圧となる。したがって、この状態では、電源電圧を変化させてもＶｇｓを任意に高くすることは出来ない。
【００４０】
一方、制御信号ＣＯＮＴ２がＯＦＦ信号である時、スイッチング回路３３１がＯＦＦ、スイッチング回路３３２がＯＮとなり、ＭＯＳアナログ回路５ｂはテスト状態となる。
テスト状態においては、スイッチング回路３３１がＯＦＦであるため、ｎＭＯＳトランジスタ３２１及び３２２はカレントミラーとして動作しない。
【００４１】
テスト状態では、ｎＭＯＳトランジスタ３２１、３２２、３２３、及び３２４のゲート電位は電源端子２の電位まで上がる。これにより、ｎＭＯＳトランジスタ３２１及び３２２のゲート・ソース間には電源端子２・基準端子１間電圧が印加され、ｎＭＯＳトランジスタ３２１及び３２２はＯＮとなる。
このとき、電源端子２と基準端子１との間の電流経路は遮断されているため、正常な回路ではあれば、電源端子２・基準端子１間電流はほぼゼロである。
【００４２】
このように、テスト状態では、Ｖｔｈ付近の電圧ではなく、電源端子２・基準端子１間の高電圧をＭＯＳトランジスタ３２１及び３２２のゲート・ソース間に印加することができる。また、ＭＯＳトランジスタ３２３及び３２４については、ゲート及びソースのいずれにも電源端子２の電圧が印加されるためＯＮにはならないが、バルクが基準端子１の電位となっていることから、ゲート・バルク間に電源端子２・基準端子１間の高電圧が印加されることとなる。したがって、ｎＭＯＳトランジスタ３２１、３２２、３２３、及び３２４の各ゲート酸化膜に同時に高電界を印加することが可能になり、図２に示す例と同様の効果が得られる。
【００４３】
図２及び図３を用いて説明したように、カレントミラーの構成を変更した場合でも、本発明を適用可能であり、同様の効果を得ることが可能である。
図４は、図１の半導体装置におけるＭＯＳアナログ回路のさらに別の例であるＭＯＳアナログ回路５ｃを示す回路図である。
【００４４】
図４のＭＯＳアナログ回路５ｃは、制御入力端子４０１、４０２、及び４０３と、定電流源４１１及び４１２と、ｎＭＯＳトランジスタ４２１、４２２、及び４２３と、ｐＭＯＳトランジスタ４２４、４２５、及び４２６と、スイッチング回路４３１、４３２、及び４３３と、入力端子４４１と、出力端子４４２と、を備えている。
【００４５】
定電流源４１１、スイッチング回路４３１、及びｎＭＯＳトランジスタ４２１は、電源端子２と基準端子１との間に直列に接続されている。ｐＭＯＳトランジスタ４２４、スイッチング回路４３２、及びｎＭＯＳトランジスタ４２２は、電源端子２と定電流源４１２の一端との間に直列に接続されている。ｐＭＯＳトランジスタ４２５、スイッチング回路４３３、及びｎＭＯＳトランジスタ４２３は、電源端子２と定電流源４１２の一端との間に直列に接続されている。定電流源４１２の他端は、基準端子１に接続されている。ｐＭＯＳトランジスタ４２６は、ソースが電源端子２に、ドレインが出力端子４４２に、ゲートがスイッチング回路４３３とｎＭＯＳトランジスタ４２３の接続点に接続されている。
【００４６】
また、ｎＭＯＳトランジスタ４２１のゲートとｎＭＯＳトランジスタ４２２のゲートは、定電流源４１１とスイッチング回路４３１の接続点に接続されている。ｐＭＯＳトランジスタ４２４のゲートとｐＭＯＳトランジスタ４２５のゲートは、スイッチング回路４３２とｎＭＯＳトランジスタ４２２の接続点に接続されている。ｎＭＯＳトランジスタ４２３のゲートは入力端子４４１に接続されている。
【００４７】
制御入力端子４０１、４０２、及び４０３には、図１に示すＯＦＦ制御回路４から制御信号ＣＯＮＴ３が入力され、制御信号ＣＯＮＴ３により、スイッチング回路４３１、４３２、及び４３３のＯＮ／ＯＦＦが制御される。
【００４８】
ＭＯＳアナログ回路５ｃは、制御信号ＣＯＮＴ３がＯＮ信号である時、スイッチング回路４３１、４３２、及び４３３が全てＯＮとなり、動作状態となる。
動作状態においては、定電流源４１１の電流はｎＭＯＳトランジスタ４２１に流れ、ｎＭＯＳトランジスタ４２２のゲートに基準端子１を基準とした一定電圧、すなわち、基準電圧が生成される。ｎＭＯＳトランジスタ４２２及び４２３はアンプの差動対を構成しており、定電流源４１２の電流によってバイアスされ、ｐＭＯＳトランジスタ４２４及び４２５をアンプの負荷とすることで、ｐＭＯＳトランジスタ４２６のゲートに入力端子４４１の電圧と基準電圧との差分を増幅した信号を出力する。ｐＭＯＳトランジスタ４２６はアンプの出力電圧を電流に変換して出力端子４４２に出力する。
【００４９】
このように、ＭＯＳアナログ回路５ａは、動作状態では、定電流源４１１とｎＭＯＳトランジスタ４３１により一定電圧を発生させる基準電圧回路と、基準電圧と入力端子４４１の電圧の差分を増幅して出力端子４４２に出力するアンプとして機能する。
【００５０】
ここで、動作状態である時、基準電圧回路のｎＭＯＳトランジスタ４２１のゲート・ソース間電圧Ｖｇｓは、定電流源４１１の電流値と上記式（１）によって決まるＶｔｈ付近の電圧となる。同様に、アンプの各ＭＯＳトランジスタ４２２、４２３、４２４、及び４２５は、定電流源４１２の電流値と式（１）によって決まるＶｔｈ付近の電圧となる。したがって、この状態では、電源電圧を変化させてもＶｇｓを任意に高くすることは出来ない。
【００５１】
一方、制御信号ＣＯＮＴ３がＯＦＦ信号である時、スイッチング回路４３１、４３２、
及び４３３が全てＯＦＦとなり、ＭＯＳアナログ回路５ｃはテスト状態となる。
テスト状態においては、定電流源４１１とｎＭＯＳトランジスタ４２１は基準電圧回路として動作せず、ｎＭＯＳトランジスタ４２２及び４２３とｐＭＯＳトランジスタ４２４及び４２５もアンプとして動作しない。
【００５２】
テスト状態では、ｎＭＯＳトランジスタ４２１及び４２２のゲート電位は電源端子２の電位まで上がるため、ゲート・ソース間には電源端子２・基準端子１間電圧が印加される。ここで、入力端子４４１には電源端子２の電源電圧と同等の電圧を入力しておくことで、ｎＭＯＳトランジスタ４２３のゲート・ソース間にも電源端子２・基準端子１間電圧が印加される。したがって、ｎＭＯＳトランジスタ４２１、４２２、及び４２３はＯＮとなる。また、ｐＭＯＳトランジスタ４２４、４２５、及び４２６のゲート電位は、定電流源４１２によって基準端子１の電位まで下がるため、ゲート・ソース間には電源端子２・基準端子１間電圧が印加されて、ｐＭＯＳトランジスタ４２４、４２５、及び４２６もＯＮとなる。
【００５３】
このとき、電源端子２と基準端子１との間の電流経路は遮断されているため、正常な回路であれば、電源端子２・基準端子１間電流はほぼゼロである。
このように、テスト状態では、Ｖｔｈ付近の電圧ではなく、電源端子２・基準端子１間の高電圧を各ＭＯＳトランジスタのゲート・ソース間に印加することができる。したがって、図２及び図３に示す例と同様の効果が得られる。
【００５４】
図２及び図３のカレントミラー回路、並びに図４に含まれる基準電圧回路とアンプは一般的な構成であり、したがって、当業者が容易に想定可能な他のＭＯＳアナログ回路に対しても本発明は適用可能であり、同様の効果を得ることが可能である。また、図２、図３、及び図４の例では各回路構成に応じて制御入力端子とスイッチング回路の数を定めたが、適用する回路構成に応じて制御入力端子の数やスイッチング回路の数は変更して構わない。
【００５５】
また、種類の異なる複数の回路を用いた大規模な回路においても、本発明によれば、同時に全てのＭＯＳトランジスタを制御することが可能であるため、テスト時間を長くすることなく、小さな製造コストで欠陥の顕在化と不良の検出が可能である。
【００５６】
以上説明したように、本発明のＭＯＳトランジスタによって構成されたアナログ回路を備えた半導体装置によれば、高電界によりゲート酸化膜の欠陥を容易に顕在化させられるため、小さな製造コストで高い信頼性を実現することが可能となる。
【符号の説明】
【００５７】
１  基準端子
２  電源端子
３  制御端子
４  ＯＦＦ制御回路
５、５ａ、５ｂ、５ｃ  ＭＯＳアナログ回路
ＣＯＮＴ、ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ３  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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