(57)【要約】【課題】基板の反りを抑制する。【解決手段】画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させ、画素から出力された画素信号を装置の外部へ出力するための入出力回路部と信号処理回路が形成された第２構造体とが積層され、第２構造体内の半導体基板を貫通する第１貫通ビアを介して外部と接続する信号出力用外部端子と、入力回路部に接続され半導体基板を貫通する第２貫通ビアを介して外部と接続する信号入力用外部端子とが、画素アレイ部の下方に配置されている。信号出力用外部端子は、第１の再配線を介して第１貫通ビアと電気的に接続され、信号入力用外部端子は、第２の再配線を介して第２貫通ビアと電気的に接続され、第１の再配線、第２の再配線と同層に、電気的に独立した第３の再配線が配置されている。本開示は、例えば、撮像装置等に適用できる。【選択図】図５０
2017174994.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
積層されて構成されており、
前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
前記第１構造体の前記画素アレイ部の下方に配置され、
前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
撮像装置。
【請求項２】
前記第３の再配線は、前記第１の再配線、前記第２の再配線、前記信号出力用外部端子、前記信号入力用外部端子、前記第１貫通ビア、および前記第２貫通ビアが配置されていない領域に配置されている
請求項１に記載の撮像装置。
【請求項３】
前記第３の再配線は、装置の反りを抑制する形状、位置に形成されている
請求項１に記載の撮像装置。
【請求項４】
前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜が形成されるときの熱処理により前記保護膜が収縮することにより装置に与える応力を低減する形状、位置に形成されている
請求項１に記載の撮像装置。
【請求項５】
前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜を細分化する形状、位置に形成されている
請求項１に記載の撮像装置。
【請求項６】
前記第３の再配線は、前記第２構造体の面上において、大面積または大周辺長で形成されている
請求項１に記載の撮像装置。
【請求項７】
前記第３の再配線は、装置内の熱を放熱する形状、位置に形成されている
請求項１に記載の撮像装置。
【請求項８】
前記第３の再配線は、前記第１の再配線間、前記第２の再配線間、または、前記第１の再配線と前記第２の再配線間に配置されている
請求項１に記載の撮像装置。
【請求項９】
前記第３の再配線は、高速でデータの授受を行う信号線間に配置されている
請求項１に記載の撮像装置。
【請求項１０】
前記第３の再配線は、固定電圧に接続されている
請求項８に記載の撮像装置。
【請求項１１】
前記第３の再配線は、固定電圧に接続されている端子に接続されている
請求項８に記載の撮像装置。
【請求項１２】
前記第３の再配線は、前記信号出力用外部端子同士、前記信号入力用外部端子同士、または前記信号出力用外部端子と前記信号入力用外部端子を接続している
請求項１に記載の撮像装置。
【請求項１３】
前記第３の再配線は、固定電圧に接続されている
請求項１２に記載の撮像装置。
【請求項１４】
光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
積層されて構成されており、
前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
前記第１構造体の前記画素アレイ部の下方に配置され、
前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
撮像装置を含む
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置、電子機器に関し、特に、装置サイズをより小型化することができるようにする撮像装置、電子機器に関する。
【背景技術】
【０００２】
CMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像装置は、複数の半導体基板を積層した構成が提案されるなど、より一層の小型化が進んでいる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７２２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
撮像装置の小型化を進めると、装置の平面サイズに対して、出力信号を取り出す端子部の占める面積が大きくなり、小型化が難しくなる。
【０００５】
本開示は、このような状況に鑑みてなされたものであり、装置サイズをより小型化することができるようにするものである。
【課題を解決するための手段】
【０００６】
本技術の一側面の撮像装置は、光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、積層されて構成されており、前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、前記第１構造体の前記画素アレイ部の下方に配置され、前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている。
【０００７】
本技術の一側面の電子機器は、光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、積層されて構成されており、前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、前記第１構造体の前記画素アレイ部の下方に配置され、前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている撮像装置を含む。
【０００８】
本技術の一側面の撮像装置においては、光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させる入力回路部、画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、第１構造体の下方に位置する第２構造体とが、積層されて構成されており、出力回路部、出力回路部に接続され第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、第１貫通ビアを介して出力回路部を装置の外部と接続する信号出力用外部端子を含む出力部と、入力回路部、入力回路部に接続され半導体基板を貫通する第２貫通ビア、及び、第２貫通ビアを介して入力回路部を装置の外部と接続する信号入力用外部端子を含む入力部とが、第１構造体の画素アレイ部の下方に配置されている。信号出力用外部端子は、第１の再配線を介して第１貫通ビアと電気的に接続され、信号入力用外部端子は、第２の再配線を介して第２貫通ビアと電気的に接続され、第１の再配線、第２の再配線と同層に、電気的に独立した第３の再配線が配置されている。
【０００９】
本技術の一側面の電子機器は、前記撮像装置を含む装置とされている。
【発明の効果】
【００１０】
本技術の一側面によれば、装置サイズをより小型化することができる。
【００１１】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】本技術を採用した撮像装置の概略の構造を示す図である。
【図２】撮像装置のシステム構成例を示すブロック図である。
【図３】画素の回路配置構成例を示す図である。
【図４】入力回路部と出力回路部の構成例を示す図である。
【図５】撮像装置における回路配置の第１の回路配置構成例を示す図である。
【図６】図５のＡ−Ａ’線における断面構造を示す図である。
【図７】撮像装置における回路配置の第２の回路配置構成例を示す図である。
【図８】図７のＢ−Ｂ’線における断面構造を示す図である。
【図９】比較例１としての撮像装置の最終形状における断面を表す図である。
【図１０】比較例２としての撮像装置の最終形状における断面を表す図である。
【図１１】比較例３としての撮像装置の最終形状における断面を表す図である。
【図１２】撮像装置における回路配置の第３の回路配置構成例を示す図である。
【図１３】撮像装置における回路配置の第４の回路配置構成例を示す図である。
【図１４】図１３のＣ−Ｃ’線における断面構造を示す図である。
【図１５】撮像装置における回路配置の第５の回路配置構成例を示す図である。
【図１６】撮像装置における回路配置の第６の回路配置構成例を示す図である。
【図１７】撮像装置における回路配置の第７の回路配置構成例を示す図である。
【図１８】撮像装置における回路配置の第８の回路配置構成例を示す図である。
【図１９】撮像装置における回路配置の第９の回路配置構成例を示す図である。
【図２０】撮像装置における回路配置の第１０の回路配置構成例を示す図である。
【図２１】図２０のＤ−Ｄ’線における断面構造を示す図である。
【図２２】撮像装置における回路配置の第１１の回路配置構成例を示す図である。
【図２３】撮像装置１の外周付近の拡大断面図である。
【図２４】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図２５】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図２６】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図２７】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図２８】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図２９】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３０】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３１】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３２】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３３】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３４】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３５】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３６】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３７】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３８】ツインコンタクト構造の撮像装置の製造方法を説明する図である。
【図３９】Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。
【図４０】Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。
【図４１】Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。
【図４２】Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。
【図４３】Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。
【図４４】撮像装置のさらなる変形例その１を説明する図である。
【図４５】撮像装置のさらなる変形例その２を説明する図である。
【図４６】撮像装置のさらなる変形例その３を説明する図である。
【図４７】撮像装置のさらなる変形例その４を説明する図である。
【図４８】撮像装置が３層の積層構造体で構成される例を説明する図である。
【図４９】撮像装置が３層の積層構造体で構成される例を説明する図である。
【図５０】基板の反りを抑制するための再配線の配置について説明するための図である。
【図５１】冷却効率を高めるための再配線の配置について説明するための図である。
【図５２】カップリングによる影響を低減するための再配線の配置について説明するための図である。
【図５３】電源を強化するための再配線の配置について説明するための図である。
【図５４】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【図５５】図１の撮像装置の使用例を説明する図である。
【発明を実施するための形態】
【００１３】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．撮像装置の概略の構造
２．撮像装置のシステム構成
３．画素の回路配置構成例
４．入力回路と出力回路の構成例
５．撮像装置の回路配置構成例
６．撮像装置の断面構造
７．他の上下配線接続構造を用いた場合の撮像装置の回路配置
８．他の撮像装置との比較例
９．撮像装置の他の回路配置構成例
１０．撮像装置の詳細構造
１１．製造方法
１２．さらなる変形例
１３．３層の積層構造体の例
１４．再配線の配置に係るさらなる実施の形態
１５．電子機器への適用例
１６．イメージセンサの使用例
【００１４】
＜撮像装置の概略の構造＞
図１は、本技術を採用した半導体装置としての撮像装置の概略の構造を示している。
【００１５】
図１に示される撮像装置１は、図中の矢印の方向で装置に入射する光もしくは電磁波を電気信号へ変換する。以後、本開示では、便宜上、電気信号へと変換する対象として、光を電気信号へ変換する装置を例に用いて説明する。
【００１６】
撮像装置１は、第１構造体１１と第２構造体１２とが積層された積層構造体１３と、外部端子１４と、第１構造体１１の上側に形成された保護基板１８とを備える。なお、以下では、便宜上、図１における、光が装置へ入射する入射面の側を上側、入射面と対向する装置のもう一方の面の側を下側として、第１構造体１１を上側構造体１１、第２構造体１２を下側構造体１２と呼ぶことにする。
【００１７】
この撮像装置１は、後で述べるように、上側構造体１１の一部を構成する半導体基板（ウエハ）と、下側構造体１２の一部を構成する半導体基板（ウエハ）と、保護基板１８とを、ウエハレベルで貼り合せた後、個々の撮像装置１へと固片化して形成される。
【００１８】
固片化される前の上側構造体１１は、半導体基板（ウエハ）に、入射した光を電気信号へ変換するための画素が形成されたものである。画素は、例えば、光電変換するためのフォトダイオード（PD）と、光電変換動作や光電変換された電気信号を読み出す動作を制御する、複数個の画素トランジスタを備える。固片化された後の撮像装置１に含まれる上側構造体１１は、上側チップ、イメージセンサ基板、または、イメージセンサチップと呼ばれる場合もある。
【００１９】
撮像装置１が備える画素トランジスタは、例えば、MOSトランジスタであることが望ましい。
【００２０】
上側構造体１１の上面には、例えば、R（赤）、G（緑）、またはB(青)のカラーフィルタ１５とオンチップレンズ１６が形成されている。オンチップレンズ１６の上側には、撮像装置１の構造物、特にオンチップレンズ１６やカラーフィルタ１５を保護するための保護基板１８が配置されている。保護基板１８は、例えば透明なガラス基板である。保護基板１８はその硬度がオンチップレンズ１６の硬度よりも高いと、オンチップレンズ１６を保護する作用が強まる。
【００２１】
固片化される前の下側構造体１２は、半導体基板（ウエハ）に、トランジスタと配線とを含む半導体回路が形成されたものである。固片化された後の撮像装置１に含まれる下側構造体１２は、下側チップ、信号処理基板、または、信号処理チップと呼ばれる場合もある。下側構造体１２には、装置外部の不図示の配線と電気的に接続するための外部端子１４が、複数、形成されている。外部端子１４は、例えば、はんだボールである。
【００２２】
撮像装置１は、オンチップレンズ１６上に配置されたガラスシール樹脂１７を介して、上側構造体１１の上側もしくはオンチップレンズ１６の上側に保護基板１８が固定されたキャビティレス構造を成している。ガラスシール樹脂１７は、その硬度が保護基板１８の硬度よりも低いため、シール樹脂が存在しない場合と比較すると、撮像装置１の外部から保護基板１８へ加わった応力が装置内部へと伝わるのを緩和する作用を果たし得る。
【００２３】
なお、撮像装置１は、キャビティレス構造と異なる構造として、上側構造体１１の上面に、柱状もしくは壁状の構造を形成し、保護基板１８がオンチップレンズ１６の上方に空隙を持って担持されるように、上記柱状もしくは壁状の構造に固定されたキャビティ構造を成しても良い。
【００２４】
＜撮像装置のシステム構成＞
図２は、撮像装置１のシステム構成例を示すブロック図である。
【００２５】
図２の撮像装置１は、光電変換部（PD）を有する画素３１が、行方向および列方向に複数個配置された画素アレイ部２４を備える。
【００２６】
画素アレイ部２４は、画素３１を行毎に駆動するための行駆動信号線３２や、行毎に駆動された複数個の画素３１から、光電変換の結果生じた信号を読み出すための垂直信号線（列読出し線）３３を備える。図２に示すように、１本の行駆動信号線３２には、行方向に配列された複数個の画素３１が接続されている。１本の垂直信号線３３には、列方向に配列された複数個の画素３１が接続されている。
【００２７】
撮像装置１は、行駆動部２２と列信号処理部２５をさらに備える。
【００２８】
行駆動部２２は、例えば、画素駆動するための行の位置を決める行アドレス制御部、換言すれば、行デコーダ部と、画素３１を駆動するための信号を発生させる行駆動回路部を備える。
【００２９】
列信号処理部２５は、例えば、垂直信号線３３に接続され、画素３１とソースフォロア回路を形成する負荷回路部を備える。また、列信号処理部２５は、垂直信号線３３を介して画素３１から読み出された信号を増幅する増幅回路部を備えていても良い。さらに、列信号処理部２５は、光電変換の結果として画素３１から読み出された信号から、系のノイズレベルを取り除くための、ノイズ処理部をさらに備えても良い。
【００３０】
列信号処理部２５は、画素３１から読み出された信号もしくは上記ノイズ処理されたアナログ信号を、デジタル信号へと変換するための、アナログデジタルコンバータ（ADC）を備える。ADCは、変換対象となるアナログ信号と、これと比較対象となる参照掃引信号とを比較するためのコンパレータ部、および、コンパレータ部での比較結果が反転するまでの時間を計測するカウンタ部を備える。列信号処理部２５は、読出し列を走査する制御を行う水平走査回路部をさらに備えても良い。
【００３１】
撮像装置１は、タイミング制御部２３をさらに備える。タイミング制御部２３は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部２２と列信号処理部２５へ、タイミングを制御する信号を供給する。以後、本開示においては、行駆動部２２、列信号処理部２５、及びタイミング制御部２３の全部もしくは一部を、単に画素周辺回路部、周辺回路部、または、制御回路部と呼ぶ場合がある。
【００３２】
撮像装置１は、画像信号処理部２６をさらに備える。画像信号処理部２６は、光電変換の結果得られたデータ、換言すれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部２６は、例えば、画像信号処理回路部と、データ保持部とを含んで構成される。画像信号処理部２６は、更にプロセッサ部を備えても良い。
【００３３】
画像信号処理部２６において実行される信号処理の一例は、AD変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部２６のデータ保持部に記憶させておくことが望ましい。
【００３４】
撮像装置１は、入力部２１Aをさらに備える。入力部２１Aは、例えば、上記基準クロック信号や、垂直同期信号および水平同期信号などのタイミング制御信号や、画像信号処理部２６のデータ保持部へ記憶させる特性データなどを、装置外部から撮像装置１へ入力する。入力部２１Aは、撮像装置１へデータを入力するための外部端子１４である入力端子４１と、入力端子４１へ入力された信号を撮像装置１の内部へと取り込む入力回路部４２とを備える。
【００３５】
入力部２１Aは、入力回路部４２で取り込まれた信号の振幅を、撮像装置１の内部で利用しやすい振幅へと変更する入力振幅変更部４３をさらに備える。
【００３６】
入力部２１Aは、入力データのデータ列の並びを変更する入力データ変換回路部４４をさらに備える。入力データ変換回路部４４は、例えば、入力データとしてシリアル信号を受け取って、これをパラレル信号へと変換するシリアルパラレル変換回路である。
【００３７】
なお、入力振幅変更部４３と入力データ変換回路部４４は、省略される場合もある。
【００３８】
撮像装置１がフラッシュメモリやSRAM、DRAMと言った外部のメモリデバイスと接続される場合には、入力部２１Aは、これら外部のメモリデバイスからのデータを受け取るメモリインタフェース回路をさらに備えることができる。
【００３９】
撮像装置１は、出力部２１Bをさらに備える。出力部２１Bは、撮像装置１で撮影された画像データや、画像信号処理部２６で信号処理された画像データを、撮像装置１から装置外部へと出力する。出力部２１Bは、撮像装置１から装置外部へとデータを出力ための外部端子１４である出力端子４８と、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力端子４８と接続された撮像装置１外部の外部配線を駆動する回路である、出力回路部４７とを備える。
【００４０】
出力部２１Bは、撮像装置１の内部で用いた信号の振幅を、撮像装置１の外部に接続された外部デバイスで利用しやすい振幅へと変更する出力振幅変更部４６をさらに備える。
【００４１】
出力部２１Bは、出力データのデータ列の並びを変更する出力データ変換回路部４５をさらに備える。出力データ変換回路部４５は、例えば、撮像装置１内部で使用したパラレル信号を、シリアル信号へと変換するパラレルシリアル変換回路である。
【００４２】
出力データ変換回路部４５と出力振幅変更部４６は、省略される場合もある。
【００４３】
撮像装置１がフラッシュメモリやSRAM、DRAMと言った外部のメモリデバイスと接続される場合には、出力部２１Bは、これら外部のメモリデバイスへとデータを出力するメモリインタフェース回路をさらに備えることができる。
【００４４】
なお、本開示においては、便宜上、入力部２１Aと出力部２１Bの双方もしくは少なくとも一方を含む回路ブロックを、入出力部２１と呼ぶ場合がある。また、入力回路部４２と出力回路部４７の双方もしくは少なくとも一方を含む回路部を、入出力回路部４９と呼ぶ場合がある。
【００４５】
＜画素の回路配置構成例＞
図３は、本実施の形態に係る撮像装置１の画素３１の回路配置構成例を示している。
【００４６】
画素３１は、光電変換素子としてのフォトダイオード５１、転送トランジスタ５２、FD(フローティングディフュージョン)５３、リセットトランジスタ５４、増幅トランジスタ５５、および選択トランジスタ５６を有する。
【００４７】
フォトダイオード５１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。フォトダイオード５１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ５２を介して、FD５３に接続されている。
【００４８】
転送トランジスタ５２は、転送信号TRによりオンされたとき、フォトダイオード５１で生成された電荷を読み出し、FD５３に転送する。
【００４９】
FD５３は、フォトダイオード５１から読み出された電荷を保持する。リセットトランジスタ５４は、リセット信号RSTによりオンされたとき、FD５３に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、FD５３の電位をリセットする。
【００５０】
増幅トランジスタ５５は、FD５３の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ５５は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、FD５３に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ５５から選択トランジスタ５６と垂直信号線３３を介して列信号処理部２５に出力される。
【００５１】
選択トランジスタ５６は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介して列信号処理部２５に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の行駆動信号線３２に対応する。
【００５２】
画素３１は、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
【００５３】
＜入力回路部と出力回路部の構成例＞
図４は、本実施の形態に係る撮像装置１の入力部２１Aに備わる入力回路部４２と、出力部２１Bに備わる出力回路部４７の回路配置構成例を示している。
【００５４】
なお、入出力回路部４９は、１つの外部端子１４に対して、入力回路部４２もしくは出力回路部４７のどちらか一方を含む構成でも良いし、入力回路部４２と出力回路部４７との双方を並列に備えた双方向の入出力回路の構成であっても良い。
【００５５】
入力回路部４２は、以下の特徴を有する回路である。
(1)  撮像装置１の入力端子４１から入力回路部４２へ入力されるデータと、入力回路部４２から撮像装置１の内部回路へと出力されるデータとにおいて、論理が同じ、もしくは反転するだけの回路である、換言すれば、信号列におけるデータの並びを変えない回路である、さらに換言すれば、信号列において論理の”１”と”０”若しくは”Hi”と”Low”が切替わる位置を変えない回路である。
【００５６】
(2)  撮像装置１の入力端子４１に入力された信号の電圧振幅を、入力回路部４２の後段に配置された回路、換言すれば撮像装置１においてより内部となる回路が受け取るに好ましい電圧振幅へと変換する回路である。この回路は、回路に入力されたデータを、電圧振幅が小さくなる方向へ変換する場合がある。
【００５７】
(2)’  または、入力回路部４２に入力された信号(例えばLVDSの小振幅差動信号)を、入力回路部４２の後段に配置された回路、換言すれば撮像装置１においてより内部となる回路が受け取るに好ましいフォーマットもしくは電圧振幅(例えばシングルエンドでフルスイングするデジタル信号)へと変換して出力する回路である。この回路は、回路に入力されたデータを、電圧振幅が大きくなる方向へ変換する場合がある。
【００５８】
(3)  さらに、入力回路部４２へ過大なノイズが入力され場合に、このノイズを入力回路部４２の後段に配置された回路、換言すれば撮像装置１においてより内部となる回路へ伝播させずに遮断する保護回路を備える場合もある。
【００５９】
出力回路部４７は、以下の特徴を有する回路である。
(1)  撮像装置１の内部回路から出力回路部４７へ入力されるデータと、出力回路部４７から撮像装置１の出力端子４８を介して撮像装置１の外部へと出力されるデータとにおいて、論理が同じ、もしくは反転するだけの回路である、換言すれば、信号列におけるデータの並びを変えない回路である、さらに換言すれば、信号列において論理の”１”と”０”若しくは”Hi”と”Low”が切替わる位置を変えない回路である。
【００６０】
(2)  撮像装置１の出力端子４８と撮像装置１に接続される外部素子との間の信号線を、駆動する電流能力を大きくする回路である。若しくは、信号線の電圧振幅を大きくする回路である。この回路は、回路に入力されたデータを、電圧振幅が大きくなる方向へ変換する場合がある。
【００６１】
(2)’  または、撮像装置１の内部の回路から出力回路部４７に入力された信号(シングルエンドでフルスイングするデジタル信号)を、出力端子４８に接続された外部素子が信号を受け取るに好ましいフォーマットもしくは電圧振幅(例えばLVDSの小振幅差動信号)へと変換して出力する回路である。この回路は、回路に入力されたデータを、電圧振幅が小さくなる方向へ変換する場合がある。
【００６２】
図４に示すように、少なくとも入力回路部４２もしくは出力回路部４７のどちらか一方を含む入出力回路部４９は、１つ以上トランジスタを含む。本開示においては、便宜上、入出力回路部４９に含まれるトランジスタを、入出力トランジスタと呼ぶ場合がある。入出力回路部４９は、インバータ回路、バッファ回路、などを含んでいても良いし、入力動作または出力動作を制御するイネーブル回路をさらに含んでいても良い。
【００６３】
入力回路部４２または出力回路部４７は、回路で使用する電源電圧を適切に設定することにより、入力信号または出力信号の振幅変更部を兼ねることが出来る。例えば、撮像装置１の画素周辺回路部の一部や画像信号処理部２６における信号の振幅がV2であって、一方、撮像装置１の外部から入力端子４１へと入力される信号の振幅、あるいは、出力端子４８から撮像装置１の外部へと出力される信号の振幅がV2よりも大きなV1である場合、入力回路部４２または出力回路部４７の回路が、例えば図４で示す回路においては、撮像装置１の内部回路側に位置するインバータの電源電圧をV2、撮像装置１外側方向に位置するインバータの電源電圧をV1とすることによって、入力回路部４２は外部から振幅V1の信号を受け取り、この振幅をV2へと小さくして撮像装置１の内部回路へ入力し、出力回路部４７は、撮像装置１の内部回路から振幅V2の信号を受け取り、この振幅をV1へと大きくして外部へ出力することが出来る。なお、図４に示す電圧V1とV2を同電圧とする場合は、信号振幅変更の機能を持たない構成となる。
【００６４】
なお、上記の説明を含め、本開示においては、トランジスタ回路における基準電圧（図４の回路の場合、接地電圧）と、回路へ供給される電源の電圧であって上記基準電圧とは異なる電圧（図４の回路の場合、例えばV1）との電圧差を、単に電源電圧と呼ぶ場合がある。
【００６５】
＜撮像装置の回路配置構成例＞
次に、本実施の形態に係る撮像装置１の回路の配置、すなわち、図２に示した撮像装置１の各ブロックを、上側構造体１１と下側構造体１２とにどのように分けて搭載するかを説明する。
【００６６】
図５は、撮像装置１における回路配置の第１の回路配置構成例を示す図である。
【００６７】
第１の回路配置構成例においては、画素アレイ部２４は上側構造体１１に配置されている。
【００６８】
撮像装置１に備わる画素周辺回路部のうち、行駆動部２２は、一部が上側構造体１１に配置され、かつ、一部が下側構造体１２に配置されている。例えば、行駆動部２２のうち、行駆動回路部が上側構造体１１に配置され、行デコーダ部が下側構造体１２に配置されている。
【００６９】
上側構造体１１に配置される行駆動部２２は、画素アレイ部２４の行方向の外側に配置され、下側構造体１２に配置される行駆動部２２は、少なくともその一部が上側構造体１１に備わる行駆動部２２の下側に配置されている。
【００７０】
撮像装置１に備わる画素周辺回路部のうち、列信号処理部２５は、一部が上側構造体１１に配置され、かつ、一部が下側構造体１２に配置されている。例えば、列信号処理部２５のうち、負荷回路部、増幅回路部、ノイズ処理部、及び、ADCのコンパレータ部が上側構造体１１に配置され、ADCのカウンタ部が下側構造体１２に配置されている。
【００７１】
上側構造体１１に配置される列信号処理部２５は、画素アレイ部２４の列方向の外側に配置され、下側構造体１２に配置される列信号処理部２５は、少なくともその一部が上側構造体１１に備わる列信号処理部２５の下側に配置されている。
【００７２】
上側構造体１１に配置された行駆動部２２の外側と、下側構造体１２に配置された行駆動部２２の外側には、これら２つの行駆動部２２の配線を接続するための配線接続部２９が配置されている。
【００７３】
上側構造体１１に配置された列信号処理部２５の外側と、下側構造体１２に配置された列信号処理部２５の外側にも、これら２つの列信号処理部２５の配線を接続するための配線接続部２９が配置されている。これらの配線接続部２９においては、この後、図６を用いて説明する配線接続構造が用いられている。
【００７４】
下側構造体１２に配置された行駆動部２２と列信号処理部２５の内側に、画像信号処理部２６が配置されている。
【００７５】
下側構造体１２において、入出力回路部４９は、上側構造体１１の画素アレイ部２４の下側となる領域に配置される。
【００７６】
入出力回路部４９は、入力回路部４２と出力回路部４７の双方もしくは少なくとも一方を含む回路部である。入出力回路部４９が入力回路部４２と出力回路部４７の双方で構成される場合、入出力回路部４９は、１つの外部端子１４ごとに分かれて、下側構造体１２に複数個配置される。入出力回路部４９が入力回路部４２のみで構成される場合、入力回路部４２は、１つの外部端子１４（入力端子４１）ごとに分かれて、下側構造体１２に複数個配置される。
【００７７】
入出力回路部４９が出力回路部４７のみで構成される場合、出力回路部４７は、１つの外部端子１４（出力端子４８）ごとに分かれて、下側構造体１２に複数個配置される。これら複数個に分かれて配置された各入出力回路部４９の周囲には、画像信号処理部２６が配置されている。換言すれば、画像信号処理部２６を配置した領域内に、入出力回路部４９が配置されている。
【００７８】
なお、下側構造体１２において、入出力回路部４９は、上側構造体１１の行駆動部２２の下側もしくは列信号処理部２５の下側となる領域に配置されても良い。
【００７９】
換言すると、入出力回路部４９は、外部端子１４が形成される下側構造体１２側で、かつ、上側構造体１１の画素アレイ部２４の領域の下方、若しくは、上側構造体１１の画素周辺回路部（図６の画素周辺回路領域３１３のうち、上側構造体１１に形成される回路部）の下方の任意の領域に配置することができる。
【００８０】
なお、この後で説明する他の構成例も含めて、本実施の形態に係る撮像装置１においては、入力端子４１と入力回路部４２や、出力回路部４７と出力端子４８が配置されている領域に、これらの代わりに、電源端子や接地端子を配置しても良い。
【００８１】
下側構造体１２に配置されたトランジスタ回路のうち、入力回路部４２および出力回路部４７を構成するトランジスタ回路の電源電圧は、画像信号処理部２６を構成するトランジスタ回路の電源電圧よりも、高くても良い。
【００８２】
例えば、入力回路部４２と出力回路部４７を構成するトランジスタ回路の電源電圧が１．８Ｖ乃至３．３Ｖであって、画像信号処理部２６を構成するトランジスタ回路の電源電圧が１．２Ｖ乃至１．５Ｖであっても良い。
【００８３】
前者（入力回路部４２および出力回路部４７を構成するトランジスタ回路）の電源電圧と後者（画像信号処理部２６を構成するトランジスタ回路）の電源電圧とが異なるため、入力回路部４２および出力回路部４７において電源電圧が印加されるウエル領域と、これらの周囲に配置された画像信号処理部２６において電源電圧が印加されるウエル領域とを離間して配置するための距離、いわゆるウエル分離領域の幅は、画像信号処理部２６内において電源電圧が印加される複数個のウエル領域の間に設けられた距離よりも、大きいことが望ましい。
【００８４】
また、入力回路部４２および出力回路部４７に備わる素子分離領域の深さは、画像信号処理部２６内に備わる素子分離領域の深さよりも、深くても良い。また、入力回路部４２および出力回路部４７に備わるトランジスタのゲート長は、画像信号処理部２６内に備わるトランジスタのゲート長よりも、大きいことが望ましい。
【００８５】
撮像装置１に備わる画素周辺回路部のうち、上側構造体１１に配置された画素周辺回路部の一部、例えば列信号処理部２５に備わる負荷回路部、増幅回路部、ノイズ処理部、及び、ADCのコンパレータ部のいずれかを構成するトランジスタ回路の電源電圧は、下側構造体１２に配置された画素周辺回路部の一部、例えば列信号処理部２５に備わるADCのカウンタ部を構成するトランジスタ回路の電源電圧よりも、高くても良い。
【００８６】
例として、前者（上側構造体１１に配置された画素周辺回路部、例えば列信号処理部２５に備わる負荷回路部、増幅回路部、ノイズ処理部、または、ADCのコンパレータ部のいずれか）のトランジスタ回路の電源電圧が１．８Ｖ乃至３．３Ｖであって、後者（下側構造体１２に配置された画素周辺回路部、例えばADCのカウンタ部）のトランジスタ回路の電源電圧が１．２Ｖ乃至１．５Ｖであっても良い。
【００８７】
後者のトランジスタ回路の電源電圧は、下側構造体１２に配置された画像信号処理部２６を構成するトランジスタ回路の電源電圧と同じであっても良い。前者のトランジスタ回路の電源電圧が後者のトランジスタ回路の電源電圧よりも高いため、前者のトランジスタ回路において電源電圧が印加される複数個のウエル領域の間に設けられた距離は、後者のトランジスタ回路において電源電圧が印加される複数個のウエル領域の間に設けられた距離よりも、大きいことが望ましい。
【００８８】
また、前者のトランジスタ回路に備わる素子分離領域の深さは、後者のトランジスタ回路に備わる素子分離領域の深さよりも、深いことが望ましい。また、前者のトランジスタ回路に備わるトランジスタのゲート長は、後者のトランジスタ回路に備わるトランジスタのゲート長よりも、大きいことが望ましい。
【００８９】
さらに、上側構造体１１に配置された画素３１を構成する画素トランジスタ回路の電源電圧は、上側構造体１１に配置された画素周辺回路部（例えば列信号処理部２５に備わる負荷回路部、増幅回路部、ノイズ処理部、または、ADCのコンパレータ部のいずれか）を構成するトランジスタ回路の電源電圧と同じであっても良い。
【００９０】
上側構造体１１に配置された画素３１を構成する画素トランジスタ回路の電源電圧は、下側構造体１２に配置された画素周辺回路部（例えばADCのカウンタ部）もしくは画像信号処理部２６を構成するトランジスタ回路の電源電圧よりも、高くても良い。このため、素子分離領域として半導体基板を掘り込む構造の素子分離領域を用いる場合には、上側構造体１１に配置された画素トランジスタの周囲に備わる素子分離領域の一部の深さは、下側構造体１２に配置された画素周辺回路部もしくは画像信号処理部２６のトランジスタの周囲に備わる素子分離領域の深さよりも深くても良い。
【００９１】
あるいは、画素トランジスタの周囲の素子分離領域として、半導体基板を掘り込む素子分離領域ではなく、画素トランジスタの周囲に、画素トランジスタの拡散層領域とは逆の導電型となる不純物領域を形成する素子分離領域を一部に用いても良い。
【００９２】
また、上側構造体１１に配置された画素トランジスタのゲート長は、下側構造体１２に配置された画素周辺回路部もしくは画像信号処理部２６のトランジスタのゲート長よりも大きくても良い。一方、素子分離領域が深くなることによって増加が懸念される素子分離領域近傍でのノイズ電荷の発生を抑制するために、上側構造体１１に配置された画素トランジスタの周囲に備わる素子分離領域の深さは、上側構造体１１に配置された画素周辺回路部を構成するトランジスタの周囲に備わる素子分離領域の深さよりも、浅くても良い。
【００９３】
あるいは、画素トランジスタの周囲の素子分離領域として、半導体基板を掘り込む素子分離領域ではなく、画素トランジスタの周囲に、画素トランジスタの拡散層領域とは逆の導電型となる不純物領域を形成する素子分離領域を一部に用いても良い。
【００９４】
＜撮像装置の断面構造＞
本実施の形態に係る撮像装置１の断面構造と回路配置を、図６を参照してさらに説明する。図６は、図５のＡ−Ａ’線における撮像装置１に係る断面構造を示す図である。なお、便宜上、図６の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
【００９５】
撮像装置１に備わる上側構造体１１とその上方とを含めた部分には、オンチップレンズ１６とカラーフィルタ１５と画素トランジスタとフォトダイオード５１とを有する画素３１が、複数個、アレイ状に配列された画素アレイ部２４が配置されている。画素アレイ部２４の領域（画素アレイ領域）には、画素トランジスタ領域３０１も配置される。画素トランジスタ領域３０１は、転送トランジスタ５２、増幅トランジスタ５５、リセットトランジスタ５４のうちの少なくとも１つの画素トランジスタが形成される領域である。
【００９６】
下側構造体１２に備わる半導体基板８１の下側の表面で、かつ、上側構造体１１に備わる画素アレイ部２４の下方に位置する領域には、外部端子１４が複数個配置されている。
【００９７】
なお、図６の説明おいては、「下側構造体１２に備わる半導体基板８１の下側の表面で、かつ、上側構造体１１に備わる画素アレイ部２４の下方に位置する領域」を第１特定領域、「下側構造体１２に備わる半導体基板８１の上側の表面で、かつ、上側構造体１１に備わる画素アレイ部２４の下方に位置する領域」を第２特定領域と呼ぶ。
【００９８】
第１特定領域に配置された複数個の外部端子１４の少なくとも一部は、外部から撮像装置１へ信号を入力するための信号入力端子１４Ａもしくは撮像装置１から外部へ信号を出力するための信号出力端子１４Ｂである。換言すれば、信号入力端子１４Ａ及び信号出力端子１４Ｂは、外部端子１４のなかから、電源端子及び接地端子を除いた外部端子１４である。本開示では、これらの信号入力端子１４Ａもしくは信号出力端子１４Ｂを、信号入出力端子１４Ｃと呼ぶ。
【００９９】
第１特定領域であって、かつ、これら信号入出力端子１４Ｃの近傍に、半導体基板８１を貫通する貫通ビア８８が配置される。なお、本開示においては、半導体基板８１を貫通するビアホールとその内部に形成されたビア配線とを併せて、単に貫通ビア８８と呼ぶ場合がある。
【０１００】
この貫通ビアホールは、半導体基板８１の下側表面から、半導体基板８１の上側表面上方に配置された多層配線層８２の一部であってビアホールの終端（底部）となる導電性パッド３２２（以後、ビア用パッド３２２と呼ぶ場合がある）まで、掘り込んで形成された構造であることが望ましい。
【０１０１】
第１特定領域に配置された信号入出力端子１４Ｃは、同じく第１特定領域に配置された貫通ビア８８（より具体的には、貫通ビアホール内に形成されたビア配線）へ電気的に接続される。
【０１０２】
第２特定領域であって、かつ、信号入出力端子１４Ｃおよび上記貫通ビアの近傍となる領域に、入力回路部４２もしくは出力回路部４７を備えた入出力回路部４９が配置される。
【０１０３】
第１特定領域に配置された信号入出力端子１４Ｃは、貫通ビア８８とビア用パッド３２２と、あるいはまた多層配線層８２の一部とを介して、入出力回路部４９へ電気的に接続される。
【０１０４】
入出力回路部４９を配置した領域を入出力回路領域３１１と呼ぶ。下側構造体１２に備わる半導体基板８１の上側の表面には、入出力回路領域３１１に隣接して信号処理回路領域３１２が形成されている。信号処理回路領域３１２は、図２を参照して説明した画像信号処理部２６が形成される領域である。
【０１０５】
図２を参照して説明した行駆動部２２や列信号処理部２５の全部もしくは一部を含む画素周辺回路部を配置した領域を、画素周辺回路領域３１３と呼ぶ。上側構造体１１に備わる半導体基板１０１の下側の表面及び下側構造体１２に備わる半導体基板８１の上側の表面のうち、画素アレイ部２４の外側となる領域には、画素周辺回路領域３１３が配置されている。
【０１０６】
信号入出力端子１４Ｃは、下側構造体１２に配置された、入出力回路領域３１１の下側の領域に配置されて良いし、あるいは、信号処理回路領域３１２の下側となる領域に配置されても良い。あるいは、信号入出力端子１４Ｃは、下側構造体１２に配置された、行駆動部２２もしくは列信号処理部２５などの画素周辺回路部の下側に配置されても良い。
【０１０７】
本開示においては、上側構造体１１の多層配線層１０２に含まれる配線と、下側構造体１２の多層配線層８２に含まれる配線とを接続する配線接続構造を上下配線接続構造と呼ぶことがあり、この構造を配置した領域を上下配線接続領域３１４と呼ぶことがある。
【０１０８】
上下配線接続構造は、上側構造体１１の上側の表面から半導体基板１０１を貫通し多層配線層１０２に至る第１貫通電極（シリコン貫通電極）１０９と、上側構造体１１の上側の表面から半導体基板１０１と多層配線層１０２を貫通し下側構造体１２の多層配線層８２に至る第２貫通電極（チップ貫通電極）１０５と、これら２つの貫通電極（Through Silicon Via, TSV）を接続するための貫通電極接続配線１０６とによって形成されている。本開示においては、このような上下配線接続構造をツインコンタクト構造と呼ぶ場合がある。
【０１０９】
画素周辺回路領域３１３の外側に、上下配線接続領域３１４が配置されている。
【０１１０】
本実施の形態では、画素周辺回路領域３１３が、上側構造体１１と下側構造体１２の両方に形成されているが、いずれか一方のみに形成することもできる。
【０１１１】
また、本実施の形態では、上下配線接続領域３１４が、画素アレイ部２４の外側であって、かつ、画素周辺回路領域３１３の外側に配置されているが、画素アレイ部２４の外側であって、かつ、画素周辺回路領域３１３の内側に配置されてもよい。
【０１１２】
さらに、本実施の形態では、上側構造体１１の多層配線層１０２と下側構造体１２の多層配線層８２とを電気的に接続する構造として、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極を用いて接続するツインコンタクト構造を採用した。
【０１１３】
上側構造体１１の多層配線層１０２と下側構造体１２の多層配線層８２とを電気的に接続する構造としては、例えば、上側構造体１１の配線層１０３と、下側構造体１２の配線層８３のそれぞれが、１本の貫通電極に共通に接続するシェアコンタクト構造としてもよい。
【０１１４】
＜他の上下配線接続構造を用いた場合の撮像装置の回路配置＞
他の上下配線接続構造を用いた場合の、撮像装置１の回路の配置と断面構造を、図７と図８を参照して説明する。
【０１１５】
図８は、図６に示す上下配線接続構造とは異なる構造を用いた場合の、図７のＢ−Ｂ’線における、撮像装置１の断面構造を示す図である。なお便宜上、図８の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
【０１１６】
図８の画素周辺回路領域３１３において、上側構造体１１の多層配線層１０２は、一部の配線を多層配線層１０２の最下面、換言すれば、上側構造体１１と下側構造体１２との接合面に配置している。また、下側構造体１２の多層配線層８２も、一部の配線を多層配線層８２の最上面、換言すれば、上側構造体１１と下側構造体１２との接合面に配置している。
【０１１７】
そして、多層配線層１０２の一部の配線と、多層配線層８２の一部の配線が、この接合面における略同一の位置に配置されて、配線どうしが電気的に接続されている。配線どうしを電気的に接続する形態としては、２つの配線を直接接触させる形態で良いし、あるいは、２つの配線間に薄膜の絶縁膜や高抵抗膜が形成され、形成された膜が一部で電気的に導通している形態であっても良い。あるいは、２つの配線間に薄膜の絶縁膜や高抵抗膜が形成され、２つの配線が容量結合によって電気信号を伝播させる形態であっても良い。
【０１１８】
本開示においては、上側構造体１１の多層配線層１０２の配線の一部の配線と下側構造体１２の多層配線層８２の配線の一部の配線を上記接合面の略同一の位置に形成し２つの配線を電気的に接続する構造の総称として、上下配線直接接続構造あるいは単に配線直接接続構造と呼ぶ場合がある。
【０１１９】
上記略同一の位置の具体的な例としては、例えば、撮像装置１を上側から下側方向へ平面視した場合に、電気的に接続する上記２つの配線の少なくとも一部が重なる位置であれば良い。接続する２つの配線の材料として、例えば、銅（Ｃｕ）を用いた場合には、この接続構造を、Cu-Cu直接接合構造あるいは単にCu-Cu接合構造と呼ぶ場合がある。
【０１２０】
上下配線直接接続構造を用いる場合には、この接続構造を画素アレイ部２４の外側に配置することができる。あるいは、この接続構造を、上側構造体１１が備える画素周辺回路領域３１３の内部と、下側構造体１２が備える画素周辺回路領域３１３の内部とに、配置することができる。
【０１２１】
より具体的には、上下配線直接接続構造を構成する配線のうち、上記接合面の上側構造体１１の側に配置する配線は、上側構造体１１の画素周辺回路領域３１３に備わる回路の下側に配置することができる。また、上下配線直接接続構造を構成する配線のうち、上記接合面の下側構造体１２の側に配置する配線は、下側構造体１２の画素周辺回路領域３１３に備わる回路の上側に配置することができる。あるいは、上側構造体１１の配線として画素アレイ部２４（画素トランジスタ領域３０１）に配置された配線を用いて、これと下側構造体１２の配線とによる上下配線直接接続構造を、画素アレイ部２４（画素トランジスタ領域３０１）の下方に配置することもできる。
【０１２２】
｛第２の回路配置構成例｝
図７は、撮像装置１の第２の回路配置構成例を示す図である。
【０１２３】
第２の回路配置構成例においては、上下配線接続構造として、上記上下配線直接接続構造を用いている。
【０１２４】
図７に示すように、第２の回路配置構成例における画素アレイ部２４の配置は、図５に示した第１の回路配置構成例と同様である。すなわち、画素アレイ部２４は上側構造体１１に配置されている。
【０１２５】
また、図７に示すように、第２の回路配置構成例における撮像装置１の行駆動部２２と列信号処理部２５の配置も、図５に示した第１の回路配置構成例と同様である。
【０１２６】
一方、第２の回路配置構成例における上下配線接続部の配置は、図５に示す第１の回路配置構成例と異なる。
【０１２７】
上側構造体１１に配置された行駆動部２２の配線と、下側構造体１２に配置された行駆動部２２の配線との接続は、上側構造体１１に配置された行駆動部２２と下側構造体１２に配置された行駆動部２２とが重なる領域において、上下配線直接接続構造を用いて形成される。
【０１２８】
上側構造体１１に配置された列信号処理部２５の配線と、下側構造体１２に配置された列信号処理部２５の配線との接続は、上側構造体１１に配置された列信号処理部２５と下側構造体１２に配置された列信号処理部２５とが重なる領域において、上下配線直接接続構造を用いて形成される。
【０１２９】
図５に示した第１の回路配置構成例においては、行駆動部２２の配線を接続する上下配線接続構造と列信号処理部２５の配線を接続する上下配線接続構造は、それぞれ、行駆動部２２の外側と列信号処理部２５の外側の配線接続部２９に配置されていた。これに対して、図７に示す第２の回路配置構成例においては、行駆動部２２の配線を接続する上下配線接続構造と列信号処理部２５の配線を接続する上下配線接続構造は、それぞれ、行駆動部２２の領域内と列信号処理部２５の領域内に形成されている。このため、第２の回路配置構成例に示す撮像装置１は、上側構造体１１及び下側構造体１２において配線接続部２９が省略されており、第１の回路配置構成例に示す撮像装置１よりも、外形サイズの小さな装置を実現し得る。
【０１３０】
＜他の撮像装置との比較例＞
｛比較例１｝
他の撮像装置の構造と比較して、撮像装置１の構造の特徴について説明する。
【０１３１】
図９は、比較例１として、特開２０１４−７２２９４号公報（以下、比較構造開示文献１という。）に開示された、撮像装置の最終形状における断面を表す図である。
【０１３２】
図９の撮像装置６００は、第１半導体層６１１を含む第１素子部６２１と第１配線部６２２とを備える第１部分６２３と、第２半導体層６３１を含む第２素子部６４１と第２配線部６４２とを備える第２部分６４３とが積層された構造を有する。第１部分６２３の裏面側には、カラーフィルタ６５１とオンチップレンズ６５２などが形成された光学部材６５３が配置されている。
【０１３３】
撮像装置６００は、制御ユニットを構成するトランジスタＴｒ３とＴｒ４の外側、および、信号処理ユニットを構成するトランジスタＴｒ５乃至Ｔｒ８を配置した領域の外側に、導電部材６６２を介して、第１配線６６１と第２配線６６３を接続する構造が形成され、この接続構造の外側に、外部端子６６４が配置されている。なお、入出力回路をどこへ配置するかの記載は無い。
【０１３４】
これに対して、本技術は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造によって、図９の撮像装置６００よりも、外形サイズを小さくすることができる。
【０１３５】
図９の撮像装置６００は、その最終形状において、オンチップレンズ６５２の上側に、オンチップレンズ６５２を保護するための保護基板を備えていない。そして、比較構造開示文献１では、図９の撮像装置６００の製造方法として、第１部分６２３と第２部分６４３とを接合し、カラーフィルタ６５１とオンチップレンズ６５２を形成し、その後、基板を反転させた後、電極部を露出させる開口と外部端子６６４の形成を行うことが記載されている。外部端子６６４を形成する際には、外部端子６６４を金属配線上へ、特定値以上の応力を加えて圧着させる必要がある。オンチップレンズ６５２上に保護基板を備えない撮像装置６００において、上記製造方法で外部端子６６４を形成すると、外部端子６６４を圧着させる際に、オンチップレンズ６５２が製造装置に押し付けられ、オンチップレンズ６５２に傷が付くおそれがある。
【０１３６】
さらに、図９の撮像装置６００では、外部端子６６４は、画素アレイ部の外側の領域に形成されており、オンチップレンズ６５２の直下には形成されていない。この場合、外部端子６６４を圧着する際にオンチップレンズ６５２へ加わる力は、外部端子６６４を圧着するために印加する力が斜め方向に分散されたものとなる。
【０１３７】
仮に、外形サイズの小さな撮像装置を実現するために、画素領域の直下、すなわちオンチップレンズ６５２の直下に外部端子６６４を形成する場合には、外部端子６６４を圧着するために印加する力の方向の延長線上にオンチップレンズ６５２があるため、オンチップレンズ６５２に加わる力はより大きくなり、オンチップレンズ６５２への傷の発生がより深刻となるおそれがある。
【０１３８】
また、比較構造開示文献１では、外部端子６６４を形成した後、カラーフィルタ６５１とオンチップレンズ６５２を形成する製法も開示されている。
【０１３９】
しかし、この製法の場合、撮像装置表面に外部端子６６４による突出部を多数備えた状態では、カラーフィルタ６５１とオンチップレンズ６５２を形成する際に、これらの製造装置へ撮像装置を、真空吸着法と言った一般的な方法では固定することが困難となるおそれがある。
【０１４０】
これに対して、図１の撮像装置１は、オンチップレンズ１６上に保護基板１８を有する。このため、オンチップレンズ１６を外部端子１４の製造装置へと押し付けることなく、外部端子１４を形成することが可能となる。撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造を可能とし、図９の撮像装置６００よりも、外形サイズを小さくすることができる。
【０１４１】
｛比較例２｝
図１０は、比較例２として、特開２０１０−５０１４９号公報（比較構造開示文献２）に開示された、撮像装置の最終形状における断面を表す図である。
【０１４２】
図１０の撮像装置７００は、フォトダイオード(不図示)、カラーフィルタ７１１、オンチップレンズ７１２等が形成される撮像領域７２２と、その周辺に形成された周辺領域７２３とに分かれている。
【０１４３】
周辺領域７２３には、駆動パルスや信号入出力のための第１パッド７２４が配置されている。第１パッド７２４には、ボンディングワイヤ７２５が接続される。そして、撮像領域７２２内に、基準電位Vssを与える第２パッド７２６が配置されている。第２パッド７２６上に、外部端子（半田ボール）７２７が設けられている。
【０１４４】
以上のように、撮像装置７００は、画素アレイの下側に外部端子７２７を備える。
【０１４５】
撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造によって、図１０の撮像装置７００よりも、外形サイズを小さくすることができる。
【０１４６】
図１０の撮像装置７００は、撮像装置１の上側構造体１１と下側構造体１２のような積層構造を備えていない、換言すれば、トランジスタ回路が形成された半導体基板を１層しか備えない固体半導体装置である。
【０１４７】
図１０に開示された撮像装置７００は、その最終形状において、支持基板７３１を貫通するビア７３２と外部端子７２７とが、撮像領域７２２内の画素アレイの下側に形成されている。
【０１４８】
しかし、図１０において形成されている外部端子７２７は、基準電位Vss（接地電位）用の端子である。基準電位Vssの端子は、基準電位Vssを撮像装置内部へと供給する際、トランジスタ回路によって構成される入力回路を必要としない。このため、図１０に開示された撮像装置７００は、基準電位Vss用の外部端子７２７を、撮像領域７２２の下側に配置出来ている。
【０１４９】
一方、撮像領域７２２には、フォトダイオードと画素トランジスタとを備えた画素が並べて配置されている。このため、トランジスタ回路が形成された半導体基板７４１を１層しか備えない構造の場合、画素が形成された半導体基板７４１において、画素領域内に入力回路を併せて形成することは難しい。このため、図１０に開示された半導体基板７４１を１層しか備えない撮像装置７００は、画素領域の下側に、入出力回路を必要としない電源端子を配置することは可能であるが、入力回路もしくは出力回路を必要とする外部端子、換言すれば信号入力用または信号出力用の外部端子を配置することは出来ない。
【０１５０】
さらに、図１０の撮像装置７００は、図９に示した撮像装置６００と同様に、オンチップレンズ７１２上に保護基板を備えない。このため、外部端子圧着時にオンチップレンズ７１２に傷が付くという問題が発生する。
【０１５１】
これに対して、撮像装置１は、トランジスタ回路を形成した半導体基板を複数層積層した構造を備える。これにより、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子１４、換言すれば信号入力用または信号出力用の信号入出力端子１４Ｃを配置することが可能となる。
【０１５２】
また、撮像装置１は、オンチップレンズ１６上に保護基板１８を有する。このため、オンチップレンズ１６を外部端子１４の製造装置へと押し付けることなく、外部端子１４を形成することが可能となる。これにより、撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造を可能とし、図１０の撮像装置７００よりも、外形サイズを小さくすることができる。
【０１５３】
｛比較例３｝
図１１は、比較例３として、特開２０１１−９６４５号公報（比較構造開示文献３）に開示された、撮像装置の最終形状における断面を表す図である。
【０１５４】
図１１の撮像装置８００は、半導体基板８１１の第１主面（上側の面）に、フォトダイオード及びトランジスタを含む撮像素子８１２が形成されている。撮像素子８１２の上側に、多層配線層８１３、カラーフィルタ８１４、オーバーコート８１５、及び、オンチップレンズ８１６が形成されている。また、撮像装置８００は、オンチップレンズ８１６の上側に、保護基板８１７を備えている。
【０１５５】
撮像素子８１２やカラーフィルタ８１４、オンチップレンズ８１６が形成された撮像画素部８２２の外側に、半導体基板８１１を貫通するシリコン貫通電極８３１、外部に接続される外部端子（はんだボール）８３２などが形成された周辺回路部８２３が配置されている。
【０１５６】
図１１の撮像装置８００は、比較例２の撮像装置７００と同様に、上側構造体と下側構造体を積層させた積層構造を備えてない、換言すれば、トランジスタ回路が形成された半導体基板を１層しか備えない固体半導体装置である。このため、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子、換言すれば信号入力用または信号出力用の外部端子を配置することは出来ない。
【０１５７】
これに対して、撮像装置１は、トランジスタ回路を形成した半導体基板を複数層積層した構造を備える。これにより、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子１４、換言すれば信号入力用または信号出力用の外部端子１４を配置することが可能となる。
【０１５８】
これにより、撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造を可能とし、図１１の撮像装置８００よりも、外形サイズを小さくすることができる。
【０１５９】
また、図１１の撮像装置８００のように、装置外周部（周辺回路部８２３）のみにシリコン貫通電極８３１が形成されている場合には、電源端子やグランド端子についても同様に、装置外周部のみに配置されることになる。
【０１６０】
この場合、IRドロップ対策や配線遅延対策のために、電源端子及びグランド端子を多数配置する必要があった。これに対して、撮像装置１は、貫通ビア８８を、上下基板接続領域３１４より内側の下側構造体１２の任意の領域に配置できるので、そのうちの一部を電源端子や接地端子用として使用することができる。即ち、電源端子や接地端子についても任意の領域に配置することができる。これにより、電源端子及び接地端子の個数を、外周部のみに配置した場合よりも少なくすることができる。これにより、撮像装置１全体としての回路面積を削減することができる。
【０１６１】
｛図１の撮像装置と比較例との差異｝
撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造によって、外形サイズを小さくすることができるものである。
【０１６２】
比較例１と比較例２に示した、保護基板を備えない、半導体積層構造の撮像装置の場合、オンチップレンズに傷が付く恐れがある。すなわち、上記（１）乃至（４）を略同一となる領域に積層した構造にして、本技術と同等の外形サイズの撮像装置を得るには、阻害要因がある。つまり、「上記（１）乃至（４）を略同一となる領域に積層して小型の撮像装置を実現する」という機能及び作用は、比較例１と比較例２に示した、保護基板を備えない、半導体積層構造の撮像装置によっては、得られない機能及び作用である。
【０１６３】
比較例３に示した、トランジスタ回路が形成された半導体基板を１層しか備えない固体半導体装置の場合、上記（１）乃至（５）を略同一となる領域に積層した構造にして、本技術と同等の外形サイズの撮像装置を得ることは出来ない。換言すれば、阻害要因がある。つまり、「上記（１）乃至（５）を略同一のとなる領域に積層して小型の撮像装置を実現する」という機能及び作用は、比較例３に示した、トランジスタ回路が形成された半導体基板を１層しか備えない撮像装置によっては、得られない機能及び作用である。
【０１６４】
このように、本技術の「上記（１）乃至（５）を略同一となる領域に積層した構造によって、この構造を備えない撮像装置よりも、外形サイズの小さな撮像装置を実現する」という機能及び作用は、比較例１と比較例２で示した「保護基板を備えない半導体積層構造の撮像装置」の構成単独では得られない機能及び作用であり、かつ、比較例３で示した「トランジスタ回路が形成された半導体基板を１層しか備えない撮像装置」の構成単独でも得られない機能及び作用である。
【０１６５】
＜撮像装置の他の回路配置構成例＞
｛第３の回路配置構成例｝
図１２は、撮像装置１の他の回路配置構成例であって、第１の回路配置構成例の変形となる第３の回路配置構成例を示す図である。
【０１６６】
図５に示した第１の回路配置構成例においては、入出力回路部４９が、それぞれ、１つの外部端子１４ごとに分かれて配置されていた。そして、それぞれの入出力回路部４９の周囲を、画像信号処理部２６が取り囲んでいた。
【０１６７】
これに対して、図１２に示す第３の回路配置構成例においては、入出力回路部４９が、複数個の外部端子１４毎にまとめて配置されている。入出力回路部４９の１つの領域の内部では、例えば、ある外部端子１４の入出力回路部４９と他の外部端子１４の入出力回路部４９とが接して配置され、これら入出力回路部４９の間には、画像信号処理部２６が配置されていない。
【０１６８】
電源電圧が異なる入出力回路部４９と画像信号処理部２６とを交互に隣接させて配置する第１の回路配置構成例よりも、電源電圧が同じ複数個の入出力回路部４９をまとめて１かたまりの入出力回路部領域として配置する第３の回路配置構成例の方が、電源電圧が異なるウエルの間を分離して配置する箇所が少なくなるため、撮像装置１の外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
【０１６９】
さらに、図１２に示す第３の回路配置構成例においては、入出力回路部４９の一部を、上側構造体１１に含まれる画素アレイ部２４の下側に配置するのではなく、上側構造体１１に含まれる画素周辺回路部の下側、例えば上側構造体１１に含まれる行駆動部２２の下側、もしくは下側構造体１２に含まれる画像信号処理部２６を配置する領域の外側に配置しても良い。これにより、撮像装置１の外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へさらに多くの回路を搭載できる可能性がある。
【０１７０】
｛第４の回路配置構成例｝
図１３は、撮像装置１の他の回路配置構成例であって、第１及び第３の回路配置構成例の変形となる第４の回路配置構成例を示す図である。
【０１７１】
図１４は、図１３のＣ−Ｃ’線における撮像装置１に係る断面構造を示す図である。なお便宜上、図１４の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
【０１７２】
図１３と図１４に示す第４の回路配置構成例においては、入出力回路部４９、換言すれば、入力回路部４２と出力回路部４７の全てを、下側構造体１２に含まれる画像信号処理部２６を配置した領域の外周部に配置している。この入出力回路部４９を配置する領域は、上側構造体１１に含まれる行駆動部２２と列信号処理部２５（画素周辺回路領域３１３）の下側であっても良いし、上側構造体１１に含まれる画素アレイ部２４の外周部下側でも良い。
【０１７３】
なお、入出力回路部４９を配置する領域は、例えば、列信号処理部２５の行方向全体に渡って切れ目なく配置される必要は無く、列信号処理部２５と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。
【０１７４】
また、入出力回路部４９を配置する領域は、行駆動部２２の列方向全体に渡って切れ目なく配置される必要は無く、行駆動部２２と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。
【０１７５】
第４の回路配置構成例により、電源電圧が異なるウエルの間を分離して配置する箇所が、第３の回路配置構成例よりも少なくなるため、撮像装置１の外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
【０１７６】
｛第５の回路配置構成例｝
図１５は、撮像装置１の他の回路配置構成例であって、第１、第３、及び第４の回路配置構成例の変形となる第５の回路配置構成例を示す図である。
【０１７７】
図１３に示した第４の回路配置構成例においては、入出力回路部４９が、列信号処理部２５と画像信号処理部２６との間、および、行駆動部２２と画像信号処理部２６との間に、配置されない領域があった。
【０１７８】
これに対して、図１５に示す第５の回路配置構成例においては、入出力回路部４９が、列信号処理部２５の行方向全体に渡って、また、行駆動部２２の列方向全体に渡って、列状に配置されている。これにより、入出力回路部４９の面積を大きくできる可能性がある。
【０１７９】
また、第５の回路配置構成例においては、第１及び第３の回路配置構成例の撮像装置１と外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
【０１８０】
｛第６の回路配置構成例｝
図１６は、撮像装置１の他の回路配置構成例であって、第１及び第３の回路配置構成例の変形となる第６の回路配置構成例を示す図である。
【０１８１】
第１及び第３の回路配置構成例においては、入出力回路部４９は、下側構造体１２において、上側構造体１１の画素アレイ部２４の下側となる領域に配置され、その周囲には、画像信号処理部２６が配置されていた。
【０１８２】
図１６の第６の回路配置構成例においては、下側構造体１２の画像信号処理部２６は、破線により分割された複数個（図１６では３個）の回路ブロックを含む構成となって配置されている。そして、第６の回路配置構成例においては、入出力回路部４９は、画像信号処理部２６が備える回路ブロックのブロック境界か、または、行駆動部２２との境界となる部分に配置されている。
【０１８３】
画像信号処理部２６を複数個の回路ブロックに分けて配置する場合、ブロック境界部分に、各回路ブロックが備える回路への電源供給線や接地線を配置する場合がある。このため、ブロック境界部分おける回路と回路との間の距離は、回路ブロック内部における回路と回路との間の距離よりも大きくなるように配置されている場合がある。
【０１８４】
このように、回路密度が比較的低くなっている回路ブロックの境界部分に入出力回路部４９を配置することによって、回路ブロック内部に入出力回路部４９を配置する場合よりも、回路のレイアウト設計が容易かつ回路の集積度をあまり下げることなく入出力回路部４９を配置することが出来る可能性がある。これにより、撮像装置１の外形サイズが同じであっても、第６の回路配置構成例を用いることによって、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
【０１８５】
｛第７の回路配置構成例｝
図１７は、撮像装置１の他の回路配置構成例であって、第５の回路配置構成例の変形となる第７の回路配置構成例を示す図である。
【０１８６】
図１７の第７の回路配置構成例においては、上側構造体１１に配置されている行駆動部２２の面積よりも、下側構造体１２に配置されている行駆動部２２の面積が大きく形成されている。また、上側構造体１１に配置されている行駆動部２２よりも、下側構造体１２に配置されている行駆動部２２の方が、装置の内側方向へ延在させて配置されている。
【０１８７】
同様にして、上側構造体１１に配置されている列信号処理部２５の面積よりも、下側構造体１２に配置されている列信号処理部２５の面積が大きく形成されている。また、上側構造体１１に配置されている列信号処理部２５よりも、下側構造体１２に配置されている列信号処理部２５の方が、装置の内側方向へ延在させて配置されている。
【０１８８】
これにより、第７の回路配置構成例は、図１５に示した第５の回路配置構成例と比較して、撮像装置１の画素アレイ部２４のサイズが同じであっても、撮像装置１の外形サイズを小さく出来る可能性がある。
【０１８９】
なお、第７の回路配置構成例に示した行駆動部２２と列信号処理部２５の配置例は、本技術の他の構成例へも適応出来る。
【０１９０】
｛第８の回路配置構成例｝
図１８は、撮像装置１の他の回路配置構成例であって、第７の回路配置構成例の変形となる第８の回路配置構成例を示す図である。
【０１９１】
図１７に示した第７の回路配置構成例においては、下側構造体１２に配置される行駆動部２２よりも面積が小さいながらも、上側構造体１１にも行駆動部２２が配置されていた。同様にして、下側構造体１２に配置される列信号処理部２５よりも面積が小さいながらも、上側構造体１１にも列信号処理部２５が配置されていた。
【０１９２】
これに対して、図１８の第８の回路配置構成例においては、行駆動部２２と列信号処理部２５が、下側構造体１２のみに配置されている。行駆動部２２から画素アレイ部２４へと出力される信号は、図８に示した画素周辺回路領域３１３の上下配線接続構造を有する配線接続部２９を介して、下側構造体１２に配置された行駆動部２２から、上側構造体１１に配置された画素アレイ部２４へと伝達される。
【０１９３】
同様に、画素アレイ部２４から列信号処理部２５へと入力される信号は、図８に示した画素周辺回路領域３１３の上下配線接続構造を有する配線接続部２９を介して、上側構造体１１に配置された画素アレイ部２４から、下側構造体１２に配置された列信号処理部２５へと伝達される。これにより、図１７に示した第７の回路配置構成例と比較して、第８の回路配置構成例は、撮像装置１の画素アレイ部２４のサイズが同じであっても、撮像装置１の外形サイズを小さく出来る可能性がある。
【０１９４】
なお、第８の回路配置構成例に示した行駆動部２２と列信号処理部２５の配置例は、本技術の他の構成例へも適応出来る。
【０１９５】
｛第９の回路配置構成例｝
図１９は、撮像装置１の他の回路配置構成例であって、第５の回路配置構成例の変形となる第９の回路配置構成例を示す図である。
【０１９６】
図１９に示す第９の回路配置構成例においては、行駆動部２２と列信号処理部２５が、全て上側構造体１１に配置されている。そして、下側構造体１２において、上側構造体１１に配置された行駆動部２２と列信号処理部２５の下側に位置する領域には、図１５に示した第５の回路配置構成例と比較して、画像信号処理部２６が、外周方向に延在して配置されている。
【０１９７】
また、上側構造体１１に配置された行駆動部２２と列信号処理部２５の下側に位置する領域に、入出力回路部４９を配置しても良い。これにより、図１５に示した第５の回路配置構成例と比較して、第９の回路配置構成例は、撮像装置１の画素アレイ部２４のサイズが同じであっても、画像信号処理部２６の面積を大きくし、画像信号処理部２６へより多くの回路を搭載できる可能性がある。
【０１９８】
なお、第９の回路配置構成例に示した行駆動部２２と列信号処理部２５の配置例は、本技術の他の構成例へも適応出来る。
【０１９９】
｛第１０の回路配置構成例｝
図２０は、撮像装置１の他の回路配置構成例であって、第２の回路配置構成例の変形となる第１０の回路配置構成例を示す図である。
【０２００】
図２１は、図２０のＤ−Ｄ’線における撮像装置１に係る断面構造を示す図である。なお便宜上、図２１の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
【０２０１】
図２０と図２１に示す第１０の回路配置構成例においては、図７と図８に示す第２の回路配置構成例と同様にして、上下配線直接接続構造を、上側構造体１１が備える画素周辺回路領域３１３の内部と、下側構造体１２が備える画素周辺回路領域３１３の内部とに、配置することができる。
【０２０２】
また、図２０と図２１に示す第１０の回路配置構成例においては、入出力回路部４９、換言すれば、入力回路部４２と出力回路部４７の全てが、下側構造体１２の画像信号処理部２６が配置された領域の外側に配置されている。この入出力回路部４９が配置される領域は、上側構造体１１に含まれる行駆動部２２と列信号処理部２５の下側であっても良いし、上側構造体１１に含まれる画素アレイ部２４の下側でも良い。
【０２０３】
なお、入出力回路部４９が配置される領域は、例えば、列信号処理部２５の行方向全体に渡って切れ目なく配置される必要は無く、列信号処理部２５と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。
【０２０４】
また、入出力回路部４９が配置される領域は、行駆動部２２の列方向全体に渡って切れ目なく配置される必要は無く、行駆動部２２と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。第１０の回路配置構成例により、図７に示した第２の回路配置構成例の撮像装置１と外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
【０２０５】
なお、第１０の回路配置構成例に示した回路の配置例は、本技術の他の構成例へも適応出来る。
【０２０６】
｛第１１の回路配置構成例｝
図２２は、撮像装置１の他の回路配置構成例であって、第１０の回路配置構成例の変形となる第１１の回路配置構成例を示す図である。
【０２０７】
図２０に示した第１０の回路配置構成例においては、上側構造体１１と下側構造体１２の双方に、行駆動部２２の一部と列信号処理部２５の一部とが配置されていた。そして、下側構造体１２において、上側構造体１１に配置された行駆動部２２の下側となる領域であって、かつ、下側構造体１２に配置された行駆動部２２よりも装置内側となる領域に、入出力回路部４９が配置されていた。
【０２０８】
同様に、下側構造体１２において、上側構造体１１に配置された列信号処理部２５の下側となる領域であって、かつ、下側構造体１２に配置された列信号処理部２５よりも装置内側となる領域に、入出力回路部４９が配置されていた。
【０２０９】
図２２に示す第１１の回路配置構成例においては、上側構造体１１と下側構造体１２の双方に、行駆動部２２の一部と列信号処理部２５の一部とが配置されている。そして、下側構造体１２において、上側構造体１１に配置された行駆動部２２の下側となる領域であって、かつ、下側構造体１２に配置された行駆動部２２よりも装置外側となる領域に、入出力回路部４９が配置されている。同様にして、下側構造体１２において、上側構造体１１に配置された列信号処理部２５の下側となる領域であって、かつ、下側構造体１２に配置された列信号処理部２５よりも装置外側となる領域に、入出力回路部４９が配置されている。
【０２１０】
これにより、図２０に示した第１０の回路配置構成例と比較して、例えば、下側構造体１２において、下側構造体１２に配置される画像信号処理部２６と行駆動部２２との間の信号線、および、画像信号処理部２６と列信号処理部２５との間の信号線の配置が容易になる、あるいは、これらの信号線を高密度に配置できる可能性がある。
【０２１１】
なお、第１１の回路配置構成例に示した回路の配置例は、本技術の他の構成例へも適応出来る。
【０２１２】
＜撮像装置の詳細構造＞
次に、図２３を参照して、撮像装置１の詳細構造について説明する。図２３は、ツインコンタクト構造を備えた撮像装置１の外周付近を拡大して示した断面図である。
【０２１３】
下側構造体１２には、例えばシリコン（Si）で構成された半導体基板８１の上側（上側構造体１１側）に、多層配線層８２が形成されている。この多層配線層８２により、図６に示した入出力回路領域３１１、信号処理回路領域３１２（図２３では不図示）、画素周辺回路領域３１３などが形成されている。
【０２１４】
多層配線層８２は、上側構造体１１に最も近い最上層の配線層８３ａ、中間の配線層８３ｂ、及び、半導体基板８１に最も近い最下層の配線層８３ｃなどからなる複数の配線層８３と、各配線層８３の間に形成された層間絶縁膜８４とで構成される。
【０２１５】
複数の配線層８３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などを用いて形成され、層間絶縁膜８４は、例えば、シリコン酸化膜、シリコン窒化膜などで形成される。複数の配線層８３及び層間絶縁膜８４のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。
【０２１６】
半導体基板８１の所定の位置には、半導体基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導体８７が埋め込まれることにより、貫通ビア（TSV：Through Silicon Via）８８が形成されている。
【０２１７】
絶縁膜８６は、例えば、SiO2膜やSiN膜などで形成することができる。貫通ビア８８は、本実施の形態では、外部端子１４側よりも配線層８３側の平面積が小さい逆テーパ形状となっているが、反対に、外部端子１４側の平面積が小さい順テーパ形状でもよいし、外部端子１４側と配線層８３側の面積が略同一の非テーパ形状でも良い。
【０２１８】
貫通ビア８８の接続導体８７は、半導体基板８１の下面側に形成された再配線９０と接続されており、再配線９０は、外部端子１４と接続されている。接続導体８７及び再配線９０は、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ポリシリコンなどで形成することができる。
【０２１９】
また、半導体基板８１の下面側には、外部端子１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。
【０２２０】
一方、上側構造体１１には、例えばシリコン（Si）で構成された半導体基板１０１の下側（下側構造体１２側）に、多層配線層１０２が形成されている。この多層配線層１０２により、図３に示した画素３１の回路が形成されている。
【０２２１】
多層配線層１０２は、半導体基板１０１に最も近い最上層の配線層１０３ａ、中間の配線層１０３ｂ、及び、下側構造体１２に最も近い最下層の配線層１０３ｃなどからなる複数の配線層１０３と、各配線層１０３の間に形成された層間絶縁膜１０４とで構成される。
【０２２２】
複数の配線層１０３及び層間絶縁膜１０４として使用される材料は、上述した配線層８３及び層間絶縁膜８４の材料と同種のものを採用することができる。また、複数の配線層１０３や層間絶縁膜１０４が、１または２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層８３及び層間絶縁膜８４と同様である。
【０２２３】
なお、図２３の例では、上側構造体１１の多層配線層１０２は５層の配線層１０３で構成され、下側構造体１２の多層配線層８２は４層の配線層８３で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
【０２２４】
半導体基板１０１内には、PN接合により形成されたフォトダイオード５１が、画素３１ごとに形成されている。
【０２２５】
また、詳細な図示は省略されているが、多層配線層１０２と半導体基板１０１には、転送トランジスタ５２、増幅トランジスタ５５などの複数の画素トランジスタや、FD５３なども形成されている。
【０２２６】
カラーフィルタ１５とオンチップレンズ１６が形成されていない半導体基板１０１の所定の位置には、上側構造体１１の所定の配線層１０３と接続されているシリコン貫通電極１０９と、下側構造体１２の所定の配線層８３と接続されているチップ貫通電極１０５が、形成されている。
【０２２７】
チップ貫通電極１０５とシリコン貫通電極１０９は、半導体基板１０１上面に形成された接続用配線１０６で接続されている。また、シリコン貫通電極１０９及びチップ貫通電極１０５のそれぞれと半導体基板１０１との間には、絶縁膜１０７が形成されている。
【０２２８】
半導体基板１０１のフォトダイオード５１とカラーフィルタ１５の間は平坦化膜１０８が形成されており、オンチップレンズ１６とガラスシール樹脂１７の間も、平坦化膜１１０が形成されている。
【０２２９】
以上のように、図１に示される撮像装置１の積層構造体１３は、下側構造体１２の多層配線層８２側と、上側構造体１１の多層配線層１０２側とを貼り合わせた積層構造となっている。図２３では、下側構造体１２の多層配線層８２と、上側構造体１１の多層配線層１０２との貼り合わせ面が、一点鎖線で示されている。
【０２３０】
また、撮像装置１の積層構造体１３では、上側構造体１１の配線層１０３と下側構造体１２の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極により接続され、下側構造体１２の配線層８３と外部端子（裏面電極）１４が、貫通ビア８８と再配線９０により接続されている。これにより、上側構造体１１の画素３１で生成された画素信号が、下側構造体１２に伝送され、下側構造体１２で信号処理が施されて、外部端子１４から、装置の外部へ出力される。
【０２３１】
＜製造方法＞
｛ツインコンタクト構造の場合の製造方法｝
次に、図２４乃至図３８を参照して、ツインコンタクト構造を備えた撮像装置１の製造方法について説明する。
【０２３２】
初めに、ウエハ状態の下側構造体１２と上側構造体１１とが別々に製造される。
【０２３３】
下側構造体１２としては、シリコン基板（シリコンウエハ）８１の各チップ部となる領域に、入出力回路部４９や、行駆動部２２または列信号処理部２５の一部となる多層配線層８２が形成される。この時点での半導体基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。
【０２３４】
一方、上側構造体１１としては、シリコン基板（シリコンウエハ）１０１の各チップ部となる領域に各画素３１のフォトダイオード５１や画素トランジスタのソース／ドレイン領域が形成される。また、半導体基板１０１の一方の面に、行駆動信号線３２、垂直信号線３３などを構成する多層配線層１０２が形成される。この時点での半導体基板１０１も、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。
【０２３５】
そして、図２４に示されるように、製造されたウエハ状態の、下側構造体１２の多層配線層８２側と上側構造体１１の多層配線層１０２側とが向き合うように貼り合わされた後、図２５に示されるように、上側構造体１１の半導体基板１０１が、薄肉化される。
【０２３６】
貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、上側構造体１１と下側構造体１２の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜（ブロック膜）、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。
【０２３７】
上側構造体１１の半導体基板１０１が薄肉化された後、図２６に示されるように、上下配線接続領域３１４となる領域に、ダマシン法などを用いて、シリコン貫通電極１０９及びチップ貫通電極１０５、それらを接続する接続用配線１０６が、形成される。
【０２３８】
次に、図２７に示されるように、各画素３１のフォトダイオード５１の上方に、平坦化膜１０８を介して、カラーフィルタ１５及びオンチップレンズ１６が形成される。
【０２３９】
そして、図２８に示されるように、上側構造体１１と下側構造体１２とが貼り合わされた積層構造体１３のオンチップレンズ１６が形成されている面全体に、平坦化膜１１０を介してガラスシール樹脂１７が塗布され、図２９に示されるように、キャビティレス構造で、ガラス保護基板１８が接続される。
【０２４０】
次に、図３０に示されるように、積層構造体１３全体が反転された後、下側構造体１２の半導体基板８１が、デバイス特性に影響がない程度の厚み、例えば、３０乃至１００μｍ程度に薄肉化される。
【０２４１】
次に、図３１に示されるように、薄肉化された半導体基板８１上の、貫通ビア８８（不図示）を配置する位置が開口されるように、フォトレジスト２２１がパターニングされた後、ドライエッチングにより、半導体基板８１と、その下の層間絶縁膜８４の一部が除去され、開口部２２２が形成される。
【０２４２】
次に、図３２に示されるように、開口部２２２を含む半導体基板８１上面全体に、絶縁膜（アイソレーション膜）８６が、例えば、プラズマCVD法で成膜される。上述したように、絶縁膜８６は、例えば、SiO2膜やSiN膜などとすることができる。
【０２４３】
次に、図３３に示されるように、開口部２２２の底面の絶縁膜８６が、エッチバック法を用いて除去され、半導体基板８１に最も近い配線層８３ｃが露出される。
【０２４４】
次に、図３４に示されるように、スパッタ法を用いて、バリアメタル膜（不図示）と、Ｃｕシード層２３１が形成される。バリアメタル膜は、図３５に示す接続導体８７（Ｃｕ）の拡散を防止するための膜であり、Ｃｕシード層２３１は、電解めっき法により接続導体８７を埋め込む際の電極となる。
【０２４５】
バリアメタル膜の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜としてチタンが用いられる。
【０２４６】
次に、図３５に示されるように、Ｃｕシード層２３１上の所要の領域にレジストパターン２４１を形成した後、電解めっき法により、接続導体８７としての銅（Ｃｕ）がめっきされる。これにより、貫通ビア８８が形成されるとともに、半導体基板８１上側に再配線９０も形成される。
【０２４７】
次に、図３６に示されるように、レジストパターン２４１が除去された後、ウェットエッチングにより、レジストパターン２４１下のバリアメタル膜（不図示）とＣｕシード層２３１が除去される。
【０２４８】
次に、図３７に示されるように、ソルダマスク９１を形成して、再配線９０を保護した後、外部端子１４を搭載する領域のみソルダマスク９１を除去することで、ソルダマスク開口部２４２が形成される。
【０２４９】
そして、図３８に示されるように、ソルダマスク開口部２４２に、はんだボールマウント法などにより、外部端子１４が形成される。
【０２５０】
以上のように、本開示の製造方法によれば、まず、光電変換を行うフォトダイオード５１や画素トランジスタ回路などが形成された上側構造体１１（第１の半導体基板）と、画素３１から出力された画素信号を撮像装置１の外部へ出力するための入出力回路部４９が画素アレイ部２４の下方となるように形成された下側構造体１２（第２の半導体基板）とが、配線層どうしが向き合うようにして貼り合わされる。
【０２５１】
そして、下側構造体１２を貫通する貫通ビア８８が形成され、入出力回路部４９と貫通ビア８８を介して撮像装置１の外部と電気的に接続する外部端子１４が形成される。これにより、図５に示した撮像装置１を製造することができる。
【０２５２】
本開示の製造方法によれば、ガラス保護基板１８を支持基板として、貫通ビア８８を形成するので、貫通ビア８８は、外部端子１４側から配線層８３（回路）側へと掘り込んだ形状となる。
【０２５３】
｛Cu-Cu直接接合構造の場合の製造方法｝
次に、図３９乃至図４３を参照して、下側構造体１２と上側構造体１１がCu-Cu直接接合構造により接続される場合の撮像装置１の製造方法について説明する。
【０２５４】
初めに、上下配線接続構造としてツインコンタクト構造を採用した場合における製造方法と同様に、ウエハ状態の下側構造体１２と上側構造体１１とが別々に製造される。
【０２５５】
ただし、ツインコンタクト構造と異なる点として、図３９に示されるように、画素アレイ部２４のさらに外側となる上下配線接続領域３１４のうち、上側構造体１１において、下側構造体１２に最も近い最下層の配線層１０３ｃよりさらに下側構造体１２側に、下側構造体１２の配線層８３ｘと直接接続するための配線層１０３ｘが形成されている。
【０２５６】
同様に、上下配線接続領域３１４のうち、下側構造体１２においても、上側構造体１１に最も近い最上層の配線層８３ａよりさらに上側構造体１１側に、上側構造体１１の配線層１０３ｘと直接接続するための配線層８３ｘが形成されている。
【０２５７】
そして、図４０に示されるように、下側構造体１２の多層配線層８２側と、上側構造体１１の多層配線層１０２側とが向き合うように貼り合わされた後、上側構造体１１の半導体基板１０１が、薄肉化される。この貼り合わせにより、下側構造体１２の配線層８３ｘと、上側構造体１１の配線層１０３ｘが、金属結合（Cu-Cu接合）により接続される。
【０２５８】
次に、図４１に示されるように、各画素３１のフォトダイオード５１の上方に、平坦化膜１０８を介して、カラーフィルタ１５及びオンチップレンズ１６が形成される。
【０２５９】
そして、図４２に示されるように、貼り合わされた下側構造体１２と上側構造体１１のオンチップレンズ１６が形成されている面全体に、平坦化膜１１０を介してガラスシール樹脂１７が塗布され、キャビティレス構造で、ガラス保護基板１８が接続される。
【０２６０】
なお、この例では、下側構造体１２において、入出力回路部４９や行駆動部２２または列信号処理部２５の一部となる配線層８３ａ乃至８３ｃとは別に、上側構造体１１の配線層１０３と直接接続するための配線層８３ｘを形成し、上側構造体１１において、画素トランジスタの駆動配線等となる配線層１０３ａ乃至１０３ｃとは別に、下側構造体１２の配線層８３と直接接続するための配線層１０３ｘを形成したが、勿論、下側構造体１２の最上層の配線層８３ａと、上側構造体１１の最下層の配線層１０３ｃを、金属結合（Cu-Cu接合）により接続してもよい。
【０２６１】
図４２に示した以降の工程は、上下配線接続構造としてツインコンタクト構造を採用した場合の、図３０乃至図３８を参照して説明した工程と同様である。最終状態として、図４３に示す状態となる。
【０２６２】
＜さらなる変形例＞
｛さらなる変形例その１｝
次に、図４４を参照して、撮像装置１のさらなる変形例について説明する。
【０２６３】
図４４Aは、さらなる変形例その１に係る撮像装置１の外周付近の断面図であり、図４４Bは、さらなる変形例その１に係る撮像装置１の外部端子１４側の平面図である。
【０２６４】
さらなる変形例その１では、図４４Aに示されるように、外部端子１４が、平面位置で貫通ビア８８の位置と重なるように、貫通ビア８８の直上に形成されている。これにより、図４４Bに示されるように、撮像装置１の裏面側に再配線９０を形成する面積が不要となるので、入出力部２１を形成する面積不足を解消することができる。
【０２６５】
｛さらなる変形例その２｝
次に、図４５を参照して、撮像装置１のさらなる変形例について説明する。
【０２６６】
図４５は、さらなる変形例その２に係る撮像装置１の断面図である。
【０２６７】
さらなる変形例その２では、例えば一般的な針立て式の半導体装置測定機を用いて、撮像装置１を固片化する前の状態、換言すれば複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することを目的として、撮像装置１は、測定用の針を立てるための導電性パッド４１１を備えている。
【０２６８】
針立て測定用の導電性パッド４１１は、図４５に示すように、画素アレイ部２４の外側の領域、例えば、行駆動部２２や列信号処理部２５などが形成された画素周辺回路領域３１３の上側に形成されている。導電性パッド４１１は、シリコン貫通電極４１２により、上側構造体１１の所定の配線層１０３に接続されている。
【０２６９】
撮像装置１の表面に保護基板１８が配置される前に、針立て測定用の導電性パッド４１１が形成されていることが望ましい。これにより、保護基板１８を固定する前に、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することが可能となる。
【０２７０】
針立て測定用の導電性パッド４１１は、上側構造体１１が備える多層配線層１０２の一部で形成されて良い。
【０２７１】
また、針立て測定用の導電性パッド４１１は、撮像装置１が備える、基準レベル信号、換言すれば黒レベル信号を取得するための、一般的にはオプティカルブラック画素領域あるいは単にオプティカルブラック領域（不図示）と呼ばれる領域の上側に形成されても良い。
【０２７２】
針立て測定用の導電性パッド４１１を、撮像装置１の保護基板１８を固定する前に撮像装置１に形成することで、保護基板１８を形成する前の、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を、針立て式の半導体装置の測定装置を用いて測定することが可能になる。
【０２７３】
｛さらなる変形例その３｝
次に、図４６を参照して、撮像装置１のさらなる変形例について説明する。
【０２７４】
図４６は、さらなる変形例その３に係る撮像装置１の断面図である。
【０２７５】
さらなる変形例その３に係る撮像装置１もまた、例えば一般的な針立て式の半導体装置測定機を用いて、撮像装置１を固片化する前の状態、換言すれば複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することを目的として、測定用の針を立てるための導電性パッド４２１を備えている。
【０２７６】
針立て測定用の導電性パッド４２１は、図４６に示すように、各撮像装置１の間のスクライブライン（ダイシングライン）上に形成されている。
【０２７７】
撮像装置１の表面に保護基板１８が配置される前に、針立て測定用の導電性パッド４２１が形成されていることが望ましい。これにより、保護基板１８を固定する前に、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することが可能となる。
【０２７８】
針立て測定用の導電性パッド４２１は、上側構造体１１が備える多層配線層１０２の一部で形成されて良いし、下側構造体１２が備える多層配線層８２の一部で形成されても良いし、あるいは、上下配線接続構造で用いる導電層の一部と同じ層で形成されても良い。そして、針立て測定用の導電性パッド４２１は、上側構造体１１が備える多層配線層１０２の一部を介して撮像装置１の内部と接続されて良いし、あるいは、下側構造体１２が備える多層配線層８２の一部を介して撮像装置１の内部と接続されても良い。
【０２７９】
針立て測定用の導電性パッド４２１を、撮像装置１の保護基板１８を固定する前に撮像装置１に形成することで、保護基板１８を形成する前の、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を、針立て式の半導体装置の測定装置を用いて測定することが可能になる。
【０２８０】
｛さらなる変形例その４｝
次に、図４７を参照して、撮像装置１のさらなる変形例について説明する。
【０２８１】
図４７は、さらなる変形例その４に係る撮像装置１の断面図である。
【０２８２】
さらなる変形例その４に係る撮像装置１もまた、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することを目的として、測定用の針を立てるための導電性パッド４２２を備えている。
【０２８３】
針立て測定用の導電性パッド４２２は、図４７に示すように、複数個の撮像装置１がウエハ上に形成された状態で、下側構造体１２の下側に形成されている。針立て測定用の導電性パッド４２２は、例えば、下側構造体１２が備える再配線９０で形成されて良い。
【０２８４】
複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の表面に保護基板１８が配置された後に、上記ウエハを上下反転させ、保護基板１８を下側、針立て測定用の導電性パッド４２２を上側に配置させて、撮像装置１の動作を測定することが可能となる。この場合、撮像装置１の下側から光を入射させる装置を用いて、撮像装置１の動作を測定しても良い。
【０２８５】
＜３層の積層構造体の例＞
上述した各実施の形態は、撮像装置１の積層構造体１３が、下側構造体１２と上側構造体１１の２層で構成されていたが、３層以上の構造体で構成することもできる。
【０２８６】
図４８及び図４９を参照して、下側構造体１２と上側構造体１１の間に、第３構造体５１１を設けることにより、積層構造体１３が３層で構成される例について説明する。
【０２８７】
図４８においては、画素アレイ部２４が、画素共有構造を有する場合の構成が示されている。
【０２８８】
画素共有構造は、フォトダイオード（PD）５１と転送トランジスタ５２については画素３１ごとに有するが、FD５３、増幅トランジスタ５５、リセットトランジスタ５４、及び選択トランジスタ５６ついては複数画素で共有する構造である。
【０２８９】
図４８では、共有ユニット５２０として、行方向に２個ずつ、列方向に２個ずつ（２ｘ２）の４画素で、FD５３、増幅トランジスタ５５、リセットトランジスタ５４、及び選択トランジスタ５６を共有する構造が示されている。
【０２９０】
４個の転送トランジスタ５２のゲート電極には、それぞれ行方向に延在する転送トランジスタ駆動信号線５２１が１本ずつ接続されている。４個の転送トランジスタ５２のゲート電極のそれぞれに接続され、行方向に延在する４本の転送トランジスタ駆動信号線５２１は、４本が平行になって、列方向に並べて配置されている。
【０２９１】
FD５３は、不図示の配線を介して、増幅トランジスタ５５のゲート電極およびリセットトランジスタ５４の拡散層へ接続されている。リセットトランジスタ５４のゲート電極には、行方向に延在するリセットトランジスタ駆動信号線５２２が１本接続されている。
【０２９２】
選択トランジスタ５６のゲート電極には、行方向に延在する選択トランジスタ駆動信号線５２３が１本接続されている。選択トランジスタ５６は省略される場合もある。
【０２９３】
図２に示した撮像装置１のシステム構成例においては、列方向に延在する垂直信号線３３に、複数個の画素３１が、画素毎に接続されていた。そして、複数本の垂直信号線３３のそれぞれが、その先に配置された列信号処理部２５へと接続され、列信号処理部２５において、ノイズ処理やAD変換処理が行われていた。
【０２９４】
これに対して、図４８に示す３層の積層構造体１３による撮像装置１は、下側構造体１２と上側構造体１１の間の第３構造体５１１に、エリア信号処理部５３１を備える。
【０２９５】
エリア信号処理部５３１は、ノイズ処理部やADCを有する読み出し信号処理部５３２と、AD変換後のデジタルデータを保持するデータ保持部５３３を備える。
【０２９６】
例えば、共有ユニット５２０の画素３１それぞれが、AD変換後に１６ビットで表されるデータを出力する場合には、データ保持部５３３は、これらのデータを保持するために、６４ビット分のラッチやシフトレジスタなどのデータ保持手段を備える。
【０２９７】
エリア信号処理部５３１は、さらに、データ保持部５３３に保持されたデータを、エリア信号処理部５３１の外部へ出力するための出力信号配線５３７を備える。この出力信号配線５３７は、例えば、データ保持部５３３に保持された６４ビットのデータを並列して出力する６４ビットの信号線であっても良いし、データ保持部５３３に保持された４画素分のデータを、１画素分ずつ出力するための１６ビットの信号線であっても良いし、あるいは１画素分のデータの半分となる８ビットの信号線や、２画素分のデータとなる３２ビットの信号線であっても良い。あるいは、データ保持部５３３に保持されたデータを１ビットずつ読み出す１ビットの信号線であっても良い。
【０２９８】
図４８に示す撮像装置１は、上側構造体１１の１個の共有ユニット５２０が、第３構造体５１１の１個のエリア信号処理部５３１に接続されている。換言すれば、共有ユニット５２０とエリア信号処理部５３１が１対１に対応している。このため、図４８に示すように、第３構造体５１１は、エリア信号処理部５３１が、行方向および列方向にそれぞれ複数個配列されたエリア信号処理部アレイ５３４を備える。
【０２９９】
また、第３構造体５１１は、行方向および列方向にそれぞれ複数個配列された各エリア信号処理部５３１が備えるデータ保持部５３３のデータを読み出す行アドレス制御部５３５を備える。行アドレス制御部５３５は、一般的な半導体メモリ装置と同じように、行方向の読出し位置を定める。
【０３００】
エリア信号処理部アレイ５３４の行方向に並ぶエリア信号処理部５３１は、行アドレス制御部５３５から行方向に延びる制御信号線に接続され、行アドレス制御部５３５の制御によって、エリア信号処理部５３１の動作が制御される。
【０３０１】
エリア信号処理部アレイ５３４の列方向に並ぶエリア信号処理部５３１は、列方向に延びる列読出し信号線５３７に接続され、列読出し信号線５３７は、エリア信号処理部アレイ５３４の先に配置された列読出し部５３６へと接続されている。
【０３０２】
エリア信号処理部アレイ５３４の各エリア信号処理部５３１のデータ保持部５３３に保持されたデータは、行方向に並んだ全てのエリア信号処理部５３１のデータ保持部５３３のデータが、同時に、列読出し部５３６へと読み出されても良いし、列読出し部５３６から指定された、特定のエリア信号処理部５３１のデータのみが読み出されても良い。
【０３０３】
列読出し部５３６には、エリア信号処理部５３１から読み出したデータを、第３構造体５１１の外部へと出力するための配線が接続されている。
【０３０４】
下側構造体１２は、第３構造体５１１の列読出し部５３６からの配線が接続され、この列読出し部５３６から出力されたデータを受け取るための読出し部５４１を備える。
【０３０５】
また、下側構造体１２は、第３構造体５１１から受け取ったデータを画像信号処理するための画像信号処理部２６を備える。
【０３０６】
さらに、下側構造体１２は、第３構造体５１１から受け取ったデータを画像信号処理部２６を経由して出力するあるいは経由せずに出力するための入出力部２１を備える。この入出力部２１は、出力回路部４７だけでなく、例えば、画素アレイ部２４で使用するタイミング信号や、画像信号処理部２６で使用する特性データを、撮像装置１の外部から装置内へ入力するための入力回路部４２を備えていても良い。
【０３０７】
図４９Bに示されるように、上側構造体１１に形成された各共有ユニット５２０は、その共有ユニット５２０の直下に配置された第３構造体５１１のエリア信号処理部５３１と接続されている。この上側構造体１１と第３構造体５１１との間の配線接続は、例えば、図８に示したCu-Cu直接接合構造によって接続することができる。
【０３０８】
また、図４９Bに示されるように、第３構造体５１１に形成されたエリア信号処理部アレイ５３４の外側の列読出し部５３６は、その列読出し部５３６の直下に配置された下側構造体１２の読出し部５４１と接続されている。この第３構造体５１１と下側構造体１２との間の配線接続は、例えば、図８に示したCu-Cu直接接合構造、あるいは、図６に示したツインコンタクト構造によって接続することができる。
【０３０９】
従って、図４９Aに示されるように、上側構造体１１に形成された各共有ユニット５２０の画素信号が、第３構造体５１１の対応するエリア信号処理部５３１に出力される。エリア信号処理部５３１のデータ保持部５３３で保持されているデータが、列読出し部５３６から出力され、下側構造体１２の読出し部５４１に供給される。そして、画像信号処理部２６において、データに対して、各種の信号処理（例えば、トーンカーブ補正処理）が施され、入出力部２１から、装置外部へ出力される。
【０３１０】
なお、３層の積層構造体１３による撮像装置１において、下側構造体１２に形成される入出力部２１は、第３構造体５１１の行アドレス制御部５３５の下側に配置して良い。
【０３１１】
また、３層の積層構造体１３による撮像装置１において、下側構造体１２に形成される入出力部２１は、第３構造体５１１のエリア信号処理部５３１の下側に配置しても良い。
【０３１２】
さらに、３層の積層構造体１３による撮像装置１において、下側構造体１２に形成される入出力部２１は、上側構造体１１の画素アレイ部２４の下側に配置しても良い。
【０３１３】
＜再配線の配置に係るさらなる実施の形態＞
図１乃至４９に記載の実施の形態における再配線９０の配置について説明を加える。
【０３１４】
例えば、図５に示した撮像装置１における第１の回路配置構成例と、図６に示した図５のＡ−Ａ’線における撮像装置１に係る断面構造を示す図を再度参照する。再配線９０は、貫通ビア８８の接続導体８７と外部端子１４を接続する配線として、半導体基板８１の下面側に形成されている。
【０３１５】
貫通ビア８８は、図２３に示すように、半導体基板８１の所定の位置に、半導体基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導体８７が埋め込まれることにより形成されている。さらに貫通ビア８８（接続導体８７）は、入出力回路部４９と接続されている。
【０３１６】
このように形成されているため、上述した実施の形態において再配線９０は、貫通ビア８８と外部端子１４を接続するための配線として配置されている。
【０３１７】
再配線９０を、以下に説明するように、基板の反りを抑制したり、放熱に利用したり、カップリングの軽減に利用したり、電源の強化に利用したりしても良い。まず、基板の反りを抑制するための再配線９０について説明する。
【０３１８】
｛基板の反りを抑制する手段への適用｝
図５０は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。
【０３１９】
図５０は、図５の下図に示した配線レイアウトに、基板の反りを抑制するための再配線を追加した配線レイアウトを示している。よって、図５の下図に示した配線レイアウトと同一の部分には、同一の符号を付し、その説明は省略する。
【０３２０】
図５０に示した配線レイアウトにおいて、再配線９０は、貫通ビア８８と外部端子１４とを接続するために配置されている。さらに、そのような再配線９０とは異なり、基板の反りを抑制するための再配線９０１が配置されている。図５０では、貫通ビア８８と外部端子１４とを接続するための再配線９０と区別するために、基板の反りを抑制するための再配線を、再配線９０１と記述する。
【０３２１】
再配線９０と再配線９０１は、同じ再配線層に形成されている。再配線９０１−１は、入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されている。
【０３２２】
すなわち、再配線９０１−１は、外部端子１４、貫通ビア８８、および再配線９０と交わることがないように配置されている。
【０３２３】
また、再配線９０１−１は、入力端子４１または出力端子４８に接続されるいずれか２個の貫通ビア８８の間の距離よりも長い距離に渡って延在するように配置されている。
【０３２４】
再配線９０１−２は、入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されており、かつ、撮像装置１に備わる電源端子(外部端子１４)もしくは接地端子(外部端子１４)のいずれかに電気的に接続されて配置されている。
【０３２５】
図５０において、再配線９０１−２は、入出力回路部４９へ接続されていない貫通ビア８８と外部端子１４とに接続されている。この入出力回路部４９へ接続されていない貫通ビア８８につながる外部端子１４が、電源端子もしくは接地端子を表している。
【０３２６】
また、再配線９０１−２も、入力端子４１または出力端子４８に接続されるいずれか２個の貫通ビア８８の間の距離よりも長い距離に渡って延在するように配置されている。
【０３２７】
このように、再配線９０１を形成することで、基板の反りを抑制できることについて説明する。
【０３２８】
再配線９０１が配置されていない場合を、再配線９０１が配置されている例と比較するために、図２３を再度参照して説明する。
【０３２９】
図２３は、ツインコンタクト構造を備えた撮像装置１の外周付近を拡大して示した断面図である。図２３に示すように、半導体基板８１の下面側には、外部端子１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。
【０３３０】
ソルダマスク９１の膜厚は、再配線９０が配置されている領域と再配線９０が配置されていない領域とで異なる。ここでは、再配線９０が配置されている領域の再配線９０上の膜厚を第１の膜厚とし、再配線９０が配置されていない領域の膜厚を第２の膜厚とする。この場合、第１の膜厚は、膜厚が薄い膜厚であり、第２の膜厚は、膜厚が厚い膜厚となる。
【０３３１】
撮像装置１の製造に用いられる一般的な半導体装置製造方法において、有機保護膜を形成する際には、撮像装置１を形成中の半導体基板（ウエハ）上に、液体状の有機保護膜を平坦に塗布もしくは滴下した後、これを硬化させる形成方法がしばしば用いられる。
【０３３２】
一方、撮像装置１を形成中のウエハは、有機保護膜を形成する前の時点では、ウエハ表面から再配線９０がその膜厚の分だけ突出した形状になっている。再配線９０の膜厚は、例えば５ミクロン程度である。
【０３３３】
再配線９０がその膜厚分（例えば５ミクロン）だけ突出したウエハ表面において、前記塗布もしくは滴下を用いて有機保護膜（ソルダマスク９１）を、例えば２５ミクロンの膜厚で平坦に形成すると、再配線９０が形成されていない領域では、ソルダマスク９１の膜厚が２５ミクロンとなる。一方、ウエハ表面から突出した再配線９０の上では、ソルダマスク９１の膜厚は、再配線９０の突出分（例えば５ミクロン）だけ薄くなり、２０ミクロンとなる。
【０３３４】
すなわちこの場合、第１の膜厚は、２０ミクロン（２５ミクロンから、再配線９０の厚さを減算した厚さ）となり、第２の膜厚は、２５ミクロンとなる。
【０３３５】
図５、図６を再度参照するに、画素アレイ部２４の下方となる領域に、入出力回路部４９と、これにつながる外部端子１４が配置され、これらの間を接続する貫通ビア８８と再配線９０が配置されている。このように配置することで、再配線９０の長さを短くすることができる。
【０３３６】
例えば、画素アレイ部２４の外側となる領域に入出力回路部４９を配置し、図５と同じ画素アレイ部２４の下方となる領域に外部端子１４を配置し、そのように領域に配置された入出力回路部４９と外部端子１４を接続する再配線９０’（図５、図６に記載の再配線９０と区別するためにダッシュを付して記載する）の場合と比較した場合、図５や図６を参照して説明した再配線９０、すなわち本技術を適用した実施の形態における再配線９０の方が、その長さが短くなることは明らかである。
【０３３７】
再配線９０が短くなることは、外部端子１４が信号端子である場合、信号経路の電気抵抗を低減する点で有効である。また、外部端子１４が電源端子や接地端子である場合、電源抵抗や接地抵抗を低減する点で有効である。
【０３３８】
しかしながら、再配線９０が短くなると、ソルダマスク９１は、その領域のほとんどが膜厚の大きな第２の膜厚を備えて配置されることになる。ソルダマスク９１は、一般的に、液体の状態で半導体装置上に塗布された後、これに熱処理を加えて硬化させることで、半導体装置上で使用される。
【０３３９】
例えば、上述したように図３６に示されるように、レジストパターン２４１が除去された後、ウェットエッチングにより、レジストパターン２４１下のバリアメタル膜（不図示）とＣｕシード層２３１が除去される。
【０３４０】
そして、図３７に示されるように、ソルダマスク９１を形成して、再配線９０を保護した後、外部端子１４を搭載する領域のみソルダマスク９１を除去することで、ソルダマスク開口部２４２が形成される。そして、図３８に示されるように、ソルダマスク開口部２４２に、はんだボールマウント法などにより、外部端子１４が形成される。
【０３４１】
この過程において、ソルダマスク９１に熱処理が加えられて硬化される過程が含まれる。この硬化の際、ソルダマスク９１は収縮し、その収縮応力がソルダマスク９１を配置した半導体装置（撮像装置１）へと印加される。
【０３４２】
また形成されているソルダマスク９１には、膜厚が小さな第１の膜厚を備えた領域と、膜厚が大きな第２の膜厚を備えた領域があり、それらの領域を比較した場合、第２の膜厚を備えた領域の方が、第１の膜厚を備えた領域よりも、大きな収縮応力を撮像装置１へ及ぼす。この応力は、撮像装置１を反らす原因となる可能性がある。
【０３４３】
撮像装置１に反りが発生しているような場合、例えば、撮像装置１に備わる各画素へ光が入射する角度が所定の値と異なるものとなってしまったり、応力によって各画素に備わるフォトダイオードにおいて暗電流が発生したりする可能性がある。
【０３４４】
また、撮像装置１の製造中に、撮像装置１を形成中のウエハが反る可能性がある。ウエハの反りが大きくなると、ウエハ自体の搬送が困難になる、ウエハからチップに個片化するときのダイシングの際、欠けが発生してしまう、成膜した膜の剥がれが発生してしまうといったようなことが起こる可能性がある。
【０３４５】
ここで、再度図５０に示した再配線９０１も配置されたレイアウト図を参照する。また、適宜図５に示した再配線９０１が配置されていないレイアウト図も参照する。
【０３４６】
図５に示したレイアウトにおいて、収縮応力の大きな第２の膜厚を備えたソルダマスク９１は、再配線９０が置かれない領域を覆うように配置されている。
【０３４７】
図５０に示したレイアウトにおいて、再配線は、図５に記載の再配線９０に加えて、再配線９０１−１と再配線９０１−２も配置される。これにより、図５０に示した実施の形態において、第２の膜厚を備えたソルダマスク９１が配置される領域の平面形状は、図５に示した実施の形態において第２の膜厚を備えたソルダマスク９１の領域の平面形状に対して、再配線９０１−１と再配線９０１−２の形状の切込みを加えた平面形状となる。
【０３４８】
この平面形状により、図５０に示した実施の形態における第２の膜厚を備えたソルダマスク９１の平面形状は、図５に示した実施の形態における第２の膜厚を備えたソルダマスク９１の平面形状よりも、小さく分けられた形状となる。
【０３４９】
この小さく分けられた形状により、ソルダマスク９１の収縮が撮像装置１へ及ぼす収縮応力を低減させることができるという作用効果がもたらされる。また収縮応力によって撮像装置１に反りが発生してしまう可能性を低減させることができるという作用効果ももたらされる。
【０３５０】
すなわち、再配線９０１を設けることで、応力の原因となるソルダマスク９１（有機材料による保護膜）が形成される体積を減少させることでき、ウエハ、チップの反りを低減させることが可能となる。
【０３５１】
また、再配線９０１を設けることで、ソルダマスク９１（有機材料による保護膜）を細分化することができ、ソルダマスク９１の収縮が撮像装置１へ及ぼす収縮応力を低減させることができ、ウエハ、チップの反りを低減させることが可能となる。
【０３５２】
また、再配線９０１を設けることで、再配線９０１自体の強度により反りを抑制することが可能となる。
【０３５３】
再配線９０１は、上記したように、再配線９０と異なり、入力端子もしくは出力端子となる外部端子１４、貫通ビア８８、および再配線９０のそれぞれを避け、これらとは電気的に独立して配置されている。このことは、換言すれば、入力端子もしくは出力端子となる外部端子１４、貫通ビア８８、および再配線９０のそれぞれを避け、これらとは電気的に独立していれば、撮像装置１に反りが発生しないような形状で、再配線９０１を形成しても良いことを意味する。よって、再配線９０１は、図５０に示した形状に限らず、適切に、反りを低減できる形状で形成することができる（自由度が高い）。
【０３５４】
再配線９０（再配線９０１）を保護する膜(この場合、ソルダマスク９１)の特性は、再配線９０の上部や側面に形成されるソルダマスク９１（有機材料による保護膜）の膜厚が厚いほど良くなる。仮にソルダマスク９１を薄くすると、再配線９０上を保護する特性が損なわれる可能性があることから、いかに再配線９０の上部や側面に形成されるソルダマスク９１の膜厚を保ったままソルダマスク９１の体積を減らすことができるかが重要となる。
【０３５５】
よって、図５０に示したように、再配線９０１を配置することで、ソルダマスク９１の体積を減らすことができ、上記したように、反りなどを抑制することが可能な構成とすることできるとともに、再配線９０（再配線９０１）を保護する膜(この場合、ソルダマスク９１)の特性を保つことができる膜厚で膜を形成することができる。
【０３５６】
なお、図５０においては、再配線として、再配線９０に加えて、再配線９０１−１と再配線９０１−２の双方が配置される例を示したが、再配線９０に加えて再配線９０１−１のみを加えた構成、再配線９０に加えて再配線９０１−２のみを加えた構成などでもよい。
【０３５７】
また、再配線９０１の形状は、図５０に示したような形状以外の形状であっても良い。これらいずれの構成においても、ソルダマスク９１の収縮応力を低減するという作用効果がもたらされる。
【０３５８】
また、再配線９０１は、例えば、設計時に、入力端子もしくは出力端子となる外部端子１４、貫通ビア８８、および再配線９０が配置されていない空きスペースに配置されるように設定され、その設定に基づいて配置されるようにしても良い。
【０３５９】
また、その設定には、チップの反りを均一にするために、チップ内のソルダマスク９１（有機保護膜）の量が均一になるような設定も含まれているようにすることが望ましい。また、空きスペースに再配線９０１を配置する設定においても、チップ内のソルダマスク９１の量が均一になるようにするために、空きスペースであっても、再配線９０１を配置しない領域を設定するという設定も含まれるようにしても良い。
【０３６０】
再配線９０１のレイアウトは、被服率がチップ内で均一、あるいはイメージセンサ等の受光素子では画角中心と被服率の中心が合うようにレイアウトされるようにしても良い。
【０３６１】
｛放熱手段への適用｝
再配線を、放熱のために用い、撮像装置１で発生する熱を効率良く放熱し、撮像装置１の冷却効率を上げるために用いることもできる。例えば、図５１に示すように再配線を配置し、その配置された再配線で、放熱が行われるようにしても良い。
【０３６２】
図５１は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。図５１は、図１５の下図に示した配線レイアウトに、撮像装置１の放熱を促進する再配線を追加した配線レイアウトを概略的に示している。
【０３６３】
図５１に示した放熱のために配置された再配線９０２は、下側構造体１２の面上の中央部分に配置されている。図５１では、外部端子１４、貫通ビア８８、および再配線９０を図示し、他の部分は、記載を省略してある。
【０３６４】
図５１に示したレイアウトにおいては外部端子１４、貫通ビア８８、および再配線９０は、下側構造体１２の外周部に配置されている。このような配置は、例えば、図１３や図１５などに示した配置である。
【０３６５】
放熱のために配置された再配線９０２は、下側構造体１２の外周部に配置されている外部端子１４、貫通ビア８８、および再配線９０が配置されている領域以外の領域に配置されている。
【０３６６】
また、再配線９０２は、図５０に示した再配線９０１と同じく、入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されている。
【０３６７】
一方、再配線９０２は、撮像装置１に備わる電源端子（外部端子１４）もしくは接地端子（外部端子１４）へは接続しても良い。
【０３６８】
再配線９０２の形状や配置は、電気的に独立しているため、自由度が高く、放熱を効率良く行える形状や配置にすることができる。
【０３６９】
図５１に示した再配線９０２は、線状に、格子状で設けられている。このように、再配線９０２を設けることで、再配線９０２の表面積を大きくすることができ、撮像装置１（の内部）からの熱を、再配線９０２を介して、外部に効率良く放熱することができる。
【０３７０】
図５１では、線状に、格子状で設けられている再配線９０２を例に挙げて説明したが、線の太さは、図５１に示した太さに限定されるわけではなく、太くても良い。再配線９０２を構成する１本の線を太くすることにともない、格子の形状も変更される。
【０３７１】
また、再配線９０２を面状に形成しても良い。面状に形成した場合、その形状は、四角形状、多角形状、円形状など、形状に限定はない。また、再配線９０２の形成に精度は要求されないため、例えば、欠けがあったり、線の太さが均一でなかったりしても良い。
【０３７２】
また図５１に示したように、再配線９０２は、下側構造体１２の中央に設けられた外部端子１４’と接続されている。この外部端子１４’は、貫通ビア８８とは接続されていない。
【０３７３】
再配線９０２を、外部端子１４’と接続することで、再配線９０２を伝導した熱が、外部端子１４’を介して外部に放熱することができる。このような機能を持たせる外部端子１４’は、図５１に示したように、下側構造体１２の中央部分に限らず設けられ、また複数設けられていても良い。
【０３７４】
このように、再配線９０２は、下側構造体１２の面上において、その面のできるだけ大きな面積(大面積)で形成される、または、形成されている長さが長くなる（大周辺長）となるように形成することで、放熱を行えるようにし、冷却効果を向上させることが可能となる。
【０３７５】
また、図５０を参照して説明した場合と同じく、再配線９０２を設けることでも、基板の反りを防ぐことも可能となる。
【０３７６】
｛カップリングを低減する手段への適用｝
再配線を、信号線間に発生するカップリングの影響やクロストークを低減するために用いることもできる。例えば、図５２に示すように再配線を配置し、その配置された再配線で、カップリングによる影響やクロストーク（以下、カップリングの影響を例に挙げて説明する）が低減されるようにしても良い。
【０３７７】
図５２は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。図５２は、図１５の下図に示した配線レイアウトに、信号線間のカップリングを低減する再配線を追加した配線レイアウトを概略的に示している。
【０３７８】
図５２に示したカップリングの影響を低減するために配置された再配線９０３は、下側構造体１２の面上の信号線間に配置されている。図５２では、外部端子１４、貫通ビア８８、および再配線９０を図示し、他の部分は、記載を省略してある。信号線とは、例えば、外部端子１４、貫通ビア８８、およびそれらを接続する再配線９０を含む線である。
【０３７９】
図５２に示したレイアウトも、図５１と同じく、外部端子１４、貫通ビア８８、および再配線９０は、下側構造体１２の外周部に配置され、例えば、図１３や図１５などに示した配置である場合を示している。
【０３８０】
カップリングの影響を低減するために配置された再配線９０３は、図５０に示した再配線９０１と同じく、下側構造体１２の外周部に配置されている入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されている。
【０３８１】
再配線９０３は、信号線間に配置されている。信号線とは、ここでは、再配線９０のことである。再配線９０は、入力端子４１に接続されている再配線９０(第１の再配線とする)と、出力端子４８に接続されている再配線９０(第２の再配線とする)とがある。再配線９０３は、第１の再配線間、第２の再配線間、または／および第１の再配線と第２の再配線の間に形成されている。
【０３８２】
図５２に示した例では、特に高速でデータの授受を行う信号線間（高速インタフェース間）に、再配線９０３が配置されている例を示している。図５２に示した例では、高速インタフェースは、図中、上側と下側にそれぞれ配置されているため、再配線９０３は、上側に配置されている高速インタフェース間に配置され、下側に配置されている高速インタフェース間に配置されている。
【０３８３】
図５２に示した例では、図中、左側と右側に配置されているインタフェースは、比較的低速でデータの授受を行うインタフェース（低速インタフェース）とされ、そのような低速インタフェース間には、再配線９０３が形成されない例を示している。
【０３８４】
高速インタフェース間には、カップリングが起きやすいため、そのようなカップリングが起きないように、高速インタフェース間に再配線９０３を配置する。再配線９０３を配置することで、カップリングの発生を抑制することができ、カップリングの影響を低減させることが可能となる。
【０３８５】
よって、図５２では、高速インタフェース間に再配線９０３を配置する例を示したが、勿論、低速インタフェース間に対しても再配線９０３を配置するようにしても良い。
【０３８６】
また図５２に示したように、再配線９０３は、下側構造体１２の中央に設けられた外部端子１４’と接続されている。この外部端子１４’は、貫通ビア８８とは接続されていない。再配線９０３は、外部端子１４’から、各インタフェース間（信号線間）へと形成されている。
【０３８７】
再配線９０３は、信号線間のカップリングの影響やクロストークをより低減させるために、接地（GND）されている、または所定の固定電圧（例えば、電圧Vdd）に接続されているようにしても良い。
【０３８８】
再配線９０間（インタフェース間）のカップリングやクロストークを低減するためには、再配線９０３がＤＣ的（直流成分的）に、固定の電位となっているとより低減できるため、上記したように、接地またはＤＣ電源と接続される構成(固定電圧に接続されている構成)とすることもできる。また、接地またはＤＣ電源と再配線９０３が接続される場合、外部端子１４’が、接地またはＤＣ電源と接続されるように構成することもできる。
【０３８９】
図５０や図５２に示したように、再配線９０３を、再配線９０の隣接した位置に配置するようにした場合、再配線９０３と再配線９０との間隔は、例えば、２０ミクロンから３０ミクロン程度とされる。この程度の間隔を有して再配線９０３と再配線９０が配置されることで、再配線９０間（インタフェース間）に発生するカップリング（容量性カップリングや誘導性カップリング）を低減させることが可能となる。
【０３９０】
また、図５０を参照して説明した場合と同じく、再配線９０３を設けることでも、基板の反りを防ぐことも可能となる。また、図５１を参照して説明した場合と同じく、再配線９０３を設けることでも、撮像装置１内の熱を放熱させることができ、冷却能力を向上させることも可能となる。
【０３９１】
｛電源を強化する手段への適用｝
再配線を、電源を強化するために用いることもできる。例えば、図５３に示すように再配線を配置し、その配置された再配線で、基準電圧（接地電圧）や所定の電圧を印加する電源が強化されるようにしても良い。なお、電源を強化するとは、例えば電源のインピーダンスを低減し、これにより電圧の変動が少なく、安定した電圧を印加できる状態にすること等である。
【０３９２】
図５３は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。図５３は、図１５の下図に示した配線レイアウトに、撮像装置１に備わる電源線もしくは接地線のインピーダンスを低減する再配線を追加した配線レイアウトを概略的に示している。
【０３９３】
図５３では、外部端子１４、貫通ビア８８、および再配線９０を図示し、他の部分は、記載を省略してある。図５３に示した電源強化のために配置された再配線９０４は、下側構造体１２の面上の所定の貫通ビア８８同士を接続するように配置されている。
【０３９４】
図５３に示したレイアウトも、図５１と同じく、外部端子１４、貫通ビア８８、および再配線９０は、下側構造体１２の外周部に配置され、例えば、図１３や図１５などに示した配置である場合を示している。
【０３９５】
電源強化のために配置された再配線９０４は、下側構造体１２の外周部に配置されている入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避けて配置されている。
【０３９６】
図５３に示したレイアウトにおいては、図中上側に配置されている外部端子１４−１と図中下側に配置されている外部端子１４−２が、再配線９０４−１で接続されている。同様に、図中上側に配置されている外部端子１４−３と図中下側に配置されている外部端子１４−４が、再配線９０４−２で接続されている。
【０３９７】
このように、図５３に示したレイアウトにおいては、対向する位置に配置されている外部端子１４同士が再配線９０４により接続されている。また再配線９０４が接続されている外部端子１４は、所定の電源（接地電圧または所定の電圧を印加するための電源）に接続されている。
【０３９８】
このように接地電圧や所定の電圧となる外部端子１４を複数配置し、再配線９０４で結合することで、電源を強化することができる。このような再配線９０４の配置は、チップが大きい場合に、より効果を得ることができる。
【０３９９】
なお、図５３では、２本の再配線９０４−１と再配線９０４−２が配置されている例を示したが、１本、または３本など、２本以外の再配線９０４が配置されるようにすることも可能である。また、上下方向に配置されている外部端子１４を接続するのではなく、左右方向に配置されている外部端子１４を接続するようにしても良い。
【０４００】
また例えば、右側に配置されている外部端子１４と上側に配置されている外部端子１４を接続するといったように、左側、右側、上側、下側のそれぞれの位置に配置されている外部端子１４のうち、同一の電位にしたい外部端子１４同士を再配線９０４で結合するようにすることもできる。
【０４０１】
図５３に示したように再配線９０４を配置することで、図５０を参照して説明した場合と同じく、基板の反りを防ぐことも可能となる。また、図５１を参照して説明した場合と同じく、再配線９０４を設けることでも、撮像装置１内の熱を放熱させることができ、冷却能力を向上させることも可能となる。
【０４０２】
なお、図５０乃至図５３を参照して説明した再配線の配置は、それぞれ独立して用いることも可能であるが、組み合わせて用いることも可能である。例えば、図５３を参照して説明した電源を強化するための再配線９０４と、図５０を参照して説明した反りを抑制するための再配線９０１を、それぞれ同一面上に配置し、電源の強化と反りの抑制が、それぞれの再配線で行われるようにしても良い。
【０４０３】
このように、再配線を、チップの反りを低減するため、冷却効率を高めるため、カップリングやクロストークを低減するため、電源を強化するためなどに用いることができる。また、上記したように再配線を配置することで、チップの反りを低減したり、冷却効率を高めたり、カップリングやクロストークを低減したり、電源を強化したりすることができる。
【０４０４】
＜電子機器への適用例＞
本技術は、撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０４０５】
図５４は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０４０６】
図５４の撮像装置３０００は、レンズ群などからなる光学部３００１、図１の撮像装置１の構成が採用される撮像装置（撮像デバイス）３００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３００３を備える。また、撮像装置３０００は、フレームメモリ３００４、表示部３００５、記録部３００６、操作部３００７、および電源部３００８も備える。DSP回路３００３、フレームメモリ３００４、表示部３００５、記録部３００６、操作部３００７および電源部３００８は、バスライン３００９を介して相互に接続されている。
【０４０７】
光学部３００１は、被写体からの入射光（像光）を取り込んで撮像装置３００２の撮像面上に結像する。撮像装置３００２は、光学部３００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像装置３００２として、図１の撮像装置１、即ち、積層構造体１３の動作を測定することを目的として、測定用の針を立てるための導電性パッドが外周部に設けられておらず、入出力回路部４９が上側構造体１１の画素アレイ部２４の領域の下方、若しくは、上側構造体１１の画素周辺回路領域３１３の下方の領域に配置されることにより小型化された撮像装置を用いることができる。
【０４０８】
表示部３００５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、撮像装置３００２で撮像された動画または静止画を表示する。記録部３００６は、撮像装置３００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０４０９】
操作部３００７は、ユーザによる操作の下に、撮像装置３０００が持つ様々な機能について操作指令を発する。電源部３００８は、DSP回路３００３、フレームメモリ３００４、表示部３００５、記録部３００６および操作部３００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０４１０】
上述したように、撮像装置３００２として、上述した各実施の形態に係る撮像装置１を用いることで、半導体パッケージのパッケージサイズを小型化することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３０００においても、装置の小型化を図ることができる。
【０４１１】
＜イメージセンサの使用例＞
図５５は、上述の撮像装置１を使用する使用例を示す図である。
【０４１２】
撮像装置１としてのCMOSイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０４１３】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０４１４】
撮像装置１は、電子を信号電荷とするもの、正孔を信号電荷とするものの両方に適用できる。
【０４１５】
また、本開示は、可視光の入射光量の分布を検知して画像として撮像する撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０４１６】
また、本開示は、撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
【０４１７】
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０４１８】
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
【０４１９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０４２０】
なお、本開示は以下のような構成も取ることができる。
（１）
光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
積層されて構成されており、
前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
前記第１構造体の前記画素アレイ部の下方に配置され、
前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
撮像装置。
（２）
前記第３の再配線は、前記第１の再配線、前記第２の再配線、前記信号出力外部端子、前記信号入力用外部端子、前記第１貫通ビア、および前記第２貫通ビアが配置されていない領域に配置されている
前記（１)に記載の撮像装置。
（３）
前記第３の再配線は、装置の反りを抑制する形状、位置に形成されている
前記（１)または（２）に記載の撮像装置。
（４）
前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜が形成されるときの熱処理により前記保護膜が収縮することにより装置に与える応力を低減する形状、位置に形成されている
前記（１)乃至（３）のいずれかに記載の撮像装置。
（５）
前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜を細分化する形状、位置に形成されている
前記（１) 乃至（３）のいずれかに記載の撮像装置。
（６）
前記第３の再配線は、前記第２構造体の面上において、大面積または大周辺長で形成されている
前記（１) 乃至（５）のいずれかに記載の撮像装置。
（７）
前記第３の再配線は、装置内の熱を放熱する形状、位置に形成されている
前記（１)乃至（５）のいずれかに記載の撮像装置。
（８）
前記第３の再配線は、前記第１の再配線間、前記第２の再配線間、または、前記第１の再配線と前記第２の再配線間に配置されている
前記（１) 乃至（７）のいずれかに記載の撮像装置。
（９）
前記第３の再配線は、高速でデータの授受を行う信号線間に配置されている
前記（１) 乃至（７）のいずれかに記載の撮像装置。
（１０）
前記第３の再配線は、固定電圧に接続されている
前記（８) または（９）のいずれかに記載の撮像装置。
（１１）
前記第３の再配線は、固定電圧に接続されている端子に接続されている
前記（８) または（９）のいずれかに記載の撮像装置。
（１２）
前記第３の再配線は、前記信号出力用外部端子同士、前記信号入力用外部端子同士、または前記信号出力用外部端子と前記信号入力用外部端子を接続している
前記（１)に記載の撮像装置。
（１３）
前記第３の再配線は、固定電圧に接続されている
前記（１２)に記載の撮像装置。
（１４）
光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
積層されて構成されており、
前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
前記第１構造体の前記画素アレイ部の下方に配置され、
前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
撮像装置を含む
電子機器。
【符号の説明】
【０４２１】
１  撮像装置，  １１  第１構造体（上側構造体），  １２  第２構造体（下側構造体），  １３  積層構造体，  １４  外部端子（信号入出力端子），  １５  カラーフィルタ，  １６  オンチップレンズ，  １７  ガラスシール樹脂，  １８  保護基板，  ２１  入出力部，  ２２  行駆動部，  ２４  画素アレイ部，  ２５  列信号処理部，  ２６  画像信号処理部，  ３１  画素，  ４１  入力端子，  ４２  入力回路部，  ４７  出力回路部，  ４８  出力端子，  ４９  入出力回路部，  ５１  フォトダイオード，  ８１  半導体基板，  ８８  貫通電極ビア，  ９０  再配線，  １０１  半導体基板，  １０５  チップ貫通電極，  １０６  接続用配線，  １０９  シリコン貫通電極，  ３１１  入出力回路領域，  ３１２  信号処理回路領域，  ３１３  画素周辺回路領域，  ３１４  上下基板接続領域，  ３２１  I/O回路，  ９０１乃至９０４  再配線
【図１】
2017174994.tif 000003
【図２】
2017174994.tif 000004
【図３】
2017174994.tif 000005
【図４】
2017174994.tif 000006
【図５】
2017174994.tif 000007
【図６】
2017174994.tif 000008
【図７】
2017174994.tif 000009
【図８】
2017174994.tif 000010
【図９】
2017174994.tif 000011
【図１０】
2017174994.tif 000012
【図１１】
2017174994.tif 000013
【図１２】
2017174994.tif 000014
【図１３】
2017174994.tif 000015
【図１４】
2017174994.tif 000016
【図１５】
2017174994.tif 000017
【図１６】
2017174994.tif 000018
【図１７】
2017174994.tif 000019
【図１８】
2017174994.tif 000020
【図１９】
2017174994.tif 000021
【図２０】
2017174994.tif 000022
【図２１】
2017174994.tif 000023
【図２２】
2017174994.tif 000024
【図２３】
2017174994.tif 000025
【図２４】
2017174994.tif 000026
【図２５】
2017174994.tif 000027
【図２６】
2017174994.tif 000028
【図２７】
2017174994.tif 000029
【図２８】
2017174994.tif 000030
【図２９】
2017174994.tif 000031
【図３０】
2017174994.tif 000032
【図３１】
2017174994.tif 000033
【図３２】
2017174994.tif 000034
【図３３】
2017174994.tif 000035
【図３４】
2017174994.tif 000036
【図３５】
2017174994.tif 000037
【図３６】
2017174994.tif 000038
【図３７】
2017174994.tif 000039
【図３８】
2017174994.tif 000040
【図３９】
2017174994.tif 000041
【図４０】
2017174994.tif 000042
【図４１】
2017174994.tif 000043
【図４２】
2017174994.tif 000044
【図４３】
2017174994.tif 000045
【図４４】
2017174994.tif 000046
【図４５】
2017174994.tif 000047
【図４６】
2017174994.tif 000048
【図４７】
2017174994.tif 000049
【図４８】
2017174994.tif 000050
【図４９】
2017174994.tif 000051
【図５０】
2017174994.tif 000052
【図５１】
2017174994.tif 000053
【図５２】
2017174994.tif 000054
【図５３】
2017174994.tif 000055
【図５４】
2017174994.tif 000056
【図５５】
2017174994.tif 000057