(57)【要約】【課題】  トレンチの下端部における電界集中を効果的に抑制する。【解決手段】  トレンチ型のゲート電極を有するスイッチング素子の製造方法。半導体基板に傾斜している側面を有する第１トレンチを形成する。次に、第１トレンチを保護層で埋める。次に、保護層に第１トレンチに沿って第２トレンチを形成する。ここで、第２トレンチが第１トレンチの底面に達し、第１トレンチの側面に保護層が残存し、第２トレンチの側面の傾斜角度が第１トレンチの側面の傾斜角度よりも小さくなるように第２トレンチを形成する。次に、第２トレンチの底面にｐ型不純物を注入する。次に、第１トレンチ内から保護層を除去する。次に、第１トレンチ内に、ゲート絶縁層とゲート電極を形成する。【選択図】図１１
2017174961.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ型のゲート電極を有するスイッチング素子の製造方法であって、
半導体基板に、上端部の幅が底部の幅よりも広くなる向きに傾斜している短手方向の側面を有する第１トレンチを形成する工程と、
前記第１トレンチを、保護層で埋める工程と、
前記保護層に前記第１トレンチに沿って第２トレンチを形成する工程であって、前記第２トレンチが前記第１トレンチの底面に達し、前記第１トレンチの前記側面に前記保護層が残存し、前記第２トレンチの短手方向の側面の傾斜角度が前記第１トレンチの前記側面の傾斜角度よりも小さくなるように前記第２トレンチを形成する工程と、
前記第２トレンチの底面にｐ型不純物を注入する工程と、
前記ｐ型不純物の注入後に前記第１トレンチ内から前記保護層を除去する工程と、
前記保護層の除去後に、前記第１トレンチ内に、ゲート絶縁層と、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を形成する工程、
を有する製造方法。
【請求項２】
前記第１トレンチが、上端部の幅が底部の幅よりも広くなる向きに傾斜している長手方向の側面を有し、
前記第２トレンチが、前記第１トレンチの長手方向の前記側面が露出するように形成され、
前記第２トレンチの底面にｐ型不純物を注入する前記工程において、ｐ型不純物が前記第１トレンチの長手方向の前記側面に注入される、
請求項１の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、スイッチング素子の製造方法を開示する。
【０００２】
特許文献１に、トレンチ型のゲート電極を有するスイッチング素子が開示されている。このスイッチング素子では、トレンチの底面に露出する範囲に、ｐ型の底部領域が形成されている。底部領域によって、トレンチの底面近傍における電界集中が抑制される。
【０００３】
特許文献１のスイッチング素子の製造方法では、半導体基板にトレンチを形成する。次に、トレンチ内に保護膜を設けることなく、トレンチの底面にｐ型不純物を注入する。これによって、ｐ型の底部領域を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板にトレンチを形成する際に、上端部の幅が底部の幅よりも広くなる向きにトレンチの側面を傾斜させる場合がある。このようにトレンチの側面を傾斜させることで、トレンチ内にゲート絶縁層とゲート電極を安定して形成することが可能となる。トレンチの側面が傾斜している場合に、特許文献１のように保護膜を設けることなくトレンチの底面にｐ型不純物を注入すると、トレンチの側面にもｐ型不純物が注入される。トレンチの短手方向の側面近傍の半導体領域は、スイッチング素子がオンするときにチャネルが形成される半導体領域である。トレンチの短手方向の側面にｐ型不純物が注入されると、ゲート閾値の上昇、チャネル抵抗の増大等の問題が生じる。
【０００６】
図１３に示すように、トレンチの側面を保護膜１１０で覆った状態でトレンチの底面にｐ型不純物を注入することも考えられる。しかしながら、この構成では、底面の両端部１２０ｂ（側面近傍の部分）が保護膜１１０によって覆われているため、両端部１２０ｂにｐ型不純物が注入され難い。このため、ｐ型不純物が主に底面の中央部１２０ａに注入される。その後、熱処理等によってｐ型不純物を拡散させたとしても、底部領域の幅をトレンチの底面の幅に対して十分に広げることが困難な場合がある。この場合、底部領域によって両端部１２０ｂが十分に保護されず、両端部１２０ｂの周辺で電界集中が生じる。
【課題を解決するための手段】
【０００７】
本明細書が開示する製造方法では、トレンチ型のゲート電極を有するスイッチング素子を製造する。この製造方法は、第１トレンチ形成工程と、保護層形成工程と、第２トレンチ形成工程と、ｐ型不純物注入工程と、保護層除去工程と、ゲート電極形成工程を有する。前記第１トレンチ形成工程では、半導体基板に、上端部の幅が底部の幅よりも広くなる向きに傾斜している短手方向の側面を有する第１トレンチを形成する。前記保護層形成工程では、前記第１トレンチを保護層で埋める。前記第２トレンチ形成工程では、前記保護層に前記第１トレンチに沿って第２トレンチを形成する。ここで、前記第２トレンチが前記第１トレンチの底面に達し、前記第１トレンチの前記側面に前記保護層が残存し、前記第２トレンチの短手方向の側面の傾斜角度が前記第１トレンチの前記側面の傾斜角度よりも小さくなるように前記第２トレンチを形成する。前記ｐ型不純物注入工程では、前記第２トレンチの底面にｐ型不純物を注入する。前記保護層除去工程では、前記ｐ型不純物の注入後に前記第１トレンチ内から前記保護層を除去する。前記ゲート電極形成工程では、前記保護層の除去後に、前記第１トレンチ内に、ゲート絶縁層と、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を形成する。
【０００８】
この製造方法では、第１トレンチを形成した後に、第１トレンチを保護層で埋める。次に、保護層に第２トレンチを形成する。ここでは、第１トレンチの側面に保護層が残存するように第２トレンチを形成する。また、第２トレンチの側面の傾斜角度が第１トレンチの側面の傾斜角度よりも小さくなるように第２トレンチを形成する。第２トレンチの側面は、上端部の幅が底部の幅よりも広くなる向きに傾斜していてもよいし、半導体基板の表面に対して垂直（すなわち、傾斜角度がゼロ）であってもよい。このように第１トレンチと第２トレンチの側面の傾斜角度が調整されるので、第１トレンチの側面に残存する保護層の厚みが、第１トレンチの底部で薄く、上端部に向かうにしたがって厚くなる。このため、第１トレンチの底面の両端部を覆う保護層の厚みが薄い。その後、第２トレンチの底面にｐ型不純物が注入されると、第１トレンチの底面の広い範囲にｐ型不純物が注入される。したがって、この方法によれば、幅が広い底部領域を形成することができる。また、第２トレンチの側面の傾斜角度（すなわち、第１トレンチの側面を覆う保護層の表面の傾斜角度）が小さいので、第１トレンチの側面へのｐ型不純物の注入を効果的に抑制することができる。したがって、この方法によれば、ゲート閾値の上昇、チャネル抵抗の増大等の問題を抑止することができる。その後、第１トレンチ内から保護層が除去され、第１トレンチ内にゲート絶縁層とゲート電極が形成される。第１トレンチの側面が傾斜しているので、第１トレンチ内にゲート絶縁層とゲート電極を好適に形成することができる。
【図面の簡単な説明】
【０００９】
【図１】ＭＯＳＦＥＴ１０の平面図。
【図２】図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の縦断面図。
【図３】図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の縦断面図。
【図４】加工前の半導体基板１２の縦断面図。
【図５】トレンチ２２形成後の半導体基板１２の縦断面図。
【図６】絶縁層４０形成後の半導体基板１２の縦断面図。
【図７】レジスト層４２形成後の半導体基板１２の縦断面図。
【図８】レジスト層４２形成後の半導体基板１２の縦断面図。
【図９】トレンチ４６形成後の半導体基板１２の縦断面図。
【図１０】トレンチ４６形成後の半導体基板１２の縦断面図。
【図１１】イオン注入工程を示す半導体基板１２の縦断面図。
【図１２】イオン注入工程を示す半導体基板１２の縦断面図。
【図１３】厚みが均一な保護膜１１０を用いるイオン注入工程を示す縦断面図。
【発明を実施するための形態】
【実施例】
【００１０】
図１〜３は、実施例のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１０を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣによって構成されている。
【００１１】
半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の短手方向（ｘ方向）の端部に位置する側面２２ａは、トレンチ２２のｘ方向の幅が底部から上端部に向かうにしたがって広くなるように傾斜している。図３は、トレンチ２２の長手方向（ｙ方向）の端部の断面構造を示している。なお、図３は、トレンチ２２の長手方向の一方の端部を示しているが、他方の端部も図３と同じ断面構造を有している。図３に示すように、各トレンチ２２の長手方向（ｙ方向）の端部に位置する側面２２ｂは、トレンチ２２のｙ方向の幅が底部から上端部に向かうにしたがって広くなるように傾斜している。図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁層２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底面２２ｃを覆っている。側面絶縁層２４ｂは、トレンチ２２の側面を覆っている。底部絶縁層２４ａの厚みは、側面絶縁層２４ｂの厚みよりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１２】
図２、３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１３】
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３３、ドレイン領域３４、複数の底部領域３６及び複数の接続領域３８が設けられている。
【００１４】
各ソース領域３０は、ｎ型領域である。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の上端部において側面絶縁層２４ｂに接している。
【００１５】
ボディ領域３２は、ｐ型領域である。図２に示すように、ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域の下側まで伸びている。２つのソース領域３０に挟まれた範囲では、ボディ領域３２内のｐ型不純物濃度が高い。ボディ領域３２は、２つのソース領域３０に挟まれた範囲で、上部電極７０にオーミック接触している。ソース領域３０の下側では、ボディ領域３２内のｐ型不純物濃度が低い。ボディ領域３２は、ソース領域３０の下側で、側面絶縁層２４ｂに接している。また、図３に示すように、ボディ領域３２は、各トレンチ２２の長手方向の側面２２ｂに接する位置にも形成されている。ボディ領域３２の下端は、ゲート電極２６の下端よりも上側に配置されている。
【００１６】
ドリフト領域３３は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域３３は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図２に示すように、ドリフト領域３３は、ボディ領域３２の下側で側面絶縁層２４ｂに接している。
【００１７】
ドレイン領域３４は、ドリフト領域３３よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域３４は、ドリフト領域３３の下側に配置されている。ドレイン領域３４は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３４は、下部電極７２にオーミック接触している。
【００１８】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面２２ｃに露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面２２ｃにおいて、底部絶縁層２４ａに接している。図３に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。図２に示すように、各底部領域３６の周囲は、ドリフト領域３３に囲まれている。図２に示す断面においては、各底部領域３６は、ドリフト領域３３によってボディ領域３２から分離されている。また、各底部領域３６は、ドリフト領域３３によって互いから分離されている。
【００１９】
図１、３に示すように、各接続領域３８は、対応するトレンチ２２のｙ方向の側面２２ｂに沿って設けられている。各接続領域３８は、ｐ型不純物濃度が低いｐ型領域である。図３に示すように、各接続領域３８の下端は、対応する底部領域３６に接続されている。各接続領域３８の上端は、ボディ領域３２に接続されている。上述したように、ボディ領域３２は、上部電極７０に接続されている。したがって、各底部領域３６は、接続領域３８とボディ領域３２を介して上部電極７０に接続されている。
【００２０】
ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン（下部電極７２）がソース（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。
【００２１】
ＭＯＳＦＥＴ１０のゲート電位（ゲート電極２６の電位）が、ゲート閾値よりも高い電位に制御されると、側面絶縁層２４ｂに隣接する範囲でボディ領域３２がｎ型に反転し、その範囲にチャネルが形成される。このため、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３３及びドレイン領域３４を介して下部電極７２へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンし、下部電極７２から上部電極７０へ電流が流れる。
【００２２】
ゲート電位をゲート閾値以下の電位に引き下げると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。すると、下部電極７２の電位が上昇し、ドレイン領域３４及びドリフト領域３３の電位が上昇する。このため、ボディ領域３２とドリフト領域３３との界面のｐｎ接合に逆電圧が印加され、ボディ領域３２からドリフト領域３３に空乏層が広がる。
【００２３】
また、ドリフト領域３３の電位が上昇すると、ドリフト領域３３と底部領域３６の間の容量結合によって底部領域３６の電位が上昇しようとする。しかしながら、底部領域３６の電位が上昇しようとすると、底部領域３６から接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このため、底部領域３６の電位は、ほとんど上昇せず、上部電極７０の電位に近い電位に維持される。したがって、底部領域３６とドリフト領域３３との界面のｐｎ接合にも逆電圧が印加され、底部領域３６からドリフト領域３３に空乏層が広がる。
【００２４】
このように、ボディ領域３２と底部領域３６の両方からドリフト領域３３に空乏層が広がる。ドリフト領域３３が空乏化されることで、ドリフト領域３３によって電圧が保持される。ボディ領域３２からだけでなく底部領域３６からもドリフト領域３３に空乏層が広がるので、ドリフト領域３３が短時間で空乏化される。さらに、底部領域３６から伸びる空乏層によって各トレンチ２２の下端部が保護される。このため、各トレンチ２２の下端部に電界が集中し難い。特に、本実施例のＭＯＳＦＥＴ１０では、底部領域３６がトレンチ２２の底面２２ｃ全体に露出するように幅広に形成されている。このため、トレンチ２２の下端のコーナー部（すなわち、底面２２ｃと側面２２ａの境界のコーナー部）の電界集中を効果的に抑制することができる。したがって、このＭＯＳＦＥＴ１０は高い耐圧を有する。
【００２５】
ゲート電位が再度、ゲート閾値より高い電位に引き上げられると、ボディ領域３２にチャネルが形成され、ＭＯＳＦＥＴ１０がオンする。このため、下部電極７２、ドレイン領域３４及びドリフト領域３３の電位が低下する。すると、ドリフト領域３３と底部領域３６の間の容量結合によって底部領域３６の電位が低下しようとする。しかしながら、底部領域３６の電位が低下しようとすると、上部電極７０からボディ領域３２と接続領域３８を介して底部領域３６へホールが供給される。このため、底部領域３６の電位は、ほとんど低下せず、上部電極７０の電位に近い電位に維持される。このため、ドリフト領域３３の電位の低下に伴って、底部領域３６とドリフト領域３３との界面のｐｎ接合に印加される逆電圧が小さくなる。その結果、底部領域３６からドリフト領域３３に広がっていた空乏層が、底部領域３６側に収縮して消滅する。このように、底部領域３６にホールが供給されることで、空乏層が短時間で消滅する。したがって、このＭＯＳＦＥＴ１０では、オンしてから短時間でオン抵抗が低下する。このため、このＭＯＳＦＥＴ１０は低損失で動作することができる。
【００２６】
以上に説明したように、このＭＯＳＦＥＴ１０では、底部領域３６の幅が広いので、トレンチ２２の下端部における電界集中を効果的に抑制することができる。また、このＭＯＳＦＥＴ１０は、接続領域３８を有しているので、オンしてから短時間でオン抵抗を低下させることができる。
【００２７】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。まず、図４に示すＭＯＳＦＥＴ１０の形成前の半導体基板１２を準備する。この半導体基板１２は、ドリフト領域３３、ボディ領域３２及びソース領域３０を有している。ボディ領域３２及びソース領域３０は、イオン注入によって形成されたものであってもよいし、エピタキシャル成長によって形成されたものであってもよいし、これらを組み合わせて形成されたものであってもよい。
【００２８】
次に、図５に示すように、半導体基板１２の上面１２ａに開口部４１ａを有するレジスト層４１を形成する。次に、レジスト層４１を介して半導体基板１２の上面１２ａに対してドライエッチング（例えば、反応性イオンエッチング）を行う。これによって、半導体基板１２の上面１２ａにトレンチ２２を形成する。トレンチ２２は、ソース領域３０とボディ領域３２を貫通してドリフト領域３３に達するように形成する。ここでは、ドライエッチングの条件を調整することで、トレンチ２２の側面（すなわち、短手方向の側面２２ａと長手方向の側面２２ｂ）が傾斜するようにトレンチ２２を形成する。より詳細には、側面２２ａ、２２ｂを、底部から上端部に向かうにしたがってトレンチ２２の幅が広くなるように傾斜させる。ここでは、側面２２ａ、２２ｂの傾斜角度θ（半導体基板１２の上面１２ａの法線に対する角度）を約５°に調節する。レジスト層４１は、トレンチ２２の形成後に除去される。
【００２９】
次に、図６に示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）によって、トレンチ２２の内部と半導体基板１２の上面１２ａに絶縁層４０（酸化シリコン層）を成長させる。ここでは、トレンチ２２内に隙間なく絶縁層４０を成長させることで、保護層４０によってトレンチ２２を埋める。
【００３０】
次に、図７、８に示すように、絶縁層４０上に開口部４４を有するレジスト層４２を形成する。ここでは、トレンチ２２の上部に開口部４４を配置する。図７に示すように、ｘ方向においては、開口部４４の幅をトレンチ２２の底面２２ｃの幅と略等しい幅とし、開口部４４をトレンチ２２の底面２２ｃの上部に配置する。したがって、側面２２ａの上部には、開口部４４が配置されておらず、レジスト層４２が存在している。図８に示すように、ｙ方向においては、開口部４４の幅をトレンチ２２の幅よりも広くする。したがって、側面２２ｂの上部には、開口部４４が配置されており、レジスト層４２が存在しない。
【００３１】
次に、図９、１０に示すように、ドライエッチング（例えば、反応性イオンエッチング）によって、開口部４４内の絶縁層４０をエッチングする。ここでは、開口部４４内において半導体基板１２が露出するまでエッチングを行う。これによって、トレンチ２２の内部に、トレンチ２２に沿ってｙ方向に長く伸びるトレンチ４６を形成する。
【００３２】
ここでは、図９に示すように、ドライエッチングの条件を調整することで、トレンチ４６の短手方向（ｘ方向）の側面４６ａの傾斜角度を、トレンチ２２の側面２２ａの傾斜角度（本実施例では、５°）よりも小さくなるように調節する。例えば、トレンチ４６の側面４６ａの傾斜角度を略０°（すなわち、半導体基板１２の上面１２ａに対して略垂直）とすることができる。トレンチ４６は、トレンチ２２の底面２２ｃに達するように形成される。したがって、トレンチ４６内に底面２２ｃが露出する。トレンチ４６の幅が底面２２ｃの幅と略等しいので、底面２２ｃの略全体がトレンチ４６内に露出する。また、トレンチ２２の側面２２ａには、絶縁層４０が残存する。トレンチ２２の側面２２ａの略全体が、残存した絶縁層４０によって覆われている。トレンチ４６の側面４６ａの傾斜角度がトレンチ２２の側面２２ａの傾斜角度よりも小さいので、側面２２ａを覆っている絶縁層４０の厚みは、トレンチ２２の底部から上端部に向かうにしたがって厚くなる。
【００３３】
また、図１０に示すように、トレンチ２２の長手方向の側面２２ｂの上部では、絶縁層４０が除去される。このため、側面２２ｂが露出する。レジスト層４２は、トレンチ４６の形成後に除去される。
【００３４】
次に、図１１、１２に示すように、絶縁層４０の上側から半導体基板１２にｐ型不純物を注入する。ｐ型不純物は、トレンチ４６内に露出している範囲の半導体基板１２の表面に注入される。
【００３５】
図１１、１２に示すように、トレンチ４６内にはトレンチ２２の底面２２ｃの略全体が露出しているので、底面２２ｃの略全体にｐ型不純物が注入される。これによって、底部領域３６が形成される。底面２２ｃの略全体にｐ型不純物が注入されるので、底部領域３６を底面２２ｃに露出する範囲全体に形成することができる。すなわち、底面２２ｃと同等かそれよりも広い幅を有する底部領域３６を形成することができる。
【００３６】
また、図１１に示すように、トレンチ２２の短手方向の側面２２ａは、絶縁層４０に覆われている。絶縁層４０によって、側面２２ａへのｐ型不純物の注入が抑制される。特に、トレンチ４６の側面４６ａの傾斜角度が小さく、ｐ型不純物の注入方向と側面４６ａとが略平行であるので、側面４６ａにｐ型不純物が注入され難い。このため、トレンチ２２の側面２２ａへのｐ型不純物の注入が効果的に抑制される。また、絶縁層４０の厚みが上側ほど厚くなっているので、ソース領域３０及びボディ領域３２の範囲で絶縁層４０の厚みが厚い。したがって、ソース領域３０及びボディ領域３２の範囲の側面２２ａへのｐ型不純物の注入が特に効果的に抑制される。側面２２ａからボディ領域３２にｐ型不純物が注入されると、ゲート閾値の上昇、チャネル抵抗の増大等の問題が生じる。この方法では、ボディ領域３２にｐ型不純物が注入され難いので、これらの問題を抑制することができる。
【００３７】
また、図１２に示すように、トレンチ２２の長手方向の側面２２ｂは、絶縁層４０に覆われていない。したがって、側面２２ｂにｐ型不純物が注入される。これによって、ボディ領域３２と底部領域３６を接続する接続領域３８が形成される。すなわち、この方法によれば、一度のｐ型不純物の注入で、底部領域３６と接続領域３８を形成することができる。
【００３８】
ｐ型不純物注入が完了したら、熱処理により、注入したｐ型不純物を活性化させる。次に、絶縁層４０を除去する。
【００３９】
次に、トレンチ２２内に、図２、３に示すゲート絶縁層２４を形成する。ゲート絶縁層２４の形成工程では、まず、ＣＶＤによってトレンチ２２内に絶縁層を隙間なく形成する。トレンチの側面が垂直に近い場合には、トレンチの上端部でその下部よりも早く絶縁層が成長し、トレンチの上端部が絶縁層によって塞がれる場合がある。この場合には、絶縁層内に空孔が形成され、ＭＯＳＦＥＴの信頼性に悪影響を与える。これに対し、本実施例では、トレンチ２２の側面２２ａが傾斜しているので、トレンチ２２内に絶縁層を隙間なく充填することができる。次に、形成した絶縁層を表面側からエッチングし、トレンチ２２の底部にのみ絶縁層を残存させる。残存した絶縁層によって、底部絶縁層２４ａが構成される。次に、底部絶縁層２４ａよりも上側に位置するトレンチ２２の側面２２ａ、２２ｂを酸化させることで、側面絶縁層２４ｂを形成する。以上の工程によって、ゲート絶縁層２４が完成する。
【００４０】
次に、ゲート電極２６を形成する。底部絶縁層２４ａの上部のトレンチ２２内に、ＣＶＤによって隙間なく電極を充填することで、ゲート電極２６を形成する。トレンチ２２の側面２２ａ（すなわち、側面絶縁層２４ｂの表面）が傾斜しているので、底部絶縁層２４ａの上部のトレンチ２２内に隙間なくゲート電極２６を充填することができる。
【００４１】
次に、半導体基板１２の上面１２ａに、層間絶縁膜２８及び上部電極７０を形成する。次に、半導体基板１２の下面１２ｂにｎ型不純物を注入して、ドレイン領域３４を形成する。次に、半導体基板１２の下面１２ｂに下部電極７２を形成する。以上の工程によって、図１〜３に示すＭＯＳＦＥＴ１０が完成する。
【００４２】
なお、上述した実施例では、トレンチ４６の短手方向の幅がトレンチ２２の底面２２ｃの幅と等しかった。しかしながら、トレンチ４６の短手方向の幅が、底面２２ｃの幅よりも若干広くてもよいし、底面２２ｃの幅よりも若干狭くてもよい。トレンチ４６の短手方向の幅が底面２２ｃの幅よりも広いと、トレンチ２２の下端部近傍の側面２２ａにｐ型不純物が注入される。トレンチ２２の下端部近傍の側面２２ａにはドリフト領域３３が設けられている。トレンチ２２の下端部近傍のドリフト領域３３にｐ型不純物が注入されても、特に問題はない。また、トレンチ４６の短手方向の幅が底面２２ｃの幅よりも狭いと、底面２２ｃにｐ型不純物が注入される範囲が狭くなる。しかしながら、このような構成でも、図１３のように保護膜１１０の厚みが均一である場合に比べれば、底面２２ｃの広い範囲にｐ型不純物を注入することができる。
【００４３】
また、上述した実施例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴの製造工程において本明細書に開示の技術を適用してもよい。上述した実施例において、ｎ型のドレイン領域３４に代えてｐ型のコレクタ領域を形成することで、ＩＧＢＴを得ることができる。
【００４４】
上述した実施例の構成要素と請求項の構成要素との関係について説明する。実施例のトレンチ２２は、請求項の第１トレンチの一例である。実施例のトレンチ４６は、請求項の第２トレンチの一例である。実施例の絶縁層４０は、請求項の保護層の一例である。
【００４５】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００４６】
本明細書が開示する一例の構成では、第１トレンチが、上端部の幅が底部の幅よりも広くなる向きに傾斜している長手方向の側面を有する。第２トレンチが、第１トレンチの長手方向の側面が露出するように形成される。第２トレンチの底面にｐ型不純物を注入する工程において、ｐ型不純物が第１トレンチの長手方向の側面に注入される。
【００４７】
この構成によれば、第１トレンチの長手方向の側面近傍の半導体領域に、底部領域を半導体基板の表面近傍の領域に接続するｐ型領域を形成することができる。これによって、底部領域の電位を特定の電位に固定することが可能となる。
【００４８】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００４９】
１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２２ａ：側面
２２ｂ：側面
２２ｃ：底面
２４：ゲート絶縁層
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３３：ドリフト領域
３４：ドレイン領域
３６：底部領域
３８：接続領域
４０：絶縁層
４１：レジスト層
４２：レジスト層
４６：トレンチ
４６ａ：側面
７０：上部電極
７２：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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