(57)【要約】【課題】積和演算が可能な半導体装置を提供する。【解決手段】第１メモリセルと、第２メモリセルと、オフセット回路と、を有する半導体装置であり、第１メモリセルに第１アナログデータを保持し、第２メモリセルに参照アナログデータを保持する。第１メモリセル、及び第２メモリセルは、基準電位を選択信号として印加した際に、それぞれ第１電流、及び第２電流を流す機能を有し、オフセット回路は、第１電流と第２電流との差分電流に相当する第３電流を流す機能を有する。半導体装置において、第１メモリセル、及び第２メモリセルは、第２アナログデータに応じた電位を選択信号として印加した際に、それぞれ第４電流、及び第５電流を流す機能を有する。第４電流と第５電流との差分電流から第３電流を差し引くことで、第１アナログデータと第２アナログデータの積和に依存した電流を取得する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、オフセット回路と、を有し、
前記メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、
前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
前記第１定電流回路は、前記第１配線と電気的に接続され、
前記第１定電流回路は、前記第１配線に第１電流を供給する機能を有し、
前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
前記第１配線は、前記第１出力端子と電気的に接続され、
前記第２定電流回路は、前記第２配線と電気的に接続され、
前記第２定電流回路は、前記第２配線に第２電流を供給する機能を有し、
前記第２配線は、前記第２出力端子と電気的に接続され、
前記カレントミラー回路は、前記第２配線の電位に応じた第３電流を、前記第１配線と、前記第２配線と、から出力する機能を有し、
前記第１メモリセルは、前記第１出力端子と電気的に接続され、
前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１定電流回路は、第４トランジスタを有し、
前記第２定電流回路は、第５トランジスタを有し、
前記第４トランジスタ、及び前記第５トランジスタは、それぞれバックゲートを有し、
前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第４トランジスタのゲートは、前記第４トランジスタの第１端子と電気的に接続され、
前記第５トランジスタの第１端子は、前記第２配線と電気的に接続され、
前記第５トランジスタのゲートは、前記第５トランジスタの第１端子と電気的に接続されることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記カレントミラー回路は、第６トランジスタと、第７トランジスタと、を有し、
前記第６トランジスタの第１端子は、前記第１配線と電気的に接続され、
前記第６トランジスタのゲートは、前記第２配線と電気的に接続され、
前記第７トランジスタの第１端子は、前記第２配線と電気的に接続され、
前記第７トランジスタのゲートは、前記第２配線と電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１メモリセルは、第８トランジスタと、第９トランジスタと、第２容量素子と、を有し、
前記第２メモリセルは、第１０トランジスタと、第１１トランジスタと、第３容量素子と、を有し、
前記第８トランジスタの第１端子は、前記第９トランジスタのゲートと電気的に接続され、
前記第２容量素子の第１端子は、前記第８トランジスタの第１端子と電気的に接続され、
前記第９トランジスタの第１端子は、前記第１出力端子と電気的に接続され、
前記第１０トランジスタの第１端子は、前記第１１トランジスタのゲートと電気的に接続され、
前記第３容量素子の第１端子は、前記第１０トランジスタの第１端子と電気的に接続され、
前記第１１トランジスタの第１端子は、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１乃至第１１トランジスタは、同一の極性であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１乃至第１１トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体装置を複数個有し、
ダイシング用の領域を有する半導体ウェハ。
【請求項８】
請求項１乃至請求項６のいずれか一に記載の半導体装置と、筐体と、を有する電子機器。
【請求項９】
請求項８において、
請求項１乃至請求項６のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器。
【請求項１０】
請求項９に記載の電子機器と、生体情報を取得する装置と、を有する生体認証システム。
【請求項１１】
請求項９に記載の電子機器を用いた映像配信システムであって、
映像データのエンコード処理を行う機能と、
前記エンコード処理が行われた前記映像データを送信する機能と、を有する映像配信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、及び該半導体装置を利用したシステムに関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
人工ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。人工ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。
【０００４】
人工ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。また、非特許文献１には、人工ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｙｕｔａｋａ  Ａｒｉｍａ  ｅｔ  ａｌ，”Ａ  Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ  Ｃｈｉｐ  ｗｉｔｈ  １２５  Ｎｅｕｒｏｎｓ  ａｎｄ  １０Ｋ  Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ  Ｓｙｎａｐｓｅｓ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．２６，ＮＯ．４，  ＡＰＲＩＬ  １９９１，  ｐｐ．６０７−６１１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
人工ニューラルネットワークを半導体装置として構築するには、第１ニューロン回路と第２ニューロン回路との間の結合強度を記憶し、第１ニューロン回路の出力とその結合強度とを乗じて足し合わせる積和演算を実行するシナプス回路を実現する必要がある。つまり、結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置に実装する必要がある。
【０００７】
該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、人工ニューラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する。
【０００８】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを利用したシステムを提供することを課題の一とする。
【０００９】
又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、認証機能を有する新規の半導体装置を提供することを課題の一とする。又は、本発明の一態様は、映像データ及び＼又は画像データの圧縮を行う新規の半導体装置を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【００１１】
（１）
本発明の一態様は、メモリセルアレイと、オフセット回路と、を有し、メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、第１定電流回路は、第１配線と電気的に接続され、第１定電流回路は、第１配線に第１電流を供給する機能を有し、第１トランジスタの第１端子は、第２トランジスタの第１端子と電気的に接続され、第１トランジスタのゲートは、第２トランジスタの第２端子と電気的に接続され、第２トランジスタの第１端子は、第１配線と電気的に接続され、第３トランジスタの第１端子は、第２トランジスタの第２端子と電気的に接続され、第１容量素子の第１端子は、第１トランジスタのゲートと電気的に接続され、第１配線は、第１出力端子と電気的に接続され、第２定電流回路は、第２配線と電気的に接続され、第２定電流回路は、第２配線に第２電流を供給する機能を有し、第２配線は、第２出力端子と電気的に接続され、カレントミラー回路は、第２配線の電位に応じた第３電流を、第１配線と、第２配線と、から出力する機能を有し、第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、第２出力端子と電気的に接続されることを特徴とする半導体装置である。
【００１２】
（２）
又は、本発明の一態様は、前記（１）において、第１定電流回路は、第４トランジスタを有し、第２定電流回路は、第５トランジスタを有し、第４トランジスタ、及び第５トランジスタは、それぞれバックゲートを有し、第４トランジスタの第１端子は、第１配線と電気的に接続され、第４トランジスタのゲートは、第４トランジスタの第１端子と電気的に接続され、第５トランジスタの第１端子は、第２配線と電気的に接続され、第５トランジスタのゲートは、第５トランジスタの第１端子と電気的に接続されることを特徴とする半導体装置である。
【００１３】
（３）
又は、本発明の一態様は、前記（１）又は前記（２）において、カレントミラー回路は、第６トランジスタと、第７トランジスタと、を有し、第６トランジスタの第１端子は、第１配線と電気的に接続され、第６トランジスタのゲートは、第２配線と電気的に接続され、第７トランジスタの第１端子は、第２配線と電気的に接続され、第７トランジスタのゲートは、第２配線と電気的に接続されることを特徴とする半導体装置である。
【００１４】
（４）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一において、第１メモリセルは、第８トランジスタと、第９トランジスタと、第２容量素子と、を有し、第２メモリセルは、第１０トランジスタと、第１１トランジスタと、第３容量素子と、を有し、第８トランジスタの第１端子は、第９トランジスタのゲートと電気的に接続され、第２容量素子の第１端子は、第８トランジスタの第１端子と電気的に接続され、第９トランジスタの第１端子は、第１出力端子と電気的に接続され、第１０トランジスタの第１端子は、第１１トランジスタのゲートと電気的に接続され、第３容量素子の第１端子は、第１０トランジスタの第１端子と電気的に接続され、第１１トランジスタの第１端子は、第２出力端子と電気的に接続されることを特徴とする半導体装置である。
【００１５】
（５）
又は、本発明の一態様は、前記（１）乃至（４）のいずれか一において、第１乃至第１１トランジスタは、同一の極性であることを特徴とする半導体装置である。
【００１６】
（６）
又は、本発明の一態様は、前記（１）乃至（５）のいずれか一において、第１乃至第１１トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
【００１７】
（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。
【００１８】
（８）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一に記載の半導体装置と、筐体と、を有する電子機器である。
【００１９】
（９）
又は、本発明の一態様は、前記（８）において、前記（１）乃至（６）のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器である。
【００２０】
（１０）
又は、本発明の一態様は、前記（９）に記載の電子機器と、生体情報を取得する装置と、を有する生体認証システムである。
【００２１】
（１１）
又は、本発明の一態様は、前記（９）に記載の電子機器を用いた映像配信システムであって、映像データのエンコード処理を行う機能と、エンコード処理が行われた映像データを送信する機能と、を有する映像配信システムである。
【発明の効果】
【００２２】
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を利用したシステムを提供することができる。
【００２３】
又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、認証機能を有する新規の半導体装置を提供することができる。又は、本発明の一態様によって、映像データ及び＼又は画像データの圧縮を行う新規の半導体装置を提供することができる。
【００２４】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の一例を示すブロック図。
【図２】図１の半導体装置のオフセット回路の一例を示す回路図。
【図３】図１の半導体装置のオフセット回路の一例を示す回路図。
【図４】図１の半導体装置のオフセット回路の一例を示す回路図。
【図５】図１の半導体装置のメモリセルアレイの一例を示す回路図。
【図６】図１の半導体装置のオフセット回路の一例を示す回路図。
【図７】図１の半導体装置のメモリセルアレイの一例を示す回路図。
【図８】半導体装置の動作例を示すタイミングチャート。
【図９】半導体装置の動作例を示すタイミングチャート。
【図１０】電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。
【図１１】電子機器の例を示す斜視図。
【図１２】放送システムのデータ伝送を示す模式図。
【図１３】医療現場における映像配信システムの構成例を示す図。
【図１４】タッチパネルの構成例を示す図。
【図１５】タッチパネルの表示パネルの画素の構成例を示す図。
【図１６】タッチパネルの構成例を示す断面図。
【図１７】タッチパネルの構成例を示す断面図。
【図１８】表示パネルの反射膜の形状の例を示す模式図。
【図１９】入力部の構成例を示すブロック図。
【図２０】表示部の画素を説明する回路図。
【図２１】トランジスタの構成例を示す上面図及び断面図。
【図２２】トランジスタの構成例を示す上面図及び断面図。
【図２３】トランジスタの構成例を示す上面図及び断面図。
【図２４】トランジスタの構成例を示す上面図及び断面図。
【図２５】トランジスタの構成例を示す上面図及び断面図。
【図２６】トランジスタの構成例を示す上面図及び断面図。
【図２７】トランジスタの構成例を示す上面図及び断面図。
【図２８】酸化物の原子数比の範囲を説明する図。
【図２９】ＩｎＭＺｎＯ４の結晶を説明する図。
【図３０】酸化物の積層構造におけるバンド図。
【図３１】ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図３２】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。
【図３３】ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。
【図３４】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図３５】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【発明を実施するための形態】
【００２６】
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ；Ａｕｄｉｏ  Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ；Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
【００２７】
また、本明細書において、酸化物半導体をＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタをＯＳトランジスタという場合がある。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である積和演算回路について説明する。なお、該積和演算回路は、複数の第１アナログデータと複数の第２アナログデータと、の積和を行う回路である。
【００２９】
＜構成例＞
図１に本発明の一態様の半導体装置の一例を示す。図１は、積和演算処理回路のブロック図を示しており、半導体装置１００は、オフセット回路１１０と、メモリセルアレイ１２０と、を有する。
【００３０】
オフセット回路１１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ｎは１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。
【００３１】
メモリセルアレイ１２０は、列方向にｍ個（ｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ１２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図１のメモリセルアレイ１２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
【００３２】
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
【００３３】
メモリセルアレイ１２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する。
【００３４】
列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、出力端子ＯＴｒｅｆを有する。
【００３５】
配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続されている。配線ＯＲＰ及び配線ＯＳＰは、オフセット回路１１０に制御信号を供給するための配線である。
【００３６】
メモリセルアレイ１２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
【００３７】
列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
【００３８】
参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。
【００３９】
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。
【００４０】
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。
【００４１】
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。
【００４２】
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ１２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
【００４３】
配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
【００４４】
なお、図１に示す半導体装置１００は、オフセット回路１１０、メモリセルアレイ１２０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【００４５】
本発明の一態様の構成は、図１の半導体装置１００の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、半導体装置１００の構成を変更することができる。例えば、半導体装置１００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、半導体装置１００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成であってもよい。
【００４６】
＜＜オフセット回路１１０＞＞
次に、オフセット回路１１０に適用できる回路構成の例について説明する。図２に、オフセット回路１１０の一例として、オフセット回路１１１を示す。
【００４７】
オフセット回路１１１は、電源電圧の供給のため、配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］は、それぞれ配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続され、参照列出力回路Ｃｒｅｆは、配線ＶＤＤＬと電気的に接続されている。なお、後述するカレントミラー回路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤＬは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
【００４８】
以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子Ｃ１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。
【００４９】
定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有する。
【００５０】
定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する。
【００５１】
列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ１のゲートは、容量素子Ｃ１の第１端子と電気的に接続されている。トランジスタＴｒ２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ３の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＶＳＳＬと電気的に接続されている。
【００５２】
なお、トランジスタＴｒ１乃至トランジスタＴｒ３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１乃至トランジスタＴｒ３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１乃至トランジスタＴｒ３は、特に、実施の形態５に記載するトランジスタの構造であることが更に好ましい。
【００５３】
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース−ドレイン間に流れるリーク電流を非常に小さくすることができる。トランジスタＴｒ１乃至トランジスタＴｒ３として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１乃至トランジスタＴｒ３のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
【００５４】
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力端子ＯＴ［ｊ］と電気的に接続されている。
【００５５】
なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］及び端子ＣＴ６［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接続する配線である。
【００５６】
次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー回路ＣＭを共有している。
【００５７】
定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出力端子として機能する。
【００５８】
定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を有する。
【００５９】
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭの端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力端子ＯＴｒｅｆと電気的に接続されている。
【００６０】
なお、配線ＯＬｒｅｆは、カレントミラー回路ＣＭの端子ＣＴ７及び端子ＣＴ８を介して、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する配線である。
【００６１】
カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する。
【００６２】
なお、図２に示すオフセット回路１１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【００６３】
なお、本発明の一態様の構成は、図２のオフセット回路１１１の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路１１１の構成を変更することができる。
【００６４】
〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成例について説明する。
【００６５】
図３に示すオフセット回路１１２は、図２のオフセット回路１１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
【００６６】
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４を有する。トランジスタＴｒ４は、デュアルゲート構造のトランジスタであり、第１ゲートと第２ゲートを有する。
【００６７】
なお、本明細書において、デュアルゲート構造を有するトランジスタの第１ゲートは、フロントゲートとし、第１ゲートはゲートという語句に置き換えて記載する。加えて、デュアルゲート構造を有するトランジスタの第２ゲートは、バックゲートとし、第２ゲートはバックゲートという語句に置き換えて記載する。
【００６８】
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。トランジスタＴｒ４のバックゲートは、配線ＢＧ［ｊ］と電気的に接続されている。
【００６９】
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６を有する。トランジスタＴｒ６は、デュアルゲート構造のトランジスタであり、ゲートとバックゲートを有する。
【００７０】
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続されている。トランジスタＴｒ６のバックゲートは、配線ＢＧｒｅｆと電気的に接続されている。
【００７１】
この接続構成を適用することで、配線ＢＧ［ｊ］、及び配線ＢＧｒｅｆに電位を印加することにより、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのしきい値電圧を制御することができる。
【００７２】
なお、トランジスタＴｒ４、及びトランジスタＴｒ６は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ４、及びトランジスタＴｒ６は、特に、実施の形態５に記載するトランジスタの構造であることが更に好ましい。
【００７３】
トランジスタＴｒ４、及びトランジスタＴｒ６として、ＯＳトランジスタを用いることにより、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
【００７４】
なお、図３に示すオフセット回路１１２は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ６、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＢＧ［１］、配線ＢＧ［ｊ］、配線ＢＧ［ｎ］、配線ＢＧｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【００７５】
〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。
【００７６】
図４に示すオフセット回路１１３は、図２のオフセット回路１１１のカレントミラー回路ＣＭの内部の構成の例を示した回路図である。
【００７７】
カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ７を有する。
【００７８】
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
【００７９】
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
【００８０】
この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ７のソース−ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のソース−ドレイン間に流れる電流の量と、を等しくすることができる。
【００８１】
なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５、及びトランジスタＴｒ７のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ５、及びトランジスタＴｒ７は、特に、実施の形態５に記載するトランジスタの構造であることが更に好ましい。
【００８２】
トランジスタＴｒ５、及びトランジスタＴｒ７として、ＯＳトランジスタを用いることにより、トランジスタＴｒ５、及びトランジスタＴｒ７のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
【００８３】
なお、図４に示すオフセット回路１１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【００８４】
＜＜メモリセルアレイ１２０＞＞
次に、メモリセルアレイ１２０に適用できる回路構成の例について説明する。図５に、メモリセルアレイ１２０の一例として、メモリセルアレイ１２１を示す。
【００８５】
メモリセルアレイ１２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ１２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。
【００８６】
メモリセルアレイ１２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｊ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂ［ｊ］と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
【００８７】
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本発明の一態様において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。
【００８８】
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
【００８９】
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。
【００９０】
なお、トランジスタＴｒ１１、及びトランジスタＴｒ１２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１１、及びトランジスタＴｒ１２は、特に、実施の形態５に記載するトランジスタの構造であることが更に好ましい。
【００９１】
トランジスタＴｒ１１、及びトランジスタＴｒ１２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
【００９２】
更に、上述したトランジスタＴｒ１乃至トランジスタＴｒ７、トランジスタＴｒ１１、及びトランジスタＴｒ１２の全てにＯＳトランジスタを適用することによって、半導体装置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
【００９３】
なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトランジスタＴｒ１２は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトランジスタＴｒ１２のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトランジスタＴｒ１２の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトランジスタＴｒ１２のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
【００９４】
なお、図５に示すメモリセルアレイ１２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ２のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【００９５】
また、本発明の一態様の半導体装置は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
【００９６】
＜動作例＞
ここでは、本発明の一態様の半導体装置１００の動作の一例について説明する。なお、本動作例で説明する半導体装置１００は、オフセット回路１１０として、図６に示すオフセット回路１５０を適用し、かつ半導体装置１００のメモリセルアレイ１２０として、図７に示すメモリセルアレイ１６０を適用した構成とする。
【００９７】
図６に示すオフセット回路１５０は、図３のオフセット回路１１２の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆと、図４のオフセット回路１１３が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。図６に示す構成を適用することによって、オフセット回路１５０を、全て同一の極性のトランジスタによって構成することができる。なお、本動作例の説明として、図６は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。
【００９８】
なお、図６には、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩが有するトランジスタＴｒ４の第１端子から第２端子に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩが有するトランジスタＴｒ４の第１端子から第２端子に流れる電流をＩＣ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆが有するトランジスタＴｒ６の第１端子から第２端子に流れる電流をＩＣｒｅｆと記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］の配線ＩＬ［ｊ］を介してトランジスタＴｒ５の第１端子に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］の配線ＩＬ［ｊ＋１］を介してトランジスタＴｒ５の第１端子に流れる電流と、参照列出力回路Ｃｒｅｆの配線ＩＬｒｅｆを介してトランジスタＴｒ７に流れる電流と、をＩＣＭと記載する。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。
【００９９】
図７に示すメモリセルアレイ１６０は、図５に示すメモリセルアレイ１２１と同様の構成であり、本動作例の説明として、図７は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。
【０１００】
なお、図７には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する。
【０１０１】
図８及び図９に、半導体装置１００の動作例のタイミングチャートを示す。図８のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０８における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］、配線ＯＳＰ、及び配線ＯＲＰの電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値である。図９のタイミングチャートは、図８のタイミングチャートの時刻Ｔ０９以降を示しており、時刻Ｔ１４まで記載している。なお、時刻Ｔ０９以降において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図９のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰの電位の変動の記載を省略している。また、図９のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動を記載している。
【０１０２】
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＷ［ｉ］に高レベル電位（図８ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図８ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図８ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図８ではＲＥＦＰと表記している。）が印加されている。
【０１０３】
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
【０１０４】
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
【０１０５】
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
【０１０６】
【数１】
2017174425.tif 000003
【０１０７】
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
【０１０８】
このとき、配線Ｂ［ｊ］から、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ０［ｉ，ｊ］となる。
【０１０９】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことができる。
【０１１０】
【数２】
2017174425.tif 000004
【０１１１】
このとき、配線Ｂ［ｊ＋１］から、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
【０１１２】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
【０１１３】
【数３】
2017174425.tif 000005
【０１１４】
このとき、配線Ｂｒｅｆから、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ０［ｉ］となる。
【０１１５】
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
【０１１６】
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
【０１１７】
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。
【０１１８】
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
【０１１９】
特に、半導体装置１００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
【０１２０】
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
【０１２１】
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
【０１２２】
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
【０１２３】
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
【０１２４】
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表すことができる。
【０１２５】
【数４】
2017174425.tif 000006
【０１２６】
このとき、配線Ｂ［ｊ］から、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
【０１２７】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
【０１２８】
【数５】
2017174425.tif 000007
【０１２９】
このとき、配線Ｂ［ｊ＋１］から、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
【０１３０】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができる。
【０１３１】
【数６】
2017174425.tif 000008
【０１３２】
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
【０１３３】
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
【０１３４】
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れる。
【０１３５】
ところで、図６において、配線ＩＬｒｅｆに流れる電流をＩＣＭと記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭ０と記載する。
【０１３６】
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭ０が決まる。
【０１３７】
【数７】
2017174425.tif 000009
【０１３８】
なお、カレントミラー回路ＣＭは、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭ０が流れる。
【０１３９】
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＯＲＰを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＲＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３を非導通状態としている。
【０１４０】
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを低レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態となる。
【０１４１】
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＳＰを高レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態となる。このとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって電位が保持される。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴｒ１のソース−ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる。
【０１４２】
なお、時刻Ｔ０８の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１に保持されているため、時刻Ｔ０８以降もトランジスタＴｒ１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
【０１４３】
ここで、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩのトランジスタＴｒ４のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする。また、トランジスタＴｒ５のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩＣＭ０となる。時刻Ｔ１から時刻Ｔ８までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］の配線Ｂ［ｊ］には、メモリセルＡＭ［１］乃至メモリセルＡＭ［ｎ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。したがって、上記より次の式が成り立つ。
【０１４４】
【数８】
2017174425.tif 000010
【０１４５】
＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
時刻Ｔ０９以降は、図９を用いて説明する。時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＲＷ［ｉ］に基準電位（図９ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
【０１４６】
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
【０１４７】
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
【０１４８】
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
【０１４９】
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
【０１５０】
【数９】
2017174425.tif 000011
【０１５１】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図９では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
【０１５２】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。
【０１５３】
【数１０】
2017174425.tif 000012
【０１５４】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図９では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
【０１５５】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
【０１５６】
【数１１】
2017174425.tif 000013
【０１５７】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図９では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
【０１５８】
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。
【０１５９】
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭが決まる。
【０１６０】
【数１２】
2017174425.tif 000014
【０１６１】
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ０８乃至時刻Ｔ０９では、数式（Ｅ４）を満たすため、配線Ｂ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
【０１６２】
時刻Ｔ０９から時刻Ｔ１０までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴｒ５のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ１のソース−ドレイン間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
【０１６３】
【数１３】
2017174425.tif 000015
【０１６４】
数式（Ｅ８）に、数式（Ｅ１）乃至数式（Ｅ７）を用いることで、次の式が得られる。
【０１６５】
【数１４】
2017174425.tif 000016
【０１６６】
つまり、数式（Ｅ９）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。つまり、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和の値を求めることができる。
【０１６７】
時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ９）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
【０１６８】
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
【０１６９】
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ０８から時刻Ｔ０９までの間の電位に戻る。
【０１７０】
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
【０１７１】
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
【０１７２】
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
【０１７３】
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図９では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図９では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図９では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
【０１７４】
時刻Ｔ１１から時刻Ｔ１２までの動作は、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に考えることができるので、時刻Ｔ１１から時刻Ｔ１２までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
【０１７５】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
【０１７６】
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１０から時刻Ｔ１１までの間の電位に戻る。
【０１７７】
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲートの電位が下降する。
【０１７８】
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
【０１７９】
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
【０１８０】
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ］とする。
【０１８１】
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
【０１８２】
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図９では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図９では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉ２ｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉ２ｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図９では、ΔＩＢｒｅｆと表記する。）増加することになる。
【０１８３】
時刻Ｔ１３から時刻Ｔ１４までの動作は、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に考えることができるので、時刻Ｔ１３から時刻Ｔ１４までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
【０１８４】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
【０１８５】
＜＜時刻Ｔ１４以降＞＞
時刻Ｔ１４以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１２から時刻Ｔ１３までの間の電位に戻る。
【０１８６】
以上のように、図１に示す回路を構成することによって、複数の積和演算処理を同時に実行できる。つまり、高速な積和演算処理を実現する半導体装置を提供することができる。
【０１８７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１８８】
（実施の形態２）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例について、図１０を用いて説明する。
【０１８９】
＜電子部品＞
図１０（Ａ）では上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１９０】
上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１９１】
後工程については、図１０（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０１９２】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１９３】
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
【０１９４】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１９５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０１９６】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０１９７】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。
【０１９８】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
【０１９９】
また、完成した電子部品の斜視模式図を図１０（Ｂ）に示す。図１０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１０（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
【０２００】
なお、本発明の一態様は、上記の電子部品４７００の形状に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図１０（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
【０２０１】
ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
【０２０２】
ダイシング工程を行うことにより、図１０（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
【０２０３】
なお、本発明の一態様の素子基板の形状は、図１０（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図１０（Ｅ）に示す矩形形の半導体ウェハ４８１０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
【０２０４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２０５】
（実施の形態３）
本実施の形態では、実施の形態１で説明した半導体装置の応用例について説明する。
【０２０６】
半導体装置１００は積和演算回路として機能するため、人工ニューラルネットワークの構成要素の一つとして半導体装置１００を適用することができる場合がある。人工ニューラルネットワークとは、神経回路網をモデルにした情報処理システムであり、脳機能の特性を計算機上で表現することができる。
【０２０７】
人工ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっており、この結合の強度を変更することで様々な入力パターンに対して学習し、パターン認識や連想記憶、データマイニングなどを高速に実行できると考えられている。特に、音、音声、音楽、画像、又は映像などのパターン認識を利用した新規な電子機器を実現できる場合がある。
【０２０８】
実施の形態１で説明した半導体装置において、複数の第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付けの演算を並列して行うことができ、当該出力信号として重み付けの演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。
【０２０９】
＜電子機器＞
ここでは、上述の人工ニューラルネットワークを利用した電子機器、又はシステムについて説明する。
【０２１０】
図１１（Ａ）は、タブレット型の情報端末であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１１（Ａ）に示した情報端末では、操作ボタン５２２３の数を４個示しているが、情報端末の有する操作ボタンの数及び配置は、これに限定されない。また、図示していないが、図１１（Ａ）に示した情報端末は、カメラを有する構成であってもよい。また、図示していないが、図１１（Ａ）に示した情報端末は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図１１（Ａ）に示した情報端末は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図１１（Ａ）に示す情報端末の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末の向きに応じて自動的に切り替えるようにすることができる。また、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を設けることで、生体認証機能を有する情報端末を実現することができる。特に、この生体認証機能に、上述の人工ニューラルネットワークを用いることにより、精度の高い認証システムを構築できる場合がある。また、情報端末における人工ニューラルネットワークの応用については、認証システムのみに限定されない。例えば、情報端末において、人工ニューラルネットワークを利用して音声解読を行うことができる場合がある。情報端末に音声解読機能を設けることで、音声認識によってタブレット型の情報端末を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などをタブレット型の情報端末に有することができる。これにより、例えば、タブレット型の情報端末を、外国語を学習するための教科書の代わりとして活用することができる。又は、例えば、会議などの議事録作成として活用することができる。
【０２１１】
なお、本発明の一態様は、図１１（Ａ）のタブレット型の情報端末に限定せず、図１１（Ｂ）に示すような、図１１（Ａ）の情報端末のサイズを小さくし、かつ通話機能を搭載した携帯電話（スマートフォン）の形態であってもよい。図１１（Ｂ）の携帯電話は、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。図１１（Ａ）に示す情報端末と同様に、指紋、静脈、虹彩、又は声紋などの生体情報を取得する装置を設けることで、人工ニューラルネットワークを利用した生体認証機能を有する情報端末を実現することができる場合がある。また、図１１（Ａ）に示す情報端末と同様に、人工ニューラルネットワークを利用した音声解読の機能を有してもよい。
【０２１２】
図１１（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
【０２１３】
ビデオカメラで撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。エンコードの際に、人工ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができる。
【０２１４】
図１１（Ｄ）は、掌紋認証装置を示しており、筐体５４３１、表示部５４３２、掌紋読み取り部５４３３、配線５４３４を有している。図１１（Ｄ）は、手５４３５の掌紋を取得する様子を示している。また、本発明の一態様は、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子などの生体情報を取得して生体認証を行う装置であってもよい。
【０２１５】
図１２に、放送システムにおけるデータ伝送を模式的に示す。図１２には、放送局６５６１から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）６５６０に届けられるまでの経路を示している。ＴＶ６５６０は、受信装置及び表示装置を備えている。人工衛星６５６２として、例えば、ＣＳ衛星、ＢＳ衛星などが挙げられる。アンテナ６５６４として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。アンテナ６５６５として、例えば、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナなどが挙げられる。
【０２１６】
電波６５６６Ａ、６５６６Ｂは、衛星放送用の放送信号である。人工衛星６５６２は電波６５６６Ａを受信すると、地上に向けて電波６５６６Ｂを伝送する。各家庭において、電波６５６６Ｂはアンテナ６５６４で受信され、ＴＶ６５６０において衛星ＴＶ放送を視聴することができる。あるいは、電波６５６６Ｂは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のＴＶ６５６０に送信する。電波６５６７Ａ、６５６７Ｂは、地上波放送用の放送信号である。電波塔６５６３は、受信した電波６５６７Ａを増幅して、電波６５６７Ｂを送信する。各家庭では、アンテナ６５６５で電波６５６７Ｂを受信することで、ＴＶ６５６０で地上波ＴＶ放送を視聴することができる。
【０２１７】
放送局６５６１から電波６５６６Ａ、又は電波６５６７Ａを発信する前に、放送局６５６１が有する電子機器によって、映像データのエンコード処理が行われる。このとき、人工ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができる。
【０２１８】
また、本実施の形態の映像配信システムは、ＴＶ放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。
【０２１９】
例えば、高速ＩＰネットワークを通じてカメラの映像データを配信してもよい。例えば、映像データの配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる。画像診断などの医療行為に利用する映像は、より高精細な映像であることが求められており、医療用画像として高解像度（８Ｋ、４Ｋ、２Ｋ）の映像求められる。図１３は、映像データの配信システムを利用した救急医療システムを模式的に示す。
【０２２０】
救急車６６００（救急車；救急搬送車両）と医療機関６６０１と間、医療機関６６０１と医療機関６６０２間の通信は、高速ネットワーク６６０５を利用して行われる。救急車６６００には、カメラ６６１０、エンコーダ６６１１、通信装置６６１２が搭載されている。
【０２２１】
カメラ６６１０は、医療機関６６０１へ搬送する患者を撮影する。カメラ６６１０で取得した映像データ６６１５は、通信装置６６１２によって非圧縮で送信することもできる。これにより遅延を少なくして、高解像度の映像データ６６１５を医療機関６６０１に伝送送することができる。救急車６６００と医療機関６６０１と間の通信に、高速ネットワーク６６０５を利用できない場合は、エンコーダ６６１１で映像データを符号化し、符号化した映像データ６６１６を送ることもできる。このとき、人工ニューラルネットワークによるパターン認識を利用することによって、前述したテレビシステムと同様に映像データデータの圧縮を行うことができる。
【０２２２】
医療機関６６０１では、救急車６６００から送られた映像データを通信装置６６２０で受信される。受信した映像データが非圧縮データであれば、通信装置６６２０を介して、表示装置６６２３に送られ、表示される。映像データが圧縮データであれば、デコーダ６６２１でデータ伸長された後、サーバ６６２２、及び表示装置６６２３に送られる。医師は、表示装置６６２３の画像から、救急車６６００の救急隊員への指示、あるいは、患者の治療にあたる医療機関６６０１内のスタッフに指示を行う。図１３の配信システムは高精細な画像を伝送することができので、医療機関６６０１内において、医師は救急搬送中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
【０２２３】
医療機関６６０１と医療機関６６０２間の映像データの通信も、上記と同様である。医療機関６６０１の画像診断装置（ＣＴ、ＭＲＩ等）で取得した医療画像を医療機関６６０２に伝送することができる。また、ここでは、救急車６６００を例に挙げたが、患者を搬送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
【０２２４】
なお、本実施の形態で示した電子機器、又はシステムは、他の電子機器、又はシステムと適宜組み合わせることができる。
【０２２５】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２２６】
（実施の形態４）
本実施の形態では、実施の形態３で説明した図１１（Ａ）のタブレット型端末、又は図１１（Ｂ）の携帯電話などに備えることのできる入出力装置について、説明する。
【０２２７】
図１４は、入出力装置に用いることができるタッチパネル７００ＴＰ１の構成を説明する図である。図１４（Ａ）はタッチパネルの上面図であり、図１４（Ｂ−１）はタッチパネルの入力部の一部を説明する模式図であり、図１４（Ｂ−２）は図１４（Ｂ−１）に示す構成の一部を説明する模式図である。図１４（Ｃ）は、タッチパネルが備える表示部の一部を説明する模式図である。
【０２２８】
図１５（Ａ）は図１４（Ｃ）に示すタッチパネルの画素の構成の一部を説明する下面図であり、図１５（Ｂ）は図１５（Ａ）に示す構成の一部を省略して説明する下面図である。
【０２２９】
図１６及び図１７はタッチパネルの構成を説明する断面図である。図１６（Ａ）は図１４（Ａ）の太線Ｚ１−Ｚ２、太線Ｚ３−Ｚ４、太線Ｚ５−Ｚ６における断面図であり、図１６（Ｂ）は図１６（Ａ）の一部を説明する図である。
【０２３０】
図１７（Ａ）は図１４（Ａ）の太線Ｚ７−Ｚ８、太線Ｚ９−Ｚ１０、太線Ｚ１１−Ｚ１２における断面図であり、図１７（Ｂ）は図１７（Ａ）の一部を説明する図である。
【０２３１】
図１８はタッチパネルの画素に用いることができる反射膜の形状を説明する模式図である。
【０２３２】
図１９はタッチパネルの入力部の構成を説明するブロック図である。
【０２３３】
図２０は、入出力装置が備える画素回路の構成を説明する回路図である。
【０２３４】
＜入出力装置の構成例＞
本実施の形態で説明する入出力装置はタッチパネル７００ＴＰ１を有する（図１４（Ａ）参照）。なお、タッチパネルは表示部及び入力部を備える。
【０２３５】
＜＜表示部の構成例＞＞
表示部は表示パネルを備え、表示パネルは画素７０２（ｉ，ｊ）を備える。
【０２３６】
画素７０２（ｉ，ｊ）は、第２の導電膜と、第１の導電膜と、第２の絶縁膜５０１Ｃと、第１の表示素子７５０（ｉ，ｊ）と、を備える（図１７（Ａ）参照）。
【０２３７】
第２の導電膜は画素回路５３０（ｉ，ｊ）と電気的に接続される。例えば、画素回路５３０（ｉ，ｊ）のスイッチＳＷ１に用いるトランジスタのソース電極又はドレイン電極として機能する導電膜５１２Ｂを、第２の導電膜に用いることができる（図１７（Ａ）及び図２０参照）。
【０２３８】
第１の導電膜は、第２の導電膜と重なる領域を備える。例えば、第１の導電膜を、第１の表示素子７５０（ｉ，ｊ）の第１の電極７５１（ｉ，ｊ）に用いることができる。
【０２３９】
第２の絶縁膜５０１Ｃは第２の導電膜と第１の導電膜の間に挟まれる領域を備え、第１の導電膜と第２の導電膜の間に挟まれる領域に開口部５９１Ａを備える。また、第２の絶縁膜５０１Ｃは、第１の絶縁膜５０１Ａ及び導電膜５１１Ｂに挟まれる領域を備える。また、第２の絶縁膜５０１Ｃは、第１の絶縁膜５０１Ａ及び導電膜５１１Ｂに挟まれる領域に開口部５９１Ｂを備える。第２の絶縁膜５０１Ｃは、第１の絶縁膜５０１Ａ及び導電膜５１１Ｃに挟まれる領域に開口部５９１Ｃを備える（図１６（Ａ）及び図１７（Ａ）参照）。
【０２４０】
第１の導電膜は、開口部５９１Ａにおいて第２の導電膜と電気的に接続される。例えば、第１の電極７５１（ｉ，ｊ）は、導電膜５１２Ｂと電気的に接続される。ところで、第２の絶縁膜５０１Ｃに設けられた開口部５９１Ａにおいて第２の導電膜と電気的に接続される第１の導電膜を、貫通電極ということができる。
【０２４１】
第１の表示素子７５０（ｉ，ｊ）は、第１の導電膜と電気的に接続される。
【０２４２】
第１の表示素子７５０（ｉ，ｊ）は、反射膜及び反射膜が反射する光の強さを制御する機能を備える。例えば、第１の表示素子７５０（ｉ，ｊ）の反射膜に、第１の導電膜又は第１の電極７５１（ｉ，ｊ）等を用いることができる。同様に、第１の表示素子７５０（ｉ，ｊ＋１）の反射膜に、第１の導電膜又は第１の電極７５１（ｉ，ｊ＋１）等を用いることができ、第１の表示素子７５０（ｉ，ｊ＋２）の反射膜に、第１の導電膜又は第１の電極７５１（ｉ，ｊ＋２）等を用いることができる（図１８（Ａ）参照）。なお、後述する図１８（Ｂ）についても、反射膜として、第１の電極７５１（ｉ，ｊ）、第１の電極７５１（ｉ＋１，ｊ）、第１の電極７５１（ｉ＋２，ｊ）を図示している。
【０２４３】
第２の表示素子５５０（ｉ，ｊ）は、第２の絶縁膜５０１Ｃに向けて光を射出する機能を備える（図１６（Ａ）参照）。
【０２４４】
反射膜は、第２の表示素子５５０（ｉ，ｊ）が射出する光を遮らない領域が形成される形状を備える。
【０２４５】
また、本実施の形態で説明する表示パネルの画素７０２（ｉ，ｊ）が備える反射膜は、単数又は複数の開口部７５１Ｈを備える（図１８参照）。
【０２４６】
第２の表示素子５５０（ｉ，ｊ）は、開口部７５１Ｈに向けて光を射出する機能を備える。なお、開口部７５１Ｈは第２の表示素子５５０（ｉ，ｊ）が射出する光を透過する。
【０２４７】
例えば、画素７０２（ｉ，ｊ）に隣接する画素７０２（ｉ，ｊ＋１）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る行方向（図中に矢印Ｒｏ１で示す方向）に延びる直線上に配設されない（図１８（Ａ）参照）。又は、例えば、画素７０２（ｉ，ｊ）に隣接する画素７０２（ｉ＋１，ｊ）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る、列方向（図中に矢印Ｃｏ１で示す方向）に延びる直線上に配設されない（図１８（Ｂ）参照）。
【０２４８】
例えば、画素７０２（ｉ，ｊ＋２）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る、行方向に延びる直線上に配設される（図１８（Ａ）参照）。また、画素７０２（ｉ，ｊ＋１）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈ及び画素７０２（ｉ，ｊ＋２）の開口部７５１Ｈの間において当該直線と直交する直線上に配設される。
【０２４９】
又は、例えば、画素７０２（ｉ＋２，ｊ）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る、列方向に延びる直線上に配設される（図１８（Ｂ）参照）。また、例えば、画素７０２（ｉ＋１，ｊ）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈ及び画素７０２（ｉ＋２，ｊ）の開口部７５１Ｈの間において当該直線と直交する直線上に配設される。
【０２５０】
これにより、第２の表示素子に近接する位置に第２の表示素子とは異なる色を表示する第３の表示素子を、容易に配設することができる。その結果、利便性又は信頼性に優れた表示パネルを提供することができる。
【０２５１】
なお、例えば、第２の表示素子５５０（ｉ，ｊ）が射出する光を遮らない領域７５１Ｅが形成されるように、端部が切除されたような形状を備える材料を、反射膜に用いることができる（図１８（Ｃ）参照）。具体的には、列方向（図中に矢印Ｃｏ１で示す方向）が短くなるように端部が切除された第１の電極７５１（ｉ，ｊ）を反射膜に用いることができる。なお、図１８（Ｃ）では、第１の電極７５１（ｉ，ｊ）と同様に、第１の電極７５１（ｉ，ｊ＋１）も図示している。
【０２５２】
これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、第１の表示素子と、第１の表示素子とは異なる方法を用いて表示をする第２の表示素子と、を駆動することができる。具体的には、反射型の表示素子を第１の表示素子に用いて、消費電力を低減することができる。又は、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。又は、光を射出する第２の表示素子を用いて、暗い環境下で画像を良好に表示することができる。また、第２の絶縁膜を用いて、第１の表示素子及び第２の表示素子の間又は第１の表示素子及び画素回路の間における不純物の拡散を抑制することができる。また、制御情報に基づいて制御された電圧を供給される第２の表示素子が射出する光の一部は、第１の表示素子が備える反射膜に遮られない。その結果、利便性又は信頼性に優れた表示装置を提供することができる。
【０２５３】
また、本実施の形態で説明する入出力装置の画素が備える第２の表示素子５５０（ｉ，ｊ）は、第１の表示素子７５０（ｉ，ｊ）を用いた表示を視認できる範囲の一部において視認できるように配設される。例えば、外光を反射する強度を制御して表示する第１の表示素子７５０（ｉ，ｊ）に外光が入射し反射する方向を、破線の矢印で図中に示す（図１７（Ａ）参照）。また、第１の表示素子７５０（ｉ，ｊ）を用いた表示を視認できる範囲の一部に第２の表示素子５５０（ｉ，ｊ）が光を射出する方向を、実線の矢印で図中に示す（図１６（Ａ）参照）。
【０２５４】
これにより、第１の表示素子を用いた表示を視認することができる領域の一部において、第２の表示素子を用いた表示を視認することができる。又は、表示パネルの姿勢等を変えることなく使用者は表示を視認することができる。その結果、利便性又は信頼性に優れた表示パネルを提供することができる。
【０２５５】
また、画素回路５３０（ｉ，ｊ）は、信号線Ｓｉｇ１（ｊ）と電気的に接続される。なお、導電膜５１２Ａは、信号線Ｓｉｇ１（ｊ）と電気的に接続される（図１７（Ａ）及び図２０参照）。また、例えば、第２の導電膜をソース電極又はドレイン電極として機能する導電膜５１２Ｂに用いたトランジスタを、画素回路５３０（ｉ，ｊ）のスイッチＳＷ１に用いることができる。
【０２５６】
また、本実施の形態で説明する表示パネルは、第１の絶縁膜５０１Ａを有する（図１６（Ａ）参照）。
【０２５７】
第１の絶縁膜５０１Ａは、第１の開口部５９２Ａ、第２の開口部５９２Ｂ及び開口部５９２Ｃを備える（図１６（Ａ）又は図１７（Ａ）参照）。
【０２５８】
第１の開口部５９２Ａは、第１の中間膜７５４Ａ及び第１の電極７５１（ｉ，ｊ）と重なる領域又は第１の中間膜７５４Ａ及び第２の絶縁膜５０１Ｃと重なる領域を備える。
【０２５９】
第２の開口部５９２Ｂは、第２の中間膜７５４Ｂ及び導電膜５１１Ｂと重なる領域を備える。また、開口部５９２Ｃは、中間膜７５４Ｃ及び導電膜５１１Ｃと重なる領域を備える。
【０２６０】
第１の絶縁膜５０１Ａは、第１の開口部５９２Ａの周縁に沿って、第１の中間膜７５４Ａ及び第２の絶縁膜５０１Ｃの間に挟まれる領域を備え、第１の絶縁膜５０１Ａは、第２の開口部５９２Ｂの周縁に沿って、第２の中間膜７５４Ｂ及び導電膜５１１Ｂの間に挟まれる領域を備える。
【０２６１】
また、本実施の形態で説明する表示パネルは、走査線Ｇ２（ｉ）と、配線ＣＳＣＯＭと、第３の導電膜ＡＮＯと、信号線Ｓｉｇ２（ｊ）と、を有する（図２０参照）。
【０２６２】
また、本実施の形態で説明する表示パネルの第２の表示素子５５０（ｉ，ｊ）は、第３の電極５５１（ｉ，ｊ）と、第４の電極５５２と、発光性の材料を含む層５５３（ｊ）と、を備える（図１６（Ａ）参照）。なお、第３の電極５５１（ｉ，ｊ）は、第３の導電膜ＡＮＯと電気的に接続され、第４の電極５５２は、第４の導電膜ＶＣＯＭ２と電気的に接続される（図２０参照）。
【０２６３】
第４の電極５５２は、第３の電極５５１（ｉ，ｊ）と重なる領域を備える。
【０２６４】
発光性の材料を含む層５５３（ｊ）は、第３の電極５５１（ｉ，ｊ）及び第４の電極５５２の間に挟まれる領域を備える。
【０２６５】
第３の電極５５１（ｉ，ｊ）は、接続部５２２において、画素回路５３０（ｉ，ｊ）と電気的に接続される。
【０２６６】
また、本実施の形態で説明する表示パネルの第１の表示素子７５０（ｉ，ｊ）は、液晶材料を含む層７５３と、第１の電極７５１（ｉ，ｊ）及び第２の電極７５２と、を備える。第２の電極７５２は、第１の電極７５１（ｉ，ｊ）との間に液晶材料の配向を制御する電界が形成されるように配置される（図１６（Ａ）及び図１７（Ａ）参照）。
【０２６７】
また、本実施の形態で説明する表示パネルは、配向膜ＡＦ１及び配向膜ＡＦ２を備える。配向膜ＡＦ２は、配向膜ＡＦ１との間に液晶材料を含む層７５３を挟むように配設される。
【０２６８】
また、本実施の形態で説明する表示パネルは、第１の中間膜７５４Ａと、第２の中間膜７５４Ｂと、を有する。
【０２６９】
第１の中間膜７５４Ａは、第２の絶縁膜５０１Ｃとの間に第１の導電膜を挟む領域を備え、第１の中間膜７５４Ａは、第１の電極７５１（ｉ，ｊ）と接する領域を備える。第２の中間膜７５４Ｂは導電膜５１１Ｂと接する領域を備える。
【０２７０】
また、本実施の形態で説明する表示パネルは、遮光膜ＢＭと、絶縁膜７７１と、機能膜７７０Ｐと、機能膜７７０Ｄと、を有する。また、着色膜ＣＦ１及び着色膜ＣＦ２を有する。
【０２７１】
遮光膜ＢＭは、第１の表示素子７５０（ｉ，ｊ）と重なる領域に開口部を備える。着色膜ＣＦ２は、第２の絶縁膜５０１Ｃ及び第２の表示素子５５０（ｉ，ｊ）の間に配設され、開口部７５１Ｈと重なる領域を備える（図１６（Ａ）参照）。
【０２７２】
絶縁膜７７１は、着色膜ＣＦ１と液晶材料を含む層７５３の間又は遮光膜ＢＭと液晶材料を含む層７５３の間に挟まれる領域を備える。これにより、着色膜ＣＦ１の厚さに基づく凹凸を平坦にすることができる。又は、遮光膜ＢＭ又は着色膜ＣＦ１等から液晶材料を含む層７５３への不純物の拡散を、抑制することができる。
【０２７３】
機能膜７７０Ｐは、第１の表示素子７５０（ｉ，ｊ）と重なる領域を備える。
【０２７４】
機能膜７７０Ｄは、第１の表示素子７５０（ｉ，ｊ）と重なる領域を備える。機能膜７７０Ｄは、第１の表示素子７５０（ｉ，ｊ）との間に基板７７０を挟むように配設される。これにより、例えば、第１の表示素子７５０（ｉ，ｊ）が反射する光を拡散することができる。
【０２７５】
また、本実施の形態で説明する表示パネルは、基板５７０と、基板７７０と、機能層５２０と、を有する。
【０２７６】
基板７７０は、基板５７０と重なる領域を備える。
【０２７７】
機能層５２０は、基板５７０及び基板７７０の間に挟まれる領域を備える。機能層５２０は、画素回路５３０（ｉ，ｊ）と、第２の表示素子５５０（ｉ，ｊ）と、絶縁膜５２１と、絶縁膜５２８と、を含む。また、機能層５２０は、絶縁膜５１８及び絶縁膜５１６を含む（図１６（Ａ）及び図１６（Ｂ）参照）。
【０２７８】
絶縁膜５２１は、画素回路５３０（ｉ，ｊ）及び第２の表示素子５５０（ｉ，ｊ）の間に挟まれる領域を備える。
【０２７９】
絶縁膜５２８は、絶縁膜５２１及び基板５７０の間に配設され、第２の表示素子５５０（ｉ，ｊ）と重なる領域と、に開口部を備える。
【０２８０】
第３の電極５５１（ｉ，ｊ）の周縁に沿って形成される絶縁膜５２８は、第３の電極５５１（ｉ，ｊ）及び第４の電極の短絡を防止する。
【０２８１】
絶縁膜５１８は、絶縁膜５２１及び画素回路５３０（ｉ，ｊ）の間に挟まれる領域を備える。絶縁膜５１６は、絶縁膜５１８及び画素回路５３０（ｉ，ｊ）の間に挟まれる領域を備える。
【０２８２】
また、本実施の形態で説明する表示パネルは、接合層５０５と、封止材７０５と、構造体ＫＢ１と、を有する。
【０２８３】
接合層５０５は、機能層５２０及び基板５７０の間に挟まれる領域を備え、機能層５２０及び基板５７０を貼り合せる機能を備える。
【０２８４】
封止材７０５は、機能層５２０及び基板７７０の間に挟まれる領域を備え、機能層５２０及び基板７７０を貼り合わせる機能を備える。
【０２８５】
構造体ＫＢ１は、機能層５２０及び基板７７０の間に所定の間隙を設ける機能を備える。
【０２８６】
また、本実施の形態で説明する表示パネルは、端子５１９Ｂ及び端子５１９Ｃを有する。
【０２８７】
端子５１９Ｂは、導電膜５１１Ｂと、中間膜７５４Ｂと、を備え、中間膜７５４Ｂは、導電膜５１１Ｂと接する領域を備える。端子５１９Ｂは、例えば信号線Ｓｉｇ１（ｊ）と電気的に接続される。
【０２８８】
端子５１９Ｂは、導電材料ＡＣＦ１を用いて、フレキシブルプリント基板ＦＰＣ１と電気的に接続することができる。
【０２８９】
端子５１９Ｃは、導電膜５１１Ｃと、中間膜７５４Ｃと、を備え、中間膜７５４Ｃは、導電膜５１１Ｃと接する領域を備える。導電膜５１１Ｃは、例えば配線ＶＣＯＭ１と電気的に接続される。
【０２９０】
導電材料ＣＰは、端子５１９Ｃと第２の電極７５２の間に挟まれ、端子５１９Ｃと第２の電極７５２を電気的に接続する機能を備える。例えば、導電性の粒子を導電材料ＣＰに用いることができる。
【０２９１】
また、本実施の形態で説明する表示パネルは、駆動回路ＧＤと、駆動回路ＳＤと、を有する（図１４（Ａ）参照）。
【０２９２】
駆動回路ＧＤは、走査線Ｇ１（ｉ）と電気的に接続される。駆動回路ＧＤは、例えばトランジスタＭＤを備える（図１６（Ａ）参照）。具体的には、画素回路５３０（ｉ，ｊ）に含まれるトランジスタと同じ工程で形成することができる半導体膜を含むトランジスタを、トランジスタＭＤに用いることができる。
【０２９３】
駆動回路ＳＤは、信号線Ｓｉｇ１（ｊ）と電気的に接続される。駆動回路ＳＤは、例えば端子５１９Ｂと電気的に接続される。
【０２９４】
＜＜入力部の構成例＞＞
入力部は、表示パネルと重なる領域を備える（図１４、図１６（Ａ）又は図１７（Ａ）参照）。
【０２９５】
入力部は、基板７１０と、機能層７２０と、接合層７０９と、端子７１９と、を有する（図１６（Ａ）及び図１７（Ａ）参照）。
【０２９６】
また、入力部は、制御線ＣＬ（ｇ）と、検知信号線ＭＬ（ｈ）と、検知素子７７５（ｇ，ｈ）と、を備える（図１４（Ｂ−２）参照）。
【０２９７】
機能層７２０は、基板７７０及び基板７１０の間に挟まれる領域を備える。機能層７２０は、検知素子７７５（ｇ，ｈ）と、絶縁膜７０６と、を備える。
【０２９８】
接合層７０９は、機能層７２０及び基板７７０の間に配設され、機能層７２０及び基板７７０を貼り合せる機能を備える。
【０２９９】
検知素子７７５（ｇ，ｈ）は、制御線ＣＬ（ｇ）及び検知信号線ＭＬ（ｈ）と電気的に接続される。
【０３００】
制御線ＣＬ（ｇ）は、制御信号を供給する機能を備える。
【０３０１】
検知素子７７５（ｇ，ｈ）は制御信号を供給され、検知素子７７５（ｇ，ｈ）は制御信号及び表示パネルと重なる領域に近接するものとの距離に基づいて変化する検知信号を供給する機能を備える。
【０３０２】
検知信号線ＭＬ（ｈ）は検知信号を供給される機能を備える。
【０３０３】
検知素子７７５（ｇ，ｈ）は、透光性を備える。
【０３０４】
検知素子７７５（ｇ，ｈ）は、電極Ｃ（ｇ）と、電極Ｍ（ｈ）と、を備える。
【０３０５】
電極Ｃ（ｇ）は、制御線ＣＬ（ｇ）と電気的に接続される。
【０３０６】
電極Ｍ（ｈ）は、検知信号線ＭＬ（ｈ）と電気的に接続され、電極Ｍ（ｈ）は、表示パネルと重なる領域に近接するものによって一部が遮られる電界を、電極Ｃ（ｇ）との間に形成するように配置される。
【０３０７】
これにより、表示パネルを用いて画像情報を表示しながら、表示パネルと重なる領域に近接するものを検知することができる。
【０３０８】
また、本実施の形態で説明する入力部は、基板７１０と、接合層７０９と、を備える（図１６（Ａ）又は図１７（Ａ）参照）。
【０３０９】
基板７１０は、基板７７０との間に検知素子７７５（ｇ，ｈ）を挟むように配設される。
【０３１０】
接合層７０９は、基板７７０及び検知素子７７５（ｇ，ｈ）の間に配設され、基板７７０及び検知素子７７５（ｇ，ｈ）を貼り合わせる機能を備える。
【０３１１】
機能膜７７０Ｐは、第１の表示素子７５０（ｉ，ｊ）との間に検知素子７７５（ｇ，ｈ）を挟むように配設される。これにより、例えば、検知素子７７５（ｇ，ｈ）が反射する光の強度を低減することができる。
【０３１２】
また、本実施の形態で説明する入力部は、一群の検知素子７７５（ｇ，１）乃至検知素子７７５（ｇ，ｑ）と、他の一群の検知素子７７５（１，ｈ）乃至検知素子７７５（ｐ，ｈ）と、を有する（図１９参照）。なお、ｇは１以上ｐ以下の整数であり、ｈは１以上ｑ以下の整数であり、ｐ及びｑは１以上の整数である。
【０３１３】
一群の検知素子７７５（ｇ，１）乃至検知素子７７５（ｇ，ｑ）は、検知素子７７５（ｇ，ｈ）を含み、行方向（図中に矢印Ｒｏ２で示す方向）に配設される。
【０３１４】
また、他の一群の検知素子７７５（１，ｈ）乃至検知素子７７５（ｐ，ｈ）は、検知素子７７５（ｇ，ｈ）を含み、行方向と交差する列方向（図中に矢印Ｃｏ２で示す方向）に配設される。
【０３１５】
行方向に配設される一群の検知素子７７５（ｇ，１）乃至検知素子７７５（ｇ，ｑ）は、制御線ＣＬ（ｇ）と電気的に接続される電極Ｃ（ｇ）を含む。
【０３１６】
列方向に配設される他の一群の検知素子７７５（１，ｈ）乃至検知素子７７５（ｐ，ｈ）は、検知信号線ＭＬ（ｈ）と電気的に接続される電極Ｍ（ｈ）を含む。
【０３１７】
また、本実施の形態で説明するタッチパネルの制御線ＣＬ（ｇ）は、導電膜ＢＲ（ｇ，ｈ）を含む（図１６（Ａ）参照）。導電膜ＢＲ（ｇ，ｈ）は、検知信号線ＭＬ（ｈ）と重なる領域を備える。
【０３１８】
絶縁膜７０６は、検知信号線ＭＬ（ｈ）及び導電膜ＢＲ（ｇ，ｈ）の間に挟まれる領域を備える。これにより、検知信号線ＭＬ（ｈ）及び導電膜ＢＲ（ｇ，ｈ）の短絡を防止することができる。
【０３１９】
また、本実施の形態で説明するタッチパネルは、発振回路ＯＳＣ及び検知回路ＤＣを備える（図１９参照）。
【０３２０】
発振回路ＯＳＣは、制御線ＣＬ（ｇ）と電気的に接続され、制御信号を供給する機能を備える。例えば、矩形波、のこぎり波また三角波等を制御信号に用いることができる。
【０３２１】
検知回路ＤＣは、検知信号線ＭＬ（ｈ）と電気的に接続され、検知信号線ＭＬ（ｈ）の電位の変化に基づいて検知信号を供給する機能を備える。
【０３２２】
以下に、タッチパネルを構成する個々の要素について説明する。なお、これらの構成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある。
【０３２３】
例えば第１の導電膜を第１の電極７５１（ｉ，ｊ）に用いることができる。また、第１の導電膜を反射膜に用いることができる。
【０３２４】
また、第２の導電膜をトランジスタのソース電極又はドレイン電極の機能を備える導電膜５１２Ｂに用いることができる。
【０３２５】
端子７１９は、導電材料ＡＣＦ２を用いて、フレキシブルプリント基板ＦＰＣ２と電気的に接続することができる。また、端子７１９は、検知素子７７５（ｇ，ｈ）と電気的に接続される。
【０３２６】
＜＜画素回路の構成例＞＞
画素回路の構成例について、図２０を用いて説明する。画素回路５３０（ｉ，ｊ）は、信号線Ｓｉｇ１（ｊ）、信号線Ｓｉｇ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭ及び第３の導電膜ＡＮＯと電気的に接続される。同様に、画素回路５３０（ｉ，ｊ＋１）は、信号線Ｓｉｇ１（ｊ＋１）、信号線Ｓｉｇ２（ｊ＋１）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭ及び第３の導電膜ＡＮＯと電気的に接続される。
【０３２７】
画素回路５３０（ｉ，ｊ）及び画素回路５３０（ｉ，ｊ＋１）は、それぞれスイッチＳＷ１、容量素子Ｃ１１を含む。
【０３２８】
画素回路５３０（ｉ，ｊ）及び画素回路５３０（ｉ，ｊ＋１）は、それぞれスイッチＳＷ２、トランジスタＭ及び容量素子Ｃ１２を含む。
【０３２９】
例えば、走査線Ｇ１（ｉ）と電気的に接続されるゲート電極と、信号線Ｓｉｇ１（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ１に用いることができる。
【０３３０】
容量素子Ｃ１１は、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、配線ＣＳＣＯＭと電気的に接続される第２の電極と、を有する。
【０３３１】
例えば、走査線Ｇ２（ｉ）と電気的に接続されるゲート電極と、信号線Ｓｉｇ２（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ２に用いることができる。
【０３３２】
トランジスタＭは、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続されるゲート電極と、第３の導電膜ＡＮＯと電気的に接続される第１の電極と、を有する。
【０３３３】
なお、半導体膜をゲート電極との間に挟むように設けられた導電膜を備えるトランジスタを、トランジスタＭに用いることができる。例えば、トランジスタＭのゲート電極と同じ電位を供給することができる配線と電気的に接続される導電膜を当該導電膜に用いることができる。
【０３３４】
容量素子Ｃ１２は、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、トランジスタＭの第１の電極と電気的に接続される第２の電極と、を有する。
【０３３５】
なお、画素回路５３０（ｉ，ｊ）において、第１の表示素子７５０（ｉ，ｊ）の第１の電極をスイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続し、第１の表示素子７５０（ｉ，ｊ）の第２の電極を配線ＶＣＯＭ１と電気的に接続する。これにより、第１の表示素子７５０を駆動することができる。同様に、画素回路５３０（ｉ，ｊ＋１）において、第１の表示素子７５０（ｉ，ｊ＋１）の第１の電極をスイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続し、第１の表示素子７５０（ｉ，ｊ＋１）の第２の電極を配線ＶＣＯＭ１と電気的に接続する。これにより、第１の表示素子７５０を駆動することができる。
【０３３６】
また、画素回路５３０（ｉ，ｊ）において、第２の表示素子５５０（ｉ，ｊ）の第１の電極をトランジスタＭの第２の電極と電気的に接続し、第２の表示素子５５０（ｉ，ｊ）の第２の電極を第４の導電膜ＶＣＯＭ２と電気的に接続する。これにより、第２の表示素子５５０（ｉ，ｊ）を駆動することができる。同様に、画素回路５３０（ｉ，ｊ＋１）において、第２の表示素子５５０（ｉ，ｊ＋１）の第１の電極をトランジスタＭの第２の電極と電気的に接続し、第２の表示素子５５０（ｉ，ｊ＋１）の第２の電極を第４の導電膜ＶＣＯＭ２と電気的に接続する。これにより、第２の表示素子５５０（ｉ，ｊ＋１）を駆動することができる。
【０３３７】
＜＜トランジスタの構成例＞＞
スイッチＳＷ１、トランジスタＭ、トランジスタＭＤは、ボトムゲート型又はトップゲート型などのトランジスタを用いることができる。
【０３３８】
例えば、１４族の元素を含む半導体を半導体膜に用いるトランジスタを利用することができる。具体的には、シリコンを含む半導体を半導体膜に用いることができる。例えば、単結晶シリコン、ポリシリコン、微結晶シリコン又はアモルファスシリコンなどを半導体膜に用いるトランジスタを利用することができる。
【０３３９】
例えば、酸化物半導体を半導体膜に用いるトランジスタを利用することができる。具体的には、インジウムを含む酸化物半導体又はインジウムとガリウムと亜鉛を含む酸化物半導体を半導体膜に用いることができる。
【０３４０】
一例を挙げれば、オフ状態におけるリーク電流が、アモルファスシリコンを半導体膜に用いたトランジスタと比較して小さいトランジスタをスイッチＳＷ１、トランジスタＭ又はトランジスタＭＤ等に用いることができる。具体的には、酸化物半導体を半導体膜５０８に用いたトランジスタをスイッチＳＷ１、トランジスタＭ又はトランジスタＭＤ等に用いることができる。
【０３４１】
これにより、アモルファスシリコンを半導体膜に用いたトランジスタを利用する画素回路と比較して、画素回路が画像信号を保持することができる時間を長くすることができる。具体的には、フリッカーの発生を抑制しながら、選択信号を３０Ｈｚ未満、好ましくは１Ｈｚ未満より好ましくは一分に一回未満の頻度で供給することができる。その結果、情報処理装置の使用者に蓄積する疲労を低減することができる。また、駆動に伴う消費電力を低減することができる。
【０３４２】
なお、酸化物半導体を半導体膜に用いるトランジスタについては、実施の形態５で詳述する。
【０３４３】
スイッチＳＷ１に用いることができるトランジスタは、半導体膜５０８及び半導体膜５０８と重なる領域を備える導電膜５０４を備える（図１７（Ｂ）参照）。また、スイッチＳＷ１に用いることができるトランジスタは、半導体膜５０８と電気的に接続される導電膜５１２Ａ及び導電膜５１２Ｂを備える。
【０３４４】
なお、導電膜５０４はゲート電極の機能を備え、絶縁膜５０６はゲート絶縁膜の機能を備える。また、導電膜５１２Ａはソース電極の機能又はドレイン電極の機能の一方を備え、導電膜５１２Ｂはソース電極の機能又はドレイン電極の機能の他方を備える。
【０３４５】
また、導電膜５０４との間に半導体膜５０８を挟むように設けられた導電膜５２４を備えるトランジスタを、トランジスタＭに用いることができる（図１６（Ｂ）参照）。
【０３４６】
上記に示した入出力装置を、実施の形態３で説明した図１１（Ａ）のタブレット型端末、又は図１１（Ｂ）の携帯電話などに適用することによって、視認性、利便性、又は信頼性に優れた電子機器を実現することができる。
【０３４７】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３４８】
（実施の形態５）
本実施の形態では、半導体装置の一形態を、図２１乃至図２７を用いて説明する。
【０３４９】
なお、本発明の一態様に係るトランジスタは、実施の形態６で説明するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有することが好ましい。
【０３５０】
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図２１（Ａ）、図２１（Ｂ）、及び図２１（Ｃ）は、本発明の一態様に係るトランジスタの上面図及び断面図である。図２１（Ａ）は上面図であり、図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２１（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３５１】
トランジスタ１２００Ａは、バックゲート電極として機能する導電体１２０５（導電体１２０５ａ、及び導電体１２０５ｂ）、ゲート電極として機能する導電体１２６０と、ゲート絶縁層として機能する絶縁体１２２０、絶縁体１２２２、絶縁体１２２４、及び絶縁体１２５０と、チャネルが形成される領域を有する酸化物１２３０（酸化物１２３０ａ、酸化物１２３０ｂ、及び酸化物１２３０ｃ）と、ソース又はドレインの一方として機能する導電体１２４０ａと、ソース又はドレインの他方として機能する導電体１２４０ｂと、過剰酸素を有する絶縁体１２８０と、バリア性を有する絶縁体１２８２と、を有する。
【０３５２】
また、酸化物１２３０は、酸化物１２３０ａと、酸化物１２３０ａ上の酸化物１２３０ｂと、酸化物１２３０ｂ上の酸化物１２３０ｃと、を有する。なお、トランジスタ１２００Ａをオンさせると、主として酸化物１２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物１２３０ａ及び酸化物１２３０ｃは、酸化物１２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０３５３】
また、図２１に示すように、酸化物１２３０ｃは、酸化物１２３０ａ、及び酸化物１２３０ｂの側面を覆うように設けることが好ましい。絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｃが介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
【０３５４】
バックゲート電極として機能する導電体１２０５には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０３５５】
例えば、導電体１２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体１２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物１２３０への水素の拡散を抑制することができる。なお、図２１では、導電体１２０５ａ、及び導電体１２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０３５６】
絶縁体１２２０、及び絶縁体１２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体１２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ１２００Ａを構成する酸化物１２３０に接して設けることにより、酸化物１２３０中の酸素欠損を補償することができる。なお、絶縁体１２２２と絶縁体１２２４とは、必ずしも同じ材料を用いなくともよい。
【０３５７】
絶縁体１２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの材料を含む絶縁体を単層又は積層で用いることが好ましい。特に、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０３５８】
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０３５９】
なお、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０３６０】
絶縁体１２２０及び絶縁体１２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体１２２２を有することで、特定の条件で絶縁体１２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体１２２２が負に帯電する場合がある。
【０３６１】
例えば、絶縁体１２２０、及び絶縁体１２２４に、酸化シリコンを用い、絶縁体１２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体１２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ１２００Ａを構成する酸化物１２３０から導電体１２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体１２２２の電子捕獲準位に捕獲される。
【０３６２】
絶縁体１２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体１２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ１２００Ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０３６３】
また、電子を捕獲する処理は、トランジスタの作製過程に行えばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハ処理）の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
【０３６４】
また、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。例えば、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の合計膜厚が薄くすることで導電体１２０５からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の合計膜厚は、６５ｎｍ以下、好ましくは２０ｎｍ以下であることが好ましい。
【０３６５】
従って、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。又は、オン電流の大きいトランジスタを提供することができる。又は、サブスレッショルドスイング値の小さいトランジスタを提供することができる。又は、信頼性の高いトランジスタを提供することができる。
【０３６６】
酸化物１２３０ａ、酸化物１２３０ｂ、及び酸化物１２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）等の金属酸化物で形成される。また、酸化物１２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０３６７】
以下に、本発明に係る酸化物１２３０について説明する。
【０３６８】
酸化物１２３０に用いる酸化物としては、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【０３６９】
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０３７０】
まず、図２８（Ａ）、図２８（Ｂ）、及び図２８（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２８には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
【０３７１】
図２８（Ａ）、図２８（Ｂ）、及び図２８（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下の実数である。）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０３７２】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（βは０以上の実数である。）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０３７３】
図２８に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
【０３７４】
図２８（Ａ）及び図２８（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
【０３７５】
一例として、図２９に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２９は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２９に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
【０３７６】
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２９に示すように、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸素を有する（Ｍ，Ｚｎ）層が２となる。
【０３７７】
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
【０３７８】
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
【０３７９】
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
【０３８０】
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
【０３８１】
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０３８２】
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
【０３８３】
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図２８（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０３８４】
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２８（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０３８５】
また、図２８（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
【０３８６】
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０３８７】
続いて、上記酸化物をトランジスタに用いる場合について説明する。
【０３８８】
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３８９】
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０３９０】
なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３９１】
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０３９２】
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３９３】
ここで、酸化物中における各不純物の影響について説明する。
【０３９４】
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３９５】
また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３９６】
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３９７】
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３９８】
不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０３９９】
続いて、該酸化物を２層構造、又は３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、及び酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体に接する絶縁体のバンド図と、酸化物Ｓ１及び酸化物Ｓ２の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物Ｓ２及び酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図と、について、図３０を用いて説明する。
【０４００】
図３０（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３０（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３０（Ｃ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
【０４０１】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近い。代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位は、酸化物Ｓ１及び酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、酸化物Ｓ２と酸化物Ｓ１とのそれぞれの伝導帯下端のエネルギー準位の差が０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。加えて、酸化物Ｓ２と酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位の差が、０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい。すなわち、酸化物Ｓ２の電子親和力は、酸化物Ｓ１及び酸化物Ｓ３のそれぞれの電子親和力よりも高ければよく、具体的には、酸化物Ｓ１と酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であり、かつ酸化物Ｓ３と酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であることが好ましい。
【０４０２】
図３０（Ａ）、図３０（Ｂ）、及び図３０（Ｃ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、又は酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
【０４０３】
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０４０４】
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０４０５】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
【０４０６】
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、及び酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図２８（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図２８（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
【０４０７】
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１及び酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
【０４０８】
絶縁体１２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの材料を含む絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０４０９】
また、絶縁体１２５０は、絶縁体１２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物１２３０に接して設けることにより、酸化物１２３０中の酸素欠損を低減することができる。
【０４１０】
また、絶縁体１２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０４１１】
なお、絶縁体１２５０は、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４と同様の積層構造を有していてもよい。絶縁体１２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ１２００Ａは、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ１２００Ａは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０４１２】
また、図２１に示す半導体装置において、酸化物１２３０と導電体１２６０の間に、絶縁体１２５０の他にバリア膜を設けてもよい。もしくは、酸化物１２３０ｃにバリア性があるものを用いてもよい。
【０４１３】
例えば、過剰酸素を含む絶縁膜を酸化物１２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物１２３０への水素等の不純物の侵入を防ぐことができる。
【０４１４】
導電体１２４０ａと、及び導電体１２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０４１５】
導電体１２４０ａと、導電体１２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
【０４１６】
また、図では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタルとタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０４１７】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０４１８】
また、ゲート電極として機能を有する導電体１２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
【０４１９】
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０４２０】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０４２１】
また、導電体１２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０４２２】
続いて、トランジスタ１２００Ａの上方には、絶縁体１２８０、及び絶縁体１２８２を設ける。
【０４２３】
絶縁体１２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体１２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ１２００Ａに酸化物半導体を用いる場合、トランジスタ１２００Ａの近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ１２００Ａの有する酸化物１２３０の酸素欠損を低減することができ、信頼性を向上させることができる。
【０４２４】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
【０４２５】
例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０４２６】
また、トランジスタ１２００Ａを覆う絶縁体１２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０４２７】
絶縁体１２８２は、例えば、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０４２８】
上記構成を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。又は、上記構成を有するトランジスタを半導体装置に用いることで、半導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、消費電力が低減された半導体装置を提供することができる。
【０４２９】
＜トランジスタ構造２＞
図２２には、図２１のトランジスタとは別の構造の一例を示す。図２２（Ａ）はトランジスタ１２００Ｂの上面を示す。なお、図の明瞭化のため、図２２（Ａ）において一部の膜は省略されている。また、図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２２（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０４３０】
なお、図２２に示すトランジスタ１２００Ｂにおいて、図２１に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０４３１】
図２２に示す構造は、導電体１２６０を、２層構造で設けている。２層構造としては、同じ材料を積層して設けてもよい。例えば、導電体１２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法又はＡＬＤ法を用いて形成する。特に、ＡＬＤを用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体１２５０に対する成膜時のダメージを減らすことができる。また、被覆性を向上させることができるため、導電体１２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタを提供することができる。
【０４３２】
続いて、導電体１２６０ｂはスパッタリング法を用いて形成する。この時、絶縁体１２５０上に、導電体１２６０ａを有することで、導電体１２６０ｂの成膜時のダメージが、絶縁体１２５０に影響することを抑制することができる。また、ＡＬＤ法と比較して、スパッタリング法は成膜速度が速いため、歩留まりが高く、生産性を向上させることができる。
【０４３３】
さらに、図２２に示す構造は、導電体１２６０を覆うように、絶縁体１２７０を設ける。絶縁体１２８０に酸素が脱離する酸化物材料を用いる場合、導電体１２６０ｂが、脱離した酸素により酸化することを防止するため、絶縁体１２７０は、酸素に対してバリア性を有する物質を用いる。
【０４３４】
例えば、絶縁体１２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体１２７０は、導電体１２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体１２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
【０４３５】
当該構成とすることで、導電体１２６０の材料選択の幅を広げることができる。例えば、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
【０４３６】
従って、導電体１２６０の酸化を抑制し、絶縁体１２８０から、脱離した酸素を効率的に酸化物１２３０へと供給することができる。また、導電体１２６０に導電性が高い導電体を用いることで、消費電力が小さいトランジスタを提供することができる。
【０４３７】
＜トランジスタ構造３＞
図２３には、図２１、及び図２２のトランジスタとは別の構造の一例を示す。図２３（Ａ）はトランジスタ１２００Ｃの上面を示す。なお、図の明瞭化のため、図２３（Ａ）において一部の膜は省略されている。また、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２３（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０４３８】
なお、図２３に示すトランジスタ１２００Ｃにおいて、図２１に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０４３９】
図２３に示す構造は、ゲート電極と機能する導電体１２６０が、導電体１２６０ａ、導電体１２６０ｂ、導電体１２６０ｃを有する。また、酸化物１２３０ｃは、酸化物１２３０ｂの側面を覆っていればよく、絶縁体１２２４上で切断されていてもよい。
【０４４０】
導電体１２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法又はＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体１２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電体１２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタを提供することができる。
【０４４１】
また、導電体１２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電体１２６０ｂ上に形成する導電体１２６０ｃは、窒化タングステンなどの耐酸化性が高い導電体を用いて形成することが好ましい。
【０４４２】
例えば、絶縁体１２８０に酸素が脱離する酸化物材料を用いる場合、過剰酸素領域を有する絶縁体１２８０と接する面積が大きい導電体１２６０ｃに耐酸化性が高い導電体を用いることで、過剰酸素から脱離される酸素が導電体１２６０に吸収されることを抑制することができる。また、導電体１２６０の酸化を抑制し、絶縁体１２８０から、脱離した酸素を効率的に酸化物１２３０へと供給することができる。また、導電体１２６０ｂに導電性が高い導電体を用いることで、消費電力が小さいトランジスタを提供することができる。
【０４４３】
また、図２３（Ｃ）に示すように、チャネル幅方向において、酸化物１２３０ｂが導電体１２６０に覆われている。また、絶縁体１２２４が凸部を有することによって、酸化物１２３０ｂの側面も導電体１２６０で覆うことができる。例えば、絶縁体１２２４の凸部の形状を調整することで、酸化物１２３０ｂの側面において、導電体１２６０の底面が、酸化物１２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ１２００Ｃは、導電体１２６０の電界によって、酸化物１２３０ｂを電気的に取り囲むことができる構造を有する。このように、導電体の電界によって、酸化物１２３０ｂを電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１２００Ｃは、酸化物１２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、導電体１２６０の電界によって、酸化物１２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０４４４】
＜トランジスタ構造４＞
図２４には、図２１乃至図２３のトランジスタとは別の構造の一例を示す。図２４（Ａ）はトランジスタ１２００Ｄの上面を示す。なお、図の明瞭化のため、図２４（Ａ）において一部の膜は省略されている。また、図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２４（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０４４５】
なお、図２４に示すトランジスタ１２００Ｄにおいて、図２１に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０４４６】
図２４に示す構造は、ソース又はドレインとして機能する導電体が積層構造を有する。導電体１２４０ａ、及び導電体１２４０ｂは、酸化物１２３０ｂと密着性が高い導電体を用い、導電体１２４１ａ、導電体１２４１ｂは、導電性が高い材料を用いることが好ましい。また、導電体１２４０ａ、及び導電体１２４０ｂは、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、被覆性を向上させることができる。
【０４４７】
例えば、酸化物１２３０ｂに、インジウムを有する金属酸化物を用いる場合、導電体１２４０ａ、及び導電体１２４０ｂには、窒化チタンなどを用いればよい。また、導電体１２４１ａ、及び導電体１２４１ｂに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、信頼性が高く、消費電力が小さいトランジスタを提供することができる。
【０４４８】
また、図２４（Ｂ）、及び図２４（Ｃ）に示すように、チャネル幅方向において、酸化物１２３０ｂが導電体１２０５、及び導電体１２６０に覆われている。また、絶縁体１２２２が凸部を有することによって、酸化物１２３０ｂの側面も導電体１２６０で覆うことができる。
【０４４９】
ここで、絶縁体１２２２に、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いる場合、絶縁体１２２２の比誘電率が大きいため、ＳｉＯ２膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）を小さくすることができる。従って、酸化物１２３０にかかる導電体１２０５からの電界の影響を弱めることなく、絶縁体１２２２の物理的な厚みにより、導電体１２０５と、酸化物１２３０との間の距離を広げることができる。従って、絶縁体１２２２の膜厚により、導電体１２０５と、酸化物１２３０との間の距離を調整することができる。
【０４５０】
例えば、絶縁体１２２４の凸部の形状を調整することで、酸化物１２３０ｂの側面において、導電体１２６０の底面が、酸化物１２３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ１２００Ｄは、導電体１２６０の電界によって、酸化物１２３０ｂを電気的に取り囲むことができる構造を有する。つまり、トランジスタ１２００Ｃと同様に、トランジスタ１２００Ｄは、ｓ−ｃｈａｎｎｅｌ構造を有する。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ１２００Ｄは、酸化物１２３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、導電体１２６０の電界によって、酸化物１２３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０４５１】
＜トランジスタ構造５＞
図２５には、図２１乃至図２４のトランジスタとは別の構造の一例を示す。図２５（Ａ）はトランジスタ１２００Ｅの上面を示す。なお、図の明瞭化のため、図２５（Ａ）において一部の膜は省略されている。また、図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２５（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０４５２】
なお、図２５に示すトランジスタ１２００Ｅにおいて、図２１に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０４５３】
図２５に示すトランジスタ１２００Ｅは、絶縁体１２８０に形成された開口部に、酸化物１２３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０ａ、及び導電体１２４０ｂの端部と、絶縁体１２８０に形成された開口部の端部が一致している。さらに、導電体１２４０ａ、及び導電体１２４０ｂの端部が、酸化物１２３０の端部の一部と一致している。従って、導電体１２４０ａ、及び導電体１２４０ｂは、絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０４５４】
また、導電体１２４０ａ、導電体１２４０ｂ、酸化物１２３０ｃ、及び酸化物１２３０ｄは、過剰酸素領域を有する絶縁体１２８０と、酸化物１２３０ｄを介して接する。そのため、絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｄが介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
【０４５５】
さらに、図２５に示すトランジスタ１２００Ｅは、導電体１２４０ａ、及び導電体１２４０ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
【０４５６】
＜トランジスタ構造６＞
図２６には、図２１乃至図２５のトランジスタとは別の構造の一例を示す。図２６（Ａ）はトランジスタ１２００Ｆの上面を示す。なお、図の明瞭化のため、図２６（Ａ）において一部の膜は省略されている。また、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２６（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０４５７】
なお、図２６に示すトランジスタ１２００Ｆにおいて、図２５に示したトランジスタ１２００Ｅを構成する構造と同機能を有する構造には、同符号を付記する。
【０４５８】
絶縁体１２８２上に、絶縁体１２８５、及び絶縁体１２８６が形成される。
【０４５９】
絶縁体１２８０、絶縁体１２８２、及び絶縁体１２８５に形成された開口部に、酸化物１２３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０ａ、及び導電体１２４０ｂの端部と、絶縁体１２８０に形成された開口部の端部が一致している。さらに、導電体１２４０ａ、及び導電体１２４０ｂの端部が、酸化物１２３０ｃの端部の一部と一致している。従って、導電体１２４０ａ、及び導電体１２４０ｂは、絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０４６０】
また、導電体１２４０ａ、導電体１２４０ｂ、酸化物１２３０ｃ、及び酸化物１２３０ｂは、過剰酸素領域を有する絶縁体１２８０と、酸化物１２３０ｄを介して接する。そのため、絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｄが介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
【０４６１】
また、図２６に示すトランジスタ１２００Ｆは、高抵抗のオフセット領域が形成されないため、これによってトランジスタのオン電流を増大することができる。
【０４６２】
＜トランジスタ構造７＞
図２７には、図２１乃至図２６のトランジスタとは別の構造の一例を示す。図２７（Ａ）はトランジスタ１２００Ｇの上面を示す。なお、図の明瞭化のため、図２７（Ａ）において一部の膜は省略されている。また、図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２７（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合がある。
【０４６３】
なお、図２７に示すトランジスタ１２００Ｇにおいて、図２１に示したトランジスタ１２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
【０４６４】
図２７に示すトランジスタ１２００Ｇは、酸化物１２３０ｄを有さない構造である。例えば、導電体１２４０ａ、及び導電体１２４０ｂに耐酸化性が高い導電体を用いる場合、酸化物１２３０ｄは、必ずしも設けなくてもよい。そのため、マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
【０４６５】
また、絶縁体１２２４は、酸化物１２３０ａ、及び酸化物１２３０ｂと重畳する領域にのみ設けてもよい。この場合、絶縁体１２２２をエッチングストッパーとして、酸化物１２３０ａ、酸化物１２３０ｂ、及び絶縁体１２２４を加工することができる。従って、歩留まりや生産性を高めることができる。
【０４６６】
さらに、図２７に示すトランジスタ１２００Ｇは、導電体１２４０ａ、及び導電体１２４０ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することができる。
【０４６７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０４６８】
（実施の形態６）
本実施の形態では、上記実施の形態で説明した酸化物１２３０に適用可能な酸化物半導体膜の構造について説明する。
【０４６９】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【０４７０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
【０４７１】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０４７２】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０４７３】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０４７４】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０４７５】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０４７６】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
【０４７７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３１（Ｅ）に示す。図３１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図３１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図３１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０４７８】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０４７９】
図３２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０４８０】
図３２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
【０４８１】
また、図３２（Ｂ）及び図３２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３２（Ｄ）及び図３２（Ｅ）は、それぞれ図３２（Ｂ）及び図３２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０４８２】
図３２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０４８３】
図３２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０４８４】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０４８５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０４８６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０４８７】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０４８８】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４８９】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３３（Ｂ）に示す。図３３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４９０】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４９１】
図３３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４９２】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４９３】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４９４】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４９５】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４９６】
図３４に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３４（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３４（Ａ）及び図３４（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
【０４９７】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４９８】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４９９】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０５００】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０５０１】
図３５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３５より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３５より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０５０２】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０５０３】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０５０４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０５０５】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０５０６】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０５０７】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
【０５０８】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、又は酸化物半導体中の不純物などが挙げられる。
【０５０９】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。又は、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０５１０】
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
【０５１１】
トランジスタのしきい値電圧のマイナスシフトの抑制、又はトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０５１２】
一方で、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、又は酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、又は欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０５１３】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０５１４】
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０５１５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５１６】
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
【０５１７】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【０５１８】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【０５１９】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０５２０】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【０５２１】
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【０５２２】
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【０５２３】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０５２４】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０５２５】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０５２６】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０５２７】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０５２８】
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０５２９】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
【０５３０】
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
【０５３１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０５３２】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。また、本明細書において、基準電位は、その箇所又は場所のみにおける基準の電位を示しており、別の箇所又は場所における基準の電位とならない。
【０５３３】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【０５３４】
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【０５３５】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０５３６】
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【０５３７】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【０５３８】
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【０５３９】
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソース−ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【０５４０】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【０５４１】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０５４２】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０５４３】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０５４４】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０５４５】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０５４６】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
【０５４７】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０５４８】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０５４９】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０５５０】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０５５１】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０５５２】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０５５３】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０５５４】
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
【０５５５】
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０５５６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【０５５７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【０５５８】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【０５５９】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０５６０】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０５６１】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０５６２】
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０５６３】
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
【符号の説明】
【０５６４】
ＯＵＴ［１］    列出力回路
ＯＵＴ［ｊ］    列出力回路
ＯＵＴ［ｎ］    列出力回路
ＯＵＴ［ｊ＋１］    列出力回路
Ｃｒｅｆ    参照列出力回路
ＡＭ［１，１］    メモリセル
ＡＭ［ｉ，１］    メモリセル
ＡＭ［ｍ，１］    メモリセル
ＡＭ［１，ｊ］    メモリセル
ＡＭ［ｉ，ｊ］    メモリセル
ＡＭ［ｍ，ｊ］    メモリセル
ＡＭ［１，ｎ］    メモリセル
ＡＭ［ｉ，ｎ］    メモリセル
ＡＭ［ｍ，ｎ］    メモリセル
ＡＭ［ｉ＋１，ｊ］    メモリセル
ＡＭ［ｉ，ｊ＋１］    メモリセル
ＡＭ［ｉ＋１，ｊ＋１］    メモリセル
ＡＭｒｅｆ［１］    メモリセル
ＡＭｒｅｆ［ｉ］    メモリセル
ＡＭｒｅｆ［ｍ］    メモリセル
ＡＭｒｅｆ［ｉ＋１］    メモリセル
ＣＩ    定電流回路
ＣＩｒｅｆ    定電流回路
ＣＭ    カレントミラー回路
ＯＴ［１］    出力端子
ＯＴ［ｊ］    出力端子
ＯＴ［ｎ］    出力端子
ＯＴ［ｊ＋１］    出力端子
ＯＴｒｅｆ    出力端子
ＳＰＴ［１］    出力端子
ＳＰＴ［ｊ］    出力端子
ＳＰＴ［ｎ］    出力端子
ＳＰＴ［ｊ＋１］    出力端子
ＣＴ１    端子
ＣＴ２    端子
ＣＴ３    端子
ＣＴ４    端子
ＣＴ５［１］    端子
ＣＴ５［ｊ］    端子
ＣＴ５［ｎ］    端子
ＣＴ５［ｊ＋１］    端子
ＣＴ６［１］    端子
ＣＴ６［ｊ］    端子
ＣＴ６［ｎ］    端子
ＣＴ６［ｊ＋１］    端子
ＣＴ７    端子
ＣＴ８    端子
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
Ｔｒ３    トランジスタ
Ｔｒ４    トランジスタ
Ｔｒ５    トランジスタ
Ｔｒ６    トランジスタ
Ｔｒ７    トランジスタ
Ｔｒ１１    トランジスタ
Ｔｒ１２    トランジスタ
Ｃ１    容量素子
Ｃ２    容量素子
ＯＳＰ    配線
ＯＲＰ    配線
Ｂ［１］    配線
Ｂ［ｊ］    配線
Ｂ［ｎ］    配線
Ｂ［ｊ＋１］    配線
Ｂｒｅｆ    配線
ＷＤ［１］    配線
ＷＤ［ｊ］    配線
ＷＤ［ｎ］    配線
ＷＤ［ｊ＋１］    配線
ＷＤｒｅｆ    配線
ＶＲ    配線
ＲＷ［１］    配線
ＲＷ［ｉ］    配線
ＲＷ［ｍ］    配線
ＲＷ［ｉ＋１］    配線
ＷＷ［１］    配線
ＷＷ［ｉ］    配線
ＷＷ［ｍ］    配線
ＷＷ［ｉ＋１］    配線
ＯＬ［１］    配線
ＯＬ［ｊ］    配線
ＯＬ［ｎ］    配線
ＯＬ［ｊ＋１］    配線
ＯＬｒｅｆ    配線
ＩＬ［１］    配線
ＩＬ［ｊ］    配線
ＩＬ［ｎ］    配線
ＩＬ［ｊ＋１］    配線
ＩＬｒｅｆ    配線
ＢＧ［１］    配線
ＢＧ［ｊ］    配線
ＢＧ［ｎ］    配線
ＢＧ［ｊ＋１］    配線
ＢＧｒｅｆ    配線
ＶＤＤＬ    配線
ＶＳＳＬ    配線
ＮＣＭｒｅｆ    ノード
Ｎ［１，１］    ノード
Ｎ［ｉ，１］    ノード
Ｎ［ｍ，１］    ノード
Ｎ［１，ｊ］    ノード
Ｎ［ｉ，ｊ］    ノード
Ｎ［ｍ，ｊ］    ノード
Ｎ［１，ｎ］    ノード
Ｎ［ｉ，ｎ］    ノード
Ｎ［ｍ，ｎ］    ノード
Ｎ［ｉ＋１，ｊ］    ノード
Ｎ［ｉ，ｊ＋１］    ノード
Ｎ［ｉ＋１，ｊ＋１］    ノード
Ｎｒｅｆ［１］    ノード
Ｎｒｅｆ［ｉ］    ノード
Ｎｒｅｆ［ｍ］    ノード
Ｎｒｅｆ［ｉ＋１］    ノード
Ｃｏ１    矢印
Ｃｏ２    矢印
Ｒｏ１    矢印
Ｒｏ２    矢印
ＳＷ１    スイッチ
ＳＷ２    スイッチ
Ｍ    トランジスタ
ＭＤ    トランジスタ
Ｃ１１    容量素子
Ｃ１２    容量素子
Ｓｉｇ１（ｊ）    信号線
Ｓｉｇ２（ｊ）    信号線
Ｓｉｇ１（ｊ＋１）    信号線
Ｓｉｇ２（ｊ＋１）    信号線
Ｇ１（ｉ）    走査線
Ｇ２（ｉ）    走査線
ＣＬ（ｇ）    制御線
ＭＬ（ｈ）    検知信号線
Ｃ（ｇ）    電極
Ｍ（ｈ）    電極
ＢＲ（ｇ，ｈ）    導電膜
ＣＳＣＯＭ    配線
ＶＣＯＭ１    配線
ＶＣＯＭ２    第４の導電膜
ＡＮＯ    第３の導電膜
ＦＰＣ１    フレキシブルプリント基板
ＦＰＣ２    フレキシブルプリント基板
ＡＣＦ１    導電材料
ＡＣＦ２    導電材料
ＡＦ１    配向膜
ＡＦ２    配向膜
ＢＭ    遮光膜
ＣＦ１    着色膜
ＣＦ２    着色膜
ＫＢ１    構造体
ＣＰ    導電材料
ＧＤ    駆動回路
ＳＤ    駆動回路
ＯＳＣ    発振回路
ＤＣ    検知回路
Ｉ１    絶縁体
Ｉ２    絶縁体
Ｓ１    酸化物
Ｓ２    酸化物
Ｓ３    酸化物
１００    半導体装置
１１０    オフセット回路
１１１    オフセット回路
１１２    オフセット回路
１１３    オフセット回路
１２０    メモリセルアレイ
１２１    メモリセルアレイ
１５０    オフセット回路
１６０    メモリセルアレイ
５０１Ａ    第１の絶縁膜
５０１Ｃ    第２の絶縁膜
５０４    導電膜
５０６    絶縁膜
５０５    接合層
５０８    半導体膜
５１１Ｂ    導電膜
５１１Ｃ    導電膜
５１２Ａ    導電膜
５１２Ｂ    導電膜
５１６    絶縁膜
５１８    絶縁膜
５１９Ｂ    端子
５１９Ｃ    端子
５２０    機能層
５２１    絶縁膜
５２２    接続部
５２４    導電膜
５２８    絶縁膜
５３０（ｉ，ｊ）    画素回路
５３０（ｉ，ｊ＋１）    画素回路
５５０（ｉ，ｊ）    第２の表示素子
５５０（ｉ，ｊ＋１）    第２の表示素子
５５１（ｉ，ｊ）    第３の電極
５５２    第４の電極
５５３（ｊ）    層
５７０    基板
５９１Ａ    開口部
５９１Ｂ    開口部
５９１Ｃ    開口部
５９２Ａ    第１の開口部
５９２Ｂ    第２の開口部
５９２Ｃ    開口部
７００ＴＰ１    タッチパネル
７０２（ｉ，ｊ）    画素
７０２（ｉ，ｊ＋１）    画素
７０２（ｉ＋１，ｊ）    画素
７０２（ｉ＋２，ｊ）    画素
７０５    封止材
７０６    絶縁膜
７０９    接合層
７１０    基板
７１９    端子
７５０（ｉ，ｊ）    第１の表示素子
７５０（ｉ，ｊ＋１）    第１の表示素子
７５０（ｉ，ｊ＋２）    第１の表示素子７５１（ｉ，ｊ）    第１の電極
７５１（ｉ，ｊ＋１）    第１の電極
７５１（ｉ，ｊ＋２）    第１の電極
７５１（ｉ＋１，ｊ）    第１の電極
７５１（ｉ＋２，ｊ）    第１の電極
７５１Ｅ    領域
７５１Ｈ    開口部
７５２    第２の電極
７５３    層
７５４Ａ    第１の中間膜
７５４Ｂ    第２の中間膜
７５４Ｃ    中間膜
７７０    基板
７７０Ｐ    機能膜
７７０Ｄ    機能膜
７７１    絶縁膜
７７５（ｇ，ｈ）    検知素子
７７５（ｇ，１）    検知素子
７７５（ｇ，ｑ）    検知素子
７７５（１，ｈ）    検知素子
７７５（ｐ，ｈ）    検知素子
１２００Ａ    トランジスタ
１２００Ｂ    トランジスタ
１２００Ｃ    トランジスタ
１２００Ｄ    トランジスタ
１２００Ｅ    トランジスタ
１２００Ｆ    トランジスタ
１２００Ｇ    トランジスタ
１２０５    導電体
１２０５ａ    導電体
１２０５ｂ    導電体
１２２０    絶縁体
１２２２    絶縁体
１２２４    絶縁体
１２３０    酸化物
１２３０ａ    酸化物
１２３０ｂ    酸化物
１２３０ｃ    酸化物
１２３０ｄ    酸化物
１２４０ａ    導電体
１２４０ｂ    導電体
１２４１ａ    導電体
１２４１ｂ    導電体
１２５０    絶縁体
１２６０    導電体
１２６０ａ    導電体
１２６０ｂ    導電体
１２６０ｃ    導電体
１２７０    絶縁体
１２８０    絶縁体
１２８２    絶縁体
１２８５    絶縁体
１２８６    絶縁体
４７００    電子部品
４７０１    リード
４７０２    プリント基板
４７０３    回路部
４７０４    回路基板
４８００    半導体ウェハ
４８００ａ    チップ
４８０１    ウェハ
４８０１ａ    ウェハ
４８０２    回路部
４８０３    スペーシング
４８０３ａ    スペーシング
４８１０    半導体ウェハ
５２２１    筐体
５２２２    表示部
５２２３    操作ボタン
５２２４    スピーカ
５４３１    筐体
５４３２    表示部
５４３３    掌紋読み取り部
５４３４    配線
５４３５    手
５５０１    筐体
５５０２    表示部
５５０３    マイク
５５０４    スピーカ
５５０５    操作ボタン
５８０１    第１筐体
５８０２    第２筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
６５６０    ＴＶ
６５６１    放送局
６５６２    人工衛星
６５６３    電波塔
６５６４    アンテナ
６５６５    アンテナ
６５６６Ａ    電波
６５６６Ｂ    電波
６５６７Ａ    電波
６５６７Ｂ    電波
６６００    救急車
６６０１    医療機関
６６０２    医療機関
６６０５    高速ネットワーク
６６１０    カメラ
６６１１    エンコーダ
６６１２    通信装置
６６１５    映像データ
６６１６    映像データ
６６２０    通信装置
６６２１    デコーダ
６６２２    サーバ
６６２３    表示装置
【図１】
2017174425.tif 000017
【図２】
2017174425.tif 000018
【図３】
2017174425.tif 000019
【図４】
2017174425.tif 000020
【図５】
2017174425.tif 000021
【図６】
2017174425.tif 000022
【図７】
2017174425.tif 000023
【図８】
2017174425.tif 000024
【図９】
2017174425.tif 000025
【図１０】
2017174425.tif 000026
【図１１】
2017174425.tif 000027
【図１２】
2017174425.tif 000028
【図１３】
2017174425.tif 000029
【図１４】
2017174425.tif 000030
【図１５】
2017174425.tif 000031
【図１６】
2017174425.tif 000032
【図１７】
2017174425.tif 000033
【図１８】
2017174425.tif 000034
【図１９】
2017174425.tif 000035
【図２０】
2017174425.tif 000036
【図２１】
2017174425.tif 000037
【図２２】
2017174425.tif 000038
【図２３】
2017174425.tif 000039
【図２４】
2017174425.tif 000040
【図２５】
2017174425.tif 000041
【図２６】
2017174425.tif 000042
【図２７】
2017174425.tif 000043
【図２８】
2017174425.tif 000044
【図２９】
2017174425.tif 000045
【図３０】
2017174425.tif 000046
【図３１】
2017174425.tif 000047
【図３２】
2017174425.tif 000048
【図３３】
2017174425.tif 000049
【図３４】
2017174425.tif 000050
【図３５】
2017174425.tif 000051