(57)【要約】【課題】簡易な構成で高速処理に対応することができる信号処理装置、およびレーダ装置を提供することである。【解決手段】実施形態の信号処理装置は、第１の信号処理部と、第２の信号処理部と、タイミング制御部とを持つ。第１の信号処理部は、入力信号に対して信号処理を行う。第２の信号処理部は、第１の信号処理部により出力された信号に対して信号処理を行う。タイミング制御部は、タイミング信号を生成して第１の信号処理部に供給する。第１の信号処理部は、タイミング信号の変化を契機として信号処理の結果の間に所定の規則によるビット列を挿入したシリアル信号を、第２の信号処理部に出力する。第２の信号処理部は、第１の信号処理部により出力されたシリアル信号から所定の規則によるビット列を抽出し、シリアル信号における所定の規則によるビット列の位置に基づいて信号処理を行う。【選択図】図１
2017050783.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対して信号処理を行う第１の信号処理部と、
前記第１の信号処理部により出力された信号に対して信号処理を行う第２の信号処理部と、
タイミング信号を生成して前記第１の信号処理部に供給するタイミング制御部と、を備え、
前記第１の信号処理部は、前記タイミング信号の変化を契機として信号処理の結果の間に所定の規則によるビット列を挿入したシリアル信号を、前記第２の信号処理部に出力し、
前記第２の信号処理部は、前記第１の信号処理部により出力されたシリアル信号から前記所定の規則によるビット列を抽出し、前記シリアル信号における前記所定の規則によるビット列の位置に基づいて信号処理を行う、
信号処理装置。
【請求項２】
前記第１の信号処理部は、信号処理の結果を出力していない期間において前記タイミング信号が変化した場合に、前記シリアル信号におけるアイドル期間を表す情報に代えて、前記所定の規則によるビット列を前記シリアル信号に挿入する、
請求項１に記載の信号処理装置。
【請求項３】
前記第１の信号処理部は、信号処理の結果を出力している期間において前記タイミング信号が変化した場合に、前記シリアル信号における信号処理の結果の出力が完了したことを表す情報に続けて前記所定の規則によるビット列を前記シリアル信号に挿入する、
請求項２に記載の信号処理装置。
【請求項４】
前記第１の信号処理部および前記第２の信号処理部は、更に、信号処理の結果を出力していない期間において自身の動作状態が変化した場合に、信号処理の結果の間に自身の動作状態を示す状態ビット列を挿入する、
請求項１から３のうちいずれか１項に記載の信号処理装置。
【請求項５】
前記第１の信号処理部は、
信号処理の結果を所定のデータ量に分割して前記シリアル信号に挿入し、
信号処理の結果が所定のデータ量に分割されたデータの区切りを表す情報に続けて前記所定の規則によるビット列または前記状態ビット列を挿入する、
請求項４に記載の信号処理装置。
【請求項６】
受信信号を生成するアンテナと、
前記アンテナにより生成された受信信号に対して信号処理を行う第１の信号処理部と、
前記第１の信号処理部により出力された受信信号に対して信号処理を行う第２の信号処理部と、
タイミング信号を生成して前記第１の信号処理部に供給するタイミング制御部と、を備え、
前記第１の信号処理部は、前記タイミング信号の立ち上がりまたは立ち下がりを契機として信号処理の結果の間に所定の規則によるビット列を挿入したシリアル信号を、第２の信号処理部に出力し、
前記第２の信号処理部は、前記第１の信号処理部により出力されたシリアル信号から前記所定の規則によるビット列を抽出し、前記シリアル信号における前記所定の規則によるビット列の位置に基づいて信号処理を行う、
レーダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号処理装置、およびレーダ装置に関する。
【背景技術】
【０００２】
複数の信号処理部を備え、複数の信号処理部においてタイミングを同期させて信号を処理する信号処理装置が知られている。この信号処理装置における複数の信号処理部には、処理対象の信号とは異なる伝送路を介してタイミング信号がそれぞれ供給される。この信号処理装置において、信号処理の流れに関して上流側の信号処理部は、タイミング信号により指定されたタイミングで信号処理をして下流側の信号処理部に出力する。下流側の信号処理部では、タイミング信号により指定されたタイミングから上流側の信号処理部の処理だけ遅延したタイミングで信号処理を行う。しかしながら、この信号処理装置は、処理対象の信号とタイミング信号とを異なる伝送路で伝送しているため、装置の簡略化が困難となる可能性があった。また、この信号処理装置は、下流側の信号処理部において上流側の信号処理部の処理ディレイを考慮して信号処理の同期を行う必要があり、高速処理に対応できない可能性があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−６１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、簡易な構成で高速処理に対応することができる信号処理装置、およびレーダ装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の信号処理装置は、第１の信号処理部と、第２の信号処理部と、タイミング制御部とを持つ。前記第１の信号処理部は、入力信号に対して信号処理を行う。前記第２の信号処理部は、前記第１の信号処理部により出力された信号に対して信号処理を行う。前記タイミング制御部は、タイミング信号を生成して前記第１の信号処理部に供給する。前記第１の信号処理部は、前記タイミング信号の変化を契機として信号処理の結果の間に所定の規則によるビット列を挿入したシリアル信号を、前記第２の信号処理部に出力する。前記第２の信号処理部は、前記第１の信号処理部により出力されたシリアル信号から前記所定の規則によるビット列を抽出し、前記シリアル信号における前記所定の規則によるビット列の位置に基づいて信号処理を行う。
【図面の簡単な説明】
【０００６】
【図１】実施形態の信号処理装置１の構成を示すブロック図。
【図２】実施形態のＡ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、および信号処理部１４の内部構成を示すブロック図。
【図３】シリアル信号のオーダセットと８Ｂ１０Ｂコード（制御コード）との関係を示す図。
【図４】実施形態におけるタイミング信号、動作状態、ＰＩＯコードの挿入トリガ信号の変化を示す図。
【図５】実施形態の信号処理装置１においてＰＩＯコードの挿入トリガ信号と出力信号との関係を示す図。
【図６】実施形態の信号処理装置１における入力信号とＰＩＯコードの挿入トリガ信号との関係を示す図。
【図７】実施形態の信号処理装置１においてＰＩＯコードの挿入タイミングと出力信号との関係を示す他の図。
【図８】実施形態の信号処理装置１における入力信号とＰＩＯコードの挿入トリガ信号との関係を示す他の図。
【図９】実施形態においてシリアル信号にＰＩＯコードを挿入する処理の流れを示すフローチャート。
【図１０】実施形態においてシリアル信号からＰＩＯコードを抽出する処理の流れを示すフローチャート。
【図１１】実施形態のレーダ装置２００Ａの構成を示すブロック図。
【図１２】実施形態のレーダ装置２００Ｂの構成を示すブロック図。
【図１３】実施形態のレーダ装置２００Ｃの構成を示すブロック図。
【発明を実施するための形態】
【０００７】
以下、実施形態の信号処理装置、およびレーダ装置を、図面を参照して説明する。
【０００８】
図１は、実施形態の信号処理装置１の構成を示すブロック図である。実施形態の信号処理装置１は、例えば、Ａ／Ｄ（Analog-to-Digital）処理部１０と、Ｉ／Ｆ処理部１２と、信号処理部１４と、タイミング制御部１６と、制御部１８とを備える。実施形態の信号処理装置１は、例えば、レーダ装置におけるアンテナ装置（不図示）により生成された受信信号が入力信号として供給される。Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２および信号処理部１４は、例えば、物理的に離間したカードや基板上にそれぞれ搭載され、伝送路により電気的に接続される。Ａ／Ｄ処理部１０とＩ／Ｆ処理部１２との間、およびＩ／Ｆ処理部１２と信号処理部１４との間は、それぞれ、シリアル信号を伝送するシリアル伝送路１ａにより接続される。
【０００９】
Ａ／Ｄ処理部１０には、例えば、アナログ形式の入力信号が供給される。また、Ａ／Ｄ処理部１０は、タイミング信号用の伝送路１ｂを介してタイミング制御部１６と接続され、タイミング制御部１６により出力されたタイミング信号が供給される。Ａ／Ｄ処理部１０は、タイミング信号が示すタイミングに従ってＡ／Ｄ変換処理を行い、処理結果をシリアル信号として出力する。また、Ａ／Ｄ処理部１０は、タイミング信号が変化したことを契機として、Ａ／Ｄ変換処理の結果を示すシリアル信号の間に、タイミング信号により指定されたタイミングを示す制御コード（ＰＩＯコード）を挿入する。制御コードは、信号処理を制御するためのビット列であり、詳細については後述する。
【００１０】
Ｉ／Ｆ処理部１２は、信号処理部１４のインターフェースとして機能する。Ｉ／Ｆ処理部１２には、Ａ／Ｄ処理部１０により出力された、制御コードを含むシリアル信号が入力される。Ｉ／Ｆ処理部１２は、入力された制御コードを含むシリアル信号に対してインターフェース処理を行う。インターフェース処理とは、例えば、シリアル信号を分割または合成する処理である。
【００１１】
Ｉ／Ｆ処理部１２は、１つのＡ／Ｄ処理部１０に対して複数の信号処理部１４が存在する場合には、Ａ／Ｄ処理部１０から入力されたシリアル信号を分割して複数の信号処理部１４にそれぞれ出力する。「シリアル信号を分割する」とは、例えばデータの区切り等においてシリアル信号から所定量のシリアル信号を抽出し、抽出したシリアル信号を複数の信号処理部１４に分配する処理である。
【００１２】
Ｉ／Ｆ処理部１２は、複数のＡ／Ｄ処理部１０に対して１つの信号処理部１４が存在する場合には、複数のＡ／Ｄ処理部１０からそれぞれ入力されたシリアル信号を合成して信号処理部１４に出力する。「シリアル信号を合成する」とは、複数のＡ／Ｄ処理部１０により出力されたシリアル信号を所定の規則に従って並べる、または複数のＡ／Ｄ処理部１０により出力されたシリアル信号を加算する処理である。
【００１３】
Ｉ／Ｆ処理部１２は、インターフェース処理を行う際にシリアル信号からデータの本体部を取り出す。Ｉ／Ｆ処理部１２は、分割または合成したシリアル信号に対して、Ａ／Ｄ処理部１０と同様にデータの本体部に制御コードを挿入して信号処理部１４に出力する。なお、信号処理装置１は、Ａ／Ｄ処理部１０と信号処理部１４とがシリアル伝送路１ａにより直接接続されている場合には、Ｉ／Ｆ処理部１２を備えなくてもよい。
【００１４】
信号処理部１４には、Ｉ／Ｆ処理部１２により出力されたシリアル信号が入力される。信号処理部１４は、例えば、シリアル信号の示すデータ内容に基づいてレーダ装置から目標物までの距離を特定する信号処理等を行う。信号処理部１４は、制御コードの位置が示す処理タイミングに基づいて、レーダ装置における探知距離を単位距離に区分したレンジ距離ごとにシリアル信号の示す受信レベルを解析する。信号処理部１４は、シリアル信号の示す受信レベルが基準レベルを超えた場合には、そのデータ位置に対応したレンジ距離に目標物が存在すると判定する。信号処理部１４は、シリアル信号の示す受信レベルが基準レベルを超えていない場合には、データに対応したレンジ距離に目標物が存在しないと判定する。
【００１５】
Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２および信号処理部１４は、自身の動作状態を表す状態ビット列を生成し、生成した状態ビット列を制御コードとしてシリアル信号に挿入してもよい。状態ビット列は、例えば、自身の信号処理の状態が正常であるか、異常であるかを表す。Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２および信号処理部１４は、自身の動作状態が正常から異常に変化したことを契機として、「異常」の状態ビット列を生成して、シリアル信号に挿入する。Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２および信号処理部１４は、自身の動作状態が異常から正常に変化したことを契機として、「正常」の状態ビット列を生成して、シリアル信号に挿入する。
【００１６】
タイミング制御部１６は、Ａ／Ｄ処理部１０および制御部１８が処理を行うタイミングを指定するタイミング信号を出力する。タイミング制御部１６は、タイミング信号用の伝送路１ｂによりＡ／Ｄ処理部１０および制御部１８に接続される。タイミング制御部１６は、タイミング信号をＡ／Ｄ処理部１０および制御部１８に出力する。
【００１７】
制御部１８は、Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、信号処理部１４、およびタイミング制御部１６における初期動作の設定、およびモードの設定等の制御処理を行う。制御部１８は、Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、信号処理部１４、およびタイミング制御部１６と制御データバス１ｃを介して接続され、制御命令を、制御データバス１ｃを介して出力する。
【００１８】
図２は、実施形態のＡ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、および信号処理部１４の内部構成を示すブロック図である。Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、および信号処理部１４は、それぞれ、例えば、信号処理ＩＣ（Integrated Circuit）１００と、シリアル信号インターフェース１０２とを備える。
【００１９】
信号処理ＩＣ１００は、Ａ／Ｄ処理部１０においては、信号処理装置１の入力信号に対する信号処理、および、シリアル信号に含める制御情報の生成処理を行う。また、信号処理ＩＣ１００は、Ｉ／Ｆ処理部１２、および信号処理部１４においては、入力信号としてのシリアル信号に対する信号処理、およびシリアル信号に含める制御情報の生成処理を行う。制御情報は、シリアル信号インターフェース１０２により制御コードに変換され、シリアル信号に挿入される。信号処理ＩＣ１００には、シリアル信号インターフェース１０２により入力されたシリアル信号から抽出した制御コードを変換した制御情報が供給される。信号処理ＩＣ１００は、制御情報を解釈して、制御情報に従って信号処理を行う。
【００２０】
シリアル信号インターフェース１０２は、例えば、高速シリアル・インターフェースに用いられる符号化方式に従ってシリアル信号の入出力処理を行う通信ＩＣである。シリアル信号インターフェース１０２は、シリアル伝送路１ａを介してシリアル信号が供給されたことに応じて、シリアル信号を変換して変換結果を信号処理ＩＣ１００に出力する。また、シリアル信号インターフェース１０２は、信号処理ＩＣ１００から入力された信号処理の結果および制御情報の生成指示が供給されたことに応じて、次の処理主体に向けて出力するシリアル信号を生成して出力する。
【００２１】
シリアル信号インターフェース１０２は、例えば、８Ｂ１０Ｂと称される符号化方式に従ってシリアル信号を生成する。図３は、シリアル信号のオーダセットと８Ｂ１０Ｂコード（制御コード）との関係を示す図である。「ＩＤＬＥ」は、データ間を埋めるコードである。「ＰＳＯＦ（Ｐａｃｋｅｔ  Ｓｔａｒｔ  Ｏｆ  Ｆｒａｍｅ）」は、パケットの開始を示すコードである。「ＤＡＴＡ」は、レーダ装置におけるデータである。「ＰＥＯＦ（Ｐａｃｋｅｔ  Ｅｎｄ  Ｏｆ  Ｆｒａｍｅ）」は、パケットの終了を示すコードである。ＰＥＯＦは、１パケット分のデータの出力が完了したことを表す情報である。「ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）」は、パケットデータのＣＲＣチェックコードである。「ＳＯＦ（Ｓｔａｒｔ  Ｏｆ  Ｆｒａｍｅ）」は、フレームの開始を示すコードである。「ＥＯＦ（Ｅｎｄ  Ｏｆ  Ｆｒａｍｅ）」は、フレームの終了を示すコードである。ＥＯＦは、１フレーム分のデータの出力が完了したことを表す情報である。「ＰＩＯコード」は、である。処理タイミングまたは動作状態等を示す制御コードであり、例えば１６ビットのビット列である。「ＰＩＯコード」は、Ｋコード（Ｋ２８．１・Ｋ２８．１）に続いて、１６ビットのデータ列（Ｄｘｘ．ｘ・Ｄｘｘ．ｘ）に処理タイミングおよび動作状態が含められる所定の規則によるビット列である。処理タイミングおよび動作状態を示すビット列は、所定のフォーマットで表される。処理タイミングおよび動作状態は、例えば、１６ビットのビット列のうち所定のビットにおける立ち上がりまたは立ち下がりにより表される。
【００２２】
シリアル信号インターフェース１０２は、レーダ装置におけるデータの入出力に必要な帯域［ｂｐｓ］よりも高い帯域を実現するようにシリアル信号の入出力を行う。シリアル信号インターフェース１０２は、８Ｂ１０Ｂと称される符号化方式によりデータの入出力処理を行う場合、レーダ装置におけるデータの帯域よりも１．２７倍の帯域を実現するようにデータの入出力処理を行うことが望ましい。シリアル信号インターフェース１０２は、６４Ｂ６６Ｂと称される符号化方式によりデータの入出力処理を行う場合、レーダ装置におけるデータの帯域よりも１．０５倍の帯域を実現するようにデータの入出力処理を行うことが望ましい。６４Ｂ６６Ｂと称される符号化方式において符号化による変調された分の帯域の増加を考慮しない場合、レーダ装置におけるデータの帯域に対して１．０１８倍の帯域がＰＩＯコードを伝送するための帯域として利用することができる。
【００２３】
以下、シリアル信号に挿入されるＰＩＯコードの挿入タイミングについて説明する。図４は、実施形態におけるタイミング信号、動作状態、ＰＩＯコードの挿入トリガ信号の変化を示す図である。タイミング制御部１６は、レーダ装置が受信信号を処理するインターバルにより特定されるタイミングが到来したことに応じてタイミング信号をＡ／Ｄ処理部１０に出力する。レーダ装置が受信信号を処理するインターバルは、ＣＰＩ（Coherent  Processing  Interval）およびＰＲＩ（Pulse  Repetition  Interval）により設定される。ＣＰＩは、信号処理装置１が受信ビームを形成するインターバルを特定する。ＰＲＩは、ＣＰＩを所定の時間間隔に分割した繰り返し周期である。
【００２４】
Ａ／Ｄ処理部１０の信号処理ＩＣ１００は、ＣＰＩまたはＰＲＩの到来を表すタイミング信号が、例えば、立ち下がりまたは立ち下がるタイミング（ｔ１〜ｔ７）においてＰＩＯコードを挿入する挿入トリガ信号ＴＲＧ_ＰＩＯを立ち上げる。なお、タイミング信号は、ＣＰＩまたはＰＲＩの到来に応じて短期間で立ち上がりおよび立ち下がるパルス波であってもよい。Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、または信号処理部１４の信号処理ＩＣ１００は、自身の動作状態が変化したタイミング（ｔ１１およびｔ１２）において挿入トリガ信号ＴＲＧ_ＰＩＯを立ち上げる。この結果、挿入トリガ信号ＴＲＧ_ＰＩＯは、タイミング信号に基づく信号処理の処理タイミングと、自身の動作状態の変化とが重畳される。
【００２５】
以下、実施形態の信号処理装置１において、シリアル信号に処理タイミングおよび動作状態を示す制御コードを挿入する処理、およびシリアル信号から処理タイミングおよび動作状態を示す制御コードを抽出する処理について説明する。図５は、実施形態の信号処理装置１においてＰＩＯコードの挿入トリガ信号と出力信号との関係を示す図である。図６は、実施形態の信号処理装置１における入力信号とＰＩＯコードの挿入トリガ信号との関係を示す図である。
【００２６】
シリアル信号インターフェース１０２は、図５に示すように、信号処理ＩＣ１００から受信ビームデータが供給されたことに応じて、受信ビームデータ（ＢＥＡＭ  Ｎ  ＤＡＴＡ（Ｎは任意の自然数））の先頭にＳＯＦを挿入する。シリアル信号インターフェース１０２は、受信ビームデータの末尾にＥＯＦを挿入する。受信ビームデータは、ＣＰＩ間に受信された受信電波に基づくデータである。シリアル信号インターフェース１０２は、ＥＯＦから次のＳＯＦまでの期間においてＩＤＬＥを挿入する。シリアル信号インターフェース１０２は、ＩＤＬＥを挿入する期間の時刻ｔ２１において挿入トリガ信号ＴＲＧ_ＰＩＯが立ち上がったことに応じて、ＩＤＬＥに代えてＰＩＯコードを出力信号に挿入する。シリアル信号インターフェース１０２は、時刻ｔ２２において挿入トリガ信号ＴＲＧ_ＰＩＯが立ち下がったことに応じて、ＩＤＬＥに代えてＰＩＯコードを出力信号に挿入する。
【００２７】
シリアル信号インターフェース１０２は、図６に示すように、シリアル伝送路１ａを介して入力された入力信号におけるＰＩＯコードを検出する。シリアル信号インターフェース１０２は、挿入トリガ信号ＴＲＧ_ＰＩＯの立ち上がり時刻ｔ３１および立ち下がり時刻ｔ３２において入力信号からＰＩＯコード（所定の規則のビット列）を抽出する。シリアル信号インターフェース１０２は、抽出したＰＩＯコードを変換し、変換した制御情報を信号処理ＩＣ１００に出力する。
【００２８】
シリアル信号インターフェース１０２は、受信ビームデータを出力している期間において挿入トリガ信号ＴＲＧ_ＰＩＯが立ち上がったまたは立ち下がった場合には、受信ビームデータに含まれる複数のデータの間にＰＩＯコードを挿入する。図７は、実施形態の信号処理装置１においてＰＩＯコードの挿入タイミングと出力信号との関係を示す他の図である。
【００２９】
受信ビームデータ（ＢＥＡＭ  ＤＡＴＡ）には、図中２段目の出力信号に示すように、Ｍ個（Ｍは任意の自然数）のレンジデータ（Ｒａｎｇｅ  １  ＤＡＴＡ〜Ｒａｎｇｅ  Ｍ  ＤＡＴＡ）が含まれる。レンジデータとは、一つのＰＲＩにおいて受信された受信電波に基づくデータである。挿入トリガ信号ＴＲＧ_ＰＩＯは、受信ビームデータのうち２個目のレンジデータ（Ｒａｎｇｅ  ２  ＤＡＴＡ）において立ち上がりおよび立ち下がっている。挿入トリガ信号ＴＲＧ_ＰＩＯには、２種類の挿入トリガ信号（ＴＲＧ_ＰＩＯ（＃１）とＴＲＧ_ＰＩＯ（＃２））が含まれる。挿入トリガ信号ＴＲＧ_ＰＩＯ（＃１）は、例えば、ＣＰＩまたはＰＲＩを表す制御コードの挿入タイミングを表し、挿入トリガ信号ＴＲＧ_ＰＩＯ（＃２）は、例えば、動作状態の挿入タイミングを表す。
【００３０】
レンジデータ（Ｒａｎｇｅ  ２  ＤＡＴＡ）には、図中３段目の出力信号に示すように、複数のデータ（ＤＡＴＡ）が含まれる。各データは、Ａ／Ｄ処理部１０の信号処理の結果としてのデータを所定のデータ量に分割して生成される。データ（ＤＡＴＡ）の先頭にはＰＳＯＦが挿入され、データ（ＤＡＴＡ）の末尾にはＣＲＣおよびＰＥＯＦがこの順で挿入される。ＰＥＯＦから次のＰＳＯＦまでの間には、複数のＩＤＬＥが挿入される。シリアル信号インターフェース１０２は、データの区切りを表す情報であるＰＥＯＦの後に挿入されたＩＤＬＥを出力している期間の時刻ｔ４１において、挿入トリガ信号（ＴＲＧ_ＰＩＯ（＃１）とＴＲＧ_ＰＩＯ（＃２））の立ち上がりを検出する。シリアル信号インターフェース１０２は、挿入トリガ信号ＴＲＧ_ＰＩＯの立ち上がりに応じて、ＰＩＯコードを挿入する。この場合、シリアル信号インターフェース１０２は、２種類の挿入トリガ信号ＴＲＧ_ＰＩＯ（＃１）およびＴＲＧ_ＰＩＯ（＃２）の変化を反映したビット列として、ＰＩＯコードを生成する。
【００３１】
シリアル信号インターフェース１０２は、ＰＩＯコードを挿入している期間の時刻ｔ４２において挿入トリガ信号ＴＲＧ_ＰＩＯ（＃２）の立ち下がりを検出したことに応じて、ＩＤＬＥの後にＰＩＯコードを挿入する。シリアル信号インターフェース１０２は、挿入トリガ信号ＴＲＧ_ＰＩＯ（＃２）の変化を反映したビット列として、ＰＩＯコードを生成する。シリアル信号インターフェース１０２は、ＤＡＴＡを出力している期間の時刻ｔ４３において挿入トリガ信号ＴＲＧ_ＰＩＯ（＃１）の立ち下がりを検出したことに応じて、ＰＥＯＦに続けてＰＩＯコードを挿入する。
【００３２】
シリアル信号インターフェース１０２は、時刻ｔ４４から時刻ｔ４５までの２つのＰＩＯコードを挿入する期間において挿入トリガ信号ＴＲＧ_ＰＩＯ（＃１）が複数回変化するチャタリングが発生したとする。この場合、シリアル信号インターフェース１０２は、最初の変化に対応したＰＩＯコードおよび最後の変化に対応したＰＩＯコードを挿入する。具体的には、シリアル信号インターフェース１０２は、時刻ｔ４４における挿入トリガ信号ＴＲＧ_ＰＩＯ（＃１）の立ち上がりに対応したＰＩＯコードをおよび時刻ｔ４５における挿入トリガ信号ＴＲＧ_ＰＩＯ（＃１）の立ち下がりに対応したＰＩＯコードを挿入する。すなわち、シリアル信号インターフェース１０２は、時刻ｔ４４から時刻ｔ４５において発生したチャタリングを無視して、ＰＩＯコードを挿入する時の変化を反映したビット列として、ＰＩＯコードを生成する。さらに、シリアル信号インターフェース１０２は、時刻ｔ４４における挿入トリガ信号ＴＲＧ_ＰＩＯ（＃２）の立ち上がりに応じてＰＩＯコードを挿入し、時刻ｔ４６における挿入トリガ信号ＴＲＧ_ＰＩＯ（＃２）の立ち下がりに応じてＰＩＯコードを挿入する。
【００３３】
シリアル信号インターフェース１０２は、受信ビームデータを入力している期間において挿入トリガ信号ＴＲＧ_ＰＩＯが立ち上がったまたは立ち下がった場合には、受信ビームデータに含まれる複数のデータの間からＰＩＯコードを抽出する。図８は、実施形態の信号処理装置１における入力信号とＰＩＯコードの挿入トリガ信号との関係を示す他の図である。シリアル信号インターフェース１０２は、データ（ＤＡＴＡ）の間に挿入されたＰＩＯコードを検知したことに応じてＰＩＯコードを抽出する。これにより、シリアル信号インターフェース１０２は、時刻ｔ５１において挿入トリガ信号ＴＲＧ_ＰＩＯを立ち上げ、時刻ｔ５２において挿入トリガ信号ＴＲＧ_ＰＩＯを立ち下げる。さらに、シリアル信号インターフェース１０２は、時刻ｔ５３において挿入トリガ信号ＴＲＧ_ＰＩＯを立ち上げ、時刻ｔ５４において挿入トリガ信号ＴＲＧ_ＰＩＯを立ち下げる。これにより、シリアル信号インターフェース１０２は、受信ビームデータを出力している期間に挿入されたＰＩＯコードを復号して、信号処理ＩＣ１００に制御情報を出力する。
【００３４】
以下、上述した実施形態において、シリアル信号インターフェース１０２によりシリアル信号にＰＩＯコードを挿入する処理、およびシリアル信号からＰＩＯコードを抽出する処理について説明する。
【００３５】
図９は、実施形態においてシリアル信号にＰＩＯコードを挿入する処理の流れを示すフローチャートである。シリアル信号インターフェース１０２は、ＰＩＯコードを挿入するタイミングが到来したか否かを判定する（ステップＳ１００）。Ａ／Ｄ処理部１０のシリアル信号インターフェース１０２は、タイミング制御部１６からタイミング信号が供給されたことに応じてタイミング信号に対応したＰＩＯコードを挿入するタイミングが到来したと判定する。また、Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、または信号処理部１４は、自身の動作状態が変化したことに応じてＰＩＯコードを挿入するタイミングが到来したと判定する。シリアル信号インターフェース１０２は、ＰＩＯコードを挿入するタイミングが到来していない場合には待機し、ＰＩＯコードを挿入するタイミングが到来したと判定した場合にはステップＳ１０２に処理を進める。
【００３６】
シリアル信号インターフェース１０２は、データの出力中であるか否かを判定する（ステップＳ１０２）。シリアル信号インターフェース１０２は、ＰＳＯＦの挿入タイミングからＰＥＯＦの挿入タイミングまでの期間である場合には、データの出力中であると判定する。シリアル信号インターフェース１０２は、データの出力中ではない場合、ステップＳ１０８に処理を進める。シリアル信号インターフェース１０２は、データの出力中である場合にはデータの末尾にＰＥＯＦの挿入が完了するタイミングまで待機する（ステップＳ１０４）。シリアル信号インターフェース１０２は、データに続いてＰＥＯＦを挿入したか否かを判定することにより、データの出力が完了したか否かを判定する（ステップＳ１０６）。シリアル信号インターフェース１０２は、データの出力が完了していない場合には待機し（ステップＳ１０４）、データの出力が完了したと判定した場合には、ステップＳ１０８に処理を進める。
【００３７】
シリアル信号インターフェース１０２は、シリアル信号にＰＩＯコードを挿入する（ステップＳ１０８）。シリアル信号インターフェース１０２は、データの出力中ではない場合にはＩＤＬＥ（アイドル期間を表す制御コード）に代えてＰＩＯコードを挿入する。シリアル信号インターフェース１０２は、データの出力中であった場合には、ＰＥＯＦに続けてＰＩＯコードを挿入する。
【００３８】
図１０は、実施形態においてシリアル信号からＰＩＯコードを抽出する処理の流れを示すフローチャートである。シリアル信号インターフェース１０２は、シリアル伝送路１ａを介して供給されたシリアル信号のビット列を識別して、シリアル信号にＰＩＯコードが検知されたか否かを判定する（ステップＳ２００）。シリアル信号インターフェース１０２は、例えば、シリアル信号が８Ｂ１０Ｂコードで符号化されている場合、「Ｋ２８．１」のコードが２回続いたことを検知した場合に、ＰＩＯコードが供給されたことを検知する。シリアル信号インターフェース１０２は、ＰＩＯコードが検知されていない場合には待機し、ＰＩＯコードが検知された場合にはステップＳ２０２に処理を進める。
【００３９】
信号処理ＩＣ１００は、シリアル信号インターフェース１０２により検知されたＰＩＯコードを解釈する（ステップＳ２０２）。信号処理ＩＣ１００は、ＰＩＯコードがデータの処理タイミングを表し、データを処理する処理タイミングが到来したか否かを判定する（ステップＳ２０４）。信号処理ＩＣ１００は、ＰＩＯコードが動作状態の変化を表す場合には、データを処理する処理タイミングが到来していないと判定して、ステップＳ２０８に処理を進める。信号処理ＩＣ１００は、データを処理する処理タイミングが到来したと判定した場合には、シリアル信号から抽出したデータに信号処理を行う（ステップＳ２０６）。これにより、信号処理ＩＣ１００は、処理タイミング（ＣＰＩおよびＰＲＩ）の到来に応じてシリアル信号に挿入されたＰＩＯコードの位置に基づいて信号処理を行う。
【００４０】
信号処理ＩＣ１００は、抽出したＰＩＯコードが動作状態の異常を表しているか否かを判定する（ステップＳ２０８）。信号処理ＩＣ１００は、動作状態の異常を表している場合には、異常処理を行う（ステップＳ２１０）。信号処理ＩＣ１００は、異常処理として、後段に異常であることの状態ビット列をシリアル信号に挿入すると共に、例えば、データを破棄する。信号処理ＩＣ１００は、ＰＩＯコードが動作状態の正常を表している場合には、通常処理を行う（ステップＳ２１２）。信号処理ＩＣ１００は、通常処理として、後段に正常であることの状態ビット列をシリアル信号に挿入すると共に、例えば、データに対する信号処理を開始する。
【００４１】
以下、上述した実施形態のＡ／Ｄ処理部１０および信号処理部１４を備えるレーダ装置について説明する。図１１は、実施形態のレーダ装置２００Ａの構成を示すブロック図である。図１２は、実施形態のレーダ装置２００Ｂの構成を示すブロック図である。図１３は、実施形態のレーダ装置２００Ｃの構成を示すブロック図である。
【００４２】
実施形態のレーダ装置２００Ａは、図１１に示すように、アンテナ２０２に接続されたＡ／Ｄ処理部１０と、Ａ／Ｄ処理部１０とシリアル伝送路１ａを介して接続された信号処理部１４とを備える。レーダ装置２００Ａは、アンテナ２０２に電波が到来したことによりアンテナ２０２により生成された受信信号がＡ／Ｄ処理部１０に供給される。Ａ／Ｄ処理部１０は、受信信号に対してＡ／Ｄ変換処理を行って、信号処理の結果としてのデータを、シリアル伝送路１ａを介して信号処理部１４に出力する。Ａ／Ｄ処理部１０は、タイミング信号が変化、または、自身の動作状態が変化したことを契機としてデータにＰＩＯコードを挿入してシリアル信号を信号処理部１４に出力する。信号処理部１４は、信号処理の結果を後段のレーダ処理を行う処理部（不図示）に出力する。
【００４３】
実施形態のレーダ装置２００Ｂは、図１２に示すように、１つのＡ／Ｄ処理部１０と、１つのＩ／Ｆ処理部１２と、４個の信号処理部１４Ａ、１４Ｂ、１４Ｃおよび１４Ｄとを備える。Ａ／Ｄ処理部１０とＩ／Ｆ処理部１２とは、シリアル伝送路１ａにより接続される。Ｉ／Ｆ処理部１２と信号処理部１４Ａ、１４Ｂ、１４Ｃおよび１４Ｄとは、シリアル伝送路１ａによりそれぞれ接続される。このレーダ装置２００Ｂは、Ａ／Ｄ処理部１０により収集したデータをＩ／Ｆ処理部１２により時系列で分割して、信号処理部１４Ａ、１４Ｂ、１４Ｃおよび１４Ｄに出力する。Ｉ／Ｆ処理部１２は、例えば、信号処理部１４Ａ、１４Ｂ、１４Ｃ、および１４Ｄの処理能力に基づいてデータを分割する。Ｉ／Ｆ処理部１２は、例えば、ＣＰＩの期間ごとにデータを分割する。信号処理部１４Ａ、１４Ｂ、１４Ｃ、および１４Ｄは、信号処理の結果を後段のレーダ処理を行う処理部（不図示）にそれぞれ出力する。
【００４４】
実施形態のレーダ装置２００Ｃは、図１３に示すように、２個のＡ／Ｄ処理部１０Ａおよび１０Ｂと、一つのＩ／Ｆ処理部１２と、一つの信号処理部１４とを備える。２個のＡ／Ｄ処理部１０Ａおよび１０ＢとＩ／Ｆ処理部１２とは、シリアル伝送路１ａにより接続される。Ｉ／Ｆ処理部１２と信号処理部１４とは、シリアル伝送路１ａにより接続される。このレーダ装置２００Ｃは、２個のＡ／Ｄ処理部１０Ａおよび１０Ｂによりアンテナ２０２Ａおよび２０２Ｂにより生成された受信信号をそれぞれ収集する。Ｉ／Ｆ処理部１２は、２個のＡ／Ｄ処理部１０Ａおよび１０Ｂにより出力されたデータを合成して１つのシリアル信号としてシリアル伝送路１ａを介して信号処理部１４に出力する。信号処理部１４は、信号処理の結果を後段のレーダ処理を行う処理部（不図示）に出力する。このレーダ装置２００Ｃは、例えば、信号処理部１４の処理能力が通信帯域に対して余裕がある場合に、データのチャンネル数を削減することができる。
【００４５】
以上説明した少なくともひとつの実施形態によれば、第１の信号処理部（Ａ／Ｄ処理部１０）により、タイミング信号の変化を契機として信号処理の結果の間に所定の規則によるビット列を挿入したシリアル信号を、第２の信号処理部（Ｉ／Ｆ処理部１２および信号処理部１４）に出力し、第２の信号処理部により、第１の信号処理部により出力されたシリアル信号から所定の規則によるビット列を抽出し、シリアル信号における所定の規則によるビット列の位置に基づいて信号処理を行うことにより、シリアル伝送路１ａにより処理対象の信号および処理タイミングを示す制御コードを伝送できる。この結果、実施形態によれば、タイミング制御部１６により出力されたタイミング信号を伝送する伝送路、およびタイミング制御部１６により出力されたタイミング信号を処理するインターフェース等の部品を削減でき、装置の簡略化を図ることができる。また、実施形態によれば、シリアル信号からビット出して第２の信号処理部により処理を行うことができるので、第２の信号処理部において第１の信号処理部の処理ディレイを考慮した処理タイミングの調整を行う必要がないので、簡易な構成で高速処理に対応することができる。
【００４６】
また、実施形態によれば、シリアル信号に自身の動作状態を示す状態ビット列を挿入することができ、さらに装置の簡略化を図ることができる。実施形態によれば、制御部１８により制御データバス１ｃを介して動作状態を読み取ってＡ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、および信号処理部１４に異常を通知する必要が無く、制御部１８の処理も簡略化することができる。さらに、実施形態によれば、Ａ／Ｄ処理部１０、Ｉ／Ｆ処理部１２、および信号処理部１４において制御部１８から通知された動作状態を受信する処理を省略することができるので、さらに簡易な構成で高速処理に対応することができる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４８】
１…信号処理装置、１ａ…シリアル伝送路、１０、１０Ａ…Ａ／Ｄ処理部、１２…Ｉ／Ｆ処理部、１４、１４Ａ、１４Ｂ、１４Ｃ…信号処理部、１６…タイミング制御部、１００…信号処理ＩＣ、１０２…シリアル信号インターフェース、２００Ａ、２００Ｂ、２００Ｃ…レーダ装置、２０２、２０２Ａ…アンテナ
【図１】
2017050783.tif 000003
【図２】
2017050783.tif 000004
【図３】
2017050783.tif 000005
【図４】
2017050783.tif 000006
【図５】
2017050783.tif 000007
【図６】
2017050783.tif 000008
【図７】
2017050783.tif 000009
【図８】
2017050783.tif 000010
【図９】
2017050783.tif 000011
【図１０】
2017050783.tif 000012
【図１１】
2017050783.tif 000013
【図１２】
2017050783.tif 000014
【図１３】
2017050783.tif 000015