(57)【要約】【課題】電気的特性を向上することができる。【解決手段】ｎ型半導体層１３と発光層１４とｐ型半導体層１５とが積層された化合物半導体発光ダイオード１０Ａにおいて、前記ｐ型半導体層に積層されたＯｓ膜１６と、該Ｏｓ膜に積層された透明導電膜１７とを備えている。前記Ｏｓ膜は、ＣＶＤを用いて均一に成膜されており、コンタクト抵抗等の電気的特性も均一である。【選択図】図１
2017050333.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体層と、
前記ｐ型半導体層に積層されたＯｓ膜と、
前記Ｏｓ膜に積層された透明導電膜と、
を備えていることを特徴とする透明電極構造。
【請求項２】
請求項１に記載の透明電極構造であって、
前記Ｏｓ膜は、厚さが０．５ｎｍ〜３ｎｍであることを特徴とする透明電極構造。
【請求項３】
請求項２に記載の透明電極構造であって、
前記Ｏｓ膜は、光透過率が８０％以上である
ことを特徴とする透明電極構造。
【請求項４】
請求項１乃至請求項３の何れか一項に記載の透明電極構造であって、
前記透明導電膜は、少なくともＩｎ、Ｓｎ、Ｚｎ、Ａｌ、Ｇａの何れかを含むＩＴＯ、ＡＺＯ、及びＧＺＯの何れか一の透明導電材料を用いている
ことを特徴とする透明電極構造。
【請求項５】
ｎ型半導体層と発光層とｐ型半導体層とが積層された化合物半導体発光ダイオードにおいて、
前記ｐ型半導体層に積層されたＯｓ膜と、該Ｏｓ膜に積層された透明導電膜とを備えている
ことを特徴とする化合物半導体発光ダイオード。
【請求項６】
請求項５に記載の化合物半導体発光ダイオードであって、
前記Ｏｓ膜は、厚さが０．５ｎｍ〜３ｎｍである
ことを特徴とする化合物半導体発光ダイオード。
【請求項７】
請求項５又は請求項６に記載の化合物半導体発光ダイオードであって、
前記ｐ型半導体層は、ｐ型のＧａＡｓ系半導体層である
ことを特徴とする化合物半導体発光ダイオード。
【請求項８】
請求項５乃至請求項７の何れか一項に記載の化合物半導体発光ダイオードであって、
前記透明導電膜は、少なくともＩｎ、Ｓｎ、Ｚｎ、Ａｌ、Ｇａの何れかを含むＩＴＯ、ＡＺＯ、及びＧＺＯの何れか一の透明導電材料を用いることを特徴とする化合物半導体発光ダイオード。
【請求項９】
ｐ型半導体層と、該ｐ型半導体層に積層されたＯｓ膜と、該Ｏｓ膜に積層された透明導電膜とを備えた透明電極の透明電極成膜方法であって、
前記Ｏｓ膜は、厚さが０．５ｎｍ〜３ｎｍになるまで、ＣＶＤを用いて堆積されることを特徴とする透明電極成膜方法。
【請求項１０】
請求項９に記載の透明電極成膜方法であって、
前記Ｏｓ膜は、負グロー相領域で形成されることを特徴とする透明電極成膜方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、透明電極構造、化合物半導体発光ダイオード、及び化合物半導体発光ダイオードの製造方法に関し、例えば、画像形成装置の露光装置に使用される化合物半導体発光ダイオードが有する透明電極構造に関する。
【背景技術】
【０００２】
プリンタ等の画像形成装置は、露光用の発光ダイオードアレイが備えられている。また、表示装置は、多色の発光ダイオードを二次元的に配列したものである。これらの発光ダイオードは、輝度や光量の増大が求められており、接触抵抗の低減等を行って発光効率を向上させることが問題となっている。特許文献１は、ｐ−ＧａＮ層とＩＴＯ膜との間のオーミック性を高めるために、Ｎｉ／ＩＴＯ薄膜を用いた透明電極構造、及び窒化物半導体発光ダイオードを開示している。また、特許文献１は、Ｎｉ薄膜をスパッタで成膜することが記載されており、均一に成膜するためにサンプルを回転させることが記載されている。
【０００３】
特許文献２は、電気的絶縁試料（フッ素樹脂試料）をＳＥＭにより検鏡する技術を開示している。この技術は、フッ素樹脂試料の帯電を防止し、二次電子を効率的、かつ一定方向に放出させることを目的として、フッ素樹脂試料にオスミウム薄膜を成膜するものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１８３０９０号公報（段落００３３，００３４）
【特許文献２】特開２０１０−２３５５号公報（段落００１４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術は、Ｎｉ膜厚を２原子層〜数原子層に制御するために、スパッタの交流電力をプラズマが安定になる限界の２０Ｗに制限していた。また、特許文献１に記載の技術は、膜厚を均一にするために、サンプルを回転させている。特許文献１に記載の技術は、膜厚の不均一性等のため、コンタクト抵抗等の電気的特性に問題があった。
【０００６】
そこで、本発明は、電気的特性を向上することができる透明電極構造、化合物半導体発光ダイオード、及び透明電極成膜方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、本発明の透明電極構造は、ｐ型半導体層（例えば、ｐ型クラッド層１５）と、該ｐ型半導体層に積層されたＯｓ膜（１６）と、該Ｏｓ膜に積層された透明導電膜（ＩＴＯ膜１７）とを備えていることを特徴とする。但し、（  ）内の符号は例示である。
【０００８】
オスミウムは、常温で固体から気体に昇華する金属であり、プラズマＣＶＤで試料を成膜することができる。プラズマＣＶＤは、試料周囲をオスミウムガスで均一に包みこむので、オスミウムを平坦、且つ均一に成膜することができる。均一に成膜された結果、Ｏｓ膜は、単位面積当りのコンタクト抵抗等の電気的特性も均一である。
これに対して、Ｎｉを成膜するスパッタは、放電分散等が起き、均一に成膜することが困難である。このため、スパッタは、均一に成膜するために、試料を回転台に載置する必要がある。また、仕事関数は、オスミウムが約４．９ｅＶであり、ニッケルが５．２ｅＶであり、双方共に、ＩＴＯの４．１〜４．７ｅＶよりも高い。
【０００９】
本発明の化合物半導体発光ダイオードは、ｎ型半導体層と発光層とｐ型半導体層とが積層された化合物半導体発光ダイオードにおいて、前記ｐ型半導体層に積層されたＯｓ膜と、該Ｏｓ膜に積層された透明導電膜とを備えていることを特徴とする。
【００１０】
また、本発明の透明電極成膜方法は、ｐ型半導体層と、該ｐ型半導体層に積層されたＯｓ膜と、該Ｏｓ膜に積層された透明導電膜とを備えた透明電極の透明電極成膜方法であって、前記Ｏｓ膜は、厚さが０．５ｎｍ〜３ｎｍになるまで、ＣＶＤを用いて堆積される過程を有することを特徴とする。
【００１１】
また、本発明の透明電極構造によれば、Ｏｓ膜は、厚さが均一であり、ｐ型クラッド層との間のショットキ障壁のエネルギ差が小さく、コンタクト抵抗等の電気的特性が良い。また、Ｏｓ膜は、厚さが０．５ｎｍ〜３ｎｍであるので、光透過率が高い。このため、本発明の化合物半導体発光ダイオードによれば、発光層で発した光エネルギのうちＬＥＤの外部に取り出せた光エネルギの割合を示す光取り出し効率が高くなり、輝度が高い。また、Ｏｓ膜は、ｐ型半導体層との間のショットキ障壁のエネルギ差がＩＴＯ膜よりも小さいので、全電子のうち発光層に注入された電子の割合を示す電子注入効率が向上する。また、外部量子効率は、電子注入効率と内部量子効率と光取り出し効率との乗算である。したがって、本発明の化合物半導体発光ダイオードによれば、投入する電気エネルギのうち、外部に取り出せる光エネルギの割合である外部量子効率が向上する。
【発明の効果】
【００１２】
本発明によれば、電気的特性を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態である化合物半導体発光ダイオードの断面図である。
【図２】ｐｎ接合とオーミック接合とを説明するためのバンド図である。
【図３】測定試料としての化合物半導体発光ダイオードの構造図である。
【図４】オスミウムの光透過率の分光特性を示す図である。
【図５】Ｏｓ／ＩＴＯ膜の光透過率の分光特性を示す図である。
【図６】Ｏｓ／ＩＴＯ膜を用いた発光ダイオードの輝度−電流特性を示す図である。
【図７】Ｏｓ／ＩＴＯ膜を用いた発光ダイオードの電圧−電流特性を示す図である。
【図８】化合物半導体発光ダイオードの製造工程を説明するためのフローチャートである。
【図９】ＬＥＤ構造基板の断面図である。
【図１０】Ｏｓ膜を堆積する工程を説明するための素子断面図である。
【図１１】ＩＴＯ膜を堆積する工程を説明するための素子断面図である。
【図１２】第１のパターニング工程を説明するための素子断面図である。
【図１３】ドライエッチング工程を説明するための素子断面図である。
【図１４】第２のパターニング工程を説明するための素子断面図である。
【図１５】ｐ型電極を堆積する工程を説明するための素子断面図である。
【図１６】リフトオフ工程を説明するための素子断面図である。
【図１７】従来構造の化合物半導体発光ダイオードの切断断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
【００１５】
(第１実施形態)
図１は、本発明の第１実施形態の化合物半導体発光ダイオードの構成図である。
化合物半導体発光ダイオード１０Ａは、支持基板としての基板（ＧａＡｓ基板）１１の表面にバッファ層１２が積層され、バッファ層１２の基板反対側表面には、ｎ型半導体層としてのｎ型クラッド層１３が積層され、ｎ型クラッド層１３の基板反対側表面の一部領域には、発光層１４が積層され、発光層１４の基板反対側表面には、ｐ型半導体層としてのｐ型クラッド層１５が積層され、ｐ型クラッド層１５の基板反対側表面にはＯｓ膜（オスミウム膜）１６が積層され、Ｏｓ膜１６の基板反対側表面には、透明導電膜としてのＩＴＯ膜１７が積層され、ＩＴＯ膜１７の基板反対側表面の端部には、ｐ型電極２０が積層されている。また、化合物半導体発光ダイオード１０Ａは、ｎ型クラッド層１３の基板反対側表面の他の領域には、ｎ型電極１９が積層されている。
【００１６】
つまり、化合物半導体発光ダイオード１０Ａは、ｎ型クラッド層１３と、発光層１４と、ｐ型クラッド層１５とが積層されたダブルヘテロ接合構造を成しており、ｐ型クラッド層１５とＯｓ膜１６とＩＴＯ膜１７との積層構造が透明電極構造を構成している。
【００１７】
ｎ型クラッド層１３は、例えば、ＳｉドープしたＧａＡｓ系半導体層である。また、ｐ型クラッド層１５は、例えば、ＢｅドープしたＧａＡｓ系半導体層である。ここで、ＧａＡｓ系半導体層は、例えば、ＧａＡｓＰ層、Ａ１ＧａＡｓ層、ＡｌＧａＡｓＰ層、ＧａＡｓ層等である。なお、ＧａＡｓは、閃亜鉛鉱型結晶構造のIII−Ｖ族半導体である。
【００１８】
発光層１４は、量子井戸層を複数持つ多重量子井戸（ＭＱＷ: Multi Quantum Well）構造の活性層であり、バルク型よりも明るく鮮やかな発光が可能である。なお、量子井戸構造においては、電子やホールが閉じ込められるバンドギャップの小さい材料の層を井戸層と呼び、電子やホールに対して壁の役割をするバンドギャップの大きい材料の層をバリア層と呼ぶ。
【００１９】
Ｏｓ膜１６は、常温で固体から気体に昇華する金属であり、試料としてのｐ型クラッド層１５をオスミウムガスで包みこみ、プラズマＣＶＤ（Chemical Vapor Deposition）で平坦且つ均一に成膜される。なお、Ｏｓ膜１６は、スパッタで成膜することが困難であるとされている。ＩＴＯ膜１７は、酸化インジウム錫を用いた透明導電膜である。
【００２０】
ｎ型電極１９、及びｐ型電極２０は、例えば、Ｔｉ／Ａｌが使われる。これらの金属電極は、同一材料が使われることにより、同一工程で堆積することができる。
【００２１】
図２は、ｐｎ接合とオーミック接合とを説明するためのバンド図である。
ＬＥＤは、ｐｎ接合で構成されているが、ｐ型電極がφｍ１＞χ＋ＥＧで接続され、ｎ型電極がφｍ２＜χで接続されることによって、ｐ型電極、及びｎ型電極ともにオーミック接合される。
ここで、φｍ１は、ｐ型電極材料の真空準位からフェルミ準位ＥＦまでのエネルギであり、φｍ２は、ｎ型電極材料の真空準位からフェルミ準位ＥＦまでのエネルギであり、χは、真空準位から半導体の伝導帯ＥＣまでのエネルギであり、ＥＧは、半導体の禁制帯のエネルギである。
しかしながら、化合物半導体発光ダイオードは、そのｐ型クラッド層１５に接合させるために、高い仕事関数φｍを持ったｐ型電極材料が必要になる。フリップチップ実装を用いない場合では、表面の電極は光透過性が高い材料が必要になる。ＩＴＯは、透明導電材料として好適であるが、仕事関数が小さく、物性値も不安定であり、ＬＥＤの効率的な発光に問題がある。
【００２２】
オスミウム（Ｏｓ）は、仕事関数が約４．９ｅＶと高い白金族元素であり、不安定なＩＴＯ（４．１〜４．７ｅＶ）よりもｐ型クラッド層１５との間のショットキ障壁のエネルギ差を低減させて、オーミック性を目指すことができる。そこで、本実施形態の電極構造は、Ｏｓ／ＩＴＯ膜の積層膜を用いている。
【００２３】
（実験結果）
図３は、測定試料としての化合物半導体発光ダイオードの構造図である。
測定資料は、ｎ型クラッド層１３と、ｐ型クラッド層１５と、Ｏｓ膜１６と、ＩＴＯ膜１７とを積層したものであり、発光層１４（図１）を積層していないホモ接合の化合物半導体発光ダイオードである。この測定試料は、１ｍｍ角に劈開した角形サンプルであり、ｎ型クラッド層１３が厚み４５０μｍであり、ｐ型クラッド層１５が厚み８５０μｍであり、Ｏｓ膜１６が膜厚０．５〜３ｎｍであり、ＩＴＯ膜１７が膜厚３００ｎｍである。
【００２４】
図４は、オスミウムの光透過率の分光特性を示す図であり、オスミウムをサファイア基板上に成膜したときの特性を示している。図４（ａ）はオスミウムの膜厚０．５ｎｍの光透過率を示し、図４（ｂ）は膜厚１ｎｍの光透過率を示し、図４（ｃ）は膜厚３ｎｍの光透過率を示す。なお、縦軸は、光透過率［％］であり、横軸は、波長［ｎｍ］である。
【００２５】
オスミウムの光透過率は、膜厚０．５ｎｍ，１ｎｍが透過率８０％程度であり、膜厚３ｎｍが７０％程度であり、何れの膜厚も可視光から近赤外（波長４００ｎｍ〜９００ｎｍ）まで略均一である。図４は、膜厚０．５ｎｍ，１ｎｍが透過率８０％程度であり、一つの図に纏めると、実線、及び一点鎖線が重なるので、図４（ａ）（ｂ）（ｃ）の３つの図に分割して示している。
【００２６】
図５は、Ｏｓ／ＩＴＯ膜の光透過率の分光特性を示す図である。縦軸は、光透過率［％］であり、横軸は、波長［ｎｍ］であり、ＩＴＯは膜厚３００ｎｍに固定している。また、サファイア基板上に成膜したオスミウムは、実線が膜厚０．５ｎｍであり、一点鎖線が膜厚１ｎｍであり、破線が膜厚３ｎｍである。
【００２７】
Ｏｓ／ＩＴＯ膜は、波長４５０ｎｍ〜７５０ｎｍの可視光において、透過率８０％程度を示し、波長４５０ｎｍ以下、及び７５０ｎｍ〜９００ｎｍで透過率７０％程度を示している。また、Ｏｓ／ＩＴＯ膜は、Ｏｓ膜厚が増加するにつれ光透過率が減少する傾向も見られる。結果的に、Ｏｓ／ＩＴＯ膜は、８０％以上の光透過率を求めるとき、Ｏｓ膜厚を３ｎｍ以下にする必要がある。なお、これらのデータは、Ｏｓ／ＩＴＯ成膜後、Ｎ２雰囲気で４００℃、３分のアニールを行っている。
【００２８】
なお、サファイア基板上に成膜されたＯｓ／ＩＴＯ膜のシート抵抗値（１７１点平均）は、渦電流法により測定され、Ｏｓの膜厚０．５ｎｍが１１．５Ω／ｓｑであり、膜厚１ｎｍが１１．２Ω／ｓｑであり、膜厚３ｎｍが１１．０Ω／ｓｑであり、膜厚にかかわらず、ほぼ同じである。
【００２９】
図６は、Ｏｓ／ＩＴＯ膜を用いた発光ダイオードの輝度−電流特性を示す図である。
縦軸は輝度［ｃｄ／ｍ２］であり、横軸は測定試料に流す電流［ｍＡ］であり、ＩＴＯの膜厚は、３００ｎｍに固定している。オスミウムは、実線が膜厚０．５ｎｍであり、一点鎖線が膜厚１ｎｍであり、破線が膜厚３ｎｍである。また、比較例として、特許文献１に記載のＮｉ／ＩＴＯ膜（Ｎｉ膜厚：０．５ｎｍ、ＩＴＯ膜厚：３００ｎｍ）の輝度特性を２点鎖線で示している。
【００３０】
電流１００ｍＡの場合、Ｏｓの膜厚０．５ｎｍのときに、輝度５４０ｃｄ／ｍ２であり、Ｏｓの膜厚１ｎｍのときに、輝度４８０ｃｄ／ｍ２であり、Ｏｓの膜厚３ｎｍのときに、輝度３５０ｃｄ／ｍ２であり、膜厚依存性が表れている。ここで、シート抵抗値の差異は少ないことから、Ｏｓ／ＩＴＯ膜の光透過率の差が、輝度の差異に現れていると考えられる。特に、ＧａＡｓ系半導体での発光波長（例えば、GaAsPやAlGaAsで655nmや740nm、GaAsで940nmや980nm）において、Ｏｓ／ＩＴＯ膜の光透過率の差が、輝度の差異に現れる。また、Ｏｓ膜厚０．５ｎｍが最も良い。これ以下の膜厚になると、Ｏｓ原子層が１原子層のレベルになってしまい、Ｏｓと半導体のオーミック接合性が不安定になる恐れがある。
【００３１】
比較例としてのＮｉ／ＩＴＯ膜は、電流１００ｍＡの場合、輝度２４０ｃｄ／ｍ２に留まっており、Ｏｓ／ＩＴＯ膜の輝度に及んでいない。つまり、Ｏｓ／ＩＴＯ膜は、Ｎｉ／ＩＴＯ膜に比較して、均一に成膜することができるので、単位面積当りのコンタクト抵抗に高い部分が存在せず、全コンタクト抵抗が低くなるので、輝度も高くなる。
【００３２】
また、Ｎｉ膜は、スパッタで成膜するしかなく、Ｎｉ膜厚を２原子層〜数原子層に制御するために、スパッタの交流電力をプラズマが安定になる限界の２０Ｗに制限しつつ、サンプルを回転させるサンプル回転時間（約１０秒）の数倍の成膜時間（数十秒）を掛ける必要があった。つまり、Ｎｉ膜は、サンプル回転の必要性があり、成膜が不均一であり、単位面積当りのコンタクト抵抗に高い部分が存在していた。また、Ｎｉ薄膜の成膜速度は、ＮｉをＩＴＯ膜の膜厚に成膜するときの成膜速度よりも遅くする必要があった。
【００３３】
しかしながら、本実施形態のＯｓ膜は、常温で固体から気体に昇華する金属であり、プラズマＣＶＤで原子層レベルの膜厚で成膜することができる。つまり、Ｏｓ膜は、プラズマＣＶＤによって、均一に成膜される。また、均一に成膜された結果、Ｏｓ膜は、単位面積当りのコンタクト抵抗も高い抵抗の部分が無く、均一である。
【００３４】
また、プラズマＣＶＤのチャンバー内は、負グロー相領域と陽光柱領域とに分けられる。陽光柱領域でのコーティングは、残存ガスや不安定なオスミウムイオンが混在する領域のため電子線ダメージに弱く破壊されやすい四酸化オスミウム被膜が形成される。これに対して、陰極上の負グロー相領域は、オスミウム陽イオン化ガス分子が濃縮し、激しく衝突し合い、純粋なオスミウム金属導電被膜が形成される。これにより、プラズマＣＶＤは、極薄膜でも強い電子線ダメージに破壊されない強固なアモルファス導電被膜（Ｏｓ膜１６）を形成することができる。
【００３５】
図７は、Ｏｓ／ＩＴＯ膜を用いた発光ダイオードの電圧−電流特性を示す図である。
縦軸は電圧［Ｖ］であり、横軸は電流［ｍＡ］である。数ｍＡの定電流領域において、輝度に寄与しない電圧降下（コンタクト抵抗）が存在している。このコンタクト抵抗は、Ｏｓ膜の膜厚が均一なので、小さな値である。
【００３６】
以上説明したように、オスミウム（Ｏｓ）は、仕事関数の高い材料であり（Ｏｓ：約４．９ｅＶ、ＩＴＯ：４．２ｅＶ）、Ｏｓ／透明導電膜の構造をとれば、透明導電膜単体の電極ではオーミック化できない場合でも、良好なコンタクト性をもつ光透過率８０％以上の透明電極となる。ＣＶＤによるＯｓの成膜は、平坦かつ均一性が高い。また、オスミウムは、薄膜においても電気伝導性が保てるため、仕事関数の高さからオーミック電極が形成可能となる。
【００３７】
(製造方法)
図８は、化合物半導体発光ダイオードの製造工程を説明するためのフローチャートである。
化合物半導体発光ダイオード１０Ａ（図１）は、まず、ＬＥＤ構造基板（積層基板）を準備し（Ｓ１０）、Ｏｓ膜を堆積し（Ｓ１２）、ＩＴＯ膜を堆積し（Ｓ１４）、レジストで第１のパタ−ニングを行い（Ｓ１６）、エッチングを行い（Ｓ１８）、第２のパターニングを行い（Ｓ２０）、ｐ型電極を堆積し（Ｓ２２）、リフトオフを行い（Ｓ２４）、アニールを行う（Ｓ２６）、ことにより形成される。以下、順に製造工程を説明する。
【００３８】
（１）まず、図９に示すＬＥＤ構造基板（積層基板）を準備する。
ＬＥＤ構造基板は、支持基板としてのＧａＡｓ基板（基板１１）と、その表面に有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により積層されたバッファ層１２と、その表面にエピタキシャル成長されたｎ型クラッド層１３と、その表面に積層された発光層１４と、その表面に１次結晶成長されたｐ型クラッド層１５とから構成されている。
【００３９】
バッファ層１２は、基板１１とｎ型クラッド層１３とは結晶構造が同じであるが、格子不整合による歪みを軽減させる。発光層１４は、キャリアを集中させ、再結合を効率よく起こさせる活性層である。発光層１４は、量子井戸層を複数持つ多重量子井戸構造にすることが好ましく、バルク型よりも明るく鮮やかな発光が可能である。ｎ型クラッド層１３は、ＳｉドープされたＧａＡｓ系半導体層である。また、ｐ型クラッド層１５は、例えば、ＢｅドープされたＧａＡｓ系半導体層である。ここで、ＧａＡｓ系半導体層は、例えば、ＧａＡｓＰ層、Ａ１ＧａＡｓ層、ＡｌＧａＡｓＰ層、ＧａＡｓ層等である。
【００４０】
（２）図１０は、Ｏｓ膜を堆積する工程を説明するための素子断面図である。
この工程は、ＬＥＤ構造基板（ＬＥＤエピ基板）のｐ型クラッド層１５の基板反対側表面に、オスミウムガスを用いたプラズマＣＶＤ装置で、Ｏｓ膜１６を厚さ０．５ｎｍ〜３ｎｍ（１原子層〜数原子層の膜厚）になるまで堆積（アモルファス（非晶質）コーティング）させる工程である。成膜レートは、０．５ｎｍ／秒であり、膜厚３ｎｍでも数秒で成膜することができる。また、Ｏｓ膜１６は、チャンバー内の陰極上の負グロー相領域で形成されることが好ましい。
【００４１】
（３）図１１は、ＩＴＯ膜を堆積する工程を説明するための素子断面図である。
この工程は、Ｏｓ膜１６の基板反対側表面にＩＴＯ膜１７を蒸着又はスパッタで３００ｎｍ堆積させる工程である。
【００４２】
（４）図１２は、第１のパターニング工程を説明するための素子断面図である。
この工程は、ＩＴＯ膜１７を堆積した積層基板の平面を発光領域とｎ型電極領域とｐ型電極領域とに分割し、発光領域、及びｐ型電極領域にレジスト１８を塗布する工程である。
【００４３】
（５）図１３は、エッチング工程を説明するための素子断面図である。
この工程は、ＩＴＯ−０７Ｎエッチャントやドライエッチングにより、ＩＴＯ膜１７をエッチングし、さらに、過酸化水素水及びりん酸の混合液を用いたウェットエッチングやメタン系か塩素性ガスを用いたドライエッチングにより、レジスト１８が塗布されていない領域（すなわち、ｎ型電極領域）をｎ型クラッド層１３の一部まで除去し、いわゆるＭＥＳＡ構造（Mesa Structure）を形成する工程である。
【００４４】
（６）図１４は、第２のパターニング工程を説明するための素子断面図である。
この工程は、ＩＴＯ膜１７が積層された発光領域、及びｎ型電極領域の一部にフォトレジストを塗布する工程である。
（７）図１５は、ｐ型電極２０を堆積する工程を説明するための素子断面図である。
この工程は、ｐ型電極領域、及び塗布されたフォトレジストの表面にＴｉ／Ａｌ積層膜を堆積する工程である。電極の堆積は、スパッタ法や真空蒸着法を用いることができる。
【００４５】
（８）図１６は、リフトオフ工程を説明するための素子断面図である。
この工程は、フォトレジスト、及びフォトレジストに堆積されたＴｉ／Ａｌを剥がし、ｐ型電極領域にｐ型電極２０を形成し、ｎ型電極領域の他の領域にｎ型電極１９を形成する工程である。
（９）次に、リフトオフにより電極が形成された発光ダイオードは、ＲＴＡ（Rapid Thermal Annealing：急速アニール装置）を用いて、４５０℃〜８００℃のＮ２雰囲気で３分間アニールが行われる。しかしながら、ＧａＡｓのときには、半導体の劣化損傷を防ぐ為に、アニール温度は、５００℃以下が好ましい。なお、ｎ型クラッド層１３、及びｐ型クラッド層１５にＧａＮを用いるときには、８００℃付近でも劣化損傷が起きにくいので、８００℃付近でも構わない。
【００４６】
（比較例）
図１７は、従来の化合物半導体発光ダイオードの切断断面図であり、主要部を説明するための概略図でもある。
化合物半導体発光ダイオード１０Ｂは、支持基板としての基板（ＧａＡｓ基板）１１の表面に、バッファ層１２、ｎ型クラッド層１３、発光層１４、及びｐ型クラッド層１５が順次、積層されて構成されている。なお、ｎ型クラッド層１３、及びｐ型クラッド層１５は、ＧａＡｓ系半導体である。
【００４７】
化合物半導体発光ダイオード１０Ｂのｐ型クラッド層１５の基板反対側表面上には、ｐ−ＧａＡｓコンタクト層２２が形成され、ｎ型クラッド層１３の表面まで掘り込まれた箇所、すなわち、ｎ型クラッド層１３の基板反対側表面の発光層１４（発光部）から離間した位置に非発光部としてのｎ型電極１９がオーミック接合で形成されている。なお、ｐ−ＧａＡｓコンタクト層２２には、配線用のｐ型電極２１が接触している。
【００４８】
ここで、オーミック接触を得るために、ｐ−ＧａＡｓコンタクト層２２を用いることなく、ＩＴＯ(酸化インジウム錫)膜を用いることも考えられる。しかしながら、ｐ型クラッド層１５を構成するＧａＡｓ系半導体、例えばＧａＡｓは、真空準位からフェルミ準位までのエネルギが、約４．７ｅＶと大きく、ＩＴＯ（Indium Tin Oxide）は、真空準位からの仕事関数が、４．１〜４．７ｅＶと組成や形成条件で変化する不安定な材料である。このため、ｐ型クラッド層１５とＩＴＯ膜１７との直接接合は、ショットキ接合になることがあり、発光層に効率の良い電力供給を行うことができない。
【００４９】
そこで、前記実施形態の化合物半導体発光ダイオード１０Ａは、ＩＴＯ膜（透明導電膜）１７とｐ型クラッド層１５との間に、仕事関数がＩＴＯ膜よりも高いＯｓ膜１６を介挿したものである。
【００５０】
（第２実施形態）
第１実施形態は、化合物半導体発光ダイオード１０Ａについて説明したが、化合物半導体発光ダイオード１０Ａは、画像形成装置の露光装置（プリントヘッド）として、線状に配列されることがある。
【００５１】
露光装置としての化合物半導体発光ダイオードは、ｎ型クラッド層１３と、発光層１４と、ｐ型クラッド層１５と、Ｏｓ膜１６と、ＩＴＯ膜１７とを備えている。つまり、露光装置としての化合物半導体発光ダイオードは、線状に配列された化合物半導体発光ダイオード１０Ａから基板１１及びバッファ層１２が剥離され、ｎ型クラッド層１３が化合物発光ダイオードを駆動する駆動回路が形成された他の基板に接合されたものである。
【００５２】
（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
（１）前記実施形態の化合物半導体発光ダイオード１０Ａは、ｎ型クラッド層１３、及びｐ型クラッド層１５にＧａＡｓ系半導体を用いたが、他の化合物ＧａＮや、ＩｎＰ等を主原料にしたものとすることができる。
【００５３】
（２）前記実施形態は、透明導電膜としてのＩＴＯ膜１７を用いたが、ＩＴＯ膜の代わりに、ＺｎＯ、ＡＺＯ（アルミニウムドープ酸化亜鉛）、ＧＺＯ（ガリウムドープ酸化亜鉛）、ＩＺＯ（登録商標）(インジウムドープ酸化亜鉛)、ＴｉＯ２(二酸化チタン)などであっても、同様の効果が得られる。
【００５４】
（３）前記実施形態は、発光ダイオード単体について説明したが、基板１１に複数の化合物半導体発光ダイオード１０Ａを二次元配列して、表示装置とすることができる。
【００５５】
（４）前記実施形態は、本発明の透明電極構造を、化合物半導体発光ダイオード１０Ａに適用したが、他の化合物半導体素子（例えば、レーザダイオード）にも適用することができる。
【符号の説明】
【００５６】
１０Ａ，１０Ｂ  化合物半導体発光ダイオード
１１  基板（ＧａＡｓ基板）
１２  バッファ層
１３  ｎ型クラッド層（ｎ型半導体層）
１４  発光層
１５  ｐ型クラッド層（ｐ型半導体層）
１６  Ｏｓ膜
１７  ＩＴＯ膜（透明導電膜）
１８  レジスト
１９  ｎ型電極
２０，２１  ｐ型電極
２２  ｐ−ＧａＡｓコンタクト層
【図１】
2017050333.tif 000003
【図２】
2017050333.tif 000004
【図３】
2017050333.tif 000005
【図４】
2017050333.tif 000006
【図５】
2017050333.tif 000007
【図６】
2017050333.tif 000008
【図７】
2017050333.tif 000009
【図８】
2017050333.tif 000010
【図９】
2017050333.tif 000011
【図１０】
2017050333.tif 000012
【図１１】
2017050333.tif 000013
【図１２】
2017050333.tif 000014
【図１３】
2017050333.tif 000015
【図１４】
2017050333.tif 000016
【図１５】
2017050333.tif 000017
【図１６】
2017050333.tif 000018
【図１７】
2017050333.tif 000019