(57)【要約】【課題】新規な半導体装置の提供、又は高速な動作が可能な半導体装置の提供、又は消費電力が低い半導体装置の提供、又は面積が小さい半導体装置の提供。【解決手段】半導体装置は、記憶部と、制御回路と、複数の配線と、を有し、記憶部は、複数の記憶回路を有し、記憶回路は、メモリセルを有し、メモリセルは、配線と電気的に接続され、制御回路には、記憶部に書き込むデータの量、又は記憶部から読み出すデータの量を示す第１の信号が供給され、制御回路は、第１の信号に基づいて、メモリセルを選択するための第２の信号が同時に供給される配線の数を制御する機能を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
記憶部と、制御回路と、複数の配線と、を有し、
前記記憶部は、複数の記憶回路を有し、
前記記憶回路は、メモリセルを有し、
前記メモリセルは、前記配線と電気的に接続され、
前記制御回路には、前記記憶部に書き込むデータの量、又は前記記憶部から読み出すデータの量を示す第１の信号が供給され、
前記制御回路は、前記第１の信号に基づいて、前記メモリセルを選択するための第２の信号が同時に供給される前記配線の数を制御する機能を有する半導体装置。
【請求項２】
記憶部と、制御回路と、複数の第１の配線と、複数の第２の配線と、を有し、
前記記憶部は、複数の記憶回路を有し、
前記記憶回路は、メモリセルと、増幅回路と、を有し、
前記メモリセルは、前記第１の配線と電気的に接続され、
前記増幅回路は、前記第２の配線と電気的に接続され、
前記制御回路には、前記記憶部に書き込むデータの量、又は前記記憶部から読み出すデータの量を示す第１の信号が供給され、
前記制御回路は、前記第１の信号に基づいて、前記メモリセルを選択するための第２の信号が同時に供給される前記第１の配線の数を制御する機能を有し、
前記制御回路は、前記第１の信号に基づいて、前記増幅回路を動作させるための第３の信号が同時に供給される前記第２の配線の数を制御する機能を有する半導体装置。
【請求項３】
請求項２において、
前記増幅回路は、前記メモリセルから読み出されたデータを一時的に保持する機能を有する半導体装置。
【請求項４】
請求項２又は３において、
前記メモリセルはトランジスタを有し、
前記トランジスタは、チャネル形成領域に酸化物半導体を有し、
前記メモリセルは、前記増幅回路の上に積層されている半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記制御回路には、アドレス信号が供給され、
前記第２の信号は、前記第１の信号及び前記アドレス信号に基づいて生成される半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置を有するフレームメモリと、
コントローラーと、
ソースドライバと、を有するドライバＩＣ。
【請求項７】
請求項１乃至５のいずれか一項に記載の半導体装置と、
入力装置と、出力装置と、ＣＰＵと、を有するコンピュータ。
【請求項８】
請求項１乃至５のいずれか一項に記載の半導体装置、又は請求項７に記載のコンピュータと、
表示部、マイクロホン、スピーカ、操作キーのうち少なくとも一つと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、ドライバＩＣ、コンピュータ及び電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、又は、それらの製造方法に関する。
【背景技術】
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、容量素子への電荷の供給によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御するトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することができ、リフレッシュ動作の頻度を低減できるので好ましい。
【０００４】
特許文献１には、オフ電流が著しく小さい酸化物半導体を含むトランジスタを用いることにより、長期にわたり記憶内容を保持することが可能な半導体装置が実現されたことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１５１３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、新規な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、高速な動作が可能な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、消費電力が低い半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、面積が小さい半導体装置又は記憶装置の提供を課題とする。
【０００７】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様にかかる半導体装置は、記憶部と、制御回路と、複数の配線と、を有し、記憶部は、複数の記憶回路を有し、記憶回路は、メモリセルを有し、メモリセルは、配線と電気的に接続され、制御回路には、記憶部に書き込むデータの量、又は記憶部から読み出すデータの量を示す第１の信号が供給され、制御回路は、第１の信号に基づいて、メモリセルを選択するための第２の信号が同時に供給される配線の数を制御する機能を有する。
【０００９】
また、本発明の一態様にかかる半導体装置は、記憶部と、制御回路と、複数の第１の配線と、複数の第２の配線と、を有し、記憶部は、複数の記憶回路を有し、記憶回路は、メモリセルと、増幅回路と、を有し、メモリセルは、第１の配線と電気的に接続され、増幅回路は、第２の配線と電気的に接続され、制御回路には、記憶部に書き込むデータの量、又は記憶部から読み出すデータの量を示す第１の信号が供給され、制御回路は、第１の信号に基づいて、メモリセルを選択するための第２の信号が同時に供給される第１の配線の数を制御する機能を有し、制御回路は、第１の信号に基づいて、増幅回路を動作させるための第３の信号が同時に供給される第２の配線の数を制御する機能を有する。
【００１０】
また、本発明の一態様にかかる半導体装置において、増幅回路は、メモリセルから読み出されたデータを一時的に保持する機能を有していてもよい。
【００１１】
また、本発明の一態様にかかる半導体装置において、メモリセルはトランジスタを有し、トランジスタは、チャネル形成領域に酸化物半導体を有し、メモリセルは、増幅回路の上に積層されていてもよい。
【００１２】
また、本発明の一態様にかかる半導体装置において、制御回路には、アドレス信号が供給され、第２の信号は、第１の信号及びアドレス信号に基づいて生成されてもよい。
【００１３】
また、本発明の一態様にかかるドライバＩＣは、上記の半導体装置を有するフレームメモリと、コントローラーと、ソースドライバと、を有する。
【００１４】
また、本発明の一態様にかかるコンピュータは、上記の半導体装置と、入力装置と、出力装置と、ＣＰＵと、を有する。
【００１５】
また、本発明の一態様にかかる電子機器は、上記の半導体装置、又は上記のコンピュータと、表示部、マイクロホン、スピーカ、操作キーのうち少なくとも一つと、を有する。
【発明の効果】
【００１６】
本発明の一態様により、新規な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、高速な動作が可能な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、消費電力が低い半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、面積が小さい半導体装置又は記憶装置を提供することができる。
【００１７】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の構成例を説明する図。
【図２】半導体装置の動作例を説明する図。
【図３】半導体装置の構成例を説明する図。
【図４】半導体装置の構成例を説明する図。
【図５】タイミングチャート。
【図６】メモリセルの構成例を説明する図。
【図７】記憶回路の構成例を説明する図。
【図８】半導体装置の構成例を説明する図。
【図９】記憶回路の構成例を説明する図。
【図１０】センスアンプの構成例を説明する図。
【図１１】タイミングチャート。
【図１２】記憶回路の構成例を説明する図。
【図１３】記憶回路の構成例を説明する図。
【図１４】回路の構成例を説明する図。
【図１５】回路の構成例を説明する図。
【図１６】コンピュータの構成例を説明する図。
【図１７】半導体装置の構成例を説明する断面図。
【図１８】半導体装置の構成例を説明する断面図。
【図１９】トランジスタの構成例を説明する図。
【図２０】ＩｎＭＺｎＯ４の結晶を説明する図。
【図２１】トランジスタの構成例を説明する図。
【図２２】トランジスタの構成例を説明する図。
【図２３】トランジスタの構成例を説明する図。
【図２４】トランジスタの構成例を説明する図。
【図２５】トランジスタの構成例を説明する図。
【図２６】トランジスタの構成例を説明する図。
【図２７】表示装置のブロック図。
【図２８】半導体ウエハの上面図。
【図２９】電子部品の作製工程を示すフローチャート図及び斜視図。
【図３０】電子機器の構成例を示す図。
【図３１】電子機器の構成例を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
また、本発明の一態様には、半導体装置、コンピュータ、電子機器の他、記憶装置、表示装置、撮像装置、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。
【００２１】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２２】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２３】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２４】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２５】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００２６】
また、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
【００２７】
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
【００２９】
＜構成例１＞
図１（Ａ）に、半導体装置１０の構成例を示す。半導体装置１０は、記憶部２０、制御回路６０、駆動回路７０、駆動回路８０を有する。
【００３０】
記憶部２０は、データを記憶する機能を有する。具体的には、記憶部２０は、データを記憶する機能を有する記憶回路３０を複数有する。図１（Ａ）には、記憶部２０がＮ個（Ｎは２以上の整数）の記憶回路３０（記憶回路３０［１］乃至［Ｎ］）を有する構成例を示す。記憶回路３０［１］乃至［Ｎ］は、配線ＧＢＬを介して駆動回路８０と接続されている。半導体装置１０は、記憶回路３０を有することにより記憶装置として用いることができる。
【００３１】
図１（Ｂ）に、記憶回路３０の構成例を示す。記憶回路３０は、セルアレイ４０、増幅回路５０を有する。セルアレイ４０は、ｎ行（ｎは１以上の整数）の配線ＷＬ（配線ＷＬ［１］乃至［ｎ］）、ｍ列（ｍは１以上の整数）の配線ＢＬ（配線ＢＬ［１］乃至［ｍ］）と接続されている。また、セルアレイ４０は、配線ＷＬ及び配線ＢＬと接続されたｎ行ｍ列のメモリセル４１を有する。図１（Ｂ）において、メモリセル４１を黒丸印で示す。
【００３２】
配線ＷＬは、所定の行のメモリセル４１を選択するための信号（以下、選択信号ともいう）を伝える機能を有する。配線ＢＬは、メモリセル４１に書き込むデータに対応する電位（以下、書き込み電位ともいう）、又は、メモリセル４１に記憶されたデータに対応する電位（以下、読み出し電位ともいう）を伝える機能を有する。配線ＷＬは駆動回路７０と接続されており、配線ＢＬは増幅回路５０と接続されている。
【００３３】
増幅回路５０は、入力された信号を増幅して出力する機能を有する。具体的には、増幅回路５０は、配線ＧＢＬの電位を増幅し、当該増幅された電位を配線ＢＬに書き込み電位として供給する機能を有する。また、増幅回路５０は、配線ＢＬに供給された読み出し電位を増幅し、当該増幅された電位を配線ＧＢＬに供給する機能を有する。増幅回路５０がこれらの機能を有することにより、データの読み書きが正確に行われる。なお、増幅回路５０は、駆動回路８０から入力されたデータやメモリセル４１から読み出されたデータを、一時的に保持する機能を有していてもよい。
【００３４】
増幅回路５０は配線ＳＡＬを介して駆動回路７０と接続されている。駆動回路７０から配線ＳＡＬに供給される信号により、増幅回路５０の動作が制御される。なお、配線ＳＡＬは単一の配線によって構成されていてもよいし、複数の配線によって構成されていてもよい。
【００３５】
制御回路６０は、データの読み書きを行う記憶回路３０を選択する機能を有する。具体的には、制御回路６０は、アドレス信号に対応する信号ＡＤＤＲに従って、データの読み書きを行うメモリセル４１を選択する機能を有する。
【００３６】
また、本発明の一態様においては、制御回路６０に信号ＢＭが入力される。信号ＢＭは、記憶部２０に書き込むデータの量、又は記憶部２０から読み出すデータの量を示す信号である。ここでの「データの量」とは、例えばデータのビット数などに対応する。信号ＢＭが制御回路６０に入力されると、制御回路６０は信号ＢＭに従って、選択される記憶回路３０の数を決定し、駆動回路７０に所定の信号を出力する。そして、駆動回路７０により、データの量に応じた数の記憶回路３０が選択される。このように、半導体装置１０は、読み書きが行われるデータの量に応じて、同時に動作させる記憶回路３０の数を制御することができる。
【００３７】
図２に、データの量に応じて同時に動作する記憶回路３０の数が制御される態様の具体例を示す。図２（Ａ）乃至（Ｃ）にはそれぞれ、複数のセルアレイ４０（セルアレイ［１］乃至［Ｎ］）と、駆動回路７０を示している。なお、記憶回路３０［ｋ］（ｋは１以上Ｎ以下の整数）が有するセルアレイ４０を、セルアレイ４０［ｋ］と表記する。また、ここでは１本の配線ＷＬにｍ個のメモリセル４１が接続されているものとする。なお、図中の太線は、選択信号が供給されている配線ＷＬを表す。
【００３８】
まず、ｍビットのデータの読み書きを行う際の動作を図２（Ａ）に示す。ｍビットのデータの読み書きを行う場合は、信号ＢＭとして“１”が制御回路６０（図示せず）に入力され、制御回路６０から駆動回路７０に信号ＢＭ＝“１”に応じた制御信号が出力される。
【００３９】
駆動回路７０は、制御回路６０から入力された制御信号に従って、特定の１個のセルアレイ４０（ここではセルアレイ４０［１］）と接続された配線ＷＬから選択された特定の行の配線ＷＬ（ここでは配線ＷＬ［１］）に選択信号を供給する。このように、信号ＢＭとして“１”が入力されている場合、半導体装置１０において１本の配線ＷＬが選択される。そして、選択された配線ＷＬ［１］と接続されたｍ個のメモリセル４１を用いて、ｍビットのデータの読み書きが行われる。
【００４０】
次に、ｍ×２ビットのデータの読み書きを行う際の動作を図２（Ｂ）に示す。ｍ×２ビットのデータの読み書きを行う場合は、信号ＢＭとして“２”が制御回路６０に入力され、制御回路６０から駆動回路７０に信号ＢＭ＝“２”に応じた制御信号が出力される。
【００４１】
駆動回路７０は、制御回路６０から入力された制御信号に従って、特定の２個のセルアレイ４０（ここではセルアレイ４０［１］、［２］）と接続された配線ＷＬのうち、特定の行の配線ＷＬ（ここでは２本の配線ＷＬ［１］）に選択信号を同時に供給する。このように、信号ＢＭとして“２”が入力されている場合、半導体装置１０において２本の配線ＷＬが同時に選択される。そして、選択された２本の配線ＷＬ［１］と接続されたｍ×２個のメモリセル４１を用いて、ｍ×２ビットのデータの読み書きが行われる。
【００４２】
次に、ｍ×Ｎビットのデータの読み書きを行う際の動作を図２（Ｃ）に示す。ｍ×Ｎビットのデータの読み書きを行う場合は、信号ＢＭとして“Ｎ”が制御回路６０に入力され、制御回路６０から駆動回路７０に信号ＢＭ＝“Ｎ”に応じた制御信号が出力される。
【００４３】
駆動回路７０は、制御回路６０から入力された制御信号に従って、セルアレイ４０［１］乃至［Ｎ］と接続された配線ＷＬのうち、特定の行の配線ＷＬ（ここではＮ本の配線ＷＬ［１］）に選択信号を同時に供給する。このように、信号ＢＭとして“Ｎ”が入力されている場合、半導体装置１０においてＮ本の配線ＷＬが同時に選択される。そして、選択されたＮ本の配線ＷＬ［１］と接続されたｍ×Ｎ個のメモリセル４１を用いて、ｍ×Ｎビットのデータの読み書きが行われる。
【００４４】
このように、本発明の一態様においては、読み書きが行われるデータの量に応じて、同時に選択する配線ＷＬの数を制御することができる。これにより、データの読み書きの速度を向上させることができ、高速な動作が可能な半導体装置を提供することができる。なお、図２においては、同時に選択される配線ＷＬの数が１本、２本、Ｎ本である場合の例を示したが、信号ＢＭに従って同時に選択される配線ＷＬの数はこれに限られず、任意の数とすることができる。
【００４５】
駆動回路７０は、記憶回路３０を選択する機能を有する。具体的には、制御回路６０から入力される信号に従って、配線ＷＬに選択信号を供給する機能、及び、配線ＳＡＬに信号を供給して特定の増幅回路５０を動作させる機能を有する。
【００４６】
駆動回路８０は、記憶回路３０へのデータの書き込み、及び、記憶回路３０からのデータの読み出しを制御する機能を有する。具体的には、駆動回路８０は、記憶回路３０に書き込むデータに対応する電位を配線ＧＢＬに供給する機能、及び、記憶回路３０に記憶されたデータに対応する電位を外部に出力する機能を有する。
【００４７】
なお、配線ＧＢＬの本数は、１以上ｍ（配線ＢＬの本数）以下の任意の数とすることができる。配線ＧＢＬの数が配線ＢＬの数よりも少ない場合、増幅回路５０を介して配線ＧＢＬに電位を供給する配線ＢＬの選択、又は、配線ＧＢＬから増幅回路５０を介して電位が供給される配線ＢＬの選択は、増幅回路５０によって行われる。増幅回路５０の構成及び動作の具体例については、実施の形態２において詳述する。
【００４８】
＜構成例２＞
次に、半導体装置１０のより具体的な構成例について説明する。
【００４９】
図３に、半導体装置１０の構成例を示す。図３において、駆動回路７０は複数の選択回路７１（選択回路７１［１］乃至［Ｎ］）を有する。また、記憶回路３０［１］乃至［Ｎ］はそれぞれ、セルアレイ４０及び増幅回路５０を有する。なお、記憶回路３０［ｋ］が有する増幅回路５０を、増幅回路５０［ｋ］と表記する。
【００５０】
制御回路６０には、信号ＡＤＤＲ及び信号ＢＭが入力される。制御回路６０は、信号ＡＤＤＲ及び信号ＢＭに基づいて、配線ＷＬの選択を行うための信号及び増幅回路５０の駆動を行うための信号を生成し、選択回路７１［１］乃至［Ｎ］に出力する機能を有する。
【００５１】
選択回路７１［１］乃至［Ｎ］はそれぞれ、配線ＷＬ［１］乃至［Ｎ］、配線ＳＡＬと接続されている。選択回路７１は、配線ＷＬの選択及び増幅回路５０の駆動を行う機能を有する。具体的には、選択回路７１は、制御回路６０から入力された信号に基づいて、配線ＷＬ［１］乃至［Ｎ］及び配線ＳＡＬに所定の電位を供給する機能を有する。
【００５２】
図４に、制御回路６０と選択回路７１の構成の具体例を示す。制御回路６０は、デコーダ６１、デコーダ６２、コントローラー６３を有する。選択回路７１は、複数のＡＮＤ７２（ＡＮＤ７２［１］乃至［Ｎ］）、複数のバッファ７３（バッファ７３［１］乃至［Ｎ］）、選択回路７４を有する。
【００５３】
デコーダ６１は、信号ＡＤＤＲに基づき、特定の配線ＷＬを選択するための信号を生成する機能を有する。具体的には、デコーダ６１は、信号ＡＤＤＲに基づいて複数の配線ＡＬに所定の電位を供給することにより、配線ＷＬ［１］乃至［Ｎ］に供給される電位を制御する機能を有する。例えば、配線ＷＬ［１］を選択する場合、デコーダ６１はＡＮＤ７２［１］と接続された配線ＡＬにハイレベルの電位を供給し、その他の配線ＡＬにローレベルの電位を供給する。
【００５４】
デコーダ６２は、信号ＢＭに基づき、特定の記憶回路３０を選択するための信号を生成する機能を有する。具体的には、デコーダ６２は、信号ＢＭに基づいて複数の配線ＢＭＬに所定の電位を供給することにより、配線ＷＬ［１］乃至［Ｎ］及び配線ＳＡＬに供給される電位を制御する機能を有する。例えば、記憶回路３０［１］を選択する場合、デコーダ６２は選択回路７１［１］と選択された配線ＢＭＬにハイレベルの電位を供給し、その他の配線ＢＭＬにローレベルの電位を供給する。
【００５５】
コントローラー６３には、データの書き込み又は読み出しのどちらを行うかを示す信号ＲＷが入力される。コントローラー６３は、信号ＲＷに基づき、配線ＳＡＬと接続された増幅回路５０の動作を制御する機能を有する。具体的には、コントローラー６３は、信号ＲＷに基づいてデータの読み出しを行うか書き込みを行うかを判別し、その判別結果に応じて、増幅回路５０に読み出し動作をさせるための信号又は書き込み動作をさせるための信号を、配線ＴＬに供給する機能を有する。
【００５６】
選択回路７１は、配線ＡＬ、配線ＢＭＬ、配線ＴＬから入力される信号に応じて、配線ＷＬ［１］乃至［Ｎ］及び配線ＳＡＬに所定の電位を供給する機能を有する。ＡＮＤ７２の第１の入力端子は配線ＡＬと接続され、第２の入力端子は配線ＢＭＬと接続され、出力端子はバッファ７３の入力端子と接続されている。バッファ７３の出力端子は、配線ＷＬと接続されている。選択回路７４の第１の入力端子は配線ＢＭＬと接続され、第２の入力端子は配線ＴＬと接続され、出力端子は配線ＳＡＬと接続されている。バッファ７３は、例えば複数のインバータを直列に接続することにより構成することができる。また、バッファ７３は省略することもできる。
【００５７】
ＡＮＤ７２と接続された配線ＡＬ及び配線ＢＭＬがいずれも選択状態（ここでは電位がハイレベルの状態）となると、ＡＮＤ７２からバッファ７３を介して配線ＷＬにハイレベルの電位が出力される。これにより、配線ＷＬに選択信号が供給される。
【００５８】
また、選択回路７４と接続された配線ＢＭＬが選択状態となると、コントローラー６３から配線ＴＬを介して選択回路７４に入力された信号が、配線ＳＡＬを介して増幅回路５０に出力される。これにより、増幅回路５０においてデータの読み出し動作又は書き込み動作を行うことができる。
【００５９】
以上のように、制御回路６０及び駆動回路７０を用いることにより、信号ＡＤＤＲ及び信号ＢＭに基づいて配線ＷＬの選択及び増幅回路５０の駆動を行うことができる。ここで、信号ＢＭ＝“１”、“２”、“Ｎ”の場合について、具体的な動作例を以下に説明する。なお、ここでは一例として、信号ＡＤＤＲによって配線ＷＬ［１］が選択される場合について説明する。
【００６０】
［信号ＢＭ＝“１”の場合］
信号ＡＤＤＲがデコーダ６１においてデコードされると、ＡＮＤ７２［１］の第１の入力端子と接続された配線ＡＬがハイレベルとなり、その他の配線ＡＬはローレベルとなる。また、信号ＢＭ＝“１”がデコーダ６２においてデコードされると、選択回路７１［１］と接続された配線ＢＭＬがハイレベルとなり、その他の配線ＢＭＬはローレベルとなる。
【００６１】
ここで、選択回路７１［１］が有するＡＮＤ７２［１］において、第１の入力端子及び第２の入力端子の両方にハイレベルの電位が供給される。そのため、選択回路７１［１］と接続された配線ＷＬ［１］にはハイレベルの電位が供給され、その他の配線ＷＬの電位はローレベルとなる。また、選択回路７１［１］が有する選択回路７４において、第１の入力端子にハイレベルの電位が供給される。これにより、選択回路７１［１］と接続された配線ＳＡＬに、増幅回路５０を動作（書き込み動作又は読み出し動作）させるための信号が供給され、増幅回路５０［１］が動作状態となる。一方、その他の増幅回路５０は停止状態となる。
【００６２】
このように、信号ＢＭ＝“１”の場合は、半導体装置１０において１本の配線ＷＬが選択状態となり、１個の増幅回路５０が動作状態となる。そして、選択状態の配線ＷＬと接続されているｍ個のメモリセル４１を用いて、ｍビットのデータの読み書きが行われる。
【００６３】
［信号ＢＭ＝“２”の場合］
信号ＡＤＤＲがデコーダ６１においてデコードされると、ＡＮＤ７２［１］の第１の入力端子と接続された配線ＡＬがハイレベルとなり、その他の配線ＡＬはローレベルとなる。また、信号ＢＭ＝“２”がデコーダ６２においてデコードされると、選択回路７１［１］、［２］と接続された配線ＢＭＬがハイレベルとなり、その他の配線ＢＭＬはローレベルとなる。
【００６４】
ここで、選択回路７１［１］が有するＡＮＤ７２［１］と、選択回路７１［２］が有するＡＮＤ７２［１］において、第１の入力端子及び第２の入力端子の両方にハイレベルの電位が供給される。そのため、選択回路７１［１］と接続された配線ＷＬ［１］、及び、選択回路７１［２］と接続された配線ＷＬ［１］にはハイレベルの電位が同時に供給され、その他の配線ＷＬはローレベルとなる。また、選択回路７１［１］が有する選択回路７４と、選択回路７１［２］が有する選択回路７４において、第１の入力端子にハイレベルの電位が供給される。これにより、選択回路７１［１］と接続された配線ＳＡＬ、及び、選択回路７１［２］と接続された配線ＳＡＬに、増幅回路５０を動作させるための信号が同時に供給され、増幅回路５０［１］、［２］が動作状態となる。一方、その他の増幅回路５０は停止状態となる。
【００６５】
このように、信号ＢＭ＝“２”の場合は、半導体装置１０において２本の配線ＷＬが同時に選択状態となり、２個の増幅回路５０が同時に動作状態となる。そして、選択状態の２本の配線ＷＬと接続されているｍ×２個のメモリセル４１を用いて、ｍ×２ビットのデータの読み書きが行われる。
【００６６】
［信号ＢＭ＝“Ｎ”の場合］
信号ＡＤＤＲがデコーダ６１においてデコードされると、ＡＮＤ７２［１］の第１の入力端子と接続された配線ＡＬがハイレベルとなり、その他の配線ＡＬはローレベルとなる。また、信号ＢＭ＝“Ｎ”がデコーダ６２においてデコードされると、全ての配線ＢＭＬがハイレベルとなる。
【００６７】
ここで、全てのＡＮＤ７２［１］において、第１の入力端子及び第２の入力端子の両方にハイレベルの電位が供給される。これにより、全ての配線ＷＬ［１］にはハイレベルの電位が同時に供給され、その他の配線ＷＬはローレベルとなる。また、全ての選択回路７４において、第１の入力端子にハイレベルの電位が供給される。これにより、全ての配線ＳＡＬに増幅回路５０を動作させるための信号が同時に供給され、増幅回路５０［１］乃至［Ｎ］が動作状態となる。
【００６８】
このように、信号ＢＭ＝“Ｎ”の場合は、半導体装置１０においてＮ本の配線ＷＬが同時に選択状態となり、Ｎ個の増幅回路５０が同時に動作状態となる。そして、選択状態のＮ本の配線ＷＬと接続されているｍ×Ｎ個のメモリセル４１を用いて、ｍ×Ｎビットのデータの読み書きが行われる。
【００６９】
以上のように、信号ＢＭに応じて、同時に選択する配線ＷＬの数、及び、同時に動作させる増幅回路５０の数を制御することができる。なお、選択されていない状態の増幅回路５０に対しては、電源の供給を停止することができる。これにより、記憶回路３０の消費電力を削減することができる。
【００７０】
＜動作例＞
次に、図１乃至４に示す半導体装置１０の具体的な動作例について説明する。図５は、半導体装置１０の動作例を示すタイミングチャートである。
【００７１】
［書き込み動作］
図５（Ａ）に、半導体装置１０の書き込み動作の一例を示す。図５（Ａ）において、期間Ｔｗ１、期間Ｔｗ２、期間ＴｗＮはそれぞれ、信号ＢＭが“１”のとき、“２”のとき、“Ｎ”のときの書き込み期間を表す。また、“ＤＡＴＡ”は、駆動回路８０から配線ＧＢＬ及び増幅回路５０を介してメモリセル４１に供給されるデータであり、書き込みデータに対応する。なお、書き込み期間においては、信号ＲＷとして書き込みに対応する信号がコントローラー６３に供給される（図４参照）。
【００７２】
まず、期間Ｔｗ１においては、信号ＢＭ＝“１”に基づいて記憶回路３０［１］が選択される。これにより、増幅回路５０［１］は書き込み動作状態となり、その他の増幅回路５０は停止状態となる。また、信号ＡＤＤＲに基づいて配線ＷＬ［１］が選択される。これにより、セルアレイ４０［１］と接続された配線ＷＬ［１］の電位はハイレベルとなり、その他の配線ＷＬはローレベルとなる。
【００７３】
そして、ｍビットのデータＤが記憶部２０に書き込まれる。具体的には、ｍビットのデータＤが、駆動回路８０から増幅回路５０［１］に入力されて増幅された後、セルアレイ４０［１］と接続された配線ＷＬ［１］の電位がハイレベルである期間に、当該配線ＷＬ［１］と接続されたｍ個のメモリセル４１に供給される。これにより、セルアレイ４０［１］にｍビットのデータＤが書き込まれる。その後、当該配線ＷＬ［１］の電位がローレベルとなり、セルアレイ４０［１］にデータＤが保持される。このような動作により、ｍビットのデータが記憶部２０に書き込まれる。
【００７４】
次に、期間Ｔｗ２においては、信号ＢＭ＝“２”に基づいて記憶回路３０［１］、［２］が選択される。これにより、増幅回路５０［１］、［２］は書き込み動作状態となり、その他の増幅回路５０は停止状態となる。また、信号ＡＤＤＲに基づいて配線ＷＬ［１］が選択される。これにより、セルアレイ４０［１］、［２］と接続された２本の配線ＷＬ［１］の電位は同時にハイレベルとなり、その他の配線ＷＬはローレベルとなる。
【００７５】
そして、ｍ×２ビットのデータＤが、ｍビットのデータＤ［１］、［２］に分割され、記憶部２０に書き込まれる。
具体的には、セルアレイ４０［１］、［２］と接続された２本の配線ＷＬ［１］の電位がハイレベルである期間に、セルアレイ４０［１］にｍビットのデータＤ［１］が、セルアレイ４０［２］にｍビットのデータＤ［２］が、順次書き込まれる。データの書き込みには期間Ｔｗ１と同様の動作が用いられる。その後、当該２本の配線ＷＬ［１］の電位がローレベルとなり、セルアレイ４０［１］、［２］にデータＤが保持される。このような動作により、ｍ×２ビットのデータが記憶部２０に書き込まれる。
【００７６】
次に、期間ＴｗＮにおいては、信号ＢＭ＝“Ｎ”に基づいて記憶回路３０［１］乃至［Ｎ］が選択される。これにより、増幅回路５０［１］乃至［Ｎ］は書き込み動作状態となる。また、信号ＡＤＤＲに基づいて配線ＷＬ［１］が選択される。これにより、セルアレイ４０［１］乃至［Ｎ］と接続されたＮ本の配線ＷＬ［１］の電位は同時にハイレベルとなり、その他の配線ＷＬはローレベルとなる。
【００７７】
そして、ｍ×ＮビットのデータＤが、ｍビットのデータＤ［１］乃至［Ｎ］に分割され、記憶部２０に書き込まれる。具体的には、セルアレイ４０［１］乃至［Ｎ］と接続されたＮ本の配線ＷＬ［１］の電位がハイレベルである期間に、セルアレイ４０［１］乃至［Ｎ］にｍビットのデータＤ［１］乃至［Ｎ］が順次書き込まれる。データの書き込みには期間Ｔｗ１と同様の動作が用いられる。その後、当該Ｎ本の配線ＷＬ［１］の電位がローレベルとなり、セルアレイ４０［１］乃至［Ｎ］にデータＤが保持される。このような動作により、ｍ×Ｎビットのデータが記憶部２０に書き込まれる。
【００７８】
上記のように、半導体装置１０は、書き込むデータの量に応じて同時に選択する配線ＷＬの数及び同時に動作させる増幅回路５０の数を制御することができる。これにより、データの書き込みを高速に行うことができる。
【００７９】
［読み出し動作］
図５（Ｂ）に、半導体装置１０の読み出し動作の一例を示す。図５（Ｂ）において、期間Ｔｒ１、期間Ｔｒ２、期間ＴｒＮはそれぞれ、信号ＢＭが“１”のとき、“２”のとき、“Ｎ”のときの読み出し期間を表す。また、“ＤＡＴＡ”は、メモリセル４１から増幅回路５０及び配線ＧＢＬを介して駆動回路８０に供給されるデータであり、読み出しデータに対応する。なお、読み出し期間においては、信号ＲＷとして読み出しに対応する信号がコントローラー６３に供給される（図４参照）。
【００８０】
まず、期間Ｔｒ１においては、信号ＢＭ＝“１”に基づいて記憶回路３０［１］が選択される。これにより、増幅回路５０［１］は読み出し動作状態となり、その他の増幅回路５０は停止状態となる。また、信号ＡＤＤＲに基づいて配線ＷＬ［１］が選択される。これにより、セルアレイ４０［１］と接続された配線ＷＬ［１］の電位はハイレベルとなり、その他の配線ＷＬはローレベルとなる。
【００８１】
そして、ｍビットのデータＤが記憶部２０から読み出される。具体的には、セルアレイ４０［１］と接続された配線ＷＬ［１］の電位がハイレベルである期間に、ｍビットのデータＤが、当該配線ＷＬ［１］と接続されたｍ個のメモリセル４１から増幅回路５０［１］に入力されて増幅された後、駆動回路８０に供給される。これにより、セルアレイ４０［１］に記憶されたｍビットのデータＤが読み出される。なお、当該配線ＷＬ［１］の電位は、ｍ個のメモリセル４１から増幅回路５０［１］にデータＤが入力された後、ローレベルとなる。このような動作により、記憶部２０に記憶されたｍビットのデータが読み出される。
【００８２】
次に、期間Ｔｒ２においては、信号ＢＭ＝“２”に基づいて記憶回路３０［１］、［２］が選択される。これにより、増幅回路５０［１］、［２］は読み出し動作状態となり、その他の増幅回路５０は停止状態となる。また、信号ＡＤＤＲに基づいて配線ＷＬ［１］が選択される。これにより、セルアレイ４０［１］、［２］と接続された２本の配線ＷＬ［１］の電位は同時にハイレベルとなり、その他の配線ＷＬはローレベルとなる。
【００８３】
そして、ｍビットのデータＤ［１］、［２］に分割されて記憶された、ｍ×２ビットのデータＤが記憶部２０から読み出される。具体的には、セルアレイ４０［１］、［２］と接続された２本の配線ＷＬ［１］の電位がハイレベルである期間に、期間Ｔｒ１と同様の動作により、セルアレイ４０［１］に記憶されたｍビットのデータＤ［１］と、セルアレイ４０［２］に記憶されたｍビットのデータＤ［２］が読み出される。なお、当該２本の配線ＷＬ［１］の電位は、ｍ×２個のメモリセル４１から増幅回路５０［１］、［２］にデータＤ［１］、［２］が入力された後、ローレベルとなる。その後、増幅回路５０［１］、［２］からデータＤ［１］、［２］が順次、駆動回路８０に供給される。このような動作により、記憶部２０に記憶されたｍ×２ビットのデータが読み出される。
【００８４】
次に、期間ＴｒＮにおいては、信号ＢＭ＝“Ｎ”に基づいて記憶回路３０［１］乃至［Ｎ］が選択される。これにより、増幅回路５０［１］乃至［Ｎ］は読み出し動作状態となる。また、信号ＡＤＤＲに基づいて配線ＷＬ［１］が選択される。これにより、セルアレイ４０［１］乃至［Ｎ］と接続されたＮ本の配線ＷＬ［１］の電位は同時にハイレベルとなり、その他の配線ＷＬはローレベルとなる。
【００８５】
そして、ｍビットのデータＤ［１］乃至［Ｎ］に分割されて記憶された、ｍ×ＮビットのデータＤが記憶部２０から読み出される。具体的には、セルアレイ４０［１］乃至［Ｎ］と接続されたＮ本の配線ＷＬ［１］の電位がハイレベルである期間に、期間Ｔｒ１と同様の動作により、セルアレイ４０［１］乃至［Ｎ］に記憶されたｍビットのデータＤ［１］乃至［Ｎ］が読み出される。なお、当該Ｎ本の配線ＷＬ［１］の電位は、ｍ×Ｎ個のメモリセル４１から増幅回路５０［１］乃至［Ｎ］にデータＤ［１］乃至［Ｎ］が入力された後、ローレベルとなる。その後、増幅回路５０［１］乃至［Ｎ］からデータＤ［１］乃至［Ｎ］が順次、駆動回路８０に供給される。このような動作により、記憶部２０に記憶されたｍ×Ｎビットのデータが読み出される。
【００８６】
上記の増幅回路５０は、メモリセル４１から読み出したデータを一時的に保持する機能を有する。そのため、２個以上の記憶回路３０からデータの読み出しを行う場合、配線ＷＬの電位をハイレベルにしてメモリセル４１から増幅回路５０にデータを供給し、増幅する動作を複数の記憶回路３０で同時に行い、その後、各増幅回路５０から駆動回路８０に順次データを出力することができる。この場合、複数の配線ＷＬ［１］の選択は同時に行われる（図５（Ｂ）の期間Ｔｒ２、ＴｒＮ参照）。このような動作を行うことにより、メモリセル４１から増幅回路５０へのデータの出力と増幅回路５０から駆動回路８０へのデータの出力を、記憶回路３０ごとに異なる期間に行う場合と比較して、高速な読み出しが可能となる。
【００８７】
上記のように、半導体装置１０は、読み出すデータの量に応じて同時に選択する配線ＷＬの数及び同時に動作させる増幅回路５０の数を制御することができる。これにより、データの読み出しを高速に行うことができる。
【００８８】
＜メモリセル＞
次に、メモリセル４１の具体的な構成例について説明する。
【００８９】
図６（Ａ）に、メモリセル４１の具体的な構成例を示す。メモリセル４１は、トランジスタ１０１、容量素子１０２を有する。トランジスタ１０１のゲートは配線ＷＬと接続され、ソース又はドレインの一方は容量素子１０２の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。容量素子１０２の他方の電極は、所定の電位が供給される端子と接続されている。当該端子に供給される電位は、一定の電位（例えば、接地電位など）であってもよいし、可変電位であってもよい。トランジスタ１０１のソース又はドレインの一方、及び容量素子１０２の一方の電極と接続されたノードを、ノードＮとする。なお、ここではトランジスタ１０１をｎ型としているが、ｐ型であってもよい。
【００９０】
配線ＷＬの電位をハイレベルとし、トランジスタ１０１をオン状態とすると、配線ＢＬからトランジスタ１０１を介してノードＮに所定の電位（書き込み電位）が供給される。その後、配線ＷＬの電位をローレベルとし、トランジスタ１０１をオフ状態とすると、ノードＮが浮遊状態となり、ノードＮの電位が保持される。これにより、メモリセル４１にデータを記憶することができる。
【００９１】
ここで、トランジスタ１０１としてチャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。図６（Ａ）には、トランジスタ１０１がＯＳトランジスタである構成例を示している。なお、図面中で「ＯＳ」の符号が付されたトランジスタはＯＳトランジスタであることを示す。
【００９２】
酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、また、キャリア密度を低くすることができるため、ＯＳトランジスタのオフ電流は極めて小さい。そのため、トランジスタ１０１としてＯＳトランジスタを用いることにより、ノードＮに保持された電位を長期間にわたって保持することができる。これにより、所定の周期でデータの書き直しを行う動作（リフレッシュ動作）が不要となるか、又は、リフレッシュ動作の頻度を極めて少なくする（例えば、１回／秒以下、好ましくは１回／分以下、より好ましくは１回／時間以下、さらに好ましくは１回／日以下）ことができる。また、メモリセル４１への電力の供給を停止しても、長期間データを保持することができる。従って、半導体装置１０における消費電力を低減することができる。例えば、図１等に示す半導体装置１０においては、選択されていない状態のメモリセル４１への電力の供給を、一定期間停止することができる。
【００９３】
また、一般的に、１本の配線ＷＬと接続されたメモリセル４１の個数が多いと、書き込み時又は読み出し時における消費電力が増大することが知られている。そのため、記憶部２０の記憶容量を維持したまま消費電力を低減するには、一本の配線ＷＬと接続されたメモリセル４１の数を抑え（例えば、２５６個以下）、代わりに配線ＷＬの本数を増やす必要がある。しかしながら、リフレッシュ動作を一般的な頻度（例えば、１回／６４ｍｓ程度）で行う場合、配線ＷＬの本数が多いとリフレッシュ動作に要する時間が長くなるため、読み書き動作に障害が生じ、記憶部２０の動作速度が低下する場合がある。このように、記憶部２０の消費電力と動作速度はトレードオフの関係になる場合がある。
【００９４】
ここで、上記のようにトランジスタ１０１としてＯＳトランジスタを用いた場合、リフレッシュ動作の頻度を極めて少なくすることができるため、配線ＷＬの本数の増加による動作速度の低下を抑えることができる。よって、動作速度を一定以上に維持しつつ消費電力の削減を図ることができる。
【００９５】
さらに、本発明の一態様においては、図３に示すようにセルアレイをＮ個に分割し（セルアレイ４０［１］乃至［Ｎ］）、図５に示すように異なるセルアレイにおいてデータの読み書きを同時に行うことができる。これにより、配線ＷＬの本数の増加による動作速度の低下を抑え、半導体装置１０を高速に動作させることができる。
【００９６】
なお、増幅回路５０はセルアレイごとに設ける必要があるため、セルアレイをＮ個に分割すると、増幅回路５０の数はＮ倍になる。そのため、上記のようにセルアレイの分割によって動作の高速化を図る場合、増幅回路５０の数の増加による半導体装置１０の面積の増加を招く場合がある。しかしながら、図７に示すように、ＯＳトランジスタを用いたメモリセル４１は増幅回路５０の上に積層することができる。よって、セルアレイの分割によって増幅回路５０の数が増加した場合であっても、半導体装置１０の面積の増加を低減する、又はなくすことができる。
【００９７】
また、図７に示すように、配線ＢＬには他の配線や電極などに起因して容量１０３が付加される。すなわち、容量１０３は配線ＢＬに付加される寄生容量である。ここで、図６における容量素子１０２の容量値Ｃｓと、容量１０３の容量値Ｃｂとの比Ｃｓ／Ｃｂは、メモリセル４１の性能の指針となる値であり、Ｃｓ／Ｃｂの値が大きいほどメモリセル４１の動作の信頼性を向上させることが可能となる。よって、Ｃｂの値は小さくすることが好ましい。
【００９８】
Ｃｂを小さくするためには、１本の配線ＢＬに接続されるメモリセル４１の数を少なくし、配線ＢＬを短くすることが好ましい。ここで、上記のように、メモリセル４１にＯＳトランジスタを用いて増幅回路５０の上に積層することにより、セルアレイの分割数を自由に設定することが可能になる。そのため、セルアレイの分割数を増加させ、そうすることにより各セルアレイにおいて１本の配線ＢＬと接続されたメモリセル４１の数を減らすことができる。これにより、配線ＢＬに付加される容量１０３の容量値Ｃｂを小さくすることができる。このように、Ｃｂの値を小さくすることにより、Ｃｓ／Ｃｂの値を維持したままＣｓを小さくすることができ、メモリセル４１において低消費電力で高速な書き込みが可能となる。なお、上記の構成において、１本の配線ＢＬに接続されるメモリセル４１の個数は、例えば６４個以下、好ましくは３２個以下、より好ましくは１６個以下、さらに好ましくは８個以下とすることができる。なお、セルアレイ４０に含まれるメモリセル４１の数は自由に設定することができ、例えば５１２個以下とすることができる。
【００９９】
以上のように、本発明の一態様においてＯＳトランジスタを適用することにより、低消費電力化、動作の高速化、及び面積の縮小が実現された優れた半導体装置を実現することができる。
【０１００】
なお、ここではトランジスタ１０１としてＯＳトランジスタを用いた場合について説明したが、トランジスタ１０１の構成は特に限定されない。例えば、トランジスタ１０１として、酸化物半導体以外の単結晶半導体を有する基板の一部にチャネル形成領域が形成されるトランジスタを用いてもよい。このような基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。また、トランジスタ１０１として、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。このトランジスタに用いることのできる半導体材料としては、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウム、又は単結晶ゲルマニウムが挙げられる。
【０１０１】
また、トランジスタ１０１は一対のゲートを有していてもよい。図６（Ｂ）、（Ｃ）に、トランジスタ１０１が一対のゲート電極を有する構成を示す。なお、トランジスタが一対のゲートを有する場合、一方のゲートを第１のゲート、フロントゲート、又は単にゲートとよぶことがあり、他方のゲートを第２のゲート、又はバックゲートとよぶことがある。
【０１０２】
図６（Ｂ）に示すトランジスタ１０１はバックゲートを有し、バックゲートはフロントゲートと接続されている。この場合、フロントゲートの電位とバックゲートの電位は等しくなる。
【０１０３】
図６（Ｃ）に示すトランジスタ１０１は、バックゲートが配線ＢＧＬと接続されている。配線ＢＧＬは、バックゲートに所定の電位を供給する機能を有する配線である。配線ＢＧＬの電位を制御することにより、トランジスタ１０１の閾値電圧を制御することができる。例えば、トランジスタ１０１をオン状態とする期間とオフ状態とする期間で配線ＢＧＬの電位を変え、トランジスタ１０１の閾値電圧を変えることができる。なお、配線ＢＧＬは駆動回路７０と接続することができ、配線ＢＧＬの電位は駆動回路７０によって制御することができる。また、配線ＢＧＬは同一の行、同一の列、又は全てのメモリセル４１において共有することができる。
【０１０４】
以上のように、本発明の一態様においては、記憶部２０に書き込むデータの量、又は記憶部２０から読み出すデータの量に応じて、選択する記憶回路３０の数を変更することができる。これにより、データの読み書きの速度を向上させることができ、高速な動作が可能な半導体装置を提供することができる。また、本発明の一態様においては、メモリセル４１にＯＳトランジスタを用いることにより、消費電力が低く、面積が小さい半導体装置を提供することができる。
【０１０５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１０６】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置の具体例について説明する。
【０１０７】
＜半導体装置の構成例＞
図８に示す半導体装置１０は、セルアレイ４０が増幅回路５０の上に積層された構成を有する。また、増幅回路５０は、複数のセンスアンプ５１（センスアンプ５１［１］乃至［Ｍ］、Ｍは１以上ｍ以下の整数）を有する。また、配線ＢＬは配線ＢＬａ及び配線ＢＬｂから構成されており、配線ＧＢＬは配線ＧＢＬａ及び配線ＧＢＬｂから構成されている。ｍ本の配線ＢＬａ（配線ＢＬａ［１］乃至［ｍ］）、及び、ｍ本の配線ＢＬｂ（配線ＢＬｂ［１］乃至［ｍ］）を用いることにより、セルアレイ４０においてｍビットのデータの読み書きを行うことができる。
【０１０８】
以下では主に、図８に代表例として示した、４本の配線ＷＬ（配線ＷＬ［１］乃至［４］）、４組の配線ＢＬ（配線ＢＬａ［１］乃至［４］、配線ＢＬｂ［１］乃至［４］）、１６個のメモリセル４１、４個のセンスアンプ５１（センスアンプ５１［１］乃至［４］）、１組の配線ＧＢＬ（配線ＧＢＬａ［１］、配線ＧＢＬｂ［１］）について説明するが、他の配線や回路なども同様の構成とすることができる。
【０１０９】
センスアンプ５１は、配線ＢＬの電位を増幅する機能を有する。具体的には、特定の配線ＢＬの電位と基準電位の差を増幅し、増幅された電位差を保持する機能を有する。例えば、図８においては１個のセンスアンプ５１に１組の配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）が接続されており、配線ＢＬａ［１］の電位を増幅する場合、センスアンプ５１［１］は、配線ＢＬｂ［１］の電位を基準電位として、配線ＢＬａ［１］と配線ＢＬｂ［１］の電位差を増幅して保持することができる。
【０１１０】
また、複数のセンスアンプ５１はそれぞれ、配線ＧＢＬａ及び配線ＧＢＬｂと接続されている。ここで、選択回路７１は、複数のセンスアンプ５１から、配線ＧＢＬに電位を供給するセンスアンプ５１を選択する機能を有する。図８においては、センスアンプ５１［１］乃至［４］はそれぞれ配線ＧＢＬａ［１］及び配線ＧＢＬｂ［１］と接続され、選択回路７１は配線ＣＳＥＬを介してセンスアンプ５１［１］乃至［４］と接続されている。そして、選択回路７１は配線ＣＳＥＬの電位を制御することにより、配線ＧＢＬａ［１］及び配線ＧＢＬｂ［１］に電位を供給するセンスアンプ５１を選択することができる。このようにして、配線ＧＢＬを複数のセンスアンプ５１で共有することにより、配線ＧＢＬの本数を削減することができる。配線ＧＢＬの本数が削減されると、配線ＧＢＬの間隔を広くすることができるため、寄生容量に起因する信号の減衰や遅延を防止することができ、消費電力の削減又は回路レイアウトの可能性の向上を図ることができる。
【０１１１】
また、図８に示すように、配線ＣＳＥＬはセルアレイ４０と重なる領域を有するように配置されることが好ましい。これにより、記憶回路３０の面積の増加を抑えつつ、選択回路７１によってセンスアンプ５１の選択を行う機能を記憶回路３０に搭載することができる。
【０１１２】
なお、配線ＧＢＬの数、及び、配線ＧＢＬと接続されるセンスアンプ５１の数は特に限定されず、任意の数とすることができる。また、配線ＣＳＥＬは、図１（Ｂ）、図３、図４における配線ＳＡＬに対応する。
【０１１３】
駆動回路８０は、メインアンプ８１、入出力回路８２を有する。メインアンプ８１は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増幅して入出力回路８２に出力する機能を有する。また、入出力回路８２から入力された電位を増幅して配線ＧＢＬに出力する機能を有する。
【０１１４】
前述のように、配線ＧＢＬの本数を削減することにより、メインアンプ８１において増幅すべき信号の数を削減することができる。これにより、半導体装置１０の消費電力の削減を図ることができる。なお、メインアンプ８１は省略することもできる。
【０１１５】
入出力回路８２は、メインアンプ８１から出力された電位の外部への出力を制御する機能、及び、外部から入力された電位のメインアンプ８１への出力を制御する機能を有する。
【０１１６】
＜記憶回路の構成例＞
図９（Ａ）に、記憶回路３０の構成例を示す。記憶回路３０は、セルアレイ４０に設けられた複数のメモリセル４１と、増幅回路５０に設けられた複数のセンスアンプ５１を有する。また、図９（Ａ）の記憶回路３０の上面図を図９（Ｂ）に示す。
【０１１７】
記憶回路３０は、センスアンプ５１が第１の層に位置し、メモリセル４１が第１の層上の第２の層に位置する構成を有する。また、少なくとも１以上のメモリセル４１は、センスアンプ５１と重なる領域を有するように配置されている。これにより、メモリセル４１とセンスアンプ５１が同一の層に設けられている場合と比較して、記憶回路３０の面積を削減することができる。よって、記憶回路３０の単位面積あたりの記憶容量を増加させることができる。なお、全てのメモリセル４１がセンスアンプ５１と重なる領域を有するように配置することにより、記憶回路３０の面積をさらに削減することができる。また、メモリセル４１は、１つのセンスアンプ５１と重なる領域を有するように配置してもよいし、異なる複数のセンスアンプ５１と重なる領域を有するように配置してもよい。
【０１１８】
また、配線ＣＳＥＬは、メモリセル４１と重なる領域を有するように配置されることが好ましい。これにより、配線ＣＳＥＬを設けることによる記憶回路３０の面積の増加を抑えることができる。
【０１１９】
また、メモリセル４１がセンスアンプ５１上に積層された構成とすることにより、前述の通り、配線ＢＬの寄生容量を小さく抑えることができ、メモリセル４１の低消費電力化及び高速化、又は、メモリセル４１に設けられる容量素子の縮小を図ることができる。例えば、図６に示す容量素子１０２の容量を３．９ｆＦ以下とすることができ、メモリセル４１の書き込み時間及び読み出し時間を１０ｎｓ以下、好ましくは５ｎｓ以下、より好ましくは３ｎｓ以下とすることができ、書き込みに要するエネルギーを２ｆＪ以下とすることができる。
【０１２０】
＜センスアンプの構成例＞
次に、本発明の一態様に係るセンスアンプ５１の具体的な構成例について説明する。
【０１２１】
図１０に、センスアンプ５１の回路構成の一例を示す。図１０では、配線ＷＬ［１］及び配線ＢＬａ［１］と接続されたメモリセル４１［１，１］、配線ＷＬ［２］及び配線ＢＬｂ［１］と接続されたメモリセル４１［２，１］、メモリセル４１［１，１］及びメモリセル４１［２，１］と接続されたセンスアンプ５１［１］を例示しているが、他のセンスアンプ５１やメモリセル４１も同様の構成とすることができる。センスアンプ５１［１］は、増幅回路５２、スイッチ回路５３、プリチャージ回路５４を有する。
【０１２２】
増幅回路５２は、ｐチャネル型のトランジスタ２０１及びトランジスタ２０２と、ｎチャネル型のトランジスタ２０３及びトランジスタ２０４を有する。トランジスタ２０１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタ２０２のゲート、トランジスタ２０４のゲート、及び配線ＢＬａ［１］と接続されている。トランジスタ２０３のソース又はドレインの一方はトランジスタ２０２のゲート、トランジスタ２０４のゲート、及び配線ＢＬａ［１］と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。トランジスタ２０２のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタ２０１のゲート、トランジスタ２０３のゲート、及び配線ＢＬｂ［１］と接続されている。トランジスタ２０４のソース又はドレインの一方はトランジスタ２０１のゲート、トランジスタ２０３のゲート、及び配線ＢＬｂ［１］と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。増幅回路５２は、配線ＢＬａ［１］又は配線ＢＬｂ［１］の電位を増幅する機能を有する。なお、増幅回路５２を有するセンスアンプ５１［１］は、ラッチ型のセンスアンプとして機能する。
【０１２３】
スイッチ回路５３は、ｎチャネル型のトランジスタ２１１及びトランジスタ２１２を有する。なお、トランジスタ２１１及びトランジスタ２１２は、ｐチャネル型であっても良い。トランジスタ２１１のソース又はドレインの一方は配線ＢＬａ［１］と接続され、ソース又はドレインの他方は配線ＧＢＬａ［１］と接続されている。トランジスタ２１２のソース又はドレインの一方は配線ＢＬｂ［１］と接続され、ソース又はドレインの他方は配線ＧＢＬｂ［１］と接続されている。トランジスタ２１１のゲート及びトランジスタ２１２のゲートは、配線ＣＳＥＬと接続されている。スイッチ回路５３は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａ［１］と配線ＧＢＬａ［１］の導通状態、及び配線ＢＬｂ［１］と配線ＧＢＬｂ［１］の導通状態を制御する機能を有する。
【０１２４】
プリチャージ回路５４は、ｎチャネル型のトランジスタ２２１乃至２２３を有する。なお、トランジスタ２２１乃至２２３は、ｐチャネル型であっても良い。トランジスタ２２１のソース又はドレインの一方は配線ＢＬａ［１］と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタ２２２のソース又はドレインの一方は配線ＢＬｂ［１］と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタ２２３のソース又はドレインの一方は配線ＢＬａ［１］と接続され、ソース又はドレインの他方は配線ＢＬｂ［１］と接続されている。トランジスタ２２１のゲート、トランジスタ２２２のゲート、及びトランジスタ２２３のゲートは、配線ＰＬと接続されている。プリチャージ回路５４は、配線ＢＬａ［１］及び配線ＢＬｂ［１］の電位を初期化する機能を有する。
【０１２５】
なお、配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、図１（Ｂ）、図３、図４における配線ＳＡＬに対応する。これらの配線のうち少なくとも一の配線は、メモリセル４１と重なる領域を有することが好ましい。また、増幅回路５２、スイッチ回路５３、プリチャージ回路５４のうち少なくとも一の回路は、メモリセル４１と重なる領域を有することが好ましい。
【０１２６】
＜センスアンプの動作例＞
次に、メモリセル４１［１，１］からデータを読み出す際のセンスアンプ５１［１］の動作の一例について、図１１に示したタイミングチャートを用いて説明する。
【０１２７】
まず、期間Ｔ１において、プリチャージ回路５４を動作させ、配線ＢＬａ［１］及び配線ＢＬｂ［１］の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタ２２１乃至２２３をオン状態にする。これにより、配線ＢＬａ［１］及び配線ＢＬｂ［１］に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタ２２１乃至２２３をオフ状態にする。
【０１２８】
なお、期間Ｔ１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路５３においてトランジスタ２１１、２１２はオフ状態である。また、配線ＷＬ［１］の電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセル４１［１，１］が有するトランジスタ１０１はオフ状態である。同様に、図１１には図示していないが、配線ＷＬ［２］の電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセル４１［２，１］が有するトランジスタ１０１はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ５１は停止状態となっている。
【０１２９】
次に、期間Ｔ２において、配線ＷＬ［１］を選択する。具体的には、配線ＷＬ［１］の電位をハイレベル（ＶＨ＿ＷＬ）とすることにより、メモリセル４１［１，１］が有するトランジスタ１０１をオン状態にする。これにより、メモリセル４１［１，１］において配線ＢＬａ［１］と容量素子１０２とがトランジスタ１０１を介して導通状態となり、容量素子１０２に保持されている電荷の量に応じて配線ＢＬａ［１］の電位が変動する。
【０１３０】
図１１では、メモリセル４１［１，１］が有する容量素子１０２に蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子１０２に蓄積されている電荷の量が多い場合、容量素子１０２から配線ＢＬａ［１］へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａ［１］の電位が上昇する。一方、容量素子１０２に蓄積されている電荷の量が少ない場合は、配線ＢＬａ［１］から容量素子１０２へ電荷が流入することにより、配線ＢＬａ［１］の電位はΔＶ２だけ下降する。
【０１３１】
なお、期間Ｔ２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路５３においてトランジスタ２１１、２１２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ５１は停止状態を維持する。
【０１３２】
次に、期間Ｔ３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路５２を動作状態にする。増幅回路５２は、配線ＢＬａ［１］と配線ＢＬｂ［１］の電位差（図１１においてはΔＶ１）を増幅させる機能を有する。よって、増幅回路５２が動作状態になることにより、配線ＢＬａ［１］の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＬｂ［１］の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
【０１３３】
なお、期間Ｔ３の初期において、配線ＢＬａ［１］の電位がＶｐｒｅ−ΔＶ２である場合は、増幅回路５２が動作状態になることにより、配線ＢＬａ［１］の電位は、Ｖｐｒｅ−ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＬｂ［１］の電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
【０１３４】
また、期間Ｔ３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路５４においてトランジスタ２２１乃至２２３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路５３においてトランジスタ２１１、２１２はオフ状態である。また、配線ＷＬ［１］の電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセル４１［１，１］が有するトランジスタ１０１はオン状態である。よって、メモリセル４１［１，１］では、配線ＢＬ［１］の電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子１０２に蓄積される。
【０１３５】
次に、期間Ｔ４において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路５３をオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタ２１１、２１２をオン状態にする。これにより、配線ＢＬａ［１］の電位が配線ＧＢＬａ［１］に供給され、配線ＢＬｂ［１］の電位が配線ＧＢＬｂ［１］に供給される。
【０１３６】
なお、期間Ｔ４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路５４においてトランジスタ２２１乃至２２３はオフ状態である。また、配線ＷＬ［１］の電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセル４１［１，１］が有するトランジスタ１０１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、増幅回路５２は動作状態である。よって、メモリセル４１［１，１］では、配線ＢＬａ［１］の電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子１０２に蓄積されている。
【０１３７】
次に、期間Ｔ５において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路５３をオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタ２１１、２１２をオフ状態にする。
【０１３８】
また、期間Ｔ５において、配線ＷＬ［１］を非選択の状態とする。具体的には、配線ＷＬ［１］の電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセル４１［１，１］が有するトランジスタ１０１をオフ状態にする。これにより、配線ＢＬａ［１］の電位（ＶＨ＿ＳＰ）に応じた電荷が、メモリセル４１［１，１］が有する容量素子１０２に保持される。よって、データの読み出しが行われた後も、データがメモリセル４１［１，１］に保持される。
【０１３９】
なお、期間Ｔ５においてスイッチ回路５３をオフ状態にしても、センスアンプ５１が動作状態であれば、配線ＢＬａ［１］と配線ＢＬｂ［１］の電位差は増幅回路５２により保持される。そのため、センスアンプ５１はメモリセル４１［１，１］から読み出したデータを一時的に保持する機能を有する。これにより、図５（Ｂ）の期間Ｔｒ２、ＴｒＮに示すように、複数の記憶回路３０においてメモリセル４１からセンスアンプ５１へのデータの読み出しを一括で行った後、各センスアンプ５１から駆動回路８０に順次読み出したデータを出力することができる。
【０１４０】
上記の動作により、メモリセル４１［１，１］からのデータの読み出しが行われる。なお、メモリセル４１［２，１］からのデータの読み出しも、同様に行うことができる。
【０１４１】
メモリセル４１へのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路５４が有するトランジスタ２２１乃至２２３を一時的にオン状態にして、配線ＢＬａ［１］及び配線ＢＬｂ［１］の電位を初期化する。
【０１４２】
次に、データの書き込みを行うメモリセル４１［１，１］と接続された配線ＷＬ［１］を選択し、メモリセル４１［１，１］が有するトランジスタ１０１をオン状態にする。これにより、メモリセル４１［１，１］において配線ＢＬａ［１］と容量素子１０２とがトランジスタ１０１を介して導通状態になる。
【０１４３】
次に、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路５２を動作状態にする。
【０１４４】
次に、配線ＣＳＥＬの電位を制御することにより、スイッチ回路５３をオン状態にする。これにより、配線ＢＬａ［１］と配線ＧＢＬａ［１］とが導通状態となり、配線ＢＬｂ［１］と配線ＧＢＬｂ［１］とが導通状態となる。そして、配線ＧＢＬａ［１］に書き込み電位を供給することにより、スイッチ回路５３を介して配線ＢＬａ［１］に書き込み電位が与えられる。このような動作により、配線ＢＬａ［１］の電位に応じてメモリセル４１［１，１］が有する容量素子１０２に電荷が蓄積され、メモリセル４１［１，１］にデータが書き込まれる。
【０１４５】
なお、配線ＢＬａ［１］に配線ＧＢＬａ［１］の電位が供給された後は、スイッチ回路５３においてトランジスタ２１１、２１２をオフ状態にしても、センスアンプ５１が動作状態であれば、配線ＢＬａ［１］と配線ＢＬｂ［１］の電位差は増幅回路５２により保持される。よって、トランジスタ２１１、２１２をオン状態からオフ状態に変更するタイミングは、配線ＷＬ［１］を選択する前であっても後であってもよい。
【０１４６】
＜記憶回路の変形例＞
【０１４７】
図８、９では、折り返し型のセルアレイ４０を用いた記憶回路３０を示したが、セルアレイ４０を開放型とすることもできる。以下、開放型のセルアレイ４０を用いた記憶回路３０について説明する。
【０１４８】
図１２に記憶回路３０の構成例を示す。また、図１３に、図１２に示す記憶回路３０の上面図を示す。図１２、図１３に示す記憶回路３０は、図８に示す記憶回路３０と同様に、メモリセル４１がセンスアンプ５１上に積層された構成を有する。また、記憶回路３０は開放型のセルアレイ４０を有する。
【０１４９】
センスアンプ５１は、配線ＢＬａ及び配線ＢＬｂと接続されている。そして、配線ＢＬａには複数のメモリセル４１ａが接続され、配線ＢＬｂには複数のメモリセル４１ｂが接続されている。また、配線ＷＬａには複数のメモリセル４１ａが接続され、配線ＷＬｂには複数のメモリセル４１ｂが接続されている。なお、配線ＢＬａは配線ＷＬｂと交差せず、配線ＢＬｂは配線ＷＬａと交差しない。また、各センスアンプ５１はそれぞれ、配線ＧＢＬ［１］、［２］と接続されている。
【０１５０】
図１３に示すように、記憶回路３０において、あるセンスアンプ５１と接続されたメモリセル４１ａ及びメモリセル４１ｂは、当該センスアンプ５１と重なる位置に設けられている。このような構成とすることにより、記憶回路３０の面積を縮小することができる。
【０１５１】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１５２】
（実施の形態３）
本実施の形態では、メモリセルに設けられたトランジスタがバックゲートを有する場合の構成例について説明する。
【０１５３】
図６（Ｃ）に示すように、メモリセル４１が、バックゲートが配線ＢＧＬと接続されたトランジスタ１０１を有する場合、配線ＢＧＬと接続された回路３００を設けることができる。図１４に、回路３００の構成例を示す。回路３００は、電圧生成回路３１０、電圧保持回路３２０を有する。
【０１５４】
回路３００は、配線ＢＧＬの電位を制御することにより、トランジスタ１０１のバックゲートの電位を制御する機能を有する。具体的には、回路３００は、トランジスタ１０１のバックゲートに負電位を供給し、且つ、当該負電位を保持する機能を有する。これにより、トランジスタ１０１の閾値電圧を高い状態に保つことができ、トランジスタ１０１がノーマリーオン状態になることを防ぐことができる。よって、メモリセル４１における消費電力を低減することができる。
【０１５５】
電圧生成回路３１０には、電位ＶＤＤ又は電位ＶＳＳの少なくとも一方と、信号ＣＬＫが入力される。電位ＶＤＤは高電源電位であり、電位ＶＳＳは低電源電位である。信号ＣＬＫはクロック信号であり、電圧生成回路３１０の駆動に用いられる。電圧生成回路３１０は、電位ＧＮＤ又は電位ＶＤＤから電位ＶＢＧを生成し、電位ＶＢＧを配線ＶＬを介して電圧保持回路３２０に出力する機能を有する。
【０１５６】
図１４（Ｂ）に、電圧生成回路３１０の構成例を示す。図１４（Ｂ）に示す電圧生成回路３１０は、降圧型のチャージポンプ回路である。電圧生成回路３１０には入力信号として電位ＶＳＳが入力され、出力信号として負電位である電位ＶＢＧが配線ＶＬに出力される。すなわち、電圧生成回路３１０は、電位ＶＳＳを降圧することにより負電位である電位ＶＢＧを生成する機能を有する。なお、ここでは一例として、４段の基本回路から構成されたチャージポンプ回路を示しているが、基本回路の段数はこれに限定されず、任意の数とすることができる。
【０１５７】
電圧生成回路３１０は、直列に接続されたトランジスタ３１１乃至３１４、及び容量素子３１５乃至３１８を有する。ここでは、トランジスタ３１１乃至３１４がｎチャネル型である場合を示している。
【０１５８】
トランジスタ３１１乃至３１４はそれぞれ、ゲートとソース又はドレインの一方が接続されており、ダイオードとして機能する。また、トランジスタ３１１乃至３１４のゲートは、それぞれ、容量素子３１５乃至３１８の一方の電極と接続されている。奇数段の容量素子３１５、３１７の他方の電極は、信号ＣＬＫが供給される配線と接続され、偶数段の容量素子３１６、３１８の他方の電極は、信号ＣＬＫＢが供給される配線と接続されている。信号ＣＬＫＢは反転クロック信号であり、信号ＣＬＫと信号ＣＬＫＢの間には１８０度の位相差がある。
【０１５９】
以上のように、電圧生成回路３１０は、電位ＶＳＳ、信号ＣＬＫ、信号ＣＬＫＢに基づいて負電位を生成することができる。なお、電圧生成回路３１０はｐチャネル型トランジスタを用いて構成することもできる。図１４（Ｃ）に、トランジスタ３１１乃至３１４としてｐチャネル型のトランジスタを用いた電圧生成回路３１０の構成例を示す。
【０１６０】
電圧保持回路３２０は、電圧生成回路３１０から入力された電位ＶＢＧをトランジスタ１０１のバックゲートに印加する機能と、配線ＢＧＬの電位を保持する機能と、を有する。
【０１６１】
図１４（Ｄ）に、電圧保持回路３２０の構成例を示す。図１４（Ｄ）に示す電圧保持回路３２０は、トランジスタ３２１、容量素子３２２を有する。トランジスタ３２１のソース又はドレインの一方は、トランジスタ３２１のフロントゲート、トランジスタ３２１のバックゲート、容量素子３２２の一方の電極、及び配線ＢＧＬと接続されている。容量素子３２２の他方の電極は、所定の電位（例えば、接地電位など）が供給される端子と接続されている。トランジスタ３２１のソース又はドレインの他方は、配線ＶＬと接続されている。配線ＶＬには、電圧生成回路３１０から電位ＶＢＧが供給される。
【０１６２】
トランジスタ３２１はダイオードとしての機能を有する。トランジスタ３２１は、配線ＢＧＬに所定の電位を供給し、当該電位を保持する機能を有する。
【０１６３】
配線ＶＬに負電位が供給されると、トランジスタ３２１はオン状態になり、配線ＢＧＬにも負電位が供給される。その後、配線ＶＬの電位をＧＮＤとすることにより、トランジスタ３２１のゲート電圧は０Ｖとなり、トランジスタ３２１はオフ状態となる。その結果、配線ＢＧＬの電位（負電位）が保持され、トランジスタ１０１をノーマリーオフ状態に維持することができる。配線ＶＬの電位をＧＮＤとするには、例えば、電圧生成回路３１０への信号ＣＬＫの供給を停止すればよい。
【０１６４】
なお、トランジスタ３２１には、ＯＳトランジスタを用いることが好ましい。これにより、トランジスタ３２１がオフ状態である期間において、配線ＢＧＬの電位を長期間保持することができる。
【０１６５】
また、回路３００は、図１５に示す構成とすることもできる。図１５に示す回路３００は、電圧生成回路３１０ａ、３１０ｂ、制御回路３３０、複数の電圧保持回路３２０（電圧保持回路３２０［１］乃至［ｘ］、ｘは２以上の整数）を有する。電圧生成回路３１０ａは、電位ＶＢＧを生成して配線ＶＬａに供給する機能を有する。電圧生成回路３１０ｂは、参照電位Ｖｒｅｆを生成して配線ＶＬｂに供給する機能を有する。制御回路３３０は、電圧生成回路３１０ａ、３１０ｂに所定の制御信号を出力することにより、電位ＶＢＧ及び参照電位Ｖｒｅｆを制御する機能を有する。
【０１６６】
電圧保持回路３２０は、トランジスタ３２３、容量素子３２４、コンパレータ３２５を有する。トランジスタ３２３、容量素子３２４はそれぞれ、図１４（Ｄ）のトランジスタ３２１、容量素子３２２に対応するものである。コンパレータ３２５は、配線ＢＧＬの電位と配線ＶＬｂの電位（参照電位Ｖｒｅｆ）とを比較し、その結果を制御回路３３０に出力する機能を有する。そして、制御回路３３０は、コンパレータ３２５から入力された信号に基づき、電圧生成回路３１０ａ、３１０ｂによって生成される電位を制御する機能を有する。例えば、配線ＢＧＬの電位＜参照電位Ｖｒｅｆの場合は、制御回路３３０から電圧生成回路３１０ａへの信号ＣＬＫの供給を停止することにより、配線ＶＬａの電位をＧＮＤとしてトランジスタ３２３をオフ状態とし、配線ＢＧＬの電位を維持することができる。一方、配線ＢＧＬの電位＞参照電位Ｖｒｅｆの場合は、制御回路３３０から電圧生成回路３１０ａに信号ＣＬＫを供給することにより、配線ＶＬａの電位を負電位としてトランジスタ３２３をオン状態とし、配線ＢＧＬの電位を下降させることができる。このように、配線ＢＧＬの電位と参照電位Ｖｒｅｆを比較することにより、配線ＢＧＬの電位を適切な値に維持することができる。
【０１６７】
また、電圧保持回路３２０［１］乃至［ｘ］はそれぞれ、複数のメモリセル４１と接続されている。このように、配線ＢＧＬの電位の制御に複数の電圧保持回路３２０を用いることにより、ある配線ＢＧＬと接続されたトランジスタ３２３にオフリークが生じた場合に、他の配線ＢＧＬと接続されたトランジスタ３２３でオフリークが生じるのを防止することができる。なお、１個の電圧保持回路３２０と配線ＢＧＬを介して接続されたメモリセル４１の個数は、自由に設定することができる。例えば、１６ｋｂｉｔのセルアレイ毎に１個の電圧保持回路３２０を設け、当該電圧保持回路３２０を６４個設けることにより、１Ｍｂｉｔの記憶回路を実現することができる。
【０１６８】
なお、制御回路３３０は、電圧保持回路３２０［１］乃至［ｘ］に制御信号を供給することにより、電圧保持回路３２０それぞれの動作を制御する機能を有していてもよい。例えば、制御回路３３０からコンパレータ３２５にイネーブル信号を供給することにより、電圧保持回路３２０において電位の比較を行うか否かを制御することができる。
【０１６９】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１７０】
（実施の形態４）
本実施の形態では、本発明の一態様に係るコンピュータの構成例について説明する。
【０１７１】
図１６は、上記の半導体装置を有するコンピュータの構成例を示すブロック図である。コンピュータ４００は、入力装置４１０、出力装置４２０、ＣＰＵ４３０、記憶装置４４０を有する。
【０１７２】
入力装置４１０は、コンピュータ４００の外部から入力されたデータを受信する機能を有する。出力装置４２０は、コンピュータ４００の外部にデータを出力する機能を有する。ＣＰＵ４３０は、制御装置４３１、演算装置４３２、記憶装置４３３、記憶装置４３４を有する。制御装置４３１は、入力装置４１０、出力装置４２０、及び記憶装置４４０に、それらの装置を制御するための制御信号を出力する機能を有する。演算装置４３２は、入力されたデータに対して演算を行う機能を有する。記憶装置４３３は、演算装置４３２が演算に用いるデータを記憶する機能を有する。記憶装置４３３は、レジスタとしての機能を有する。記憶装置４３４は、キャッシュメモリとしての機能を有する。記憶装置４４０は主記憶装置としての機能を有する。
【０１７３】
記憶装置４３４は記憶装置４４０よりも高速なアクセスが可能な記憶装置であり、記憶装置４３４を設けることによりＣＰＵ４３０の処理速度を向上させることができる。
【０１７４】
記憶装置４３４又は記憶装置４４０として、上記実施の形態で説明した半導体装置１０を用いることができる。すなわち、半導体装置１０は、キャッシュメモリ又は主記憶装置として用いることができる。
【０１７５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０１７６】
（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置にＯＳトランジスタを用いた構成の例について説明する。
【０１７７】
図１７は、半導体装置の断面図の一例を示している。図１７には、トランジスタＭ１、トランジスタＯＳ１、容量素子Ｃ１を示している。トランジスタＯＳ１、容量素子Ｃ１は、例えば、図６等に示すトランジスタ１０１、容量素子１０２として用いることができる。トランジスタＭ１は例えば、図１における増幅回路５０、制御回路６０、駆動回路７０、又は駆動回路８０に含まれるトランジスタとして用いることができる。トランジスタＭ１を増幅回路５０含まれるトランジスタ（図１０参照）に用いる場合、図７乃至９、１２、１３に示すように、セルアレイ４０を増幅回路５０の上に積層することができる。また、ここでは２個のトランジスタＯＳ１が配線ＢＬを共有している構成例を示している。
【０１７８】
図１７に示す半導体装置は、下から順に積層された層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４を有する。層Ｌ１は、トランジスタＭ１と、基板７００と、素子分離層７０１と、絶縁体７０２と、プラグ７１０などを有する。層Ｌ２は、絶縁体７０３と、配線７２０と、絶縁体７０４と、プラグ７１１などを有する。層Ｌ３は、絶縁体６１４と、絶縁体６１６と、トランジスタＯＳ１と、プラグ７１２と、絶縁体６８２と、絶縁体６８４と、配線７２１などを有する。トランジスタＯＳ１の第１ゲートは配線ＷＬとしての機能を有し、トランジスタＯＳ１の第２ゲートは配線ＢＧＬとしての機能を有する。層Ｌ４は、容量素子Ｃ１と、プラグ７１３と、配線ＢＬなどを有する。容量素子Ｃ１は導電体７２２と、導電体７２３と、絶縁体７０５を有する。
【０１７９】
図１９に、トランジスタＭ１の構成例を示す。図１９（Ａ）の左側の図はトランジスタＭ１のチャネル長方向の断面図であり、図１９（Ａ）の右側の図はトランジスタＭ１のチャネル幅方向の断面図を示している。
【０１８０】
トランジスタＭ１は基板７００上に設けられ、素子分離層７０１によって隣接する他のトランジスタと分離されている。素子分離層７０１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１８１】
基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
【０１８２】
また、基板７００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板７００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板７００として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板７００が伸縮性を有してもよい。また、基板７００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板７００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板７００を薄くすると、半導体装置を軽量化することができる。また、基板７００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板７００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板７００としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板７００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板７００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板７００として好適である。
【０１８３】
本実施の形態では、一例として、基板７００に単結晶シリコンウェハを用いた例を示している。
【０１８４】
トランジスタＭ１は、ウェル７５１に設けられたチャネル形成領域７５２、不純物領域７５３及び不純物領域７５４と、該不純物領域に接して設けられた導電性領域７５５及び導電性領域７５６と、チャネル形成領域７５２上に設けられたゲート絶縁体７５８と、ゲート絶縁体７５８上に設けられたゲート電極７５７とを有する。なお、導電性領域７５５、７５６には、金属シリサイド等を用いてもよい。
【０１８５】
図１９（Ａ）において、トランジスタＭ１はチャネル形成領域７５２が凸形状を有し、その側面及び上面に沿ってゲート絶縁体７５８及びゲート電極７５７が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を加工して凸形状を有する半導体層を形成してもよい。
【０１８６】
本実施の形態では、一例として、トランジスタＭ１としてチャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）を適用した例を示している。トランジスタＭ１は、ｎチャネル型のトランジスタ又はｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
【０１８７】
なお、トランジスタＭ１として、プレーナー型のトランジスタを用いてもよい。その場合の例を図１９（Ｂ）に示す。図１９（Ｂ）の左側の図はトランジスタＭ１のチャネル長方向の断面図であり、図１９（Ｂ）の右側の図はトランジスタＭ１のチャネル幅方向の断面図を示している。
【０１８８】
図１９（Ｂ）に示すトランジスタＭ１は、ウェル７６１に設けられたチャネル形成領域７６２、低濃度不純物領域７７１及び低濃度不純物領域７７２と、高濃度不純物領域７６３及び高濃度不純物領域７６４と、該高濃度不純物領域に接して設けられた導電性領域７６５及び導電性領域７６６と、チャネル形成領域７６２上に設けられたゲート絶縁体７６８と、ゲート絶縁体７６８上に設けられたゲート電極７６７と、ゲート電極７６７の側壁に設けられた側壁絶縁層７６９及び側壁絶縁層７７０を有する。なお、導電性領域７６５、７６６には、金属シリサイド等を用いてもよい。
【０１８９】
図１７において、絶縁体７０２は、層間絶縁体としての機能を有する。トランジスタＭ１にＳｉトランジスタを用いた場合、絶縁体７０２は水素を含むことが好ましい。絶縁体７０２が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ１の信頼性を向上させる効果がある。絶縁体７０２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
【０１９０】
絶縁体７０３には、基板７００又はトランジスタＭ１などから、トランジスタＯＳ１が設けられる領域に、水素や不純物が拡散しないようなバリア膜を用いることが好ましい。例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタＯＳ１が有する酸化物半導体に水素が拡散することで、該酸化物半導体の特性が低下する場合がある。従って、トランジスタＭ１と、トランジスタＯＳ１との間に、水素の拡散を抑制する膜を用いることが好ましい。
【０１９１】
水素の拡散を抑制する膜とは、水素の脱離量が少ない膜のことを言う。水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体７０３の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体７０３の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【０１９２】
また、絶縁体７０４及び絶縁体６１４は、銅の拡散を抑制する、又は、酸素、及び水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。従って、絶縁体７０４及び絶縁体６１４は絶縁体７０３と同様の材料を用いることができる。
【０１９３】
絶縁体６１６は、例えば、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０１９４】
絶縁体６８０、絶縁体６８２、絶縁体６８４、トランジスタＯＳ１の詳細については後述する。
【０１９５】
絶縁体７０５には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。
【０１９６】
また、絶縁体７０５は上記絶縁体の積層構造としてもよい。例えば、酸化窒化シリコンなどの絶縁破壊耐性が大きい材料と、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料の積層構造としてもよい。当該構成により、容量素子Ｃ１は、十分な容量を確保でき、且つ、絶縁破壊を抑制することができる。
【０１９７】
図１７に示す導電体、配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電体の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
【０１９８】
図１７の半導体装置は、トランジスタＯＳ１を容量素子Ｃ１の上に形成してもよい。その場合の断面図を図１８に示す。図１８に示す断面図は、層Ｌ３と層Ｌ４が図１７の断面図が異なる。
【０１９９】
図１８において、層Ｌ３は、配線７４１、容量素子Ｃ１を有する。
【０２００】
図１８において、層Ｌ４は、プラグ７３１、プラグ７３２、プラグ７３３、プラグ７３４、配線７４２、配線７４３、配線ＢＬ、絶縁体６１４、絶縁体６１６、絶縁体６８０、絶縁体６８２、絶縁体６８４、トランジスタＯＳ１を有する。
【０２０１】
容量素子Ｃ１をトランジスタＯＳ１の下に設けることで、容量素子Ｃ１を形成する際に生じるプロセスダメージ又は水素の影響から、トランジスタＯＳ１を防ぐことができる。
【０２０２】
図１７及び図１８において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
【０２０３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２０４】
（実施の形態６）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造例について説明する。
【０２０５】
＜酸化物半導体＞
まず、ＯＳトランジスタに用いることが可能な酸化物半導体について説明する。
【０２０６】
酸化物半導体は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。
【０２０７】
元素Ｍとして、例えば、ガリウム（Ｇａ）が好ましい。そのほかの元素Ｍに適用可能な元素としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）などが挙げられる。
【０２０８】
まず、図２０（Ａ）乃至（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２０には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
【０２０９】
図２０（Ａ）乃至（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２１０】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
【０２１１】
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（γは−１以上１以下）となるラインを表す。また、図２０に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
【０２１２】
酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
【０２１３】
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるためである。
【０２１４】
図２０（Ａ）の領域Ａで示される領域は、酸化物半導体のキャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい領域を表している。
【０２１５】
図２０（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
【０２１６】
一方、酸化物半導体中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図２０（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
【０２１７】
＜トランジスタの構造例１＞
図２１（Ａ）乃至（Ｃ）は、トランジスタ６００の上面図及び断面図である。図２１（Ａ）は上面図であり、図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図２１（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２１８】
図２１（Ｂ）、（Ｃ）は、絶縁体６１４及び絶縁体６１６上にトランジスタ６００が設けられた例を示している。
【０２１９】
トランジスタ６００は、ゲート電極として機能する導電体６０５（導電体６０５ａ、及び導電体６０５ｂ）及び導電体６６０と、ゲート絶縁層として機能する絶縁体６２０、絶縁体６２２、絶縁体６２４、及び絶縁体６５０と、酸化物半導体６３０（酸化物半導体６３０ａ、酸化物半導体６３０ｂ、及び酸化物半導体６３０ｃ）と、ソース又はドレインの一方として機能する導電体６４０ａと、ソース又はドレインの他方として機能する導電体６４０ｂと、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む）絶縁体６８０と、を有する。
【０２２０】
トランジスタ６００において、導電体６６０をトップゲート、導電体６０５をボトムゲートと呼ぶ場合がある。あるいは、導電体６６０をフロントゲート、導電体６０５をバックゲートと呼ぶ場合がある。
【０２２１】
また、酸化物半導体６３０は、酸化物半導体６３０ａと、酸化物半導体６３０ａ上の酸化物半導体６３０ｂと、酸化物半導体６３０ｂ上の酸化物半導体６３０ｃと、を有する。なお、トランジスタ６００をオンさせると、主として酸化物半導体６３０ｂに電流が流れることから、酸化物半導体６３０ｂはチャネル形成領域としての機能を有する。一方、酸化物半導体６３０ａ及び酸化物半導体６３０ｃは、酸化物半導体６３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０２２２】
導電体６０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０２２３】
例えば、導電体６０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体６０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体６３０への水素の拡散を抑制することができる。なお、図２１では、導電体６０５ａ、及び導電体６０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
【０２２４】
絶縁体６２０、及び絶縁体６２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体６２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ６００を構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体６２２と絶縁体６２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０２２５】
絶縁体６２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層又は積層で用いることが好ましい。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０２２６】
なお、絶縁体６２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２２７】
絶縁体６２０及び絶縁体６２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体６２２を有することで、絶縁体６２２を負に帯電させることが可能である。すなわち、絶縁体６２２を電荷蓄積層として機能させることができる。
【０２２８】
例えば、絶縁体６２０、及び絶縁体６２４に、酸化シリコンを用い、絶縁体６２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体６０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ６００を構成する酸化物から導電体６０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体６２２の電子捕獲準位に捕獲される。
【０２２９】
絶縁体６２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、Ｖｔｈがプラス側にシフトする。なお、導電体６０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってＶｔｈを制御することができる。
【０２３０】
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
【０２３１】
また、絶縁体６２０、絶縁体６２２、絶縁体６２４の膜厚を適宜調整することで、Ｖｔｈを制御することができる。又は、オフ時のリーク電流の小さいトランジスタを提供することができる。絶縁体６２０、絶縁体６２２、絶縁体６２４の膜厚をそれぞれ薄くすることで、導電体６０５によるＶｔｈ制御が容易になり好ましい。例えば、絶縁体６２０、絶縁体６２２、絶縁体６２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
【０２３２】
酸化物半導体６３０ａ、酸化物半導体６３０ｂ、及び酸化物半導体６３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物で形成される。また、酸化物半導体６３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２３３】
酸化物半導体６３０ａ、酸化物半導体６３０ｃは、酸化物半導体６３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体６３０ｂの伝導帯下端のエネルギー準位と、酸化物半導体６３０ａ、酸化物半導体６３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、又は０．５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。すなわち、酸化物半導体６３０ａ、酸化物半導体６３０ｃの電子親和力と、酸化物半導体６３０ｂの電子親和力との差が、０．１５ｅＶ以上、又は０．５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。
【０２３４】
酸化物半導体６３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、酸化物半導体６３０ａ及び酸化物半導体６３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、酸化物半導体６３０ａ及び酸化物半導体６３０ｃのエネルギーギャップは、酸化物半導体６３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、酸化物半導体６３０ａ及び酸化物半導体６３０ｃのエネルギーギャップは、酸化物半導体６３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上、又は０．５ｅＶ以上、又は１．０ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。
【０２３５】
また、酸化物半導体６３０ａ、酸化物半導体６３０ｂ及び酸化物半導体６３０ｃの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
【０２３６】
酸化物半導体膜のキャリア密度を低くすることで、トランジスタのしきい値電圧のマイナスシフト、又はトランジスタのオフ電流を低くすることができるため好ましい。
【０２３７】
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、又は酸化物半導体中の不純物などが挙げられる。酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。又は、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０２３８】
不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。高純度真性又は実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。
【０２３９】
酸化物半導体６３０ａ及び酸化物半導体６３０ｃとして、高純度真性又は実質的に高純度真性である酸化物半導体を用いることが好ましい。例えば、酸化物半導体６３０ａ及び酸化物半導体６３０ｃのキャリア密度は、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０２４０】
一方で、トランジスタのオン電流の向上、又はトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、又は酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩＤ−ＶＧ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、又は欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
【０２４１】
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
【０２４２】
酸化物半導体６３０ｂのキャリア密度は、酸化物半導体６３０ａ及び酸化物半導体６３０ｃと比較して高いことが好ましい。酸化物半導体６３０ｂのキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
【０２４３】
酸化物半導体６３０ａと酸化物半導体６３０ｂとの界面、又は酸化物半導体６３０ｂと酸化物半導体６３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。
【０２４４】
具体的には、酸化物半導体６３０ａと酸化物半導体６３０ｂ、酸化物半導体６３０ｂと酸化物半導体６３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体６３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体６３０ａ、酸化物半導体６３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
【０２４５】
このとき、キャリアの主たる経路は酸化物半導体６３０ｂとなる。酸化物半導体６３０ａと酸化物半導体６３０ｂとの界面、及び酸化物半導体６３０ｂと酸化物半導体６３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２４６】
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのＶｔｈはプラス方向にシフトしてしまう。酸化物半導体６３０ａ、酸化物半導体６３０ｃを設けることにより、トラップ準位を酸化物半導体６３０ｂより遠ざけることができる。当該構成とすることで、トランジスタのＶｔｈがプラス方向にシフトすることを防止することができる。
【０２４７】
酸化物半導体６３０ａ、酸化物半導体６３０ｃは、酸化物半導体６３０ｂと比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体６３０ｂ、酸化物半導体６３０ｂと酸化物半導体６３０ａとの界面、及び酸化物半導体６３０ｂと酸化物半導体６３０ｃとの界面が、主にチャネル領域として機能する。例えば、酸化物半導体６３０ａ、酸化物半導体６３０ｃには、図２０（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図２０（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
【０２４８】
特に、酸化物半導体６３０ｂに図２０（Ａ）に示す領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体６３０ａ及び酸化物半導体６３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体６３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
【０２４９】
酸化物半導体６３０ｃは、酸化物半導体６３０ｂよりも結晶性が低い場合がある。また、酸化物半導体６３０ｂは、後述するＣＡＡＣ―ＯＳを有することが好ましい。酸化物半導体６３０ｃの結晶性を低くすることにより、酸化物半導体６３０ｃの酸素透過性が高くなり、酸化物半導体６３０ｃよりも上に位置する絶縁体から酸化物半導体６３０ｂへ酸素を供給しやすくなる場合がある。ここで、酸化物半導体６３０ｃは非晶質又は後述するａ−ｌｉｋｅ（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。
【０２５０】
酸化物半導体６３０ａは、ＣＡＡＣ−ＯＳを有してもよい。また、酸化物半導体６３０ａは酸化物半導体６３０ｃよりも結晶性が高いことが好ましい。
【０２５１】
絶縁体６５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【０２５２】
また、絶縁体６５０として、絶縁体６２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体６３０に接して設けることにより、酸化物半導体６３０中の酸素欠損を低減することができる。
【０２５３】
また、絶縁体６５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体６３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０２５４】
なお、絶縁体６５０は、絶縁体６２０、絶縁体６２２、及び絶縁体６２４と同様の積層構造を有していてもよい。絶縁体６５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ６００は、Ｖｔｈをプラス側にシフトすることができる。当該構成を有することで、トランジスタ６００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
【０２５５】
また、図２１に示す半導体装置において、酸化物半導体６３０と導電体６６０の間に、絶縁体６５０の他にバリア膜を設けてもよい。もしくは、酸化物半導体６３０ｃにバリア性があるものを用いてもよい。
【０２５６】
例えば、過剰酸素を含む絶縁膜を酸化物半導体６３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論的組成とほぼ一致するような状態、又は化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体６３０への水素等の不純物の侵入を防ぐことができる。
【０２５７】
導電体６４０ａと、及び導電体６４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０２５８】
導電体６４０ａと、導電体６４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
【０２５９】
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０２６０】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０２６１】
また、ゲート電極として機能を有する導電体６６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０２６２】
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０２６３】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２６４】
また、導電体６６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０２６５】
導電体６６０として、仕事関数の高い導電性材料を用いることで、トランジスタ６００のＶｔｈを大きくし、カットオフ電流を下げることができる。導電体６６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
【０２６６】
トランジスタ６００の上方には、絶縁体６８０を設ける。絶縁体６８０は過剰酸素を有することが好ましい。特に、トランジスタ６００近傍の層間膜などに、過剰酸素を有する絶縁体を設けることで、トランジスタ６００の酸素欠損を低減することで、信頼性を向上させることができる。
【０２６７】
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
【０２６８】
例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０２６９】
また、トランジスタ６００を覆う絶縁体６８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２７０】
＜トランジスタの構造例２＞
図２２には、トランジスタ６００に適応できる構造の一例を示す。図２２（Ａ）はトランジスタ６００の上面を示す。なお、図の明瞭化のため、図２２（Ａ）において一部の膜は省略されている。また、図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２２（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２７１】
なお、図２２に示すトランジスタ６００において、図２１に示したトランジスタ６００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２７２】
図２２に示す構造は、ゲート電極と機能する導電体６６０が、導電体６６０ａ、導電体６６０ｂ、導電体６６０ｃを有する。
【０２７３】
導電体６６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法又はＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体６５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、絶縁体６５０をＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタ６００を提供することができる。
【０２７４】
また、導電体６６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電体６６０ｂ上に形成する導電体６６０ｃは、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁体６８０に酸素が脱離する酸化物材料を用いる場合、導電体６６０が、脱離した酸素により酸化することを防止することができる。
【０２７５】
従って、導電体６６０の酸化を抑制し、絶縁体６８０から、脱離した酸素を効率的に酸化物半導体６３０へと供給することができる。
【０２７６】
過剰酸素を有する絶縁体６８０と接する面積が大きい導電体６６０ｃに酸化しにくい導電体を用いることで、絶縁体６８０の過剰酸素が導電体６６０に吸収されることを抑制することができる。また、導電体６６０ｂに導電性が高い導電体を用いることで、消費電力が小さいトランジスタ６００を提供することができる。
【０２７７】
＜トランジスタの構造例３＞
図２３には、トランジスタ６００に適応できる構造の一例を示す。図２３（Ａ）はトランジスタ６００の上面を示す。なお、図の明瞭化のため、図２３（Ａ）において一部の膜は省略されている。また、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２３（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２７８】
なお、図２３に示すトランジスタ６００において、図２１に示したトランジスタ６００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２７９】
図２３に示す構造は、ゲート電極として機能する導電体６６０が、導電体６６０ａ、及び導電体６６０ｂを有する積層構造である。また、ゲート電極として機能する導電体６６０上に絶縁体６７０を有する。
【０２８０】
導電体６６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法又はＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体６５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、絶縁体６５０をＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタ６００を提供することができる。
【０２８１】
また、導電体６６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。
【０２８２】
また、導電体６６０を覆うように、絶縁体６７０を設ける。絶縁体６８０に酸素が脱離する酸化物材料を用いる場合、導電体６６０が、脱離した酸素により酸化することを防止するため、絶縁体６７０は、酸素に対してバリア性を有する物質を用いる。
【０２８３】
例えば、絶縁体６７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体６７０は、導電体６６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体６７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
【０２８４】
従って、導電体６６０の酸化を抑制し、絶縁体６８０から、脱離した酸素を効率的に酸化物半導体６３０へと供給することができる。
【０２８５】
＜トランジスタの構造例４＞
図２４には、トランジスタ６００に適応できる構造の一例を示す。図２４（Ａ）はトランジスタ６００の上面を示す。なお、図の明瞭化のため、図２４（Ａ）において一部の膜は省略されている。また、図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２４（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２８６】
なお、図２４に示すトランジスタ６００において、図２１に示したトランジスタ６００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２８７】
図２４に示す構造は、ソース又はドレインとして機能する導電体が積層構造を有する。導電体６４０ａ、及び導電体６４０ｂは、酸化物半導体６３０ｂと密着性が高い導電体を用い、導電体６４１ａ、導電体６４１ｂは、導電性が高い材料を用いることが好ましい。また、導電体６４０ａ、及び導電体６４０ｂは、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、被覆性を向上させることができる。
【０２８８】
例えば、酸化物半導体６３０ｂに、インジウムを有する金属酸化物を用いる場合、導電体６４０ａ、及び導電体６４０ｂには、窒化チタンなどを用いればよい。また、導電体６４１ａ、及び導電体６４１ｂに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、信頼性が高く、消費電力が小さいトランジスタ６００を提供することができる。
【０２８９】
また、図２４（Ｃ）に示すように、トランジスタ６００のチャネル幅方向において、酸化物半導体６３０ｂが導電体６６０に覆われている。また、絶縁体６２４が凸部を有することによって、酸化物半導体６３０ｂの側面も導電体６６０で覆うことができる。例えば、絶縁体６２４の凸部の形状を調整することで、酸化物半導体６３０ｂの側面において、導電体６６０の底面が、酸化物半導体６３０ｂの底面よりも、基板側となる構造となることが好ましい。つまり、トランジスタ６００は、導電体６０５及び導電体６６０の電界によって、酸化物半導体６３０ｂを電気的に取り囲むことができる構造を有する。このように、導電体の電界によって、酸化物半導体６３０ｂを電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎｎｅｌ構造のトランジスタ６００は、酸化物半導体６３０ｂ全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、導電体６０５及び導電体６６０の電界によって、酸化物半導体６３０ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
【０２９０】
＜トランジスタの構造例５＞
図２５には、トランジスタ６００に適応できる構造の一例を示す。図２５（Ａ）はトランジスタ６００の上面を示す。なお、図の明瞭化のため、図２５（Ａ）において一部の膜は省略されている。また、図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２５（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２９１】
なお、図２５に示すトランジスタ６００において、図２１に示したトランジスタ６００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２９２】
絶縁体６８０に形成された開口部に、酸化物半導体６３０ｃ、絶縁体６５０、導電体６６０が形成されている。
【０２９３】
図２５に示すトランジスタ６００は、導電体６４０ａ及び導電体６４０ｂと、導電体６６０と、がほとんど重ならない構造を有するため、導電体６６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ６００を提供することができる。
【０２９４】
＜トランジスタの構造例６＞
図２６には、トランジスタ６００に適応できる構造の一例を示す。図２６（Ａ）はトランジスタ６００の上面を示す。なお、図の明瞭化のため、図２６（Ａ）において一部の膜は省略されている。また、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２６（Ｃ）はＹ１−Ｙ２に対応する断面図である。
【０２９５】
なお、図２６に示すトランジスタ６００において、図２１に示したトランジスタ６００を構成する構造と同機能を有する構造には、同符号を付記する。
【０２９６】
図２６に示すトランジスタ６００は、絶縁体６８０に形成された開口部に、酸化物半導体６３０ｃ、絶縁体６５０、導電体６６０が形成されている。
【０２９７】
図２６に示すトランジスタ６００は、導電体６４０ａ及び導電体６４０ｂと、導電体６６０と、がほとんど重ならない構造を有するため、導電体６６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ６００を提供することができる。
【０２９８】
また、酸化物半導体６３０ｂは、過剰酸素を有する絶縁体６８０と、酸化物半導体６３０ｄを介して接する。そのため、図２５のように酸化物半導体６３０ｂが絶縁体６８０と直接接する場合よりも、酸化物半導体６３０ｂに形成されるチャネル近傍に、浅い準位が生じることが抑制され、信頼性が高い半導体装置を提供することができる。
【０２９９】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３００】
（実施の形態７）
本実施の形態では、上記ＯＳトランジスタに用いることができる酸化物半導体の構造について説明する。
【０３０１】
なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
【０３０２】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
【０３０３】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
【０３０４】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３０５】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３０６】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３０７】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３０８】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３０９】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
【０３１０】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回析パターンが現れる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。
【０３１１】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３１２】
高分解能ＴＥＭ像の観察より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがある。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
【０３１３】
また、上記ペレットは六角形状であることが確認されている。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３１４】
ＣＡＡＣ−ＯＳにおいて、明確な結晶粒界を確認することはできない。ＣＡＡＣ−ＯＳは、格子配列を歪ませることによって結晶粒界の形成を抑制している。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３１５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３１６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３１７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３１８】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３１９】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３２０】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３２１】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３２２】
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３２３】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３２４】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３２５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３２６】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３２７】
ａ−ｌｉｋｅ  ＯＳは、鬆を有する不安定な構造である。
【０３２８】
例えば、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３２９】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０３３０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０３３１】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３３２】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３３３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３３４】
（実施の形態８）
本実施の形態では、上記実施の形態で説明した半導体装置をドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が有するフレームメモリに適用する例について、図２７を用いて説明する。
【０３３５】
図２７は、ドライバＩＣを有する表示装置のブロック図を図示している。表示装置８００は、ドライバＩＣ８１１、表示パネル８１２、ゲートドライバ８１３を有する。ドライバＩＣ８１１は、コントローラー８２１、フレームメモリ８２２、およびソースドライバ８２３を有する。
【０３３６】
コントローラー８２１には、外部のホストコントローラ８１０から画像データが入力される。画像データは、フレームメモリ８２２に格納される。ＩＣ８１１がフレームメモリ８２２を有することで、コントローラー８２１とホストコントローラ８１０との間における画像データの送受信を停止しても、コントローラー８２１はソースドライバ８２３およびゲートドライバ８１３に制御信号を出力して表示パネル８１２での表示を行うことができる。
【０３３７】
フレームメモリ８２２には、上記実施の形態に示す半導体装置などを設けることができる。フレームメモリ８２２のメモリセルは、一つのトランジスタと一つの容量素子とで構成（１Ｔ１Ｃ）できるため、一つのメモリセルあたりの面積を小さくすることができる。
【０３３８】
当該構成は、フレームメモリ８２２に保持する画像データが増加する場合に特に有効である。フレームメモリのメモリセルをＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）で構成する場合と比べて、メモリセルを１Ｔ１Ｃとする構成は、回路面積の増加を抑制できる。
【０３３９】
加えてフレームメモリ８２２のメモリセルが有するトランジスタは、ＯＳトランジスタとすることができる。ＯＳトランジスタは、ＯＳトランジスタのソースまたはドレインの一方の端子と、Ｓｉトランジスタのゲート端子と、を電気的に接続することで、Ｓｉトランジスタのゲート端子に電荷を保持する構成とすることができる。当該構成を利用して１Ｔ１Ｃのメモリセルとは別の不揮発性メモリをフレームメモリ８２２内に混載させることで、ホストコントローラ８１０から入力される画像データの復号化を容易に実現することができる。
【０３４０】
当該構成は、フレームメモリ８２２に保持する画像データが増加する場合に特に有効である。フレームメモリのメモリセルをＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）で構成する場合、別途不揮発性メモリを混載する必要があるが、作製工程が複雑になり製造コストが増大する。ＯＳトランジスタで不揮発性メモリをフレームメモリ８２２内に混載する構成とすることで、製造コストの増大を招くことなく、画像データの圧縮または解凍を行うことができる。
【０３４１】
なお図２７において、ゲートドライバ８１３は、ドライバＩＣ８１１の外部に配置する構成を図示したが、これに限らずドライバＩＣ８１１の内部に配置してもよい。同様に、図２７において、ソースドライバ８２３は、ドライバＩＣ８１１の内部に配置する構成を図示したが、これに限らずドライバＩＣ８１１の外部に配置してもよい。
【０３４２】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０３４３】
（実施の形態９）
本実施の形態では、上記実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２８乃至図３１を用いて説明する。
【０３４４】
＜ウエハ・チップ＞
図２８（Ａ）は、ダイシング処理が行なわれる前の基板１００１の上面図を示している。基板１００１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板１００１上には、複数の回路領域１００２が設けられている。回路領域１００２には、上記実施の形態に示す半導体装置などを設けることができる。
【０３４５】
複数の回路領域１００２は、それぞれが分離領域１００３に囲まれている。分離領域１００３と重なる位置に分離線（「ダイシングライン」ともいう。）１００４が設定される。分離線１００４に沿って基板１００１を切断することで、回路領域１００２を含むチップ１００５を基板１００１から切り出すことができる。図２８（Ｂ）にチップ１００５の拡大図を示す。
【０３４６】
また、分離領域１００３に導電層や半導体層を設けてもよい。分離領域１００３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域１００３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０３４７】
分離領域１００３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
【０３４８】
＜電子部品＞
チップ１００５を電子部品に適用する例について、図２９を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
【０３４９】
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
【０３５０】
図２９（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
【０３５１】
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０３５２】
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０３５３】
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
【０３５４】
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
【０３５５】
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
【０３５６】
また、完成した電子部品の斜視模式図を図２９（Ｂ）に示す。図２９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２９（Ｂ）に示す電子部品１１０１は、リード６５５および半導体装置６５３を示している。半導体装置６５３としては、上記実施の形態に示した半導体装置などを用いることができる。
【０３５７】
図２９（Ｂ）に示す電子部品１１０１は、例えばプリント基板１１０２に設けられる。このような電子部品１１０１が複数組み合わされて、それぞれがプリント基板１１０２上で電気的に接続されることで電子部品が設けられた基板１１０３が完成する。完成した基板１１０３は、電子機器などに用いられる。
【０３５８】
＜電子機器＞
【０３５９】
上記の基板１１０３は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０３６０】
以下に、図３０、図３１を参照して、電子機器の構成例を示す。なお、電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０３６１】
図３０（Ａ）に示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０３６２】
図３０（Ｂ）に腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
【０３６３】
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロホン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
【０３６４】
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
【０３６５】
図３０（Ｃ）に、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
【０３６６】
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知し知ることで、情報端末２０４０を操作することができる。
【０３６７】
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
【０３６８】
図３１（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０３６９】
図３１（Ｂ）示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０３７０】
図３１（Ｃ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
【０３７１】
図３１（Ｄ）に示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０３７２】
図３１（Ｅ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。
【０３７３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０３７４】
１０    半導体装置
２０    記憶部
３０    記憶回路
４０    セルアレイ
４１    メモリセル
５０    増幅回路
５１    センスアンプ
５２    増幅回路
５３    スイッチ回路
５４    プリチャージ回路
６０    制御回路
６１    デコーダ
６２    デコーダ
６３    コントローラー
７０    駆動回路
７１    選択回路
７２    ＡＮＤ
７３    バッファ
７４    選択回路
８０    駆動回路
８１    メインアンプ
８２    入出力回路
１０１    トランジスタ
１０２    容量素子
１０３    容量
２０１    トランジスタ
２０２    トランジスタ
２０３    トランジスタ
２０４    トランジスタ
２１１    トランジスタ
２１２    トランジスタ
２２１    トランジスタ
２２２    トランジスタ
２２３    トランジスタ
３００    回路
３１０    電圧生成回路
３１１    トランジスタ
３１２    トランジスタ
３１３    トランジスタ
３１４    トランジスタ
３１５    容量素子
３１６    容量素子
３１７    容量素子
３１８    容量素子
３２０    電圧保持回路
３２１    トランジスタ
３２２    容量素子
３２３    トランジスタ
３２４    容量素子
３２５    コンパレータ
４００    コンピュータ
４１０    入力装置
４２０    出力装置
４３０    ＣＰＵ
４３１    制御装置
４３２    演算装置
４３３    記憶装置
４３４    記憶装置
４４０    記憶装置
６００    トランジスタ
６０５    導電体
６０５ａ    導電体
６０５ｂ    導電体
６１４    絶縁体
６１６    絶縁体
６２０    絶縁体
６２２    絶縁体
６２４    絶縁体
６３０    酸化物半導体
６３０ａ    酸化物半導体
６３０ｂ    酸化物半導体
６３０ｃ    酸化物半導体
６３０ｄ    酸化物半導体
６４０ａ    導電体
６４０ｂ    導電体
６４１ａ    導電体
６４１ｂ    導電体
６５０    絶縁体
６５３    半導体装置
６５５    リード
６６０    導電体
６６０ａ    導電体
６６０ｂ    導電体
６６０ｃ    導電体
６７０    絶縁体
６８０    絶縁体
６８２    絶縁体
６８４    絶縁体
７００    基板
７０１    素子分離層
７０２    絶縁体
７０３    絶縁体
７０４    絶縁体
７０５    絶縁体
７１０    プラグ
７１１    プラグ
７１２    プラグ
７１３    プラグ
７２０    配線
７２１    配線
７２２    導電体
７２３    導電体
７３１    プラグ
７３２    プラグ
７３３    プラグ
７３４    プラグ
７４１    配線
７４２    配線
７４３    配線
７５１    ウェル
７５２    チャネル形成領域
７５３    不純物領域
７５４    不純物領域
７５５    導電性領域
７５６    導電性領域
７５７    ゲート電極
７５８    ゲート絶縁体
７６１    ウェル
７６２    チャネル形成領域
７６３    高濃度不純物領域
７６４    高濃度不純物領域
７６５    導電性領域
７６６    導電性領域
７６７    ゲート電極
７６８    ゲート絶縁体
７６９    側壁絶縁層
７７０    側壁絶縁層
７７１    低濃度不純物領域
７７２    低濃度不純物領域
８００    表示装置
８１０    ホストコントローラ
８１１    ドライバＩＣ
８１２    表示パネル
８１３    ゲートドライバ
８２１    コントローラー
８２２    フレームメモリ
８２３    ソースドライバ
１００１    基板
１００２    回路領域
１００３    分離領域
１００４    分離線
１００５    チップ
１１０１    電子部品
１１０２    プリント基板
１１０３    基板
２０１０    情報端末
２０１１    筐体
２０１２    表示部
２０１３    操作ボタン
２０１４    外部接続ポート
２０１５    スピーカ
２０１６    マイクロホン
２０２０    無線信号
２０２１    無線信号
２０３０    情報端末
２０３１    筐体
２０３２    表示部
２０３３    リュウズ
２０３４    ベルト
２０３５    検知部
２０４０    情報端末
２０４１    装着部
２０４２    筐体
２０４５    ケーブル
２０４６    バッテリ
２０４７    表示部
２０５１    筐体
２０５２    表示部
２０５３    キーボード
２０５４    ポインティングデバイス
２０７０    ビデオカメラ
２０７１    筐体
２０７２    表示部
２０７３    筐体
２０７４    操作キー
２０７５    レンズ
２０７６    接続部
２１１０    携帯型遊技機
２１１１    筐体
２１１２    表示部
２１１３    スピーカ
２１１４    ＬＥＤランプ
２１１５    操作キーボタン
２１１６    接続端子
２１１７    カメラ
２１１８    マイクロホン
２１１９    記録媒体読込部
２１５０    電気冷凍冷蔵庫
２１５１    筐体
２１５２    冷蔵室用扉
２１５３    冷凍室用扉
２１７０    自動車
２１７１    車体
２１７２    車輪
２１７３    ダッシュボード
２１７４    ライト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2017182867.tif 000008
【図７】
2017182867.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2017182867.tif 000020
【図１９】
2017182867.tif 000021
【図２０】
2017182867.tif 000022
【図２１】
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【図２２】
2017182867.tif 000024
【図２３】
2017182867.tif 000025
【図２４】
2017182867.tif 000026
【図２５】
2017182867.tif 000027
【図２６】
2017182867.tif 000028
【図２７】
2017182867.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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