(57)【要約】【課題】半導体チップに流れるオン・オフ等の過渡時における電流不平衡を抑制できる半導体パッケージを提供する。【解決手段】実施形態に係る半導体パッケージは、絶縁性の第１基板と、複数の第１導電層と、複数の半導体チップと、第２導電層と、第１端子と、第２端子と、を有する。第１基板は、第１面を有する。第１導電層は、第１面の上に設けられている。複数の半導体チップのそれぞれは、第１電極と第２電極とを有する。それぞれの第１導電層には、少なくとも１つの半導体チップの第１電極が接続されている。第２導電層は、複数の第１導電層と離間して第１面の上に設けられている。第２導電層は、複数の第２電極と接続されている。第１端子は、複数の第１導電層に接続されている。複数の第１導電層のそれぞれと第１延在部との間のインダクタンスは実質的に等しい。第２端子は、第２導電層に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１面を有する絶縁性の第１基板と、
前記第１面の上に設けられた複数の第１導電層と、
それぞれが第１電極と第２電極とを有し、前記複数の第１導電層のそれぞれに、少なくとも１つの前記第１電極が接続された複数の半導体チップと、
前記複数の第１導電層と離間して前記第１面の上に設けられ、前記複数の第２電極と接続された第２導電層と、
前記第１面に対して垂直な第１方向に延びる第１延在部を有し、前記複数の第１導電層に接続され、前記複数の第１導電層のそれぞれと前記第１延在部との間のインダクタンスが実質的に等しい第１端子と、
前記第２導電層に接続された第２端子と、
を備えた半導体パッケージ。
【請求項２】
前記第１端子は、前記第１面に沿う第２方向に延びる第２延在部をさらに有し、
前記第２延在部は、前記第１延在部と前記複数の第１導電層との間に接続され、
前記複数の第１導電層のそれぞれと前記第２延在部との間のインダクタンスは、実質的に等しい請求項１記載の半導体パッケージ。
【請求項３】
前記複数の第１導電層のそれぞれには、複数の前記第１電極が接続された請求項１または２に記載の半導体パッケージ。
【請求項４】
前記第２導電層は、前記第１面の上に複数設けられ、
前記複数の第２導電層のそれぞれには、少なくとも１つの前記第２電極が接続され、
前記第２端子は、前記複数の第２導電層と接続された請求項１〜３のいずれか１つに記載の半導体パッケージ。
【請求項５】
前記第２端子は、前記第１方向に延びる第３延在部を有し、
前記複数の第２導電層のそれぞれと前記第３延在部との間のインダクタンスは、実質的に等しい請求項４記載の半導体パッケージ。
【請求項６】
第１面を有する絶縁性の第１基板と、
前記第１面の上に設けられた複数の第１導電層と、
それぞれが第１電極と第２電極とを有し、前記複数の第１導電層のそれぞれに、少なくとも１つの前記第１電極が接続された複数の半導体チップと、
前記複数の第１導電層と離間して前記第１面の上に設けられ、前記複数の第２電極と接続された第２導電層と、
前記第１面に沿う第２方向に延びる第２延在部と、
前記複数の第１導電層のそれぞれと前記第２延在部との間に接続された、第１接続部、第２接続部、第３接続部、および第４接続部と、
を有し、
前記第１接続部と前記第２接続部は前記第２方向において並び、
前記第３接続部と前記第４接続部は前記第２方向において並び、
前記第１接続部と前記第３接続部は前記第１面に沿い前記第２方向に対して垂直な第３方向において並び、
前記第２延在部の一部は、前記第１接続部の一部および前記第３接続部の一部と前記第３方向において並び、
前記第２延在部の前記一部と前記第１接続部の前記一部との間、および前記第２延在部の前記一部と前記第３接続部の前記一部との間には間隙が設けられた第１端子と、
前記第２導電層に接続された第２端子と、
を備えた半導体パッケージ。
【請求項７】
第１面を有する絶縁性の第１基板と、
前記第１面の上に設けられた複数の第１導電層と、
それぞれが第１電極と第２電極とを有し、前記複数の第１導電層のそれぞれに、少なくとも１つの前記第１電極が接続された複数の半導体チップと、
前記複数の第１導電層と離間して前記第１面の上に設けられ、前記複数の第２電極と接続された第２導電層と、
前記第１面に沿う第２方向に延びる第２延在部と、
前記複数の第１導電層のそれぞれと前記第２延在部との間に接続された、第１接続部、第２接続部、第３接続部、および第４接続部と、
を有し、
前記第１接続部の一部は、前記第４接続部に向かって延び、
前記第２接続部の一部は、前記第３接続部に向かって延び、
前記第３接続部の一部は、前記第２接続部に向かって延び、
前記第４接続部の一部は、前記第１接続部に向かって延び、
前記第１接続部の前記一部と前記第２接続部の前記一部は前記第２方向において並び、
前記第３接続部の前記一部と前記第４接続部の前記一部は前記第２方向において並ぶ第１端子と、
前記複数の第２導電層に接続された第２端子と、
を備えた半導体パッケージ。
【請求項８】
第１面を有する絶縁性の第１基板と、
前記第１面の上に設けられた複数の第１導電層と、
それぞれが第１電極と第２電極とを有し、前記複数の第１導電層のそれぞれに、少なくとも１つの前記第１電極が接続された複数の半導体チップと、
前記複数の第１導電層と離間して前記第１面の上に設けられ、前記複数の第２電極と接続された第２導電層と、
前記第１面に沿う第２方向に延びる第２延在部と、
前記複数の第１導電層のそれぞれと前記第２延在部との間に接続された、第１接続部、第２接続部、第３接続部、および第４接続部と、
を有し、
前記第１接続部、前記第２接続部、前記第３接続部、および前記第４接続部は、前記第２延在部からそれぞれの前記第１導電層に向けて放射状に延びる第１端子と、
前記第２導電層に接続された第２端子と、
を備えた半導体パッケージ。
【請求項９】
前記第１端子は、前記第１面に対して垂直な第１方向に延びる第１延在部をさらに有し、
前記第２延在部は、前記複数の第１導電層のそれぞれと前記第１延在部との間に接続され、
前記第１接続部の前記第２方向における位置は、前記第１延在部の前記第２方向における位置と、前記第２接続部の前記第２方向における位置と、の間にある請求項６〜８のいずれか１つに記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体パッケージに関する。
【背景技術】
【０００２】
基板上に設けられた複数の導電層と、複数の導電層に接続された端子と、を有する半導体パッケージがある。この半導体パッケージでは、当該端子および当該導電層を通して、それぞれの導電層に接続された半導体チップに電流が流れる。オン・オフ等の過渡時において、それぞれの半導体チップに流れる電流に不平衡がある場合、半導体チップが破損してしまう可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１１０８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体チップのオン・オフ等の過渡時における電流不平衡を抑制できる半導体パッケージを提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体パッケージは、絶縁性の第１基板と、複数の第１導電層と、複数の半導体チップと、第２導電層と、第１端子と、第２端子と、を有する。
第１基板は、第１面を有する。
第１導電層は、第１面の上に設けられている。
複数の半導体チップのそれぞれは、第１電極と第２電極とを有する。それぞれの第１導電層には、少なくとも１つの半導体チップの第１電極が接続されている。
第２導電層は、複数の第１導電層と離間して第１面の上に設けられている。第２導電層は、複数の第２電極と接続されている。
第１端子は、第１延在部を有する。第１延在部は、第１面に対して垂直な第１方向に延びている。第１端子は、複数の第１導電層に接続されている。複数の第１導電層のそれぞれと第１延在部との間のインダクタンスは実質的に等しい。
第２端子は、第２導電層に接続されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体パッケージの斜視図である。
【図２】実施形態に係る半導体パッケージの斜視図である。
【図３】実施形態に係る半導体パッケージの斜視図である。
【図４】実施形態に係る半導体パッケージの断面図である。
【図５】第１端子の平面図および断面図である。
【図６】第２端部の平面図および断面図である。
【図７】第１端子の他の一例を表す平面図および断面図である。
【図８】第１端子の他の一例を表す平面図および断面図である。
【図９】第１端子の他の一例を表す平面図および断面図である。
【図１０】第１端子の他の一例を表す平面図および断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。第１面Ｓ１に対して垂直な方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
【０００８】
図１〜図６を用いて、実施形態に係る半導体パッケージの一例について説明する。
図１〜図３は、実施形態に係る半導体パッケージ１００の斜視図である。
図４（ａ）は、図１のＡ−Ａ´線を含む断面図であり、図４（ｂ）は、図１のＢ−Ｂ´線を含む断面図である。
図５（ａ）は、第１端子３０の平面図であり、図５（ｂ）は、図５（ａ）のＣ−Ｃ´断面図である。
図６（ａ）は、第２端子４０の平面図であり、図６（ｂ）は、図６（ａ）のＤ−Ｄ´断面図である。
なお、図２では、封止部９および第３端子５０が省略されている。図３では、封止部９、第１端子３０、および第３端子５０が省略されている。
【０００９】
図１および図２に表すように、半導体パッケージ１００は、第１基板１と、第２基板２と、封止部９と、第１導電層１１と、第２導電層１２と、第３導電層１３と、第１半導体チップ２１と、第２半導体チップ２２と、第１端子３０と、第２端子４０と、第３端子５０と、を有する。
第１半導体チップ２１は、例えば、ダイオードである。第２半導体チップ２２は、例えば、ＩＧＢＴである。第１半導体チップ２１は、第２半導体チップ２２と逆並列に接続されており、例えばＦＷＤ（Free Wheeling Diode）として機能する。
【００１０】
図１に表すように、封止部９は、第１基板１の上に設けられており、第１基板１の上の他の構成要素を封止している。第１端子３０の一部、第２端子４０の一部、および第３端子５０の一部は、封止部９の上に設けられ、外部に露出している。それぞれの端子には孔が形成されている。封止部９の上面には、それぞれの孔に対応する位置に、不図示の締結具が設けられている。
【００１１】
図２に表すように、第１基板１は、第１面Ｓ１を有する。第１面Ｓ１の上には、複数の第２基板２が、互いに離間して設けられている。
【００１２】
それぞれの第２基板２の上には、複数の第１導電層１１、第２導電層１２、および複数の第３導電層１３が、互いに離間して設けられている。なお、これらの導電層は、第２基板２を介さずに、直接、第１基板１の上に設けられていてもよい。
【００１３】
第１導電層１１の上には、第１半導体チップ２１および複数の第２半導体チップ２２が設けられている。ただし、第１導電層１１の上に設けられる第１半導体チップ２１の数および第２半導体チップ２２の数は任意である。
【００１４】
図４（ａ）に表すように、第１半導体チップ２１は、カソード電極２１Ｃ（第１電極）と、アノード電極２１Ａ（第２電極）と、を有する。
図４（ｂ）に表すように、第２半導体チップ２２は、コレクタ電極２２Ｃと、エミッタ電極２２Ｅと、ゲート電極２２Ｇと、を有する。
【００１５】
カソード電極２１Ｃおよびコレクタ電極２２Ｃは、はんだにより第１導電層１１と接続されている。
アノード電極２１Ａおよびエミッタ電極２２Ｅは、ボンディングワイヤにより第２導電層１２と接続されている。図２および図３に表す例では、１つの第２導電層１２に、複数のアノード電極２１Ａおよび複数のエミッタ電極２２Ｅが接続されている。
ゲート電極２２Ｇは、ボンディングワイヤにより第３導電層１３と接続されている。
【００１６】
図２に表すように、第１端子３０は、複数の第１導電層１１と接続されている。
図３に表すように、第２端子４０は、複数の第２導電層１２と接続されている。第２端子４０の一部は、Ｚ方向において第１端子３０と第１基板１との間に位置している。
第３端子５０は、不図示のプリント基板等を介して、第３導電層１３と接続されている。
【００１７】
図５に表すように、第１端子３０は、第１延在部３１ａ、第２延在部３１ｂ、第１接続部３２ａ、第２接続部３２ｂ、第３接続部３２ｃ、および第４接続部３２ｄを有する。
【００１８】
第１延在部３１ａは、Ｚ方向に延びている。第２延在部３１ｂは、Ｘ方向に延びており、第１延在部３１ａの一端は、第２延在部３１ｂの一端と接している。第２延在部３１ｂは、第１延在部３１ａと複数の第１導電層１１との間に接続されている。
【００１９】
第２延在部３１ｂとそれぞれの第１導電層１１との間には、第１接続部３２ａ〜第４接続部３２ｄのいずれかが接続されている。具体的には、第１接続部３２ａ〜第４接続部３２ｄのそれぞれの一端は、各第１導電層１１と接し、他端は、第２延在部３１ｂに接している。
【００２０】
第１接続部３２ａと第２接続部３２ｂは、Ｘ方向に並んでいる。第３接続部３２ｃと第４接続部３２ｄは、Ｘ方向に並んでいる。第１接続部３２ａと第３接続部３２ｃは、Ｙ方向に並んでいる。第２接続部３２ｂと第４接続部３２ｄは、Ｙ方向に並んでいる。
【００２１】
第１接続部３２ａのＸ方向における位置は、第１延在部３１ａのＸ方向における位置と、第２接続部３２ｂのＸ方向における位置と、の間にある。また、第１接続部３２ａの一部と第２延在部３１ｂの一部との間、および第３接続部３２ｃの一部と第２延在部３１ｂの一部との間には、間隙Ｇが設けられている。
【００２２】
図６に表すように、第２端子４０は、第３延在部４１ｃ、第４延在部４１ｄ、第５接続部４２ｅ、および第６接続部４２ｆを有する。
【００２３】
第３延在部４１ｃは、Ｚ方向に延びている。
第４延在部４１ｄは、Ｙ方向に延びており、第３延在部４１ｃと複数の第２導電層１２との間に接続されている。
第４延在部４１ｄとそれぞれの第２導電層１２との間には、第５接続部４２ｅおよび第６接続部４２ｆが接続されている。具体的には、第５接続部４２ｅおよび第６接続部４２ｆのそれぞれの一端は、各第２導電層１２と接し、他端は、第４延在部４１ｄに接している。
【００２４】
第５接続部４２ｅと第６接続部４２ｆは、Ｘ方向において並んでいる。
第４延在部４１ｄのＸ方向における位置は、第５接続部４２ｅのＸ方向における位置と、第６接続部４２ｆのＸ方向における位置と、の間にある。
【００２５】
ここで、各構成要素の材料の一例について説明する。
第１基板１は、ＡｌＳｉＣなどの絶縁材料から構成されている。
第２基板２は、ＡｌＮなどの絶縁材料から構成されている。
封止部９は、シリコーン樹脂などの絶縁性樹脂を含む。
第１導電層１１、第２導電層１２、および第３導電層１３は、銅などの金属材料を含む。
第１半導体チップ２１および第２半導体チップ２２は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を主成分とする半導体素子を含む。
第１端子３０、第２端子４０、および第３端子５０は、銅などの金属材料から構成されている。
【００２６】
次に、本実施形態による作用および効果について説明する。
本実施形態に係る半導体パッケージ１００は、第１端子３０が第１延在部３１ａおよび第１接続部３２ａ〜第４接続部３２ｄを有し、第１接続部３２ａと第２延在部３１ｂとの間、および第３接続部３２ｃと第２延在部３１ｂとの間に間隙Ｇが設けられている。
このような構成を採用することで、第１延在部３１ａとそれぞれの第１導電層１１との間のインダクタンスを等しくすることができる。
なお、一方のインダクタンスと他方のインダクタンスとの差が、少なくとも一方のインダクタンスの１０％以内である場合、これらのインダクタンスは、実質的に等しいものとみなせる。
【００２７】
第１延在部３１ａとそれぞれの第１導電層１１との間のインダクタンスを等しくすることで、ターンオン、ターンオフ等の過渡時において、それぞれの第１導電層１１に流れる電流不平衡を抑制することが可能となる。この結果、１つの第１導電層１１に電流が偏って流れることによる、半導体チップやボンディングワイヤなどの破損を抑制することが可能となる。
【００２８】
また、本実施形態に係る半導体パッケージ１００では、第１端子３０と第２端子４０との間に、第１導電層１１、第２半導体チップ２２、および第２導電層１２を含む電流経路が複数設けられており、これらが互いに並列に接続されている。
このような構成において、第２端子４０が第４延在部４１ｄ、第５接続部４２ｅ、および第６接続部４２ｆを有することで、第４延在部４１ｄとそれぞれの第２導電層１２との間のインダクタンスを等しくすることができる。
第１端子３０とそれぞれの第１導電層１１との間のインダクタンスを等しくし、第２端子４０とそれぞれの第２導電層１２との間のインダクタンスを等しくすることで、各電流経路におけるインダクタンスを等しくすることができる。各電流経路におけるインダクタンスを等しくすることで、第２半導体チップ２２をスイッチングした際の電流の振動を抑制することが可能となる。
【００２９】
また、第２半導体チップ２２をスイッチングした際、第２半導体チップ２２のゲートとエミッタとの間の電圧にはノイズが発生する。このノイズの周波数成分と、半導体パッケージ１００に含まれる複数の共振ループのいずれか１つの共振周波数と、がマッチングすると、ノイズが増幅される。ノイズが増幅されると、ゲート電極への電圧の印加をオフしているにも関わらず、第２半導体チップ２２がオン状態となる可能性がある。
本実施形態によれば、それぞれの電流経路におけるインダクタンスを等しくすることで、これらの電流経路における共振周波数を等しくすることができる。このため、共振ループの共振周波数と、第２半導体チップ２２の動作周波数と、がマッチングする可能性を低減し、第２半導体チップ２２が意図せずオン状態となる可能性を低減することができる。
【００３０】
（第１変形例）
第１端子３０は、図５に表す構造に代えて、図７に表す構造を有していてもよい。
図７は、第１端子３０の他の一例を表す平面図および断面図である。図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＥ−Ｅ´線断面図である。
【００３１】
図７（ａ）に表す構造では、第１接続部３２ａの一部は、第４接続部３２ｄに向かって延びている。第２接続部３２ｂの一部は、第３接続部３２ｃに向かって延びている。第３接続部３２ｃの一部は、第２接続部３２ｂに向かって延びている。第４接続部３２ｄの一部は、第１接続部３２ａに向かって延びている。
すなわち、第１接続部３２ａ〜第４接続部３２ｄは、第２延在部３１ｂの一部から、それぞれの第１導電層１１に向かって放射状に延びている。
【００３２】
図７に表す構造を用いた場合でも、第１延在部３１ａとそれぞれの第１導電層１１との間のインダクタンスを等しくすることができる。
【００３３】
また、本変形例に係る半導体パッケージでは、第２延在部３１ｂと第１接続部３２ａとの間に間隙Ｇが設けられるとともに、第２延在部３１ｂからそれぞれの接続部が放射状に延びている。このような構成を採用することで、図５に表す形態に比べて、第１接続部３２ａと第２接続部３２ｂとの間の電流経路の長さと、第１接続部３２ａと第３接続部３２ｃとの間の電流経路の長さと、を等しくすることができる。これらの電流経路を等しくすることで、第１接続部３２ａおよび第２接続部３２ｂを含む共振ループの共振周波数と、第１接続部３２ａおよび第３接続部３２ｃを含む共振ループの共振周波数と、を等しくすることができる。この結果、共振ループの共振周波数と、第２半導体チップ２２の動作周波数と、がマッチングする可能性をより一層低減することが可能となる。
【００３４】
（第２変形例）
第１端子３０は、図５に表す構造に代えて、図８に表す構造を有していてもよい。
図８は、第１端子３０の他の一例を表す平面図および断面図である。具体的には、図８（ａ）は平面図および図８（ｂ）は、平面図であり、図８（ｃ）は、図８（ａ）のＦ−Ｆ´線断面図である。
なお、図８（ｂ）では、中間部３３および第１接続部３２ａ〜第４接続部３２ｄ以外の構成要素が省略されている。
【００３５】
図８（ａ）に表す構造では、第１端子３０は、さらに中間部３３を有する。中間部３３は、Ｚ方向において、第２延在部３１ｂと、第１接続部３２ａ〜第４接続部３２ｄと、の間に設けられている。また、中間部３３のＸ方向における長さは、第２延在部３１ｂのＸ方向における長さより短く、中間部３３のＹ方向における長さは、第２延在部３１ｂのＹ方向における長さより短い。第１接続部３２ａ〜第４接続部３２ｄのそれぞれの一端は中間部３３に接しており、これらの接続部は、中間部３３からそれぞれの第１導電層１１に向かって放射状に延びている。
【００３６】
図８に表す第１端子３０を用いることでも、第１延在部３１ａとそれぞれの第１導電層１１との間のインダクタンスを等しくすることが可能となる。
また、中間部３３を設けることで、第１延在部３１ａおよび第２延在部３１ｂの形状によらず、第２延在部３１ｂとそれぞれの第１導電層１１との間のインダクタンスを等しくすることが容易となる。
【００３７】
（第３変形例）
第１端子３０は、図５に表す構造に代えて、図９に表す構造を有していてもよい。
図９は、第１端子３０の他の一例を表す平面図および断面図である。具体的には、図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＧ−Ｇ´線断面図である。
【００３８】
図９（ａ）に表す構造では、第１接続部３２ａ〜第４接続部３２ｄは、Ｙ方向に延びている。また、第１接続部３２ａの幅および第３接続部３２ｃの幅は、第２接続部３２ｂの幅および第４接続部３２ｄの幅より短い。なおここでは、幅とは、それぞれの接続部が延びている方向に対して垂直な方向、すなわち図９に表す例ではＸ方向、における長さを意味している。
【００３９】
第１接続部３２ａの幅が、第２接続部３２ｂの幅よりも短いと、第１接続部３２ａのインダクタンスは、第２接続部３２ｂのインダクタンスよりも大きくなる。すなわち、第１延在部３１ａの近くに設けられている接続部ほど、その接続部におけるインダクタンスが大きい。
【００４０】
その一方で、第１延在部３１ａと第２接続部３２ｂとの間の電流経路は、第１延在部３１ａと第１接続部３２ａとの間の電流経路よりも長い。このため、第１延在部３１ａと第２接続部３２ｂとの間のインダクタンスは、第１延在部３１ａと第１接続部３２ａとの間のインダクタンスよりも大きい。
【００４１】
ここでは具体的に第１接続部３２ａと第２接続部３２ｂとの間の関係を用いて説明したが、第１接続部３２ａと第４接続部３２ｄとの間の関係、第３接続部３２ｃと第２接続部３２ｂとの間の関係、および第３接続部３２ｃと第４接続部３２ｄとの間の関係についても同様である。
【００４２】
以上の通り、図９に表す構造では、第１延在部３１ａとそれぞれの接続部との間の電流経路の長さに応じて、それぞれの接続部の幅を変化させている。この結果、第１延在部３１ａとそれぞれの第１導電層１１との間のインダクタンスを等しくすることが可能となる。
【００４３】
（第４変形例）
第１端子３０は、図５に表す構造に代えて、図１０に表す構造を有していてもよい。
図１０は、第１端子３０の他の一例を表す平面図および断面図である。具体的には、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＨ−Ｈ´線断面図である。
【００４４】
図１０（ａ）に表す構造では、第１接続部３２ａ〜第４接続部３２ｄは、Ｙ方向に延びている。また、第１接続部３２ａの長さおよび第３接続部３２ｃの長さは、第２接続部３２ｂの幅および第４接続部３２ｄの長さより短い。なおここでは、長さとは、それぞれの接続部が延びている方向、すなわち図１０に表す例ではＹ方向、における長さを意味している。
【００４５】
第１接続部３２ａの長さが、第２接続部３２ｂの長さよりも長いと、第１接続部３２ａのインダクタンスは、第２接続部３２ｂのインダクタンスよりも大きくなる。すなわち、第１延在部３１ａの近くに設けられている接続部ほど、その接続部におけるインダクタンスが大きい。
【００４６】
その一方で、第１延在部３１ａと第２接続部３２ｂとの間の電流経路は、第１延在部３１ａと第１接続部３２ａとの間の電流経路よりも長い。このため、第１延在部３１ａと第２接続部３２ｂとの間のインダクタンスは、第１延在部３１ａと第１接続部３２ａとの間のインダクタンスよりも大きい。
【００４７】
ここでは具体的に第１接続部３２ａと第２接続部３２ｂとの間の関係を用いて説明したが、第１接続部３２ａと第４接続部３２ｄとの間の関係、第３接続部３２ｃと第２接続部３２ｂとの間の関係、および第３接続部３２ｃと第４接続部３２ｄとの間の関係についても同様である。
【００４８】
以上の通り、図１０に表す構造では、第１延在部３１ａとそれぞれの接続部との間の電流経路の長さに応じて、それぞれの接続部の長さを変化させている。この結果、第１延在部３１ａとそれぞれの第１導電層１１との間のインダクタンスを等しくすることが可能となる。
【００４９】
なお、上述した実施形態に係る半導体パッケージは、各図に表す例に限らず、様々な変形が可能である。
例えば、第１基板１の上には、より多くの第２基板２が設けられていてもよい。半導体パッケージ１００は、第１半導体チップ２１および第２半導体チップ２２の一方のみを有するものであってもよい。また、第１半導体チップ２１および第２半導体チップ２２は、ＭＯＳＦＥＴなどの他の半導体チップであってもよい。
【００５０】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、第１基板１、第２基板２、封止部９、第１導電層１１、第２導電層１２、第３導電層１３、第１半導体チップ２１、第２半導体チップ２２、第３端子５０などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５１】
１００…半導体パッケージ  １…第１基板  ２…第２基板  ９…封止部  １１…第１導電層  １２…第２導電層  １３…第３導電層  ２１…第１半導体チップ  ２２…第２半導体チップ  ３０…第１端子  ４０…第２端子  ５０…第３端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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