(57)【要約】【課題】貫通電流を防止するとともに、最終出力における波形歪みを抑制した出力バッファ回路を提供する。【課題の解決手段】出力バッファ回路は、貫通電流防止回路２と、第１プリバッファ３と、第１最終バッファ４と、第２プリバッファ５と、第２最終バッファ６とを備え、入力信号Sinは、一方は、貫通電流防止回路２、前記第１プリバッファ３を経て第１最終バッファ４から第２出力信号として出力され、他方は、第２プリバッファ５を経て第２最終バッファ６から第４出力信号として出力されるもので、第２最終バッファの駆動能力を第１最終バッファの駆動能力よりも小さく設定して、第４出力信号が第２出力信号よりも先に出力されることで、最終出力信号の波形歪みを抑制する。【選択図】図１
2017050777.tif 000002
【特許請求の範囲】
【請求項１】
貫通電流防止回路と、第１プリバッファと、第１最終バッファと、第２プリバッファと、第２最終バッファとを備え、第１入力信号は、前記貫通電流防止回路、前記第１プリバッファを経て前記第１プリバッファの第１出力信号によって制御される前記第１最終バッファから第２出力信号として出力され、第２入力信号は、前記第２プリバッファを経て前記第２プリバッファの第３出力信号によって前記第１出力信号よりも早いタイミングで制御される前記第２最終バッファから第４出力信号として出力され、前記第１入力信号と前記第２入力信号の入力端同士が接続され、前記第２出力信号と前記第４出力信号の出力端同士が接続された出力端から最終出力信号が出力される一方、前記第２最終バッファの駆動能力は前記第１最終バッファの駆動能力よりも小さく設定されてなることを特徴とする出力バッファ回路。
【請求項２】
前記第１プリバッファは前記貫通電流防止回路の出力信号が各別に入力する一対のインバータからなり、前記第１最終バッファは前記各インバータの一方の出力信号が入力するＰＭＯＳトランジスタと前記各インバータの他方の出力信号が入力するＮＭＯＳトランジスタとからなって、互いのドレインを接続してなり、前記第２プリバッファは入力信号が各別に入力する一対のインバータからなり、前記第２最終バッファは前記各インバータの一方の出力信号が入力するＰＭＯＳトランジスタと前記各インバータの他方の出力信号が入力するＮＭＯＳトランジスタとからなって、互いのドレインを接続してなり、前記第１最終バッファと前記第２最終バッファのドレイン同士の接続点から最終出力信号を取り出す一方、前記第２最終バッファの各トランジスタのサイズは前記第１最終バッファの各トランジスタのサイズよりも小さく設定されてなることを特徴とする請求項１記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電流防止回路を備えた出力バッファ回路に関する。
【背景技術】
【０００２】
従来のこの種出力バッファ回路としては、入力信号によりスイッチング制御され第１Ｐチャンネルトランジスタと第１Ｎチャンネルトランジスタとを電源電位（VDD）と接地電位（VSS）との間に接続したトランジスタ対と、貫通電流防止のために入力信号を所定期間遅延する遅延手段と、この遅延手段の出力信号によりスイッチングが制御され、前記第１Ｐチャンネルトランジスタと前記第１Ｎチャンネルトランジスタの間に並列に接続される第２Ｐチャンネルトランジスタ及び第２Ｎチャンネルトランジスタと、前記第１Ｐチャンネルトランジスタの出力の反転信号によりスイッチング制御される第３Ｎチャンネルトランジスタと、前記第１Ｎチャンネルトランジスタの出力の反転信号によりスイッチング制御される第３Ｐチャンネルトランジスタとを備え、前記第３Ｎチャンネルトランジスタと前記第３Ｐチャンネルトランジスタとの接続点から出力を取り出すようにした構成が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１８４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、この従来技術と略同等である図８のバッファ回路では、以下の回路構成を示している。図８で示される出力バッファ回路は、第１インバータ１と、ＣＭＯＳトランスミッションゲート２２を具備した貫通電流防止回路２と、第２インバータ３ａ及び第３インバータ３ｂを具備した第１プリバッファ３と、ＰＭＯＳトランジスタ（以下「ＰＭＯＳ」という）４１及びＮＭＯＳトランジスタ（以下「ＮＭＯＳ」という）４２を具備した第１最終バッファ４からなり、出力端子９を備えている。また、入力信号Sinは、前記第１インバータ１に入力され、出力端子９の外部には、マイコンや基板等などの外部回路の寄生容量に値する負荷容量７が接続されている。そして、最終出力が供給される、例えば負荷容量７を駆動するために、第１最終バッファ４を構成するＰＭＯＳ４１とＮＭＯＳ４２は、ゲートのチャネル長とゲートのチャネル幅の比（Ｗ／Ｌ）の大きいトランジスタが使用されるのが一般的である。このため、前記各トランジスタのサイズ（ゲートのチャネル面積（ゲート面積））に伴うゲート・ドレイン間の寄生容量が大きく、また、貫通電流防止回路２によって前記各トランジスタの両方が、ＯＦＦ状態になることで、前記各トランジスタの入力波形Ｅ，Ｆの信号変化により、その寄生容量と負荷容量７との間で充放電が発生する。したがって、最終出力の立ち上がり時及び立ち下がり時において、その寄生容量と負荷容量７の充放電による電源電位（VDD）以上（立ち下がり時）及び接地電位（VSS）以下（立ち上がり時）の波形歪みが存在する。
【０００５】
最終出力に波形歪みが存在する図８のバッファ回路の動作について、図２及び図３に基づいて説明する。入力信号Sinは、矩形波等の一定周期の電圧波形Ａ（図２（ａ））を有する。この入力信号Sinは、第１インバータ１で反転されて貫通電流防止回路２に入力し、ＣＭＯＳトランスミッションゲート２２のトランジスタのオン抵抗によって、立ち上がり時間及び立ち下がり時間が異なった出力電圧波形Ｃ，Ｄ（図２（ｂ），（ｃ））で前記貫通電流防止回路２から反転出力され、第１プリバッファ３に入力する。
【０００６】
第１プリバッファ３においては、（立ち上がり時間及び立ち下がり時間が異なった出力電圧波形Ｃ，Ｄ（図２（ｂ），（ｃ））が入力される為、第１プリバッファ３のＰＭＯＳ３１ａ，ＮＭＯＳ３２ａ，ＰＭＯＳ３１ｂ，ＮＭＯＳ３２ｂのＯＮ、またはＯＦＦするタイミングが異なる。また、第２インバータ３ａの駆動能力は、第３インバータ３ｂの駆動能力よりも大きいので、第２インバータ３ａの出力電圧波形Ｆの立ち上がり時間及び立ち下がり時間は、第３インバータ３ｂの出力電圧波形Ｅの立ち上がり時間及び立ち下がり時間よりも短くなっている（図３（ａ），（ｂ））。このため、第１最終バッファ４のＰＭＯＳ４１とＮＭＯＳ４２の両方がともにＯＮ状態になることはない。
【０００７】
また、第１最終バッファ４においては、負荷容量７に対して良好な出力特性、換言すると駆動能力を得るため、ＰＭＯＳ４１及びＮＭＯＳ４２のトランジスタサイズ（ゲート面積）は、第１インバータ１や第１プリバッファ３を構成するトランジスタのサイズ（ゲート面積）よりも大きく設定されている。このため、第１最終バッファ４におけるＰＭＯＳ４１及びＮＭＯＳ４２のゲート・ドレイン間容量値が大きく、その容量値及び負荷容量７に対して、第１最終バッファ４の入力波形に起因する電荷の充放電がされることで、VDD,VSSの各電源への逆流電流が発生し、第１最終バッファ４の出力波形Ｇに高調波成分である波形歪みが存在する（図３（ｃ）破線囲み部分参照）。この高調波成分である波形歪みを有する第１最終バッファ４の出力波形Ｇは、出力端子９へ出力される。この第１最終バッファ４の出力波形Ｇに存在する波形歪みは、高調波成分として、スイッチングノイズの増大や、出力波形に生じるリンギング起因の誤作動を生じさせる。したがって、外部に接続される負荷容量７と、その負荷容量７を駆動させる第１最終バッファ４のゲート・ドレイン間容量における電荷の充放電に起因する最終出力信号の波形歪みが、外部回路に悪影響を与えるという不都合がある。
【０００８】
本発明は、この不都合を解消して、貫通電流を防止するとともに、最終出力信号における波形歪みを抑制した出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために本発明の請求項１に係る出力バッファ回路は、貫通電流防止回路と、第１プリバッファと、第１最終バッファと、第２プリバッファと、第２最終バッファとを備え、第１入力信号は、前記貫通電流防止回路、前記第１プリバッファを経て前記第１プリバッファの第１出力信号によって制御される前記第１最終バッファから第２出力信号として出力され、第２入力信号は、前記第２プリバッファを経て前記第２プリバッファの第３出力信号によって前記第１出力信号よりも早いタイミングで制御される前記第２最終バッファから第４出力信号として出力され、前記第１入力信号と前記第２入力信号の入力端同士が接続され、前記第２出力信号と前記第４出力信号の出力端同士が接続された出力端から最終出力信号が出力される一方、前記第２最終バッファの駆動能力は前記第１最終バッファの駆動能力よりも小さく設定されてなるものである。
【００１０】
この構成によると、貫通電流防止回路を経た第１出力信号によって第１最終バッファの貫通電流が防止される。そして、第２最終バッファは、第１最終バッファよりも駆動能力が小さいので、貫通電流は軽微なものであり、悪影響を及ぼすことはない。また、各最終バッファの駆動能力の相違により、前記第２最終バッファは、前記第１最終バッファよりも駆動能力が小さく、前記貫通電流防止回路、第１プリバッファを経て前記第１プリバッファの第１出力信号によって制御される前記第１最終バッファから出力される第２出力信号よりも先に、前記第２プリバッファの第３出力信号によって前記第１出力信号よりも早いタイミングで制御される前記第２最終出力バッファから第４出力信号が出力される。これにより、第２最終出力バッファの寄生容量と負荷容量間の電荷の充放電に起因する最終出力信号の波形歪みの影響を抑制する。また、第４出力信号によって最終出力信号の立ち上がり及び立ち下がりの動作をすることで、最終出力信号に対する、貫通電流防止回路に起因する波形歪みを有する第２出力信号の影響も抑制する。
【００１１】
同じく前記目的を達成するために本発明の請求項２に係る出力バッファ回路は、請求項１の構成において、第１プリバッファは貫通電流防止回路の出力信号が各別に入力する一対のインバータからなり、第１最終バッファは前記各インバータの一方の出力信号が入力するＰＭＯＳトランジスタと前記各インバータの他方の出力信号が入力するＮＭＯＳトランジスタとからなって、互いのドレインを接続してなり、第２プリバッファは入力信号が各別に入力する一対のインバータからなり、第２最終バッファは前記各インバータの一方の出力信号が入力するＰＭＯＳトランジスタと前記各インバータの他方の出力信号が入力するＮＭＯＳトランジスタとからなって、互いのドレインを接続してなり、前記第１最終バッファと前記第２最終バッファのドレイン同士の接続点から最終出力信号を取り出す一方、前記第２最終バッファの各トランジスタのサイズは前記第１最終バッファの各トランジスタのサイズよりも小さく設定されてなるものである。
【００１２】
この構成によると、貫通電流防止回路を経た第１出力信号によって第１最終バッファの貫通電流が防止される。また、第２最終バッファの各トランジスタは、第１最終バッファの各トランジスタよりもサイズ（ゲート面積）が小さく、ゲート・ドレイン間容量が小さいので、第２最終出力バッファの寄生容量と負荷容量間の電荷の充放電に起因する最終出力信号の波形歪みの影響を抑制する。そして、貫通電流防止回路を経た第２出力信号よりも先に、各トランジスタのサイズ（ゲート面積）の小さい第２最終出力バッファからの第４出力信号によって最終出力信号の立ち上がり及び立ち下がりの動作をすることで、最終出力信号に対する、貫通電流防止回路に起因する波形歪みを有する第２出力信号の影響を抑制する。
【発明の効果】
【００１３】
本発明の出力バッファ回路によれば、貫通電流を防止できるとともに、最終出力信号における波形歪みを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態を示す回路図。
【図２】図８の形態における入力信号と貫通電流防止回路の出力信号の波形図。
【図３】同じく第１プリバッファと第１最終バッファにおける出力波形図。
【図４】図１の形態における各プリバッファと各最終バッファにおける出力波形比較図。
【図５】同じく第２最終バッファの出力立ち上がり時と出力立ち上がり時に対応する各プリバッファにおける出力波形拡大図。
【図６】図１及び図８の形態における各最終バッファの出力立ち上がり時と出力立ち上がり時における出力波形拡大図。
【図７】図１における各最終バッファを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオンオフ遷移表。
【図８】従来技術と略同等の形態を示す回路図。
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態を添付図面に基づいて説明する。図１に示すように、出力バッファ回路は、第１インバータ１と、貫通電流防止回路２と、第１プリバッファ３と、第１最終バッファ４と、第２プリバッファ５と、第２最終バッファ６とからなり、出力端子９を備えている。入力信号Sinは、前記第１インバータ１と、前記第２プリバッファ５に入力するよう構成している。また、出力端子９には第１最終バッファ４と第２最終バッファ６から出力信号が供給されて、最終出力信号Soutを外部に出力するよう構成している。そして、出力端子９の外部には、マイコンや基板等などの外部回路の寄生容量に値する負荷容量７が接続されている。入力信号Sinには、基準クロック発生源として用いられる水晶振動子や圧電素子等を用いた発振回路から出力される発振信号であってもよい。なお、図８に示す構成要素と同一の構成要素については同一の符号を付して説明する。
【００１６】
第１インバータ１は、ＰＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１とＮＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１２を、例えば３．３ＶのVDD電源と、例えば０ＶのVSS電源の間に接続するとともに、互いのゲート及びドレインを接続してなる。入力信号Sinは各ゲートの接続点に入力し、各ドレインの接続点から反転された信号が出力される。
【００１７】
貫通電流防止回路２は、VDD電源とVSS電源との間に、ＰＭＯＳ２１とＣＭＯＳトランスミッションゲート２２と抵抗２３とＮＭＯＳ２４を接続してなり、前記ＰＭＯＳ２１と前記ＮＭＯＳ２４の各ゲートに、第１インバータ１の出力信号が入力する。そして、前記ＰＭＯＳ２１のドレインと前記ＣＭＯＳトランスミッションゲート２２の接続点と、前記抵抗２３と前記ＮＭＯＳ２４のドレインの接続点から、それぞれ反転された出力信号が出力される。
【００１８】
第１プリバッファ３は、第２インバータ３ａと第３インバータ３ｂからなる。これら各インバータ３ａ，３ｂは第１インバータ１と同一構成で、第２インバータ３ａはＰＭＯＳ３１ａとＮＭＯＳ３２ａからなり、第３インバータ３ｂはＰＭＯＳ３１ｂとＮＭＯＳ３２ｂからからなる。そして、貫通電流防止回路２のＰＭＯＳ２１とＣＭＯＳトランスミッションゲート２２の接続点からの出力は、前記第３インバータ３ｂに入力され、抵抗２３とＮＭＯＳ２４の接続点からの出力は前記第２インバータ３ａに入力されて、それぞれ反転されて出力される。また、前記第２インバータ３ａと第３インバータ３ｂの駆動能力は、前記第２インバータ３ａの方が大きく設定され、換言するとＰＭＯＳ３１ａ及びＮＭＯＳ３２ａと、ＰＭＯＳ３１ｂ及びＮＭＯＳ３２ｂａとの各トランジスタのゲートのチャネル長とゲートのチャネル幅の比（Ｗ／Ｌ）は前記ＰＭＯＳ３１ａ及び前記ＮＭＯＳ３２ａの方が大きく設定されており、前記各インバータ３ａ，３ｂの閾値電圧は異なるものである。
【００１９】
第１最終バッファ４は、ＰＭＯＳ４１とＮＭＯＳ４２をVDD電源とVSS電源の間に接続するとともに、互いのドレインを接続してなる。そして、第１プリバッファ３における第２インバータ３ａの出力が前記ＰＭＯＳ４１のゲートに入力し、第３インバータ３ｂの出力が前記ＮＭＯＳ４２のゲートに入力して、互いのドレインの接続点から反転された出力信号が出力される。前記ＰＭＯＳ４１とＮＭＯＳ４２の各トランジスタサイズ（ゲート面積）は、第１プリバッファ３のＰＭＯＳ３１ａとＮＭＯＳ３２ａの各トランジスタサイズ（ゲート面積）及びＰＭＯＳ３１ｂとＮＭＯＳ３２ｂの各トランジスタサイズ（ゲート面積）より大きく設定されている。換言すると、前記第１最終バッファ４の駆動能力は、前記第１プリバッファ３の駆動能力より大きく設定されている。また、前記第１最終バッファ４の各トランジスタのゲート・ドレイン間の寄生容量は、前記第１プリバッファ３の各トランジスタのゲート・ドレイン間の寄生容量より大きい。
【００２０】
第２プリバッファ５は、第４インバータ５ａと第５インバータ５ｂからなる。これら各インバータ５ａ，５ｂは第１インバータ１と同一構成で、第４インバータ５ａはＰＭＯＳ５１ａとＮＭＯＳ５２ａからなり、第５インバータ５ｂはＰＭＯＳ５１ｂとＮＭＯＳ５２ｂからなる。そして、入力信号Sinが前記第４インバータ５ａと前記第５インバータ５ｂにそれぞれ入力され、反転されて出力される。
【００２１】
第２最終バッファ６は、ＰＭＯＳ６１とＮＭＯＳ６２をVDD電源とVSS電源の間に接続するとともに、互いのドレインを接続してなる。そして、第２プリバッファ５の第４インバータ５ａの出力が前記ＰＭＯＳ６１のゲートに入力し、第５インバータ５ｂの出力が前記ＮＭＯＳ６２のゲートに入力して、互いのドレインの接続点から反転された出力信号を出力端子９に出力する。また、前記ＰＭＯＳ６１と前記ＮＭＯＳ６２のドレイン同士の接続点は、第１最終バッファ４におけるＰＭＯＳ４１とＮＭＯＳ４２のドレイン同士の接続点と接続されている。前記ＰＭＯＳ６１とＮＭＯＳ６２の各トランジスタサイズ（ゲート面積）は、前記第１最終バッファ４のＰＭＯＳ４１とＮＭＯＳ４２の各トランジスタサイズ（ゲート面積）より小さく設定されている。換言すると、前記第２最終バッファ６の駆動能力は、前記第１最終バッファ４の駆動能力よりも小さく設定されている。また、前記第２最終バッファ６の各トランジスタのゲート・ドレイン間の寄生容量は、前記第１最終バッファ４の各トランジスタのゲート・ドレイン間の寄生容量より小さい。
【００２２】
続いて、本実施形態図１の動作を説明する。入力信号Sinは、上述した図８の形態と比較する為、矩形波等の一定周期の同等の電圧波形Ａ（図２（ａ））を有する。また、図１では、図８と一部構成及び接続が同じである第１インバータ１、貫通電流防止回路２、第１プリバッファ３、及び第１最終バッファ４を有しており、図１の信号波形Ｃ，Ｄ，Ｅ，Ｆは、図２（ｂ）,（ｃ）、図３（ａ）,（ｂ）で示された波形と等しい。したがって、図８の動作説明で上述したように図１においても第１最終バッファ４のＰＭＯＳ４１とＮＭＯＳ４２の両方がＯＮ状態になることはない（図７参照）ため、第１最終バッファ４の貫通電流が防止される。
【００２３】
一方、入力信号Sinが入力する第２プリバッファ５の第４インバータ５ａ及び第５インバータ５ｂの出力波形Ｉ，Ｈは、図４（ａ），（ｂ）に示すように、第１プリバッファ３の第２インバータ３ａ及び第３インバータ３ｂの出力波形Ｆ，Ｅよりも、時間的には先に立ち上がり、先に立ち下がる波形である。このため、出力端子９への最終出力の電圧波形の立ち上がり及び立ち下がりのタイミングとしては、第１最終バッファ４の出力ではなく、第２プリバッファ５と第２最終バッファ６が寄与することになる。そして、そのタイミング後は、第１最終バッファ４の出力も最終出力の電圧波形に寄与することになる。
【００２４】
ここで、第２最終バッファ６の出力について、第１最終バッファ４の出力と比較して詳細に説明する。図５（ａ）に示す、第２最終バッファ６の出力波形Ｊの立ち上がり時の時間１では、第１最終バッファ４のＰＭＯＳ４１はＯＦＦ、ＮＭＯＳ４２はＯＮ、第２最終バッファ６のＰＭＯＳ６１はＯＦＦ、ＮＭＯＳ６２はＯＮの状態にある（図７参照）。そして、第１最終バッファ４より先に、第２最終バッファ６の各ゲート電圧が降下する（図５（ａ）Ｅ，Ｆ，Ｈ，Ｉ参照）ことにより、前記ＰＭＯＳ６１及び前記ＮＭＯＳ６２の各ゲート・ドレイン間容量のゲート側の電荷が減少して、それに伴うドレイン側の電荷が増加することで、これらのドレイン側に接続された負荷容量７の電荷も減少する。しかし、前記ＰＭＯＳ６１及び前記ＮＭＯＳ６２は、前記ＰＭＯＳ４１及び前記ＮＭＯＳ４２よりトランジスタサイズ（ゲート面積）が小さいので、各ゲート・ドレイン間容量が小さく、保持される電荷が少ないため、前記各ゲート・ドレイン間容量のゲート側の電荷が減少されにくく、それにともない前記負荷容量７の電荷も減少されにくいものである。
【００２５】
従来技術と略同等である図８の第１最終バッファ４の出力波形Ｇの立ち上がり時は、図８の第１最終バッファ４の各トランジスタのゲート・ドレイン間容量による負荷容量７の電荷の減少にともない、VSS電源から図８のＮＭＯＳ４２へ逆流電流が生じることで、図６（ａ）の出力波形Ｇに示すようにVSS以下の波形歪みが生じる。一方、図１の第２最終バッファ６の出力波形Ｊの立ち上がり時は、上述したように、その立ち上がりのタイミングに寄与する図１の第２最終バッファ６における各トランジスタのゲート・ドレイン間容量が、図８の第１最終バッファ４より小さく、そのゲート・ドレイン間容量にともなう負荷容量７の電荷の減少もされにくい。したがってVSS電源から図１のＮＭＯＳ６２へ逆流電流が生じにくい。図６（ａ）に示すように、立ち上がり時における、本発明の図１の形態における第２最終出力バッファ６の出力波形Ｊの歪みは、従来技術と略同等である図８の形態における第１最終出力バッファ４の出力波形Ｇの歪みと比べると無視できるものである。このように、第２最終バッファ６の出力電圧の立ち上がり時の波形Ｊは、歪みが抑制されてほとんどないものとなる。
【００２６】
また、図５（ａ）に示すように、出力波形Ｊの立ち上がりのタイミングに寄与する第２最終バッファ６の駆動能力が第１最終バッファ４より小さいことで、第４インバータ５ａと第５インバータ５ｂの各出力電圧波形Ｉ，Ｈの立ち下がりは、第２インバータ３ａと第３インバータ３ｂの各出力電圧波形Ｆ，Ｅの立ち下がりよりも緩やかであり、高調波成分が抑制された状態となっている。また、第２最終バッファ６のＰＭＯＳ６１，ＮＭＯＳ６２がＯＦＦする時間２（図７参照）において、第１最終バッファ４のＮＭＯＳ４２はＯＮしているため、前記ＰＭＯＳ６１，前記ＮＭＯＳ６２の各ゲート・ドレイン間容量のドレイン側の電荷が増加されにくく、負荷容量７の電荷の減少もされにくい。したがって、VSS電源から前記ＮＭＯＳ６２への逆流電流が起因するVSS以下の波形歪みが緩和される。時間３においては、前記ＮＭＯＳ６２はＯＦＦで前記ＰＭＯＳ６１がＯＮされる（図７参照）ことで、VDD電源から電荷を負荷容量７に放電できるため、第２最終バッファ６の出力波形Ｊに歪みがほとんど生じることなく立ち上がる。
【００２７】
時間４においては、駆動能力の大きいＰＭＯＳ４１がＯＮ、ＮＭＯＳ４２がＯＦＦされることにより、VDD電源から負荷容量７により多くの電荷を放電できるため、出力電圧波形Ｊの立ち上がり時間は早くなる（図５（ａ）参照）。なお、図１の第１最終バッファ４のＮＭＯＳ４２で生じる逆流電流起因のVSS以下の波形歪みは、図１の第２最終バッファ６のＰＭＯＳ６１が、前記第１最終バッファ４のＰＭＯＳ４１よりも先にＯＮされており、VDD電源から負荷容量７に電荷を放電することで逆流電流を生じさせる負荷容量７の電荷の減少を補償するため、第２最終バッファ６の出力電圧波形Ｊ及び最終出力電圧波形には影響を及ぼさない。
【００２８】
次に、出力電圧波形Ｊの立ち下がり時について説明する。図５（ｂ）及び図７に示すように、時間５においては、第１最終バッファ４のＰＭＯＳ４１はＯＮ、ＮＭＯＳ４２はＯＦＦで、第２最終バッファ６のＰＭＯＳ６１はＯＮ、ＮＭＯＳ６２はＯＦＦの状態にある。そして、前記ＰＭＯＳ６１とＮＭＯＳ６２の各ゲート電圧の上昇により（図５（ｂ）Ｉ，Ｈ参照）、前記ＰＭＯＳ６１及び前記ＮＭＯＳ６２の各ゲート・ドレイン間容量のゲート側の電荷が増加して、それに伴うドレイン側の電荷が減少することで、これらのドレイン側に接続された負荷容量７の電荷も増加する。しかし、前記ＰＭＯＳ６１及び前記ＮＭＯＳ６２は、前記ＰＭＯＳ４１及び前記ＮＭＯＳ４２よりトランジスタサイズ（ゲート面積）が小さいので、各ゲート・ドレイン間容量が小さく、保持される電荷が少ないため、前記各ゲート・ドレイン間容量のゲート側の電荷が増加されにくく、それにともない前記負荷容量７の電荷も増加されにくいものである。
【００２９】
従来技術と略同等である図８の第１最終バッファ４の出力波形Ｇの立ち下がり時は、図８の第１最終バッファ４の各トランジスタのゲート・ドレイン間容量による負荷容量７の電荷の増加にともない、図８のＰＭＯＳ４１からVDD電源へ逆流電流が生じることで、図６（ｂ）の出力波形Ｇに示すようにVDD以上の波形歪みが生じる。一方、図１の第２最終バッファ６の出力波形Ｊの立ち下がり時は、上述したように、その立ち下がりのタイミングに寄与する図１の第２最終バッファ６における各トランジスタのゲート・ドレイン間容量が、図８の第１最終バッファ４より小さく、そのゲート・ドレイン間容量にともなう負荷容量７の電荷の増加もされにくい。したがって図１のＰＭＯＳ６１からVDD電源へ逆流電流が生じにくい。図６（ｂ）に示すように、立ち下がり時における、本発明の図１の形態における第２最終出力バッファ６の出力波形Ｊの歪みは、従来技術と略同等である図８の形態における第１最終出力バッファ４の出力波形Ｇの歪みと比べると無視できるものである。このように、第２最終バッファ６の出力電圧の立ち下がり時の波形Ｊは、歪みが抑制されてほとんどないものとなる。
【００３０】
また、図５（ｂ）に示すように、出力波形Ｊの立ち下がりのタイミングに寄与する第２最終バッファ６の駆動能力が第１最終バッファ４より小さいことで、第４インバータ５ａと第５インバータ５ｂの各出力電圧波形Ｉ，Ｈの立ち上がりは、第２インバータ３ａと第３インバータ３ｂの各出力電圧波形Ｆ，Ｅの立ち上がりよりも緩やかであり、高調波成分が抑制された状態となっている。また、時間６においては、第２最終バッファ６のＮＭＯＳ６２がＯＮされる（図７参照）ことで、負荷容量７からの電荷をVSS電源に放電できるため、第２最終バッファ６の出力波形Ｊに歪みがほとんど生じることなく立ち下がる。
【００３１】
時間９においては、駆動能力の大きい第１最終バッファ４のＰＭＯＳ４１がＯＦＦ、ＮＭＯＳ４２がＯＦＦからＯＮされることにより、負荷容量７からVSS電源により多くの電荷を放電できるため、出力電圧波形Ｊの立ち下がり時間は早くなる（図５（ｂ）参照）。なお、図１の第１最終バッファ４のＰＭＯＳ４１で生じる逆流電流起因のVDD以上の波形歪みは、図１の第２最終バッファ６のＮＭＯＳ６２が、第１最終バッファ４のＮＭＯＳ４２よりも先にＯＮされており、負荷容量７からVSS電源に電荷を放電することで逆流電流を生じさせる負荷容量７の電荷の増加を補償するため、第２最終バッファ６の出力電圧波形Ｊ及び最終出力電圧波形には影響を及ぼさない。
【００３２】
なお、時間６、７においては、第２最終バッファ６のＰＭＯＳ６１及びＮＭＯＳ６２がともにＯＮ状態のため、前記第２最終バッファ６に貫通電流が流れるが、これらＰＭＯＳ６１及びＮＭＯＳ６２は、第１最終バッファ４のＰＭＯＳ４１及びＮＭＯＳ４２と比べるとトランジスタのゲートのチャネル長とゲートのチャネル幅の比（Ｗ／Ｌ）が小さいものである。したがって、時間６、７において、第２最終バッファ６に流れる貫通電流は軽微なものであり、悪影響を及ぼすことはない。また、第２最終バッファ６に流れる貫通電流は、第２プリバッファ５における第４インバータ５ａ及び第５インバータ５ｂの各トランジスタのゲートのチャネル長とゲートのチャネル幅の比（Ｗ／Ｌ）を変更し、閾値電圧を変更することで、第２最終バッファ６のＰＭＯＳ６１及びＮＭＯＳ６２の少なくとも一方にＯＦＦ期間を生成することにより、抑制することが可能となる。
【００３３】
なお、本発明は上述した実施形態に限定されるものではなく、例えば、貫通電流防止回路２は、ＣＭＯＳトランスミッションゲート２２を用いたものに限らない。また、第１インバータ１は、貫通電流防止回路２の構成によっては設ける必要がない。
【符号の説明】
【００３４】
１      第１インバータ
２      貫通電流防止回路
３      第１プリバッファ
３ａ      第２インバータ
３ｂ      第３インバータ
４      第１最終バッファ
５      第２プリバッファ
５ａ      第４インバータ
５ｂ      第５インバータ
６      第２最終バッファ
７      負荷容量
９      出力端子
１１，２１，３１ａ，３１ｂ，４１，５１ａ，５１ｂ、６１      ＰＭＯＳ
１２，２４，３２ａ，３２ｂ，４２，５２ａ，５２ｂ、６２      ＮＭＯＳ
２２      ＣＭＯＳトランスミッションゲート
２３      抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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