(57)【要約】【課題】消費電力を抑制する。【解決手段】スイッチ２は、電源線５と出力端子６との間に接続され、電源線５に印加される電源電圧ＶＤＤが第１の値（閾値Ｖｔｈ１）より小さいときはオフ状態となり、電源電圧ＶＤＤが第１の値以上のときはオン状態となる。スイッチ３は、出力端子６と基準電位ＧＮＤとなる基準電源線７との間に接続されている。制御回路４は、電源電圧ＶＤＤが、第１の値よりも小さい第２の値（閾値Ｖｔｈ３）よりも小さいときはオフ状態となり、第２の値以上のときはオン状態となる電源線５と基準電源線７との間に接続されたスイッチ４ａを含み、スイッチ４ａがオフ状態のとき、スイッチ３をオン状態とし、スイッチ４ａがオン状態のとき、スイッチ３をオフ状態とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源線と出力端子との間に接続され、前記電源線に印加される電源電圧が第１の値より小さいときはオフ状態となり、前記電源電圧が前記第１の値以上のときはオン状態となる第１のスイッチと、
前記出力端子と基準電位となる基準電源線との間に接続された第２のスイッチと、
前記電源電圧が、前記第１の値よりも小さい第２の値よりも小さいときはオフ状態となり、前記第２の値以上のときはオン状態となる前記電源線と前記基準電源線との間に接続された第３のスイッチを含み、前記第３のスイッチがオフ状態のとき、前記第２のスイッチをオン状態とし、前記第３のスイッチがオン状態のとき、前記第２のスイッチをオフ状態とする制御回路と、
有することを特徴とするヒステリシス比較回路。
【請求項２】
前記出力端子の電圧値を保持する電圧保持回路を、さらに有することを特徴とする請求項１に記載のヒステリシス比較回路。
【請求項３】
前記第１のスイッチはｐチャネル型電界効果トランジスタであり、前記第２のスイッチは第１のｎチャネル型電界効果トランジスタであり、前記第３のスイッチは前記第１のｎチャネル型電界効果トランジスタのゲート端子に接続されたドレイン端子を有する第２のｎチャネル型電界効果トランジスタであり、
前記ｐチャネル型電界効果トランジスタがオンする第１のゲート−ソース間電圧の絶対値が前記第１の値であり、前記第２のｎチャネル型電界効果トランジスタがオンする第２のゲート−ソース間電圧が前記第２の値であり、前記第１のｎチャネル型電界効果トランジスタがオンする第３のゲート−ソース間電圧は、前記第２のゲート−ソース間電圧よりも小さい、ことを特徴とする請求項１または２に記載のヒステリシス比較回路。
【請求項４】
前記第１のスイッチはｐチャネル型電界効果トランジスタであり、前記第２のスイッチは第１のｎチャネル型電界効果トランジスタであり、前記第３のスイッチは前記第１のｎチャネル型電界効果トランジスタのゲート端子に接続されたドレイン端子を有する第２のｎチャネル型電界効果トランジスタであり、
前記制御回路は、前記電源線と前記基準電源線との間に直列に接続された複数の抵抗を有し、
前記ｐチャネル型電界効果トランジスタには、前記電源電圧が前記第１の値のときにオンするように前記電源電圧が前記複数の抵抗を用いて分圧された第１のゲート電圧が印加され、
前記第２のｎチャネル型電界効果トランジスタには、前記電源電圧が前記第２の値のときにオンするように前記電源電圧が前記複数の抵抗を用いて分圧された第２のゲート電圧が印加されることを特徴とする請求項１または２に記載のヒステリシス比較回路。
【請求項５】
前記電圧保持回路と、前記電源線または前記基準電源線との間に接続された複数の抵抗を有することを特徴とする請求項２に記載のヒステリシス比較回路。
【請求項６】
電源電圧を生成する電源電圧生成部と、
電源線と出力端子との間に接続され、前記電源線に印加される前記電源電圧が第１の値より小さいときはオフ状態となり、前記電源電圧が前記第１の値以上のときはオン状態となる第１のスイッチと、前記出力端子と基準電位となる基準電源線との間に接続された第２のスイッチと、前記電源電圧が前記第１の値よりも小さい第２の値よりも小さいときはオフ状態となり、前記電源電圧が前記第２の値以上のときはオン状態となる前記電源線と前記基準電源線との間に接続された第３のスイッチを含み、前記第３のスイッチがオフ状態のとき、前記第２のスイッチをオン状態とし、前記第３のスイッチがオン状態のとき、前記第２のスイッチをオフ状態とする制御回路と、を含むヒステリシス比較回路と、
を有することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス比較回路及び電源装置に関する。
【背景技術】
【０００２】
電源電圧監視用の回路として、電源電圧と閾値電圧とを比較してその比較結果を出力する比較回路が用いられている。
また、電源電圧の上昇時には第１の閾値と電源電圧とを比較し、電源電圧の下降時には第１の閾値とは大きさの異なる第２の閾値と電源電圧とを比較して、比較結果を出力する比較回路がある。このようなヒステリシス特性をもつ比較回路（以下ヒステリシス比較回路と呼ぶ）によれば、電源ノイズによって比較結果の遷移が頻繁に発生するチャタリングを抑制できる。
【０００３】
ところで、近年、たとえば、光エネルギー、熱エネルギー、振動エネルギーなど、我々の身の回りの環境に存在する未利用のエネルギーを“収穫（ハーベスト）”して電力に変換する、環境発電（エナジーハーベスト）と呼ばれる技術が注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平７−６６０１４号公報
【特許文献２】特開２００３−１１０４１４号公報
【特許文献３】特公昭６３−５９２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
たとえば、エナジーハーベストなどのような微小な電力を電力源に用いる場合、電源電圧が比較的不安定となる傾向があり、１つの閾値電圧と電源電圧とを比較する比較器ではチャタリングが生じる懸念がある。そのため、上記のようなヒステリシス比較回路を用いることが考えられる。
【０００６】
しかしながら、従来のヒステリシス比較回路は、出力電圧（比較結果）を、入力側にフィードバックして閾値を設定するものであり、電源電圧が印加される電源線と基準電源線との間に常に電流が流れる経路が比較的多く、消費電力が大きいという問題がある。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、電源線と出力端子との間に接続され、前記電源線に印加される電源電圧が第１の値より小さいときはオフ状態となり、前記電源電圧が前記第１の値以上のときはオン状態となる第１のスイッチと、前記出力端子と基準電位となる基準電源線との間に接続された第２のスイッチと、前記電源電圧が、前記第１の値よりも小さい第２の値よりも小さいときはオフ状態となり、前記第２の値以上のときはオン状態となる前記電源線と前記基準電源線との間に接続された第３のスイッチを含み、前記第３のスイッチがオフ状態のとき、前記第２のスイッチをオン状態とし、前記第３のスイッチがオン状態のとき、前記第２のスイッチをオフ状態とする制御回路と、有するヒステリシス比較回路が提供される。
【０００８】
また、発明の一観点によれば、電源電圧を生成する電源電圧生成部と、電源線と出力端子との間に接続され、前記電源線に印加される前記電源電圧が第１の値より小さいときはオフ状態となり、前記電源電圧が前記第１の値以上のときはオン状態となる第１のスイッチと、前記出力端子と基準電位となる基準電源線との間に接続された第２のスイッチと、前記電源電圧が前記第１の値よりも小さい第２の値よりも小さいときはオフ状態となり、前記電源電圧が前記第２の値以上のときはオン状態となる前記電源線と前記基準電源線との間に接続された第３のスイッチを含み、前記第３のスイッチがオフ状態のとき、前記第２のスイッチをオン状態とし、前記第３のスイッチがオン状態のとき、前記第２のスイッチをオフ状態とする制御回路と、を含むヒステリシス比較回路と、を有する電源装置が提供される。
【発明の効果】
【０００９】
開示のヒステリシス比較回路及び電源装置によれば、消費電力を抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態のヒステリシス比較回路の一例を示す図である。
【図２】１つの閾値と電源電圧との比較結果に基づく出力値の例を示す図である。
【図３】本実施の形態のヒステリシス比較回路における電源電圧と出力値との関係の一例を示す図である。
【図４】出力値を入力側にフィードバックして閾値を設定するヒステリシス比較回路の一例を示す図である。
【図５】第２の実施の形態のヒステリシス比較回路の一例を示す図である。
【図６】第２の実施の形態のヒステリシス比較回路に対する動作シミュレーション結果の一例を示す図である。
【図７】第３の実施の形態のヒステリシス比較回路の一例を示す図である。
【図８】第４の実施の形態のヒステリシス比較回路の一例を示す図である。
【図９】電源装置とそれを含む半導体装置の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のヒステリシス比較回路の一例を示す図である。
【００１２】
ヒステリシス比較回路１は、スイッチ２，３と制御回路４を有する。
スイッチ２は、電源線５と出力端子６との間に接続されており、電源線５に印加される電源電圧ＶＤＤが第１の値（以下閾値Ｖｔｈ１という）より小さいときはオフ状態となり、電源電圧ＶＤＤが閾値Ｖｔｈ１以上のときはオン状態となる。
【００１３】
スイッチ２は、たとえば、ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であるトランジスタＴｒ１で実現される。トランジスタＴｒ１の、ソース端子は電源線５に接続され、ドレイン端子は出力端子６に接続され、ゲート端子は基準電位ＧＮＤ（たとえば、０Ｖ）となる基準電源線７に接続されている。トランジスタＴｒ１は、ゲート−ソース間電圧の絶対値が閾値Ｖｔｈ１以上になるとオン状態となる。
【００１４】
スイッチ３は、スイッチ２及び出力端子６と、基準電源線７との間に接続されている。
スイッチ３は、たとえば、ｎチャネル型のＭＯＳＦＥＴであるトランジスタＴｒ２で実現される。トランジスタＴｒ２の、ドレイン端子はトランジスタＴｒ１のドレイン端子及び出力端子６に接続され、ソース端子は基準電源線７に接続され、ゲート端子は、制御回路４に接続されている。以下では、トランジスタＴｒ２がオンするゲート−ソース間電圧を、閾値Ｖｔｈ２という。
【００１５】
制御回路４は、スイッチ４ａと抵抗Ｒ１を有している。
スイッチ４ａは、電源線５と基準電源線７との間に接続されている。スイッチ４ａは、電源電圧ＶＤＤが、閾値Ｖｔｈ１より小さい第２の値（以下閾値Ｖｔｈ３という）よりも小さいときにオフ状態となり、電源電圧ＶＤＤが閾値Ｖｔｈ３以上のときはオン状態となる。
【００１６】
スイッチ４ａは、たとえば、ｎチャネル型のＭＯＳＦＥＴであるトランジスタＴｒ３で実現される。トランジスタＴｒ３のドレイン端子は、スイッチ３の制御端子（トランジスタＴｒ２のゲート端子）に接続されているとともに、抵抗Ｒ１を介して電源線５に接続されている。また、トランジスタＴｒ３の、ソース端子は、基準電源線７に接続され、ゲート端子は、電源線５に接続されている。トランジスタＴｒ３は、ゲート−ソース間電圧が閾値Ｖｔｈ３になると、オンする。
【００１７】
なお、ヒステリシス比較回路１では、電源電圧ＶＤＤが印加される負荷（後述の図９参照）の動作電圧や、電源電圧ＶＤＤの変動（ノイズ）の大きさなどに基づき、Ｖｔｈ１＞Ｖｔｈ３＞Ｖｔｈ２の関係となるように、トランジスタＴｒ１〜Ｔｒ３が選択される。
【００１８】
抵抗Ｒ１は、プルアップ抵抗である。
制御回路４は、このようなスイッチ４ａを用い、スイッチ４ａがオフ状態のとき、スイッチ３をオン状態とし、スイッチ４ａがオン状態のとき、スイッチ３をオフ状態とする。
【００１９】
以下、第１の実施の形態のヒステリシス比較回路１の動作の一例を説明する。
図１には、電源電圧ＶＤＤと、出力端子６の出力値ＶＯとスイッチ２，３，４ａの一例の様子が示されている。縦軸は電源電圧ＶＤＤ（Ｖ）と出力値ＶＯ（Ｖ）を示し、横軸は時間を示している。
【００２０】
出力値ＶＯが０Ｖの状態で、電源電圧ＶＤＤが上昇し、閾値Ｖｔｈ２に達すると（タイミングｔ０）、スイッチ３はオン状態となる。このとき、スイッチ２，４ａは、オフ状態であるので、出力値ＶＯは０Ｖ（Ｌ（Low）レベル）のままである。
【００２１】
電源電圧ＶＤＤがさらに上昇し、閾値Ｖｔｈ３に達すると（タイミングｔ１）、スイッチ４ａはオン状態となる。これにより、トランジスタＴｒ２のゲート電圧がＬレベルとなり、スイッチ３はオフ状態となる。なお、このとき、トランジスタＴｒ１もオフ状態であるため、出力端子６はフローティング状態となる。そのため、後述するように、出力端子６にタイミングｔ０〜ｔ１における出力値ＶＯの値を保持するラッチ回路を接続することが望ましい。
【００２２】
電源電圧ＶＤＤがさらに上昇し、閾値Ｖｔｈ１に達すると（タイミングｔ２）、スイッチ２はオン状態となる。このとき、スイッチ３はオフ状態であるので、出力値ＶＯは上昇し、Ｈ（High）レベルとなる。
【００２３】
電源電圧ＶＤＤが下降し、閾値Ｖｔｈ１を下回ると（タイミングｔ３）、スイッチ２はオフ状態となるが、スイッチ３はオフ状態のままであるので、出力値ＶＯはＬレベルとはならない。
【００２４】
電源電圧ＶＤＤがさらに下降し、閾値Ｖｔｈ３を下回ると（タイミングｔ４）、スイッチ４ａがオフする。電源電圧ＶＤＤが閾値Ｖｔｈ２を下回っていない状態では、スイッチ３は、オン状態となる。これによって、出力値ＶＯは、Ｌレベルとなる。
【００２５】
上記のように、本実施の形態のヒステリシス比較回路１では、電源電圧ＶＤＤの上昇時と下降時とで、出力値ＶＯの電位レベルがＬレベルとＨレベルとの間で遷移する閾値が異なっている。つまり、ヒステリシス動作が実現されている。ヒステリシス動作による効果は以下の通りである。
【００２６】
図２は、１つの閾値と電源電圧との比較結果に基づく出力値の例を示す図である。
縦軸は電源電圧ＶＤＤと出力値ＶＯを示し、横軸は時間を示している。
図２の電源電圧ＶＤＤの波形は、たとえば、エナジーハーベストを電力源に用いたときのものであり、閾値Ｖｒｅｆに達しても振動している。このような場合、出力値ＶＯは、ＬレベルとＨレベルとの間で遷移を頻繁に繰り返す（チャタリングが発生する）。これにより、出力値ＶＯに基づき動作する回路が不安定になる。
【００２７】
図３は、本実施の形態のヒステリシス比較回路における電源電圧と出力値との関係の一例を示す図である。
縦軸は電源電圧ＶＤＤと出力値ＶＯを示し、横軸は時間を示している。
【００２８】
図３のような電源電圧ＶＤＤの波形の場合、タイミングｔ５で閾値Ｖｔｈ１に達するため、出力値ＶＯはＨレベルとなる。その後、電源電圧ＶＤＤは振動し、頻繁に閾値Ｖｔｈ１より小さくなるが、閾値Ｖｔｈ３より小さくならないため、出力値ＶＯはＨレベルのままである。このため、出力値ＶＯに基づき動作する回路が不安定になることを抑制できる。
【００２９】
さらに、上記のヒステリシス比較回路１によれば、電源電圧ＶＤＤの発生時に、電源線５と基準電源線７との間で常に電流が流れるパスがない。そのため、たとえば、以下に示すような、出力値を入力側にフィードバックして閾値を設定するヒステリシス比較回路と比べて、低消費電力化できる。
【００３０】
図４は、出力値を入力側にフィードバックして閾値を設定するヒステリシス比較回路の一例を示す図である。
ヒステリシス比較回路１０は、トランジスタｔｒ１〜ｔｒ１０、抵抗ｒ１〜ｒ４、電流源１１，１２を有している。トランジスタｔｒ１，ｔｒ２，ｔｒ６はｐチャネル型のＭＯＳＦＥＴであり、トランジスタｔｒ４，ｔｒ５，ｔｒ７，ｔｒ８，ｔｒ９，ｔｒ１０は、ｎチャネル型のＭＯＳＦＥＴである。
【００３１】
トランジスタｔｒ１，ｔｒ２において、ソース端子は電源電圧ＶＤＤが印加される電源線１３に接続され、互いのゲート端子はトランジスタｔｒ２のドレイン端子に接続されている。また、トランジスタｔｒ１のドレイン端子はトランジスタｔｒ４のドレイン端子に接続されており、トランジスタｔｒ２のドレイン端子はトランジスタｔｒ５のドレイン端子に接続されている。トランジスタｔｒ４のゲート端子は、電源線１３と基準電源線１４との間に直列に接続された電流源１１と抵抗ｒ１との間のノードに接続されている。トランジスタｔｒ５のゲート端子は、電源線１３と基準電源線１４との間に直列に接続された抵抗ｒ２〜ｒ４のうち抵抗ｒ２と抵抗ｒ３の間のノードに接続されている。トランジスタｔｒ４，ｔｒ５のソース端子はトランジスタｔｒ８のドレイン端子に接続されている。
【００３２】
トランジスタｔｒ６において、ソース端子は電源線１３に接続されており、ドレイン端子は、トランジスタｔｒ７のドレイン端子に接続されている。トランジスタｔｒ７〜ｔｒ９のゲート端子はトランジスタｔｒ９のドレイン端子に接続されている。トランジスタｔｒ７〜ｔｒ９のソース端子は基準電源線１４に接続されている。トランジスタｔｒ９のドレイン端子はさらに、電流源１２の一端に接続されており電流源１２の他端は電源線１３に接続されている。トランジスタｔｒ１０において、ドレイン端子は、抵抗ｒ３と抵抗ｒ４の間のノードに接続されており、ソース端子は、基準電源線１４に接続されている。トランジスタｔｒ１０のゲート端子は、トランジスタｔｒ６のドレイン端子とトランジスタｔｒ７のドレイン端子の間のノードに接続されている。
【００３３】
このようなヒステリシス比較回路１０では、電源電圧ＶＤＤに基づく入力電圧ＶＩＮ＋がトランジスタｔｒ４のゲート端子に入力される。また、トランジスタｔｒ６のドレイン端子における電圧である出力値ＶＯに基づきトランジスタｔｒ１０がオン状態またはオフ状態となり、オン状態またはオフ状態に対応した閾値である入力電圧ＶＩＮ−がトランジスタｔｒ５のゲート端子に入力される。
【００３４】
上記のヒステリシス比較回路１０では、電源電圧ＶＤＤの発生時に、電源線１３と基準電源線１４との間で常に電流が流れるパス１５，１６，１７が存在する。そのため、消費電力が大きく、エナジーハーベストを用いるような小さい電力で動作する回路に適用することは難しい。
【００３５】
これに対し、図１のヒステリシス比較回路１では、出力段のスイッチ２より小さい電源電圧ＶＤＤでオンするスイッチ４ａが電源線５と基準電源線７との間に設けられており、このスイッチ４ａがスイッチ３を制御することでヒステリシス動作が実現されている。スイッチ４ａは、常にオン状態になっているわけではないため、図１に示すようなヒステリシス比較回路１では、電源線５と基準電源線７との間で常に電流が流れるパスが存在しない。なお、電源電圧ＶＤＤが閾値Ｖｔｈ３以上の間（タイミングｔ１〜ｔ４の間）は、スイッチ４ａはオンであるが、電流が流れるパスはスイッチ４ａを含むパスだけである。このため、図４のようなヒステリシス比較回路１０と比べて、低消費電力化でき、たとえば、エナジーハーベストを用いるような小さい電力で動作する回路への適用が容易となる。
【００３６】
また、図１に示すようなヒステリシス比較回路１では回路構成がシンプルであるため、回路面積を縮小できる。
（第２の実施の形態）
図５は、第２の実施の形態のヒステリシス比較回路の一例を示す図である。
【００３７】
図５において、図１に示したヒステリシス比較回路１と同様の要素については同一符号が付されている。
第２の実施の形態のヒステリシス比較回路２０は、電圧保持回路２１を有している。電圧保持回路２１は、出力端子６に接続されており、スイッチ２，３がともにオフ状態に変化する前（つまり、フローティング状態になる前）の出力端子６の出力値ＶＯ（電圧値）を保持する。
【００３８】
電圧保持回路２１は、トランジスタＴｒ５〜Ｔｒ８を有している。トランジスタＴｒ５，Ｔｒ６は、ｐチャネル型のＭＯＳＦＥＴであり、トランジスタＴｒ７，Ｔｒ８は、ｎチャネル型のＭＯＳＦＥＴである。
【００３９】
トランジスタＴｒ５，Ｔｒ６のソース端子は電源線５に接続されている。トランジスタＴｒ５のゲート端子は、トランジスタＴｒ６のドレイン端子に接続され、トランジスタＴｒ６のゲート端子は、トランジスタＴｒ５のドレイン端子に接続されている。トランジスタＴｒ５のドレイン端子は、トランジスタＴｒ７のドレイン端子に接続されており、トランジスタＴｒ６のドレイン端子は、トランジスタＴｒ８のドレイン端子に接続されている。トランジスタＴｒ７のゲート端子は、トランジスタＴｒ８のドレイン端子に接続されており、トランジスタＴｒ８のゲート端子は、トランジスタＴｒ７のドレイン端子に接続されている。トランジスタＴｒ７，Ｔｒ８のソース端子は、基準電源線７に接続されている。またトランジスタＴｒ５，Ｔｒ７のドレイン端子は、トランジスタＴｒ１，Ｔｒ２のドレイン端子及び出力端子６に接続されている。
【００４０】
このような電圧保持回路２１では、出力値ＶＯがＬレベルとなると、トランジスタＴｒ６，Ｔｒ７がオン状態となり、出力端子６の電圧値（出力値ＶＯ）がＬレベルに固定される。
【００４１】
出力値ＶＯがＨレベルとなると、トランジスタＴｒ５，Ｔｒ８がオン状態となり、出力端子６の電圧値（出力値ＶＯ）がＨレベルに固定される。
図６は、第２の実施の形態のヒステリシス比較回路に対する動作シミュレーション結果の一例を示す図である。
【００４２】
縦軸は電源電圧ＶＤＤ（Ｖ）、トランジスタＴｒ２のゲート電圧ＶＭ（Ｖ）、出力値ＶＯ（Ｖ）を示し、横軸は時間（ｍｓ）を示している。
電源電圧ＶＤＤが上昇し始めると、ゲート電圧ＶＭも上昇する。図示を省略しているが、電源電圧ＶＤＤが、閾値Ｖｔｈ２に達すると、スイッチ３がオン状態となり、出力値ＶＯは０Ｖとなる。電源電圧ＶＤＤが閾値Ｖｔｈ３に達すると（タイミングｔ１０）、スイッチ４ａがオン状態となるため、ゲート電圧ＶＭは０Ｖとなる。このとき、スイッチ２，３はオフ状態となる。しかし、電圧保持回路２１により、出力端子６の電圧値はＬレベルに固定されているため、フローティング状態にならない。
【００４３】
電源電圧ＶＤＤがさらに上昇し、閾値Ｖｔｈ１に達すると（タイミングｔ１１）、スイッチ２がオン状態となり、出力値ＶＯはＨレベルに立ち上がる。
電源電圧ＶＤＤが下降し、閾値Ｖｔｈ１より小さくなると（タイミングｔ１２）、スイッチ２がオフ状態となる。このとき、スイッチ３もオフ状態であるが、電圧保持回路２１により、出力値ＶＯは、図６に示すように、電源電圧ＶＤＤに応じた値（Ｈレベルの値）となり、フローティング状態にはならない。
【００４４】
電源電圧ＶＤＤがさらに下降し、閾値Ｖｔｈ３より小さくなると（タイミングｔ１２）、スイッチ３がオフ状態となるため、ゲート電圧ＶＭが電源電圧ＶＤＤの値となり、スイッチ３がオンする。これによって、出力値ＶＯはＬレベルとなる。ゲート電圧ＶＭは、電源電圧ＶＤＤの下降とともに下降していく。図示を省略しているが、ゲート電圧ＶＭが閾値Ｖｔｈ２よりも小さくなると、スイッチ３はオフする。
【００４５】
以上のような動作が繰り返される。
第２の実施の形態のヒステリシス比較回路２０によれば、電圧保持回路２１により、出力端子６がフローティング状態となることを防げるため、出力値ＶＯが不安定になり、出力端子６に接続される回路の動作が不安定になることを抑制できる。
【００４６】
（第３の実施の形態）
図７は、第３の実施の形態のヒステリシス比較回路の一例を示す図である。
図７において、図５に示したヒステリシス比較回路２０と同様の要素については同一符号が付されている。
【００４７】
第３の実施の形態のヒステリシス比較回路３０は、制御回路３１が、第２の実施の形態のヒステリシス比較回路２０と異なっている。
ヒステリシス比較回路３０の制御回路３１は、スイッチ４ａと抵抗Ｒ１のほか、電源線５と基準電源線７との間に直列に接続された抵抗Ｒ２，Ｒ３，Ｒ４を有している。また、トランジスタＴｒ１のゲート端子は、抵抗Ｒ３と抵抗Ｒ４との間のノードに接続され、トランジスタＴｒ３のゲート端子は、抵抗Ｒ２と抵抗Ｒ３の間のノードに接続されている。
【００４８】
このようなヒステリシス比較回路３０では、スイッチ２，４ａは、抵抗Ｒ２〜Ｒ４を用いて分圧された電源電圧ＶＤＤにより制御される。
第１及び第２の実施の形態のヒステリシス比較回路１，２０では、スイッチ２，３，４ａの閾値Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３を、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３がオンするゲート−ソース間電圧（絶対値）とし、Ｖｔｈ１＞Ｖｔｈ３＞Ｖｔｈ２であるとした。しかし、第３の実施の形態のヒステリシス比較回路３０ではこの関係に限定されない。
【００４９】
ただし、トランジスタＴｒ１のゲート端子には、たとえば、電源電圧ＶＤＤが閾値Ｖｔｈ１のときにトランジスタＴｒ１がオンするように、電源電圧ＶＤＤが上記抵抗Ｒ２〜Ｒ４を用いて分圧されて得られるゲート電圧が印加される。
【００５０】
また、トランジスタＴｒ３のゲート端子には、たとえば、電源電圧ＶＤＤが閾値Ｖｔｈ３のときにトランジスタＴｒ３がオンするように、電源電圧ＶＤＤが上記抵抗Ｒ２〜Ｒ４を用いて分圧されて得られるゲート電圧が印加される。
【００５１】
このため、上記の抵抗Ｒ２〜Ｒ４の値を適宜調整すれば、トランジスタＴｒ１〜Ｔｒ３がオンするゲート−ソース間電圧自体が、上記閾値Ｖｔｈ１〜Ｖｔｈ３の関係を満たしていなくてもよい。
【００５２】
たとえば、トランジスタＴｒ１〜Ｔｒ３がオンするゲート−ソース間電圧の絶対値が同じ値｜Ｖｔｈ｜とした場合、ヒステリシス特性を実現するために、Ｒ４／（Ｒ２＋Ｒ３）＞Ｒ２／（Ｒ３＋Ｒ４）の関係を満たすように抵抗Ｒ２〜Ｒ４の値が設定される。たとえば、抵抗Ｒ４の値は、２０ＭΩ、抵抗Ｒ２，Ｒ３の値は１０ＭΩなどと設定される。
【００５３】
このとき、ＶＤＤ＞｛１＋Ｒ４／（Ｒ２＋Ｒ３）｝・｜Ｖｔｈ｜のときに、出力値ＶＯ＝ＶＤＤ（Ｈレベル）となり、ＶＤＤ＜｛１＋Ｒ２／（Ｒ３＋Ｒ４）｝・｜Ｖｔｈ｜のときに、出力値ＶＯ＝０Ｖ（Ｌレベル）となる。
【００５４】
以上のようなヒステリシス比較回路３０によれば、トランジスタＴｒ１〜Ｔｒ３がオンするゲート−ソース間電圧自体が、上記閾値Ｖｔｈ１〜Ｖｔｈ３の関係を満たしていなくても、同様のヒステリシス特性を実現できる。また、環境温度の変化によりトランジスタＴｒ１，Ｔｒ２，Ｔｒ３がオンするゲート−ソース間電圧がばらついてもヒステリシス動作を行えるように、閾値Ｖｔｈ１，Ｖｔｈ３のマージンを考慮して、抵抗Ｒ２〜Ｒ４の値を設定しておくこともできる。
【００５５】
なお、第３の実施の形態のヒステリシス比較回路３０では、電源線５と基準電源線７との間に、抵抗Ｒ２〜Ｒ４によるパスができるものの、図４に示したようなヒステリシス比較回路１０と比べて、電源線５と基準電源線７との間で常に電流が流れるパスが少ない。このため、第２の実施の形態のヒステリシス比較回路２０とほぼ同様の効果が得られる。
【００５６】
なお、抵抗Ｒ２〜Ｒ４の数は３つに限定されず、４つ以上としてもよい。
（第４の実施の形態）
図８は、第４の実施の形態のヒステリシス比較回路の一例を示す図である。
【００５７】
図８において、図７に示したヒステリシス比較回路３０と同様の要素については同一符号が付されている。
第４の実施の形態のヒステリシス比較回路４０では、電圧保持回路２１と電源線５及び基準電源線７との間に、複数の抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８が接続されている。
【００５８】
図８に示されているように、電圧保持回路２１のトランジスタＴｒ５，Ｔｒ６のソース端子と電源線５との間に抵抗Ｒ５，Ｒ６が接続されている。さらに、トランジスタＴｒ７，Ｔｒ８のソース端子と基準電源線７との間に抵抗Ｒ７，Ｒ８が接続されている。このような抵抗Ｒ５〜Ｒ８を設けることで、出力値ＶＯが反転する際に、電圧保持回路２１内での貫通電流による消費電力の増加を低減できる。なお、抵抗Ｒ５〜Ｒ８は、電圧保持回路２１と電源線５との間、または電圧保持回路２１と基準電源線７との間の一方に接続するようにしてもよい。
【００５９】
なお、図５に示したヒステリシス比較回路２０においても、図８に示すような抵抗Ｒ５〜Ｒ８を、電圧保持回路２１と電源線５または基準電源線７との間に接続してもよい。
ところで上記のような各実施の形態のヒステリシス比較回路１，２０，３０，４０は、たとえば、以下のような電源装置に用いられる。
【００６０】
図９は、電源装置とそれを含む半導体装置の一例を示す図である。
半導体装置５０は、電源装置５１、回路部（負荷）５２、スイッチ５３を有している。
電源装置５１は、電源線５１ｃと基準電源線５１ｄとの間に接続された電源電圧生成回路５１ａとヒステリシス比較回路５１ｂとを有している。
【００６１】
電源電圧生成回路５１ａは、電源電圧ＶＤＤを生成する。電源電圧生成回路５１ａは、たとえば、エナジーハーベストを用いて電源電圧ＶＤＤを生成する。
ヒステリシス比較回路５１ｂは、たとえば、前述したヒステリシス比較回路１，２０，３０，４０の何れかであり、電源電圧ＶＤＤと閾値Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３に基づき、出力値ＶＯを出力する。
【００６２】
ヒステリシス比較回路５１ｂは、出力値ＶＯによりスイッチ５３を制御して回路部５２への電源供給を制御する。たとえば、出力値ＶＯがＨレベルのときは、スイッチ５３はオンし、回路部５２への電源供給が行われ、出力値ＶＯがＬレベルのときは、スイッチ５３はオフし、回路部５２への電源供給が遮断される。
【００６３】
このような電源装置５１のヒステリシス比較回路５１ｂとして、前述したようなヒステリシス比較回路１，２０，３０，４０を用いることで、電源装置５１やそれを含む半導体装置５０を省電力化できる。
【００６４】
以上、実施の形態に基づき、本発明のヒステリシス比較回路及び電源装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００６５】
１  ヒステリシス比較回路
２，３，４ａ  スイッチ
４  制御回路
５  電源線
６  出力端子
７  基準電源線
ＧＮＤ  基準電位
Ｒ１  抵抗
Ｔｒ１〜Ｔｒ３  トランジスタ
ＶＤＤ  電源電圧
ＶＯ  出力値
Ｖｔｈ１〜Ｖｔｈ３  閾値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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