(57)【要約】【課題】ダイシング面から発生したクラックや剥離による集積回路の特性に及ぼす影響を低減する半導体チップ、半導体装置及び半導体チップの製造方法を提供することを目的とする。【解決手段】半導体チップ１は、半導体基板２０１と、半導体基板２０１上に積層された複数の配線層３０２と、複数の配線層３０２の間に介在する複数の絶縁層３０１と、を備える。この半導体基板２０１の一部で、絶縁層３０１が積層されている側に形成された半導体素子２００を有しており、この半導体素子２００の周囲に、配線層３０２及び絶縁層３０１を積層方向に貫通し、半導体基板２０１に達する以上の深さの溝２０を有している。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板（２０１）と、
前記半導体基板上に積層された複数の配線層（３０２）と、
複数の前記配線層の間に介在する複数の絶縁層（３０１）と、を備え、
前記半導体基板の一部で、前記絶縁層が積層されている側に形成された半導体素子（２００）を有し、
前記半導体素子の周囲に、前記配線層及び前記絶縁層を積層方向に貫通し、前記半導体基板に達する以上の深さの溝（２０、２０Ａ、２０Ｂ、２０Ｃ）を有している半導体チップ。
【請求項２】
前記半導体素子は厚みをもつ不純物層（２０２）を有し、
前記溝は、前記積層方向の前記不純物層の厚みよりも深く形成されている請求項１に記載の半導体チップ。
【請求項３】
前記不純物層は複数形成されており、
前記溝は、複数の前記不純物層のうち最も厚みがある最厚不純物層（２０２Ｂ）よりも深く形成されている請求項２に記載の半導体チップ。
【請求項４】
前記不純物層は複数形成されており、
前記溝は、当該溝に最も近接している前記不純物層の厚みよりも深く形成されている請求項２に記載の半導体チップ。
【請求項５】
前記絶縁層の各表面は、平坦な研磨面（３０１ａ）である請求項１から４までのいずれか１項に記載の半導体チップ。
【請求項６】
前記絶縁層上には、水分が透過しない防水膜（５０）が積層されており、
前記防水膜は前記溝の側面及び底を覆っている請求項１から５までのいずれか１項に記載の半導体チップ。
【請求項７】
半導体基板（２０１）と、前記半導体基板上に積層された複数の配線層（３０２）と、複数の前記配線層の間に介在する複数の絶縁層（３０１）と、前記半導体基板の一部で、前記絶縁層が積層されている側に形成された半導体素子（２００）と、を有する半導体チップ（１）と、
前記半導体チップをモールドしている樹脂（６０）と、を備え、
前記半導体チップには、前記半導体素子の周囲に、前記配線層及び前記絶縁層を積層方向に貫通し、前記半導体基板に達する以上の深さの溝（２０、２０Ａ、２０Ｂ、２０Ｃ）が形成されており、
前記溝に充てんされている前記樹脂には、空隙（６１）が形成されている半導体装置。
【請求項８】
半導体基板（２０１）と、
前記半導体基板上に積層された複数の配線層（３０２）と、
複数の前記配線層の間に介在する複数の絶縁層（３０１）と、を備え、
前記半導体基板の一部で、前記絶縁層が積層されている側に形成された半導体素子（２００）を有している半導体チップの製造方法であって、
前記半導体素子の周囲に、前記配線層及び前記絶縁層を積層方向に貫通し、前記半導体基板に達する以上の深さの溝（２０、２０Ａ、２０Ｂ、２０Ｃ）を形成する溝形成工程（Ｓ２）を含んだ半導体チップの製造方法。
【請求項９】
前記半導体チップの製造方法は、前記半導体素子と複数の前記配線層と複数の前記絶縁層とを形成する集積回路形成工程（Ｓ１）を含み、
前記集積回路形成工程の後、前記溝形成工程を行う請求項８に記載の半導体チップの製造方法。
【請求項１０】
前記集積回路形成工程は、複数の前記絶縁層の各表面を研磨によって平坦にする研磨工程（Ｓ１２）を含む請求項９に記載の半導体チップの製造方法。
【請求項１１】
前記半導体素子は厚みをもつ不純物層（２０２）を有し、
前記溝形成工程は、前記積層方向の前記不純物層の厚みよりも深く前記溝を形成する工程である請求項８から１０までのいずれか１項に記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに関し、特に半導体チップの構造に関する。
【背景技術】
【０００２】
従来、半導体チップには、微細加工技術によって半導体基板上に集積回路が形成されている。
【０００３】
集積回路は、半導体素子と多層配線構造とで構成されている。半導体素子は、半導体基板を薄膜形成工程、リソグラフィ工程、不純物拡散工程等を経て、半導体基板上に形成される。また、多層配線構造は、半導体基板の表面に配線層と絶縁層を交互に積層させ多重の層を積層させていくことで形成される。
【０００４】
また、半導体基板上には、上述の集積回路が多数形成されており、半導体基板上の集積回路が形成された領域である矩形状の集積回路領域が形成されている。半導体チップの製造工程において、集積回路領域を区画する仮想的な線であるダイシング線に沿い、ダイシングブレードで半導体基板を分割することで、多数の集積回路が形成された半導体基板が個片化し、半導体チップが出来上がる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ダイシングブレードによって切断された半導体チップの切断面であるダイシング面から、多重の絶縁層の層間にクラックや剥離が生じたり、多層配線構造と半導体基板との界面にクラックや剥離が生じたりすることがあった。この生じたクラックや剥離が集積回路領域にまで伸展してしまい、半導体素子や多層配線構造に損傷を与え、集積回路の動作に影響を与えてしまうことを本発明者は見出した。
【０００７】
上述の課題をかんがみて、本発明では、ダイシング面から発生したクラックや剥離による集積回路の特性に及ぼす影響を低減する半導体チップ、半導体装置及び半導体チップの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板（２０１）と、半導体基板（２０１）上に積層された複数の配線層（３０２）と、複数の配線層（３０２）の間に介在する複数の絶縁層（３０１）と、を備え、半導体基板（２０１）の一部で、絶縁層（３０１）が積層されている側に形成された半導体素子（２００）を有し、半導体素子（２００）の周囲に、配線層（３０２）及び絶縁層（３０１）を積層方向に貫通し、半導体基板（２０１）に達する以上の深さの溝（２０、２０Ａ、２０Ｂ、２０Ｃ）を有している半導体チップである。
【０００９】
本発明では、複数積層された絶縁層３０１を貫通し、半導体基板２０１に達する深さの溝２０が形成されている。これによって、ダイシング面４０から絶縁層３０１間に発生したクラックや剥離が、配線層３０２と絶縁層３０１とで構成される多層配線構造３００にまで伸展することを防止できる。よって、クラックや剥離から多層配線構造３００を保護することができる。したがって、半導体チップ１のダイシング面４０から発生したクラックや剥離による集積回路の特性に及ぼす影響を低減することができる。
【００１０】
同様に、半導体基板２０１と絶縁層３０１との間で生じたクラックや剥がれの伸展も防止することができる。よって、クラックや剥離から半導体素子２００を保護することができ、半導体チップ１のダイシング面４０から発生したクラックや剥離による集積回路の特性に及ぼす影響を低減することができる。
【００１１】
また、上述の発明とは異なる別の発明は、半導体基板（２０１）と、半導体基板（２０１）上に積層された複数の配線層（３０２）と、複数の配線層（３０２）の間に介在する複数の絶縁層（３０１）と、半導体基板（２０１）の一部で、絶縁層（３０２）が積層されている側に形成された半導体素子（２００）と、を有する半導体チップ（１）と、半導体チップ（１）をモールドしている樹脂（６０）と、を備え、半導体チップ（１）には、半導体素子（２００）の周囲に、配線層（３０２）及び絶縁層（３０１）を積層方向に貫通し、半導体基板（２０１）に達する以上の深さの溝（２０、２０Ａ、２０Ｂ、２０Ｃ）が形成されており、溝（２０、２０Ａ、２０Ｂ、２０Ｃ）に充てんされている樹脂（６０）には、空隙（６１）が形成されている半導体装置である。
【００１２】
本発明によれば、半導体チップ１全体が樹脂６０にモールドされている。よって、上述の第１実施形態及び第２実施形態の作用効果に加えて、半導体チップ１を保護することができる。さらに、溝２０内に充てんされた樹脂６０には空隙６１が形成されている。よって、樹脂６０と半導体チップ１との熱膨張率の差によって生じた半導体チップ１と樹脂６０間に発生する応力を緩和することができる。
【００１３】
また、上述の発明とは異なる別の発明は、半導体基板（２０１）と、半導体基板（２０１）上に積層された複数の配線層（３０２）と、複数の配線層（３０２）の間に介在する複数の絶縁層（３０１）と、を備え、半導体基板（２０１）の一部で、絶縁層（３０１）が積層されている側に形成された半導体素子（２００）を有している半導体チップの製造方法であって、半導体素子（２００）の周囲に、配線層（３０２）及び絶縁層（３０１）を積層方向に貫通し、半導体基板（２０１）に達する以上の深さの溝（２０、２０Ａ、２０Ｂ、２０Ｃ）を形成する溝形成工程（Ｓ２）を含む半導体チップの製造方法である。
【００１４】
本発明によれば、複数積層された絶縁層３０１を貫通し、半導体基板２０１に達する深さの溝２０が形成する溝形成工程Ｓ２を行う。この溝２０によって、ダイシング面４０から絶縁層３０１間に発生したクラックや剥離が、配線層３０２と絶縁層３０１とで構成される多層配線構造３００にまで伸展することを防止できる。よって、クラックや剥離から多層配線構造３００を保護することができる半導体チップ１を製造することができる。したがって、半導体チップ１のダイシング面４０から発生したクラックや剥離による集積回路の特性に及ぼす影響を低減することができる。
【００１５】
同様に、溝形成工程Ｓ２を行うことで、半導体基板２０１と絶縁層３０１との間で生じたクラックや剥がれの伸展も防止することができる。よって、クラックや剥離から半導体素子２００を保護することができ、半導体チップ１のダイシング面４０から発生したクラックや剥離による集積回路の特性に及ぼす影響を低減することができる半導体チップ１を製造することができる。
【００１６】
なお、特許請求の範囲及びこの項に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体チップ１を用いた圧力センサの断面図である。
【図２】第１実施形態の半導体チップ１の図である。
【図３】第１実施形態の半導体チップ１において、図２の一点鎖線の断面をＩＩＩ方向から見たときの図である。
【図４】第１実施形態の半導体チップ１の製造工程のフローチャートである。
【図５】図４の集積回路形成工程Ｓ１が含む工程のフローチャートである。
【図６】図５の半導体素子製造工程Ｓ１０によって、第１中間物Ｉ１が製造された図である。
【図７】図５の絶縁層形成工程Ｓ１１によって、第２中間物Ｉ２が製造された図である。
【図８】図５の研磨工程Ｓ１２によって、第３中間物Ｉ３が製造された図である。
【図９】図５の配線層形成工程Ｓ１３によって、第４中間物Ｉ４が製造された図である。
【図１０】図９の第４中間物Ｉ４が作られた後、再び絶縁層形成工程Ｓ１１及び研磨工程Ｓ１２が行われた図である。
【図１１】絶縁層形成工程Ｓ１１、研磨工程Ｓ１２、配線層形成工程Ｓ１３が繰り返し行われ、集積回路１００が形成された図である。
【図１２】半導体ウエハＷ１に形成された複数の集積回路領域１０と、複数の集積回路領域１０を区画する仮想的な直線であるダイシング線Ｌ２とを図示した図である。
【図１３】集積回路形成工程Ｓ１の後、溝形成工程Ｓ２が行われた図である。
【図１４】図１３のＸＩＶ方向から、溝形成工程Ｓ２が行われた後の半導体ウエハＷ１を見たときの図である。
【図１５】第２実施形態の半導体チップ１Ａの図である。
【図１６】第２実施形態の半導体チップ１Ａの製造方法のフローチャートである。
【図１７】図１６の防水膜形成工程Ｓ４によって、絶縁層３０１上に防水膜５０が形成された図である。
【図１８】図１６の凹部形成工程Ｓ５によって、凹部５１が形成された図である。
【図１９】第３実施形態の半導体チップ１Ｂの図である。
【図２０】第３実施形態の半導体チップ１Ｂの製造方法のフローチャートである。
【図２１】第１、第２及び第３実施形態の変形例１を示す図である。
【図２２】第１、第２及び第３実施形態の変形例２を示す図である。
【図２３】第１、第２及び第３実施形態の変形例３を示す図である。
【発明を実施するための形態】
【００１８】
（第１実施形態）
以下、添付した図面を参照しながら、本発明の実施形態について説明する。なお、説明の理解を容易にするため各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【００１９】
まず、図１に示すように、第１実施形態の半導体チップ１は、エンジンの吸気圧センサＸに用いられる信号処理回路として利用される。吸気圧センサＸは、エンジンの吸気圧を検出して電気信号に変換する圧力センサ２と、圧力センサ２により得られた電気信号を補正する等の信号処理を行う半導体チップ１と、これら圧力センサ２と半導体チップ１とを収容するケース３とで構成されている。
【００２０】
以下、本発明に係る第１実施形態の半導体チップ１について、図面を参照しながら説明する。
【００２１】
第１実施形態の半導体チップ１は、図２、図３に示すように、半導体基板２０１に集積回路１００が形成されている領域である集積回路領域１０を有している。さらに、半導体チップ１には、この厚み方向に集積回路領域１０の外周を囲む溝２０が形成されている。また、後述するダイシング工程Ｓ３によってダイシング面４０が形成されている。なお、溝２０とダイシング面４０との間には、集積回路領域１０が形成されていない非集積回路領域３０がある。
【００２２】
また、図３に示すように、集積回路領域１０に形成された集積回路１００は、半導体基板２０１の一部に形成された半導体素子２００と多層配線構造３００とで構成されている。また、上述したように溝２０が形成されており、この溝２０は半導体基板２０１に達する以上の深さである。
【００２３】
半導体基板２０１は、シリコンを主成分とし、高純度単結晶シリコンを円盤状に薄くスライスして鏡面状に研磨された半導体ウエハＷ１から作られている。
【００２４】
半導体素子２００は、半導体基板２０１上に種々の微細加工技術によって不純物層２０２、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層２０３、図示しないゲート絶縁膜及び図示しないゲート電極等が形成されることで作られる。つまり、半導体素子２００とは、例えばトランジスタやフォトダイオード等の能動素子である。言い換えると、半導体基板２０１には、スイッチングや増幅等の機能を担うデバイスが形成されているということである。
【００２５】
不純物層２０２は、半導体基板２０１に不純物を添加して生成されたＮ型半導体やＰ型半導体等の不純物半導体が含まれた層である。第１実施形態では図示はしていないが、上述の能動素子の機能を実現するため複数の不純物層２０２が形成されている。不純物としてリン、ヒ素、ボロン等を添加する。不純物層２０２の形成方法は、一般的に用いられている熱拡散法やイオン注入法によって、不純物ガスや不純物イオンを半導体基板２０１に接触させることで、半導体基板２０１内に不純物を添加する。
【００２６】
ＬＯＣＯＳ層２０３は、不純物層２０２を一部覆うように形成されており、複数の不純物層２０２間を電気的に分離させている。ＬＯＣＯＳ層２０３は、主に酸化シリコンであり、その形成方法は、酸素を含む雰囲気中で１０００℃程度に加熱する熱酸化法によって行われる。
【００２７】
ゲート絶縁膜は、各種の微細加工技術によって作られた主にシリコン酸化物の薄膜であり、ゲート電極は、各種の微細加工技術によって作られた金属の薄膜である。具体的なゲート絶縁膜及びゲート電極の製造方法として、熱酸化法、スパッタ法、化学気相成長法等によって、所望の厚みの酸化物又は金属の薄膜を形成する。そして、リソグラフィとエッチング等の工程によって、所望の形状のゲート絶縁膜及びゲート電極を形成する。
【００２８】
多層配線構造３００は、絶縁層３０１と配線層３０２とが交互に積層されることで形成されている。つまり、複数の絶縁層３０１及び配線層３０２が積層されているということである。また、絶縁層３０１の表面は、平坦な研磨面３０１ａを有している。後述する研磨工程Ｓ１２によって、絶縁層３０１の表面が研磨によって平坦化され研磨面３０１ａが形成される。そして、その研磨面３０１ａ上に配線層３０２が積層されている。なお、多層配線構造３００の厚みはおおよそ５マイクロメートル程度ある。
【００２９】
また、多層配線構造３００は、コンタクトホール３０３と図示しないビアを含んでいる。コンタクトホール３０３は、半導体基板２０１上の半導体素子２００の電気接続をする箇所に形成されている。そして、図示しないビアは、絶縁層３０１で隔離された配線層３０２どうしの電気的接続を行うために形成されている。
【００３０】
溝２０は、図２に示すように上述の集積回路領域１０の外周を囲んでおり、図３に示すように半導体チップ１の厚み方向に形成されている。また、この溝２０は多層配線構造３００を貫通して半導体基板２０１に達する以上の深さで形成されている。具体的な溝２０の深さは、最も上にある絶縁層３０１からおおよそ７マイクロメートル程度の深さである。
【００３１】
さらに、溝２０は、開口部２１と第１側面２２と第２側面２３と底部２４とを有している。開口部２１は多層配線構造３００の表面に形成されており、その開口している幅の寸法、つまり溝２０の幅はおおよそ５マイクロメートル程度である。第１側面２２は集積回路領域１０側の溝２０の側面であり、第２側面２３はその対面に位置し、非集積回路領域３０側の溝２０の側面である。底部２４は溝２０の底にあたる箇所である。底部２４における溝２０の幅は開口部２１よりも小さい。言い換えれば、溝２０の幅は底部２４から開口部２１へ向かうほど広がっており、第１側面２２と第２側面２３とは、複数積層された絶縁層３０１の積層方向に対して傾いているということである。つまり、第１実施形態の溝２０はテーパー形状となっているといえる。なお、溝２０の幅と深さとのアスペクト比の範囲は１以上２以下であり、より望ましくは１．４程度である。
【００３２】
（第１実施形態の製造方法）
以下、図４〜１４を参照しつつ、第１実施形態の半導体チップの製造方法について説明をする。
【００３３】
第１実施形態の製造方法は、図４に示すように、まず、半導体基板２０１に複数の集積回路１００を形成する集積回路形成工程Ｓ１を行う。その後、集積回路形成工程Ｓ１で形成された集積回路領域１０の外周を囲み、半導体基板２０１の厚み方向に溝２０を形成する溝形成工程Ｓ２を行う。そして、最後に、集積回路領域１０を区画するダイシング線Ｌ２に沿って半導体基板２０１を切断し、個片化するダイシング工程Ｓ３を行う。以上の集積回路形成工程Ｓ１、溝形成工程Ｓ２、ダイシング工程Ｓ３を経て、第１実施形態の半導体チップ１が製造される。
【００３４】
始めに、上述の集積回路形成工程Ｓ１について説明する。
【００３５】
集積回路形成工程Ｓ１は、図５に示すように、まず、半導体基板２０１上に各種微細加工を施すことで半導体素子２００を形成する半導体素子製造工程Ｓ１０を行う。次に、半導体素子２００に絶縁層３０１を積層する絶縁層形成工程Ｓ１１を行い、この絶縁層３０１の表面を研磨する研磨工程Ｓ１２を行う。その後、この絶縁層３０１に配線層３０２とコンタクトホール３０３を形成する配線層形成工程Ｓ１３を行う。そして、再び絶縁層形成工程Ｓ１１、研磨工程Ｓ１２、配線層形成工程Ｓ１３を繰り返し、複数の絶縁層３０１、配線層３０２及び図示しないビアが形成されて多層配線構造３００が出来上がる。
【００３６】
まず、図６に示す第１中間物Ｉ１を作製する半導体素子製造工程Ｓ１０を説明する。
【００３７】
半導体素子製造工程Ｓ１０では、図示はしないが、薄膜形成工程、リソグラフィ工程、不純物拡散工程を順に経ることによって半導体基板２０１に半導体素子２００が形成される。
【００３８】
薄膜形成工程では、熱酸化法、スパッタ法、化学気相成長法等を用いて半導体基板２０１上に、上述したＬＯＣＯＳ層２０３、図示しないゲート絶縁膜及びゲート電極等の薄膜を形成する。リソグラフィ工程では、半導体基板２０１上に堆積した上述の薄膜の形状加工を行う。
【００３９】
不純物拡散工程では、熱拡散法やイオン注入法によって不純物層２０２を形成する。
【００４０】
上述した薄膜形成工程と不純物拡散工程とを適宜組み合せることで、半導体基板２０１に半導体素子２００が形成される。
【００４１】
次に、図７に示す第２中間物Ｉ２を作製する絶縁層形成工程Ｓ１１を説明する。
【００４２】
絶縁層３０１は、上述の半導体素子製造工程Ｓ１０で形成された半導体素子２００を覆っている。この絶縁層３０１は、上述の薄膜形成工程と同様に、熱酸化法、スパッタ法、化学気相成長法等を用いて形成される。絶縁層３０１として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を用いている。
【００４３】
次に、図８に示す第３中間物Ｉ３を作製する研磨工程Ｓ１２を説明する。研磨工程Ｓ１２は上述の絶縁層形成工程Ｓ１１で積層された絶縁層３０１の表面を研磨によって平坦にする工程である。
【００４４】
研磨工程Ｓ１２を行う背景を述べると、上述の絶縁層３０１の下層にはＬＯＣＯＳ層２０３やゲート電極等があるため、絶縁層３０１には段差が生じる。この絶縁層３０１に配線層３０２を形成し、再び絶縁層３０１を形成することで、多層配線構造３００を形成するのであるが、段差があると配線を高集積化する際の妨げとなる。また、この段差は、後述するコンタクトホール３０３の穴以外に成膜された金属を除去する際の研磨の妨げにもなる。そこで、この段差を除去するために絶縁層形成工程Ｓ１１で形成された絶縁層３０１の表面を研磨し平坦化する必要がある。
【００４５】
研磨工程Ｓ１２は、研磨剤を絶縁層３０１表面に塗布し、研磨剤が有する表面化学作用による化学成分の作用により絶縁層３０１表面を平坦化する。さらに化学作用に加えて、研磨剤と絶縁層３０１表面との相対運動による研磨を行うことで、絶縁層３０１表面の研磨を促進させている。つまり、絶縁層３０１の表面は化学的機械研磨によって平坦化されている。
【００４６】
研磨工程Ｓ１２の後、図９に示すように、第３中間物Ｉ３の絶縁層３０１表面に配線層３０２を形成する、及び半導体基板２０１上の半導体素子２００の電気接続をする箇所にコンタクトホール３０３を形成する配線層形成工程Ｓ１３を行う。配線層形成工程Ｓ１３では、配線材料を蒸着、スパッタ法等によって成膜し、配線用のフォトマスクを用いて、露光、現像、エッチング工程を経て、所望の配線層３０２を形成する。配線層に用いる材料として、アルミニウムの合金が用いられ、具体的には、アルミニウム膜やシリコン−アルミニウム膜、アルミニウム−銅膜、アルミニウム−シリコン−銅膜等から選択されている。また、コンタクトホール３０３は、まず、絶縁層３０１に穴を掘り、その穴に金属を化学気相成長法等によって埋め込むことで形成される。そして、上述の穴以外の場所に形成された金属は、上述した研磨工程Ｓ１２と同様の方法によって除去される。なお、コンタクトホール３０３に用いる材料として、タングステン等が選択されている。
【００４７】
その後、再び上述した絶縁層形成工程Ｓ１１、研磨工程Ｓ１２が行われ、図１０に示すように、複数の絶縁層３０１が形成される。
【００４８】
さらに、配線層３０２を形成する配線層形成工程Ｓ１３が行われる。そして、再び絶縁層形成工程Ｓ１１、研磨工程Ｓ１２、配線層形成工程Ｓ１３の順で複数回繰り返されることにより、図１１に示すような多層配線構造３００が出来上がる。
【００４９】
ここで、２回目以降の配線層形成工程Ｓ１３では、上述の配線層３０２の形成と、上述のコンタクトホール３０３を形成する代わりに図示しないビアの形成を行う。詳述すると、絶縁層３０１で隔離された配線層３０２どうしの電気的接続を行うために、まず、上述したコンタクトホール３０３の形成方法と同様に絶縁層３０１に穴を掘る。そして、この穴にタングステン等の金属を化学気相成長法等によって埋め込むことでビアを形成する。このビアによって絶縁層３０１を介在する配線層３０２どうしが電気的に接続される。ここで、ビアを形成する際につくる穴以外の場所に形成された金属は、上述した研磨工程Ｓ１２と同様の方法によって除去される。
【００５０】
上述の各工程が行われた結果、半導体素子２００と多層配線構造３００とから成る集積回路１００が半導体基板２０１に形成され、集積回路形成工程Ｓ１が完了する。
【００５１】
続いて、溝形成工程Ｓ２について説明する。
【００５２】
上述の集積回路形成工程Ｓ１によって、図１２に示すように、半導体基板２０１に複数の集積回路領域１０が出来上がり、それに伴い矩形状の集積回路領域１０が複数出来上がる。この矩形状の集積回路領域１０によって、碁盤の目のように仮想的な線であるダイシング線Ｌ２が決められる。
【００５３】
溝形成工程Ｓ２は、図１３に示すように、集積回路領域１０とダイシング線Ｌ２との間の領域に複数積層された絶縁層３０１を貫通し、半導体基板２０１まで達する以上の深さの溝２０を形成する工程である。溝２０は主にドライエッチング技術により形成され、ドライエッチングに用いられるエッチングガスとして、トリフルオロメタンや四フッ化炭素やオクタフルオロシクロブタン等がある。
【００５４】
ここで、溝形成工程Ｓ２では、集積回路領域１０の周囲であり、ダイシング線Ｌ２よりも内側の領域に、溝２０が形成される。
【００５５】
また、溝形成工程Ｓ２において、複数の集積回路領域１０にまとめて溝２０を形成している。つまり、一の集積回路領域１０を囲む溝２０は、半導体ウエハＷ１に形成されたすべての集積回路領域１０それぞれの周囲に同時に形成されるということである。
【００５６】
なお、溝２０は、図１４に示すように、複数の集積回路領域１０に同時に形成されているが、複数の集積回路領域１０ごとに溝２０を形成してもよい。言い換えると、半導体ウエハＷ１には複数の集積回路領域１０が形成されているが、この集積回路領域１０を囲むように一領域ずつ溝２０を形成するということである。
【００５７】
最後に、ダイシング工程Ｓ３について説明する。
【００５８】
上述のダイシング線Ｌ２に沿い半導体基板２０１が切断され、集積回路１００ごとに個片化するダイシング工程Ｓ３が行われ、図２に示す半導体チップ１が出来上がる。
【００５９】
（第１実施形態の作用効果）
以下、第１実施形態における作用効果について説明する。
【００６０】
第１実施形態において、複数の絶縁層３０１を貫通して溝２０が形成されているので、半導体チップ１のダイシング面４０から発生する複数の絶縁層３０１間のクラックや剥離が集積回路領域１０まで伸展することを防止できる。
【００６１】
詳述すると、複数の絶縁層３０１が積層された第１実施形態では、その絶縁層３０１間の界面にダイシングの衝撃等によるクラックや剥離が生じやすいということを本発明者は見出した。そこで、第１実施形態では、複数の絶縁層３０１を貫通する溝２０を形成した。この溝２０によって、複数の絶縁層３０１間の界面に発生したクラックや剥離はダイシング面４０から伸展していくが、溝の第２側面２３から第１側面２２の部分まで幅があるため、この伸展を防止することができる。よって、集積回路領域１０にクラックや剥離が伸展することがなく、集積回路１００を保護することができる。したがって、クラックや剥離による、集積回路１００に形成された半導体素子２００の故障や、多層配線構造３００の断線やショートによる故障を防止することができる。
【００６２】
また、複数の絶縁層３０１を貫通して形成された溝２０は半導体基板２０１に達する以上の深さで形成されているので、半導体基板２０１と絶縁層３０１との界面で発生するクラックや剥離の伸展を防ぐことができる。
【００６３】
詳述すると、半導体基板２０１と絶縁層３０１との界面に、ダイシングの衝撃等によるクラックや剥離が生じやすいということを本発明者は見出した。そこで、第１実施形態では、複数の絶縁層３０１を貫通し、半導体基板２０１にまで達する以上の深さの溝２０を形成した。この溝２０によって、半導体基板２０１と絶縁層３０１の界面に発生したクラックや剥離はダイシング面４０から伸展していくが、溝２０の第２側面２３から溝２０の第１側面２２の部分まで幅があるため、この伸展を防止することができる。よって、集積回路領域１０にクラックや剥離が伸展することがなく、集積回路１００を保護することができる。したがって、クラックや剥離による、半導体素子２００の故障、多層配線構造３００の断線及びショートによる故障を防止することができる。
【００６４】
さらに、第１実施形態では、複数の絶縁層３０１の各表面は、平坦な研磨面３０１ａを有しているので、上述の溝２０によるクラックや剥離の伸展を防止するという作用効果をより顕著に発揮することができる。
【００６５】
詳述すると、上述したように、集積回路形成工程Ｓ１は絶縁層形成工程Ｓ１１と研磨工程Ｓ１２とを含み、絶縁層形成工程Ｓ１１と研磨工程Ｓ１２とを交互に行うことで、平坦に研磨された複数の絶縁層３０１を形成している。本発明者は、上述のクラックや剥離は、研磨工程Ｓ１２によって平坦化された複数の絶縁層３０１の界面でより発生しやすいということを見出した。よって、上述の溝２０による作用効果は、複数の絶縁層３０１の界面が平坦化されている半導体チップ１でより顕著に発揮される。
【００６６】
また、第１実施形態の半導体チップ１はエンジンの吸気圧センサＸの信号処理回路として用いられ、吸気圧センサＸは温度変化が激しいエンジンルーム内に搭載されている。よって、温度変化による熱応力によってよりクラックや剥離が発生しやすい環境であるといえる。したがって、第１実施形態の半導体チップ１をエンジンの吸気圧センサＸに用いることで、上述したクラックや剥離の伸展を防止する本発明の作用効果を十分に発揮することができる。
【００６７】
（第２実施形態）
以下、本発明に係る第２実施形態の半導体チップ１について、図面を参照しながら説明する。なお、第１実施形態と同様の構成についての説明は省略する。
【００６８】
第２実施形態の半導体チップ１は、図１５に示すように、複数の絶縁層３０１の最上面と溝２０とを覆う防水膜５０が積層されている。
【００６９】
詳述すると、防水膜５０は、集積回路１００を水分から保護するために、水分を透過しない疎水性の材質でできており、主に窒化シリコン等が用いられている。そして、集積回路１００が形成されている領域で最も上にある絶縁層３０１を覆っており、上述の第１側面２２、第２側面２３及び底部２４を覆っている。ここで、溝２０はテーパー形状になっているので、防水膜５０を形成する際に溝２０の底部２４だけでなく溝２０の両側面も覆うことができる。
【００７０】
また、上述の非集積回路領域３０には、防水膜５０に覆われておらず絶縁層３０１が露出している凹部５１が集積回路領域１０の周囲に形成されている。
【００７１】
（第２実施形態の製造方法）
第２実施形態の製造方法は、図１６に示すように、第１実施形態の溝形成工程Ｓ２の後に、上述した防水膜５０を形成する防水膜形成工程Ｓ４を行う。次に、防水膜５０にエッチングを行うことで、上述の凹部５１を形成する凹部形成工程Ｓ５を行う。最後に、上述したダイシング工程Ｓ３を行う。
【００７２】
防水膜形成工程Ｓ４では、図１７に示すように、複数積層された絶縁層３０１と溝２０とを覆う。防水膜５０には窒化シリコン等が用いられており、この成膜方法は、上述した蒸着等を用いて形成する。
【００７３】
凹部形成工程Ｓ５では、図１８に示すように、集積回路領域１０を囲むように、非集積回路領域３０に凹部５１を形成する。この凹部５１の形成方法は、上述したような各種エッチングによって形成され、その深さは絶縁層３０１の表面に達している。
【００７４】
（第２実施形態の作用効果）
以下、第２実施形態における作用効果について説明する。
【００７５】
第２実施形態では、絶縁層３０１を覆う防水膜５０が形成されている。よって、上述の第１実施形態の作用効果に加えて、集積回路領域１０を水分から保護することができる。
【００７６】
また、複数の絶縁層３０１の上に防水膜５０が積層された第２実施形態では、絶縁層３０１と防水膜５０との界面にダイシングの衝撃等によるクラックや剥離が生じやすいということを本発明者は見出した。
【００７７】
そこで、第２実施形態では上述の凹部５１を形成した。絶縁層３０１と防水膜５０との界面に沿って剥離は伸展していくが、凹部５１によってこの界面が不連続になる。よって、この界面で発生した剥離の伸展を防止することができる。したがって、集積回路領域１０や溝２０を覆う防水膜５０の剥離を防止できる。
【００７８】
（第３実施形態）
以下、本発明に係る第３実施形態の半導体装置Ｙについて、図面を参照しながら説明する。なお、第１実施形態及び第２実施形態と同様の構成についての説明は省略する。
【００７９】
第３実施形態では、図１９に示すように、第２実施形態における半導体チップ１の全体が樹脂６０によってモールドされることにより、半導体装置Ｙとなっている。
【００８０】
また、半導体チップ１の全体が樹脂６０によってモールドされるので、溝２０内に樹脂６０が流れ込んでいる。ここで、溝２０内に流れ込んでいる樹脂６０は、溝２０の内部を隙間なく充てんしているのではく、樹脂６０内に空隙６１を有している。この空隙６１は、半導体チップ１を樹脂６０でモールドする際、樹脂６０にはある程度の粘度を有しているために生じる。
【００８１】
樹脂６０の材料としてガラス転移点が高い樹脂を用いている。この理由を以下に述べる。上述したように、第３実施形態の半導体装置Ｙは主に吸気圧センサＸの信号処理回路として使用し、吸気圧センサＸをエンジン付近に搭載することで車両空間を有効活用している。しかし、エンジン付近では温度変化が激しいので、耐熱性の高い半導体装置が要求される。一般にガラス転移点が高い樹脂は耐熱性がよいため、第３実施形態では、樹脂６０として、ガラス転移点の高いエポキシ樹脂等が用いられている。
【００８２】
（第３実施形態の製造方法）
第３実施形態の製造方法は、図２０に示すように、上述した第２実施形態の防水膜形成工程Ｓ４、凹部形成工程Ｓ５、ダイシング工程Ｓ３の後、個片化された半導体チップ１を樹脂６０でモールドする樹脂モールド工程Ｓ６を行う。
【００８３】
樹脂モールド工程Ｓ６は、図示はしないが、一般的な樹脂モールド方法であるポッティング等によって、第２実施形態の半導体チップ１を樹脂６０でモールドする。
【００８４】
（第３実施形態の作用効果）
以下、第３実施形態における作用効果について説明する。
【００８５】
第３実施形態では、半導体チップ１全体が樹脂６０にモールドされている。よって、上述の第１実施形態及び第２実施形態の作用効果に加えて、半導体チップ１を保護することができる。
【００８６】
また、溝２０内に充てんされた樹脂６０には空隙６１が形成されている。よって、樹脂６０と半導体チップ１との熱膨張率の差によって生じた半導体チップ１と樹脂６０間に発生する応力を緩和することができる。
【００８７】
（他の実施形態）
以上、発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、以下に例示するように種々変形して実施することが可能である。各実施形態で具体的に組合せが可能であることを明示している部分どうしの組合せばかりではなく、特に組合せに支障が生じなければ、明示していなくとも実施形態どうしを部分的に組み合せることも可能である。
【００８８】
上述の第１、第２及び第３実施形態では、溝２０の深さは半導体基板に達する以上である。しかしながら、変形例１では、図２１に示すように、溝２０Ａの深さは、半導体素子に形成された不純物層の厚みよりも深い。よって、ダイシング面から半導体基板内に発生したクラックが、半導体素子の主要部分である不純物層２０２にまで伸展しない。したがって、変形例１の溝２０Ａによって、第１、第２及び第３実施形態に比べて、より確実に半導体素子を保護することができる。
【００８９】
なお、図２１では、不純物層２０２の厚みより深い溝２０Ａとしているが、不純物層２０２に限定されずに、一般的に半導体素子が動作する際に必要な構成であるゲート絶縁膜やゲート電極等の厚みよりも深い溝２０Ａが形成されていてもよい。
【００９０】
また、上述の第１、第２及び第３実施形態では、不純物層２０２は１つである。しかしながら、変形例２では、図２２に示すように、複数の不純物層２０２Ａ、２０２Ｂを有しており、その複数の不純物層２０２Ａ、２０２Ｂのうち最も厚みがある最厚不純物層２０２Ｂよりも深い溝２０Ｂを有している。よって、複数の不純物層２０２Ａ、２０２Ｂを有する半導体素子の場合に、上記の最厚不純物層２０２Ｂよりも深い溝２０Ｂを形成することで、最厚不純物層以外の不純物層２０２Ａを、上述のクラックの伸展から確実に保護することができる。
【００９１】
なお、図２２に示す最厚不純物層２０２Ｂと最厚不純物層以外の不純物層２０２Ａとの厚みは、異なっているが、同じ厚みであっても上述の変形例２と同様の作用効果を奏する。
【００９２】
また、上述の第１、第２及び第３実施形態では、不純物層２０２は１つである。しかしながら、変形例３では、図２３に示すように、溝２０Ｃに最も近接している第１不純物層２０２Ｃと、それ以外の第２不純物層２０２Ｄとが半導体基板２０１に形成されている。そして、溝２０Ｃの深さは、第１不純物層２０２Ｃの厚みよりも深い。つまり、図２３に示すように、第１不純物層２０２Ｃの下面の位置を表す表示線、溝２０Ｃの底部の位置を表す表示線、第２不純物層２０２Ｄの下面の位置を表す表示線をそれぞれ順にＬ３、Ｌ４、Ｌ５と定義する。すると、Ｌ３、Ｌ４、及びＬ５の位置関係は、複数の絶縁層３０１の最上面を上向きとしたとき、上から下に向かってＬ３、Ｌ４、Ｌ５の順になる。要するに、複数形成された不純物層２０２Ｃ、２０２Ｄのうち、溝２０Ｃは、この溝２０Ｃに最も近接している不純物層の厚みよりも深く形成されているということである。
【００９３】
そして、この変形例３では、最小限の深さの溝２０Ｃを形成することで、半導体チップ１の強度を保ちつつ、半導体チップ１の製造にかかる時間を短縮することができる。
【００９４】
詳述すると、変形例３の溝２０Ｃの溝の深さは、この溝２０Ｃに最も近接している第１不純物層２０２Ｃよりも深い。これによって、上述の変形例２の溝２０Ｂよりも、溝２０Ｃの深さは浅い。よって、溝２０Ｃが形成された箇所の半導体基板２０１の厚みを薄くし過ぎることがない。したがって、半導体チップ１の強度を保つことができる。また、半導体基板２０１をエッチングする際にかかる時間を短縮することができる。よって、半導体チップ１の製造にかかる時間を短縮することができる。
【００９５】
なお、図２３に示す、第１不純物層２０２Ｃとそれ以外の第２不純物層２０２Ｄでは、それらの厚みは異なっているが、同じ厚みであっても上述の変形例３と同様の作用効果を奏する。
【符号の説明】
【００９６】
１…半導体チップ、２０…溝、２００…半導体素子、２０１…半導体基板、３０１…絶縁層、３０２…配線層
【図１】
2017050512.tif 000003
【図２】
2017050512.tif 000004
【図３】
2017050512.tif 000005
【図４】
2017050512.tif 000006
【図５】
2017050512.tif 000007
【図６】
2017050512.tif 000008
【図７】
2017050512.tif 000009
【図８】
2017050512.tif 000010
【図９】
2017050512.tif 000011
【図１０】
2017050512.tif 000012
【図１１】
2017050512.tif 000013
【図１２】
2017050512.tif 000014
【図１３】
2017050512.tif 000015
【図１４】
2017050512.tif 000016
【図１５】
2017050512.tif 000017
【図１６】
2017050512.tif 000018
【図１７】
2017050512.tif 000019
【図１８】
2017050512.tif 000020
【図１９】
2017050512.tif 000021
【図２０】
2017050512.tif 000022
【図２１】
2017050512.tif 000023
【図２２】
2017050512.tif 000024
【図２３】
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