(57)【要約】【課題】より良好な特性を得る。【解決手段】画素を構成するトランジスタは、半導体基板の表面に平面的に形成される平面部から半導体基板の内部に向かって埋め込まれるように形成される少なくとも２本のフィン部を有するゲート電極と、それらのフィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部とを有して構成される。そして、チャネル部の幅がフィン部の深さよりも狭く形成される。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図２
2017183636.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、
前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部と
を有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有する画素
を備える固体撮像素子。
【請求項２】
前記ゲート電極は、少なくとも２本の前記フィン部を有して構成され、
前記チャネル部は、それらの前記フィン部の間に挟まれる領域に形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記チャネル部は、両側面が前記絶縁膜を介して前記フィン部に接し、底面側でのみ前記半導体基板に接するように形成される
請求項２に記載の固体撮像素子。
【請求項４】
前記トランジスタを囲うように設けられ、前記トランジスタを外部から分離する素子分離部
をさらに備える請求項１に記載の固体撮像素子。
【請求項５】
前記素子分離部は、前記フィン部の外側の側面に接するように形成される
請求項４に記載の固体撮像素子。
【請求項６】
前記素子分離部と前記フィン部の外側の側面との間の前記半導体基板に、前記チャネル部よりも不純物濃度の低い低濃度領域が設けられる
請求項４に記載の固体撮像素子。
【請求項７】
前記ゲート電極は、１本の前記フィン部を有して構成され、
前記フィン部と、前記トランジスタを囲うように設けられ、前記トランジスタを外部から分離する素子分離部との間に、前記チャネル部が設けられる
請求項１に記載の固体撮像素子。
【請求項８】
前記フィン部の先端側の前記半導体基板に、前記チャネル部よりも不純物濃度の低い低濃度領域が設けられる
請求項１に記載の固体撮像素子。
【請求項９】
前記トランジスタは、前記画素の光電変換部において発生した電荷を増幅して画素信号として出力する増幅トランジスタである
請求項１に記載の固体撮像素子。
【請求項１０】
前記トランジスタは、前記画素の光電変換部において発生した電荷を一時的に蓄積する浮遊拡散領域の電荷をリセットするリセットトランジスタである
請求項１に記載の固体撮像素子。
【請求項１１】
前記トランジスタは、前記画素と、前記画素から画素信号を出力する信号線との間を接続する選択トランジスタである
請求項１に記載の固体撮像素子。
【請求項１２】
前記トランジスタは、前記画素の光電変換部で発生した電荷を転送する転送トランジスタである
請求項１に記載の固体撮像素子。
【請求項１３】
前記転送トランジスタが有する前記フィン部は、前記半導体基板の基板表面から離れた深い位置に形成されている前記光電変換部に達する深さまで形成される
請求項１２に記載の固体撮像素子。
【請求項１４】
半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、
前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部と
を有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有するセンサ部
を備えるセンサ装置。
【請求項１５】
半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、
前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部と
を有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有する画素
を有する固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子、センサ装置、および電子機器に関し、特に、より良好な特性を得ることができるようにした固体撮像素子、センサ装置、および電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、被写体の像が結像する像面に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
【０００３】
また、画素領域の限られた面積に画素を収容するために、できるだけ少ない個数のトランジスタで画素を構成する必要があり、一般的に、増幅トランジスタとしてはソースフォロアアンプが採用されている。ソースフォロアアンプは、定電流源を画素領域の外部に配置することができることより、画素領域を小面積化することができ、電流を増幅することによって大きな容量負荷を駆動することができる。その一方、ソースフォロアアンプは、電圧増幅率が１以下であるため、後段回路での雑音に対してSN比（Signal/Noise比）の点で電圧増幅型のアンプと比較して不利である。
【０００４】
そこで、本願出願人は、ノイズの発生を抑制するために、増幅トランジスタを構成するゲート電極の一部が、ＰＤが形成される基板に対して埋め込まれた凸部を有して形成される固体撮像素子を提案している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１２５８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に開示されている固体撮像素子においてはチャネル幅拡大を図ることができるが、例えば、変調度の改善効果は低かった。このことより、変調度を改善することによって、より良好な特性を得ることができるようにすることが求められている。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、より良好な特性を得ることができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の一側面の固体撮像素子は、半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部とを有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有する画素を備える。
【０００９】
本開示の一側面のセンサ装置は、半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部とを有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有するセンサ部を備える。
【００１０】
本開示の一側面の電子機器は、半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部とを有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有する画素を有する固体撮像素子を備える。
【００１１】
本開示の一側面においては、ゲート電極が、半導体基板の表面に平面的に形成される平面部から半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有し、チャネル部が、フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるトランジスタを有する。そして、チャネル部の幅が前記フィン部の深さよりも狭く形成される。
【発明の効果】
【００１２】
本開示の一側面によれば、より良好な特性を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】増幅トランジスタの構成例を示す図である。
【図３】ポテンシャルについて説明する図である。
【図４】増幅トランジスタの第１の変形例および第２の変形例を示す図である。
【図５】ＦＤ部の使用可能範囲な電圧範囲を説明する図である。
【図６】転送トランジスタの構成例を示す図である。
【図７】転送トランジスタの変形例を示す図である。
【図８】増幅トランジスタの第３の変形例および第４の変形例を示す図である。
【図９】本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。
【図１０】イメージセンサを使用する使用例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１６】
図１に示すように、撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備えて構成される。
【００１７】
画素領域１２は、図示しない光学系により集光される光を受光する受光面である。画素領域１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
【００１８】
垂直駆動回路１３は、画素領域１２に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
【００１９】
水平駆動回路１５は、画素領域１２に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２０】
また、画素２１は、ＰＤ３１、転送トランジスタ３２、ＦＤ（Floating Diffusion）部３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を備えて構成される。
【００２１】
ＰＤ３１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２に接続されている。転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号TRGに従って駆動し、転送トランジスタ３２がオンになると、ＰＤ３１に蓄積されている電荷がＦＤ部３３に転送される。ＦＤ部３３は、増幅トランジスタ３４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ３１から転送される電荷を一時的に蓄積する。
【００２２】
増幅トランジスタ３４は、ＦＤ部３３に蓄積されている電荷に応じたレベル（即ち、ＦＤ部３３の電位）の画素信号を、選択トランジスタ３５を介して垂直信号線２３に出力する。つまり、ＦＤ部３３が増幅トランジスタ３４のゲート電極に接続される構成により、ＦＤ部３３および増幅トランジスタ３４は、ＰＤ３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
【００２３】
選択トランジスタ３５は、垂直駆動回路１３から供給される選択信号SELに従って駆動し、選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタ３６は、垂直駆動回路１３から供給されるリセット信号RSTに従って駆動し、リセットトランジスタ３６がオンになると、ＦＤ部３３に蓄積されている電荷がドレイン電源Ｖｄｄに排出されて、ＦＤ部３３がリセットされる。
【００２４】
図２は、増幅トランジスタ３４の構成例を示す図である。図２Ａには、増幅トランジスタ３４の平面的な構成例が示されており、図２Ｂには、図２Ａに示す一点鎖線に沿った増幅トランジスタ３４の断面的な構成例が示されている。
【００２５】
図２Ａに示すように、増幅トランジスタ３４は、Ｐ型の半導体基板（Pwell）４１に設けられるＮ型のソース４２およびドレイン４３の間にゲート電極４４が配置されて構成される。また、増幅トランジスタ３４の周囲を囲うように形成された溝に酸化膜（SiO2）などの絶縁物を埋め込むことによって、増幅トランジスタ３４を外部から分離するための素子分離部（STI：Shallow Trench Isolation）４５が設けられる。
【００２６】
また、図２Ｂに示すように、ゲート電極４４は、半導体基板４１の表面に平面的に形成される平面部４６と、平面部４６から半導体基板４１の内部に向かって埋め込まれるように形成される２本のフィン部４７−１および４７−２とを有した形状となっている。即ち、ゲート電極４４は、通常のトランジスタのチャネルに相当する部分に、２本のフィン部４７−１および４７−２が形成された構成となっている。フィン部４７−１および４７−２は、図２Ｂに示すような断面形状で、ソース４２からドレイン４３に向かって形成される。また、ゲート電極４４には、例えば、Ｎ型半導体よりも仕事関数が大きい金属やＰ型半導体などが材料として用いられる。
【００２７】
また、ゲート電極４４と半導体基板４１との間の絶縁性を確保するように絶縁膜４８が成膜されている。
【００２８】
そして、ゲート電極４４のフィン部４７−１および４７−２に挟まれる領域となる半導体基板４１には、絶縁膜４８を介してフィン部４７−１および４７−２の側面に接するように、ソースおよびドレインの間に亘ってＮ型のチャネル部４９が形成される。例えば、Ｎ型のチャネル部４９が形成される領域、即ち、２本のフィン部４７−１および４７−２に挟まれる領域の幅Ｓは、フィン部４７−１および４７−２の深さＤよりも狭くなるように設定される。例えば、この領域の幅Ｓが大きく形成される構成では、Ｐ型の半導体基板４１からのバックバイアス効果により変調度が低下することより、チャネル部４９は、このような変調度の低下が発生しないような幅Ｓおよび深さＤで形成される。また、チャネル部４９は、フィン部４７−１および４７−２により挟まれることで底面側でのみ半導体基板４１（ウェル）に接するように形成されることにより、バックバイアス効果を抑制することができる。
【００２９】
また、チャネル部４９は、ソース４２およびドレイン４３よりも十分に低い濃度のＮ型とされる。これにより、フィン部４７−１および４７−２と素子分離部４５との間の領域は電圧がチャネル部４９よりも低くなることより、アンプのソースフォロア動作に対しては寄与しない。例えば、フィン部４７−１および４７−２と素子分離部４５との間の領域を、濃度が低いＮ型またはＰ型にすることで空乏化するため、その領域のゲート容量としての影響度を抑制することができる。
【００３０】
図３は、図２Ｂにおいて破線で示すＡ−Ａ’におけるポテンシャル（Ｖｇ＝Ｖｄ）を示す図である。
【００３１】
図３に示すように、増幅トランジスタ３４は、変調度を上げながら、アンプ特性としての要件を満たすことができる。このように変調度を上げることができるので、増幅トランジスタ３４は、例えば、信号振幅を増大させて後段回路におけるノイズの影響を低減することができる。
【００３２】
次に、図４を参照して、増幅トランジスタ３４の変形例について説明する。図４Ａには、増幅トランジスタ３４の第１の変形例が示されており、図４Ｂには、増幅トランジスタ３４の第２の変形例が示されている。
【００３３】
なお、図４に示す増幅トランジスタ３４Ａおよび３４Ｂにおいて、図２の増幅トランジスタ３４と共通する構成については、同一の符号を付し、詳細な説明を省略する。即ち、図４に示す増幅トランジスタ３４Ａおよび３４Ｂは、ゲート電極４４の２本のフィン部４７−１および４７−２の間にチャネル部４９が設けられる点で、図２の増幅トランジスタ３４と同様に構成されている。
【００３４】
図４Ａに示すように、増幅トランジスタ３４Ａは、２本のフィン部４７−１および４７−２の互いに反対側を向く外側の側面に、絶縁膜４８を介して接するように素子分離部４５Ａが形成されている点で、図２の増幅トランジスタ３４と異なって構成されている。即ち、図２の増幅トランジスタ３４では、２本のフィン部４７−１および４７−２と素子分離部４５との間に半導体基板４１の一部が設けられていたのに対し、増幅トランジスタ３４Ａでは、そのような増幅トランジスタ３４Ａの一部が設けられない構造となっている。
【００３５】
図４Ｂに示すように、増幅トランジスタ３４Ｂは、２本のフィン部４７−１および４７−２の先端側の半導体基板４１に、低濃度領域５０ａおよび５０ｂが設けられる点で、図２の増幅トランジスタ３４と異なる構成となっている。さらに、増幅トランジスタ３４Ｂは、フィン部４７−１と素子分離部４５との間に低濃度領域５０ｃが設けられるとともに、フィン部４７−２と素子分離部４５との間に低濃度領域５０ｄが設けられる構成となっている。
【００３６】
低濃度領域５０ａ乃至５０ｄは、チャネル部４９よりもＮ型の不純物濃度が低い、または、半導体基板４１よりもＰ型の不純物濃度が低い領域である。例えば、フィン部４７−１および４７−２を形成するためのトレンチが半導体基板４１に掘られた状態で、Ｎ型の不純物を垂直方向下方に向かって注入することで、低濃度領域５０ａ乃至５０ｄを形成することができる。
【００３７】
このように、低濃度領域５０ａおよび５０ｂを設けることによって、ゲート電極４４のフィン部４７−１および４７−２の先端と半導体基板４１との間の容量の低減を図ることができる。また、低濃度領域５０ｃおよび５０ｄを設けることによっても、同様に、容量の低減を図ることができる。
【００３８】
このような構造の増幅トランジスタ３４（変形例を含む）は、チャネルの変調度が高くなる特性を有する。このため、増幅トランジスタ３４の構造を、画素２１を構成する他のトランジスタ、例えば、リセットトランジスタ３６や選択トランジスタ３５などに適用することも有用である。
【００３９】
例えば、図２のフィン部４７−１および４７−２を備えるゲート電極４４をリセットトランジスタ３６に適用することで、図５に示すように、ＦＤ部３３の使用可能範囲な電圧範囲を拡大することができる。
【００４０】
図５では、横軸が、リセットトランジスタ３６のゲート電圧を示しており、縦軸が、チャネル部４９の電圧を示している。図示するように、フィン部４７−１および４７−２を設けた形状のゲート電極４４をリセットトランジスタ３６に適用する構成（本技術）は、平面的な形状のゲート電極が設けられる構成（従来技術）よりも、ＦＤ部３３の使用可能範囲な電圧範囲を広範囲とすることができる。これは、リセット直後の電位とリセットオフ時のチャネル電位の差が、ＦＤ部３３の使用可能範囲であることによるものである。
【００４１】
同様に、図２のフィン部４７−１および４７−２を備えるゲート電極４４を選択トランジスタ３５に適用することで、垂直信号線２３の出力電圧の使用範囲を拡大することができる。
【００４２】
ここで、リセットトランジスタ３６や選択トランジスタ３５では、ゲートオン時のチャネル空乏電圧は、ドレイン電圧よりも高くする必要があるため、ゲート材料としてＮ型を採用してもよい。なお、増幅トランジスタ３４と同様に、仕事関数の異なる材料については、チャネルのＮ型濃度を高めることによって調整可能であるため使用することができる。
【００４３】
次に、図６を参照して、フィン部を備えるゲート電極を転送トランジスタ３２に適用した構成例について説明する。
【００４４】
図６Ａには、ＰＤ３１からＦＤ部３３への電荷の転送経路に沿った転送トランジスタ３２の断面的な構成例が示されており、図６Ｂには、図６Ａに示す一点鎖線に沿った転送トランジスタ３２の断面的な構成例が示されている。
【００４５】
図６Ａに示すように、ＰＤ３１は、半導体基板４１の深い領域まで形成されるＮ型領域５１と、Ｎ型領域５１の表面に形成されるＰ型領域５２とのＰＮ接合により構成されている。ＦＤ部３３は、ＰＤ３１と同一表面上となる半導体基板４１であって、ＰＤ３１から転送トランジスタ３２を隔てた箇所に配置される。
【００４６】
図６Ｂに示すように、転送トランジスタ３２のゲート電極５３は、半導体基板４１の表面に平面的に形成される平面部５４と、平面部５４から半導体基板４１の内部に向かって埋め込まれるように形成される２本のフィン部５５−１および５５−２とを有した形状となっている。フィン部５５−１および５５−２は、ＦＤ部３３の深さと同等の深さとなるように形成されており、それらに挟まれる領域にＮ型のチャネル部４９が形成される。
【００４７】
次に、図７を参照して、転送トランジスタ３２の変形例について説明する。なお、図７に示す転送トランジスタ３２Ａにおいて、図６の転送トランジスタ３２と共通する構成については、同一の符号を付し、詳細な説明を省略する。
【００４８】
図７Ａに示すように、ＰＤ３１は、半導体基板４１の基板表面から離れた深い位置に形成されており、ＰＤ３１から半導体基板４１の基板表面に形成されるＦＤ部３３まで電荷を読み出すように転送トランジスタ３２Ａが形成される。例えば、転送トランジスタ３２Ａのゲート電極５３Ａは、平面部５４からＰＤ３１に達する深さまで埋め込まれるように形成される２本のフィン部５５Ａ−１および５５Ａ−２を有した形状となっている。そして、図７Ｂに示すように、フィン部５５Ａ−１および５５Ａ−２に挟まれる領域には、ＰＤ３１の深さまでＮ型のチャネル部４９Ａが形成される。
【００４９】
このように構成される転送トランジスタ３２および３２Ａは、フィン部５５−１および５５−２に挟まれる領域にチャネル部４９および４９Ａがそれぞれ設けられる構成とすることで、より良好な転送特性を得ることができる。
【００５０】
ところで、上述したように、２本のフィン部を有する構成のトランジスタは、高い変調度を実現することができるが、近年、画素サイズの微細化に伴って、トランジスタの面積を縮小することが求められている。そのため、１本のフィン部を有するトランジスタを構成することにより画素サイズの微細化に対応することができる。
【００５１】
次に、図８を参照して、増幅トランジスタ３４の変形例について説明する。図８Ａには、増幅トランジスタ３４の第３の変形例が示されており、図８Ｂには、増幅トランジスタ３４の第４の変形例が示されている。
【００５２】
図８Ａに示すように、増幅トランジスタ３４Ｃのゲート電極４４Ｃは、半導体基板４１の表面に平面的に形成される平面部４６から半導体基板４１の内部に向かって埋め込まれるように形成される１本のフィン部４７を有した形状となっている。そして、フィン部４７の一方の側面と素子分離部４５との間にチャネル部４９−１が設けられるとともに、フィン部４７の他方の側面と素子分離部４５との間にチャネル部４９−２が設けられる。また、フィン部４７の先端には、低濃度領域５０を設けることができる。
【００５３】
また、図８Ｂに示すように、増幅トランジスタ３４Ｄのゲート電極４４Ｄは、半導体基板４１の表面に平面的に形成される平面部４６から半導体基板４１の内部に向かって埋め込まれるように形成される１本のフィン部４７を有した形状となっている。そして、増幅トランジスタ３４Ｄでは、フィン部４７の一方の側面に絶縁膜４８を介して接するように素子分離部４５Ｄが形成され、フィン部４７の他方の側面と素子分離部４５Ｄとの間にチャネル部４９が設けられる。また、フィン部４７の先端には、低濃度領域５０を設けることができる。
【００５４】
このように、増幅トランジスタ３４Ｃおよび３４Ｄは、１本のフィン部４７を有する構成であっても、素子分離部４５と組み合わせる構成によりチャネル部４９を設けることで、ＳＯＩ（Silicon on Insulator）のような構造とすることができる。このような構成においても、ゲートをＰ型とし、チャネルをＮ型とすることで、図２の増幅トランジスタ３４ほどではないが、ゲート電極が平面的な構成と比較して変調度を高めることができ、かつ、アンプ特性の要件を満たすことができる。
【００５５】
以上のように、撮像素子１１は、より変調度の高いソースフォロアアンプを有することにより、例えば、後段回路を含めたS/N比を改善することができる。
【００５６】
例えば、本技術を、増幅トランジスタ３４に適用することで、チャネル部４９をいわゆる埋め込みチャネルにできることから増幅トランジスタ３４の雑音改善を期待することができる。また、本技術を、リセットトランジスタ３６や選択トランジスタ３５、転送トランジスタ３２に適用することで、画素出力の電圧レンジを拡大すること、すなわちダイナミックレンジを改善することができる。
【００５７】
なお、本技術は、撮像素子１１の画素領域１２にのみ適用することができ、例えば、垂直駆動回路１３や水平駆動回路１５などの周辺回路においては、従来技術と同様のトランジスタを形成することができる。また、上述した説明では、キャリアが電子である前提としているが、キャリアが正孔である場合、即ち、半導体の型が逆の場合も同様の構成が可能である。この場合はアンプトランジスタのゲートはソース・ドレインよりも仕事関数の小さい材料となる。
【００５８】
さらに、本技術は、CMOSイメージセンサなどの撮像素子１１の他、例えば、光を受光する画素２１に替えて、複数のセンサ部がアレイ状に配置され、それらのセンサ部の電圧信号出力を電流増幅して駆動するセンサ装置に適用することができる。このようなセンサ装置においても、増幅トランジスタ３４と同様のアンプ構成を有していれば、撮像素子１１と同様に特性の改善を図ることができ、より良好な特性を得ることができる。
【００５９】
なお、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００６０】
図９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００６１】
図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００６２】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００６３】
撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【００６４】
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００６５】
このように構成されている撮像装置１０１では、上述した撮像素子１１を適用することで、例えば、低ノイズで、より高画質な画像を撮像することができる。
【００６６】
図１０は、上述のイメージセンサを使用する使用例を示す図である。
【００６７】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【００６８】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【００６９】
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、
前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部と
を有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有する画素
を備える固体撮像素子。
（２）
前記ゲート電極は、少なくとも２本の前記フィン部を有して構成され、
前記チャネル部は、それらの前記フィン部の間に挟まれる領域に形成される
上記（１）に記載の固体撮像素子。
（３）
前記チャネル部は、両側面が前記絶縁膜を介して前記フィン部に接し、底面側でのみ前記半導体基板に接するように形成される
上記（２）に記載の固体撮像素子。
（４）
前記トランジスタを囲うように設けられ、前記トランジスタを外部から分離する素子分離部
をさらに備える上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記素子分離部は、前記フィン部の外側の側面に接するように形成される
上記（４）に記載の固体撮像素子。
（６）
前記素子分離部と前記フィン部の外側の側面との間の前記半導体基板に、前記チャネル部よりも不純物濃度の低い低濃度領域が設けられる
上記（４）または（５）に記載の固体撮像素子。
（７）
前記ゲート電極は、１本の前記フィン部を有して構成され、
前記フィン部と、前記トランジスタを囲うように設けられ、前記トランジスタを外部から分離する素子分離部との間に、前記チャネル部が設けられる
上記（４）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記フィン部の先端側の前記半導体基板に、前記チャネル部よりも不純物濃度の低い低濃度領域が設けられる
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記トランジスタは、前記画素の光電変換部において発生した電荷を増幅して画素信号として出力する増幅トランジスタである
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
前記トランジスタは、前記画素の光電変換部において発生した電荷を一時的に蓄積する浮遊拡散領域の電荷をリセットするリセットトランジスタである
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１１）
前記トランジスタは、前記画素と、前記画素から画素信号を出力する信号線との間を接続する選択トランジスタである
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１２）
前記トランジスタは、前記画素の光電変換部で発生した電荷を転送する転送トランジスタである
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１３）
前記転送トランジスタが有する前記フィン部は、前記半導体基板の基板表面から離れた深い位置に形成されている前記光電変換部に達する深さまで形成される
上記（１２）に記載の固体撮像素子。
（１４）
半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、
前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部と
を有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有するセンサ部
を備えるセンサ装置。
（１５）
半導体基板の表面に平面的に形成される平面部から前記半導体基板の内部に向かって埋め込まれるように形成される少なくとも１本以上のフィン部を有するゲート電極と、
前記フィン部の側面に絶縁膜を介して接するように、ソースおよびドレインの間に亘って設けられるチャネル部と
を有して構成され、前記チャネル部の幅が前記フィン部の深さよりも狭く形成されるトランジスタを有する画素
を有する固体撮像素子を備える電子機器。
【００７０】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００７１】
１１  撮像素子，  １２  画素領域，  １３  垂直駆動回路，  １４  カラム信号処理回路，  １５  水平駆動回路，  １６  出力回路，  １７  制御回路，  ２１  画素，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  ＦＤ部，  ３４  増幅トランジスタ，  ３５  選択トランジスタ，  ３６  リセットトランジスタ，  ４１  半導体基板，  ４２  ソース，  ４３  ドレイン，  ４４  ゲート電極，  ４５  素子分離部，  ４６  平面部，  ４７  フィン部，  ４８  絶縁膜，  ４９  チャネル部，  ５０  低濃度領域，  ５１  Ｎ型領域，  ５２  Ｐ型領域，  ５３  ゲート電極，  ５４  平面部，  ５５  フィン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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