(57)【要約】【課題】動作の安定性を確保しながら、より大容量化することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００には、スイッチング素子１と、スイッチング素子１に接続された複合強誘電体キャパシタ２と、が含まれる。複合強誘電体キャパシタ２には、第１の電極１１と、第１の電極１１上の第１の強誘電体膜１２と、第１の強誘電体膜１２上の第２の電極１３と、第２の電極１３上の第２の強誘電体膜１４と、第１の強誘電体膜１４上の第３の電極１５と、が含まれる。第３の電極１５、第２の強誘電体膜１４及び第２の電極１３から構成される第１の強誘電体キャパシタ２１と、第２の電極１３、第１の強誘電体膜１２及び第１の電極１１から構成される第２の強誘電体キャパシタ２２と、の間で、飽和分極に達する電界の強さ及び残留分極値が相違している。【選択図】図１
2017183520.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子と、
前記スイッチング素子に接続された複合強誘電体キャパシタと、
を有し、
前記複合強誘電体キャパシタは、互いに直列に接続された２以上の強誘電体キャパシタを有し、
前記２以上の強誘電体キャパシタの間で、飽和分極に達する電界の強さ及び残留分極値が相違していることを特徴とする半導体装置。
【請求項２】
前記複合強誘電体キャパシタは、
第１の電極と、
前記第１の電極上の第１の強誘電体膜と、
前記第１の強誘電体膜上の第２の電極と、
前記第２の電極上の第２の強誘電体膜と、
前記第１の強誘電体膜上の第３の電極と、
を有し、
前記第３の電極、前記第２の強誘電体膜及び前記第２の電極から構成される第１の強誘電体キャパシタと、前記第２の電極、前記第１の強誘電体膜及び前記第１の電極から構成される第２の強誘電体キャパシタと、の間で、飽和分極に達する電界の強さ及び残留分極値が相違していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の電極の前記第２の強誘電体膜と接する面の面積は、前記第２の電極の前記第１の強誘電体膜と接する面の面積より小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
スイッチング素子を形成する工程と、
前記スイッチング素子に接続される複合強誘電体キャパシタを形成する工程と、
を有し、
前記複合強誘電体キャパシタを形成する工程は、互いに直列に接続される２以上の強誘電体キャパシタを形成する工程を有し、
前記２以上の強誘電体キャパシタの間で、飽和分極に達する電界の強さ及び残留分極値が相違していることを特徴とする半導体装置の製造方法。
【請求項５】
前記複合強誘電体キャパシタを形成する工程は、
第１の電極を形成する工程と、
前記第１の電極上に第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に第２の電極を形成する工程と、
前記第２の電極上に第２の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に第３の電極を形成する工程と、
を有し、
前記第３の電極、前記第２の強誘電体膜及び前記第２の電極から構成される第１の強誘電体キャパシタと、前記第２の電極、前記第１の強誘電体膜及び前記第１の電極から構成される第２の強誘電体キャパシタと、の間で、飽和分極に達する電界の強さ及び残留分極値が相違していることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第３の電極の前記第２の強誘電体膜と接する面の面積は、前記第２の電極の前記第１の強誘電体膜と接する面の面積より小さいことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ）は強誘電体キャパシタを備えた不揮発性メモリである。強誘電体キャパシタの残留分極の方向に応じて２値１ビットのデータが一つのメモリセルに記憶される。強誘電体キャパシタの微細化により、単位面積当たりのメモリセルの数を増加させ、強誘電体メモリの記憶容量を増大することができる。
【０００３】
しかしながら、強誘電体キャパシタの特性は微細化に伴って低下しやすい。例えば、強誘電体キャパシタの面積が小さくなるほど、スイッチングにより生じる残留分極量を確保しにくくなったり、リーク電流値を確保しにくくなったりする。強誘電体キャパシタの特性の低下は動作の安定性の低下につながる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−９４０６５号公報
【特許文献２】特開２０１１−９５４９号公報
【特許文献３】特開平１１−３９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、動作の安定性を確保しながら、より大容量化することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置の一態様には、スイッチング素子と、前記スイッチング素子に接続された複合強誘電体キャパシタと、が含まれる。前記複合強誘電体キャパシタには、互いに直列に接続された２以上の強誘電体キャパシタが含まれる。前記２以上の強誘電体キャパシタの間で、飽和分極に達する電界の強さ及び残留分極値が相違している。
【０００７】
半導体装置の製造方法の一態様では、スイッチング素子を形成し、前記スイッチング素子に接続される複合強誘電体キャパシタを形成する。前記複合強誘電体キャパシタを形成する際には、互いに直列に接続される２以上の強誘電体キャパシタを形成する。前記２以上の強誘電体キャパシタの間で、飽和分極に達する電界の強さ及び残留分極値が相違している。
【発明の効果】
【０００８】
上記の半導体装置等によれば、適切な複合強誘電体キャパシタが含まれるため、動作の安定性を確保しながら、より大容量化することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】複合強誘電体キャパシタの例を示す断面図である。
【図３】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図４】電界効果トランジスタの構成を示す断面図である。
【図５Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図６】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図７Ａ】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態に係る半導体装置は強誘電体メモリの一例である。図１は、第１の実施形態に係る半導体装置の構成を示す図である。
【００１２】
第１の実施形態に係る半導体装置１００には、図１（ａ）に示すように、スイッチング素子１、複合強誘電体キャパシタ２、ワード線３、ビット線４及びプレート線５が含まれる。複合強誘電体キャパシタ２には、図１（ｂ）に示すように、電極１１、強誘電体膜１２、電極１３、強誘電体膜１４及び電極１５が含まれる。複合強誘電体キャパシタ２の一端（電極１１）にスイッチング素子１が接続され、複合強誘電体キャパシタ２の他端（電極１５）にプレート線５が接続されている。ワード線３はスイッチング素子１のオン／オフを切り替える。ビット線４はスイッチング素子１に接続されており、スイッチング素子１のオン／オフにより、複合強誘電体キャパシタ２とビット線４との間の導通／非導通が切り替えられる。
【００１３】
電極１３、強誘電体膜１４及び電極１５が第１の強誘電体キャパシタ２１に含まれ、電極１１、強誘電体膜１２及び電極１３が第２の強誘電体キャパシタ２２に含まれる。第１の強誘電体キャパシタ２１と第２の強誘電体キャパシタ２２との間では、飽和分極に達する電界の強さ及び残留分極値が相違している。例えば、図１（ｃ）に示すように、第１の強誘電体キャパシタ２１は電界の強さがＥｓ１になると飽和分極に達し、第２の強誘電体キャパシタ２２は電界の強さがＥｓ１より高いＥｓ２になると飽和分極に達する。また、第１の強誘電体キャパシタ２１の残留分極値（Ｐｒ１）は第２の強誘電体キャパシタ２２の残留分極値（Ｐｒ２）よりも小さい。図２（ａ）に示すように、電極１５の強誘電体膜１４と接する面の面積が、電極１３の強誘電体膜１２と接する面の面積よりも小さくてもよく、図２（ｂ）に示すように、強誘電体膜１４が強誘電体膜１２より薄くてもよい。一般的に、強誘電体キャパシタのヒステリシスループ及び抗電圧は、電極の強誘電体膜と接する面の面積が小さいほど小さくなり、強誘電体膜が薄いほど小さくなる。強誘電体膜１２と強誘電体膜１４との間で材料が相違していてもよい。
【００１４】
次に、第１の実施形態に係る半導体装置の動作について説明する。ここでは、電極１５の電位が電極１１の電位より高くなる電界を正の電界とする。
【００１５】
初期状態では、強誘電体膜１２及び強誘電体膜１４のいずれもが分極していない。この状態で、複合強誘電体キャパシタ２にＥｓ１以上Ｅｓ２未満の正の電界（Ｅ１）が印加されると、第１の強誘電体キャパシタ２１が正の飽和分極に達する。第１の強誘電体キャパシタ２１が正の飽和分極に達すると、その後に複合強誘電体キャパシタ２に印加する電界を０にしても、第１の強誘電体キャパシタ２１は正の残留分極値（Ｐｒ１）を示すようになる。また、複合強誘電体キャパシタ２にＥｓ２以上の正の電界（Ｅ２）が印加されると、第１の強誘電体キャパシタ２１及び第２の強誘電体キャパシタ２２が正の飽和分極に達する。第２の強誘電体キャパシタ２２が正の飽和分極に達すると、その後に複合強誘電体キャパシタ２に印加する電界を０にしても、第２の強誘電体キャパシタ２２は正の残留分極値（Ｐｒ２）を示すようになる。
【００１６】
逆に、初期状態で、複合強誘電体キャパシタ２に−Ｅｓ２超−Ｅｓ１以下の負の電界（−Ｅ１）が印加されると、第１の強誘電体キャパシタ２１が負の飽和分極に達する。第１の強誘電体キャパシタ２１が負の飽和分極に達すると、その後に複合強誘電体キャパシタ２に印加する電界を０にしても、第１の強誘電体キャパシタ２１は負の残留分極値（−Ｐｒ１）を示すようになる。また、複合強誘電体キャパシタ２に−Ｅｓ２以下の負の電界（−Ｅ２）が印加されると、第１の強誘電体キャパシタ２１及び第２の強誘電体キャパシタ２２が負の飽和分極に達する。第２の強誘電体キャパシタ２２が負の飽和分極に達すると、その後に複合強誘電体キャパシタ２に印加する電界を０にしても、第２の強誘電体キャパシタ２２は負の残留分極値（−Ｐｒ２）を示すようになる。
【００１７】
第１の強誘電体キャパシタ２１、第２の強誘電体キャパシタ２２の残留分極値は表１に示す電界の印加により遷移させることができる。ここで、「−Ｅ２→Ｅ１」は−Ｅ２の電界を印加し、その後にＥ１の電界を印加することを意味し、「Ｅ２→−Ｅ１」はＥ２の電界を印加し、その後に−Ｅ１の電界を印加することを意味する。
【００１８】
【表１】
2017183520.tif 000003
【００１９】
このように、第１の実施形態では、第１の強誘電体キャパシタ２１及び第２の強誘電体キャパシタ２２の残留分極値の組み合わせは、「Ｐｒ１、Ｐｒ２」、「Ｐｒ１、−Ｐｒ２」、「−Ｐｒ１、Ｐｒ２」及び「−Ｐｒ１、−Ｐｒ２」の４通りである。このため、特性が低下するような強誘電体キャパシタの微細化を回避しながら、一つのメモリセルに４値２ビットのデータを記憶させることができる。
【００２０】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態に係る半導体装置は強誘電体メモリの一例である。図３は、第２の実施形態に係る半導体装置の構成を示す断面図である。
【００２１】
第２の実施形態に係る半導体装置２００には、シリコン基板等の半導体基板２１１が含まれている。半導体基板２１１の表面にトランジスタの活性領域を画定する素子分離領域２１２が形成されている。活性領域にＰウェル２１３が形成されており、Ｐウェル２１３を用いたスイッチング素子５１が形成されている。スイッチング素子５１は、例えば電界効果トランジスタである。この電界効果トランジスタには、例えば、図４に示すように、ゲート絶縁膜３１、ゲート電極３２、不純物注入領域３３、絶縁性のサイドウォール３４、不純物注入領域３５及びシリサイド層３６が含まれている。ゲート電極３２はメモリセルアレイのワード線として機能する。
【００２２】
スイッチング素子５１を覆うカバー膜２２１が半導体基板２１１上に形成され、カバー膜２２１上に層間絶縁膜２２２が形成されている。層間絶縁膜２２２及びカバー膜２２１にシリサイド層３６を露出するコンタクトホール２２３が形成されており、コンタクトホール２２３内に導電プラグ２２４が形成されている。層間絶縁膜２２２及び導電プラグ２２４上にエッチングストッパ膜２２５が形成され、エッチングストッパ膜２２５上に層間絶縁膜２２６が形成されている。層間絶縁膜２２６及びエッチングストッパ膜２２５に、複数の導電プラグ２２４のうちの一部を露出する開口部２２７が形成され、開口部２２７内に配線２２８が形成されている。配線２２８は導電プラグ２２４に接続されており、メモリセルアレイのビット線として機能する。層間絶縁膜２２６及び配線２２８上に酸化防止膜２２９が形成され、酸化防止膜２２９上に緩衝膜２３０が形成されている。緩衝膜２３０、酸化防止膜２２９、層間絶縁膜２２６及びエッチングストッパ膜２２５に、複数の導電プラグ２２４のうちの他の一部を露出するコンタクトホール２３１が形成され、コンタクトホール２３１内に導電プラグ２３２が形成されている。
【００２３】
緩衝膜２３０上に複合強誘電体キャパシタ５２が形成されている。複合強誘電体キャパシタ５２には、電極２５１、強誘電体膜２５２、電極２５３、強誘電体膜２５４及び電極２５５が含まれている。電極２５１は導電プラグ２３２と直接接している。電極２５１には、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、窒化アルミニウムチタン（ＴｉＡｌＮ）膜及びイリジウム（Ｉｒ）膜が含まれている。強誘電体膜２５２には、例えば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3  （０＜ｘ＜１））膜（ＰＺＴ膜）が含まれている。電極２５３には、例えば、ルテニウム酸ストロンチウム（ＳｒＲｕＯ3）膜（ＳＲＯ膜）、酸化イリジウム（ＩｒＯ2）膜及びＩｒ膜が含まれている。強誘電体膜２５４には、例えば、ＰＺＴ膜が含まれている。電極２５５には、例えば、ＳＲＯ膜、ＩｒＯ2膜及びＩｒ膜が含まれている。電極２５１は第１の電極の一例であり、強誘電体膜２５２は第１の強誘電体膜の一例であり、電極２５３は第２の電極の一例であり、強誘電体膜２５４は第２の強誘電体膜の一例であり、電極２５５は第３の電極の一例である。電極２５５上にハードマスク２４８が形成されている。ハードマスク２４８には、例えばＴｉＮ膜が含まれている。
【００２４】
複合強誘電体キャパシタ５２を覆う保護膜２６１が緩衝膜２３０上に形成され、層間絶縁膜２６２が保護膜２６１上に形成されている。層間絶縁膜２６２、保護膜２６１及びハードマスク２４８に電極２５５を露出するコンタクトホール２３１が形成され、コンタクトホール２３１内に導電プラグ２３２が形成されている。層間絶縁膜２６２及び導電プラグ２６４上に配線２６５が形成されている。配線２６５はメモリセルアレイのプレート線として機能する。
【００２５】
第２の実施形態では、電極２５５の強誘電体膜２５４と接する面の面積が、電極２５３の強誘電体膜２５２と接する面の面積よりも小さい。従って、電極２５５、強誘電体膜２５４及び電極２５３を含む第１の強誘電体キャパシタの飽和分極に達する電界の強さ及び残留分極値が、電極２５３、強誘電体膜２５２及び電極２５１を含む第２の強誘電体キャパシタのそれらより小さい。このため、第１の実施形態と同様に、特性が低下するような強誘電体キャパシタの微細化を回避しながら、一つのメモリセルに４値２ビットのデータを記憶させることができる。
【００２６】
強誘電体膜２５２と強誘電体膜２５４との間で厚さが相違していてもよい。例えば、強誘電体膜２５２が強誘電体膜２５４より厚くてもよい。また、強誘電体膜２５２と強誘電体膜２５４との間で材料が相違していてもよい。強誘電体膜２５２及び強誘電体膜２５４にＰＺＴが用いられる場合でも、ＺｒとＴｉとの割合が相違していれば、第１の強誘電体キャパシタと第２の強誘電体キャパシタとの間で、飽和分極に達する電界の強さ及び残留分極値が相違する。
【００２７】
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図５Ａ乃至図５Ｃは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２８】
先ず、図５Ａ（ａ）に示すように、半導体基板２１１の表面に、トランジスタの活性領域を画定する素子分離領域２１２を形成する。素子分離領域２１２としては、例えば、シャロートレンチアイソレーション（shallow trench isolation：ＳＴＩ）を形成する。ＳＴＩは、半導体基板２１１の表面に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成することができる。なお、素子分離領域２１２として、ロコス（local oxidation of silicon：ＬＯＣＯＳ）法で絶縁膜を形成してもよい。次いで、活性領域に不純物を導入することにより、例えばＰウェル２１３を形成する。その後、この活性領域にスイッチング素子５１を形成する。スイッチング素子５１としては、例えば図４に示す電界効果トランジスタを形成する。
【００２９】
この電界効果トランジスタの形成では、先ず、活性領域の表面にゲート絶縁膜３１を形成する。ゲート絶縁膜３１は、例えば、熱酸化により形成することができる。次いで、ゲート絶縁膜３１上にゲート電極３２を形成する。ゲート電極３２は、例えば、半導体基板２１１の上側全面に非晶質又は多結晶のシリコン膜を形成し、このシリコン膜をフォトリソグラフィ法によりパターニングすることにより形成することができる。その後、ゲート電極３２をマスクにして、ゲート電極３２の両側のＰウェル２１３にｎ型不純物をイオン注入することによりｎ型の不純物注入領域３３をエクステンション領域として形成する。続いて、ゲート電極３２の側面上に絶縁性のサイドウォール３４を形成する。サイドウォール３４は、例えば、半導体基板２１１及びゲート電極３２上に絶縁膜を形成し、この絶縁膜をエッチバックすることにより形成することができる。絶縁膜としては、例えば化学気相成長（chemical vapor deposition：ＣＶＤ）法により酸化シリコン膜を形成する。次いで、サイドウォール３４及びゲート電極３２をマスクにして、Ｐウェル２１３内にｎ型不純物を不純物注入領域３３の形成時よりも高濃度でイオン注入することによりｎ型の不純物注入領域３５を形成する。この結果、不純物注入領域３３及び不純物注入領域３５を備えたソース／ドレイン領域が得られる。不純物注入領域３５の形成後には、ゲート電極３２上及び不純物注入領域３５上にシリサイド層３６を形成する。シリサイド層３６の形成時には、スパッタ法によりコバルト膜等の金属膜を形成し、この金属膜を加熱してシリコンと反応させる。そして、金属膜の未反応の部分をウエットエッチングにより除去する。
【００３０】
次いで、スイッチング素子５１を覆うカバー膜２２１を形成する。カバー膜２２１としては、例えば厚さが約７０ｎｍの窒化シリコン膜をプラズマＣＶＤ法により形成する。その後、カバー膜２２１上に層間絶縁膜２２２を形成する。層間絶縁膜２２２としては、例えば厚さが約１．１μｍの酸化シリコン膜をテトラエトキシシラン（tetraethoxysilane：ＴＥＯＳ）含有ガスを使用したプラズマＣＶＤ法により形成する。続いて、層間絶縁膜２２２の上面を化学機械研磨（chemical-mechanical polishing：ＣＭＰ）法により研磨して平坦化する。研磨後の層間絶縁膜２２２の厚さは、例えば半導体基板２１１の平坦面上で約６００ｎｍとする。次いで、層間絶縁膜２２２及びカバー膜２２１にシリサイド層３６を露出するコンタクトホール２２３を形成する。コンタクトホール２２３の形成では、例えば、フォトリソグラフィ法により層間絶縁膜２２２及びカバー膜２２１をパターニングする。コンタクトホール２２３の直径は、例えば０．２０μｍとする。その後、コンタクトホール２２３内に導電プラグ２２４を形成する。導電プラグ２２４の形成では、例えば、コンタクトホール２２３内にＣＶＤ法により密着膜（グルー膜）としてチタン膜及び窒化チタン膜を形成し、窒化チタン膜上にＣＶＤ法によりタングステン膜を形成する。そして、層間絶縁膜２２２の上面が露出されるように、これらタングステン膜、窒化チタン膜及びチタン膜をＣＭＰ法により研磨する。
【００３１】
次いで、図５Ａ（ｂ）に示すように、層間絶縁膜２２２及び導電プラグ２２４上にエッチングストッパ膜２２５を形成する。エッチングストッパ膜２２５としては、例えば厚さが約３０ｎｍの窒化シリコン膜を形成する。その後、エッチングストッパ膜２２５上に層間絶縁膜２２６を形成する。層間絶縁膜２２６としては、例えば厚さが約３５０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成する。続いて、層間絶縁膜２２６及びエッチングストッパ膜２２５のビット線を形成する予定の領域に、導電プラグ２２４を露出する開口部２２７を形成する。開口部２２７の形成では、例えば、層間絶縁膜２２６上に犠牲膜として窒化シリコン膜を形成し、フォトレジストのマスクを用いて、この犠牲膜及び層間絶縁膜２２６にエッチングストッパ膜２２５まで達する開口部を形成し、マスクを除去し、犠牲膜及びエッチングストッパ膜２２５をエッチングする。開口部２２７の形成後には、開口部２２７内にビット線として配線２２８を形成する。配線２２８の形成では、例えば、開口部２２７内にＣＶＤ法により密着膜（グルー膜）としてチタン膜及び窒化チタン膜を形成し、窒化チタン膜上にＣＶＤ法によりタングステン膜を形成する。そして、層間絶縁膜２２６の上面が露出されるように、これらタングステン膜、窒化チタン膜及びチタン膜をＣＭＰ法により研磨する。
【００３２】
配線２２８の形成後には、層間絶縁膜２２６及び配線２２８上に酸化防止膜２２９を形成する。酸化防止膜２２９としては、例えば厚さが３０ｎｍの窒化シリコン膜を形成する。酸化防止膜２２９により、後のコンタクトホール２３１の形成時等における配線２２８の酸化が防止される。次いで、酸化防止膜２２９上に緩衝膜２３０を形成する。緩衝膜２３０としては、例えば厚さが約２００ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成する。緩衝膜２３０は、後述のように、複合強誘電体キャパシタ５２を形成するためのエッチングの際に、下方へのダメージを抑制する。緩衝膜２３０は複合強誘電体キャパシタ５２との密着性を向上することができる。その後、緩衝膜２３０、酸化防止膜２２９、層間絶縁膜２２６及びエッチングストッパ膜２２５に導電プラグ２２４を露出するコンタクトホール２３１を形成する。コンタクトホール２３１の形成では、例えば、フォトリソグラフィ法により緩衝膜２３０、酸化防止膜２２９、層間絶縁膜２２６及びエッチングストッパ膜２２５をパターニングする。コンタクトホール２３１の直径は、例えば０．２μｍとする。続いて、コンタクトホール２３１内に導電プラグ２３２を形成する。導電プラグ２３２の形成では、例えば、コンタクトホール２３１内にＣＶＤ法により密着膜（グルー膜）としてチタン膜及び窒化チタン膜を形成し、窒化チタン膜上にＣＶＤ法によりタングステン膜を形成する。そして、緩衝膜２３０の上面が露出されるように、これらタングステン膜、窒化チタン膜及びチタン膜をＣＭＰ法により研磨する。このとき、緩衝膜２３０は、ＣＭＰ法による研磨における膜減りをその内部で止め、その下の酸化防止膜２２９が研磨されることを防止することができる。
【００３３】
次いで、導電プラグ２３２の表面の自然酸化膜を除去し、図５Ｂ（ｃ）に示すように、緩衝膜２３０及び導電プラグ２３２上に、導電膜２４１、強誘電体膜２４２、導電膜２４３、強誘電体膜２４４、導電膜２４５及びＴｉＮ膜２４６を形成する。導電膜２４１の形成では、例えば、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜及びＩｒ膜をスパッタリング法又はＣＶＤ法によりこの順で形成する。自然酸化膜の除去からＴｉＮ膜の形成までの処理は、同一装置にて大気に暴露することなく行うことが望ましい。ＴｉＮ膜を省略してもよい。この場合、表面処理等による密着性の確保、プロセス条件又は薄膜化による応力調整を行うことが望ましい。ＴｉＡｌＮ膜の代わりに窒化タンタル（ＴａＮ）膜又は窒化アルミニウムタンタル（ＴａＡｌＮ）を形成してもよい。Ｉｒ膜の代わりに白金（Ｐｔ）膜又はルテニウム（Ｒｕ）を形成してもよい。強誘電体膜２４２の形成では、例えば、ＰＺＴ膜をスパッタリング法又はＣＶＤ法により形成する。ＣＶＤ法によればスパッタリング法よりも緻密なＰＺＴ膜を形成することができ、低電圧動作に有利である。導電膜２４３の形成では、例えば、ＳＲＯ膜、ＩｒＯ2膜及びＩｒ膜をこの順で形成する。これらは、同一の装置を用いて形成してもよく、異なる装置を用いて形成してもよい。強誘電体膜２４４の形成では、例えば、ＰＺＴ膜をスパッタリング法又はＣＶＤ法により形成する。導電膜２４５の形成では、例えば、ＳＲＯ膜、ＩｒＯ2膜及びＩｒ膜をこの順で形成する。ＴｉＮ膜２４６は、例えば、スパッタリング法又はＣＶＤ法により形成する。
【００３４】
その後、図５Ｂ（ｄ）に示すように、ＴｉＮ膜２４６上に有機マスク２４７を形成する。有機マスク２４７は、例えばフォトレジストの露光及び現像により形成することができる。
【００３５】
続いて、図５Ｂ（ｅ）に示すように、有機マスク２４７をエッチングマスクとして、ＴｉＮ膜２４６のエッチングを行い、ＴｉＮ膜２４６からハードマスク２４８を得る。
【００３６】
次いで、ハードマスク２４８をエッチングマスクとして、導電膜２４５、強誘電体膜２４４、導電膜２４３、強誘電体膜２４２及び導電膜２４１のエッチングを行う。この結果、図５Ｂ（ｆ）に示すように、電極２５５、強誘電体膜２５４、電極２５３、強誘電体膜及び電極２５１を備えた複合強誘電体キャパシタ５２が形成される。このとき、複合強誘電体キャパシタ５２の側壁がテーパー状になるように、導電膜２４５、強誘電体膜２４４、導電膜２４３、強誘電体膜２４２及び導電膜２４１を構成する材料ごとに、適宜、エッチング装置、チャンバ、エッチングガス及び加工条件を変更する。
【００３７】
その後、図５Ｃ（ｇ）に示すように、有機マスク２４７を除去する。有機マスク２４７は、ＴｉＮ膜２４６のエッチング後で導電膜２４５等のエッチング前に除去してもよく、導電膜２４５等のエッチング中に除去してもよい。
【００３８】
続いて、図５Ｃ（ｈ）に示すように、複合強誘電体キャパシタ５２を覆う保護膜２６１を緩衝膜２３０上に形成する。保護膜２６１の形成では、例えば、厚さが５ｎｍ〜２０ｎｍの酸化アルミニウム膜をスパッタリング法により形成し、酸素雰囲気中で５００℃〜６５０℃の温度でアニールを行い、厚さが３０ｎｍ〜１００ｎｍの酸化アルミニウム膜を有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法又は原子層堆積（atomic layer deposition：ＡＬＤ）法により形成する。
【００３９】
次いで、層間絶縁膜２６２を保護膜２６１上に形成する。層間絶縁膜２６２としては、例えば厚さが約１４００ｎｍの酸化シリコン膜を、ＴＥＯＳ、酸素、及びヘリウムの混合ガスを用いたプラズマＣＶＤ法により形成する。層間絶縁膜２６２として、例えば、絶縁性を有する無機膜等を形成してもよい。その後、層間絶縁膜２６２の表面を、例えばＣＭＰ法により平坦化する。その後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で熱処理を行う。熱処理の結果、層間絶縁膜２６２等の内部の水分が除去されるとともに、層間絶縁膜２６２等の質が変化し、層間絶縁膜２６２に水分が入りにくくなる。層間絶縁膜２６２のＣＭＰによる平坦化後に、例えば厚さが約２５０ｎｍの酸化シリコン膜をＴＥＯＳ含有ガスを使用したプラズマＣＶＤ法により形成してもよい。この酸化シリコン膜を形成することにより、ＣＭＰの影響で、複数の複合強誘電体キャパシタ５２の間にて層間絶縁膜２６２の表面に凹部が生じていたとしても、この凹部が埋め込まれて平坦な表面が得られる。この酸化シリコン膜を形成した場合も、その後にＮ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で熱処理を行うことが好ましい。
【００４０】
続いて、図５Ｃ（ｉ）に示すように、層間絶縁膜２６２、保護膜２６１及びハードマスク２４８に電極２５５を露出するコンタクトホール２６３を形成する。コンタクトホール２６３の形成では、例えば、フォトリソグラフィ法により層間絶縁膜２６２、保護膜２６１及びハードマスク２４８をパターニングする。次いで、コンタクトホール２６３内に導電プラグ２６４を形成する。導電プラグ２６４の形成では、例えば、コンタクトホール２６３内にＣＶＤ法により密着膜（グルー膜）としてチタン膜及び窒化チタン膜を形成し、窒化チタン膜上にＣＶＤ法によりタングステン膜を形成する。そして、層間絶縁膜２６２の上面が露出されるように、これらタングステン膜、窒化チタン膜及びチタン膜をＣＭＰ法により研磨する。導電プラグ２６４の形成後には、層間絶縁膜２６２及び導電プラグ２６４上に配線２６５を形成する。そして、さらに上層の層間絶縁膜及び配線等を形成して半導体装置を完成させる。
【００４１】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態に係る半導体装置は強誘電体メモリの一例である。図６は、第３の実施形態に係る半導体装置の構成を示す断面図である。
【００４２】
第３の実施形態に係る半導体装置３００では、図６に示すように、第２の実施形態における複合強誘電体キャパシタ５２に代えて複合強誘電体キャパシタ５３が含まれている。複合強誘電体キャパシタ５３では、電極２５３、強誘電体膜２５４、電極２５５及びハードマスク２４８が、複合強誘電体キャパシタ５２のそれらよりも小さな面積で形成されている。他の構成は半導体装置２００と同様である。
【００４３】
第３の実施形態によっても、特性が低下するような強誘電体キャパシタの微細化を回避しながら、一つのメモリセルに４値２ビットのデータを記憶させることができる。
【００４４】
次に、第３の実施形態に係る半導体装置の製造方法について説明する。図７Ａ乃至図７Ｂは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４５】
先ず、図７Ａ（ａ）に示すように、複合強誘電体キャパシタ５２の形成及び有機マスク２４７の除去までの処理を行う。
【００４６】
次いで、図７Ａ（ｂ）に示すように、有機マスク２４７より小さい有機マスク２４９をハードマスク２４８上に形成する。有機マスク２４９は、例えばフォトレジストの露光及び現像により形成することができる。
【００４７】
その後、図７Ａ（ｃ）に示すように、有機マスク２４９をエッチングマスクとして、ハードマスク２４８のエッチングを行う。続いて、ハードマスク２４８をエッチングマスクとして、電極２５５及び強誘電体膜２５４のエッチングを行う。この結果、電極２５５、強誘電体膜２５４、電極２５３、強誘電体膜及び電極２５１を備えた複合強誘電体キャパシタ５３が形成される。このとき、電極２５５及び強誘電体膜２５４を構成する材料ごとに、適宜、エッチング装置、チャンバ、エッチングガス及び加工条件を変更する。なお、電極２５５及び強誘電体膜２５４のエッチングは、有機マスク２４９をエッチングマスクとして行ってもよい。
【００４８】
その後、図７Ａ（ｄ）に示すように、電極２５３を加工し、有機マスク２４９を除去する。有機マスク２４９は、ハードマスク２４８のエッチング後で電極２５５等のエッチング前に除去してもよく、電極２５５等のエッチング中に除去してもよい。
【００４９】
続いて、図７Ｂ（ｅ）に示すように、複合強誘電体キャパシタ５３を覆う保護膜２６１を緩衝膜２３０上に形成し、保護膜２６１上に層間絶縁膜２６２を形成する。
【００５０】
次いで、図７Ｂ（ｆ）に示すように、層間絶縁膜２６２、保護膜２６１及びハードマスク２４８に電極２５５を露出するコンタクトホール２６３を形成する。その後、コンタクトホール２６３内に導電プラグ２６４を形成する。続いて、層間絶縁膜２６２及び導電プラグ２６４上に配線２６５を形成する。そして、さらに上層の層間絶縁膜及び配線等を形成して半導体装置を完成させる。
【００５１】
複合強誘電体キャパシタに含まれる強誘電体キャパシタの数は２に限定されず、３以上の強誘電体キャパシタが複合強誘電体キャパシタに含まれていてもよい。強誘電体キャパシタの構造はスタック型に限定されず、プレーナ型であってもよい。
【符号の説明】
【００５２】
１、５１：スイッチング素子
２、５２、５３：複合強誘電体キャパシタ
１１、１３、１５、２５１、２５３、２５５：電極
１２、１４、２５２、２５４：強誘電体膜
２１、２２：強誘電体キャパシタ
１００、２００、３００：半導体装置
【図１】
2017183520.tif 000004
【図２】
2017183520.tif 000005
【図３】
2017183520.tif 000006
【図４】
2017183520.tif 000007
【図５Ａ】
2017183520.tif 000008
【図５Ｂ】
2017183520.tif 000009
【図５Ｃ】
2017183520.tif 000010
【図６】
2017183520.tif 000011
【図７Ａ】
2017183520.tif 000012
【図７Ｂ】
2017183520.tif 000013