(57)【要約】【課題】配線基板の側面に信号用外部電極とグランド用外部電極とを有する３端子コンデンサを実装可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】内部電極層と絶縁体層とが積層してなるインターポーザ１０（配線基板）にシリコンダイ２０（半導体集積回路）が実装された半導体装置１であって、インターポーザ１０の側面１０ｃに形成された信号用ランド１２及びグランド用ランド１３と、信号用外部電極３１及びグランド用外部電極３２を有し、信号用外部電極３１が信号用ランド１２に電気的に接続されると共にグランド用外部電極３２がグランド用ランド１３に電気的に接続される３端子コンデンサ３０とを備え、信号用ランド１２及びグランド用ランド１３は少なくとも一方が側面１０ｃの中間部に配置されることを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部電極層と絶縁体層とが積層してなる配線基板に半導体集積回路が実装された半導体装置であって、
前記配線基板の側面に形成された信号用ランド及びグランド用ランドと、
信号用外部電極及びグランド用外部電極を有し、前記信号用外部電極が前記信号用ランドに電気的に接続されると共に前記グランド用外部電極が前記グランド用ランドに電気的に接続される３端子コンデンサと、
を備え、
前記信号用ランド及び前記グランド用ランドは、少なくとも一方が前記側面の中間部に配置されることを特徴とする半導体装置。
【請求項２】
前記３端子コンデンサは、一対の前記信号用外部電極と一対の前記グランド用外部電極とが略直交して配置され、
前記配線基板の前記側面には、一対の前記信号用ランドと一対の前記グランド用ランドとが略直交して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記信号用ランド及び前記グランド用ランドは、前記側面に形成された凹部に導体が埋め込まれて形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記信号用ランド及び前記グランド用ランドは、前記内部電極層と前記絶縁体層とが積層された積層体に形成されたフィルドビアを分割しつつ前記積層体を積層方向に沿って切断することで形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
内部電極層と絶縁体層とが積層してなる配線基板に半導体集積回路が実装された半導体装置の製造方法であって、
前記内部電極層と前記絶縁体層とを積層し、積層体を形成する積層工程と、
前記積層工程中に、前記積層体における中間層を含む複数の箇所にビアを形成するビア形成工程と、
前記積層工程中に、前記複数のビアに導体をそれぞれ充填し、複数のフィルドビアを形成するフィルドビア形成工程と、
前記積層体の積層方向に沿って前記複数のフィルドビアをそれぞれ分割しつつ前記積層体を切断し、前記配線基板を形成すると共に前記配線基板の側面に信号用ランドとグランド用ランドを形成する切断工程と、
前記信号用ランドと前記グランド用ランドに３端子コンデンサの信号用外部電極とグランド用外部電極を電気的に接続する接続工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ビア形成工程は、前記積層体に積層されている全ての層のうちの一部の層を貫通する前記ビアを形成し、
前記フィルドビア形成工程は、前記一部の層を貫通した前記ビアに前記導体を充填することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
配線基板に半導体集積回路（例えば、ＩＣ、ＬＳＩ）が実装された半導体装置は、スマートフォン、パーソナルコンピュータなどの各種電子機器に組み込まれている。この半導体装置の配線基板には、直流電源の電圧変動の抑制やノイズの抑制などのために、電源−グランド間にデカップリングコンデンサ（バイパスコンデンサ）が実装されている。例えば、特許文献１には、回路基板上に実装されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージの側面にランドを設け、このランドに２端子のバイパスコンデンサをＢＧＡパッケージの高さを超えないような配置で電気的に接続した集積回路パッケージ組立構造が記載されている。
【０００３】
また、特許文献１には、複数のＬＳＩチップを高さ方向にそれぞれ配置した第１のグループのチップ群と第２のグループのチップ群との間のスペースに金属部材を配置し、第１及び第２のグループの所望のＬＳＩチップと金属部材との間を信号線により電気的にそれぞれ接続し、第１及び第２のグループのチップ群、金属部材、信号線を含む全体に樹脂を流し込んで封止体を形成し、この封止体を金属部材の長さ方向に沿って切断することで第１のグループのチップ群と第２のグループのチップ群とを分離する集積回路パッケージの製造方法が記載されている。この製造方法により、各グループのチップ群からなるＢＧＡパッケージを完成すると同時に各ＢＧＡパッケージの側面に金属部材を露出したランドを形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７８３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の集積回路パッケージ組立構造では、ＢＧＡパッケージの側面に２端子コンデンサを実装することで配線のインダクタンスを低減することによって、電源−グランド間の低インピーダンス化を図っている。しかしながら、直流電源の電圧変動を抑制する観点から、デカップリングコンデンサのインピーダンスは可能な限り低いことが望ましい。そこで、２端子コンデンサよりもインピーダンスが低い３端子コンデンサを実装できれば、インピーダンス（特に、高周波領域のインピーダンス）を更に低減できる。３端子コンデンサを実装するためには、３端子コンデンサの信号用外部電極とグランド用外部電極の各位置にそれぞれ対応した複雑なランドの配置が必要となる。
【０００６】
しかしながら、特許文献１に記載の製造方法では、封止体の底面に配置された金属部材を切断することでＢＧＡパッケージの側面にランドを形成しているので、ＢＧＡパッケージの厚み方向において複数のランドを形成することができなかったり、また、ＢＧＡパッケージの底面に接しないランドを形成することができない。そのため、特許文献１に記載の製造方法では、３端子コンデンサの信号用外部電極とグランド用外部電極の各位置に対応したランドを形成できない。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、配線基板の側面に信号用外部電極とグランド用外部電極とを有する３端子コンデンサを実装可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、内部電極層と絶縁体層とが積層してなる配線基板に半導体集積回路が実装された半導体装置であって、配線基板の側面に形成された信号用ランド及びグランド用ランドと、信号用外部電極及びグランド用外部電極を有し、信号用外部電極が信号用ランドに電気的に接続されると共にグランド用外部電極がグランド用ランドに電気的に接続される３端子コンデンサとを備え、信号用ランド及びグランド用ランドは少なくとも一方が側面の中間部に配置されることを特徴とする。
【０００９】
本発明に係る半導体装置によれば、配線基板の側面に設けられる信号用ランド及びグランド用ランドのうちの少なく一方が側面の中間部（配線基板の底面及び頂面に接しない部分）に配置されるので、３端子コンデンサの信号用外部電極とグランド用外部電極の各位置にそれぞれ対応した側面の各位置に信号用ランドとグランド用ランドをそれぞれ配置させることができる。そのため、この半導体装置では、配線基板の側面に信号用外部電極とグランド用外部電極とを有する３端子コンデンサを実装することができる。
【００１０】
本発明に係る半導体装置では、３端子コンデンサは一対の信号用外部電極と一対のグランド用外部電極とが略直交して配置され、配線基板の側面には一対の信号用ランドと一対のグランド用ランドとが略直交して配置されることが好ましい。
【００１１】
３端子コンデンサの一対の信号用外部電極が配線基板の積層方向（厚み方向）に沿って配置され、一対のグランド用外部電極が積層方向に略直交する方向に沿って配置される場合、配線基板の側面には一対の信号用ランドが積層方向に沿って配置されると共に一対のグランド用ランドが積層方向に略直交する方向に沿って配置され、少なくとも一対のグランド用ランドが側面の中間部に配置される。また、３端子コンデンサの一対のグランド外部電極が積層方向に沿って配置され、一対の信号用外部電極が積層方向に略直交する方向に沿って配置される場合、配線基板の側面には一対のグランド用ランドが積層方向に沿って配置されると共に一対の信号用ランドが積層方向に略直交する方向に沿って配置され、少なくとも一対の信号用ランドが側面の中間部に配置される。これにより、本発明に係る半導体装置では、一対の信号用外部電極と一対のグランド用外部電極とが直交して配置される３端子コンデンサを配線基板の側面に実装することができる。
【００１２】
本発明に係る半導体装置では、信号用ランド及びグランド用ランドは側面に形成された凹部に導体が埋め込まれて形成されていることが好ましい。
【００１３】
このようにすれば、配線基板の側面の任意の箇所にランドを設けることができる。特に、配線基板の底面及び頂面に接しない側面の中間部にランドを設けることができる。
【００１４】
本発明に係る半導体装置では、信号用ランド及びグランド用ランドは内部電極層と絶縁体層とが積層された積層体に形成されたフィルドビアを分割しつつ積層体を積層方向に沿って切断することで形成されることが好ましい。
【００１５】
このようにすれば、フィルドビアが分割された後の片側の部分が配線基板の側面に露出した状態で残っているので、凹部に導体が埋め込まれたランドを配線基板の側面に容易に形成することができる。特に、積層体における中間層にフィルドビアを形成することにより、配線基板の側面の中間部にランドを容易に形成することができる。
【００１６】
本発明に係る半導体装置の製造方法は、内部電極層と絶縁体層とが積層してなる配線基板に半導体集積回路が実装された半導体装置の製造方法であって、内部電極層と絶縁体層とを積層し、積層体を形成する積層工程と、積層工程中に、積層体における中間層を含む複数の箇所にビアを形成するビア形成工程と、積層工程中に、複数のビアに導体をそれぞれ充填し、複数のフィルドビアを形成するフィルドビア形成工程と、積層体の積層方向に沿って複数のフィルドビアをそれぞれ分割しつつ積層体を切断し、配線基板を形成すると共に配線基板の側面に信号用ランドとグランド用ランドを形成する切断工程と、信号用ランドとグランド用ランドに３端子コンデンサの信号用外部電極とグランド用外部電極を電気的に接続する接続工程とを含むことを特徴とする。
【００１７】
本発明に係る半導体装置の製造方法によれば、配線基板を形成するために積層体を切断すると積層体内のフィルドビアが分割されて、その分割後の片側の部分が配線基板の側面（積層体の切断面に相当）に露出した状態で残っているので、凹部に導体が埋め込まれたランドを配線基板の側面に容易に形成することができる。特に、積層体における中間層にフィルドビアを形成することにより、配線基板の側面の中間部にランドを形成することができる。これにより、配線基板の側面に、３端子コンデンサの信号用外部電極とグランド用外部電極の各位置にそれぞれ対応した各位置に信号用ランドとグランド用ランドを配置させることができる。このように、この製造方法により、配線基板の完成と同時に３端子コンデンサの各外部電極に対応した各ランドを配線基板の側面に形成できるので、３端子コンデンサを実装可能なランドを配線基板の側面に工数（コスト）を抑えて容易に形成することができる。
【００１８】
本発明に係る半導体装置の製造方法では、ビア形成工程は積層体に積層されている全ての層のうちの一部の層を貫通するビアを形成し、フィルドビア形成工程は一部の層を貫通したビアに導体を充填することが好ましい。
【００１９】
このようにすれば、積層体における任意の箇所にフィルドビアを容易に形成することができる。特に、積層体における中間層にフィルドビアを容易に形成することができる。
【発明の効果】
【００２０】
本発明によれば、配線基板の側面に信号用外部電極とグランド用外部電極とを有する３端子コンデンサを実装することができる。
【図面の簡単な説明】
【００２１】
【図１】実施形態に係る半導体装置を示す正面図である。
【図２】実施形態に係るインターポーザの側面に設けられたランドの一例を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は斜視図である。
【図３】実施形態に係るインターポーザの側面に設けられたランドの他の例を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は斜視図である。
【図４】実施形態に係る半導体装置の製造方法の説明図であり、（ａ）は積層体の一例を模式的に示す正面図であり、（ｂ）は（ａ）に示す積層体の平面図であり、（ｃ）は（ａ）及び（ｂ）で示すＡ−Ａ線に沿った断面図である。
【図５】図４に示す積層体の分解斜視図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００２３】
図１を参照して、実施形態に係る半導体装置１の構成について説明する。図１は、実施形態に係る半導体装置１を示す正面図である。
【００２４】
半導体装置１は、インターポーザ（特許請求の範囲に記載の配線基板に相当）１０と、シリコンダイ（特許請求の範囲に記載の半導体集積回路に相当）２０と、３端子コンデンサ３０とを備えている。半導体装置１は、図示しないメイン基板（例えば、マザーボード）に搭載されている。このメイン基板は、半導体装置１以外にも電源回路などの各種電子部品を搭載している。なお、半導体装置１は、ＢＧＡパッケージ化されていてもよい。
【００２５】
インターポーザ１０は、端子ピッチが異なるシリコンダイ２０とメイン基板とを双方の間で中継するプリント基板（配線基板）である。インターポーザ１０は、複数の内部電極層と複数の絶縁体層とが積層された多層の配線基板である。インターポーザ１０は、例えば、図４、５に示すように内部電極層５０，５１，５２と絶縁体層６０，６１，６２とが交互に積層されている。
【００２６】
インターポーザ１０の頂面１０ａには、シリコンダイ２０が実装されている。インターポーザ１０の頂面１０ａは、例えば、銅箔などからなるプリント配線が形成されており、このプリント配線にシリコンダイ２０が電気的に接続されている。
【００２７】
インターポーザ１０の底面１０ｂには、格子状に並べられた略半球形のはんだボール１１が設けられている。このように、インターポーザ１０は、ＢＧＡタイプのプリント基板である。インターポーザ１０の底面１０ｂは、はんだボール１１を用いたはんだ付けにより、マザーボートに電気的に接続されている。
【００２８】
インターポーザ１０の側面１０ｃには、３端子コンデンサ３０が実装されている。実装される３端子コンデンサ３０の個数は、１個以上であり、図１に示す例では３個である。インターポーザ１０の側面１０ｃには、３端子コンデンサ３０毎に一対の信号用ランド１２と一対のグランド用ランド１３が設けられており、この各ランド１２，１３に３端子コンデンサ３０がはんだ付けにより電気的に接続されている。このランド１２，１３については、後で詳細に説明する。
【００２９】
シリコンダイ２０は、半導体集積回路が格子状に並べられたシリコンウェハから切り分けられたチップである。シリコンダイ２０は、インターポーザ１０の頂面１０ａに実装され、インターポーザ１０を介してメイン基板に電気的に接続されている。シリコンダイ２０は、メイン基板に搭載されている電源回路から給電される。
【００３０】
３端子コンデンサ３０は、シリコンダイ２０の電源−グランド間に設けられるデカップリングコンデンサである。３端子コンデンサ３０は、直流電源の電圧変動を抑制する機能やノイズ（例えば、電源−グランド間に入るノイズ、シリコンダイ２０の動作により発生するノイズ）を除去する機能などを有している。３端子コンデンサ３０は、インターポーザ１０の側面１０ｃに実装され、インターポーザ１０を介してメイン基板及びシリコンダイ２０に電気的に接続されている。３端子コンデンサ３０は、チップ型の積層コンデンサであり、略直方体形である。３端子コンデンサ３０は、例えば、矩形に形成された複数の誘電体層を挟んで複数のスルー内部電極とグランド内部電極とが交互に積層された積層体の４つの側面に外部電極がそれぞれ配置された積層セラミックコンデンサである。
【００３１】
３端子コンデンサ３０は、一対の信号用外部電極３１と、一対のグランド用外部電極３２とを有している。一対の信号用外部電極３１は、上述した積層体の対向する各側面に配置され、スルー内部電極の対向する各端部に電気的に接続されている。一対のグランド用外部電極３２は、上述した積層体の対向する各側面（一対の信号用外部電極３１が配置される側面とは異なる側面）に配置され、グランド内部電極の対向する各端部に電気的に接続されている。一対の信号用外部電極３１と一対のグランド用外部電極３２とは、略直交して配置されている。このように配置された４個の外部電極３１，３２を有する３端子コンデンサ３０をインターポーザ１０の側面１０ｃに実装するためには、側面１０ｃの厚み方向（インタポーザ１０の積層方向Ｄ１に相当）に複数のランドを配置させる必要があり、側面１０ｃの中間部（頂面１０ａ及び底面１０ｂに接していない部分）にランドを配置させる必要がある。
【００３２】
一対の信号用外部電極３１のうちの一方の信号用外部電極３１は、インターポーザ１０の側面１０ｃの一対の信号用ランド１２のうちの一方の信号用ランド１２にはんだ付けで接合され、電気的に接続されている。この一方の信号用ランド１２は、メイン基板に搭載されている電源回路に電気的に繋がっている。また、一対の信号用外部電極３１のうちの他方の信号用外部電極３１は、一対の信号用ランド１２のうちの他方の信号用ランド１２にはんだ付けで接合され、電気的に接続されている。この他方の信号用ランド１２は、シリコンダイ２０に電気的に繋がっている。一対のグランド用外部電極３２は、一対のグランド用ランド１３にはんだ付けでそれぞれ接合され、電気的に接続されている。この一対のグランド用ランド１３は、メイン基板のグランドに電気的に繋がっている。なお、信号用外部電極３１は、電源に電気的に接続されるので、電源用外部電極としても機能する。同様に、信号用ランド１２も、電源用ランドとしても機能する。
【００３３】
３端子コンデンサ３０は、一対の信号用外部電極３１が電源とシリコンダイ２０との間に接続されると共に一対のグランド用外部電極３２がグランドに接続されているので、２端子コンデンサと比べて、電源−グランド間において等価直列インダクタンスが低く、インピーダンス（特に、高周波領域のインピーダンス）が低い。特に、３端子コンデンサ３０は、チップ型であるので、リード型の３端子コンデンサと比べて、等価直列インダクタンスが低く、インピーダンスが低い。このように、３端子コンデンサ３０は、低ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）タイプのコンデンサである。
【００３４】
図１に加えて図２、３を参照して、インターポーザ１０の側面１０ｃに設けられたランド１２，１３について説明する。図２は、実施形態に係るインターポーザ１０の側面１０ｃに設けられたランド１２，１３の一例を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は斜視図である。図３は、実施形態に係るインターポーザ１０の側面１０ｃに設けられたランド１２，１３の他の例を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は斜視図である。
【００３５】
信号用ランド１２は、信号用外部電極３１との接合部分が略矩形であり、信号用外部電極３１と接合可能な十分な大きさを有している。グランド用ランド１３は、グランド用外部電極３２との接合部分が略矩形であり、グランド用外部電極３２と接合可能な十分な大きさを有している。ランド１２，１３は、側面１０ｃに形成された凹部１２ａ，１３ａに導体１２ｂ，１３ｂが埋め込まれることで形成されている。凹部１２ａ，１３ａの断面形状は、例えば、略半円形である。この凹部１２ａ，１３ａの断面形状は、略半楕円形、略三角形、略矩形などの他の形状でもよい。導体１２ｂ，１３ｂは、ランド１２，１３の表面が側面１０ｃと略面一となるようになるように凹部１２ａ，１３ａに埋め込まれている。導体１２ｂ，１３ｂは、例えば、銅である。
【００３６】
図２に示す例は、３端子コンデンサ３０の一対のグランド用外部電極３２がインターポーザ１０の積層方向Ｄ１に沿って配置される場合の各ランド１２，１３の配置を示す例である。一対の信号用ランド１２は、インターポーザ１０の側面１０ｃの中間部に、積層方向Ｄ１に略直交する方向Ｄ２に沿って所定の間隔を空けて配置されている。この所定の間隔は、３端子コンデンサ３０の一対の信号用外部電極３１の間の間隔に応じて適宜決められる。一対のグランド用ランド１３は、インターポーザ１０の側面１０ｃの頂面１０ａ側と底面１０ｂ側とに、積層方向Ｄ１に沿って所定の間隔を空けて配置されている。この所定の間隔は、３端子コンデンサ３０の一対のグランド用外部電極３２の間の間隔に応じて適宜決められる。また、一対のグランド用ランド１３は、積層方向Ｄ１に略直交する方向Ｄ２において、一方の信号用ランド１２と他方の信号用ランド１２との間に配置されている。一対の信号用ランド１２と一対のグランド用ランド１３とは、略直交して配置されている。このようにインターポーザ１０の側面１０ｃに各ランド１２，１３を配置させることで、３端子コンデンサ３０を一対のグランド用外部電極３２が積層方向Ｄ１に沿う向きでインターポーザ１０の側面１０ｃに実装することができる。なお、図２に示す例ではグランド用ランド１３は頂面１０ａ、底面１０ｂに接する位置に配置されているが、グランド用ランド１３は頂面１０ａ、底面１０ｂに接しない位置に配置されていてもよい。
【００３７】
図３に示す例は、３端子コンデンサ３０の一対の信号用外部電極３１がインターポーザ１０の積層方向Ｄ１に沿って配置される場合の各ランド１２，１３の配置を示す例である。この場合の各ランド１２，１３の配置は、図２に示す例の各ランド１２，１３の配置を９０°回転させた配置である。具体的には、一対の信号用ランド１２は、インターポーザ１０の側面１０ｃの頂面１０ａ側と底面１０ｂ側とに、積層方向Ｄ１に沿って所定の間隔を空けて配置されている。一対のグランド用ランド１３は、インターポーザ１０の側面１０ｃの中間部に、積層方向Ｄ１に略直交する方向Ｄ２に沿って所定の間隔を空けて配置されている。このようにインターポーザ１０の側面１０ｃに各ランド１２，１３を配置させることで、３端子コンデンサ３０を一対の信号用外部電極３１が積層方向Ｄ１に沿う向きでインターポーザ１０の側面１０ｃに実装することができる。なお、図３に示す例では信号用ランド１２は頂面１０ａ、底面１０ｂに接する位置に配置されているが、信号用ランド１２は頂面１０ａ、底面１０ｂに接しない位置に配置されていてもよい。
【００３８】
以上、詳細に説明したように、本実施形態に係る半導体装置１によれば、インターポーザ１０の側面１０ｃに設けられる一対の信号用ランド１２と一対のグランド用ランド１３のうちの少なく一方を側面１０ｃの中間部に配置させているので、３端子コンデンサ３０の一対の信号用外部電極３１と一対のグランド用外部電極３２の各位置にそれぞれ対応した側面１０ｃの各位置に一対の信号用ランド１２と一対のグランド用ランド１３をそれぞれ配置させることができる。そのため、この半導体装置１では、一対の信号用外部電極３１と一対のグランド用外部電極３２とが直交して配置される３端子コンデンサをインターポーザ１０の側面１０ｃに実装することができる。
【００３９】
また、本実施形態に係る半導体装置１によれば、側面１０ｃに形成された凹部１２ａ，１３ａに導体１２ｂ，１３ｂを埋め込むことで各ランド１２，１３を形成することにより、インターポーザ１０の側面１０ｃの任意の箇所に各ランド１２，１３を設けることができる。特に、インターポーザ１０の頂面１０ａ及び底面１０ｂに接しない側面１０ｃの中間部にも各ランド１２，１３を設けることができる。
【００４０】
また、本実施形態に係る半導体装置１によれば、インターポーザ１０の側面１０ｃにチップ型の３端子コンデンサ（デカップリングコンデンサ）３０を実装することにより、等価直列インダクタンスを低減できると共に３端子コンデンサ３０の実装位置をシリコンダイ２０に近づけることで配線のインダクタンスを低減でき、電源−グランド間のインピーダンス（特に、高周波領域のインピーダンス）を低減できる。このように低インピーダンス化を図ることで、実装するコンデンサの数（部品点数）を減らすことができ、インターポーザ１０（ひいては、半導体装置１やメイン基板）を小型化できる。また、シリコンダイ２０に安定した直流電源を供給できる。
【００４１】
図４及び図５を参照して、実施形態に係る半導体装置１の製造方法について説明する。図４は、実施形態に係る半導体装置１の製造方法の説明図であり、（ａ）は積層体４０の一例を模式的に示す正面図であり、（ｂ）は（ａ）に示す積層体４０の平面図であり、（ｃ）は（ａ）及び（ｂ）で示すＡ−Ａ線に沿った断面図である。図５は、図４に示す積層体４０の分解斜視図である。
【００４２】
本実施形態に係る半導体装置１の製造方法は、積層工程と、ビア形成工程と、フィルドビア形成工程と、切断工程と、接続工程とを含む。ビア形成工程及びフィルドビア形成工程は、積層工程中に実施される。切断工程は、積層工程、ビア形成工程及びフィルドビア形成工程の終了後に実施される。接続工程は、切断工程の終了後に実施される。本実施形態では、インターポーザ１０の側面１０ｃにランド１２，１３を形成するために必要な製造方法について詳細に説明する。本実施形態で説明する以外の製造方法については、周知の製造方法が適用され、説明を省略する。本実施形態では、一対のグランド用外部電極３２がインターポーザ１０の積層方向Ｄ１に沿って配置される３端子コンデンサ３０に対応した各ランド１２，１３（図２に示す例の各ランド１２，１３）を形成する場合を例に挙げて説明する。
【００４３】
積層工程は、内部電極層と絶縁体層とを交互に積層し、積層体４０を形成する工程である。図４、５に示す例の場合、積層工程では、絶縁体層６０、内部電極層５０、絶縁体層６１、内部電極層５１、絶縁体層６２、内部電極層５２、絶縁体層６３を順番に積層し、積層体４０を形成する。この積層体４０が切断されて二分割されることで、２個のインターポーザ１０，１０が形成される。なお、図４、５に示す例では、ランド１２，１３を形成するために最低限必要な３個の内部電極層５０，５１，５２と４個の絶縁体層６０，６１，６２，６３のみを示している。
【００４４】
内部電極層５０，５１，５２は、銅箔などで形成されている。内部電極層５０，５１，５２は、薄膜状である。内部電極層５０，５２は、グランド層であり、２個のインターポーザ１０，１０に対応する２個のグランドパターンを有している。内部電極層５１は、電源層であり、２個のインターポーザ１０，１０に対応する２個の電源パターンを有している。内部電極層（電源層）５１は、絶縁体層６１，６２を介して、内部電極層（グランド層）５０と内部電極層（グランド層）５２との間に内部電極層５０，５２と略平行に配置されている。なお、図４、５に示す例では、内部電極層５０と内部電極層５１との間や内部電極層５１と内部電極層５２との間には、１層の絶縁体層６１，６２のみが積層されているが、複数の絶縁体層や内部電極層が積層されていてもよい。
【００４５】
内部電極層５０は、２個のインターポーザ１０に対応した２個の本体部５０ａ，５０ｂと、本体部５０ａと本体部５０ｂとに繋がる連結部５０ｃとからなる。本体部５０ａ，５０ｂには、主なグランドパターンが形成されている。連結部５０ｃは、例えば、略矩形である。連結部５０ｃは、本体部５０ａと本体部５０ｂとの間に配置され、本体部５０ａ，５０ｂの各端部の中央部にそれぞれ繋がっている。連結部５０ｃには、後述するフィルドビア８０が形成される。そのために、連結部５０ｃには、中心部にビア（内部電極層５０を貫通する貫通穴）５０ｄが形成されている。ビア５０ｄの断面形状は、例えば、略円形である。ビア５０ｄの断面形状は、略楕円形、略矩形などの他の形状でもよい。内部電極層５２は、内部電極層５０と同様の構成であり、２個の本体部５２ａ，５２ｂと、ビア５２ｄが形成された連結部５２ｃとからなる。連結部５２ｃには、後述するフィルドビア８１が形成される。ビア５０ｄとビア５２ｄとは、略同じ径である。また、ビア５０ｄとビア５２ｄとは、積層体４０内において略同じ中心軸になる各位置に配置されている。
【００４６】
内部電極層５１は、２個のインターポーザ１０に対応した２個の本体部５１ａ，５１ｂと、本体部５１ａと本体部５１ｂとに繋がる連結部５１ｃ，５１ｄとからなる。本体部５１ａ，５１ｂには、主な電源パターンが形成されている。連結部５１ｃ，５１ｄは、例えば、略矩形である。連結部５１ｃ，５１ｄは、本体部５１ａと本体部５１ｂとの間に配置され、本体部５１ａ，５１ｂの各端部にそれぞれ繋がっている。連結部５１ｃと連結部５１ｄとは、図４（ｂ）に示すように、積層体４０内において内部電極層５０，５２の連結部５０ｃ，５２ｃを間に挟むように、所定の間隔をあけて配置されている。この所定の間隔は、連結部５０ｃ，５２ｃの幅よりも広い間隔である。連結部５１ｃ，５１ｄには、後述するフィルドビア８２，８３が形成される。そのために、連結部５１ｃ，５１ｄには、中心部にビア５１ｅ，５１ｆが形成されている。ビア５１ｅ，５１ｆの断面形状は、例えば、ビア５０ｄと同様の形状である。ビア５１ｅとビア５１ｆとは、略同じ径である。ビア５１ｅ，５１ｆは、積層体４０内においてビア５０ｄ，５２ｄと同じ線上（切断工程での切断線ＣＬ上に相当）になる各位置に配置されている。
【００４７】
絶縁体層６０，６１，６２，６３は、絶縁性の樹脂、セラミックなどで形成されている。絶縁体層６０，６１，６２，６３は、略矩形の薄板状である。絶縁体層６１は、内部電極層（グランド層）５０と内部電極層（電源層）５１とを電気的に絶縁している。また、絶縁体層６２は、内部電極層（グランド層）５１と内部電極層（電源層）５２とを電気的に絶縁している。
【００４８】
絶縁体層６０には、ビア（絶縁体層６０を貫通する貫通穴）６０ａが形成されている。ビア６０ａは、積層体４０内おいて内部電極層５０のビア５０ｄと略同じ中心軸となる位置に配置されている。ビア６０ａは、断面形状がビア５０ｄと略同じ形状であり、ビア５０ｄと略同じ径である。絶縁体層６３には、ビア６３ａが形成されている。ビア６３ａは、積層体４０内において内部電極層５２のビア５２ｄと略同じ中心軸となる位置に配置されている。ビア６３ａは、断面形状がビア５２ｄと略同じ形状であり、ビア５２ｄと略同じ径である。なお、この絶縁体層６３が内部電極層５２の上に積層されることで、内部電極層５２の本体部５２ａと本体部５２ｂとの間の空いている部分（連結部５２ｃ以外の部分）が絶縁体層６３で埋められる。
【００４９】
絶縁体層６１には、ビア６１ａが形成されている。ビア６１ａは、積層体４０内において内部電極層５０のビア５０ｄと略同じ中心軸となる位置に配置されている。ビア６０ａは、断面形状がビア５０ｄと略同じ形状であり、ビア５０ｄと略同じ径である。また、絶縁体層６１には、ビア６１ａを挟むようにビア６１ｂ，６１ｃが形成されている。ビア６１ｂ，６１ｃは、積層体４０内において内部電極層５１のビア５１ｅ，５１ｆとそれぞれ略同じ中心軸となる各位置に配置されている。ビア６１ｂ，６１ｃは、断面形状がビア５１ｅ，５１ｆと略同じ形状であり、ビア５１ｅ，５１ｆと略同じ径である。なお、この絶縁体層６１が内部電極層５０の上に積層されることで、内部電極層５０の本体部５０ａと本体部５０ｂとの間の空いている部分（連結部５０ｃ以外の部分）が絶縁体層６１で埋められる。
【００５０】
絶縁体層６２には、ビア６２ａが形成されている。ビア６２ａは、積層体４０内において内部電極層５２のビア５２ｄと略同じ中心軸となる位置に配置されている。ビア６２ａは、断面形状がビア５２ｄと略同じ形状であり、ビア５２ｄと略同じ径である。また、絶縁体層６２には、ビア６２ａを挟むようにビア６２ｂ，６２ｃが形成されている。ビア６２ｂ，６２ｃは、積層体４０内において内部電極層５１のビア５１ｅ，５１ｆとそれぞれ略同じ中心軸となる各位置に配置されている。ビア６２ｂ，６２ｃは、断面形状がビア５１ｅ，５１ｆと略同じ形状であり、ビア５１ｅ，５１ｆと略同じ径である。なお、この絶縁体層６２が内部電極層５１の上に積層されることで、内部電極層５１の本体部５１ａと本体部５１ｂとの間の空いている部分（連結部５１ｃ，５１ｄ以外の部分）が絶縁体層６２で埋められる。
【００５１】
ビア形成工程は、積層工程中に、積層体４０内において複数の層を貫通するビア７０，７１，７２，７３を形成する工程である。上述したように内部電極層５０，５１，５２にはビア５０ｄ，５１ｅ，５１ｆ，５２ｄが予め形成されており、絶縁体層６０，６１，６２，６３にはビア６０ａ，６１ａ，６１ｂ，６１ｃ，６２ａ，６２ｂ，６２ｃ，６３ａが予め形成されているので、積層工程で内部電極層５０，５１，５２と絶縁体層６０，６１，６２，６３と交互に積層することで積層体４０内において複数の層を貫通するビア７０，７１，７２，７３が形成されることになる。
【００５２】
つまり、積層工程（ひいては、ビア形成工程）が終了すると、積層体４０には、絶縁体層６０のビア６０ａと、内部電極層５０のビア５０ｄと、絶縁体層６１のビア６１ａとが一体となったビア７０が形成されている。また、積層体４０には、絶縁体層６３のビア６３ａと、内部電極層５２のビア５２ｄと、絶縁体層６２のビア６２ａとが一体となったビア７１が形成されている。また、積層体４０には、絶縁体層６１のビア６１ｂと、内部電極層５１のビア５１ｅと、絶縁体層６２のビア６２ｂとが一体となったビア７２が形成されている。また、積層体４０には、絶縁体層６１のビア６１ｃと、内部電極層５１のビア５１ｆと、絶縁体層６２のビア６２ｃとが一体となったビア７３が形成されている。このように、ビア７０，７１，７２，７３は、積層方向Ｄ１に沿って延在し、積層体４０に積層される全ての層のうちの一部の複数の層を貫通する穴である。少なくともビア７２，７３は、積層体４０における中間層（最上層及び最下層を除く間の層）に形成されるビアである。ビア７０，７１，７２，７３は、図４（ｂ）に示すように、積層体４０内において同じ線（切断工程での切断線ＣＬに相当）上に配置されている。
【００５３】
フィルドビア形成工程は、積層工程中に、ビア７０，７１，７２，７３に導体（例えば、銅）をそれぞれ充填し、積層体４０内において複数の層に跨るフィルドビア８０，８１，８２，８３を形成する工程である。ビア７０，７１，７２，７３に導体を充填する方法は、周知の方法が適用され、例えば、周知のフィルドビアの銅めっき方法が適用される。フィルドビア形成工程は、積層工程の途中で順次実施される。例えば、フィルドビア形成工程では、絶縁体層６０と内部電極層５０と絶縁体層６１とが積層された段階で、ビア７０内を満たすように導体を充填する。次に、フィルドビア形成工程では、内部電極層５１と絶縁体層６２とが更に積層された段階で、ビア７２，７３内をそれぞれ満たすように導体を充填する。最後に、フィルドビア形成工程では、内部電極層５２と絶縁体層６３とが更に積層された段階で、ビア７１内を満たすように導体を充填する。
【００５４】
フィルドビア形成工程が終了すると、積層体４０には、絶縁体層６０と、内部電極層５０と、絶縁体層６１とに跨るフィルドビア８０が形成されている。また、積層体４０には、絶縁体層６３と、内部電極層５２と、絶縁体層６２とに跨るフィルドビア８１が形成されている。また、積層体４０には、絶縁体層６１と、内部電極層５１と、絶縁体層６２とに跨るフィルドビア８２，８３が形成されている。このように、フィルドビア８０，８１，８２，８３は、積層体４０に積層される全ての層のうちの一部の複数の層に跨って配置されている。少なくともフィルドビア８２，８３は、積層体４０における中間層に配置されている。フィルドビア８０，８１，８２，８３は、図４（ｂ）に示すように、積層体４０内おいて同じ線（切断工程での切断線ＣＬに相当）上に配置されている。フィルドビア８０，８１，８２，８３は、例えば、積層方向Ｄ１に沿って延在する略円柱形である。フィルドビア８０，８１，８２，８３は、略楕円柱形、略角柱形などの他の形状でもよい。フィルドビア８０とフィルドビア８１とは、略同じ中心軸である。フィルドビア８０，８１は、フィルドビア８２とフィルドビア８３との間に配置されている。
【００５５】
切断工程は、積層方向Ｃ１に沿ってフィルドビア８０，８１，８２，８３を分割しつつ積層体４０を切断し、２個のインターポーザ１０を形成すると共に各インターポーザ１０の側面１０ｃに各ランド１２，１３を形成する工程である。切断工程では、積層体４０の中央部に配置される全てのフィルドビア８０，８１，８２，８３の略中心を通る線（切断線ＣＬ）に沿って積層体４０を２つに切断する。この切断方法は、周知の切断方法が適用され、例えば、ダイヤモンドカッタを用いて切断する。
【００５６】
切断工程が終了すると、積層体４０は二分割され、２個のインターポーザ１０，１０が完成している。この際、フィルドビア８０，８１，８２，８３は、それぞれ二分割され、分割された後の各部分がインターポーザ１０，１０の側面１０ｃ，１０ｃ（積層体４０の切断面ＣＰ）に露出した状態でそれぞれ残っている。このフィルドビア８０，８１，８２，８３の各分割部分が、インターポーザ１０の側面１０ｃに設けられる凹部１２ａ，１３ａに導体１２ｂ，１３ｂが埋め込まれた各ランド１２，１３となる。この例の場合、フィルドビア８０，８１の各分割部分が、例えば、図２に示すグランド用ランド１３，１３となる。フィルドビア８２，８３の各分割部分が、例えば、図２に示す信号用ランド１２，１２となる。
【００５７】
接続工程は、インターポーザ１０の側面１０ｃに形成されたランド１２，１３に３端子コンデンサ３０を電気的に接続する工程である。接続工程では、３端子コンデンサ３０毎に、はんだ付けにより、側面１０ｃの信号用ランド１２，１２に３端子コンデンサ３０の信号用外部電極３１，３１をそれぞれ接合し、側面１０ｃのグランド用ランド１３，１３に３端子コンデンサ３０のグランド用外部電極３２，３２をそれぞれ接合する。
【００５８】
なお、接続工程の前工程又は後工程で、シリコンダイ２０がインターポーザ１０に実装される。また、シリコンダイ２０及び３端子コンデンサ３０が実装されたインターポーザ１０がメイン基板に実装される。
【００５９】
本実施形態に係る半導体装置１の製造方法によれば、インターポーザ１０を形成するために積層体４０を切断すると積層体４０内のフィルドビア８０，８１，８２，８３が分割されて、その分割後の片側の部分がインターポーザ１０の側面１０ｃ（積層体４０の切断面ＣＰ）に露出した状態で残っているので、インターポーザ１０の側面１０ｃに凹部１２ａ，１３ａに導体１２ｂ，１３ｂが埋め込まれたランド１２，１３を容易に形成することができる。特に、積層体４０における中間層にフィルドビア８０，８１，８２，８３を形成することにより、インターポーザ１０の側面１０ｃの中間部にランド１２，１３を形成することができる。これにより、インターポーザ１０の側面１０ｃに、３端子コンデンサ３０の略直交する一対の信号用外部電極３１と一対のグランド用外部電極３２の各位置にそれぞれ対応した各位置にランド１２，１３を配置させることができる。このように、この製造方法により、インターポーザ１０の完成と同時に３端子コンデンサ３０の各外部電極３１，３２に対応した各ランド１２，１３をインターポーザ１０の側面１０ｃに形成できるので、３端子コンデンサ３０を実装可能な各ランド１２，１３をインターポーザ１０の側面１０ｃに工数（コスト）を抑えて容易に形成することができる。
【００６０】
また、本実施形態に係る半導体装置１の製造方法によれば、ビア形成工程で積層体４０に積層されている全ての層のうちの一部の複数の層を貫通するビア７０，７１，７２，７３を形成し、フィルドビア形成工程でこのビア７０，７１，７２，７３に導体を充填することにより、積層体４０における中間層などの任意の箇所にフィルドビア８０，８１，８２  ８３を容易に形成することができる。
【００６１】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、配線基板としてインターポーザ１０を適用したが、インターポーザ以外の配線基板にも適用可能である。
【００６２】
上記実施形態では積層体４０を二分割して２個のインターポーザ１０を形成する場合を示したが、積層体４０を三分割以上して３個以上のインターポーザ１０を形成する場合にも適用できる。また、本発明に係る製造方法を適用することによりインターポーザ１０の複数の側面１０ｃに３端子コンデンサ３０をそれぞれ実装可能な各ランド１２，１３を形成する場合にも適用でき、例えば、インターポーザ１０の隣り合う２つの側面１０ｃに３端子コンデンサ３０を実装する場合、積層体４０における中心で直交する２本の切断線ＣＬ，ＣＬ上にそれぞれフィルドビアを形成し、積層体４０を２本の切断線ＣＬ，ＣＬに沿ってそれぞれ切断することにより、４個のインターポーザ１０を形成すると共に各インターポーザ１０の２つの側面１０ｃ，１０ｃに各ランド１２，１３をそれぞれ形成する。
【００６３】
また、上記実施形態では一対の信号用外部電極３１と一対のグランド用外部電極３２とが略直交して配置されている３端子コンデンサ３０に対応した一対の信号用ランド１２と一対のグランド用ランド１３を示したが、３端子コンデンサ３０において信号用外部電極３１とグランド用外部電極３２とがどのような位置関係で配置されていても、本発明に係る製造方法を適用することにより信号用外部電極３１とグランド用外部電極３２の各位置に対応した信号用ランド１２とグランド用ランド１３を形成することができる。
【００６４】
上記実施形態では積層体４０において複数の層を貫通するビア７０，７１，７２，７３を形成するために積層工程の前に内部電極層５０，５１，５２、絶縁体層６０，６１，６２，６３に予めビア（貫通穴）をそれぞれ形成したが、積層工程の途中で複数の層を貫通するビア７０，７１，７２，７３を順次形成するようにしてもよい。例えば、ビア７０を形成する場合、絶縁体層６０と内部電極層５０と絶縁体層６１とが積層された段階で、この３つの層６０，５０，６１を貫通する穴を形成する。
【符号の説明】
【００６５】
１  半導体装置
１０  インターポーザ（配線基板）
１０ｃ  側面
１２  信号用ランド
１２ａ  凹部
１２ｂ  導体
１３  グランド用ランド
１３ａ  凹部
１３ｂ  導体
２０  シリコンダイ（半導体集積回路）
３０  ３端子コンデンサ
３１  信号用外部電極
３２  グランド用外部電極
４０  積層体
５０，５１，５２  内部電極層
６０，６１，６２，６３  絶縁体層
７０，７１，７２，７３  ビア
８０，８１，８２  ８３  フィルドビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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