(57)【要約】【課題】露光装置よりも大判の画素アレイ部に、複数の分割露光で形成された信号処理回路とを積層させる撮像素子の製造コストを低減する。【解決手段】露光装置よりも大判の画素アレイ部に、複数の分割露光で形成された信号処理回路とを積層させる構造の撮像素子において、複数の分割露光された信号処理回路の最上層に信号処理回路毎に独立した配線パターンで、一括露光により形成された配線層を積層する。これにより、信号処理回路毎に必要な素子だけが効率よく使用できるようになる。本開示は、固体撮像素子に適用することができる。【選択図】図８
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【特許請求の範囲】
【請求項１】
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される
固体撮像素子。
【請求項２】
前記一括露光の配線層は、前記第２の基板における全配線層の一部であって、前記一部を除く配線層の上層に積層される
請求項１に記載の固体撮像素子。
【請求項３】
前記一括露光の配線層は、前記第２の基板における全配線層である
請求項１に記載の固体撮像素子。
【請求項４】
前記一括露光の配線層は、前記第２の基板におけるロジック回路が形成される部位において、前記信号処理回路毎に独立して配線パターンが形成される
請求項１に記載の固体撮像素子。
【請求項５】
各前記信号処理回路における基板層は、同一の素子が同一のパターンで形成される
請求項１に記載の固体撮像素子。
【請求項６】
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される
撮像装置。
【請求項７】
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される
電子機器。
【請求項８】
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記信号処理回路は、２ｎ種類の機能を備えた構成であり、ｎビットの切り替え信号により前記機能を切り替える
固体撮像素子。
【請求項９】
前記ｎビットの切り替え信号線は、プロセス工程でＨｉまたはＬｏｗに固定される
請求項８に記載の固体撮像素子。
【請求項１０】
前記ｎビットの切り替え信号線は、ロジック基板内部のボンディングを介してＨｉまたＬｏｗに固定される
請求項８に記載の固体撮像素子。
【請求項１１】
前記ｎビットの切り替え信号線は、レジスタに接続され、外部から制御される
請求項８に記載の固体撮像素子。
【請求項１２】
前記ｎビットの切り替え信号線は、電気または紫外線など光を含む電磁波のストレスによって状態をＨｉまたＬｏｗに固定される構成に接続される
請求項８に記載の固体撮像素子。
【請求項１３】
前記ｎビットの切り替え信号線は、不揮発性メモリに接続され、前記不揮発性メモリの状態は外部から設定される
請求項８に記載の固体撮像素子。
【請求項１４】
前記ｎビットの切り替え信号線は、外部端子に接続されており、前記切り替え信号は、前記外部端子を介して外部装置により設定される
請求項８に記載の固体撮像素子。
【請求項１５】
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える
撮像装置。
【請求項１６】
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子、撮像装置、および電子機器に関し、特に、分割露光を用いた構成における低コスト化を実現できるようにした固体撮像素子、撮像装置、および電子機器に関する。
【背景技術】
【０００２】
従来、露光装置の露光範囲より面積が大きい固体撮像素子を製造する場合、固体撮像素子を複数の領域に分割し、分割領域毎に露光する分割露光が用いられている（例えば、特許文献１参照）。
【０００３】
また、従来、固体撮像素子の開口率を向上させるために、画素アレイ部を含む画素回路と信号処理回路とをそれぞれ異なる半導体基板に形成し、２つの半導体基板を積層し、電気的に接続する積層技術が用いられている（例えば、特許文献２参照）。
【０００４】
そして、例えば、露光装置の露光範囲より面積が大きい積層構造の固体撮像素子を製造する場合、各半導体基板に対して分割露光が行われる。
【０００５】
しかしながら、分割露光では、分割領域毎に異なるフォトマスクを用いたり、分割領域の接続部分において高精度な位置合わせが必要となり、製造プロセスが複雑化し、製造コストが上昇する。
【０００６】
そこで、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層することで低コスト化を図る技術が提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許２９０２５０６号公報
【特許文献２】特許４４９７８４４号公報
【特許文献３】特開２０１５−２１６３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述した特許文献３に記載の技術においては、信号処理回路が設けられた複数の基板が並べられて画素回路に積層させる場合、同一の配線が形成された基板が並べられて積層される。
【０００９】
ここで、画素回路に積層される、並べられた複数の基板のそれぞれに設けられた同一のブロックのうちのいずれかの１個のブロックがあれば装置全体の処理が実現できるような場合、複数の基板のうちのいずれか１枚の基板のブロックを機能させて、その他の基板のブロックはスタンバイ状態とされ、有効に機能しない状態とされる。
【００１０】
これにより、スタンバイ状態となったブロックは、無駄な構成となり、結果として、製造コストが上昇してしまう恐れがあった。
【００１１】
また、分割露光においては、分割領域の位置に応じて、異なる機能を持たせたい場合、分割位置に応じた機能を備えた、異なる信号処理回路を備えた基板を用意することや、分割位置に応じて、対応する異なる信号処理回路を積層させることなどの手間が増えて、結果として、製造コストが上昇してしまう恐れがあった。
【００１２】
さらに、分割露光では、全ての分割領域を同一の回路パターンにしても、分割領域毎に電気的な特性に差が生じるため、信号処理の同期がとれないといったことや、信号処理結果に統一が図れないといったことが生じる恐れがあり、結果として、画質の低下を招く恐れがあった。
【００１３】
本開示は、このような状況に鑑みてなされたものであり、特に、分割露光を用いた構成における低コスト化と高画質化とを実現するものである。
【課題を解決するための手段】
【００１４】
本開示の第１の側面の固体撮像素子は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される固体撮像素子である。
【００１５】
前記一括露光の配線層は、前記第２の基板における全配線層の一部であって、前記一部を除く配線層の上層に積層されるようにすることができる。
【００１６】
前記一括露光の配線層は、前記第２の基板における全配線層とすることができる。
【００１７】
前記一括露光の配線層は、前記第２の基板におけるロジック回路が形成される部位において、前記信号処理回路毎に独立して配線パターンが形成されるようにすることができる。
【００１８】
各前記信号処理回路における基板層は、同一の素子が同一のパターンで形成されるようにすることができる。
【００１９】
本開示の第１の側面の撮像装置は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される撮像装置である。
【００２０】
本開示の第１の側面の電子機器は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される電子機器である。
【００２１】
本開示の第１の側面においては、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される。
【００２２】
本開示の第２の側面の固体撮像素子は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記信号処理回路は、２ｎ種類の機能を備えた構成であり、ｎビットの切り替え信号により前記機能を切り替える固体撮像素子である。
【００２３】
前記ｎビットの切り替え信号線は、プロセス工程でＨｉまたはＬｏｗに固定されるようにすることができる。
【００２４】
前記ｎビットの切り替え信号線は、ロジック基板内部のボンディングを介してＨｉまたＬｏｗに固定されるようにすることができる。
【００２５】
前記ｎビットの切り替え信号線は、レジスタに接続され、外部から制御されるようにすることができる。
【００２６】
前記ｎビットの切り替え信号線は、電気または紫外線など光を含む電磁波のストレスによって状態をＨｉまたＬｏｗに固定される構成に接続されるようにすることができる。
【００２７】
前記ｎビットの切り替え信号線は、不揮発性メモリに接続され、前記不揮発性メモリの状態は外部から設定されるようにすることができる。
【００２８】
前記ｎビットの切り替え信号線は、外部端子に接続されており、前記切り替え信号は、前記外部端子を介して外部装置により設定されるようにすることができる。
【００２９】
本開示の第２の側面の撮像装置は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える撮像装置である。
【００３０】
本開示の第２の側面の電子機器は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える電子機器である。
【００３１】
本開示の第２の側面においては、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路が形成されている第２の基板とが積層され、前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える。
【発明の効果】
【００３２】
本開示の一側面によれば、分割露光を用いた構成における低コスト化と高画質化とを実現することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本技術の第１の実施の形態に係る固体撮像素子を模式的に示す斜視図である。
【図２】第１の実施の形態に係る固体撮像素子の画素回路及び信号処理回路の具体的な構成を示す回路図である。
【図３】第１の実施の形態に係る固体撮像素子の信号処理部の具体的な構成例を示すブロック図である。
【図４】第１の実施の形態に係る固体撮像素子のロジック基板のレイアウトを模式的に示す図である。
【図５】信号処理回路の接続方法の例を示す図である。
【図６】第１の実施の形態に係る固体撮像素子の撮像処理を説明するための図である。
【図７】信号処理回路の左右の構成が異なる場合の構成例を説明する図である。
【図８】配線層の最上層にのみ一括露光により形成された左右の配線パターンが異なる配線層が積層されている例を説明する図である。
【図９】全ての配線層が一括露光により形成された左右の配線パターンが異なる配線層である例を説明する図である。
【図１０】左右の配置で同一の信号処理回路の動作を切り替えられるようにした第２の実施の形態に係る固体撮像素子の構成例を説明する図である。
【図１１】左右の配置で同一の信号処理回路の動作を切り替えられるようにした第２の実施の形態の第１の変形例を説明する図である。
【図１２】左右の配置で同一の信号処理回路の動作を切り替えられるようにした第２の実施の形態の第２の変形例を説明する図である。
【図１３】左右の配置で同一の信号処理回路の動作を切り替えられるようにした第２の実施の形態の第３の変形例を説明する図である。
【図１４】左右の配置で同一の信号処理回路の動作を切り替えられるようにした第２の実施の形態の第４の変形例を説明する図である。
【図１５】左右の配置で同一の信号処理回路の動作を切り替えられるようにした第２の実施の形態の第５の変形例を説明する図である。
【図１６】左右の信号処理回路に基準クロック信号を供給するようにした本開示を適用した第３の実施の形態の構成例を説明する図である。
【図１７】左右の信号処理回路に基準クロック信号を供給するようにした本開示を適用した第３の実施の形態の第１の変形例を説明する図である。
【図１８】左右の信号処理回路に基準クロック信号を供給するようにした本開示を適用した第３の実施の形態の第２の変形例を説明する図である。
【図１９】左右の信号処理回路に基準クロック信号を供給するようにした本開示を適用した第３の実施の形態の第３の変形例を説明する図である。
【図２０】左右の信号処理回路に基準クロック信号を供給するようにした本開示を適用した第３の実施の形態の第４の変形例を説明する図である。
【図２１】左右の信号処理回路の浮遊容量によるＡＤＣのリファレンスを補正するようにした本開示の第４の実施の形態の構成例を説明する図である。
【図２２】図２１の固体撮像素子によるＡＤＣ特性差分補正処理を説明するフローチャートである。
【図２３】図２１の固体撮像素子による特性差分記憶処理を説明するフローチャートである。
【図２４】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【図２５】本開示の技術を適用した固体撮像素子の使用例を説明する図である。
【発明を実施するための形態】
【００３４】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００３５】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（配線層の最上層に一括露光により左右が異なる配線パターンの配線層を積層する例）
２．第２の実施の形態（配置に応じて左右の信号処理回路の機能を切り替える例）
３．第３の実施の形態（左右の信号処理回路に基準クロック信号を供給する例）
４．第４の実施の形態（ＡＤＣ群の特性差分を補正する例）
５．電子機器への適用例
６．固体撮像素子の使用例
【００３６】
＜１．第１の実施の形態＞
｛１−１．システム構成｝
図１は、本技術の第１の実際の形態に係る固体撮像素子１の構成例を模式的に示す斜視図である。なお、ここでは、固体撮像素子１がＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの場合を例に挙げて説明するが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。
【００３７】
固体撮像素子１は、画素基板１１とロジック基板１２が積層された構造（所謂、積層構造）の半導体チップである。また、固体撮像素子１は、裏面照射型のＣＭＯＳイメージセンサであり、画素基板１１の配線層とロジック基板１２の配線層とが隣接するように積層される。なお、本技術は、裏面照射型のＣＭＯＳイメージセンサへの適用に限られるものではない。
【００３８】
画素基板１１は、光電変換素子を含む単位画素３２が行列状に２次元に配列された画素アレイ部（画素部）３１を含む画素回路２１が形成された半導体基板である。また、図示は省略するが、画素回路２１の画素アレイ部３１を取り囲む周縁部には、例えば、外部との電気的接続を行うためのパッドや、ロジック基板１２との間での電気的接続を行うためのビアが設けられる。画素アレイ部３１の各単位画素３２から得られる画素信号はアナログ信号であり、このアナログの画素信号は、画素基板１１からロジック基板１２へビア等を通して伝送される。
【００３９】
ロジック基板１２は、同じ回路パターンを有する信号処理回路４１Ｌと信号処理回路４１Ｒが、スクライブ領域４２を介して左右に並ぶように形成された半導体基板である。なお、この図では、図を分かりやすくするために、スクライブ領域４２の幅を広く誇張して示している。これは、以下の図についても同様である。
【００４０】
信号処理回路４１Ｌは、例えば、画素アレイ部３１の左半分の領域内の各単位画素３２から読み出されるアナログの画素信号に対して、デジタル化（ＡＤ変換）を含む所定の信号処理を行い、信号処理が施された画素データを格納する。また、信号処理回路４１Ｌは、例えば、格納した画素データを所定の順番に読み出し、チップ外に出力する。これにより、画素アレイ部３１の左半分の領域内の単位画素３２により得られる画像データが、信号処理回路４１Ｌから出力される。
【００４１】
信号処理回路４１Ｒは、例えば、画素アレイ部３１の右半分の領域内の各単位画素３２から読み出されるアナログの画素信号に対して、デジタル化（ＡＤ変換）を含む所定の信号処理を行い、信号処理が施された画素データを格納する。また、信号処理回路４１Ｒは、例えば、格納した画素データを所定の順番に読み出し、チップ外に出力する。これにより、画素アレイ部３１の右半分の領域内の単位画素３２により得られる画像データが、信号処理回路４１Ｒから出力される。
【００４２】
また、信号処理回路４１Ｌ及び信号処理回路４１Ｒは、例えば、画素回路２１との同期をとりつつ、固体撮像素子１の各部の制御を行う。
【００４３】
このように、画素基板１１とロジック基板１２の積層構造とすることにより、画素基板１１の面積を、画素アレイ部３１の面積と略同じにすることができる。その結果、固体撮像素子１の大きさを小さくし、ひいては、チップ全体のサイズを小さくできる。また、固体撮像素子１の開口率を上げることができる。
【００４４】
さらに、画素基板１１には単位画素３２等の作成に適したプロセスを、ロジック基板１２には信号処理回路４１Ｌ及び４１Ｒの作成に適したプロセスをそれぞれ適用できるため、固体撮像素子１の製造に当たって、プロセスの最適化を図ることができる。
【００４５】
なお、画素回路２１の面積は露光装置の露光範囲より大きく、分割露光が必要となる。一方、信号処理回路４１Ｌ及び信号処理回路４１Ｒの面積は、それぞれ露光装置の露光範囲より小さく、一括露光が可能である。
【００４６】
なお、以下、信号処理回路４１Ｌと信号処理回路４１Ｒを個々に区別する必要がない場合、単に信号処理回路４１と称する。
【００４７】
｛１−２．回路構成｝
図２は、固体撮像素子１の画素基板１１側の画素回路２１、並びに、ロジック基板１２側の信号処理回路４１Ｌ及び４１Ｒの具体的な構成を示す回路図である。なお、上述したように、画素回路２１と信号処理回路４１Ｌ及び４１Ｒとの電気的な接続は、図示せぬビアを介して行われる。
【００４８】
（画素回路２１の構成）
まず、画素基板１１側の画素回路２１の構成について説明する。画素回路２１には、単位画素３２が行列状に２次元に配列された画素アレイ部３１の他に、ロジック基板１２側から与えられるアドレス信号を基に、画素アレイ部３１の各単位画素３２を行単位で選択する行選択部３３が設けられている。なお、ここでは、行選択部３３を画素基板１１側に設けるようにしたが、ロジック基板１２側に設けることも可能である。
【００４９】
単位画素３２は、光電変換素子として、例えばフォトダイオード５１を有している。また、単位画素３２は、フォトダイオード５１に加えて、例えば、転送トランジスタ（転送ゲート）５２、リセットトランジスタ５３、増幅トランジスタ５４、及び、選択トランジスタ５５の４つのトランジスタを有している。
【００５０】
ここでは、４つのトランジスタ５２乃至５５として、例えばＮチャネルのトランジスタが用いられている。但し、ここで例示した転送トランジスタ５２、リセットトランジスタ５３、増幅トランジスタ５４、及び、選択トランジスタ５５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。すなわち、必要に応じて、Ｐチャネルのトランジスタを用いる組み合わせとすることができる。
【００５１】
この単位画素３２に対して、当該単位画素３２を駆動する駆動信号である転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬが行選択部３３から適宜与えられる。すなわち、転送信号ＴＲＧが転送トランジスタ５２のゲート電極に、リセット信号ＲＳＴがリセットトランジスタ５３のゲート電極に、選択信号ＳＥＬが選択トランジスタ５５のゲート電極にそれぞれ印加される。
【００５２】
フォトダイオード５１は、アノード電極が低電位側電源（例えば、グランド）に接続されており、受光した光（入射光）をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード５１のカソード電極は、転送トランジスタ５２を介して増幅トランジスタ５４のゲート電極と電気的に接続されている。増幅トランジスタ５４のゲート電極と電気的に繋がったノード５６をＦＤ（フローティングディフュージョン／浮遊拡散領域）部と呼ぶ。
【００５３】
転送トランジスタ５２は、フォトダイオード５１のカソード電極とＦＤ部５６との間に接続されている。転送トランジスタ５２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送信号ＴＲＧが行選択部３３から与えられる。この転送信号ＴＲＧに応答して、転送トランジスタ５２が導通状態となり、フォトダイオード５１で光電変換された光電荷をＦＤ部５６に転送する。
【００５４】
リセットトランジスタ５３は、ドレイン電極が画素電源ＶDDに、ソース電極がＦＤ部５６にそれぞれ接続されている。リセットトランジスタ５３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行選択部３３から与えられる。このリセット信号ＲＳＴに応答して、リセットトランジスタ５３が導通状態となり、ＦＤ部５６の電荷を画素電源ＶDDに捨てることによって当該ＦＤ部５６をリセットする。
【００５５】
増幅トランジスタ５４は、ゲート電極がＦＤ部５６に、ドレイン電極が画素電源ＶDDにそれぞれ接続されている。そして、増幅トランジスタ５４は、リセットトランジスタ５３によってリセットされた後のＦＤ部５６の電位をリセット信号（リセットレベル）Ｖresetとして出力する。増幅トランジスタ５４はさらに、転送トランジスタ５２によって信号電荷が転送された後のＦＤ部５６の電位を光蓄積信号（信号レベル）Ｖsigとして出力する。
【００５６】
選択トランジスタ５５は、例えば、ドレイン電極が増幅トランジスタ５４のソース電極に、ソース電極が信号線３４にそれぞれ接続されている。選択トランジスタ５５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行選択部３３から与えられる。この選択信号ＳＥＬに応答して、選択トランジスタ５５が導通状態となり、単位画素３２を選択状態として増幅トランジスタ５４から出力される信号を信号線３４に読み出す。
【００５７】
上述したことから明らかなように、単位画素３２からは、リセット後のＦＤ部５６の電位がリセットレベルＶresetとして、次いで、信号電荷の転送後のＦＤ部５６の電位が信号レベルＶsigとして順に信号線３４に読み出されることになる。因みに、信号レベルＶsigには、リセットレベルＶresetの成分も含まれる。
【００５８】
なお、ここでは、選択トランジスタ５５について、増幅トランジスタ５４のソース電極と信号線３４との間に接続する回路構成としたが、画素電源ＶDDと増幅トランジスタ５４のドレイン電極との間に接続する回路構成を採ることも可能である。
【００５９】
また、単位画素３２としては、上記の４つのトランジスタから成る画素構成のものに限られるものではない。例えば、増幅トランジスタ５４に選択トランジスタ５５の機能を持たせた３つのトランジスタから成る画素構成や、複数の光電変換素子間（画素間）で、ＦＤ部５６以降のトランジスタを共用する画素構成などであっても良く、その画素回路の構成は問わない。
【００６０】
（信号処理回路４１Ｌ及び４１Ｒの構成）
次に、ロジック基板１２側の信号処理回路４１Ｌ及び４１Ｒの構成について説明する。なお、上述したように、信号処理回路４１Ｌと信号処理回路４１Ｒは同じ回路パターンを有しており、ここでは、信号処理回路４１Ｌの構成を中心に説明する。
【００６１】
信号処理回路４１Ｌは、主に画素アレイ部３１の左半分の領域内の単位画素３２からの画素信号の処理を行う回路である。信号処理回路４１Ｌは、電流源６１Ｌ、デコーダ６２Ｌ、制御部６３Ｌ、行デコーダ６４Ｌ、信号処理部６５Ｌ、列デコーダ／センスアンプ６６Ｌ、メモリ部６７Ｌ、データ処理部６８Ｌ、及び、インタフェース（ＩＦ）部６９Ｌを含むように構成される。
【００６２】
電流源６１Ｌは、画素アレイ部３１の各単位画素３２から画素列毎に信号が読み出される信号線３４の各々に接続されている。電流源６１Ｌは、例えば、ある一定の電流を信号線３４に供給するように、ゲート電位が一定電位にバイアスされたＭＯＳトランジスタから成る、所謂、負荷ＭＯＳ回路の構成となっている。この負荷ＭＯＳ回路から成る電流源６１Ｌは、選択行の単位画素３２の増幅トランジスタ５４に定電流を供給することにより、当該増幅トランジスタ５４をソースフォロアとして動作させる。
【００６３】
デコーダ６２Ｌは、制御部６３Ｌによる制御の下に、画素アレイ部３１の各単位画素３２を行単位で選択する際に、その選択行のアドレスを指定するアドレス信号を行選択部３３に対して与える。
【００６４】
行デコーダ６４Ｌは、制御部６３Ｌによる制御の下に、メモリ部６７Ｌに画素データを書き込んだり、メモリ部６７Ｌから画素データを読み出したりする際の行アドレスを指定する。
【００６５】
信号処理部６５Ｌは、少なくとも、画素アレイ部３１の各単位画素３２から信号線３４を通して読み出されるアナログ画素信号をデジタル化（ＡＤ変換）するＡＤ変換器８１Ｌ−１乃至８１Ｌ−ｎを有する。そして、信号処理部６５Ｌは、当該アナログ画素信号に対して画素列の単位で並列に信号処理（列並列ＡＤ）を行う構成となっている。なお、以下、ＡＤ変換器８１Ｌ−１乃至８１Ｌ−ｎを個々に区別する必要がない場合、単にＡＤ変換器８１Ｌと称する。
【００６６】
信号処理部６５Ｌは、更に、各ＡＤ変換器８１ＬでのＡＤ変換の際に用いる参照電圧を生成する参照電圧生成部８２Ｌを有する。参照電圧生成部８２Ｌは、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧を生成する。参照電圧生成部８２Ｌについては、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
【００６７】
ＡＤ変換器８１Ｌは、例えば、画素アレイ部３１の画素列毎に、すなわち、信号線３４毎に設けられている。すなわち、ＡＤ変換器８１Ｌは、画素アレイ部３１の左半分の画素列の数だけ配置された、所謂、列並列ＡＤ変換器となっている。そして、各ＡＤ変換器８１Ｌは、例えば、画素信号のレベルの大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成し、当該パルス信号のパルス幅の期間の長さを計測することによってＡＤ変換の処理を行う。
【００６８】
より具体的には、例えば、ＡＤ変換器８１Ｌ−１は、図２に示すように、比較器（ＣＯＭＰ）９１Ｌ−１及びカウンタ９２Ｌ−１を少なくとも含むように構成される。比較器９１Ｌ−１は、単位画素３２から信号線３４を通して読み出されるアナログ画素信号（先述した信号レベルＶsig及びリセットレベルＶreset）を比較入力とし、参照電圧生成部８２Ｌから供給されるランプ波の参照電圧Ｖrefを基準入力とし、両入力を比較する。
【００６９】
そして、比較器９１Ｌ−１は、例えば、参照電圧Ｖrefが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。この比較器９１Ｌ−１の出力信号が、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
【００７０】
カウンタ９２Ｌ−１には、例えば、アップ／ダウンカウンタが用いられる。カウンタ９２Ｌ−１は、比較器９１Ｌに対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。アップ／ダウンカウンタであるカウンタ９２Ｌ−１は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、または、アップ（ＵＰ）カウントを行うことで、比較器９１Ｌ−１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。この計測動作の際、カウンタ９２Ｌ−１は、単位画素３２から順に読み出されるリセットレベルＶreset及び信号レベルＶsigについて、リセットレベルＶresetに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。
【００７１】
このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶresetとの差分をとることができる。その結果、ＡＤ変換器８１Ｌ−１では、ＡＤ変換処理に加えてＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理が行われる。ここで、ＣＤＳ処理とは、信号レベルＶsigとリセットレベルＶresetとの差分をとることにより、単位画素３２のリセットノイズや増幅トランジスタ５４の閾値ばらつき等の画素固有の固定パターンノイズを除去する処理である。そして、カウンタ９２Ｌ−１のカウント結果（カウント値）が、アナログ画素信号をデジタル化したデジタル値となる。
【００７２】
なお、ＡＤ変換器８１Ｌ−２乃至８１Ｌ−ｎもＡＤ変換器８１Ｌ−１と同様の構成を有しており、その説明は繰り返しになるので省略する。また、以下、比較器９１Ｌ−１乃至９１Ｌ−ｎを個々に区別する必要がない場合、単に比較器９１Ｌと称し、カウンタ９２Ｌ−１乃至９２Ｌ−ｎを個々に区別する必要がない場合、単にカウンタ９２Ｌと称する。
【００７３】
図３は、信号処理部６５Ｌの具体的な構成の一例を示すブロック図である。信号処理部６５Ｌは、ＡＤ変換器８１Ｌ及び参照電圧生成部８２Ｌの他に、データラッチ部８３Ｌ及びパラレル−シリアル（以下、「パラシリ」と略称する）変換部８４Ｌを有している。そして、信号処理部６５Ｌは、ＡＤ変換器８１Ｌでデジタル化された画素データをメモリ部６７Ｌにパイプライン転送するパイプライン構成となっている。その際、信号処理部６５Ｌは、１水平期間内にＡＤ変換器８１Ｌによるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部８３Ｌへ転送する処理を行う。
【００７４】
一方、メモリ部６７Ｌには、その周辺回路として列デコーダ／センスアンプ６６Ｌが設けられている。先述した行デコーダ６４Ｌ（図２参照）がメモリ部６７Ｌに対して行アドレスを指定するのに対し、列デコーダは、メモリ部６７Ｌに対して列アドレスを指定する。また、センスアンプは、メモリ部６７Ｌからビット線を通して読み出される微弱な電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する。そして、列デコーダ／センスアンプ６６Ｌを通して読み出された画素データは、データ処理部６８Ｌ及びインタフェース部６９Ｌを介してロジック基板１２の外部へ出力される。
【００７５】
なお、ここでは、列並列のＡＤ変換器８１Ｌが１つの場合を例に挙げたが、これに限られるものではなく、ＡＤ変換器８１Ｌを２つ以上設け、これら２つ以上のＡＤ変換器８１Ｌにおいて並列的にデジタル化処理を行う構成を採ることも可能である。
【００７６】
この場合、２つ以上のＡＤ変換器８１Ｌは、例えば、画素アレイ部３１の信号線３４の伸長方向、すなわち、画素アレイ部３１の上下両側に分けて配置される。ＡＤ変換器８１Ｌを２つ以上設ける場合は、これに対応してデータラッチ部８３Ｌ、パラシリ変換部８４Ｌ、及び、メモリ部６７Ｌなども２つ（２系統）以上設けられる。
【００７７】
このように、ＡＤ変換器８１Ｌなどを例えば２系統設ける構成を採る固体撮像装置１にあっては、２つの画素行毎に行走査を並列して行う。そして、一方の画素行の各画素の信号については画素アレイ部３１の上下方向の一方側に、他方の画素行の各画素の信号については画素アレイ部３１の上下方向の他方側にそれぞれ読み出し、２つのＡＤ変換器８１Ｌで並列的にデジタル化処理を行う。以降の信号処理についても同様に、並列的に行われる。その結果、１つの画素行毎に行走査を行う場合に比べて、画素データの高速読み出しを実現することができる。
【００７８】
なお、詳細な図示及び説明は省略するが、信号処理回路４１Ｒも、信号処理回路４１Ｌと同様の構成を有している。そして、信号処理回路４１Ｒは、主に画素アレイ部３１の右半分の領域内の単位画素３２からの画素信号の処理を行う。
【００７９】
なお、以下、図示を省略した信号処理回路４１Ｒの各部の符号は、信号処理回路４１Ｌの各部の符号のＬの文字をＲに置き換えた符号とする。
【００８０】
｛１−３．ロジック基板１２のレイアウト｝
図４は、ロジック基板１２のレイアウトの例を示している。この図に示されるように、ロジック基板１２の信号処理回路４１Ｌと信号処理回路４１Ｒは、同じ左右対称のレイアウトを有している。
【００８１】
信号処理回路４１Ｌにおいては、ＡＤ変換部１０１Ｌ−１、メモリ部１０２Ｌ−１、ロジック部１０３Ｌ、メモリ部１０２Ｌ−２、及び、ＡＤ変換部１０１Ｌ−２が、上から順に積層されている。また、その積層部の左右にインタフェース部１０４Ｌ−１及びインタフェース部１０４Ｌ−２が配置されている。さらに、信号処理回路４１Ｌの上下左右の端部に、ビア１０５Ｌ−１乃至１０５Ｌ−４がそれぞれ配置されている。
【００８２】
ＡＤ変換部１０１Ｌ−１及び１０１Ｌ−２には、例えば、図２及び図３に示される電流源６１Ｌ、ＡＤ変換器８１Ｌ−１乃至８１Ｌ−ｎ、参照電圧生成部８２Ｌ、データラッチ部８３Ｌ、及び、パラシリ変換部８４Ｌが、分かれて配置される。
【００８３】
なお、この例では、ＡＤ変換部１０１Ｌ−１及び１０１Ｌ−２に、ＡＤ変換器８１Ｌ及びそれに伴う回路部分が、それぞれ３段に積層されて配置されている。すなわち、信号処理回路４１Ｌでは、ＡＤ変換器８１Ｌ及びそれに伴う回路部分が、６系統に分かれて配置されている。そして、信号処理回路４１Ｌは、例えば、６つの画素行毎に行走査を並列して行う。
【００８４】
また、画素アレイ部３１の各単位画素３２からの画素信号は、ビア１０５Ｌ−１乃至１０５Ｌ−４を介して、ＡＤ変換部１０１Ｌ−１及び１０１Ｌ−２に配置されている各ＡＤ変換器８１Ｌに供給される。
【００８５】
メモリ部１０２Ｌ−１及び１０２Ｌ−２には、例えば、図３に示される列レコーダ／センスアンプ６６Ｌ及びメモリ部６７Ｌが、分かれて配置される。そして、メモリ部１０２Ｌ−１は、ＡＤ変換部１０１Ｌ−１から供給される画素データを記憶し、メモリ部１０２Ｌ−２は、ＡＤ変換部１０１Ｌ−２から供給される画素データを記憶する。
【００８６】
ロジック部１０３Ｌには、例えば、図２に示されるデコーダ６２Ｌ、制御部６３Ｌ、行デコーダ６４Ｌ、及び、データ処理部６８Ｌが配置される。
【００８７】
インタフェース部１０４Ｌ−１及び１０４Ｌ−２には、例えば、図２に示されるインタフェース部６９Ｌがそれぞれ配置される。
【００８８】
なお、信号処理回路４１Ｒは、信号処理回路４１Ｌと同じレイアウトを有しており、その説明は繰り返しになるので省略する。
【００８９】
また、上述した信号処理回路４１Ｌ及び４１Ｒの構成及びレイアウトは、その一例であり、上述した以外の構成及びレイアウトにすることも可能である。
【００９０】
｛１−４．固体撮像素子１の撮像処理｝
次に、図５及び図６を参照して、固体撮像素子１の撮像処理について簡単に説明する。
【００９１】
図５は、固体撮像素子１の信号処理回路４１Ｌ及び４１Ｒと外部の信号処理ＬＳＩ１２１との接続方法の例を示している。具体的には、信号処理回路４１Ｌのインタフェース部１０４Ｌ−１、及び、信号処理回路４１Ｒのインタフェース部１０４Ｒ−２に信号処理ＬＳＩ１２１が接続されている。
【００９２】
例えば、固体撮像素子１により図６の被写体１４１を撮像する場合、画素アレイ部３１の左半分の領域内の単位画素３２からの画素信号が信号処理回路４１Ｌに供給され、右半分の領域内の単位画素３２からの画素信号が信号処理回路４１Ｒに供給される、すなわち、被写体１４１の左半分に対応する画素信号が信号処理回路４１Ｌに供給され、被写体１４１の右半分に対応する画素信号が信号処理回路４１Ｒに供給される。
【００９３】
信号処理回路４１Ｌは、画素回路２１から供給される画素信号に基づいて、被写体１４１の左半分に対応する画像データ１４２Ｌを生成する。同様に、信号処理回路４１Ｒは、画素回路２１から供給される画素信号に基づいて、被写体１４１の右半分に対応する画像データ１４２Ｒを生成する。
【００９４】
そして、信号処理回路４１Ｌは、生成した画像データ１４２Ｌをインタフェース部１０４Ｌ−１から出力し、信号処理ＬＳＩ１２１に供給する。信号処理回路４１Ｒは、生成した画像データ１４２Ｒをインタフェース部１０４Ｒ−２から出力し、信号処理ＬＳＩ１２１に供給する。
【００９５】
信号処理ＬＳＩ１２１は、画像データ１４２Ｌと画像データ１４２Ｒを合成することにより１枚の画像データ１４３を生成し、生成した画像データ１４３を出力する。
【００９６】
このように、固体撮像素子１では、左右の画像データが独立して生成されるため、処理を高速化することができる。
【００９７】
｛１−５．信号処理回路４１Ｌ及び４１Ｒの詳細な構成｝
ところで、以上においては、信号処理回路４１Ｌ及び４１Ｒは、同一の回路パターンを有していると説明してきたが、実質的な機能上の回路パターンについては、同一ではあるが、左右で信号処理すべき画素アレイ部３１上の領域内の単位画素３２からの画素信号を処理する上で、いずれか一方に設ければ足りるものであり、複数に必要のない構成も存在する。
【００９８】
特に、図４を参照して上述したロジック基板１２のうち、ロジック部１０３Ｌ，１０３Ｒについては、いずれか一方に設ければ足りる構成が存在する。
【００９９】
例えば、図７の左部で示されるように、信号処理回路４１Ｌ及び４１Ｒが、同一の回路パターンを有しているので、信号処理回路４１Ｌ及び４１Ｒのそれぞれに異なる機能を備えたブロックＡ乃至Ｃが設けられているものとする。
【０１００】
ここで、ブロックＢ，Ｃについては、信号処理回路（Ｃｈｉｐ）４１Ｌ及び４１Ｒのいずれか一方にあれば十分である場合、一般的には、例えば、信号処理回路４１Ｌにおいては、図７の左部の斜線部で示されるように、ブロックＢがスタンバイ状態にされ、また、信号処理回路４１Ｒにおいては、ブロックＣがスタンバイ状態にされている。
【０１０１】
ここで、スタンバイ状態とは、例えば、基板層に設けられたブロックＢ，Ｃに対して、例えば、配線層の構成により、信号を入出力するための配線を接続しない状態とすることであり、実質的に使用しない状態とすることであり、図７においては、その構成が斜線部とされている。
【０１０２】
すなわち、同一の回路パターンを有する複数の信号処理回路４１を用いる場合において、各信号処理回路４１上に設けられた同一のブロックのうち、いずれか１個が機能すれば、他のものは機能させる必要がないとき、一般的には、図７の左部で示されるように、必要なもののみを残して、その他のブロックについては、スタンバイ状態にして使用しない状態とする。
【０１０３】
しかしながら、このような構成では、スタンバイ状態であって、機能することのないブロックを無駄にしてしまうと共に、機能することのないブロックにより実装面積が奪われてしまう。
【０１０４】
そこで、図７の右部で示されるように、信号処理回路４１Ｌ及び４１Ｒの最上層に、さらに、信号処理回路４１Ｌ及び４１Ｒのそれぞれに対応する領域において、それぞれ異なる配線層であって、一括露光の配線層を設けるようにして、信号処理回路４１Ｌの最上層の配線層には、ブロックＡ，Ｃが、構成されるようにし、信号処理回路４１Ｒの最上層の配線層には、ブロックＡ，Ｂが、構成されるようにする。
【０１０５】
より詳細には、図８の側面断面図で示されるように、信号処理回路４１Ｌ及び４１Ｒについては、最下層の基板層１５１には、それぞれ同一の素子が同一パターンで形成されており、その上層に配線層１５２が設けられている。この配線層１５２は、図中の下から配線層１６１，１６２により構成されている。
【０１０６】
配線層１６１は、信号処理回路４１Ｌ及び４１Ｒの対応する領域に、それぞれ分割露光で形成された同一の配線パターンにより形成されている。一般的な、信号処理回路４１Ｌ及び４１Ｒは、基板層１５１、および配線層１６１のみで構成されるが、本開示においては、さらに、最上層として、一括露光であって、信号処理回路４１Ｌ及び４１Ｒに対応する領域がそれぞれ異なる（左右が異なる）配線パターンの配線層１６２が設けられている。
【０１０７】
すなわち、分割露光された同一配線パターンの配線層１６１により、ＡＮＤ回路やＯＲ回路などの基本セルが形成される。
【０１０８】
配線層１６２は、一括露光により、左右が異なる配線構造であるため、配線層１６１のＡＮＤ回路やＯＲ回路などの基本セル同士の接続を変えることにより、信号処理回路４１Ｌ及び４１Ｒのそれぞれで異なる機能を備えたブロックを構成する。
【０１０９】
結果として、上述したように、信号処理回路４１Ｌ及び４１Ｒのそれぞれについて独立した配線パターンとすることができ、信号処理回路４１Ｌ及び４１Ｒのそれぞれで、スタンバイ状態、すなわち、機能させないようにするブロックを低減させることが可能となるため、ブロックの無駄を省き、実装可能な機能を備えたブロックを増設することが可能となる。
【０１１０】
特に、図４を参照して上述したロジック基板１２のうち、ロジック部１０３Ｌ，１０３Ｒの配線層１６２について、相互の配線パターンを異なるものとすることで、例えば、いずれか一方に設ければ足りるブロックについては、いずれか一方に設ける構成とすることが可能となる。
【０１１１】
＜第１の実施の形態の変形例＞
以上においては、基板層１５１上に、信号処理回路４１Ｌ及び４１Ｒに対応する領域でそれぞれ分割露光した配線層１６１と、その上層に、信号処理回路４１Ｌ及び４１Ｒに対応する領域で、それぞれ異なる配線パターンからなる、一括露光した配線層１６２が形成される例について説明してきたが、基板層１５１より上層の配線層を全層に渡って一括露光し、信号処理回路４１Ｌ及び４１Ｒに対応する領域のそれぞれについて異なる配線パターンとするようにしてもよい。
【０１１２】
図９で示されるように、基板層１５１の上層に一括露光により形成された配線層１７１が形成されている。すなわち、図９においては、図８における分割露光により形成された配線層１６１と、一括露光により形成された１６２とからなる配線層１５２に対応する全配線層が、信号処理回路４１Ｌ及び４１Ｒに対応する領域のそれぞれについて異なる配線パターンが一括露光により形成された配線層１７１により構成されている。
【０１１３】
このような構成により、より高い自由度の機能を備えたブロックを、実装させることが可能となる。
【０１１４】
＜２．第２の実施の形態＞
以上においては、最上層の配線層を一括露光により信号処理回路４１Ｌ及び４１Ｒのそれぞれの領域において、異なる配線パターンとすることで、信号処理回路４１Ｌ及び４１Ｒで異なる機能を実現させるようにすることについて説明してきた。しかしながら、信号処理回路４１Ｌ及び４１Ｒで、例えば、相互に異なる２つの機能を備え、それぞれの信号処理回路４１に信号線より供給される１ビットの切り替え信号におけるＨｉまたはＬｏｗにより、異なる２つの機能を切り替えてしようするようにしてもよい。
【０１１５】
例えば、図１０で示されるように、左画像用処理、および右画像用処理の双方の機能を備えた信号処理回路（図中のＣｈｉｐ）４１Ｌ及び４１Ｒのそれぞれに、切り替え信号を受信する端子１８１Ｌ，１８１Ｒが設けられ、この端子１８１Ｌ，１８１Ｒに、プロセス工程で形成される図８における配線層１５２により形成される端子１５２Ｌ，１５２Ｒより信号線からの切り替え信号が固定された状態で供給される。
【０１１６】
この切り替え信号が、Ｌｏｗであるとき、信号処理回路４１は、左画像用処理の機能を有効にして、右画像用処理の機能を停止させる。同様に、この切り替え信号が、Ｈｉであるとき、信号処理回路４１は、右画像用処理の機能を有効にして、左画像用処理の機能を停止させる。
【０１１７】
そこで、端子１５２Ｌを介して、端子１８１ＬにＬｏｗの切り替え信号が供給され、端子１５２Ｒを介して、端子１８１ＲにＨｉの切り替え信号が供給されるように構成すると、図中の信号処理回路４１Ｌは、左画像用処理を行う信号処理回路として機能し、信号処理回路４１Ｒは、右画像用処理を行う信号処理回路として機能させることが可能となる。
【０１１８】
これにより、信号処理回路４１は、ロジック基板１２に配設される際に、左右を意識することなく配置しても、配置された位置に応じた機能を実現することが可能となる。
【０１１９】
結果として、機能の異なる信号処理回路４１を用意する必要がなくなると共に、機能の異なる信号処理回路４１毎に配置を意識するといった手間を省くことが可能となり、製造コストを低減することが可能となる。
【０１２０】
尚、以上においては、信号処理回路４１Ｌ及び４１Ｒの２種類の場合であるため、切り替え信号は１ビットの信号とされていたが、それ以上の、例えば、２ｎ個の信号処理回路４１が、それぞれ２ｎ種類の異なる機能を備えているような場合については、配置される位置に応じて、ｎビットの切り替え信号を切り替えて供給することにより、それぞれの位置に対応して機能を切り替えることが可能となる。
【０１２１】
＜第２の実施の形態の第１の変形例＞
以上においては、配線層１５２より供給されてくる切り替え信号を端子１８１Ｌ，１８１Ｒに供給する例について説明してきたが、図１１で示されるように、ロジック基板１２に切り替え信号が供給されてくる信号線をボンディング１２Ｌ，１２Ｒでそれぞれ接続するようにしてもよい。
【０１２２】
このような構成により、信号処理回路４１Ｌ及び４１Ｒは、ボンディング１２Ｌ，１２Ｒを介して供給されてくる固定された切り替え信号のＨｉまたはＬｏｗに応じて、適切に左画像用処理、および右画像用処理の機能を切り替えることが可能となる。
【０１２３】
＜第２の実施の形態の第２の変形例＞
また、図１２で示されるように、信号処理回路４１Ｌ及び４１Ｒのそれぞれにレジスタ２０１Ｌ，２０１Ｒを設けるようにしてもよい。レジスタ２０１Ｌ，２０１Ｒは、図示せぬ装置の制御装置等により所定の値が書き込まれると記憶し、記憶した値に対応するＨｉまたはＬｏｗの切り替え信号を出力する。
【０１２４】
このような構成により、信号処理回路４１Ｌ及び４１Ｒは、各端子１８１Ｌ，１８１Ｒを介して、レジスタ（図中のｒｅｇ）２０１Ｌ，２０１Ｒに記憶されている切り替え信号のＨｉまたはＬｏｗに基づいて、機能を切り替えることが可能となる。
【０１２５】
ここで、レジスタ２０１Ｌ，２０１Ｒは、例えば、装置が起動する度に、図示せぬ装置の制御装置等により、固定した切り替え信号が記憶されるようにしてもよい。
【０１２６】
＜第２の実施の形態の第３の変形例＞
さらに、図１３で示されるように、信号処理回路４１Ｌ及び４１Ｒのそれぞれに、電気または紫外線など光を含む電磁波のストレスによって、一度だけ出力値を切り替えることが可能なｅＦｕｓｅ（図中のｆｕｓｅ）２２１Ｌ，２２１Ｒを設けるようにしてもよい。ｅＦｕｓｅ（図中のｆｕｓｅ）２２１Ｌ，２２１Ｒは、電気または紫外線など光を含む電磁波のストレスによって、一度だけの処理で所定の値を記憶し、記憶した値に対応するＨｉまたはＬｏｗの切り替え信号を出力する。
【０１２７】
このような構成により、信号処理回路４１Ｌ及び４１Ｒは、各端子１８１Ｌ，１８１Ｒを介して、ｅＦｕｓｅ２２１Ｌ，２２１Ｒより出力される切り替え信号のＨｉまたはＬｏｗに基づいて、機能を切り替えることが可能となる。
【０１２８】
＜第２の実施の形態の第４の変形例＞
また、図１４で示されるように、信号処理回路４１Ｌ及び４１Ｒのそれぞれに、図示せぬ制御装置により外部より出力値を制御可能な、例えば、不揮発性メモリであるＥＥＰＲＯＭ（Electrically Erasable Programmable Read-only Memory）（図中のｅ２ｐ）２４１Ｌ，２４１Ｒを設けるようにしてもよい。ＥＥＰＲＯＭ２４１Ｌ，２４１Ｒは、図示せぬ装置の制御装置等により外部より所定の出力値が書き込まれると記憶し、記憶した出力値に対応するＨｉまたはＬｏｗの切り替え信号を出力する。
【０１２９】
このような構成により、信号処理回路４１Ｌ及び４１Ｒは、各端子１８１Ｌ，１８１Ｒを介して、ＥＥＰＲＯＭ２４１Ｌ，２４１Ｒより出力される切り替え信号のＨｉまたはＬｏｗに基づいて、機能を切り替えることが可能となる。
【０１３０】
＜第２の実施の形態の第５の変形例＞
さらに、図１５で示されるように、信号処理回路４１Ｌ及び４１Ｒのそれぞれに、外部端子２５１Ｌ，２５１Ｒを設けるようにしてもよい。
【０１３１】
このような構成により、信号処理回路４１Ｌ及び４１Ｒは、各端子１８１Ｌ，１８１Ｒに、外部端子２５１Ｌ，２５１Ｒを介して供給される切り替え信号のＨｉまたはＬｏｗに基づいて、機能を切り替えるようにすることが可能となる。
【０１３２】
＜３．第３の実施の形態＞
以上においては、信号処理回路４１Ｌ及び４１Ｒについて、それぞれ異なる機能を実現させる構成について説明してきたが、信号処理回路４１Ｌ及び４１Ｒのそれぞれが同期した動作を実現するために、信号処理回路４１Ｌ及び４１Ｒのそれぞれに同一の基準クロック信号が供給されるようにしてもよい。
【０１３３】
すなわち、図１６で示されるように、信号処理回路４１Ｌ及び４１Ｒのそれぞれに、同一の機能を備えた信号処理部２７１Ｌ，２７１Ｒが設けられるような場合、信号処理回路４１Ｌ及び４１Ｒのそれぞれに基準クロック信号（図中のＩｎｐｕｔ Ｃｌｏｃｋ）が供給される。尚、ここでいう信号処理部２７１Ｌ，２７１Ｒは、上述した信号処理回路４１Ｌ及び４１Ｒにより実現される各種の機能を実行させるブロックの総称である。
【０１３４】
これにより、信号処理回路４１Ｌ及び４１Ｒのそれぞれにおいて、信号処理部２７１Ｌ，２７１Ｒが、供給されてきた基準クロック信号に基づいて信号処理を実行することが可能となる。
【０１３５】
結果として、信号処理部２７１Ｌ，２７１Ｒが、それぞれ基準クロック信号を用いた動作を実行するので、それぞれの処理を同期することが可能となり、例えば、撮像される画像の左右の同期が図られて、左右の画像群による信号処理が同期しないことで生じる画質の低下を抑制し、高画質化を実現することが可能となる。
【０１３６】
＜第３の実施の形態の第１の変形例＞
以上においては、信号処理部２７１Ｌ，２７１Ｒが、供給されてくる基準クロック信号をそのまま使用する例について説明してきたが、ＰＬＬ（Phase Locked Loop）などからなる逓倍機能を用いて基準クロック信号が所定の割合で逓倍されたクロック信号を利用するようにしてもよい。
【０１３７】
図１７は、信号処理回路４１Ｌ及び４１Ｒのそれぞれに、同一の機能を備えた信号処理部２７１Ｌ，２７１Ｒが設けられて、信号処理回路４１Ｌ及び４１Ｒのそれぞれに基準クロック信号が供給されてくる構成であると共に、信号処理部２７１Ｌ，２７１Ｒの前段に逓倍部（図中のＰＬＬ）２８１Ｌ，２８１Ｒが設けられた構成例を示している。
【０１３８】
結果として、信号処理部２７１Ｌ，２７１Ｒは、それぞれ逓倍部２８１Ｌ，２８１Ｒにより基準クロック信号が逓倍されたクロック信号を用いた動作を実行するので、それぞれの処理を同期することが可能となり、例えば、撮像される画像の左右の同期が図られて、高画質化を実現することが可能となる。
【０１３９】
＜第３の実施の形態の第２の変形例＞
以上においては、信号処理回路４１Ｌ及び４１Ｒのそれぞれに基準クロック信号が供給されてくる例について説明してきたが、信号処理回路４１Ｌ及び４１Ｒのいずれかに基準クロック信号が供給されるようにして、基準クロック信号が供給されている信号処理回路４１が、基準クロック信号が供給されていない信号処理回路４１に基準クロック信号を供給するようにしてもよい。
【０１４０】
すなわち、図１８で示されるように、信号処理回路４１Ｌに基準クロック信号が供給されるようにして、基準クロック信号が供給されている信号処理回路４１Ｌが、基準クロック信号が供給されていない信号処理回路４１Ｒに基準クロック信号を供給するようにしてもよい。
【０１４１】
このような構成により、上述した理由と同一の理由で、高画質化を実現することが可能になると共に、外部端子の数を減らすことが可能となる。
【０１４２】
尚、図１８においては、信号処理回路４１Ｌが基準クロック信号の供給を受けて、信号処理回路４１Ｒに供給する例について示されているが、信号処理回路４１Ｒが基準クロック信号の供給を受けて、信号処理回路４１Ｌに供給するようにしてもよい。また、信号処理回路４１が２以上であるような場合、そのうちのいずれかの信号処理回路４１が基準クロック信号の供給を受けると共に、その他の基準クロック信号が供給されてきていない信号処理回路４１に対して基準クロック信号を供給するようにしてもよい。
【０１４３】
＜第３の実施の形態の第３の変形例＞
以上においては、信号処理回路４１Ｌ及び４１Ｒのいずれかに基準クロック信号が供給されるようにして、基準クロック信号が供給されている信号処理回路４１が、基準クロック信号が供給されていない信号処理回路４１に基準クロック信号を供給するようにした例について説明してきた。
【０１４４】
しかしながら、さらに、信号処理回路４１Ｌ及び４１Ｒのいずれかに基準クロック信号が供給されるようにして、さらに、基準クロック信号が供給されている信号処理回路４１が、基準クロック信号を逓倍した後、基準クロック信号が供給されていない信号処理回路４１に基準クロック信号を逓倍したクロック信号を供給するようにしてもよい。
【０１４５】
すなわち、図１９で示されるように、信号処理回路４１Ｌに基準クロック信号が供給されるようにして、基準クロック信号が供給されている信号処理回路４１Ｌにおいて、逓倍部２８１Ｌが基準クロック信号を逓倍した後、基準クロック信号が供給されていない信号処理回路４１Ｒに基準クロック信号を逓倍したクロック信号を供給する。
【０１４６】
このような構成により、上述した理由と同一の理由で、高画質化を実現することが可能になると共に、外部端子の数を減らすことが可能となる。
【０１４７】
尚、図１９においては、信号処理回路４１Ｌが基準クロック信号の供給を受けて、逓倍した後、信号処理回路４１Ｒに供給する例について示されているが、信号処理回路４１Ｒが基準クロック信号の供給を受けて、逓倍した後、信号処理回路４１Ｌに供給するようにしてもよい。また、信号処理回路４１が２以上であるような場合、そのうちのいずれかの信号処理回路４１が基準クロック信号の供給を受けると共に逓倍し、その他の信号処理回路４１に対して基準クロック信号を逓倍したクロック信号を供給するようにしてもよい。また、図１９における斜線部で示される逓倍部２８１Ｒ’は、図１７における逓倍部２８１Ｒがスタンバイ状態となっていることを示している。
【０１４８】
＜第３の実施の形態の第４の変形例＞
以上においては、信号処理回路４１Ｌ及び４１Ｒのいずれかに基準クロック信号、または、基準クロック信号が逓倍されたクロック信号のいずれかが供給される例について説明してきたが、それらが混在した状態で供給されるようにしてもよい。
【０１４９】
すなわち、図２０で示されるように、信号処理回路４１Ｌには、アナログ信号処理部２９１Ｌ、デジタル信号処理部２９２Ｌ、逓倍部２８１Ｌ−１，２８１Ｌ−２が設けられている。また、信号処理回路４１Ｌには、アナログ信号処理部２９１Ｒ、デジタル信号処理部２９２Ｒ、および逓倍部２８１Ｒが設けられている。
【０１５０】
そして、信号処理回路４１Ｌは、基準クロック信号の供給を受けて、逓倍部２８１Ｌ−１が、基準クロック信号を逓倍して、デジタル信号処理部２９２Ｌ及び２９２Ｒに供給し、逓倍部２８１Ｌ−２が、基準クロック信号を逓倍して、アナログ信号処理部２９１Ｌに供給する。
【０１５１】
一方、信号処理回路４１Ｒは、基準クロック信号の供給を受けて、逓倍部２８１Ｒが、基準クロック信号を逓倍して、アナログ信号処理部２９１Ｒに供給する。
【０１５２】
このような構成により、信号処理回路４１Ｒには、外部から基準クロック信号が供給されると共に、信号処理回路４４１Ｌより基準クロック信号が逓倍されたクロック信号も供給される。
【０１５３】
いずれにおいても、アナログ信号処理部２９１Ｌ及び２９１Ｒ、並びにデジタル信号処理部２９２Ｌ及び２９２Ｒが同期した動作を実現することが可能となるので、高画質化を実現することが可能となる。
【０１５４】
尚、図２０における信号処理回路４１Ｌ及び４１Ｒの構成を入れ替える構成とするようにしてもよい。また、図２０において斜線部で示される逓倍部２８１Ｒ’−２は、逓倍部２８１Ｌ−２に対応する逓倍部２８１Ｒ−２がスタンバイ状態となっていることを示している。
【０１５５】
＜４．第４の実施の形態＞
以上においては、基準クロック信号の供給を受けて、信号処理回路４１Ｌ及び４１Ｒの信号処理部の動作を同期させる例について説明してきたが、信号処理回路４１Ｌ及び４１Ｒのそれぞれに設けられるＡＤＣ群のリファレンスを揃えるようにすることで、ＡＤＣに係る特性の差分を補正するようにしてもよい。
【０１５６】
図２１は、信号処理回路４１Ｌ及び４１Ｒのそれぞれに設けられるＡＤＣ群（複数のＡＤ変換器８１群）の参照電圧（リファレンス）を揃えるようにすることで、ＡＤ変換器８１に係る特性の差分を補正するようにした信号処理回路４１Ｌ及び４１Ｒの構成例を示している。
【０１５７】
図２１の上段は、画素基板１１上における画素アレイ部３１を、信号処理回路４１Ｌ及び４１Ｒ毎の処理範囲として、左半分がｎ列であり、右半分がｍ列であるものとし、さらに、それらを上下半分の処理領域に分割したときの画素群を示したものである。この例では、左上段が、第１画素群３１Ｌ−１であり、右上段が第２画素群３１Ｒ−１であり、左下段が、第３画素群３１Ｌ−２であり、右下段が第４画素群３１Ｒ−２である。
【０１５８】
また、ロジック基板１２においては、信号処理回路４１Ｌには、図４を参照して説明したＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、クランプ演算部３０１Ｌ、ＤＡＣ（デジタルアナログ変換部）３０２Ｌ、および、特性差分記憶部３０３が設けられている。
【０１５９】
さらに、信号処理回路４１Ｒには、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−２、クランプ演算部３０１Ｒ、およびＤＡＣ３０２Ｒが設けられている。
【０１６０】
ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２は、それぞれ第１画素群３１Ｌ−１、第２画素群３１Ｒ−１、第３画素群３１Ｌ−２、第４画素群３１Ｒ−２のそれぞれの画素信号をアナログデジタル変換して出力する。
【０１６１】
そして、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１は、デジタル信号に変換した、それぞれの画素アレイ部３１上の、上半分の左右の画素群の画素信号を、クランプ演算部３０１Ｌに供給する。また、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２は、デジタル信号に変換した、それぞれの画素アレイ部３１上の、下半分の左右の画素群の画素信号を、クランプ演算部３０１Ｒに供給する。その際、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２は、それぞれ画素信号を後段に出力する（図中の「出力」の記載）。ここで出力された画素信号は、パラレルシリアル変換されて、上述した図３の信号処理部６５より出力される画素信号として出力される。
【０１６２】
クランプ演算部３０１Ｌは、画素アレイ部３１の第１画素群３１Ｌ−１および第２画素群３１Ｒ−１の辺縁部等に設けられた図示せぬ遮光領域の画素の、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１によりデジタル信号に変換された画素信号に基づいて、基準レベルを演算する。そして、クランプ演算部３０１Ｌは、基準レベルの平均値、最小値、および最大値のいずれかを、補正レベルとして、ＤＡＣ３０２Ｌに出力する。クランプ演算部３０１Ｌは、リアルタイムで同様の処理を繰り返し、補正レベルを繰り返し出力する。
【０１６３】
同様に、クランプ演算部３０１Ｒは、画素アレイ部３１の第３画素群３１Ｌ−２および第４画素群３１Ｒ−２の辺縁部等に設けられた図示せぬ遮光領域の画素の、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２によりデジタル信号に変換された画素信号に基づいて、基準レベルを演算する。そして、クランプ演算部３０１Ｒは、基準レベルの平均値、最小値、および最大値のいずれかを、補正レベルとして、ＤＡＣ３０２Ｒに出力する。クランプ演算部３０１Ｒは、リアルタイムで同様の処理を繰り返し、補正レベルを繰り返し出力する。
【０１６４】
ＤＡＣ３０２Ｌは、クランプ演算部３０１Ｌより供給されてくる補正レベルの信号を、デジタル信号からアナログ信号に変換して参照電圧（リファレンス）として、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１に供給する。このとき、ＤＡＣ３０２Ｌは、特性差分記憶部３０３により相互の特性差分を補正するようにゲインが制御された状態で参照電圧（リファレンス）を出力する。
【０１６５】
ＤＡＣ３０２Ｒは、クランプ演算部３０１Ｒより供給されてくる補正レベルの信号を、デジタル信号からアナログ信号に変換して参照電圧（リファレンス）として、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２に供給する。このとき、ＤＡＣ３０２Ｒは、特性差分記憶部３０３により相互の特性差分を補正するようにゲインが制御された状態で参照電圧（リファレンス）を出力する。
【０１６６】
すなわち、ＤＡＣ３０２Ｌ，３０２Ｒは、上述した図２における参照電圧生成部８２として機能する。
【０１６７】
特性差分記憶部３０３は、固体撮像素子１の電源がオフにされるとき、画素アレイ部３１の全画素を遮光画素として撮像させ、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２によりデジタル信号に変換された画素信号に基づいて、その差分を特性差分として記憶する。
【０１６８】
より詳細には、特性差分記憶部３０３は、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１の出力差、並びに、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の出力差を、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１の特性差分、並びに、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の特性差分として算出し、記憶する。そして、特性差分記憶部３０３は、記憶した特性差分を打ち消すようにＤＡＣ３０２Ｌ，３０２Ｒのゲインを制御する。
【０１６９】
クランプ演算部３０１Ｌは、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１の各参照電圧（リファレンス）を制御する補正レベルを演算により求め、出力する。
【０１７０】
同様に、クランプ演算部３０１Ｒは、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の各参照電圧（リファレンス）を制御する補正レベルを演算により求め、出力する。
【０１７１】
このため、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１には、ほぼ同一の参照電圧（リファレンス）が供給されることになる。これにより、第１画素群３１Ｌ−１および第２画素群３１Ｒ−１の発色のバランスが整えられて、実質的に、ホワイトバランスが調整されることになり、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１の特性が整えられることになる。
【０１７２】
同様に、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２には、ほぼ同一の参照電圧（リファレンス）が供給されることになる。これにより、第３画素群３１Ｌ−２および第４画素群３１Ｒ−２の発色のバランスが整えられて、実質的に、ホワイトバランスが調整されることになり、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の特性が整えられる。
【０１７３】
しかしながら、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１と、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２とは、図２１で示されるように、それぞれ信号処理回路４１Ｌ及び４１Ｒに設けられており、異なることから、寄生容量などが同一ではないので、一般に異なる特性を持つことになる。
【０１７４】
したがって、第１画素群３１Ｌ−１および第２画素群３１Ｒ−１と、第３画素群３１Ｌ−２および第４画素群３１Ｒ−２とでは、それぞれの領域内においては画素間で発色が整えられるが、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１からなる第１のＡＤＣ群と、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２からなる第２のＡＤＣ群との間には特性に差が生じる。結果として、第１画素群３１Ｌ−１および第２画素群３１Ｒ−１と、第３画素群３１Ｌ−２および第４画素群３１Ｒ−２とでは、微小ながら発色に差が生じることになり、画質を低下させる恐れがある。
【０１７５】
そこで、特性差分記憶部３０３は、電源がオフになる直前に全画素を遮光状態にして黒色画像を撮像すると共に、このときＤＡＣ３０２Ｌ，３０２Ｒのゲインを最大にして、第１画素群３１Ｌ−１および第２画素群３１Ｒ−１と、第３画素群３１Ｌ−２および第４画素群３１Ｒ−２との出力差を特性差分として計測して記憶する。この特性差分は、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１からなる第１のＡＤＣ群と、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２からなる第２のＡＤＣ群とのＡＤＣ群間の特性の違いにより生じる差分である。特性差分記憶部３０３は、図２３を参照して後述する特性差分記憶処理により特性差分を記憶すると、図２２を参照して後述するＡＤＣ特性差分補正処理において、この記憶した特性差分を補正できるようにＤＡＣ３０２Ｌ，３０２Ｒ間のゲインを調整して参照電圧（リファレンス）を出力させる。
【０１７６】
これにより、ＡＤＣ群間の特性差分が補正されることにより、画素アレイ部３１内の第１画素群３１Ｌ−１および第２画素群３１Ｒ−１と、第３画素群３１Ｌ−２および第４画素群３１Ｒ−２との間で生じる発色の差を抑制しつつ、複数のＡＤＣ群による高速処理を実現することが可能となる。
【０１７７】
尚、ここでいう特性差分には、オフセット成分とゲイン成分とが含まれる。オフセット成分とは、クランプ演算部３０１Ｌ，３０１Ｒにより調整されるＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２より出力されるデジタル信号における基準レベルのずれを示すものである。
【０１７８】
また、ゲイン成分とは、クランプ演算部３０１Ｌ，３０１Ｒにより調整されるＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１からなる第１のＡＤＣ群と、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２からなる第２のＡＤＣ群とのクランプ演算部３０１Ｌ，３０１Ｒより供給される補正レベルに対する線形性のずれを示すものである。
【０１７９】
＜ＡＤＣ群特性差分補正処理＞
次に、図２２のフローチャートを参照して、図２１の信号処理回路４１Ｌ及び４１ＲによるＡＤＣ群間差分補正処理について説明する。尚、この処理に当たっては、画素アレイ部３１内の画素を構成するフォトダイオードより順次、光電変換により発生されるアナログ信号からなる画素信号が順次供給されてくることを前提する。
【０１８０】
ステップＳ１１において、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１は、第１画素群３１Ｌ−１より供給されるアナログ信号をデジタル信号に変換して、クランプ演算部３０１Ｌ、および特性差分記憶部３０３に供給すると共に、画素信号として出力する。
【０１８１】
ステップＳ１２において、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１は、第２画素群３１Ｒ−１より供給されるアナログ信号をデジタル信号に変換して、クランプ演算部３０１Ｌ、および特性差分記憶部３０３に供給すると共に、画素信号として出力する。
【０１８２】
ステップＳ１３において、クランプ演算部３０１Ｌは、現在の画素が画素アレイ部３１の辺縁部に設けられた遮光画素であるか否かを判定し、遮光画素である場合、処理は、ステップＳ１４に進む。
【０１８３】
ステップＳ１４において、クランプ演算部３０１Ｌは、第１画素群３１Ｌ−１、および第２画素群３１Ｒ−１を対象とする第１のＡＤＣ群であるＡＤ変換部（ＡＤＣ群）１０１Ｌ−１およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１より出力されるデジタル信号からなる画素信号により基準レベルに基づいたオフセットを演算して記憶する。すなわち、遮光画素より供給されてくる画素値は、基準レベルの信号として供給されるべきはずであるが、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１の特性により、基準レベルに対してずれた画素値となっていることがある。そこで、クランプ演算部３０１Ｌは、このずれ量をオフセットとして算出し、このオフセットを複数の画素について記憶する。
【０１８４】
ステップＳ１５において、クランプ演算部３０１Ｌは、記憶している複数の画素のオフセットの平均値、最小値、または最大値をＡＤ変換部（ＡＤＣ群）１０１Ｌ−１およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１の画素信号に掛けることで補正レベルを設定し、ＤＡＣ３０２Ｌに出力する。すなわち、クランプ演算部３０１Ｌは、遮光画素の画素値が基準レベルとなるように、記憶したオフセット分だけＤＡＣ３０２Ｌからの参照電圧（リファレンス）がずれるように補正レベルを設定してＤＡＣ３０２Ｌに出力する。尚、ステップＳ１３において、遮光画素ではないとみなされた場合、ステップＳ１４の処理はスキップされる。
【０１８５】
ステップＳ１６において、ＤＡＣ３０２Ｌは、第１画素群３１Ｌ−１、および第２画素群３１Ｒ−１を対象とする第１のＡＤＣ群であるＡＤ変換部（ＡＤＣ群）１０１Ｌ−１およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１に、クランプ演算部３０１Ｌより供給されてくる補正レベルのデジタル信号をアナログ信号に変換して参照電圧（リファレンス）として出力する。
【０１８６】
ステップＳ１７において、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２は、第３画素群３１Ｌ−２、および第４画素群３１Ｒ−２より供給されるアナログ信号をデジタル信号に変換して、クランプ演算部３０１Ｒ、および特性差分記憶部３０３に供給すると共に画素信号として出力する。
【０１８７】
ステップＳ１８において、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−２は、第３画素群３１Ｌ−２、および第４画素群３１Ｒ−２より供給されるアナログ信号をデジタル信号に変換して、クランプ演算部３０１Ｒ、および特性差分記憶部３０３に供給すると共に、画素信号として出力する。
【０１８８】
ステップＳ１９において、クランプ演算部３０１Ｒは、現在の画素が画素アレイ部３１の辺縁部に設けられた遮光画素であるか否かを判定し、遮光画素である場合、処理は、ステップＳ２０に進む。
【０１８９】
ステップＳ２０において、クランプ演算部３０１Ｒは、第３画素群３１Ｌ−２、および第４画素群３１Ｒ−２を対象とするＡＤＣ群であるＡＤ変換部（ＡＤＣ群）１０１Ｌ−２およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２より出力されるデジタル信号からなる画素信号により基準レベルに基づいたオフセットを演算して複数の画素について記憶する。
【０１９０】
ステップＳ２１において、クランプ演算部３０１Ｒは、記憶している複数の画素のオフセットの平均値、最小値、または最大値をＡＤ変換部（ＡＤＣ群）１０１Ｌ−２およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の画素信号に掛けることで補正レベルを設定し、ＤＡＣ３０２Ｒに出力する。尚、ステップＳ１９において、遮光画素ではないとみなされた場合、ステップＳ２０の処理はスキップされる。
【０１９１】
ステップＳ２２において、ＤＡＣ３０２Ｒは、第３画素群３１Ｌ−２、および第４画素群３１Ｒ−２を対象とする第２のＡＤＣ群であるＡＤ変換部（ＡＤＣ群）１０１Ｌ−２およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２に、クランプ演算部３０１Ｒより供給されてくる補正レベルのデジタル信号をアナログ信号に変換して参照電圧（リファレンス）として出力する。この際、ＤＡＣ３０２Ｒは、特性差分記憶部３０３に記憶されている特性差分（ゲイン成分）に応じたゲインを掛けて、参照電圧（リファレンス）を出力する。
【０１９２】
以上の処理により、遮光領域外の画素信号が供給されてくると、特性差分記憶部１４に記憶されている、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１を基準とした、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の特性差分に基づいて、ＤＡＣ３０２Ｒのゲインが調整されて、参照電圧が出力されるので、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−１からなる第１のＡＤＣ群と、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２からなる第２のＡＤＣ群との特性差分のうちのゲイン成分が吸収されるように参照電圧（リファレンス）がＡＤ変換部（ＡＤＣ群）１０１Ｌ−２およびＡＤ変換部（ＡＤＣ群）１０１Ｒ−２に供給される。
【０１９３】
この際、ＤＡＣ３０２Ｌ及び３０２Ｒには、オフセットに基づいて設定された補正レベルが供給されるので、特性差分におけるオフセット成分も補正される。すなわち、特性成分のうちのオフセット成分は、クランプ演算部３０１Ｌ，３０１Ｒのそれぞれにより第１画素群３１Ｌ−１、および第２画素群３１Ｒ−１と、第３画素群３１Ｌ−２、および第４画素群３１Ｒ−２とにおいて、それぞれ独立して補正される。また、特性成分のうちのゲイン成分は、特性差分記憶部１４により第１画素群３１Ｌ−１、および第２画素群３１Ｒ−１と第３画素群３１Ｌ−２、および第４画素群３１Ｒ−２との出力差として求められる特性差分に基づいて、相対的に補正される。
【０１９４】
結果として、異なるＡＤＣ群間の特性差分が吸収されるように動作することにより、画素アレイ部３１の全体として適切な発色を実現させることが可能となり、高画質化を実現することが可能となる。また、特性差分（特にオフセット成分）を動的に補正することが可能となるので、長期的に、適切な発色を維持させることが可能となり、画像品質を長期にわたって保障することが可能となる。また、ＡＤＣ群間の特性差分は、レイアウトによる寄生容量の変化に応じたものとなるため、これまでは、ＡＤＣ群のレイアウトについては、対称性が基本とされ、その他のノウハウや試行錯誤により調整されてきたが、寄生容量の影響を受けないものとすることができるので、ＡＤＣレイアウトの自由度を向上させることが可能となる。尚、特性差分を記憶する処理については、図２３を参照して後述する。
【０１９５】
また、遮光領域の画素信号が供給されてくると、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−２の特性差分であるオフセット成分が演算されて調整され、動的に参照電圧（リファレンス）が補正される。
【０１９６】
＜特性差分記憶処理＞
次に、図２３のフローチャートを参照して、特性差分記憶処理について説明する。
【０１９７】
ステップＳ４１において、画素アレイ部３１の動作を制御する図示せぬ制御部は、固体撮像素子１の電源がオフにされる動作がなされたか否かを判定し、オフにされたと判定されるまで、同様の処理を繰り返す。そして、ステップＳ４１において、電源がオフにされたとみなされた場合、処理は、ステップＳ４２に進む。
【０１９８】
ステップＳ４２において、画素アレイ部３１は、全領域が遮光された状態で黒色画像を撮像する。すなわち、全画素が遮光画素とされることにより、どの画素を読み出している状態であっても遮光画素として処理することが可能となる。
【０１９９】
ステップＳ４３において、特性差分記憶部３０３は、ＤＡＣ３０２Ｌ，３０２Ｒのゲインを最大にして参照電圧（リファレンス）をＡＤ変換部（ＡＤＣ群）１０１Ｌ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−２に供給する。
【０２００】
ステップＳ４４において、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−１は、第１画素群３１Ｌ−１の画素値をデジタル信号に変換して、クランプ演算部３０１Ｌ、特性差分記憶部３０３、および画素信号として出力する。
【０２０１】
ステップＳ４５において、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−１は、第２画素群３１Ｒ−１の画素値をデジタル信号に変換して、クランプ演算部３０１Ｌ、特性差分記憶部３０３、および画素信号として出力する。
【０２０２】
ステップＳ４６において、ＡＤ変換部（ＡＤＣ群）１０１Ｌ−２は、第３画素群３１Ｌ−２の画素値をデジタル信号に変換して、クランプ演算部３０１Ｒ、特性差分記憶部３０３、および画素信号として出力する。
【０２０３】
ステップＳ４７において、ＡＤ変換部（ＡＤＣ群）１０１Ｒ−２は、第４画素群３１Ｒ−２の画素値をデジタル信号に変換して、クランプ演算部３０１Ｒ、特性差分記憶部３０３、および画素信号として出力する。
【０２０４】
ステップＳ４８において、特性差分記憶部３０３は、第１画素群３１Ｌ−１乃至第４画素群３１Ｒ−２の画素のいずれかのデジタル信号の差分値を特性差分として記憶する。
【０２０５】
以上の処理により、電源がオフにされる度に、最大ゲインとなった状態で黒色画像が撮像されて、このときの特性差分（ゲイン成分）が求められることになり、特性差分補正処理において、この特性差分（ゲイン成分）が打ち消されるようにＤＡＣ３０２Ｌ，３０２Ｒのゲインが相対的に調整されることになる。結果として、適切な発色を実現することが可能となるので、長期に渡って、画像品質を保証することが可能となる。
【０２０６】
また、以上においては、特性差分を測定するにあたっては、黒色画像を撮像する際、ゲインを最大にした場合の画素信号の差分を特性差分として求め、ＡＤＣ特性差分補正処理に当たっては、ゲインを最大にした時の特性差分を吸収する例について説明してきた。しかしながら、ゲインの大きさに応じた特性差分を求めて利用するようにしてもよい。例えば、電源がオフにされる直前に、ゲインが最大値となる黒色画像と、ゲインが最小となる黒色画像とを撮像して、それぞれに求められる特性差分の線形性から、ゲインに応じた特性差分を記憶するようにし、特性差分補正処理においては、特性差分に応じたゲインを設定することで特性差分が打ち消されるようにしてもよい。
【０２０７】
さらに、以上においては、画素アレイ部３１における分割露光境界は、図２１の上部で示されるように、左半分がｎ列であり、右半分がｍ列である例について説明してきたが、ロジック基板１２における信号処理回路４１Ｌ及び４１Ｒの境界は、信号処理回路４１Ｌ及び４１Ｒの境界と一致するようにしてもよい。この場合、ｎ＝ｍとなるようにしてもよい。
【０２０８】
また、以上の処理は、信号処理回路４１Ｌ及び４１Ｒの境界付近の浮遊容量の差により生じる縦筋状のノイズの発生を抑制するものであるため、例えば、分割露光境界近傍の画素に対応するＡＤＣ群だけを処理対象にして、ＡＤＣ群特性差分補正処理、および特性差分記憶処理を実行するようにしてもよい。
【０２０９】
＜５．電子機器への適用例＞
上述した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０２１０】
図２４は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０２１１】
図２４に示される撮像装置５０１は、光学系５０２、シャッタ装置５０３、固体撮像素子５０４、駆動回路５０５、信号処理回路５０６、モニタ５０７、およびメモリ５０８を備えて構成され、静止画像および動画像を撮像可能である。
【０２１２】
光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５０４に導き、固体撮像素子５０４の受光面に結像させる。
【０２１３】
シャッタ装置５０３は、光学系５０２および固体撮像素子５０４の間に配置され、駆動回路５０５の制御に従って、固体撮像素子５０４への光照射期間および遮光期間を制御する。
【０２１４】
固体撮像素子５０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子５０４は、光学系５０２およびシャッタ装置５０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５０４に蓄積された信号電荷は、駆動回路５０５から供給される駆動信号（タイミング信号）に従って転送される。
【０２１５】
駆動回路５０５は、固体撮像素子５０４の転送動作、および、シャッタ装置５０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５０４およびシャッタ装置５０３を駆動する。
【０２１６】
信号処理回路５０６は、固体撮像素子５０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０７に供給されて表示されたり、メモリ５０８に供給されて記憶（記録）されたりする。
【０２１７】
このように構成されている撮像装置５０１においても、上述した固体撮像素子５０４に代えて、固体撮像素子１を適用することにより、低コスト化することが可能となる。
＜６．固体撮像素子の使用例＞
【０２１８】
図１６は、上述の固体撮像素子２１を使用する使用例を示す図である。
【０２１９】
上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０２２０】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０２２１】
尚、本開示は、以下のような構成も取ることができる。
＜１＞  画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される
固体撮像素子。
＜２＞  前記一括露光の配線層は、前記第２の基板における全配線層の一部であって、前記一部を除く配線層の上層に積層される
＜１＞に記載の固体撮像素子。
＜３＞  前記一括露光の配線層は、前記第２の基板における全配線層である
＜１＞に記載の固体撮像素子。
＜４＞  前記一括露光の配線層は、前記第２の基板におけるロジック回路が形成される部位において、前記信号処理回路毎に独立して配線パターンが形成される
＜１＞乃至＜３＞のいずれかに記載の固体撮像素子。
＜５＞  各前記信号処理回路における基板層は、同一の素子が同一のパターンで形成される
＜１＞乃至＜４＞のいずれかに記載の固体撮像素子。
＜６＞  画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される
撮像装置。
＜７＞  画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記第２の基板に複数に形成された前記信号処理回路毎の配線パターンを変えて回路構成を変更する一括露光の配線層が、前記第２の基板の最上層に積層される
電子機器。
＜８＞  画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記信号処理回路は、２ｎ種類の機能を備えた構成であり、ｎビットの切り替え信号により前記機能を切り替える
固体撮像素子。
＜９＞  前記ｎビットの切り替え信号線は、プロセス工程でＨｉまたはＬｏｗに固定される
＜８＞に記載の固体撮像素子。
＜１０＞  前記ｎビットの切り替え信号線は、ロジック基板内部のボンディングを介してＨｉまたＬｏｗに固定される
＜８＞に記載の固体撮像素子。
＜１１＞  前記ｎビットの切り替え信号線は、レジスタに接続され、外部から制御される
＜８＞に記載の固体撮像素子。
＜１２＞  前記ｎビットの切り替え信号線は、電気または紫外線など光を含む電磁波のストレスによって状態をＨｉまたＬｏｗに固定される構成に接続される
＜８＞に記載の固体撮像素子。
＜１３＞  前記ｎビットの切り替え信号線は、不揮発性メモリに接続され、前記不揮発性メモリの状態は外部から設定される
＜８＞に記載の固体撮像素子。
＜１４＞  前記ｎビットの切り替え信号線は、外部端子に接続されており、前記切り替え信号は、前記外部端子を介して外部装置により設定される
＜８＞に記載の固体撮像素子。
＜１５＞  画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える
撮像装置。
＜１６＞  画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路が形成されている第２の基板とが積層され、
前記信号処理回路は、２ｎ種類の機能の回路から構成され、ｎビットの切り替え信号により前記機能を切り替える
電子機器。
【符号の説明】
【０２２２】
１  固体撮像素子，  １１  画素基板，  １２  ロジック基板，  １２Ｌ．１２Ｒ  ボンディング，  ２１  画素回路，  ２２  スクライブ領域，  ３１  画素アレイ部，  ３２  単位画素，  ４１Ｌ，４１Ｒ  信号処理回路，  ４２  スクライブ領域，  ６７Ｌ，６７Ｒ  メモリ部，  ６８Ｌ，６８Ｒ  データ処理部，  ６９Ｌ，６９Ｒ  インタフェース部，  ８１Ｌ−１乃至８１Ｒ−ｎ  ＡＤ変換器，  １０１Ｌ−１乃至１０１Ｒ−２  ＡＤ変換部，  １０２Ｌ−１乃至１０２Ｒ−２  メモリ部，  １０３Ｌ，１０３Ｒ  ロジック部，  １０４Ｌ−１乃至１０４Ｒ−２  インタフェース部，  １０５Ｌ−１乃至１０５Ｒ−４  ビア，  １５１  基板層，  １５２  配線層，  １５２Ｌ，１５２Ｒ  端子，  １６１，１６２，１７１  配線層，  １８１，１８１Ｌ，１８１Ｒ  端子，  ２０１，２０１Ｌ，２０１Ｒ  レジスタ，  ２２１，２２１Ｌ，２２１Ｒ  ｅＦｕｓｅ，  ２４４１，２４１Ｌ，２４１Ｒ  ＥＥＰＲＯＭ，  ２５１，２５１Ｌ，２５１Ｒ  外部端子，  ２７１，２７１Ｌ，２７１Ｒ  信号処理部，  ２８１，２８１Ｌ，２８１Ｌ−１，２８１Ｌ−２，２８１Ｒ，２８１Ｒ−１，２８１Ｒ−２  逓倍部，  ２９１，２９１Ｌ，２９１Ｒ  アナログ信号処理部，  ２９２，２９２Ｌ，２９２Ｒ  デジタル信号処理部，  ３０１，３０１Ｌ，３０１Ｒ  クランプ演算部，  ３０２，３０２Ｌ，３０２Ｒ  ＤＡＣ，  ３０３  特性差分記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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