(57)【要約】      （修正有）【課題】３ＤＮＡＮＤフラッシュメモリのメモリビット密度を向上する。【解決手段】３ＤＮＡＮＤフラッシュメモリなどの垂直不揮発性（ＮＶ）メモリ装置を形成する方法は、垂直ＮＶメモリセルストリングを、基板上で第１層と第２層が交互に層になったスタックに配置した開口内で形成するステップと、垂直ＮＶメモリセルストリングを、第１の垂直で深いトレンチと、第１の垂直で深いトレンチに形成した隔離誘電柱で半分に分割するステップを含む。【効果】分割した垂直ＮＶメモリセルストリングのメモリビット密度は、装置のメモリビットを２倍にする。【選択図】図１
2017050527.tif 000002
【特許請求の範囲】
【請求項１】
基板上で第１層および第２層の交互の層からなるスタックに配設された開口内に、垂直メモリセルストリングを形成するステップであって、前記開口の内壁の上に重ねて多層誘電体を形成し、前記多層誘電体の上に重ねてチャネル層を形成する、ステップと、
前記基板に対し実質的に直角を成す第１垂直トレンチを形成し、前記垂直メモリセルストリングを第１メモリセルストリングおよび第２メモリセルストリングに分割するステップであって、前記第１メモリセルストリングおよび前記第２メモリセルストリングの多層誘電体およびチャネル層の、少なくとも一部分を分離する、ステップと、
第１隔離誘電体層を前記第１垂直トレンチに形成するステップを含む、方法。
【請求項２】
前記第１垂直トレンチを形成するステップは、
プラズマエッチプロセスを実行して前記第１垂直トレンチを作成するステップを含み、前記プラズマエッチプロセスは、前記多層誘電体、前記チャネル層、前記第１層、および前記第２層を実質的に同じ比率でエッチングするように構成される、請求項１に記載の方法。
【請求項３】
前記プラズマエッチプロセスは、誘導的に結合したプラズマ源（ＩＣＰ）または容量的に結合したプラズマ源（ＣＣＰ）を備える反応性イオンエッチャにおいて、フッ素含エッチング液または塩素含エッチング液の少なくとも一方を用いて実行する、請求項２に記載の方法。
【請求項４】
前記第１垂直トレンチは、エッチングされて前記スタックの最上部面から少なくとも前記基板の最上部面まで延在し、前記プラズマエッチプロセスの終了は、発光強度法または分光反射率測定法の少なくとも一方により決定する、請求項２に記載の方法。
【請求項５】
前記第１垂直トレンチを形成して前記垂直メモリセルストリングを部分的に分割し、前記第１メモリセルストリングと前記第２メモリセルストリングを形成する、請求項１に記載の方法。
【請求項６】
前記第１隔離誘電体層を形成するステップは、
化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）を実行し、前記第１垂直トレンチを、二酸化シリコンまたは窒化シリコンの少なくとも一方を含む誘電材料で埋めるステップを含み、前記第１隔離誘電体層は、前記第１メモリセルストリングと前記第２メモリセルストリングを電気的に隔離するように形成する、請求項１に記載の方法。
【請求項７】
前記開口は、円形断面形状と、おおよそ６０ｎｍ〜１３０ｎｍの範囲の直径を備え、第１ＮＶメモリセルストリングおよび前記第２ＮＶメモリセルストリングはそれぞれ、半円形断面形状および実質的に等しい断面エリアを備える、請求項１に記載の方法。
【請求項８】
前記開口は、楕円形、正方形、ダイヤモンド形、および長方形の群から選択される断面形状を備える、請求項１に記載の方法。
【請求項９】
前記第１隔離誘電体層は、おおよそ５ｎｍ〜２５ｎｍの範囲の厚さを備える、請求項１に記載の方法。
【請求項１０】
化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）プロセスを利用して、前記基板の上に重なる前記第１層を形成するステップであって、前記第１層は酸化シリコンを含む、ステップと、
前記ＣＶＤまたはＡＬＤプロセスを利用して、前記第１層の上に重なる前記第２層を形成するステップであって、前記第２層は、ドープポリシリコン、または、タングステンおよび窒化チタンの複合層を備える、ステップと、
前記第１層を形成するステップと前記第２層を形成するステップを、前記スタックが完成するまで交互に繰り返すステップであって、前記スタックは階段構成に従って形成する、ステップと、をさらに含む、請求項１に記載の方法。
【請求項１１】
前記チャネル層を修復するステップをさらに含み、該ステップは、前記第１垂直トレンチに少なくとも１つのチャネル接続柱を形成するステップを含み、前記少なくとも１つのチャネル接続柱は、前記第１メモリセルストリングと前記第２メモリセルストリングのチャネル層を電気的および物理的に接続する、請求項１に記載の方法。
【請求項１２】
前記第２層は窒化シリコンを含み、
ウェットエッチプロセスを利用して前記第２層を除去するステップと、
ゲート材料を堆積して前記第２層を取り替えることによりゲート層を形成するステップをさらに含み、前記ゲート材料にはドープポリシリコン、または、タングステンおよび窒化チタンが含まれる、請求項１に記載の方法。
【請求項１３】
前記基板と前記第１垂直トレンチに対して実質的に直角を成す第２垂直トレンチを形成するステップであって、前記第２垂直トレンチを、前記第１メモリセルストリングおよび前記第２メモリセルストリングをそれぞれ２つの四分メモリセルストリングにさらに分割するように形成し、前記四分メモリセルストリングの多層誘電体およびチャネル層を前記第１垂直トレンチおよび前記第２垂直トレンチにより分離する、ステップと、
前記第２垂直トレンチに第２隔離誘電体層を形成するステップと、をさらに含む、請求項１に記載の方法。
【請求項１４】
前記多層誘電体は、前記開口内面を覆うブロッキング誘電体層と、前記ブロッキング酸化物を覆う電荷トラップ層と、前記電荷トラップ層を覆うトンネル誘電体層を含み、前記多層誘電体は、酸化物−窒化物−酸化物（ＯＮＯ）構造を備えるように形成し、
前記開口の誘電体コアを形成するステップであって、前記誘電体コアは、前記垂直メモリセルストリングのチャネル層を形成した後に、前記開口に誘電材料を堆積することにより形成する、ステップをさらに含む、請求項１に記載の方法。
【請求項１５】
複数の垂直ＮＡＮＤストリングを備える３次元（３Ｄ）メモリアレイを形成するステップであって、前記垂直ＮＡＮＤストリングは、それぞれ、基板上で誘電体層およびゲート層の交互の層からなるスタックに配設された開口内に形成し、前記開口それぞれの内壁の上に重なるように多層誘電体を形成し、前記多層誘電体の上に重なるようにチャネル層を形成する、ステップと、
前記基板に対し実質的に直角を成す少なくとも１つの垂直トレンチを形成し、そして、前記垂直ＮＡＮＤストリングそれぞれを２つの半垂直ＮＡＮＤストリングに分割するステップであって、前記多層誘電体、前記チャネル層、および、前記半垂直ＮＡＮＤストリングの誘電体層およびゲート層が交互に層になったスタックの、少なくとも一部分を、前記少なくとも１つの垂直トレンチによって分離する、ステップと、
前記少なくとも１つの垂直トレンチそれぞれに、隔離誘電柱を形成するステップを含む、方法。
【請求項１６】
前記２つの半垂直ＮＡＮＤストリングのチャネル層それぞれを、異なるビット線に結合するステップであって、前記２つの半垂直ＮＡＮＤストリングは、前記垂直ＮＡＮＤストリングのメモリビット密度を２倍にする、ステップと、
前記２つの半垂直ＮＡＮＤストリングそれぞれのゲート層を、異なる組のワード線に結合するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記垂直ＮＡＮＤストリングの少なくとも１つは、円形断面形状と、おおよそ６０ｎｍ〜１３０ｎｍの範囲の直径を備え、前記２つの半垂直ＮＡＮＤストリングはそれぞれ半円形断面形状および等しい断面エリアを備え、
前記隔離誘電柱の少なくも１つは、おおよそ５ｎｍ〜２５ｎｍの厚さを備える、請求項１５に記載の方法。
【請求項１８】
前記複数の垂直ＮＡＮＤストリングそれぞれが、互いにおおよそ６０ｎｍ〜１３０ｎｍの範囲の距離を維持するように、前記複数の垂直ＮＡＮＤストリングを前記スタックの最上部面に分布させるステップをさらに含む、請求項１５に記載の方法。
【請求項１９】
３次元（３Ｄ）メモリ装置を製造する方法であって、
基板上で第１材料と第２材料の交互の層からなるスタックを形成するステップであって、前記第１材料は導電性または半導電性の制御ゲート材料を含み、前記第２材料は絶縁材料を含む、ステップと、
前記スタックをエッチングして前記スタックに少なくとも１つの開口を形成するステップと、
前記少なくとも１つの開口に垂直メモリストリングを形成するステップであって、
前記少なくとも１つの開口の内壁にブロッキング誘電体を形成するステップと、
前記ブロッキング誘電体の上に電荷トラップ層を形成するステップと、
前記電荷トラップ層の上にトンネル誘導体を形成するステップと、
前記誘電体の上にチャネル層を形成するステップであって、前記チャネル層は、ドープされていない、または軽く正にドープされた半導体材料を含む、ステップと、
コアを形成して、前記少なくとも１つの開口を誘電材料で埋めるステップをさらに含む、ステップと、
前記基板と実質的に直角を成す垂直トレンチを形成し、そして、前記垂直メモリストリングを少なくとも部分的に半分に分割するステップと、
前記垂直トレンチに隔離誘電柱を形成するステップを含む、方法。
【請求項２０】
前記垂直トレンチ形成するステップは、
プラズマエッチプロセスを実行して前記垂直トレンチを作成するステップを含み、前記プラズマエッチプロセスは、前記ブロッキング誘電体、前記電荷トラップ層、前記トンネル誘電体、前記チャネル層、前記コア、前記第１材料、および前記第２材料を、実質的に同じ速度でエッチングするように構成する、請求項１９に記載の方法。
【発明の詳細な説明】
【優先権】
【０００１】
本出願は、米国特許法第１１９条（ｅ）に基づいて２０１５年８月３１日に出願された米国特許仮出願第６２／２１２２２０号の優先権および利益を主張し、その全体が参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示は概して、不揮発性（non-volatile、ＮＶ）メモリ装置に関し、より具体的には、３次元（３Ｄ）つまり垂直のＮＶメモリセルストリングおよびその製造方法に関し、該製造方法は、垂直メモリセルストリングを分割し、メモリのビット密度および整合性を高めるステップを含む。
【背景技術】
【０００３】
フラッシュメモリは、ＮＡＮＤ型およびＮＯＲ型の両方で、浮遊ゲート金属−酸化物−半導体（floating-gate metal-oxide-semiconductor、ＦＧＭＯＳ）電界効果トランジスタおよびシリコン−酸化物−窒化物−酸化物−シリコン（silicon-oxide-nitride-oxide-silicon、ＳＯＮＯＳ）トランジスタといったＮＶメモリ素子またはＮＶメモリセルのストリングが含まれる。２次元つまり平面的なフラッシュメモリ装置の製造は１０ｎｍリソグラフィまで至り、微細化は、各ＮＶメモリ素子が小さくなり、物理的に互いに近くなるという問題を引き起こし始めている。これらのＮＶメモリ素子では、微細化のせいでその電荷トラップゲートが蓄える電荷がはるかに少ない。結果として、製造プロセスにおける小さな欠陥が、ＮＶメモリ素子の論理／メモリ状態を区別しにくくすることがあり、これは、論理状態の読み取り間違いの原因となり得る。さらに、制御電極が大変小さく、密集するようになったため、ゲートをバイアスする際など、その影響は２つ以上のメモリセルまたはストリングに広がることがあり、これは、信頼性の低いデータ読み取りおよびデータ書き込みにつながり得る。
【発明の概要】
【０００４】
半導体基板における利用可能エリアの限界を克服するため、３次元つまり垂直形状において、ＮＶメモリセルストリングを垂直に向け、ＮＶメモリセルを半導体基板に積み重ねる。それに応じてメモリビット密度は、基板上の実装面積が同様である２次元（２Ｄ）形状と比較し、一層高まる。加えて、３Ｄつまり垂直の積層法を用いながら、パターニングプロセスを用いることによりワード線を形成してアクティブ領域を定義し、それにより、記憶されるメモリビット当たりの製造コストを大きく低減することができる。
【０００５】
本開示は、限定ではなく例示を目的として、添付図面に示される。
【図面の簡単な説明】
【０００６】
【図１】ＮＶメモリセルのストリングを備える垂直ＮＶメモリ装置を製造する方法の実施形態を示す、フローチャートである。
【図２Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の等角図を示す代表図である。
【図２Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の等角図を示す代表図である。
【図３Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の断面図を示す代表図である。
【図３Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の断面図を示す代表図である。
【図３Ｃ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の断面図を示す代表図である。
【図４Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の垂直断面図を示す代表図である。
【図４Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図５Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の垂直断面図を示す代表図である。
【図５Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図６Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の垂直断面図を示す代表図である。
【図６Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図７Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の垂直断面図を示す代表図である。
【図７Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図８Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の垂直断面図を示す代表図である。
【図８Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図９Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の垂直断面図を示す代表図である。
【図９Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図１０】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図１１Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図１１Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の回路図を示す代表図である。
【図１２Ａ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図１２Ｂ】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の回路図を示す代表図である。
【図１３】図１の方法に従って製造する際の、垂直ＮＶメモリ装置の一部の水平断面図を示す代表図である。
【図１４】図１および２Ａ〜１３の方法に従って製造したＮＶメモリセルの垂直ストリングを多数備える、完成した垂直ＮＶメモリアレイ／装置の一部の断面図を示す代表図である。
【発明を実施するための形態】
【０００７】
以下の記載は、本主題のいくつかの実施形態について良き理解を提供するため、特定のシステム、部品、方法等の例といった多数の具体的詳細を説明する。しかしながら、少なくとも一部の実施形態は、これらの具体的詳細なしに実践できることが当業者には明らかであろう。他の例では、周知の部品または方法は、本明細書に記載の技法を不必要に曖昧にすることを避けるため、詳細には記載しないか、または、簡単なブロック図形式で記載する。したがって、以下に述べる具体的詳細は単なる例示である。特定の実装はこれらの例示的詳細とは異なる場合があるが、なお本主題の趣旨および範囲内で考察され得る。
【０００８】
不揮発性メモリ（ＮＶＭ）トランジスタおよび／または電界効果トランジスタ（ＦＥＴ）のストリングを備えた、垂直つまり３次元（３Ｄ）の不揮発性（ＮＶ）メモリ装置の実施形態と、その製造方法を、図面を参照しながら本明細書に記載する。ＮＶメモリは、動作電源を落とした場合でも状態を保持するメモリ装置を備えるというのが合意である。その状態は最終的には消失し得るが、比較的長時間保持される。しかしながら、特定の実施形態では、これらの具体的な詳細を１つまたは複数有することなく、または、他の既知の方法、材料、および装置と組み合わせて、実践することができる。以下の記載では、具体的な材料、寸法、濃度、およびプロセスパラメータ等といった多数の具体的詳細を述べ、本主題の完璧な理解を提供する。他の例では、周知の半導体設計および製造法を特に詳細に記載せず、本主題が不必要に曖昧になることを避ける。明細書における、「ある実施形態」、「一実施形態」、「例示的な実施形態」、「一部の実施形態」、および「種々の実施形態」への言及は、該実施形態に関連して記載する特定の特徴、構造、または特性が、主題の実施形態の少なくとも１つに含まれることを意味する。さらに、明細書の種々の箇所における、「ある実施形態」、「一実施形態」、「例示的な実施形態」、「一部の実施形態」、および「種々の実施形態」という句の登場は、必ずしも全てが同一の実施形態を指すわけではない。
【０００９】
本明細書は、添付図面への言及も含み、これは、［発明を実施するための形態］の一部をなす。図面は、例示的な実施形態に一致する図表を示す。これらの実施形態は本明細書では「例」ともいうが、該実施形態は、当業者が、本明細書に記載の特許請求する主題の実施形態を実践できるほど十分詳細に記載される。実施形態を組み合わせることができ、他の実施形態を利用することができ、または、特許請求する主題の範囲および趣旨から離れることなく、構造的、論理的、および電気的に変化させることができる。本明細書に記載の実施形態は、主題の範囲を制限することを意図するものではなく、むしろ、当業者が主題を実践し、作成し、および／または、使用できるようにすることを意図するものであることを理解すべきである。
【００１０】
本明細書で用いる、「〜の上方」、「〜の上に重なって」、「〜の下に」、「〜の間に」、および「〜の上に」という用語は、他の層を基準にしたある層の相対位置を意味する。したがって、例えば、別の層の上または下に堆積または配置した一方の層は、他方の層と直接的に接触するか、または、１つまたは複数の介在層を有することができる。さらに、層の間に堆積または配置したある層は、該層と直接的に接触するか、または、１つまたは複数の介在層を有することができる。対照的に、第２層の上の第１層は、該第２層に接触する。加えて、他の層を基準にしたある層の相対位置は、開始ウエハの絶対方向を考慮することなく、動作が該ウエハを基準にフィルムを堆積し、修正し、除去することを想定して、提供される。
【００１１】
ＮＶＭトランジスタは、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）技術または浮遊ゲート技術に関連して実装されるメモリトランジスタまたはメモリ装置を備えることができる。ＮＶメモリ素子のストリングを備える垂直メモリ装置を製造する方法の実施形態は、図１および２Ａ〜１３に関連してこれから詳細に記載されるであろう。図１は、３Ｄつまり垂直のＮＶメモリ装置を製造する方法またはプロセスフローの実施形態を示す、フローチャートである。図２Ａ〜１３は、図１の方法に従ってメモリセルを製造する際の、垂直ＮＶメモリ装置の一部の断面図および等角図を示す、ブロック図および回路図である。図１４は、完成したメモリ装置またはアレイの一実施形態の一部の断面図を示す代表的な図である。一実施形態において、垂直ＮＶメモリ装置は、単一の、または、多数の、垂直ＮＡＮＤメモリセルストリングを備えることができる。
【００１２】
図１および図２Ａを参照し、ステップ１００２において、基板またはウエハ１０２の上方に多数のセル間誘電体層１０４およびゲート層１０６の交互層からなるスタック１０５を形成することで、製造プロセスを開始する。ウエハ１０２は、半導体装置の製造に適した単結晶材料で構成されるバルクウエハとするか、または、ウエハに形成した、適切な材料でできた最上部エピタキシャル層を備えることができる。一実施形態において、ウエハ１０２に適切な材料には、シリコン、ゲルマニウム、シリコン−ゲルマニウム、または、ＩＩＩ?Ｖ族化合物半導体材料が含まれるが、これに限定されるわけではない。一実施形態において、スタック１０５は、場合によっては最大約６０段という複数の段を有する階段形状を採用して形成する。一実施形態において、各段は、セル間誘電体層１０４とゲート層１０６を備えたペア１０３を形成する。階段形状に従い、一実施形態において、セル間誘電体層１０４およびゲート層１０６のペア１０３の表面エリアは、スタック１０５でより高く配置されるにつれ、小さくなる場合がある。スタック１０５の階段形状は、ゲート層１０６へのより効果的な接続を容易にすることができる。他の実施形態では、スタック１０５は他の構成を採用することができ、セル間誘電体層１０４およびゲート層１０６のペア１０３は全て、ほぼ同一の表面エリアを有することができる。図２Ａに示すように、最底部ペア１０３のセル間誘電体層１０４は、ウエハ１０２の上に直接的に重なり、ウエハ１０２に接触して配置するか、または、それらの間に介在層をはさむことができる（図示なし）。一実施形態において、介在層は、ＮＶメモリセルのストリングおよびウエハ１０２の間に介在装置を製造するのに用いられる、誘電体層、ゲート層、半導体層とすることができる。別の実施形態では、スタック１０５のセル間誘電体層１０４とゲート層１０６の最上部ペア１０３の上に、追加層を形成する場合がある。一実施形態では、最低部の介在層および最上部の追加層を利用し、システム要件に従った電界効果トランジスタ（ＦＥＴ）または接続素子など、ＮＶメモリセル以外の半導体装置を形成することができる。
【００１３】
一実施形態において、セル間誘電体層１０４は、スパッタリング、化学気相成長（ＣＶＤ）、分子線エピタキシー（ＭＢＥ）、原子層堆積（ＡＬＤ）等といった、当技術分野で既知の任意で適切な堆積法により形成することができる。セル間誘電体層１０４は、約２０ナノメートル（ｎｍ）〜約５０ｎｍの厚さを有する、二酸化シリコン（ＳｉＯ２）または他の誘電材料を備えることができる。一部の実施形態において、セル間層１０４は、スタック１０５全体を通して厚さにばらつきがあってよい。別の一実施形態において、セル間誘電体層１０４の一部またはすべては、熱酸化プロセス、in situ蒸気生成プロセス、または、プラズマもしくはラジカル酸化法により、成長させることができる。
【００１４】
概して、ゲート層１０６は、最終的に、垂直ＮＶメモリ装置９０にあるＮＶトランジスタの制御ゲートになる、または、該制御ゲートに電気的に結合することができる。一実施形態において、ゲート層１０６はワード線に結合することができる。図２Ａに最も良く示されるように、ゲート層１０６は各セル間誘電体層１０４の最上部面の上に形成することができる。一実施形態において、ポリシリコン制御ゲートが望ましい場合、ゲート層１０６は、上記のような堆積プロセスにより形成し、正にドープされた、または、負にドープされた（ｐ＋ドープされた、または、ｎ＋ドープされた）、当技術分野で既知の適切なドーパントおよび濃度を有する単一のドープポリシリコン層を備えることができる。ゲート層１０６は、約３０ｎｍ〜約６０ｎｍの厚さを有することができる。一部の実施形態において、ゲート層１０６はスタック１０５全体を通して厚さにばらつきがあってよい。別の一実施形態において、金属制御ゲートが望ましい場合、ゲート層１０６は、堆積プロセスにより形成し、約３０ｎｍ〜約６０ｎｍの厚さを有する窒化シリコン（Ｓｉ３Ｎ４）の単一層で構成することができる。窒化シリコンで構成したゲート層１０６は、その後、ステップ１０１６において、金属ゲート層１２３に取り替える、または、変換することができ、これは後のセクションで述べる。
【００１５】
図１および図２Ｂを参照し、ウエハ１０２に対し実質的に直角を成す垂直円筒状開口１０８を形成することができ、該垂直円筒状開口１０８は、垂直ＮＶメモリ装置９０のＮＶトランジスタストリングの垂直チャネルを後のステップ１００４において形成する位置に形成される。円筒状開口１０８の縦軸は、ウエハ１０２の最上部面に対し直角（９０°）に、または、ほぼ直角に、配置することができるというのが合意である。一実施形態において、円筒状開口１０８は、ドライプラズマエッチング、ウェットエッチング等といった適切なエッチングプロセスを用いて、スタック１０５をエッチングすることにより形成することができる。一実施形態において、円筒状開口１０８は、ウエハ１０２の最上部面を超えてエッチングすることができる。発光強度および／または分光反射率測定法を用いて、円筒状開口１０８形成プロセスの終点を検出し、円筒状開口１０８形成プロセスをその後終了することができる。円筒状開口１０８は、スタック１０５の全体を通して、約６０ｎｍ〜約１３０ｎｍのほぼ均一の直径１１０を有することができる。他の実施形態では、円筒状開口１０８は、先細の円筒形状など、可変断面径を有することができる。一実施形態において、垂直ＮＶメモリ装置９０の単一スタック１０５は、百万を超える円筒状開口１０８を備えることができる。垂直ＮＶメモリ装置９０の適切な動作および絶縁を確実にするため、各円筒状開口１０８は、最小間隔、つまり、ある円筒状開口１０８の外周から別の円筒状開口１０８の外周までの距離を維持するように分布させることができる。一実施形態において、最小間隔は約２０ｎｍ〜約１３０ｎｍで維持することができる。別の実施形態では、円筒状開口１０８を、形成したＮＶメモリセルが、同一組の制御ゲートと、同一組のワード線への接続を共有するように、分布させることができる。
【００１６】
図３Ａは、図２ＢのＹ−Ｙ’線に沿った垂直断面図であり、図３Ｂは、図３ＡのＸ−Ｘ’線に沿った水平断面図である。図１、図３Ａおよび３Ｂを参照すると、単一の円筒状開口１０８を特徴として備え、４つのセル間誘電体層１０４およびゲート層１０６が交互になっている垂直ＮＶメモリ装置９０の一部が示されている。これは、主題を示すための例示的な実施形態であり、垂直ＮＶメモリ装置９０は、セル間誘電体層１０４およびゲート層１０６を交互にしながら、他の数量および組み合わせの円筒状開口１０８を有することができることを理解すべきである。さらに、垂直ＮＶメモリ装置９０には、その両端（上記の最上部追加層および最低部介在層）に追加の半導体装置を形成することができる。多数の円筒状開口１０８を有する垂直ＮＶメモリ装置９０は、多数のＮＶメモリセルストリングを含むことができ、それぞれは同様のプロセスで、同時に、または、連続して製造することができる。一実施形態において、垂直ＮＡＮＤメモリ装置９０を、直列に接続したＮＶメモリセルのストリングを形成することにより、円筒状開口１０８に形成することができる。各ＮＶメモリセルは、エリア９２に形成することができ、該エリア９２は、２つのセル間誘電体層１０４と１つのゲート層１０６を備える。一実施形態において、同一ストリングのＮＶメモリセルは、直列に結合することができ、これはＮＡＮＤフラッシュメモリセルストリングの実施形態に類似している。図３Ｂに最も良く示されるように、円筒状開口１０８は、約６０ｎｍ〜約１３０ｎｍの直径１１０付きの円形断面を有することができる。他の実施形態では、図３Ｃに最も良く示されるように、円筒状開口１０８’は、正方形、長方形、ダイヤモンド形、楕円形等といった、円形の円筒状開口１０８に類似の、または、等しい断面エリアを有する他の形状の断面を有することができる。一部の実施形態において、他の形状の円筒状開口１０８’はまた、互いに約２０ｎｍ〜約１３０ｎｍの最小間隔を維持することができる。
【００１７】
図４Ａは、垂直ＮＶメモリ装置９０の一部の一実施形態の垂直断面図であり、図４Ｂは、図４ＡのＸ−Ｘ’に沿った水平断面図である。図１、図４Ａおよび４Ｂを参照し、ブロッキング誘電体層１１２を、ステップ１００６において円筒状開口１０８に形成する。一実施形態において、ブロッキング誘電体層１１２は、単一層または多層を備え、円筒状開口１０８の内壁をコーティングする、ＳｉＯ２または他の誘電材料でできた層を備えることができる。ブロッキング誘電体層１１２は、ＣＶＤおよびＡＬＤなどの適切な共形堆積プロセスにより形成し、約３０Å〜約７０Åの比較的均一な厚さを有することができる。例えば、ブロッキング酸化物層１１２は、シランまたはジクロロシラン（ＤＣＳ）と、Ｏ２またはＮ２Ｏといった酸素含有ガスのガス混合物を含んだプロセスガスを、二酸化シリコン（ＳｉＯ２）ブロッキング誘電体層１１２を提供するために調整した比率および流量で用いるＣＶＤプロセスにより、堆積させることができる。別の実施形態では、ブロッキング誘電体層１１２は、二酸化シリコンの代わりに、または、二酸化シリコンに加えて、酸化ハフニウムなどの他のhigh-k誘電材料を含むことができる。他の種々の実施形態において、ブロッキング誘電体層１１２は、熱酸化プロセス、in situ蒸気生成プロセス、または、プラズマ、ラジカル、もしくは他の酸化プロセスにより形成することができる。
【００１８】
図５Ａは、垂直ＮＶメモリ装置９０の一部の一実施形態の垂直断面図であり、図５Ｂは図５ＡのＸ−Ｘ’に沿った水平断面図である。図１、図５Ａおよび５Ｂを参照し、電荷トラップ層１１４を、ステップ１００８において円筒状開口１０８に形成する。種々の実施形態において、電荷トラップ層は単一層であり、かつ、ブロッキング誘電体層１１２の上に重ねて、または、接触して形成した、窒化シリコンおよび／または酸窒化シリコンの層を備えることができる。電荷トラップ層１１４は、ＣＶＤおよびＡＬＤなど適切な共形堆積プロセスにより形成することができる。一実施形態において、電荷トラップ層１１４は、約５０Å〜約１００Åの比較的均一な厚さを有することができる。図５Ａで最も良く示されるように、電荷トラップ層１１４は連続的な層であり、つまり円筒状開口１０８の全長をコーティングしている。一実施形態では、電荷トラップ層１１４は円筒状開口１０８を部分的にのみ覆う場合がある。スタック１０５において異なるステップで形成したＮＶメモリセルは、互いに干渉しない。これは、電荷トラップ層１１４にトラップされている電荷キャリアが、円筒状開口１０８に沿って垂直に、層から層へ移動できないためである。ゲート層１０６に関連する電界は、電荷トラップ層１１４の電荷キャリアを、それがトラップされているゲート層１０６に厳重に制限する。
【００１９】
別の実施形態では、電荷トラップ層１１４は多層を有し、該多層は、ブロッキング誘電体層１１２の上に重ねて、または、接触して形成した第１電荷トラップ層と、第１電荷トラップ層の上に重ねて、または、接触して形成した第２電荷層を少なくとも備える。第１電荷トラップ層は、第２電荷トラップ層と比較して酸素希薄とし、多層電荷トラップ層１１４に分布する電荷トラップの大部分を含むことができる。一実施形態では、第１電荷トラップ層は、酸素、窒素、および／またはシリコンの化学量論組成を有する窒化シリコンと酸窒化シリコンの層を備えることができ、該化学量論組成は、第２電荷トラップ層のそれとは異なる。第１電荷トラップ層は酸窒化シリコン層を備えることができ、これは、ＤＣＳ／ＮＨ３およびＮ２Ｏ／ＮＨ３ガス混合物を含むプロセスガスを、シリコンリッチ酸素希薄最上部窒化物層を提供するために調整した比率および流量で用いて、ＣＶＤプロセスにより形成または堆積させることができる。他の種々の実施形態では、モノシランＳｉＨ４（ＭＳ）、ジシランＳｉ２Ｈ６（ＤＳ）、テトラクロロシランＳｉＣｌ４（ＴＣＳ）、およびヘキサクロロジシランＳｉ２Ｃｌ６（ＨＣＤ）をＣＶＤプロセスでのシリコン源として用いることができる。多層電荷トラップ層１１４’の第２電荷トラップ層は、窒化シリコン（Ｓｉ３Ｎ４）、シリコンリッチ窒化シリコン、または酸窒化シリコン（ＳｉＯｘＮｙ）の層を備えることができる。例えば、第２電荷トラップ層は酸窒化シリコン層を備えることができ、これは、ジクロロシラン（ＤＣＳ）／アンモニア（ＮＨ３）および亜酸化窒素（Ｎ２Ｏ）／ＮＨ３のガス混合物を、シリコンリッチかつ酸素リッチな酸窒化物層を提供するように調整した比率および流量で用いて、ＣＶＤプロセスにより形成する。別の一実施形態では、第１電荷トラップ層および第２電荷トラップ層の酸素、窒素、および／またはシリコンの化学量論組成は、互いに同一または近似とすることができる。
【００２０】
別の実施形態では、第１電荷トラップ層および第２電荷トラップ層の間に形成され、多層電荷トラップ層１１４’を非構造／スタックにする、誘電体層および／または酸化物層（図示なし）がある場合がある。一部の実施形態において、多層電荷トラップ層１１４’は、第１電荷トラップ層と第２電荷トラップ層を分離する薄い中間酸化物層（図示なし）をさらに備える、分裂電荷トラップ層である。中間酸化物層は、電子電荷が第２電荷トラップ層を通り抜けることにより、プログラミング時に第１電荷トラップ層の境界に堆積する可能性を低減し、従来のメモリ装置より漏れ電流を減少させる。一実施形態において、中間酸化物層は、ＣＶＤおよびＡＬＤなどの熱プロセス、ラジカル酸化プロセス、または堆積プロセスを用いて、選択した深さまで酸化させることにより形成する。
【００２１】
本明細書で用いる場合、「酸素リッチ」および「シリコンリッチ」という用語は、（Ｓｉ３Ｎ４）の組成を有し、６３３ｎｍで約２．０の屈折率（ＲＩ）を持つ、当技術分野で一般的に用いられる化学量論窒化シリコンまたは「窒化物」に対する相対的なものである。したがって、「酸素リッチ」酸窒化シリコンは、化学量論窒化シリコンからシリコンおよび酸素の重量パーセントがより高い（つまり、窒素は減少する）方向への変化に相当する。そのため、酸素リッチ酸窒化シリコン膜は、より二酸化シリコンのようであり、ＲＩは純二酸化シリコンの１．４５ＲＩに向かって減少する。同様に、本明細書で「シリコンリッチ」と記載する膜は、化学量論窒化シリコンからシリコンの重量パーセントがより高く、「酸素リッチ」膜より酸素が少ない方向への変化に相当する。そのため、シリコンリッチ酸窒化シリコン膜はよりシリコンのようであり、ＲＩは純シリコンの３．５ＲＩに向かって増大する。
【００２２】
図６Ａは、垂直ＮＶメモリ装置９０の一部の一実施形態の垂直断面図であり、図６Ｂは図６ＡのＸ−Ｘ’に沿った水平断面図である。図１、図６Ａおよび６Ｂを参照し、トンネル誘電体層１１６を、ステップ１０１０において円筒状開口１０８に形成する。一実施形態において、トンネル誘導層１１６は、円筒状開口１０８内で、電荷トラップ層１１４の上に重ねて、または、接触して形成することができる。例えば、誘電材料の層は、ＣＶＤプロセスまたはＡＬＤプロセスにより堆積させることができる。種々の実施形態において、誘電材料の層には、二酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム、および酸化ランタンが含まれ得るが、これに限定されるわけではない。概して、トンネル誘電体層１１６は約２０Å〜約５０Åの比較的均一な厚さ、または、適用ゲートにバイアスをかけていない場合は、漏電に対して適切なバリアを維持し、適用制御ゲートバイアス下では、電荷キャリアが電荷トラップ層１１４内を通り抜けることを可能にする、他の適切な厚さを有する。ある実施形態において、トンネル誘電体層１１６は、二酸化シリコン、酸窒化シリコン、またはその組み合せであり、プラズマ酸化またはラジカル酸化を用いる熱酸化プロセスにより成長させることが可能である。さらに別の実施形態において、トンネル誘電体層１１６は、二酸化シリコンまたは酸窒化シリコンなどの材料でできた第１層と、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウムジルコニウム、および酸化ランタンを含み得る材料でできた第２層とを備える二層誘電領域とすることができるが、第１層と第２層の材料はこれらに限定されるわけではない。
【００２３】
一実施形態において、ブロッキング誘電体層１１２、電荷トラップ層１１４、およびトンネル誘電体層１１６は、まとめて電荷トラップ誘電体または多層誘電体１０７ということができる。
【００２４】
図７Ａは、垂直ＮＶメモリ装置９０の一部の一実施形態の垂直断面図であり、図７Ｂは図７ＡのＸ−Ｘ’に沿った水平断面図である。図１、図７Ａおよび７Ｂを参照し、チャネル層１１８を、ステップ１０１２において円筒状開口１０８に形成する。図７Ａに示すように、垂直ＮＶメモリ装置９０のチャネル層１０８は垂直であり、基板１０２の最上部面に対し実質的に直角を成し、これは２Ｄ形状のチャネルの逆方向である。一実施形態において、チャネル層１１８は、円筒状開口１０８内のトンネル誘電体層１１６の上に重ねて、または、接触して形成することができる。チャネル層１１８は、シリコン、ゲルマニウム、シリコンゲルマニウム、または、ＩＩＩ−Ｖ、ＩＩ−ＶＩ、導電性酸化物、もしくは、半導電性酸化物など他の化合物半導体材料といった、任意の適切な半導体材料を含むことができる。半導体材料は、アモルファス、多結晶、または単結晶とすることができる。チャネル層１１８は、減圧化学気相成長（ＬＰＣＶＤ）、ＣＶＤ、およびＡＬＤなど、任意の適切な堆積プロセスにより形成することができる。ある実施形態において、半導体チャネル材料は、初めに堆積させたアモルファス半導体材料を再結晶化することにより形成した、再結晶化多結晶半導体材料とすることができる。一実施形態において、チャネル層１１８は、約５０Å〜約１５０Åの比較的均一な厚さを有することができる。別の実施形態では、電荷トラップ層１１６の上に重ねた層を形成する代わりに、円筒状開口１０８の残存空間を、上記の半導体チャネル材料で完全に埋める。一部の実施形態において、チャネル層１１８は、アンドープの、または、電気的に中性の上記半導体チャネル材料を含むことができる。装置の性能要件次第で、別の実施形態では、半導体チャネル材料を、ボロンなどのｐ型ドーパントで軽くドープすることができる。一実施形態において、チャネル層１１８をin-situボロンドープＣＶＤ法で形成する。堆積プロセス時に、ＳｉＨ４中のＢＣｌ３またはＢ２Ｈ６など、おおよそ１％〜０．０１％のボロン源を導入し、プロセスをおおよそ５３０℃の温度で実行する。一実施形態において、チャネル層１１８のドーパント濃度は、約１ｅ１７ｃｍ−３〜約１ｅ２０ｃｍ−３とすることができる。
【００２５】
図８Ａは、垂直ＮＶメモリ３じげん装置９０の一部の一実施形態の垂直断面図であり、図８Ｂは図８ＡのＸ−Ｘ’に沿った水平断面図である。図１、図８Ａおよび８Ｂを参照し、誘電体フィラー１２０を、ステップ１０１４において、チャネル層１１８を形成した後で円筒状開口１０８に形成し、円筒状開口１０８の空間を埋める。一実施形態において、誘電体フィラー１２０は、二酸化シリコン、窒化シリコン、および酸窒化シリコンなどの誘電材料を含み、ＣＶＤもしくはＡＬＤ、または、プラズマ酸化技法、ラジカル酸化技法、もしくは熱ＲＴＯなどの酸化方法といった堆積方法により形成する。
【００２６】
図９Ａ垂直ＮＶメモリ装置９０の一部の一実施形態の垂直断面図であり、図９Ｂは、図９ＡのＸ−Ｘ’に沿った水平断面図である。図１、図９Ａおよび９Ｂを参照し、ステップ１０１６において金属ゲート層１２３を形成し、スタック１０５のセル間誘電体層１０４間に配置したゲート層１０６を取り替える。一実施形態において、ゲート層１０６は窒化シリコンを含むが、該ゲート層１０６はウェットエッチプロセスを用いて最初に除去する。垂直ＮＶメモリ装置９０を、約１５０℃〜約１７０℃の範囲の温度で、約５０分〜約１２０分間、リン酸（Ｈ３ＰＯ４）などのウェットエッチ化学物質に浸漬する。一実施形態では、フォトレジスト層またはハードマスク（図示なし）を形成し、他の層をエッチング液から保護することができる。ゲート層１０６をいったん除去したら、除去ゲート層１０６はその後、金属ゲート層１２３に取り替え、ここで各金属ゲート層１２３は、ゲートコーティング層１２４およびゲートフィラー層１２２を備える。一実施形態において、プロセスは、窒化チタン（ＴｉＮ）のゲートコーティング層１２４を、有機金属ＣＶＤ（ＭＯＣＶＤ）またはＡＬＤなどの適切な堆積プロセスを用いて形成することにより、開始することができる。プロセスを完了すると、体積層はゲートコーティング層１２４となり、これは隣接する２つのセル間誘電体層１０４とブロッキング誘電体層１１２により定義されるスペースをコーティングする、または、ライニングを施す。種々の実施形態において、スペースのコーティングは完全、または、部分的であり得る。その後、残存スペースを、金属ＣＶＤプロセスを用いて、タングステン（Ｗ）などの導電性材料の層により埋める。一実施形態において、ゲートコーティング層１２４としてのＴｉＮコーティングは、表面特性を改善する。金属ゲート層１２３を形成するＴｉＮおよびＷの組み合わせは、本実施形態の組み合わせの一つである。異なる導電性材料を用いて金属ゲート層１２３を形成する他の組み合わせには、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルトおよびニッケルが含まれ、これは当技術分野で既知であり採用することができるが、これらに限定されるわけではない。別の一実施形態では、金属ゲート層１２３を形成する代わりに、ポリシリコンゲート層１２３’を、ＣＶＤおよびＡＬＤなどの堆積プロセスにより形成する。一実施形態では、当技術分野で既知である、動作濃度の適切なドーパントでドープしたポリシリコンを、堆積させることができる。
【００２７】
一実施形態において、図９Ａに示すように、金属ゲート層１２３またはポリシリコン層１２３’を形成した後、垂直ＮＶメモリ装置９０は一次完成する。一実施形態において、完成した垂直ＮＶメモリ装置９０は、直列に接続したＮＶメモリセル９４のストリングを備え、ここで金属ゲート層１２３またはポリシリコン層１２３’は、制御ゲートと、個々のＮＶメモリセル９４のソース／ドレイン領域に対してセル間誘電体層１０４に隣接するチャネル層１１８の一部に対応する。述べたように、スタック１０５の最低部介在層および最上部追加層に形成した電界効果トランジスタ（ＦＥＴ）または接続素子など、ＮＶメモリセル９４以外の半導体装置がある場合がある。一実施形態において、チャネル層１１８は、垂直ＮＶメモリ装置９０の、ある円筒状開口１０８内にある全てのＮＶメモリセル９４の共有チャネルを表す。
【００２８】
次に、図１および図１０〜１３を参照し、垂直ＮＶメモリ装置９０を分割し、同一の間隔を維持しながらメモリビット密度を増大するプロセスについて検討する。図１０は、垂直ＮＶメモリアレイ２００の一部を示す水平断面図である。図１０に示すように、４つの垂直ＮＶメモリセルストリング１００をスタック１０５の最上部面に分布させ、各垂直ＮＶメモリセルストリング１００は、図９Ａおよび９Ｂに示す垂直ＮＶメモリ装置９０に類似する。一実施形態において、垂直ＮＶメモリセルストリング１００を分割する前に、それらはそれぞれ、直列に接続した図９Ａに示すＮＶメモリセル９４を複数備える。同一層にある各ＮＶメモリセル９４は、ゲートコーティング層１２４およびゲートフィラー層１２２を備える同一の金属ゲート層１２３を共有する。一実施形態において、金属ゲート層１２３は、同一垂直層のＮＶメモリセル９４に対し、共通のワード線として機能するか、または、共通のワード線に結合する。
【００２９】
図１０に示すように、垂直で深いトレンチ１２６を、単一垂直ＮＶメモリセルストリング１００を、１００ａおよび１００ｂなど２つの半垂直ＮＶメモリセルストリングに物理的に分離するように作成する。一実施形態において、垂直で深いトレンチ１２６は、実質的に、スタック１０５の最上部面からウエハ１０２まで延在し得る。別の実施形態では、垂直で深いトレンチ１２６は、円筒状開口１０８の長さに沿って部分的に延在するのみの場合もある。種々の実施形態において、垂直で深いトレンチ１２６はまた、スタック１０５の最低部介在層および最上部追加層に形成した電界効果トランジスタ（ＦＥＴ）または接続素子など、ＮＶメモリセル以外の半導体装置も分割することができる。あるいは、スタック１０５の最低部介在層および最上部追加層に形成した電界効果トランジスタ（ＦＥＴ）または接続素子など、ＮＶメモリセル９４以外の半導体装置の少なくとも一部を、完全な状態のまま維持し、垂直で深いトレンチ１２６により分割しない場合もある。
【００３０】
結果として、例えば、円形断面を有する垂直ＮＶメモリセルストリング１００は、半円形断面を有する、２つの半垂直ＮＶメモリストリング１００ａおよび１００ｂに分割することができる。一実施形態において、２つの半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは、類似の、または、等しい断面エリアを有し得る。一実施形態において、半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは互いに電気的に絶縁し、メモリセルストリングとして個別に動作でき、垂直ＮＶメモリセルストリング１００のメモリビット密度を効率的に２倍にする。図１０に示すように、垂直で深いトレンチ１２６は、垂直ＮＶメモリセルストリング１００の境界を越えて延在することができる。他の実施形態では、図３Ｃに最も良く示される、楕円形、ダイヤモンド形、長方形、および正方形などの他の断面形状を有するＮＶメモリセルストリング１００を分割するように、垂直で深いトレンチ１２６を作成することができる。他の実施形態では、システム要件に従って、垂直で深いトレンチ１２６をスタック１０５においてあるパターンで作成し、その結果、多数の半垂直ＮＶメモリセルストリング１００ａ〜ｈが同一の金属ゲート層１２３を共有し、そのため同一組のワード線を共有できるようにする。例えば、半垂直ＮＶメモリセルストリング１００ｂおよび１００ｃは同一のワード線ＷＬ２を共有し、これはまた、金属ゲート層１２３の一部でもある。
【００３１】
一実施形態において、垂直で深いトレンチ１２６は約５ｎｍ〜約２５ｎｍの比較的均一な厚さを有するが、これはステップ１０１８において、プラズマドライエッチプロセスを用いて形成する。垂直プラズマドライエッチプロセスは、約５ミリトール〜約１５０ミリトールの圧力で、誘導的に、または、容量的に結合したプラズマ源（それぞれ、ＩＣＰ、ＣＣＰ）のいずれかを有する反応性イオンエッチャで実行することができる。ＩＣＰ源またはＣＣＰ源の電源は、約６００ワット〜約２５００ワットで目盛をつけられている。基板バイアスは約１００Ｖ〜約１０００Ｖに設定し、基板温度は約１５℃〜約７５℃に設定する。一実施形態において、反応イオンエッチャ内のガス化学物質は、誘電体フィラー１２０（例えば、ＳｉＯ２）、チャネル層１１８（例えば、Ｓｉ）、トンネル誘電体層１１６（例えば、ＳｉＯ２、Ｓｉ３Ｎ４）、電荷トラップ層１１４（例えば、Ｓｉ３Ｎ４、ＳｉＯ２）、ブロッキング誘電体層１１２（例えば、ＳｉＯ２、Ｓｉ３Ｎ４）、およびゲート層１２３（例えば、Ｗ、ＴｉＮ、またはＰｏｌｙ−Ｓｉ）など、エッチングする全ての材料に対し、ほぼ等しいエッチ速度を提供するように調整することができる。典型的なガス混合物は、エッチングとプロファイルの選択性を調節するため、ＮＦ３、ＣＦ４、Ｃｌ２、ＣＨＦ３、ＣＨ２Ｆ２、ＳｉＣｌ４などフッ素含エッチング液または塩素含エッチング液の少なくとも一方を含むことができる。Ｏ２またはＣＯなどの添加物をエッチングプロセス時に導入し、スパッタリングおよび／または希釈を目的とする、アルゴン、または、キセノンもしくはヘリウムなど別の不活性ガスと同様に、ポリマー形成を制御することができる。一実施形態において、発光強度および／または分光反射率測定法を用いて、ドライプラズマエッチングプロセスの終点を検出し、ドライプラズマエッチングプロセスをその後終了することができる。
【００３２】
図１および１１Ａ（２つの半垂直ＮＶメモリセルストリング１００ａおよび１００ｂを示す水平断面図）を参照し、垂直で深いトレンチ１２６を形成した後、半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは互いに電気的に絶縁する。絶縁はさらに、隔離誘電体層または柱１２８の形成により強固にする。一実施形態において、隔離誘電体層１２８は、ステップ１０２０において、二酸化シリコンまたは窒化シリコンなどの誘電材料を堆積し、垂直で深いトレンチ１２６を埋めることにより形成する。隔離誘電体層１２８は、適切なＣＶＤプロセスまたはＡＬＤプロセスにより形成することができる。図１１Ｂは、２つの半垂直ＮＶメモリセルストリング１００ａおよび１００ｂの回路図を示す。図１１Ｂに示すように、半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは、それぞれが独自のチャネル層１１８’を有するため、チャネル層１１８を共有せず、隔離誘電体層１２８により互いに完全に隔離される。その結果、半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは、メモリ装置として個別に動作し、分割プロセス前の垂直ＮＶメモリセルストリング１００のメモリビットを効率的に２倍にすることができる。一実施形態において、半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは、異なるビット線（ＢＬ１およびＢＬ２）、ならびに、ワード線（ＷＬ１〜４、ＷＬ１１〜１４）および制御信号（ＣＳ１、ＣＳ２）からなる別個の２つの組に接続することができる。あるいは、半垂直ＮＶメモリセルストリング１００ａおよび１００ｂは、同一組のワード線、制御信号、および／または、他の接続半導体素子に接続することができる。
【００３３】
図１２Ａは、修復チャネル層１１８’’を備える２つの半垂直メモリセルストリング３００ａおよび３００ｂを示す、水平断面図である。垂直で深いトレンチ１２６を形成した後、半垂直ＮＶメモリセルストリング３００ａおよび３００ｂを互いに隔離する。一実施形態において、２つの分割チャネル層１１８’を任意で、ステップ１０２２において選択性シリコン成長プロセスにより再接続することができる。選択性シリコン成長プロセスは、スタック１０５の全体を通し、（ドープしていない、またはわずかに正にドープした）シリコンでチャネル接続層または柱３０２を選択的に成長させることによりチャネル層１１８’’を修復し、その結果、半垂直ＮＶメモリセルストリング３００ａおよび３００ｂは共通の修復チャネル層１１８’’を共有する。その後、隔離誘電体層または柱１２８を、二酸化シリコンまたは窒化シリコンなどの誘電材料を堆積させ、垂直で深いトレンチ１２６の残余部を埋めることにより形成する。図１２Ｂは、半垂直ＮＶメモリセルストリング３００ａおよび３００ｂを示す回路図である。図１２Ｂに最も良く示されるように、半垂直ＮＶメモリセルストリング３００ａおよび３００ｂは、共通のソース／ドレインパス（修復チャネル層１１８’’）を有し、同一のビット線（ＢＬ）に結合することができるが、それら独自の電荷トラップ誘電体層および金属ゲート層１２３を有する。一実施形態において、半垂直ＮＶメモリセルストリング３００ａおよび３００ｂは、分離制御シグナル（ＣＳ１、ＣＳ２）および制御ゲート接続（ＷＬ１１〜１４、ＷＬ１〜４）により制御することができる。
【００３４】
図１３は、ある垂直ＮＶメモリセルストリング１５０から分割した、４つの四分垂直ＮＶメモリセルストリング１５０ａ〜ｄを示す水平断面図である。一実施形態において、１つの垂直隔離誘電体層１２８を有する代わりに、垂直隔離誘電体層１２８に対し実質的に直角を成す追加の垂直隔離誘電体層１２８’を形成し、垂直ＮＶメモリセルストリング１５０を四分垂直ＮＶメモリセルストリング１５０ａ〜ｄに分割する。一実施形態において、追加の垂直隔離誘電体層１２８’は、垂直隔離誘電体層１２８と同様のプロセスで、同時に、または、連続して形成する。一部の実施形態において、四分垂直ＮＶメモリセルストリング１５０ａ〜ｄは、システム要件次第で、ワード線に接続した制御ゲートおよび制御シグナルを、共有する場合と共有しない場合がある。他の実施形態において、四分垂直ＮＶメモリセルストリング１５０ａ〜ｄは、ステップ１０２２において上記選択性シリコン成長法により形成することのできる共通のチャネル層１１８を、共有する場合も共有しない場合もある。
【００３５】
図１４は、図１および２Ａ〜１３の方法に従って製造した垂直ＮＶメモリアレイ２００の一部の断面図を示すブロック図である。図示するように、表示の５つの半垂直ＮＶメモリセルストリングは個別に動作し、アレイ２００全体のメモリビットを増大することができる一方、それらは同一セットの制御ゲートおよび／またはワード線を共有することができる。一実施形態において、垂直ＮＶメモリアレイ２００は図１４に示すように多部分を備え、ここで各部分は同一組のワード線を共有することができる。
【００３６】
このように、分割垂直／３ＤＮＶメモリデバイス／ストリング／装置およびその製造方法の実施形態を記載してきた。本開示は具体的な例示の実施形態に関し記載したものであるが、本開示のより広い趣旨および範囲から離れることなく、これらの実施形態に種々の修正および変更を加えることができることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく例示的な意味でとらえるべきである。
【００３７】
本開示の要約は、読者が技術的開示の１つまたは複数の実施形態の本質を即座に把握することができるような要約を求める３７Ｃ.Ｆ.Ｒ.§１．７２（ｂ）に準拠して提供されている。それは、請求項の範囲または意味を解釈または限定するためには用いられないという理解で提出されている。加えて、上記の詳細な説明において、開示を効率化する目的で、種々の特徴が一緒に単一の実施形態にまとめられているのが見受けられる。この開示の方法は、特許請求されている実施形態が、各請求項に明確に述べられているよりも多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、開示されている単一の実施形態の全特徴よりも少ないものの中に存在する。このように、以下の特許請求の範囲は、この結果、詳細な説明に組み込まれ、各請求項はそれ自体で別個の実施形態である。
【００３８】
本明細書における一実施形態またはある実施形態への言及は、実施形態に関連して記載した特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含まれることを意味する。明細書の種々の箇所における一実施形態という句の登場は、すべて同一の実施形態を指すとは限らない。
【００３９】
上記の明細書において、主題は、その具体的な例示的実施形態を参照しながら記載されている。しかしながら、添付の特許請求の範囲に記載される主題のより広い趣旨および範囲から離れることなく、種々の修正および変更を加えられることが明らかであろう。したがって、本明細書および図面は、限定的な意味というよりも例示的な意味でとらえるべきである。
【図１】
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【図２Ｂ】
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【図９Ｂ】
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【図１０】
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【図１４】
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【図２Ａ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【外国語明細書】
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