(57)【要約】【課題】画素の集積度を損なうことなくシェーディングや白キズを抑制しうる固体撮像装置を提供する。【解決手段】半導体基板に設けられた第１導電型の第１の半導体領域からなるウェルと、ウェル内に設けられ、光電変換素子と、第２導電型の第２の半導体領域を含むトランジスタと、を有する画素と、第１の半導体領域に電気的に接続された第１のコンタクト電極と、第２の半導体領域に電気的に接続された第２のコンタクト電極と、を有し、第１のコンタクト電極は、第２のコンタクト電極よりも半導体基板に対する接触面積が大きく、平面視における第１の方向の幅と第１の方向と交差する第２の方向の幅とが異なっている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１導電型の第１の半導体領域からなるウェルと、
前記ウェル内に設けられ、光電変換素子と、第２導電型の第２の半導体領域を含むトランジスタと、を有する画素と、
前記第１の半導体領域に電気的に接続された第１のコンタクト電極と、
前記第２の半導体領域に電気的に接続された第２のコンタクト電極と、を有し、
前記第１のコンタクト電極は、前記第２のコンタクト電極よりも前記半導体基板に対する接触面積が大きく、平面視における第１の方向の幅と前記第１の方向と交差する第２の方向の幅とが異なっている
ことを特徴とする固体撮像装置。
【請求項２】
前記第１のコンタクト電極の前記第１の方向の幅は、前記第２のコンタクト電極の幅よりも狭い
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第１の半導体領域と前記第１のコンタクト電極との間に設けられ、前記第１の半導体領域よりも不純物濃度の高い前記第１導電型の第３の半導体領域を更に有する
ことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記第３の半導体領域は、前記第１のコンタクト電極が設けられたコンタクトホールに対して自己整合的に形成されている
ことを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第３の半導体領域の不純物濃度は、周辺回路部に設けられたトランジスタのソース又はドレインを構成する第４の半導体領域よりも低い
ことを特徴とする請求項３又は４記載の固体撮像装置。
【請求項６】
前記第１のコンタクト電極が設けられた第１の活性領域と、前記光電変換素子が設けられた第２の活性領域とが隣接している
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置からの信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置において、画素領域の中心部と周辺部とにおけるウェル電位の変動によって画像に輝度の不均一が生じる現象、いわゆるシェーディングが知られている。特許文献１には、ウェルに基準電圧を与えるウェルコンタクト部を各画素にそれぞれ複数個設けることにより、ウェル配線の抵抗成分の増加を抑制し、シェーディングを抑制することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６９５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、画素の微細化の進展とともにコンタクトホールの径も小さくなり、ウェルコンタクト部の接触抵抗は大きくなっている。このため、ウェルコンタクト部における電圧降下によってウェルに所望のバイアス電圧を印加できず、増幅回路の波形にひずみが生じ、シェーディングが生じることがあった。ウェルコンタクト部の接触抵抗は、高濃度の不純物イオン注入を行うことによって下げることは可能である。しかしながら、高濃度の不純物イオン注入は、半導体基板中に結晶欠陥を誘起して暗電流の発生の原因となり、ひいては白キズ（white spot）不良を引き起こすことがあった。
【０００５】
本発明の目的は、画素の集積度を損なうことなくシェーディングや白キズを抑制しうる固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板に設けられた第１導電型の第１の半導体領域からなるウェルと、前記ウェル内に設けられ、光電変換素子と、第２導電型の第２の半導体領域を含むトランジスタと、を有する画素と、前記第１の半導体領域に電気的に接続された第１のコンタクト電極と、前記第２の半導体領域に電気的に接続された第２のコンタクト電極と、を有し、前記第１のコンタクト電極は、前記第２のコンタクト電極よりも前記半導体基板に対する接触面積が大きく、平面視における第１の方向の幅と前記第１の方向と交差する第２の方向の幅とが異なっている固体撮像装置が提供される。
【発明の効果】
【０００７】
本発明によれば、画素の集積度を損なうことなくシェーディングや白キズを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態による固体撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１実施形態による固体撮像装置の画素回路の一例を示す図である。
【図３】本発明の第１実施形態による固体撮像装置の平面図である。
【図４】本発明の第１実施形態による固体撮像装置の概略断面図である。
【図５】比較例による固体撮像装置の平面図である。
【図６】ウェルコンタクト部の拡大平面図である。
【図７】比較例による固体撮像装置のウェルコンタクト部の概略断面図である。
【図８】本発明の第１実施形態による固体撮像装置のウェルコンタクト部の概略断面図である。
【図９】本発明の第２実施形態による撮像システムを示す概略図である。
【発明を実施するための形態】
【０００９】
［第１実施形態］
本発明の第１実施形態による固体撮像装置について、図１乃至図８を用いて説明する。図１は、本実施形態による固体撮像装置の概略構成を示すブロック図である。図２は、本実施形態による固体撮像装置の画素回路の一例を示す図である。図３は、本実施形態による固体撮像装置の平面図である。図４は、本実施形態による固体撮像装置の概略断面図である。図５は、比較例による固体撮像装置の平面図である。図６は、ウェルコンタクト部の拡大平面図である。図７は、比較例による固体撮像装置のウェルコンタクト部の概略断面図である。図８は、本実施形態による固体撮像装置のウェルコンタクト部の概略断面図である。
【００１０】
本実施形態による固体撮像装置１００は、図１に示すように、画素領域１０と、垂直走査回路２０と、列読み出し回路３０と、水平走査回路４０と、制御回路５０と、出力回路６０とを有している。
【００１１】
画素領域１０には、複数行及び複数列に渡ってマトリクス状に配された複数の画素１２が設けられている。画素領域１０の画素アレイの各行には、行方向（図１において横方向）に延在して、制御信号線１４が配されている。制御信号線１４は、行方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。また、画素領域１０の画素アレイの各列には、列方向（図１において縦方向）に延在して、垂直出力線１６が配されている。垂直出力線１６は、列方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。
【００１２】
各行の制御信号線１４は、垂直走査回路２０に接続されている。垂直走査回路２０は、画素１２から画素信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、制御信号線１４を介して画素１２に供給する回路部である。各列の垂直出力線１６の一端は、列読み出し回路３０に接続されている。画素１２から読み出された画素信号は、垂直出力線１６を介して列読み出し回路３０に入力される。列読み出し回路３０は、画素１２から読み出された画素信号に対して所定の信号処理、例えば増幅処理やＡＤ変換処理等の信号処理を実施する回路部である。列読み出し回路３０は、差動増幅回路、サンプル・ホールド回路、ＡＤ変換回路等を含み得る。
【００１３】
水平走査回路４０は、列読み出し回路３０において処理された画素信号を列毎に順次、出力回路６０に転送するための制御信号を、列読み出し回路３０に供給する回路部である。制御回路５０は、垂直走査回路２０、列読み出し回路３０及び水平走査回路４０の動作やそのタイミングを制御する制御信号を供給するための回路部である。出力回路６０は、バッファアンプ、差動増幅器などから構成され、列読み出し回路３０から読み出された画素信号を固体撮像装置の外部の信号処理部に出力するための回路部である。
【００１４】
それぞれの画素１２は、図２に示すように、光電変換素子ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを含む。光電変換素子ＰＤは、例えばフォトダイオードであり、アノードは接地電圧線に接続され、カソードは転送トランジスタＭ１のドレインに接続されている。転送トランジスタＭ１のソースは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のソース、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆるフローティングディフュージョン（ＦＤ）であり、このノードに寄生する容量からなる電荷電圧変換部を構成する。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧線（Ｖｄｄ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線１６に接続されている。垂直出力線１６の他端部には、増幅トランジスタＭ３にバイアス電流を供給してソースフォロワ回路を構成するための電流源１８が接続されている。
【００１５】
制御信号線１４は、図２に示す回路構成の場合、転送ゲート信号線ＴＸ、リセット信号線ＲＥＳ、選択信号線ＳＥＬを含む。転送ゲート信号線ＴＸは、転送トランジスタＭ１のゲートに接続される。リセット信号線ＲＥＳは、リセットトランジスタＭ２のゲートに接続される。選択信号線ＳＥＬは、選択トランジスタＭ４のゲートに接続される。
【００１６】
図３は、図１の画素領域１０から抜き出した４つの画素１２の平面レイアウトの一例を示している。図４は、図３のＡ−Ａ′線に沿った概略断面図である。
【００１７】
ｎ型の半導体基板２００の表面部には、Ｐウェルを構成するｐ型半導体領域２０２が設けられている。ｐ型半導体領域２０２の表面部には、活性領域２０４，２０６，２０８を画定する素子分離領域２１０が設けられている。素子分離領域２１０は、ＳＴＩ（Shallow Trench Isolation）法等により形成される。
【００１８】
活性領域２０４には、画素１２の構成要素のうち、光電変換素子ＰＤと、転送トランジスタＭ１とが配置される。活性領域２０４のｐ型半導体領域２０２の表面部には、互いに離間して、ｎ型半導体領域２１２とｎ型半導体領域２１４とが配置されている。ｎ型半導体領域２１２は、ｐ型半導体領域２０２との間にＰＮ接合を形成し、光電変換素子ＰＤとしてのフォトダイオードを構成している。光電変換素子ＰＤは、ｎ型半導体領域２１２の表面部にｐ型半導体領域を更に設けた埋め込みフォトダイオードとしてもよい。ｎ型半導体領域２１２とｎ型半導体領域２１４との間のｐ型半導体領域２０２上には、ゲート絶縁膜２１６を介してゲート電極２１８が設けられている。これにより、ｎ型半導体領域２１２をドレイン領域、ｎ型半導体領域２１４をソース領域、ゲート電極２１８をゲート電極とする転送トランジスタＭ１が構成されている。ｎ型半導体領域２１４は、ＦＤ領域でもある。ｎ型半導体領域２１４及びゲート電極２１８には、それぞれ、層間絶縁膜２３０に埋め込まれたコンタクトプラグ２３２を介して、配線２３４が接続されている。コンタクトプラグ２３２には、例えば、バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）が、充填するメタルとしてタングステン（Ｗ）が用いられる。
【００１９】
活性領域２０６には、画素１２の構成要素のうち、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とが配置される。なお、図３及び図４の活性領域２０６には、図面の簡略化のために、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４のうちの１つのトランジスタのみを示している。活性領域２０６のｐ型半導体領域２０２の表面部には、互いに離間して、ｎ型半導体領域２２０とｎ型半導体領域２２２とが配置されている。ｎ型半導体領域２２０とｎ型半導体領域２２２との間のｐ型半導体領域２０２上には、ゲート絶縁膜２２４を介してゲート電極２２６が設けられている。これにより、ｎ型半導体領域２２０及びｎ型半導体領域２２２をソース領域及びドレイン領域、ゲート電極２２６をゲート電極とするトランジスタ（リセットトランジスタＭ２、増幅トランジスタＭ３又は選択トランジスタＭ４）が構成されている。ｎ型半導体領域２２０、ｎ型半導体領域２２２及びゲート電極２２６には、それぞれ、層間絶縁膜２３０に埋め込まれたコンタクトプラグ２３２を介して、配線２３４が接続されている。
【００２０】
活性領域２０８は、ウェルを構成するｐ型半導体領域２０２へのコンタクト（ウェルコンタクト）を配置する部分である。ウェルコンタクトは、ウェル（ｐ型半導体領域２０２）に電圧を供給するための半導体基板２００への電気的接続部である。ウェルコンタクトを設ける１つの理由は、ウェルに定電圧を印加することを可能にして信号増幅回路のバイアス電圧を固定するためである。図３には、４つの画素１２のうち、下の２つの画素１２にのみ活性領域２０８を設けた例を示している。活性領域２０８のｐ型半導体領域２０２の表面部には、ｐ型半導体領域２０２よりも不純物濃度が高いｐ型半導体領域２２８が設けられている。ｐ型半導体領域２２８には、層間絶縁膜２３０に埋め込まれたコンタクトプラグ２３６を介して、配線２３８が接続されている。コンタクトプラグ２３６には、例えば、バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）が、充填するメタルとしてタングステン（Ｗ）が用いられる。
【００２１】
配線２３４，２３８よりも更に上層には、ここでは図示や詳細な説明を省略するが、図２に示す画素回路を形成するために必要なその他の配線、カラーフィルタ、マイクロレンズ等が設けられる。
【００２２】
このように、１つの画素１２を構成する光電変換素子ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４は、共通のウェル（ｐ型半導体領域２０２）内に設けられている。図４には隣接する画素１２との関係を示していないが、画素領域１０を構成する複数の画素１２は、共通の１つのウェル内に配置されていてもよいし、所定のブロック毎に別々のウェル内に配置されていてもよい。活性領域２０８は、当該領域のコンタクトを介してウェル内の電位を面内で均一に保つことができるように、例えば、画素領域１０内の一部の画素１２に規則的に配置される。一実施例では、１０μｍ２〜３５００μｍ２の領域毎に１つのウェルコンタクトが配置される。なお、活性領域２０８は、画素領域１０内の総ての画素１２に配置するようにしてもよい。
【００２３】
ここで、本実施形態による固体撮像装置は、平面視におけるウェルコンタクト部のコンタクト電極の形状が、画素回路を構成するトランジスタのソース及びドレインに接続されるコンタクトの形状とは異なっている。すなわち、トランジスタのソースやドレインに電気的に接続されるコンタクト電極（コンタクトプラグ２３２）の形状は、第１の方向（図３においてＸ方向）に沿った幅と、第１の方向と交差する第２の方向（図３においてＹ方向）に沿った幅とがほぼ同じである。これに対し、ウェルに電気的に接続されるコンタクト電極（コンタクトプラグ２３６）の形状は、第１の方向に沿った幅と、第２の方向に沿った幅とが異なっている。更に言うと、ウェルに電気的に接続されるコンタクト電極の第１の方向に沿った幅は、トランジスタのソース及びドレインに接続されるコンタクト電極の幅よりも狭くなっている。また、ウェルに電気的に接続されるコンタクト電極の第２の方向に沿った幅は、トランジスタのソース及びドレインに接続されるコンタクト電極の幅よりも広くなっている。すなわち、ウェルに電気的に接続されるコンタクト電極は、平面視において、縦方向の幅と横方向の幅とが異なった細長い形状を有している。ウェルに電気的に接続されるコンタクト電極の平面視における長手方向は、図３に示すようにＹ方向であってもよいし、Ｘ方向であってもよいし、他の方向であってもよい。
【００２４】
ウェルに電気的に接続されるコンタクト電極は、例えば図５に配線２４２が接続されるコンタクトプラグ２４０として示すように、トランジスタのソース及びドレインに接続されるコンタクト電極（コンタクトプラグ２３２）と同じ形状とすることも考えられる。また、コンタクトプラグ２４０を複数（図５においては２つ）設けることにより、ウェルコンタクト部における接触抵抗を低減することも可能である。
【００２５】
しかしながら、図３に示す本実施形態のウェルコンタクト電極の形状は、シェーディングや白キズを抑制する観点から、図５に示す比較例のウェルコンタクト電極の形状よりも好ましい。以下に、具体的な例を示しつつ、比較例のウェルコンタクト部と比較した、本実施形態のウェルコンタクト部の有利な効果について、図６を用いて説明する。
【００２６】
図６（ａ）は、図３に示す本実施形態のウェルコンタクト部の拡大平面図である。図６（ｂ）は、図５に示す比較例のウェルコンタクト部の拡大平面図である。図６では、図３及び図５に示すような矩形形状のマスクパターンを用いてフォトリソグラフィにより各パターンを形成する際の光近接効果の影響を考慮して、各パターンの角部が丸みを帯びた出来上がりの形状を描いている。図面の簡略化のため、コンタクトプラグ２３６，２４０よりも上層の配線の記載は省略している。
【００２７】
ここで、活性領域２０４からコンタクトプラグ２３６の中心までの距離Ｌ１ａと、活性領域２０４からコンタクトプラグ２４０の中心までの距離Ｌ１ｂとが等しくなるように、コンタクトプラグ２３６，２４０を配置する場合を想定する。
【００２８】
図６（ｂ）に示す比較例のウェルコンタクト部において、コンタクトプラグ２４０の幅Ｗ１ｂが０．１４μｍ程度である場合を想定すると、コンタクトプラグ２４０の間のスペースＳ１ｂは、０．２６μｍ程度となる。スペースＳ１ｂを開けて２つのコンタクトプラグ２４０を配置すると、２つのコンタクトプラグ２４０が配置された領域の長さＬ２ｂは、０．５４μｍ程度となる。活性領域２０８に対するコンタクトプラグ２４０の位置合わせマージンにより決定されるオーバーラップ量Ｌ３ｂを０．０５μｍとすると、活性領域２０８の幅Ｗ２ｂは０．２４μｍ程度、活性領域２０８の長さＬ４ｂは０．６４μｍ程度となる。
【００２９】
一方、図６（ａ）に示す本実施形態のウェルコンタクト部においては、幅Ｗ１ａ、長さＬ２ｂと等しい長さＬ２ａを有するコンタクトプラグ２３６を配置する場合を想定する。このようなコンタクトプラグ２３６を用いることにより、半導体基板２００に対するコンタクトプラグ２３６の接触面積は、図６（ｂ）に示す２つのコンタクトプラグ２４０によって得られる接触面積よりも大きくすることができる。
【００３０】
また、半導体基板２００に対するコンタクトプラグ２３６の接触面積は、幅Ｗ１ａを図６（ｂ）のコンタクトプラグ２４０の幅Ｗ１ｂよりも小さくしても、２つのコンタクトプラグ２４０によって得られる接触面積よりも大きくすることができる。例えば、コンタクトプラグ２３６の幅Ｗ１ａを０．１μｍ程度とすると、コンタクトプラグ２３６の接触面積は、２つのコンタクトプラグ２４０の接触面積の合計のおよそ１．７倍となる。この場合に、活性領域２０８に対するコンタクトプラグ２４０の位置合わせマージンにより決定されるオーバーラップ量Ｌ３ａを０．０５μｍとすると、活性領域２０８の幅Ｗ２ａは０．２０μｍ程度、活性領域２０８の長さＬ４ａは０．６４μｍ程度となる。
【００３１】
このように、ウェルコンタクト部に本実施形態のコンタクト電極を用いることにより、ウェルコンタクト部に必要な活性領域２０８の面積を増加することなく、コンタクトプラグ２３６の半導体基板２００への接触面積を増加することができる。これにより、コンタクトプラグ２３６と半導体基板２００（Ｐウェル）との間の接触抵抗を低減することができ、ひいてはシェーディングを抑制することができる。
【００３２】
また、活性領域２０８の面積を小さくできることにより、活性領域２０４と活性領域２０８との間の分離幅Ｗ３ａを、比較例の場合の分離幅Ｗ３ｂよりも大きくすることができる。分離幅Ｗ３ａを大きくできることには、白キズを抑制する効果がある。以下に、図７及び図８を用いて、白キズを抑制する効果について説明する。
【００３３】
図７（ａ）は図５のＢ−Ｂ′線に沿った概略断面図であり、図７（ｂ）は図５のＣ−Ｃ′線に沿った概略断面図である。また、図８（ａ）は図３のＤ−Ｄ′線に沿った概略断面図であり、図８（ｂ）は図５のＥ−Ｅ′線に沿った概略断面図である。
【００３４】
通常、コンタクトプラグ２４０とウェルとの接続部には、コンタクトプラグ２４０と半導体基板２００との間の接触抵抗を低減するために、コンタクトプラグ２４０が埋め込まれるコンタクトホールを介して不純物イオン注入が行われる。この不純物イオン注入により形成される不純物領域が、ｐ型半導体領域２２８である。ｐ型半導体領域２２８は、コンタクトホールに対して自己整合的に半導体基板２００内に形成される。ｐ型半導体領域２２８はコンタクトホール形成前に、マスクを用いたイオン注入によって形成してもよい。
【００３５】
コンタクトプラグ２４０と半導体基板２００との間の接触抵抗は、ｐ型半導体領域２２８の不純物濃度を高くすることにより、低減することも可能である。しかしながら、ｐ型半導体領域２２８の不純物濃度を高くするためには不純物の注入量を増加する必要があり、半導体基板２００に与えるダメージも増加する。イオン注入に伴う半導体基板２００のダメージは、その後の熱処理によってある程度は除去することが可能であるが、デバイスの微細化が進むにつれて十分な熱負荷を印加することができなくなっている。この結果、ｐ型半導体領域２２８の内部や周囲には、図７（ａ）及び図７（ｂ）に×印で示す点欠陥や点線で示す線欠陥のような結晶欠陥が残留することがある。このような結晶欠陥が光電変換部、すなわちｎ型半導体領域２１２にまで達すると、図７（ｂ）に示すように、欠陥を介した電子（ｅ−）の流れ、すなわち暗電流が増大し、白キズの原因となる。
【００３６】
ｐ型半導体領域２２８とｎ型半導体領域２１２との間隔を広げることによって結晶欠陥の影響を抑制することは可能であるが、画素１２の微細化を阻害する大きな要因になりかねない。また、１つの画素１２内に複数のコンタクトプラグ２４０を設けることは、コンタクトプラグ２４０と半導体基板２００との間の接触面積を増加するうえで有効な手段ではあるが、一方では暗電流の発生源を増やすことにもなる。
【００３７】
この点、本実施形態の固体撮像装置では、比較例の構造と比較してウェルコンタクト部の接触抵抗を低減することができるので、その分、ｐ型半導体領域２２８の不純物濃度を低くすることも可能である。例えば、ｐ型半導体領域２２８の不純物濃度は、周辺回路部（垂直走査回路２０、列読み出し回路３０、水平走査回路４０、制御回路５０、出力回路６０等）を構成するＰ型トランジスタのソース及びドレインよりも低くすることができる。これにより、暗電流の発生原因となる結晶欠陥の発生確率を低減することができる。また、活性領域２０８の幅Ｗ２ａを狭めることができることによって、画素１２の微細化を阻害することなく、活性領域２０４と活性領域２０８との間の分離幅Ｗ３ａを、活性領域２０４と活性領域２０８との間の分離幅Ｗ３ｂよりも広くすることができる。つまり、図８（ｂ）に示すように、ｐ型半導体領域２２８とｎ型半導体領域２１２との分離幅Ｗ４ａを、ｐ型半導体領域２２８とｎ型半導体領域２１２との分離幅Ｗ４ｂよりも広くすることができる。したがって、ｐ型半導体領域２２８の内部や周囲で生じた結晶欠陥がｎ型半導体領域２１２に達する確率を下げることができ、ひいては白キズを抑制することができる。
【００３８】
このように、本実施形態によれば、画素の集積度を損なうことなくシェーディングや白キズを抑制することができる。
【００３９】
［第２実施形態］
本発明の第２実施形態による撮像システムについて、図９を用いて説明する。図９は、本実施形態による撮像システムの概略構成を示すブロック図である。図１乃至図８に示す第１実施形態による固体撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００４０】
上記第１実施形態で述べた固体撮像装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と固体撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図９には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
【００４１】
図９に例示した撮像システム１０００は、固体撮像装置１００、被写体の光学像を固体撮像装置１００に結像させるレンズ１００２、レンズ１００２を通過する光量を可変にするための絞り１００４、レンズ１００２の保護のためのバリア１００６を有する。レンズ１００２及び絞り１００４は、固体撮像装置１００に光を集光する光学系である。固体撮像装置１００は、第１又は第２実施形態で説明した固体撮像装置１００であって、レンズ１００２により結像された光学像を画像データに変換する。
【００４２】
撮像システム１０００は、また、固体撮像装置１００から出力される出力信号の処理を行う信号処理部１００８を有する。信号処理部１００８は、固体撮像装置１００が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部１００８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００８の一部であるＡＤ変換部は、固体撮像装置１００が設けられた半導体基板に形成されていてもよいし、固体撮像装置１００とは別の半導体基板に形成されていてもよい。また、固体撮像装置１００と信号処理部１００８とが同一の半導体基板に形成されていてもよい。
【００４３】
撮像システム１０００は、更に、画像データを一時的に記憶するためのメモリ部１０１４、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１８を有する。さらに撮像システム１０００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０２０、記録媒体１０２０に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１６を有する。なお、記録媒体１０２０は、撮像システム１０００に内蔵されていてもよく、着脱可能であってもよい。
【００４４】
撮像システム１０００は、更に、デジタルスチルカメラの全体の駆動や各種の演算処理などを司る全体制御・演算部１０１２、固体撮像装置１００と信号処理部１００８に各種タイミング信号を出力するタイミング発生部１０１０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム１０００は少なくとも固体撮像装置１００と、固体撮像装置１００から出力された出力信号を処理する信号処理部１００８とを有すればよい。
【００４５】
このようにして、第１実施形態による固体撮像装置１００を適用した撮像システム１０００を構成することにより、シェーディングや白キズの抑制された高品質の画像を取得しうる高性能の撮像システムを実現することができる。
【００４６】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、画素１２の読み出し回路がＮ型ＭＯＳトランジスタで構成される場合を例にして説明したが、画素１２の読み出し回路はＰ型ＭＯＳトランジスタで構成することも可能である。この場合、上記実施形態で説明した各半導体領域の導電型は、逆導電型になる。なお、上記実施形態に記載した各トランジスタについてのソース及びドレインの称呼は一例であり、トランジスタの導電型や着目する機能等によっては逆の名称で呼ばれることもある。
【００４７】
また、図２に示した画素回路は一例であり、これに限定されるものではない。例えば、転送トランジスタＭ１とＦＤ領域との間に第２の転送トランジスタを設け、グローバル電子シャッタ動作が可能な画素構成としてもよい。また、１つの画素１２は、複数の光電変換素子ＰＤと、これらに対応する複数の転送トランジスタＭ１を含んでもよい。また、図３に示した画素の平面レイアウトも一例であり、これに限定されるものではない。
【００４８】
また、第２実施形態に示した撮像システムは、本発明の固体撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の固体撮像装置を適用可能な撮像システムは図９に示した構成に限定されるものではない。
【００４９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５０】
１０…画素領域
１２…画素
１００…固体撮像装置
２００…半導体基板
２０２，２２８…ｐ型半導体領域
２０４，２０６，２０８…活性領域
２１０…素子分離領域
２１２，２１４，２２０，２２２…ｎ型半導体領域
２１８，２２６…ゲート電極
２３０…層間絶縁膜
２３２，２３６，２４０…コンタクトプラグ
２３４，２３８，２４２…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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