(57)【要約】【課題】特性の低下を抑制可能な光電変換素子を提供する。【解決手段】光電変換素子１０は、半導体基板１と、i型非晶質半導体層３と、ｐ型非晶質半導体層４と、ｎ型非晶質半導体層５と、電極６，７とを備える。i型非晶質半導体層３は、半導体基板１の裏面に形成される。ｐ型非晶質半導体層４およびｎ型非晶質半導体層５は、半導体基板１の裏面において半導体基板１の面内方向に交互に配置される。電極６，７は、それぞれｐ型非晶質半導体層４およびｎ型非晶質半導体層５上に配置される。電極６の直下の構造は、電極６の直下の一部の領域においてi型非晶質半導体層３が存在しない構造ＣＳＴ１と、電極６の直下の一部の領域におけるｐ型非晶質半導体層４の膜厚が一部の領域以外の領域におけるｐ型非晶質半導体層４の膜厚よりも薄い構造ＣＳＴ２との少なくとも一方からなる。【選択図】図１
2017183339.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板の一方の面に第１の非晶質半導体層を形成する第１の工程と、
前記第１の工程の後、前記第１の非晶質半導体層が形成された前記半導体基板を洗浄する第２の工程と、
前記第２の工程の後、前記第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層を前記第１の非晶質半導体層上に形成する第３の工程と、
前記第３の工程の後、前記第２の非晶質半導体層上に電極を形成する第４の工程とを備える光電変換素子の製造方法。
【請求項２】
前記第１の工程は、
前記半導体基板の一方の面にｉ型非晶質半導体層を形成する第１のサブ工程と、
前記ｉ型非晶質半導体層上に前記第２の導電型を有する第３の非晶質半導体層を形成する第２のサブ工程とを含む、請求項１に記載の光電変換素子の製造方法。
【請求項３】
前記第１の工程は、前記半導体基板の一方の面にｉ型非晶質半導体層を形成する工程からなる、請求項１に記載の光電変換素子の製造方法。
【請求項４】
前記第１の工程は、前記半導体基板の一方の面に第１のｉ型非晶質半導体層を形成する工程からなり、
前記第３の工程は、
前記第１のｉ型非晶質半導体層上に第２のｉ型非晶質半導体層を形成する第３のサブ工程と、
前記第２のｉ型非晶質半導体層上に前記第２の導電型を有する第４の非晶質半導体層を形成する第２のサブ工程とを含む、請求項１に記載の光電変換素子の製造方法。
【請求項５】
前記半導体基板の面内方向において前記第２の非晶質半導体層と交互に配置されるように前記半導体基板の一方の面に前記第１の導電型を有する第５の非晶質半導体層を形成する第５の工程と、
前記第５の工程の後、前記第５の非晶質半導体層上に電極を形成する第６の工程とを更に備える、請求項１から請求項４のいずれか１項に記載の光電変換素子の製造方法。
【請求項６】
第１の導電型を有する半導体基板と、
前記半導体基板の一方の面に形成され、ｉ型非晶質半導体層と、前記第１の導電型と異なる第２の導電型を有する第２導電型の非晶質半導体層とを含む非晶質半導体部と、
前記第２導電型の非晶質半導体層上に形成された電極とを備え、
前記電極直下の半導体基板上には、前記ｉ型非晶質半導体層と、前記第２導電型の非晶質半導体層との少なくとも一方が存在し、
前記電極直下の構造は、第１の構造、第２の構造、第３の構造、第４の構造および第５の構造の少なくとも一つからなり、
前記第１の構造は、前記電極直下の一部の領域において前記ｉ型非晶質半導体層が存在しない構造であり、
前記第２の構造は、前記電極直下の一部の領域における前記第２導電型の非晶質半導体層の膜厚が前記一部の領域以外の領域における前記第２導電型の非晶質半導体層の膜厚よりも薄い構造であり、
前記第３の構造は、前記電極直下の一部の領域において前記第２導電型の非晶質半導体層が存在しない構造であり、
前記第４の構造は、前記電極直下の一部の領域における前記ｉ型非晶質半導体層の膜厚が前記一部の領域以外の領域における前記ｉ型非晶質半導体層の膜厚よりも薄い構造であり、
前記第５の構造は、前記電極直下の一部の領域における前記第１の非晶質半導体層の膜厚が前記一部の領域以外の領域における前記第１の非晶質半導体層の膜厚よりも薄く、かつ、一部の領域において前記第２導電型の非晶質半導体層が存在しない構造である、光電変換素子。
【請求項７】
前記電極直下の構造は、前記第１の構造と前記第２の構造との少なくとも一方からなり、または前記第１の構造と前記第３の構造との少なくとも一方からなり、または前記第４の構造と前記第３の構造との少なくとも一方からなる、請求項６に記載の光電変換素子。
【請求項８】
前記半導体基板の面内方向において前記第２の非晶質半導体層と交互に配置されるように前記半導体基板の一方の面に形成され、前記第１の導電型を有する第５の非晶質半導体層と、
前記第５の非晶質半導体層上に形成された電極とを更に備える、請求項６または請求項７に記載の光電変換素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光電変換素子および光電変換素子の製造方法に関する。
【背景技術】
【０００２】
従来、ｎ型の結晶シリコン基板とｐ型の非晶質シリコン層との間に真性（ｉ型）の非晶質シリコンを介在させて、界面での欠陥を低減し、ヘテロ接合界面での特性を改善させた光電変換装置が知られている。この光電変換装置は、ヘテロ接合型太陽電池と呼ばれている。
【０００３】
特許文献１に記載されているヘテロ接合型太陽電池は、シリコン基板と、真性非晶質半導体層と、ｎ型非晶質半導体層と、ｐ型非晶質半導体層と、ｎ電極と、ｐ電極とを備える。
【０００４】
真性非晶質半導体層、ｎ型非晶質半導体層およびｎ電極がシリコン基板の一部の領域上に順次積層される。また、真性非晶質半導体層、ｐ型非晶質半導体層およびｐ電極がシリコン基板の一部の領域と異なる領域上に順次積層される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１３／１３３００５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のヘテロ接合型太陽電池を形成するためには、半導体基板上に非晶質半導体層をプラズマＣＶＤ（Chemical Vapor Deposition）法等で形成することが一般的である。
【０００７】
しかし、半導体基板上にダストが付着している場合、ｐ型非晶質半導体層にピンホールが発生する。その結果、ｐ側電極と半導体基板とが接触し、光電変換素子の特性（特に、曲線因子）が大きく低下するという問題がある。
【０００８】
そこで、この発明の実施の形態によれば、特性の低下を抑制可能な光電変換素子を提供する。
【０００９】
また、この発明の実施の形態によれば、特性の低下を抑制可能な光電変換素子の製造方法を提供する。
【課題を解決するための手段】
【００１０】
この発明の実施の形態によれば、光電変換素子の製造方法は、第１の導電型を有する半導体基板の一方の面に第１の非晶質半導体層を形成する第１の工程と、第１の工程の後、第１の非晶質半導体層が形成された半導体基板を洗浄する第２の工程と、第２の工程の後、第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層を第１の非晶質半導体層上に形成する第３の工程と、第３の工程の後、第２の非晶質半導体層上に電極を形成する第４の工程とを備える。
【００１１】
この発明の実施の形態による光電変換素子の製造方法においては、第１の非晶質半導体層と第２の非晶質半導体層とを別々の工程で形成するので、２つの工程で同じ位置にダストによるピンホールは発生しない。
【００１２】
その結果、電極の下には、第１の非晶質半導体層と第２の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。そして、第２の非晶質半導体層と半導体基板との間で電極が半導体基板に接触することによる特性の低下がないｐｎ接合が形成される。
【００１３】
従って、製造された光電変換素子の特性の低下を抑制できる。
【００１４】
好ましくは、第１の工程は、半導体基板の一方の面にｉ型非晶質半導体層を形成する第１のサブ工程と、ｉ型非晶質半導体層上に第２の導電型を有する第３の非晶質半導体層を形成する第２のサブ工程とを含む。
【００１５】
ｉ型非晶質半導体層および第２の導電型を有する第３の非晶質半導体層と、第２の導電型を有する第２の非晶質半導体層とは、別々の工程で形成される。
【００１６】
その結果、電極の下には、ｉ型非晶質半導体層および第２の導電型を有する第３の非晶質半導体層と、第２の導電型を有する第２の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。
【００１７】
従って、製造された光電変換素子の特性の低下を抑制できる。
【００１８】
好ましくは、第１の工程は、半導体基板の一方の面にｉ型非晶質半導体層を形成する工程からなる。
【００１９】
ｉ型非晶質半導体層と第２の導電型を有する第２の非晶質半導体層とは、別々の工程で形成される。
【００２０】
その結果、電極の下には、ｉ型非晶質半導体層と、第２の導電型を有する第３の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。
【００２１】
従って、製造された光電変換素子の特性の低下を抑制できる。
【００２２】
好ましく、第１の工程は、半導体基板の一方の面に第１のｉ型非晶質半導体層を形成する工程からなり、第３の工程は、第１のｉ型非晶質半導体層上に第２のｉ型非晶質半導体層を形成する第３のサブ工程と、第２のｉ型非晶質半導体層上に第２の導電型を有する第４の非晶質半導体層を形成する第２のサブ工程とを含む。
【００２３】
第１のｉ型非晶質半導体層と、第２のｉ型非晶質半導体層および第２の導電型を有する第４の非晶質半導体層とは、別々の工程で形成される。
【００２４】
その結果、電極の下には、第１のｉ型非晶質半導体層と、第２のｉ型非晶質半導体層および第２の導電型を有する第４の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。
【００２５】
従って、製造された光電変換素子の特性の低下を抑制できる。
【００２６】
好ましくは、光電変換素子の製造方法は、半導体基板の面内方向において第２の非晶質半導体層と交互に配置されるように半導体基板の一方の面に第１の導電型を有する第５の非晶質半導体層を形成する第５の工程と、第５の工程の後、第５の非晶質半導体層上に電極を形成する第６の工程とを更に備える。
【００２７】
第２の導電型を有する第２の非晶質半導体層と、第１の導電型を有する第５の非晶質半導体層とが半導体基板の同じ面に形成される。
【００２８】
従って、裏面接合型の光電変換素子において、特性の低下を抑制できる。
【００２９】
また、この発明の実施の形態によれば、光電変換素子は、半導体基板と、非晶質半導体部と、電極とを備える。半導体基板は、第１の導電型を有する。非晶質半導体部は、半導体基板の一方の面に形成され、ｉ型非晶質半導体層と、第１の導電型と異なる第２の導電型を有する第２導電型の非晶質半導体層とを含む。電極は、第２導電型の非晶質半導体層上に形成される。そして、電極直下の半導体基板上には、ｉ型非晶質半導体層と、第２導電型の非晶質半導体層との少なくとも一方が存在する。また、電極直下の構造は、第１の構造、第２の構造、第３の構造、第４の構造および第５の構成の少なくとも１つからなる。第１の構造は、電極直下の一部の領域においてｉ型非晶質半導体層が存在しない構造である。第２の構造は、電極直下の一部の領域における第２導電型の非晶質半導体層の膜厚が一部の領域以外の領域における第２導電型の非晶質半導体層の膜厚よりも薄い構造である。第３の構造は、電極直下の一部の領域において第２導電型の非晶質半導体層が存在しない構造である。第４の構造は、電極直下の一部の領域におけるｉ型非晶質半導体層の膜厚が一部の領域以外の領域におけるｉ型非晶質半導体層の膜厚よりも薄い構造である。第５の構造は、電極直下の一部の領域における第１の非晶質半導体層の膜厚が一部の領域以外の領域における第１の非晶質半導体層の膜厚よりも薄く、かつ、一部の領域において第２導電型の非晶質半導体層が存在しない構造である。
【００３０】
この発明の実施の形態による光電変換素子においては、ｉ型非晶質半導体層と第２導電型の非晶質半導体層との少なくとも一方が電極の直下に存在する。
【００３１】
その結果、電極が半導体基板と接触することが防止される。
【００３２】
従って、光電変換素子の特性の低下を抑制できる。
【００３３】
好ましくは、電極直下の構造は、第１の構造と第２の構造との少なくとも一方からなり、または第１の構造と第３の構造との少なくとも一方からなり、または第４の構造と第３の構造との少なくとも一方からなる。
【００３４】
好ましくは、第３の構造は、電極直下の一部の領域におけるｉ型非晶質半導体層の膜厚が一部の領域以外におけるｉ型非晶質半導体の膜厚よりも薄く、かつ、一部の領域において第２導電型の非晶質半導体層が存在しない構造である第５の構造を含み、電極直下の構造は、第４の構造と第５の構造との少なくとも一方からなる。
【００３５】
この発明の実施の形態による光電変換素子においては、ｉ型非晶質半導体層と第２導電型の非晶質半導体層との少なくとも一方が電極の直下に存在する。
【００３６】
その結果、電極が半導体基板と接触することが防止される。
【００３７】
従って、光電変換素子の特性の低下を抑制できる。
【００３８】
好ましくは、光電変換素子は、第５の非晶質半導体層と、電極とを更に備える。第５の非晶質半導体層は、半導体基板の面内方向において第２の非晶質半導体層と交互に配置されるように半導体基板の一方の面に形成され、第１の導電型を有する。電極は、第５の非晶質半導体層上に形成される。
【００３９】
第２の導電型を有する第２の非晶質半導体層と、第１の導電型を有する第５の非晶質半導体層とが半導体基板の同じ表面に配置される。
【００４０】
従って、裏面接合型の光電変換素子において、特性の低下を抑制できる。
【発明の効果】
【００４１】
光電変換素子の特性の低下を抑制できる。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１による光電変換素子の構成を示す断面図である。
【図２】実施の形態１による別の光電変換素子の構成を示す断面図である。
【図３】実施の形態１による更に別の光電変換素子の構成を示す断面図である。
【図４】図１に示す光電変換素子の製造方法を示す第１の工程図である。
【図５】図１に示す光電変換素子の製造方法を示す第２の工程図である。
【図６】図１に示す光電変換素子の製造方法を示す第３の工程図である。
【図７】実施の形態２による光電変換素子の構成を示す断面図である。
【図８】実施の形態２による別の光電変換素子の構成を示す断面図である。
【図９】実施の形態２による更に別の光電変換素子の構成を示す断面図である。
【図１０】図７に示す光電変換素子の製造方法を説明するための第１の工程図である。
【図１１】図７に示す光電変換素子の製造方法を説明するための第２の工程図である。
【発明を実施するための形態】
【００４３】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４４】
この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が１〜５０ｎｍである結晶を含む。
【００４５】
［実施の形態１］
図１は、実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、実施の形態１による光電変換素子１０は、半導体基板１と、反射防止膜２と、ｉ型非晶質半導体層３と、ｐ型非晶質半導体層４と、ｎ型非晶質半導体層５と、電極６，７とを備える。
【００４６】
半導体基板１は、例えば、ｎ型単結晶シリコン基板からなる。半導体基板１は、例えば、１００〜１５０μｍの厚さを有する。なお、図１においては図示されていないが、半導体基板１は、反射防止膜２が形成された表面にテクスチャ構造が形成されている。
【００４７】
反射防止膜２は、半導体基板１の一方の表面に接して配置される。反射防止膜２が形成された表面を「受光面」と言う。
【００４８】
ｉ型非晶質半導体層３は、半導体基板１の受光面と反対側の表面（裏面）に接して配置される。
【００４９】
ｐ型非晶質半導体層４は、ｉ型非晶質半導体層３または半導体基板１に接してｉ型非晶質半導体層３または半導体基板１上に配置される。そして、ｐ型非晶質半導体層４は、ｐ型非晶質半導体層４１，４２からなる。
【００５０】
ｐ型非晶質半導体層４１は、ｉ型非晶質半導体層３に接して配置される。ｐ型非晶質半導体層４２は、一部がｐ型非晶質半導体層４１に接して配置され、一部が半導体基板１に接して配置される。
【００５１】
ｎ型非晶質半導体層５は、半導体基板１の面内方向においてｐ型非晶質半導体層４と隣り合ってｉ型非晶質半導体層３上に配置される。より詳しくは、ｎ型非晶質半導体層５は、半導体基板１の面内方向においてｐ型非晶質半導体層４との間で所望の間隔を隔てて配置される。
【００５２】
そして、ｐ型非晶質半導体層４およびｎ型非晶質半導体層５は、半導体基板１の面内方向に交互に配置される。
【００５３】
電極６は、ｐ型非晶質半導体層４上にｐ型非晶質半導体層４に接して配置される。より詳しくは、電極６は、ｐ型非晶質半導体層４１および／またはｐ型非晶質半導体層４２に接して配置される。
【００５４】
電極７は、ｎ型非晶質半導体層５上にｎ型非晶質半導体層５に接して配置される。
【００５５】
反射防止膜２は、例えば、シリコン窒化膜からなり、例えば、６０ｎｍの膜厚を有する。
【００５６】
ｉ型非晶質半導体層３は、ｉ型非晶質シリコン、ｉ型非晶質シリコンゲルマニウム、ｉ型非晶質ゲルマニウム、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキサイド、ｉ型非晶質シリコンオキシナイトライド、およびｉ型非晶質シリコンカーボンオキサイド等からなる。
【００５７】
なお、実施の形態１においては、ｉ型非晶質半導体層３は、ｉ型非晶質シリコンからなるものとする。
【００５８】
ｐ型非晶質半導体層４（即ち、ｐ型非晶質半導体層４１，４２）は、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、およびｐ型非晶質シリコンカーボンオキサイド等からなる。
【００５９】
ｐ型非晶質半導体層４は、例えば、５〜２０ｎｍの膜厚を有する。そして、ｐ型非晶質半導体層４１の膜厚は、ｐ型非晶質半導体４２の膜厚よりも薄い。
【００６０】
なお、実施の形態１においては、ｐ型非晶質半導体層４（即ち、ｐ型非晶質半導体層４１，４２）は、ｐ型非晶質シリコンからなるものとする。
【００６１】
ｎ型非晶質半導体層５は、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。
【００６２】
ｎ型非晶質半導体層５は、例えば、５〜２０ｎｍの膜厚を有する。
【００６３】
なお、実施の形態１においては、ｎ型非晶質半導体層５は、ｎ型非晶質シリコンからなるものとする。
【００６４】
電極６，７は、例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）およびこれらの合金からなる。
【００６５】
光電変換素子１０においては、電極６の直下の構造は、一部の領域にｉ型非晶質半導体層３が存在しない構造ＣＳＴ１（「第１の構造」と言う。）と、一部の領域においてｐ型非晶質半導体層４の膜厚が一部の領域以外の領域におけるｐ型非晶質半導体層４の膜厚よりも薄い構造ＣＳＴ２（「第２の構造」と言う。）との少なくとも一方からなる。
【００６６】
図２は、実施の形態１による別の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図２に示す光電変換素子１０Ａであってもよい。
【００６７】
図２を参照して、光電変換素子１０Ａは、図１に示す光電変換素子１０のｐ型非晶質半導体層４をｐ型非晶質半導体層４Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【００６８】
ｐ型非晶質半導体層４Ａは、ｐ型非晶質半導体層４のｐ型非晶質半導体層４１が無く、その他は、ｐ型非晶質半導体層４と同じである。
【００６９】
即ち、ｐ型非晶質半導体層４Ａは、ｐ型非晶質半導体層４２のみからなる。
【００７０】
光電変換素子１０Ａにおいては、電極６の直下の構造は、上記構造ＣＳＴ１と、一部の領域にｐ型非晶質半導体層４２が存在しない構造ＣＳＴ３（「第３の構造」と言う。）との少なくとも一方からなる。
【００７１】
その結果、電極６は、ｐ型非晶質半導体層４２またはｉ型型非晶質半導体層３に接して配置される。
【００７２】
図３は、実施の形態１による更に別の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図３に示す光電変換素子１０Ｂであってもよい。
【００７３】
図３を参照して、光電変換素子１０Ｂは、図１に示す光電変換素子１０のｐ型非晶質半導体層４をｐ型非晶質半導体層４Ｂに代え、ｉ型非晶質半導体層３をｉ型非晶質半導体層３Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【００７４】
ｉ型非晶質半導体層３Ａは、ｉ型非晶質半導体層３１，３２からなる。ｉ型非晶質半導体層３１は、半導体基板１に接して配置される。ｉ型非晶質半導体層３２は、ｉ型非晶質半導体層３１または半導体基板１に接して配置される。
【００７５】
ｉ型非晶質半導体層３Ａ（ｉ型非晶質半導体層３１，３２）は、ｉ型非晶質半導体層３と同じ材料からなり、ｉ型非晶質半導体層３と同じ膜厚を有する。
【００７６】
ｐ型非晶質半導体層４Ｂは、ｐ型非晶質半導体層４４からなる。ｐ型非晶質半導体層４Ｂ（ｐ型非晶質半導体層４４）は、ｐ型非晶質半導体層４と同じ材料からなり、ｐ型非晶質半導体層４と同じ膜厚を有する。
【００７７】
光電変換素子１０Ｂにおいては、電極６の直下の構造は、一部の領域においてｉ型非晶質半導体層３Ａの膜厚が一部の領域以外の領域におけるｉ型非晶質半導体層３Ａの膜厚よりも薄い構造ＣＳＴ４（「第４の構造」と言う。）と、一部の領域においてｉ型非晶質半導体層３Ａの膜厚が一部の領域以外の領域におけるｉ型非晶質半導体層３Ａの膜厚よりも薄く、かつ、一部の領域にｐ型非晶質半導体層４４が存在しない構造ＣＳＴ５（「第５の構造」と言う。）との少なくとも一方からなる。第５の構造（ＣＳＴ５）は、第３の構造（ＣＳＴ３）と同様、一部の領域にｐ型非晶質半導体層４２が存在しない構造である。
【００７８】
その結果、電極６は、ｐ型非晶質半導体層４４またはｉ型非晶質半導体層３１に接して配置される。
【００７９】
図４から図６は、それぞれ、図１に示す光電変換素子１０の製造方法を示す第１から第３の工程図である。
【００８０】
図４を参照して、光電変換素子１０の製造が開始されると、バルクのシリコンからワイヤーソーによって１００〜３００μｍの厚さを有するウェハーを切り出す。そして、ウェハーの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板１を準備する（図４の工程（ａ）参照）。
【００８１】
その後、スパッタリング法、ＥＢ（Electron Beam）蒸着およびＴＥＯＳ法等を用いて半導体基板１の受光面に接してシリコン窒化膜を形成する。これによって、反射防止膜２が半導体基板１の受光面上に形成される（図４の工程（ｂ）参照）。
【００８２】
引き続いて、プラズマＣＶＤ法を用いて半導体基板１の裏面にｉ型非晶質シリコンおよびｐ型非晶質シリコンを順次堆積してｉ型非晶質半導体層３およびｐ型非晶質半導体層４１を形成する（図４の工程（ｃ）参照）。
【００８３】
ｉ型非晶質シリコンは、次のように形成される。半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍの水素（Ｈ２）ガスおよび４０ｓｃｃｍのシラン（ＳｉＨ４）ガスを反応室に流し、反応室の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。これによって、ｉ型非晶質シリコンが半導体基板１の裏面上に形成される。
【００８４】
また、ｐ型非晶質シリコンは、次のように形成される。
【００８５】
半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍのＨ２ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスを反応室に流し、反応室の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、Ｂ２Ｈ６ガスは、水素によって希釈されており、Ｂ２Ｈ６ガスの濃度は、例えば、２％である。
【００８６】
なお、工程（ｃ）においては、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１を形成する前、半導体基板１の裏面にダストＤが付着していたため、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１は、半導体基板１の面内方向に不連続に形成される。
【００８７】
工程（ｃ）の後、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１が形成された半導体基板１を洗浄する（図４の工程（ｄ）参照）。なお、この発明の実施の形態においては、半導体基板１をブローしてダストを除去すること、および／または半導体基板１に振動を与えてダストを除去することは、工程（ｄ）における洗浄工程に含まれるものとする。
【００８８】
その結果、ダストＤが除去され、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１の一部に穴２２が形成される（図４の工程（ｅ）参照）。
【００８９】
その後、ｐ型非晶質半導体層４１上にｐ型非晶質半導体層４２をプラズマＣＶＤ法によって形成する（図５の工程（ｆ）参照）。
【００９０】
ｐ型非晶質半導体層４２の形成条件は、上述したｐ型非晶質半導体層４１の形成条件と同じである。そして、ｐ型非晶質半導体層４２は、上述した形成条件を用いてｐ型非晶質半導体層４１よりも厚く形成される。
【００９１】
その結果、穴２２の部分にも、ｐ型非晶質半導体層４２が形成される。
【００９２】
また、本実施の形態では、ｐ型非晶質半導体層４２の形成前にｐ型非晶質半導体層４１上にダストＤが付着していたため、ｐ型非晶質半導体層４２にも穴が形成される。
【００９３】
図５の工程（ｆ）の後、ｐ型非晶質半導体層４２の一部の領域にエッチングペースト２０をスクリーン印刷法等によって所定のパターンに印刷する（図５の工程（ｇ）参照）。この場合、ｐ型非晶質半導体層４１上に付着したダストＤは、除去されている。
【００９４】
エッチングペースト２０は、エッチング成分としてリン酸もしくはフッ化水素アンモニウムを含み、エッチング成分以外の成分として水、有機溶媒および増粘剤を含み、スクリーン印刷に適した粘度に調整されたものを用いることができる。
【００９５】
このエッチングペースト２０の印刷後の半導体基板１を１００〜４００℃で加熱処理することにより、半導体基板１の裏面に形成したｐ型非晶質半導体層４１，４２のうち、エッチングペースト２０が印刷された部分のみエッチング、除去できる。なお、加熱処理の方法は、特に限定されず、例えば、ホットプレート、ベルト炉またはオーブンを用いて加熱することにより行なうことができる。
【００９６】
加熱処理後は、半導体基板１を水中に浸し、超音波を印加して超音波洗浄を行なうことによって、加熱処理後のエッチングペースト２０を除去する。これにより、ｉ型非晶質半導体層３の一部が露出する（図５の工程（ｈ）参照）。なお、超音波水洗に加え、半導体基板１の裏面を一般に知られているＳＣ−１洗浄（ＲＣＡ  Ｓｔａｎｄａｒｄ  Ｃｌｅａｎ−１）、ＳＣ−２洗浄（ＲＣＡ  Ｓｔａｎｄａｒｄ  Ｃｌｅａｎ−２）、硫酸と過酸化水素水の混合液による洗浄、薄いフッ化水素水溶液または界面活性剤を含む洗浄液を用いて洗浄することもできる。
【００９７】
工程（ｈ）の後、ｐ型非晶質半導体層４２上にメタルマスク３０を配置する（図６の工程（ｉ）参照）。
【００９８】
メタルマスク３０は、例えば、ステンレス鋼からなり、厚さが２００μｍである。
【００９９】
工程（ｉ）の後、ｎ型非晶質半導体層５をプラズマＣＶＤ法によってｉ型非晶質半導体層３の一部の領域上に形成する（図６の工程（ｊ）参照）。
【０１００】
ｎ型非晶質半導体層５は、次のように形成される。半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍのＨ２ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのホスフィン（ＰＨ３）ガスを反応室に流し、反応室の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、ＰＨ３ガスは、水素によって希釈されており、ＰＨ３ガスの濃度は、例えば、１％である。
【０１０１】
工程（ｊ）の後、蒸着法等によって電極６，７をそれぞれｐ型非晶質半導体層４およびｎ型非晶質半導体層５上に形成する。これによって、光電変換素子１０が完成する（図６の工程（ｋ）参照）。
【０１０２】
なお、ダストＤは、１０μｍ〜１００μｍの長さまたは１００μｍ２〜１０，０００μｍ２の面積を有する。
【０１０３】
上記においては、図４の工程（ｃ）および図５の工程（ｆ）の両方において、ダストＤが付着した状態でｉ型非晶質半導体層３、ｐ型非晶質半導体層４１およびｐ型非晶質半導体層４２を形成する場合について説明した。その結果、電極６の直下の構造は、構造ＣＳＴ１，ＣＳＴ２の両方の構造からなる。
【０１０４】
一方、図４の工程（ｃ）において、ダストＤが半導体基板１の裏面に付着しておらず、かつ、図５の工程（ｆ）において、ダストＤが付着していた場合、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１には、穴２２は、形成されず、ｐ型非晶質半導体層４１には、穴が形成される。その結果、電極６の直下の構造は、構造ＣＳＴ２のみからなる。
【０１０５】
また、図４の工程（ｃ）において、ダストＤが半導体基板１の裏面に付着しており、かつ、図５の工程（ｆ）において、ダストＤが付着していなかった場合、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１には、穴が形成され、ｐ型非晶質半導体層４１には、穴が形成されない。その結果、電極６の直下の構造は、構造ＣＳＴ１のみからなる。
【０１０６】
従って、光電変換素子１０において、電極６の直下の構造は、上述した構造ＣＳＴ１および構造ＣＳＴ２の少なくとも一方からなる。
【０１０７】
図２に示す光電変換素子１０Ａは、図４から図６に示す工程（ａ）〜工程（ｋ）に従って製造される。
【０１０８】
この場合、図４の工程（ｃ）において、ｉ型非晶質半導体層３がプラズマＣＶＤ法によって半導体基板１の裏面上に形成され、図５の工程（ｆ）において、ｐ型非晶質半導体層４２がプラズマＣＶＤ法によってｉ型非晶質半導体層３上に形成される。
【０１０９】
そして、図４の工程（ｃ）および図５の工程（ｆ）の両方において、ダストＤが付着していた場合、図４の工程（ｃ）において、ｉ型非晶質半導体層３に穴２２が形成され、図５の工程（ｆ）において、ｐ型非晶質半導体層４Ａ（４２）にも穴が形成される。その結果、電極６の直下の構造は、構造ＣＳＴ１および構造ＣＳＴ３の両方からなる。
【０１１０】
一方、図４の工程（ｃ）において、ダストＤが半導体基板１の裏面に付着しておらず、かつ、図５の工程（ｆ）において、ダストＤが付着していた場合、ｉ型非晶質半導体層３には、穴２２が形成されず、ｐ型非晶質半導体層４２には、穴が形成される。その結果、電極６の直下の構造は、構造ＣＳＴ３のみからなる。
【０１１１】
また、図４の工程（ｃ）において、ダストＤが半導体基板１の裏面に付着しており、かつ、図５の工程（ｆ）において、ダストＤが付着していなかった場合、ｉ型非晶質半導体層３に穴２２が形成され、ｐ型非晶質半導体層４２には、穴が形成されない。その結果、電極６の直下の構造は、構造ＣＳＴ１のみからなる。
【０１１２】
従って、光電変換素子１０Ａにおいて、電極６の直下の構造は、上述した構造ＣＳＴ１および構造ＣＳＴ３の少なくとも一方からなる。
【０１１３】
図３に示す光電変換素子１０Ｂは、図４から図６に示す工程（ａ）〜工程（ｋ）に従って製造される。
【０１１４】
この場合、図４の工程（ｃ）において、ｉ型非晶質半導体層３１がプラズマＣＶＤ法によって半導体基板１の裏面上に形成され、図５の工程（ｆ）において、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４がプラズマＣＶＤ法によってｉ型非晶質半導体層３１上に順次形成される。
【０１１５】
そして、図４の工程（ｃ）および図５の工程（ｆ）の両方において、ダストＤが付着していた場合、図４の工程（ｃ）において、ｉ型非晶質半導体層３１に穴２２が形成され、図５の工程（ｆ）において、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４にも穴が形成される。その結果、電極６の直下の構造は、構造ＣＳＴ４および構造ＣＳＴ５の両方からなる。
【０１１６】
一方、図４の工程（ｃ）において、ダストＤが半導体基板１の裏面に付着しておらず、かつ、図５の工程（ｆ）において、ダストＤが付着していた場合、ｉ型非晶質半導体層３１には、穴が形成されず、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４には、穴が形成される。その結果、電極６の直下の構造は、構造ＣＳＴ５のみからなる。
【０１１７】
また、図４の工程（ｃ）において、ダストＤが半導体基板１の裏面に付着しており、かつ、図５の工程（ｆ）において、ダストＤが付着していなかった場合、ｉ型非晶質半導体層３１には、穴２２が形成され、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４には、穴が形成されない。その結果、電極６の直下の構造は、構造ＣＳＴ４のみからなる。
【０１１８】
従って、光電変換素子１０Ｂにおいて、電極６の直下の構造は、上述した構造ＣＳＴ４および構造ＣＳＴ５の少なくとも一方からなる。
【０１１９】
上述したように、実施の形態１による光電変換素子１０，１０Ａ，１０Ｂのいずれにおいても、電極６は、半導体基板１と接触していない。そのため、穴（ピンホール）によって電極と半導体基板が接触することによる光電変換素子の特性低下を抑制できる。なお、穴（ピンホール）が形成された領域においては、電極下の非晶質半導体層の厚みは、穴周辺の厚みよりも薄くなる。しかし、光電変換素子１０においては、図４の工程（ｃ）および図５の工程（ｆ）の両方において、ダストＤが付着していた場合、電極６の直下の構造は、構造ＣＳＴ１および構造ＣＳＴ２の両方からなるが、上述したダストＤのサイズを考慮すれば、電極６とｐ型非晶質半導体層４との接触面積に占める構造ＣＳＴ１および構造ＣＳＴ２の面積の割合は、小さい。
【０１２０】
また、図４の工程（ｃ）および図５の工程（ｆ）のいずれか一方において、ダストＤが付着していた場合、電極６とｐ型非晶質半導体層４との接触面積に占める構造ＣＳＴ１（または構造ＣＳＴ２）の面積の割合は、更に小さい。
【０１２１】
その結果、穴（ピンホール）が形成された領域において電極下の非晶質半導体層の厚みが薄くなったとしても、光電変換素子１０の特性は、殆ど低下しない。
【０１２２】
これは、光電変換素子１０Ａ，１０Ｂについても同様である。
【０１２３】
従って、実施の形態１によれば、光電変換素子１０，１０Ａ，１０Ｂの特性の低下を抑制できる。
【０１２４】
なお、図４から図６に示す工程（ａ）〜工程（ｋ）においては、ｎ型非晶質半導体層５を形成する場合のダストＤの付着を考慮していない。これは、次の理由による。
【０１２５】
半導体基板１は、ｎ型の導電型を有し、ｎ型非晶質半導体層５もｎ型の導電型を有するので、電極７は、半導体基板１の多数キャリアである電子を収集する。従って、ｎ型非晶質半導体層５を形成する場合に下地にダストＤが付着し、ｎ型非晶質半導体層５に穴が形成され、電極７がｉ型非晶質半導体層３または半導体基板１に接触しても、電極７は、多数キャリアである電子を収集でき、光電変換素子１０，１０Ａ，１０Ｂの特性を低下させることはないからである。
【０１２６】
［実施の形態２］
図７は、実施の形態２による光電変換素子の構成を示す断面図である。図７を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０の電極６を透明導電膜１０１に代え、ｎ型非晶質半導体層５および電極７をｉ型非晶質半導体層１０２、ｎ型非晶質半導体層１０３および電極１０４に代えたものであり、その他は、光電変換素子１０と同じである。
【０１２７】
なお、光電変換素子１００においては、ｉ型非晶質半導体層３が形成された半導体基板１の表面を「受光面」と言う。
【０１２８】
透明導電膜１０１は、ｐ型非晶質半導体層４１および／またはｐ型非晶質半導体層４２に接してｐ型非晶質半導体層４１および／またはｐ型非晶質半導体層４２上に配置される。そして、透明導電膜１０１は、例えば、ＩＴＯ（Indium Tin Oxide）、ＺｎＯおよびＩＷＯ（Indium Tungsten Oxide）等からなる。
【０１２９】
ｉ型非晶質半導体層１０２は、半導体基板１のｉ型非晶質半導体層３が形成された表面と反対側の表面（裏面）に接して配置される。
【０１３０】
ｉ型非晶質半導体層１０２は、上述したｉ型非晶質半導体層３と同じ材料からなり、ｉ型非晶質半導体層３と同じ膜厚を有する。
【０１３１】
なお、実施の形態２においては、ｉ型非晶質半導体層１０２は、ｉ型非晶質シリコンからなるものとする。
【０１３２】
ｎ型非晶質半導体層１０３は、ｉ型非晶質半導体層１０２に接して配置される。ｎ型非晶質半導体層１０３は、上述したｎ型非晶質半導体層５と同じ材料からなり、ｎ型非晶質半導体層５と同じ膜厚を有する。
【０１３３】
なお、実施の形態２においては、ｎ型非晶質半導体層１０３は、ｎ型非晶質シリコンからなるものとする。
【０１３４】
電極１０４は、ｎ型非晶質半導体層１０３に接して配置される。そして、電極１０４は、例えば、Ａｌ，Ａｇ，Ｃｕ、およびこれらの合金からなる。
【０１３５】
そして、光電変換素子１００においては、透明導電膜１０１の直下の構造は、上述した構造ＣＳＴ１および構造ＣＳＴ２の少なくとも一方からなる。
【０１３６】
なお、図７においては、透明導電膜１０１上に配置される金属電極を省略している。
【０１３７】
図８は、実施の形態２による別の光電変換素子の構成を示す断面図である。実施の形態２による光電変換素子は、図８に示す光電変換素子１００Ａであってもよい。
【０１３８】
図８を参照して、光電変換素子１００Ａは、図２に示す光電変換素子１０Ａの電極６を透明導電膜１０１に代え、ｎ型非晶質半導体層５および電極７をｉ型非晶質半導体層１０２、ｎ型非晶質半導体層１０３および電極１０４に代えたものであり、その他は、光電変換素子１０Ａと同じである。
【０１３９】
そして、透明導電膜１０１、ｉ型非晶質半導体層１０２、ｎ型非晶質半導体層１０３および電極１０４については、図７において説明したとおりである。
【０１４０】
光電変換素子１００Ａにおいては、透明導電膜１０１の直下の構造は、上述した構造ＣＳＴ１および構造ＣＳＴ３の少なくとも一方からなる。
【０１４１】
図９は、実施の形態２による更に別の光電変換素子の構成を示す断面図である。実施の形態２による光電変換素子は、図９に示す光電変換素子１００Ｂであってもよい。
【０１４２】
図９を参照して、光電変換素子１００Ｂは、図３に示す光電変換素子１０Ｂの電極６を透明導電膜１０１に代え、ｎ型非晶質半導体層５および電極７をｉ型非晶質半導体層１０２、ｎ型非晶質半導体層１０３および電極１０４に代えたものであり、その他は、光電変換素子１０Ｂと同じである。
【０１４３】
そして、透明導電膜１０１、ｉ型非晶質半導体層１０２、ｎ型非晶質半導体層１０３および電極１０４については、図７において説明したとおりである。
【０１４４】
光電変換素子１００Ｂにおいては、透明導電膜１０１の直下の構造は、上述した構造ＣＳＴ４および構造ＣＳＴ５の少なくとも一方からなる。
【０１４５】
図１０および図１１は、それぞれ、図７に示す光電変換素子１００の製造方法を説明するための第１および第２の工程図である。
【０１４６】
図１０を参照して、光電変換素子１００の製造が開始されると、図４の工程（ａ）と同じ工程を実施し、半導体基板１を準備する（図１０の工程（ａ）参照）。
【０１４７】
その後、プラズマＣＶＤ法を用いて半導体基板１の一方の表面にｉ型非晶質シリコンおよびｐ型非晶質シリコンを順次堆積してｉ型非晶質半導体層３およびｐ型非晶質半導体層４を形成する（図１０の工程（ｂ）参照）。
【０１４８】
ｉ型非晶質シリコンおよびｐ型非晶質シリコンを形成する条件は、上述したとおりである。
【０１４９】
なお、工程（ｂ）においては、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１を形成する前、半導体基板１の裏面にダストＤが付着していた。
【０１５０】
工程（ｂ）の後、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１が形成された半導体基板１を洗浄する（図１０の工程（ｃ）参照）。
【０１５１】
その結果、ダストＤが除去され、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１の一部に穴２２が形成される（図１０の工程（ｄ）参照）。
【０１５２】
その後、ｐ型非晶質半導体層４１上にｐ型非晶質半導体層４２をプラズマＣＶＤ法によって形成する（図１０の工程（ｅ）参照）。
【０１５３】
ｐ型非晶質半導体層４２の形成条件は、上述したｐ型非晶質半導体層４１の形成条件と同じである。そして、ｐ型非晶質半導体層４２は、上述した形成条件を用いてｐ型非晶質半導体層４１よりも厚く形成される。
【０１５４】
その結果、穴２２の部分にも、ｐ型非晶質半導体層４２が形成される。
【０１５５】
また、ｐ型非晶質半導体層４２の形成前にｐ型非晶質半導体層４１上にダストＤが付着していた。
【０１５６】
その結果、ダストＤが除去され、ｐ型非晶質半導体層４２の一部に穴２３が形成される（図１１の工程（ｆ）参照）。
【０１５７】
図１１の工程（ｆ）の後、ｉ型非晶質シリコンおよびｎ型非晶質シリコンをプラズマＣＶＤ法によって半導体基板１の裏面に順次堆積してｉ型非晶質半導体層１０２およびｎ型非晶質半導体層１０２の積層構造を半導体基板１の裏面に形成する（図１１の工程（ｇ）参照）。
【０１５８】
ｉ型非晶質シリコンおよびｎ型非晶質シリコンの形成条件は、上述したとおりである。
【０１５９】
工程（ｇ）の後、スパッタリング法等によって、透明導電膜１０１をｐ型非晶質半導体層４１，４２上に形成し、蒸着法等によって電極１０４をｎ型非晶質半導体層１０４上に形成する。これによって、光電変換素子１００が完成する（図１１の工程（ｈ）参照）。
【０１６０】
上記においては、図１０の工程（ｂ）および図１０の工程（ｅ）の両方において、ダストＤが付着した状態でｉ型非晶質半導体層３、ｐ型非晶質半導体層４１およびｐ型非晶質半導体層４２を形成する場合について説明した。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ１，ＣＳＴ２の両方の構造からなる。
【０１６１】
一方、図１０の工程（ｂ）において、ダストＤが半導体基板１の裏面に付着しておらず、かつ、図１０の工程（ｅ）において、ダストＤが付着していた場合、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１には、穴２２が形成されず、ｐ型非晶質半導体層４２に穴２３が形成される。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ２のみからなる。
【０１６２】
また、図１０の工程（ｂ）において、ダストＤが半導体基板１の裏面に付着しており、かつ、図１０の工程（ｅ）において、ダストＤが付着していなかった場合、ｉ型非晶質半導体層３およびｐ型非晶質半導体層４１には、穴２２が形成され、ｐ型非晶質半導体層４２には、穴２３が形成されない。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ１のみからなる。
【０１６３】
従って、光電変換素子１００において、透明導電膜１０１の直下の構造は、上述した構造ＣＳＴ１および構造ＣＳＴ２の少なくとも一方からなる。
【０１６４】
図８に示す光電変換素子１００Ａは、図１０および図１１に示す工程（ａ）〜工程（ｈ）に従って製造される。
【０１６５】
この場合、図１０の工程（ｂ）において、ｉ型非晶質半導体層３がプラズマＣＶＤ法によって半導体基板１の裏面上に形成され、図１０の工程（ｅ）において、ｐ型非晶質半導体層４２がプラズマＣＶＤ法によってｉ型非晶質半導体層３上に形成される。
【０１６６】
そして、図１０の工程（ｂ）および図１０の工程（ｅ）の両方において、ダストＤが付着していた場合、ｉ型非晶質半導体層３に穴２２が形成され、ｐ型非晶質半導体層４Ａ（４２）に穴２３が形成される。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ１および構造ＣＳＴ３の両方からなる。
【０１６７】
一方、図１０の工程（ｂ）において、ダストＤが半導体基板１の裏面に付着しておらず、かつ、図１０の工程（ｅ）において、ダストＤが付着していた場合、ｉ型非晶質半導体層３には、穴２２が形成されず、ｐ型非晶質半導体層４Ａ（４２）には、穴２３が形成される。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ３のみからなる。
【０１６８】
また、図１０の工程（ｂ）において、ダストＤが半導体基板１の裏面に付着しており、かつ、図１０の工程（ｅ）において、ダストＤが付着していなかった場合、ｉ型非晶質半導体層３には、穴２２が形成され、ｐ型非晶質半導体層４Ａ（４２）には、穴２３が形成されない。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ１のみからなる。
【０１６９】
従って、光電変換素子１００Ａにおいて、透明導電膜１０１の直下の構造は、上述した構造ＣＳＴ１および構造ＣＳＴ３の少なくとも一方からなる。
【０１７０】
図９に示す光電変換素子１００Ｂは、図１０および図１１に示す工程（ａ）〜工程（ｈ）に従って製造される。
【０１７１】
この場合、図１０の工程（ｂ）において、ｉ型非晶質半導体層３１がプラズマＣＶＤ法によって半導体基板１の裏面上に形成され、図１０の工程（ｅ）において、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４がプラズマＣＶＤ法によってｉ型非晶質半導体層３１上に順次形成される。
【０１７２】
そして、図１０の工程（ｂ）および図１０の工程（ｅ）の両方において、ダストＤが付着していた場合、ｉ型非晶質半導体層３１に穴２２が形成され、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４に穴２３が形成される。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ４および構造ＣＳＴ５の両方からなる。
【０１７３】
一方、図１０の工程（ｂ）において、ダストＤが半導体基板１の裏面に付着しておらず、かつ、図１０の工程（ｅ）において、ダストＤが付着していた場合、ｉ型非晶質半導体層３１には、穴２２が形成されず、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４には、穴２３が形成される。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ５のみからなる。
【０１７４】
また、図１０の工程（ｂ）において、ダストＤが半導体基板１の裏面に付着しており、かつ、図１０の工程（ｅ）において、ダストＤが付着していなかった場合、ｉ型非晶質半導体層３１に穴２２が形成され、ｉ型非晶質半導体層３２およびｐ型非晶質半導体層４４には、穴２３が形成されない。その結果、透明導電膜１０１の直下の構造は、構造ＣＳＴ４のみからなる。
【０１７５】
従って、光電変換素子１００Ｂにおいて、透明導電膜１０１の直下の構造は、上述した構造ＣＳＴ４および構造ＣＳＴ５の少なくとも一方からなる。
【０１７６】
上述したように、実施の形態２による光電変換素子１００，１００Ａ，１００Ｂのいずれにおいても、透明導電膜１０１は、半導体基板１と接触していない。その結果、上述した光電変換素子１０，１０Ａ，１０Ｂと同じ理由によって、光電変換素子１００，１００Ａ，１００Ｂの特性は、殆ど低下しない。
【０１７７】
従って、実施の形態２によれば、光電変換素子１００，１００Ａ，１００Ｂの特性の低下を抑制できる。
【０１７８】
なお、図１０および図１１に示す工程（ａ）〜工程（ｈ）においては、ｎ型非晶質半導体層１０３を形成する場合のダストＤの付着を考慮していない。その理由は、実施の形態１において説明した理由と同じである。
【０１７９】
上記においては、半導体基板１は、ｎ型の導電型を有すると説明したが、この発明の実施の形態においては、これに限らず、半導体基板１は、ｐ型の導電型を有していてもよい。
【０１８０】
この場合、ｐ型の導電型を有する半導体基板１における小数キャリアである電子を収集する電極７（または透明導電膜１０１）の直下の構造は、構造ＣＳＴ１および構造ＣＳＴ２の少なくとも一方からなり、または構造ＣＳＴ１および構造ＣＳＴ３の少なくとも一方からなり、または構造ＣＳＴ４および構造ＣＳＴ５の少なくとも一方からなる。
【０１８１】
また、上述した光電変換素子１０，１０Ａ，１０Ｂ，１００，１００Ａ，１００Ｂにおいて、ｐ型非晶質半導体層４，４Ａ，４Ｂと半導体基板１との間にｉ型非晶質半導体層３，３Ａが存在しているが、この発明の実施の形態においては、これに限らず、ｉ型非晶質半導体層３，３Ａは、無くてもよい。
【０１８２】
この場合、図４の工程（ｃ）および図５の工程（ｆ）の両方において、ｐ型非晶質半導体層が形成され、図１０の工程（ｂ）および工程（ｅ）の両方において、ｐ型非晶質半導体層が形成される。
【０１８３】
このような構成にしても、電極６（または透明導電膜１０１）の直下の構造は、上述したように、構造ＣＳＴ１および構造ＣＳＴ２の少なくとも一方からなり、または構造ＣＳＴ１および構造ＣＳＴ３の少なくとも一方からなり、または構造ＣＳＴ４および構造ＣＳＴ５の少なくとも一方からなる。
【０１８４】
上述した実施の形態１，２によれば、この発明の実施の形態による光電変換素子の製造方法および光電変換素子は、次の構成を有する。
【０１８５】
（構成１）
この発明の実施の形態による光電変換素子の製造方法は、第１の導電型を有する半導体基板の一方の面に第１の非晶質半導体層を形成する第１の工程と、第１の工程の後、第１の非晶質半導体層が形成された半導体基板を洗浄する第２の工程と、第２の工程の後、第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層を第１の非晶質半導体層上に形成する第３の工程と、第３の工程の後、第２の非晶質半導体層上に電極を形成する第４の工程とを備える。
【０１８６】
構成１によれば、第１の非晶質半導体層と第２の非晶質半導体層とを別々の工程で形成するので、第１の非晶質半導体層の形成時にダストが付着していたとしても、ダストが付着していた領域には、第２の非晶質半導体層が形成される。また、第２の非晶質半導体層の形成時にダストが付着していたとしても、ダストと半導体基板との間には、第１の非晶質半導体層が形成されている。言い換えれば、第１の非晶質半導体層のピンホールには、第２の非晶質半導体層が形成され、第２の非晶質半導体層のピンホールの位置には、第１の非晶質半導体層が形成されている。
【０１８７】
その結果、電極の下には、第１の非晶質半導体層と第２の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。そして、第２の非晶質半導体層と半導体基板との間で特性の低下がないｐｎ接合が形成される。
【０１８８】
従って、製造された光電変換素子の特性の低下を抑制できる。
【０１８９】
（構成２）
構成１において、第１の工程は、半導体基板の一方の面にｉ型非晶質半導体層を形成する第１のサブ工程と、ｉ型非晶質半導体層上に第２の導電型を有する第３の非晶質半導体層を形成する第２のサブ工程とを含む。
【０１９０】
構成２によれば、ｉ型非晶質半導体層と、第２の導電型を有する第３の非晶質半導体層とが別々の工程で形成される。
【０１９１】
その結果、電極の下には、ｉ型非晶質半導体層と、第２の導電型を有する第３の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。
【０１９２】
従って、製造された光電変換素子の特性の低下を抑制できる。
【０１９３】
（構成３）
構成１において、第１の工程は、半導体基板の一方の面にｉ型非晶質半導体層を形成する工程からなる。
【０１９４】
構成３によれば、ｉ型非晶質半導体層と、第２の導電型を有する第２の非晶質半導体層とが別々の工程で形成される。
【０１９５】
その結果、電極の下には、ｉ型非晶質半導体層と、第２の導電型を有する第３の非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。
【０１９６】
従って、製造された光電変換素子の特性の低下を抑制できる。
【０１９７】
（構成４）
構成１において、第１の工程は、半導体基板の一方の面に第１のｉ型非晶質半導体層を形成する工程からなり、第３の工程は、第１のｉ型非晶質半導体層上に第２のｉ型非晶質半導体層を形成する第３のサブ工程と、第２のｉ型非晶質半導体層上に第２の導電型を有する第４の非晶質半導体層を形成する第２のサブ工程とを含む。
【０１９８】
構成４によれば、第１のｉ型非晶質半導体層と、第２のｉ型非晶質半導体層および第２の導電型を有する第４の非晶質半導体層とが、別々の工程で形成される。
【０１９９】
その結果、電極の下には、ｉ型非晶質半導体層と、第２の導電型を有する非晶質半導体層との少なくとも一方が存在し、電極が半導体基板に接触することが防止される。
【０２００】
従って、製造された光電変換素子の特性の低下を抑制できる。
【０２０１】
（構成５）
構成１から構成４のいずれかにおいて、光電変換素子の製造方法は、半導体基板の面内方向において第２の非晶質半導体層と交互に配置されるように半導体基板の一方の面に第１の導電型を有する第５の非晶質半導体層を形成する第５の工程と、第５の工程の後、第５の非晶質半導体層上に電極を形成する第６の工程とを更に備える。
【０２０２】
構成５によれば、第２の導電型を有する第２の非晶質半導体層と、第１の導電型を有する第５の非晶質半導体層とが半導体基板の同じ面に形成される。
【０２０３】
従って、裏面接合型の光電変換素子において、特性の低下を抑制できる。
【０２０４】
（構成６）
この発明の実施の形態による光電変換素子は、半導体基板と、非晶質半導体部と、電極とを備える。半導体基板は、第１の導電型を有する。非晶質半導体部は、半導体基板の一方の面に形成され、ｉ型非晶質半導体層と、第１の導電型と異なる第２の導電型を有する第２導電型の非晶質半導体層とを含む。電極は、第２導電型の非晶質半導体層上に形成される。そして、電極直下の半導体基板上には、ｉ型非晶質半導体層と、第２導電型の非晶質半導体層との少なくとも一方が存在する。また、電極直下の構造は、第１の構造、第２の構造、第３の構造、第４の構造および第５の構造の少なくとも一つからなる。具体的には、電極直下の構造は、第１の構造と第２の構造との少なくとも一方からなり、または前記第１の構造と第３の構造との少なくとも一方からなり、または第４の構造と第５の構造との少なくとも一方からなる。第１の構造は、電極直下の一部の領域においてｉ型非晶質半導体層が存在しない構造である。第２の構造は、電極直下の一部の領域における第２導電型の非晶質半導体層の膜厚が一部の領域以外の領域における第２導電型の非晶質半導体層の膜厚よりも薄い構造である。第３の構造は、電極直下の一部の領域において第２導電型の非晶質半導体層が存在しない構造である。第４の構造は、電極直下の一部の領域におけるｉ型非晶質半導体層の膜厚が一部の領域以外の領域におけるｉ型非晶質半導体層の膜厚よりも薄い構造である。第５の構造は、前記電極直下の一部の領域における前記第１の非晶質半導体層の膜厚が前記一部の領域以外の領域における前記第１の非晶質半導体層の膜厚よりも薄く、かつ、一部の領域において前記第２導電型の非晶質半導体層が存在しない構造である。
【０２０５】
構成６によれば、ｉ型非晶質半導体層と第２導電型の非晶質半導体層との少なくとも一方が電極の直下に存在する。
【０２０６】
その結果、電極が半導体基板と接触することが防止される。
【０２０７】
従って、光電変換素子の特性の低下を抑制できる。
【０２０８】
（構成７）
構成５において、第３の構造は、第５の構造を含み、第５の構造は、電極直下の一部の領域における第１の非晶質半導体層の膜厚が一部の領域以外の領域における第１の非晶質半導体層の膜厚よりも薄く、かつ、一部の領域において第２導電型の非晶質半導体層が存在しない構造である。電極直下の構造は、第４の構造と第５の構造との少なくとも一方からなる。
【０２０９】
構成７によれば、ｉ型非晶質半導体層と第２導電型の非晶質半導体層との少なくとも一方が電極の直下に存在する。
【０２１０】
その結果、電極が半導体基板と接触することが防止される。
【０２１１】
従って、光電変換素子の特性の低下を抑制できる。
【０２１２】
（構成８）
構成６において、第１の非晶質半導体層は、ｉ型非晶質半導体層と、ｉ型非晶質半導体層上に形成され、第２の導電型を有する第３の非晶質半導体層とを含む。電極直下の構造は、第１および第２の構造の少なくとも一方からなる。
【０２１３】
構成８によれば、ｉ型非晶質半導体層と、第２の導電型を有する第３の非晶質半導体層との少なくとも一方が電極の直下に存在する。
【０２１４】
その結果、電極が半導体基板と接触することが防止される。
【０２１５】
従って、光電変換素子の特性の低下を抑制できる。
【０２１６】
（構成９）
構成６において、第１の非晶質半導体層は、ｉ型非晶質半導体層を含む。電極直下の構造は、前記第１および第３の構造の少なくとも一方からなる。
【０２１７】
構成９によれば、ｉ型非晶質半導体層と、第２の導電型を有する第２の非晶質半導体層との少なくとも一方が電極の直下に存在する。
【０２１８】
その結果、電極が半導体基板と接触することが防止される。
【０２１９】
従って、光電変換素子の特性の低下を抑制できる。
【０２２０】
（構成１０）
構成７において、第１の非晶質半導体層は、第１のｉ型非晶質半導体層を含む。第２の非晶質半導体層は、第２のｉ型非晶質半導体層と、第２のｉ型非晶質半導体層上に形成され、第２の導電型を有する第４の非晶質半導体層とを含む。電極直下の構造は、第４および第５の構造の少なくとも一方からなる。
【０２２１】
構成１０によれば、第１のｉ型非晶質半導体層と、第２のｉ型非晶質半導体層および第４の非晶質半導体層の積層膜との少なくとも一方が電極の直下に存在する。
【０２２２】
その結果、電極が半導体基板と接触することが防止される。
【０２２３】
従って、光電変換素子の特性の低下を抑制できる。
【０２２４】
（構成１１）
構成６から構成１０のいずれかにおいて、光電変換素子は、第５の非晶質半導体層と、電極とを更に備える。第５の非晶質半導体層は、半導体基板の面内方向において第２の非晶質半導体層と交互に配置されるように半導体基板の一方の面に形成され、第１の導電型を有する。電極は、第５の非晶質半導体層上に形成される。
【０２２５】
構成１０によれば、第２の導電型を有する第２の非晶質半導体層と、第１の導電型を有する第５の非晶質半導体層とが半導体基板の同じ表面に配置される。
【０２２６】
従って、裏面接合型の光電変換素子において、特性の低下を抑制できる。
【０２２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２２８】
この発明は、光電変換素子および光電変換素子の製造方法に適用される。
【符号の説明】
【０２２９】
１  半導体基板、２  反射防止膜、３，３Ａ，３１，３２，１０２  ｉ型非晶質半導体層、４，４Ａ，４Ｂ，４１，４２，４４  ｐ型非晶質半導体層、５，１０３  ｎ型非晶質半導体層、６，７，１０４  電極、１０，１０Ａ，１０Ｂ，１００，１００Ａ，１００Ｂ  光電変換素子、１０１透明導電膜。
【図１】
2017183339.tif 000003
【図２】
2017183339.tif 000004
【図３】
2017183339.tif 000005
【図４】
2017183339.tif 000006
【図５】
2017183339.tif 000007
【図６】
2017183339.tif 000008
【図７】
2017183339.tif 000009
【図８】
2017183339.tif 000010
【図９】
2017183339.tif 000011
【図１０】
2017183339.tif 000012
【図１１】
2017183339.tif 000013