(57)【要約】【課題】半導体基板における反りや撓みを抑制可能で良好な特性を有する光電変換装置を提供する。【解決手段】光電変換装置１０は、半導体基板１と、パッシベーション膜３と、ｎ型非晶質半導体層と、ｐ型非晶質半導体層５と、電極７とを備える。パッシベーション膜３は、半導体基板１の一方の表面に形成される。ｎ型非晶質半導体層およびｐ型非晶質半導体層５は、半導体基板１の面内方向（Ｙ軸方向）に交互に配置される。ｐ型非晶質半導体層５は、長手方向（Ｘ軸方向）に膜厚減少領域５１を少なくとも１つ有する。ｎ型非晶質半導体層も同様である。電極７は、半導体基板１の面内方向（Ｘ軸方向）に所定の間隔で離間してｐ型非晶質半導体層５上に配置される。ｎ型非晶質半導体層上にも、同様にして、電極が配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定の間隔で一列に配列された複数の第１の開口部と、隣り合う２つの前記第１の開口部間に配置され、かつ、前記第１の開口部の深さよりも小さい厚さを有する少なくとも１つの第１の凸部とを含む第１のマスクを用いて半導体基板の一方の面に第１の導電型を有する第１の非晶質半導体層を気相成長法によって形成する第１の工程と、
所定の間隔で一列に配列された複数の第２の開口部と、隣り合う２つの前記第２の開口部間に配置され、かつ、前記第２の開口部の深さよりも小さい厚さを有する少なくとも１つの第２の凸部とを含む第２のマスクを用いて半導体基板の一方の面に前記半導体基板の面内方向において前記第１の非晶質半導体層と交互に配置され、かつ、前記第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層を気相成長法によって形成する第２の工程とを備える光電変換装置の製造方法。
【請求項２】
前記半導体基板と前記第１および第２の非晶質半導体層との間にパッシベーション膜を形成する第３の工程を更に備える、請求項１に記載の光電変換装置の製造方法。
【請求項３】
前記第３の工程において、真性水素化非晶質シリコンが前記パッシベーション膜として形成される、請求項２に記載の光電変換装置の製造方法。
【請求項４】
前記第１および第２の非晶質半導体層の長さに相当する長さを有し、かつ、前記半導体基板の面内方向において前記第１および第２の非晶質半導体層の配列方向に複数配置された複数の第３の開口部と、前記複数の第３の開口部に設けられ、かつ、前記第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凸部と、前記第１および第２の非晶質半導体層の配列方向において隣り合う２つの前記第３の開口部間において前記第１および第２の非晶質半導体層の長さ方向に所定の間隔で配置され、かつ、前記第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凹部とを有する第３のマスクを用いて、隣り合う前記第１および第２の非晶質半導体層間の領域と、前記第１の工程において形成された前記第１の非晶質半導体層の膜厚減少領域と、前記第２の工程において形成された前記第２の非晶質半導体層の膜厚減少領域とに保護膜を気相成長法によって形成する第４の工程を更に備える、請求項１から請求項３のいずれか１項に記載の光電変換装置の製造方法。
【請求項５】
前記第１の非晶質半導体層が前記半導体基板の一方の面に形成され、前記第２の非晶質半導体層が前記半導体基板の面内方向において前記第１の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、前記第１および第２の非晶質半導体層の長さに相当する長さを有し、かつ、前記半導体基板の面内方向において前記第１及び第２の非晶質半導体層の配列方向に複数配置された複数の第３の開口部と、前記複数の第３の開口部に設けられ、かつ、前記第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凸部を有する第３のマスクを用いて、隣り合う前記第１および第２の非晶質半導体層間の領域に保護膜を気相成長法によって形成する第４の工程を更に備える、請求項１から請求項３のいずれか１項に記載の光電変換装置の製造方法。
【請求項６】
前記第４の工程において、シリコン窒化膜が前記保護膜として形成される、請求項４または請求項５に記載の光電変換装置の製造方法。
【請求項７】
第１の導電型を有する半導体基板と、
前記半導体基板の一方の面に形成され、前記第１の導電型を有する第１の非晶質半導体層と、
前記半導体基板の面内方向において前記第１の非晶質半導体層と交互に配置されて前記半導体基板の一方の面に形成され、前記第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層とを備え、
前記第１および第２の非晶質半導体層の少なくとも１つは、非晶質半導体層を幅方向に横断し、かつ、膜厚が減少する膜厚減少領域を少なくとも１つ有する、光電変換装置。
【請求項８】
前記半導体基板と、前記第１および第２の非晶質半導体層との間に配置されたパッシベーション膜を更に備える、請求項７に記載の光電変換装置。
【請求項９】
前記パッシベーション膜は、真性水素化非晶質シリコンを含む、請求項８に記載の光電変換装置。
【請求項１０】
前記第１および第２の非晶質半導体層における前記膜厚減少領域上に形成された保護膜を更に備える、請求項７から請求項９のいずれか１項に記載の光電変換装置。
【請求項１１】
第１の導電型を有する半導体基板と、
前記半導体基板の一方の面に形成され、前記第１の導電型を有する第１の非晶質半導体層と、
前記半導体基板の面内方向において前記第１の非晶質半導体層と交互に配置されて前記半導体基板の一方の面に形成され、前記第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層と、
前記半導体基板の一方の面において、隣り合う前記第１および第２の非晶質半導体層間の領域に形成された保護膜とを備え、
前記保護膜は、当該保護膜を幅方向に横断し、かつ膜厚が減少する膜厚減少領域を少なくとも１つ有する、光電変換装置。
【請求項１２】
前記保護膜は、シリコン窒化膜を少なくとも含む、請求項１０または請求項１１に記載の光電変換装置。
【請求項１３】
配線シートまたはワイヤーグリッドからなる導電部と、
前記導電部上に配置された複数の光電変換装置とを備え、
前記複数の光電変換装置の各々は、請求項７から請求項１２のいずれか１項に記載の光電変換装置からなる、光電変換モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光電変換装置、光電変換モジュールおよび光電変換装置の製造方法に関する。
【背景技術】
【０００２】
従来、ｎ型の結晶シリコン基板とｐ型の非晶質シリコン層との間に真性（ｉ型）の非晶質シリコンを介在させて、界面での欠陥を低減し、ヘテロ接合界面での特性を改善させた光電変換装置が知られている。この光電変換装置は、ヘテロ接合型太陽電池と呼ばれている。
【０００３】
特許文献１に記載されているヘテロ接合型太陽電池は、シリコン基板と、真性非晶質半導体層と、ｎ型非晶質半導体層と、ｐ型非晶質半導体層と、ｎ電極と、ｐ電極とを備える。
【０００４】
真性非晶質半導体層、ｎ型非晶質半導体層およびｎ電極がシリコン基板の一部の領域上に順次積層される。また、真性非晶質半導体層、ｐ型非晶質半導体層およびｐ電極がシリコン基板の一部の領域と異なる領域上に順次積層される。
【０００５】
ヘテロ接合型太陽電池においては、シリコン基板中で発生した多数キャリアである電子は、ｎ型非晶質半導体層へ拡散し、ｎ電極で収集される。また、少数キャリアである正孔は、ｐ型非晶質半導体層へ拡散し、ｐ電極で収集される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１３／１３３００５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載されたヘテロ接合型太陽電池においては、ｎ型非晶質半導体層およびｐ型非晶質半導体層は、長さ方向に一定の膜厚を有するため、半導体基板に応力を印加し、半導体基板において反りや撓みが発生するという問題がある。
【０００８】
そこで、この発明の実施の形態によれば、半導体基板における反りや撓みを抑制可能で良好な特性を有する光電変換装置を提供する。
【０００９】
また、この発明の実施の形態によれば、良好な特性を有する光電変換装置を備えた光電変換モジュールを提供する。
【００１０】
更に、この発明の実施の形態によれば、半導体基板における反りや撓みを抑制可能で良好な特性を有する光電変換装置の製造方法を提供する。
【課題を解決するための手段】
【００１１】
この発明の実施の形態による光電変換装置の製造方法は、所定の間隔で一列に配列された複数の第１の開口部と、隣り合う２つの第１の開口部間に配置され、かつ、第１の開口部の深さよりも小さい厚さを有する少なくとも１つの第１の凸部とを含む第１のマスクを用いて半導体基板の一方の面に第１の導電型を有する第１の非晶質半導体層を気相成長法によって形成する第１の工程と、所定の間隔で一列に配列された複数の第２の開口部と、隣り合う２つの前記第２の開口部間に配置され、かつ、第２の開口部の深さよりも小さい厚さを有する少なくとも１つの第２の凸部とを含む第２のマスクを用いて半導体基板の一方の面に半導体基板の面内方向において第１の非晶質半導体層と交互に配置され、かつ、第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層を気相成長法によって形成する第２の工程と備える。
【００１２】
この発明の実施の形態による光電変換装置の製造方法においては、第１のマスクを用いて形成された第１の非晶質半導体層は、第１の凸部に対応する位置に非晶質半導体層を幅方向に横断するように膜厚減少領域を有する。また、第２のマスクを用いて形成された第２の非晶質半導体層は、第２の凸部に対応する位置に非晶質半導体層を幅方向に横断するように膜厚減少領域を有する。
【００１３】
その結果、半導体基板に印加される応力は、膜厚が一定である非晶質半導体層が形成される場合よりも半導体基板に印加される応力が軽減され、半導体基板の反りや撓みを抑制できる。また、膜厚減少領域においても、第１の非晶質半導体層および第２の非晶質半導体層で被覆しているので、キャリアの収集、および、電界パッシベーション効果が得られ、良好な特性を得ることができる。また、マスク部に凸部を有しているので、マスクの強度を保てるので、第１の非晶質半導体層および第２の非晶質半導体層を良好に形成できる。
【００１４】
好ましくは、光電変換装置の製造方法は、半導体基板と第１および第２の非晶質半導体層との間にパッシベーション膜を形成する第３の工程を更に備える。
【００１５】
その結果、パッシベーション膜と半導体基板との界面におけるキャリアの再結合が抑制される。
【００１６】
従って、光電変換装置の変換効率を向上できる。
【００１７】
好ましくは、第３の工程において、真性水素化非晶質シリコンがパッシベーション膜として形成される。
【００１８】
その結果、パッシベーション膜中の水素によって半導体基板の表面に存在する欠陥を補償でき、キャリアの寿命が長くなる。
【００１９】
従って、光電変換装置の変換効率を向上できる。
【００２０】
好ましくは、光電変換装置の製造方法は、第１および第２の非晶質半導体層の長さに相当する長さを有し、かつ、半導体基板の面内方向において第１および第２の非晶質半導体層の配列方向に複数配置された複数の第３の開口部と、複数の第３の開口部に設けられ、かつ、第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凸部と、第１および第２の非晶質半導体層の配列方向において隣り合う２つの第３の開口部間において第１および第２の非晶質半導体層の長さ方向に所定の間隔で配置され、かつ、第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凹部とを有する第３のマスクを用いて、隣り合う第１および第２の非晶質半導体層間の領域と、第１の工程において形成された第１の非晶質半導体層の膜厚減少領域と、第２の工程において形成された第２の非晶質半導体層の膜厚減少領域とに保護膜を気相成長法によって形成する第４の工程を更に備える。
【００２１】
第４の工程によって、第１および第２の非晶質半導体層間および膜厚減少領域に保護膜が形成される。
【００２２】
その結果、保護膜の下に存在するパッシベーション膜または半導体基板を保護でき、キャリアの寿命が長くなる。
【００２３】
従って、光電変換装置の変換効率を向上できる。
【００２４】
好ましくは、光電変換装置の製造方法は、第１の非晶質半導体層が半導体基板の一方の面に形成され、第２の非晶質半導体層が半導体基板の面内方向において第１の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第１および第２の非晶質半導体層の長さに相当する長さを有し、かつ、半導体基板の面内方向において第１及び第２の非晶質半導体層の配列方向に複数配置された複数の第３の開口部と、複数の第３の開口部に設けられ、かつ、第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凸部を有する第３のマスクを用いて、隣り合う第１および第２の非晶質半導体層間の領域に保護膜を気相成長法によって形成する第４の工程を更に備える。
【００２５】
隣り合う第１および第２の非晶質半導体層間に保護膜が形成される。そして、形成された保護膜は、膜厚が減少する膜厚減少領域を少なくとも１つ有する。
【００２６】
従って、保護膜を軽視得するための第３のマスクの機械的強度が強くなり、隣り合う第１および第２の非晶質半導体層間の領域に保護膜を正確に形成できる。
【００２７】
好ましくは、第４の工程において、シリコン窒化膜が保護膜として形成される。
【００２８】
気相成長法を用いて、１回のプロセスで保護膜を形成できる。また、シリコン窒化膜の正の固定電荷によって電界パッシベーション効果を得ることができる。1回のプロセスで保護膜を形成できるので、熱履歴を低減することができ、パッシベーション効果の熱劣化による特性低下を低減することができる。
【００２９】
また、この発明の実施の形態によれば、光電変換装置は、半導体基板と、第１の非晶質半導体層と、第２の非晶質半導体層とを備える。半導体基板は、第１の導電型を有する。第１の非晶質半導体層は、半導体基板の一方の面に形成され、第１の導電型を有する。第２の非晶質半導体層は、半導体基板の面内方向において第１の非晶質半導体層と交互に配置された半導体基板の一方の面に形成され、第１の導電型と異なる第２の導電型を有する。そして、第１および第２の非晶質半導体層の少なくとも１つは、非晶質半導体層を幅方向に横断するように、膜厚が減少する膜厚減少領域を少なくとも１つ有する。
【００３０】
この発明の実施の形態による光電変換装置においては、第１および第２の非晶質半導体層の少なくとも１つは、非晶質半導体層を幅方向に横断するように、膜厚減少領域を有するので、半導体基板に印加される応力は、膜厚が一定である非晶質半導体層が形成される場合よりも軽減される。
【００３１】
従って、半導体基板の反りや撓みを抑制できる。また、膜厚減少領域においても、第１の非晶質半導体層および第２の非晶質半導体層の少なくとも１つで被覆しているので、キャリアの収集、および、電界パッシベーション効果が得られ、良好な特性を得ることができる。
【００３２】
好ましくは、光電変換装置は、半導体基板と、第１および第２の非晶質半導体層との間に配置されたパッシベーション膜を更に備える。
【００３３】
その結果、パッシベーション膜と半導体基板との界面におけるキャリアの再結合が抑制される。
【００３４】
従って、光電変換装置の変換効率を向上できる。
【００３５】
好ましくは、パッシベーション膜は、真性水素化非晶質シリコンを含む。
【００３６】
その結果、パッシベーション膜中の水素によって半導体基板の表面に存在する欠陥を補償でき、キャリアの寿命が長くなる。
【００３７】
従って、光電変換装置の変換効率を向上できる。
【００３８】
好ましくは、光電変換装置は、第１および第２の非晶質半導体層における膜厚減少領域上に形成された保護膜を更に備える。
【００３９】
保護膜が第１および第２の非晶質半導体層間および膜厚減少領域に形成されるので、保護膜の下に存在するパッシベーション膜または半導体基板を保護でき、キャリアの寿命が長くなる。
【００４０】
従って、光電変換装置の変換効率を向上できる。
【００４１】
この発明の実施の形態による光電変換装置は、半導体基板と、第１の非晶質半導体層と、第２の非晶質半導体層と、保護膜とを備える。半導体基板は、第１の導電型を有する。第１の非晶質半導体層は、半導体基板の一方の面に形成され、第１の導電型を有する。第２の非晶質半導体層は、半導体基板の面内方向において第１の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第１の導電型と異なる第２の導電型を有する。保護膜は、半導体基板の一方の面において、隣り合う第１および第２の非晶質半導体層間の領域に形成される。そして、保護膜は、当該保護膜を幅方向に横断し、かつ膜厚が減少する膜厚減少領域を少なくとも１つ有する。
【００４２】
隣り合う第１および第２の非晶質半導体層間に保護膜が配置され、保護膜は、第１および第２の非晶質半導体層の長さ方向に一繋がりになっている。
【００４３】
従って、第１および第２の非晶質半導体層によって覆われていない領域から水分等の湿気が侵入するのを抑制できる。
【００４４】
好ましくは、保護膜は、シリコン窒化膜を少なくとも含む。
【００４５】
シリコン窒化膜の正の固定電荷によって、電界パッシベーション効果を得ることができる。
【００４６】
更に、この発明の実施の形態によれば、光電変換モジュールは、導電部と、複数の光電変換装置とを備える。導電部は、配線シートまたはワイヤーグリッドから。複数の光電変換装置は、導電部上に配置される。そして、複数の光電変換装置の各々は、構成６から構成１０のいずれかに記載の光電変換装置からなる。
【００４７】
上記の光電変換装置は、変換効率を向上できるので、その光電変換装置を備えた光電変換モジュールも、変換効率を向上できる。
【発明の効果】
【００４８】
半導体基板における反りや撓みを抑制でき、光電変換装置の変換効率を向上できる。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態１による光電変換装置の構成を示す平面図である。
【図２】図１に示す線ＩＩ−ＩＩにおける光電変換装置の断面図である。
【図３】ｐ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図４】ｎ型非晶質半導体層を形成するためのメタルマスクの平面図である。
【図５】電極を形成するためのメタルマスクの平面図である。
【図６】図１に示す光電変換装置の製造方法を示す第１の工程図である。
【図７】図１に示す光電変換装置の製造方法を示す第２の工程図である。
【図８】図１に示す光電変換装置の製造方法を示す第３の工程図である。
【図９】図１に示す光電変換装置の製造方法を示す第４の工程図である。
【図１０】膜厚減少領域の膜厚分布を示す模式図である。
【図１１】ｎ型非晶質半導体層およびｐ型非晶質半導体層の配列パターンの例を示す平面図である。
【図１２】ｎ型非晶質半導体層、ｐ型非晶質半導体層および電極の配列パターンの例を示す平面図である。
【図１３】ｎ型非晶質半導体層およびｐ型非晶質半導体層の別の配列パターンの例を示す平面図である。
【図１４】ｎ型非晶質半導体層、ｐ型非晶質半導体層および電極の別の配列パターンの例を示す平面図である。
【図１５】ｎ型非晶質半導体層およびｐ型非晶質半導体層の更に別の配列パターンの例を示す平面図である。
【図１６】ｎ型非晶質半導体層、ｐ型非晶質半導体層および電極の更に別の配列パターンの例を示す平面図である。
【図１７】ｎ型非晶質半導体層およびｐ型非晶質半導体層の更に別の配列パターンの例を示す平面図である。
【図１８】ｎ型非晶質半導体層、ｐ型非晶質半導体層および電極の更に別の配列パターンの例を示す平面図である。
【図１９】ｎ型非晶質半導体層およびｐ型非晶質半導体層の更に別の配列パターンの例を示す平面図である。
【図２０】ｎ型非晶質半導体層、ｐ型非晶質半導体層および電極の更に別の配列パターンの例を示す平面図である。
【図２１】ｎ型非晶質半導体層およびｐ型非晶質半導体層の更に別の配列パターンの例を示す平面図である。
【図２２】ｎ型非晶質半導体層、ｐ型非晶質半導体層および電極の更に別の配列パターンの例を示す平面図である。
【図２３】この発明の実施の形態における配線シートの一部を拡大した模式図である。
【図２４】光電変換装置(導電部を含む)の断面を示す模式図である。
【図２５】光電変換装置(導電部を含む)の他の方向の断面を示す模式図である。
【図２６】ワイヤーグリッドを用いた光電変換装置(導電部を含む)の断面を示す模式図である。
【図２７】実施の形態２による光電変換装置の構成を示す平面図である。
【図２８】図２７に示す線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける光電変換装置の断面図である。
【図２９】図２７に示す線ＸＸＩＸ−ＸＸＩＸにおける光電変換装置の断面図である。
【図３０】図２７に示す線ＸＸＸ−ＸＸＸにおける光電変換装置の断面図である。
【図３１】保護膜を形成するためのメタルマスクの平面図である。
【図３２】保護膜を形成するための別のメタルマスクの平面図である。
【図３３】この実施の形態による光電変換装置を備える光電変換モジュールの構成を示す概略図である。
【発明を実施するための形態】
【００５０】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００５１】
この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が１〜５０ｎｍである結晶を含む。また、この明細書においては、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。そして、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
【００５２】
［実施の形態１］
図１は、この発明の実施の形態１による光電変換装置の構成を示す平面図である。図２は、図１に示す線ＩＩ−ＩＩにおける光電変換装置の断面図である。
【００５３】
図１および図２を参照して、この発明の実施の形態１による光電変換装置１０は、半導体基板１と、反射防止膜２と、パッシベーション膜３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７とを備える。
【００５４】
半導体基板１は、例えば、ｎ型単結晶シリコン基板からなる。半導体基板１は、例えば、１００〜１５０μｍの厚さを有する。そして、半導体基板１は、一方の表面にテクスチャ構造が形成されている。テクスチャ構造が形成された面を「受光面」と言う。
【００５５】
反射防止膜２は、半導体基板１の一方の表面（受光面）に接して配置される。
【００５６】
パッシベーション膜３は、半導体基板１の受光面と反対側の表面（裏面）に接して配置される。
【００５７】
ｎ型非晶質半導体層４は、パッシベーション膜３に接して配置される。
【００５８】
ｐ型非晶質半導体層５は、半導体基板１の面内方向（Ｙ軸方向）においてｎ型非晶質半導体層４と交互に配置される。より詳しくは、ｐ型非晶質半導体層５は、半導体基板１の面内方向（Ｙ軸方向）においてｎ型非晶質半導体層４との間で所望の間隔を隔てて配置される。
【００５９】
そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向（Ｙ軸方向）に交互に配置される。
【００６０】
ｎ型非晶質半導体層４は、ｎ型非晶質半導体層４の長手方向（Ｘ軸方向）において、所望の間隔で膜厚減少領域４１を有する。膜厚減少領域４１は、ｎ型非晶質半導体層４のうち、膜厚減少領域４１以外の部分よりも膜厚が薄い領域である。そして、膜厚減少領域４１は、ｎ型非晶質半導体層４の幅方向（Ｙ軸方向）にｎ型非晶質半導体層４を横断する。ｎ型非晶質半導体層４は、少なくとも１つの膜厚減少領域４１を含んでいればよい。
【００６１】
ｐ型非晶質半導体層５は、ｐ型非晶質半導体層５の長手方向（Ｘ軸方向）において、所望の間隔で膜厚減少領域５１を有する（図２参照）。膜厚減少領域５１は、ｐ型非晶質半導体層５のうち、膜厚減少領域５１以外の部分よりも膜厚が薄い領域である。そして、膜厚減少領域５１は、ｐ型非晶質半導体層５の幅方向（Ｙ軸方向）にｐ型非晶質半導体層５を横断する。ｐ型非晶質半導体層５は、少なくとも１つの膜厚減少領域５１を含んでいればよい。
【００６２】
電極６は、ｎ型非晶質半導体層４上にｎ型非晶質半導体層４に接して配置される。
【００６３】
電極７は、ｐ型非晶質半導体層５上にｐ型非晶質半導体層５に接して配置される。
【００６４】
電極６がｎ型非晶質半導体層４上からはみ出さないように配置され、電極７がｐ型非晶質半導体層５上からはみ出さないように配置されることが好ましい。
【００６５】
隣り合うｎ型非晶質半導体層４とｐ型非晶質半導体層５との間のギャップ領域に電極６（または電極７）が形成されると、これらの領域において、パッシベーション膜３を介してｐｎ接合のリーク電流が増大するからである。
【００６６】
従って、隣り合う電極６と電極７とは、Ｙ軸方向に距離Ｌだけ隔てて配置されている。距離Ｌは、例えば、１００〜３００μｍである。
【００６７】
膜厚減少領域４１，５１の膜厚Ｔ１は、膜厚減少領域４１，５１が形成されていない領域の膜厚Ｔ２の１０％〜８０％の範囲の膜厚である。
【００６８】
このように、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、長手方向（Ｘ軸方向）に所望の間隔で膜厚減少領域４１，５１をそれぞれ有するが、膜厚減少領域４１，５１が膜厚減少領域４１，５１以外の領域の膜厚Ｔ２に対して１０〜８０％の膜厚Ｔ１を有する。その結果、長さ方向に一定の膜厚を有するｎ型非晶質半導体層およびｐ型非晶質半導体層が半導体基板上に形成される場合に比べ、半導体基板に印加される応力が軽減され、半導体基板に反りや撓みが発生するのを抑制できる。
【００６９】
また、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、長手方向（Ｘ軸方向）において、ひと繋がりになっているので、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が長手方向に繋がっていない場合よりもパッシベーション効果を得ることができる。
【００７０】
更に、膜厚減少領域４１，５１は、ｐ型またはｎ型を示すドーパントを含む。例えば、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）による分析結果によれば、膜厚減少領域４１，５１は、１×１０２０ｃｍ−３以上のドーパント（ボロンまたはリン）を含む。
【００７１】
膜厚減少領域４１，５１は、ドーパントを含んだ良好な導電層であることが好ましい。膜厚減少領域４１，５１が良好な導電層であれば、導電型半導体層の電界パッシベーション効果によって、キャリアの寿命が低下せず、キャリアを電極に有効に収集できるからである。
【００７２】
なお、ドーパントをＥＤＸ（エネルギー分散型Ｘ線分析）等のＳＩＭＳ以外の方法を用いて検出してもよい。
【００７３】
膜厚減少領域４１，５１の下は、パッシベーション膜３の化学的なパッシベーション効果に加え、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の導電型半導体層の電界パッシベーション効果により、キャリアは、寿命が低下せず、電極に有効に収集される。
【００７４】
従って、膜厚減少領域４１，５１を設けずに、ｎ型非晶質半導体層およびｐ型非晶質半導体層が離間している場合に比べて、曲線因子が向上して、良好な特性が得られる。
【００７５】
そして、膜厚減少領域４１，５１は、良好な電界パッシベーション効果が得られるように、１ｎｍ以上の膜厚を有することが好ましい。なお、膜厚減少領域４１，５１は、膜厚減少領域４１，５１以外の部分よりも膜厚が薄いので、膜厚減少領域４１，５１以外の部分の膜厚よりも厚くなることはない。
【００７６】
光電変換装置１０においては、Ｘ軸方向における膜厚減少領域４１の位置は、Ｘ軸方向における膜厚減少領域５１の位置と異なる。そして、膜厚減少領域４１，５１のＸ軸方向における長さは、例えば、２ｍｍ以下であり、半導体基板１で発生するキャリア（電子および正孔）の拡散長（例えば、約２ｍｍ）よりも短い。従って、膜厚減少領域４１，５１の下の領域におけるキャリアの再結合が抑制され、キャリアの収集効率を向上させることができる。
【００７７】
また、膜厚減少領域上に電極を配置しない場合、Ｘ軸方向における膜厚減少領域４１の位置とＸ軸方向における膜厚減少領域５１の位置とが異なることによって、Ｘ軸方向における膜厚減少領域４１の位置とＸ軸方向における膜厚減少領域５１の位置とが同じである場合よりもキャリアの収集効率を向上できる。
【００７８】
Ｘ軸方向における膜厚減少領域４１の位置とＸ軸方向における膜厚減少領域５１の位置とが異なる場合、膜厚減少領域４１の直下で光励起された正孔が、隣り合うｐ型非晶質半導体層５に向かって拡散して膜厚減少領域５１を有しないｐ型非晶質半導体層５の直下に至り、電極７に収集される。
【００７９】
一方、Ｘ軸方向における膜厚減少領域４１の位置とＸ軸方向における膜厚減少領域５１の位置とが同じである場合、膜厚減少領域４１の直下で光励起された正孔が、隣り合うｐ型非晶質半導体層５に向かって拡散すると、そこには、膜厚減少領域５１が存在するので、電極７に収集され難くなる。
【００８０】
以上のことは、膜厚減少領域５１の直下で光励起された正孔についても同様である。
【００８１】
従って、Ｘ軸方向における膜厚減少領域４１の位置とＸ軸方向における膜厚減少領域５１の位置とが異なる方がキャリアの収集効率を向上できる。
【００８２】
反射防止膜２は、例えば、シリコン酸化膜とシリコン窒化膜とからなる。そして、シリコン酸化膜が半導体基板１に接して配置され、シリコン窒化膜がシリコン酸化膜に接して配置される。シリコン酸化膜は、例えば、２０ｎｍの膜厚を有し、シリコン窒化膜は、例えば、６０ｎｍの膜厚を有する。
【００８３】
パッシベーション膜３は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
【００８４】
パッシベーション膜３が非晶質シリコンの酸化物からなる場合、パッシベーション膜３は、シリコンの熱酸化膜からなっていてもよいし、プラズマＣＶＤ（Chemical Vapour Deposition）法等の気相成膜法によって形成されたシリコンの酸化物からなっていてもよい。
【００８５】
パッシベーション膜３は、例えば、１〜２０ｎｍの膜厚を有し、好ましくは、１〜３ｎｍの膜厚を有する。そして、パッシベーション膜３がシリコンの絶縁膜からなる場合、パッシベーション膜３は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。実施の形態１においては、パッシベーション膜３は、ｉ型非晶質シリコンからなるものとする。
【００８６】
ｎ型非晶質半導体層４は、ｎ型の導電型を有し、水素を含有する非晶質半導体層である。ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。
【００８７】
ｎ型非晶質半導体層４は、例えば、ｎ型ドーパントとしてリン（Ｐ）を含む。
【００８８】
そして、ｎ型非晶質半導体層４の膜厚は、例えば、５〜２０ｎｍである。
【００８９】
ｐ型非晶質半導体層５は、ｐ型の導電型を有し、水素を含有する非晶質半導体層である。ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、およびｐ型非晶質シリコンカーボンオキサイド等からなる。
【００９０】
ｐ型非晶質半導体層５は、例えば、ｐ型ドーパントとしてボロン（Ｂ）を含む。
【００９１】
そして、ｐ型非晶質半導体層５の膜厚は、例えば、５〜２０ｎｍである。
【００９２】
電極６，７は、例えば、Ａｇ（銀）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｓｎ（錫）、Ｐｔ（プラチナ）、Ａｕ（金）、Ｔｉ（チタン）等の金属、ＩＴＯ等の酸化物導電体膜、又はこれらの金属の合金、又はこれら金属の積層膜で構成されている。電極６，７は、導電率の高い金属により構成されていることが好ましい。電極６，７の厚さは、例えば、５０ｎｍ〜１μｍ程度である。
【００９３】
図３は、ｐ型非晶質半導体層５を形成するためのメタルマスクの平面図である。
【００９４】
図３の（ｂ）は、図３の（ａ）に示す線ＩＩＩＢ−ＩＩＩＢにおけるメタルマスクの断面図である。
【００９５】
図３を参照して、メタルマスク２００は、ｐ型非晶質半導体層５を形成するための複数の開口領域２０１を有する。
【００９６】
複数の開口領域２０１は、Ｙ軸方向に一定の間隔を隔てて配置されている（図３の（ａ）参照）。Ｙ軸方向に隣り合う開口領域２０１と開口領域２０１の間隔ＧＡは、約２ｍｍ以下である。
【００９７】
開口領域２０１は、膜厚減少領域５１以外のｐ型非晶質半導体層５を形成するための開口部２０１Ａと、膜厚減少領域５１を形成するための凸部２０１Ｂとを有する。
【００９８】
凸部２０１Ｂは、厚さ（Ｚ軸方向の長さ）が、開口部２０１ＡのＺ軸方向の長さの１０％〜７０％の範囲となるようにハーフエッチングされている。なお、凸部２０１Ｂは、厚さ（Ｚ軸方向の長さ）が開口部２０１ＡのＺ軸方向の長さよりも小さければよい。また、凸部２０１Ｂは、少なくとも１つ設けられていればよい。
【００９９】
従って、メタルマスク２００は、所定の間隔で一列に配列された複数の開口部２０１Ａと、隣り合う２つの開口部２０１Ａ間に配置され、かつ、開口部２０１Ａの深さよりも小さい厚さを有する少なくとも１つの凸部２０１Ｂとを含む。
【０１００】
このように、凸部２０１Ｂが設けられることにより、開口領域２０１は、区切られ、開口部２０１Ａの長辺と短辺の長さの比（アスペクト比）を小さくすることができる。そして、開口部２０１Ａのアスペクト比は、３００以下が好ましい。その結果、メタルマスク２００の機械的強度が増し、メタルマスクの洗浄や加熱を行った場合でも、メタルマスク２００の変形を抑制することができる。
【０１０１】
また、プラズマＣＶＤ法を用いてｐ型非晶質半導体層５を成膜することにより、ハーフエッチングされた凸部２０１Ｂの下側に反応ガスが回り込み、開口部２０１Ａに成膜されるｐ型非晶質半導体層５よりも膜厚が薄い膜厚減少領域５１のｐ型非晶質半導体層５が凸部２０１Ｂの下側に成膜される。なお、凸部２０１Ｂの大きさにもよるが、凸部２０１Ｂの下側に成膜されるｐ型非晶質半導体層５の膜厚は、開口部２０１Ａに成膜されるｐ型非晶質半導体層５の１０％〜８０％程度である。
【０１０２】
メタルマスク２００は、ステンレス鋼、銅、ニッケル、ニッケルを含む合金（例えば、ＳＵＳ４３０、４２アロイ、又はインバー材等）、モリブデン等の金属で構成されていてもよい。メタルマスク２００に代えて、ガラス、セラミック（アルミナ、ジルコニア等）、有機フィルム等で構成されたマスクを用いてもよい。また、半導体基板をエッチングしたマスクを用いてもよい。また、メタルマスク２００の厚さは、例えば、５０μｍ〜３００μｍ程度が好ましい。この場合、メタルマスク２００が磁力で曲がったり、浮いたりし難い。
【０１０３】
半導体基板１の熱膨張係数と、原料コストとを考慮すると、メタルマスク２００は、４２アロイがより好ましい。メタルマスク２００の厚さに関し、製造コストを考慮すると、メタルマスク２００を１回で使い捨てることは問題となる。メタルマスク２００を何度も使用することによって生産のランニングコストを抑制することができるため、メタルマスク２００を再生して多数回使用することが好ましい。この場合、再生方法の１つとして、メタルマスク２００に付着する成膜物を、弗酸やＮａＯＨを用いて除去することなどが挙げられる。
【０１０４】
図４は、ｎ型非晶質半導体層４を形成するためのメタルマスクの平面図である。図４の（ｂ）は、図４の（ａ）に示す線ＩＶＢ−ＩＶＢにおけるメタルマスク３００の断面図である。
【０１０５】
図４を参照して、メタルマスク３００は、ｎ型非晶質半導体層４ｎを形成するための複数の開口領域３０１を有する。
【０１０６】
メタルマスク３００の詳細な説明は、図３に示すメタルマスク２００の詳細な説明と同じであり、開口領域２０１、開口部２０１Ａおよび凸部２０１Ｂをそれぞれ開口領域３０１、開口部３０１Ａおよび凸部３０１Ｂと読み替え、ｐ型非晶質半導体層５をｎ型非晶質半導体層４と読み替え、膜厚減少領域５１を膜厚減少領域４１と読み替えればよい。
【０１０７】
なお、メタルマスク３００において、Ｙ軸方向に隣接する開口部３０１Ａの間隔ＧＡは、約５００〜１５００μｍである。
【０１０８】
その結果、メタルマスク３００は、所定の間隔で一列に配列された複数の開口部３０１Ａと、隣り合う２つの開口部３０１Ａ間に配置され、かつ、開口部３０１Ｂの深さよりも小さい厚さを有する少なくとも１つの凸部３０１Ｂとを含む。
【０１０９】
図５は、電極６，７を形成するためのメタルマスクの平面図である。図５を参照して、メタルマスク４００は、電極６を形成するための複数の開口部４０１ｎと、電極７を形成するための複数の開口部４０１ｐとを有する。開口部４０１ｐ，４０１ｎのアスペクト比は、３００以下が好ましい。
【０１１０】
メタルマスク４００は、上述のメタルマスク２００，３００と同様、金属、セラミック、ガラス、有機物等の材料が用いられる。メタルマスク４００に用いられる材料や加工方法によって、メタルマスク４００を用いて形成された電極６，７の端部は、メタルマスク４００の開口部４０１ｐ，４０１ｎのように角張った形状になりにくい場合がある。
【０１１１】
図６から図９は、それぞれ、図１に示す光電変換装置１０の製造方法を示す第１から第４の工程図である。
【０１１２】
図６を参照して、光電変換装置１０の製造が開始されると、バルクのシリコンからワイヤーソーによって１００〜３００μｍの厚さを有するウェハを切り出す。そして、ウェハの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板１’を準備する（図６の工程（ａ）参照）。
【０１１３】
そして、半導体基板１’の一方の面に保護膜２０を形成する（図６の工程（ｂ）参照）。保護膜２０は、例えば、シリコン酸化膜およびシリコン窒化膜からなる。
【０１１４】
その後、保護膜２０が形成された半導体基板１’をＮａＯＨおよびＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１〜５ｗｔ％、イソプロピルアルコール：１〜１０ｗｔ％の水溶液）を用いてエッチングする。これによって、保護膜２０が形成された半導体基板１’の面と反対側の表面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が形成される。そして、保護膜２０を除去することによって半導体基板１が得られる（図６の工程（ｃ）参照）。
【０１１５】
その後、プラズマＣＶＤ法を用いて半導体基板１の裏面にｉ型非晶質シリコンを堆積してパッシベーション膜３を形成し、スパッタリング法等を用いて半導体基板１の受光面にシリコン酸化膜およびシリコン窒化膜を順次積層して反射防止膜２を形成する（図６の工程（ｄ）参照）。
【０１１６】
ｉ型非晶質シリコンは、次のように形成される。半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍの水素（Ｈ２）ガスおよび４０ｓｃｃｍのシラン（ＳｉＨ４）ガスを反応室に流し、反応室の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。これによって、ｉ型非晶質シリコンが半導体基板１の受光面上に形成される。
【０１１７】
図６の工程（ｄ）の後、半導体基板１をプラズマ装置の反応室に入れ、上述したメタルマスク２００を半導体基板１のパッシベーション膜３上に配置する（図７の工程（ｅ）参照）。
【０１１８】
そして、半導体基板１の温度を１５０〜２１０℃に設定し、０〜１００ｓｃｃｍのＨ２ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスを反応室に流し、反応室の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、Ｂ２Ｈ６ガスは、水素によって希釈されており、Ｂ２Ｈ６ガスの濃度は、例えば、２％である。
【０１１９】
これによって、メタルマスク２００によって覆われていないパッシベーション膜３の領域とメタルマスク２００の凸部２０１Ｂに対向するパッシベーション膜３の領域とにｐ型非晶質シリコンが堆積され、ｐ型非晶質半導体層ｐがパッシベーション膜３上に形成される（図７の工程（ｆ）参照）。この場合、メタルマスク２００上にも、ｎ型非晶質シリコン３１が堆積する。
【０１２０】
図７の工程（ｆ）の後、メタルマスク２００に代えてメタルマスク３００をパッシベーション膜３およびｐ型非晶質半導体層５上に配置する（図７の工程（ｇ）参照）。
【０１２１】
なお、図１３の工程（ｇ）においては、メタルマスク３００は、パッシベーション膜３から離れているように図示されているが、ｐ型非晶質半導体層５の膜厚は、上述したように５〜２０ｎｍと非常に薄いので、実際には、メタルマスク３００は、パッシベーション膜３に近接して配置されている。
【０１２２】
そして、半導体基板１の温度を約１７０℃に設定し、０〜１００ｓｃｃｍのＨ２ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのホスフィン（ＰＨ３）ガスを反応室に流し、反応室の圧力を４０〜２００Ｐａに設定する。その後、ＲＦパワー密度が約８．３３ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、ＰＨ３ガスは、水素によって希釈されており、ＰＨ３ガスの濃度は、例えば、１％である。
【０１２３】
これによって、メタルマスク３００によって覆われていないパッシベーション膜３の領域とメタルマスク３００の凸部３０１Ｂに対向するパッシベーション膜３の領域とにｎ型非晶質シリコンが堆積され、ｎ型非晶質半導体層４がパッシベーション膜３上に形成される（図８の工程（ｈ）参照）。この場合、メタルマスク３００上にも、ｎ型非晶質シリコン３２が堆積する。
【０１２４】
ｎ型非晶質半導体層４を堆積した後、メタルマスク３００を除去すると、半導体基板１の面内方向に交互に配置されたｎ型非晶質半導体層４およびｐ型非晶質半導体層５がパッシベーション膜３上に形成された状態になる（図８の工程（ｉ）参照）。
【０１２５】
図８の工程（ｉ）の後、開口部４０１ｎ，４０１ｐがそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に位置するようにメタルマスク４００を配置する（図８の工程（ｊ）参照）。
【０１２６】
そして、蒸着法等によって、メタルマスク４００を介して電極６，７をそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に形成する（図９の工程（ｋ）参照）。電極６，７の膜厚は、５０ｎｍ〜１μｍが好ましく、５０ｎｍ〜５００ｎｍがさらに好ましい。電極６，７が厚くなると、半導体基板１にかかる応力が強くなり、半導体基板１の反りの原因となるからである。
【０１２７】
電極６，７の形成によって、光電変換装置１０が完成する（図９の工程（ｌ）参照）。
【０１２８】
図１０は、膜厚減少領域４１，５１の膜厚分布を示す模式図である。図１０の（ａ）は、ｎ型非晶質半導体層４の膜厚減少領域４１の膜厚分布を示し、図１０の（ｂ）は、ｐ型非晶質半導体層５の膜厚減少領域５１の膜厚分布を示す。
【０１２９】
図１０の紙面上、左右方向がｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向である。そして、領域ＡｒｅａＩは、メタルマスク２００，３００の開口部２０１Ａ，３０１Ａに対応して形成されるｎ型非晶質半導体層４およびｐ型非晶質半導体層５を示す。
【０１３０】
また、領域ＡｒｅａＩＩ〜ＡｒｅａＩＶは、メタルマスク２００，３００の凸部２０１Ｂ，３０１Ｂに対応して形成される膜厚減少領域４１，５１を示す。
【０１３１】
ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の膜厚は、領域ＡｒｅａＩが最も厚く、領域ＡｒｅａＩＩが２番目に厚く、概ね、領域ＡｒｅａＩの膜厚の５０％以上の領域であり、領域ＡｒｅａＩＩＩが３番目に厚く、概ね、領域ＡｒｅａＩの膜厚の２０％〜５０％の領域であり、領域ＡｒｅａＩＶが最も薄く、概ね、領域ＡｒｅａＩの膜厚の２０％以下程度の領域である。いずれの領域も、ドーパントを含む導電型半導体層であることがＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）などにより、確認できる。
【０１３２】
従って、膜厚減少領域４１，５１では、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、その幅方向および長さ方向の両方において図１０に示すような膜厚分布を有する。
【０１３３】
図１１は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンの例を示す平面図である。
【０１３４】
図１１の紙面上、左右方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の幅方向を示す。
【０１３５】
図１１を参照して、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、幅方向に交互に配列される。そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、同じ幅を有する。
【０１３６】
膜厚減少領域４１，５１は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向において、同じ位置に配置される。
【０１３７】
図１１は、長手方向に一つのｎ型非晶質半導体層４、またはｐ型非晶質半導体層５が配置されているが、複数のｎ型非晶質半導体層４、または複数のｐ型非晶質半導体層５を配置してもよい。
【０１３８】
ｎ型非晶質半導体層４は、膜厚減少領域４１を有し、ｐ型非晶質半導体層５は、膜厚減少領域５１を有する。
【０１３９】
従って、１つのｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、それぞれ膜厚減少領域４１，５１を介して、長さ方向に一繋がりになっている。
【０１４０】
図１２は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の別の配列パターンの例を示す平面図である。
【０１４１】
図１２の紙面上、左右方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の幅方向を示す。
【０１４２】
図１２は、図１１に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに電極６，７を追加したものである。
【０１４３】
図１２を参照して、電極６は、膜厚減少領域４１を除くｎ型非晶質半導体層４上に配置され、電極７は、膜厚減少領域５１を除くｐ型非晶質半導体層５上に配置される。
【０１４４】
従って、電極６，７は、膜厚減少領域４１，５１に配置されない構成である。
【０１４５】
なお、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が図１２に示す平面形状を有する場合、電極６，７をそれぞれ膜厚減少領域４１，５１にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域４１，５１に配置される電極６，７の幅は、図１０の領域ＡｒｅａＩＩおよび領域ＡｒｅａＩＩＩに相当する幅よりも狭くすることが望ましい。
【０１４６】
図１３は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の別の配列パターンの例を示す平面図である。
【０１４７】
図１３の紙面上、左右方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の幅方向を示す。
【０１４８】
図１３は、長手方向に一つのｎ型非晶質半導体層４、またはｐ型非晶質半導体層５が配置されているが、複数のｎ型非晶質半導体層４、または複数のｐ型非晶質半導体層５を配置してもよい。
【０１４９】
図１３を参照して、膜厚減少領域４１は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向において、膜厚減少領域５１と異なる位置に配置される。
【０１５０】
この発明の実施の形態においては、異なる位置であれば、膜厚減少領域４１と膜厚減少領域５１は、任意の位置に形成されてもよい。
【０１５１】
従って、１つのｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、それぞれ、膜厚減少領域４１および膜厚減少領域５１を介して、長さ方向に一繋がりになっている。
【０１５２】
図１３についてのその他の説明は、図１１についての説明と同じである。
【０１５３】
図１４は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の別の配列パターンの例を示す平面図である。
【０１５４】
図１４の紙面上、左右方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の幅方向を示す。
【０１５５】
図１４は、図１３に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに電極６，７を追加したものである。
【０１５６】
図１４を参照して、電極６は、膜厚減少領域４１を除くｎ型非晶質半導体層４上に配置され、電極７は、膜厚減少領域５１を除くｐ型非晶質半導体層５上に配置される。
【０１５７】
従って、電極６，７は、膜厚減少領域４１，５１に配置されない構成である。
【０１５８】
なお、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が図１４に示す平面形状を有する場合、電極６，７をそれぞれ膜厚減少領域４１，５１にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域４１，５１に配置される電極６，７の幅は、図１０の領域ＡｒｅａＩＩおよび領域ＡｒｅａＩＩＩに相当する幅よりも狭くすることが望ましい。
【０１５９】
図１５は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の更に別の配列パターンの例を示す平面図である。
【０１６０】
図１５の紙面上、左右方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の幅方向を示す。
【０１６１】
図１５は、長手方向に１つのｎ型非晶質半導体層４、またはｐ型非晶質半導体層５が配置されているが、複数のｎ型非晶質半導体層４、または複数のｐ型非晶質半導体層５を配置してもよい。
【０１６２】
図１５を参照して、ｎ型非晶質半導体層４の幅は、ｐ型非晶質半導体層５の幅よりも広い。
【０１６３】
なお、この発明の実施の形態においては、ｐ型非晶質半導体層５の幅をｎ型非晶質半導体層４の幅よりも広くしてもよい。
【０１６４】
図１５についてのその他の説明は、図１３についての説明と同じである。
【０１６５】
図１６は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の更に別の配列パターンの例を示す平面図である。
【０１６６】
図１６の紙面上、左右方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の幅方向を示す。
【０１６７】
図１６は、図１５に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに電極６，７を追加したものである。
【０１６８】
図１６を参照して、電極６は、膜厚減少領域４１を除くｎ型非晶質半導体層４上に配置され、電極７は、膜厚減少領域５１を除くｐ型非晶質半導体層５上に配置される。
【０１６９】
従って、電極６，７は、膜厚減少領域４１，５１に配置されない構成である。
【０１７０】
なお、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が図１６に示す平面形状を有する場合、電極６，７をそれぞれ膜厚減少領域４１，５１にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域４１，５１に配置される電極６，７の幅は、図１０の領域ＡｒｅａＩＩおよび領域ＡｒｅａＩＩＩに相当する幅よりも狭くすることが望ましい。
【０１７１】
図１７は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の更に別の配列パターンの例を示す平面図である。
【０１７２】
図１７の紙面上、左右方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の幅方向を示す。
【０１７３】
図１７は、長手方向に１つのｎ型非晶質半導体層４、またはｐ型非晶質半導体層５が配置されているが、複数のｎ型非晶質半導体層４、または複数のｐ型非晶質半導体層５を配置してもよい。
【０１７４】
図１７を参照して、ｎ型非晶質半導体層４の長さ方向における膜厚減少領域４１の長さは、膜厚減少領域５１の長さよりも短い。その結果、膜厚減少領域４１の半導体基板１に対向する面積は、膜厚減少領域５１の半導体基板１に対向する面積よりも狭くなり、膜厚減少領域４１直下の半導体基板１の領域において、キャリアが再結合する割合を減少できる。
【０１７５】
なお、この発明の実施の形態においては、ｐ型非晶質半導体層５の長さ方向における膜厚減少領域５１の長さ膜厚減少領域４１の長さよりも短くしてもよい。
【０１７６】
図１７についてのその他の説明は、図１３についての説明と同じである。
【０１７７】
図１８は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の更に別の配列パターンの例を示す平面図である。
【０１７８】
図１８の紙面上、左右方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の幅方向を示す。
【０１７９】
図１８は、図１７に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに電極６，７を追加したものである。
【０１８０】
図１８を参照して、電極６は、膜厚減少領域４１を除くｎ型非晶質半導体層４上に配置され、電極７は、膜厚減少領域５１を除くｐ型非晶質半導体層５上に配置される。
【０１８１】
従って、電極６，７は、膜厚減少領域４１，５１に配置されない構成である。
【０１８２】
なお、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が図１８に示す平面形状を有する場合、電極６，７をそれぞれ膜厚減少領域４１，５１にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域４１，５１に配置される電極６，７の幅は、図１０の領域ＡｒｅａＩＩおよび領域ＡｒｅａＩＩＩに相当する幅よりも狭くすることが望ましい。
【０１８３】
図１９は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の更に別の配列パターンの例を示す平面図である。
【０１８４】
図１９の紙面上、左右方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の幅方向を示す。
【０１８５】
図１９は、長手方向に一つのｎ型非晶質半導体層４、またはｐ型非晶質半導体層５が配置されているが、複数のｎ型非晶質半導体層４、または複数のｐ型非晶質半導体層５を配置してもよい。
【０１８６】
図１９は、膜厚減少領域４１と膜厚減少領域５１との数が異なる形態である。
【０１８７】
この発明の実施の形態においては、膜厚減少領域５１を、ｐ型非晶質半導体層５の長さ方向において、膜厚減少領域４１と同じ位置に配置するとともに、ｎ型非晶質半導体層４の膜厚減少領域４１間の中央部に配置してもよい。
【０１８８】
また、膜厚減少領域５１を、ｐ型非晶質半導体層５の長さ方向において、膜厚減少領域４１と同じ位置に配置するとともに、ｎ型非晶質半導体層４の膜厚減少領域４１間の任意の位置に配置してもよい。
【０１８９】
更に、図１９に示す構成と異なる構成で、膜厚減少領域４１を、ｎ型非晶質半導体層４の長さ方向において、膜厚減少領域５１と同じ位置に配置するとともに、任意の異なる位置にも配置する構成としてもよい。
【０１９０】
また、更には、図１９に示す構成と異なる構成で、膜厚減少領域４１および膜厚減少領域５１を、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向において、異なる位置に配置するとともに、個数も任意とする構成としてもよい。
【０１９１】
図１９についてのその他の説明は、図１７についての説明と同じである。
【０１９２】
図２０は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の更に別の配列パターンの例を示す平面図である。
【０１９３】
図２０の紙面上、左右方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の幅方向を示す。
【０１９４】
図２０は、図１９に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに電極６，７を追加したものである
図２０を参照して、電極６は、膜厚減少領域４１を除くｎ型非晶質半導体層４上に配置され、電極７は、膜厚減少領域５１を除くｐ型非晶質半導体層５上に配置される。
【０１９５】
従って、電極６，７は、膜厚減少領域４１，５１に配置されない構成である。
【０１９６】
なお、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が図２０に示す平面形状を有する場合、電極６，７をそれぞれ膜厚減少領域４１，５１にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域４１，５１に配置される電極６，７の幅は、図１０に示す領域ＡｒｅａＩＩおよび領域ＡｒｅａＩＩＩに相当する幅よりも狭くすることが望ましい。
図２１は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の更に別の配列パターンの例を示す平面図である。
【０１９７】
図２１の紙面上、左右方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の幅方向を示す。
【０１９８】
図２１を参照して、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、幅方向に交互に配列される。そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、同じ幅を有する。
【０１９９】
図１１は、複数のｎ型非晶質半導体層４、または複数のｐ型非晶質半導体層５が配置されている構成であって、膜厚減少領域４１、または膜厚減少領域５１が、ｎ型非晶質半導体層４、またはｐ型非晶質半導体層５の端部に形成されている構成である。
【０２００】
隣り合う２つのｎ型非晶質半導体層４間において、ｎ型非晶質半導体層４の端部に設けられたそれぞれの膜厚減少領域４１は、繋がっていない。また、隣り合う２つのｐ型非晶質半導体層５間において、ｎ型非晶質半導体層５の端部に設けられたそれぞれの膜厚減少領域５１は、繋がっていない。
【０２０１】
図２２は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の更に別の配列パターンの例を示す平面図である。
【０２０２】
図２２の紙面上、左右方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の長さ方向を示し、上下方向は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の幅方向を示す。
【０２０３】
図２２は、図２１に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに電極６，７を追加したものである。
【０２０４】
図２２を参照して、電極６は、膜厚減少領域４１を除くｎ型非晶質半導体層４上に配置され、電極７は、膜厚減少領域５１を除くｐ型非晶質半導体層５上に配置される。
【０２０５】
従って、電極６，７は、膜厚減少領域４１，５１に配置されない構成である。
【０２０６】
なお、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が図２１に示す平面形状を有する場合、電極６，７をそれぞれ膜厚減少領域４１，５１にも形成してもよい。この場合、膜厚減少領域４１，５１に配置される電極６，７は、図１０に示す領域ＡｒｅａＩ、領域ＡｒｅａＩＩ、および領域ＡｒｅａＩＩＩに相当する領域内に設けることが望ましい。
【０２０７】
図１１，１３，１５，１７，１９，２１に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンを形成するためには、上述したメタルマスク２００，３００の開口部２０１Ａ，３０１Ａの長さおよび／または幅と凸部２０１Ｂ，３０１Ｂの位置とを図１１，１３，１５，１７，１９，２１に示すｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列パターンに対応するように決定すればよい。
【０２０８】
上述したように、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、各種の平面形状を有する。そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の平面形状に伴って、膜厚減少領域４１，５１は、各種の平面形状を有する。
【０２０９】
また、１つのｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、長さ方向において、膜厚減少領域４１および膜厚減少領域５１を介して、一繋がりになっている。
【０２１０】
電極６，７がそれぞれ膜厚減少領域４１，５１にも配置される場合、電極６，７は、メタルマスク４００において、開口部４０１ｎ，４０１ｐをＸ軸方向に延ばした１つの開口部を有するメタルマスクによってそれぞれｎ型非晶質半導体層４および膜厚減少領域４１と、ｐ型非晶質半導体層５および膜厚減少領域５１とに形成される。
【０２１１】
ｎ型非晶質半導体層４の幅がｐ型非晶質半導体層５の幅よりも広い場合、メタルマスク４００において、開口部４０１ｎの幅を４０１ｐの幅よりも広くしたメタルマスクを用いて電極６，７をそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に形成する。
【０２１２】
図２３は、この発明の実施の形態における配線シートの一部を拡大した模式図である。図２４は，光電変換装置(導電部を含む)の断面を示す模式図である。また、図２５は，光電変換装置(導電部を含む)の他の方向の断面を示す模式図である。図２６は、ワイヤーグリッドを用いた光電変換装置(導電部を含む)の断面を示す模式図である。
【０２１３】
光電変換装置１０の導電部を形成する際、光電変換装置１０を配線回路と電気的に接続する。外部配線回路は、たとえば、図２３に示す配線シートを用いることができる。また、他の方法として、ワイヤーグリッドを用いた接続とすることもできる。
【０２１４】
図２３を参照して、配線シート３０は、絶縁性基板３１と、ｎ型用配線材３２ｎと、ｐ型用配線材３２ｐとを備える。ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、絶縁性基板３１の上に形成される。
【０２１５】
絶縁性基板３１は、絶縁性の材料であればよく、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）、ポリイミド等を用いてもよい。絶縁性基板３１の膜厚は、特に限定されないが、２５μｍ以上、１５０μｍ以下程度が好ましい。また、絶縁性基板３１は、１層構造でもよいし、２層以上の多層構造であってもよい。
【０２１６】
ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、櫛歯形状を有し、所定の間隔を隔てて交互に配置されている。光電変換装置１０の裏面に形成された電極６および電極７は、それぞれ、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐと接合される（図２４および図２５参照）。
【０２１７】
絶縁性基板３１の表面には、接続用配線（図示略）が形成されている。接続用配線によって、隣り合う光電変換装置１０のｎ型用配線材３２ｎとｐ型用配線材３２ｐとが電気的に接続され、配線シート３０上の隣り合う光電変換装置１０は、互いに電気的に接続されている。これにより、光電変換装置１０の受光面に光が入射することによって発生した電流を、ｐ型用配線材３２ｐおよびｎ型用配線材３２ｎを介して外部に取り出すことができる。
【０２１８】
ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、導電性の材料で構成されていればよく、例えば、Ｃｕ、Ａｌ、Ａｇ等のいずれかの金属でもよいし、または、これらのいずれかの金属を主成分とする合金等であってもよい。
【０２１９】
ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの膜厚は、特に限定されないが、例えば、１０μｍ以上、１００μｍ以下が好ましい。ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの膜厚が１０μｍよりも薄くなると配線抵抗が高くなることがある。また、１００μｍよりも厚くなると、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐと光電変換装置１０とを貼り合せる際に熱をかける必要がある。その結果、１００μｍよりも厚くなると、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐと、光電変換装置１０の半導体基板１との熱膨張係数の違いなどにより、配線シート３０の反りが大きくなるため、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの膜厚は、１００μｍ以下がより好ましい。
【０２２０】
また、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの表面の一部には、ニッケル、金、白金、パラジウム、銀、錫、インジウム、ＩＴＯなどの導電性材料が形成されていてもよい。このように構成することで、ｎ型用配線材３２ｎと光電変換装置１０の電極６との電気的接続、およびｐ型用配線材３２ｐと光電変換装置１０の電極７との電気的接続が良好となり、ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐの耐候性が向上する。ｎ型用配線材３２ｎおよびｐ型用配線材３２ｐは、１層構造でもよいし、２層以上の多層構造であってもよい。
【０２２１】
このように、複数の光電変換装置１０は、配線シート３０上に配置され、光電変換モジュールを構成する。
【０２２２】
上記においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の両方がそれぞれ膜厚減少領域４１，５１を有すると説明したが、この発明の実施の形態においては、これに限らず、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の少なくとも１つが膜厚減少領域を有していればよい。ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の少なくとも１つが膜厚減少領域を有していれば、半導体基板１に印加される応力が、膜厚が一定である非晶質半導体層が形成される場合よりも軽減され、半導体基板の反りや撓みを抑制できるからである。
【０２２３】
［実施の形態２］
図２７は、実施の形態２による光電変換装置の構成を示す平面図である。図２８は、図２７に示す線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける光電変換装置の断面図である。図２９は、図２７に示す線ＸＸＩＸ−ＸＸＩＸにおける光電変換装置の断面図である。図３０は、図２７に示す線ＸＸＸ−ＸＸＸにおける光電変換装置の断面図である。
【０２２４】
図２７を参照して、実施の形態２による光電変換装置１０Ａは、図１および図２に示す光電変換装置１０に保護膜８を追加したものであり、その他は、光電変換装置１０と同じである。
【０２２５】
保護膜８は、電極６，７の一部を除く領域上に配置される。即ち、保護膜８は、膜厚減少領域４１，５１、およびｎ型非晶質半導体層４とｐ型非晶質半導体層５との間の領域に配置される。
【０２２６】
そして、保護膜８は、隣り合うｎ型非晶質半導体層４およびｐ型非晶質半導体層５間に配置された部分８１と、膜厚減少領域４１上に配置された部分８２と、膜厚減少領域５１上に配置された部分８３と、半導体基板１の面内方向（Ｙ軸方向）においてｎ型非晶質半導体層４またはｐ型非晶質半導体層５に隣接して配置された部分８４とを有する。
【０２２７】
保護膜の部分８１は、最も厚い膜厚ｄ１を有し、保護膜８の部分８２，８３，８４は、膜厚ｄ１の１０％〜９０％の範囲の膜厚を有する。
【０２２８】
保護膜８は、例えば、シリコン窒化膜（ＳｉＮ）からなる。
【０２２９】
このように、膜厚減少領域４１，５１に保護膜８を配置することによって、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５を保護し、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５による電界パッシベーション効果を得ることができる。
【０２３０】
また、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間に保護膜８を配置することによってパッシベーション層３（ｉ型非晶質シリコン）を保護してパッシベーション層３（ｉ型非晶質シリコン）による化学的なパッシベーション効果を得ることができる。
【０２３１】
長手方向に複数のｎ型非晶質半導体層４と複数のｐ型非晶質半導体層５を配置する構成とした場合は、複数のｎ型非晶質半導体層４間、または複数のｐ型非晶質半導体層５間の間に保護層８を形成する構成とすることができる。
【０２３２】
図２８を参照して、保護膜８の部分８２は、膜厚減少領域４１に配置され、ｎ型非晶質半導体層４および電極６に接する。そして、保護膜８の部分８２は、ｎ型非晶質半導体層４の長さ方向（Ｘ軸方向）に離間する電極６，６の一部の上にも配置される。
【０２３３】
保護膜８の部分８２の膜厚は、保護膜８の部分８１の膜厚ｄ１の１０％〜９０％の範囲の膜厚を有する。
【０２３４】
保護膜８の部分８３は、保護膜８の部分８２が膜厚減少領域４１に配置されるのと同様の態様で膜厚減少領域５１に配置される。
【０２３５】
図２９を参照して、保護膜８は、半導体基板１の面内方向（Ｙ軸方向）におけるｎ型非晶質半導体層４とｐ型非晶質半導体層５との間の領域、ｎ型非晶質半導体層４上の領域、およびｐ型非晶質半導体層５上の領域に配置される。
【０２３６】
そして、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間の領域に配置される保護膜８の部分８１は、膜厚ｄ１を有し、ｎ型非晶質半導体層４上の領域およびｐ型非晶質半導体層５上の領域上に配置される保護膜８の膜厚は、膜厚ｄ１よりも薄い。
【０２３７】
図３０を参照して、膜厚減少領域４１，５１が配置されていない領域では、保護膜８は、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間でパッシベーション膜３（ｉ型非晶質シリコン）、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７に接して配置される。
【０２３８】
従って、保護膜８は、パッシベーション膜３（ｉ型非晶質シリコン）、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７を保護する。その結果、パッシベーション膜３（ｉ型非晶質シリコン）による化学的なパッシベーション効果を得ることができる。
【０２３９】
また、外部から水分等がｎ型非晶質半導体層４およびｐ型非晶質半導体層５と電極６，７との間に進入するのを防止できる。
【０２４０】
図３１は、保護膜８を形成するためのメタルマスクの平面図である。
【０２４１】
図３１を参照して、メタルマスク５００は、複数の開口部５０１Ａと、複数の凸部５０１Ｂと、複数の凹部５０１Ｃとを有する。
【０２４２】
開口部５０１Ａは、長辺がＸ軸に平行な矩形形状を有し、Ｙ軸方向に沿って所定の間隔で配列される。
【０２４３】
凸部５０１Ｂは、開口部５０１Ａ中に設けられる。そして、凸部５０１Ｂは、厚さ（Ｚ軸方向の長さ）が開口部５０１ＡのＺ軸方向の長さの１０％〜７０％となるようにハーフエッチングされている。
【０２４４】
なお、凸部５０１Ｂは、厚さ（Ｚ軸方向の長さ）が開口部５０１ＡのＺ軸方向の長さよりも小さければよい。
【０２４５】
凹部５０１Ｃは、Ｙ軸方向において、隣り合う開口部５０１Ａ間であって、Ｘ軸方向において所定の間隔で設けられる。
【０２４６】
そして、凹部５０１Ｃは、深さ（Ｚ軸方向の長さ）がメタルマスク５００の厚さの１０％〜７０％になるようにハーフエッチングされている。
【０２４７】
凸部５０１Ｂは、メタルマスク５００の強度を強くするために設けられる。すなわち、凸部５０１Ｂが設けられない場合、開口部５０１Ａは、Ｘ軸方向に長い矩形形状を有するため、メタルマスク５００の強度が弱くなる。そこで、開口部５０１Ａ中に凸部５０１Ｂを設けてメタルマスク５００の強度を強くする。
【０２４８】
図２７に示す保護膜８の部分８１は、開口部５０１Ａのうち、凸部５０１Ｂを除く領域に対応して形成される。また、図２７に示す保護膜８の部分８２，８３は、凹部５０１Ｃに対応して形成される。更に、図２７に示す保護膜８の部分８４は、凸部５０１Ｂに対応して形成される。
【０２４９】
保護膜８をプラズマＣＶＤ法等の気相成長法を用いて形成する場合、開口部５０１Ａから半導体基板１上に到達した材料ガスは、開口部５０１Ａから凸部５０１Ｂおよび凹部５０１Ｃの領域にも回り込み、凸部５０１Ｂおよび凹部５０１Ｃに対応する領域に保護膜８を形成する。
【０２５０】
従って、保護膜８の部分８２〜８４は、保護膜８の部分８１よりも膜厚が薄くなる。
【０２５１】
図３２は、保護膜を形成するための別のメタルマスクの平面図である。図３２を参照して、メタルマスク６００は、図３１に示すメタルマスク５００において、Ｘ軸方向において凹部５０１Ｃの両側に凸５０１Ｂが配置されるように、凸５０１Ｂを追加したものである。
【０２５２】
これにより、１つの開口部５０１Ａに設けられる凸部５０１Ｂの個数が増え、メタルマスク６００の機械的強度をメタルマスク５００よりも強くできる。
【０２５３】
メタルマスク６００についてのその他の説明は、メタルマスク５００についての説明と同じである。
【０２５４】
メタルマスク５００，６００においては、凹部５０１Ｃは、膜厚減少領域４１，５１上に保護膜８を形成するものであるため、凹部５０１Ｃの位置を自由に変更することはできない。
【０２５５】
一方、凸部５０１Ｂは、メタルマスク５００，６００の機械的強度を強くするために設けられるものであるため、メタルマスク５００，６００の機械的強度を考慮して凸部５０１Ｂの個数および配置位置を自由に変えられる。
【０２５６】
従って、メタルマスク６００は、凸部５０１Ｂの個数をメタルマスク５００よりも増やして機械的強度を強くしたものである。
【０２５７】
なお、保護膜８を形成するためのメタルマスクは、メタルマスク５００，６００に限らず、メタルマスクの機械的強度を考慮して、任意の個数の凸部５０１Ｂを任意の位置に配置したメタルマスクであってもよい。
【０２５８】
上述したように、膜厚減少領域４１，５１は、少なくとも１つあればよく、少なくとも１個の凸部５０１Ｂを設ければ、メタルマスク５００，６００の強度を強くできるので、メタルマスク５００，６００は、次の構成を有する。
【０２５９】
即ち、メタルマスク５００，６００は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さに相当する長さを有し、かつ、半導体基板１の面内方向においてｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列方向に複数配置された複数の開口部５０１Ａと、複数の開口部５０１Ａに設けられ、かつ、開口部５０１Ａの深さよりも小さい厚さを有する少なくとも１つの凸部５０１Ｂと、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の配列方向において隣り合う２つの開口部５０１Ａ間においてｎ型非晶質半導体層４およびｐ型非晶質半導体層５の長さ方向に所定の間隔で配置され、かつ、開口部５０１Ａの深さよりも小さい厚さを有する少なくとも１つの凹部５０１Ｃとを有する。
【０２６０】
メタルマスク５００，６００を用いた保護膜８の成膜は、以下のようにして行う。電極６，７の形成後、半導体基板１の裏面側にメタルマスク５００を配置し、プラズマＣＶＤ法等の気相成長法を用いてシリコン窒化膜（ＳｉＮ）を成膜する。これにより、開口部５０１Ａに対応する領域にＳｉＮが堆積し、保護膜８が形成される。また、ハーフエッチングされた凸部５０１Ｂおよび凹部５０１Ｃに対応する領域に反応ガスが回り込み、保護膜８が凸部５０１Ｂおよび凹部５０１Ｃの下側にも成膜される。
【０２６１】
なお、凸部５０１Ｂおよび凹部５０１Ｃの大きさにもよるが、凸部５０１Ｂおよび凹部５０１Ｃの下側に成膜される保護膜８の膜厚は、開口部５０１Ａに成膜される保護膜８の１０％〜９０％程度であってもよい。
【０２６２】
このようにメタルマスク５００，６００を用いてＳｉＮを成膜することにより、半導体基板１の裏面側には、電極６，７の一部の領域を除き、保護膜８が形成される。
【０２６３】
これにより、電極６，７、ｎ型非晶質半導体層４、およびｐ型非晶質半導体層５のいずれによっても覆われていないパッシベーション膜３の領域、ｎ型非晶質半導体層４の膜厚減少領域４１，ｐ型非晶質半導体層５の膜厚減少領域５１、およびｎ型非晶質半導体層４とｐ型非晶質半導体層５との間は、保護膜８によって覆われる。
【０２６４】
上記の例では、保護膜８の材料としてＳｉＮを用いる場合が好適であるが、保護膜８の材料として、例えば、ＳｉＯ、ＳｉＯＮ、ＡｌＯ、ＴｉＯ等を用いてもよい。
【０２６５】
光電変換装置１０Ａは、図６から図９に示す工程（ａ）〜工程（ｌ）に、メタルマスク５００（またはメタルマスク６００）を用いて保護膜８を形成する工程を追加した工程に従って製造される。
【０２６６】
光電変換装置１０Ａにおいては、光電変換装置１０における効果に加え、保護膜８によって、パッシベーション膜３、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および膜厚減少領域４１，５１が保護される。その結果、パッシベーション膜３による化学的なパッシベーション効果を得ることができるとともに、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５による電界パッシベーション効果も得られ、光電変換装置１０Ａの特性を向上できる。そして、保護膜８がシリコン窒化膜（ＳｉＮ）からなる場合、シリコン窒化膜（ＳｉＮ）は、正の固定電荷を有するので、この正の固定電荷による電界パッシベーション効果を更に得ることができる。
【０２６７】
上記においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の両方がそれぞれ膜厚減少領域４１，５１を有すると説明したが、この発明の実施の形態においては、これに限らず、光電変換装置１０Ａにおいては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の両方が膜厚減少領域を有さず、保護膜８だけが膜厚減少領域を有していてもよい。
【０２６８】
また、光電変換装置１０Ａにおいては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の少なくとも１つが膜厚減少領域を有し、かつ、保護膜が膜厚減少領域を有していてもよい。
【０２６９】
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
【０２７０】
上記においては、半導体基板１は、ｎ型の導電型を有すると説明したが、この発明の実施の形態においては、これに限らず、半導体基板１は、ｐ型の導電型を有していてもよい。
【０２７１】
［実施の形態３］
図３３は、この実施の形態による光電変換装置を備える光電変換モジュールの構成を示す概略図である。図３３を参照して、光電変換モジュール１０００は、複数の光電変換装置１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
【０２７２】
複数の光電変換装置１００１は、アレイ状に配置され、直列に接続される。なお、複数の光電変換装置１００１は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。
【０２７３】
そして、複数の光電変換装置１００１の各々は、光電変換装置１０，１０Ａのいずれかからなる。
【０２７４】
カバー１００２は、耐候性のカバーからなり、複数の光電変換装置１００１を覆う。カバー１００２は、例えば、光電変換装置１００１の受光面側に設けられた透明基材（例えば、ガラス等）と、光電変換装置１００１の受光面側と反対の裏面側に設けられた裏面基材（たとえば、ガラス、樹脂シート等）と、透明基材と裏面基材との間の隙間を埋める封止材（例えば、ＥＶＡ等）とを含む。
【０２７５】
出力端子１００３は、直列に接続された複数の光電変換装置１００１の一方端に配置される光電変換装置１００１に接続される。
【０２７６】
出力端子１００４は、直列に接続された複数の光電変換装置１００１の他方端に配置される光電変換装置１００１に接続される。
【０２７７】
上述したように、光電変換装置１０，１０Ａは、変換効率および防湿性に優れる。
【０２７８】
従って、光電変換モジュール１０００の変換効率および防湿性を向上できる。
【０２７９】
なお、光電変換モジュール１０００に含まれる光電変換装置１００１の数は、２以上の任意の整数である。
【０２８０】
また、実施の形態３による光電変換モジュールは、図３３に示す構成に限らず、光電変換装置１０，１０Ａのいずれかを用いる限り、どのような構成であってもよい。
【０２８１】
上述した実施の形態１〜３によれば、この発明の実施の形態による光電変換装置、光電変換モジュールおよび光電変換装置の製造方法は、次の構成を有する。
【０２８２】
（構成１）
この発明の実施の形態による光電変換装置の製造方法は、所定の間隔で一列に配列された複数の第１の開口部と、隣り合う２つの第１の開口部間に配置され、かつ、第１の開口部の深さよりも小さい厚さを有する少なくとも１つの第１の凸部とを含む第１のマスクを用いて半導体基板の一方の面に第１の導電型を有する第１の非晶質半導体層を気相成長法によって形成する第１の工程と、所定の間隔で一列に配列された複数の第２の開口部と、隣り合う２つの前記第２の開口部間に配置され、かつ、第２の開口部の深さよりも小さい厚さを有する少なくとも１つの第２の凸部とを含む第２のマスクを用いて半導体基板の一方の面に半導体基板の面内方向において第１の非晶質半導体層と交互に配置され、かつ、第１の導電型と異なる第２の導電型を有する第２の非晶質半導体層を気相成長法によって形成する第２の工程と備える。
【０２８３】
構成１によれば、第１のマスクを用いて形成された第１の非晶質半導体層は、第１の凸部に対応する位置に膜厚減少領域を有する。また、第２のマスクを用いて形成された第２の非晶質半導体層は、第２の凸部に対応する位置に膜厚減少領域を有する。
【０２８４】
その結果、半導体基板に印加される応力は、膜厚が一定である非晶質半導体層が形成される場合よりも半導体基板に印加される応力が軽減され、半導体基板の反りや撓みを抑制できる。
【０２８５】
（構成２）
構成１において、光電変換装置の製造方法は、半導体基板と第１および第２の非晶質半導体層との間にパッシベーション膜を形成する第３の工程を更に備える。
【０２８６】
構成２によれば、パッシベーション膜と半導体基板との界面におけるキャリアの再結合が抑制される。
【０２８７】
従って、光電変換装置の変換効率を向上できる。
【０２８８】
（構成３）
構成２において、第３の工程において、真性水素化非晶質シリコンがパッシベーション膜として形成される。
【０２８９】
構成３によれば、パッシベーション膜中の水素によって半導体基板の表面に存在する欠陥を補償でき、キャリアの寿命が長くなる。
【０２９０】
従って、光電変換装置の変換効率を向上できる。
【０２９１】
（構成４）
構成１から構成３のいずれかにおいて、光電変換装置の製造方法は、第１および第２の非晶質半導体層の長さに相当する長さを有し、かつ、半導体基板の面内方向において第１および第２の非晶質半導体層の配列方向に複数配置された複数の第３の開口部と、複数の第３の開口部に設けられ、かつ、第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凸部と、第１および第２の非晶質半導体層の配列方向において隣り合う２つの第３の開口部間において第１および第２の非晶質半導体層の長さ方向に所定の間隔で配置され、かつ、第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凹部とを有する第３のマスクを用いて、隣り合う第１および第２の非晶質半導体層間の領域と、第１の工程において形成された第１の非晶質半導体層の膜厚減少領域と、第２の工程において形成された第２の非晶質半導体層の膜厚減少領域とに保護膜を気相成長法によって形成する第４の工程を更に備える。
【０２９２】
構成４によれば、第１および第２の非晶質半導体層間および膜厚減少領域に保護膜が形成される。
【０２９３】
その結果、保護膜の下に存在するパッシベーション膜または半導体基板を保護でき、キャリアの寿命が長くなる。
【０２９４】
従って、光電変換装置の変換効率を向上できる。
【０２９５】
（構成５）
構成１から構成３のいずれかにおいて、光電変換装置の製造方法は、第１の非晶質半導体層が半導体基板の一方の面に形成され、第２の非晶質半導体層が半導体基板の面内方向において第１の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第１および第２の非晶質半導体層の長さに相当する長さを有し、かつ、半導体基板の面内方向において第１及び第２の非晶質半導体層の配列方向に複数配置された複数の第３の開口部と、複数の第３の開口部に設けられ、かつ、第３の開口部の深さよりも小さい厚さを有する少なくとも１つの凸部を有する第３のマスクを用いて、隣り合う第１および第２の非晶質半導体層間の領域に保護膜を気相成長法によって形成する第４の工程を更に備える。
【０２９６】
構成５によれば、隣り合う第１および第２の非晶質半導体層間に保護膜が形成される。そして、形成された保護膜は、膜厚が減少する膜厚減少領域を少なくとも１つ有する。
【０２９７】
従って、保護膜を軽視得するための第３のマスクの機械的強度が強くなり、隣り合う第１および第２の非晶質半導体層間の領域に保護膜を正確に形成できる。
【０２９８】
（構成６）
構成４または構成５において、第４の工程において、シリコン窒化膜が保護膜として形成される。
【０２９９】
構成６によれば、気相成長法を用いて、１回のプロセスで保護膜を形成できる。また、シリコン窒化膜の正の固定電荷によって電界パッシベーション効果を得ることができる。
【０３００】
（構成７）
この発明の実施の形態による光電変換装置は、半導体基板と、第１の非晶質半導体層と、第２の非晶質半導体層とを備える。半導体基板は、第１の導電型を有する。第１の非晶質半導体層は、半導体基板の一方の面に形成され、第１の導電型を有する。第２の非晶質半導体層は、半導体基板の面内方向において第１の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第１の導電型と異なる第２の導電型を有する。そして、第１および第２の非晶質半導体層の少なくとも１つは、非晶質半導体層を幅方向に横断し、かつ、膜厚が減少する膜厚減少領域を少なくとも１つ有する。
【０３０１】
構成６によれば、第１および第２の非晶質半導体層の少なくとも１つは、膜厚減少領域を有するので、半導体基板に印加される応力は、膜厚が一定である非晶質半導体層が形成される場合よりも軽減される。
【０３０２】
従って、半導体基板の反りや撓みを抑制できる。
【０３０３】
（構成８）
構成７において、光電変換装置は、半導体基板と、第１および第２の非晶質半導体層との間に配置されたパッシベーション膜を更に備える。
【０３０４】
構成７によれば、パッシベーション膜と半導体基板との界面におけるキャリアの再結合が抑制される。
【０３０５】
従って、光電変換装置の変換効率を向上できる。
【０３０６】
（構成９）
構成８において、パッシベーション膜は、真性水素化非晶質シリコンを含む。
【０３０７】
構成９によれば、パッシベーション膜中の水素によって半導体基板の表面に存在する欠陥を補償でき、キャリアの寿命が長くなる。
【０３０８】
従って、光電変換装置の変換効率を向上できる。
【０３０９】
（構成１０）
構成７から構成９のいずれかにおいて、光電変換装置は、第１および第２の非晶質半導体層における膜厚減少領域上に形成された保護膜を更に備える。
【０３１０】
構成１０によれば、第１および第２の非晶質半導体層間および膜厚減少領域に保護膜が形成される。
【０３１１】
その結果、保護膜の下に存在するパッシベーション膜または半導体基板を保護でき、キャリアの寿命が長くなる。
【０３１２】
従って、光電変換装置の変換効率を向上できる。
【０３１３】
（構成１１）
この発明の実施の形態による光電変換装置は、半導体基板と、第１の非晶質半導体層と、第２の非晶質半導体層と、保護膜とを備える。半導体基板は、第１の導電型を有する。第１の非晶質半導体層は、半導体基板の一方の面に形成され、第１の導電型を有する。第２の非晶質半導体層は、半導体基板の面内方向において第１の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第１の導電型と異なる第２の導電型を有する。保護膜は、半導体基板の一方の面において、隣り合う第１および第２の非晶質半導体層間の領域に形成される。そして、保護膜は、当該保護膜を幅方向に横断し、かつ膜厚が減少する膜厚減少領域を少なくとも１つ有する。
【０３１４】
構成１１によれば、隣り合う第１および第２の非晶質半導体層間に保護膜が配置され、保護膜は、第１および第２の非晶質半導体層の長さ方向に一繋がりになっている。
【０３１５】
従って、第１および第２の非晶質半導体層によって覆われていない領域から水分等の湿気が侵入するのを抑制できる。
【０３１６】
（構成１２）
構成１０または構成１１において、保護膜は、シリコン窒化膜を少なくとも含む。
【０３１７】
構成１２によれば、シリコン窒化膜の正の固定電荷によって、電界パッシベーション効果を得ることができる。
【０３１８】
（構成１３）
この発明の実施の形態による光電変換モジュールは、導電部と、複数の光電変換装置とを備える。導電部は、配線シートまたはワイヤーグリッドから。複数の光電変換装置は、導電部上に配置される。そして、複数の光電変換装置の各々は、構成７から構成１２のいずれかに記載の光電変換装置からなる。
【０３１９】
構成１３によれば、構成７から構成１２のいずれかに記載の光電変換装置は、変換効率を向上できるので、その光電変換装置を備えた光電変換モジュールも、変換効率を向上できる。
【０３２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０３２１】
この発明は、光電変換装置、光電変換モジュールおよび光電変換装置の製造方法に適用される。
【符号の説明】
【０３２２】
１  半導体基板、２  反射防止膜、３  パッシベーション膜、４  ｎ型非晶質半導体層、５  ｐ型非晶質半導体層、６，７  電極、８  保護膜、１０，１０Ａ  光電変換装置、３０  配線シート、３１  絶縁性基板、３２ｎ  ｎ型用配線材、３２ｐ  ｐ型用配線材、４１，５１  膜厚減少領域、２００，３００，４００，５００  メタルマスク、２０１，３０１，５０１  開口領域、２０１Ａ，３０１Ａ，４０１ｎ，４０１ｐ，５０１Ａ，５０１Ｃ  開口部、２０１Ｂ，３０１Ｂ  凸部、５０１Ｂ  凹部、１００３，１００４  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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