(57)【要約】      （修正有）【課題】ゲート絶縁層の欠陥の検出精度を向上できる半導体装置および半導体装置の製造方法を提供する。【解決手段】第１導電形の第１半導体領域１と、第２導電形の第２半導体領域２と、第１導電形の第３半導体領域３と、ゲート電極１０と、ゲート絶縁層１１と、第２導電形の第４半導体領域４と、第１導電部２０と、第１絶縁層２１と、を有する。ゲート電極１０は、第１半導体領域１から第２半導体領域２に向かう第１方向に対して垂直な第２方向において、第２半導体領域２と並んでいる。第１導電部２０の少なくとも一部は、第４半導体領域４に囲まれている。第１絶縁層２１の少なくとも一部は、第１導電部２０と第４半導体領域４との間に設けられている。第１絶縁層２１の、第１方向において第１導電部２０と第１半導体領域１との間に位置する部分の厚みは、ゲート絶縁層１１の膜厚よりも薄い。【選択図】図２
2017050331.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において、前記第２半導体領域と並ぶゲート電極と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれと、前記ゲート電極と、の間に設けられたゲート絶縁層と、
前記第１半導体領域の上に、前記第２半導体領域と離間して選択的に設けられた第２導電形の第４半導体領域と、
少なくとも一部が前記第４半導体領域に囲まれた第１導電部と、
少なくとも一部が前記第１導電部と前記第４半導体領域との間に設けられ、前記第１方向において前記第１導電部と前記第１半導体領域との間に位置する部分の厚みが、前記ゲート絶縁層の膜厚よりも薄い第１絶縁層と、
を備えた半導体装置。
【請求項２】
前記第１絶縁層は、絶縁破壊されている請求項１記載の半導体装置。
【請求項３】
前記第１導電部の前記第２方向における長さは、前記ゲート電極の前記第２方向における長さよりも短い請求項１または２に記載の半導体装置。
【請求項４】
少なくとも一部が前記第４半導体領域に囲まれ、前記第１導電部と離間して設けられた第２導電部と、
少なくとも一部が前記第２導電部と前記第４半導体領域との間に設けられ、前記第１方向において前記第２導電部と前記第１半導体領域との間に位置する部分の厚みが、前記ゲート絶縁層の前記膜厚よりも薄く、前記第１絶縁層の前記部分の前記厚みよりも厚い第２絶縁層と、
をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２半導体領域の上、前記第３半導体領域の上、および前記第４半導体領域の上に設けられ、前記第２半導体領域および前記第３半導体領域と電気的に接続された第１電極と、
前記第１電極と前記第４半導体領域との間に設けられた絶縁層と、
を備えた請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、に対して、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な第３方向に延びる第１トレンチと、前記第１トレンチと離間し、前記第３方向に延び、前記第１トレンチの幅よりも狭い幅を有する第２トレンチと、を、前記第２半導体層の表面に形成し、
前記第１トレンチの内壁および前記第２トレンチの内壁に第１絶縁層を形成し、
前記第１絶縁層の上に第１導電層を形成し、
前記第１導電層の一部を除去することで、前記第１トレンチの内部に第１電極を形成し、前記第２トレンチの内部に第１導電部を形成し、
前記第１方向および前記第３方向に対して垂直な第２方向において前記第１電極と並ぶ第２導電形の第２半導体領域と、前記第２半導体領域と離間し、前記第１導電部を囲む第２導電形の第４半導体領域と、を前記第２半導体層の表面に形成し、
前記第２半導体領域の上に第１導電形の第３半導体領域を選択的に形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置について、ゲート絶縁層の欠陥の有無を調べる必要が生ずる場合がある。欠陥の検出精度は、高いことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１５３２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート絶縁層の欠陥の検出精度を向上できる半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、ゲート絶縁層と、第２導電形の第４半導体領域と、第１導電部と、第１絶縁層と、を有する。
第２半導体領域は、第１半導体領域の上に選択的に設けられている。
第３半導体領域は、第２半導体領域の上に選択的に設けられている。
ゲート電極は、第１半導体領域から第２半導体領域に向かう第１方向に対して垂直な第２方向において、第２半導体領域と並んでいる。
ゲート絶縁層は、第１半導体領域、第２半導体領域、および第３半導体領域のそれぞれと、ゲート電極と、の間に設けられている。
第４半導体領域は、第１半導体領域の上に、第２半導体領域と離間して選択的に設けられている。
第１導電部の少なくとも一部は、第４半導体領域に囲まれている。
第１絶縁層の少なくとも一部は、第１導電部と第４半導体領域との間に設けられている。第１絶縁層の、第１方向において第１導電部と第１半導体領域との間に位置する部分の厚みは、ゲート絶縁層の膜厚よりも薄い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表す工程平面図である。
【図７】第１実施形態の変形例に係る半導体装置を表す平面図である。
【図８】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図９】第２実施形態に係る半導体基板を表す平面図である。
【図１０】図９のＡ−Ａ´断面図である。
【図１１】第２実施形態に係る半導体装置の製造工程を表す工程平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１および図２を用いて第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、図１のＡ−Ａ´断面図である。
図１において、メイン素子領域Ｒ１およびテスト素子領域Ｒ２が破線で表されている。
【０００９】
半導体装置１００は、例えば、ＩＧＢＴである。
図１および図２に表すように、半導体装置１００は、ｐ＋形（第２導電形）コレクタ領域６（第６半導体領域）、ｎ＋形（第１導電形）半導体領域７（第７半導体領域）、ｎ−形半導体領域１（第１半導体領域）、ｐ形ベース領域２（第２半導体領域）、ｎ＋形エミッタ領域３（第３半導体領域）、ｐ形半導体領域４（第４半導体領域）、ｎ＋形半導体領域５（第５半導体領域）、ｐ形半導体領域８（第８半導体領域）、ゲート電極１０、ゲート絶縁層１１、第１導電部２０、第１絶縁層２１、コレクタ電極３１、エミッタ電極３２、およびゲート電極パッド３３を有する。
【００１０】
図１に表すように、半導体装置１００の上面には、エミッタ電極３２およびゲート電極パッド３３が、互いに離間して設けられている。また、半導体装置１００において、メイン素子領域Ｒ１とテスト素子領域Ｒ２は、互いに離間して設けられている。エミッタ電極３２は、メイン素子領域Ｒ１およびテスト素子領域Ｒ２に設けられている。
【００１１】
図２に表すように、半導体装置の下面には、コレクタ電極３１が設けられている。
ｐ＋形コレクタ領域６は、コレクタ電極３１の上に設けられ、コレクタ電極３１と電気的に接続されている。
ｎ＋形半導体領域７は、ｐ＋形コレクタ領域６の上に設けられている。
ｎ−形半導体領域１は、ｎ＋形半導体領域７の上に設けられている。
コレクタ電極３１、ｐ＋形コレクタ領域６、ｎ＋形半導体領域７、およびｎ−形半導体領域１は、メイン素子領域Ｒ１とテスト素子領域Ｒ２の両方に設けられている。
【００１２】
ｐ形ベース領域２は、メイン素子領域Ｒ１において、ｎ−形半導体領域１の上に設けられている。
ｎ＋形エミッタ領域３は、ｐ形ベース領域２の上に選択的に設けられている。ｐ形ベース領域２およびｎ＋形エミッタ領域３は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
ｐ形半導体領域８は、複数のｐ形ベース領域２の周りに設けられている。
ｐ形ベース領域２、ｎ＋形エミッタ領域３、およびｐ形半導体領域８は、これらの上に設けられたエミッタ電極３２と電気的に接続されている。
【００１３】
ゲート電極１０は、メイン素子領域Ｒ１に設けられ、ゲート絶縁層１１を介してｐ形ベース領域２と対面している。また、ゲート電極１０は、ゲート絶縁層１１を介してｎ−形半導体領域１に囲まれた部分を有する。ゲート電極１０とエミッタ電極３２との間には絶縁層が設けられ、これらの電極は電気的に分離されている。
ゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１４】
ｐ形半導体領域４は、テスト素子領域Ｒ２に設けられている。ｐ形半導体領域４のＺ方向における厚みは、例えば、ｐ形ベース領域２のＺ方向における厚みよりも厚い。
ｎ＋形半導体領域５は、ｐ形半導体領域４の上に選択的に設けられている。ただし、半導体装置１００は、ｎ＋形半導体領域５を有していなくてもよい。
【００１５】
第１導電部２０は、第１絶縁層２１を介してｐ形半導体領域４に囲まれている。第１導電部２０は、例えばＸ方向において複数設けられている。ｐ形半導体領域４と、少なくとも１つの第１導電部２０と、の間の第１絶縁層２１は、絶縁破壊されている。このため、当該１つの第１導電部２０は、ｐ形半導体領域４と導通している。
【００１６】
または、第１導電部２０の一部は、第１絶縁層２１を介してｐ形半導体領域４に囲まれ、第１導電部２０の他の一部が、第１絶縁層２１を介してｎ−形半導体領域１に囲まれていてもよい。この場合、少なくとも１つの第１導電部２０は、ｎ−形半導体領域１またはｐ形半導体領域４と導通している。
【００１７】
第１導電部２０のＸ方向における長さＬ１は、ゲート電極１０のＸ方向における長さＬ２よりも短い。また、第１絶縁層２１のうち、Ｚ方向において第１導電部２０とｎ−形半導体領域１との間に位置する部分の厚みは、ゲート絶縁層１１のうち、Ｚ方向においてゲート電極１０とｎ−形半導体領域１との間に位置する部分の厚みよりも薄い。
【００１８】
絶縁層４０は、ｐ形半導体領域８の一部の上面からｐ形半導体領域４の上面にわたって設けられている。エミッタ電極３２は、テスト素子領域Ｒ２において、絶縁層４０の上に設けられている。
第１導電部２０がｐ形半導体領域４を貫通しておらず、ｎ−形半導体領域１に達していない場合は、ｐ形半導体層４およびｎ＋形半導体領域５が絶縁層４０に覆われておらず、これらの半導体領域がエミッタ電極３２と接していてもよい。
一方、第１導電部２０がｐ形半導体領域４を貫通しており、ｎ−形半導体領域１に達している場合は、ｐ形半導体領域４およびｎ＋形半導体領域５は絶縁層４０に覆われ、エミッタ電極３２と直接接触していないことが望ましい。または、この場合、ｐ形半導体領域４の上にｎ＋形半導体領域５が設けられていないことが望ましい。
【００１９】
ここで、各構成要素の材料の一例を説明する。
ｐ＋形コレクタ領域６、ｎ＋形半導体領域７、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形エミッタ領域３、ｐ形半導体領域４、ｎ＋形半導体領域５、およびｐ形半導体領域８は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
ゲート電極１０および第１導電部２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１および第１絶縁層２１は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３１、エミッタ電極３２、およびゲート電極パッド３３は、アルミニウムなどの金属を含む。
【００２０】
次に、図３〜図６を参照して、第１実施形態に係る半導体装置の製造方法の一例について説明する。
図３〜図５は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
図６は、第１実施形態に係る半導体装置１００の製造工程を表す工程平面図である。
【００２１】
まず、ｎ＋形半導体層７ａ（第１半導体層）と、ｎ＋形半導体層７ａの上に設けられたｎ−形半導体層１ａ（第２半導体層）と、を有する半導体基板を用意する。ｎ−形半導体層１ａは、メイン素子領域Ｒ１に対応する第１領域Ｒ１ａと、テスト素子領域Ｒ２に対応する第２領域Ｒ２ａと、を有する。
【００２２】
続いて、第１領域Ｒ１ａの表面に複数の第１トレンチＴｒ１を形成し、第２領域Ｒ２ａの表面に複数の第２トレンチＴｒ２を形成する。第１トレンチＴｒ１および第２トレンチＴｒ２は、Ｘ方向において複数形成され、それぞれはＹ方向に延びている。このとき、第２トレンチＴｒ２の幅（Ｘ方向における長さ）が第１トレンチＴｒ１の幅（Ｘ方向における長さ）よりも狭く（短く）なるように、第１トレンチＴｒ１および第２トレンチＴｒ２を形成する。なお、第１トレンチＴｒ１と第２トレンチＴｒ２は、互いに異なる工程により形成されてもよい。
【００２３】
次に、熱酸化を行うことで、図３（ａ）に表すように、これらのトレンチの内壁およびｎ−形半導体層１ａの上面に第１絶縁層ＩＬ１を形成する。このとき、第２トレンチＴｒ２の幅は、第１トレンチＴｒ１の幅よりも狭い。このため、第２トレンチＴｒ２の底部では、第１トレンチＴｒ１の底部よりも酸化膜が形成されにくい。この結果、第１絶縁層ＩＬ１のうち第２トレンチＴｒ２の底部に形成された部分の厚みは、第１絶縁層ＩＬ１のうち第１トレンチＴｒ１の底部に形成された部分の厚みよりも薄くなる。
【００２４】
次に、第１絶縁層ＩＬ１の上に第１導電層を形成し、この第１導電層の一部をエッチングにより除去する。この工程により、第１トレンチＴｒ１の内部にゲート電極１０が形成され、第２トレンチＴｒ２の内部に第１導電部２０が形成される。続いて、図３（ｂ）に表すように、ゲート電極１０の上面および第１導電部２０の上面を酸化し、第２絶縁層ＩＬ２を形成する。
【００２５】
次に、第１領域Ｒ１ａの表面にｐ形不純物をイオン注入することで、ｐ形ベース領域２およびｐ形半導体領域８を形成し、第２領域Ｒ２ａの表面にｐ形不純物をイオン注入することで、ｐ形半導体領域４を形成する。ｐ形ベース領域２、ｐ形半導体領域４、およびｐ形半導体領域８は、同一の工程で同時に形成されてもよいし、互いに異なる工程で形成されてもよい。
続いて、図４（ａ）に表すように、ｐ形ベース領域２の表面にｎ形不純物をイオン注入することで、ｎ＋形エミッタ領域３を選択的に形成する。このとき、ｐ形半導体領域４の上にｎ＋形半導体領域５を形成してもよい。
【００２６】
ここで、製造途中の半導体装置に対して、テストを行う。
具体的には、まず、第１導電部２０とｎ＋形半導体層７ａとの間に所定の電圧を印加する。続いて、この印加電圧を上昇させると、第１絶縁層２１に相当する第１絶縁層ＩＬ１がいずれ絶縁破壊し、第１導電部２０とｐ形半導体領域４とが短絡する。このとき、第１絶縁層２１の絶縁破壊が生じた電圧を記録する。
【００２７】
続いて、ゲート電極１０とｎ＋形半導体層７ａとの間に、第１絶縁層２１の絶縁破壊が生じた電圧を印加する。上述した通り、第１絶縁層ＩＬ１のうち第２トレンチＴｒ２の底部に形成された部分の厚みは、第１絶縁層ＩＬ１のうち第１トレンチＴｒ１の底部に形成された部分の厚みよりも薄い。このため、第１トレンチＴｒ１およびゲート絶縁層１１が設計通りに形成されていれば、第１絶縁層２１で絶縁破壊が生じた電圧では、ゲート絶縁層１１において絶縁破壊は生じない。
【００２８】
テストを行った後は、第１絶縁層ＩＬ１および第２絶縁層ＩＬ２の上に、第３絶縁層ＩＬ３を形成する。続いて、これら第１絶縁層ＩＬ１〜第３絶縁層ＩＬ３をパターニングし、図４（ｂ）に表すように、ｐ形ベース領域２、ｎ＋形エミッタ領域３、ｐ形半導体領域８、およびｐ形半導体領域４の表面を露出させる。
【００２９】
次に、露出された半導体領域およびパターニングされた第３絶縁層ＩＬ３を覆う第４絶縁層ＩＬ４を形成する。続いて、図５（ａ）に表すように、この第４絶縁層ＩＬ４をパターニングし、第１領域Ｒ１ａにおいてｐ形半導体領域８の一部、ｐ形ベース領域２、およびｎ＋形エミッタ領域３の表面を再度露出させる。
【００３０】
次に、露出された半導体領域およびパターニングされた第４絶縁層ＩＬ４を覆う金属層を形成する。続いて、この金属層をパターニングすることで、エミッタ電極３２およびゲート電極パッド３３を形成する。
【００３１】
次に、ｎ＋形半導体層７ａの裏面を、ｎ＋形半導体層７ａが所定の厚さになるまで研磨する。続いて、ｎ＋形半導体層７ａの裏面にｐ形不純物をイオン注入し、図５（ｂ）に表すように、ｐ＋形コレクタ領域６を形成する。その後、ｐ＋形コレクタ領域６の下にコレクタ電極３１を形成する。
【００３２】
このとき、図６に表すように、半導体基板には複数の半導体装置１００が形成されている。この半導体基板を図６に表す破線の位置でダイシングし、それぞれの半導体装置１００を分離することで、図１および図２に表す半導体装置１００が得られる。
【００３３】
ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置１００は、ゲート電極１０およびゲート絶縁層１１とは別に、テスト用の第１導電部２０および第１絶縁層２１を有する。上述した通り、第１絶縁層２１の底部の膜厚は、ゲート絶縁層１１の底部の膜厚よりも薄いため、第１絶縁層２１の絶縁耐圧は、ゲート絶縁層１１の絶縁耐圧よりも低い。
従って、ゲート絶縁層１１に欠陥が無い場合は、第１絶縁層２１において絶縁破壊が生じた電圧をゲート絶縁層１１に印加しても、ゲート絶縁層１１では絶縁破壊は生じない。
【００３４】
本実施形態によれば、ゲート絶縁層１１と同じ半導体装置内に設けられた第１絶縁層２１を用いて、ゲート絶縁層１１をテストする電圧を決定することができる。すなわち、半導体装置ごとや基板ごとの特性ばらつきがあった場合でも、特性ばらつきに応じてテストを行う電圧を変化させることができる。このため、ゲート絶縁層１１に欠陥がある場合に、当該欠陥の検出精度を向上させることができる。また、特性のばらつきによりゲート絶縁層１１の耐圧が中央値よりも低い場合などでも、そのばらつきに応じた電圧でゲート絶縁層１１をテストすることができる。このため、正常なゲート絶縁層１１が破壊される可能性を低減し、歩留まりを改善することも可能である。
【００３５】
（変形例）
図７および図８を用いて、第１実施形態の変形例に係る半導体装置について説明する。
図７は、第１実施形態の変形例に係る半導体装置１５０を表す平面図である。
図８（ａ）は、図７のＡ−Ａ´断面図であり、図８（ｂ）は、図７のＢ−Ｂ´断面図である。
【００３６】
半導体装置１５０は、メイン素子領域Ｒ１、第１テスト素子領域Ｒ２１、および第２テスト素子領域Ｒ２２を有する。
【００３７】
図８（ｂ）に表すように、第２テスト素子領域Ｒ２２には、第２導電部２５および第２絶縁層２６が設けられている。第１導電部２０と同様に、第１導電部２０は、第１絶縁層２１を介してｐ形半導体領域４に囲まれている。
【００３８】
第２導電部２５のＸ方向における長さＬ３は、第１導電部２０の長さＬ１より長く、ゲート電極１０の長さＬ２よりも短い。ただし、長さＬ３は、長さＬ１と等しくてもよい。また、第２絶縁層２６の底部の膜厚は、第１絶縁層２１の底部の膜厚よりも厚く、ゲート絶縁層１１の底部の膜厚よりも薄い。従って、第２絶縁層２６の絶縁耐圧は、第１絶縁層２１の絶縁耐圧よりも高く、ゲート絶縁層１１の絶縁耐圧よりも低い。
【００３９】
本変形例に係る半導体装置１５０は、第１導電部２０および第１絶縁層２１に加えて、第２導電部２５および第２絶縁層２６を有する。第１絶縁層２１に電圧を加えて第１絶縁層２１の破壊電圧を確認するとともに、第２絶縁層２６に電圧を加えて第２絶縁層２６の破壊電圧を確認することで、テスト用の導電部および絶縁層が設計通りに形成するか確認することが可能となる。
例えば、第２絶縁層２６の破壊電圧が第１絶縁層２１の破壊電圧よりも低ければ、第２絶縁層２６が設計通りに形成されていないことが分かると共に、第１絶縁層２１は設計通りに形成されている可能性が高いことが分かる。
【００４０】
第１テスト素子領域Ｒ２１および第２テスト素子領域Ｒ２２の両方に形成された素子を用いてゲート絶縁層１１のテストを行う電圧を決定することで、ゲート絶縁層１１の欠陥の検出精度をより一層向上させることができる。
【００４１】
（第２実施形態）
図９〜図１１を用いて、第２実施形態に係る半導体基板について説明する。
図９は、第２実施形態に係る半導体基板２００を表す平面図である。
図１０は、図９のＡ−Ａ´断面図である。
図１１は、第２実施形態に係る半導体基板２００の加工工程を表す工程平面図である。
図９において、メイン素子領域Ｒ１およびテスト素子領域Ｒ２が、破線で表されている。
【００４２】
半導体基板２００は、図９および図１０に表すように、複数のメイン素子領域Ｒ１およびテスト素子領域Ｒ２を有する。図９に表す例では、メイン素子領域Ｒ１とテスト素子領域Ｒ２は、Ｘ方向において交互に設けられている。テスト素子領域Ｒ２は、Ｙ方向において隣り合うメイン素子領域Ｒ１同士の間に設けられていてもよい。
【００４３】
第１実施形態に係る半導体装置１００では、エミッタ電極３２の一部がテスト素子領域Ｒ２に設けられていた。これに対して、本実施形態では、テスト素子領域Ｒ２は、エミッタ電極３２と離間して設けられている。
【００４４】
本実施形態に係る半導体基板２００は、図３〜図５に表す半導体装置１００の製造方法と同様に作製およびテストすることができる。ただし、図９に表す通り、半導体装置１００と比較して、テスト素子領域Ｒ２は、よりメイン素子領域Ｒ１と離間した位置に形成される。
【００４５】
この半導体基板２００を、例えば図１１に表す破線の位置でダイシングすることで、個片化された半導体装置が得られる。この場合、テスト素子領域Ｒ２は、個片化された半導体装置には存在しない。
【００４６】
本実施形態に係る半導体基板を用いることでも、ゲート絶縁層１１の欠陥の検出精度を向上させることができる。
また、本実施形態に係る半導体基板が、第１実施形態の変形例と同様に、複数のテスト素子領域を有していてもよい。
【００４７】
以上では、ＩＧＢＴを例に各実施形態に係る発明を説明した。各実施形態に係る発明はこれに限らず、ＭＯＳＦＥＴにも適用可能である。この場合、上述した各実施形態に係る半導体装置において、例えば、ｐ＋形コレクタ領域６を省略することで、ｎ＋形半導体領域７をドレイン領域とし、ｎ＋形エミッタ領域３をソース領域として機能させることができる。
ＭＯＳＦＥＴに対しても、上述した各実施形態に係る発明を適用することで、ゲート絶縁層１１の欠陥の検出精度を向上させることができる。
【００４８】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００４９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ＋形コレクタ領域６、ｎ＋形半導体領域７、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形エミッタ領域３、ゲート電極１０、ゲート絶縁層１１、コレクタ電極３１、エミッタ電極３２、ゲート電極パッド３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５０】
１００、１５０…半導体装置  ２００…半導体基板  １…ｎ−形半導体領域  ２…ｐ形ベース領域  ３…ｎ＋形エミッタ領域  ４…ｐ形半導体領域  ５…ｎ＋形半導体領域  ６…ｐ＋形コレクタ領域  ７…ｎ＋形半導体領域  １０…ゲート電極  ２０…第１導電部  ２５…第２導電部  ３１…コレクタ電極  ３２…エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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