(57)【要約】【課題】短チャネル効果に耐性を有するトランジスタを提供する。【解決手段】環状に設けられた第１の導電体と、第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、第１の導電体と、酸化物半導体との間に設けられた第１の絶縁体と、第１の導電体と、第１の絶縁体との間に設けられた第２の絶縁体と、第１の導電体の環の内側に設けられた電荷捕獲層と、を有し、電荷捕獲層は、第２の絶縁体中に設けられ、フローティング状態にすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
環状に設けられた第１の導電体と、
前記第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、
前記第１の導電体と、前記酸化物半導体との間に設けられた第１の絶縁体と、
前記第１の導電体と、前記第１の絶縁体との間に設けられた第２の絶縁体と、
前記第１の導電体の環の内側に設けられた第２の導電体と、を有し、
前記第２の導電体は、前記第２の絶縁体中に設けられ、
前記第２の導電体は、フローティング状態にすることができる半導体装置。
【請求項２】
請求項１において、
前記第２の導電体は環状に設けられる半導体装置。
【請求項３】
環状に設けられた第１の導電体と、
前記第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、
前記第１の導電体と、前記酸化物半導体との間に設けられた第１の絶縁体と、
前記第１の導電体と、前記第１の絶縁体との間に設けられた第２の絶縁体と、
前記第１の導電体の環の内側に設けられた第３の絶縁体と、を有し、
前記第３の絶縁体は、前記第２の絶縁体中に設けられ、
前記第３の絶縁体は、前記第２の絶縁体より比誘電率が大きい半導体装置。
【請求項４】
請求項３において、
前記第２の絶縁体は、窒素及びシリコンを有する半導体装置。
【請求項５】
請求項３または４のいずれかにおいて、
前記第３の絶縁体は環状に設けられる半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の導電体を間に挟んで設けられた第３の導電体及び第４の導電体と、を有し、
前記酸化物半導体は、前記第１の導電体と重なる第１の領域と、前記第３の導電体と重なる第２の領域と、前記第４の導電体と重なる第３の領域と、を有し、
さらに、前記酸化物半導体は、前記第１の領域と前記第２の領域の間に位置する前記第１の導電体または前記第３の導電体と重ならない第４の領域と、前記第１の領域と前記第３の領域の間に位置する前記第１の導電体または前記第４の導電体と重ならない第５の領域と、を有する半導体装置。
【請求項７】
請求項６において、
前記酸化物半導体の前記第４の領域のチャネル長方向の長さは、２ｎｍ以上１０ｎｍ以下であり、
前記酸化物半導体の前記第５の領域のチャネル長方向の長さは、２ｎｍ以上１０ｎｍ以下である半導体装置。
【請求項８】
請求項６または７のいずれかにおいて、
前記第１の導電体のチャネル長方向の長さは４ｎｍ以上３０ｎｍ以下である半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、
前記第１の絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有する半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、
前記酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
電子機器を構成するＣＰＵ、メモリなどの様々な集積回路（ＩＣ）において、シリコンからなるトランジスタが広く用いられている。電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。
【０００５】
このように、トランジスタの微細化が進むことで、短チャネル効果と呼ばれる問題が生じている。短チャネル効果とは、トランジスタの微細化（チャネル長（ゲート長）の縮小）に伴って顕在化する電気特性の劣化であり、ドレイン電極の電界の効果がソース電極にまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値の増大、漏れ電流の増大などがある。
【０００６】
短チャネル効果への対策の一つとして、ナノワイヤトランジスタが挙げられる（特許文献１参照。）。ナノワイヤトランジスタとは、直径数ｎｍ乃至数十ｎｍ程度の極めて細い円柱状のシリコンを活性層に用いたトランジスタである。シリコンの延伸方向と交差してゲートがシリコンを囲む構造をしており、全周囲を囲んだゲート電極によってドレイン電極の電界がソース電極まで影響することを防ぐことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２１１１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、シリコンを用いたナノワイヤトランジスタの、非導通時のリーク電流は、数μＡ／μｍ程度であり、さらにゲート電圧０Ｖにおけるリーク電流を低減することが求められている。
【０００９】
そこで、本発明の一態様は、短チャネル効果に耐性を有するトランジスタを提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、チャネル長の短い微細構造において、安定した電気特性を有するトランジスタを提供することを課題の一とする。
【００１０】
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、環状に設けられた第１の導電体と、第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、第１の導電体と、酸化物半導体との間に設けられた第１の絶縁体と、第１の導電体と、第１の絶縁体との間に設けられた第２の絶縁体と、第１の導電体の環の内側に設けられた第２の導電体と、を有し、第２の導電体は、第２の絶縁体中に設けられ、第２の導電体は、フローティング状態にすることができる半導体装置である。
【００１３】
また、上記半導体装置において、第２の導電体は環状に設けられてもよい。
【００１４】
また、本発明の他の一態様は、環状に設けられた第１の導電体と、第１の導電体の環の内側を通して伸長した領域を有する酸化物半導体と、第１の導電体と、酸化物半導体との間に設けられた第１の絶縁体と、第１の導電体と、第１の絶縁体との間に設けられた第２の絶縁体と、第１の導電体の環の内側に設けられた第３の絶縁体と、を有し、第３の絶縁体は、第２の絶縁体中に設けられ、第３の絶縁体は、第２の絶縁体より比誘電率が大きい半導体装置である。
【００１５】
また、上記半導体装置において、第２の絶縁体は、窒素及びシリコンを有していてもよい。また、上記半導体装置において、第３の絶縁体は環状に設けられていてもよい。
【００１６】
また、上記半導体装置において、第１の導電体を間に挟んで設けられた第３の導電体及び第４の導電体と、を有し、酸化物半導体は、第１の導電体と重なる第１の領域と、第３の導電体と重なる第２の領域と、第４の導電体と重なる第３の領域と、を有し、さらに、酸化物半導体は、第１の領域と第２の領域の間に位置する第１の導電体または第３の導電体と重ならない第４の領域と、第１の領域と第３の領域の間に位置する第１の導電体または第４の導電体と重ならない第５の領域と、を有することが好ましい。
【００１７】
また、上記半導体装置において、酸化物半導体の第４の領域のチャネル長方向の長さは、２ｎｍ以上１０ｎｍ以下であり、酸化物半導体の第５の領域のチャネル長方向の長さは、２ｎｍ以上１０ｎｍ以下であることが好ましい。また、上記半導体装置において、第１の導電体のチャネル長方向の長さは４ｎｍ以上３０ｎｍ以下であることが好ましい。
【００１８】
また、上記半導体装置において、第１の絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有することが好ましい。また、上記半導体装置において、酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することが好ましい。
【発明の効果】
【００１９】
短チャネル効果に耐性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、チャネル長の短い微細構造において、安定した電気特性を有するトランジスタを提供することができる。
【００２０】
または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
【００２１】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係るトランジスタを説明する上面図および断面図。
【図２】本発明の一態様に係るトランジスタを説明する断面図。
【図３】本発明の一態様に係るトランジスタを説明する断面図。
【図４】本発明の一態様に係るトランジスタを説明する断面図。
【図５】本発明の一態様に係るトランジスタを説明する上面図および断面図。
【図６】本発明の一態様に係るトランジスタを説明する上面図および断面図。
【図７】本発明の一態様に係るトランジスタを説明する断面図。
【図８】本発明の一態様に係るトランジスタに係るバンド図。
【図９】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図１０】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図１１】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図１２】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図１３】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図１４】本発明の一態様に係る半導体装置を示す回路図。
【図１５】本発明の一態様に係る記憶装置を示す回路図。
【図１６】本発明の一態様に係る記憶装置を示す回路図。
【図１７】本発明の一態様を説明するための回路図およびタイミングチャート。
【図１８】本発明の一態様を説明するためのグラフおよび回路図。
【図１９】本発明の一態様を説明するための回路図およびタイミングチャート。
【図２０】本発明の一態様を説明するための回路図およびタイミングチャート。
【図２１】本発明の一態様を説明するためのブロック図、回路図および波形図。
【図２２】本発明の一態様を説明するための回路図およびタイミングチャート。
【図２３】本発明の一態様を説明するための回路図。
【図２４】本発明の一態様を説明するための回路図。
【図２５】本発明の一態様を説明するための回路図。
【図２６】本発明の一態様を説明するための回路図。
【図２７】本発明の一態様を説明するための回路図。
【図２８】本発明の一態様に係る半導体装置を示すブロック図。
【図２９】本発明の一態様に係る半導体装置を示す回路図。
【図３０】本発明の一態様に係る電子機器を示す斜視図。
【図３１】本実施例の計算結果を示すグラフ。
【図３２】本実施例の計算結果を示すグラフ。
【図３３】本実施例の計算結果を示すグラフ。
【図３４】本実施例の計算結果を示すグラフ。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【００２５】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２６】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００２７】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
【００２８】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２９】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３０】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３１】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３２】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３３】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面及び下面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３５】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００３６】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３７】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図８を用いて説明する。
【００３８】
＜トランジスタの構成＞
以下では、本発明の一態様に係る半導体装置の一例としてトランジスタの構成について説明する。
【００３９】
図１（Ａ）乃至図１（Ｅ）を用いてトランジスタ１０の構成について説明する。図１（Ａ）はトランジスタ１０の上面図である。図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図であり、図１（Ｄ）は図１（Ａ）の一点鎖線Ａ５−Ａ６に対応する断面図であり、図１（Ｅ）は図１（Ａ）の一点鎖線Ａ７−Ａ８に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１０のチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４、一点鎖線Ａ５−Ａ６、一点鎖線Ａ７−Ａ８で示す領域では、一点鎖線Ａ１−Ａ２に垂直な方向における構造を示している。なお、以下において、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味する。また、図１（Ａ）において、図面が煩雑になることを避けるため、電荷捕獲層１０２など一部の構造を省略して表現している。
【００４０】
トランジスタ１０は、環状に設けられた導電体１１４と、導電体１１４の環の内側を通して伸長した領域を有する半導体１０６ｂと、導電体１１４と半導体１０６ｂとの間に設けられた絶縁体１０６ａと、導電体１１４と絶縁体１０６ａとの間に設けられた絶縁体１１２と、導電体１１４の環の内側に設けられた電荷捕獲層１０２と、を有する。ここで、電荷捕獲層１０２は絶縁体１１２中に設けられている。また、導電体１１４を間に挟んで設けられた導電体１０８ａ及び導電体１０８ｂと、を有する。導電体１１４は絶縁体１１２に埋め込まれるように設けられている。
【００４１】
ここで、絶縁体１０６ａ及び絶縁体１１２は、絶縁膜又は絶縁層ということもできる。また、導電体１０８ａ、導電体１０８ｂ及び導電体１１４は、導電膜又は導電層ということもできる。また、半導体１０６ｂは、半導体膜又は半導体層ということもできる。
【００４２】
なお、詳細は後述するが、絶縁体１０６ａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、絶縁体１０６ａが半導体１０６ｂと接してトランジスタを形成する場合、電子は半導体１０６ｂ、および半導体１０６ｂと絶縁体１０６ａの界面近傍を流れ、絶縁体１０６ａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａを導電体及び半導体と記載せず、絶縁体と記載するものとする。
【００４３】
トランジスタ１０において、半導体１０６ｂは活性層として機能し、導電体１１４はゲート電極として機能し、絶縁体１１２はゲート絶縁膜として機能し、導電体１０８ａと導電体１０８ｂはソース電極またはドレイン電極として機能する。
【００４４】
半導体１０６ｂは、図１（Ｂ）に示すように、少なくとも導電体１１４の環の内側を通る部分において、伸長して設けられており、例えば紐状、棒状又は柱状などの形状をとる。また、図１（Ｃ）に示すように、半導体１０６ｂの伸長方向に略垂直な断面における断面形状は略円形状であることが好ましい。図１（Ｃ）における半導体１０６ｂの幅（半導体１０６ｂが円形なら直径と呼ぶこともできる）は、数ｎｍ乃至数十ｎｍ程度であり、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは４ｎｍ以上３０ｎｍ以下とすればよい。なお、本明細書等において、略円形とは、真円だけでなく、楕円などの真円から外れた円形も含むものとする。
【００４５】
このように、半導体１０６ｂは幅数ｎｍ乃至数十ｎｍ程度の細長いワイヤー状の構造体なので、ナノワイヤと呼ぶことができる。また、図１（Ａ）乃至（Ｃ）に示すように、絶縁体１０６ａ、導電体１０８ａ、導電体１０８ｂ、絶縁体１１２、電荷捕獲層１０２及び導電体１１４を含めても細長いワイヤー状の構造体なので、これらを含めてナノワイヤと呼ぶこともできる。また、トランジスタ１０はナノワイヤを用いたトランジスタなので、ナノワイヤトランジスタと呼ぶこともできる。
【００４６】
絶縁体１０６ａは、図１（Ｂ）に示すように、半導体１０６ｂと導電体１１４が重なる領域の少なくとも一部において、半導体１０６ｂに接して設けられる。また、図１（Ｃ）に示すように、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面において、絶縁体１０６ａは半導体１０６ｂに接して同心円状に設けられる。なお、図１（Ｂ）においては、絶縁体１０６ａが、Ａ１からＡ２の間で半導体１０６ｂと接して設けられているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体１０８ａと導電体１０８ｂの間の領域にのみ絶縁体１０６ａを設ける構成としてもよい。
【００４７】
導電体１１４は、図１（Ｂ）（Ｃ）に示すように、半導体１０６ｂ、絶縁体１０６ａ及び電荷捕獲層１０２の少なくとも一部を囲むように環状に設けられている。なお、本明細書等において、環状とは、輪環だけでなく、多角環などの形状も含むものとする。または、導電体１１４は半導体１０６ｂ、絶縁体１０６ａ及び電荷捕獲層１０２の少なくとも一部の周囲を囲むことができればよい。例えば、導電体１１４が閉路状の構造を含む構造とすればよい。ここで、導電体１１４は、半導体１０６ｂの導電体１０８ａと導電体１０８ｂに挟まれた領域の少なくとも一部と重なるように形成されることが好ましい。ここで、半導体１０６ｂの導電体１１４と重なる領域を、半導体１０６ｂのチャネル形成領域と呼ぶことができる。
【００４８】
ここで、トランジスタ１０のＡ１−Ａ２方向における導電体１１４の長さを、トランジスタ１０のチャネル長Ｌと表す。トランジスタ１０のチャネル長Ｌは、数ｎｍ乃至数十ｎｍ程度とすればよく、例えば、４ｎｍ以上３０ｎｍ以下程度とすることが好ましい。
【００４９】
絶縁体１１２は、絶縁体１０６ａと導電体１１４の間を埋めるように形成されることが好ましい。また、絶縁体１１２によって、半導体１０６ｂ、電荷捕獲層１０２及び導電体１１４がそれぞれ絶縁されていることが好ましい。このため、絶縁体１１２を複数の絶縁体を組み合わせて形成してもよい。例えば、絶縁体１０６ａと電荷捕獲層１０２の間に形成された絶縁体と、電荷捕獲層１０２と導電体１１４の間に形成された絶縁体と、を組み合わせて絶縁体１１２としてもよい。
【００５０】
また、絶縁体１１２によって、導電体１０８ａ、導電体１０８ｂ、電荷捕獲層１０２及び導電体１１４がそれぞれ絶縁されていることが好ましい。例えば、図１（Ｂ）に示すように、導電体１０８ａ及び導電体１０８ｂのＡ１−Ａ２方向の側面に接するように絶縁体１１２を設けることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られることなく、例えば、絶縁体１１２が導電体１０８ａ及び導電体１０８ｂの上に形成される構成としてもよい。
【００５１】
電荷捕獲層１０２は、図１（Ｂ）（Ｃ）に示すように、半導体１０６ｂ及び絶縁体１０６ａの少なくとも一部を囲むように環状に設けられている。または、電荷捕獲層１０２は半導体１０６ｂ及び絶縁体１０６ａの少なくとも一部の周囲を囲むことができればよい。例えば、電荷捕獲層１０２が閉路状の構造を含む構造とすればよい。例えば、電荷捕獲層１０２は、半導体１０６ｂの導電体１０８ａと導電体１０８ｂに挟まれた領域の少なくとも一部と重なるように形成されることが好ましい。
【００５２】
電荷捕獲層１０２は、電荷捕獲層１０２中に電荷を捕獲し、絶縁体１１２に電荷が放出されるのを抑制する機能を有する。例えば、導電体１１４に正の電圧を印加することによって、トンネル電子を電荷捕獲層１０２に注入することができる。電荷捕獲層１０２に電子が捕獲されている場合、当該電子は負の固定電荷として振舞う。電荷捕獲層１０２に電子を捕獲させることにより、トランジスタ１０のしきい値電圧を容易に制御し、トランジスタ１０の電気特性をノーマリーオフの方向にシフトさせることができる。なお、電荷捕獲層１０２に注入する固定電荷の量はトランジスタ１０の形状に合わせて適宜設定することができる。
【００５３】
ここで、電荷捕獲層１０２は、導電体を用いてもよいし、絶縁体を用いてもよい。電荷捕獲層１０２に導電体を用いる場合、当該導電体がフローティング状態になるようにすればよい。
【００５４】
また、上記においてトンネル効果を利用して電荷捕獲層１０２に電子を注入したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、電荷捕獲層１０２として導電体を用いる場合、後述する酸化物半導体を用いたオフ電流が著しく小さいトランジスタを介して電圧源などと接続される構成としてもよい。この場合、当該トランジスタをオフ状態とすることで電荷捕獲層１０２を非常にフローティング状態に近くすることができる。このように、電荷捕獲層１０２として導電体を用いる場合は、電荷捕獲層１０２がトランジスタ１０のバックゲートとして機能するとみなすこともできる。
【００５５】
また、電荷捕獲層１０２に絶縁体を用いる場合、電荷捕獲層に用いる絶縁体は、絶縁体１１２より比誘電率が大きいことが好ましい。また、電荷捕獲層１０２に用いる絶縁体はダングリングボンドが多く形成されていることが好ましい。このような構成とすることにより、電荷捕獲層１０２を、より電子を捕獲しやすい絶縁体にすることができる。
【００５６】
また、例えば、電荷捕獲層１０２は、チャネル長方向に略垂直な断面において、半導体１０６ｂに対して同心円状の形状とすることが好ましい。電荷捕獲層１０２をこのような形状にすることにより、電荷捕獲層１０２に捕獲された電荷による電界を、半導体１０６ｂなどの全周囲にほぼ均一に作用させることができる。ただし、電荷捕獲層１０２の形状はこれらに限られず、適宜設定することができる。
【００５７】
導電体１０８ａ及び導電体１０８ｂは、図１（Ｂ）に示すように、互いに対向して設けられることが好ましい。また、図示していないが、半導体１０６ｂのチャネル長方向に略垂直な断面において、導電体１０８ａ及び導電体１０８ｂは半導体１０６ｂを包み込むように設けられることが好ましい。
【００５８】
トランジスタ１０は基板（図示せず）の上に設けられるが、基板の上面に対して半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）が略平行になるようにトランジスタ１０を形成してもよい。また、基板の上面に対して半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）が略垂直になるようにトランジスタ１０を形成してもよい。
【００５９】
＜半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。
【００６０】
なお、本項目においては、半導体１０６ｂとともに絶縁体１０６ａの詳細な構成についても説明する。
【００６１】
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【００６２】
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【００６３】
例えば、絶縁体１０６ａは、半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体１０６ａが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面において、欠陥準位が形成されにくい。
【００６４】
なお、絶縁体１０６ａおよび半導体１０６ｂは、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜することができる。
【００６５】
また、絶縁体１０６ａ及び半導体１０６ｂは、成膜後に加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０６ａ及び半導体１０６ｂなどに含まれる水、または水素をさらに低減させることができる。また、絶縁体１０６ａ及び半導体１０６ｂに過剰酸素を供給することができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【００６６】
絶縁体１０６ａ及び半導体１０６ｂは、少なくともインジウムを含むと好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。ただし、絶縁体１０６ａがインジウムを含まなくても構わない場合がある。例えば、絶縁体１０６ａが酸化ガリウムであっても構わない。また、例えば、絶縁体１０６ａがＧａ−Ｚｎ酸化物であっても構わない。なお、絶縁体１０６ａ及び半導体１０６ｂに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
【００６７】
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１等がある。また、絶縁体１０６ａに用いるターゲットの金属元素の原子数比をＭ：Ｚｎ＝１０：１としてもよい。また、絶縁体１０６ａに用いるターゲットの金属元素の原子数比を、上記の原子数比の近傍としてもよい。
【００６８】
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等がある。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。また、半導体１０６ｂに用いるターゲットの金属元素の原子数比を、上記の原子数比の近傍としてもよい。
【００６９】
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
【００７０】
半導体１０６ｂは、絶縁体１０６ａよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
【００７１】
このとき、ゲート電圧を印加すると、絶縁体１０６ａ及び半導体１０６ｂのうち、電子親和力の大きい半導体１０６ｂにチャネルが形成される。なお、高いゲート電圧を印加すると、絶縁体１０６ａの半導体１０６ｂとの界面近傍においても電流が流れる場合がある。
【００７２】
上記の通り、絶縁体１０６ａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、または半導体１０６ｂと絶縁体１０６ａの界面近傍を流れ、絶縁体１０６ａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ａを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
【００７３】
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａと半導体１０６ｂの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図８参照。）。なお、絶縁体１０６ａと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
【００７４】
このとき、電子は、絶縁体１０６ａ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【００７５】
本実施の形態に示す絶縁体１０６ａ及び半導体１０６ｂ、特に半導体１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。さらに、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
【００７６】
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
【００７７】
絶縁体１０６ａ及び半導体１０６ｂに含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６ａ及び半導体１０６ｂは水素ができる限り低減されていることが好ましい。具体的には、絶縁体１０６ａ及び半導体１０６ｂにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
【００７８】
絶縁体１０６ａ及び半導体１０６ｂにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、絶縁体１０６ａ及び半導体１０６ｂにおいて酸素欠損が増加し、ｎ型化してしまう。このため、絶縁体１０６ａ及び半導体１０６ｂにおけるシリコンや炭素の濃度と絶縁体１０６ａ及び半導体１０６ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００７９】
また、絶縁体１０６ａ及び半導体１０６ｂにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ及び半導体１０６ｂのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
【００８０】
また、絶縁体１０６ａ及び半導体１０６ｂに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、半導体１０６ｂにおいて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【００８１】
また、絶縁体１０６ａまたは半導体１０６ｂなどの導電体１０８ａ又は導電体１０８ｂと接する界面近傍に低抵抗領域が形成されることがある。低抵抗領域は、主に、絶縁体１０６ａまたは半導体１０６ｂが接した導電体１０８ａ又は導電体１０８ｂに酸素を引き抜かれる、または導電体１０８ａ又は導電体１０８ｂに含まれる導電材料が絶縁体１０６ａまたは半導体１０６ｂ中の元素と結合することにより形成される。このような低抵抗領域が形成されることにより、導電体１０８ａ又は導電体１０８ｂと絶縁体１０６ａまたは半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジスタ１０のオン電流を増大させることができる。
【００８２】
例えば、トランジスタ１０で形成される低抵抗領域の一例を、図２（Ａ）及び図２（Ｂ）に示す。ここで図２（Ａ）は図１（Ｂ）に対応しており、図２（Ｂ）は図１（Ｃ）に対応している。
【００８３】
絶縁体１０６ａにおいて導電体１０８ａと重なる領域１０６ａａ、および半導体１０６ｂにおいて導電体１０８ａと重なる領域１０６ｂａは低抵抗領域として機能する。また、絶縁体１０６ａにおいて導電体１０８ｂと重なる領域１０６ａｂ、および半導体１０６ｂにおいて導電体１０８ｂと重なる領域１０６ｂｂも同様に低抵抗領域として機能する。ここで、領域１０６ａａ及び領域１０６ｂａはトランジスタ１０のソース又はドレインの一方として機能し、領域１０６ａｂ及び領域１０６ｂｂはトランジスタ１０のソース又はドレインの他方として機能する。
【００８４】
さらに、絶縁体１０６ａにおいて、領域１０６ａａと領域１０６ａｂに挟まれる部分を領域１０６ａｃとし、半導体１０６ｂにおいて、領域１０６ｂａと領域１０６ｂｂに挟まれる部分を領域１０６ｂｃとする。ここで、領域１０６ａｃは、領域１０６ａａ及び領域１０６ａｂよりキャリア密度または／および不純物濃度が低く、領域１０６ｂｃは、領域１０６ｂａ及び領域１０６ｂｂよりキャリア密度または／および不純物濃度が低い。
【００８５】
ここで、領域１０６ｂｃにおいて、導電体１１４と重なる部分がチャネル形成領域として機能する。また、領域１０６ａｃ及び領域１０６ｂｃにおいて、チャネル形成領域と領域１０６ａａ及び領域１０６ｂａに挟まれる部分を領域Ｌｏｆｆ１とする。また、領域１０６ａｃ及び領域１０６ｂｃにおいて、チャネル形成領域と領域１０６ａｂ及び領域１０６ｂｂに挟まれる部分を領域Ｌｏｆｆ２とする。
【００８６】
領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２はオフセット領域として機能する。このような領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２を設けることにより、トランジスタ１０のオフ電流をさらに低減し、サブスレッショルドスイング値を小さくすることができる。特にトランジスタ１０のチャネル長Ｌが短い場合、例えば４ｎｍ以上３０ｎｍ以下程度の場合、領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２のそれぞれの長さを２ｎｍ以上、例えば２ｎｍ以上１０ｎｍ以下程度に設定することが好ましい。
【００８７】
なお、図２（Ａ）においては、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２のチャネル長方向の長さがほぼ同じになっているが、本実施の形態に示す半導体装置はこれに限られるものではない。領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２の大きさは適宜設定することができる。
【００８８】
なお、上述の絶縁体１０６ａ及び半導体１０６ｂの２層構造は一例である。例えば、絶縁体１０６ａを設けない単層構造としてもよいし、絶縁体１０６ａまたは半導体１０６ｂとして例示した絶縁体、半導体又は導電体のいずれかをさらに有するｎ層構造（ｎは３以上の整数）としても構わない。
【００８９】
なお、酸化物半導体の構造については、後述する実施の形態において詳細に説明を行う。
【００９０】
＜絶縁体、導電体＞
以下に、トランジスタ１０の半導体以外の各構成要素について詳細な説明を行う。
【００９１】
電荷捕獲層１０２として導電体を用いる場合は、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンなどを用いてもよい。
【００９２】
また、電荷捕獲層１０２として絶縁体を用いる場合は、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を用いることができる。また、窒化シリコン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
【００９３】
なお、電荷捕獲層１０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【００９４】
絶縁体１１２は、トランジスタ１０において、導電体１１４に対してゲート絶縁膜として機能する。絶縁体１１２は過剰酸素を有する絶縁体であることが好ましい。例えば、絶縁体１１２としては、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。絶縁体１１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【００９５】
過剰酸素を有する絶縁体１１２を設けることにより、絶縁体１１２から絶縁体１０６ａ及び半導体１０６ｂに酸素を供給することができる。当該酸素により、絶縁体１０６ａ及び半導体１０６ｂの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ及び半導体１０６ｂの欠陥準位密度を低減することができる。
【００９６】
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
【００９７】
過剰酸素を有する絶縁体１１２は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅ／ｃｍ２以下となる。
【００９８】
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
【００９９】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０１００】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１０１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【０１０２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
【０１０３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１０４】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１０５】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０１０６】
導電体１０８ａ及び導電体１０８ｂは、それぞれトランジスタ１０のソース電極またはドレイン電極のいずれかとして機能する。
【０１０７】
導電体１０８ａ及び導電体１０８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。なお、導電体１０８ａ及び導電体１０８ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０１０８】
導電体１１４はトランジスタ１０のゲート電極として機能する。導電体１１４としては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。なお、導電体１１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０１０９】
上記のように、酸化物半導体膜中の不純物濃度を低減し、高純度真性または実質的に高純度真性にすることで、キャリア密度を低減させることができるので、短チャネル効果に対する耐性を強くすることができる。
【０１１０】
図１（Ｃ）に示すように、チャネル長方向に垂直な断面において、導電体１１４が半導体１０６ｂを取り囲む構造とすることにより、半導体１０６ｂの全周囲からゲート電界を掛けることができる。これにより、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）効果による非導通時のリーク電流の発生を低減することができる。
【０１１１】
ＤＩＢＬ効果とは、ドレイン電圧の印加による影響で、ソースと半導体との接合部におけるエネルギー障壁が低減されるために、サブスレッショルド特性が劣化する効果である。特に本実施の形態に示すトランジスタのようにチャネル長が短い場合、より顕著に効果が現れ、短チャネル効果と呼ばれる場合もある。
【０１１２】
これに対して、本実施の形態に示すトランジスタ１０では、半導体１０６ｂの全周囲からゲート電界を掛けることでドレイン電界の影響を低減することができる。これにより、トランジスタ１０は、非導通時のリーク電流を低減し、サブスレッショルドスイング値を小さくし、ノーマリーオフの電気特性とすることができる。
【０１１３】
さらに、電荷捕獲層１０２を設けることにより、トランジスタ１０のしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ１０のゲート（導電体１１４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ１０が導通状態となることを防ぐことができる。つまり、トランジスタ１０の電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。
【０１１４】
また、上述の領域Ｌｏｆｆ１、Ｌｏｆｆ２を設けることにより、トランジスタ１０のチャネル形成領域と導電体１０８ａ及び導電体１０８ｂとの距離がより大きくなる。これにより、ドレイン電圧がチャネル形成領域に与える影響がより緩和されるため、トランジスタ１０のチャネル長が短い場合においても、サブスレッショルドスイング値を小さくすることができる。
【０１１５】
以上のような構成とすることにより、短チャネル効果に耐性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、チャネル長の短い微細構造において、安定した電気特性を有するトランジスタを提供することができる。
【０１１６】
＜トランジスタ変形例＞
以下、トランジスタ１０の変形例について図３乃至図７を用いて説明する。なお、図３乃至図７は、図１と同様に、トランジスタのチャネル長方向の断面図または／およびトランジスタのチャネル幅方向の断面図になる。
【０１１７】
上記トランジスタ１０において、電荷捕獲層１０２は、半導体１０６ｂ及び絶縁体１０６ａの少なくとも一部を囲むように環状に設けられているとしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３（Ａ）（Ｂ）に示すトランジスタ１０ａは、電荷捕獲層１０２が、環状ではなく円弧状の形状をしている点において、トランジスタ１０と異なる。このとき、円弧状の電荷捕獲層１０２の中心角の大きさは適宜設定することができ、それに伴い円弧状の電荷捕獲層１０２の形状を設定することができる。
【０１１８】
このように電荷捕獲層１０２を円弧状に設けることで、絶縁体１１２から絶縁体１０６ａ及び半導体１０６ｂに酸素を供給するときに、電荷捕獲層１０２が環状に設けられているときと比較して、電荷捕獲層１０２に酸素の流れが妨げられることが少なくなる。
【０１１９】
また、トランジスタ１０ａでは、電荷捕獲層１０２を円弧状に設けたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３（Ｃ）（Ｄ）に示すトランジスタ１０ｂのように導電体１１４を円弧状に設ける構成としてもよいし、図３（Ｅ）（Ｆ）に示すトランジスタ１０ｃのように絶縁体１０６ａまたは／および半導体１０６ｂを円弧状に設ける構成としてもよい。
【０１２０】
また、トランジスタ１０ａでは、電荷捕獲層１０２と導電体１１４のＡ１−Ａ２方向の長さを同程度に設けたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図４（Ａ）（Ｂ）に示すトランジスタ１０ｄのように電荷捕獲層１０２のＡ１−Ａ２方向の長さが導電体１１４より長くなるように設けてもよい。
【０１２１】
上記トランジスタ１０において、絶縁体１０６ａ及び半導体１０６ｂに領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２が設けられているとしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図４（Ｃ）（Ｄ）に示すトランジスタ１０ｅは、絶縁体１０６ａ及び半導体１０６ｂに領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２が設けられていない点において、トランジスタ１０と異なる。このとき、例えば、電荷捕獲層１０２の一部が導電体１０８ａまたは／および導電体１０８ｂと重なる構成としてもよい。また、導電体１１４の一部が導電体１０８ａまたは／および導電体１０８ｂと重なる構成としてもよい。
【０１２２】
また、トランジスタ１０においては、導電体１１４が絶縁体１１２に埋め込まれるように設けられていたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図４（Ｃ）（Ｄ）に示すトランジスタ１０ｅのように、絶縁体１１２の上に導電体１１４が設けられる構成としてもよい。
【０１２３】
上記トランジスタ１０において、絶縁体１１２中に電荷捕獲層１０２を設けられるとしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図４（Ｅ）（Ｆ）に示すトランジスタ１０ｆのように、電荷捕獲層１０２が設けられていない構成とすることもできる。
【０１２４】
上記トランジスタ１０において、絶縁体１０６ａ及び半導体１０６ｂに領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２が設けられているとしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図５（Ａ）乃至（Ｃ）に示すトランジスタ１０ｇは、領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２の代わりに領域１０６ａｄ、領域１０６ａｅ、領域１０６ｂｄ及び領域１０６ｂｅが設けられている点において、トランジスタ１０と異なる。なお、図５（Ａ）乃至（Ｃ）は図１（Ａ）乃至（Ｃ）に対応している。
【０１２５】
ここで、領域１０６ａｄは、領域１０６ａａよりもキャリア密度または／および不純物濃度の低い領域であり、かつ領域１０６ａｃよりもキャリア密度または／および不純物濃度の高い領域を有する。領域１０６ａｅは、領域１０６ａｂよりもキャリア密度または／および不純物濃度の低い領域であり、かつ領域１０６ａｃよりもキャリア密度または／および不純物濃度の高い領域を有する。領域１０６ｂｄは、領域１０６ｂａよりもキャリア密度または／および不純物濃度の低い領域であり、かつ領域１０６ｂｃよりもキャリア密度または／および不純物濃度の高い領域を有する。領域１０６ｂｅは、領域１０６ｂｂよりもキャリア密度または／および不純物濃度の低い領域であり、かつ領域１０６ｂｃよりもキャリア密度または／および不純物濃度の高い領域を有する。
【０１２６】
領域１０６ａｄ、１０６ａｅ、１０６ｂｄ及び１０６ｂｅのキャリア密度は、例えば、絶縁体１１２から供給される酸素量を制御することによって、適宜設定することができる。また、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、などを用いて酸素を添加してもよい。また、領域１０６ａｄ、１０６ａｅ、１０６ｂｄ及び１０６ｂｅの不純物濃度は、例えば、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどを上記の方法などを用いて添加することにより適宜設定することができる。
【０１２７】
このような領域１０６ａｄ、領域１０６ａｅ、領域１０６ｂｄ及び領域１０６ｂｅを設けることにより、トランジスタ１０ｇでＤＩＢＬ効果が発生するのを抑制することができる。これにより、トランジスタ１０ｇにおいて非導通時のリーク電流を低減し、サブスレッショルドスイング値を小さくし、ノーマリーオフの電気特性とすることができる。
【０１２８】
また、図６（Ａ）乃至（Ｃ）に図１（Ａ）乃至（Ｅ）とは異なる形状の半導体装置の例を示す。図６（Ａ）乃至（Ｃ）に示すトランジスタ１０ｈは、絶縁体１０６ａの一部が導電体１０８ａ及び導電体１０８ｂを覆うように設けられる点、導電体１０８ａ及び導電体１０８ｂの側面端部がテーパー形状を有する点、半導体１０６ｂの導電体１０８ａまたは導電体１０８ｂと接する領域の一部に領域１０６ｂｃの一部が形成されている点において、トランジスタ１０と異なる。
【０１２９】
なお、図６（Ｂ）において、絶縁体１０６ａは絶縁体１１２と重なる領域だけに形成されているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、絶縁体１０６ａがさらにチャネル長方向に伸長される構成としてもよい。
【０１３０】
また、上述の通り、絶縁体１１２から半導体１０６ｂに酸素が供給される。さらに、導電体１０８ａまたは導電体１０８ｂと接して、低抵抗化されていた領域１０６ｂａまたは領域１０６ｂｂにも酸素が共有されることがある。このようにして、半導体１０６ｂの導電体１０８ａまたは導電体１０８ｂと接する領域の一部に領域１０６ｂｃの一部が形成される。
【０１３１】
また、図６（Ｂ）においては、領域１０６ｂｃの中のチャネル形成領域と領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２のキャリア密度または／および不純物濃度を同程度にしている。しかしこれに限られることなく、領域１０６ｂｃの中のチャネル形成領域を除く領域でトランジスタ１０ｇの領域１０６ｂａ及び領域１０６ｂｂと同様にキャリア密度または／および不純物濃度を設定してもよい。
【０１３２】
上記トランジスタ１０は、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状は略円形状としたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状を略多角形状としてもよい。なお、本明細書等において、略多角形とは、三角形、四角形などの厳密な多角形だけでなく、例えば多角形において角が丸みを帯びた形状も含むものとする。
【０１３３】
例えば、図７（Ａ）に示すトランジスタ１０ｉは、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状が、角が丸みを帯びた四角形状である点において、トランジスタ１０と異なる。また、絶縁体１０６ａ、電荷捕獲層１０２、絶縁体１１２及び導電体１１４の同断面における形状が半導体１０６ｂの断面形状に対応している。
【０１３４】
また、例えば、図７（Ｂ）に示すトランジスタ１０ｊは、半導体１０６ｂの伸長方向（Ａ１−Ａ２方向）に略垂直な断面における断面形状が、角が丸みを帯びた三角形状である点において、トランジスタ１０と異なる。また、絶縁体１０６ａ、電荷捕獲層１０２、絶縁体１１２及び導電体１１４の同断面における形状が半導体１０６ｂの断面形状に対応している。
【０１３５】
また、図７（Ｃ）に示すトランジスタ１０ｋのように、半導体１０６ｂ、絶縁体１０６ａ、絶縁体１１２及び電荷捕獲層１０２を含む複数のナノワイヤを、半導体１０６ｂの伸長方向が平行になるように配置して、一つの導電体１１４で各ナノワイヤを囲む構成としてもよい。このような構成とすることにより、複数のナノワイヤで電流を流すことができるのでオン電流を十分に大きくすることができる。
【０１３６】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０１３７】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細について、以下説明する。
【０１３８】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０１３９】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１４０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０１４１】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０１４２】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０１４３】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１４４】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０１４５】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０１４６】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１４７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図９（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図９（Ｅ）に示す。図９（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図９（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図９（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０１４８】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４９】
図１０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０１５０】
図１０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０１５１】
また、図１０（Ｂ）および図１０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１０（Ｄ）および図１０（Ｅ）は、それぞれ図１０（Ｂ）および図１０（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１０（Ｂ）および図１０（Ｃ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理を施す。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０１５２】
図１０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０１５３】
図１０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１５４】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０１５５】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０１５６】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０１５７】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０１５８】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０１５９】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０１６０】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０１６１】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１１（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図１１（Ｂ）に示す。図１１（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０１６２】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図１１（Ｃ）に示すように、スポットが略正六角形状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０１６３】
図１１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０１６４】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１６５】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１６６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１６７】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０１６８】
図１２に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図１２（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図１２（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図１２（Ａ）および図１２（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０１６９】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０１７０】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０１７１】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０１７２】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１７３】
図１３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図１３より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図１３より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図１３より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０１７４】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０１７５】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０１７６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０１７７】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０１７８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０１７９】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０１８０】
（実施の形態３）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０１８１】
＜ＣＭＯＳインバータ＞
図１４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
【０１８２】
図１４（Ａ）に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製することにより、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
【０１８３】
＜ＣＭＯＳアナログスイッチ＞
また図１４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
【０１８４】
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１５に示す。
【０１８５】
図１５（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。
【０１８６】
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度を極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０１８７】
図１５（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０１８８】
図１５（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０１８９】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０１９０】
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０１９１】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０１９２】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
【０１９３】
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷をノードに保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
【０１９４】
＜記憶装置２＞
図１５（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１５（Ａ）に示した半導体装置と異なる。この場合も図１５（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
【０１９５】
図１５（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０１９６】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１９７】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０１９８】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０１９９】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２００】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０２０１】
＜記憶装置３＞
図１５（Ａ）に示す半導体装置（記憶装置）の変形例について、図１６に示す回路図を用いて説明する。
【０２０２】
図１６に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至トランジスタ４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図１６に示す半導体装置は、図１６では図示を省略したが、マトリクス状に複数設けられる。図１６に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至配線４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。
【０２０３】
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図１６では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
【０２０４】
図１６に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
【０２０５】
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
【０２０６】
トランジスタ４２００乃至トランジスタ４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至トランジスタ４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図１６では、トランジスタ４２００乃至トランジスタ４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
【０２０７】
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図１６に示す半導体装置は、図１６に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
【０２０８】
次いで、図１６に示す半導体装置への情報の書き込み動作について説明する。
【０２０９】
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
【０２１０】
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、配線４００６をハイレベルにする。また配線４００７乃至配線４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ノードＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
【０２１１】
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
【０２１２】
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
【０２１３】
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、配線４００６、配線４００８、配線４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
【０２１４】
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
【０２１５】
図１６に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ノードＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
【０２１６】
以上説明したノードＦＧ１、ノードＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書き込まれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
【０２１７】
次いで、図１６に示す半導体装置からの情報の読み出し動作について説明する。
【０２１８】
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
【０２１９】
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至配線４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
【０２２０】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
【０２２１】
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
【０２２２】
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、配線４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至配線４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
【０２２３】
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
【０２２４】
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
【０２２５】
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至配線４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
【０２２６】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
【０２２７】
以上説明したノードＦＧ１、ノードＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図１６においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
【０２２８】
なお読み出される電位は、書き込んだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書き込んだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
【０２２９】
＜記憶装置４＞
図１５（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図１５（Ａ）に示した半導体装置と異なる。この場合も図１５（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
【０２３０】
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。
【０２３１】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２３２】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図１７乃至図２０を用いて説明する。
【０２３３】
図１７（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴから出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
【０２３４】
図１７（Ｂ）に、インバータ８００の一例を示す。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
【０２３５】
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
【０２３６】
ＯＳトランジスタ８１０、ＯＳトランジスタ８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子を有する。このようにＯＳトランジスタ８１０、ＯＳトランジスタ８２０はバックゲートとして機能する第２のゲートを有するので、本実施の形態でトランジスタ１０などを用いる場合、電荷捕獲層１０２として導電体を用いる構成にすることが好ましい。
【０２３７】
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
【０２３８】
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
【０２３９】
図１７（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図１７（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。
【０２４０】
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０の閾値電圧を制御することができる。
【０２４１】
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
【０２４２】
前述の説明を可視化するために、図１８（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。
【０２４３】
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図１８（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図１８（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図１８（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をマイナスシフトあるいはプラスシフトさせることができる。
【０２４４】
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０を電流が流れにくい状態とすることができる。図１８（Ｂ）には、この状態を可視化して示す。図１８（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０２４５】
図１８（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図１７（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０２４６】
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０を電流が流れやすい状態とすることができる。図１８（Ｃ）には、この状態を可視化して示す。図１８（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０２４７】
図１８（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図１７（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０２４８】
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図１７（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。また、図１７（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。
【０２４９】
なお図１７（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図１９（Ａ）に示す。
【０２５０】
図１９（Ａ）では、図１７（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
【０２５１】
図１９（Ａ）の動作について、図１９（Ｂ）のタイミングチャートを用いて説明する。
【０２５２】
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
【０２５３】
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、ノードＮＢＧを非常にフローティング状態に近い状態にして、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
【０２５４】
なお図１７（Ｂ）および図１９（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図２０（Ａ）に示す。
【０２５５】
図２０（Ａ）では、図１７（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
【０２５６】
図２０（Ａ）の動作について、図２０（Ｂ）のタイミングチャートを用いて説明する。図２０（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。
【０２５７】
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図１８（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる。例えば、図２０（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０２５８】
また図２０（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０２５９】
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
【０２６０】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図２１乃至図２７を用いて説明する。
【０２６１】
図２１（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
【０２６２】
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
【０２６３】
回路９０２、回路９０４および回路９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
【０２６４】
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０２６５】
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０２６６】
図２１（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図２１（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０２６７】
図２１（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図２１（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０２６８】
図２１（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図２１（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０２６９】
図２１（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図２１（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
【０２７０】
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
【０２７１】
また図２２（Ａ）、（Ｂ）には、それぞれ図２１（Ｄ）、（Ｅ）の変形例を示す。
【０２７２】
図２２（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、トランジスタ９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０２７３】
図２２（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、トランジスタ９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
【０２７４】
また図２３（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図２３（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至ダイオードＤ５、キャパシタＣ１乃至キャパシタＣ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳを基に印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【０２７５】
また図２３（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図２３（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至ダイオードＤ５、キャパシタＣ１乃至キャパシタＣ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【０２７６】
なお上述した電圧生成回路９０３の回路構成は、図２３（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図２４（Ａ）乃至（Ｃ）、図２５（Ａ）、（Ｂ）に示す。
【０２７７】
図２４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０、キャパシタＣ１１乃至キャパシタＣ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至トランジスタＭ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図２４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至キャパシタＣ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２７８】
また図２４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４、キャパシタＣ１５、キャパシタＣ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至トランジスタＭ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図２４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、キャパシタＣ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２７９】
また図２４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図２４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
【０２８０】
また図２５（Ａ）に示す電圧生成回路９０３Ｄは、図２３（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至ダイオードＤ５をダイオード接続したトランジスタＭ１６乃至トランジスタＭ２０に置き換えた構成に相当する。図２５（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至トランジスタＭ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至キャパシタＣ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２８１】
また図２５（Ｂ）に示す電圧生成回路９０３Ｅは、図２５（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至トランジスタＭ２０を、バックゲートを有するトランジスタＭ２１乃至トランジスタＭ２５に置き換えた構成に相当する。図２５（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２８２】
なお電圧生成回路９０３の変形例は、図２３（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図２６（Ａ）乃至（Ｃ）、図２７（Ａ）、（Ｂ）に示す。図２６（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図２６（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
【０２８３】
図２６（Ａ）乃至（Ｃ）、図２７（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至電圧生成回路９０５Ｅでは、図２４（Ａ）乃至（Ｃ）、図２５（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図２６（Ａ）乃至（Ｃ）、図２７（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｅと同様に、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。
【０２８４】
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
【０２８５】
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
【０２８６】
＜ＣＰＵの構成＞
図２８は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２８７】
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２８８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２９０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２９１】
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０２９２】
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２９３】
図２９は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０２９４】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０２９５】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０２９６】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードｍ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２９７】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２９８】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態が選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２９９】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０３００】
なお、図２９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０３０１】
また、図２９において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０３０２】
図２９における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０３０３】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０３０４】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０３０５】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０３０６】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じて、トランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０３０７】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０３０８】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
【０３０９】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３１０】
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
【０３１１】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３０に示す。
【０３１２】
図３０（Ａ）は携帯型ゲーム機であり、筐体１９０１、筐体１９０２、表示部１９０３、表示部１９０４、マイクロフォン１９０５、スピーカー１９０６、操作キー１９０７、スタイラス１９０８等を有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部１９０３と表示部１９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３１３】
図３０（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６等を有する。第１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１９１３および第２表示部１９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３１４】
図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２２、キーボード１９２３、ポインティングデバイス１９２４等を有する。
【０３１５】
図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用扉１９３３等を有する。
【０３１６】
図３０（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１９４３、操作キー１９４４、レンズ１９４５、接続部１９４６等を有する。操作キー１９４４およびレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構成としてもよい。
【０３１７】
図３０（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３、ライト１９５４等を有する。
【０３１８】
以上のように、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【実施例】
【０３１９】
本実施例では、本発明の一態様に係るトランジスタについてデバイスシミュレーションを行い、トランジスタの電気特性の確認を行った。
【０３２０】
本実施例では、図１（Ａ）乃至（Ｅ）に示したトランジスタ１０に対応させて、チャネル長Ｌ、領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２の長さ、及びドレイン電圧Ｖｄを変えた、モデル１Ａ乃至１Ｕ、モデル２Ａ乃至２Ｕ、モデル３Ａ乃至３Ｏ、モデル４Ａ乃至４Ｏを作成し、それぞれについてデバイスシミュレーションを行った結果について説明する。
【０３２１】
ここで、絶縁体１０６ａはＩＧＺＯ（１３４）を想定し、半導体１０６ｂはＩＧＺＯ（４２３）を想定した。また、領域１０６ａａ及び領域１０６ａｂはＩＧＺＯ（１３４）にドナーを添加してドナー密度１．０×１０１９／ｃｍ３としたものを想定した。また、領域１０６ｂａ及び領域１０６ｂｂはＩＧＺＯ（４２３）にドナーを添加してドナー密度１．０×１０１９／ｃｍ３としたものを想定した。また、電荷捕獲層１０２はＳｉＮを想定した。また、ソース電極またはドレイン電極の一方として機能する導電体１０８ａは、領域１０６ａａ及び領域１０６ｂａとオーミック接続することを想定して計算を行った。また、同様に、ソース電極またはドレイン電極の他方として機能する導電体１０８ｂは、領域１０６ａｂ及び領域１０６ｂｂとオーミック接続することを想定して計算を行った。
【０３２２】
計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳ３Ｄを用いた。主な計算条件としては、半導体１０６ｂの半径を５ｎｍとし、絶縁体１０６ａの厚さを２ｎｍとし、導電体１１４の厚さを２ｎｍとし、電荷捕獲層１０２の厚さを１ｎｍとした。また、絶縁体１１２において、絶縁体１０６ａと導電体１１４の間の厚さは６ｎｍとし、絶縁体１０６ａと電荷捕獲層１０２の間の厚さは２ｎｍとし、電荷捕獲層１０２と導電体１１４の間の厚さは３ｎｍとした。また、以下の表１に、計算に用いた詳細なパラメータを示す。なお、表１において、伝導帯状態密度（Ｎｃ）は伝導帯下端における状態密度を示し、価電子帯状態密度（Ｎｖ）は価電子帯上端における状態密度を示す。
【０３２３】
【表１】
2017050537.tif 000003
【０３２４】
ここで、チャネル長Ｌ（導電体１１４のＡ１−Ａ２方向の長さ）を、モデル１Ａ乃至１Ｕは４ｎｍ、モデル２Ａ乃至２Ｕは７ｎｍ、モデル３Ａ乃至３Ｏは１５ｎｍ、モデル４Ａ乃至４Ｏは３０ｎｍに設定して計算を行った。
【０３２５】
また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ａ乃至１Ｃ、モデル２Ａ乃至２Ｃ、モデル３Ａ乃至３Ｃ、及びモデル４Ａ乃至４Ｃでは、０ｎｍ（つまり、領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２を設けない構成）とした。また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ｄ乃至１Ｆ、モデル２Ｄ乃至２Ｆ、モデル３Ｄ乃至３Ｆ、及びモデル４Ｄ乃至４Ｆでは、２ｎｍとした。また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ｇ乃至１Ｉ、モデル２Ｇ乃至２Ｉ、モデル３Ｇ乃至３Ｉ、及びモデル４Ｇ乃至４Ｉでは、４ｎｍとした。また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ｊ乃至１Ｌ、モデル２Ｊ乃至２Ｌ、モデル３Ｊ乃至３Ｌ、及びモデル４Ｊ乃至４Ｌでは、６ｎｍとした。また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ｍ乃至１Ｏ、モデル２Ｍ乃至２Ｏ、モデル３Ｍ乃至３Ｏ、及びモデル４Ｍ乃至４Ｏでは、８ｎｍとした。また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ｐ乃至１Ｒ、及びモデル２Ｐ乃至２Ｒでは、１０ｎｍとした。また、領域Ｌｏｆｆ１と領域Ｌｏｆｆ２それぞれのＡ１−Ａ２方向の長さを、モデル１Ｓ乃至１Ｕ、及びモデル２Ｓ乃至２Ｕでは、１５ｎｍとした。
【０３２６】
また、ドレイン電圧Ｖｄを、モデル１Ａ乃至４Ａ、モデル１Ｄ乃至４Ｄ、モデル１Ｇ乃至４Ｇ、モデル１Ｊ乃至４Ｊ、モデル１Ｍ乃至４Ｍ、モデル１Ｐ及び２Ｐ、モデル１Ｓ及び２Ｓ、では０．０５Ｖとした。また、ドレイン電圧Ｖｄを、モデル１Ｂ乃至４Ｂ、モデル１Ｅ乃至４Ｅ、モデル１Ｈ乃至４Ｈ、モデル１Ｋ乃至４Ｋ、モデル１Ｎ乃至４Ｎ、モデル１Ｑ及び２Ｑ、モデル１Ｔ及び２Ｔ、では０．１０Ｖとした。また、ドレイン電圧Ｖｄを、モデル１Ｃ乃至４Ｃ、モデル１Ｆ乃至４Ｆ、モデル１Ｉ乃至４Ｉ、モデル１Ｌ乃至４Ｌ、モデル１Ｏ乃至４Ｏ、モデル１Ｒ及び２Ｒ、モデル１Ｕ及び２Ｕ、では１．００Ｖとした。
【０３２７】
以下に示す表２に、モデル１Ａ乃至１Ｕのチャネル長Ｌ、領域Ｌｏｆｆ１、領域Ｌｏｆｆ２の長さ、ドレイン電圧Ｖｄをまとめて示す。以下、同様に、表３にモデル２Ａ乃至２Ｕ、表４にモデル３Ａ乃至３Ｏ、表５にモデル４Ａ乃至４Ｏのチャネル長Ｌ、領域Ｌｏｆｆ１、領域Ｌｏｆｆ２の長さ、ドレイン電圧Ｖｄをまとめて示す。
【０３２８】
【表２】
2017050537.tif 000004
【０３２９】
【表３】
2017050537.tif 000005
【０３３０】
【表４】
2017050537.tif 000006
【０３３１】
【表５】
2017050537.tif 000007
【０３３２】
各モデルのデバイスシミュレーションを行って得たＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）から計算されるサブスレッショルドスイング値［ｍＶ／ｄｅｃ］（以下Ｓ値と呼ぶ場合がある。）を図３１（Ａ）（Ｂ）及び図３２（Ａ）（Ｂ）に示す。ここで、図３１（Ａ）にモデル１Ａ乃至１ＵのＳ値を示す。以下同様に、図３１（Ｂ）にモデル２Ａ乃至２ＵのＳ値を示し、図３２（Ａ）にモデル３Ａ乃至３ＯのＳ値を示し、図３２（Ｂ）にモデル４Ａ乃至４ＯのＳ値を示す。
【０３３３】
図３１（Ａ）に示すように、モデル１Ｐ乃至１ＵでＳ値が１５０ｍＶ／ｄｅｃ以下の良好な電気特性を示している。言い換えると、チャネル長Ｌ＝４ｎｍのトランジスタでは領域Ｌｏｆｆ１、領域Ｌｏｆｆ２の長さをそれぞれ１０ｎｍ以上にすることで良好な電気特性を得ることができる。
【０３３４】
また、図３１（Ｂ）に示すように、モデル２Ｍ乃至２ＵでＳ値が１５０ｍＶ／ｄｅｃ以下の良好な電気特性を示している。言い換えると、チャネル長Ｌ＝７ｎｍのトランジスタでは領域Ｌｏｆｆ１、領域Ｌｏｆｆ２の長さをそれぞれ８ｎｍ以上にすることで良好な電気特性を得ることができる。
【０３３５】
また、図３２（Ａ）に示すように、モデル３Ｄ乃至３ＯでＳ値が１５０ｍＶ／ｄｅｃ以下の良好な電気特性を示している。言い換えると、チャネル長Ｌ＝１５ｎｍのトランジスタでは領域Ｌｏｆｆ１、領域Ｌｏｆｆ２の長さをそれぞれ２ｎｍ以上にすることで良好な電気特性を得ることができる。
【０３３６】
また、図３２（Ｂ）に示すように、モデル４Ａ乃至４ＯでＳ値が１００ｍＶ／ｄｅｃ以下の良好な電気特性を示している。言い換えると、チャネル長Ｌ＝３０ｎｍのトランジスタでは領域Ｌｏｆｆ１、領域Ｌｏｆｆ２を設けなくても良好な電気特性を得ることができる。
【０３３７】
以上のように、チャネル長Ｌが４ｎｍ以上３０ｎｍ未満の、チャネル長が短いトランジスタ１０においては、チャネル長Ｌの長さに応じて領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２の長さをそれぞれ２ｎｍ以上、例えば２ｎｍ以上１０ｎｍ以下で適宜設定してやればよい。このようにトランジスタ１０に領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２を設けることにより、サブスレッショルドスイング値が小さいトランジスタを提供することができる。
【０３３８】
また、領域Ｌｏｆｆ１及び領域Ｌｏｆｆ２の長さが同じでドレイン電圧Ｖｄが異なるモデルのＳ値を比較すると、ドレイン電圧Ｖｄの大きさが低い方が、Ｓ値が小さくなる傾向が見られた。ただし、ドレイン電圧Ｖｄが０．０５Ｖと０．１０ＶのモデルではＳ値に大きな差は見られなかった。トランジスタ１０では、ドレイン電圧を０．０５Ｖまたは０．１０Ｖとすることでより良好なＳ値を得ることができた。ただし、ドレイン電圧を低くすると、トランジスタ１０のオン電流が小さくなる傾向がある。よって、トランジスタ１０の用途に合わせて適宜ドレイン電圧を設定すればよい。
【０３３９】
次に、チャネル長Ｌが異なるそれぞれのモデルで、Ｓ値が１５０ｍＶ／ｄｅｃ以下で且つ領域Ｌｏｆｆ１、領域Ｌｏｆｆ２の長さが最も短いものを選択し、電荷捕獲層１０２に適宜電荷を与えて同様のデバイスシミュレーションを行った。
【０３４０】
チャネル長Ｌ＝４ｎｍのモデルではモデル１Ｑ、１Ｒを選択し、それぞれに、固定電荷−５．５０×１０１９／ｃｍ２を与えたモデル１Ｑ−ａ、１Ｒ−ａと、固定電荷−１．０５×１０２０／ｃｍ２を与えたモデル１Ｑ−ｂ、１Ｒ−ｂと、について計算を行った。
【０３４１】
また、チャネル長Ｌ＝７ｎｍのモデルではモデル２Ｎ、２Ｏを選択し、それぞれに、固定電荷−３．５×１０１９／ｃｍ２を与えたモデル２Ｎ−ａ、２Ｏ−ａと、固定電荷−６．５×１０１９／ｃｍ２を与えたモデル２Ｎ−ｂ、２Ｏ−ｂと、について計算を行った。
【０３４２】
また、チャネル長Ｌ＝１５ｎｍのモデルではモデル３Ｅ、３Ｆを選択し、それぞれに、固定電荷−３．０×１０１９／ｃｍ２を与えたモデル３Ｅ−ａ、３Ｆ−ａと、固定電荷−５．０×１０１９／ｃｍ２を与えたモデル３Ｅ−ｂ、３Ｆ−ｂと、について計算を行った。
【０３４３】
また、チャネル長Ｌ＝３０ｎｍのモデルではモデル４Ｂ、４Ｃを選択し、それぞれに、固定電荷−１．０×１０１９／ｃｍ２を与えたモデル４Ｂ−ａ、４Ｃ−ａと、固定電荷−２．０×１０１９／ｃｍ２を与えたモデル４Ｂ−ｂ、４Ｃ−ｂと、について計算を行った。
【０３４４】
各モデルのデバイスシミュレーションを行って得たＩｄ−Ｖｇ特性を図３３（Ａ）（Ｂ）及び図３４（Ａ）（Ｂ）に示す。ここで、図３３（Ａ）にモデル１Ｑ、１Ｑ−ａ、１Ｑ−ｂ、１Ｒ、１Ｒ−ａ、１Ｒ−ｂのＩｄ−Ｖｇ特性を示す。同様に、図３３（Ｂ）にモデル２Ｎ、２Ｎ−ａ、２Ｎ−ｂ、２Ｏ、２Ｏ−ａ、２Ｏ−ｂのＩｄ−Ｖｇ特性を示し、図３４（Ａ）にモデル３Ｅ、３Ｅ−ａ、３Ｅ−ｂ、３Ｆ、３Ｆ−ａ、３Ｆ−ｂのＩｄ−Ｖｇ特性を示し、図３４（Ｂ）にモデル４Ｂ、４Ｂ−ａ、４Ｂ−ｂ、４Ｃ、４Ｃ−ａ、４Ｃ−ｂのＩｄ−Ｖｇ特性を示す。図３３（Ａ）（Ｂ）及び図３４（Ａ）（Ｂ）において、横軸にゲート電圧Ｖｇ［Ｖ］、縦軸にドレイン電流Ｉｄ［Ａ］をとる。それぞれにおいて、ゲート電圧を３Ｖから−２Ｖまで掃引させている。
【０３４５】
図３３（Ａ）（Ｂ）及び図３４（Ａ）（Ｂ）に示すように、いずれのモデルにおいても、電荷捕獲層１０２に負の固定電荷を与えることにより、Ｉｄ−Ｖｇ特性曲線がノーマリーオフの方向にシフトしている。
【０３４６】
図３３（Ａ）に示すように、モデル１Ｑ−ａ、１Ｑ−ｂ、１Ｒ−ｂはノーマリーオフ型のＩｄ−Ｖｇ特性が得られる。計算により、Ｖｇ＝０ＶでＩｄが１．０×１０−１２Ａ以下となるために必要な固定電荷量は、モデル１Ｑでは−５．５×１０１９／ｃｍ２であり、モデル１Ｒでは−１０．５×１０１９／ｃｍ２であることが分かった。
【０３４７】
図３３（Ｂ）に示すように、モデル２Ｎ−ａ、２Ｎ−ｂ、２Ｏ−ｂはノーマリーオフ型のＩｄ−Ｖｇ特性が得られる。計算により、Ｖｇ＝０ＶでＩｄが１．０×１０−１２Ａ以下となるために必要な固定電荷量は、モデル２Ｎでは−３．５×１０１９／ｃｍ２であり、モデル２Ｏでは−６．５×１０１９／ｃｍ２であることが分かった。
【０３４８】
図３４（Ａ）に示すように、モデル３Ｅ−ａ、３Ｅ−ｂ、３Ｆ−ｂはノーマリーオフ型のＩｄ−Ｖｇ特性が得られる。計算により、Ｖｇ＝０ＶでＩｄが１．０×１０−１２Ａ以下となるために必要な固定電荷量は、モデル３Ｅでは−３．０×１０１９／ｃｍ２であり、モデル３Ｆでは−５．０×１０１９／ｃｍ２であることが分かった。
【０３４９】
図３４（Ｂ）に示すように、モデル４Ｂ−ａ、４Ｂ−ｂ、４Ｃ−ｂはノーマリーオフ型のＩｄ−Ｖｇ特性が得られる。計算により、Ｖｇ＝０ＶでＩｄが１．０×１０−１２Ａ以下となるために必要な固定電荷量は、モデル４Ｂでは−１．０×１０１９／ｃｍ２であり、モデル４Ｃでは−２．０×１０１９／ｃｍ２であることが分かった。
【０３５０】
このように、半導体１０６ｂを囲むようにゲート電極としての機能を有する導電体１１４を設け、固定電荷が与えられた電荷捕獲層１０２を設けることにより、チャネル長Ｌが短い構造のトランジスタにおいても、ノーマリーオフの電気特性を与えることができる。
【０３５１】
また、本実施例で用いられたモデルのゲート絶縁膜の厚さは６ｎｍであったが、良好なＩｄ−Ｖｇ特性を得ることができた。このように、領域Ｌｏｆｆ１、領域Ｌｏｆｆ２を設け、且つ電荷捕獲層１０２を設けることにより、厚さが１ｎｍ以下となるような極端に薄いゲート絶縁膜を用いなくても、チャネル長Ｌが短い構造のトランジスタにおいて、良好なＩｄ−Ｖｇ特性を得られることが示された。
【符号の説明】
【０３５２】
１０    トランジスタ
１０ａ    トランジスタ
１０ｂ    トランジスタ
１０ｃ    トランジスタ
１０ｄ    トランジスタ
１０ｅ    トランジスタ
１０ｆ    トランジスタ
１０ｇ    トランジスタ
１０ｈ    トランジスタ
１０ｉ    トランジスタ
１０ｊ    トランジスタ
１０ｋ    トランジスタ
１０２    電荷捕獲層
１０６ａ    絶縁体
１０６ａａ    領域
１０６ａｂ    領域
１０６ａｃ    領域
１０６ａｄ    領域
１０６ａｅ    領域
１０６ｂ    半導体
１０６ｂａ    領域
１０６ｂｂ    領域
１０６ｂｃ    領域
１０６ｂｄ    領域
１０６ｂｅ    領域
１０８ａ    導電体
１０８ｂ    導電体
１１２    絶縁体
１１４    導電体
８００    インバータ
８１０    ＯＳトランジスタ
８２０    ＯＳトランジスタ
８３１    信号波形
８３２    信号波形
８４０    破線
８４１    実線
８５０    ＯＳトランジスタ
８６０    ＣＭＯＳインバータ
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電圧生成回路
９０３Ａ    電圧生成回路
９０３Ｂ    電圧生成回路
９０３Ｃ    電圧生成回路
９０３Ｄ    電圧生成回路
９０３Ｅ    電圧生成回路
９０４    回路
９０５    電圧生成回路
９０５Ａ    電圧生成回路
９０５Ｂ    電圧生成回路
９０５Ｅ    電圧生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２Ａ    トランジスタ
９１２Ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１９０１    筐体
１９０２    筐体
１９０３    表示部
１９０４    表示部
１９０５    マイクロフォン
１９０６    スピーカー
１９０７    操作キー
１９０８    スタイラス
１９１１    筐体
１９１２    筐体
１９１３    表示部
１９１４    表示部
１９１５    接続部
１９１６    操作キー
１９２１    筐体
１９２２    表示部
１９２３    キーボード
１９２４    ポインティングデバイス
１９３１    筐体
１９３２    冷蔵室用扉
１９３３    冷凍室用扉
１９４１    筐体
１９４２    筐体
１９４３    表示部
１９４４    操作キー
１９４５    レンズ
１９４６    接続部
１９５１    車体
１９５２    車輪
１９５３    ダッシュボード
１９５４    ライト
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３００６    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
３５００    トランジスタ
４００１    配線
４００３    配線
４００５    配線
４００６    配線
４００７    配線
４００８    配線
４００９    配線
４０２１    層
４０２２    層
４０２３    層
４１００    トランジスタ
４２００    トランジスタ
４３００    トランジスタ
４４００    トランジスタ
４５００    容量素子
４６００    容量素子
【図１】
2017050537.tif 000008
【図２】
2017050537.tif 000009
【図３】
2017050537.tif 000010
【図４】
2017050537.tif 000011
【図５】
2017050537.tif 000012
【図６】
2017050537.tif 000013
【図７】
2017050537.tif 000014
【図８】
2017050537.tif 000015
【図１３】
2017050537.tif 000016
【図１４】
2017050537.tif 000017
【図１５】
2017050537.tif 000018
【図１６】
2017050537.tif 000019
【図１７】
2017050537.tif 000020
【図１８】
2017050537.tif 000021
【図１９】
2017050537.tif 000022
【図２０】
2017050537.tif 000023
【図２１】
2017050537.tif 000024
【図２２】
2017050537.tif 000025
【図２３】
2017050537.tif 000026
【図２４】
2017050537.tif 000027
【図２５】
2017050537.tif 000028
【図２６】
2017050537.tif 000029
【図２７】
2017050537.tif 000030
【図２８】
2017050537.tif 000031
【図２９】
2017050537.tif 000032
【図３０】
2017050537.tif 000033
【図３１】
2017050537.tif 000034
【図３２】
2017050537.tif 000035
【図３３】
2017050537.tif 000036
【図３４】
2017050537.tif 000037
【図９】
2017050537.tif 000038
【図１０】
2017050537.tif 000039
【図１１】
2017050537.tif 000040
【図１２】
2017050537.tif 000041