(57)【要約】【課題】複数のパワーモジュールあるいはトランジスタを動作の均一性を高める。【解決手段】半導体回路１００において、複数の半導体パッケージ１０２は、電気的に並列に接続される。複数の半導体パッケージ１０２は、非直線上にレイアウトされる。【選択図】図２
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【特許請求の範囲】
【請求項１】
電気的に並列に接続される３個またはそれより多い複数の半導体パッケージを備え、
前記複数の半導体パッケージは、プリント基板上に非直線上にレイアウトされることを特徴とする半導体回路。
【請求項２】
前記複数の半導体パッケージは、同じ矩形領域に横方向または縦方向に直線上にレイアウトしたときよりも、それぞれの対応する端子とプリント基板上の共通のノードの距離が均一化されるように、レイアウトされていることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記複数の半導体パッケージは、同じ矩形領域に横方向または縦方向に直線上にレイアウトしたときよりも多い個数の半導体パッケージを配置できるように、レイアウトされていることを特徴とする請求項１または２に記載の半導体回路。
【請求項４】
前記複数の半導体パッケージの向きは徐変していることを特徴とする請求項１から３のいずれかに記載の半導体回路。
【請求項５】
前記複数の半導体パッケージは、曲線上にレイアウトされることを特徴とする請求項１から４のいずれかに記載の半導体回路。
【請求項６】
前記複数の半導体パッケージは、円弧状にレイアウトされることを特徴とする請求項１から５のいずれかに記載の半導体回路。
【請求項７】
第ｉ番目（ｉは自然数）の半導体パッケージと第（ｉ＋１）番目の半導体パッケージとの相対的な位置関係は、第（ｉ＋１）番目の半導体パッケージと第（ｉ＋２）番目の半導体パッケージとの相対的な位置関係と等しいことを特徴とする請求項１から６のいずれかに記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。
【背景技術】
【０００２】
放電管などの容量性負荷、あるいはトランス、インダクタ、モータなどの誘導性負荷を駆動するためのインバータやコンバータ、あるいは昇圧、降圧、昇降圧コンバータなどの電源回路に、半導体回路が使用される。
【０００３】
半導体回路は、ＦＥＴ（Field Effect Transistor）あるいはＩＧＢＴなどのパワートランジスタを用いて構成される。大電力が要求される用途では、パワートランジスタあるいはダイオードが収容されたパッケージを、複数個、並列接続して使用するのが一般的である。
【０００４】
図１は、従来の半導体回路２のレイアウト図である。複数の半導体パッケージ１０は、プリント基板１２上に実装されており、複数の半導体パッケージ１０を含む矩形領域１４には、ヒートシンクが取り付けられる。ここでは５個の半導体パッケージ１０＿１〜１０＿５が並列接続される。複数の半導体パッケージ１０の出力（ドレインあるいはソース）は、配線を介してひとつの出力端子１８と接続される。また複数の半導体パッケージ１０のゲート端子も、配線を介して共通のドライバ１６と接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１０００２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ヒートシンク２０および半導体パッケージ１０が冷却ファン３０を用いて強制空冷される場合、複数の半導体パッケージ１０は、風の向きと直交する方向に、直線上に配置されることが多い。ところが半導体パッケージ１０を直線に配置すると、複数の半導体パッケージ１０と共通のゲートドライバとの距離が不均一となってしまい、あるいは、複数の半導体パッケージ１０と共通の出力端子との距離が不均一となってしまう。また、出力端子１８やドライバ１６の位置も制約されてしまう。
【０００７】
その結果、複数の半導体パッケージ１０のスイッチングのタイミング、スルーレート、スイッチング速度などがばらつき、複数のトランジスタを均一動作させることが難しくなり、電流集中などが発生する要因となる。
【０００８】
また従来の設計手法では、多くの半導体パッケージをレイアウトする際に、その実装面積が大きくなってしまう場合がある。特に冷却を考慮する場合にこの問題は顕著となる。
【０００９】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、上述のいずれかの問題を解決可能な半導体回路の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様の半導体回路は、３個またはそれより多い電気的に並列に接続される複数の半導体パッケージを備える。複数の半導体パッケージは、プリント基板上に非直線上にレイアウトされる。
この態様によると、複数の半導体パッケージや、それらと接続されるプリント基板上の共通のノード（あるいは回路）や、配線などのレイアウトの自由度が高くなり、複数の半導体パッケージの動作の均一性を高めることができ、あるいは、実装密度を高めることができる。この効果は、半導体パッケージの個数が３個より多くなるにしたがい顕著となる。
【００１１】
複数の半導体パッケージは、同じ矩形領域に横方向または縦方向に直線上にレイアウトしたときよりも、それぞれの対応する端子とプリント基板上の共通のノードの距離が均一化されるように、レイアウトされてもよい。
【００１２】
複数の半導体パッケージは、同じ矩形領域に、横方向または縦方向に直線上にレイアウトしたときよりも多い個数の半導体パッケージを配置できるように、レイアウトされていてもよい。これにより、複数の半導体パッケージがヒートシンクと接してレイアウトされる場合に、ヒートシンクのサイズを小さくできる。
【００１３】
複数の半導体パッケージの向きは徐変していてもよい。向きを変化させることで、複数の半導体パッケージそれぞれの対応する端子（ピン）から、それらと接続される共通のノードとの距離を、さらに均一化することができる。また、同じ矩形領域に配置可能な半導体パッケージの個数を増やすことができ、言い換えればヒートシンクのサイズを小さくできる。
【００１４】
複数の半導体パッケージは、曲線上にレイアウトされてもよい。複数の半導体パッケージは、円弧状にレイアウトされてもよい。
【００１５】
第ｉ番目（ｉは自然数）の半導体パッケージと第（ｉ＋１）番目の半導体パッケージとの相対的な位置関係は、第（ｉ＋１）番目の半導体パッケージと第（ｉ＋２）番目の半導体パッケージとの相対的な位置関係と等しくてもよい。これにより、複数の半導体パッケージ１０２の位置を、所定の演算式あるいはルーチン（手順）にしたがって定めることが可能となる。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、複数の半導体パッケージを備える半導体回路で生ずる課題を解決できる。
【図面の簡単な説明】
【００１８】
【図１】従来の半導体回路のレイアウト図である。
【図２】図２（ａ）は、実施の形態に係る半導体回路の平面レイアウト図であり、図２（ｂ）はその断面図である。
【図３】図２と同じ実装領域に、複数の半導体パッケージを横方向に直線上にレイアウトした状態を示す図である。
【図４】図２と同じ実装領域に、複数の半導体パッケージを横方向に直線上にレイアウトした状態を示す図である。
【図５】半導体パッケージのレイアウトの設計手順を説明する図である。
【図６】図６（ａ）〜（ｄ）は、半導体回路の用途を説明する図である。
【図７】図７（ａ）、（ｂ）は、レイアウトの変形例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
図２（ａ）は、実施の形態に係る半導体回路１００の平面レイアウト図であり、図２（ｂ）はその断面図である。半導体回路１００は、電気的に並列に接続される複数の半導体パッケージ１０２＿１〜１０２＿Ｍを備える。図２には、Ｍ＝７の場合が示されるが、その個数は特に限定されない。複数の半導体パッケージ１０２は、プリント基板１０４上に実装されている。プリント基板１０４の裏面の、複数の半導体パッケージ１０２の実装領域１０６とオーバーラップする位置には、ヒートシンク１１０が取り付けられる。
【００２１】
本実施の形態において、半導体パッケージ１０２は、ドレインピン（Ｄ）、ソースピン（Ｓ）、ゲートピン（Ｇ）を有するＦＥＴ（あるいはＩＧＢＴ）であり、ＴＯ（Transistor Outline）−２４７パッケージであるが、本発明はそれに限定されない。
【００２２】
上述のように複数の半導体パッケージ１０２は、電気的に並列に接続される。したがって複数の半導体パッケージ１０２のゲートは、共通のゲートドライバ１２０と接続され、それらのドレインは、共通の出力ノード１２２と接続される。
【００２３】
複数の半導体パッケージ１０２は、非直線上にレイアウトされる。たとえば複数の半導体パッケージ１０２は、曲線上にレイアウトされてもよく、より好ましくは図２に示すように円弧状にレイアウトされてもよい。なお、「円弧状」とは、真円あるいは楕円の円弧形状のみでなく、それに類似する形状、たとえば放物線、そのほかの幾何学的な形状であってもよい。
【００２４】
非直線上のレイアウトを許容することにより、複数の半導体パッケージのレイアウトの自由度が高まり、ひいては、複数の半導体パッケージの動作の均一性を高め、あるいは実装面積を小さくすることができる。
【００２５】
複数の半導体パッケージ１０２のレイアウトに際しては、以下の２つの設計条件の少なくともひとつを考慮することが望ましい。
【００２６】
（第１の設計条件）
図３には、図２と同じ矩形領域（実装領域１０６）に、複数の半導体パッケージ１０２を縦方向もしくは横方向に（ここでは横方向）に直線上にレイアウトした状態が示される。
【００２７】
第１の設計条件では、半導体パッケージ１０２の入力側あるいは出力側の経路の距離に着目する。具体的には、複数の半導体パッケージ１０２は、対応する端子（ここではドレイン）と、プリント基板１０４上の共通のノード（ここでは出力ノード１２２）の距離Ｌ１〜Ｌ７が、図３のようにレイアウトしたときの距離Ｌ１’〜Ｌ７’に比べて均一化されるように、レイアウトされている。
【００２８】
もしくは、複数の半導体パッケージ１０２は、対応する端子（ここではゲート）と、プリント基板１０４上の共通のノード（ゲートドライバ１２０）の距離ｌ１〜ｌ７が、図３のようにレイアウトしたときの距離ｌ１’〜ｌ７’に比べて均一化されるように、レイアウトされている。
【００２９】
図３において、仮に出力ノード１２２が破線１２３の位置であったとしても、図２のレイアウトの方が、出力側のラインＬの均一性に優れていることに留意されたい。同様に図３において、仮にゲートドライバ１２０が破線１２１の位置であったとしても、図２のレイアウトの方が、均一性の観点で優れていることに留意されたい。
【００３０】
なお、図３と図２との比較においては、ゲートドライバ側の距離ｌ、出力ノード側の距離Ｌの両方が改善されているが、一方のみが改善されていてもよい。
【００３１】
第１の設計条件により、複数の半導体パッケージ１０２の動作の均一性を改善できる。
【００３２】
もし、複数の半導体パッケージ１０２をマトリクス状に配置したとしても、入力側、あるいは出力側の経路の距離の不均一は解消されず、したがって第１の設計条件を考慮した場合、マトリクス状の配置も不適である。
【００３３】
（第２の設計条件）
図４には、図２と同じ矩形領域（実装領域１０６）に、複数の半導体パッケージ１０２を縦方向もしくは横方向に（ここでは横方向）に直線上にレイアウトした状態が示される。このレイアウトでは、実装領域１０６には、５個の半導体パッケージ１０２＿２〜１０２＿７しかレイアウトすることができず、全７個の実装には、さらに広い実装領域１０７が必要となる。
【００３４】
第２の設計条件では、半導体パッケージ１０２の個数に着目する。具体的には、複数の半導体パッケージ１０２は、図４のようにレイアウトしたとき（すなわち５個）よりも多くなるように、レイアウトされている。
【００３５】
第２の設計条件によれば、同じ面積に実装可能な半導体パッケージ１０２の個数を増やすことができる。したがって半導体回路のサイズを小さくできる。プリント基板１０４やヒートシンク１１０のサイズは、半導体パッケージ１０２の実装領域１０６の面積に応じて規定される。必要な個数の半導体パッケージ１０２を、なるべく小さい実装領域にレイアウトすることで、プリント基板１０４やヒートシンク１１０のサイズを小さくできる。これにより、コストを下げることができ、あるいはレイアウトの自由度を高めることができる。
【００３６】
なお、個数の観点から言えば、マトリクス状に配置した場合が、個数は最大となる。しかしながら、マトリクス状に配置した場合、マトリクスの中央付近あるいは風の下流付近の半導体パッケージ１０２に冷却の風を当てることが難しくなり、複数の半導体パッケージ１０２が熱分布をもつことから、均一動作が難しくなる。これに対して図２のレイアウトによれば、すべての半導体パッケージ１０２が冷却の風を受けることができるため、熱の観点からも均一動作が保証される。
【００３７】
本実施の形態では、第１、第２の設計条件をより満たすために、複数の半導体パッケージ１０２の向きを徐変させている。
【００３８】
半導体パッケージ１０２の向きを、半導体パッケージ１０２＿ｉの中心線１０３と、ある基準線（ここでは実装領域１０６の一辺Ｅ２と平行なＸ軸）とがなす角度θｉとして定義する。Ｍ個の半導体パッケージ１０２を実装する場合、ｉ番目（１≦ｉ≦Ｍ）の半導体パッケージ１０２＿ｉの角度θｉは、
θｉ＝（ｉ−１）×９０°／（Ｍ−１）    …（１）
であってもよい。図２の例では、Ｍ＝７であり、各ゲートドライバ１２０の角度は以下の通りである。
θ１＝０°
θ２＝１５°
θ３＝３０°
θ４＝４５°
θ５＝６０°
θ６＝７５°
θ７＝９０°
【００３９】
あるいは実装する半導体パッケージ１０２の個数Ｍよりも大きい定数Ｋを定義し、
θｉ＝（ｉ−１）×９０°／（Ｋ−１）    …（２）
のようにして、θ１〜θＭを決めてもよい。
【００４０】
式（１）あるいは（２）は、半導体パッケージ１０２の中心線と基準線のなす角度が、等間隔で増えていくことを表している。
【００４１】
本実施の形態では、より詳しくは、第ｉ番目（ｉは自然数）の半導体パッケージ１０２＿ｉと第（ｉ＋１）番目の半導体パッケージ１０２＿（ｉ＋１）との相対的な位置関係は、第（ｉ＋１）番目の半導体パッケージ１０２＿（ｉ＋１）と第（ｉ＋２）番目の半導体パッケージ１０２＿（ｉ＋２）との相対的な位置関係と等しくなるようにレイアウトされる。これにより、複数の半導体パッケージ１０２の位置を、以下で説明するように、所定の演算式あるいは手順にしたがって定めることが可能となる。
【００４２】
図５は、半導体パッケージ１０２のレイアウトの設計手順を説明する図である。実装領域の任意の点（たとえば左下）を原点にとり、横方向をＸ軸、縦方向をＹ軸とする。
原点の近傍に、第１点Ｐ１を規定する。第１点Ｐ１は、１番目の半導体パッケージ１０２の左下の頂点の座標である。第ｉ点Ｐｉは、ｉ番目の半導体パッケージ１０２の左下の頂点の座標である。
【００４３】
続いて、第１点Ｐ１から、Ｘ方向に所定量δＸ、Ｙ方向に所定量δＹシフトさせた点に、第２点Ｐ２をとる。第２点Ｐ２に原点を移し、座標軸を原点を中心に時計回りに、１５°回転させ、新たな座標系（Ｘ’Ｙ’）を定義する。新たな座標軸（Ｘ’Ｙ’）上で、Ｘ方向に所定量δＸ、Ｙ方向に所定量δＹシフトさせた点に、次の第３点Ｐ３をとる。同様に第３点Ｐ３に原点を移し、座標軸（Ｘ’Ｙ’）を原点を中心に時計回りに、１５°回転させ、新たな座標系（Ｘ”Ｙ”）を定義する。新たな座標軸（Ｘ”Ｙ”）上で、Ｘ方向に所定量δＸ、Ｙ方向に所定量δＹシフトさせた点に、次の第４点Ｐ４をとる。この作業を繰り返すことにより、複数の半導体パッケージ１０２のレイアウトを決定することができる。
【００４４】
続いて、半導体回路１００の具体例を説明する。図６（ａ）〜（ｄ）は、半導体回路１００の用途を説明する図である。図６（ａ）の半導体回路は、三相コンバータあるいはインバータである。上アームスイッチＭＨＵ，ＭＨＶ，ＭＨＷ、下アームスイッチＭＬＵ，ＭＬＶ，ＭＬＷそれぞれが、複数の半導体パッケージ１０２が構成される。
【００４５】
図６（ｂ）の半導体回路は、Ｈブリッジ回路である。上アームスイッチＭＨＰ，ＭＨＮ、下アームスイッチＭＬＰ，ＭＬＮそれぞれが、複数の半導体パッケージ１０２が構成される。
【００４６】
図６（ｃ）の半導体回路は、昇圧（昇降圧）コンバータである。スイッチＭ１、Ｍ２それぞれが、複数の半導体パッケージ１０２で構成される。図６（ｄ）の半導体回路は、降圧コンバータである。スイッチＭ３が、複数の半導体パッケージ１０２で構成される。また整流ダイオードＤ３も、複数の半導体パッケージ１０２で構成される。
【００４７】
以上、本発明について、いくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００４８】
図７（ａ）、（ｂ）は、レイアウトの変形例を示す図である。図７（ａ）では、完全な円弧に沿って、複数の半導体パッケージ１０２が配置される。この場合、ノード１３０と、複数の半導体パッケージ１０２のピンの距離は、完全に均一となる。
【００４９】
図７（ｂ）では、図２（ａ）と類似したレイアウトであるが、半導体パッケージ１０２の向きは同一となっている。
【符号の説明】
【００５０】
１００…半導体回路、１０２…半導体パッケージ、１０４…プリント基板、１０６…実装領域、１１０…ヒートシンク、１２０…ゲートドライバ、１２２…出力ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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