(57)【要約】【課題】高画質の画像を撮像することができる固体撮像装置を提供する。【解決手段】固体撮像装置１０は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セル１００と、複数の単位セル１００の列毎に設けられ、画素信号を転送する複数の垂直信号線１１０と、複数の垂直信号線１１０のそれぞれに対応して設けられた複数の比較回路１３１と、複数の比較回路１３１に共通の参照信号を供給する参照信号生成回路１２０とを備え、複数の比較回路１３１のそれぞれは、参照信号と画素信号との差分量に応じた信号を出力する差動増幅回路２００と、差動増幅回路２００のオフセットを除去するためのスイッチングトランジスタ２１１及び２１２と、スイッチングトランジスタ２１１及び２１２の制御端子に接続されるインバータ回路２１５とを備える。【選択図】図３
2017050577.tif 000002
【特許請求の範囲】
【請求項１】
二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、
前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、
前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較回路と、
前記複数の比較回路に共通の参照信号を供給する参照信号供給回路とを備え、
前記複数の比較回路のそれぞれは、
前記参照信号と前記画素信号との差分量に応じた信号を出力する差動増幅回路と、
前記差動増幅回路のオフセットを除去するためのスイッチと、
前記スイッチの制御端子に接続されるバッファ回路とを含む
固体撮像装置。
【請求項２】
前記バッファ回路は、インバータ回路である
請求項１に記載の固体撮像装置。
【請求項３】
前記インバータ回路は、
ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
ＮＭＯＳ（Ｎｅｇａｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを含み、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとは、互いに異なる制御信号によって制御される
請求項２に記載の固体撮像装置。
【請求項４】
前記バッファ回路の電源線及び接地線は、前記差動増幅回路の電源線及び接地線と分離されている
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記バッファ回路の電源線と接地線との電位差は、前記差動増幅回路の電源線と接地線との電位差より小さい
請求項４に記載の固体撮像装置。
【請求項６】
前記差動増幅回路は、差動対を構成し、一方のゲートに前記参照信号が入力され、他方のゲートに前記画素信号が入力される２つのトランジスタを有し、
前記スイッチは、前記参照信号及び前記画素信号が入力される前に、前記２つのトランジスタのそれぞれのゲートとドレイン又はソースとを導通させることで、前記オフセットを除去する
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記複数の単位セルのそれぞれは、リセットトランジスタ、転送トランジスタ、読み出しトランジスタ及び選択トランジスタを有する
請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記複数の単位セルのそれぞれは、前記選択トランジスタを有さない
請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項９】
前記複数の単位セルのそれぞれは、
複数の受光素子と、
当該複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有する
請求項１〜６のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置に関する。
【背景技術】
【０００２】
近年、列毎にＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換回路を備えるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサが非常に注目されている。これは、ＭＯＳ型イメージセンサには、汎用のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）プロセスで製造が可能であり、周辺回路を同一チップ内に混在させることができるというメリットがあるためである。さらには、ＭＯＳ型イメージセンサには、列毎の画素信号を同時にＡＤ変換することで、高速なＡＤ変換を実現することができ、かつ、アナログ処理ブロックを減らすことで、ノイズの少ない出力を得ることができるというメリットもあるためである。
【０００３】
特許文献１は、従来のＡＤ変換回路を備えるＭＯＳ型イメージセンサを開示している。特許文献１に開示されたＡＤ変換回路は、シングルスロープＡＤ変換回路である。シングルスロープＡＤ変換回路は、時間とともに電圧値が上がる又は下がる参照信号と、アナログ信号とを比較し、その大小関係が反転するまでの時間をデジタルカウンタでカウントすることにより、アナログ信号をデジタル信号に変換する構成のＡＤ変換回路である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０３８８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された従来の固体撮像装置では、シングルスロープＡＤ変換回路を用いて高速なＡＤ変換を行う場合、比較回路及びカウンタを列毎に備える必要がある。これに対して、比較回路を駆動するための回路は、各列共通に設けられていればよい。比較回路及びカウンタは、小規模に設計することに適している。
【０００６】
しかしながら、各列の比較回路に共通の制御信号を供給する場合、制御信号の配線抵抗などの影響により、制御信号の供給元に近い列と遠い列とで制御信号の特性が異なってしまう。この影響により、出力信号が水平方向に依存を持ち（以降、シェーディングと記載）、画質が劣化するという問題がある。
【０００７】
そこで、本開示は、上記課題に鑑みてなされたものであり、高画質の画像を撮像することができる固体撮像装置を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本開示の一態様に係る固体撮像装置は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較回路と、前記複数の比較回路に共通の参照信号を供給する参照信号供給回路とを備え、前記複数の比較回路のそれぞれは、前記参照信号と前記画素信号との差分量に応じた信号を出力する差動増幅回路と、前記差動増幅回路のオフセットを除去するためのスイッチと、前記スイッチの制御端子に接続されるバッファ回路とを含む。
【０００９】
これにより、バッファ回路がスイッチの制御端子に入力される制御信号をバッファリングすることができるので、列毎の特性差を低減することができる。したがって、シェーディングなどの画質の劣化を抑制することができる。
【００１０】
また、例えば、本開示の一態様に係る固体撮像装置は、前記バッファ回路は、インバータ回路であってもよい。
【００１１】
これにより、インバータ回路がスイッチの制御端子に入力される制御信号を増幅することで、制御信号の波形のなまりを抑制することができる。したがって、制御信号の波形の差が列毎で生じにくくすることができ、シェーディングなどの画質の劣化を抑制することができる。
【００１２】
また、例えば、本開示の一態様に係る固体撮像装置は、前記インバータ回路は、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを含み、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとは、互いに異なる制御信号によって制御されてもよい。
【００１３】
これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン及びオフを独立して制御することができるので、スイッチングによる貫通電流を抑制することができる。
【００１４】
また、例えば、本開示の一態様に係る固体撮像装置は、前記バッファ回路の電源線及び接地線は、前記差動増幅回路の電源線及び接地線と分離されていてもよい。
【００１５】
これにより、バッファ回路と差動増幅回路とで電源線及び接地線が分離されているので、バッファ回路における電流変動の影響が差動増幅回路に伝播しない。このため、ノイズを低減することができる。
【００１６】
また、例えば、本開示の一態様に係る固体撮像装置は、前記バッファ回路の電源線と接地線との電位差は、前記差動増幅回路の電源線と接地線との電位差より小さくてもよい。
【００１７】
これにより、スイッチをオンする電圧を接地電位よりも高いレベルに設定することができる。
【００１８】
また、例えば、本開示の一態様に係る固体撮像装置は、前記差動増幅回路は、差動対を構成し、一方のゲートに前記参照信号が入力され、他方のゲートに前記画素信号が入力される２つのトランジスタを有し、前記スイッチは、前記参照信号及び前記画素信号が入力される前に、前記２つのトランジスタのそれぞれのゲートとドレイン又はソースとを導通させることで、前記オフセットを除去してもよい。
【００１９】
これにより、比較動作の開始前に比較回路の動作点を設定することができるので、リセット成分のばらつきの影響を受けにくくすることができる。
【００２０】
また、例えば、本開示の一態様に係る固体撮像装置は、前記複数の単位セルのそれぞれは、リセットトランジスタ、転送トランジスタ、読み出しトランジスタ及び選択トランジスタを有してもよい。
【００２１】
これにより、単位セルからの画素信号の読み出しを適切に制御することができる。
【００２２】
また、例えば、本開示の一態様に係る固体撮像装置は、前記複数の単位セルのそれぞれは、前記選択トランジスタを有さなくてもよい。
【００２３】
これにより、フォトダイオード領域及び開口率を拡大することができ、感度を高めることができる。
【００２４】
また、例えば、本開示の一態様に係る固体撮像装置は、前記複数の単位セルのそれぞれは、複数の受光素子と、当該複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有してもよい。
【００２５】
これにより、実質的に単位セルが備えるトランジスタの数を減らすことができる。
【発明の効果】
【００２６】
本開示に係る固体撮像装置によれば、高画質の画像を撮像することができる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態に係る固体撮像装置の構成の一例を示す図である。
【図２】実施の形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
【図３】実施の形態に係る比較回路の回路構成を示す図である。
【図４】一般的な固体撮像装置が有する比較回路の回路構成を示す図である。
【図５】実施の形態に係るリセット制御信号の波形を示す図である。
【図６】実施の形態の変形例に係る比較回路の回路構成を示す図である。
【図７】実施の形態の変形例に係る比較回路の動作の一例を示すタイミングチャートである。
【図８】実施の形態の別の変形例に係る比較回路の構成を示す図である。
【図９】実施の形態の変形例に係る単位セルの回路構成の一例を示す図である。
【図１０】実施の形態の変形例に係る単位セルの回路構成の一例を示す図である。
【発明を実施するための形態】
【００２８】
（実施の形態）
以下では、本開示の実施の形態に係る固体撮像装置について、図面を参照して詳細に説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であって、本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００２９】
また、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００３０】
まず、本実施の形態に係る固体撮像装置の構成について、図面を参照しながら説明する。
【００３１】
図１は、本実施の形態の形態に係る固体撮像装置１０の構成を示す図である。
【００３２】
図１に示すように、固体撮像装置１０は、複数の単位セル１００と、複数の垂直信号線１１０と、参照信号生成回路１２０と、参照信号線１２１と、複数のカラムＡＤ変換回路１３０と、出力回路１４０と、垂直選択回路１５０と、水平選択回路１６０と、タイミング制御回路１７０とを備える。
【００３３】
複数の単位セル１００は、二次元状に配列されている。例えば、複数の単位セル１００は、所定の撮像領域に、垂直方向にｎ個、かつ、水平方向にｍ個のアレイ状、すなわち、ｎ行×ｍ列の行列状に配列されている。例えば、ｎ及びｍの値は、数十〜数千の値である。
【００３４】
複数の単位セル１００のそれぞれは、少なくとも１つの受光素子（画素）を含み、受光量に応じた画素信号を生成する。単位セル１００は、複数の垂直信号線１１０のいずれかに接続されている。単位セル１００が生成した画素信号は、接続された垂直信号線１１０を介して転送される。
【００３５】
具体的には、図１に示すように、単位セル１００は、フォトダイオード１０１と、転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを有する。なお、転送トランジスタ１０２、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５は、単位セル１００の制御用トランジスタである。
【００３６】
フォトダイオード１０１は、被写体からの光を電荷量に変換する受光素子（光電変換素子）であり、画素（受光部）の基本構成要素である。フォトダイオード１０１のアノードは、接地電位に設定され、カソードは、転送トランジスタ１０２のソースに接続される。
【００３７】
転送トランジスタ１０２は、フォトダイオード１０１とフローティングディフュージョン部１０６との間に設けられ、フォトダイオード１０１が生成した電荷をフローティングディフュージョン部１０６に転送するためのトランジスタである。転送トランジスタ１０２のドレインは、フローティングディフュージョン部１０６に接続され、ゲートは、転送信号線（φＴＸ）に接続される。
【００３８】
リセットトランジスタ１０３は、フローティングディフュージョン部１０６の電位をリセット（初期化）するためのトランジスタである。リセットトランジスタ１０３のソースは、フローティングディフュージョン部１０６に接続され、ドレインは、電源線に接続され、ゲートは、リセット信号線（φＲＳ）に接続される。
【００３９】
読み出しトランジスタ１０４（増幅トランジスタ）は、フローティングディフュージョン部１０６の電位に応じた電圧信号（画素信号）を読み出すためのトランジスタである。具体的には、読み出しトランジスタ１０４は、フローティングディフュージョン部１０６の電位に応じた画素信号を、選択トランジスタ１０５を介して垂直信号線１１０に出力する。読み出しトランジスタ１０４のソースは、選択トランジスタ１０５のドレインに接続され、ドレインは、電源線に接続され、ゲートは、フローティングディフュージョン部１０６に接続されている。
【００４０】
選択トランジスタ１０５は、読み出しトランジスタ１０４と垂直信号線１１０との間に設けられ、垂直信号線１１０に画素信号を出力するためのトランジスタである。選択トランジスタ１０５のソースは、垂直信号線１１０に接続され、ゲートは、選択信号線（φＳＥＬ）に接続される。
【００４１】
フローティングディフュージョン部１０６は、フォトダイオード１０１が生成した信号電荷（電子）が転送され、転送された信号電荷を一時的に保持する。すなわち、フローティングディフュージョン部１０６は、フォトダイオード１０１が生成した電荷に応じた信号電位を生成する。
【００４２】
ここで、単位セル１００の動作について簡単に説明する。
【００４３】
まず、リセットトランジスタ１０３をオンすることで、フローティングディフュージョン部１０６の電位をリセットする。次に、転送トランジスタ１０２をオンすることで、フォトダイオード１０１が生成した電荷をフローティングディフュージョン部１０６に転送する。さらに、選択トランジスタ１０５をオンすることで、フローティングディフュージョン部１０６の信号電位に応じた画素信号が、読み出しトランジスタ１０４及び選択トランジスタ１０５を介して垂直信号線１１０に出力される。なお、各トランジスタのオン及びオフは、垂直選択回路１５０が、転送信号線（φＴＸ）、リセット信号線（φＲＳ）及び選択信号線（φＳＥＬ）に所定の信号を印加することで行われる。
【００４４】
なお、図示しないが、固体撮像装置１０は、撮像領域の単位セル１００に画素信号読出用の動作電流（読出電流）を供給する読出電流源部を備えている。
【００４５】
複数の垂直信号線１１０は、複数の単位セル１００の列毎に設けられている。具体的には、複数の垂直信号線１１０は、垂直方向に一列に並んだ複数の単位セル１００に共通に接続される。垂直信号線１１０は、接続された単位セル１００が生成した画素信号を比較回路１３１に転送する。
【００４６】
参照信号生成回路１２０は、複数のカラムＡＤ変換回路１３０が備える複数の比較回路１３１に共通の参照信号を供給する参照信号供給回路の一例である。例えば、参照信号生成回路１２０は、ＤＡ変換回路を有する。
【００４７】
具体的には、参照信号生成回路１２０は、タイミング制御回路１７０から供給されるクロック信号に同期して階段状にレベルが変化する参照信号（ＲＡＭＰ波形信号）を生成し、生成した参照信号を複数の比較回路１３１に共通に供給する。具体的には、参照信号は、参照信号生成回路１２０と複数の比較回路１３１とを接続する共通の参照信号線１２１を介して、複数の比較回路１３１のそれぞれに供給される。
【００４８】
複数のカラムＡＤ変換回路１３０は、垂直信号線１１０を介して転送される画素信号（アナログ信号）をデジタル信号に変換する。カラムＡＤ変換回路１３０は、画素信号（アナログ信号）を受けて、例えば、１０ビットのデジタル信号に変換する。
【００４９】
本実施の形態におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列毎に設けられたカラムＡＤ変換回路１３０を使用して、行毎に並列にＡＤ変換する方法をとる。この際には、シングルスロープ積分器（又は、ランプ信号比較型）のＡＤ変換の手法を使用する。シングルスロープ積分型のＡＤ変換処理では、変換開始から参照信号の電位と処理対象の画素信号の電位とが一致するまでの時間に基づいて、アナログの画素信号をデジタル信号に変換する。
【００５０】
図１に示すように、複数のカラムＡＤ変換回路１３０は、列毎に、比較回路１３１と、カウンタ回路１３２と、メモリ回路１３３とを備える。つまり、複数の比較回路１３１、カウンタ回路１３２及びメモリ回路１３３は、複数の垂直信号線１１０のそれぞれに対応して設けられる。
【００５１】
比較回路１３１は、画素信号と参照信号との差分量に応じた出力信号を出力する。具体的には、比較回路１３１は、参照信号生成回路１２０が生成した参照信号と、単位セル１００から垂直信号線１１０を経由して入力されるアナログの画素信号とを比較する。例えば、比較回路１３１は、画素信号と参照信号とを比較し、その大小関係が入れ替わる時に出力が反転する。
【００５２】
比較回路１３１は、図１に示すように、２つの入力端子ＩＮ１及びＩＮ２と、出力端子ＯＵＴと、リセット制御端子ＲＳＴとを有する。具体的には、入力端子ＩＮ１には、参照信号線１２１が接続され、参照信号が入力される。入力端子ＩＮ２には、対応する列の垂直信号線１１０が接続されて、画素信号が入力される。出力端子ＯＵＴには、カウンタ回路１３２が接続され、出力信号（比較結果）がカウンタ回路１３２に出力される。リセット制御端子ＲＳＴには、タイミング制御回路１７０が接続され、リセット制御信号φＣＲＳＴが入力される。
【００５３】
なお、比較回路１３１の詳細な構成については、図３及び図４を用いて後で説明する。また、リセット制御信号φＣＲＳＴについては、図５を用いて後で説明する。
【００５４】
カウンタ回路１３２は、対応する比較回路１３１から出力される出力信号に応じたカウント値を生成する。例えば、カウンタ回路１３２は、比較回路１３１が比較処理を完了するまでの時間をカウントし、その結果（カウント値）を保持する。
【００５５】
具体的には、カウンタ回路１３２のクロック端子には、他のカウンタ回路１３２のクロック端子と共通に、タイミング制御回路１７０からのクロック信号φＣＫが入力される。カウンタ回路１３２は、タイミング制御回路１７０から、参照信号生成回路１２０を制御するクロック信号に同期したクロック信号φＣＫが入力され、比較開始から比較回路１３１の出力が反転するまでの時間をカウントすることで、カウント値を生成する。カウント値が、アナログの画素信号がデジタル変換されたデータである。
【００５６】
また、カウンタ回路１３２には、タイミング制御回路１７０から制御線を介して制御パルスφＦＥＥＤが入力される。カウンタ回路１３２は、カウント値を保持するラッチ機能を有しており、制御線を介しての制御パルスφＦＥＥＤによる指示があるまでは、カウンタ値を保持する。
【００５７】
具体的には、カウンタ回路１３２は、カウント値の転送を制御するデータ転送スイッチを有する。タイミング制御回路１７０によって決定されたタイミングで、制御パルスφＦＥＥＤによりデータ転送スイッチがオンされて、カウンタ回路１３２からカウント値が転送されて、メモリ回路１３３に記憶される。
【００５８】
メモリ回路１３３は、対応するカウンタ回路１３２が生成したカウント値、すなわち、デジタル変換されたデータ（デジタル信号）を保持する。メモリ回路１３３には、水平選択回路１６０から制御線を介して制御パルスが入力される。メモリ回路１３３は、制御線を介して水平選択回路１６０から制御パルスによる指示があるまでは、カウンタ回路１３２から取り込んだカウンタ値を保持する。
【００５９】
メモリ回路１３３の出力は、水平信号線に接続されている。水平信号線は、カラムＡＤ変換回路１３０のビット幅であるｎビット幅分の信号線を有し、それぞれの出力線に対応したｎ個のセンス回路（図示せず）を経由して出力回路１４０に接続されている。
【００６０】
出力回路１４０は、例えば、アンプ回路及び信号処理回路などを含み、デジタル変換されたデータに増幅処理などの所定の処理を行って出力する。
【００６１】
垂直選択回路（行選択回路）１５０は、複数の単位セル１００からの画素信号の読み出し（転送）のタイミングを制御する。例えば、垂直選択回路１５０は、行アドレス及び行走査を制御する。垂直選択回路１５０は、例えば、タイミング制御回路１７０によって指定された行の画素を駆動するように、単位セル１００のトランジスタを制御する。
【００６２】
水平選択回路（水平走査回路）１６０は、複数のメモリ回路１３３の制御を行う。例えば、水平選択回路１６０は、列アドレス及び列走査を制御する。具体的には、水平選択回路１６０は、タイミング制御回路１７０によって指定された列のメモリ回路１３３に記憶されたデータを、出力回路１４０へ出力させる。
【００６３】
水平選択回路１６０は、比較回路１３１とカウンタ回路１３２とが、それぞれが担当する処理を行うのと並行して、メモリ回路１３３が保持していたカウント値を読み出す読出走査部の機能を持つ。
【００６４】
タイミング制御回路１７０は、内部クロックを生成するなどの機能を有する。参照信号生成回路１２０、カラムＡＤ変換回路１３０、垂直選択回路１５０及び水平選択回路１６０の動作タイミングを制御する。
【００６５】
なお、タイミング制御回路１７０、垂直選択回路１５０及び水平選択回路１６０などは、撮像領域の外側に設けられた駆動制御部の一例である。なお、駆動制御部は、撮像領域の信号を順次読み出すための制御回路機能を備えている。
【００６６】
以上のような構成において、カラムＡＤ変換回路１３０は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行い、所定のタイミングでカウント値を出力する。すなわち、まず、比較回路１３１では、参照信号生成回路１２０からの参照信号の電位と、垂直信号線１１０を介して入力される画素信号の電位とを比較し、双方の電位が同じになった時、比較回路１３１の出力が反転する。
【００６７】
カウンタ回路１３２は、参照信号生成回路１２０から出力される参照信号に同期して、カウント動作を開始しており、比較回路１３１の出力が反転した情報がカウンタ回路１３２に通知された時に、カウント動作を停止し、その時点のカウント値を画素データとしてラッチすることでＡＤ変換を完了する。
【００６８】
この後、メモリ回路１３３は、所定のタイミングで水平選択回路１６０から制御線を介して入力される水平選択信号によるシフト動作に基づいて、ラッチした画素データを、順次出力する。
【００６９】
以下では、本実施の形態に係る固体撮像装置１０の動作について、図２を用いて説明する。図２は、本実施の形態に係る固体撮像装置１０の動作を示すタイミングチャートである。
【００７０】
図２において、横軸は時間、縦軸は各信号の電位を表す。リセットパルスφＲＳは、リセット信号線に印加される信号であって、所定の行のリセットトランジスタ１０３を共通に制御するパルス信号を表している。転送パルスφＴＸは、転送信号線に印加される信号であって、所定の行の転送トランジスタ１０２を共通に制御するパルス信号を表している。選択パルスφＳＥＬは、選択信号線に印加される信号であって、所定の行の選択トランジスタ１０５を共通に制御するパルス信号を表している。
【００７１】
電位Ｖｉｎは、所定の単位セル１００に接続された垂直信号線１１０の電位を表している。電位Ｖｒｓｔ及びＶｓｉｇはそれぞれ、画素の電源電位がリセットされた時、及び、フォトダイオード１０１で発生した電荷が転送された時の垂直信号線の電位である。すなわち、Ｖｓｉｇは、画素信号の電位に相当する。
【００７２】
リセット制御信号φＣＲＳＴは、比較回路１３１のリセット動作部（オフセット除去回路）を制御するための信号である。具体的には、リセット制御信号φＣＲＳＴは、オフセットを除去するためのスイッチを制御する信号である。
【００７３】
クロック信号φＣＫは、参照信号生成回路１２０及びカウンタ回路１３２に入力されるクロック信号を表している。カウント値ＣＴは、カウンタ回路１３２のカウント値を表している。制御パルスφＦＥＥＤは、カウンタ回路１３２からメモリ回路１３３へカウント値を転送するタイミングを制御するためのパルス信号を表している。なお、制御パルスφＦＥＥＤが“Ｈ”レベル（ハイレベル）の時にカウント値はメモリ回路１３３へ転送される。
【００７４】
電位Ｖｒｅｆは、参照信号生成回路１２０の出力電位、すなわち、参照信号線１２１の電位を表している。電位Ｖｃｏは、比較回路１３１の出力電位を表している。
【００７５】
まず、時刻ｔ１に、選択パルスφＳＥＬ、リセットパルスφＲＳ及び比較回路１３１のリセット制御信号φＣＲＳＴを“Ｈ”レベルにする。選択パルスφＳＥＬが“Ｈ”レベルになったとき、選択信号線に接続された選択トランジスタ１０５が全てオンになる。
【００７６】
次に、リセットパルスφＲＳが“Ｈ”レベルになることで、リセット信号線に接続されたリセットトランジスタ１０３が全てオンになる。そして、該当する行のフローティングディフュージョン部１０６の電位は、電源線の電位Ｖｄｄにリセットされ、垂直信号線１１０の電位Ｖｉｎは、電位Ｖｄｄに対応する電位Ｖｒｓｔを出力する。
【００７７】
次に、時刻ｔ２にリセットパルスφＲＳを“Ｌ”レベル（ローレベル）にした後に、時刻ｔ５で転送パルスφＴＸが“Ｈ”レベルにする。これにより、転送パルスφＴＸに接続された転送トランジスタ１０２が全てオンし、該当する行のフォトダイオード１０１で発生した電荷がフローティングディフュージョン部１０６に転送される。
【００７８】
このとき、転送された電荷の数をＮ、電荷１つあたりの電荷量をｑ、フローティングディフュージョン部１０６の容量をＣとすると、フローティングディフュージョン部１０６の電位は、（Ｖｄｄ−ｑＮ）／Ｃとなる。したがって、垂直信号線１１０の電位Ｖｉｎは、フローティングディフュージョン部１０６の電位に対応する電位Ｖｓｉｇを出力する。
【００７９】
一方、カラムＡＤ変換回路１３０では、時刻ｔ１で、比較回路１３１のリセット動作部を制御するリセット制御信号φＣＲＳＴが“Ｈ”レベルになり、比較回路１３１はリセットされる。
【００８０】
垂直信号線１１０からの出力電位Ｖｉｎが電位Ｖｒｓｔに安定した後、時刻ｔ２で、リセットパルスφＲＳをローレベルにする。さらに、例えば、時刻ｔ２以降に、リセット制御信号φＣＲＳＴを“Ｌ”レベルにした後、時刻ｔ３で、参照信号生成回路１２０及びカウンタ回路１３２に所定の周期のクロック信号φＣＫを入力する。クロック信号φＣＫに同期して参照信号の電位Ｖｒｅｆの電位は、初期電位Ｖｓｔａｒｔから低電位へ遷移する。同様に、クロック信号φＣＫに同期して、カウント値ＣＴは、初期値ＣＴｉｎｉから下がる。
【００８１】
電位Ｖｒｅｆが低電位へと遷移する途中の時刻ｔ３以降の所定のタイミングで、画素信号の電位Ｖｉｎと参照信号の電位Ｖｒｅｆとの大小関係が反転する。反転する時、比較回路１３１の出力電位Ｖｃｏは、“Ｈ”レベルから“Ｌ”レベルに変化し、カウンタ回路１３２のカウント動作が停止する。
【００８２】
その後、時刻ｔ４で、クロック信号φＣＫが停止し、比較動作も停止する。このとき、カウント値ＣＴは、ＶｉｎとＶｒｅｆとの大小関係が反転した時点での値であるＣＴｄｏｗｎに保持されている。
【００８３】
次に、垂直信号線１１０の電位Ｖｉｎが電位Ｖｓｉｇに安定した後の時刻ｔ６に、参照信号生成回路１２０及びカウンタ回路１３２には、再び所定の周期のクロック信号φＣＫが入力される。クロック信号φＣＫに同期して、ＶｒｅｆはＶｓｔａｒｔから低電位へ遷移する。同様に、クロック信号φＣＫに同期して、カウント値ＣＴは、ダウンカウント期間に保持された値ＣＴｄｏｗｎから上がっていく。
【００８４】
電位Ｖｒｅｆが低電位へと遷移する途中の時刻ｔ６以降の所定のタイミングで、画素信号の電位Ｖｉｎと参照信号の電位Ｖｒｅｆとの大小関係が反転する。反転する時、比較回路１３１の出力電位Ｖｃｏは、“Ｈ”レベルから“Ｌ”レベルに変化し、カウンタ回路１３２のカウント動作が停止する。
【００８５】
その後、時刻ｔ７で、クロック信号φＣＫが停止し、比較動作も停止する。このとき、カウント値ＣＴは、ＶｉｎとＶｒｅｆとの大小関係が反転した時点での値であるＣＴｕｐに保持されている。ＣＴｕｐは、Ｖｒｓｔのデジタル変換値とＶｓｉｇのデジタル変換値との差分に相当するので、ＶｒｓｔとＶｓｉｇの差分＝ｑＮ／Ｃのデジタル変換値であると言える。すなわち、フォトダイオード１０１に蓄積された電荷量がデジタル変換されて出力される。
【００８６】
アップカウントが完了した後の時刻ｔ７より後の所定のタイミングで、カウンタ回路１３２が備えるデータ転送スイッチをオン状態にするように、制御パルスφＦＥＥＤを制御線に与える。これにより、カウンタ回路１３２に保持されているカウント値ＣＴｕｐは、メモリ回路１３３へと転送され、メモリ回路１３３にＣＴｕｐが保持される。さらに、メモリ回路１３３に保持されているデータを、順次読み出すように、水平選択回路１６０は、複数のメモリ回路１３３を制御する。
【００８７】
以上のようにして、単位セル１００のフォトダイオード１０１（画素）で光電変換されて生成された画素信号がデジタルデータとして読み出される。
【００８８】
なお、図２に示す例では、時刻ｔ１で、φＲＳ、φＳＥＬ及びφＣＲＳＴを同時に立ち上げる（“Ｈ”レベルにする）がこれに限らない。φＲＳ、φＳＥＬ及びφＣＲＳＴのいずれかの立ち上がりが先にでもよい。
【００８９】
また、時刻ｔ２で、リセットパルスφＲＳを立ち下げた（“Ｌ”レベルにした）後、リセット制御信号φＣＲＳＴを“Ｌ”レベルにする例について示しているが、時刻ｔ２で同時に、リセットパルスφＲＳとリセット制御信号φＣＲＳＴとを“Ｌ”レベルにしてもよい。なお、実際には、リセットパルスφＲＳを立ち下げた時のＶｉｎの変動を吸収するため、リセット制御信号φＣＲＳＴの立ち下げが後になる。
【００９０】
また、時刻ｔ３で、クロック信号φＣＫの開始と参照信号の電位Ｖｒｅｆの遷移の開始とが同時に行われる例について示しているが、いずれかが先に行われてもよい。同様に、時刻ｔ４で、クロック信号φＣＫの終了と参照信号の電位Ｖｒｅｆの遷移の終了とも、同時に行われなくてもよい。
【００９１】
また、時刻ｔ５で、クロック信号φＣＫの終了と同時に転送パルスφＴＸの立ち上げる例について示したが、これに限らない。転送パルスφＴＸの立ち上がり（“Ｈ”レベルにするタイミング）は、クロック信号φＣＫが終了するタイミングよりも後でもよい。なお、参照信号の電位Ｖｒｅｆを初期電位Ｖｓｔａｒｔに戻す時刻は、φＴＸの立ち上がりより前でも後でも同時でもよい。
【００９２】
また、時刻ｔ６で、クロック信号φＣＫの開始と参照信号の電位Ｖｒｅｆの遷移の開始とが同時に行われる例について示しているが、いずれかが先に行われてもよい。
【００９３】
また、時刻ｔ７で、クロック信号φＣＫの終了と同時に参照信号の電位Ｖｒｅｆの遷移を終了させる例について示しているが、同時でなくてもよい。
【００９４】
続いて、本実施の形態に係る比較回路１３１の構成について、図３を用いて説明する。図３は、本実施の形態に係る比較回路１３１の回路構成を示す図である。
【００９５】
図３に示すように、比較回路１３１は、差動増幅回路２００と、オフセット除去回路２１０とを含んでいる。
【００９６】
差動増幅回路２００は、参照信号と画素信号との差分量に応じた信号を出力する。具体的には、差動増幅回路２００は、差動対を構成し、一方のゲートに参照信号が入力され、他方のゲートに画素信号が入力されるトランジスタ２０１及び２０２を含んでいる。さらに、差動増幅回路２００は、カレントミラー回路を構成するトランジスタ２０３及び２０４と、定電流源を構成するトランジスタ２０５とを含んでいる。
【００９７】
トランジスタ２０１及び２０２は、ソース同士が接続されて、差動トランジスタ対を構成する。トランジスタ２０１及び２０２は、例えば、ＮＭＯＳトランジスタである。
【００９８】
例えば、トランジスタ２０１のゲートには、容量素子２１３を介して参照信号が供給される。つまり、トランジスタ２０１のゲートは、比較回路１３１の入力端子ＩＮ１に相当する。
【００９９】
また、トランジスタ２０２のゲートには、容量素子２１４を介して画素信号（アナログ信号）が供給される。つまり、トランジスタ２０２のゲートは、比較回路１３１の入力端子ＩＮ２に相当する。なお、トランジスタ２０２のドレインは、比較回路１３１の出力端子ＯＵＴに相当する。
【０１００】
なお、差動トランジスタ対部の出力端子ＯＵＴは、図示しないアンプに接続されル。出力端子ＯＵＴからの出力信号は、さらに図示しないバッファを経て、充分な増幅がなされた後、カウンタ回路１３２に出力される。
【０１０１】
トランジスタ２０３及び２０４は、電源側に配されて、差動トランジスタ対部の出力負荷となる負荷トランジスタ対であり、カレントミラー回路を構成する。トランジスタ２０３及び２０４は、例えば、ＰＭＯＳトランジスタである。
【０１０２】
トランジスタ２０３のゲートとドレインとは、互いに接続され、さらに、トランジスタ２０４のゲートに接続される。また、トランジスタ２０３のドレインには、トランジスタ２０１のドレインが接続される。なお、トランジスタ２０３のソースは、電源線に接続される。
【０１０３】
トランジスタ２０４のドレインは、トランジスタ２０２のドレインに接続される。つまり、トランジスタ２０２のドレインとトランジスタ２０４のドレインとが接続されたノードが出力端子ＯＵＴに相当する。なお、トランジスタ２０４のソースは、電源線に接続される。
【０１０４】
トランジスタ２０５は、差動トランジスタ対部と負荷トランジスタ対部とに一定の動作電流を供給する、接地側に配されたトランジスタである。トランジスタ２０５は、例えば、ＮＭＯＳトランジスタである。
【０１０５】
トランジスタ２０５のドレインは、互いに接続されたトランジスタ２０１のソースとトランジスタ２０２のソースとに接続される。トランジスタ２０５のゲートには、所定のバイアス電圧が印加され、トランジスタ２０５のソースは、接地電位に設定される。なお、トランジスタ２０５は、例えば、カスコード構成など、定電流源として動作する構成であれば、本構成例に記載の形態を取らなくてもよい。
【０１０６】
オフセット除去回路２１０は、差動増幅回路２００のオフセットを除去する回路である。すなわち、オフセット除去回路２１０は、比較回路１３１の動作点をリセットする回路である。つまり、比較回路１３１は、オフセット除去機能付きの電圧コンパレータとして構成されている。
【０１０７】
図３に示すように、オフセット除去回路２１０は、スイッチングトランジスタ２１１及び２１２と、信号結合用の容量素子２１３及び２１４と、インバータ回路２１５とを含んでいる。
【０１０８】
スイッチングトランジスタ２１１及び２１２は、差動増幅回路２００のオフセットを除去するためのスイッチ素子である。スイッチングトランジスタ２１１及び２１２は、参照信号及び画素信号が入力される前に、トランジスタ２０１及び２０２のそれぞれのゲートとドレイン又はソースとを導通させることで、オフセットを除去する。
【０１０９】
スイッチングトランジスタ２１１及び２１２のゲートは、互いに接続され、インバータ回路２１５の出力端子に接続されている。なお、スイッチングトランジスタ２１１及び２１２のゲートは、スイッチングトランジスタ２１１及び２１２のオン及びオフを切り替えるための制御信号が入力される制御端子の一例である。
【０１１０】
スイッチングトランジスタ２１１は、トランジスタ２０１のオフセットを除去するため、すなわち、トランジスタ２０１をリセット（初期化）するためのトランジスタである。スイッチングトランジスタ２１１は、トランジスタ２０１のゲート−ドレイン間に挿入されている。つまり、スイッチングトランジスタ２１１のドレイン及びソースは、トランジスタ２０１のゲート及びドレインに接続されている。
【０１１１】
スイッチングトランジスタ２１２は、トランジスタ２０２のオフセットを除去するため、すなわち、トランジスタ２０２をリセット（初期化）するためのトランジスタである。スイッチングトランジスタ２１２は、トランジスタ２０２のゲート−ドレイン間に挿入されている。つまり、スイッチングトランジスタ２１２のドレイン及びソースは、トランジスタ２０２のゲート及びドレインに接続されている。
【０１１２】
スイッチングトランジスタ２１１及び２１２は、例えば、ＰＭＯＳトランジスタである。スイッチングトランジスタ２１１及び２１２は、容量素子２１３及び２１４とともに、比較回路１３１のばらつきを除去する役割を果たす。
【０１１３】
容量素子２１３は、比較回路１３１の入力端子ＩＮ１とトランジスタ２０１のゲートとの間に設けられる。具体的には、容量素子２１３の電極の一方は、入力端子ＩＮ１に接続され、参照信号が入力される。容量素子２１３の電極の他方は、トランジスタ２０１のゲートに接続される。
【０１１４】
容量素子２１４は、比較回路１３１の入力端子ＩＮ２とトランジスタ２０２のゲートとの間に設けられる。具体的には、容量素子２１４の電極の一方は、入力端子ＩＮ２に接続され、画素信号が入力される。容量素子２１４の電極の他方は、トランジスタ２０２のゲートに接続される。
【０１１５】
インバータ回路２１５は、スイッチングトランジスタ２１１及び２１２のゲートに接続されるバッファ回路の一例である。インバータ回路２１５は、スイッチングトランジスタ２１１及び２１２のオン及びオフを制御する制御信号をバッファリングする。
【０１１６】
このような構成において、図２に示すように、画素信号と参照信号との比較を開始する直前に、リセット制御信号φＣＲＳＴ（比較器リセットパルス）をアクティブにすることで、オフセット除去回路２１０は、差動トランジスタ対部の動作点をドレイン電圧にリセットする。その後、容量素子２１４を介して画素信号がトランジスタ２０２へ入力され、容量素子２１３を介して参照信号がトランジスタ２０１に入力されることで、比較回路１３１は、画素信号と参照信号とが同電位になるまで比較を行う。画素信号と参照信号とが同電位になったときに、比較回路１３１の出力が反転する。
【０１１７】
これにより、比較動作の開始前に比較回路１３１の動作点を設定することができるので、リセット成分ΔＶのばらつきの影響を受けにくくすることができる。
【０１１８】
ここで、本開示に係る固体撮像装置１０の格別な効果を説明するために、一般的な固体撮像装置が有する比較回路について、図４を用いて説明する。図４は、一般的な固体撮像装置が有する比較回路１３１ａの回路構成を示す図である。なお、図４において、図３に示す比較回路１３１と同じ素子については、同じ符号を付している。
【０１１９】
図４に示す一般的な比較回路１３１ａは、図３に示す比較回路１３１と比較して、オフセット除去回路２１０の代わりにオフセット除去回路２１０ａを備える点が異なっている。具体的には、オフセット除去回路２１０ａは、オフセット除去回路２１０と比較して、インバータ回路２１５を備えない点が異なっている。
【０１２０】
図４に示す一般的な構成においても、比較回路１３１ａの動作点を設定することができるので、リセット成分ΔＶのばらつきの影響を受けにくくすることができる。
【０１２１】
しかしながら、比較回路１３１ａがオフセット除去回路２１０ａ（動作リセット部）を有することにより、スイッチングトランジスタ２１１及び２１２をオフする時、トランジスタ２０３及び２０４のチャネルにある電荷の再分配（チャージインジェクション）、又は、クロックフィードスルーが生じる。チャージインジェクション又はクロックフィードスルーの影響は、スイッチングトランジスタ２１１及び２１２のゲートに入力される制御信号の傾きに依存する。
【０１２２】
ＭＯＳ型イメージセンサの構成においては、カラムＡＤ変換回路１３０の外側にあるバッファ回路でバッファリングされた制御信号を各カラムに入力する。
【０１２３】
外側のバッファ回路から近いカラムより、外側のバッファ回路から遠いカラムのスイッチングの時間は、配線抵抗分大きくなる。例えば、制御信号が実際の振幅の９５％程度になるまでの時間をスイッチング時間としたとき、制御信号の配線抵抗がＲ、制御信号に付く全容量負荷がＣである場合、スイッチング時間は、３ＲＣとなる。すなわち、制御信号の傾きが１／３ＲＣになる。
【０１２４】
これにより、一般的なＭＯＳ型イメージセンサにおいては、一様な光（遮光された状態を含む）の入力に対して、出力が水平方向に依存を持つことでシェーディングが発生し、画質が劣化するといった問題がある。
【０１２５】
この問題をするため、スイッチングトランジスタの半分程度のサイズのトランジスタを用意し、スイッチングトランジスタの制御信号と逆位相の制御信号を用意したトランジスタに入力する方法もある。しかしながら、この方法を用いた場合でも、完全にキャンセルできず、さらにはスイッチングトランジスタのサイズを最小サイズに設定できないため、結果的に抑制効果が小さくなってしまうという新たな問題が発生する。
【０１２６】
これに対して、本実施の形態に係る固体撮像装置１０では、列毎に設けられた比較回路１３１が、バッファ回路を有する。具体的には、複数の比較回路１３１のそれぞれが、バッファ回路の一例であるインバータ回路２１５を有する。
【０１２７】
インバータ回路２１５は、スイッチングトランジスタ２１１及び２１２のオン及びオフを制御するためのリセット制御信号をバッファリングしてスイッチングトランジスタ２１１及び２１２に入力する。これにより、シェーディングの発生を抑制し、画質の劣化を抑制することができる。
【０１２８】
以下では、図５を用いて本実施の形態に係るインバータ回路２１５の効果について説明する。なお、図５は、本実施の形態に係るリセット制御信号の波形を示す図である。
【０１２９】
図５において、φＣＲＳＴは、図２に示すφＣＲＳＴと同じであり、比較回路１３１のオフセット除去回路２１０を制御するためのリセット制御信号である。より具体的には、リセット制御信号φＣＲＳＴは、タイミング制御回路１７０から出力されたときの信号である。
【０１３０】
ＣＲＳＴ＿ｎは、タイミング制御回路１７０（外側のバッファ回路）から近いカラムに入力されるリセット制御信号を表している。具体的には、ＣＲＳＴ＿ｎは、タイミング制御回路１７０から近い列の比較回路１３１が有するインバータ回路２１５への入力信号である。
【０１３１】
ＣＲＳＴ＿ｆは、タイミング制御回路１７０から遠いカラムに入力されるリセット制御信号を表している。具体的には、ＣＲＳＴ＿ｆは、タイミング制御回路１７０から遠い列の比較回路１３１が有するインバータ回路２１５への入力信号である。
【０１３２】
ＣＲＳＴＩＮ＿ｎは、タイミング制御回路１７０から近い列の比較回路１３１が有するスイッチングトランジスタ２１１及び２１２に入力される信号である。言い換えると、ＣＲＳＴＩＮ＿ｎは、タイミング制御回路１７０から近い列の比較回路１３１が有するインバータ回路２１５からの出力信号である。
【０１３３】
ＣＲＳＴＩＮ＿ｆは、タイミング制御回路１７０から遠い列の比較回路１３１が有するスイッチングトランジスタ２１１及び２１２に入力される信号である。言い換えると、ＣＲＳＴＩＮ＿ｆは、タイミング制御回路１７０から遠い列の比較回路１３１が有するインバータ回路２１５からの出力信号である。
【０１３４】
本実施の形態に係る固体撮像装置１０では、図５に示すように、各カラムに入力されるリセット制御信号は、カラムの位置に依存して傾きが変動する。例えば、タイミング制御回路１７０から遠いカラムに入力されるリセット制御信号は、ＣＲＳＴ＿ｆに示すように、その傾きが小さくなる。つまり、タイミング制御回路１７０から遠いカラムに入力されるリセット制御信号の波形は、立ち上がり及び立ち下がりがなまった形状になる。
【０１３５】
これに対して、各カラムのスイッチングトランジスタ２１１及び２１２に入力される信号は、ＣＲＳＴＩＮ＿ｎ及びＣＲＳＴＩＮ＿ｆに示すように、インバータ回路２１５での増幅作用により、その傾きが大きくなる。すなわち、各カラムのスイッチングトランジスタ２１１及び２１２に入力される信号の波形は、タイミング制御回路１７０から出力されたときの信号φＣＲＳＴに近い波形になる。
【０１３６】
通常、信号の傾きが大きくなるとスイッチングの影響が大きくなる。しかしながら、固体撮像装置においては、各カラム間での特性差が固体パターンノイズなどの原因となることから、各カラム間の特性差を減らすことが重要となる。
【０１３７】
つまり、本実施の形態においては、インバータ回路２１５を介してリセット制御信号をスイッチングトランジスタ２１１及び２１２に入力することで、各カラムのスイッチングトランジスタ２１１及び２１２を制御する信号の傾きは大きくなるが、傾きの各カラム間差がほぼない状態にすることができる。これにより、チャージインジェクション又はクロックフィードスルーがタイミング制御回路１７０（外側のバッファ回路）からの距離に依存することを抑制する。したがって、出力特性の行方向依存性が改善され、シェーディングのない高画質な撮像が可能となる。
【０１３８】
以上のように、本実施の形態に係る固体撮像装置１０は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セル１００と、複数の単位セル１００の列毎に設けられ、画素信号を転送する複数の垂直信号線１１０と、複数の垂直信号線１１０のそれぞれに対応して設けられた複数の比較回路１３１と、複数の比較回路１３１に共通の参照信号を供給する参照信号生成回路１２０とを備え、複数の比較回路１３１のそれぞれは、参照信号と画素信号との差分量に応じた信号を出力する差動増幅回路２００と、差動増幅回路２００のオフセットを除去するためのスイッチングトランジスタ２１１及び２１２と、スイッチングトランジスタ２１１及び２１２の制御端子に接続されるバッファ回路とを含む。具体的には、バッファ回路は、インバータ回路２１５である。
【０１３９】
これにより、インバータ回路２１５がスイッチングトランジスタ２１１及び２１２の制御端子に入力されるリセット制御信号を増幅することで、リセット制御信号の波形のなまりを抑制することができる。したがって、制御信号の波形の差が列毎で生じにくくすることができ、シェーディングなどの画質の劣化を抑制することができる。
【０１４０】
また、インバータ回路２１５は、少ない素子でも各カラム間のばらつきを充分小さくすることができる利得を有しており、さらに定常的な消費電流もない。このため、固体撮像装置１０がインバータ回路２１５をバッファ回路として備えることは、コスト及び消費電力の面で有利である。
【０１４１】
また、本実施の形態に係る固体撮像装置１０では、差動増幅回路２００は、差動対を構成し、一方のゲートに参照信号が入力され、他方のゲートに画素信号が入力される２つのトランジスタ２０１及び２０２を有し、スイッチングトランジスタ２１１及び２１２は、参照信号及び画素信号が入力される前に、２つのトランジスタ２０１及び２０２のそれぞれのゲートとドレイン又はソースとを導通させることで、オフセットを除去する。
【０１４２】
これにより、比較動作の開始前に比較回路１３１の動作点を設定することができるので、リセット成分ΔＶのばらつきの影響を受けにくくすることができる。
【０１４３】
また、本実施の形態に係る固体撮像装置１０では、複数の単位セル１００のそれぞれは、リセットトランジスタ１０３、転送トランジスタ１０２、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する。
【０１４４】
これにより、単位セル１００からの画素信号の読み出しを適切に制御することができる。
【０１４５】
（実施の形態の変形例）
以下では、上記実施の形態に係る固体撮像装置の変形例について、図６及び図７を用いて説明する。図６は、本変形例に係る比較回路３３１の回路構成を示す図である。図７は、本変形例に係る比較回路３３１の動作の一例を示すタイミングチャートである。
【０１４６】
上記実施の形態においては、各カラムに入力されるリセット制御信号を、各カラム内にて増幅するバッファ回路の例としてインバータ回路を備える例について示しているが、これに限らない。例えば、バッファ回路は、例えば、ソース接地型増幅回路など、他の回路でもよく、上述した本開示の固体撮像装置１０による効果は同様に得られる。
【０１４７】
例えば、バッファ回路の他の構成として、図６に示すインバータ回路３１５が考えられる。図６において、図４と同じ構成要素については、同じ符号を付与している。
【０１４８】
図６に示す比較回路３３１は、図４に示す比較回路１３１と比較して、オフセット除去回路２１０の代わりに、オフセット除去回路３１０を含む点が異なっている。具体的には、オフセット除去回路３１０は、オフセット除去回路２１０と比較して、インバータ回路２１５の代わりに、ＰＭＯＳトランジスタ３１５ｐ及びＮＭＯＳトランジスタ３１５ｎを含むインバータ回路３１５を有する点が異なっている。
【０１４９】
ＰＭＯＳトランジスタ３１５ｐとＮＭＯＳトランジスタ３１５ｎとは、互いに異なる制御信号によって制御される。具体的には、ＰＭＯＳトランジスタ３１５ｐは、制御信号ＲＳＴ１によって制御され、ＮＭＯＳトランジスタ３１５ｎは、制御信号ＲＳＴ２によって制御される。以下では、図７を用いて、本変形例に係る比較回路３３１のリセット動作について説明する。
【０１５０】
初めに、時刻ｔ１１で、制御信号ＲＳＴ２を“Ｈ”レベルにすることで、ＮＭＯＳトランジスタ３１５ｎをオンする。なお、このとき、制御信号ＲＳＴ１は“Ｈ”レベルであり、ＰＭＯＳトランジスタ３１５ｐは、オフ状態である。
【０１５１】
これにより、スイッチングトランジスタ２１１及び２１２に入力する電位をＧＮＤレベルにすることができ、スイッチングトランジスタ２１１及び２１２をオンする。
【０１５２】
その後、時刻ｔ１２で、制御信号ＲＳＴ２を“Ｌ”レベルにすることで、ＮＭＯＳトランジスタ３１５ｎをオフする。そして、時刻ｔ１３で、制御信号ＲＳＴ１を“Ｌ”レベルにすることで、ＰＭＯＳトランジスタ３１５ｐをオンすることで、スイッチングトランジスタ２１１及び２１２に入力する電位をＶＤＤレベルにする。
【０１５３】
これにより、ＮＭＯＳトランジスタ３１５ｎ及びＰＭＯＳトランジスタ３１５ｐのスイッチングによる貫通電流を抑制することができる。
【０１５４】
なお、図７に示す例では、制御信号ＲＳＴ２の立ち上がり（“Ｈ”レベルにするタイミング）である時刻ｔ１１は、図２のタイミングチャートのφＣＲＳＴの開始、すなわち、時刻ｔ１と同じである。したがって、時刻ｔ１１は、φＳＥＬ又はφＲＳの立ち下がり（“Ｌ”レベルにするタイミング）と同時でもよく、あるいは、いずれかが先でもよい。
【０１５５】
また、制御信号ＲＳＴ２の立ち下がりである時刻ｔ１２は、制御信号ＲＳＴ１の立ち下がりである時刻ｔ１３よりも前であればよい。
【０１５６】
また、制御信号ＲＳＴ１の立ち下がりである時刻ｔ１３は、図２のタイミングチャートのφＣＲＳＴの立ち下がりと同じ時刻である。したがって、時刻ｔ１３は、φＲＳの立ち下がり（時刻ｔ２）と同時でもよく、あるいは、いずれかが先でもよい。
【０１５７】
また、制御信号ＲＳＴ１の立ち上がりである時刻ｔ１４は、図２のタイミングチャートのφＣＫ及びＶｒｅｆの終了（時刻ｔ７）より後であればよい。
【０１５８】
なお、本変形例に係る固体撮像装置では、バッファ回路の電源及びグランドを、比較回路の他の電源及びグランドと分離されてもよい。言い換えると、バッファ回路の電源線及び接地線は、差動増幅回路の電源線及び接地線と分離されていてもよい。
【０１５９】
図８は、別の変形例に係る比較回路３３１ａの回路構成を示す図である。
【０１６０】
図８に示す比較回路３３１ａは、図６に示す比較回路３３１と回路構成は同じである。差動増幅回路２００は、電源線ＶＤＤ１と接地線ＧＮＤ１とに接続されている。また、インバータ回路３１５は、電源線ＶＤＤ２と接地線ＧＮＤ２とに接続されている。電源線ＶＤＤ１と電源線ＶＤＤ２とは、互いに異なっており、接地線ＧＮＤ１と接地線ＧＮＤ２とは、互いに異なっている。
【０１６１】
これにより、差動増幅回路２００の電源線及び接地線とインバータ回路３１５の電源線及び接地線とが分離されているので、インバータ回路３１５における電流変動の影響が差動増幅回路２００に伝播しない。このため、本変形例に係る固体撮像装置の低ノイズ化が可能となる。
【０１６２】
また、本変形例に係る固体撮像装置では、バッファ回路の電源線ＶＤＤ２と接地線ＧＮＤ２との電位差は、差動増幅回路の電源線ＶＤＤ１と接地線ＧＮＤ１との電位差より小さくてもよい。
【０１６３】
例えば、図８に示すように、本変形例に係る比較回路３３１ａでは、リセット用のスイッチングトランジスタ２１１及び２１２の制御を、インバータ回路３１５の電源（電源線ＶＤＤ２）及びグランド（接地線ＧＮＤ２）で行っている。
【０１６４】
このとき、使用するトランジスタの閾値電圧に対して、電源及びグランドの電位差が充分大きい場合、インバータ回路３１５のグランド電位（ＧＮＤ２）を、他のグランド（例えば、差動増幅回路のグランド電位（ＧＮＤ１））よりも高いバイアス電位に設定してもよい。これにより、スイッチングトランジスタ２１１及び２１２をオンする電圧をグランドよりも高いレベルに設定することも可能である。
【０１６５】
なお、差動増幅回路２００のグランド電位とインバータ回路３１５のグランド電位とを異ならせることで、電位差を設けたが、差動増幅回路２００の電源電位とインバータ回路３１５の電源電位とを異ならせてもよい。
【０１６６】
（その他変形例）
以上、本開示に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。本開示における技術は、各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して、本開示の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器、各種システムとして適用することができる。
【０１６７】
例えば、本開示に係る固体撮像装置が備える複数の単位セルのそれぞれは、隣接する複数の受光部（画素）で、単位セル制御用のトランジスタを共有してもよい。すなわち、複数の単位セルのそれぞれは、複数の受光素子（フォトダイオード）と、複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有してもよい。
【０１６８】
図９は、実施の形態の変形例に係る単位セル１００の回路構成の一例（単位セル１００ａ）を示す図である。
【０１６９】
図９に示すように、単位セル１００ａは、フォトダイオード１０１ａ及び１０１ｂと、転送トランジスタ１０２ａ及び１０２ｂと、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを有する。
【０１７０】
このように、単位セル１００ａでは、フォトダイオード１０１ａ及び１０１ｂが、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを共有している。
【０１７１】
例えば、フォトダイオード１０１ａから電荷を読み出す場合は、第１転送信号線（φＴＸａ）をハイレベルにして転送トランジスタ１０２ａをオンすることで、フローティングディフュージョン部１０６に電荷を転送する。また、フォトダイオード１０１ｂから電荷を読み出す場合は、第２転送信号線（φＴＸｂ）をハイレベルにして転送トランジスタ１０２ｂをオンすることで、フローティングディフュージョン部１０６に電荷を転送する。
【０１７２】
このように、単位セル１００は、実施の形態で示すように、フォトダイオード（画素）、転送トランジスタ、フローティングディフュージョン部、リセットトランジスタ、増幅トランジスタ（読み出しトランジスタ）及び選択トランジスタを有する構造、いわゆる１画素１セル構造でもよい。あるいは、本変形例で示すように、多画素１セル構造でもよい。
【０１７３】
これにより、多画素１セル構造は、隣接する複数の受光素子でリセットトランジスタ、読み出しトランジスタ及び選択トランジスタが共有化するので、実質的に単位セル１つあたりのトランジスタ数を少なくすることができる。
【０１７４】
また、本開示に係る固体撮像装置が備える複数の単位セルのそれぞれは、例えば、図１０に示すように、選択トランジスタを有さなくてもよい。図１０は、実施の形態の変形例に係る単位セル１００の回路構成の別の一例（単位セル１００ｂ）を示す図である。
【０１７５】
図１０に示す単位セル１００ｂは、図１に示す単位セル１００と比較して、選択トランジスタ１０５を有さないことが異なっている。言い換えると、制御用トランジスタとして単位セル１００が有する転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５とのうち、単位セル１００ｂは、転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４とのみを有する。
【０１７６】
これにより、フォトダイオード領域及び開口率を拡大することができる。したがって、単位セル１００ｂは、より多くの光を受けることができ、例えば、感度を高めることができる。
【０１７７】
また、上記実施の形態では、単位セル１００とカラムＡＤ変換回路１３０との間に増幅回路を持たない例について説明したが、本開示に係る固体撮像装置は、単位セル１００とカラムＡＤ変換回路１３０との間に増幅回路を備えてもよい。
【０１７８】
また、上記実施の形態では、図３などに示すように、差動対を構成するトランジスタ２０１及び２０２がＮＭＯＳトランジスタである例について説明したが、トランジスタ２０１及び２０２は、ＰＭＯＳトランジスタでもよい。この場合、例えば、他のトランジスタについてＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えれば、同様の効果を得ることができる。
【０１７９】
また、本開示に係る固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造でもよい。あるいは、本開示に係る固体撮像装置は、画素が半導体基板の裏面、すなわち、トランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造でもよい。
【産業上の利用可能性】
【０１８０】
本開示に係る固体撮像装置は、例えば、ＣＭＯＳ固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ、車載カメラ、医療用カメラなどの様々なカメラシステムに利用することができる。
【符号の説明】
【０１８１】
１０  固体撮像装置
１００、１００ａ、１００ｂ  単位セル
１０１、１０１ａ、１０１ｂ  フォトダイオード
１０２、１０２ａ、１０２ｂ  転送トランジスタ
１０３  リセットトランジスタ
１０４  読み出しトランジスタ
１０５  選択トランジスタ
１０６  フローティングディフュージョン部
１１０  垂直信号線
１２０  参照信号生成回路
１２１  参照信号線
１３０  カラムＡＤ変換回路
１３１、１３１ａ、３３１、３３１ａ  比較回路
１３２  カウンタ回路
１３３  メモリ回路
１４０  出力回路
１５０  垂直選択回路
１６０  水平選択回路
１７０  タイミング制御回路
２００  差動増幅回路
２０１、２０２、２０３、２０４、２０５  トランジスタ
２１０、２１０ａ、３１０  オフセット除去回路
２１１、２１２  スイッチングトランジスタ
２１３、２１４  容量素子
２１５、３１５  インバータ回路
３１５ｎ  ＮＭＯＳトランジスタ
３１５ｐ  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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