(57)【要約】      （修正有）【課題】電流コラプスを抑制できる半導体装置を提供する。【解決手段】半導体装置１００は、基板１０と、基板１０上に設けられ、第１の領域１２と、第１の領域１２よりも膜厚の大きい第２の領域１４と、を有する第１の窒化物半導体層２０と、第１の領域１２上に設けられたソース電極３０と、第２の領域上１４に設けられたドレイン電極５０と、ソース電極３０とドレイン電極５０の間の第１の領域上１２に設けられたゲート電極４０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、第１の領域と、前記第１の領域よりも膜厚の大きい第２の領域と、を有する第１の窒化物半導体層と、
前記第１の領域上に設けられたソース電極と、
前記第２の領域上に設けられたドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記第１の領域上に設けられたゲート電極と、
を備える半導体装置。
【請求項２】
前記ソース電極又は前記ゲート電極と前記基板は電気的に接続されている請求項１記載の半導体装置。
【請求項３】
前記基板の抵抗値は１ｍΩｃｍ２以下である請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２の領域の膜厚と前記第１の領域の膜厚の差は１００ｎｍ以上１μｍ以下である請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１の窒化物半導体層は、第１の半導体層と、前記第１の半導体層上に設けられ前記第１の半導体層よりバンドギャップの大きい第２の半導体層と、を有する請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記基板と前記第２の領域の前記第２の半導体層の距離は、前記基板と前記第１の領域の前記第２の半導体層の距離より長い請求項５記載の半導体装置。
【請求項７】
前記基板と前記第１の窒化物半導体層の間に、第２の窒化物半導体層を更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項８】
前記第１の窒化物半導体層が、前記第１の領域と前記第２の領域の間に設けられた第３の領域を更に有し、前記第３の領域の膜厚は前記第１の領域の膜厚より大きく前記第２の領域の膜厚より小さい請求項１乃至請求項７いずれか一項記載の半導体装置。
【請求項９】
一端が前記ゲート電極に電気的に接続されたゲートフィールドプレート電極を更に備える請求項１乃至請求項８いずれか一項記載の半導体装置。
【請求項１０】
一端が前記ソース電極に電気的に接続されたソースフィールドプレート電極を更に備える請求項１乃至請求項９いずれか一項記載の半導体装置。
【請求項１１】
前記第１の窒化物半導体層と前記ゲート電極の間に設けられたｐ型の第３の窒化物半導体層を更に備える請求項１乃至請求項１０いずれか一項記載の半導体装置。
【請求項１２】
前記第１の半導体層と前記ゲート電極の間に設けられたゲート絶縁膜を更に備える請求項１乃至請求項１０いずれか一項記載の半導体装置。
【請求項１３】
前記ゲート電極と前記基板の距離は前記ソース電極と前記基板の距離より短い請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体のトランジスタは、高い絶縁破壊強度を備える。しかし、窒化物半導体のトランジスタでは、高電圧を印加した場合に、オン抵抗が増大し、ドレイン電流が減少する電流コラプスという現象が顕著になる。
【０００３】
電流コラプスは、トランジスタの性能を低下させる。このため、高性能なトランジスタを実現するために、電流コラプスの抑制が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５８４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電流コラプスを抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、基板と、基板上に設けられ、第１の領域と、第１の領域よりも膜厚の大きい第２の領域と、を有する第１の窒化物半導体層と、第１の領域上に設けられたソース電極と、第２の領域上に設けられたドレイン電極と、ソース電極とドレイン電極の間の第１の領域上に設けられたゲート電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図である。
【図２】第１の実施形態の半導体装置の製造方法の第１の例において、製造途中の半導体装置の模式断面図である。
【図３】第１の実施形態の半導体装置の製造方法の第１の例において、製造途中の半導体装置の模式断面図である。
【図４】第１の実施形態の半導体装置の製造方法の第１の例において、製造途中の半導体装置の模式断面図である。
【図５】第１の実施形態の半導体装置の製造方法の第１の例において、製造途中の半導体装置の模式断面図である。
【図６】第１の実施形態の半導体装置の製造方法の第１の例において、製造途中の半導体装置の模式断面図である。
【図７】第１の実施形態の半導体装置の製造方法の第２の例において、製造途中の半導体装置の模式断面図である。
【図８】第１の実施形態の半導体装置の製造方法の第２の例において、製造途中の半導体装置の模式断面図である。
【図９】第１の実施形態の比較となる形態の半導体装置の作用を説明する図である。
【図１０】第１の実施形態の半導体装置の作用を説明する図である。
【図１１】第２の実施形態の半導体装置の模式断面図である。
【図１２】第３の実施形態の半導体装置の模式断面図である。
【図１３】第４の実施形態の半導体装置の模式断面図である。
【図１４】第５の実施形態の半導体装置の模式断面図である。
【図１５】第６の実施形態の半導体装置の模式断面図である。
【図１６】第７の実施形態の半導体装置の模式断面図である。
【図１７】第８の実施形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて本発明の実施形態を説明する。
【０００９】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１０】
本明細書中、「窒化物（ＧａＮ系）半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
【００１１】
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
【００１２】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１３】
（第１の実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられ、第１の領域と、第１の領域よりも膜厚の大きい第２の領域と、を有する第１の窒化物半導体層と、第１の領域上に設けられたソース電極と、第２の領域上に設けられたドレイン電極と、ソース電極とドレイン電極の間の第１の領域上に設けられたゲート電極と、を備える。
【００１４】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１５】
半導体装置１００は、ｐ型不純物又はｎ型不純物を含む基板１０と、基板１０上に設けられ、第１の領域１２と、第１の領域よりも膜厚の大きい第２の領域１４と、を有するＧａＮ系半導体層（第１の窒化物半導体層）２０と、第１の領域１２上に設けられたソース電極３０と、第２の領域１４上に設けられたドレイン電極５０と、ソース電極３０とドレイン電極５０の間の第１の領域１２上に設けられたゲート電極４０と、を備える。
【００１６】
基板１０としては、抵抗値の低い基板が好ましく用いられる。例えば、ｐ型不純物又はｎ型不純物を含み抵抗値が低い半導体基板は、本実施形態の基板として好ましく用いられる。具体的には、シリコン（Ｓｉ）基板又は炭化ケイ素（ＳｉＣ）基板が好ましく用いられる。ここでＳｉ基板に用いられるｐ型不純物は、例えばホウ素（Ｂ）又はアルミニウム（Ａｌ）であり、Ｓｉ基板に用いられるｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。また、ＳｉＣ基板に用いられるｐ型不純物は、例えばＢ又はＡｌであり、ＳｉＣ基板に用いられるｎ型不純物は、例えば窒素（Ｎ）である。基板１０の抵抗値としては、後述する裏面フィールドプレート効果を良好なものとするため、例えば、１ｍΩｃｍ２以下であることが好ましい。
【００１７】
半導体装置１００は、基板１０とＧａＮ系半導体層２０の間にＧａＮ系半導体のバッファ層（第２の窒化物半導体層）１１を更に備えることが、良質なＧａＮ系半導体層２０を得て半導体装置の性能を向上させる上で好ましい。バッファ層１１は、基板１０とＧａＮ系半導体層２０との間の格子不整合を緩和する機能を備える。バッファ層１１は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
【００１８】
ＧａＮ系半導体層２０は、第１の半導体層２０ａと、第１の半導体層２０ａ上に設けられ第１の半導体層２０ａよりバンドギャップの大きい第２の半導体層２０ｂと、を有することが、移動度の高いＨＥＭＴ構造のトランジスタとなるため好ましい。第１の半導体層２０ａは、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。第１の半導体層２０ａの膜厚は、例えば、０．５μｍ以上３μｍ以下である。第２の半導体層２０ｂは、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第２の半導体層２０ｂの膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
【００１９】
第１の半導体層２０ａと第２の半導体層２０ｂの間にはヘテロ接合界面が形成される。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
【００２０】
第２の領域１４の膜厚ｔ２は、第１の領域１２の膜厚ｔ１より大きいことが好ましい。より具体的には、第２の領域１４の膜厚ｔ２と第１の領域１２の膜厚ｔ１の差が１００ｎｍ以上１μｍ以下である、すなわち１００ｎｍ≦ｔ２−ｔ１≦１μｍであることが好ましい。ｔ２とｔ１の差が１００ｎｍ未満である場合には、第１の領域１２の膜厚ｔ１と第２の領域１４の膜厚ｔ２の差が小さすぎるため、後述するゲート電極４０付近の電界を十分に低くすることが困難になる。また、ｔ２とｔ１の差が１μｍを超える場合には、第１の領域１２の膜厚ｔ１と第２の領域１４の膜厚ｔ２の差が大きすぎるため、第１の半導体層２０ａ上に良質な第２の半導体層２０ｂを形成することが困難になる。
【００２１】
同様に、第２の領域１４における基板１０と第２の半導体層２０ｂの距離ｄ２は、第１の領域１２における基板１０と第２の半導体層２０ｂの距離ｄ１より長いことが好ましい。より具体的には、第２の領域１４における基板１０と第２の半導体層２０ｂの距離ｄ２と第１の領域１２における基板１０と第２の半導体層２０ｂの距離ｄ１の差は１００ｎｍ以上１μｍ以下である、すなわち１００ｎｍ≦ｄ２−ｄ１≦１μｍであることが好ましい。
【００２２】
ソース電極３０とゲート電極４０とドレイン電極５０は、例えば金属電極である。ここでこの金属電極は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造またはニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。ソース電極３０、ゲート電極４０及びドレイン電極５０と、ＧａＮ系半導体層２０又は第２の半導体層２０ｂは、オーミック接合されていることが好ましい。ソース電極３０とドレイン電極５０の距離は、例えば、５μｍ以上３０μｍ以下であることが好ましい。
【００２３】
ソース電極３０又はゲート電極５０と基板１０は電気的に接続されていることが、裏面フィールドプレート効果を得る上で好ましい。例えば、基板１０に導電性ペーストを塗布し、半導体装置１００を金属のベッド上に実装する。次に、金属のベッドとソース電極３０又はゲート電極５０をボンディングすることにより、ソース電極３０又はゲート電極５０を基板１０と電気的に接続する。
【００２４】
次に、本実施形態の半導体装置１００の製造方法の第１の例について説明する。図２乃至図６は、本実施形態の半導体装置の製造方法の第１の例において、製造途中の半導体装置１００の模式断面図である。
【００２５】
本実施形態の半導体装置の製造方法は、ｐ型不純物又はｎ型不純物を含む基板１０上にエピタキシャル成長法によりバッファ層１１を形成し、バッファ層１１上に第１の半導体層２０ａを形成し、第１の領域１２の第１の半導体層２０ａの一部を除去し、第１の半導体層２０ａ上にエピタキシャル成長法により第２の半導体層２０ｂを形成し、第１の領域１２上にソース電極３０とゲート電極４０を形成し、第２の領域１４上にドレイン電極５０を形成する。
【００２６】
まず、基板１０上に、例えばエピタキシャル成長法により、バッファ層１１を形成する（図２）。
【００２７】
次に、バッファ層１１上に、例えばエピタキシャル成長法により、第１の半導体層２０ａを形成する（図３）。
【００２８】
次に、第１の半導体層２０ａの一部を、例えばエッチングにより除去する（図４）。
【００２９】
次に、第１の半導体層２０ａ上に、例えばエピタキシャル成長法により、第２の半導体層２０ｂを形成する（図５）。図４において第１の半導体層２０ａの一部が除去された領域は第１の領域１２、第１の半導体層２０ａの一部が除去されていない領域は第２の領域１４となる。
【００３０】
次に、第１の領域１２上に、例えばリフトオフ法により、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造（Ｔｉ／Ａｌ）のソース電極３０と、例えばニッケル（Ｎｉ）と金（Ａｕ）の積層構造（Ｎｉ／Ａｕ）のゲート電極４０を形成する。また、第２の領域１４上にドレイン電極５０を形成する（図６）。そして、図１に示す半導体装置１００が製造される。
【００３１】
次に、本実施形態の半導体装置１００の製造方法の第２の例について説明する。図７及び図８は、本実施形態の半導体装置の製造方法の第２の例において、製造途中の半導体装置１００の模式断面図である。
【００３２】
バッファ層１１の形成までの製造方法は、上述の第１の例と同様である。
【００３３】
次に、バッファ層１１上に、例えばエピタキシャル成長法により半導体層２０ｃを形成する。次に、半導体層２０ｃの一部表面に、絶縁膜のマスク材２１を形成する（図７）。
【００３４】
次に、露出している半導体層２０ｃの表面に、例えばエピタキシャル成長法により選択的に半導体層２０ｃと同一組成の半導体層２０ｄを形成する（図８）。その後、例えばウェットエッチングによりマスク材２１を除去する。
【００３５】
半導体層２０ｃと半導体層２０ｄが第１の半導体層２０ａを構成する。その後の製造方法は、第１の例と同様である。ＧａＮ系半導体はエッチングなどによる損傷に弱い場合があるため、第１の半導体層２０ａを複数回にわけて形成することにより、エッチング等の損傷が抑制された半導体装置を提供することが出来る。
【００３６】
次に、本実施形態の半導体装置１００の作用及び効果を説明する。
【００３７】
図９は、本実施形態の比較となる形態の半導体装置９００の作用を説明する図である。図９（ａ）は本実施形態の比較となる形態の半導体装置９００の模式断面図、図９（ｂ）は図９（ａ）に示した半導体装置９００の横方向の電界Ｅを示す模式図である。
【００３８】
窒化物半導体を用いたＨＥＭＴに高電界が印加されると、電流が減少する電流コラプスという現象が観測されることがある。電界がＨＥＭＴに印加された場合、ゲート電極とドレイン電極の距離はソース電極とドレイン電極の距離より短いため、多くの電気力線がドレイン電極からゲート電極に入りやすい。そのため、ゲート電極付近には強い電界が加わり、特にゲート電極付近で電流コラプスが発生しやすくなる。高電界により電流コラプスが発生する原因としては、電子が加速されエピタキシャル層内の欠陥や界面準位に電子がトラップされて２次元電子ガス濃度が低減すること等が考えられている。
【００３９】
ＨＥＭＴ内部の電界を緩和するため、基板１０とソース電極３０又はゲート電極４０を電気的に接続し、基板１０側に電気力線の一端が設けられるようにする、いわゆる裏面フィールドプレート（ＦＰ）効果を用いることは好ましい。図９（ａ）の複数の矢印は、裏面フィールドプレート効果に伴う電気力線の一例を示したものである。
【００４０】
図１０は、本実施形態の半導体装置１００の作用を説明する図である。図１０（ａ）は本実施形態の半導体装置１００の模式断面図、図１０（ｂ）は図１０（ａ）に示した本実施形態の半導体装置１００の横方向の電界Ｅを示す模式図である。この場合、第１の領域１２と第２の領域１４の境界を、半導体装置９００の場合に比較してより多くの裏面フィールドプレート効果に伴う電気力線が通過する。そのため、図１０（ｂ）の実線で示されるように、第１の領域１２と第２の領域１４の境界における電界は高くなる。一方、半導体装置１００に印加される電圧が一定であれば、第１の領域１２と第２の領域１４の境界における電界が高くなったことに伴い、ゲート電極４０付近の電界は低くなる。これにより、電流コラプスの発生が抑制される。
【００４１】
なお、後述するフィールドプレート電極を用いても同様の効果は期待できる。しかし多くのフィールドプレート電極を設けることはプロセス的に困難を伴うことがある。この観点からは、本実施形態の半導体装置１００の方が容易に作製することができるため好ましい。
【００４２】
以上のように、本実施形態の半導体装置１００によれば、電流コラプスを抑制できる半導体装置を提供することができる。
【００４３】
（第２の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層が、第１の領域と第２の領域の間に設けられた第３の領域を更に有し、第３の領域の膜厚は第１の領域の膜厚より大きく第２の領域の膜厚より小さい点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態の半導体装置と重複する内容については、その記載を省略する。
【００４４】
図１１は、本実施形態の半導体装置２００の模式断面図である。
【００４５】
第３の領域１６の膜厚ｔ３は、第１の領域１２の膜厚ｔ１より大きく第２の領域１４の膜厚ｔ２より小さい。また、第３の領域１６における基板１０と第２の半導体層２０ｂの距離ｄ３は、第１の領域１２における基板１０と第２の半導体層２０ｂの距離ｄ１より大きく第２の領域１４における基板１０と第２の半導体層２０ｂの距離ｄ２より小さいことが好ましい。
【００４６】
本実施形態の半導体装置２００によれば、電界が高い部分が、第１の領域１２と第３の領域１６の境界付近及び第３の領域１６と第２の領域１４の境界付近に設けられる。そのため、更に電界の強度が低下し、第１の実施形態と比較して、更に電流コラプスを抑制できる半導体装置を提供することができる。
【００４７】
（第３の実施形態）
本実施形態の半導体装置は、一端がゲート電極に電気的に接続されたゲートフィールドプレート電極４５を更に備える点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態又は第２の実施形態と重複する点については、その記載を省略する。
【００４８】
図１２は、本実施形態の半導体装置３００の模式断面図である。
【００４９】
本実施形態の半導体装置は、ゲートフィールドプレート電極を備える。ゲートフィールドプレート電極の一端４６はゲート電極４０に電気的に接続される。ゲートフィールドプレート電極の他端４７はゲート電極４０とドレイン電極５０の間に設けられる。ゲートフィールドプレート電極を設けることにより、ゲートフィールドプレート電極の他端４７直下付近のチャネルに、電界が高い部分を更に設けることができる。そのため、電流コラプスが更に抑制される。
【００５０】
ゲートフィールドプレート電極の他端４７は、第１の領域１２上に設けられても、第２の領域１４上に設けられても、第３の領域（第２の実施形態）上に設けられていてもよい。半導体装置１００に印加される電圧等の半導体装置１００の用途により、ゲートフィールドプレート電極の端部の位置を、適宜変更して用いることができる。
【００５１】
また、本実施形態の半導体装置３００においてゲートフィールドプレート電極は１個であるが、例えば複数のゲートフィールドプレート電極を適宜設けて用いることができる。
【００５２】
なお絶縁膜６０は、第１の半導体層上の、ソース電極３０とゲート電極４０とゲートフィールドプレート電極４５とドレイン電極５０の周囲に設けられる。絶縁膜６０は、例えばシリコン酸化膜又はシリコン窒化膜を用いて形成される。
【００５３】
以上のように、本実施形態の半導体装置３００においては、ゲートフィールドプレート電極を備えることにより、第１の実施形態と比較して、更に電流コラプスを抑制できる半導体装置を提供することができる。
【００５４】
（第４の実施形態）
本実施形態の半導体装置は、一端がソース電極に電気的に接続されたソースフィールドプレート電極を更に備える点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態乃至第３の実施形態と重複する点については、その記載を省略する。
【００５５】
図１３は、本実施形態の半導体装置４００の模式断面図である。
【００５６】
本実施形態の半導体装置４００は、第１のソースフィールド電極３２と第２のソースフィールドプレート電極３５を備える。ここで、第１のソースフィールドプレート電極３２は、第２のソースフィールドプレート電極３５上に設けられている。第１のソースフィールドプレート電極の一端３３はソース電極３０に電気的に接続され、第１のソースフィールドプレート電極の他端３４は第２の領域１４上に設けられている。また、第２のソースフィールドプレート電極の一端３６はソース電極３０に電気的に接続され、第２のソースフィールドプレート電極の他端３７は第２の領域１４上に設けられている。これにより、第１のソースフィールドプレート電極の他端３４の下付近に設けられたチャネルと第２のソースフィールドプレート電極の他端３７の下付近に設けられたチャネルに、電界が高い部分を更に設けることができる。そのため、本実施形態の半導体装置４００は、電流コラプスを更に抑制することができる。
【００５７】
なお、本実施形態の半導体装置４００においては、第１のソースフィールドプレート電極の他端３４と第２のソースフィールドプレート電極の他端３７は、第２の領域１４上に設けられている。しかし、第１の領域１２上又は第３の領域１６（第３の実施形態）上に設けることも可能である。ここで、チャネルに電界を適切に印加するために、第１のソースフィールドプレート電極の他端３４は、第２のソースフィールドプレート電極の他端３７よりもソース電極３０から離間して設けられていることが好ましい。また、チャネルに電界を適切に印加するために、第１のソースフィールドプレート電極の他端３４は、第２のソースフィールドプレート電極の他端３７よりもドレイン電極５０の上方に近い場所に設けられていることが好ましい。
【００５８】
以上のように、本実施形態の半導体装置４００においては、ソースフィールドプレート電極を備えることにより、第１の実施形態と比較して、更に電流コラプスを抑制できる半導体装置を提供することができる。
【００５９】
（第５の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層とゲート電極の間に設けられたゲート絶縁膜を更に備える点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態乃至第４の実施形態と重複する点については、その記載を省略する。
【００６０】
図１４は、本実施形態の半導体装置５００の模式断面図である。
【００６１】
ゲート絶縁膜４２は、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化アルミニウム（ＡｌＮｘ膜）、酸窒化シリコン（ＳｉＯｙＮｘ）膜又は酸窒化アルミニウム膜（ＡｌＯｙ）により好ましく形成される。
【００６２】
本実施形態の半導体装置５００においても、電流コラプスを抑制できる半導体装置を提供することができる。
【００６３】
（第６の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層とゲート電極の間に設けられたキャップ層（第３の窒化物半導体層）を更に備える点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態乃至第５の実施形態と重複する点については、その記載を省略する。
【００６４】
図１５は、本実施形態の半導体装置６００の模式断面図である。
【００６５】
キャップ層４４は、例えば、ｐ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）である。より具体的には、例えば、ｐ型のＧａＮである。キャップ層４４の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。本実施形態の半導体装置６００は、ノーマリーオフの半導体装置である。
【００６６】
本実施形態の半導体装置６００においては、電流コラプスを抑制できる、ノーマリーオフの半導体装置を提供することができる。
【００６７】
（第７の実施形態）
本実施形態の半導体装置７００は、ゲート電極と基板の距離はソース電極と基板の距離より短い点で、第１乃至第６の実施形態の半導体装置と異なっている。ここで、第１乃至第６の実施形態と重複する点については、その記載を省略する。
【００６８】
図１６は、本実施形態の半導体装置７００の模式断面図である。
【００６９】
本実施形態の半導体装置７００は、第２の半導体層２０ｂが第２の半導体層２０ｂ上に設けられた溝（トレンチ又はリセス）４８を有する。ゲート電極４０は溝４８内に設けられる。溝の底部４９は第２のＧａＮ系半導体層２０ｂ内に設けられる。また、ゲート絶縁膜４２は、ゲート電極４０と溝の底部４９の間に設けられる。このため、ゲート電極４０と基板１０の距離は、ソース電極３０と基板１０の距離より短い。本実施形態の半導体装置１００は、ノーマリーオフの半導体装置である。
【００７０】
本実施形態の半導体装置１００においては、電流コラプスを抑制できるノーマリーオフの半導体装置を提供することができる。
【００７１】
（第８の実施形態）
本実施形態の半導体装置８００は、溝の底部は第１の半導体層内に設けられている点で、第７の実施形態の半導体装置７００と異なっている。ここで、第１および第７の実施形態と重複する点については、その記載を省略する。
【００７２】
図１７は、本実施形態の半導体装置８００の模式断面図である。溝の底部４９は第１の半導体層２０ａ内に設けられている。本実施形態の半導体装置８００は、ノーマリーオフの半導体装置である。
【００７３】
本実施形態の半導体装置８００においても、電流コラプスを抑制できるノーマリーオフの半導体装置を提供することができる。
【００７４】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１０    基板
１１    バッファ層（第２の窒化物半導体層）
１２    第１の領域
１４    第２の領域
１６    第３の領域
２０    ＧａＮ系半導体層（第１の窒化物半導体層）
２０ａ  第１の半導体層
２０ｂ  第２の半導体層
２０ｃ  半導体層
２０ｄ  半導体層
２１    マスク材
３０    ソース電極
３２    第１のソースフィールドプレート電極
３３    第１のソースフィールドプレート電極の一端
３４    第１のソースフィールドプレート電極の他端
３５    第２のソースフィールドプレート電極
３６    第２のソースフィールドプレート電極の一端
３７    第２のソースフィールドプレート電極の他端
４０    ゲート電極
４２    ゲート絶縁膜
４４    キャップ層（第３の窒化物半導体層）
４５    ゲートフィールドプレート電極
４６    ゲートフィールドプレート電極の一端
４７    ゲートフィールドプレート電極の他端
４８    溝（トレンチ又はリセス）
４９    溝の底部
５０    ドレイン電極
６０    絶縁膜
１００  半導体装置
２００  半導体装置
３００  半導体装置
４００  半導体装置
５００  半導体装置
６００  半導体装置
７００  半導体装置
８００  半導体装置
９００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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