(57)【要約】【課題】半導体基板中の酸素濃度のばらつきに起因するリーク電流に伴う半導体素子の誤動作が抑制される半導体装置とその製造方法とを提供する。【解決手段】半導体装置ＳＤには、素子分離絶縁膜ＤＴＩ１によって規定された高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲと、素子分離絶縁膜ＤＴ２によって規定されたＣＭＯＳトランジスタ形成領域ＣＭＲと、基板コンタクト部ＣＬＤとが形成されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩ１、ＤＴＩ２のそれぞれの直下に位置する半導体基板ＳＵＢの部分に、結晶欠陥領域ＣＤＡが形成されている。【選択図】図３
2017183403.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面から第１深さに達する第１絶縁分離部によって規定された第１素子形成領域と、
前記第１素子形成領域に形成された第１半導体素子と、
前記第１素子形成領域とは距離を隔てて配置され、前記主表面から前記第１深さに達する第２絶縁分離部によって規定された第２素子形成領域と、
前記第２素子形成領域に形成された第２半導体素子と、
前記第１素子形成領域と前記第２素子形成領域との間に位置する前記半導体基板の領域に形成され、前記主表面から第２深さに達する部分を含む基板コンタクト部と、
前記基板コンタクト部の直下に位置する前記半導体基板の部分に形成された第１結晶欠陥領域を含む結晶欠陥領域と
を備えた、半導体装置。
【請求項２】
前記結晶欠陥領域は、
前記第１絶縁分離部の直下に位置する前記半導体基板の部分に形成された第２結晶欠陥領域と、
前記第２絶縁分離部の直下に位置する前記半導体基板の部分に形成された第３結晶欠陥領域と
を含む、請求項１記載の半導体装置。
【請求項３】
前記第１結晶欠陥領域は、
第１結晶欠陥領域第１部と、
前記第１結晶欠陥領域第１部よりも深い位置に形成された第１結晶欠陥領域第２部と
を含む、請求項２記載の半導体装置。
【請求項４】
前記基板コンタクト部は、少なくとも前記第１素子形成領域の周囲を取り囲むように配置され、
前記第１結晶欠陥領域は、前記基板コンタクト部の直下に位置する前記半導体基板の部分に、前記基板コンタクト部に沿って形成された、請求項１記載の半導体装置。
【請求項５】
前記基板コンタクト部として、
基板コンタクト第１部と、
前記基板コンタクト第１部の周囲を取り囲むように配置された基板コンタクト第２部とを含む、複数の前記基板コンタクト部が配置された、請求項４記載の半導体装置。
【請求項６】
前記第１絶縁分離部として、
前記第１素子形成領域を規定する第１絶縁分離第１部と、
前記基板コンタクト部の内側に、前記第１絶縁分離第１部の周囲を取り囲むように配置された第１絶縁分離第２部と
を含む、複数の前記第１絶縁分離部が配置された、請求項４記載の半導体装置。
【請求項７】
前記第１絶縁分離部として、
前記第１素子形成領域を規定する第１絶縁分離第１部と、
前記第１絶縁分離第１部および前記基板コンタクト部を取り囲むように配置された第１絶縁分離第２部と
を含む、複数の前記第１絶縁分離部が配置された、請求項４記載の半導体装置。
【請求項８】
半導体基板の主表面から第１深さに達する、第１素子形成領域を規定する第１分離溝および第２素子形成領域を規定する第２分離溝を形成するとともに、前記第１分離溝と前記第２分離溝との間に位置する前記半導体基板の前記主表面から前記第１深さに達する開口を形成する工程と、
前記第１素子形成領域に第１半導体素子を形成する工程と、
前記第２素子形成領域に第２半導体素子を形成する工程と、
前記第１分離溝、前記第２分離溝および前記開口を埋め込むように絶縁膜を形成することにより、前記第１分離溝内に第１絶縁分離部を形成するとともに、前記第２分離溝内に第２絶縁分離部を形成する工程と、
前記開口に埋め込まれた前記絶縁膜の部分と前記半導体基板とに順次加工を施すことにより、前記絶縁膜を貫通して前記第１深さに達するコンタクト開口を形成する工程と、
前記コンタクト開口に導電体を形成することにより、基板コンタクト部を形成する工程と、
導電型に関与しない注入種を注入することにより、前記半導体基板に結晶欠陥領域を形成する工程と
を有し、
前記結晶欠陥領域を形成する工程は、前記基板コンタクト部の直下に位置する前記半導体基板の部分に第１結晶欠陥領域を形成する工程を備えた、半導体装置の製造方法。
【請求項９】
前記結晶欠陥領域を形成する工程は、前記第１分離溝、前記第２分離溝、前記開口から前記注入種としての第１不純物を注入することにより、前記第１分離溝の直下に位置する前記半導体基板の部分に第２結晶欠陥領域を形成し、前記第２分離溝の直下に位置する前記半導体基板の部分に第３結晶欠陥領域を形成し、前記開口の底に位置する前記半導体基板の部分に前記第１結晶欠陥領域を形成する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記結晶欠陥領域を形成する工程は、前記コンタクト開口から前記注入種としての第２不純物を注入することにより、前記コンタクト開口の底の直下の、前記第１結晶欠陥領域よりも深い位置に第４結晶欠陥領域を形成する工程を含む、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記結晶欠陥領域を形成する工程は、前記コンタクト開口から前記注入種としての第３不純物を注入することにより、前記コンタクト開口の底の直下に位置する前記半導体基板の部分に前記第１結晶欠陥領域を形成する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１２】
前記注入種は、炭素、シリコン、ゲルマニウムおよびアルゴンの少なくともいずれかを含む、請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、半導体基板への基板コンタクト部を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
自動車に搭載される半導体装置には、たとえば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ、高耐圧ＮＭＯＳトランジスタ、高耐圧ＰＭＯＳトランジスタおよびバイポーラトランジスタ等の種々の半導体素子が形成されている。これらの半導体素子は、半導体基板における素子形成領域に形成されている。素子形成領域は、半導体基板に形成された素子分離絶縁膜によって規定されている。
【０００３】
また、このような半導体装置では、半導体基板を所定の電位に固定するための基板コンタクト部が形成されている。基板コンタクト部は、素子形成領域の外側の領域に配置されている。このような基板コンタクト部を開示した特許文献の一例として、特許文献１がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−３７０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造プロセスにおいて、金属汚染をゲッタリングするために、半導体基板には微小欠陥（ＢＭＤ：Bulk Micro Defect）が生成される。微小欠陥を生成するために、半導体基板にはあらかじめ酸素が導入されている。導入された酸素は、熱処理等によって格子間にＳｉＯ２として析出する。
【０００６】
半導体基板中の酸素濃度が低くなると、一の半導体素子において発生したキャリア（電子または正孔）の寿命が長くなる。このため、半導体基板中を拡散する距離が長くなり、その拡散したキャリアが、リーク電流として他の半導体素子の動作に影響を及ぼすことが、発明者らによって確認された。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、半導体装置と、第１半導体素子が形成された第１素子形成領域と、第２半導体素子が形成された第２素子形成領域と、基板コンタクト部と、結晶欠陥領域とを備えている。第１素子形成領域は、主表面から第１深さに達する第１絶縁分離部によって規定されている。第２素子形成領域は、第１素子形成領域とは距離を隔てて配置され、主表面から第１深さに達する第２絶縁分離部によって規定されている。基板コンタクト部は、第１素子形成領域と第２素子形成領域との間に位置する半導体基板の領域に形成され、主表面から第２深さに達する部分を含む。結晶欠陥領域は、基板コンタクト部の直下に位置する半導体基板の部分に形成された第１結晶欠陥領域を含む。
【０００９】
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面から第１深さに達する、第１素子形成領域を規定する第１分離溝および第２素子形成領域を規定する第２分離溝を形成するとともに、第１分離溝と第２分離溝との間に位置する半導体基板の主表面から第１深さに達する開口を形成する。第１分離溝、第２分離溝および開口を埋め込むように絶縁膜を形成することにより、第１分離溝内に第１絶縁分離部を形成するとともに、第２分離溝内に第２絶縁分離部を形成する。開口に埋め込まれた絶縁膜の部分と半導体基板とに順次加工を施すことにより、絶縁膜を貫通して第１深さに達するコンタクト開口を形成する。コンタクト開口に導電体を形成することにより、基板コンタクト部を形成する。導電型に関与しない注入種を注入することにより、半導体基板に結晶欠陥領域を形成する。結晶欠陥領域を形成する工程は、基板コンタクト部の直下に位置する半導体基板の部分に第１結晶欠陥領域を形成する工程を備えている。
【発明の効果】
【００１０】
一実施の形態に係る半導体装置によれば、リーク電流に伴う半導体素子の誤動作を抑制することができる。
【００１１】
他の実施の形態に係る半導体装置の製造方法によれば、リーク電流に伴う半導体素子の誤動作が抑制される半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置の部分平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける半導体基板の構造を示す断面斜視図である。
【図３】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける半導体装置の断面図である。
【図４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】比較例に係る半導体装置の断面図である。
【図１４】比較例に係る半導体装置の問題点を説明するための断面図である。
【図１５】同実施の形態において、半導体装置の作用効果を説明するための断面図である。
【図１６】実施の形態２に係る半導体装置の断面図である。
【図１７】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、半導体装置の作用効果を説明するための断面図である。
【図２０】実施の形態３に係る半導体装置の断面図である。
【図２１】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、半導体装置の作用効果を説明するための断面図である。
【図２４】実施の形態４において、第１例に係る半導体装置の部分平面図である。
【図２５】同実施の形態において、第２例に係る半導体装置の部分平面図である。
【図２６】同実施の形態において、第３例に係る半導体装置の部分平面図である。
【図２７】同実施の形態において、第４例に係る半導体装置の部分平面図である。
【図２８】同実施の形態において、第５例に係る半導体装置の部分平面図である。
【図２９】同実施の形態において、第６例に係る半導体装置の部分平面図である。
【発明を実施するための形態】
【００１３】
実施の形態１
実施の形態に１係る基板コンタクト部を備えた半導体装置について説明する。
【００１４】
前述したように、半導体装置には、たとえば、ＣＭＯＳトランジスタ、高耐圧ＮＭＯＳトランジスタ、高耐圧ＰＭＯＳトランジスタおよびバイポーラトランジスタ等の種々の半導体素子が形成されている。ここでは、説明の便宜上、半導体素子として、高耐圧ＮＭＯＳトランジスタとＣＭＯＳトランジスタとを一例に挙げて説明する。
【００１５】
図１に示すように、半導体装置ＳＤでは、素子分離絶縁膜ＤＴＩ１（ＤＴＩ）によって、素子形成領域ＥＦＲの一つとして、たとえば、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲが規定されている。また、素子分離絶縁膜ＤＴＩ２（ＤＴＩ）によって、素子形成領域ＥＦＲの他の一つとして、たとえば、ＣＭＯＳトランジスタ形成領域ＣＭＲが規定されている。
【００１６】
高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとは距離を隔てて配置されている。その高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に位置する半導体基板ＳＵＢの領域（基板電極領域ＳＥＲ）に、基板コンタクト部ＣＬＤが形成されている。基板コンタクト部ＣＬＤは、半導体基板ＳＵＢ（Ｐ型基板ＰＳＢ）を所定の電位に固定する（図３参照）。
【００１７】
素子分離絶縁膜ＤＴＩ１（ＤＴＩ）は、トレンチＤＴＣ１（ＤＴＣ）内に形成されている。素子分離絶縁膜ＤＴＩ２（ＤＴＩ）は、トレンチＤＴＣ２（ＤＴＣ）内に形成されている。基板コンタクト部ＣＬＤは、コンタクト溝ＤＨＣ内に形成されている。図２に示すように、コンタクト溝ＤＨＣは、トレンチＤＴＣ１、ＤＴＣ２と同じ深さ（深さＤ１）をもって形成されている。なお、コンタクト溝ＤＨＣは、深さＤ１よりも深く形成されていてもよいし、浅く形成されていてもよい。
【００１８】
半導体装置ＳＤの構造について、さらに詳しく説明する。図３に示すように、半導体基板ＳＵＢは、Ｐ型基板ＰＳＢ、Ｎ型埋め込み領域ＮＢＬおよびエピタキシャル層ＥＬによって構成される。素子分離絶縁膜ＤＴＩ１、ＤＴＩ２は、半導体基板ＳＵＢの表面から深さＤ１にわたり形成されている。素子分離絶縁膜ＤＴＩ１、ＤＴＩ２は、エピタキシャル層ＥＬおよびＮ型埋め込み領域ＮＢＬを貫通してＰ型基板ＰＳＢに達している。
【００１９】
素子分離絶縁膜ＤＴＩ１の直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。素子分離絶縁膜ＤＴＩ２の直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。
【００２０】
基板コンタクト部ＣＬＤは、半導体基板ＳＵＢの表面から深さＤ１にわたり形成されている。基板コンタクト部ＣＬＤは、エピタキシャル層ＥＬおよびＮ型埋め込み領域ＮＢＬを貫通してＰ型基板ＰＳＢに達している。基板コンタクト部ＣＬＤの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。なお、基板コンタクト部ＣＬＤは、深さＤ１よりも深く形成されていてもよいし、浅く形成されていてもよい。
【００２１】
高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、エピタキシャル層ＥＬにＰ型エピタキシャル層ＰＥが形成されている。そのＰ型エピタキシャル層ＰＥに、高耐圧ＭＯＳトランジスタＨＶＮが形成されている。ＣＭＯＳトランジスタ形成領域ＣＭＲには、Ｐ型エピタキシャル層ＰＥが形成されている。そのＰ型エピタキシャル層ＰＥに、ＮＭＯＳトランジスタＮＭＴとＰＭＯＳトランジスタＰＭＴとが形成されている。
【００２２】
高耐圧ＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、絶縁膜ＩＬＦが形成されている。絶縁膜ＩＬＦの表面に複数の第１配線層ＭＬが形成されている。複数の第１配線層ＭＬのうちの所定の第１配線層ＭＬが基板コンタクト部ＣＬＤの導体部ＳＣＮに電気的に接続されている。
【００２３】
複数の第１配線層ＭＬの上に、多層配線層ＭＬＳと、その多層配線層ＭＬＳ間をそれぞれ絶縁する多層層間絶縁膜ＭＩＬが形成されている。多層層間絶縁膜ＭＩＬを覆うようにポリイミド膜ＰＩＸが形成されている。実施の形態１に係る半導体装置ＳＤは、上記のように構成される。
【００２４】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図４に示すように、半導体基板ＳＵＢにおける高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲに、高耐圧ＮＭＯＳトランジスタＨＶＮが形成され、ＣＭＯＳトランジスタ形成領域ＣＭＲに、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴが形成される。
【００２５】
次に、高耐圧ＮＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、エッチングマスクとなる、たとえば、シリコン酸化膜（図示せず）が形成される。次に、所定の写真製版処理を行うことにより、トレンチを形成するためのレジストパターンＰＲ１（図５参照）が形成される。
【００２６】
次に、図５に示すように、そのレジストパターンＰＲ１をエッチングマスクとしてシリコン酸化膜ＳＳＦにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、Ｐ型エピタキシャル層ＰＥに達する開口ＭＯ１が形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、Ｐ型エピタキシャル層ＰＥに達する開口ＭＯ２が形成される。高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に位置する基板電極領域ＳＥＲでは、Ｐ型エピタキシャル層ＰＥに達する開口ＣＯＰが形成される。
【００２７】
次に、図６に示すように、シリコン酸化膜ＳＳＦ等をエッチングマスクとして、露出したＰ型エピタキシャル層ＰＥにさらにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ１が形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ２が形成される。基板電極領域ＳＥＲでは、Ｐ型基板ＰＳＢに達する開口ＣＯＰが形成される。
【００２８】
次に、シリコン酸化膜ＳＳＦ等を注入マスクとして、導電型に関与しない不純物を注入することにより、トレンチＤＴＣ１、ＤＴＣ２および開口ＣＯＰのそれぞれの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に結晶欠陥領域ＣＤＡが形成される。導電型に関与しない不純物としては、たとえば、炭素、シリコン、ゲルマニウム、アルゴン等がある。
【００２９】
次に、高耐圧ＮＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、たとえば、シリコン窒化膜からなるライナー膜（図示せず）が形成される。次に、図７に示すように、高耐圧ＮＭＯＳトランジスタＨＶＮ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、たとえば、シリコン酸化膜等の絶縁膜ＩＬＦが形成される。
【００３０】
このとき、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、トレンチＴＲＣ１の側面および底面を覆うように、絶縁膜ＩＬＦが形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、トレンチＴＲＣ２の側面および底面を覆うように、絶縁膜ＩＬＦが形成される。基板電極領域ＳＥＲでは、開口ＣＯＰの側面および底面を覆うように、絶縁膜ＩＬＦが形成される。
【００３１】
次に、図８に示すように、所定の写真製版処理を行うことにより、レジストパターンＰＲ２が形成される。次に、そのレジストパターンＰＲ２をエッチングマスクとして絶縁膜ＩＬＦにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲおよびＣＭＯＳトランジスタ形成領域ＣＭＲのそれぞれに、コンタクトホールＣＨが形成される。なお、コンタクトホールＣＨの底には、ライナー膜（図示せず）が露出した状態とされる。その後、レジストパターンＰＲ２が除去される。
【００３２】
次に、図９に示すように、所定の写真製版処理を行うことにより、レジストパターンＰＲ３が形成される。次に、そのレジストパターンＰＲ３をエッチングマスクとして、絶縁膜ＩＬＦにエッチング処理を行うことによって、Ｐ型基板ＰＳＢ（半導体基板ＳＵＢ）を露出するコンタクト溝ＤＣＨが形成される。その後、レジストパターンＰＲ３が除去される。
【００３３】
次に、コンタクトホールＣＨの底に露出するライナー膜が除去される。次に、バリア金属膜（図示せず）およびタングステン膜等の金属膜（図示せず）が形成される。次に、その金属膜等にエッチンバック処理または化学的機械研磨処理が行われる。これにより、図１０に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲおよびＣＭＯＳトランジスタ形成領域ＣＭＲのそれぞれでは、コンタクトプラグＣＰが形成される。基板電極領域ＳＥＲでは、導体部ＳＣＮが形成される。
【００３４】
次に、図１１に示すように、絶縁膜ＩＬＦの表面に複数の第１配線層ＭＬが形成される。第１配線層ＭＬとしては、アルミニウム配線層でもよいし、銅配線でもよい。次に、図１２に示すように、必要に応じて上層の多層配線層ＭＬＳと多層層間絶縁膜ＭＩＬが形成される。その後、多層層間絶縁膜ＭＩＬ等を覆うように、ポリイミド膜ＰＩＸが形成される。こうして、半導体装置の主要部分が完成する。
【００３５】
上述した半導体装置では、素子分離絶縁膜ＤＴＩ１、素子分離絶縁膜ＤＴＩ２および基板コンタクト部ＣＬＤのそれぞれ直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。これにより、一の素子形成領域ＥＦＲに形成された半導体素子から生じたキャリアが、他の素子形成領域ＥＦＲに形成された半導体素子の動作に影響を与えるのを抑制することができる。これについて、比較例に係る半導体装置と比べて説明する。
【００３６】
図１３に示すように、比較例に係る半導体装置ＳＤでは、結晶欠陥領域ＣＤＡが形成されていない点を除いて、図３に示す半導体装置の構成と同様である。このため、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００３７】
一般に、半導体装置では、半導体素子の動作に伴って、キャリア（漏れ電流）の発生と消滅が繰り返されている。発生したキャリアは、半導体基板に生じている微小欠陥（ＢＭＤ）等を再結合中心として消滅する。微小欠陥は、半導体基板ＳＵＢ（Ｐ型基板ＰＳＢ）に導入された酸素の濃度に依存している。酸素濃度が低くなると、微小欠陥が減少する。微小欠陥が減少すると、キャリアの再結合中心が減ることになる。
【００３８】
ここで、比較例に係る半導体装置ＳＤにおいて、仮に、高耐圧ＮＭＯＳトランジスタＮＭＴの動作に伴って、キャリア（電子）が発生する場合を想定する。図１４に示すように、高耐圧ＮＭＯＳトランジスタＮＭＴから発生したキャリア（電子）は、Ｐ型基板ＰＳＢに注入される（点線矢印参照）。Ｐ型基板ＰＳＢに注入されたキャリアは、基板リーク電流として、Ｐ型基板ＰＳＢ中を拡散する。Ｐ型基板ＰＳＢ中を拡散するキャリアは、Ｐ型基板ＰＳＢに生じている微小欠陥において再結合により消滅する等して減少する。
【００３９】
このとき、Ｐ型基板ＰＳＢにおける微小欠陥の数が減少すると、キャリアが消滅する割合が減り、キャリアの寿命が長くなってしまう。キャリアの寿命が長くなると、Ｐ型基板ＰＳＢ中をさらに拡散して、たとえば、隣接するＣＭＯＳトランジスタ形成領域ＣＭＲに位置するＰ型基板ＰＳＢの領域まで到達することがある（点線矢印参照）。発明者らは、隣接した領域に到達したキャリアによって、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴが、誤動作を引き起こす場合があることを確認した。
【００４０】
比較例に係る半導体装置ＳＤに対して、実施の形態に係る半導体装置ＳＤでは、素子分離絶縁膜ＤＴＩ１、素子分離絶縁膜ＤＴＩ２および基板コンタクト部ＣＬＤのそれぞれ直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。
【００４１】
これにより、図１５に示すように、Ｐ型基板ＰＳＢ中を、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが、結晶欠陥領域ＣＤＡにおいて再結合をして消滅する。これにより、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが大幅に減少し、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴが、誤動作を引き起こすのを抑制することができる。
【００４２】
実施の形態２
実施の形態２に係る基板コンタクト部を備えた半導体装置について説明する。
【００４３】
図１６に示すように、半導体装置ＳＤでは、基板コンタクト部ＣＬＤの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。一方、素子分離絶縁膜ＤＴＩ１および素子分離絶縁膜ＤＴＩ２のそれぞれ直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分には結晶欠陥領域は形成されていない。なお、これ以外の構成については図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００４４】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図４〜図５に示す工程と同様の工程を経た後、図１７に示すように、シリコン酸化膜ＳＳＦ等をエッチングマスクとして、露出したＰ型エピタキシャル層ＰＥにさらにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ１が形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ２が形成される。基板電極領域ＳＥＲでは、Ｐ型基板ＰＳＢに達する開口ＣＯＰが形成される。ここでは、導電型に関与しない不純物の注入は行われない。
【００４５】
次に、図７〜図９に示す工程と同様の工程を経て、図１８に示すように、Ｐ型基板ＰＳＢ（半導体基板ＳＵＢ）を露出するコンタクト溝ＤＣＨが形成される。次に、レジストパターンＰＲ３および絶縁膜ＩＬＦを注入マスクとして、導電型に関与しない不純物を注入することにより、コンタクト溝ＤＣＨの底の直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に結晶欠陥領域ＣＤＡが形成される。その後、レジストパターンＰＲ３が除去される。次に、図１０〜図１２に示す工程と同様の工程を経て、図１６に示す半導体装置の主要部分が完成する。
【００４６】
上述した半導体装置では、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に配置された基板コンタクト部ＣＬＤの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。
【００４７】
これにより、図１９に示すように、Ｐ型基板ＰＳＢ中を、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが、結晶欠陥領域ＣＤＡにおいて再結合をして消滅する。これにより、比較例に係る半導体装置（図１３参照）の場合と比べて、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが大幅に減少し、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴが、誤動作を引き起こすのを抑制することができる。
【００４８】
実施の形態３
実施の形態３に係る基板コンタクト部を備えた半導体装置について説明する。
【００４９】
図２０に示すように、半導体装置ＳＤでは、素子分離絶縁膜ＤＴＩ１および素子分離絶縁膜ＤＴＩ２のそれぞれ直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。また、基板コンタクト部ＣＬＤの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。
【００５０】
さらに、その結晶欠陥領域ＣＤＡの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＢが形成されている。なお、これ以外の構成については図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５１】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図４〜図５に示す工程と同様の工程を経た後、図２１に示すように、シリコン酸化膜ＳＳＦ等をエッチングマスクとして、露出したＰ型エピタキシャル層ＰＥにさらにエッチング処理を行うことにより、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ１が形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲでは、Ｐ型基板ＰＳＢに達するトレンチＤＴＣ２が形成される。基板電極領域ＳＥＲでは、Ｐ型基板ＰＳＢに達する開口ＣＯＰが形成される。
【００５２】
次に、シリコン酸化膜ＳＳＦ等を注入マスクとして、導電型の関与しない不純物を注入することにより、トレンチＤＴＣ１およびトレンチＤＴＣ２のそれぞれの底の直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成される。また、開口ＣＯＰの底の直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成される。
【００５３】
次に、図７〜図９に示す工程と同様の工程を経て、図２２に示すように、Ｐ型基板ＰＳＢ（半導体基板ＳＵＢ）を露出するコンタクト溝ＤＣＨが形成される。次に、レジストパターンＰＲ３および絶縁膜ＩＬＦを注入マスクとして、導電型に関与しない不純物を注入することにより、コンタクト溝ＤＣＨの底の直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に結晶欠陥領域ＣＤＢが形成される。
【００５４】
このとき、レジストパターンＰＲ３と絶縁膜ＩＬＦとを注入マスクとすることで、注入マスクとして比較的厚い注入マスクとなる。このため、結晶欠陥領域ＣＤＡを形成する際の注入エネルギよりも高い注入エネルギをもって不純物を注入することができる。これにより、結晶欠陥領域ＣＤＢは、結晶欠陥領域ＣＤＡよりも深い位置に形成されることになる。その後、レジストパターンＰＲ３が除去される。次に、図１０〜図１２に示す工程と同様の工程を経て、図１６に示す半導体装置の主要部分が完成する。
【００５５】
上述した半導体装置では、素子分離絶縁膜ＤＴＩ１、素子分離絶縁膜ＤＴＩ２および基板コンタクト部ＣＬＤのそれぞれの直下に位置するＰ型基板ＰＳＢ（半導体基板ＳＵＢ）の部分に、結晶欠陥領域ＣＤＡが形成されている。さらに、基板コンタクト部ＣＬＤの直下には、結晶欠陥領域ＣＤＡよりも深い位置に結晶欠陥領域ＣＤＢが形成されている。
【００５６】
これにより、図２３に示すように、Ｐ型基板ＰＳＢ中を、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが、結晶欠陥領域ＣＤＡと結晶欠陥領域ＣＤＢとにおいて再結合をして消滅する確率が上がる。これにより、ＣＭＯＳトランジスタ形成領域ＣＭＲに向かって拡散しようとするキャリアが大幅に減少し、ＮＭＯＳトランジスタＮＭＴまたはＰＭＯＳトランジスタＰＭＴが、誤動作を引き起こすのを確実に抑止することができる。
【００５７】
実施の形態４
ここでは、基板コンタクト部の平面構造（パターン）のバリエーションについて説明する。
【００５８】
上述した実施の形態に係る半導体装置では、基板コンタクト部ＣＬＤが、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲとＣＭＯＳトランジスタ形成領域ＣＭＲとの間に位置する半導体基板ＳＵＢの領域に形成されている場合を例に挙げて説明した。基板コンタクト部ＣＬＤの配置パターンとしてはこれに限られるものではない。そのバリエーションについて説明する。
【００５９】
（第１例）
第１例では、図２４に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、基板コンタクト部ＣＬＤが配置されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている。ここで、高耐圧ＮＭＯＳトランジスタが、キャリアを放出しやすい半導体素子であると想定する。
【００６０】
この場合には、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲから四方へ拡散しようとするキャリアを、結晶欠陥領域ＣＤＡにおいて消滅させることができる。これにより、隣接するＣＭＯＳトランジスタ形成領域ＣＭＲまたは他の素子形成領域（図示せず）へ拡散しようとするキャリアが減少し、半導体素子の誤動作を確実に抑制することができる。
【００６１】
（第２例）
第２例では、図２５に示すように、ＣＭＯＳトランジスタ形成領域ＣＭＲを規定する素子分離絶縁膜ＤＴＩ２の周囲を取り囲むように、基板コンタクト部ＣＬＤが配置されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている。ここで、ＣＭＯＳトランジスタが、キャリアを受けやすい半導体素子、つまり、キャリアが流れ込みやすい半導体素子であると想定する。
【００６２】
この場合には、四方からＣＭＯＳトランジスタ形成領域ＣＭＲへ向かって拡散するキャリアを、結晶欠陥領域ＣＤＡにおいて消滅させることができる。これにより、ＣＭＯＳトランジスタ等、キャリアが流れ込みやすい半導体素子の誤動作を確実に抑制することができる。
【００６３】
（第３例）
第３例は、第１例と第２例とを合わせた構造とされる。図２６に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、基板コンタクト部ＣＬＤが配置されている。ＣＭＯＳトランジスタ形成領域ＣＭＲを規定する素子分離絶縁膜ＤＴＩ２の周囲を取り囲むように、基板コンタクト部ＣＬＤが配置されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている。
【００６４】
この場合には、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲから四方へ拡散しようとするキャリアを、結晶欠陥領域ＣＤＡにおいて消滅させることができる。また、四方からＣＭＯＳトランジスタ形成領域ＣＭＲへ向かって拡散しようとするキャリアを、結晶欠陥領域ＣＤＡにおいて消滅させることができる。これにより、ＣＭＯＳトランジスタ等、キャリアが流れ込みやすい半導体素子の誤動作をより確実に抑制することができる。
【００６５】
（第４例）
第４例では、図２７に示すように、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、基板コンタクト部ＣＬＤが二重に配置されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている。ここで、高耐圧ＮＭＯＳトランジスタが、キャリアを放出しやすい半導体素子であると想定する。
【００６６】
この場合には、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲから四方へ拡散しようとするキャリアを、結晶欠陥領域ＣＤＡにおいて確実に消滅させることができる。これにより、ＣＭＯＳトランジスタ等、キャリアが流れ込みやすい半導体素子の誤動作をより確実に抑制することができる。
【００６７】
（第５例）
第５例では、図２８に示すように、素子形成領域ＥＦＲを規定する素子分離絶縁膜ＤＴＩ１の周囲を取り囲むように、さらに、素子分離絶縁膜ＤＴＩが形成されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている。
【００６８】
これにより、素子形成領域ＥＦＲに形成された半導体素子において発生して四方へ拡散しようとするキャリアを、結晶欠陥領域ＣＤＡにおいて消滅させることができる。逆に、素子形成領域ＥＦＲに形成された半導体素子へ向かって四方から拡散してくるキャリアを、結晶欠陥領域ＣＤＡにおいて消滅させることができる。その結果、半導体素子の誤動作を確実に抑制することができる。
【００６９】
（第６例）
第６例では、図２９に示すように、基板コンタクト部ＣＬＤを取り囲むように、さらに、素子分離絶縁膜ＤＴＩが形成されている。基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている。
【００７０】
これにより、素子形成領域に形成された半導体素子において発生して四方へ拡散しようとするキャリアを、結晶欠陥領域ＣＤＡ等において確実に消滅させることができる。逆に、四方から拡散してきたキャリアを、結晶欠陥領域ＣＤＡ等において確実に消滅させることができる。その結果、半導体素子の誤動作をより確実に抑制することができる。
【００７１】
なお、上述した半導体装置では、説明の便宜上、キャリアを放出しやすい半導体素子として、高耐圧ＮＭＯＳトランジスタＨＶＮＲを例に挙げ、キャリアが流れ込みやすい半導体素子として、ＣＭＯＳトランジスタＣＭＲを例に挙げた。これは一例であって、キャリアを放出させやすい半導体素子とキャリアが流れ込みやすい半導体素子を備えた半導体装置に対して、上述した基板コンタクト部ＣＬＤの構造または素子分離絶縁膜ＤＴＩの構造を適用することができる。
【００７２】
また、基板コンタクト部ＣＬＤおよび素子分離絶縁膜ＤＴＩのそれぞれの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡ（図３、図２０参照）が形成されている場合について説明したが、少なくとも、基板コンタクト部ＣＬＤの直下に位置するＰ型基板ＰＳＢの部分に結晶欠陥領域ＣＤＡが形成されていればよい。
【００７３】
さらに、実施の形態において説明した構造については、必要に応じて種々組み合わせることが可能である。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７５】
ＳＤ  半導体装置、ＳＵＢ  半導体基板、ＰＳＢ  Ｐ型基板、ＮＢＬ  Ｎ型埋め込み領域、ＥＬ  エピタキシャル層、ＰＥ  Ｐ型エピタキシャル層、ＢＰＦ  裏面保護酸化膜、ＤＴＩ、ＤＴＩ１、ＤＴＩ２  素子分離絶縁膜、ＤＴＣ、ＤＴＣ１、ＤＴＣ２  トレンチ、ＩＬＦ  絶縁膜、ＥＦＲ  素子形成領域、ＣＭＲ  ＣＭＯＳトランジスタ形成領域、ＮＭＴ  ＮＭＯＳトランジスタ、ＰＭＴ  ＰＭＯＳトランジスタ、ＨＶＮＲ  高耐圧ＮＭＯＳトランジスタ形成領域、ＨＶＮ  高耐圧ＮＭＯＳトランジスタ、ＳＥＲ  基板電極領域、ＣＬＤ、ＣＬＤ１、ＣＬＤ２  基板コンタクト部、ＤＣＨ、ＤＨＣ１、ＤＨＣ２  コンタクト溝、ＳＣＮ  導体部、ＣＤＡ、ＣＤＢ  結晶欠陥、ＩＬＦ  絶縁膜、ＣＯＰ  開口、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、ＭＬ  第１配線層、ＭＬＳ  多層配線層、ＭＩＬ  多層層間絶縁膜、ＰＩＸ  ポリイミド膜、ＳＳＦ  シリコン酸化膜、ＰＲ１  レジストパターン、ＭＯ１、ＭＯ２  開口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2017183403.tif 000029
【図２８】
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【図２９】
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