(57)【要約】【課題】ｎ形半導体領域に含まれるｎ形不純物量と、ｐ形半導体領域に含まれるｐ形不純物量と、の差を低減できる半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、第１開口を形成する工程と、第２導電形の不純物をイオン注入する工程と、第２導電形の第３半導体層を形成する工程と、を有する。前記第１開口を形成する工程において、第１導電形の第１半導体層の上に設けられた第１導電形の第２半導体層に、第２方向に延び、第３方向において、上部の寸法が下部の寸法よりも長い第１開口を形成する。前記イオン注入する工程において、前記第１開口の前記下部の側面に、第２導電形の不純物をイオン注入する。前記第３半導体層を形成する工程において、前記第１開口の内部に前記第３半導体層を形成する。【選択図】図１
2017050423.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層の上に設けられた第１導電形の第２半導体層に、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な前記第２方向に延び、前記第１方向および前記第２方向に対して垂直な第３方向において上部の寸法が下部の寸法よりも長い第１開口を形成する工程と、
前記第１開口の前記下部の側面に、第２導電形の不純物をイオン注入する工程と、
前記第１開口の内部に第２導電形の第３半導体層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第２半導体層の上に、前記第２方向に延びる第２開口を有し、前記第２開口が前記第３方向において第１寸法を有するマスクを形成する工程をさらに備え、
前記第１開口を形成する工程において、前記上部の少なくとも一部の前記第３方向における寸法が前記第１寸法よりも長く、前記下部の少なくとも一部の前記第３方向における寸法が前記第１寸法よりも短い前記第１開口を、前記マスクを用いて形成し、
前記イオン注入する工程において、前記第２開口を通して、前記第１開口の前記下部の前記側面に第２導電形の不純物をイオン注入する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１開口を形成する工程において、前記第１開口が第１側面と第２側面とを有し、前記第１側面が前記第２側面に対して上方に位置し、前記第２側面の前記第１半導体層に対する傾きが前記第１側面の前記第１半導体層に対する傾きよりも大きい前記第１開口を形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１開口を形成する工程において、前記第２側面が形成された部分の少なくとも一部の前記第３方向における寸法が前記第１寸法よりも短く、前記第１側面が形成された部分の少なくとも一部の前記第３方向における寸法が前記第１寸法よりも長い前記第１開口を形成し、
第２導電形の不純物をイオン注入する工程において、前記第１開口の前記第２側面の一部に、第２導電形の前記不純物をイオン注入する請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１開口を形成する工程において、前記第２側面が形成された部分の前記第１方向における寸法が、前記第１側面が形成された部分の前記第１方向における寸法よりも短い前記第１開口を形成する請求項３または４に記載の半導体装置の製造方法。
【請求項６】
第１導電形の第１半導体層上に設けられた第１導電形の第２半導体層に、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な第２方向に延び、第１側面と第２側面とを有し、前記第１側面が前記第２側面に対して上方に位置し、前記第２側面の前記第１半導体層に対する傾きが前記第１側面の前記第１半導体層に対する傾きよりも大きい第１開口を形成する工程と、
前記第１側面の上および前記第２側面の上に、第２導電形の不純物を堆積させる工程と、
第１圧力のもとで前記第１側面にイオンを入射させ、前記第１側面の上に堆積された前記不純物の少なくとも一部をスパッタする工程と、
前記第１圧力よりも高い第２圧力のもとで前記第２側面にイオンを入射させ、前記第２側面の上に形成された前記不純物を前記第２半導体層に注入する工程と、
前記第１開口の内部に第２導電形の第３半導体層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記第１開口を形成する工程において、前記第２側面が形成された部分の前記第１方向における寸法が、前記第１側面が形成された部分の前記第１方向における寸法よりも短い前記第１開口を形成する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２半導体層の表面および前記第３半導体層の表面に第２導電形の第１半導体領域を形成する工程と、
前記第２半導体層に第３開口を形成する工程と、
前記第３開口の内壁に沿って第１絶縁層を形成する工程と、
前記第３開口の内部であって、前記第１絶縁層の上に、ゲート電極を形成する工程と、
前記第１半導体領域の表面に選択的に第１導電形の第２半導体領域を形成する工程と、
をさらに備えた請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記第２半導体層の上および前記第３半導体層の上に第１絶縁層を形成する工程と、
前記第３半導体層の表面に第２導電形の第１半導体領域を形成する工程と、
前記第１半導体領域の表面に選択的に第１導電形の第２半導体領域を形成する工程と、
前記第１絶縁層の上に、前記第２半導体層、前記第１半導体領域、および前記第２半導体領域と対面するゲート電極を形成する工程と、
をさらに備えた請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ｎ形半導体領域とｐ形半導体領域とが交互に設けられた、スーパージャンクション構造（以下、ＳＪ構造という）を有する半導体装置がある。ＳＪ構造を設けることで、半導体装置の耐圧を向上させることができる。このとき、ｎ形半導体領域に含まれるｎ形不純物量と、ｐ形半導体領域に含まれるｐ形不純物量と、の差が小さいほど、半導体装置の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ｎ形半導体領域に含まれるｎ形不純物量と、ｐ形半導体領域に含まれるｐ形不純物量と、の差を低減できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、第１開口を形成する工程と、第２導電形の不純物をイオン注入する工程と、第２導電形の第３半導体層を形成する工程と、を有する。
前記第１開口を形成する工程において、第１導電形の第１半導体層の上に設けられた第１導電形の第２半導体層に、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な前記第２方向に延び、前記第１方向および前記第２方向に対して垂直な第３方向において、上部の寸法が下部の寸法よりも長い第１開口を形成する。
前記イオン注入する工程において、前記第１開口の前記下部の側面に、第２導電形の不純物をイオン注入する。
前記第３半導体層を形成する工程において、前記第１開口の内部に前記第３半導体層を形成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の製造方法を用いて製造される半導体装置の一部を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の製造方法を表す工程断面図である。
【図３】第１実施形態に係る半導体装置の製造方法を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を表す工程断面図である。
【図５】第１実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。
【図６】第２実施形態に係る半導体装置の製造方法を表す工程断面図である。
【図７】第２実施形態に係る半導体装置の製造方法を表す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ＋形ドレイン領域８からｎ−形半導体領域１に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第３方向）およびＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の製造方法を用いて製造される半導体装置１００の一部を表す斜視断面図である。
【０００９】
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１に表すように、半導体装置１００は、ｎ＋形（第１導電形）ドレイン領域８、ｎ−形半導体領域１、ｎ−形半導体領域２、ｐ形（第２導電形）半導体領域３、ｐ−形半導体領域４、ｐ形ベース領域５、ｎ＋形ソース領域６、ｐ＋形コンタクト領域７、ゲート電極１０、ゲート絶縁層１１、ドレイン電極３０、およびソース電極３１を有する。
【００１０】
ドレイン電極３０は、半導体装置１００の下面に設けられている。
ｎ＋形ドレイン領域８は、ドレイン電極３０の上に設けられ、ドレイン電極３０と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域８の上に設けられている。
【００１１】
ｎ−形半導体領域２は、ｎ−形半導体領域１の一部の上に設けられている。
ｐ形半導体領域３は、ｎ−形半導体領域１の他の一部の上に設けられている。
ｐ−形半導体領域４は、ｐ形半導体領域３の上に設けられており、ｐ−形半導体領域４のＸ方向における長さは、ｐ形半導体領域３のＸ方向における長さよりも長い。
【００１２】
ｎ−形半導体領域２、ｐ形半導体領域３、およびｐ−形半導体領域４は、Ｙ方向に延びている。また、ｎ−形半導体領域２は、Ｘ方向において複数設けられ、ｐ形半導体領域３およびｐ−形半導体領域４は、ｎ−形半導体領域２同士の間に設けられている。
ｎ−形半導体領域２と、ｐ形半導体領域３およびｐ−形半導体領域４と、がＸ方向において交互に設けられることで、ＳＪ構造が形成されている。
【００１３】
なお、ｎ−形半導体領域１およびｎ−形半導体領域２は、１つの半導体層中に設けられた領域であってもよいし、互いに異なる半導体層中に設けられた領域であってもよい。また、ｎ−形半導体領域１におけるｎ形不純物濃度と、ｎ−形半導体領域２におけるｎ形不純物濃度と、が異なっていてもよい。
【００１４】
ｎ−形半導体領域２およびｐ−形半導体領域４の上には、ｐ形ベース領域５が設けられている。ｎ＋形ソース領域６およびｐ＋形コンタクト領域７は、ｐ形ベース領域５の上に選択的に設けられている。
【００１５】
ゲート電極１０は、Ｘ方向において、ｐ形ベース領域５と並んでいる。ゲート電極１０と、ｎ−形半導体領域２、ｐ形ベース領域５、およびｎ＋形ソース領域６のそれぞれと、の間には、ゲート絶縁層１１が設けられている。
ｐ形ベース領域５、ｎ＋形ソース領域６、ｐ＋形コンタクト領域７、およびゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１６】
ソース電極３１は、半導体装置１００の上面に設けられ、ｎ＋形ソース領域６およびｐ＋形コンタクト領域７の上に位置している。ソース電極３１は、ｎ＋形ソース領域６およびｐ＋形コンタクト領域７と電気的に接続されている。また、ソース電極３１とゲート電極１０との間には、ゲート絶縁層１１が設けられ、これらの電極は電気的に分離されている。
【００１７】
ドレイン電極３０に、ソース電極３１に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域５においてゲート絶縁層１１近傍にチャネル（反転層）が形成される。ｎ＋形ソース領域６を通して注入された電子は、このチャネルを通して、ｎ−形半導体領域２およびｎ−形半導体領域１を流れ、ドレイン電極３０から排出される。
【００１８】
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３１に対してドレイン電極３０に正の電圧が印加されているときは、ｎ−形半導体領域２とｐ形半導体領域３とのｐｎ接合面およびｎ−形半導体領域２とｐ−形半導体領域４とのｐｎ接合面から、それぞれの半導体領域に向けて空乏層が広がる。ｐｎ接合面から広がるこの空乏層により、半導体装置の耐圧を向上させることができる。
【００１９】
次に、図２〜図４を用いて、第１実施形態に係る半導体装置の製造方法について説明する。
図２〜図４は、第１実施形態に係る半導体装置の製造方法を表す工程断面図である。
【００２０】
まず、ｎ＋形半導体層８ａ（第１半導体層）の上に、ｎ−形半導体層１ａ（第２半導体層）を形成する。次に、ｎ−形半導体層１ａの上に絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上にフォトレジスト層ＰＲを形成し、パターニングする。パターニングされたフォトレジスト層ＰＲをマスクとして用いて、ＲＩＥ(Reactive Ion Etching)法により、図２（ａ）に表すように、絶縁層ＩＬ１に開口ＯＰ１（第２開口）を形成する。開口ＯＰ１は、Ｙ方向に延びている。また、開口ＯＰ１の幅Ｗ１（Ｘ方向における寸法）は、開口ＯＰ１同士の間の距離よりも短い。
【００２１】
次に、フォトレジスト層ＰＲおよび絶縁層ＩＬ１をマスクとして用いて、図２（ｂ）に表すように、ｎ−形半導体層１ａに開口ＯＰ２（第１開口）を形成する。
【００２２】
開口ＯＰ２は、Ｙ方向に延びている。開口ＯＰ２の下部における幅（Ｘ方向における寸法）は、幅Ｗ１よりも狭く、開口ＯＰ２の上部における幅は、幅Ｗ１よりも広い。また、開口ＯＰ２は、第１側面Ｓ１および第２側面Ｓ２を有する。第１側面Ｓ１は、第２側面Ｓ２よりも上方に位置しており、第２側面Ｓ２のｎ＋形半導体層８ａに対する傾きは、第１側面Ｓ１のｎ形半導体層８ａに対する傾きよりも大きい。すなわち、第２側面Ｓ２とＸ−Ｙ面との間の角度は、第１側面Ｓ１とＸ−Ｙ面との間の角度よりも大きい。第１側面Ｓ１のｎ形半導体層８ａに対する傾きおよび第２側面Ｓ２のｎ＋形半導体層８ａに対する傾きは、４５度以上である。
【００２３】
開口ＯＰ２は、例えば、ｎ−形半導体層１ａに対して、ＣＤＥ(Chemical Dry Etching)法による等方性エッチングを行った後、ＲＩＥ法による異方性エッチングを行うことで形成される。このとき、第１側面Ｓ１が形成された部分の幅の少なくとも一部が、幅Ｗ１よりも広く、第２側面Ｓ２が形成された部分の幅の少なくとも一部が、幅Ｗ１よりも狭くなるように、開口ＯＰ２を形成する。
【００２４】
図２（ｂ）に表す例では、第１側面Ｓ１が形成された部分の幅が、幅Ｗ１よりも広く、第２側面Ｓ２が形成された部分の幅の一部が、幅Ｗ１よりも狭い。また、図２（ｂ）に表す例では、第１側面Ｓ１が形成された部分のＺ方向における寸法Ｄ１は、第２側面Ｓ２が形成された部分のＺ方向における寸法Ｄ２よりも短い。
【００２５】
次に、開口ＯＰ１を通して、ｎ−形半導体層１ａに、ｐ形不純物をイオン注入する。このとき、開口ＯＰ２の上部の幅は、開口ＯＰ１の幅よりも広いため、ｐ形不純物は、主に開口ＯＰ２の下部にイオン注入される。例えば、図２（ｂ）に表す構造の場合、ｐ形不純物は、開口ＯＰ２の底面と、第２側面Ｓ２の下方と、にイオン注入される。
【００２６】
次に、フォトレジスト層ＰＲを除去し、ｐ−形半導体層３ａをエピタキシャル成長させて開口ＯＰ２を埋め込む。先の工程において、開口ＯＰ２の下部に対して選択的にイオン注入が行われているため、開口ＯＰ２の上部にはｐ−形半導体領域４ａが形成されるのに対して、開口ＯＰ２の下部にはｐ形半導体領域３が形成される。さらに、このときｐ形半導体領域３は、第１部分Ｐ１と、第１部分Ｐ１よりもｐ形不純物濃度が高い第２部分Ｐ２と、を有する。これは、先の工程において、開口ＯＰ２の底部および側壁にイオン注入が行われており、ｐ形半導体領域３の外側におけるｐ形不純物濃度が、中心におけるｐ形不純物濃度よりも高くなるためである。
【００２７】
続いて、絶縁層ＩＬ１をストッパとして用いて、ＣＭＰ(Chemical Mechanical Polishing)法によりｐ−形半導体層３ａの上面を研磨する。続いて、絶縁層ＩＬ１を除去し、ｐ−形半導体層３ａの上面をエッチングすることで、ｐ−形半導体層３ａの上面を平坦化する。このときの様子を、図３(ａ)に表す。
【００２８】
次に、ｎ−形半導体層１ａの表面およびｐ−形半導体領域４ａの表面にｐ形不純物をイオン注入し、活性化させることで、ｐ形ベース領域５（第１半導体領域）を形成する。このとき、ｐ−形半導体領域４ａのうち、ｐ形ベース領域５以外の領域が、図１に表すｐ−形半導体領域４に相当する。また、ｐ形半導体領域３同士の間およびｐ−形半導体領域４同士の間に位置する、ｎ−形半導体層１ａの一部が、図１に表すｎ−形半導体領域２に相当する。
【００２９】
次に、ｐ形ベース領域５を貫通し、ｎ−形半導体層１ａに達する開口ＯＰ３（第３開口）を形成する。続いて、熱酸化により、図３（ｂ）に表すように、開口ＯＰ３の内壁およびｐ形ベース領域５の表面に沿って、絶縁層ＩＬ２（第１絶縁層）を形成する。
【００３０】
次に、絶縁層ＩＬ２の上に、ＣＶＤ法により、開口ＯＰ３を埋め込む導電層を形成する。続いて、この導電層の上面をエッチングして後退させることで、それぞれの開口ＯＰ３の内部にゲート電極１０が形成される。
【００３１】
次に、ｐ形ベース領域５の表面の一部にｎ形不純物をイオン注入する。続いて、ｐ形ベース領域５の表面の他の一部にｐ形不純物をイオン注入し、活性化させることで、ｎ＋形ソース領域６（第２半導体領域）およびｐ＋形コンタクト領域７が形成される。続いて、ゲート電極１０を覆う絶縁層ＩＬ３を、絶縁層ＩＬ２の上に形成する。
【００３２】
次に、ｎ＋形ソース領域６およびｐ＋形コンタクト領域７が露出するように、絶縁層ＩＬ２およびＩＬ３をパターニングする。この工程により、図１に表すゲート絶縁層１１が形成される。続いて、ｎ＋形ソース領域６およびｐ＋形コンタクト領域７の上に、ゲート絶縁層１１を覆う金属層を形成する。この金属層をパターニングすることで、図４(ｂ）に表すように、ソース電極３１が形成される。
【００３３】
次に、ｎ＋形半導体層８ａが所定の厚みになるまで、ｎ＋形半導体層８ａの裏面を研磨する。その後、研磨されたｎ＋形半導体層８ａの裏面に金属層を形成し、ドレイン電極３０を形成することで、図１に表す半導体装置１００が得られる。
【００３４】
なお、上述した製造方法において、各半導体領域に含まれる不純物を活性化するための熱処理は、各半導体領域を形成するためのイオン注入を行う度に実行しても良いし、イオン注入工程を複数回行った後に一括して実行しても良い。また、ｐ形半導体領域３、ｐ−形半導体領域４、およびｐ形ベース領域５を形成する際に行われる熱処理は、例えば、絶縁層ＩＬ２を形成するための熱酸化の工程と同時に行われてもよい。すなわち、絶縁層ＩＬ２を形成する際の熱処理によって不純物が活性化されてもよい。
【００３５】
また、上述した製造方法では、ｐ形ベース領域５を形成した後に、開口ＯＰ３を形成し、その後にｎ＋形ソース領域６およびｐ＋形コンタクト領域７を形成している。しかし、これに限らず、開口ＯＰ３を形成した後に、ｐ形ベース領域５、ｎ＋形ソース領域６、およびｐ＋形コンタクト領域７を形成しても良いし、これらの半導体領域を形成した後に開口ＯＰ３を形成してもよい。また、これらの半導体領域の形成順序についても、適宜変更することが可能である。
【００３６】
ここで、本実施形態に係る製造方法における各構成要素の材料の一例を説明する。
ｎ＋形半導体層８ａ、ｎ−形半導体層１ａ、およびｐ−形半導体層３ａは、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。
ｐ形不純物として、ボロンを用いることができる。
絶縁層ＩＬ１〜ＩＬ３は、酸化シリコンなどの絶縁材料を含む。
開口ＯＰ３の内部に埋め込まれる導電層は、多結晶シリコンなどの導電材料を含む。
ドレイン電極３０およびソース電極３１を形成するための金属層は、アルミニウムなどの金属材料を含む。
【００３７】
次に、本実施形態に係る製造方法の効果について説明する。
【００３８】
既に述べた通り、ＳＪ構造を設けることで、半導体装置の耐圧を向上させることができる。また、ＳＪ構造を形成するｎ形半導体領域とｐ形半導体領域について、それぞれの領域における不純物量の差が小さいほど、耐圧を向上させることができる。
【００３９】
ＳＪ構造は、ｎ−形半導体層に開口を形成し、この開口にｐ形半導体層を埋め込むことで形成することができる。このとき、開口の上部における半導体層の成膜速度は、開口の下部における成膜速度よりも早い。このため、開口の下部が半導体層によって埋め込まれる前に開口の上部が塞がれると、ボイドが形成されてしまう。ボイドが形成される可能性を低減するためには、開口の上部の幅を開口の下部の幅よりも広くすることが望ましい。
【００４０】
しかし、その一方で、開口の上部の幅を開口の下部の幅よりも広くし、この開口の内部にｐ形半導体領域を形成した場合、ｐ形半導体領域の上部の体積が下部の体積よりも大きくなる。このため、開口の内部に設けられたｐ形半導体領域のｐ形不純物濃度が、Ｚ方向において一様である場合、ｐ形半導体領域の上部におけるｐ形不純物量が、下部におけるｐ形不純物量よりも多くなってしまう。
従って、半導体装置の耐圧を高めるためには、ｐ形半導体領域の下部におけるｐ形不純物濃度を、上部におけるｐ形不純物濃度よりも高くすることが望ましい。
【００４１】
この点について、本実施形態に係る製造方法では、開口ＯＰ１を通して、開口ＯＰ２の下部に選択的にｐ形不純物をイオン注入し、その後にｐ−形半導体層３ａで開口ＯＰ２を埋め込む。このような方法を採用することで、開口ＯＰ２の下部にｐ形半導体領域３を形成し、開口ＯＰ２の上部にｐ−形半導体領域４ａを形成することが可能となる。
【００４２】
すなわち、本実施形態に係る製造方法によれば、開口ＯＰ２の上部の幅が下部の幅よりも広い場合であっても、ｐ形半導体領域の下部におけるｐ形不純物濃度を上部におけるｐ形不純物濃度よりも高くし、ｐ形半導体領域の上部におけるｐ形不純物量と、下部におけるｐ形不純物量と、の差を低減することができる。この結果、ボイドが形成される可能性を低減しつつ、半導体装置の耐圧を向上させることが可能となる。
【００４３】
また、本実施形態に係る製造方法においては、第２側面Ｓ２が形成された部分の幅の少なくとも一部が、幅Ｗ１よりも狭くなるように、開口ＯＰ２を形成することが望ましい。このような構造の開口ＯＰ２を形成することで、開口ＯＰ１を通してｐ形不純物をイオン注入した際に、開口ＯＰ２の底面に加えて、第２側面Ｓ２の少なくとも一部にも、イオンが注入される。第２側面Ｓ２にｐ形不純物がイオン注入されることで、底面にのみｐ形不純物がイオン注入される場合に比べて、ｐ形半導体領域の上部におけるｐ形不純物量と、下部におけるｐ形不純物量と、の差をより小さくすることが可能となる。
【００４４】
また、第１側面Ｓ１のｎ形半導体層８ａに対する傾きは、第２側面Ｓ２のｎ＋形半導体層８ａに対する傾きよりも小さいため、寸法Ｄ１が長くなると、ｐ−形半導体層３ａの上部の体積が増加してしまう。
このため、本実施形態に係る製造方法においては、寸法Ｄ１が寸法Ｄ２よりも短くなるように、開口ＯＰ２を形成することが望ましい。寸法Ｄ１を寸法Ｄ２よりも短くすることで、寸法Ｄ１が寸法Ｄ２より長い場合に比べて、ｐ形半導体領域の上部におけるｐ形不純物量と、下部におけるｐ形不純物量と、の差を低減することができる。
【００４５】
また、第１側面Ｓ１の上に形成されるｐ形半導体領域の体積は、第２側面Ｓ２の上に形成されるｐ形半導体領域の体積よりも大きい。このため、ｐ形半導体領域の上部におけるｐ形不純物量と、下部におけるｐ形不純物量と、の差をより一層低減するためには、第１側面Ｓ１が形成された部分の幅、および第２側面Ｓ２が形成された部分の幅の一部が、幅Ｗ１よりも広いことが望ましい。すなわち、開口ＯＰ２の底部および第２側面Ｓ２の下方に選択的にｐ形不純物がイオン注入されることが望ましい。
【００４６】
（第１変形例）
図１に表す半導体装置１００と、図２〜図４に表す半導体装置の製造方法では、ゲート電極１０が開口ＯＰ３の内部に設けられた、トレンチゲート型ＭＯＳＦＥＴに対して本実施形態に係る発明を適用した場合について説明した。
本実施形態に係る発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、半導体層の上面の上にゲート電極が設けられた、プレーナゲート型ＭＯＳＦＥＴに対して適用することも可能である。
この場合の一例について、図５を用いて説明する。
図５は、第１実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。
【００４７】
まず、図２(ａ)〜図３(ａ)に表す工程と同様の工程を行い、ｐ形半導体領域３およびｐ−形半導体領域４ａを形成する。次に、ｐ−形半導体領域４ａの表面に、ｐ形ベース領域５を形成するためのｐ形不純物をイオン注入する。続いて、ｐ形不純物がイオン注入された領域の表面に、ソース領域を形成するためのｎ形不純物、およびコンタクト領域を形成するためのｐ形不純物を順次イオン注入する。続いて、熱酸化を行うことで、イオン注入された不純物を活性化させるとともに、ｎ−形半導体層１ａおよびｐ−形半導体層３ａの上に絶縁層ＩＬ２を形成する。このときの様子を、図５（ａ）に表す。絶縁層ＩＬ２は、ｎ−形半導体層１ａ、ｐ形ベース領域５、ｎ＋形ソース領域６、およびｐ＋形コンタクト領域７を覆うように、形成される。
【００４８】
次に、絶縁層ＩＬ２の上に導電層を形成し、この導電層をパターニングする。この工程により、絶縁層ＩＬ２を介して、ｎ−形半導体層１ａ、ｐ形ベース領域５、およびｎ＋形ソース領域６と対面するゲート電極１０が形成される。
【００４９】
次に、絶縁層ＩＬ２の上に、ゲート電極１０を覆う絶縁層ＩＬ３を形成する。続いて、絶縁層ＩＬ２およびＩＬ３をパターニングし、図５（ｂ）に表すように、ｎ＋形ソース領域６およびｐ＋形コンタクト領域７を露出させる。その後は、図４（ｂ）以降の工程と同様に、ソース電極３１およびドレイン電極３０を形成することで、プレーナゲート型の半導体装置が得られる。
【００５０】
プレーナゲート型の半導体装置の製造においても、本実施形態に係る製造方法を用いることで、ボイドが形成される可能性を低減しつつ、半導体装置の耐圧を向上させることが可能となる。
【００５１】
（第２実施形態）
図６および図７を用いて、第２実施形態に係る半導体装置の製造方法について説明する。
図６および図７は、第２実施形態に係る半導体装置の製造方法を表す工程断面図である。
【００５２】
まず、図２（ａ）および図２（ｂ）に表す工程と同様の工程を行い、ｎ−形半導体層１ａに開口ＯＰ２を形成する。続いて、ウェットエッチング法により、フォトレジスト層ＰＲの一部および絶縁層ＩＬ１の一部を選択的にエッチングする。この工程により、図６（ａ）に表すように、フォトレジスト層ＰＲおよび絶縁層ＩＬ１の、開口ＯＰ２を覆っていた部分が除去される。
【００５３】
次に、ｎ＋形半導体層８ａおよびｎ−形半導体層１ａが配された空間において、ｐ形不純物を含むガスのプラズマを形成することで、開口ＯＰ２の内壁にｐ形不純物を堆積させる。この工程により、図６（ｂ）に表すように、ｐ形不純物を含む不純物層９が形成される。
【００５４】
次に、希ガスのプラズマを形成するとともに、ｎ＋形半導体層８ａに電圧を印加し、希ガスイオンを引き込む。このとき、処理が行われる空間を第１圧力に設定する。第１圧力は、後述する第２圧力よりも低い。
【００５５】
圧力が低い空間では、イオンの平均自由行程が長くなり、空間を移動するイオンのエネルギーが大きくなる。このため、ｎ＋形半導体層８ａに向けて引き込まれたイオンは、開口ＯＰ２の内壁に衝突し、不純物層９をスパッタする。
イオンが衝突した際のスパッタ率は、イオンの入射角度が４５度〜６０度付近で最も大きくなり、入射角度が０度または９０度に近づくにつれて小さくなる。第１実施形態で述べたように、第１側面Ｓ１のｎ形半導体層８ａに対する傾きおよび第２側面Ｓ２のｎ＋形半導体層８ａに対する傾きは、ともに４５度以上であり、第２側面Ｓ２のｎ＋形半導体層８ａに対する傾きは、第１側面Ｓ１のｎ形半導体層８ａに対する傾きよりも大きい。このため、第１側面Ｓ１に対するイオンのスパッタ率は、第２側面Ｓ２に対するイオンのスパッタ率よりも大きくなる。
【００５６】
この結果、図７（ａ）に表すように、第１側面Ｓ１の上に形成された不純物層９の膜厚は、第２側面Ｓ２の上に形成された不純物層９の膜厚よりも薄くなる。または、第１側面Ｓ１の上に形成されていた不純物層９が除去される。
【００５７】
次に、希ガスのプラズマを形成したまま、処理が行われる空間の圧力を、第１圧力よりも高い第２圧力にするとともに、ｎ＋形半導体層８ａへの印加電圧を小さくする。
なお、図７（ａ）に表す工程を行った後、希ガスのプラズマを消失させ、処理空間を第２圧力に設定した後に、再度希ガスのプラズマを形成してもよい。また、図７（ａ）に表す工程を行った後、ｎ＋形半導体層８ａへの電圧の印加を停止させ、希ガスのプラズマを形成した後に、再びｎ＋形半導体層８ａへの電圧の印加を開始してもよい。
【００５８】
圧力が高い空間では、イオンの平均自由行程が短くなり、空間を移動するイオンのエネルギーが小さくなる。このため、イオンが開口ＯＰ２の側面に衝突した場合でも、不純物層９はスパッタされにくく、イオンに衝突された不純物は、ｎ−形半導体層１ａ中に押し込まれる。すなわち、ｎ−形半導体層１ａ表面に不純物が押し込まれることで、ｎ−形半導体層１ａ表面へのイオン注入が行われる。
【００５９】
次に、フォトレジスト層ＰＲを除去し、ｐ−形半導体層３ａを形成して開口ＯＰ２を埋め込む。続いて、ｐ−形半導体層３ａの上面を研磨する。続いて、絶縁層ＩＬ１を除去し、ｐ−形半導体層３ａの上面を平坦化する。続いて、熱処理を行うことで、図７（ｂ）に表すように、ｐ形半導体領域３およびｐ−形半導体領域４ａが形成される。また、このとき図３（ａ）と同様に、ｐ形半導体領域３に、第１部分Ｐ１と、第１部分Ｐ１よりもｐ形不純物濃度が高い第２部分Ｐ２と、が形成される。
【００６０】
その後、図４（ａ）および図４（ｂ）と同様の工程を行い、ゲート電極１０、ｎ＋形ソース領域６、ｐ＋形コンタクト領域７、ソース電極３１、およびドレイン電極３０などを形成することで、半導体装置が得られる。
【００６１】
上述した実施形態に係る製造方法において、ｐ形不純物を含むガスとしては、例えば、ジボラン（Ｂ２Ｈ６）、三ふっ化ほう素（ＢＦ３）、三塩化ほう素（ＢＣｌ３）、三臭化ほう素（ＢＢｒ３）などを用いることができる。
希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンの少なくともいずれかを含むガスを用いることができる。
【００６２】
本実施形態に係る製造方法では、第１側面Ｓ１の上に形成された不純物層９の膜厚を、第２側面Ｓ２の上に形成された不純物層９の膜厚よりも薄くした後、不純物層９にイオンを衝突させることで、ｎ−形半導体層１ａにイオン注入を行う。
本実施形態に係る製造方法によれば、第１実施形態に係る製造方法と同様に、ｐ形半導体領域の下部におけるｐ形不純物濃度を、上部におけるｐ形不純物濃度よりも高くすることができる。
すなわち、本実施形態に係る製造方法によっても、ボイドが形成される可能性を低減しつつ、半導体装置の耐圧を向上させることが可能となる。
【００６３】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００６４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｎ−形半導体層１ａ、ｎ−形半導体領域２、ｐ形半導体領域３、ｐ−形半導体層３ａ、ｐ−形半導体領域４、ｐ形ベース領域５、ｎ＋形ソース領域６、ｐ＋形コンタクト領域７、ｎ＋形ドレイン領域８、ｎ＋形半導体層８ａ、不純物層９、ゲート電極１０、ゲート絶縁層１１、ドレイン電極３０、ソース電極３１、絶縁層ＩＬ１〜ＩＬ３、フォトレジスト層ＰＲなどの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６５】
１００…半導体装置  １…ｎ−形半導体領域  ２…ｎ−形半導体領域  ３…ｐ形半導体領域  ４…ｐ−形半導体領域  ５…ｐ形ベース領域  ６…ｎ＋形ソース領域  ７…ｐ＋形コンタクト領域  ８…ｎ＋形ドレイン領域  １０…ゲート電極  ３０…ドレイン電極  ３１…ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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