(57)【要約】【課題】  信頼性の高い貫通ビアを有する半導体装置を提供する。【解決手段】  半導体装置は、半導体基板と、前記半導体基板上の第１の配線層に形成された第１配線と、前記半導体基板を貫通し前記第１配線に接続される貫通ビアと、前記貫通ビアと前記第１の配線層の界面で、前記第１配線の配線間スペースに対応する箇所に位置する第１の絶縁膜と、を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の第１の配線層に形成された第１配線と、
前記半導体基板を貫通し、前記第１配線に接続される貫通ビアと、
前記貫通ビアと前記第１の配線層の界面で、前記第１配線の配線間スペースに対応する箇所に位置する第１の絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板上に形成され、前記第１の配線層の下に位置する第２の絶縁膜を有し、
前記第２の絶縁膜と前記第１の絶縁膜とは同じ材料を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線は、平面視で前記貫通ビアと重なる第１部分と、平面視で前記貫通ビアと重ならない第２部分とを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板に形成され、平面視で前記第２部分の前記第１配線の配線間スペースに対応して位置する第３の絶縁膜を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１配線は、ライン・アンド・スペースパタンを有し、
前記ライン・アンド・スペースパタンの幅は、前記貫通ビアの径よりも大きいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１配線は、ライン・アンド・スペースパタンを有し、
前記ライン・アンド・スペースパタンの幅は、前記貫通ビアの径よりも小さいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
パッケージ基板と、
前記パッケージ基板に搭載される請求項１〜６のいずれか１項に記載の半導体装置と、
前記半導体装置に搭載される第２の半導体装置と、
を有する電子部品。
【請求項８】
半導体基板内に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後に、前記半導体基板上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、平面視で前記第１の絶縁膜に対応する位置に配線間スペースが位置するように配線パタンを形成し、
前記半導体基板の裏面側から前記半導体基板を貫通するホールを形成して、前記ホール内に前記配線パタンを露出しつつ、前記配線パタンの配線間スペースに対応する位置に前記第２の絶縁膜の一部を残し、
前記ホール内に導電膜を形成して貫通ビアを形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記貫通ビアが形成された後に、前記貫通ビアが形成された領域の外側で、前記第１の絶縁膜の一部が平面視で前記配線パタンの配線間スペースに対応する位置に配置されることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の実装技術において、シリコン貫通電極（ＴＳＶ：Through-Silicon Via；以下、適宜「ＴＳＶ」と略称する）が用いられている。ＴＳＶは、導体チップの基板を基板と垂直な方向に貫通する電極であり、上下のチップ同士の接続等に用いられる。ＴＳＶを用いた３次元実装パッケージは、結線のための空間やインターポーザの挿入を省略できるため、パッケージサイズを小さくすることができる。
【０００３】
ＴＳＶの形成法として、シリコン基板のデバイス形成面と反対側の裏面からシリコンを貫通するホールを形成して、導電体を埋め込む手法がある。ホールの形成に先立って、シリコン基板の裏面側を研磨して厚さを低減する。
【０００４】
エッチングによりシリコン基板にＴＳＶ用のホールを形成する際に、素子分離用のＳＴＩ（Shallow Trench Isolator）等の絶縁膜をエッチングストッパとして利用する技術が知られている（たとえば、特許文献１参照）。この技術では、ビアの径は、基板裏面から絶縁膜との界面までの範囲では絶縁膜に形成された開口よりも大きく、開口の内部でビア径が開口のサイズと同じになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−８９６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコン基板の裏面の研磨により、ウェハ面内でシリコンの厚さがばらつく。シリコンが薄い箇所では、ＴＳＶ用のホールを形成する際に、最下層のＭ１配線層で配線間のスペース部がオーバーエッチングされることがある。Ｍ１配線間のスペース部でのオーバーエッチングにより、ホール内へのバリアメタルやシード層の形成不良や、ボイドの発生が懸念され、ＴＳＶの信頼性が低下するおそれがある。
【０００７】
そこで、開示の技術により、信頼性の高い貫通ビアを有する半導体装置と、その製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様では、半導体装置は、
半導体基板と、
前記半導体基板上の第１の配線層に形成された第１配線と、
前記半導体基板を貫通し、前記第１配線に接続される貫通ビアと、
前記貫通ビアと前記第１の配線層の界面で、前記第１配線の配線間スペースに対応する箇所に位置する第１の絶縁膜と、
を有する。
【発明の効果】
【０００９】
上記の構成により、信頼性の高い貫通ビアを有する半導体装置と、その製造方法が実現される。
【図面の簡単な説明】
【００１０】
【図１】ＴＳＶに生じる問題点を説明する図である。
【図２】ＴＳＶに生じる問題点を説明する図である。
【図３】ＴＳＶに生じる問題点を説明する図である。
【図４】実施形態の半導体装置のＴＳＶ形成前の状態を、従来構成と比較して示す図である。
【図５】実施形態の半導体装置のＴＳＶ形成後の状態を、従来構成と比較して示す図である。
【図６】第１実施形態の半導体装置の構成を示す図である。
【図７】第１実施形態の半導体装置の製造工程を示す図である。
【図８】第１実施形態の半導体装置の製造工程を示す図である。
【図９】第１実施形態の半導体装置の製造工程を示す図である。
【図１０】第１実施形態の半導体装置の製造工程を示す図である。
【図１１】第１実施形態の半導体装置の製造工程を示す図である。
【図１２】第１実施形態の半導体装置の製造工程を示す図である。
【図１３】第１実施形態の半導体装置の製造工程を示す図である。
【図１４】第１実施形態の半導体装置の製造工程を示す図である。
【図１５】第１実施形態の半導体装置の製造工程を示す図である。
【図１６】第１実施形態の半導体装置の製造工程を示す図である。
【図１７】第１実施形態の半導体装置の製造工程を示す図である。
【図１８】第１実施形態の半導体装置の製造工程を示す図である。
【図１９】第２実施形態の半導体装置の構成を示す図である。
【図２０】第２実施形態の半導体装置の製造工程を示す図である。
【図２１】第２実施形態の半導体装置の製造工程を示す図である。
【図２２】第２実施形態の半導体装置の製造工程を示す図である。
【図２３】第２実施形態の半導体装置の製造工程を示す図である。
【図２４】第２実施形態の半導体装置の製造工程を示す図である。
【図２５】Ｍ１配線パタンとＳＴＩパタンのレイアウト例を示す図である。
【図２６】Ｍ１配線パタンとＳＴＩパタンのレイアウト例を示す図である。
【図２７】Ｍ１配線パタンとＳＴＩパタンのレイアウト例を示す図である。
【図２８】実施形態の半導体装置を用いた電子部品の構成例を示す図である。
【図２９】実施形態の半導体装置を用いた電子部品の構成例を示す図である。
【発明を実施するための形態】
【００１１】
実施形態に先立って、発明者らが見出したシリコン貫通ビア（ＴＳＶ）に生じる問題点を説明する。図１（Ａ）のＴＳＶ形成前の状態では、シリコン基板１０１の表面にトランジスタ（ＴＲ）等の回路素子が形成され、その上層に、Ｍ１配線１０３及びＭ２配線１０４を含む多層配線が形成されている。ウェハの最表面には、外部接続端子としてのバンプ電極１０６が形成されている。シリコン基板１０１のＴＳＶ形成エリアＡに、基板裏面からＴＳＶ用のホールを形成する工程で、ＳＴＩ絶縁膜１０２と層間絶縁膜１０７もエッチングされる。このときのエッチングで、Ｍ１配線１０３とＭ１配線１０３の間のスペース部にオーバーエッチングが発生することは、上述のとおりである。
【００１２】
図１（Ｂ）は、ＴＳＶ１０５を形成した後の状態を示す。四角で囲む領域Ｂ１とＢ２の双方で問題が生じる。領域Ｂ１では、Ｍ１層の配線間のスペース部に、オーバーエッチングによるボイド１２０が発生する。領域Ｂ２では、ＴＳＶ１０５のオーバーエッチングをあらかじめ考慮して、Ｍ２配線１０４がＭ１配線１０３からオフセットして、Ｍ１配線１０３間のスペース上方に配置される。最大線幅ルールの制約から、ＴＳＶ１０５と接続されるＭ１配線１０３をベタ膜とすることは困難であり、ライン・アンド・スペースの配線パタンが維持される。Ｍ１とＭ２の２層でＴＳＶ１０５を受けとり、Ｍ２配線をエッチングストッパとして用いる。この構成では、トランジスタ（ＴＲ）を含む回路への配線の引き出しをＭ２以降の層でしかできないため、伝送速度が劣る。
【００１３】
また、Ｍ２配線１０４がＴＳＶ１０５のエッチングストッパとしてＭ１配線１０３に対してオフセットして配置されるため、ＴＳＶ１０５とバンプ電極１０６を接続する配線エリアが大きくなる。そのため、チップ面積の増大や、回路へ引き回す配線層の数が増大する。さらに、Ｍ１配線１０３とＭ２配線１０４のオーバーラップが少なく、Ｍ１配線１０３とＭ２配線１０４を接続するビアの配置数が限られるため許容電流低下の原因となる。
【００１４】
図２及び図３は、領域Ｂ１でのボイドの発生を説明する図である。図２で、シリコン基板１０１にＴＳＶ１０５用のホール１１５を形成する。このとき、ウェハはバンプ電極１０６を下にして、接着剤１０９でサポート基板１１０に固定される。図示の便宜上、バンプ電極１０６とＭ２より上層の配線層は省略してある。シリコン基板１０１を一定の厚さに研磨した後に、窒化シリコン（ＳｉＮ）等のハードマスク１１２を用いてホール１１５を形成する。ホール１１５を形成するエッチングにより、Ｍ１配線１０３間のスペース（以下、適宜「Ｍ１スペース」と称する）部分で層間絶縁膜１０８の一部がオーバーエッチングされる。
【００１５】
図２の下側の図は、ＳＴＩ絶縁膜１０２を通る切断面Ｃで切ったときの上面図である。ホール１１５内にＭ１配線１０３が露出している。Ｍ１配線１０３間のスペースに当たる箇所で、Ｍ２配線１０４が露出している。Ｍ２配線１０４の一部は、層間絶縁膜１０８で覆われているが、Ｍ２配線１０４が露出した箇所や、層間絶縁膜１０８が薄くなっている部分がボイドの発生箇所となる。
【００１６】
図３に示すように、ホール１１５の内壁に絶縁膜１１６を形成し、ホール１１５の底面の絶縁膜１１６を異方性エッチングでエッチバックしてから、ホール１１５内を導電膜１１８で埋め込む。オーバーエッチングによりＭ１スペース部でＭ２配線１０４が露出した箇所には、バリアメタルや導電膜１１８を形成するためのシード層が形成されにくく、ホール１１５内を完全に埋め込むことが困難である。図３の下側の図は、ＳＴＩ絶縁膜１０２からＭ１配線１０３を通る切断面Ｄで切ったときの上面図である。Ｍ１配線１０３間のスペース部分にボイドが生じ、Ｍ２配線１０４が露出した状態のままである。
【００１７】
図４及び図５は、実施形態の半導体装置１０を、従来構成と比較して示す図である。図４と図５はともに、配線が延びる方向と直交する面での断面図である。図４はＴＳＶ形成前、図５はＴＳＶ形成後の状態を示す。
【００１８】
実施形態では、上述した従来構成の問題点を解決するために、（１）ＴＳＶ形成エリア内で、Ｍ１配線間のＭ１スペースに対応する位置にＳＴＩ絶縁膜１２ｂを配置する。（２）Ｍ２配線１４をＭ１配線１３に対してオフセットさせずに、Ｍ１配線１３と揃った位置に形成する。
【００１９】
Ｍ１スペースに対応する位置にＳＴＩ絶縁膜１２ｂを配置することで、Ｍ１スペース部分でのオーバーエッチングを抑制する。Ｍ１スペース部分でのオーバーエッチングを抑制することで、Ｍ１配線１３だけでＴＳＶを受け取り、Ｍ２配線１４をＭ１配線１３と同じ位置に重ねることができる。また、Ｍ１配線１３の層から回路部への引き出し配線をとることができる。
【００２０】
図４のＴＳＶ形成前の状態で、図４（Ｂ）の従来構成では、ＴＳＶ形成エリア全体にＳＴＩ絶縁膜１０２が形成されている。これに対し、図５（Ｂ）の実施形態の半導体装置１０は、ＴＳＶ形成エリアのＭ１スペースに対応する位置のシリコン基板１１に、所定幅、所定の間隔でＳＴＩ絶縁膜１２ｂが形成されている。ＳＴＩ絶縁膜１２ｂは、Ｍ１配線１３間のスペース形状に対応し、紙面の奥行き方向に向かって延びる細長い形状のパタンである。便宜上、Ｍ１配線１３のライン・アンド・スペースパタンの内側に配置されるＳＴＩ絶縁膜を「ＳＴＩ絶縁膜１２ｂ」、ライン・アンド・スペースパタンの外側に配置されるＳＴＩ絶縁膜を「ＳＴＩ絶縁膜１２ａ」とする。ＳＴＩ絶縁膜１２ａと１２ｂを合わせてＳＴＩ絶縁膜１２とする。
【００２１】
図４（Ｂ）の従来構成では、Ｍ２配線１０４がＭ１配線１０３に対して、配線幅（ライン幅）方向にオフセットし、Ｍ２層で回路部への引き出し配線１０４ｄが延びている。これに対し、実施形態（Ａ）の半導体装置１０は、Ｍ２配線１４がＭ１配線１３と揃って配置され、Ｍ１層で回路部への引き出し配線１３ｄが延びている。これは、Ｍ１スペース部分でのオーバーエッチングが抑制され、Ｍ１配線１３だけでＴＳＶを受け取ることができるからである。
【００２２】
図５のＴＳＶ形成後の状態において、図５（Ｂ）の従来構成では、領域Ｂ１とＢ２の双方で上述した問題が生じる。すなわち、Ｍ１スペース部分でのボイド１２０の発生（Ｂ１）と、Ｍ１配線１０３とＭ２配線１０４のオフセット配置及び引き出し配線１０４ｄの配置制限の問題（Ｂ２）である。
【００２３】
これに対し、図５（Ａ）の実施形態の半導体装置１０は、Ｍ１配線１３間のスペースに対応する領域Ｘ１に、層間絶縁膜２３の一部が絶縁膜２３ｓとして残る。絶縁膜２３ｓはＭ１スペース部分でのオーバーエッチングを抑制し、Ｍ１配線１３をエッチングストッパとして機能させる。これにより、Ｍ１スペース部分へのバリアメタルやシード層の形成不良、ＴＳＶ１５内部でのボイドの発生などを防止することができる。
【００２４】
Ｍ１スペース部分のオーバーエッチングを抑制することで、Ｍ２配線１４をＭ１配線１３の直上に配置して、Ｍ１配線１３だけでＴＳＶ１５を受けることができる。回路への引き出し配線１３ｄがＭ１層から延びるので、伝送速度の点で有利である。また、ＴＳＶ１５とバンプ電極１０６をつなぐ配線エリアを小さくでき、チップ面積と、回路へ引き出す配線層の数を低減することができる。さらに、Ｍ１配線１３とＭ２配線１４のオーバーラップが大きいので、Ｍ１配線１３とＭ２配線１４を接続するビアの配置数を増やすことができ、許容電流が増加する。
＜第１実施形態＞
図６は、第１実施形態の半導体装置１０Ａの構成図である。半導体装置１０Ａは、図５（Ａ）の半導体装置１０と同様に、ＴＳＶ１５のエッジ（シリコン基板１１との界面）がライン・アンド・スペースパタンの外側にあるＳＴＩ絶縁膜１２ａにかからないタイプである。図６（Ａ）のＴＳＶ形成前は、ＴＳＶ形成エリア内のＭ１スペースに対応する箇所をカバーするようにＳＴＩ絶縁膜１２ｂが配置される。図６（Ｂ）のＴＳＶ形成後は、ＴＳＶ１５とＭ１スペースの間に、絶縁膜２３ｓが位置する。半導体装置１０Ａの構成は、図５（Ａ）の半導体装置１０と同じであるため、重複する説明を省略する。
【００２５】
図７〜図１８は、図８の半導体装置１０Ａの製造工程図である。図７において、シリコン基板１１の所定の位置にＳＴＩ絶縁膜１２ａ、１２ｂを形成し、シリコン基板１１上にトランジスタ（ＴＲ）等の回路素子と、Ｍ１配線１３とＭ２配線１４を含む多層配線と、バンプ電極１０６（図６参照）を形成する。図７では、図示の簡略化のため、バンプ電極１０６とＭ３以降の配線層を省略している。
【００２６】
ＳＴＩ絶縁膜１２ｂは、回路領域を区画する素子分離（ＳＴＩ）絶縁膜１２のパタニングと同時に、シリコン基板１１の所定位置に形成されている。より具体的には、ＳＴＩ絶縁膜１２ｂは、Ｍ１配線１３間のスペースに対応する位置に形成される。一例として、Ｍ１配線１３のライン幅Ｍｗは２μｍ、スペース幅Ｓｗは０．５μｍ、ＳＴＩ絶縁膜１２ｂの幅（図中、「ＳＴＩ幅」と表記）Ｔｗは０．８μｍ、ＳＴＩ間スペースＬｗは１．７μｍである。ＳＴＩ幅Ｔｗは、Ｍ１配線１３のスペース幅Ｓｗよりも大きい。図７の下側の図は、図７の上側の図を切断面Ｅで切って基板表面（裏面１１Ｒの反対側）から見たときの図である。Ｍ１配線１３の配線パタンに対応する領域にはＳＴＩ絶縁膜１２ｂが形成されておらず、シリコン基板１１が露出する。
【００２７】
エッジトリミングを行った後に、接着剤１０９でウェハをサポート基板１１０に仮接合（テンポラリ・ボンディング）する。エッジトリミングは、ウェハを研削して薄化する際にエッジからの割れを防止するため、ウェハのエッジ部に溝を形成しておく処理である。仮接合では、バンプ電極１０６が形成された面を接合面とし、シリコン基板１１の裏面１１Ｒを図の上側に向ける。シリコン基板１１の裏面１１Ｒを研削（バックグラインド）して、シリコン基板１１の厚さＴを、たとえば５０〜７０μｍにする。
【００２８】
次に、図８で、薄化したシリコン基板１１の裏面にＳｉＮ等の絶縁膜１１２を形成し、レジスト１１３を塗布してパタニングし、所定の開口１１４を形成する。絶縁膜１１２の厚さは、たとえば０．５μｍ〜１μｍである。開口１１４の径φは、ＴＳＶの径に対応しており、たとえば１０μｍである。
【００２９】
次に、図９で、ボッシュプロセスによりシリコン基板１１にエッチングを行い、ＴＳＶ用のホール１１５を形成する。ホール１１５の径φは、１０μｍである。Ｍ１配線１３のライン・アンド・スペースパタンの幅ｗ１は、たとえば１２μｍである。従来手法ではバックグラインド後のシリコン基板１１の厚さばらつきにより、シリコン基板１１の薄い箇所でのＭ１スペースのオーバーエッチングが問題となっていた。第１実施形態では、Ｍ１スペースに対応する位置にＳＴＩ絶縁膜１２ｂが形成されており（図８参照）、ＳＴＩ絶縁膜１２ｂがエッチングに対する緩衝材となる。その結果、エッチング終了後に、ホール１１５の底面のＭ１スペース位置に、層間絶縁膜２３の一部が絶縁膜２３ｓとして残る。この絶縁膜２３ｓにはＳＴＩ絶縁膜１２ｂの一部が含まれていてもよい。絶縁膜２３ｓは、Ｍ１スペース部分のオーバーエッチングを抑制または制御する機能を有する。Ｍ１配線１３は、エッチングストッパとしての役割を果たす。
【００３０】
図９の下図は、図９の上図の切断面Ｅで切断して、ホール１１５側から見たときの上面図である。ライン・アンド・スペースパタンの外側にあるＳＴＩ絶縁膜１２ａは、ホール１１５の外側に残っている。ホール１１５の内部では、Ｍ１配線１３が露出している。隣接するＭ１配線１３間には、絶縁膜２３ｓが縞状あるいはストリップ状に残っている。絶縁膜２３ｓはＭ１配線１３のエッジを覆って、Ｍ１配線１３間のスペース幅よりも広い幅となっている。
【００３１】
次に、図１０で、低温ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ホール１１５の側壁を含む全面に絶縁膜１１６を形成する。絶縁膜１１６として、ＴＥＯＳ膜を用いてもよい。ホール１１５の底面及び側壁の絶縁膜１１６の膜厚は、たとえば０．２〜０．５μｍである。絶縁膜１１２上の絶縁膜１１６の膜厚は、たとえば１．０〜１．５μｍである。
【００３２】
次に、図１１で、異方性エッチングにより、ホール１１５の底面の絶縁膜１１６をエッチバックして、Ｍ１配線１３を露出する。この段階の絶縁膜２３ｓに、絶縁膜１１６の一部が付着していてもよい。この場合は、絶縁膜１１６の付着部分１１６ｂも合わせて絶縁膜２３ｓとする
次に、図１２で、ＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、全面にバリアメタルとシード層を形成する。図示の簡略化のため、バリアメタルとシード層の図示を省略する。バリアメタルは、たとえば厚さ０．１〜０．５μｍのチタン（Ｔｉ）、シード層は、０．５〜１．０μｍの銅（Ｃｕ）であるが、その他の適切な金属材料を用いてもよい。シード層形成後に、電解メッキによりホール１１５内に、銅（Ｃｕ）１１８を充填する。Ｍ１スペース部分が絶縁膜２３ｓに覆われてオーバーエッチングが抑制されているので、バリアメタルやシード層の形成不良やボイドの発生は抑制される。
【００３３】
次に、図１３で銅（Ｃｕ）１１８をＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）で平坦化し、ＴＳＶ１５を形成する。続いて、ＰＶＤによりバリアメタルとシード層の積層１２１を形成し、レジスト１２２を塗布して、裏面配線に対応する開口１２３をパタニングする。バリアメタルは、たとえば厚さ０．１〜０．５μｍのチタン（Ｔｉ）、シード層は、０．５〜１．０μｍの銅（Ｃｕ）である。開口１２３の幅ｗ４は、たとえば８０〜１００μｍである。
【００３４】
次に、図１４で、電解メッキにより、裏面配線１２５を銅（Ｃｕ）で形成する。裏面配線１２５の厚さは、例えば２〜４μｍである。その後、レジスト１２２を剥離し、ウェットエッチングで不要な部分の積層（バリアメタル／シード層）１２１を除去する。
【００３５】
次に、図１５で、感光性樹脂１２６を塗布し、裏面電極に対応する開口１２７をパタニングする。裏面電極の幅ｗ５は、たとえば６０〜８０μｍである。
【００３６】
次に、図１６で、無電解メッキにより、たとえばニッケル（Ｎｉ）膜１３１と金（Ａｕ）膜１３２で裏面電極１３０を形成する。Ｎｉ膜１３１の厚さは、たとえば２〜４μｍ、Ａｕ膜１３２の厚さは、たとえば０．０３〜０．１μｍである。
【００３７】
次に、図１７で、裏面電極１３０側をダイシングフィルム７に張り合わせ、サポート基板１１０を剥離（デボンド）する。デバイス面側の接着剤１０９を洗浄除去する。なお、多層配線の最表面に形成されているバンプ電極１０６は省略してある。
【００３８】
次に、図１８でダイシングブレード５でダイシングを行い、ウェハ２をチップ３に分断する。個々のチップ３を半導体装置１０Ａとしてもよい。この方法により、ＴＳＶ１５とＭ１層との界面で、絶縁膜２３ｓによりＭ１スペース部分のオーバーエッチングが抑制され、信頼性の高いＴＳＶ１５を有する半導体装置１０Ａが実現する。また、Ｍ２配線１４とＭ１配線１３が基板と垂直方向に揃って配置されるので、配線面積と積層数を低減することができる。Ｍ１配線１３とＭ２配線１４のオーバーラップを広くとれるので、Ｍ１配線１３とＭ２配線１４の間のビア数を増やすことができ、許容電流を大きくできる。Ｍ１配線１３の層からトランジスタ（ＴＲ）を含む回路部への引き出し配線１３ｄを取り出すことができるので、伝送速度が向上する。
【００３９】
なお、第１実施形態では、Ｍ２配線１４をＭ１配線と同じレイアウトで重ねて配置したが、この例に限定されない。Ｍ２以降の配線レイアウトは、チップサイズの著しい増大を生じさせない限り、デザインルールが許す範囲内で自由である。また、多層配線の最も表面側のバンプ電極１０６は、はんだバンプであってもよいし、銅（Ｃｕ）のピラー形状の電極であってもよい。
＜第２実施形態＞
図１９は、第２実施形態の半導体装置１０Ｂを示す。第２実施形態では、Ｍ１層のライン・アンド・スペースパタンの外側にあるＳＴＩ絶縁膜１２ａがＴＳＶ１５の内部に位置するタイプの半導体装置１０Ｂを提供する。
【００４０】
図１９（Ａ）のＴＳＶ形成前は、ＴＳＶ形成エリアのエッジが、ライン・アンド・スペースパタンの外側のＳＴＩ絶縁膜１２ａにかかっている。ライン・アンド・スペースパタンの内側のＳＴＩ絶縁膜１２ｂは、Ｍ１配線１３間のスペース（Ｍ１スペース）に対応する位置に形成されている。
【００４１】
図１９（Ｂ）のＴＳＶ形成後は、ＴＳＶ１５とＭ１スペースの間に絶縁膜２３ｓが位置するとともに、ＴＳＶ１５の内側、かつライン・アンド・スペースパタンの外側に、絶縁膜２３ｔが残る。絶縁膜２３ｔは、ＴＳＶ１５とＭ１層の境界近傍で、ＴＳＶ１５の周に沿って存在する。
【００４２】
この構成でも、絶縁膜２３ｓと絶縁膜２３ｔにより、ＴＳＶ形成領域内において、Ｍ１スペースに対応する部分とライン・アンド・スペースパタンの外側の領域でのオーバーエッチングを抑制する。これによりＭ１スペース部分とＴＳＶホールの円弧に沿った領域でのバリアメタル及びシード層の形成不良や、ＴＳＶ１５内部でのボイドの発生を抑制することができる。また、Ｍ２配線１４をＭ１配線１３の直上に配置して、Ｍ１配線１３だけでＴＳＶ１５を受けることができ、回路への引き出し配線１３ｄをＭ１層から引き出すことができる。これにより、ＴＳＶの信頼性の向上とともに、伝送速度の向上、チップサイズの低減、許容電流の増大を実現する。
【００４３】
図２０〜図２４は、第２実施形態の半導体装置１０Ｂの製造工程図である。図２０において、シリコン基板１１の所定の位置にＳＴＩ絶縁膜１２ａ、１２ｂを形成し、シリコン基板１１上の回路領域にトランジスタ（ＴＲ）等の素子と、Ｍ１配線１３とＭ２配線１４を含む多層配線と、バンプ電極１０６（図１９参照）を形成する。図２０では、図示の簡略化のため、バンプ電極１０６とＭ３以降の配線層を省略している。
【００４４】
ＳＴＩ絶縁膜１２ｂ及びＳＴＩ絶縁膜１２ａは、回路領域を区画する素子分離（ＳＴＩ）絶縁膜１２のパタニングと同時に、シリコン基板１１の所定位置に形成されている。この例で、ＳＴＩ絶縁膜１２ｂの幅（図中、「ＳＴＩ幅」と表記）ＴｗとＳＴＩ間スペース幅Ｌｗは、それぞれ０．８μｍと１．７μｍである。第１Ｍ１配線１３のライン幅Ｍｗは、２μｍ、スペース幅Ｓｗは０．５μｍである。
【００４５】
図２０の下側の図は、図２０の上側の図を切断面Ｅで切って基板表面（裏面１１Ｒの反対側）から見たときの図である。Ｍ１配線１３の配線パタンに対応する領域にはＳＴＩ絶縁膜１２ｂが形成されておらず、シリコン基板１１が露出する。
【００４６】
エッジトリミングを行った後に、接着剤１０９でウェハをサポート基板１１０に仮接合（テンポラリ・ボンディング）する。エッジトリミングは、ウェハを研削して薄化する際にエッジからの割れを防止するため、ウェハのエッジ部に溝を形成しておく処理である。仮接合では、バンプ電極１０６が形成された面を接合面とし、シリコン基板１１の裏面１１Ｒを図の上側に向ける。シリコン基板１１の裏面１１Ｒを研削（バックグラインド）して、シリコン基板１１の厚さＴを、たとえば５０〜７０μｍにする。
【００４７】
次に、図２１で、薄化したシリコン基板１１の裏面にＳｉＮ等の絶縁膜１１２を形成する。絶縁膜１１２上にレジスト１１３を塗布してパタニングし、所定の開口１１４を形成する。絶縁膜１１２の厚さは、たとえば０．５μｍ〜１μｍである。開口１１４の径φはＴＳＶの径に対応しており、たとえば１０μｍである。
【００４８】
次に、図２２で、ボッシュプロセスによりシリコン基板１１にエッチングを行い、ＴＳＶ用のホール１１５を形成する。ホール１１５の径φは、１０μｍである。Ｍ１配線１３のライン・アンド・スペースパタンの幅ｗ６は、たとえば７μｍである。ライン・アンド・スペースパタンの幅方向の外側のエッジから、ホール１１５の側壁までの距離ｗ７は、１．５μｍである。
【００４９】
第２実施形態では、Ｍ１スペースに対応する位置にＳＴＩ絶縁膜１２ｂが形成され、ライン・アンド・スペースパターンの外側にＳＴＩ絶縁膜１２ａが形成されている（図２１参照）。ＳＴＩ絶縁膜１２ｂとＳＴＩ絶縁膜１２ａが、ホール１１５の形成時のエッチングに対する緩衝材となる。エッチング終了後に、層間絶縁膜２３の一部がホール１１５の底面のＭ１スペース位置に絶縁膜２３ｓとして残る。また、ライン・アンド・スペースパタンの外側で、ホール内の円弧に沿った領域に、層間絶縁膜２３の一部が絶縁膜２３ｔとして残る。絶縁膜２３ｓにはＳＴＩ絶縁膜１２ｂの一部が含まれていてもよい。絶縁膜２３ｔにはＳＴＩ絶縁膜１２ａの一部が含まれていてもよい。
【００５０】
図２２の下図は、図２２の上図の切断面Ｅで切断して、ホール１１５側から見たときの上面図である。ホール１１５の外側、かつライン・アンド・スペースパタンの外側にあるＳＴＩ絶縁膜１２ａは、シリコン基板１１に残っている。ホール１１５の内部ではＭ１配線１３が露出し、隣接するＭ１配線１３間には、絶縁膜２３ｓが縞状あるいはストリップ状に残っている。また、ホール１１５の内部で最も外側のＭ１配線１３の外側には、絶縁膜２３ｔが円弧状に残っている。
【００５１】
次に、図２３で、低温ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ホール１１５の側壁を含む全面に、ＴＥＯＳ膜等の絶縁膜１１６を形成する。異方性エッチングにより、ホール１１５の底面の絶縁膜１１６をエッチバックして、Ｍ１配線１３を露出する。ホール１１５の側壁には、絶縁膜１１６ｓが残る。この段階の絶縁膜２３ｓに絶縁膜１１６の一部が付着していてもよい。この場合は、絶縁膜１１６の付着部分１１６ｂも合わせて絶縁膜２３ｓとする。
【００５２】
次に、図２４で、図示しないバリアメタルとシード層を形成し、電解メッキによりホール１１５内に銅（Ｃｕ）１１８を充填する。Ｍ１スペース部分とライン・アンド・スペースパタンの外側が、それぞれ絶縁膜２３ｓと絶縁膜２３ｔに覆われてオーバーエッチングが抑制されているので、バリアメタル及びシード層の形成不良や、ボイドの発生は抑制される。
【００５３】
その後の処理は、第１実施形態の図１３〜図１８と同一である。すなわち、銅（Ｃｕ）１１８をＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）で平坦化し、ＴＳＶ１５を形成する。続いて、ＴＳＶ１５に接続される裏面配線１２５を形成し、裏面配線１２５上に裏面電極１３０を形成する。
【００５４】
第２実施形態では、ＴＳＶ１５とＭ１層の界面で、絶縁膜２３ｓによりＭ１スペース部分のオーバーエッチングが抑制されるとともに、ライン・アンド・スペースパタンの外側のホール内領域でオーバーエッチングが抑制される。これにより、信頼性の高いＴＳＶ１５を有する半導体装置１０Ａが実現する。第１実施形態と同様に、Ｍ２配線１４とＭ１配線１３が基板と垂直方向に揃って配置されるので、配線面積と積層数を低減できる。Ｍ１配線１３とＭ２配線１４のオーバーラップを広くとれるので、ビア数を増やすことができ許容電流を大きくできる。Ｍ１配線１３の層からトランジスタ（ＴＲ）を含む回路部への引き出し配線１３ｄを取り出すことができるので、伝送速度が向上する。
【００５５】
第２実施形態でも、Ｍ２配線１４をＭ１配線と同じレイアウトで重ねて配置したが、Ｍ２以降の配線レイアウトは、チップサイズの著しい増大を生じさせない限り、デザインルールが許す範囲内で自由である。
＜ＴＳＶを受ける配線レイアウト＞
図２５〜図２７は、ＴＳＶ１５を受けるＭ１配線のレイアウトを示す。図２５は、短冊状のＭ１パタンと、対応するＳＴＩパタンを示す。図２５（Ａ）のＭ１パタンにおいて、Ｍ１幅は２μｍ以上、Ｍ１間スペースは０．５μｍ以上である。図２５（Ｂ）のＳＴＩパタンにおいて、ＳＴＩ幅は０．８μｍ以上、ＳＴＩ間スペースは１．７μｍ以上である。図２５（Ｃ）で、ＳＴＩパタンにＭ１パタンの輪郭を重ね合わせると、ＴＳＶ形成エリア内のＳＴＩ絶縁膜１２ｂのＳＴＩ幅は、Ｍ１間スペースよりも広くとってある。これによりＭ１配線間のスペース部分でのオーバーエッチングを抑制する。
【００５６】
図２５では、第１実施形態のようにライン・アンド・スペースパタンの外側の領域がＴＳＶにかからない配置例を示しているが、外側の２本のＭ１パタンをとり除いて、第２実施形態の構成に適用してもよい。
【００５７】
図２６は、短冊と額縁（フレーム）を組み合わせたＭ１パタンと、対応するＳＴＩパタンを示す。図２５と同様に、Ｍ１幅は２μｍ以上、Ｍ１間スペースは０．５μｍ以上、ＳＴＩ幅は０．８μｍ以上、ＳＴＩ間スペースは１．７μｍ以上である。図２６（Ｃ）に示すように、ＳＴＩパタンにＭ１パタンの輪郭を重ね合わせると、ＴＳＶ形成エリア内のＳＴＩ絶縁膜１２ｂが、Ｍ１間スペースを完全にカバーするように設計されている。これによりＴＳＶ形成エリアでＭ１配線間のスペース部分でのオーバーエッチングを抑制する。
【００５８】
図２７は、メッシュ状のＭ１パタンと、」対応するＳＴＩパタンを示す。図２７（Ａ）のＭ１パタンにおいて、ＴＳＶ形成領域の配線幅であるＭ１幅Ａは１μｍ以上、外側のフレーム部分の配線幅であるＭ１幅Ｂは２μｍ以上、Ｍ１間スペースは１μｍ以上である。図２７（Ｂ）のＳＴＩパタンにおいて、ＴＳＶ形成領域のＳＴＩ絶縁膜１２ｂのＳＴＩ幅は１．３μｍ以上、ＴＳＶ形成領域のＳＴＩ間スペースＡは０．７μｍ以上、外側のＳＴＩ間スペースＢは１．７μｍ以上である。図２７（Ｃ）に示すように、ＳＴＩパタンにＭ１パタンの輪郭を重ね合わせると、Ｍ１間スペースをカバーするようにＳＴＩ絶縁膜１２ｂが配置されている。
【００５９】
Ｍ１配線のレイアウトは図２５〜２７の例に限定されず、デザインルールの範囲内で任意のレイアウトを採用できる。Ｍ２以降の配線については、Ｍ１配線のレイアウトと同じであってもよいし、異なっていてもよい。Ｍ２以降の配線レイアウトはデザインルールが許す範囲内で任意のレイアウトを採用できる。
＜適用例＞
図２８と図２９は、半導体装置１０（１０Ａまたは１０Ｂを含む）を用いた電子部品の構成例を示す。
【００６０】
図２８は、face-to-face（デバイス面対向）に積層された電子部品５０Ａの例である。電子部品５０Ａは、パッケージ基板５１上に、第１の半導体装置１０と、第２の半導体装置４０が積層されている。第１の半導体装置１０は、第１実施形態の半導体装置Ａまたは第２実施形態の半導体装置であり、ＴＳＶ１５を有する。
【００６１】
第１の半導体装置１０は、裏面電極１３０に接合されるはんだバンプ１３６により、パッケージ基板５１の電極または銅（Ｃｕ）配線５３に電気的に接続される。第１の半導体装置のデバイス面１０fcはパッケージ基板５１に対して上向きに搭載され、第２の半導体装置のデバイス面４０fcと対向する。第１の半導体装置１０のバンプ電極１０６が、第２の半導体装置４０の表面電極に接続される。
【００６２】
パッケージ基板５１と第１の半導体装置１０の間、及び第１の半導体装置１０と第２の半導体装置４０の間に、アンダーフィル剤５５が充填され、積層構造全体がモールド樹脂６１で封止される。
【００６３】
電子部品５０Ａでは、ＴＳＶ１５により第１の半導体装置１０とパッケージ基板５１、及び第２の半導体装置４０とパッケージ基板５１の間が短距離で高密度に接続される。また、face-to-face積層により、第１の半導体装置１０と第２の半導体装置４０が短距離で高密度に接続される。
【００６４】
図２９は、face-to-back（デバイス面と裏面電極とが対向）に積層された電子部品５０Ｂの例である。電子部品５０Ｂは、パッケージ基板５１上に、第１の半導体装置１０と、第２の半導体装置４０が積層されている。第１の半導体装置１０は、第１実施形態の半導体装置Ａまたは第２実施形態の半導体装置であり、ＴＳＶ１５を有する。
【００６５】
第１の半導体装置１０のデバイス面１０fcは、パッケージ基板５１と向かい合って下向きに搭載され、デバイス面１０fcに形成されたバンプ電極１０６により、パッケージ基板５１の電極または銅（Ｃｕ）配線５３に電気的に接続される。第２の半導体装置４０のデバイス面４０fcは、第１の半導体装置の裏面１０bcと対向して積層される。たとえば、第２の半導体装置４０のバンプ電極１４６が、第１の半導体装置１０の裏面電極１３０に電気的に接続される。パッケージ基板５１と第１の半導体装置１０の間、及び第１の半導体装置１０と第２の半導体装置４０の間に、アンダーフィル剤５５が充填され、積層構造全体がモールド樹脂６１で封止される。
【００６６】
電子部品５０Ｂでは、ＴＳＶ１５により第１の半導体装置１０と第２の半導体装置４０の間、及び第２の半導体装置４０とパッケージ基板５１の間が短距離で高密度に接続される。また、第１の半導体装置１０はフェイスダウンでパッケージ基板５１に搭載されているので、第１の半導体装置１０とパッケージ基板５１の間も、短距離で高密度に接続される。
【００６７】
図２８と図２９において、積層されるチップの数は２つに限定されない。ＴＳＶ１５を有する第１の半導体装置１０を２以上積層して、３層以上の積層構造としてもよい。実施形態のＴＳＶ１５は、ボイドを抑制し接続信頼性が高いので、３層以上の積層構造とする場合も電子部品５０の信頼性を保つことができる。また、実施形態のＴＳＶ１５は、Ｍ１配線層から回路部へ引き出し配線をとることができるので、伝送速度の点で有利である。
【００６８】
また、第１実施形態、第２実施形態を通じて、ＴＳＶ１５が形成される領域外の配線スペース間にＳＴＩを配置してもよい。これにより、位置ずれ等を考慮した製造マージンを確保することができる。
【００６９】
以上の説明に対し、以下の付記を提示する。
（付記１）
半導体基板と、
前記半導体基板上の第１の配線層に形成された第１配線と、
前記半導体基板を貫通し、前記第１配線に接続される貫通ビアと、
前記貫通ビアと前記第１の配線層の界面で、前記第１配線の配線間スペースに対応する箇所に位置する第１の絶縁膜と、
を有することを特徴とする半導体装置。
（付記２）
前記半導体基板上に形成され、前記第１の配線層の下に位置する第２の絶縁膜を有し、
前記第２の絶縁膜と前記第１の絶縁膜とは同じ材料を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１配線は、平面視で前記貫通ビアと重なる第１部分と、平面視で前記貫通ビアと重ならない第２部分とを有することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記半導体基板に形成され、平面視で前記第２部分の前記第１配線の配線間スペースに対応して位置する第３の絶縁膜を有することを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１配線は、ライン・アンド・スペースパタンを有し、
前記ライン・アンド・スペースパタンの幅は、前記貫通ビアの径よりも大きいことを特徴とする付記１〜４のいずれかに記載の半導体装置。
（付記６）
前記第１配線は、ライン・アンド・スペースパタンを有し、
前記ライン・アンド・スペースパタンの幅は、前記貫通ビアの径よりも小さいことを特徴とする付記１〜４のいずれかに記載の半導体装置。
（付記７）
前記第１の絶縁膜は、前記配線間スペースに対応する箇所と、前記ライン・アンド・スペースパタンの外側かつ前記貫通ビアの内側の領域に位置することを特徴とする付記６に記載の半導体装置。
（付記８）
前記第１配線は、前記半導体基板の表面に形成された回路素子に電気的に接続される引き出し配線を含むことを特徴とする付記１〜７のいずれかに記載の半導体装置。
（付記９）
前記第１の配線層の上層の第２の配線層に形成される第２配線、
を有し、前記第２配線は前記第１配線と揃う位置に配置されることを特徴とする付記１〜８のいずれかに記載の半導体装置。
（付記１０）
前記第１の絶縁膜は、平面視で縞状またはストリップ状の形状を有することを特徴とする付記１〜９のいずれかに記載の半導体装置。
（付記１１）
パッケージ基板と、
前記パッケージ基板に搭載される付記１〜１０のいずれかに記載の半導体装置と、
前記半導体装置上に搭載される第２の半導体装置と、
を有する電子部品。
（付記１２）
前記半導体装置と前記第２の半導体装置は、デバイス面同士が対向して積層されていることを特徴とする付記１１に記載の電子部品。
（付記１３）
前記半導体装置と前記第２の半導体装置は、一方のデバイス面と他方の基板裏面が対向して積層されていることを特徴とする付記１１に記載の電子部品。
（付記１４）
半導体基板内に、第１の絶縁膜を形成し、
前記第１の絶縁膜を形成した後に、前記半導体基板上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、平面視で前記第１の絶縁膜に対応する位置に配線間スペースが位置するように配線パタンを形成し、
前記半導体基板の裏面側から前記半導体基板を貫通するホールを形成して、前記ホール内に前記配線パタンを露出しつつ、前記配線パタンの配線間スペースに対応する位置に前記第２の絶縁膜の一部を残し、
前記ホール内に導電膜を形成して貫通ビアを形成する
ことを特徴とする半導体装置の製造方法。
（付記１５）
前記第１の絶縁膜のパタンは、第１の幅を有し第１の間隔で配置され、
前記配線パタンは、第２の幅を有し第２の間隔で配置され、
前記第１の幅は、前記第２の幅よりも大きいことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の絶縁膜のパタンは、第１の幅を有し第１の間隔で配置され、
前記配線パタンは、第２の幅を有し第２の間隔で配置され、
前記第１の間隔は、前記第２の間隔よりも小さいことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７）
前記第１の絶縁膜は、素子分離用の絶縁膜の形成と同時に形成されることを特徴とする付記１４〜１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記第１の絶縁膜は、縞状またはストリップ状のパタンを含むことを特徴とする付記１４〜１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記貫通ビアが形成された後に、前記貫通ビアが形成された領域の外側で、前記第１の絶縁膜の一部が平面視で前記配線パタンの配線間スペースに対応する位置に配置されることを特徴とする付記１４〜１８のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００７０】
１０、１０Ａ、１０Ｂ  半導体装置
１１  シリコン基板
１２、１２ａ、１２ｂ  ＳＴＩ絶縁膜
１３  Ｍ１配線（第１配線）
１３ｄ  引き出し配線
１４  Ｍ２配線（第２配線）
１５  ＴＳＶ（貫通ビア）
２３  層間絶縁膜
２３ｓ  絶縁膜
１０６  バンプ電極
１３０  裏面電極
ＴＲ  トランジスタ
【図１】
2017050340.tif 000003
【図２】
2017050340.tif 000004
【図３】
2017050340.tif 000005
【図４】
2017050340.tif 000006
【図５】
2017050340.tif 000007
【図６】
2017050340.tif 000008
【図７】
2017050340.tif 000009
【図８】
2017050340.tif 000010
【図９】
2017050340.tif 000011
【図１０】
2017050340.tif 000012
【図１１】
2017050340.tif 000013
【図１２】
2017050340.tif 000014
【図１３】
2017050340.tif 000015
【図１４】
2017050340.tif 000016
【図１５】
2017050340.tif 000017
【図１６】
2017050340.tif 000018
【図１７】
2017050340.tif 000019
【図１８】
2017050340.tif 000020
【図１９】
2017050340.tif 000021
【図２０】
2017050340.tif 000022
【図２１】
2017050340.tif 000023
【図２２】
2017050340.tif 000024
【図２３】
2017050340.tif 000025
【図２４】
2017050340.tif 000026
【図２５】
2017050340.tif 000027
【図２６】
2017050340.tif 000028
【図２７】
2017050340.tif 000029
【図２８】
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【図２９】
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