(57)【要約】【課題】小型化が可能であり、かつ入力電流のノイズの出力電流への影響を抑制すること。【解決手段】入力電流Ｉｉｎを受け、該入力電流に比例する出力電流を出力する電流回路であって、前記入力電流を受けて、前記入力電流に応じて第１の電流を生成する第１のカレントミラー回路１０と、バイアス電圧を制御端子に受け、前記第１の電流を一方の電流端子で受けて他方の電流端子から出力する第１のトランジスタＱ３と、該一方の電流端子に一端が接続された第１のキャパシタＣ０と、を備える第１のローパスフィルタ２５と、前記第１のトランジスタの他方の電流端子から出力される前記第１の電流を受けて、前記第１の電流に応じて前記出力電流を生成する第２のカレントミラー回路２０と、前記入力電流に対応する前記バイアス電圧を生成するバイアス回路３０と、を具備する電流回路。【選択図】図５
2017050645.tif 000002
【特許請求の範囲】
【請求項１】
入力電流を受け、該入力電流に比例する出力電流を出力する電流回路であって、
前記入力電流を受けて、前記入力電流に応じて第１の電流を生成する第１のカレントミラー回路と、
バイアス電圧を制御端子に受け、前記第１の電流を一方の電流端子で受けて他方の電流端子から出力する第１のトランジスタと、該一方の電流端子に一端が接続された第１のキャパシタと、を備える第１のローパスフィルタと、
前記第１のトランジスタの他方の電流端子から出力される前記第１の電流を受けて、前記第１の電流に応じて前記出力電流を生成する第２のカレントミラー回路と、
前記入力電流に対応する前記バイアス電圧を生成するバイアス回路と、
を具備する、電流回路。
【請求項２】
前記第１のカレントミラー回路は、前記入力電流に対応する第１の制御信号を生成する第１の入力トランジスタと、該第１の制御信号を受けて前記第１の電流を生成する第１の出力トランジスタと、を備え、
前記バイアス回路は、前記第１の制御信号を受けて第２の電流を出力する第３のカレントミラー回路と、該第２の電流が流れる負荷回路と、を備え、前記第２の電流によって前記負荷回路に生じる電圧降下を前記バイアス電圧として前記第１のトランジスタの制御端子に与える、請求項１に記載の電流回路。
【請求項３】
前記負荷回路は、前記第１のトランジスタのサイズに比例したサイズの第２のトランジスタを備える、請求項２に記載の電流回路。
【請求項４】
前記第２のカレントミラー回路は、前記第１の電流に対応する第２の制御信号を生成する第２の入力トランジスタと該第２の制御信号を受けて前記出力電流を生成する第２の出力トランジスタとを備え、
前記負荷回路は、前記第２の入力トランジスタのサイズに比例したサイズの第３のトランジスタをさらに備え、前記第２のトランジスタと前記第３のトランジスタは、互いに直列に接続されている、請求項３に記載の電流回路。
【請求項５】
前記第２のトランジスタの一方の電流端子および制御端子は短絡されて前記第１のトランジスタの制御端子に接続され、
前記第３のトランジスタの一方の電流端子および制御端子は短絡されて前記第２のトランジスタの他方の電流端子に接続され、前記第３のトランジスタの他方の電流端子はグランドに接続されている、請求項４に記載の電流回路。
【請求項６】
前記負荷回路は、前記第１のトランジスタの制御端子に一端が接続された第２のキャパシタを備える請求項４または５に記載の電流回路。
【請求項７】
前記第３のカレントミラー回路は、第３の出力トランジスタと、前記第１の入力トランジスタと前記第３の出力トランジスタとの間に設けられた第２のローパスフィルタと、を備え、
前記第３の出力トランジスタは、前記第２のローパスフィルタを介して前記第１の制御信号を受けて前記第２の電流を生成する、請求項２から６のいずれか一項に記載の電流回路。
【請求項８】
前記第１のカレントミラー回路は、前記第１の入力トランジスタと前記第１の出力トランジスタとの間に設けられた第３のローパスフィルタをさらに備え、
前記第１の出力トランジスタは、前記第３のローパスフィルタを介して前記第１の制御信号を受けて前記第１の電流を生成する、請求項２から７のいずれか一項に記載の電流回路。
【請求項９】
前記第２のカレントミラー回路は、前記第１の電流に対応する第２の制御信号を生成する第２の入力トランジスタと該第２の制御信号を受けて前記出力電流を生成する第２の出力トランジスタとを備え、
前記第１のトランジスタの他方の電流端子は前記第２の入力トランジスタの一方の電流端子に接続され、前記第２の入力トランジスタ及び前記第２の出力トランジスタそれぞれの制御端子は前記第１のトランジスタの一方の電流端子に接続されている、請求項２または３に記載の電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流回路に関し、例えばカレントミラー回路を備える電流回路に関する。
【背景技術】
【０００２】
カレントミラー回路は、入力電流に比例した出力電流を出力する回路である。特許文献１には、カレントミラー回路の２つのトランジスタの制御端子間にローパスフィルタを設けることが記載されている。特許文献２には、カレントミラー回路の２つのトランジスタの制御端子間にサンプルホールド回路を設けることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−６５７１５号公報
【特許文献２】特開２００８−４２５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１および２では、入力電流のノイズが出力電流に影響することを抑制することができる。しかしながら、特許文献１では、ローパスフィルタの遮断周波数を下げる場合にローパスフィルタを構成するキャパシタおよび抵抗を大きくすることになる。特許文献２では、サンプルホール回路のタイミングを生成することになるが、そのようなタイミング生成のための回路を外部に用意する必要がある。このように、入力電流のノイズの影響を抑制すると同時に回路を小型化することは難しい。一方で、例えば、光通信に使用される光送受信器等では、通信ネットワークのトラフィックの急増に対応するため、高速化及び小型化が継続的に要求されている。例えば、光送受信器のある世代から次の世代へと進む際には、動作速度については４倍、外形については体積を１／４倍にするといった要求がなされてきている。光送受信器を小型にするためには、内部で使用されるＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の部品の小型化や使用数の削減が必須となる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、小型化が可能であり、かつ入力電流のノイズの出力電流への影響を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力電流を受け、該入力電流に比例する出力電流を出力する電流回路であって、前記入力電流を受けて、前記入力電流に応じて第１の電流を生成する第１のカレントミラー回路と、バイアス電圧を制御端子に受け、前記第１の電流を一方の電流端子で受けて他方の電流端子から出力する第１のトランジスタと、該一方の電流端子に一端が接続された第１のキャパシタと、を備える第１のローパスフィルタと、前記第１のトランジスタの他方の電流端子から出力される前記第１の電流を受けて、前記第１の電流に応じて前記出力電流を生成する第２のカレントミラー回路と、前記入力電流に対応する前記バイアス電圧を生成するバイアス回路と、を具備する電流回路である。
【発明の効果】
【０００７】
本発明によれば、小型化が可能であり、かつ入力電流のノイズの出力電流への影響を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例１に係る電流回路を示す回路図である。
【図２】図２（ａ）は、時間に対する入力電流を示す図、図２（ｂ）は、比較例１における時間に対する出力端子の出力電流を示す図である。
【図３】図３は、比較例２に係る電流回路を示す回路図である。
【図４】図４は、比較例２における時間に対する出力端子の出力電流を示す図である。
【図５】図５は、実施例１に係る電流回路の回路図である。
【図６】図６は、実施例１における時間に対する出力端子の出力電流を示す図である。
【図７】図７は、比較例３に係る電流回路を示す回路図である。
【図８】図８は、比較例３における時間に対する出力端子の出力電流を示す図である。
【図９】図９は、実施例１の変形例１に係る電流回路を示す回路図である。
【図１０】図１０は、実施例１の変形例１における時間に対する出力端子の出力電流を示す図である。
【図１１】図１１は、実施例２に係る電流回路を示す回路図である。
【図１２】図１２は、実施例３に係る電流回路の回路図である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、入力電流を受け、該入力電流に比例する出力電流を出力する電流回路であって、前記入力電流を受けて、前記入力電流に応じて第１の電流を生成する第１のカレントミラー回路と、バイアス電圧を制御端子に受け、前記第１の電流を一方の電流端子で受けて他方の電流端子から出力する第１のトランジスタと、該一方の電流端子に一端が接続された第１のキャパシタと、を備える第１のローパスフィルタと、前記第１のトランジスタの他方の電流端子から出力される前記第１の電流を受けて、前記第１の電流に応じて前記出力電流を生成する第２のカレントミラー回路と、前記入力電流に対応する前記バイアス電圧を生成するバイアス回路と、を具備する電流回路である。第１のローパスフィルタにより、入力電流のノイズの出力電流への影響を抑制できる。また、バイアス回路が第１のトランジスタの制御端子のバイアス電圧を入力電流に対応し生成するため、第１のカレントミラー回路の出力ノードからみた第１のトランジスタのインピーダンスを高く維持できる。このため、第１のキャパシタを小さくできる。よって、回路を小型化できる。
【００１０】
前記第１のカレントミラー回路は、前記入力電流に対応する第１の制御信号を生成する第１の入力トランジスタと、該第１の制御信号を受けて前記第１の電流を生成する第１の出力トランジスタと、を備え、前記バイアス回路は、前記第１の制御信号を受けて第２の電流を出力する第３のカレントミラー回路と、該第２の電流が流れる負荷回路と、を備え、前記第２の電流によって前記負荷回路に生じる電圧降下を前記バイアス電圧として前記第１のトランジスタの制御端子に与えることが好ましい。これにより、バイアス回路が第１のトランジスタの制御端子のバイアス電圧を入力電流に対応し生成することができる。よって、第１のカレントミラー回路の出力ノードからみた第１トランジスタのインピーダンスをより高く維持できる。
【００１１】
前記負荷回路は、前記第１のトランジスタのサイズに比例したサイズの第２のトランジスタを備えることが好ましい。これにより、バイアス回路が第１のトランジスタの制御端子のバイアス電圧を入力電流に対応し生成することができる。
【００１２】
前記第２のカレントミラー回路は、前記第１の電流に対応する第２の制御信号を生成する第２の入力トランジスタと該第２の制御信号を受けて前記出力電流を生成する第２の出力トランジスタとを備え、前記負荷回路は、前記第２の入力トランジスタのサイズに比例したサイズの第３のトランジスタをさらに備え、前記第２のトランジスタと前記第３のトランジスタは、互いに直列に接続されていることが好ましい。これにより、バイアス回路が第１のトランジスタの制御端子のバイアス電圧を入力電流に対応し生成することができる。
【００１３】
前記第２のトランジスタの一方の電流端子および制御端子は短絡されて前記第１のトランジスタの制御端子に接続され、前記第３のトランジスタの一方の電流端子および制御端子は短絡されて前記第２のトランジスタの他方の電流端子に接続され、前記第３のトランジスタの他方の電流端子はグランドに接続されていることが好ましい。これにより、バイアス回路が第１のトランジスタの制御端子のバイアス電圧を入力電流に対応し生成することができる。
【００１４】
前記負荷回路は、前記第１のトランジスタの制御端子に一端が接続された第２のキャパシタを備えることが好ましい。これにより、バイアス回路が第１のトランジスタの制御端子のバイアス電圧を入力電流に対応し生成することができる。
【００１５】
前記第３のカレントミラー回路は、第３の出力トランジスタと、前記第１の入力トランジスタと前記第３の出力トランジスタとの間に設けられた第２のローパスフィルタと、を備え、前記第３の出力トランジスタは、前記第２のローパスフィルタを介して前記第１の制御信号を受けて前記第２の電流を生成する、ことが好ましい。これにより、第２のローパスフィルタが入力電流のノイズの伝送を抑制するため、入力電流のノイズの出力電流への影響をより抑制できる。
【００１６】
前記第１のカレントミラー回路は、前記第１の入力トランジスタと前記第１の出力トランジスタとの間に設けられた第３のローパスフィルタをさらに備え、前記第１の出力トランジスタは、前記第３のローパスフィルタを介して前記第１の制御信号を受けて前記第１の電流を生成することが好ましい。これにより、第３のローパスフィルタが入力電流のノイズの伝送を抑制するため、入力電流のノイズの出力電流への影響をより抑制できる。
【００１７】
前記第２のカレントミラー回路は、前記第１の電流に対応する第２の制御信号を生成する第２の入力トランジスタと該第２の制御信号を受けて前記出力電流を生成する第２の出力トランジスタとを備え、前記第１のトランジスタの他方の電流端子は前記第２の入力トランジスタの一方の電流端子に接続され、前記第２の入力トランジスタ及び前記第２の出力トランジスタそれぞれの制御端子は前記第１のトランジスタの一方の電流端子に接続されていることが好ましい。
【００１８】
［比較例１］
まず、カレントミラー回路の入力電流のノイズについて、入力電流がバイナリ方式の電流ＤＡＣ（Digital to Analog Converter）によって生成される場合を例に説明する。図１は、比較例１に係る電流回路を示す回路図である。電流回路１１０は入力電流Ｉｉｎを受け、入力電流Ｉｉｎに比例する出力電流Ｉｏｕｔを出力する電子回路である。図１に示すように、電流回路１１０は、カレントミラー回路１０および２０を備えている。入力回路４０は、カレントミラー回路１０に入力電流Ｉｉｎを入力する回路である。なお、入力電流Ｉｉｎの向きは、外部からカレントミラー回路１０に流れ込まなくてもよく、カレントミラー回路１０から外部に流れ出していてもよい。後述するように、双方の場合についてカレントミラー回路１０を構成することができる。また、出力電流Ｉｏｕｔの向きについても同様である。入力回路４０は、電流回路１１０には含まれないが、説明のために図示している。
【００１９】
入力回路４０は、バイナリ方式の電流ＤＡＣであり、複数のスイッチＳＷ０およびＳＷ１および複数の電流源Ｉ０およびＩ１を備える。入力回路４０によってカレントミラー回路１０の入力ノードＮ０とグランドとの間に並列に複数の経路が設けられ、例えばそのうち１つの経路には、スイッチＳＷ０および電流源Ｉ０が直列に接続されている。スイッチＳＷ０をオンにすると電流源Ｉ０が生成する電流が経路を流れ、スイッチＳＷ０をオフにすると電流源Ｉ０が生成する電流は遮断される。もう１つの経路には、スイッチＳＷ１および電流源Ｉ１が直列に接続されている。スイッチＳＷ１をオンにしたとき、電流源Ｉ１が生成する電流が経路を流れ、スイッチＳＷ１をオフにしたとき、電流源Ｉ１が生成する電流は遮断される。入力回路４０は、複数の電流源Ｉ０およびＩ１によって生成される電流がスイッチＳＷ０およびＳＷ１のオン／オフによって足し合わされて入力電流Ｉｉｎを生成する。すなわち、スイッチＳＷ０およびＳＷ１をそれぞれオン／オフすることで入力電流Ｉｉｎの大きさは変化する。スイッチＳＷ０およびＳＷ１は、生成する電流の大きさを指定するバイナリデータの値に応じてオン／オフされる。
【００２０】
カレントミラー回路１０は、入力ノードＮ０、出力ノードＮ１、トランジスタＭ０およびＭ１を備える。カレントミラー回路１０は、入力ノードＮ０に入力回路４０からの入力電流Ｉｉｎを受け、入力電流Ｉｉｎに応じて電流を生成して出力ノードＮ１から出力する。トランジスタＭ０およびＭ１は、例えばＰチャネルＦＥＴ（Field Effect Transistor）である。トランジスタＭ０のソースが電源ＶＤＤ（第１電源）に、ドレインとゲートとが短絡されて入力ノードＮ０に接続されている。このドレインとゲートとが短絡されたノード（入力ノードＮ０）はトランジスタＭ１がトランジスタＭ０のカレントミラー動作を行うための制御電圧を生成する。トランジスタＭ１のソースが電源ＶＤＤに、ドレインが出力ノードＮ１に接続されている。トランジスタＭ０のゲートがトランジスタＭ０のゲートおよびドレインに接続され、トランジスタＭ０で生成される制御電圧を受ける。
【００２１】
カレントミラー回路２０は、入力ノードＮ２、出力ノードＮ３、トランジスタＱ０およびＱ１を備える。入力ノードＮ２は、カレントミラー回路１０の出力ノードＮ１に接続され、カレントミラー回路１０の出力ノードＮ１から出力された電流を受ける。出力ノードＮ３は出力端子ＯＵＴに接続され、出力電流Ｉｏｕｔを出力する。トランジスタＱ０およびＱ１は、例えばＮＰＮバイポーラトランジスタである。トランジスタＱ０のエミッタは抵抗Ｒ０を介しグランドに、コレクタとベースとは短絡されて入力ノードＮ２に接続されている。このコレクタとベースとが短絡されたノード（入力ノードＮ２）はトランジスタＱ１がトランジスタＱ０のカレントミラー動作を行うための制御電圧を生成する。トランジスタＱ１のエミッタは抵抗Ｒ１を介しグランドに、コレクタは出力ノードＮ３に接続されている。トランジスタＱ１のゲートはトランジスタＱ０のゲートおよびドレインに接続され、トランジスタＱ０で生成される制御電圧を受ける。抵抗Ｒ０およびＲ１は、それぞれトランジスタＱ０およびＱ１のエミッタ電圧を生成する。
【００２２】
上記の通り、入力回路４０では、例えばスイッチＳＷ１とＳＷ０とが切り換わることにより、入力回路４０を流れる電流を電流源Ｉ０の電流と電流源Ｉ１の電流とで切り換える。これにより、カレントミラー回路１０の入力電流Ｉｉｎが切り換わる。カレントミラー回路１０は、トランジスタＭ０とＭ１との大きさの比（例えばゲート幅の比）で入力電流Ｉｉｎを一定倍し出力する。カレントミラー回路２０は、トランジスタＱ０とＱ１との大きさの比（例えばエミッタ面積の比）でカレントミラー回路１０が出力する電流を定数倍し、出力電流Ｉｏｕｔとして出力端子ＯＵＴから出力する。
【００２３】
比較例１では、カレントミラー回路１０の入力電流Ｉｉｎのノイズが出力電流Ｉｏｕｔに影響する。例えば、入力回路４０のスイッチＳＷ０とＳＷ１とが切り換わるときに、グリッチが発生する。それによって、入力回路４０の電流が瞬間的に低下する。このグリッチの影響を説明するために回路シミュレーションの結果を示す。回路シミュレーションでは、カレントミラー回路１０のトランジスタＭ０とＭ１との比（カレントミラー比）を１：１、カレントミラー回路２０のカレントミラー比を１：８とした。以下の回路シミュレーションでも同じ設定を使用している。
【００２４】
図２（ａ）は、時間に対する入力電流を示す図、図２（ｂ）は、比較例１における時間に対する出力端子の出力電流を示す図である。図２（ａ）に示すように、入力回路４０の電流（入力ノードＮ０に入力する入力電流Ｉｉｎ）を０．２５ｍＡから０．４５ｍＡに切り換えるときに、例えばバイナリデータが０．２５ｍＡを指定する値から０．４５ｍＡを指定する値に変わる際にバイナリデータの全ビットがゼロの状態あるいは全ビットが１の状態を経過する等の理由により、その際に電流が瞬間的に０ｍＡとなる。図２（ｂ）に示すように、入力電流Ｉｉｎに応じて出力端子ＯＵＴの出力電流Ｉｏｕｔが切り換わるときに、瞬間的に出力電流Ｉｏｕｔが低下する。出力電流Ｉｏｕｔの低下（グリッチ）は、電流が切り換わる前の出力電流Ｉｏｕｔに対し例えば約１５％である。
【００２５】
例えば出力電流Ｉｏｕｔを光通信用のレーザダイオードの駆動電流として用いると、出力電流Ｉｏｕｔに入力回路のグリッチの影響が出るとレーザダイオードの出力光パワーが揺らいだり、また光信号の波形のアイ開口を狭めるようなノイズの原因となる。このように、入力電流Ｉｉｎのノイズが出力電流Ｉｏｕｔに影響することを抑制することが求められる。
【００２６】
［比較例２］
図３は、比較例２に係る電流回路を示す回路図である。図３に示すように、電流回路１１２は、比較例１と比較してさらにキャパシタＣ０を備えている。キャパシタＣ０の一端はノードＮ１に、他端はグランドに接続されている。キャパシタＣ０は、ノードＮ１を流れる電流のグリッチを低減するためのものである。その他の構成は比較例１と同じであり説明を省略する。
【００２７】
図４は、比較例２における時間に対する出力端子の出力電流を示す図である。図４に示すように、電流が切り換わるときの出力電流Ｉｏｕｔの低下は比較例１より小さいものの、約８％のグリッチがある。比較例２では、グリッチの持つ高周波成分に対してノードＮ２からみたカレントミラー回路２０の入力インピーダンスが低くなり、抑圧が働く。しかし、カレントミラー回路２０の入力インピーダンスとキャパシタＣ０とで形成されるローパスフィルタの遮断周波数が高いと、出力電流Ｉｏｕｔにグリッチが現れてしまう。
【００２８】
例えば、入力回路で生じるグリッチの周波数が数ＭＨｚ程度とし、グリッチの持つ高周波成分を遮断する遮断周波数を有するローパスフィルタを作製する場合を考える。簡単なローパスフィルタとして、抵抗とキャパシタとを有するローパスフィルタを考える。このとき、例えば抵抗は数百ｋΩから数ｋΩ、キャパシタは数十ｐＦ程度となる。数十ｐＦのキャパシタを半導体集積回路内に例えばＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ）構造によって形成すると、実装面積が大きくなってしまう。例えば、キャパシタを５０ｐＦとすると、その面積は１１００００μｍ２となる。グリッチの影響をさらに抑えるためにローパスフィルタの遮断周波数を低くするには、キャパシタの面積はより大きくする必要があるが、回路の小型化は困難となる。
【００２９】
このように、入力電流Ｉｉｎのノイズが出力電流Ｉｏｕｔに影響することを抑制しようとすると、回路が大きくなる。以下の実施例では、このような課題を解決する。
【実施例１】
【００３０】
図５は、実施例１に係る電流回路の回路図である。図５に示すように、電流回路１００は、ローパスフィルタ２５、バイアス回路３０を備える。ローパスフィルタ２５は、トランジスタＱ３、抵抗Ｒ３およびキャパシタＣ０を備える。トランジスタＱ３は、例えばＮＰＮバイポーラトランジスタである。トランジスタＱ３のコレクタはノードＮ１およびキャパシタＣ０の一端に、エミッタは抵抗Ｒ３を介しカレントミラー回路２０の入力ノードＮ２に接続されている。抵抗Ｒ３は、トランジスタＱ３のエミッタの電圧を生成する。トランジスタＱ０およびＱ３はカスコード接続されている。
【００３１】
バイアス回路３０は、カレントミラー回路３２および負荷回路３６を備える。カレントミラー回路３２は、入力ノードＮ０、出力ノードＮ４、トランジスタＭ０、Ｍ２、およびローパスフィルタ３４を備える。入力ノードＮ０およびトランジスタＭ０は、カレントミラー回路１０と共有されている。トランジスタＭ２は、例えばＰチャネルＦＥＴである。トランジスタＭ２のソースが電源ＶＤＤに、ドレインが出力ノードＮ４に、ゲートがローパスフィルタ３４を介しトランジスタＭ０のゲートに接続されている。ローパスフィルタ３４は、キャパシタＣ１および抵抗Ｒ５を備えている。キャパシタＣ１は、トランジスタＭ２のソースとゲートとの間に接続されている。抵抗Ｒ５は、トランジスタＭ２のゲートとトランジスタＭ０のゲートとの間に接続されている。
【００３２】
負荷回路３６は、トランジスタＱ２およびＱ４並びに抵抗Ｒ２およびＲ４を備えている。トランジスタＱ２およびＱ４は、例えばＮＰＮバイポーラトランジスタである。トランジスタＱ４のコレクタはノードＮ５に、トランジスタＱ３のベースおよびキャパシタＣ２の一端に接続されている。トランジスタＱ４のエミッタは抵抗Ｒ４を介しトランジスタＱ２のコレクタに、ベースはノードＮ５に接続されている。キャパシタＣ２の他端はグランドに接続されている。トランジスタＱ２のコレクタは抵抗Ｒ４を介しトランジスタＱ４のエミッタに、エミッタは抵抗Ｒ２を介しグランドに、ベースはコレクタに接続（ダイオード接続）されている。トランジスタＱ２およびＱ４はカスコード接続されている。ノードＮ４と負荷回路３６との間のバイアスノードＮ５に、トランジスタＱ３に供給する電圧（バイアス電圧）が生成される。その他の構成は、比較例２と同じであり、説明を省略する。
【００３３】
トランジスタＱ３のベース−エミッタ電圧を一定とすることにより、トランジスタＱ３のコレクタからみた（すなわち、ノードＮ１からカレントミラー回路２０をみた）インピーダンスを高くできる。実施例１では、トランジスタＱ３のコレクタからみたインピーダンスを、例えば数百ｋΩとすることができる。この値は、比較例２のトランジスタＱ０のコレクタからみたインピーダンスの１万倍以上である。このため、トランジスタＱ３に並列にキャパシタＣ０を接続することにより、トランジスタＱ３とキャパシタＣ０とで形成されるローパスフィルタの遮断周波数を低くできる。よって、キャパシタＣ０の容量値を比較的小さくできる。例えば、キャパシタＣ０の容量値は、数ｐＦ程度とすることができる。よって、比較例２と比べ、回路面積が小さくできかつ、グリッチを低減できる。例えば、キャパシタＣ０、Ｃ１およびＣ２を各々３ｐＦとすると、その面積２００００μｍ２となる。よって、比較例２で説明した、キャパシタの面積１１００００μｍ２に比べ約１／５にできる。キャパシタ以外の素子の面積はキャパシタに比べると小さく、回路実装面積は、ほとんどキャパシタの面積で決まる。よって実施例１では、回路実装面積を小さくできる。
【００３４】
ノードＮ１からカレントミラー回路２０をみたインピーダンスを高くするために、ノードＮ１とカレントミラー回路２０との間に高い抵抗を接続することが考えられる。しかし、これでは、抵抗で生じる降下電圧の分だけ電源ＶＤＤの電圧を高くすることになり好ましくない。
【００３５】
トランジスタＱ３のエミッタ−ベース電圧Ｖｂｅ３の許容範囲は小さい。電圧Ｖｂｅ３が大きいと、トランジスタＱ３が飽和領域となりコレクタからみたインピーダンスを高くできない。電圧Ｖｂｅ３が小さいと、トランジスタＱ３にコレクタ電流が流れなくなる。そこで、トランジスタＱ３が線形領域で動作するように、バイアス回路３０は電圧Ｖｂｅ３がほぼ一定になるように調整する。
【００３６】
カレントミラー回路３２は、トランジスタＭ０とＭ２との大きさの比で、ノードＮ４を流れる電流をノードＮ０を流れる電流の一定倍とする。負荷回路３６の各素子は、ローパスフィルタ２５およびカレントミラー回路２０の各素子と同じである。ただし、トランジスタＱ３とＱ４の大きさの比、およびトランジスタＱ０とＱ２の大きさの比をトランジスタＭ１とＭ２との大きさの比とほぼ同じとする。また、抵抗Ｒ３とＲ４との抵抗値の比、抵抗Ｒ０とＲ２の抵抗値の比、およびキャパシタＣ０とＣ２大きさ比を、トランジスタＭ１とＭ２との大きさの比の逆数とほぼ同じとする。
【００３７】
カレントミラー回路３２により、ノードＮ０の入力電流の変化に応じ、ノードＮ４の電流が変化する。ノードＮ１とＮ４との電流の変化は、トランジスタＭ１とトランジスタＭ２のそれぞれのサイズに依存する。負荷回路３６のトランジスタＱ４とローパスフィルタ２５のトランジスタＱ３はほぼ同じ特性を有し、負荷回路３６のトランジスタＱ２とカレントミラー回路２０のトランジスタＱ０もほぼ同じ特性を有している。このため、入力電流Ｉｉｎが変化しても、それぞれのトランジスタのサイズを上述したようにトランジスタＭ０とＭ２との比に応じて決めることで、ノードＮ５には、トランジスタＱ３のＶｂｅ３をほぼ一定にするような電圧が生成される。よって、ノードＮ１の電流が変化してもノードＮ１からカレントミラー回路２０をみたインピーダンスを高く維持できる。さらに、ローパスフィルタ３４は、ノードＮ０の電流のノイズがノードＮ２の電流に伝わることを抑制する。
【００３８】
図６は、実施例１における時間に対する出力端子の出力電流を示す図である。シミュレーションでは、カレントミラー回路３２のカレントミラー比（Ｍ０：Ｍ１）を１：１／２とし、キャパシタＣ１の容量値および抵抗Ｒ５の抵抗値をそれぞれ３ｐＦおよび２０ｋΩとした。図６に示すように、実施例１では、電流が切り換わるときのグリッチがほとんど除去されている。
［比較例３］
【００３９】
カレントミラー回路２０の効果を説明するために比較例３を説明する。図７は、比較例３に係る電流回路を示す回路図である。図７に示すように、電流回路１１４のバイアス回路３１には、カレントミラー回路３２の代わりに、負荷回路３６に一定電流を流す電流源Ｉ３が設けられている。その他の構成は実施例１と同じであり、説明を省略する。
【００４０】
図８は、比較例３における時間に対する出力端子の出力電流を示す図である。図８に示すように、ノードＮ０の入力電流Ｉｉｎは増加しても出力電流Ｉｏｕｔは追従しなくなる。これは、ノードＮ５に生成される電位が入力電流Ｉｉｎによらず一定となるためである。すなわち、ローパスフィルタ２５のトランジスタＱ３のベース電圧は、ノードＮ５の電位によって一定値が与えられるが、トランジスタＱ３のコレクタからエミッタに流れる電流はトランジスタＱ３のベース電圧によって決まるため、入力電流Ｉｉｎと関係無く、一定値に制限されてしまう。
【００４１】
このように、実施例１では、カレントミラー回路３２を設けることにより、トランジスタＱ３のベース−エミッタ電圧Ｖｂｅ３をほぼ一定に保った状態でノードＮ１の電流の変化にノードＮ２の電流が追従する。
［実施例１の変形例１］
【００４２】
ローパスフィルタ３４の効果を説明するため、実施例１の変形例１について説明する。図９は、実施例１の変形例１に係る電流回路を示す回路図である。図９に示すように、電流回路１０２において、カレントミラー回路３２はローパスフィルタ３４を備えていない。その他の構成は実施例１と同じであり、説明を省略する。
【００４３】
図１０は、実施例１の変形例１における時間に対する出力端子の出力電流を示す図である。図１０に示すように、電流が切り換わるときに小さなグリッチが生じる。グリッチの大きさは約５％であり、比較例２より小さい。しかし、実施例１より大きい。これは、入力電流Ｉｉｎのグリッチがバイアス回路３０を経由してノードＮ５とトランジスタＱ３のベースを介してノードＮ２の電流に伝搬したためである。これに対し実施例１では、カレントミラー回路３２にローパスフィルタ３４を設けている。このため、入力電流ＩｉｎのグリッチがノードＮ２の電流に伝搬することを抑制できる。
【００４４】
トランジスタＱ４とキャパシタＣ２はローパスフィルタを形成する。しかしながら、トランジスタＱ４のベースとコレクタとが接続されているため、コレクタからみた入力インピーダンスは、トランジスタＱ３ほど高くない。よって、トランジスタＱ４とキャパシタＣ２が形成するローパスフィルタの遮断周波数はローパスフィルタ２５ほど低くない。このため、実施例１の図５のように、ローパスフィルタ３４を設けることが好ましい。トランジスタＱ４とキャパシタＣ２が形成するローパスフィルタが設けられているため、ローパスフィルタ３４の遮断周波数は、ローパスフィルタ２５ほど低くなくともよい。よって、キャパシタＣ１の容量値はキャパシタＣ０と同程度でもよい。このように、ローパスフィルタ３４を設けても回路実装面積は余り大きくならない。
【００４５】
実施例１およびその変形例１のカレントミラー回路１０、２０および３２のカレントミラー比は任意に設定できる。カレントミラー回路２０のカレントミラー比は、トランジスタＱ１の大きさがＱ０より大きくなるように設定することが好ましい。これにより、ノードＮ０に入力した入力電流Ｉｉｎを増幅し出力端子ＯＵＴに出力できる。カレントミラー比が大きくなり過ぎると、電流比の精度が悪くなる。よって、トランジスタＱ０に対するＱ１の大きさ比は、２以上６以下が好ましい。カレントミラー回路１０のカレントミラー比は精度を良くする観点から１／２から２の範囲が好ましい。カレントミラー回路３２のトランジスタＭ２はＭ０より小さいことが好ましい。これにより、バイアス回路３０の消費電力を抑制することができる。バイアス回路３０の消費電力は、入力電流Ｉｉｎに応じて出力端子から出力電流Ｉｏｕｔを出力する電流回路１００の動作には直接的には使用されないので、小さい方が好ましい。
【００４６】
実施例１およびその変形例１によれば、カレントミラー回路１０（第１のカレントミラー回路）は入力電流Ｉｉｎを受けて、入力電流Ｉｉｎに応じて電流（第１の電流）を生成する。ローパスフィルタ２５（第１のローパスフィルタ）は、トランジスタＱ３（第１のトランジスタ）およびキャパシタＣ０（第１のキャパシタ）を備える。トランジスタＱ３のベース（制御端子）はバイアス電圧を受ける。コレクタ（一方の電流端子）はカレントミラー回路１０が生成した電流を受けてエミッタ（他方の電流端子）から出力する。キャパシタＣ０の一端はトランジスタＱ３のコレクタに接続されている。カレントミラー回路２０（第２のカレントミラー回路）はトランジスタＱ３のエミッタから出力される電流（第１の電流）を受けて、この電流に応じて出力電流Ｉｏｕｔを生成する。バイアス回路３０は、入力電流Ｉｉｎに対応しトランジスタＱ３のベースのバイアス電圧を生成する。これにより、バイアス回路３０がトランジスタＱ３のベースのバイアス電圧を入力電流Ｉｉｎに対応し生成するため、ノードＮ１からみたトランジスタＱ３のインピーダンスを高く維持できる。このため、ローパスフィルタ２５の遮断周波数を低くする場合にキャパシタＣ０を小さくできる。よって、実装面積が小さく、かつ出力電流Ｉｏｕｔのグリッジを抑制できる。
【００４７】
実施例１および変形例１では、トランジスタＱ３をバイポーラトランジスタとし、ベース接地としているが、トランジスタＱ３はＦＥＴでもよい。ノードＮ１からみたインピーダンスを高くするため、バイアス回路３０が電圧を供給するのは、ＦＥＴのゲートが好ましい。
【００４８】
さらに、カレントミラー回路１０は、入力電流Ｉｉｎに対応する第１の制御信号を生成するトランジスタＭ０（第１の入力トランジスタ）と、第１の制御信号を受けて電流を生成するトランジスタＭ１（第１の出力トランジスタ）と、を備える。バイアス回路３０は、第１の制御信号を受けて電流（第２の電流）を出力するカレントミラー回路３２（第３のカレントミラー回路）と、カレントミラー回路３２が生成した電流が流れる負荷回路３６と、を備える。バイアス回路３０は、カレントミラー回路３２が生成した電流によって負荷回路３６に生じる電圧降下をバイアス電圧としてトランジスタＱ３のベースに与える。これにより、トランジスタＱ３のベース−エミッタ電圧をほぼ一定にできる。よって、バイアス回路３０がトランジスタＱ３のベースのバイアス電圧を入力電流Ｉｉｎに対応し生成することができる。よって、ノードＮ１からみたトランジスタＱ３のインピーダンスをより高く維持できる。
【００４９】
さらに、負荷回路３６は、トランジスタＱ３のサイズに比例したサイズのトランジスタＱ４（第２のトランジスタ）を備える。これにより、トランジスタＱ３のベース−エミッタ電圧をより一定にできる。
【００５０】
さらに、カレントミラー回路２０は、トランジスタＱ３が出力した電流に対応する第２の制御信号を生成するトランジスタＱ０（第２の入力トランジスタ）と第２の制御信号を受けて出力電流Ｉｏｕｔを生成するトランジスタＱ１（第２の出力トランジスタ）とを備える。負荷回路３６は、トランジスタＱ０のサイズに比例したサイズのトランジスタＱ２（第３のトランジスタ）をさらに備える。トランジスタＱ４とトランジスタＱ２は、互いに直列に接続されている。これにより、トランジスタＱ３のベース−エミッタ電圧をより一定にできる。
【００５１】
さらに、トランジスタＱ４のコレクタ（一方の電流端子）およびベース（制御端子）は短絡されてトランジスタＱ３のベースに接続されている。トランジスタＱ２のコレクタ（一方の電流端子）およびベース（制御端子）は短絡されてトランジスタＱ４のエミッタ（他方の電流端子）に接続され、トランジスタＱ２のエミッタ（他方の電流端子）はグランドに接続されている。これにより、ノードＮ１からグランドに至る経路と、ノードＮ４からグランドに至る経路と、をほぼ対応させることができる。よって、トランジスタＱ３のベース−エミッタ電圧をより一定にできる。
【００５２】
さらに、負荷回路３６は、トランジスタＱ３のゲートに一端が接続されたキャパシタＣ２（第２のキャパシタ）を備える。これにより、キャパシタＣ０にキャパシタＣ２を対応させることができる。よって、トランジスタＱ３のベース−エミッタ電圧をより一定にできる。
【００５３】
さらに、実施例１では、カレントミラー回路３２は、トランジスタＭ２（第３の出力トランジスタ）と、トランジスタＭ０とトランジスタＭ２との間に設けられたローパスフィルタ３４（第２のローパスフィルタ）と、を備える。トランジスタＭ２は、ローパスフィルタ３４を介して第１の制御信号を受けて負荷回路３６に出力する電流（第２の電流）を生成する。これにより、入力電流Ｉｉｎのグリッチがバイアス回路３０を介してノードＮ３の電流に伝搬することを抑制し、出力電流Ｉｏｕｔのグリッチをより抑制できる。
【実施例２】
【００５４】
図１１は、実施例２に係る電流回路を示す回路図である。図１１に示すように、電流回路１０４においてカレントミラー回路１０は、トランジスタＭ０とＭ１のゲートの間にローパスフィルタ１２を備えている。ローパスフィルタ１２は、キャパシタＣ３および抵抗Ｒ６を備えている。キャパシタＣ３は電源ＶＤＤとトランジスタＭ１のゲートとの間に接続されている。抵抗Ｒ６は、トランジスタＭ０とＭ１のゲート間に接続されている。その他の構成は、実施例１と同じであり、説明を省略する。
【００５５】
実施例２によれば、ローパスフィルタ１２がノードＮ０の入力電流ＩｉｎのグリッチをノードＮ１の電流に伝搬することを抑制できる。よって、出力端子ＯＵＴの出力電流Ｉｏｕｔのグリッチをより低減することができる。このように、ローパスフィルタ２５によるグリッジ低減が十分でないとき、実施例１の変形例１のカレントミラー回路１０にローパスフィルタ１２を設けてもよい。キャパシタＣ３の容量値はキャパシタＣ０程度でよい。
【００５６】
実施例２によれば、カレントミラー回路１０は、トランジスタＭ０とトランジスタＭ１との間に設けられたローパスフィルタ１２（第３のローパスフィルタ）を備える。トランジスタＭ１は、ローパスフィルタ１２を介して第１の制御信号を受けてトランジスタＱ３に出力する電流（第１の電流）を生成する。これにより、入力電流ＩｉｎのグリッチがノードＮ３の電流に伝搬することを抑制し、出力電流Ｉｏｕｔのグリッチをより抑制できる。
【実施例３】
【００５７】
実施例３は、高電位側に入力回路４０およびカレントミラー回路２０が設けられ、低電位側にカレントミラー回路１０および３２が設けられた例である。図１２は、実施例３に係る電流回路の回路図である。図１２に示すように、電流回路１０６において、カレントミラー回路１０は、低電位側（グランド側）に設けられている。カレントミラー回路１０は、トランジスタＱ０およびＱ１を備える。カレントミラー回路３２は、トランジスタＱ０、Ｑ２およびローパスフィルタ３４を備える。トランジスタＱ０からＱ２は、例えばＮＰＮバイポーラトランジスタである。トランジスタＱ０からＱ２のコレクタはそれぞれノードＮ０、Ｎ１およびＮ４に接続されている。トランジスタＱ０からＱ２のエミッタはそれぞれ抵抗Ｒ０からＲ２を介してグランドに接続されている。トランジスタＱ０およびＱ１のベースは抵抗Ｒ３およびＲ４を介し互いに接続されている。トランジスタＱ２のベースはローパスフィルタ３４を介しトランジスタＱ０のベースに接続されている。
【００５８】
カレントミラー回路２０は、トランジスタＭ０、Ｍ１、Ｍ３およびＭ４を備える。トランジスタＭ０からＭ４は、ＰチャネルＦＥＴである。トランジスタＭ０およびＭ１のソースは電源ＶＤＤに接続されている。トランジスタＭ０およびＭ１のゲートは互いに接続され、さらにトランジスタＭ３のドレインに接続されている。トランジスタＭ０およびＭ１のドレインは、それぞれトランジスタＭ３およびＭ４のソースに接続されている。トランジスタＭ３およびＭ４のドレインは、それぞれノードＮ１およびＮ３に接続されている。トランジスタＭ３およびＭ４のゲートは互いに接続されノードＮ５に接続されている。トランジスタＭ２のソースは電源ＶＤＤに、ゲートはドレインに接続され、さらにノードＮ５に接続されている。
【００５９】
トランジスタＭ３とキャパシタＣ０とでローパスフィルタ２５を形成している。トランジスタＭ４は、カレントミラー回路２０にトランジスタＭ３を設けたことによるバランスを考慮して設けている。トランジスタＭ２は、トランジスタＭ０とＭ３とに対応する負荷として設けている。その他の構成は実施例１と同じであり説明を省略する。
【００６０】
実施例３のように、高電位側にカレントミラー回路２０が設けられ、低電位側にカレントミラー回路１０および３２が設けられてもよい。カレントミラー回路１０、２０および３２に用いるトランジスタはＦＥＴでもよく、バイポーラトランジスタでもよい。
【００６１】
また、トランジスタＭ３（第１のトランジスタ）のソース（他方の電流端子）はトランジスタＭ０（第２の入力トランジスタ）のドレイン（一方の電流端子）に接続されている。トランジスタＭ０（第２の入力トランジスタ）及びトランジスタＭ１（第２の出力トランジスタ）それぞれのゲート（制御端子）はトランジスタＭ３のドレイン（一方の電流端子）に接続されている。さらに、負荷回路３６内のトランジスタＭ２はトランジスタＭ０とＭ３と対応して設けてもよい。
【００６２】
実施例１から３およびその変形例において、トランジスタがＦＥＴの場合、一方の電流端子および他方の電流端子は、ソースおよびドレインのいずれでもよい。トランジスタがバイポーラトランジスタの場合、一方の電流端子および他方の電流端子は、エミッタおよびコレクタのいずれでもよい。また、ＰチャネルＦＥＴおよびＮＰＮバイポーラトランジスタを例に説明したが、ＮチャネルＦＥＴおよびＰＮＰバイポーラトランジスタを適宜使用することもできる。
【００６３】
入力回路４０としてバイナリ方式の電流ＤＡＣを例に説明したが、入力回路４０は、その他の回路でもよい。入力回路４０で発生するグリッチは、入力回路で発生するノイズでもよい。入力回路４０がバイナリ方式の電源ＤＡＣでは、大きなグリッチが発生する。実施例１から３およびその変形例では、グリッチの影響を抑制できる。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１０、２０、３２  カレントミラー回路
１２、２５、３４  ローパスフィルタ
３０              バイアス回路
３６              負荷回路
４０              入力回路
【図１】
2017050645.tif 000003
【図２】
2017050645.tif 000004
【図３】
2017050645.tif 000005
【図４】
2017050645.tif 000006
【図５】
2017050645.tif 000007
【図６】
2017050645.tif 000008
【図７】
2017050645.tif 000009
【図８】
2017050645.tif 000010
【図９】
2017050645.tif 000011
【図１０】
2017050645.tif 000012
【図１１】
2017050645.tif 000013
【図１２】
2017050645.tif 000014