(57)【要約】【課題】固体撮像装置において周辺回路領域に配されたトランジスタの特性のばらつきを抑制するのに有利な技術を提供する。【解決手段】画素領域及び周辺回路領域が半導体層に配された固体撮像装置の製造方法であって、半導体層の上にゲート電極膜を成膜する工程と、ゲート電極膜をエッチングし、周辺回路領域にゲート電極膜を残存させるとともに、画素領域にパターニングされた第１のゲート電極を形成する工程と、第１のゲート電極を形成する工程の後に、半導体層の上に第１の絶縁膜を成膜する工程と、周辺回路領域に形成された第１の絶縁膜を除去する工程と、第１の絶縁膜を除去する工程の後に、周辺回路領域に残存していたゲート電極膜をエッチングし、周辺回路領域にパターニングされた第２のゲート電極を形成する工程と、を含む。【選択図】図１
2017183668.tif 000002
【特許請求の範囲】
【請求項１】
画素領域及び周辺回路領域が半導体層に配された固体撮像装置の製造方法であって、
前記半導体層の上にゲート電極膜を成膜する工程と、
前記ゲート電極膜をエッチングし、前記周辺回路領域に前記ゲート電極膜を残存させるとともに、前記画素領域にパターニングされた第１のゲート電極を形成する工程と、
前記第１のゲート電極を形成する工程の後に、前記半導体層の上に第１の絶縁膜を成膜する工程と、
前記周辺回路領域に形成された前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去する工程の後に、前記周辺回路領域に残存していた前記ゲート電極膜をエッチングし、前記周辺回路領域にパターニングされた第２のゲート電極を形成する工程と、
を含むことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記第２のゲート電極を形成する工程の後に、前記半導体層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングすることによって、前記第２のゲート電極の側壁にサイドウォールを形成する工程と、
を更に含むことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第１の絶縁膜が、前記サイドウォールとは異なる絶縁体を含むことを特徴とする請求項２に記載の固体撮像装置の製造方法。
【請求項４】
前記第１の絶縁膜の水素濃度が、前記サイドウォールの水素濃度よりも高いことを特徴とする請求項２又は３に記載の固体撮像装置の製造方法。
【請求項５】
前記サイドウォールが、酸化シリコンを含むことを特徴とする請求項２乃至４の何れか１項に記載の固体撮像装置の製造方法。
【請求項６】
前記第１の絶縁膜が、窒化シリコン膜を含むことを特徴とする請求項２乃至５の何れか１項に記載の固体撮像装置の製造方法。
【請求項７】
前記第１の絶縁膜が、前記窒化シリコン膜と酸化シリコン膜とを含む積層構造を有することを特徴とする請求項６に記載の固体撮像装置の製造方法。
【請求項８】
前記第１の絶縁膜が、前記半導体層の側から前記酸化シリコン膜、前記窒化シリコン膜の順に積層され、
前記第１の絶縁膜をエッチングする工程が、前記窒化シリコン膜を等方性ドライエッチングする工程と、前記窒化シリコン膜をエッチングした後に前記酸化シリコン膜をウエットエッチングする工程と、を含むことを特徴とする請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記窒化シリコン膜が、ジクロロシラン及びヘキサクロロジシランの少なくとも１つを含む材料を用いて形成されることを特徴とする請求項６乃至８の何れか１項に記載の固体撮像装置の製造方法。
【請求項１０】
第２のゲート電極を形成する工程において、前記画素領域がマスクパターンによって覆われることを特徴とする請求項１乃至９の何れか１項に記載の固体撮像装置の製造方法。
【請求項１１】
前記製造方法は、
前記第２のゲート電極を形成する工程の後、前記半導体層のうち前記第２のゲート電極に近接した部分にソース・ドレイン領域を形成する工程と、
前記第２のゲート電極及び前記ソース・ドレイン領域の表面に金属シリサイドを形成する工程と、を更に含むことを特徴とする請求項１乃至１０の何れか１項に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
固体撮像装置において、画素領域での白点キズや暗電流などのノイズの原因の１つとして、半導体基板と半導体基板に接する絶縁膜との界面に形成される界面準位（ダングリングボンド）がある。このダングリングボンド起因のノイズを低減するために画素領域の上に水素供給膜を配し、画素領域に形成されたフォトダイオードなどの受光素子の表面のダングリングボンドを水素供給膜から供給される水素によって終端させることが特許文献１に示されている。特許文献１の製造方法では、基板の画素領域及び周辺回路領域となるそれぞれの部分にゲート電極を形成した後、基板を覆うように絶縁膜を形成し、この絶縁膜をエッチバックすることによってゲート電極の側壁にサイドウォールを形成する。次いで、基板を覆うように水素供給膜を形成し、水素供給膜のうち画素領域の上に配された部分を残し、周辺回路領域の上に配された部分をエッチングによって除去する。画素領域の上に配された水素供給膜によって、画素領域の受光素子に水素を供給することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５２０３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に示される製造方法では、ゲート電極の形成や水素供給膜のうち周辺回路領域の上に配された部分の除去などを行うためのドライエッチングにおいて、半導体層にプラズマダメージなどのダメージが生じる可能性がある。周辺回路領域の半導体層にダメージが生じた場合、周辺回路領域に配されたトランジスタの接合リークの増大などトランジスタの特性がばらつく可能性がある。トランジスタの特性ばらつきは、固体撮像装置を製造する際の歩留まりを低下させる要因となりうる。
【０００５】
本発明は、固体撮像装置において周辺回路領域に配されたトランジスタの特性のばらつきを抑制するのに有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題に鑑みて、本発明の実施形態に係る固体撮像装置の製造方法は、画素領域及び周辺回路領域が半導体層に配された固体撮像装置の製造方法であって、半導体層の上にゲート電極膜を成膜する工程と、ゲート電極膜をエッチングし、周辺回路領域にゲート電極膜を残存させるとともに、画素領域にパターニングされた第１のゲート電極を形成する工程と、第１のゲート電極を形成する工程の後に、半導体層の上に第１の絶縁膜を成膜する工程と、周辺回路領域に形成された第１の絶縁膜を除去する工程と、第１の絶縁膜を除去する工程の後に、周辺回路領域に残存していたゲート電極膜をエッチングし、周辺回路領域にパターニングされた第２のゲート電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
上記手段によって、固体撮像装置において周辺回路領域に配されたトランジスタの特性のばらつきを抑制するのに有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る固体撮像装置の製造方法を示す断面図。
【図２】本発明に係る固体撮像装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００９】
以下、本発明に係る固体撮像装置の具体的な実施形態を、添付図面を参照して説明する。なお、以下の説明及び図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１０】
図１、２を参照して、本発明の実施形態による固体撮像装置の構造及び製造方法について説明する。図１、２は、本発明の実施形態における固体撮像装置の製造方法の各工程を示す断面図である。説明のため、図１、２では、画素領域１０１と周辺回路領域１０２とを隣接させて描いている。また、固体撮像装置の形成される半導体層１００をｎ型の導電型の半導体領域として説明するが、以下に説明する各構成要素の導電型を含め、導電型はそれぞれ逆の導電型であってもよい。
【００１１】
固体撮像装置は、半導体層１００及び半導体層１００の上に形成される。半導体層１００は、シリコンなどのｎ型の半導体基板であってもよいし、半導体基板に設けられたｎ型のウェルであってもよい。また例えば、ガラスやプラスチックなどの絶縁基板上に設けられたｎ型の半導体層であってもよい。
【００１２】
まず、半導体層１００には、図１（ａ）に示すように、ＳＴＩや選択酸化法（ＬＯＣＯＳ）などによって形成された素子分離領域１０３、画素領域１０１及び周辺回路領域１０２に形成されたｐ型のウェル１０４、１０５が、それぞれ配される。また、画素領域１０１には、ｎ型の半導体領域１０６が配される。半導体領域１０６は、ウェル１０４とｐｎ接合を構成し、光電変換部として機能する。素子分離領域１０３、ウェル１０４、１０５、半導体領域１０６の形成後、ゲート絶縁膜（不図示）、及び、ゲート電極を形成するためのゲート電極膜としてポリシリコン膜１０７を半導体層１００上に成膜する。素子分離領域１０３、ウェル１０４、１０５、半導体領域１０６、ゲート絶縁膜、及び、ポリシリコン膜１０７のそれぞれは、既知の製造方法にて形成することができる。
【００１３】
ポリシリコン膜１０７を形成した後、図１（ａ）に示すように、ポリシリコン膜１０７のうち画素領域１０１のゲート電極となる部分、及び、周辺回路領域１０２の上に配された部分を覆うマスクパターン１２２ａを形成する。マスクパターン１２２ａには、例えばフォトレジストなどが用いられる。次いで、形成されたマスクパターン１２２ａに覆われない開口部を通してポリシリコン膜１０７をドライエッチングし、図１（ｂ）に示すように、画素領域１０１にパターニングされたトランジスタのゲート電極１０８ａを形成する。この工程によって、周辺回路領域１０２のポリシリコン膜１０７は加工されずに残存するとともに、画素領域１０１のトランジスタのゲート電極１０８ａが形成される。周辺回路領域１０２は、ポリシリコン膜１０７及びマスクパターンによって覆われているため、周辺回路領域１０２の半導体層１００に対するドライエッチングによるプラズマダメージを抑制できる。このドライエッチングを行う際のマスクパターンに、フォトレジストだけでなく酸化シリコンなどの絶縁膜を用いたハードマスクを使用してもよい。ドライエッチング後、マスクパターン１２２ａは除去してもよいし、残存させておいてもよい。マスクパターン１２２ａを周辺回路領域１０２に残存させた場合には、その後のイオン注入工程におけるダメージが半導体層１００に入るのを抑制することができる。
【００１４】
次いで、図１（ｃ）に示すように、フローティングディフュージョン部となるｎ型の半導体領域１１０、画素領域１０１のトランジスタのソース・ドレイン領域となるｎ型の半導体領域１１１を、イオン注入法によって不純物を注入し形成する。また、図１（ｃ）に示す構成のように、半導体領域１０６を埋め込み構造とするために、半導体領域１０６よりも浅い領域にｐ型の半導体領域１０９をイオン注入法によって形成してもよい。半導体領域１０９、１１０、１１１を形成する順番は、上述の順番に限られることはなく、適宜、形成すればよい。また、半導体領域１０６もポリシリコン膜１０７の成膜前でなく、ゲート電極１０８ａの形成後に形成してもよい。マスクパターン１２２ａをイオン注入工程前に除去した場合であっても、周辺回路領域１０２はポリシリコン膜１０７に覆われているため、不純物を注入する際のイオン衝撃に起因するダメージが抑制される。半導体領域１０９、１１０、１１１を形成した後、イオン注入による注入欠陥を回復するために７００℃〜１１００℃程度の熱処理を行ってもよい。
【００１５】
半導体領域１０９、１１０、１１１の形成後、画素領域１０１及び周辺回路領域１０２を覆うように、半導体層１００の上に絶縁膜１１２を成膜する。本実施形態において、絶縁膜１１２は、酸化シリコン膜１１２ａと、酸化シリコン膜１１２ａの上に配された窒化シリコン膜１１２ｂとを含む。酸化シリコン膜１１２ａは、例えばテトラエトキシシラン（ＴＥＯＳ）を含む材料を用いて減圧ＣＶＤ法によって形成される。窒化シリコン膜１１２ｂは、例えばジクロロシランやヘキサクロロジシランを含む材料を用いてプラズマＣＶＤ法によって形成される。これらの材料を用いてプラズマＣＶＤ法によって形成された窒化シリコンは、膜中に水素を多く含む水素供給膜として機能しうる。画素領域１０１の上に窒化シリコン膜１１２ｂを含む絶縁膜１１２を形成することによって、窒化シリコン膜１１２ｂから画素領域１０１に生成されたダングリングボンドに水素を供給し、ダングリングボンドを水素終端することができる。これによって、画素領域１０１の光電変換部やトランジスタで発生するノイズを低減することができる。本実施形態において、窒化シリコン膜１１２ｂの形成はプラズマＣＶＤで行ったが、減圧ＣＶＤでもよい。また、本実施形態において、絶縁膜１１２は、酸化シリコン膜１１２ａと窒化シリコン膜１１２ｂとの２層の積層構造を有するが、例えば、窒化シリコン膜１１２ｂの上に更に酸化シリコン膜を形成した３層構造であってもよい。
【００１６】
次いで、図１（ｄ）に示すように、絶縁膜１１２の形成後、画素領域１０１に配された絶縁膜１１２のうち少なくとも半導体領域１０６の形成された光電変換部を覆うマスクパターン１２２ｂを形成する。本実施形態において、絶縁膜１１２のうち画素領域１０１の上に配された部分全体を覆うマスクパターン１２２ｂを形成する。次いで、形成されたマスクパターン１２２ｂに覆われない開口部を通して、酸化シリコン膜１１２ａ及び窒化シリコン膜１１２ｂを含む絶縁膜１１２をエッチングする。このエッチングによって、周辺回路領域に形成された絶縁膜１１２が除去される。酸化シリコン膜１１２ａ及び窒化シリコン膜１１２ｂをドライエッチングによってエッチングしてもよい。また、窒化シリコン膜１１２ｂを等方性のドライエッチングによって除去した後、酸化シリコン膜１１２ａをウエットエッチングによって除去してもよい。ドライエッチングとウエットエッチングとを組み合わせることによって、周辺回路領域１０２上のポリシリコン膜の側壁に絶縁膜１１２によるサイドウォールを形成することなく、絶縁膜１１２を除去することができる。本実施形態において、画素領域１０１全体を覆うマスクパターン１２２ｂによって、画素領域１０１の全体を覆うように絶縁膜１１２が残存する。
【００１７】
この周辺回路領域１０２上の絶縁膜１１２をエッチングする工程において、画素領域１０１はマスクパターン１２２ｂ及び絶縁膜１１２によって覆われている。このため、画素領域１０１の半導体層１００へのドライエッチングによるプラズマダメージを抑制することができる。また、マスクパターン１２２ｂのアッシングなどによる除去及びマスクパターン１２２ｂを除去した後も、画素領域１０１上に絶縁膜１１２が残存する。このため、絶縁膜１１２を成膜する工程の後に行われる工程、例えば、周辺回路領域１０２の各構成要素を形成するためのイオン注入やドライエッチング、アッシングなどの工程によって生じる画素領域１０１の半導体層１００へのダメージを抑制することができる。結果として、画素領域１０１の光電変換部で発生するノイズやトランジスタの特性のばらつきを抑制できる。マスクパターン１２２ｂが、画素領域１０１のうち光電変換部の上の部分のみを覆う場合であっても、以降の工程において、光電変換部が絶縁膜１１２によって覆われるため、光電変換部で発生するノイズを抑制できる。
【００１８】
また、周辺回路領域１０２上の絶縁膜１１２をエッチングする工程において、周辺回路領域１０２は、ポリシリコン膜１０７によって覆われている。このため、画素領域１０１と同様に、周辺回路領域１０２の半導体層１００へのドライエッチングによるプラズマダメージを低減することができる。
【００１９】
本実施形態において、図１（ｅ）に示すように、ポリシリコン膜１０７上の絶縁膜１１２を全て除去している。しかしこれに限られることなく、例えば、次に説明する周辺回路領域１０２のトランジスタのゲート電極を形成する際のハードマスクとして用いるために、絶縁膜１１２の一部を残してもよい。また例えば、絶縁膜１１２を除去した後、周辺回路領域１０２のトランジスタのゲート電極を形成する前に、形成されるゲート電極を低背化するために、ポリシリコン膜１０７をエッチングしてもよい。
【００２０】
ポリシリコン膜１０７上の絶縁膜１１２をエッチングした後、図１（ｅ）に示すように、ゲート電極１０８ａの形成後も残存するポリシリコン膜１０７のうち少なくとも周辺回路領域１０２のゲート電極となる部分を覆うマスクパターン１２２ｃを形成する。このとき、マスクパターン１２２ｃは、画素領域１０１の上を覆っていてもよい。例えば、図１（ｅ）に示すように、マスクパターン１２２ｃは、画素領域１０１の上全体を覆っていてもよい。また例えば、マスクパターン１２２ｃは、画素領域１０１のうち少なくとも半導体領域１０６を含む光電変換部を覆っていてもよい。マスクパターン１２２ｃに覆われる領域は、ポリシリコン膜１０７をエッチングする条件に応じて、適宜決定すればよい。次いで、マスクパターン１２２ｃに覆われない開口部を通して、周辺回路領域１０２に残存していたポリシリコン膜１０７をドライエッチングし、周辺回路領域１０２にパターニングされたトランジスタのゲート電極１０８ｂを形成する。上述の通り、画素領域１０１は、このエッチング工程において、絶縁膜１１２によってプラズマダメージなどから保護される。ゲート電極１０８ｂが形成された断面図を図１（ｆ）に示す。
【００２１】
ゲート電極１０８ｂの形成後、図２（ａ）に示すように、ゲート電極１０８ｂをマスクとし、ゲート電極１０８ｂに近接した部分に、周辺回路領域１０２のトランジスタのソース・ドレイン領域を構成するｎ型の半導体領域１１４を形成する。半導体領域１１４は、例えばイオン注入法によって不純物を注入することによって形成される。図２（ａ）に示す構成では、ｎ型のトランジスタのみを示すが、例えば、半導体層１００にｎ型のウェルが形成され、ｐ型の半導体領域で構成されるソース・ドレイン領域を有するｐ型のトランジスタも、周辺回路領域１０２に形成されうる。
【００２２】
次に、図２（ｂ）に示すように、画素領域１０１及び周辺回路領域１０２を覆うように、半導体層１００の上に、後の工程でゲート電極１０８ｂのサイドウォールとなる絶縁膜１１５を成膜する。本実施形態において、絶縁膜１１５には、例えばＴＥＯＳを含む材料を用いて減圧ＣＶＤ法によって形成された酸化シリコン膜を用いる。絶縁膜１１５を形成する際、半導体領域１１４に注入された不純物の拡散を抑制するために、ＴＥＯＳを含む材料を用いて減圧ＣＶＤ法によって形成する酸化シリコン膜１１２ａよりも低温で成膜してもよい。
【００２３】
絶縁膜１１５の形成後、画素領域１０１の上に配された絶縁膜１１５を覆うマスクパターン１２２ｄを形成し、周辺回路領域１０２の上に配された絶縁膜１１５をドライエッチングによってエッチバックする。このエッチバックの工程によって、図２（ｃ）に示すように画素領域１０１の絶縁膜１１２の上に絶縁膜１１５の一部を残した状態で、絶縁膜１１５からゲート電極１０８ｂの側壁を覆うサイドウォール１１６が形成される。絶縁膜１１５のうち画素領域１０１の上に配された部分を残すことによって、後の工程で周辺回路領域１０２の半導体領域１１４やゲート電極１０８ｂの表面に金属シリサイドを形成する際のシリサイドプロテクション膜として絶縁膜１１５を用いることができる。サイドウォール１１６の形成後、絶縁膜１１５が、画素領域１０１の全体を覆っていてもよい。
【００２４】
図２（ｃ）に示す構成のように、絶縁膜１１２は、サイドウォール１１６を構成する酸化シリコンとは異なる絶縁体である窒化シリコン膜１１２ｂを含む。ここで、絶縁膜１１２の水素濃度が、サイドウォール１１６の水素濃度よりも高くてもよい。サイドウォール１１６を形成するための絶縁膜１１５に用いられる酸化シリコン膜は、絶縁膜１１２を構成する窒化シリコン膜１１２ｂと比較して、膜中に含まれる水素の濃度が低くなりうる。また、絶縁膜１１５を成膜する際に、絶縁膜１１５が絶縁膜１１２よりも水素濃度が低くなるような条件を適宜選択し、絶縁膜１１５を形成してもよい。ここで、絶縁膜１１２及びサイドウォール１１６の水素濃度とは、例えば絶縁膜１１２、及び、サイドウォール１１６それぞれのある領域中の平均の水素濃度であってもよい。また例えば、絶縁膜１１２、及び、サイドウォール１１６それぞれのうち最も高い水素濃度であってもよい。水素濃度は、例えば飛行時間型の二次イオン質量分析法などを用いて測定することができる。
【００２５】
画素領域１０１でダングリングボンドを終端するために必要とされる水素の量は、画素領域１０１に配されたトランジスタよりも微細化された周辺回路領域１０２に配されたトランジスタに必要とされる水素の量に対して過剰な場合がある。トランジスタに過剰な水素が供給されると、トランジスタのＮＢＴＩ特性やホットキャリアによる特性などが悪化する可能性がある。このため本実施形態では、ゲート電極１０８ｂのサイドウォールとなる絶縁膜１１５に、画素領域１０１への水素供給膜として機能する窒化シリコン膜１１２ｂを含む絶縁膜１１２よりも水素濃度が低い絶縁膜が用いられる。
【００２６】
また、サイドウォール１１６を形成する際に、画素領域１０１の上に配された絶縁膜１１５は、本実施形態のように画素領域１０１上に残存せずに、例えばエッチングされてもよい。例えば、絶縁膜１１５からサイドウォール１１６を形成する際、マスクパターン１２２ｄを形成せずに、画素領域１０１及び周辺回路領域１０２の全面をドライエッチングによってエッチバックしてもよい。マスクパターン１２２ｄを形成しないことによって、固体撮像装置の製造コストを低減できる。この場合、サイドウォール１１６の形成後、画素領域１０１上に配された絶縁膜１１２の少なくとも一部が残ることによって、画素領域１０１の半導体層１００に対するダメージを抑制することができる。
【００２７】
サイドウォール１１６の形成後、周辺回路領域１０２のトランジスタのＬＤＤ構造のソース・ドレイン領域を構成するｎ型の半導体領域１１７をイオン注入法によって不純物を注入し形成する。ソース・ドレイン領域がＬＤＤ構造を有さない場合、半導体領域１１４を形成する際の不純物の注入量を適宜、調整し、半導体領域１１７を形成しなくてもよい。次いで、画素領域１０１及び周辺回路領域１０２を覆うように半導体層１００の上にコバルトやニッケルなどの金属を形成する。形成された金属を周辺回路領域１０２のゲート電極１０８ｂや半導体領域１１４、１１７と反応させることによって、ゲート電極１０８ｂ及び半導体領域１１４、１１７によって構成されるソース・ドレイン領域の表面に金属シリサイド１１８が形成される。
【００２８】
金属シリサイド１１８を形成後、周辺回路領域１０２のエッチストッパとして機能する窒化シリコン膜１１９を画素領域１０１及び周辺回路領域１０２を覆うように半導体層１００上に形成する。窒化シリコン膜１１９は、窒化シリコン膜１１２ｂと異なる成膜条件を用いることによって、膜中に含まれる水素濃度を窒化シリコン膜１１２ｂよりも低くなるように形成してもよい。次いで、周辺回路領域１０２を覆うマスクパターンを形成し、画素領域１０１の上に配された窒化シリコン膜１１９を等方性ドライエッチングによって除去する。画素領域１０１の上に配された窒化シリコン膜１１９をエッチングした際の断面図を図２（ｄ）に示す。窒化シリコン膜１１９は、周辺回路領域１０２のトランジスタのストレスライナ膜として機能するような成膜条件で形成されてもよい。図２（ｄ）に示す構成では、画素領域１０１の窒化シリコン膜１１９をすべて除去しているが、これに限られるわけではない。例えば、光電変換部の上に光導波路を形成する場合、絶縁膜１１２上に形成される層間絶縁膜に光導波路を配するための開口部を形成する際のエッチングストッパ膜として機能するように、該当する部分に窒化シリコン膜１１９を残してもよい。
【００２９】
次いで、層間絶縁膜１２０を形成する。層間絶縁膜１２０には、例えば高密度プラズマＣＶＤ法によって成膜されたＢＰＳＧやＢＳＧ、ＰＳＧなどの酸化シリコンを用いてもよい。層間絶縁膜１２０の形成後、画素領域１０１において、絶縁膜１１２をエッチングストップ膜として用い、半導体領域１１０、１１１やゲート電極１０８ａと電気的な接続をするためのコンタクトホールを開口する。コンタクトホールの開口には、例えば異方性のドライエッチングを用いてもよい。半導体領域１１０、１１１に形成されるコンタクトホールは、絶縁膜１１２がサイドウォールとして機能することによって自己整合的に半導体領域１１０、１１１の上に形成されうる。コンタクトホールの開口後、コンタクトホールに形成されるコンタクトプラグと半導体領域１１０、１１１との間の電気的な接続がより確実となるように、コンタクトホールの開口部を通してイオン注入法によって不純物を注入してもよい。次に、周辺回路領域１０２においても、窒化シリコン膜１１９をエッチングストップ膜として用い、周辺回路領域１０２のトランジスタのゲート電極１０８ｂやソース・ドレイン領域と電気的に接続するためのコンタクトホールを開口する。画素領域１０１のコンタクトホールの開口と同様に、ドライエッチングを用いてコンタクトホールを形成してもよい。画素領域１０１と周辺回路領域１０２とで、コンタクトホールを形成する順番は、本実施形態に限らず、周辺回路領域１０２の方が先であってもよいし、画素領域１０１と周辺回路領域１０２とで同時にコンタクトホールを形成してもよい。続いてコンタクトホールの中に導電体を充填して電極１２１ａ、１２１ｂを形成する。電極１２１ａ、１２１ｂの形成された断面図を図２（ｅ）に示す。その後、金属など用いた配線や、カラーフィルタ、マイクロレンズなどを形成し、固体撮像装置が完成する。また、配線を形成する工程の最終工程で画素領域１０１及び周辺回路領域１０２に配されたトランジスタへの水素供給を促進させるための水素アニール工程を追加してもよい。
【００３０】
以上、説明したように、ポリシリコン膜１０７から、画素領域１０１と周辺回路領域１０２とで、それぞれ別の工程でゲート電極１０８ａ及びゲート電極１０８ｂを形成する。また、画素領域１０１のゲート電極１０８ａや他の構成要素を形成する際は、周辺回路領域１０２がポリシリコン膜１０７で覆われ、周辺回路領域１０２のゲート電極１０８ｂや他の構成要素を形成する際は、画素領域１０１が絶縁膜１１２で覆われる。このような工程を用いることによって、固体撮像装置を製造する際のエッチング処理の際の画素領域１０１及び周辺回路領域１０２の半導体層１００へのダメージを抑制することが可能となる。結果として、画素領域１０１の光電変換部で発生するノイズを低減できる。また、画素領域１０１及び周辺回路領域１０２にそれぞれ配されたトランジスタの特性のばらつきを抑制することができる。更に、画素領域１０１を覆う絶縁膜１１２と周辺回路領域１０２のサイドウォール１１６を構成する絶縁膜１１５とで、それぞれ異なる構成を有する絶縁体を形成する。絶縁膜１１２が、絶縁膜１１５から形成されるサイドウォール１１６の水素濃度よりも高い水素濃度を有することによって、画素領域１０１ではダングリングボンドを効果的に終端しノイズを低減する。また、周辺回路領域１０２への過剰な水素の供給を抑制することによって、周辺回路領域１０２に配されたトランジスタの特性の低下を抑制することができる。
【００３１】
以上、本発明に係る実施形態を示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。
【符号の説明】
【００３２】
１００：半導体層、１０１：画素領域、１０２：周辺回路領域、１０８ａ、ｂ：ゲート電極、１１２、１１５：絶縁膜、１２２ａ、ｂ、ｃ、ｄ：マスクパターン
【図１】
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【図２】
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