(57)【要約】【課題】メモリセルへのアクセス履歴を解析する回路の回路規模を縮小する。【解決手段】本発明の一側面による半導体装置は、複数の揮発性メモリセルＭＣと、複数の揮発性メモリセルＭＣにそれぞれ接続される複数のワード線ＷＬと、複数のワード線ＷＬに対するアクセスを間欠的に監視し、捕獲したロウアドレスを所定数のレジスタに、逐次、保存／消去し、所定の期間内に同じワード線ＷＬに対して所定回数のアクセスが発生したことを、保存アドレスとの比較により、検出する制御回路４０Ａとを備える。本発明によれば、小規模な回路構成によってアクセス履歴を正確に解析することができ、例えば、Row Hammer問題などに対処できる。【選択図】図１Ａ
2017182854.tif 000002
【特許請求の範囲】
【請求項１】
複数の揮発性メモリセルと、
前記複数の揮発性メモリセルにそれぞれ接続される複数のワード線と、
前記複数のワード線に対するアクセスを間欠的に監視し、所定の期間内に同じワード線に対して所定回数のアクセスが発生したことを検出する制御回路と、
を備える半導体装置。
【請求項２】
アクセス対象である前記ワード線のアドレスを出力するアドレス出力回路をさらに備え、
前記制御回路は、前記アドレス出力回路から出力されるアドレスを間欠的にラッチするラッチ回路と、前記アドレス出力回路から出力されるアドレスと前記ラッチ回路にラッチされたアドレスを間欠的に比較する比較回路とを含む、請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記複数のワード線にアクセスするたびに活性化される第１の制御信号を受け、前記第１の制御信号が所定回数活性化する度に第２の制御信号を活性化させる信号生成回路をさらに含み、
前記ラッチ回路は、前記第２の制御信号の活性化に応答してラッチ動作を行う、請求項２の半導体装置。
【請求項４】
前記比較回路は、前記第２の制御信号の活性化に応答して比較動作を行う、請求項３の半導体装置。
【請求項５】
前記制御回路は、前記所定の期間内に同じワード線に対して前記所定回数のアクセスが発生したことに応答して、該ワード線に関連する別のワード線を活性化させる、請求項１の半導体装置。
【請求項６】
前記制御回路は、前記所定の期間内に同じワード線に対して前記所定回数のアクセスが発生したことに応答して、該ワード線のアドレスを変化させる、請求項１の半導体装置。
【請求項７】
前記制御回路は、前記所定の期間内に同じワード線に対して前記所定回数のアクセスが発生したことに応答して、該ワード線のアドレスと別のワード線のアドレスを入れ替える、請求項６の半導体装置。
【請求項８】
互いに異なるアドレスが割り当てられた複数のワード線と、
アドレスを出力するアドレス出力回路と、
第１の制御信号に応答して、前記アドレスが示す前記複数のワード線のいずれかにアクセスするロウデコーダと、
前記アドレスを前記第１の制御信号とは異なる第２の制御信号に応答してラッチする第１のラッチ回路と、
前記アドレス出力回路から出力されるアドレスと前記第１のラッチ回路にラッチされたアドレスを第２の制御信号に応答して比較し、一致した場合に第３の制御信号を活性化させる第１の比較回路と、
を備える半導体装置。
【請求項９】
前記第２の制御信号は、前記第１の制御信号よりも活性化する頻度が低い、請求項８の半導体装置。
【請求項１０】
前記第２の制御信号は、前記第１の制御信号が所定回数活性化したことに応答して活性化する、請求項９の半導体装置。
【請求項１１】
前記第３の制御信号の活性化に応答して、前記第１のラッチ回路にラッチされたアドレスに関連する別のアドレスを生成するアドレス変換回路をさらに備える、請求項８の半導体装置。
【請求項１２】
第４の制御信号に応答して、前記別のアドレスが割り当てられたワード線を活性化させる、請求項１１の半導体装置。
【請求項１３】
前記第３の制御信号の活性化に応答して、第１のワード線のアドレスと第２のワード線のアドレスを入れ替える、請求項８の半導体装置。
【請求項１４】
前記第１のワード線のアドレスは、前記第１のラッチ回路にラッチされたアドレスである、請求項１３の半導体装置。
【請求項１５】
前記第３の制御信号の活性化に応答して、前記アドレス出力回路から出力される前記アドレスをラッチする第２のラッチ回路と、
前記アドレス出力回路から出力されるアドレスと前記第２のラッチ回路にラッチされたアドレスを前記第３の制御信号に応答して比較し、一致した場合に第５の制御信号を活性化させる第２の比較回路と、
をさらに備える請求項８の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２５９号公報
【特許文献２】特開２０１３−００４１５８号公報
【特許文献３】特開２００５−２１６４２９号公報
【特許文献４】米国特許出願公開第２０１４／０００６７０４号明細書
【特許文献５】米国特許出願公開第２０１４／０２８１２０６号明細書
【非特許文献】
【０００４】
【非特許文献１】"Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors", ISCA in June 2014
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
【０００６】
このような問題は、以前からＤＲＡＭに存在した。メモリセルにある程度存在する結晶欠陥や異物などによるセルリークが、隣接ワード線からの干渉や、メモリアクセスに伴うノイズにより、顕在化する現象である。このため、メモリセクション毎にアクセスがあった回数をカウント／記憶する、ディスターブカウンタを設け、定められた閾値より大きくなった場合は、当該セクションのリフレッシュ頻度を上げるなどの対策が行われてきた（特許文献２参照）。ところが、ＤＲＡＭの微細化が進み、2x nmプロセス世代になり、Row Hammer現象が顕在化したことで、対応しきれなくなった。Row Hammerは、ＤＲＡＭの信頼性に対する重大な問題で、ワード線の活性化／非活性化を行う度に発生する少数キャリアによって、隣接セル電荷が失われ、瞬く間にエラーに至る深刻な問題である。2014年6月のコンピュータアーキテクチャ学会「ISCA (International Symposium on Computer Architecture)」でRow Hammerに関する論文が発表されたことで、コンピュータ業界で広く知られるようになった（非特許文献１参照）。実際に、そのワード線の活性化／非活性化によりエラーに至るまでの回数、Row Hammer閾値は、20 nmプロセス世代で既に、１０万回以下になっており、ＤＲＡＭ内での回路的対策、あるいは、メモリシステム側での何らかの対策が無ければ、正常動作を維持するのは困難である。
【０００７】
先に述べたディスターブカウンタをロウアドレス毎に拡張、アクセス回数がRow Hammer閾値に達したロウアドレス（ハンマーアドレス）を監視し、隣接ワード線に追加リフレッシュを実施する方法が提案されている（特許文献４参照）。しかし、メモリシステムのメモリ空間は、ＤＲＡＭ単体より遥かに大きく、このようなメモリセルへのアクセス履歴を解析するためには、非常に規模の大きい回路を搭載する必要があり、そのコストは現実的ではない。サーバーなどの大規模システムとなれば、なおさらである。
【０００８】
一方、ハンマーアドレスは、そのRow Hammer閾値と、リフレッシュ周期内に実行できるロウアクセス回数（Activeコマンド数）の上限値から、必然的に、出現頻度が高くなることに着目し、ランダムなタイミング、適度な頻度で、ロウアドレスを捕獲する方法、確率的なメモリ制御に関する特許も提案されている（特許文献５参照）。これによれば、ランダムに捕獲したロウアドレスから、その隣接ワード線に対する追加リフレッシュを実施するだけなので、回路規模は非常に小さくおさえることができ、ハンマーアドレスにヒットする確率から、現実的な高い信頼度が得られる。しかしながら、微細化と共にRow Hammer閾値が上がり、ハンマーアドレスの出現頻度がある程度、低くなると、信頼度を維持するには、ロウアドレスを捕獲するサンプリング回数、すなわち、追加リフレッシュ回数を増やすしかなく、リフレッシュ周期は非現実的に長くなってしまう。
【０００９】
ハンマーアドレス捕獲のため、必要十分な信頼度が得られ、かつ、ＤＲＡＭ内に搭載できる回路規模におさえられる、アクセス履歴の解析方法が望まれている。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、複数の揮発性メモリセルと、前記複数の揮発性メモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線に対するアクセスを間欠的に監視し、所定の期間内に同じワード線に対して所定回数のアクセスが発生したことを検出する制御回路と、を備える。
【００１１】
本発明の他の側面による半導体装置は、互いに異なるアドレスが割り当てられた複数のワード線と、アドレスを出力するアドレス出力回路と、第１の制御信号に応答して、前記アドレスが示す前記複数のワード線のいずれかにアクセスするロウデコーダと、前記アドレスを前記第１の制御信号とは異なる第２の制御信号に応答してラッチする第１のラッチ回路と、前記アドレス出力回路から出力されるアドレスと前記第１のラッチ回路にラッチされたアドレスを第２の制御信号に応答して比較し、一致した場合に第３の制御信号を活性化させる第１の比較回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、小規模な回路構成によってアクセス履歴を正確に解析することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、本発明の第１の実施形態による半導体装置１０Ａの全体構成を示すブロック図である。
【図１Ｂ】図１Ｂは、ロウデコーダ１２Ａの構成を示すブロック図である。
【図２Ａ】図２Ａは、リフレッシュ制御回路４０Ａの構成を示すブロック図である。
【図２Ｂ】図２Ｂは、サンプリング信号生成回路４１の一例による構成を示すブロック図である。
【図２Ｃ】図２Ｃは、サンプリング信号生成回路４１の他の例による構成を示すブロック図である。
【図２Ｄ】図２Ｄは、リフレッシュカウンタ４７の構成を示すブロック図である。
【図２Ｅ】図２Ｅは、フレッシュ状態制御回路４８の一例による構成を示すブロック図である。
【図２Ｆ】図２Ｆは、フレッシュ状態制御回路４８の他の例による構成を示すブロック図である。
【図３】図３は、リフレッシュ制御回路４０Ａの動作を説明するためのタイミング図である。
【図４】図４は、変形例によるリフレッシュ制御回路４０Ａの構成を示すブロック図である。
【図５Ａ】図５Ａは、本発明の第２の実施形態による半導体装置１０Ｂの全体構成を示すブロック図である。
【図５Ｂ】図５Ｂは、ロウデコーダ１２Ｂの構成を示すブロック図である。
【図６】図６は、メモリセルアレイ１１の各バンク構成を示す模式図である。
【図７】図７は、リフレッシュ制御回路４０Ｂの構成を示すブロック図である。
【図８Ａ】図８Ａは、ロウコピー制御回路１２６の構成を示すブロック図である。
【図８Ｂ】図８Ｂは、タイミング生成回路２１０の構成を示すブロック図である。
【図８Ｃ】図８Ｃは、ＦｉＦｏブロック２２０の一部の構成を示すブロック図である。
【図８Ｄ】図８Ｄは、ＦｉＦｏブロック２２０の残りの部分の構成を示すブロック図である。
【図８Ｅ】図８Ｅは、アドレス選択回路２３０の構成を示すブロック図である。
【図９Ａ】図９Ａは、ロウコピー実現の基本コンセプトを説明するための動作波形図である。
【図９Ｂ】図９Ｂは、通常アレイからダミー領域へのコピー動作を説明するための動作波形図である。
【図９Ｃ】図９Ｃは、ダミー領域から通常アレイへのコピー動作を説明するための動作波形図である。
【図９Ｄ】図９Ｄは、ダミー領域からダミー領域へのコピー動作を説明するための動作波形図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明のいくつかの実施形態について詳細に説明する。
【００１５】
＜第１の実施形態＞
図１Ａは、本発明の第１の実施形態による半導体装置１０Ａの全体構成を示すブロック図である。
【００１６】
本実施形態による半導体装置１０Ａは、単一の半導体チップに集積された、例えば、ＤＤＲ３（Double Data Rate 3）型などのＳＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２Ａによって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。メモリセルアレイ１１、ロウデコーダ１２Ａ、カラムデコーダ１３及びリードライトアンプ１４は、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。
【００１７】
また、半導体装置１０Ａには、外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４、データマスク端子２５、電源端子２６，２７が設けられている。
【００１８】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレス出力回路３２に供給される。アドレス出力回路３２は、ロウアドレスＸＡＤＤをロウデコーダ１２Ａに供給し、カラムアドレスＹＡＤＤをカラムデコーダ１３に供給する。また、ロウアドレスＸＡＤＤは、リフレッシュ制御回路４０Ａにも供給される。
【００１９】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコーダ３４に供給される。コマンドデコーダ３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、プリチャージ信号Ｐｒｅ、リードライト信号Ｒ／Ｗ、リフレッシュ信号ＡＲＥＦなどがある。
【００２０】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化されるパルス信号である。アクティブ信号ＡＣＴが活性化すると、指定されたバンクアドレスのロウデコーダ１２Ａが活性化される。これにより、ロウアドレスＸＡＤＤにより指定されるワード線ＷＬが選択、活性化される。プリチャージ信号Ｐｒｅは、コマンド信号ＣＯＭがプリチャージを示している場合に活性化されるパルス信号である。プリチャージ信号Ｐｒｅが活性化すると、指定されたバンクアドレスのロウデコーダ１２Ａ、それに制御されたロウアドレスＸＡＤＤにより指定されたワード線ＷＬが非活性化される。
【００２１】
リードライト信号Ｒ／Ｗは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化されるパルス信号である。リードライト信号Ｒ／Ｗが活性化すると、カラムデコーダ１３が活性化される。これにより、カラムアドレスＹＡＤＤにより指定されるビット線ＢＬが選択される。
【００２２】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、センスアンプＳＡＭＰ、トランスファゲートＴＧ、リードライトアンプ１４及び入出力回路１５を介して、データ端子２４から外部に出力される。
【００２３】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１５、リードライトアンプ１４、トランスファゲートＴＧ及びセンスアンプＳＡＭＰを介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００２４】
リフレッシュ信号ＡＲＥＦは、コマンド信号ＣＯＭがオートリフレッシュコマンドを示している場合に活性化されるパルス信号である。また、リフレッシュ信号ＡＲＥＦは、コマンド信号ＣＯＭがセルフリフレッシュエントリーコマンドを示している場合にも活性化され、コマンド入力直後に１回、その後は、所望の内部タイミングで周期的に活性化され、リフレッシュ状態が継続する。その後のセルフリフレッシュエグジットコマンドにより、リフレッシュ信号ＡＲＥＦの活性化は停止し、IDLE状態に復帰する。このリフレッシュ信号ＡＲＥＦは、リフレッシュ制御回路４０Ａに供給される。リフレッシュ制御回路４０Ａは、ロウデコーダ１２Ａにリフレッシュ用のロウアドレスＲＸＡＤＤを供給することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これにより対応するメモリセルＭＣの情報をリフレッシュする。リフレッシュ制御回路４０Ａには、リフレッシュ信号ＡＲＥＦの他、アクティブ信号ＡＣＴ及びロウアドレスＸＡＤＤなどが供給される。リフレッシュ制御回路４０Ａの詳細については後述する。
【００２５】
クロック端子２３には、外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、コマンドデコーダ３４や内部クロック生成回路３６などに供給される。内部クロック生成回路３６は、入出力回路１５の動作タイミングを制御する内部クロック信号ＬＣＬＫを生成する。
【００２６】
データマスク端子２５は、データマスク信号ＤＭが入力される端子である。データマスク信号ＤＭが活性化すると、対応するデータの上書きが禁止される。
【００２７】
電源端子２６は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２６に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２Ａにおいて使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
【００２８】
電源端子２７は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２７に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１５に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２６に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１５によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１５については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２９】
図１Ｂは、ロウデコーダ１２Ａの構成を示すブロック図である。
【００３０】
図１Ｂに示すように、ロウデコーダ１２Ａは、リフレッシュ信号ＡＲＥＦ、アクティブ信号ＡＣＴ及びプリチャージ信号Ｐｒｅを受けて、状態信号ＲｅｆＰＤ、ワード線起動信号ｗｄＥｎ、センスアンプ起動信号ｓａＥｎ及びビット線イコライズ信号ＢＬＥＱを生成するロウ活性タイミング生成回路１２１を備えている。状態信号ＲｅｆＰＤは、ロウアドレスＸＡＤＤ及びリフレッシュ用のロウアドレスＲＸＡＤＤの一方を選択するマルチプレクサ１２２に供給される。マルチプレクサ１２２によって選択されたアドレスＸＡＤＤｉは、冗長欠陥救済回路１２３に供給され、当該アドレスＸＡＤＤｉが示すワード線が冗長ワード線に置換されている場合には、ヒット信号ＲｅｄＭａｔｃｈが活性化するとともに、置換先のロウアドレスＸＡＤＤｄ１が生成される。アドレスＸＡＤＤｉ及びＸＡＤＤｄ１は、マルチプレクサ１２４に供給され、ヒット信号ＲｅｄＭａｔｃｈが活性化していない場合にはアドレスＸＡＤＤｉが選択され、救済判定信号ＲｅｄＭａｔｃｈが活性化している場合にはアドレスＸＡＤＤｄ１が選択される。選択されたアドレスＸＡＤＤ２は、デコーダ回路部１２５に供給される。デコーダ回路部１２５は、ワード線起動信号ｗｄＥｎ、センスアンプ起動信号ｓａＥｎ及びビット線イコライズ信号ＢＬＥＱに基づき、アドレスＸＡＤＤ２が示すワード線及びこれに対応するセンスアンプ、イコライズ回路等の動作を制御する。
【００３１】
図２Ａは、リフレッシュ制御回路４０Ａの構成を示すブロック図である。
【００３２】
図２Ａに示すように、リフレッシュ制御回路４０Ａは、第１サンプリング信号Ｓ１を生成するサンプリング信号生成回路４１と、第１サンプリング信号Ｓ１に同期したシフト動作を行うシフトレジスタ４２を備える。
【００３３】
サンプリング信号生成回路４１は、アクティブコマンド又はプリチャージコマンドに応答して生成されるアクティブ信号ＡＣＴ又はプリチャージ信号Ｐｒｅをランダムに抽出し、第１サンプリング信号Ｓ１として出力する。また、そのランダム抽出には、ハンマーアドレスの出現頻度、シフトレジスタ４２の段数（深さ）に応じて、Row Hammerリフレッシュの信頼度が最も高くなる最適なサンプリングレートが存在し、所望の信頼度が得られるよう構成される。例えば、サンプリング信号生成回路４１は、図２Ｂに示すように、アクティブ信号ＡＣＴ、プリチャージ信号Ｐｒｅ、あるいはリフレッシュ信号ＡＲＥＦなどでクロッキングされる擬似乱数発生回路４１１とカウンタ回路４１２を用い、擬似乱数発生回路４１１から出力されるｍビットのランダム値ｒａｎｄ＜ｍ−１：０＞とカウンタ回路４１２から出力されるｍビットのカウント値ｃｎｔ＜ｍ−１：０＞をＸＯＲ回路４１３で合成し、ｍビットの全てが互いに一致した場合にハイレベルとなるマッチ信号ｍａｔｃｈとアクティブ信号ＡＣＴ又はプリチャージ信号ＰｒｅをＡＮＤゲート回路４１４に入力することによって、第１サンプリング信号Ｓ１を生成することができる。或いは、図２Ｃに示すように、アクティブ信号ＡＣＴ又はプリチャージ信号Ｐｒｅなどでクロッキングされるカウンタ回路４１５を用い、カウンタ回路４１５から出力されるｍビットのカウント値ｃｎｔ＜ｍ−１：０＞と捕獲したアドレス値のｍビットＸＡ＜ｍ−１：０＞をＸＯＲ回路４１６で合成し、ｍビットの全てが互いに一致した場合にハイレベルとなるマッチ信号ｍａｔｃｈとアクティブ信号ＡＣＴ又はプリチャージ信号ＰｒｅをＡＮＤゲート回路４１７に入力することによって、第１サンプリング信号Ｓ１を生成することもできる。この場合、カウンタ回路４１５の代わりに、擬似乱数発生回路４１１を用いても構わない。いずれの場合も、ｍビットの出力が一致する確率は、１／２ｍなので、そのサンプリングレートは、２ｍとなる。
【００３４】
ここで、最も重要なのは、ランダム性をもたせ、あらゆるハンマーアドレスの出現パターンに対応しうることである。先に述べた最適なサンプリングレートとは、あくまでも平均値のことである。例えば、ハンマーアドレスが、アクティブコマンド５０回に１回の割合で、定期的に出現し、リフレッシュ制御回路（図２Ａ）に設けたシフトレジスタ４２の深さが４であった場合を考える。ここで、第１サンプリング信号Ｓ１のサンプリングレートが１だった場合（全てのロウアドレスをシフトレジスタ４２へ取り込む場合）、取り込むアドレス数が非常に多いため、（ランダムに出現するロウアドレスによって）マッチ信号は数多く発生する。ハンマーアドレスは確実にシフトレジスタ４２に取り込まれるが、ロウアドレスを捕獲するウィンドウ幅は４しかないため、マッチ信号ｍａｔｃｈがハンマーアドレスにヒットすることはない。サンプリングレートを２、３、と少々大きくしても、この状況は変わらない。では、サンプリングレートを大きく上げ、２５（固定値）とした場合、ロウアドレスを捕獲するウィンドウ幅は１００に広がり、ヒット信号がハンマーアドレスにヒットしうる状況になる。また、ハンマーアドレスの出現頻度がサンプリングレートのちょうど２倍の関係になるため、そのヒット率は、極めて高い確率になる可能性がある。しかしながら、定期的な出現パターンと一定なサンプリングレートのため、同期ずれを起こしたように、永久にヒットしない恐れもある。ハンマーアドレスの出現パターンがランダムであれば（一定なサンプリングレートでも）、確率的に、ハンマーアドレスにヒットしうるといえるが、そうとは限らない。つまり、ランダムサンプリングを行い、様々な出現パターンのハンマーアドレスを捕獲しうることが重要になる。ここで、さらに、サンプリングレートを大きく、１００とした場合を考える。ロウアドレス捕獲ウィンドウは４００となり、ハンマーアドレスの出現頻度の８倍になる。ランダムサンプリングを行うことで、ハンマーアドレスを捕獲でき、本実施形態のリフレッシュ制御回路（図２Ａ）のようにシフトレジスタ４２をもつことで、その捕獲確率（ヒット率）を高めることもできる。しかし、サンプリングレートを大きくしすぎると（リフレッシュ周期に投入できるアクティブコマンド数には上限があるため）、ハンマーアドレスを捕獲する回数そのものが減ってしまう。これは、信頼度を高めるためには不利である。逆に、サンプリングレートを小さくしすぎると、先に述べた通り、その捕獲回数は増えるが、捕獲確率（ヒット率）は下がってしまう。つまり、最終的な信頼度は、ハンマーアドレスのヒット率×捕獲回数で決まるため、サンプリングレートには、その両者のバランスから信頼度が最も高まる最適値が存在する。本実施形態のリフレッシュ制御回路（図２Ａ）が性能を出すためには、第１サンプリング信号Ｓ１は極めて重要である。
【００３５】
シフトレジスタ４２は、ロウアドレスＸＡＤＤをラッチするｎ段のフリップフロップ回路ＦＦ＃１〜ＦＦ＃ｎが縦続接続された構成を有している。つまり、前段のフリップフロップ回路の出力ノードは、後段のフリップフロップ回路の入力ノードに接続されている。フリップフロップ回路ＦＦ＃１〜ＦＦ＃ｎのクロックノードには、第１サンプリング信号Ｓ１が共通に入力される。これにより、第１サンプリング信号Ｓ１が活性化するたびに現在のロウアドレスＸＡＤＤが初段のフリップフロップ回路ＦＦ＃１にラッチされるとともに、フリップフロップ回路ＦＦ＃１〜ＦＦ＃ｎ−１にラッチされているロウアドレスＸＡＤＤがそれぞれ次段のフリップフロップ回路ＦＦ＃２〜ＦＦ＃ｎにシフトされる。最終段であるフリップフロップ回路ＦＦ＃ｎにラッチされているロウアドレスＸＡＤＤは、第１サンプリング信号Ｓ１の活性化に応答して破棄される。
【００３６】
フリップフロップ回路ＦＦ＃１〜ＦＦ＃ｎにラッチされたロウアドレスＸＡＤＤは、それぞれ対応する比較回路ＸＯＲ１〜ＸＯＲｎの一方の入力ノードに供給される。比較回路ＸＯＲ１〜ＸＯＲｎの他方の入力ノードには、現在のロウアドレスＸＡＤＤが供給される。これにより、現在のロウアドレスＸＡＤＤがフリップフロップ回路ＦＦ＃１〜ＦＦ＃ｎにラッチされたいずれかのロウアドレスＸＡＤＤと一致した場合、当該比較回路ＸＯＲ１〜ＸＯＲｎの出力がローレベルに活性化するため、ＮＡＮＤゲート回路４３から出力されるマッチ信号Ｍａｔｃｈがハイレベルに活性化する。
【００３７】
マッチ信号Ｍａｔｃｈ及び第１サンプリング信号Ｓ１は、ＡＮＤゲート回路４４に供給される。このため、マッチ信号Ｍａｔｃｈ及び第１サンプリング信号Ｓ１の両方がハイレベルに活性化すると、ＡＮＤゲート回路４４から出力される第２サンプリング信号Ｓ２がハイレベルに活性化する。つまり、第１サンプリング信号Ｓ１が過去ｎ回以内に活性化した際に供給されたロウアドレスＸＡＤＤと、第１サンプリング信号Ｓ１が現在活性化した際に供給されたロウアドレスＸＡＤＤが一致すると、第２サンプリング信号Ｓ２が活性化する。換言すれば、ワード線ＷＬに対するアクセスを間欠的に監視し、所定の期間内に同じワード線ＷＬに対するアクセスを２回以上、捕獲した場合、第２サンプリング信号Ｓ２が活性化する。
【００３８】
第２サンプリング信号Ｓ２は、ラッチ回路４５に供給される。ラッチ回路４５は、第２サンプリング信号Ｓ２に応答して現在のロウアドレスＸＡＤＤをラッチし、これをロウアドレスＨｉｔＸＡＤＤ１としてアドレス変換回路４６に出力する。
【００３９】
したがって、ラッチ回路４５から出力されるロウアドレスＨｉｔＸＡＤＤ１は、アクセス頻度の高いワード線ＷＬのロウアドレスＸＡＤＤであるとみなすことができる。もちろん、第１サンプリング信号Ｓ１は、アクティブ信号ＡＣＴに対して間欠的に活性化するため、アクセス頻度の高いワード線ＷＬのロウアドレスＸＡＤＤが常にラッチ回路４５にラッチされるとは限らない。しかしながら、アクセス頻度の高いワード線ＷＬのロウアドレスＸＡＤＤほど、ラッチ回路４５にラッチされる確率も高くなることから、隣接するワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下するような極めて高頻度なアクセスが行われているワード線ＷＬのロウアドレスＸＡＤＤは、非常に高い確率でラッチ回路４５にラッチされることになる。
【００４０】
アドレス変換回路４６は、ラッチ回路４５から出力されるロウアドレスＨｉｔＸＡＤＤ１に基づいて、高頻度なアクセスの影響を受けるワード線ＷＬのロウアドレスＨｉｔＸＡＤＤ２に変換する。つまり、ロウアドレスＨｉｔＸＡＤＤ１を加害者アドレスとした場合、ロウアドレスＨｉｔＸＡＤＤ２は被害者アドレスである。多くの場合、被害者アドレスであるロウアドレスＨｉｔＸＡＤＤ２は、加害者アドレスであるロウアドレスＨｉｔＸＡＤＤ１によってアクセスされるワード線ＷＬに隣接するワード線ＷＬのアドレスである。
【００４１】
図２Ａに示すように、リフレッシュ制御回路４０Ａは、リフレッシュカウンタ４７及びリフレッシュ状態制御回路４８がさらに含まれている。リフレッシュカウンタ４７は、図２Ｄに示すように、リフレッシュ信号ＡＲＥＦが活性化するたびにロウアドレスＰｒｅ＿ＲＸＡＤＤを更新する回路である。ロウアドレスＰｒｅ＿ＲＸＡＤＤは、リフレッシュ信号ＡＲＥＦに応答してリフレッシュすべきメモリセルＭＣに対応するワード線のアドレスである。但し、リフレッシュ状態制御回路４８によって生成される割り込みサイクル信号Ｒｈｒが活性化している場合は、リフレッシュ信号ＡＲＥＦが活性化しても、リフレッシュカウンタ４７によるロウアドレスＰｒｅ＿ＲＸＡＤＤの更新は禁止される。
【００４２】
リフレッシュ状態制御回路４８は、リフレッシュ信号ＡＲＥＦが所定回数活性化したことに応答して、割り込みサイクル信号Ｒｈｒを活性化させる。例えば、図２Ｅに示すように、リフレッシュ信号ＡＲＥＦをクロック同期信号とするカウンタ回路４８１、シフトレジスタ４８２、及び、組合せ論理回路４８３で構成される。変形例として、リフレッシュ状態制御回路４８は、第２サンプリング信号Ｓ２に応答して活性化される構成としても構わない。例えば、図２Ｆのように構成される。これによれば、後述する追加的なリフレッシュ動作の頻度を低下させることができる。割り込みサイクル信号Ｒｈｒは、リフレッシュカウンタ４７及びマルチプレクサ４９に供給される。
【００４３】
マルチプレクサ４９は、アドレス変換回路４６から出力されるロウアドレスＨｉｔＸＡＤＤ２と、リフレッシュカウンタ４７から出力されるロウアドレスＰｒｅ＿ＲＸＡＤＤを受け、いずれか一方をリフレッシュ対象のロウアドレスＲＸＡＤＤとしてロウデコーダ１２Ａに出力する。その選択は、割り込みサイクル信号Ｒｈｒによって行われ、割り込みサイクル信号Ｒｈｒが非活性化している場合はリフレッシュカウンタ４７から出力されるロウアドレスＰｒｅ＿ＲＸＡＤＤが選択され、割り込みサイクル信号Ｒｈｒが活性化している場合はアドレス変換回路４６から出力されるロウアドレスＨｉｔＸＡＤＤ２が選択されそれぞれ、通常リフレッシュ／Row Hammerリフレッシュを切換え、実施している。
【００４４】
図３は、リフレッシュ制御回路４０Ａの動作を説明するためのタイミング図である。
【００４５】
図３に示す例では、時刻ｔ１２，ｔ１４，ｔ１６，ｔ１８にリフレッシュ信号ＡＲＥＦが活性化し、時刻ｔ１１，ｔ１３，ｔ１５，ｔ１７，ｔ１９に第１サンプリング信号Ｓ１が活性化している。
【００４６】
時刻ｔ１１にて第１サンプリング信号Ｓ１が活性化すると、このタイミングで入力されたＸＡＤＤの値Ｒ０がシフトレジスタ４２に入力されるとともに、シフト動作が行われる。この時、第２サンプリング信号Ｓ２が活性化しないため、時刻ｔ１２にてリフレッシュ信号ＡＲＥＦが活性化すると、通常リフレッシュが行われる。この場合、リフレッシュカウンタ４７のカウント値は、Ｒｋ−１からＲｋにインクリメントされる。
【００４７】
同様に、時刻ｔ１３にて第１サンプリング信号Ｓ１が活性化すると、このタイミングで入力されたＸＡＤＤの値Ｒ２がシフトレジスタ４２に入力されるとともに、シフト動作が行われる。この時も、第２サンプリング信号Ｓ２が活性化しないため、時刻ｔ１４にてリフレッシュ信号ＡＲＥＦが活性化すると、通常リフレッシュが行われる。この場合、リフレッシュカウンタ４７のカウント値は、ＲｋからＲｋ＋１にインクリメントされる。
【００４８】
同様に、時刻ｔ１５にて第１サンプリング信号Ｓ１が活性化すると、このタイミングで入力されたＸＡＤＤの値Ｒ０が既にシフトレジスタ４２に格納されていることから、第２サンプリング信号Ｓ２が活性化する。そして、第２サンプリング信号Ｓ２に応答して現在のロウアドレスＲ０がラッチ回路４５にラッチされるとともに、アドレス変換回路４６からはロウアドレスＲ０に関連するロウアドレスＲ０'が出力される。
【００４９】
時刻ｔ１６においては、リフレッシュ信号ＡＲＥＦが活性化するとともに、リフレッシュカウンタ４７からロウアドレスＰｒｅ＿ＲＸＡＤＤとしてＲｋ＋２が供給される。この時、割り込みサイクル信号Ｒｈｒは活性状態であるため、マルチプレクサ４９からは、リフレッシュカウンタ４７の出力であるロウアドレスＲｋ＋２の代わりに、アドレス変換回路４６の出力であるロウアドレスＲ０'が出力される。これにより、ロウアドレスＲ０'に対応するワード線ＷＬがアクセスされ、リフレッシュ動作が行われる。また、割り込みサイクル信号Ｒｈｒが活性化しているため、リフレッシュカウンタ４７の更新動作は停止される。
【００５０】
次に、時刻ｔ１７にて第１サンプリング信号Ｓ１が活性化すると、このタイミングで入力されたＸＡＤＤの値Ｒ３がシフトレジスタ４２に入力されるとともに、シフト動作が行われる。この時、第２サンプリング信号Ｓ２が活性化しないため、時刻ｔ１８にてリフレッシュ信号ＡＲＥＦが活性化すると、通常リフレッシュが行われる。この場合、リフレッシュカウンタ４７はインクリメント動作が停止された状態であり、そのカウント値はＲｋ＋２に固定される。
【００５１】
このように、本実施形態においては、第１サンプリング信号Ｓ１を用いてアクティブ信号ＡＣＴに応答したアクセスを間欠的に監視し、所定の期間内に同じワード線ＷＬに対して所定回数のアクセスが発生したことを検出すると、当該ワード線ＷＬのロウアドレスＨｉｔＸＡＤＤ１をラッチ回路４５にラッチしている。このロウアドレスＨｉｔＸＡＤＤ１は、アドレス変換回路４６によってロウアドレスＨｉｔＸＡＤＤ２に変換され、割り込みサイクル信号Ｒｈｒの活性化に応答してロウデコーダ１２Ａに供給される。これにより、アクセス頻度の高いワード線ＷＬに関連する（主に隣接する）ワード線ＷＬが活性化されるので、情報保持特性の低下したメモリセルＭＣを追加的にリフレッシュすることが可能となる。
【００５２】
図４は、変形例によるリフレッシュ制御回路４０Ａの構成を示すブロック図である。
【００５３】
図４に示すリフレッシュ制御回路４０Ａは、２つの検出ブロックＢＬ１，ＢＬ２を備えている点において、図２Ａに示したリフレッシュ制御回路４０Ａと相違している。ここで、検出ブロックＢＬ１とは、図２Ａに示す符号ＢＬ１で示す回路ブロックであり、第１サンプリング信号Ｓ１を用いてアクティブ信号ＡＣＴに応答したアクセスを間欠的に監視し、所定の期間内に同じワード線ＷＬに対して所定回数のアクセスが発生したことを検出すると、第２サンプリング信号Ｓ２を活性化させる回路である。
【００５４】
検出ブロックＢＬ２は、第１サンプリング信号Ｓ１の代わりに第２サンプリング信号Ｓ２が用いられている他は、図２Ａに示した検出ブロックＢＬ１と同じ回路構成を有している。そして、検出ブロックＢＬ２は、第２サンプリング信号Ｓ２を用いてアクティブ信号ＡＣＴに応答したアクセスを間欠的に監視し、所定の期間内に同じワード線ＷＬに対して所定回数のアクセスが発生したことを検出すると、第３サンプリング信号Ｓ３を活性化させる。
【００５５】
第３サンプリング信号Ｓ３はラッチ回路４５に供給される。これにより、ラッチ回路４５は、第３サンプリング信号Ｓ３が活性化すると、現在のロウアドレスＸＡＤＤをラッチし、ロウアドレスＨｉｔＸＡＤＤ１としてアドレス変換回路４６に出力する。
【００５６】
このような構成によれば、アクセス頻度がより高頻度なロウアドレスＸＡＤＤのみがラッチ回路４５にラッチされるため、追加的なリフレッシュ動作が不要なメモリセルＭＣに対する無駄なリフレッシュ動作が行われる確率を低くすることができる。
【００５７】
＜第２の実施形態＞
図５Ａは、本発明の第２の実施形態による半導体装置１０Ｂの全体構成を示すブロック図である。Row Hammer問題に対処するため、本発明の第１の実施形態は、リフレッシュ制御回路４０Ａにより選択された出現頻度の高いロウアドレスの隣接アドレス（被害者アドレス）に対して、追加リフレッシュ動作（Row Hammerリフレッシュ）を実施するのに対し、図５Ａ以下で説明する、本発明の第２の実施形態は、リフレッシュ制御回路４０Ｂにより選択された出現頻度の高いロウアドレス（加害者アドレス）、あるいは、その隣接アドレス（被害者アドレス）に対して、ロウコピー動作を実施する。
【００５８】
本実施形態による半導体装置１０Ｂは、図１に示したリフレッシュ制御回路４０Ａがリフレッシュ制御回路４０Ｂに置き換えられている点、並びに、ロウデコーダ１２Ａがロウデコーダ１２Ｂに置き換えられている点において、第１の実施形態による半導体装置１０Ａと相違している。その他の構成は、基本的に第１の実施形態による半導体装置１０Ａと同一であることから、同一の構成には同一の符号を付し、重複する説明は省略する。
【００５９】
図５Ｂは、本実施形態において使用するロウデコーダ１２Ｂの構成を示すブロック図である。図５Ｂに示すように、本実施形態において使用するロウデコーダ１２Ｂは、ロウコピー制御回路１２６を備え、ロウコピー制御回路１２６から出力されるロウアドレスＸＡＤＤｒｃと通常のロウアドレスＸＡＤＤ２がマルチプレクサ１２７に供給される。マルチプレクサ１２７による選択は、ロウコピー制御回路１２６から出力されるロウコピーマッチ信号ＲｃＭａｔｃｈによって行われる。マルチプレクサ１２７から出力されるロウアドレスＸＡＤＤ３は、デコーダ回路部１２５に供給される。また、ロウコピー制御回路１２６から出力されるワード線非活性信号ｗｄＤｉｓｆは、ワード線起動信号ｗｄＥｎとともにＡＮＤゲート回路１２８に供給され、その出力であるワード線起動信号ｗｄＥｎ２がデコーダ回路部１２５に供給される。
【００６０】
図６は、メモリセルアレイ１１の各バンクの構成、及び、ロウコピーの概念を示す模式図である。ロウコピーとは、ワード線及びセンスアンプを活性化し、ビット線にセルデータが読み出された後、同一セクション内で、別のワード線を活性化し、先に活性化したワード線のメモリセルデータを、後に活性化したワード線のメモリセルへコピーする動作のことである（特許文献３参照）。ＤＲＡＭのメモリアレイ構成から、同一セクションの各ワード線につらなるメモリセルは、センスアンプ及びビット線を共有しているため、メモリアレイ外部へセルデータを読み出すことなく、ワード線間で速やかなコピーが可能となる。
【００６１】
図６に示すように、メモリセルアレイ１１の各バンクは、センスアンプ回路領域で仕切られた領域であるＳｅｃｔｉｏｎが複数連なり、構成されている。例えば、ロウアドレスＸＡＤＤの上位数ビットにより、バンク内のいずれかのＳｅｃｔｉｏｎが選択され、その下位ビットにより、Ｓｅｃｔｉｏｎ内のいずれかのワード線が選択される。
【００６２】
各アレイ領域Ｓｅｃｔｉｏｎ＃ｌは、それぞれ、通常アレイ領域７１とダミーアレイ領域７２を有している。通常アレイ領域７１とは、通常のロウアドレスが割り当てられたワード線ＷＬからなる領域である。一方、ダミーアレイ領域７２とは、製造の初期状態においては、通常のロウアドレスが割り当てられておらず、内部拡張されたロウアドレスを持ち、それを活性化することで、アクセスできる冗長領域である。例えば、通常アレイ領域７１のワード線に不良があった場合に、冗長欠陥救済回路により、テスティング工程で正常動作が確認されたダミーワード線ＤＷＬに当該ロウアドレスを割り当てる。あるいは、後述するロウコピー動作を行う場合に、ロウコピー制御回路１２６により、冗長欠陥救済で未使用だったダミーワード線ＤＷＬに、通常領域のロウアドレスをダイナミックに割り当てる。メモリアクセスの過程で、何らかの手続きで選択されたワード線ＷＬのメモリセルデータを、同一セクションにあるダミーアレイ領域７２内で選択されたダミーワード線ＤＷＬのセルデータへコピーするだけでなく、当該ロウアドレスをダミーアレイ領域７２内のダミーワード線ＤＷＬにダイナミックに割り当て、ロウアクセス中にロウアドレスを置換する動作である。そして、ダミーアレイ領域７２のダミーワード線ＤＷＬに空きがない場合は、ロウコピーバック動作によって、その逆を行う。ダミーアレイ領域７２内のダミーワード線ＤＷＬに割り当てられたロウアドレスとともに、セルデータを通常アレイ領域７１内のワード線ＷＬに戻す、逆置換を行い、次のロウコピー動作のために、ダミーアレイ領域７２に空きを確保する。
【００６３】
例えば、ロウコピー動作の対象として、リフレッシュ制御回路４０Ｂで出現頻度の高いロウアドレス、すなわち、Row Hammerの加害者ロウアドレスが選択された場合、そのロウアドレスの再割当てにより、被害者ワード線の隣接から、加害者ワード線がいなくなるため、Row Hammer現象の進行を止められる。つまり、加害者ロウアドレスの隣接ワード線に対する追加リフレッシュ、Row Hammerリフレッシュとは異なる、もう一つの対処方法になりえる。また、その隣接ワード線は、片側１本で済む場合もあるが、プロセス技術、すなわち、メモリセル構造に依存し、両側の２本に及ぶ場合もある。その場合、隣接ワード線に対する追加リフレッシュ動作は、２回も必要になるが、加害者アドレスのロウコピー動作なら、１回の動作で対処できる、かつ、隣接アドレスを気にしなくてよい利点がある。一般的に、隣接アドレスの計算は、冗長欠陥救済により、物理的なロウアドレスが別Ｓｅｃｔｉｏｎに飛んでいる場合や、アドレスの連続性がない通常アレイ領域とダミーアレイ領域の境界になる場合など、特に両側の２本に及ぶ場合は、煩雑である。また、近年、ＤＲＡＭの微細化とともに、メモリセル容量は減少しており、２ｘ（ｎｍ）以降、安定動作のため、最低限必要とされる限界電荷量に近づきつつある。このため、微細化とともに少しずつ下げてきたアレイ電圧は、逆に、上昇に転じはじめており、特に、最も高電圧であるワード線用昇圧レベルＶＰＰで駆動するトランジスタの信頼度確保（ＨＣ耐性）も大きな問題になってきている。中でも、数多く配置されるワードドライバー回路は、一番、深刻である。しかし、ワード線選択（ロウアクセス）により、活性化されることがなければ、トランジスタはスイッチング動作することがないため、そのＨＣ劣化量は無視できる。つまり、ロウアクセス分散化により、個々のワードドライバーが活性化される頻度が下がれば、寿命を大幅に向上できる余地がある。まさに、ここで提案するロウコピー動作は、出現頻度が高いロウアドレス、すなわち、アクセス集中のあったワード線に対するロウアドレス割当を、ダイナミックに変更することになるため、ロウアクセスの分散化を保証し、ワードドライバー回路などの信頼度確保にも大きく寄与することができる。一方、ロウコピーの対象として、出現頻度の高いロウアドレスの隣接ワード線、すなわち、Row Hammerの被害者アドレスが選択された場合は、本発明の第１の実施形態で示したRow Hammerリフレッシュに代替できるだけでなく、ロウアドレスの再割当てにより、Row Hammer現象の進行が止められる時間が生まれる。このため、Row Hammer耐性向上効果は、単なるRow Hammerリフレッシュ以上に高くなる利点もある。また、後で詳述するが、本実施形態のロウコピー制御には、第１の実施形態のリフレッシュ制御回路（図２Ａまたは図７）と同様、ハンマーアドレス検出能力がある。このため、Row Hammer現象の進行が止められる時間は、出現確率が高いハンマーアドレスほど長くさせることができる。第１の実施形態のリフレッシュ制御回路と組み合わせて実施すれば、２ステージＦｉＦｏ構成（図４）のような、非常に高いハンマーアドレス検出能力をあわせもつことができる。
【００６４】
図７は、リフレッシュ制御回路４０Ｂの構成を示すブロック図である。
【００６５】
図７に示すように、リフレッシュ制御回路４０Ｂは、図２Ａに示したリフレッシュ制御回路４０Ａとほぼ同様の構成を有しているが、これに加え、ダミーアレイ領域の状態を示すフラグ信号ｄｍＦｌａｇにより、アドレス変換回路４６を通した出力か否か、選択できる機構をもつ。後で詳述されるが、例えば、フラグ信号ｄｍＦｌａｇが活性化されると、選択されたダミー領域に（未使用の）空きがあること示し、アドレス変換回路４６を通さないアドレス（加害者アドレス）が選択される。その他の構成は、基本的に第１の実施形態による半導体装置１０Ａと同一であることから、同一の構成には同一の符号を付し、重複する説明は省略する。
【００６６】
尚、図４を用いて説明したように、検出ブロックＢＬ１のみではなく、２つの検出ブロックＢＬ１，ＢＬ２を用いても構わない。
【００６７】
図５Ｂは、第２の実施形態におけるロウデコーダ１２Ｂの回路構成である。第１の実施形態のロウデコーダ１２Ａ（図１Ｂ）に対し、ロウコピー制御回路１２６が追加、配置されているが、基本的なロウアクセスの流れは変わらない。冗長欠陥救済回路１２３を通過したロウアドレスＸＡＤＤ２が、ロウコピー制御回路１２６により、適宜、動作タイミングに合わせて、再置換されたアドレスＸＡＤＤｒｃに切換えられる。
【００６８】
まず、（１つ目の）マルチプレクサ１２２にて、入力されたロウアドレスＸＡＤＤは、リフレッシュ動作中であれば、リフレッシュ動作期間を示す状態信号ＲｅｆＰＤが活性化しており、リフレッシュ用のロウアドレスＲＸＡＤＤに切換えられる。リフレッシュ中でなければ、そのまま、入力バッファからのロウアドレスが通過し、ロウアドレスＸＡＤＤｉが次段の冗長欠陥救済回路１２３に入力される。
【００６９】
冗長欠陥救済回路１２３では、製造工程（テスト工程）において、ダミーアレイ領域へ置換されたアドレスか否か、判断される。冗長欠陥救済回路１２３は、レーザーフューズや、電気フューズなどにより、構成された巨大なＲＯＭブロックを含み、様々なテスト工程で不良として検出されたロウアドレスが、置換アドレスとして、記録されている。入力されたロウアドレスＸＡＤＤｉは、ＲＯＭブロックに記憶された数多くの置換アドレスと、比較される。一致する（マッチする）アドレスが存在した場合には、救済判定信号ＲｅｄＭａｔｃｈが活性化し、マルチプレクサ１２４にて、置換アドレス、すなわち、置換されたダミーアレイ領域のアドレスＡＤＤｄ１に切り換わる。救済判定信号ＲｅｄＭａｔｃｈが活性化しなければ、そのまま通過する。そして、（２つ目の）マルチプレクサ１２４を通過したロウアドレスＸＡＤＤ２は、次段のロウコピー制御回路１２６に入力される。
【００７０】
しかし、本実施形態の冗長欠陥救済回路１２３には、リフレッシュ制御回路４０Ｂからリフレッシュ用ロウアドレスＲＸＡＤＤを受け取り、当該ロウアドレスと同一セクションのダミー領域（ＲＯＭブロック）のイネーブル状態を、デコードする機能が付加されている。随時、当該ダミー領域が使用可能か否か（未使用の空きがあるか否か）、状態を示すフラグ信号ｄｍＦｌａｇと、使用可能なロウアドレスＸＡＤＤｄ２を選び、ロウコピー制御回路１２６に、ともに供給する。
【００７１】
ロウコピー制御回路（図８Ａ）では、その時々の動作状態に応じて、ロウコピー／コピーバックのために再置換されるアドレスなのか否か、逆置換されるアドレスなのか否か、あるいは、冗長欠陥救済のように単なる置換されたアドレスなのか否か、出力ロウアドレスＸＡＤＤｒｃが判断される。また、所望のタイミングで、ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化され、（３つ目の）マルチプレクサ１２７にて、入力アドレスＸＡＤＤ２をそのまま通すか、ロウコピー制御回路１２６からのＸＡＤＤｒｃか、切り換えられ、ロウアドレスＸＡＤＤ３がデコーダ回路部１２５へ供給される。同時に、ワード線非活性信号ｗｄＤｉｓｆが活性化され、一連のロウコピー動作を実現する。
【００７２】
例えば、図９Ａに示す動作の前半は、基本的な、ロウコピー動作の波形を示している。ロウコピー動作においても、同様に、リフレッシュコマンドの入力以降、プリチャージオフ、ワード線起動、センスアンプ起動、等が、内部生成のタイミングで行われる。基本的な動作制御の流れ、タイミングは同じである。コマンドデコーダ３４からリフレッシュ信号ＡＲＥＦが入力され、これがタイミング生成回路を経て、リフレッシュ期間中は活性化し続ける状態信号ＲｅｆＰＤへ拡張される、同時に、ビット線イコライズ信号ＢＬＥＱが非活性化され、ワード線起動信号ｗｄＥｎ（ｗｄＥｎ２）が活性化、メモリセルからチャージシェアによる微小信号が、ビット線ＢＬに現れる。続いて、十分な信号量が現れた後、センスアンプ起動信号ｓａＥｎが活性化、信号増幅され、ビット線ＢＬにセルデータが正確に読み出される。ここで、ロウコピー動作では、プリチャージ動作（ワード線非活性化、センスアンプ停止、ビット線イコライズ）に移行する前に、ロウアドレスが、例えば、ＸＡ＃ｉからＸＡ＃ｊに、切り換えられる。ロウデコーダ１２Ｂ（図５Ｂ）は、ＸＡ＃ｉのワード線を非活性化、ＸＡ＃ｊを活性化することになるため、自動的に、ロウアドレスＸＡ＃ｉのセルデータは、ＸＡ＃ｊへコピーされる。必要なセル書込み時間の後、プリチャージ動作を行えば、ロウコピー動作は終了である。また、単純なロウアドレス切換えでは、その過程で、ロウデコーダ１２Ｂ（図５Ｂ）の出力にグリッチが発生し、一時的に、意図しないワード線が活性化してしまう恐れがある。そこで、ロウアドレスを切り換えるタイミングにかぶせて、ロウコピー制御からワード線非活性信号ｗｄＤｉｓｆ（通常、Ｈｉｇｈ）が活性化し、ロウアドレス切換え期間中、ワード線が非活性化されるようにしている。本実施形態によれば、ロウコピー制御回路１２６を追加するだけで、従来からのロウ系回路を流用でき、かつ、ロウアドレスＸＡ＃ｊ、ＸＡ＃ｊを、所望のアドレスに切換えれば、あらゆるロウコピー動作（ロウコピーバック動作）、あるいは、冗長欠陥救済回路１２３のようなアドレス置換動作が、自在に実現できる。
【００７３】
図８Ａは、ロウコピー制御回路１２６の構成を示すブロック図である。図８Ａに示すように、ロウコピー制御回路１２６は、タイミング生成回路２１０（図８Ｂ）、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）、アドレス選択回路２３０（図８Ｅ）で構成される。
【００７４】
タイミング生成回路２１０（図８Ｂ）では、入力信号から動作状態を判定し、所望の出力信号を、所望のタイミングで活性化／非活性化している。例えば、Row Hammerリフレッシュを示す状態信号Ｒｈｒ、リフレッシュ中であることを示す状態信号ＲｅｆＰＤが、ともに活性化していれば、内部信号ＲｈｒＰＤが活性化し、各種出力信号が活性化可能な状態になる。ＲｈｒＰＤの活性化と共に、フラグ信号ＦｌｇＢａｃｋが活性化していれば、ロウコピーバック動作と判断され、フラグ信号ＦｌｇＢａｃｋが非活性化、かつ、フラグ信号ｄｍＦｌａｇが活性化していたら、ロウコピー動作と判断される。
【００７５】
先の通り、フラグ信号ＦｌｇＢａｃｋ、ｄｍＦｌａｇの活性状態から、ロウコピーバック、あるいは、ロウコピー動作のいずれかと判断された場合、ロウコピーアドレス選択信号ＲｃＳｅｌ、ワード線非活性信号ｗｄＤｉｓｆが活性化される。
【００７６】
ロウコピーアドレス選択信号ＲｃＳｅｌは、アドレス選択回路２３０（図８Ｅ）へ供給され、アクティブ中のアドレス切換え、すなわち、ロウコピー（又はロウコピーバック）に必要な２つのアドレス供給を実現する。内部信号ＲｈｒＰＤと、ＲｈｒＰＤを大きく遅延させた信号のＡＮＤを取り、ＲｈｒＰＤ活性化の後半期間、活性化するパルス信号になる。
【００７７】
ワード線非活性信号ｗｄＤｉｓｆは、ロウデコーダ１２Ｂ（図５Ｂ）に供給され、アクティブ中のアドレス切換え時に発生するグリッチを防ぐ。内部信号ＲｈｒＰＤと、ＲｈｒＰＤを少し遅延させた反転信号とのＡＮＤを取り、さらにＲｈｒＰＤ活性の半期間ほど遅延させ、反転する。これにより、非活性化期間が、ロウコピーアドレス選択信号ＲｃＳｅｌが遷移する時間帯にかぶせるように調整された、反転ショートパルスになる。
【００７８】
図８Ｄに示すフラグＦｉＦｏの最終段ＦＦ＃Ｃｎから供給されるロウコピーバックフラグ信号ＦｌｇＢａｃｋが、内部信号ＲｈｒＰＤと共に活性化されると、ロウコピーバック動作が実施される。このとき、ロウコピーバック状態信号ＲｃＢａｃｋと、ロウコピーバックフラグリセット信号ＦＢＣｌｒが活性化される。
【００７９】
ロウコピーバック状態信号ＲｃＢａｃｋは、ＲｈｒＰＤと同様の信号になり、ロウコピーバックのとき、比較的長い期間、活性されるロングパルスになる。アドレス選択回路２３０（図８Ｅ）に供給され、先に説明したアドレス選択信号ＲｃＳｅｌと連動し、出力されるロウアドレスＸＡＤＤｒｃをロウコピーバック用に切換える。
【００８０】
ロウコピーバックフラグリセット信号ＦＢＣｌｒは、ＲｈｒＰＤの反転信号と、少し遅延させた信号のＡＮＤを取り、ＲｈｒＰＤが非活性化した直後、短期間、活性化されるショートパルスになる。ＦＢＣｌｒは、フラグＦｉＦｏ（図８Ｄ）にフィードバックされ、フラグＦｉＦｏ最終段のフリップフロップＦＦ＃Ｃｎをリセットする。これにより、先に説明したフラグ信号ＦｌｇＢａｃｋがクリアされ、次にロウコピー動作が可能となる。後で詳述するが、フラグＦｉＦｏ最終段ＦＦ＃ＣｎのデータがＨｉｇｈのとき、ＦｉＦｏブロック２２０の最終段に有効なロウアドレスが記憶されている（当該ダミー領域のロウアドレスも使用中である）ことを意味するため、ＦｉＦｏブロック２２０に新たなデータを取り込む前に、ロウコピーバック動作により、置換アドレス（当該ダミー領域のロウアドレス）のセルデータを置換元アドレスへ戻し、フラグＦｉＦｏ最終段ＦＦ＃ＣｎをＬｏｗ（空）にする必要がある。一方、ＦＢＣｌｒとともに、ＦｉＦｏ最終段（図８Ｃ）ＦＦ＃Ｂｎにある置換アドレス情報Ｒｃ＃Ｂは、冗長欠陥救済回路１２３へフィードバックされ、当該ダミー領域アドレスを未使用状態へ、当該イネーブルフラグ情報を更新する。これにより、次のロウコピー動作で、当該ダミー領域アドレスは、置換アドレスとして、利用可能（割当て可能）となる。
【００８１】
フラグＦｉＦｏ（図８Ｄ）の最終段ＦＦ＃Ｃｎから供給されるロウコピーバックフラグ信号ＦｌｇＢａｃｋが非活性化にあり、ダミー領域の状態フラグ信号ｄｍＦｌａｇが活性化していたら、ＲｈｒＰＤ活性化と共に、ロウコピー動作が実施される。このとき、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）へ供給されるクロック信号ＲｃＣｌｋが活性化される。先のＦＢＣｌｒと同様の論理により、クロック信号ＲｃＣｌｋは、ＲｈｒＰＤが非活性化した直後、短い期間、活性化されるショートパルス信号になる。これにより、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）では、新たなデータが取り込まれ、最終段のデータは消去される。一方、ＲｃＣｌｋは、冗長欠陥救済回路１２３へも供給され、ＦｉＦｏへ取り込まれた当該ダミー領域アドレスＸＡＤＤｄ２を使用中へ、当該イネーブルフラグ情報を更新する。これにより、次のロウコピー動作で、当該ダミー領域アドレスは、置換アドレスとして、利用不可（割当て不可）となる。不運にも、当該ダミー領域アドレス全てのイネーブルフラグ情報が、使用状態にあり、ダミー領域に空きが無かった場合、フラグ信号ｄｍＦｌａｇは非活性化される。このとき、ロウコピー動作は行われない。クロック信号ＲｃＣｌｋも含め、タイミング生成回路２１０（図８Ｂ）からは何も活性化されず、単なるリフレッシュ動作が行われる。ただし、リフレッシュ制御回路４０Ｂ（図７）のアドレス変換回路４６は、フラグ信号ｄｍＦｌａｇが非活性化の場合には、その出力を加害者アドレスから、被害者アドレスに変換することもできる。このとき、第１の実施形態のようなRow Hammerリフレッシュが実施される。
【００８２】
ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）は、ロウコピー／ロウコピーバック動作のため、置換アドレス情報、置換元アドレス情報、及び、対応するフラグ情報（ダミー領域の利用状態）を、記憶／管理する。例えば、このフラグ情報は、Ｈｉｇｈのとき有効（使用中）を意味し、Ｌｏｗのとき無効（未使用）を意味する。同一セクション内でしか行えないロウコピー／ロウコピーバックであるが、各セクションのためにＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）を置く必要はなく、少なくとも１バンクに１台あればよい。回路構成は、それぞれに対応する３つのＦｉＦｏ（ＦＦ＃Ａ〜ＦＦ＃Ｃ）と、組合せ論理回路から成り、全てのＦｉＦｏは、同期クロック信号ＲｃＣｌｋにより、一斉に駆動される。ＲｃＣｌｋは、タイミング生成回路２１０（図８Ｂ）から生成され、ロウコピー動作期間の最後で、活性化されるショートパルス信号である。また、図８Ｃ及び図８Ｄでは省略されているが、各フリップフロップにはリセット機能があり、電源投入時や、外部入力からのリセット命令により、リセットされる機構が備わっている、しかし、フラグＦｉＦｏの最終段ＦＦ＃Ｃｎのみ、リセット信号ＲＢＣｌｒでも、リセットされる機構を合わせ持っている。ＲＢＣｌｒは、タイミング生成回路２１０（図８Ｂ）で、ロウコピーバック動作期間の最後で、活性化されるショートパルス信号である。
【００８３】
また、ＦｉＦｏブロック２２０に含まれるＦｉＦｏの深さｎは、各セクションに準備されたダミー領域のアドレス数に対応する。例えば、メモリアレイの１バンクに３２セクションあり、各セクションで８アドレス分のダミー領域があるとき、物理的には、合計で２５６アドレス分のダミー領域が存在することになるが、ＦｉＦｏの深さｎは８になる。もちろん、回路面積に余裕がある場合には、ＦｉＦｏ深さｎは８を超えてもよい。
【００８４】
タイミング生成回路２１０（図８Ｂ）には、ロウコピーバックの必要状態を示すフラグ信号ＦｌｇＢａｃｋを供給し、アドレス選択回路２３０（図８Ｄ）には、置換アドレス、置換元アドレス、及び、アドレスマッチ情報を供給している。アドレス選択回路２３０（図８Ｄ）に供給されるアドレスマッチ情報ＦｌｇＭ＃１〜ｎは、置換元アドレス（ＦＦ＃Ａ１〜Ａｎ）と逐次入力されるアドレスＸＡＤＤ２との比較結果、及び、置換アドレスのフラグ（ＦＦ＃Ｃ１〜Ｃｎ）とを、個々にＡＮＤした情報である。つまり、有効な置換元アドレス（ＦＦ＃Ａ１〜Ａｎ）の中で、どのアドレスがＸＡＤＤ２と一致したかを意味する。アドレス選択回路２３０（図８Ｄ）では、このアドレスマッチ情報ＦｌｇＭ＃１〜ｎをもとに、入力アドレスＸＡＤＤ２を置換アドレスに切り換える処理を行っている。
【００８５】
図８Ｃは、ＦｉＦｏブロック２２０に含まれる２つのアドレスＦｉＦｏ（ＦＦ＃Ａ，ＦＦ＃Ｂ）を示している。図８Ｃに示す回路は、入力アドレスＸＡＤＤ２を置換元アドレスとして取り込むＦｉＦＯ回路（ＦＦ＃Ａ１〜Ａｎ）、当該ダミー領域アドレスＸＡＤＤｄ２を置換アドレスとして取り込むＦｉＦＯ回路（ＦＦ＃Ｂ１〜Ｂｎ）、及び、アドレスマッチ情報ＭＡ＃１〜ｎを判定するＥＸＯＲ回路から成る。このアドレスマッチ情報ＭＡ＃１〜ｎは、個々の置換元アドレス（ＦＦ＃Ａ１〜Ａｎ）が入力アドレスＸＡＤＤ２と一致するか否かを意味する。
【００８６】
図８Ｄは、ＦｉＦｏブロック２２０に含まれるフラグＦｉＦｏ（ＦＦ＃Ｃ）を示している。図８Ｄに示す回路は、当該ダミー領域の状態フラグ信号ｄｍＦｌａｇを、置換アドレスのフラグ情報として取り込むＦｉＦｏ回路（ＦＦ＃Ｃ１〜Ｃｎ）と、次のフラグ情報を決定する組合せ回路からなる。アドレスＦｉＦｏの動作は、逐次シフト動作で、単純に先のデータを次のデータとして取り込んでいくが、フラグＦｉＦｏは少し異なる。初段ＦＦ＃Ｃ１は、ダミー領域の状態フラグ信号ｄｍＦｌａｇをそのまま取り込むが、２段目以降は、先のフラグ情報と先のアドレスマッチ情報ＭＡ＃１〜ｎとのＡＮＤ情報を、次のフラグ情報として取り込む。
【００８７】
このフラグ処理は、次の通り、実動作を反映する。例えば、ロウコピー動作を実施する際、アドレスＦｉＦｏに記憶する置換元アドレス（ＦＦ＃Ａｉ）と、入力アドレスＸＡＤＤ２が、１つでも一致した場合、まず、対応する置換アドレス（ＦＦ＃Ｂｉ）とＸＡＤＤ２が切り換り、コピー元として、当該ダミー領域のワード線が活性化される。次に、冗長欠陥救済回路により、同一セクションのダミー領域アドレスＸＡＤＤｄ２が新たに割当てられ、コピー先として、別のダミー領域ワード線が活性化される。つまり、ダミー領域内でロウコピー動作が行われる。このとき、コピー元の当該ダミー領域アドレスのセルデータは、アドレス置換とともに、別のダミー領域アドレスへコピーされるため、コピー元の当該ダミー領域アドレスのフラグ情報は無効（Ｌｏｗ）に変更する必要がある。すなわち、当該アドレスマッチ情報ＭＡ＃ｉはＬｏｗなので、それとＡＮＤを取った次のフラグ情報も（先のフラグ情報に関わらず）Ｌｏｗ（無効）となり、実動作と一致する。
【００８８】
フラグ情報は、前の状態がＨｉｇｈ（有効）で、かつ、入力アドレスＸＡＤＤ２と不一致の状態が続くと、Ｈｉｇｈ（有効）を維持するが、いずれ最終段にシフトされ、ロウコピーバック動作の対象となり、Ｌｏｗ（無効）にされる。最終段のフラグ情報（ＦＦ＃Ｃｎの保持データ）がＨｉｇｈ（有効）、かつ、当該置換元アドレス（ＦＦ＃Ａｎの保持データ）ＲｃＡ＃ｎが入力アドレスＸＡＤＤ２と不一致だった場合、ＲｈｒＰＤの活性化（Row Hammerリフレッシュ期間）とともに、フラグＦｉＦｏ最終段から出力されるフラグ信号ＦｌｇＢａｃｋが活性化され、タイミング生成回路２１０（図８Ｂ）では、先に述べたように、ロウコピーバック動作のための信号活性が行われる。ロウアドレスの逆置換動作の最後に、タイミング生成回路２１０（図８Ｂ）からクリア信号ＦＢＣｌｒが活性化され、フラグＦｉＦｏの最終段ＦＦ＃Ｃｎは、Ｌｏｗ（無効）に更新される。これにより、次のロウコピー動作のため、ダミー領域に空きがつくられる。
【００８９】
しかしながら、フラグ情報が、最終段でＨｉｇｈ（有効）を維持していた場合でも、次の入力アドレスＸＡＤＤ２が、たまたま、ＦｉＦｏ最終段の置換元アドレスＲｃＡ＃ｎと一致した場合、当該アドレスマッチ情報ＭＡ＃ｎはＬｏｗになるので、コピーバックフラグ信号ＦｌｇＢａｃｋは非活性化され、ロウコピーバック動作は行われない。先に述べたアドレスマッチが発生した場合同様、ダミー領域内でのロウコピー動作が行われる。まず、入力アドレスＸＡＤＤ２が、置換アドレスＲｃＢ＃ｎと切り換り、コピー元として、当該ダミー領域のワード線が活性化される。次に、冗長欠陥救済回路１２３により、同一セクションのダミー領域アドレスＸＡＤＤｄ２が新たに割当てられ、コピー先として、別のダミー領域ワード線が活性化される。（すなわち、ダミー領域内でのロウコピー動作である。）ロウコピー動作の最後に、タイミング生成回路２１０（図８Ｂ）からクロック信号ＲｃＣｌｋが活性化され、ＦｉＦｏシフト動作が行われるが、コピー元のＦｉＦｏ最終段のデータは、ＦｉＦｏ初段に移ることになる。ＦｉＦｏ最終段（＃ｎ）には、その１つ隣のデータ（＃ｎ−１）が移り、消去されるようにみえるが、ＦｉＦｏ初段において、置換元アドレスには、入力アドレスＸＡＤＤ２が入り、先の最終段ＲｃＡ＃ｎと同じである。すなわち、当該ロウアドレスに対するＦｉＦｏブロックでの記憶／管理が継続する。当該置換アドレス、当該フラグ情報には、冗長欠陥救済回路１２３から新たに供給されたＸＡＤＤｄ２（コピー先アドレス）、ｄｍＦｌａｇ（＝Ｈｉｇｈ）が入り、更新されることになる。
【００９０】
アドレス選択回路２３０（図８Ｅ）は、ロウコピー／ロウコピーバック動作のアドレス供給を実現するため、それぞれの動作に応じて、ロウコピー用アドレスＸＡＤＤｒｃのアドレス値を切換え、ロウコピーマッチ信号ＲｃＭａｔｃｈを活性化し、第３のマルチプレクサ１２７（図５Ｂ）でのアドレス切換えを連動して行う。タイミング生成回路２１０（図８Ｂ）から、アドレス選択信号ＲｃＳｅｌ、ロウコピーバック信号ＲｃＢａｃｋ、冗長欠陥救済回路１２３（図５Ｂ）から、新たに割当てられたダミー領域アドレスＸＡＤＤｄ２、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）から、ロウコピーバックフラグ信号ＦｌｇＢａｃｋ、置換アドレスＲｃＢ＃１〜ｎ、最終段の置換元アドレスＲｃＡ＃ｎ、アドレスマッチ情報ＦｌｇＭ＃１〜ｎ、を入力される。
【００９１】
通常のアクティブ動作、あるいは、リフレッシュ動作の場合、アドレス選択信号ＲｃＳｅｌ、ロウコピーバック信号ＲｃＢａｃｋ、ロウコピーバックフラグ信号ＦｌｇＢａｃｋは非活性化のままである。入力アドレスＸＡＤＤ２が、ＦｉＦｏブロック２２０内のどのアドレスともマッチしない場合には、そのまま、アドレス切換えもなく、ロウアドレスＸＡＤＤ３は、ＸＡＤＤ２のまま、同じになり、アクティブ動作、あるいは、リフレッシュ動作が実施されることになる。入力アドレスＸＡＤＤ２が、ＦｉＦｏブロック２２０内の（有効な）いずれかのアドレスとマッチした場合には、アドレスマッチ情報ＦｌｇＭ＃１〜ｎのいずれかが活性化する。これにより、まず、アドレス選択回路２３０内部のアドレスマッチ情報ＲｃＭ＃１〜ｎの対応するいずれかが活性化し、ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化される。ロウアドレスＸＡＤＤ３は、第３のマルチプレクサ１２７（図５Ｂ）により、アドレス選択回路２３０から供給されるＸＡＤＤｒｃに切り換える。冗長欠陥救済回路１２３のように、入力アドレスＸＡＤＤ２を、アドレスＸＡＤＤｒｃ（アドレスマッチした当該置換アドレス）に切換え、アクティブ動作、あるいは、リフレッシュ動作が実施される（図９Ｃの後半）。
【００９２】
ロウコピー動作の場合、ロウコピーバック信号ＲｃＢａｃｋ、ロウコピーバックフラグ信号ＦｌｇＢａｃｋは非活性化のままである。アドレス選択信号ＲｃＳｅｌは、先に述べた通り（図８Ｂ）、ロウコピー動作期間（ＲｈｒＰＤ活性化期間）の後半、活性化する。ロウコピーマッチ信号ＲｃＭａｔｃｈも、ロウコピー動作期間（ＲｈｒＰＤ活性化期間）の後半、活性化し、アドレス選択（ＸＡＤＤ３）を入力アドレスＸＡＤＤ２から、新たに割当てられたダミー領域アドレスＸＡＤＤｄ２に切り換える。これにより、コピー元ＸＡＤＤ２、コピー先ＸＡＤＤｄ２とするロウコピー動作が実現される。
【００９３】
また、たまたま、入力アドレスＸＡＤＤ２が、ＦｉＦｏブロック２２０内の（有効な）いずれかのアドレスとマッチした場合には、アドレスマッチ情報ＦｌｇＭ＃１〜ｎのいずれかが活性化される。先に述べた通り、ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化され、当該活性化に対応した置換アドレスＲｃＢ＃１〜ｎのいずれかが選択され、入力アドレスをＸＡＤＤ２から置換アドレスとなるＸＡＤＤｒｃに切り換える。次に、ロウコピー動作期間（ＲｈｒＰＤ活性化期間）の後半、アドレス選択信号ＲｃＳｅｌが活性化し、ロウコピー用アドレスＸＡＤＤｒｃは、新たに割当てられたダミー領域アドレスＸＡＤＤｄ２に切り換る。これにより、コピー元がＸＡＤＤ２の置換アドレス（ＲｃＢ＃１〜ｎのいずれか）、コピー先ＸＡＤＤｄ２とするロウコピー動作が実現される。これは、ダミー領域内でのロウコピー動作となる。
【００９４】
ロウコピーバック動作の場合、ロウコピーバックフラグ信号ＦｌｇＢａｃｋが活性化状態にあり、ロウコピーバック動作期間（ＲｈｒＰＤ活性化期間）、ロウコピーバック信号ＲｃＢａｃｋは活性化する。アドレス選択信号ＲｃＳｅｌは、ロウコピーバック動作期間（ＲｈｒＰＤ活性化期間）の後半、活性化する。まず、ロウコピーバック信号ＲｃＢａｃｋの活性化により、強制的に、ＦｉＦｏ最終段のアドレス選択フラグＲｃＭ＃ｎが活性化する。ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化すると同時に、ＦｉＦｏ最終段の置換アドレスＲｃＢ＃ｎが、マッチアドレスとして選択され、ロウコピー用アドレスＸＡＤＤｒｃとなる。これにより、ロウアドレスＸＡＤＤ３は、置換アドレスＲｃＢ＃ｎ（ＦｉＦｏ最終段）に切り換えられる。ロウコピーバック動作期間中（ＲｈｒＰＤ活性化期間）の後半、アドレス選択信号ＲｃＳｅｌが活性化し、ロウコピーバックフラグ信号ＦｌｇＢａｃｋの活性化状態にあることから、ＸＡＤＤｒｃは、ＦｉＦｏ最終段の置換元アドレスＲｃＡ＃ｎに切り換る。以上から、コピー元が置換アドレスＲｃＢ＃ｎ（ＦｉＦｏ最終段）、コピー先が置換元アドレスＲｃＡ＃ｎ（ＦｉＦｏ最終段）のロウコピーバック動作が実現される。
【００９５】
また、たまたま、入力アドレスＸＡＤＤ２が、ＦｉＦｏブロック最終段の置換元アドレスＲｃＡ＃ｎとマッチした場合には、ＦｉＦｏブロック２２０（図８Ｄ）に示される通り、ロウコピーバックフラグ信号ＦｌｇＢａｃｋが非活性化状態になり、ロウコピーバック信号ＲｃＢａｃｋも非活性化にされる。このとき、先に述べた通り、アドレスマッチ情報ＦｌｇＭ＃ｎ（ＦｉＦｏ最終段）の活性化に従ったダミー領域内でのロウコピー動作になる。
【００９６】
次に、図９Ａに示すロウコピー動作の動作波形を用いて、ロウコピー実現の基本コンセプトについて説明する。
【００９７】
例えば、リフレッシュコマンドが入力され、コマンドデコーダ３４からリフレッシュ信号ＡＲＥＦが出力される。ロウ活性タイミング生成回路１２１（図５Ｂ）を通り、リフレッシュ動作期間、活性化するパルス信号ＲｅｆＰＤとなり、マルチプレクサ１２２、冗長欠陥救済回路１２３、ロウコピー制御回路１２６に分配される。また、通常のリフレッシュ動作同様、ロウ活性タイミング生成回路１２１（図５Ｂ）から、ロウ活性に必要な各種信号、ＢＬＥＱ（ビット線イコライズ）、ｗｄＥｎ（ワード線活性）、ｓａＥｎ（センスアンプ起動）などが活性化される。連動して、ロウコピー制御回路１２６から、２つのアドレスＸＡ＃ｉ、ＸＡ＃ｊがデコーダ回路部１２５に供給される。これにより、自動的にワード線選択が変更され、活性化されるワード線がＸＡ＃ｉからＸＡ＃ｊへ切り換る。しかし、そのアドレスの切換え期間にかぶせるように、ワード線非活性信号ｗｄＤｉｓｆを供給し、切換え過程で生じうるアドレスデコーダのグリッチを防止し、意図しないロウアドレスが活性化するのを防いでいる。このように、ロウコピー制御から、２つのアドレス供給と共に、ワード線非活性信号を供給することで、従来からのロウ系回路を流用でき、大規模な変更を不要化できる。また、次のロウアドレスＸＡ＃ｊへの切換えの時間は、最初のロウアドレスＸＡ＃ｉに対するセンスアンプ起動がされ、ビット線振幅がフルになるまで待つ必要はなく、例えば、５０％程度の段階で、切換えをはじめても、信号増幅動作に支障はなく、ロウコピー動作は正常に行える。つまり、ロウコピーに要する時間は、通常リフレッシュと同程度にすることができる。
【００９８】
次に、図９Ｂに示すロウコピー動作の動作波形を用いて、通常アレイからダミー領域へのコピー動作について説明する。
【００９９】
例えば、リフレッシュコマンドが入力され、コマンドデコーダ３４からリフレッシュ信号ＡＲＥＦが出力される。リフレッシュ状態制御回路４８から、Ｒｈｒ信号が活性化され、Row Hammerリフレッシュの期間が到来する。ロウコピー制御回路１２６内、タイミング生成回路２１０（図８Ｂ）から、ＲｈｒＰＤが活性化し（コピーバックフラグ信号ＦｌｇＢａｃｋが非活性化状態にあり）、先に述べた通り、ロウコピー動作が行われる。まず、リフレッシュ用アドレスＲＸＡＤＤが、リフレッシュカウンタ値から、抽出されたRow Hammer加害者アドレスＲＨに切り換る（図７）。冗長欠陥救済回路１２３を通過したアドレスＸＡＤＤ２がＲＨになるとともに、（加害者アドレスＲＨと同じセクションの）ダミー領域アドレスＸＡＤＤｄ２、当該フラグ情報ｄｍＦｌａｇ（＝Ｈｉｇｈ）が、ロウコピー制御へ供給される。ロウ活性タイミング生成回路から、ＢＬＥＱが非活性化、ｗｄＥｎが活性化し、プリチャージ状態が解除され、ロウアドレスＲＨのワード線が起動される。続いて、ｓａＥｎが活性化し、センスアンプが起動する。しばらくして、アドレス選択信号ＲｃＳｅｌ、ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化され、ロウアドレスが先のダミー領域アドレスＸＡＤＤｄ２（DMA for RH）に切り換る。また、その切換え時間にかぶせるように、当該期間、ワード非活性信号ｗｄＤｉｓｆが活性化し、グリッチ発生を抑える。これにより、ロウアドレスＲＨから、ダミー領域アドレスＸＡＤＤｄ２（DMA for RH）へ、セルデータのコピーが行われる。最後に、各種信号、ｗｄＥｎ、ｓａＥｎ、ＢＬＥＱが非活性化し、メモリアレイはプリチャージ状態（スタンバイ状態）になる。連動して、クロック信号ＲｃＣｌｋが活性化し、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）に、先の置換アドレス（DMA for RH）、置換元アドレスＲＨ、フラグ情報ｄｍＦｌａｇを取り込み、動作完了となる。
【０１００】
次に、図９Ｃに示すロウコピーバック動作の動作波形を用いて、ダミー領域から通常アレイへのコピー動作について説明する。
【０１０１】
例えば、リフレッシュコマンドが入力され、コマンドデコーダ３４からリフレッシュ信号ＡＲＥＦが出力される。リフレッシュ状態制御回路４８から、Ｒｈｒ信号が活性化され、Row Hammerリフレッシュの期間が到来する。コピーバックフラグ信号ＦｌｇＢａｃｋが活性化状態にあり、先に述べた通り、コピーバック動作が実施される。まず、ロウコピー動作同様、リフレッシュ用アドレスＲＸＡＤＤが、リフレッシュカウンタ値から、抽出されたRow Hammer加害者アドレスＲＨに切り換る（図７）。冗長欠陥救済回路１２３を通過したアドレスＸＡＤＤ２がＲＨになるとともに、（加害者アドレスＲＨと同じセクションの）ダミー領域アドレスＸＡＤＤｄ２、当該フラグ情報ｄｍＦｌａｇが、ロウコピー制御へ供給される。しかしながら、ロウコピーバック動作では、これら入力情報は使用されない。コピーバックフラグ信号ＦｌｇＢａｃｋの活性化を受け、タイミング生成回路２１０（図８Ｂ）から、その動作期間、コピーバック信号ＲｃＢａｃｋが活性化される。アドレス選択回路２３０（図８Ｅ）から、強制的に、ＦｉＦｏブロック最終段のアドレスマッチフラグＲｃＭ＃ｎが活性化し、ロウコピー用アドレスＸＡＤＤｒｃとして、置換アドレスＲｃＢ＃ｎが選択される。同時に、コピーバック信号ＲｃＢａｃｋに連動して、ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化する。以上から、第３のマルチプレクサ１２７を通したロウアドレスＸＡＤＤ３は、置換アドレスＲｃＢ＃ｎ（ダミー領域アドレス）になる。ロウ活性タイミング生成回路１２１から、ＢＬＥＱが非活性化、ｗｄＥｎが活性化し、プリチャージ状態が解除され、置換アドレスＲｃＢ＃ｎ（ダミー領域アドレス）のワード線が活性化される。続いて、ｓａＥｎが活性化し、センスアンプが起動する。しばらくして、アドレス選択信号ＲｃＳｅｌが活性化され、ロウコピー用アドレスＸＡＤＤｒｃは、ＦｉＦｏ最終段の置換元アドレスＲｃＡ＃ｎ（通常領域アドレス）に切換えられる。また、その切換え時間にかぶせるように、当該期間、ワード非活性信号ｗｄＤｉｓｆが活性化し、グリッチ発生を抑える。これにより、ダミー領域アドレスＲｃＢ＃ｎ（置換アドレス）から、通常領域アドレスＲｃＡ＃ｎ（置換元アドレス）へ、セルデータのコピー（逆置換動作）が行われる。最後に、各種信号、ｗｄＥｎ、ｓａＥｎ、ＢＬＥＱが非活性化し、メモリアレイはプリチャージ状態（スタンバイ状態）になる。連動して、クリア信号ＦＢＣｌｒが活性化し、フラグＦｉＦｏ２２０（図８Ｄ）の最終段ＦＦ＃Ｃｎをリセットし、ＦｉＦｏブロック最終段を無効、つまり空（Ｌｏｗ）に更新する。これにより、次にロウコピー動作が実施可能となり、ロウコピーバック動作は完了する。
【０１０２】
次に、図９Ｄに示すロウコピー動作の動作波形を用いて、ダミー領域からダミー領域へのコピー動作について説明する。
【０１０３】
例えば、リフレッシュコマンドが入力され、コマンドデコーダ３４からリフレッシュ信号ＡＲＥＦが出力される。リフレッシュ状態制御回路４８から、Ｒｈｒ信号が活性化され、Row Hammerリフレッシュの期間が到来する。コピーバックフラグ信号ＦｌｇＢａｃｋが非活性化状態にあると、先に述べた通り、ロウコピー動作が実施される。まず、リフレッシュ用アドレスＲＸＡＤＤが、リフレッシュカウンタ値から、抽出されたRow Hammer加害者アドレスＲＨに切り換る（図７）。冗長欠陥救済回路１２３を通過したアドレスＸＡＤＤ２がＲＨになるとともに、（加害者アドレスＲＨと同じセクションの）ダミー領域アドレスＸＡＤＤｄ２、当該フラグ情報ｄｍＦｌａｇ（＝Ｈｉｇｈ）が、ロウコピー制御へ供給される。ここで、たまたま、ハンマーアドレスＲＨ（＝ＸＡＤＤ２）がＦｉＦｏブロック２２０（図８Ｃ）に記憶するいずれかの置換元アドレスＲｃＡ＃ｋとマッチした場合（ハンマーアドレスＲＨ＝置換元アドレスＲｃＡ＃ｋとなった場合）、活性化した当該アドレスマッチ信号ＦｌｇＭ＃ｋにより、アドレス選択回路２３０（図８Ｅ）内にて、当該置換アドレスＲｃＢ＃ｋが選択され、ロウアドレスＸＡＤＤｒｃになると同時に、ロウコピーマッチ信号ＲｃＭａｔｃｈが活性化する。第３のマルチプレクサ１２７を通じたロウアドレスＸＡＤＤ３は、ハンマーアドレスＲＨ（＝ＸＡＤＤ２）でなく、当該置換アドレスＲｃＢ＃ｋになる。ロウ活性タイミング生成回路１２１から、ＢＬＥＱが非活性化、ｗｄＥｎが活性化し、プリチャージ状態が解除され、当該置換アドレスＲｃＢ＃ｋ（ダミー領域アドレス）のワード線が活性化される。続いて、ｓａＥｎが活性化し、センスアンプが起動し、セルデータがビット線に読み出される。しばらくして、アドレス選択信号ＲｃＳｅｌが活性化され、ロウコピー用アドレスＸＡＤＤｒｃは、ハンマーアドレスＲＨ（＝ＸＡＤＤ２）用に割当てられたダミー領域アドレスＸＡＤＤｄ２（DMA for RH）に切り換る。また、その切換え時間にかぶせるように、当該期間、ワード非活性信号ｗｄＤｉｓｆが活性化し、グリッチ発生を抑える。これにより、ダミー領域アドレスＲｃＢ＃ｋから、ダミー領域アドレスＸＡＤＤｄ２（DMA for RH）へ、セルデータのコピーが行われる。すなわち、ダミー領域内でのロウコピー動作になる。最後に、各種信号、ｗｄＥｎ、ｓａＥｎ、ＢＬＥＱが非活性化し、メモリアレイはプリチャージ状態（スタンバイ状態）になる。連動して、クロック信号ＲｃＣｌｋが活性化し、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）に、先の置換アドレス（DMA for RH）、置換元アドレスＲＨ（＝ＲｃＡ＃ｋ）、フラグ情報ｄｍＦｌａｇを取り込み、動作完了となる。
【０１０４】
最後に、ロウコピー／コピーバック方式のメリットをまとめて説明する。
【０１０５】
以上、ロウコピー／コピーバック動作の実施例について、説明してきたが、ここで注目すべきは、ＦｉＦｏブロック２２０（図８Ｃ及び図８Ｄ）のアドレスマッチ機構である。ＦｉＦｏブロック２２０でアドレスマッチが発生し、ダミー領域内で、ロウコピー／コピーバック動作が行われる場合、置換されたロウアドレスは、通常領域へ復帰することなく、ダミー領域内で、ダイナミックにロウアドレスを切り換えていくことになる。この状態が延々と続いた場合には、Row Hammer加害者アドレスは、延々と、加害者アドレスではなくなり、大きなRow Hammer耐性をもたらすことになる。また、ハンマーアドレスほど、出現確率が高く、アドレスマッチを発生する確率が高いことから、ダミー領域に長くとどまるよう、ロウアドレスの選別が行われることになる。つまり、本提案のロウコピー制御には、Row Hammerリフレッシュをロウコピー動作に置き換えるだけでなく、それ自身が、ハンマーアドレスの検出能力をもつのである。これは、リフレッシュ制御回路４０Ａ，４０Ｂ（図２Ａまたは図７）と同様に、ＦｉＦｏに蓄えた複数アドレスと、入力アドレスとのマッチ検出（ＥＸＯＲ）を実施していることから、もたらされる。故に、第１の実施形態のようなリフレッシュ制御回路４０Ａ又は４０Ｂ（図７）と組み合わせて使用した場合には、２ステージＦｉＦｏ構成（図４）のように、非常に高いハンマーアドレス検出能力をもつことになる。ある意味、第２の実施形態は、先に述べたような、Row Hammerリフレッシュをロウコピー動作に置き換えることでもたらされるメリット（ロウアクセス分散化によるロウ系回路のＨＣ耐性向上など）を加えた、２ステージＦｉＦｏ構成（図４）の変形例ともいえる。
【０１０６】
このように、割り込みサイクル信号Ｒｈｒが活性化している場合には、通常のリフレッシュ動作に加え、ダミーアレイ領域７２に含まれるダミーワード線ＤＷＬに空きを作るロウコピーバック動作と、通常アレイ領域７１に含まれるワード線ＷＬのアドレスをダミーアレイ領域７２に含まれるダミーワード線ＤＷＬに割り当てるロウコピー動作が実行される。
【０１０７】
このように、本実施形態においては、アクセス頻度の高いワード線の物理的な位置が動的に変化することから、同じワード線ＷＬに対するアクセス回数が軽減される。これにより、アクセス頻度の高いワード線ＷＬに関連する（主に隣接する）ワード線ＷＬにおいて、情報保持特性の低下が生じにくくなる。さらには、ロウ系回路のＨＣ耐性向上を含む信頼度向上効果も付加される。
【０１０８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１０９】
１０Ａ，１０Ｂ    半導体装置
１１      メモリセルアレイ
１２Ａ，１２Ｂ    ロウデコーダ
１３      カラムデコーダ
１４      リードライトアンプ
１５      入出力回路
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４      データ端子
２５      データマスク端子
２６，２７    電源端子
３１      アドレス入力回路
３２      アドレス出力回路
３３      コマンド入力回路
３４      コマンドデコーダ
３５      クロック入力回路
３６      内部クロック生成回路
３７      内部電源発生回路
４０Ａ，４０Ｂ    リフレッシュ制御回路
４１      サンプリング信号生成回路
４２      シフトレジスタ
４３      ＮＡＮＤゲート回路
４４      ＡＮＤゲート回路
４５      ラッチ回路
４６      アドレス変換回路
４７      リフレッシュカウンタ
４８      リフレッシュ状態制御回路
４９      マルチプレクサ
７１      通常アレイ領域
７２      ダミーアレイ領域
１２１    ロウ活性タイミング生成回路
１２２    マルチプレクサ
１２３    冗長欠陥救済回路
１２４    マルチプレクサ
１２５    デコーダ回路部
１２６    ロウコピー制御回路
１２７    マルチプレクサ
１２８    ＡＮＤゲート回路
２１０    タイミング生成回路
２２０    ＦｉＦｏブロック
２３０    アドレス選択回路
４１１    擬似乱数発生回路
４１２    カウンタ回路
４１３    ＸＯＲ回路
４１４    ＡＮＤゲート回路
４１５    カウンタ回路
４１６    ＸＯＲ回路
４１７    ＡＮＤゲート回路
４８１    カウンタ回路
４８２    シフトレジスタ
４８３    論理回路
ＢＬ      ビット線
ＢＬ１，ＢＬ２    検出ブロック
ＤＷＬ    ダミーワード線
ＦＦ，ＦＦＡ，ＦＦＢ    フリップフロップ回路
ＭＣ      メモリセル
Ｒｅｇｉｏｎ０〜Ｒｅｇｉｏｎ３    アレイ領域
ＳＡＭＰ  センスアンプ
ＴＧ      トランスファゲート
ＷＬ      ワード線
ＸＯＲ１〜ＸＯＲｎ    比較回路
【図１Ａ】
2017182854.tif 000003
【図１Ｂ】
2017182854.tif 000004
【図２Ａ】
2017182854.tif 000005
【図２Ｂ】
2017182854.tif 000006
【図２Ｃ】
2017182854.tif 000007
【図２Ｄ】
2017182854.tif 000008
【図２Ｅ】
2017182854.tif 000009
【図２Ｆ】
2017182854.tif 000010
【図３】
2017182854.tif 000011
【図４】
2017182854.tif 000012
【図５Ａ】
2017182854.tif 000013
【図５Ｂ】
2017182854.tif 000014
【図６】
2017182854.tif 000015
【図７】
2017182854.tif 000016
【図８Ａ】
2017182854.tif 000017
【図８Ｂ】
2017182854.tif 000018
【図８Ｃ】
2017182854.tif 000019
【図８Ｄ】
2017182854.tif 000020
【図８Ｅ】
2017182854.tif 000021
【図９Ａ】
2017182854.tif 000022
【図９Ｂ】
2017182854.tif 000023
【図９Ｃ】
2017182854.tif 000024
【図９Ｄ】
2017182854.tif 000025