(57)【要約】【課題】検証の容易化を図ること。【解決手段】半導体設計検証装置１００は、複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１の一端が、回路１０１に含まれる外部端子１０２と接続され、複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１と異なる第２の保護ダイオード１０５−２の一端が部分回路の入力端に接続されたことを示す第２回路情報１１２を取得する。半導体設計検証装置１００は、第２物理設計情報１２２を取得する。半導体設計検証装置１００は、取得した第２物理設計情報１２２が示す回路１０１に含まれる複数の保護ダイオード１０５の一端同士を接続するメタル配線１０６を無効化する。半導体設計検証装置１００は、無効化した後の第２物理設計情報１２２が示すセル間の配線による接続関係と、第２回路情報１１２が示すセル間の接続関係との一致を判定する。【選択図】図１
2017037582.tif 000002
【特許請求の範囲】
【請求項１】
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を行う制御部を有することを特徴とする半導体設計検証装置。
【請求項２】
前記回路情報を取得する処理では、
前記回路に含まれる前記セルおよび前記セル間の接続関係を示す第１回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる保護ダイオードの一端が前記外部端子に接続され、前記保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す第１回路情報に基づいて、前記第１回路情報が示す前記回路に含まれる前記保護ダイオードを、前記保護ダイオードと等価な前記複数の保護ダイオードに置き換え、前記複数の保護ダイオードに含まれる前記第１の保護ダイオードの一端を外部端子に接続し、前記複数の保護ダイオードに含まれる前記第２の保護ダイオードの一端を前記部分回路の入力端に接続したことを示す第２回路情報を生成することにより第２回路情報を取得し、
前記判定する処理では、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記第２回路情報が示す前記セル間の接続関係との一致を判定する、
ことを特徴とする請求項１に記載の半導体設計検証装置。
【請求項３】
前記物理設計情報を取得する処理では、
前記回路に含まれる前記セルおよび前記セル間の配線を示す第１物理設計情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる保護ダイオードの一端が前記外部端子に接続され、前記保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す第１物理設計情報に基づいて、前記保護ダイオードを前記保護ダイオードと等価な前記複数の保護ダイオードに置き換え、置き換えた前記複数の保護ダイオードのうちの前記第１の保護ダイオードの一端が前記外部端子に接続され、置き換えた前記複数の保護ダイオードのうちの前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す第２物理設計情報を生成することにより第２物理設計情報を取得し、
前記配線を無効化する処理では、
取得した前記第２物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化する、
ことを特徴とする請求項１または２に記載の半導体設計検証装置。
【請求項４】
前記物理設計情報は、前記回路を形成する層と異なる層を表す図形が、前記複数の保護ダイオードの一端同士を接続する前記配線に重なったことを示し、
前記無効化する処理では、
前記回路に含まれる配線のうち前記図形が重ねられた配線を、前記図形と前記配線との図形論理演算処理によって検出し、
検出した前記配線を無効化する、
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体設計検証装置。
【請求項５】
前記制御部は、
無効化した後の前記物理設計情報が示す前記セル間の配線による接続関係と、取得した前記回路情報が示す前記セル間の接続関係とが一致していると判定した場合に、無効化した後の前記物理設計情報が示す無効化した前記配線を有効化する、
ことを特徴とする請求項１〜４のいずれか一つに記載の半導体設計検証装置。
【請求項６】
前記制御部は、
無効化した後の前記物理設計情報が示す前記セル間の配線による接続関係と、前記回路情報が示す前記セル間の接続関係とが一致していると判定した場合に、無効化した後の前記物理設計情報に基づいて、無効化した後の前記物理設計情報が示す前記複数の保護ダイオードを前記複数の保護ダイオードと等価な保護ダイオードに置き換え、前記保護ダイオードの一端に前記外部端子を接続し、前記保護ダイオードの一端に前記部分回路の端子を接続したことを示す物理設計情報を生成する、
ことを特徴とする請求項１〜４のいずれか一つに記載の半導体設計検証装置。
【請求項７】
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路に接続され、前記第１の保護ダイオードの一端と前記第２の保護ダイオードの一端とが抵抗を介して接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記部分回路を保護するための前記回路に含まれる保護ダイオードの一方のウェル領域に含まれる複数の端子のうちの第１の端子が前記外部端子に接続され、前記保護ダイオードの前記一方のウェル領域に含まれる前記複数の端子のうちの第２の端子が前記部分回路に接続され、前記複数の端子同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の端子同士を接続する配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を行う制御部を有することを特徴とする半導体設計検証装置。
【請求項８】
コンピュータが、
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を実行することを特徴とする半導体設計検証方法。
【請求項９】
コンピュータに、
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を実行させることを特徴とする半導体設計検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計検証装置、半導体設計検証方法、および半導体設計検証プログラムに関する。
【背景技術】
【０００２】
従来、電子回路や半導体素子などの誤動作を引き起こす要因としてＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が公知である。半導体素子の微細化により半導体素子のＥＳＤ耐性が低下してきており、ＥＳＤにより半導体素子が破壊されやすい。そこで、従来、ＥＳＤの保護回路を設計することにより、半導体素子の破壊を抑制する。
【０００３】
ＥＳＤの保護回路は、例えば、ＥＳＤ用の保護ダイオードなどであり、外部端子と保護対象のロジック回路と、の間にＥＳＤ用の保護ダイオードが設けられるように設計が行われる。これにより、外部端子から受けたＥＳＤをロジック回路に到達する前に、保護ダイオードによって流すことができる。
【０００４】
また、従来、電子回路の物理設計が終了した後に、正しく設計できたことを確認するための物理検証が行われる。物理検証では、例えば、物理設計におけるセル間の配線による接続関係と、回路設計におけるセル間の接続関係と、が一致しているか否かなどの確認が行われる。
【０００５】
また、従来、ＥＳＤの保護回路に含まれる半導体素子として第１のダイオードと第２のダイオードとを有する２個のダイオードを適用しており、第２のダイオードにＷｅｌｌ抵抗を設けることにより、小面積化を図る技術が公知である（例えば、以下特許文献１参照。）。
【０００６】
また、従来、第１層配線のマスク層にカット層を重ねると、第１層配線のマスク層から、第１層配線のカット層に対応する箇所をカットする技術が公知である（例えば、以下特許文献２参照。）。
【０００７】
また、従来、パッドから同一ノード上に接続されている素子を抽出し、抽出した素子の接続情報および寸法情報に基づく演算値を算出し、演算値と基準値との比較によりＥＳＤ耐圧を有するか否かを判定する技術が公知である（例えば、以下特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２６５９４２号公報
【特許文献２】特開２００３−７８０１２号公報
【特許文献３】特開２０１０−２１８４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来、レイアウト設計後に外部端子とロジック回路との間に保護ダイオードが設けられたか否かを検証することは困難であるという問題点がある。例えば、回路情報には、セル間の接続関係を示す情報が含まれるが、セル間の接続順序を示す情報が含まれない。そのため、レイアウト設計において、外部端子とロジック回路との間に保護ダイオードが設けられなくとも、外部端子とロジック回路の各々に保護ダイオードが接続されているならば、物理設計情報と回路情報との比較の検証によって正しいレイアウトであると判断される。
【００１０】
１つの側面では、本発明は、検証の容易化を図ることができる半導体設計検証装置、半導体設計検証方法、および半導体設計検証プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一側面によれば、回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する半導体設計検証装置、半導体設計検証方法、および半導体設計検証プログラムが提案される。
【発明の効果】
【００１２】
本発明の一態様によれば、検証の容易化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明にかかる半導体設計検証装置の一動作例を示す説明図である。
【図２】図２は、回路設計におけるＥＳＤの保護ダイオード例を示す説明図である。
【図３】図３は、レイアウト設計におけるＥＳＤの保護ダイオード例を示す説明図である。
【図４】図４は、保護ダイオードが外部端子とロジック回路との間にない例１を示す説明図である。
【図５】図５は、保護ダイオードが外部端子とロジック回路との間にない例２を示す説明図である。
【図６】図６は、半導体設計検証装置のハードウェア構成例を示す説明図である。
【図７】図７は、半導体設計検証装置の機能的構成例を示すブロック図である。
【図８】図８は、保護ダイオードと第１回路情報例を示す説明図である。
【図９】図９は、分割後の保護ダイオードと第２回路情報例を示す説明図である。
【図１０】図１０は、分割後の保護ダイオードと外部端子およびロジック回路との接続例を示す説明図である。
【図１１】図１１は、分割前の保護ダイオードのレイアウトの平面図例を示す説明図である。
【図１２】図１２は、保護ダイオードのレイアウトの立体図例を示す説明図である。
【図１３】図１３は、分割例１における分割後の保護ダイオードのレイアウトの平面図例を示す説明図である。
【図１４】図１４は、分割例１における分割後の保護ダイオードのレイアウトの立体図例を示す説明図である。
【図１５】図１５は、分割例１における分割後の保護ダイオードの端子間をメタル配線によって接続する例を示す説明図である。
【図１６】図１６は、分割例１におけるマスクレイヤを設ける例を示す説明図である。
【図１７】図１７は、分割例１におけるマスクレイヤの図形と重なった部分のメタル配線例を示す説明図である。
【図１８】図１８は、分割例１における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例１を示す説明図である。
【図１９】図１９は、分割例１における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例２を示す説明図である。
【図２０】図２０は、分割例２における保護ダイオードを２つに分割してウェル抵抗を入れる例を示す説明図である。
【図２１】図２１は、分割例２におけるウェル抵抗を介して接続した２つの保護ダイオードと外部端子およびロジック回路との接続例を示す説明図である。
【図２２】図２２は、分割例２における分割後の保護ダイオードのレイアウトの平面図例を示す説明図である。
【図２３】図２３は、分割例２における分割後の保護ダイオードのレイアウトの立体図例を示す説明図である。
【図２４】図２４は、分割例２にかかる保護ダイオードの端子間にメタル配線を設けた例を示す説明図である。
【図２５】図２５は、分割例２におけるメタル配線にマスクレイヤの図形を重ねた例を示す説明図である。
【図２６】図２６は、分割例２におけるマスクレイヤの図形と重なった部分のメタル配線を示す説明図である。
【図２７】図２７は、分割例２における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例１を示す説明図である。
【図２８】図２８は、分割例２における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例２を示す説明図である。
【図２９】図２９は、保護ダイオード例を示す説明図である。
【図３０】図３０は、図形論理演算処理による重なった部分の検出例を示す説明図である。
【図３１】図３１は、半導体設計検証装置による半導体設計検証処理手順例を示すフローチャート（その１）である。
【図３２】図３２は、半導体設計検証装置による半導体設計検証処理手順例を示すフローチャート（その２）である。
【図３３】図３３は、分割例１にかかる半導体設計検証装置による第２回路情報の生成処理手順例を示すフローチャートである。
【図３４】図３４は、分割例２にかかる半導体設計検証装置による第２回路情報の生成処理手順例を示すフローチャートである。
【図３５】図３５は、分割例１にかかる半導体設計検証装置による第２物理設計情報の生成処理手順例を示すフローチャートである。
【図３６】図３６は、分割例２にかかる半導体設計検証装置による第２物理設計情報の生成処理手順例を示すフローチャートである。
【図３７】図３７は、半導体設計検証装置による接続処理手順例を示すフローチャートである。
【図３８】図３８は、半導体設計検証装置によるマスクレイヤの配置処理手順例を示すフローチャートである。
【図３９】図３９は、半導体設計検証装置による無効化処理手順例を示すフローチャートである。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照して、本発明にかかる半導体設計検証装置、半導体設計検証方法、および半導体設計検証プログラムの実施の形態を詳細に説明する。
【００１５】
図１は、本発明にかかる半導体設計検証装置の一動作例を示す説明図である。半導体設計検証装置１００は、回路１０１の設計および検証を支援するコンピュータである。回路１０１は、例えば、半導体集積回路などである。回路１０１は、例えば、ロジック回路１０３にＥＳＤが流入するのを抑止するために、外部端子１０２とロジック回路１０３との間に保護ダイオード１０４が設けられる。外部端子１０２とロジック回路１０３との間に保護ダイオード１０４が設けられるとは、例えば、メタル配線の接続順が外部端子１０２、保護ダイオード１０４、ロジック回路１０３の順で配置されたことを示す。これにより、静電気のような大きな電流が外部端子１０２に発生しても、外部端子１０２からロジック回路１０３に大きな電流が流れる前に保護ダイオード１０４に大きな電流が流れる。このため、ロジック回路１０３にＥＳＤのような大きな電流が流れるのを抑止できる。これにより、ＥＳＤからロジック回路１０３を保護することができる。図１に示す各保護ダイオードは、Ｎ側の保護ダイオードであるが、これに限らず、後述する図２９に示すようにＰ側の保護ダイオードやペア保護ダイオードなどでもよい。
【００１６】
従来、外部端子１０２とロジック回路１０３との間に保護ダイオード１０４が設けられたか否かについては、設計者が目視により確認しなければならないという問題点がある。例えば、回路情報は、セル間の接続関係を示す情報を有するが、セル間の接続順序を示す情報を有さない。そのため、物理設計において、単に外部端子１０２とロジック回路１０３との各々に保護ダイオード１０４が接続されていれば、物理設計情報が示す配線によるセル間の接続関係と回路情報が示すセル間の接続関係とが一致していると判断される。このため、外部端子１０２とロジック回路１０３との間に保護ダイオード１０４が設けられていなくとも、正しいレイアウトであると判断される。保護ダイオード１０４が接続順において外部端子１０２とロジック回路１０３との間にないが、検証において一致していると判定される例については、図４および図５に示す。
【００１７】
本実施の形態では、半導体設計検証装置１００は、複数の保護ダイオード１０５により外部端子１０２からロジック回路１０３までの接続順を定義する。そして、半導体設計検証装置１００は、保護ダイオード１０５の端子間を接続するメタル配線を無効化して回路１０１および物理設計での接続関係の一致を判定する。
【００１８】
これにより、検証の容易化を図ることができる。検証の容易化とは、例えば、利用者が目視を行うことなく、外部端子１０２とロジック回路１０３との間に保護ダイオード１０５が設けられたことを検証することができる。
【００１９】
半導体設計検証装置１００は、回路情報を取得する。回路情報は、回路１０１に含まれるセルおよびセル間の接続関係を示す。回路情報は、例えば、ネットリストである。ここで、取得される回路情報は、図１に示す第２回路情報１１２である。また、第２回路情報１１２は、複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１の一端が、回路１０１に含まれる外部端子１０２と接続されたことを示す。第２回路情報１１２は、複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１と異なる第２の保護ダイオード１０５−２の一端が部分回路の入力端に接続されたことを示す。複数の保護ダイオード１０５は、回路１０１に含まれる部分回路をＥＳＤから保護するための保護ダイオード１０４である。部分回路は、例えば、ロジック用の回路であるため、ロジック回路１０３とも称する。
【００２０】
半導体設計検証装置１００は、例えば、第１回路情報１１１に基づいて、第１回路情報１１１が示す回路１０１に含まれる保護ダイオード１０４を、保護ダイオード１０４と等価な複数の保護ダイオード１０５に置き換える。半導体設計検証装置１００は、置き換えた複数の保護ダイオード１０５に含まれる第１の保護ダイオード１０５−１の一端を外部端子１０２に接続したことを示す第２回路情報１１２を生成する。また、半導体設計検証装置１００は、複数の保護ダイオード１０５に含まれる第２の保護ダイオード１０５−２の一端をロジック回路１０３の入力端に接続したことを示す第２回路情報１１２を生成する。これにより、半導体設計検証装置１００は、第２回路情報１１２を取得する。
【００２１】
つぎに、半導体設計検証装置１００は、物理設計情報を取得する。物理設計情報は、回路１０１に含まれるセルおよびセル間の配線を示す。物理設計情報は、例えば、レイアウトデータである。ここで、取得される物理設計情報は、図１に示す第２物理設計情報１２２である。また、第２物理設計情報１２２は、第１の保護ダイオード１０５−１の一端が外部端子１０２と接続されることを示す。また、第２物理設計情報１２２は、第２の保護ダイオード１０５−２の一端がロジック回路１０３の入力端に接続され、複数の保護ダイオード１０５の一端同士が配線によって接続されることを示す。半導体設計検証装置１００は、第１物理設計情報１２１に基づいて、第２物理設計情報１２２を生成することにより第２物理設計情報１２２を取得してもよい。第１物理設計情報１２１は、回路１０１に含まれるセルおよびセル間の配線を示す。また、第１物理設計情報１２１は、回路１０１に含まれるロジック回路１０３を保護するための回路１０１に含まれる保護ダイオード１０４の一端が外部端子１０２およびロジック回路１０３の入力端に接続されたことを示す。
【００２２】
より具体的に、半導体設計検証装置１００は、例えば、第１物理設計情報１２１に基づいて、第１物理設計情報１２１が示す回路１０１に含まれる保護ダイオード１０４を、保護ダイオード１０４と等価な複数の保護ダイオード１０５に置き換える。ここで置き換えるとは、第１物理設計情報１２１において置き換えることを示す。そして、半導体設計検証装置１００は、第１の保護ダイオード１０５−１の一端が外部端子１０２に接続され、第２の保護ダイオード１０５−２の一端がロジック回路１０３の入力端に接続される。
【００２３】
そして、半導体設計検証装置１００は、複数の保護ダイオード１０５の一端同士が配線によって接続されることを示す第２物理設計情報１２２を生成する。ここでの配線の種類は、メタル配線であり、図１の例では、一端同士を接続する配線は、メタル配線１０６である。例えば、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２とがメタル配線１０６によって接続される。これにより、外部端子１０２とロジック回路１０３とが電気的接続されることになる。また、例えば、端子ａｎоｄｅと端子ａｎоｄｅ２とがメタル配線１０６によって接続される。
【００２４】
半導体設計検証装置１００は、取得した第２物理設計情報１２２が示す回路１０１に含まれる複数の保護ダイオード１０５の一端同士を接続するメタル配線１０６を無効化する。具体的に、半導体設計検証装置１００は、例えば、第２物理設計情報１２２において、回路１０１を形成する層と異なる層の図形を、複数の保護ダイオード１０５の一端同士を接続するメタル配線１０６に重ねておく。回路１０１を形成する層と異なる層とは、例えば、マスクレイヤとも称する。マスクレイヤは、例えば、製造工程において回路１０１を形成するための層とは異なる層であり、レイアウト設計において使用可能な層である。
【００２５】
半導体設計検証装置１００は、例えば、メタル配線１０６の一部に、一端同士が電気的に接続されなくなるような位置に、マスクレイヤの図形１０７を重ねる。そして、半導体設計検証装置１００は、無効化する処理において、メタル配線のうちマスクレイヤの図形１０７と重なる部分を検出する。そして、半導体設計検証装置１００は、例えば、第２物理設計情報１２２において、検出した部分を削除することによりメタル  配線１０６を無効化することができる。
【００２６】
つぎに、半導体設計検証装置１００は、無効化した後の第２物理設計情報１２２が示すセル間の配線による接続関係と、第２回路情報１１２が示すセル間の接続関係との一致を判定する。半導体設計検証装置１００は、例えば、第２物理設計情報１２２において第１の保護ダイオード１０５−１の一端が外部端子１０２に接続され、第２の保護ダイオード１０５−２の一端がロジック回路１０３に接続されているか否かを判定する。
【００２７】
そして、半導体設計検証装置１００は、一致していると判定した場合に、外部端子１０２とロジック回路１０３との間に保護ダイオード１０４が設けられていると判定できる。
【００２８】
これにより、検証の容易化を図ることができる。検証の容易化とは、例えば、利用者が目視を行うことなく、外部端子１０２とロジック回路１０３との間に保護ダイオード１０４が設けられたことを検証することができる。
【００２９】
図２は、回路設計におけるＥＳＤの保護ダイオード例を示す説明図である。保護ダイオード１０４は、外部端子１０２と、ロジック回路１０３と、の間に設けられる。保護ダイオード１０４の一端は、例えば、外部端子１０２とロジック回路１０３の入力端とを接続するネットに接続される。保護ダイオード１０４の他端は、例えば、グラウンドに接続される。
【００３０】
図３は、レイアウト設計におけるＥＳＤの保護ダイオード例を示す説明図である。保護ダイオード１０４の一端は、外部端子１０２とロジック回路１０３の入力端とを接続するメタル配線に接続される。保護ダイオード１０４の端子は、グラウンドに接続される。これにより、外部端子１０２からのＥＳＤによる影響がロジック回路１０３に到達する前に、保護ダイオード１０４に流れることになる。
【００３１】
図４は、保護ダイオードが外部端子とロジック回路との間にない例１を示す説明図である。図４の例では、外部端子１０２から保護ダイオード１０４までのメタル配線の間にロジック回路１０３が接続される。そのため、外部端子１０２からのＥＳＤによる影響が保護ダイオード１０４よりも先にロジック回路１０３に到達してしまう。
【００３２】
図５は、保護ダイオードが外部端子とロジック回路との間にない例２を示す説明図である。図５の例では、外部端子１０２がロジック回路１０３と保護ダイオード１０４の間にある。そのため、外部端子１０２からのＥＳＤによる影響がロジック回路１０３に到達してしまう。
【００３３】
図４および図５に示したように、保護ダイオード１０４が、外部端子１０２とロジック回路１０３との間にないように配置される場合がある。しかし、図２に示す回路設計における回路１０１内の接続関係と、図４や図５に示すレイアウト設計における回路１０１内の接続関係とが一致しているか否かを判定する検証では、一致していると判断される。すなわち、接続関係においてエラーがないと判定される。
【００３４】
そのため、上述したように、保護ダイオード１０４が接続順において外部端子１０２とロジック回路１０３との間にあるか否かについては、設計者が目視によって確認することになる。
【００３５】
そこで、上述したように、本実施の形態では、半導体設計検証装置１００は、複数の保護ダイオード１０５により外部端子１０２からロジック回路１０３までの接続順を定義する。そして、半導体設計検証装置１００は、保護ダイオード１０５の端子間を接続するメタル配線１０６を無効化して回路１０１および物理設計での接続関係の一致を判定する。これにより、検証の容易化を図ることができる。検証の容易化とは、例えば、利用者が目視を行うことなく、外部端子１０２とロジック回路１０３との間に保護ダイオード１０５が設けられたことを検証することができる。
【００３６】
（半導体設計検証装置１００のハードウェア構成例）
図６は、半導体設計検証装置のハードウェア構成例を示す説明図である。半導体設計検証装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）６０１と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）６０２と、を有する。また、半導体設計検証装置１００は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６０３と、ディスクドライブ６０４と、ディスク６０５と、を有する。半導体設計検証装置１００は、Ｉ／Ｆ（Ｉｎｔｅｒ／Ｆａｃｅ）６０６と、キーボード６０７と、マウス６０８と、ディスプレイ６０９と、を有する。また、ＣＰＵ６０１と、ＲＯＭ６０２と、ＲＡＭ６０３と、ディスクドライブ６０４と、Ｉ／Ｆ６０６と、キーボード６０７と、マウス６０８と、ディスプレイ６０９とは、バス６００によってそれぞれ接続される。
【００３７】
ここで、ＣＰＵ６０１は、半導体設計検証装置１００の全体の制御を司る。ＲＯＭ６０２は、ブートプログラムなどのプログラムを記憶する。ＲＡＭ６０３は、ＣＰＵ６０１のワークエリアとして使用される。ディスクドライブ６０４は、ＣＰＵ６０１の制御にしたがってディスク６０５に対するデータのリード／ライトを制御する。ディスク６０５は、ディスクドライブ６０４の制御で書き込まれたデータを記憶する。ディスク６０５としては、磁気ディスク、光ディスクなどが挙げられる。
【００３８】
Ｉ／Ｆ６０６は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク６１０に接続され、ネットワーク６１０を介して他の装置に接続される。そして、Ｉ／Ｆ６０６は、ネットワーク６１０と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ６０６には、例えばモデムやＬＡＮアダプタなどを採用することができる。
【００３９】
キーボード６０７やマウス６０８は、利用者の操作により、各種データの入力を行うインターフェースである。ディスプレイ６０９は、ＣＰＵ６０１の指示により、データを出力するインターフェースである。
【００４０】
また、図示を省略するが、半導体設計検証装置１００には、カメラから画像や動画を取り込む入力装置やマイクから音声を取り込む入力装置が設けられていてもよい。また、図示を省略するが、半導体設計検証装置１００には、プリンタなどの出力装置が設けられていてもよい。
【００４１】
また、本実施の形態では、半導体設計検証装置１００のハードウェア構成として、パーソナル・コンピュータを例に挙げているが、これに限らず、サーバなどであってもよい。半導体設計検証装置１００がサーバである場合、半導体設計検証装置１００と利用者の操作可能な装置やディスプレイ６０９などがネットワーク６１０を介して接続されてもよい。
【００４２】
（半導体設計検証装置１００の機能的構成例）
図７は、半導体設計検証装置の機能的構成例を示すブロック図である。半導体設計検証装置１００は、第１取得部７０１と、第２取得部７０２と、無効化処理部７０３と、判定部７０４と、有効化処理部７０５と、生成部７０６と、提示部７０７と、記憶部７１０と、を有する。記憶部７１０は、例えば、ＲＯＭ６０２、ＲＡＭ６０３、ディスク６０５などによって実現される。第１取得部７０１から提示部７０７までの制御部の処理は、例えば、図６に示すＣＰＵ６０１がアクセス可能なＲＯＭ６０２、ＲＡＭ６０３、ディスク６０５などの記憶部７１０に記憶されたプログラムにコーディングされている。そして、ＣＰＵ６０１が記憶部７１０から該プログラムを読み出して、プログラムにコーディングされている処理を実行する。これにより、制御部の処理が実現される。また、制御部の処理結果は、例えば、ＲＡＭ６０３、ＲＯＭ６０２、ディスク６０５などの記憶部７１０に記憶される。
【００４３】
第１取得部７０１は、例えば、第２回路情報１１２を取得する。第２回路情報１１２は、回路１０１に含まれるセルおよびセル間の接続関係を示す。第２回路情報１１２は、第１の保護ダイオード１０５−１の一端が、回路１０１に含まれる外部端子１０２と接続され、第１の保護ダイオード１０５−１と異なる第２の保護ダイオード１０５−２の一端が部分回路の入力端に接続されたことを示す。複数の保護ダイオード１０５は、回路１０１に含まれる部分回路を保護する。
【００４４】
第１取得部７０１は、例えば、第１回路情報１１１に基づいて、第２回路情報１１２を生成することにより第２回路情報１１２を取得する。第１回路情報１１１は、回路１０１に含まれるセルおよびセル間の接続関係を示すネットリストである。第１回路情報１１１は、回路１０１に含まれる部分回路を保護するための回路１０１に含まれる保護ダイオード１０４の一端が外部端子１０２および部分回路の入力端に接続されたことを示す。
【００４５】
具体的に、第１取得部７０１は、例えば、第１回路情報１１１に基づいて、第１回路情報１１１が示す回路１０１に含まれる保護ダイオード１０４を、保護ダイオード１０４と等価な複数の保護ダイオード１０５に置き換える。そして、第１取得部７０１は、例えば、第１の保護ダイオード１０５−１の一端を外部端子１０２と接続し、第２の保護ダイオード１０５−２の一端を部分回路の入力端に接続したことを示す第２回路情報１１２を生成する。また、第１取得部７０１は、第２回路情報１１２において、第１の保護ダイオード１０５−１の他端と第２の保護ダイオード１０５−２の他端との電位が同一となるようにする。
【００４６】
図８は、保護ダイオードと第１回路情報例を示す説明図である。保護ダイオード１０４のパラメータとしては、Ｌ長とＷ長とがある。図８中においてパラメータはＰａｒａｍと表される。第１回路情報１１１では、保護ダイオードについて、端子名と、セル名と、Ｌ長と、Ｗ長とが定義される。
【００４７】
図８の例では、セル名が例えば、ｎｄｉоであり、保護ダイオード１０４の固有名はＸＤ１である。保護ダイオード１０４は、端子ｃａｔｈоｄｅと、端子ａｎоｄｅと、を有する。そして、保護ダイオード１０４は、Ｌ長が２．５［μｍ］であり、Ｗ長が０．４［μｍ］である。
【００４８】
図９は、分割後の保護ダイオードと第２回路情報例を示す説明図である。保護ダイオード１０４が、第１の保護ダイオード１０５−１と、第２の保護ダイオード１０５−２とに分割される。具体的に、分割前の保護ダイオード１０４と、第１の保護ダイオード１０５−１および第２の保護ダイオード１０５−２とは、例えば、等価である。
【００４９】
そのため、第１取得部７０１は、第１の保護ダイオード１０５−１および第２の保護ダイオード１０５−２のＬ長とＷ長が、それぞれ１．２５［μｍ］と０．４［μｍ］であり、分割前の保護ダイオード１０４の半分となるように分割する。第１の保護ダイオード１０５−１は、端子ｃａｔｈоｄｅと、端子ａｎоｄｅと、を有する。第２の保護ダイオード１０５−２は、端子ｃａｔｈоｄｅ２と、端子ａｎоｄｅ２と、を有する。
【００５０】
図１０は、分割後の保護ダイオードと外部端子およびロジック回路との接続例を示す説明図である。第１の保護ダイオード１０５−１の端子ｃａｔｈоｄｅは、外部端子１０２と接続される。第２の保護ダイオード１０５−２の端子ｃａｔｈоｄｅ２は、部分回路であるロジック回路１０３の入力端と接続される。また、図示省略するが、例えば、端子ａｎоｄｅと端子ａｎоｄｅ２とはそれぞれグラウンドに接続される。
【００５１】
＜分割例１＞
つぎに、図７に示す第２取得部７０２が第２物理設計情報１２２を取得する例について説明する。
【００５２】
図７に示す第２取得部７０２は、例えば、第２物理設計情報１２２を取得する。第２物理設計情報１２２は、回路１０１に含まれるセルおよびセル間の配線を示すレイアウトデータである。第２物理設計情報１２２は、第１の保護ダイオード１０５−１の一端が外部端子１０２と接続され、第２の保護ダイオード１０５−２の一端が部分回路の入力端に接続され、複数の保護ダイオード１０５の一端同士がメタル配線１０６によって接続されることを示す。
【００５３】
第２取得部７０２は、例えば、ネットワーク６１０を介して第２物理設計情報１２２を取得してもよい。
【００５４】
また、第２取得部７０２は、例えば、第１物理設計情報１２１に基づいて、第２物理設計情報１２２を生成することにより第２物理設計情報１２２を取得する。第１物理設計情報１２１は、回路１０１に含まれるセルおよびセル間の配線を示すレイアウトデータである。第１物理設計情報１２１は、回路１０１に含まれる部分回路を保護するための回路１０１に含まれる保護ダイオード１０４の一端が外部端子１０２および部分回路の入力端に接続されたことを示す。
【００５５】
より具体的に、第２取得部７０２は、例えば、第１物理設計情報１２１が示す回路１０１に含まれる保護ダイオード１０４を保護ダイオード１０４と等価な複数の保護ダイオード１０５に置き換える。第２取得部７０２は、例えば、置き換えた複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１の一端が外部端子１０２と接続され、複数の保護ダイオード１０５のうちの第２の保護ダイオード１０５−２の一端が部分回路の入力端に接続される。第２取得部７０２は、例えば、複数の保護ダイオード１０５の一端同士が配線によって接続されることを示す第２物理設計情報１２２を生成する。第２物理設計情報１２２が示す回路１０１では、第１の保護ダイオード１０５−１の他端と第２の保護ダイオード１０５−２の他端との電位が同一である。
【００５６】
まず、第１物理設計情報１２１が示す回路１０１のレイアウトについて図１１と図１２を用いて説明する。
【００５７】
図１１は、分割前の保護ダイオードのレイアウトの平面図例を示す説明図である。保護ダイオード１０４は、ＰｗｅｌｌとＮｗｅｌｌを有し、ＰｗｅｌｌとＮｗｅｌｌのそれぞれにメタルが配置される。保護ダイオード１０４は、Ｐｗｅｌｌ上に端子ａｎоｄｅが設けられ、Ｎｗｅｌｌ上に端子ｃａｔｈоｄｅが設けられる。
【００５８】
図１２は、保護ダイオードのレイアウトの立体図例を示す説明図である。保護ダイオード１０４は、Ｐｗｅｌｌ上にＰｗｅｌｌとＮｗｅｌｌが形成される。Ｐｗｅｌｌ上に端子ａｎоｄｅが設けられ、Ｎｗｅｌｌ上に端子ｃａｔｈоｄｅが設けられる。ＮｗｅｌｌのＷ長が０．４［μｍ］であり、ＮｗｅｌｌのＬ長が２．５［μｍ］である。
【００５９】
つぎに、第２物理設計情報１２２が示す回路１０１のレイアウトについて説明する。
【００６０】
第２取得部７０２は、例えば、保護ダイオード１０４を、保護ダイオード１０４の性能の半分となる保護ダイオード１０４が２つとなるように分割する。
【００６１】
図１３は、分割例１における分割後の保護ダイオードのレイアウトの平面図例を示す説明図である。保護ダイオード１０４は、第１の保護ダイオード１０５−１と第２の保護ダイオード１０５−２に分割される。第１の保護ダイオード１０５−１は、端子ａｎоｄｅと、端子ｃａｔｈоｄｅとを有する。第２の保護ダイオード１０５−２は、端子ａｎоｄｅ２と、端子ｃａｔｈоｄｅ２とを有する。
【００６２】
図１４は、分割例１における分割後の保護ダイオードのレイアウトの立体図例を示す説明図である。第１の保護ダイオード１０５−１および第２の保護ダイオード１０５−２は、分割前の保護ダイオード１０４と同様に、Ｐｗｅｌｌ上にＰｗｅｌｌとＮｗｅｌｌが形成される。第１の保護ダイオード１０５−１は、Ｐｗｅｌｌ上に端子ａｎоｄｅが設けられ、Ｎｗｅｌｌ上に端子ｃａｔｈоｄｅが設けられる。第２の保護ダイオード１０５−２は、Ｐｗｅｌｌ上に端子ａｎоｄｅ２が設けられ、Ｎｗｅｌｌ上に端子ｃａｔｈоｄｅ２が設けられる。
【００６３】
Ｗ長が０．４［μｍ］であり、Ｌ長が１．２５［μｍ］であり、Ｌ長は分割前の保護ダイオード１０４の半分の値である。これにより、分割前の保護ダイオード１０４と、第１の保護ダイオード１０５−１および第２の保護ダイオード１０５−２と、が等価となる。
【００６４】
図１５は、分割例１における分割後の保護ダイオードの端子間をメタル配線によって接続する例を示す説明図である。第２取得部７０２は、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２との間にメタル配線１０６を設けることにより、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２とを電気的に接続する。また、メタル配線によって接続することにより低抵抗となる。
【００６５】
つぎに、第２取得部７０２は、第２物理設計情報１２２において、回路１０１を形成する層と異なる層を表す図形を、複数の保護ダイオード１０５の一端同士を接続する配線に重ねる。回路１０１を形成する層と異なる層とは、例えば、マスクレイヤとも称する。マスクレイヤは、例えば、製造工程において回路１０１を形成するための層ではなく、レイアウト設計において使用可能な層である。
【００６６】
図１６は、分割例１におけるマスクレイヤを設ける例を示す説明図である。第２取得部７０２は、第２物理設計情報１２２において端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２との間に設けられたメタル配線１０６に、マスクレイヤの図形１０７を重ねる。マスクレイヤは、製造時に利用しないレイヤであって、検証用に設けられたレイヤである。図形１０７は、メタル配線の一部を囲うように重ねられる。
【００６７】
図１７は、分割例１におけるマスクレイヤの図形と重なった部分のメタル配線例を示す説明図である。上述したように、メタル配線１０６が端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２とを接続する。図１７の例では、メタル配線１０６の一部に図形１０７が重ねられる。後述する無効化処理部７０３によってメタル配線のうち、図形１０７と重なった部分のメタル配線１０６が無効化される。
【００６８】
図１８は、分割例１における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例１を示す説明図である。図１９は、分割例１における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例２を示す説明図である。第２取得部７０２は、第１の保護ダイオード１０５−１の端子ｃａｔｈоｄｅと、外部端子１０２と、をメタル配線１０６によって接続する。また、第２取得部７０２は、第２の保護ダイオード１０５−２の端子ｃａｔｈоｄｅ２と、ロジック回路１０３の入力端と、をメタル配線１０６によって接続する。これにより、外部端子１０２と、ロジック回路１０３と、の間に保護ダイオードを設けることができる。
【００６９】
（分割例２）
つぎに、図７に示す第２取得部７０２が取得する第２物理設計情報１２２について分割例１と異なる分割例２について説明する。ここでは、レイアウト設計において保護ダイオード１０４を２つに分けず、保護ダイオード１０４のウェル領域の各々に２つの端子を設けて、カソード側と、アノード側と、の各々に２つの端子を有する保護ダイオード１０５を生成する例を示す。また、ここでは、レイアウト設計において２つの端子に分けられると、２つの端子間にウェル抵抗で接続された状態となるため、回路設計において２つの保護ダイオード１０４の端子間にウェル抵抗を付す。回路設計においてウェル抵抗を付すとは、ウェル抵抗に応じた抵抗値を有する抵抗が付されることである。
【００７０】
第１取得部７０１は、第２回路情報１１２を生成する。第２回路情報１１２は、回路１０１に含まれるセルおよびセル間の接続関係を示すネットリストである。第２回路情報１１２は、分割例１と同様に、回路１０１に含まれる部分回路を保護するための回路１０１に含まれる複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１の一端が、回路１０１に含まれる外部端子１０２と接続されることを示す。また、第２回路情報１１２は、複数の保護ダイオード１０５のうちの第１の保護ダイオード１０５−１と異なる第２の保護ダイオード１０５−２の一端が部分回路に接続されることを示す。また、第２回路情報１１２は、第１の保護ダイオード１０５−１の一端と第２の保護ダイオード１０５−２の一端とが抵抗を介して接続されたことを示す。
【００７１】
図２０は、分割例２における保護ダイオードを２つに分割してウェル抵抗を入れる例を示す説明図である。第１取得部７０１は、例えば、保護ダイオード１０４を複数の保護ダイオード１０５に分割する。そして、第１取得部７０１は、第１の保護ダイオード１０５−１の一端と第２の保護ダイオード１０５−２の一端との間にウェル抵抗を入れたことを示す第２回路情報１１２を生成する。また、第１取得部７０１は、第１の保護ダイオード１０５−１の他端と第２の保護ダイオード１０５−２の他端との間にウェル抵抗を入れたことを示す第２回路情報１１２を生成する。
【００７２】
図２０に示すように、端子ｃａｔｈоｄｅと、端子ｃａｔｈоｄｅ２と、の間にウェル抵抗２０００が設けられる。図２０に示すように、端子ａｎоｄｅと、端子ａｎоｄｅ２と、の間にウェル抵抗２００１が設けられる。
【００７３】
図２１は、分割例２におけるウェル抵抗を介して接続した２つの保護ダイオードと外部端子およびロジック回路との接続例を示す説明図である。第１取得部７０１は、第１の保護ダイオード１０５−１の一端が回路１０１に含まれる外部端子１０２と接続され、第１の保護ダイオード１０５−１と異なる第２の保護ダイオード１０５−２の一端が部分回路に接続されたことを示す第２回路情報１１２を生成する。
【００７４】
図２１に示すように、端子ｃａｔｈоｄｅと外部端子１０２とが接続され、端子ｃａｔｈоｄｅ２とロジック回路１０３の入力端とが接続される。つぎに、図７に示す第２取得部７０２は、第２物理設計情報１２２を取得する。第２物理設計情報１２２は、例えば、回路１０１に含まれるセルおよびセル間の配線を示すレイアウトデータである。第２物理設計情報１２２は、保護ダイオード１０４の一方のウェル領域に含まれる複数の端子のうちの第１の端子が外部端子１０２と接続されることを示す。また、第２物理設計情報１２２は、保護ダイオード１０４の一方のウェル領域に含まれる複数の端子のうちの第２の端子が部分回路に接続され、複数の端子同士が配線によって接続されることを示す。保護ダイオード１０４は、回路１０１に含まれる部分回路を保護するための回路１０１に含まれる。
【００７５】
また、第２取得部７０２は、例えば、第１物理設計情報１２１に基づいて、第２物理設計情報１２２を生成することにより第２物理設計情報１２２を取得する。第２取得部７０２は、第１物理設計情報１２１が示す回路１０１に含まれる保護ダイオード１０４のウェル領域に、端子を複数設ける。
【００７６】
図２２は、分割例２における分割後の保護ダイオードのレイアウトの平面図例を示す説明図である。第２物理設計情報１２２において、保護ダイオード１０５のＰｗｅｌｌ領域に端子ａｎоｄｅと、端子ａｎоｄｅ２とが設けられる。第２物理設計情報１２２において、保護ダイオード１０５のＮｗｅｌｌ領域に端子ｃａｔｈоｄｅと、端子ｃａｔｈоｄｅ２とが設けられる。
【００７７】
図２３は、分割例２における分割後の保護ダイオードのレイアウトの立体図例を示す説明図である。第２取得部７０２は、例えば、物理設計情報において、Ａ＿ＬとＡ’＿Ｌとの合計の長さがＬ長となるように設計する。Ａ＿ＬとＡ’＿Ｌとは、例えば、それぞれＬ長の半分の値であり、１．２５［μｍ］である。
【００７８】
第２取得部７０２は、第２物理設計情報１２２において、ウェル領域の各々についてウェル領域に設けられた複数の端子同士を配線によって接続する。
【００７９】
図２４は、分割例２にかかる保護ダイオードの端子間にメタル配線を設けた例を示す説明図である。ウェル抵抗は抵抗値が高く、外部端子１０２とロジック回路１０３との間の信号伝達特性を劣化させる。そこで、分割例１と同様に、第２取得部７０２は、例えば、第２物理設計情報１２２において、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２との間にメタル配線１０６を設ける。これにより、メタル配線は低抵抗であるため、信号伝達特性の劣化を抑制することができる。
【００８０】
つぎに、第２取得部７０２は、第２物理設計情報１２２において、回路１０１を形成する層と異なる層を表す図形を、複数の保護ダイオード１０５の一端同士を接続する配線に重ねる。回路１０１を形成する層と異なる層とは、例えば、マスクレイヤとも称する。マスクレイヤは、例えば、製造工程において回路１０１を形成するための層ではなく、レイアウト設計において使用可能な層である。
【００８１】
図２５は、分割例２におけるメタル配線にマスクレイヤの図形を重ねた例を示す説明図である。第２取得部７０２は、例えば、第２物理設計情報１２２において、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２との間を接続するメタル配線１０６の上にマスクレイヤの図形１０７を重ねる。
【００８２】
図２６は、分割例２におけるマスクレイヤの図形と重なった部分のメタル配線を示す説明図である。上述したように、メタル配線１０６が端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２とを接続する。図２６の例では、メタル配線１０６の一部に図形１０７が重ねられる。後述する無効化処理部７０３によってメタル配線のうち、図形１０７と重なった部分のメタル配線１０６が無効化される。
【００８３】
つぎに、図７に示す第２取得部７０２は、例えば、保護ダイオード１０４の一方のウェル領域に含まれる複数の端子のうちの第１の端子が外部端子１０２と接続されることを示す第２物理設計情報１２２を生成する。また、第２取得部７０２は、保護ダイオード１０４の一方のウェル領域に含まれる複数の端子のうちの第２の端子が部分回路に接続されることを示す第２物理設計情報１２２を生成する。
【００８４】
図２７は、分割例２における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例１を示す説明図である。図２８は、分割例２における分割後の保護ダイオードと外部端子およびロジック回路との接続のレイアウト例２を示す説明図である。第２取得部７０２は、保護ダイオード１０５の端子ｃａｔｈоｄｅと、外部端子１０２と、をメタル配線によって接続する。第２取得部７０２は、保護ダイオード１０５の端子ｃａｔｈоｄｅ２と、ロジック回路１０３の入力端と、をメタル配線によって接続する。これにより、外部端子１０２と、ロジック回路１０３と、の間に保護ダイオード１０５を設けることができる。
【００８５】
図２９は、保護ダイオード例を示す説明図である。分割例１と分割例２では、保護ダイオード１０４として、Ｎ側保護ダイオードを例に挙げているが、これに限らず、Ｐ側保護ダイオードやペア保護ダイオードなどを利用してもよい。Ｎ側保護ダイオードについては、端子ａｎоｄｅがグラウンドに接続される。これに対して、Ｐ側保護ダイオードについては、端子ｃａｔｈоｄｅが電源に接続される。ペア保護ダイオードについては、一方のダイオードの端子ａｎоｄｅがグラウンドに接続される。
【００８６】
無効化処理部７０３は、第２物理設計情報１２２が示す回路１０１に含まれる複数の保護ダイオード１０５の端子同士を接続するメタル配線１０６を無効化する。つぎに、無効化処理部７０３は、第２物理設計情報１２２が示す回路１０１に含まれるメタル配線１０６のうち、マスクレイヤの図形１０７が重なった部分のメタル配線１０６を検出する。
【００８７】
図３０は、図形論理演算処理による重なった部分の検出例を示す説明図である。無効化処理部７０３は、メタル配線の図形と、マスクレイヤの図形１０７と、の論理演算処理を行うことにより、メタル配線のうちマスクレイヤの図形１０７が重なった部分のメタル配線を検出する。そして、無効化処理部７０３は、第２物理設計情報１２２に基づいて、重なった部分のメタル配線を取り除くことにより重なった部分のメタル配線１０６を無効にする。ここで、検出結果については、ＲＡＭ６０３やディスク６０５などの記憶部７１０に記憶しておく。
【００８８】
つぎに、判定部７０４は、無効化した後の第２物理設計情報１２２が示すセル間の配線による接続関係と、第２回路情報１１２が示すセル間の接続関係との一致を判定する。判定部７０４は、無効化処理部７０３によって無効化後の第２物理設計情報１２２が示すセル間の配線による接続関係と、第２回路情報１１２が示すセル間の接続関係と、の一致を判定する。判定部７０４は、一致判定により、レイアウトにおいて保護ダイオード１０５の一方の端子が外部端子１０２に接続され、保護ダイオード１０５のもう一方の端子がロジック回路１０３と接続していることを検証することができる。
【００８９】
そして、一致すると判定された場合、提示部７０７は、レイアウトとして保護対象のロジック回路１０３と外部端子１０２との間に保護ダイオード１０５が配置されていることを示す情報を出力する。また、提示部７０７は、回路図やレイアウト図などを表示可能なＣＡＤを実行し、第２回路情報１１２が示す回路や第２物理設計情報１２２が示す回路をディスプレイ６０９などに表示してもよい。
【００９０】
そして、一致すると判定された場合、有効化処理部７０５は、例えば、第２物理設計情報１２２において、検出結果に基づいて無効化したメタル配線１０６を有効にする。また、一致すると判定された場合、有効化処理部７０５は、例えば、第２物理設計情報１２２において、マスクレイヤの図形１０７を削除する。
【００９１】
また、生成部７０６は、例えば、第２物理設計情報１２２に基づいて、第２物理設計情報１２２が示す回路１０１に含まれる２端子の保護ダイオード１０５を１端子の保護ダイオード１０４に置き換えた第３物理設計情報７１１を生成してもよい。ここで、２端子の保護ダイオード１０５を１端子の保護ダイオード１０４に置き換えるとは、２端子の保護ダイオード１０５が配置された位置と同一位置に１端子の保護ダイオード１０４を配置することである。具体的には、例えば、生成部７０６は、図１６に示した複数の保護ダイオード１０５や図２６に示す保護ダイオード１０５を図１１や図１２に示した保護ダイオード１０４に置き換えた第３物理設計情報７１１を生成する。これにより、過去に製造されたことがあるような実績のある１端子の保護ダイオード１０４などを利用することができる。
【００９２】
（半導体設計検証装置１００による半導体設計検証処理手順例）
図３１および図３２は、半導体設計検証装置による半導体設計検証処理手順例を示すフローチャートである。半導体設計検証装置１００は、第１回路情報１１１に基づいて、外部端子１０２とロジック回路１０３の間に２端子の保護ダイオード１０５を設けたことを示す第２回路情報１１２の生成処理を行う（ステップＳ３１０１）。半導体設計検証装置１００は、第１物理設計情報１２１に基づいて、外部端子１０２とロジック回路１０３の間に２端子の保護ダイオード１０５を設けたことを示す第２物理設計情報１２２の生成処理を行う（ステップＳ３１０２）。
【００９３】
半導体設計検証装置１００は、第２物理設計情報１２２において、保護ダイオード１０５の２端子間の接続処理を行う（ステップＳ３１０３）。半導体設計検証装置１００は、第２物理設計情報１２２において、マスクレイヤの図形１０７の配置処理を行う（ステップＳ３１０４）。
【００９４】
つぎに、半導体設計検証装置１００は、第２物理設計情報１２２において、メタル配線のうちマスクレイヤの図形１０７と重なった部分のメタル配線１０６を検出する（ステップＳ３２０１）。そして、半導体設計検証装置１００は、検出したメタル配線１０６の無効化処理を行う（ステップＳ３２０２）。
【００９５】
半導体設計検証装置１００は、第２回路情報１１２が示すセル間の接続関係と第２物理設計情報１２２が示すセル間の配線による接続関係とが一致しているか否かを判定する（ステップＳ３２０３）。一致していないと判定された場合（ステップＳ３２０３：Ｎｏ）、半導体設計検証装置１００は、レイアウト修正指示を出力し（ステップＳ３２０４）、修正が終了した後にステップＳ３２０１へ戻る。
【００９６】
一致していると判定された場合（ステップＳ３２０３：Ｙｅｓ）、半導体設計検証装置１００は、保護対象のロジック回路１０３と外部端子１０２との間に保護ダイオード１０５が配置されていることを出力する（ステップＳ３２０５）。そして、半導体設計検証装置１００は、第２物理設計情報１２２においてマスクレイヤの図形１０７を削除し、検出したメタル配線の有効化処理を行い（ステップＳ３２０６）、一連の処理を終了する。また、半導体設計検証装置１００は、第２物理設計情報１２２において保護ダイオード１０５を元の保護ダイオード１０４に戻してもよい。
【００９７】
図３３は、分割例１にかかる半導体設計検証装置による第２回路情報の生成処理手順例を示すフローチャートである。半導体設計検証装置１００は、保護ダイオード１０４を第１の保護ダイオード１０５−１と第２の保護ダイオード１０５−２とに分ける（ステップＳ３３０１）。半導体設計検証装置１００は、第１の保護ダイオード１０５−１に端子ａｎоｄｅと端子ｃａｔｈоｄｅを付す（ステップＳ３３０２）。半導体設計検証装置１００は、第２の保護ダイオード１０５−２に端子ａｎоｄｅ２と端子ｃａｔｈоｄｅ２を付す（ステップＳ３３０３）。
【００９８】
半導体設計検証装置１００は、第１の保護ダイオード１０５−１の端子ｃａｔｈоｄｅと外部端子１０２とを接続する（ステップＳ３３０４）。半導体設計検証装置１００は、第２の保護ダイオード１０５−２の端子ｃａｔｈоｄｅ２とロジック回路１０３の入力端とを接続し（ステップＳ３３０５）、一連の処理を終了する。第１回路情報１１１に対してステップＳ３３０１からステップＳ３３０５を行うことによって第２回路情報１１２が生成される。
【００９９】
図３４は、分割例２にかかる半導体設計検証装置による第２回路情報の生成処理手順例を示すフローチャートである。半導体設計検証装置１００は、保護ダイオード１０４を第１の保護ダイオード１０５−１と第２の保護ダイオード１０５−２とに分割する（ステップＳ３４０１）。半導体設計検証装置１００は、第１の保護ダイオード１０５−１に端子ａｎоｄｅと端子ｃａｔｈоｄｅを付す（ステップＳ３４０２）。
【０１００】
半導体設計検証装置１００は、第２の保護ダイオード１０５−２に端子ａｎоｄｅ２と端子ａｎоｄｅ２を付す（ステップＳ３４０３）。半導体設計検証装置１００は、端子ａｎоｄｅと端子ａｎоｄｅ２をウェル抵抗によって接続する（ステップＳ３４０４）。半導体設計検証装置１００は、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２をウェル抵抗によって接続する（ステップＳ３４０５）。
【０１０１】
半導体設計検証装置１００は、第１の保護ダイオード１０５−１の端子ｃａｔｈоｄｅと外部端子１０２とを接続する（ステップＳ３４０６）。半導体設計検証装置１００は、第２の保護ダイオード１０５−２の端子ｃａｔｈоｄｅ２とロジック回路１０３の入力端とを接続し（ステップＳ３４０７）、一連の処理を終了する。
【０１０２】
図３５は、分割例１にかかる半導体設計検証装置による第２物理設計情報の生成処理手順例を示すフローチャートである。半導体設計検証装置１００は、第１物理設計情報１２１が示す保護ダイオード１０４を第１の保護ダイオード１０５−１と第２の保護ダイオード１０５−２とに分割する（ステップＳ３５０１）。半導体設計検証装置１００は、第２物理設計情報１２２において、第１の保護ダイオード１０５−１に端子ａｎоｄｅと端子ｃａｔｈоｄｅを付す（ステップＳ３５０２）。
【０１０３】
半導体設計検証装置１００は、第２物理設計情報１２２において、第２の保護ダイオード１０５−２に端子ａｎоｄｅ２と端子ｃａｔｈоｄｅ２を付す（ステップＳ３５０３）。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ｃａｔｈоｄｅと外部端子１０２とを接続する（ステップＳ３５０４）。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ｃａｔｈоｄｅ２とロジック回路１０３とを接続し（ステップＳ３５０５）、一連の処理を終了する。
【０１０４】
図３６は、分割例２にかかる半導体設計検証装置による第２物理設計情報の生成処理手順例を示すフローチャートである。半導体設計検証装置１００は、第１物理設計情報１２１が示すＰｗｅｌｌ上の両端に端子ａｎоｄｅと端子ａｎоｄｅ２を付す（ステップＳ３６０１）。
【０１０５】
半導体設計検証装置１００は、第２物理設計情報１２２において、Ｎｗｅｌｌ上の両端に端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２を付す（ステップＳ３６０２）。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ｃａｔｈоｄｅと外部端子１０２とを接続する（ステップＳ３６０３）。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ｃａｔｈоｄｅ２とロジック回路１０３とを接続し（ステップＳ３６０４）、一連の処理を終了する。
【０１０６】
図３７は、半導体設計検証装置による接続処理手順例を示すフローチャートである。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ａｎоｄｅと端子ａｎоｄｅ２との間をメタル配線１０６によって接続する（ステップＳ３７０１）。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２との間をメタル配線１０６によって接続し（ステップＳ３７０２）、一連の処理を終了する。
【０１０７】
図３８は、半導体設計検証装置によるマスクレイヤの配置処理手順例を示すフローチャートである。半導体設計検証装置１００は、第２物理設計情報１２２において、端子ａｎоｄｅと端子ａｎоｄｅ２との間を接続するメタル配線１０６を特定する（ステップＳ３８０１）。半導体設計検証装置１００は、特定したメタル配線１０６上に特定したメタル配線の幅よりも幅広いマスクレイヤの図形１０７を配置する（ステップＳ３８０２）。
【０１０８】
半導体設計検証装置１００は、端子ｃａｔｈоｄｅと端子ｃａｔｈоｄｅ２との間を接続するメタル配線１０６を特定する（ステップＳ３８０３）。半導体設計検証装置１００は、特定したメタル配線１０６上に特定したメタル配線１０６の幅よりも幅広いマスクレイヤの図形１０７を配置し（ステップＳ３８０４）、一連の処理を終了する。
【０１０９】
図３９は、半導体設計検証装置による無効化処理手順例を示すフローチャートである。半導体設計検証装置１００は、第２物理設計情報１２２を取得する（ステップＳ３９０１）。そして、半導体設計検証装置１００は、図形論理演算によりメタル配線１０６の図形とマスクレイヤの図形１０７との重なった部分を検出する（ステップＳ３９０２）。つぎに、半導体設計検証装置１００は、検出結果を格納する（ステップＳ３９０３）。半導体設計検証装置１００は、検出した部分のメタル配線を除外し（ステップＳ３９０４）、一連の処理を終了する。
【０１１０】
以上説明したように、半導体設計検証装置１００が、複数の保護ダイオードにより外部端子からロジック回路までの接続順を定義し、保護ダイオードの端子間を接続するメタル配線を無効化して回路および物理設計での接続関係の一致を判定する。これにより、検証の容易化を図ることができる。例えば、利用者が目視を行うことなく、外部端子１０２とロジック回路１０３との間に保護ダイオード１０５が設けられたことを検証することができる。
【０１１１】
また、半導体設計検証装置１００が、単一の保護ダイオードを複数の保護ダイオードに分割し、外部端子から複数の保護ダイオードを介してロジック回路までつなぐように接続順を定義した回路情報を生成することにより物理設計情報を取得する。これにより、設計の容易化を図ることができる。例えば、利用者が複数の保護ダイオードとなった回路情報を生成しなくてよい。
【０１１２】
また、半導体設計検証装置１００が、単一の保護ダイオードを複数の保護ダイオードに分割し、外部端子から複数の保護ダイオードを介してロジック回路までつなぐように接続順を定義した物理設計情報を生成することにより物理設計情報を取得する。これにより、設計の容易化を図ることができる。例えば、利用者が複数の保護ダイオードとなった物理設計情報を生成しなくてよい。
【０１１３】
また、半導体設計検証装置１００が、複数の保護ダイオードの一端同士を接続する配線に、マスクレイヤの図形を重ね、当該図形により複数の保護ダイオードの一端同士を接続する配線を無効化する。これにより、無効化する部分を簡単に検出することができるため、無効化する処理を簡単に行うことができる。
【０１１４】
また、半導体設計検証装置１００が、無効化した後の物理設計情報が示すセル間の配線による接続関係と、取得した回路情報が示すセル間の接続関係とが一致していると判定した場合に、無効化した後の物理設計情報が示す無効化した配線を有効化する。また、半導体設計検証装置１００が、無効化した後の物理設計情報が示すセル間の配線による接続関係と、取得した回路情報が示すセル間の接続関係とが一致していると判定した場合に、マスクレイヤの図形を削除する。外部端子からロジック回路までの間に保護ダイオードがあるため、製造に利用可能な状態に物理設計情報を設定することができる。
【０１１５】
また、半導体設計検証装置１００が、無効化した後の物理設計情報が示すセル間の配線による接続関係と、回路情報が示すセル間の接続関係とが一致していると判定した場合に、複数の保護ダイオードを単一な保護ダイオードに置き換えた物理設計情報を生成する。これにより、外部端子とロジック回路との間に保護ダイオードが設けられたことを確認しつつ、過去に使用したことがあるような保護ダイオードを利用することができる。
【０１１６】
半導体設計検証装置１００は、保護ダイオードの一方のウェル領域に設けられた複数の端子によって外部端子からロジック回路までの間の接続順を定義し、複数の端子間を接続するメタル配線１０６を無効化して回路および物理設計での接続関係の一致を判定する。これにより、検証の容易化を図ることができる。例えば、利用者が目視を行うことなく、外部端子１０２とロジック回路１０３との間に保護ダイオード１０５が設けられたことを検証することができる。
【０１１７】
なお、本実施の形態で説明した半導体設計検証方法は、予め用意された半導体設計検証プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本半導体設計検証プログラムは、磁気ディスク、光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）フラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録される。そして、半導体設計検証プログラムは、コンピュータによって記録媒体から読み出されることによって実行される。また、半導体設計検証プログラムは、インターネット等のネットワークを介して配布してもよい。
【０１１８】
上述した実施の形態に関し、さらに以下の付記を開示する。
【０１１９】
（付記１）回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を行う制御部を有することを特徴とする半導体設計検証装置。
【０１２０】
（付記２）前記回路情報を取得する処理では、
前記回路に含まれる前記セルおよび前記セル間の接続関係を示す第１回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる保護ダイオードの一端が前記外部端子に接続され、前記保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す第１回路情報に基づいて、前記第１回路情報が示す前記回路に含まれる前記保護ダイオードを、前記保護ダイオードと等価な前記複数の保護ダイオードに置き換え、前記複数の保護ダイオードに含まれる前記第１の保護ダイオードの一端を外部端子に接続し、前記複数の保護ダイオードに含まれる前記第２の保護ダイオードの一端を前記部分回路の入力端に接続したことを示す第２回路情報を生成することにより第２回路情報を取得し、
前記判定する処理では、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記第２回路情報が示す前記セル間の接続関係との一致を判定する、
ことを特徴とする付記１に記載の半導体設計検証装置。
【０１２１】
（付記３）取得した前記回路情報が示す前記回路では、前記第１の保護ダイオードの他端と前記第２の保護ダイオードの他端との電位が同一であることを特徴とする付記１または２に記載の半導体設計検証装置。
【０１２２】
（付記４）前記物理設計情報を取得する処理では、
前記回路に含まれる前記セルおよび前記セル間の配線を示す第１物理設計情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる保護ダイオードの一端が前記外部端子に接続され、前記保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す第１物理設計情報に基づいて、前記保護ダイオードを前記保護ダイオードと等価な前記複数の保護ダイオードに置き換え、置き換えた前記複数の保護ダイオードのうちの前記第１の保護ダイオードの一端が前記外部端子に接続され、置き換えた前記複数の保護ダイオードのうちの前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す第２物理設計情報を生成することにより第２物理設計情報を取得し、
前記配線を無効化する処理では、
取得した前記第２物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化する、
ことを特徴とする付記１〜３のいずれか一つに記載の半導体設計検証装置。
【０１２３】
（付記５）取得した前記物理設計情報が示す前記回路では、前記第１の保護ダイオードの他端と前記第２の保護ダイオードの他端との電位が同一であることを特徴とする付記１〜４のいずれか一つに記載の半導体設計検証装置。
【０１２４】
（付記６）前記物理設計情報は、前記回路を形成する層と異なる層を表す図形が、前記複数の保護ダイオードの一端同士を接続する前記配線に重なったことを示し、
前記無効化する処理では、
前記回路に含まれる配線のうち前記図形が重ねられた配線を、前記図形と前記配線との図形論理演算処理によって検出し、
検出した前記配線を無効化する、
ことを特徴とする付記１〜５のいずれか一つに記載の半導体設計検証装置。
【０１２５】
（付記７）前記制御部は、
無効化した後の前記物理設計情報が示す前記セル間の配線による接続関係と、取得した前記回路情報が示す前記セル間の接続関係とが一致していると判定した場合に、無効化した後の前記物理設計情報が示す無効化した前記配線を有効化する、
ことを特徴とする付記１〜６のいずれか一つに記載の半導体設計検証装置。
【０１２６】
（付記８）前記制御部は、
無効化した後の前記物理設計情報が示す前記セル間の配線による接続関係と、前記回路情報が示す前記セル間の接続関係とが一致していると判定した場合に、無効化した後の前記物理設計情報に基づいて、無効化した後の前記物理設計情報が示す前記複数の保護ダイオードを前記複数の保護ダイオードと等価な保護ダイオードに置き換え、前記保護ダイオードの一端に前記外部端子を接続し、前記保護ダイオードの一端に前記部分回路の端子を接続したことを示す物理設計情報を生成する、
ことを特徴とする付記１〜７のいずれか一つに記載の半導体設計検証装置。
【０１２７】
（付記９）回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路に接続され、前記第１の保護ダイオードの一端と前記第２の保護ダイオードの一端とが抵抗を介して接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記部分回路を保護するための前記回路に含まれる保護ダイオードの一方のウェル領域に含まれる複数の端子のうちの第１の端子が前記外部端子に接続され、前記保護ダイオードの前記一方のウェル領域に含まれる前記複数の端子のうちの第２の端子が前記部分回路に接続され、前記複数の端子同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の端子同士を接続する配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を行う制御部を有することを特徴とする半導体設計検証装置。
【０１２８】
（付記１０）コンピュータが、
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を実行することを特徴とする半導体設計検証方法。
【０１２９】
（付記１１）コンピュータが、
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路に接続され、前記第１の保護ダイオードの一端と前記第２の保護ダイオードの一端とが抵抗を介して接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記部分回路を保護するための前記回路に含まれる保護ダイオードの一方のウェル領域に含まれる複数の端子のうちの第１の端子が前記外部端子に接続され、前記保護ダイオードの前記一方のウェル領域に含まれる前記複数の端子のうちの第２の端子が前記部分回路に接続され、前記複数の端子同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の端子同士を接続する配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を実行することを特徴とする半導体設計検証方法。
【０１３０】
（付記１２）コンピュータに、
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路の入力端に接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記第１の保護ダイオードの一端が前記外部端子に接続され、前記第２の保護ダイオードの一端が前記部分回路の入力端に接続され、前記複数の保護ダイオードの一端同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の保護ダイオードの一端同士を接続する前記配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を実行させることを特徴とする半導体設計検証プログラム。
【０１３１】
（付記１３）コンピュータに、
回路に含まれるセルおよびセル間の接続関係を示す回路情報であって、前記回路に含まれる部分回路を保護するための前記回路に含まれる複数の保護ダイオードのうちの第１の保護ダイオードの一端が、前記回路に含まれる外部端子に接続され、前記複数の保護ダイオードのうちの前記第１の保護ダイオードと異なる第２の保護ダイオードの一端が前記部分回路に接続され、前記第１の保護ダイオードの一端と前記第２の保護ダイオードの一端とが抵抗を介して接続されたことを示す回路情報を取得し、
前記回路に含まれる前記セルおよび前記セル間の配線を示す物理設計情報であって、前記部分回路を保護するための前記回路に含まれる保護ダイオードの一方のウェル領域に含まれる複数の端子のうちの第１の端子が前記外部端子に接続され、前記保護ダイオードの前記一方のウェル領域に含まれる前記複数の端子のうちの第２の端子が前記部分回路に接続され、前記複数の端子同士が配線によって接続されることを示す物理設計情報を取得し、
取得した前記物理設計情報が示す前記回路に含まれる前記複数の端子同士を接続する配線を無効化し、
無効化した後の前記物理設計情報が示す前記セル間の配線による前記セル間の接続関係と、取得した前記回路情報が示す前記セル間の接続関係との一致を判定する、
処理を実行させることを特徴とする半導体設計検証プログラム。
【符号の説明】
【０１３２】
１００  半導体設計検証装置
１０１  回路
１０２  外部端子
１０３  ロジック回路
１０４，１０５  保護ダイオード
１０６  メタル配線
１０７  図形
１１１  第１回路情報
１１２  第２回路情報
１２１  第１物理設計情報
１２２  第２物理設計情報
７０１  第１取得部
７０２  第２取得部
７０３  無効化処理部
７０４  判定部
７０５  有効化処理部
７０６  生成部
７０７  提示部
７１０  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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