(57)【要約】【課題】初段アナログ積分器のアンプの要求性能を小さく抑えることができ、より低消費電力や低面積のＡＤ変換器及びＤＡ変換器を提供すること。【解決手段】ＡＤ変換器は、アナログ積分器４１及び量子化器を含むデルタシグマ変調器と、デルタシグマ変調器からの信号が入力されるデジタル演算部とを備える。量子化器は、入力信号を入力するスイッチトキャパシタ部を備え、アナログ積分器４１の初段は、入力信号が入力されるスイッチトキャパシタ部４１０を備える。トラッキングフェーズ終了後、アナログ積分器４１の初段のスイッチトキャパシタ部４１０よりも先に量子化器のスイッチトキャパシタ部を動作させる。【選択図】図６
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【特許請求の範囲】
【請求項１】
アナログ積分器及び量子化器を含むデルタシグマ変調器及び制御回路と、前記デルタシグマ変調器からの信号が入力されるデジタル演算部と、を備えるＡＤ変換器であって、
トラッキングフェーズ終了後、前記アナログ積分器よりも先に前記制御回路を動作させるＡＤ変換器。
【請求項２】
前記は、前記トラッキングフェーズで前記入力信号に応じた電荷が蓄えられ、次のトランスファーフェーズでその電荷が転送され、
前記アナログ積分器は、前記トラッキングフェーズで前記入力信号に応じた電荷が蓄えられ、前記トランスファーフェーズではその電荷を転送せずに次の入力信号に応じた電荷が蓄えられ、次のコンバージョンフェーズでその電荷が転送される請求項１に記載のＡＤ変換器。
【請求項３】
デジタル積分器及び量子化器を含むデルタシグマ変調器及び制御回路と、前記デルタシグマ変調器からの信号が入力されるアナログ演算部と、を備えるＤＡ変換器であって、
トラッキングフェーズ終了後、前記デジタル積分器よりも先に前記制御回路を動作させるＤＡ変換器。
【請求項４】
前記制御回路は、前記トラッキングフェーズで前記入力信号に応じたデジタル信号が保持され、次のトランスファーフェーズでその信号が転送され、
前記デジタル積分器は、前記トラッキングフェーズで前記入力信号に応じたデジタル信号が保持され、前記トランスファーフェーズではそのデジタル信号を転送せずに次の入力信号に応じたデジタル信号が保持され、次のコンバージョンフェーズでそのデジタル信号が転送される請求項３に記載のＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器及びＤＡ変換器に関し、より詳細には、消費電力や面積を削減することが可能なＡＤ変換器及びＤＡ変換器、特に、インクリメンタルデルタシグマＡＤ変換器及びインクリメンタルデルタシグマＤＡ変換器に関する。
【背景技術】
【０００２】
従来からアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器が様々な機器（携帯電話、スマートフォン、オーディオ機器など）に使用されている。また、無線通信分野やオーディオ分野では、広い信号帯域で、かつ高い信号対雑音比をもつアナログデジタル変換器（ＡＤ変換器）が要求されている。特に、携帯機器に用いられるＡＤ変換器には電力供給源のバッテリーの制約があるために低消費電力であることが求められるが、この用途としてデルタシグマ技術を用いたデルタシグマＡＤ変換器が多く用いられている。
一般的に、デルタシグマＡＤ変換器は、１つ以上の積分器で構成されたループフィルタと、このループフィルタの出力をデジタル化して出力する量子化器と、この量子化器の出力信号をフィードバックするためのデジタルアナログ変換器（ＤＡ変換器）からなっている。
【０００３】
図１は、インクリメンタルデルタシグマＡＤ変換器を示すブロック図である。このインクリメンタルデルタシグマＡＤ変換器は、サンプルホールド（ＳＨ）回路１とリセット信号発生器２とデルタシグマ変調器３とデジタル演算部４とを備えている（例えば、特許文献１参照）。
入力信号ＡＩＮは、サンプルホールド回路１によってあるタイミングの電圧がホールドされ、信号ＡＩＮ’がデルタシグマ変調器３に入力される。デルタシグマ変調器３は、Ｌ（＞＝１）段のアナログ積分器１２と、そのアナログ積分器１２とデジタル演算部４内のデジタル積分器（図示せず）とを変換の最初にリセットするリセット信号発生器２と量子化器１４とＤＡコンバータ（ＤＡＣ）１５と第１の加算器１１と制御回路１６と第２の加算器１３で構成されている。
【０００４】
図２は、図１に示したサンプルホールド回路とデルタシグマ変調器の一例を示した回路構成図で、図３（ａ）乃至（ｍ）は、図２における信号波形図である。図２では、量子化レベルが１値である３次のデルタシグマ変調器を示したものであるが、これに限るものではなく、それぞれの値は自由に取りうる。
サンプルホールド回路１については、図３（ｂ）に示すトラッキングフェーズ（φｔ＝Ｈ）にて、図３（ｉ）に示す入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、図３（ｃ）に示すφｈの立ち上がりにてＡＭＰ０を用いてＣｈｐ及びＣｈｎに転送する。トラッキングフェーズ（φｔ＝Ｈ）の初期段階では、図３（ａ）に示すφｒｓｈ＝ＨにてＣｈｐ及びＣｈｎの電荷をリセットする。また、トラッキングフェーズ（φｔ＝Ｈ）では、図３（ｄ）に示すφｒ＝ＨにてＣｉ１ｐ，Ｃｉ１ｎ，Ｃｉ２ｐ，Ｃｉ２ｎ及びＣｉ３ｐ，Ｃｉ３ｎの電荷をリセットする。
転送した電荷をコンバージョンフェーズの間保持する（φｈ＝Ｈ）ことにより、デルタシグマ変調器の入力ＡＩＮ’＝ＡＩＮＰ’−ＡＩＮＮ’を一定に保つ。
【０００５】
デルタシグマ変調器については、第１のアナログ積分器３１１は、図３（ｊ）に示す信号ＡＩＮ’に応じた電荷を図３（ｅ）に示すφｓの立ち上がりにてＣｓ１ｐ及びＣｓ１ｎに蓄えるスイッチトキャパシタ部と、図３（ｌ）に示すＲＥＦＰ、図３（ｍ）に示すＲＥＦＮを用いてフィードバック信号に応じた電荷をφｓの立ち上がりにてＣｆｂｐ及びＣｆｂｎに蓄えるＳＣＤＡＣ部（ＤＡコンバータ），ＡＭＰ１，Ｃｉ１ｐ及びＣｉ１ｎからなり、これらを第１のＡＭＰ３１１ａを用いて図３（ｆ）に示すφｉの立ち上がりにてＣｉ１ｐ及びＣｉ１ｎに転送する。
【０００６】
第２のアナログ積分器３１２、第３のアナログ積分器３１３についても同様にＣｓ２ｐ，Ｃｓ２ｎの電荷をＣｉ２ｐ，Ｃｉ２ｎに、Ｃｓ３ｐ，Ｃｓ３ｎの電荷をＣｉ３ｐ，Ｃｉ３ｎにそれぞれ第２のＡＭＰ３１２ａ，第３のＡＭＰ３１３ａを用いてφｉの立ち上がりにて転送することで各段での積分を行う。
ここで、第１のアナログ積分器３１１は、加算器も兼ねている。すなわち、ＡＩＮ’信号とフィードバック信号との加算は、第１のアナログ積分器３１１の第１のＡＭＰ３１１ａのサミングノードにおいて、量子化器３２の出力である図３（ｋ）に示すＭＯＤＯに応じた図３（ｇ）に示す信号φｉｐ及び図３（ｈ）に示す信号φｉｎにて信号経路を直接結合することによって実現される。例えば、量子化器３２の出力ＭＯＤＯがＬのとき信号φｉｐにて信号経路を結合し、量子化器３２の出力ＭＯＤＯがＨのとき信号φｉｎにて信号経路を結合する。
【０００７】
量子化器３２については、ＡＩＮ’信号をＣ０ｆｆｐ，Ｃ０ｆｆｎに、第１のアナログ積分器３１１の出力ＩＮＴ１Ｏに応じた電荷をＣ１ｆｆｐ，Ｃ１ｆｆｎに、第２のアナログ積分器３１２の出力ＩＮＴ２Ｏに応じた電荷をＣ２ｆｆｐ，Ｃ２ｆｆｎに、第３のアナログ積分器３１３の出力ＩＮＴ３Ｏに応じた電荷をＣ３ｆｆｐ，Ｃ３ｆｆｎにφｉの立ち上がりにてそれぞれ蓄えるスイッチトキャパシタ部と、各電荷の加算を行う加算部と、加算した信号ＳＵＭＰとＳＵＭＮを比較する比較部とからなる。各電荷の加算は、各スイッチトキャパシタ部の出力の信号経路を直接結合することによって実現される。
量子化器３２の出力ＭＯＤＯは、デルタシグマ変調器３の出力となると同時に初段アナログ積分器３１１にフィードバックされる。量子化器３２の出力ＭＯＤＯをデジタル演算器（図示せず）がデジタル演算（積分）し、デジタル出力ＤＯＵＴを得る。
【０００８】
サンプルホールド回路１がある時刻の入力信号ＡＩＮに応じた電荷を保持し、デルタシグマ変調器３が一定に保たれた入力ＡＩＮ’に対し所定のオーバーサンプリング比により動作した後、第１のアナログ積分器３１１と第２のアナログ積分器３１２と第３のアナログ積分器３１３及びデジタル演算部４内のデジタル積分器（図示せず）は、リセット信号発生器２によりφｒ＝Ｈにてリセットされる。例えば、第１のアナログ積分器３１１では、φｒ＝Ｈにてアンプの入出力をショートしＣｉ１ｐ，Ｃｉ１ｎの電荷を０としてリセットを行う。
φｒｓｈ＝Ｈによるリセット後、サンプルホールド回路１は、次の時刻の入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、各回路は上述した動作を順次繰り返す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開２０１３／１３６６７６号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図３に示したようなタイミングでの動作では、コンバージョンフェーズの初回の積分においてアナログ積分器の出力が入力信号に依存して大きくなるため、アンプの要求性能が高くなるという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、初段アナログ積分器のアンプの要求性能を小さく抑えることができ、より低消費電力や低面積のＡＤ変換器及びＤＡ変換器を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様においては、アナログ積分器及び量子化器を含むデルタシグマ変調器及び制御回路と、前記デルタシグマ変調器からの信号が入力されるデジタル演算部と、を備えるＡＤ変換器であって、トラッキングフェーズ終了後、前記アナログ積分器よりも先に前記制御回路を動作させる。
また、本発明の第２の態様においては、デジタル積分器及び量子化器を含むデルタシグマ変調器及び制御回路と、前記デルタシグマ変調器からの信号が入力されるアナログ演算部と、を備えるＤＡ変換器であって、トラッキングフェーズ終了後、前記デジタル積分器よりも先に前記制御回路を動作させる。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。
【発明の効果】
【００１２】
本発明によれば、初段アナログ積分器のアンプの要求性能を小さく抑えることができ、より低消費電力や低面積のＡＤ変換器及びＤＡ変換器を実現できる。
【図面の簡単な説明】
【００１３】
【図１】インクリメンタルデルタシグマＡＤ変換器を示すブロック図である。
【図２】図１に示したサンプルホールド回路とデルタシグマ変調器の一例を示した回路構成図である。
【図３】（ａ）乃至（ｍ）は、図２における信号波形図である。
【図４】フィードフォワード部の動作を説明するための回路構成図である。
【図５】（ａ）乃至（ｊ）は、図４における信号波形図である。
【図６】本発明に係るＡＤ変換器の実施形態を説明するための回路構成図である。
【図７】（ａ）乃至（ｊ）は、図６における信号波形図である。
【図８】本発明に係るインクリメンタルデルタシグマＤＡ変換器を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００１５】
以下、図面を参照して本発明の実施形態について説明する。  
まず、本発明に係るＡＤ変換器のフィードフォワード部の動作について以下に説明する。
図４は、フィードフォワード部の動作を説明するための回路構成図で、図５（ａ）乃至（ｊ）は、図４における信号波形図である。なお、図中符号４１１ａは第１の演算増幅器を示している。
【００１６】
通常デルタシグマ変調器の動作では、フィードフォワード側のスイッチトキャパシタ部は、図５（ｃ）に示す制御信号φｉｆｆにより、アナログ積分器４１のスイッチトキャパシタ部は、図５（ｄ）に示す制御信号φｉにより同時に動かし始める。すなわち、図５（ａ）に示す制御信号φｒによるリセット解除後、フィードフォワード側のスイッチトキャパシタ部は、図５（ｃ）に示す制御信号φｉｆｆの立上りで動き始め、同時に、第１のアナログ積分器（初段アナログ積分器）４１１のスイッチトキャパシタ部は、図５（ｄ）に示す制御信号φｉの立上りで動き始める。
【００１７】
しかしながら、通常、インクリメンタルデルタシグマＡＤ変換器では、初回のフィードバック信号は、入力信号とは関係のない信号（例えばゼロ）を用いるため、初回の第１のアナログ積分器４１１の出力は、入力信号に依存して大きくなる。そのため、第１のアナログ積分器４１１のアンプの要求性能が高い。
【００１８】
図６は、本発明に係るＡＤ変換器の実施形態を説明するための回路構成図で、図７（ａ）乃至（ｊ）は、図６における信号波形図である。
本実施形態のＡＤ変換器は、アナログ積分器４１及び量子化器（図２の３２）を含むデルタシグマ変調器（図２の３）と、このデルタシグマ変調器（図２の３）からの信号が入力されるデジタル演算部（図２の４）とを備えているＡＤ変換器である。
【００１９】
量子化器（図２の３２）は、入力信号を入力するスイッチトキャパシタ部（図２の３２１）を備え、アナログ積分器４１の初段は、入力信号が入力されるスイッチトキャパシタ部４１０を備えている。
トラッキングフェーズ終了後、アナログ積分器４１の初段のスイッチトキャパシタ部４１０よりも先に量子化器（図２の３２）のスイッチトキャパシタ部（図２の３２１）を動作させる。
【００２０】
また、量子化器（図２の３２）のスイッチトキャパシタ部（図２の３２１）は、トラッキングフェーズで入力信号に応じた電荷が蓄えられ、次のトランスファーフェーズでその電荷が転送され、アナログ積分器４１の初段のスイッチトキャパシタ部４１０は、トラッキングフェーズで入力信号に応じた電荷が蓄えられ、トランスファーフェーズではその電荷を転送せずに次の入力信号に応じた電荷が蓄えられ、次のコンバージョンフェーズでその電荷が転送される。
【００２１】
つまり、本実施形態のＡＤ変換器は、トラッキングフェーズ終了後、先にフィードフォワード側のみを動かすタイミングを設ける。すなわち、図７（ａ）に示す制御信号φｒによるリセット解除後、フィードフォワード側のスイッチトキャパシタ部は、図７（ｃ）に示す制御信号φｉｆｆの立上りで動き始めるが、第１のアナログ積分器（初段アナログ積分器）４１１のスイッチトキャパシタ部４１０は、図７（ｃ）に示す制御信号φｉｆｆよりも所定時間遅れた図７（ｄ）に示す制御信号φｉの立上りで動き始める。
【００２２】
これは、トラッキングフェーズ終了後、第１のアナログ積分器４１１のスイッチトキャパシタ部（４１０）のコンバージョンを少なくとも１回休止する、とも言い換えることができる。すなわち、図７（ａ）に示す制御信号φｒによるリセット解除後、フィードフォワード側のスイッチトキャパシタ部は、図７（ｂ）に示す制御信号φｓで入力信号を取り込んだ後、図７（ｃ）に示す制御信号φｉｆｆの立上りで動き始める。一方、第１のアナログ積分器４１１のスイッチトキャパシタ部４１０は、図７（ｂ）に示す制御信号φｓで初めの入力信号を取り込むが、この入力信号は使用せず、次の図７（ｂ）に示す制御信号φｓで次の入力信号を取り込み、図７（ｄ）に示す制御信号φｉの立上りで動き始める。
【００２３】
このような構成により、最初にフィードフォワード側のみを動作させ、ある程度の入力信号の大きさを見積もり、それからフィードバックにより差し引くことにより、コンバージョンの最初から第１のアナログ積分器４１１の出力に入力信号依存の信号が乗らずノイズのみになるため、第１のアナログ積分器４１１のアンプの要求性能を小さく抑えることができる。よって、より低消費電力や低面積が望める。
【００２４】
以上は、ＡＤ変換器について説明したが、アナログ部とデジタル部を入れ替えることでＤＡ変換器に対しても適用可能である。
図８は、本発明に係るインクリメンタルデルタシグマＤＡ変換器を示すブロック図である。このインクリメンタルデルタシグマＤＡ変換器は、リセット信号発生器２とデルタシグマ変調器３とＤＡコンバータ（ＤＡＣ）５とアナログ演算部６とを備えている。
【００２５】
入力信号ＤＩＮは、サンプルホールド回路１によってあるタイミングのデジタル信号がホールドされ、信号ＤＩＮ’がデルタシグマ変調器３に入力される。デルタシグマ変調器３は、Ｌ（＞＝１）段のデジタル積分器２２と、そのデジタル積分器２２とアナログ演算部４内のアナログ積分器（図示せず）とを変換の最初にリセットするリセット信号発生器２と量子化器２４と第１の加算器２１と制御回路２６と第２の加算器２３で構成されている。
【００２６】
図８において、制御回路２６をデジタル積分器２２より先に動作させることで、ＤＡ変換器においてもＡＤ変換器と同様の効果を得ることができる。
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００２７】
１  サンプルホールド（ＳＨ）回路
２  リセット信号発生器
３  デルタシグマ変調器
４  デジタル演算部
５  ＤＡコンバータ（ＤＡＣ）
６  アナログ演算部
１１，２１  第１の加算器
１２  アナログ積分器
１３，２３  第２の加算器
１４，２４  量子化器
１５  ＤＡコンバータ（ＤＡＣ）
１６，２６  制御回路
２２  デジタル積分器
２５  ＡＤコンバータ（ＡＤＣ）
３１  アナログ積分器
３２  量子化器
３１１  第１のアナログ積分器
３１０  スイッチトキャパシタ部
３１１ａ  第１の演算増幅器（ＡＭＰ１）
３１２  第２のアナログ積分器
３１２ａ  第２の演算増幅器（ＡＭＰ２）
３１３  第３のアナログ積分器
３１３ａ  第３の演算増幅器（ＡＭＰ３）
４１  アナログ積分器
４１０  初段のスイッチトキャパシタ部
４１１第１のアナログ積分器（初段アナログ積分器）
４１１ａ  第１の演算増幅器（ＡＭＰ１）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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