(57)【要約】【課題】安定性の優れるＤＣ／ＤＣコンバータを実現する。【解決手段】ＤＣ／ＤＣコンバータ２０は、制御パルスＳ４３により、直流の入力電圧Ｖｉをオン／オフしてパルス電圧を生成するスイッチング回路３１と、前記パルス電圧を整流する整流回路３３と、前記整流回路３３で整流された電圧の高周波成分を除去して直流の出力電圧Ｖｏを出力する出力フィルタ３４と、を備えている。前記出力フィルタ３４は、前記整流回路３３の入力から出力の方向に接続されたインダクタ３４ａと、前記整流回路３３の出力端子間に並列に接続されたキャパシタ３４ｂと、前記インダクタ３４ａに並列に接続された抵抗３４ｃと、を有している。【選択図】図１
2017184418.tif 000002
【特許請求の範囲】
【請求項１】
制御パルスにより、直流の入力電圧をオン／オフしてパルス電圧を生成するスイッチング回路と、
前記パルス電圧を整流する整流回路と、
前記整流回路で整流された直流の出力電圧を出力する出力フィルタと、
を備えるＤＣ／ＤＣコンバータであって、
前記出力フィルタは、
前記整流回路の入力から出力の方向に接続されたインダクタと、
前記インダクタの出力側が一方の電極に接続され、双方の電極が前記整流回路の出力端子間に並列に接続されたキャパシタと、
前記インダクタに並列に接続された抵抗成分を有する素子と、
を有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
前記ＤＣ／ＤＣコンバータの主回路は、
前記出力フィルタのフィルタ伝達特性と前記出力フィルタ以外の回路伝達特性とにより構成される主回路伝達特性を持ち、
前記ＤＣ／ＤＣコンバータは、更に、
制御部伝達特性を有し、前記出力電圧を検出してこの検出結果と出力基準電圧とを比較して誤差を求め、前記誤差を減少するような前記制御パルスを生成して前記スイッチング回路に与える制御部を備える、
ことを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記制御部は、
前記誤差を求め、前記誤差を増幅した誤差電圧を出力する誤差増幅部と、
前記誤差電圧をパルス幅変調又は周波数変調して、前記誤差電圧の大きさに対応したパルス幅又は周波数の前記制御パルスを生成する制御パルス生成部と、
を有することを特徴とする請求項２記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記誤差増幅部は、
前記出力電圧を分圧して前記検出結果を求める分圧回路と、
前記検出結果と前記出力基準電圧とを比較演算して前記誤差電圧を出力する演算増幅器と、
を有し、
前記制御パルス生成部は、
前記誤差電圧と鋸波発生回路で発生した鋸波電圧とを比較して前記パルス幅変調を行うコンパレータと、
前記コンパレータの比較結果を駆動して前記制御パルスを生成する駆動回路と、
を有することを特徴とする請求項３記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記インダクタは、
１次巻線及び２次巻線を有するトランスの該１次巻線により構成され、
前記抵抗成分を有する素子は、
少なくとも前記１次巻線に対して並列に、又は、前記２次巻線に対して直列に接続されている、
ことを特徴とする請求項１〜４のいずれか１項記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記インダクタは、
複数のコイルに分割され、
前記分割されたコイルの少なくとも１つに対して、前記抵抗成分を有する素子が並列に接続されている、
ことを特徴とする請求項１〜４のいずれか１項記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記インダクタを、１次巻線とし、
前記整流回路の他方の入力から他方の出力の方向にインダクタを設け、該インダクタを２次巻線として、トランスを構成し、
前記抵抗成分を有する素子は、前記１次巻線及び前記２次巻線の少なくともいずれか一方の巻線に対して並列に接続されている、
ことを特徴とする請求項１〜４のいずれか１項記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記出力フィルタは、
複数段設けられ、且つ、前記抵抗成分を有する素子は、少なくとも１つ有する、
ことを特徴とする請求項１〜７のいずれか１項記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源の１つである、直流（ＤＣ）電圧を電位の異なる直流（ＤＣ）電圧に変換するＤＣ／ＤＣコンバータに係り、特に、そのスイッチングノイズを低減するための出力フィルタに関するものである。
【背景技術】
【０００２】
従来、例えば、特許文献１等には、電源装置において、商用電源の各相を磁気的に結合させたノイズ低減用のラインフィルタを備え、そのラインフィルタの入出力間を抵抗で接続したフィルタ回路の技術が記載されている。
又、出力フィルタを用いてスイッチングノイズを低減するＤＣ／ＤＣコンバータに関する技術も種々提案されている。
【０００３】
図１０は、出力フィルタを用いた従来のＤＣ／ＤＣコンバータ１を示す概略の回路図である。
このＤＣ／ＤＣコンバータ１は、電力変換を行う主回路１０と、この主回路１０を制御する図示しない制御部と、により構成されている。主回路１０は、直流電源２から供給される直流の入力電圧Ｖｉを直流の出力電圧Ｖｏに変換する回路であり、スイッチング回路１１、整流回路１２、出力フィルタ１３、及び正負一対の出力端子１４ａ，１４ｂにより構成されている。
【０００４】
スイッチング回路１１は、図示しない制御部から与えられる制御パルスＳに基づき、直流電源２から供給された直流の入力電圧Ｖｉをオン／オフしてパルス電圧を生成する。生成されたパルス電圧は、整流回路１２によって整流され、出力フィルタ１３へ与えられる。出力フィルタ１３は、インダクタ１３ａ及びキャパシタ１３ｂのＬＣフィルタによって構成され、整流後の電圧からスイッチングノイズを低減する。スイッチングノイズが低減された直流電圧は、直流の出力電圧Ｖｏとして、一対の正側出力端子１４ａ及び負側出力端子１４ｂから出力されて、図示しない負荷へ供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１１３２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１０のＤＣ／ＤＣコンバータ１において、この出力段には、スイッチングノイズを低減するために、ＬＣフィルタからなる出力フィルタ１３が用いられている。出力フィルタ１３を構成するキャパシタ１３ｂの選定において、実装面積や主回路リプル電流の制限より、低い等価直列抵抗（以下「ＥＳＲ」という。）のキャパシタを選定する場合がある。低ＥＳＲのキャパシタでＬＣフィルタを構成すると、フィルタの伝達特性が急峻になることから、ＤＣ／ＤＣコンバータ１の安定性に悪影響を与えてしまい、誤動作する場合がある。
【０００７】
又、特許文献１は、商用電源のラインフィルタに関する技術である。但し、ＤＣ／ＤＣコンバータのフィードバック経路に関する技術ではないので、この技術を単に適用しても、ＤＣ／ＤＣコンバータにおけるフィルタ特性の安定性を改善することができない。
【０００８】
つまり、前記課題を解決するために、特許文献１の技術をＤＣ／ＤＣコンバータに単に適用しても、フィルタ特性の安定性が優れるＤＣ／ＤＣコンバータを実現することが困難である。
【課題を解決するための手段】
【０００９】
本発明のＤＣ／ＤＣコンバータは、制御パルスにより、直流の入力電圧をオン／オフしてパルス電圧を生成するスイッチング回路と、前記パルス電圧を整流する整流回路と、前記整流回路で整流された直流の出力電圧を出力する出力フィルタと、を備えている。ここで、前記出力フィルタは、前記整流回路の入力から出力の方向に接続されたインダクタと、前記整流回路の出力端子間に並列に接続されたキャパシタと、前記インダクタに並列に接続された抵抗成分を有する素子と、を有している。
【発明の効果】
【００１０】
本発明によれば、出力フィルタにおいて、インダクタに抵抗成分を有する素子を並列接続しているので、ＤＣ／ＤＣコンバータにおけるフィードバック制御の安定性を改善できるようになると共に、安定性改善のために、フィルタ定数やフィルタ特性を変更する必要をなくすことができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施例１におけるＤＣ／ＤＣコンバータ２０の概略の構成を示す回路図である。
【図２】図２は、図１のＤＣ／ＤＣコンバータ２０の制御ブロック図である。
【図３】図３は、図１中の出力フィルタ３４におけるフィルタ伝達特性Ｈ２である利得特性を示す特性図である。
【図４】図４は、図１中の出力フィルタ３４におけるフィルタ伝達特性Ｈ２である位相特性を示す特性図である。
【図５】図５は、図３及び図４のフィルタ伝達特性Ｈ２を基に、一巡伝達関数（利得／位相特性）の例を示す特性図である。
【図６】図６は、本発明の実施例２における出力フィルタ３４Ａを示す回路図である。
【図７】図７は、本発明の実施例３における出力フィルタ３４Ｂを示す回路図である。
【図８】図８は、本発明の実施例４における出力フィルタ３４Ｃを示す回路図である。
【図９】図９は、本発明の実施例５における出力フィルタ３４Ｄを示す回路図である。
【図１０】図１０は、出力フィルタを用いた従来のＤＣ／ＤＣコンバータ１を示す概略の回路図である。
【発明を実施するための形態】
【００１２】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１３】
（実施例１の構成）
図１は、本発明の実施例１におけるＤＣ／ＤＣコンバータ２０の概略の構成を示す回路図である。
【００１４】
このＤＣ／ＤＣコンバータ２０は、例えば、フォワード型ＤＣ／ＤＣコンバータであり、直流電源２１から供給される直流の入力電圧Ｖｉを異なる電位の直流の出力電圧Ｖｏに変換する回路であり、電力変換を行う主回路３０と、この主回路３０の動作を制御する制御部４０と、を備えている。
【００１５】
主回路３０は、スイッチング回路３１、主回路トランス（変圧器）としてのトランス３２、整流回路３３、及び出力フィルタ３５を有している。
【００１６】
スイッチング回路３１は、制御部４０から与えられる制御パルスＳ４３により、入力電圧Ｖｉをオン／オフしてパルス電圧を発生する回路であり、スイッチング素子（例えば、電界効果トランジスタ、以下「ＦＥＴ」という。）３１ａを有している。ＦＥＴ３１ａには、トランス３２を介して、整流回路３３が接続されている。トランス３２は、１次巻線３２ａ及び２次巻線３２ｂを有している。１次巻線３２ａは、直流電源２１の正極とＦＥＴ３１ａのドレインとの間に接続されている。２次巻線３２ｂには、整流回路３３が接続されている。
【００１７】
整流回路３３は、スイッチング回路３１で発生したパルス電圧を、トランス３２を介して入力して整流する回路であり、２つの整流用ダイオード３３ａ，３３ｂを有している。ダイオード３３ａのアノードは、２次巻線３２ｂの一方の電極に接続され、そのダイオード３３ａのカソードが、ダイオード３３ｂのカソードに接続されている。ダイオード３３ｂのアノードは、２次巻線３２ｂの他方の電極に接続されている。ダイオード３３ｂのアノード及びカソードには、出力フィルタ３４が接続されている。
【００１８】
出力フィルタ３４は、整流回路３３で整流された電圧からスイッチングノイズを低減して直流の出力電圧Ｖｏを、一対の出力端子３５ａ，３５ｂから出力する回路であり、インダクタ３４ａ及びキャパシタ３４ｂを有するＬＣフィルタにより構成されている。インダクタ３４ａの巻き始め側（図１中の黒点が付された側）は、ダイオード３３ａ，３３ｂのカソードに接続され、そのインダクタ３４ａの巻き終わり側（黒点が付されていない側）が、キャパシタ３４ｂの一方の電極と出力端子３５ａとに接続されている。キャパシタ３５ｂの他方の電極は、ダイオード３３ｂのアノードと、接地された負側出力端子３５ｂと、に接続されている。本実施例１の特徴は、インダクタ３４ａに対して、抵抗成分を有する素子（例えば、抵抗）３４ｃが並列に接続されていることである。
【００１９】
なお、抵抗成分を有する素子は、抵抗３４ｃに限定されず、例えば、インダクタやキャパシタ等であってもよい。
【００２０】
抵抗３４ｃは、利得特性が０ｄＢとなった周波数での位相特性が−１８０°までどの程度差があるかで表される位相余裕Ｍが所定値以上となるような抵抗値を持っている。位相余裕Ｍは、一般に、３０〜４０ｄｅｇ以上確保することが適当とされている。そのため、抵抗３４ｃの抵抗値は、例えば、０．３Ωとすることで、位相余裕Ｍを４０ｄｅｇ以上とすることができる。
【００２１】
制御部４０は、出力電圧Ｖｏを検出してこの検出結果と出力基準電圧Ｖｒｅｆとを比較して誤差を求め、この誤差を減少するような制御パルスＳ４３を生成してスイッチング回路３１に与える、定電圧制御機能を有している。この制御部４０は、例えば、誤差増幅部としての誤差増幅回路４１と、鋸波電圧Ｓ４２を発生する鋸波発生回路４２と、制御パルス生成部としての制御パルス発生回路４３と、を有している。
【００２２】
誤差増幅回路４１は、例えば、出力電圧Ｖｏを抵抗により分圧して出力電圧検出結果を求める分圧回路４１ａと、その出力電圧検出結果と出力基準電圧Ｖｒｅｆとを比較演算して誤差電圧Ｖｅｒを出力する演算増幅器（以下「オペアンプ」という。）４１ｂと、を有している。
【００２３】
制御パルス発生回路４３は、例えば、誤差電圧Ｖｅｒと鋸波発生回路４２で発生した鋸波電圧Ｓ４２とを比較してパルス幅変調（以下「ＰＷＭ」という。）を行うコンパレータ４３ａと、このコンパレータ４３ａの比較結果を駆動して制御パルスＳ４３を生成する駆動回路４３ｂと、を有している。制御パルス４３ｂは、スイッチング回路３１内のＦＥＴ３１ａのゲートに与えられ、そのＦＥＴ３１ａのドレイン・ソース間をオン／オフ動作させる。
【００２４】
図２は、図１のＤＣ／ＤＣコンバータ２０の制御ブロック図である。
主回路３０は、出力フィルタ３４のフィルタ伝達特性Ｈ２と、その出力フィルタ３４以外のスイッチング回路３１、トランス３２及び整流回路３３の回路伝達特性Ｈ１と、により構成される主回路伝達特性Ｈを持っている。主回路伝達特性Ｈは、フィルタ伝達特性Ｈ２における周波数特性が支配的であり、フィルタ伝達特性Ｈ１は、全体の利得のレベルが変わる程度の影響である。そのため、主回路伝達特性Ｈは、略フィルタ伝達部Ｈ２の特性で決定される要素が大きい。
【００２５】
制御部４０は、主回路伝達特性Ｈに応じて調整される制御部伝達特性Ａ，βを有している。出力電圧Ｖｏの検出結果は、伝達特性βを介してフィードバックされ、減算器４４により、出力基準電圧Ｖｒｅｆから減算されて、この減算値が、伝達特性Ａを介して主回路伝達特性Ｈへ入力されるようになっている。
【００２６】
一般的に、主回路伝達特性Ｈにあわせて、制御部伝達特性Ａ，βを調整して安定性を確保する。つまり、安定性を確保するために、通常は、制御部伝達特性Ａ，βで調整するようにしているが、主回路３０（特に、出力フィルタ３４）の特性によっては、制御部４０で調整しきれない場合がある。そのため、本実施例１では、インダクタ３４ａと並列に抵抗３４ｃを接続して対応している。
【００２７】
（実施例１の動作）
図１のＤＣ／ＤＣコンバータ２０における全体の動作は、以下のようになる。
直流電源２１から供給される直流の入力電圧Ｖｉは、制御部４０から与えられる制御パルスＳ４３によってオン／オフ動作するＦＥＴ３１ａにより、スイッチングされてパルス電圧が生成される。生成されたパルス電圧は、トランス３２によって電位が変換され、整流回路３３で整流される。整流された電圧は、出力フィルタ３４によってスイッチングノイズが低減され、平滑化された直流の出力電圧Ｖｏが出力端子３５ａ，３５ｂから出力される。
【００２８】
例えば、制御パルスＳ４３の高レベル（Ｈレベル）によってＦＥＴ３１ａがオンすると、直流電源２１の正電極から出力された電源電流は、トランス３２の１次巻線３２ａ、及びオン状態のＦＥＴ３１ａを経由して、直流電源２１の負電極へ流れる。すると、トランス３２の２次巻線３２ｂに誘起されたパルス電圧の電流は、その２次巻線３２ｂの一方の電極から、ダイオード３３ａと、インダクタ３４ａ及び抵抗３４ｃと、を経由して、出力端子３５ａ，３５ｂに接続された図示しない負荷へ出力される。負荷へ出力された電流は、負側出力端子３５ｂから、２次巻線３４ｃの他方の電極へ流れる。
【００２９】
制御パルスＳ４３の低レベル（Ｌレベル）によってＦＥＴ３１ａがオフすると、トランス３２の２次巻線３２ｂには、パルス電圧が誘起されない。インダクタ３４ａに蓄積されたエネルギで、このインダクタ３４ａの一方の電極から出力された電流は、図示しない負荷、及びダイオード３３ｂを経由して、インダクタ３４ａの他方の電極へ流れる。
【００３０】
出力端子３５ａ，３５ｂから出力された出力電圧Ｖｏは、分圧回路４１ａで分圧（即ち、検出）されて、低電圧の出力電圧検出結果が求められる。求められた出力電圧検出結果と、出力基準電圧Ｖｒｅｆと、がオペアンプ４１ｂによって比較演算され、誤差電圧Ｖｅｒが求められる。求められた誤差電圧Ｖｅｒと、鋸波発生回路４２から発生した鋸波電圧Ｓ４２と、がコンパレータ４３ａによって比較されてＰＷＭ制御され、誤差電圧Ｖｅｒの大きさに対応したパルス幅のパルスが生成される。生成されたパルスは、駆動回路４３ｂにより駆動されて制御パルスＳ４３が生成され、この制御パルスＳ４３によってＦＥＴ３１ａがオン／オフ動作し、出力電圧Ｖｏが目標電圧に一致するような定電圧制御が行われる。
【００３１】
図３は、図１中の出力フィルタ３４におけるフィルタ伝達特性Ｈ２である利得特性を示す特性図である。
図３の横軸は周波数ｆ（Ｈｚ）、縦軸は利得（ｄＢ）である。利得特性（１）は、抵抗３４ｃがない場合、利得特性（２）は抵抗３４ｃが１Ω、利得特性（３）は抵抗３４ｃが０．５Ω、及び利得特性（４）は抵抗３４ｃが０．３Ωの場合の特性である。
【００３２】
図４は、図１中の出力フィルタ３４におけるフィルタ伝達特性Ｈ２である位相特性を示す特性図である。
図４の横軸は周波数ｆ（Ｈｚ）、縦軸は位相（ｄｅｇ）である。位相特性（５）は、抵抗３４ｃがない場合、位相特性（６）は抵抗３４ｃが１Ω、位相特性（７）は抵抗３４ｃが０．５Ω、及び位相特性（８）は抵抗３４ｃが０．３Ωの場合の特性である。
【００３３】
伝達特性は対象回路の周波数特性で表わされるが、図３及び図４に示すように、ＬＣフィルタからなる出力フィルタ３４は、その共振周波数ｆｒにおいて、利得及び位相の遅れが最大となる特徴がある。
共振周波数ｆｒ＝１／［２＊π＊√（ＬＣ）］
但し、Ｌ；インダクタＬ３４ａのインダクタンス
Ｃ；キャパシタＣ３４ｂのキャパシタンス
【００３４】
ここで、図３及び図４から分かるように、インダクタ３４ａに抵抗３４ｃを並列に接続することにより、利得及び位相の共振周波数ｆｒにおける急激な変化を緩やかにすることができる。
【００３５】
次に、図２を参照しつつ、ＤＣ／ＤＣコンバータ全体の動作の安定性について説明する。
【００３６】
図５は、図３及び図４のフィルタ伝達特性Ｈ２を基に、一巡伝達関数（利得／位相特性）の例を示す特性図である。
【００３７】
図５の上段は利得特性、及び、下段は位相特性である。上段の利得特性の横軸は周波数ｆ（Ｈｚ）、及び縦軸は利得（ｄＢ）である。更に、下段の位相特性の横軸は周波数ｆ（Ｈｚ）、及び縦軸は位相（ｄｅｇ）である。
【００３８】
図５の上段の利得特性において、利得特性（１１）は、抵抗３４ｃがない場合、利得特性（１２）は抵抗３４ｃが１Ω、利得特性（１３）は抵抗３４ｃが０．５Ω、及び利得特性（１４）は抵抗３４ｃが０．３Ωの場合の特性である。
【００３９】
図５の下段の位相特性において、位相特性（１５）は、抵抗３４ｃがない場合、位相特性（１６）は抵抗３４ｃが１Ω、位相特性（１７）は抵抗３４ｃが０．５Ω、及び位相特性（１８）は抵抗３４ｃが０．３Ωの場合の特性である。
【００４０】
出力フィルタ３４の回路定数は、例えば、以下の通りである。
Ｌ＝１０μＨ
Ｃ＝１０００μＦ
Ｒ＝１０ｍΩ  （但し、Ｒ；抵抗３４ｃの抵抗値Ｒ３４ｃ）
【００４１】
フィードバック制御を行うシステムは、制御ループを一周させた場合の伝達関数である「一巡伝達関数」で、安定性の判別を行うことができる。この場合の一巡伝達関数は、
Ｈ＊β＊Ａ＝（Ｈ１＊Ｈ２）＊β＊Ａ
となるが、この一巡伝達関数の位相余裕Ｍの大きさで安定性を判断する。
【００４２】
前記図３及び図４に示すフィルタ特性Ｈ２を基に、一巡伝達関数を示した例が、図５の特性図である。ここで、位相余裕Ｍとは、利得特性が０ｄＢとなった周波数での位相特性が−１８０°までどの程度差があるかで表される。
【００４３】
図５の下段の位相特性において、例えば、抵抗３４ｃがない場合と抵抗３４ｃが０．３Ωの場合の位相余裕Ｍは、点４５と点４６との間の矢印４７で示されている。位相余裕Ｍをまとめると、例えば、以下のようになる。
【００４４】
抵抗３４ｃなしの場合      ；位相余裕Ｍ（ｄｅｇ）は−７．３ｄｅｇ
抵抗３４ｃが１Ωの場合    ；位相余裕Ｍ（ｄｅｇ）は１２．６ｄｅｇ
抵抗３４ｃが０．５Ωの場合；位相余裕Ｍ（ｄｅｇ）は３０．０ｄｅｇ
抵抗３４ｃが０．３Ωの場合；位相余裕Ｍ（ｄｅｇ）は４８．５ｄｅｇ
【００４５】
（実施例１の効果）
本実施例１によれば、出力フィルタ３４において、インダクタ３４ａに抵抗３４ｃを並列接続しているので、ＤＣ／ＤＣコンバータ２０におけるフィードバック制御の安定性を改善できるようになると共に、安定性改善のために、フィルタ定数やフィルタ特性を変更する必要をなくすことができる。
【実施例２】
【００４６】
（実施例２の構成）
図６は、本発明の実施例２における出力フィルタ３４Ａを示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
本実施例２の出力フィルタ３４Ａでは、実施例１のインダクタ３４ａに代えて、トランス５４が設けられている。トランス５４は、実施例１のインダクタ３４ａに相当する１次巻線５４ａと、２次巻線５４ｂと、を有し、その２次巻線５４ｂに対して、実施例１の抵抗３４ｃが直列に接続されている。
【００４８】
なお、本実施例２では、トランス５４の２次巻線５４ｂに対して抵抗３４ｃが直列に接続されているが、トランス５４の２次巻線５４ｂに代えて、トランス５４の１次巻線５４ａに対して抵抗３４ｃが並列に接続されてもよい。又、トランス５４の１次巻線５４ａに対して抵抗３４ｃが並列に接続され、更に、トランス５４の２次巻線５４ｂに対して抵抗３４ｃが並列に接続されてもよい。
【００４９】
（実施例２の作用・効果）
本実施例２の出力フィルタ３４Ａでは、実施例１のインダクタ３４ａに相当するトランス５４を介して、実施例１の抵抗３４ｃが絶縁接続されている。そのため、実施例１の出力フィルタ３４ａと略同様の作用・効果を奏する。
【実施例３】
【００５０】
（実施例３の構成）
図７は、本発明の実施例３における出力フィルタ３４Ｂを示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５１】
（実施例３の作用・効果）
本実施例３の出力フィルタ３４Ｂでは、実施例１のインダクタ３４ａに代えて、直列接続された２つのコイル６４ａ，６４ｂが設けられ、そのコイル６４ａに対して、実施例１の抵抗３４ｃが並列に接続されている。つまり、実施例１のインダクタ３４ａが２つに分割接続され、その分割された２つのコイル６４ａ，６４ｂのうちの一方のコイル６４ａに対して、実施例１の抵抗３４ｃが並列に接続されている。そのため、実施例１の出力フィルタ３４と略同様の作用・効果を奏する。
【００５２】
なお、本実施例３では、インダクタ３４ａが２つのコイル６４ａ，６４ｂに分割されているが、分割は３つ以上でもよい。抵抗３４ｃは、コイル６４ａに対して並列に接続されているが、コイル６４ｂに対して並列に接続されていてもよい。又、分割されたコイル６４ａ，６４ｂに対して並列に接続する抵抗は、１ヶ所である必要はなく、分割されたコイル６４ａ，６４ｂの一部又は全部に対して並列に接続されていてもよい。
【実施例４】
【００５３】
（実施例４の構成）
図８は、本発明の実施例４における出力フィルタ３４Ｃを示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５４】
本実施例４の出力フィルタ３４Ｃでは、実施例１のインダクタ３４ａの部分を１次巻線７４ａとし、整流回路３３の他方の入力から出力の方向にインダクタを設け、このインダクタを２次巻線７４ｂとしてトランス７４を構成し、その２次巻線７４ｂに対して、実施例１の抵抗３４ｃが並列に接続されている。
【００５５】
なお、本実施例４では、トランス７４の２次巻線７４ｂに対して抵抗３４ｃが並列に接続されているが、トランス７４の２次巻線７４ｂに代えて、トランス７４の１次巻線７４ａに対して抵抗３４ｃが並列に接続されてもよい。又、トランス７４の１次巻線７４ａ及び２次巻線７４ｂに対して、それぞれ抵抗３４ｃが並列に接続されてもよい。
【００５６】
（実施例４の作用・効果）
本実施例４の出力フィルタ３４Ｃでは、実施例１のインダクタ３４ａの部分を１次巻線７４ａとし、整流回路３３の他方の入力から出力の方向にインダクタを設け、このインダクタを２次巻線７４ｂとしてトランス７４を構成し、その２次巻線７４ｂに対して、実施例１の抵抗３４ｃが並列に接続されている。そのため、実施例１の出力フィルタ３４と略同様の作用・効果を奏する。
【実施例５】
【００５７】
（実施例５の構成）
図９は、本発明の実施例５における出力フィルタ３４Ｄを示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５８】
本実施例５の出力フィルタ３４Ｄでは、実施例１のインダクタ３４ａに代えて、直列接続された２つのインダクタ３４ａ１，３４ａ２が設けられ、更に、実施例１のキャパシタ３４ｂに代えて、並列接続された２つのキャパシタ３４ｂ１，３４ｂ２が設けられている。そして、後段側のインダクタ３４ａ２に対して、実施例１の抵抗３４ｃが並列に接続されている。つまり、実施例１の出力フィルタ３４の前段に、インダクタ３４ａ１及びキャパシタ３４ｂ１からなるＬＣフィルタが接続された構成になっている。
【００５９】
（実施例５の作用・効果）
本実施例５の出力フィルタ３４Ｄでは、前段に、インダクタ３４ａ１及びキャパシタ３４ｂ１からなるＬＣフィルタが接続されているので、高周波成分の除去効果が大きく、実施例１よりも安定性が向上する。
【００６０】
（実施例１〜５の他の変形例）
本発明は、上記実施例１〜５やその変形例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００６１】
（ａ）  実施例１〜５では、フォワード型ＤＣ／ＤＣコンバータ２０について説明したが、本発明は、他の形式のＤＣ／ＤＣコンバータについても適用できる。例えば、トランス３２を省略したり、スイッチング回路３１を４つのスイッチング素子によるスイッチングブリッジ回路にしてもよい。又、スイッチング回路３１とトランス３２との間に、ＬＬＣ回路等の共振回路を設けてもよい。
【００６２】
（ｂ）  制御パルス生成回路４３は、例えば、誤差電圧Ｖｅｒを周波数変調して、その誤差電圧Ｖｅｒの大きさに対応した周波数の制御パルスＳ４３を生成する構成に変形してもよい。
【００６３】
（ｃ）  実施例１〜５の各出力フィルタ３４，３４Ａ，３４Ｂ，３４Ｃ，３４Ｄは、それぞれ複数段設けてもよい。又、実施例１〜５の出力フィルタ３４，３４Ａ，３４Ｂ，３４Ｃ，３４Ｄを任意に組み合わせてもよい。例えば、２段構成で、前段が実施例１の出力フィルタ３４で、後段が実施例３の出力フィルタ３４Ｂのような組み合わせでもよい。この場合、インダクタ３４ａ，６４ａに並列接続する抵抗３４ｃは、少なくとも１つあればよい。このような構成に変形して、安定性の更なる向上を図ることも可能である。
【符号の説明】
【００６４】
２０      ＤＣ／ＤＣコンバータ
３０      主回路
３１      スイッチング回路
３２      トランス
３３      整流回路
３４，３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ      出力フィルタ
３４ａ，３４ａ１，３４ａ２      インダクタ
３４ｂ，３４ｂ１，３４ｂ２      キャパシタ
３４ｃ      抵抗
４０      制御部
４１      誤差増幅回路
４１ａ      分圧回路
４１ｂ      オペアンプ
４２      鋸波発生回路
４３      制御パルス発生回路
４３ａ      コンパレータ
４３ｂ      駆動回路
５４，７４      トランス
６４ａ，６４ｂ      コイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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