(57)【要約】      （修正有）【課題】半導体装置の設計を効率的に行うことができるプロセスシミュレータ、レイアウトエディタ及びシミュレーションシステムを提供する。【解決手段】プロセスシミュレータ１２２は、レイアウト処理部２１３と、初期メッシュ生成部２１２と、シミュレータ部２２１〜２２５と、を備える。レイアウト処理部は、シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第１図形の頂点の座標を抽出する。初期メッシュ生成部は、レイアウトの平面方向において、前記頂点の座標を通る第１初期メッシュを生成する。シミュレータ部は、半導体装置のプロセスフローが記述されたシミュレーションデータ、レイアウト及び第１初期メッシュに基づいて、半導体装置のプロセスシミュレーションを実行する。【選択図】図２
2017037441.tif 000002
【特許請求の範囲】
【請求項１】
シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第１図形の頂点の座標を抽出するレイアウト処理部と、
前記レイアウトの平面方向において、前記頂点の座標を通る第１初期メッシュを生成する初期メッシュ生成部と、
前記半導体装置のプロセスフローが記述されたシミュレーションデータ、前記レイアウト、及び、前記第１初期メッシュに基づいて、前記半導体装置のプロセスシミュレーションを実行するシミュレータ部と、
を備えるプロセスシミュレータ。
【請求項２】
抽出された前記頂点の座標と、前記第１図形に対応付けられて前記レイアウトファイルに記述された第１メッシュ設定情報と、前記シミュレーションデータ又は前記レイアウトファイルに記述されたシミュレーション領域を示す座標と、を第２メッシュ設定情報に加えるメッシュ設定処理部を備え、
前記初期メッシュ生成部は、前記第２メッシュ設定情報に従って、前記シミュレーション領域内に前記第１初期メッシュを生成し、
前記第１メッシュ設定情報は、前記第１初期メッシュのスペース情報を含む、請求項１に記載のプロセスシミュレータ。
【請求項３】
半導体装置のレイアウトを作成するための入出力部から入力された情報を処理するコントローラと、
前記コントローラの制御により、加工前の前記レイアウトに対して、前記レイアウトの図形の作成、当該図形の加工、及び、当該図形への識別子の付加を行うと共に、前記半導体装置のシミュレーションが行われるシミュレーション領域を示す図形を作成する図形処理部と、
前記コントローラの制御により、前記シミュレーションに用いられる初期メッシュのメッシュ設定情報を、前記識別子を用いて前記図形に対応付けるメッシュ設定情報処理部と、
加工前の前記レイアウトが記述された第１レイアウトファイルを読み込むと共に、前記図形処理部により加工された前記レイアウトの情報と、前記図形に対応付けられた前記メッシュ設定情報と、前記シミュレーション領域を示す図形とを、前記シミュレーションに用いられる第２レイアウトファイルへ書き出すファイル入出力部と、
を備えるレイアウトエディタ。
【請求項４】
情報を入出力する入出力部と、
前記入出力部に入力された情報に従って、半導体装置のシミュレーションに必要な情報を対応付けるデバイス情報処理部と、
前記半導体装置のレイアウトの情報と、前記デバイス情報処理部で対応付けられた情報と、を前記シミュレーションに用いられるレイアウトファイルへ書き出すファイル入出力部と、
前記レイアウトファイルに記述された前記レイアウトと、前記半導体装置のプロセスフローが記述されたシミュレーションデータと、に基づいて、前記半導体装置のプロセスシミュレーションを実行するプロセスシミュレータと、
前記入出力部で指定された電気特性の抽出対象に対応付けられた前記シミュレーションに必要な情報に基づいて、前記半導体装置のシミュレーションに用いられるメッシュを所定の領域においてリファインし、リファインされた前記メッシュと、前記プロセスシミュレーションの結果と、指定された前記抽出対象に対応付けられた前記シミュレーションに必要な情報と、に基づいて、デバイスシミュレーションを実行するデバイスシミュレータと、
指定された前記抽出対象に対応付けられた前記シミュレーションに必要な情報に従って、前記デバイスシミュレーションの結果から電気特性を抽出する電気特性抽出部と、
を備えるシミュレーションシステム。
【請求項５】
前記デバイス情報処理部は、前記入出力部に入力された情報に従って、前記シミュレーションに必要な情報である、前記抽出対象と、図形演算の情報と、シミュレーション位置と、を対応付け、
前記デバイスシミュレータは、前記レイアウトの第１図形に対して、指定された前記抽出対象に対応付けられた前記図形演算を行い、第２図形を生成し、複数の第２図形が生成された場合、指定された前記抽出対象に対応付けられた前記シミュレーション位置を含む前記第２図形の位置に、前記所定の領域を設定する、請求項４に記載のシミュレーションシステム。
【請求項６】
前記プロセスシミュレータは、
前記レイアウトファイルに記述された前記レイアウトの第１図形の頂点の座標を抽出するレイアウト処理部と、
前記レイアウトの平面方向において、前記頂点の座標を通る第１初期メッシュを生成する初期メッシュ生成部と、
前記シミュレーションデータ、前記レイアウト、及び、前記第１初期メッシュに基づいて、前記プロセスシミュレーションを実行するシミュレータ部と、
を有する、請求項４に記載のシミュレーションシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、プロセスシミュレータ、レイアウトエディタ及びシミュレーションシステムに関する。
【背景技術】
【０００２】
半導体装置のシミュレーションシステムとして、ＴＣＡＤ（Technology CAD）システムが知られている。ＴＣＡＤシステムは、通常、プロセスシミュレータと、デバイスシミュレータと、それらの実行や機能をサポートするプログラム（電気特性抽出プログラムなど）と、を備える。
【０００３】
プロセスシミュレータは、半導体製造工程の各ユニット工程のシミュレーションを実行するシミュレータを集約したものである。プロセスシミュレータは、与えられた製造工程（ＰＯＲ（Process of Record）と呼ばれるプロセスフロー）と半導体装置のレイアウトとに基づいて、半導体装置の構造（形状および不純物分布などの物理量）を計算する。なお、半導体装置の形状のみを取り扱う形状シミュレータも存在するが、プロセスシミュレータの中から形状変化を伴う工程シミュレーションのみを集めたもので、プロセスシミュレータに包含されるため、ここではそれを含めて、プロセスシミュレータと呼ぶ。
【０００４】
デバイスシミュレータは、プロセスシミュレータで求められた半導体装置の構造と、半導体装置の電極に与える印加電圧と、半導体装置の動作モード（静特性、動特性など）とから、半導体装置の電気特性を計算する。なお、デバイスシミュレータは、回路シミュレータに実装される各素子のコンパクトモデルを用いたMixed-modeとよばれる計算で回路シミュレーションと同じ計算が可能となっているものもあり、ここではそれを含めてデバイスシミュレータと呼ぶ。
【０００５】
このようなＴＣＡＤシステムを用いて、半導体装置の設計を効率的に行うことが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２２９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、半導体装置の設計を効率的に行うことができるプロセスシミュレータ、レイアウトエディタ及びシミュレーションシステムを提供することである。
【課題を解決するための手段】
【０００８】
実施形態によれば、プロセスシミュレータは、レイアウト処理部と、初期メッシュ生成部と、シミュレータ部と、を備える。前記レイアウト処理部は、シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第１図形の頂点の座標を抽出する。前記初期メッシュ生成部は、前記レイアウトの平面方向において、前記頂点の座標を通る第１初期メッシュを生成する。前記シミュレータ部は、前記半導体装置のプロセスフローが記述されたシミュレーションデータ、前記レイアウト、及び、前記第１初期メッシュに基づいて、前記半導体装置のプロセスシミュレーションを実行する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＴＣＡＤシステムの構成を示すブロック図である。
【図２】図１のプロセスシミュレータの構成を示すブロック図である。
【図３】図２の初期メッシュ生成・リファイン部の構成を示すブロック図である。
【図４】図１のレイアウトエディタ・シミュレーション領域設定部の構成を示すブロック図である。
【図５】図１のプロセスシミュレーション入力データ、デバイスシミュレーション入力データ、及び、特性抽出入力データの内容を示す図である。
【図６Ａ】図３の初期メッシュ生成・リファイン部のアルゴリズムを示すフローチャートである。
【図６Ｂ】３次元シミュレーションを実行するシミュレーション領域におけるＭＯＳＦＥＴのレイアウトの一例を示す平面図である。
【図６Ｃ】図６Ｂのレイアウトを用いて製造されるＭＯＳＦＥＴの構造を示す斜視図である。
【図６Ｄ】図６Ａのアルゴリズムに従って生成された初期メッシュを示す図である。
【図７Ａ】深さ方向の初期メッシュ設定のアルゴリズムを示すフローチャートである。
【図７Ｂ】１次元シミュレーション位置を示す図である。
【図７Ｃ】図７Ｂの１次元シミュレーション位置を用いた全工程のシミュレーション結果を示す図である。
【図８Ａ】メッシュリファインのアルゴリズムを示すフローチャートである。
【図８Ｂ】図形Ａと図形Ｂの論理積の計算を説明する図である。
【図８Ｃ】マスクＡＡとマスクＧＣとの論理積で計算される領域を示す図である。
【図９】比較例の初期メッシュ生成・リファイン部の構成を示すブロック図である。
【図１０】比較例のレイアウトエディタ・シミュレーション領域設定部の構成を示すブロック図である。
【図１１Ａ】比較例の平面方向の初期メッシュ設定のアルゴリズムを示すフローチャートである。
【図１１Ｂ】比較例の初期メッシュの形状を示す図である。
【図１２】比較例の平面方向の初期メッシュ設定の問題点を説明する図である。
【図１３】第２の実施形態に係るプロセスシミュレータの初期メッシュ生成・リファイン部の構成を示すブロック図である。
【図１４】図１３の初期メッシュ生成・リファイン部の初期メッシュ生成のアルゴリズムを示すフローチャートである。
【図１５Ａ】３次元シミュレーション領域、２次元シミュレーション領域、及び、１次元シミュレーション位置を示す図である。
【図１５Ｂ】３次元シミュレーション領域において３次元シミュレーションを実行した結果を示す斜視図である。
【図１５Ｃ】２次元シミュレーション領域において２次元シミュレーションを実行した結果を示す図である。
【図１５Ｄ】図１５Ａ中の１次元シミュレーション位置において、図１４に示したアルゴリズムで生成した深さ方向のメッシュを示す図である。
【図１６Ａ】ＭＯＳＦＥＴのレイアウトの一例を示す平面図である。
【図１６Ｂ】図１６ＡのＢ−Ｂ線に沿った断面図である。
【図１６Ｃ】図１６ＡのＢ−Ｂ線に沿った断面図におけるメッシュを示す図である。
【図１７】第３の実施形態に係るプロセスシミュレータの初期メッシュ生成・リファイン部の構成を示すブロック図である。
【図１８Ａ】第３の実施形態に係るメッシュリファインのアルゴリズムを示すフローチャートである。
【図１８Ｂ】ＮＡＮＤセルアレイのシミュレーション用レイアウトに設定された３次元シミュレーション領域と１次元シミュレーション位置とを示す図である。
【図１９Ａ】ＣＭＯＳのインバータのレイアウトの一例を示す図である。
【図１９Ｂ】ＮＡＮＤセルアレイのレイアウトの一例を示す図である。
【図２０】第４の実施形態に係るレイアウトエディタ・シミュレーション領域設定部の構成を示すブロック図である。
【図２１】第４の実施形態に係るＴＣＡＤシステムの構成を示すブロック図である。
【図２２Ａ】ＭＯＳＦＥＴの通常特性などを抽出する際のメッシュリファインするべき領域を示す図である。
【図２２Ｂ】ＭＯＳＦＥＴのホットキャリア特性を抽出する際のメッシュリファインするべき領域を示す図である。
【図２２Ｃ】ＭＯＳＦＥＴのシリコン−絶縁膜起因リーク電流を抽出する際のメッシュリファインするべき線分を示す図である。
【図２２Ｄ】ＭＯＳＦＥＴのコンタクト抵抗を抽出する際のメッシュリファインするべき領域を示す図である。
【図２２Ｅ】ＭＯＳＦＥＴのゲート空乏化を抽出する際のメッシュリファインするべき領域を示す図である。
【図２２Ｆ】ＭＯＳＦＥＴの隣接素子の影響を抽出する際のメッシュリファインするべき領域を示す図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１１】
図１は、第１の実施形態に係るＴＣＡＤシステム（シミュレーションシステム）の構成を示すブロック図である。ＴＣＡＤシステムは、マンマシンインターフェイス部（入出力部）１０と、エディタ部２０と、結果表示部３０と、シミュレーション実行部４０と、を備える。
【００１２】
マンマシンインターフェイス部１０は、情報を入出力するためのものであり、表示装置１０１と、入力装置１０２と、出力装置１０３と、を備える。技術者は、表示装置１０１の表示を見ながら、入力装置１０２を用いて、システム制御指示及び入力データ作成などのインプットを行い、必要な場合、出力装置１０３からシステム内部の情報を出力させる。入力データ作成としては、例えば、プロセスフロー（ＰＯＲ）及びシミュレーション条件などの作成が挙げられる。
【００１３】
エディタ部２０は、テキストファイルエディタ１１１と、レイアウトエディタ・シミュレーション領域設定部（レイアウトエディタ）１１２と、を備える。テキストファイルエディタ１１１に替えて、又は、加えて、ＧＵＩ（Graphical User Interface）が設けられてもよい。レイアウトエディタ・シミュレーション領域設定部１１２は、半導体装置の製造に用いるレイアウトデータの表示や加工を行う。
【００１４】
技術者は、マンマシンインターフェイス部１０を介し、テキストファイルエディタ１１１を用いて、プロセスシミュレーション入力データ（シミュレーションデータ）１６１、デバイスシミュレーション入力データ１６２、及び、特性抽出入力データ１６３を作成する。
【００１５】
また、技術者は、レイアウトエディタ・シミュレーション領域設定部１１２を用いて、レイアウトファイル（第１レイアウトファイル）１５２の入出力、レイアウト加工、シミュレーション領域設定、及び、シミュレーション用レイアウトファイル（第２レイアウトファイル）１６４の作成などを行う。シミュレーション用レイアウトファイル１６４は、半導体装置のシミュレーションに用いられる。
【００１６】
結果表示部３０は、数値データの作図を行うと共にシミュレーション条件テーブル１８２及びシミュレーション結果テーブル１７４の処理を行うグラフィックス・テーブル処理部１３１を備える。技術者は、エディタ部２０を用いて作成したプロセスシミュレーション入力データ１６１、デバイスシミュレーション入力データ１６２、及び、特性抽出入力データ１６３における条件変更をするパラメータの名前と数値の設定を、グラフィックス・テーブル処理部１３１で行う。また、後述するシミュレーション結果ファイル１７１〜１７３の集計をグラフィックス・テーブル処理部１３１が行った結果であるシミュレーション結果テーブル１７４の内容確認、及び、その外部への出力などの操作を行う。なお、この操作は後述するシミュレーション実行部４０のコントローラ１２１を介して実施することもある。
【００１７】
シミュレーション実行部４０は、コントローラ１２１と、１−３次元高精度プロセスシミュレータ（以下、プロセスシミュレータと称す）１２２と、１−３次元高精度デバイスシミュレータ（以下、デバイスシミュレータと称す）１２３と、電気特性抽出部１２４とを少なくとも含む。シミュレーション実行部４０は、シミュレーション実行フロー１８１、シミュレーション結果ファイル１７１および１７２、抽出結果ファイル１７３などのデータを外部ファイルとして保持するよう構成される。技術者は、コントローラ１２１を介して、シミュレーション実行フロー１８１を作成し、シミュレーションおよび結果集計の実行指示を行う。
【００１８】
コントローラ１２１は、技術者の指示でシミュレーション実行フロー１８１、シミュレーション条件テーブル１８２、プロセスシミュレーション入力データ１６１、デバイスシミュレーション入力データ１６２、特性抽出入力データ１６３、及び、シミュレーション用レイアウトファイル１６４を取り込む。コントローラ１２１は、シミュレーション実行フロー１８１に記述された内容に従って、シミュレーション条件テーブル１８２に記載された条件変更などの処理を行い、プロセスシミュレータ１２２、デバイスシミュレータ１２３、及び、電気特性抽出部１２４用の入力データを用意して、シミュレーションを実行する。なお、プロセスシミュレーション入力データ１６１、デバイスシミュレーション入力データ１６２又は特性抽出入力データ１６３は、シミュレーション条件テーブル１８２に記載された変更条件と関係ない場合は、コントローラ１２１を介すことなく、直接、対象となるプロセスシミュレータ１２２、デバイスシミュレータ１２３又は電気特性抽出部１２４へ渡される場合もある。
【００１９】
プロセスシミュレータ１２２は、コントローラ１２１で用意されたプロセスシミュレーション入力データ１６１及びシミュレーション用レイアウトファイル１６４を用いてプロセスシミュレーションを実行し、シミュレーション結果をシミュレーション結果ファイル１７１へ保存する。
【００２０】
デバイスシミュレータ１２３は、コントローラ１２１で用意されたデバイスシミュレーション入力データ１６２と、シミュレーション結果ファイル１７１とを用いてデバイスシミュレーションを実行し、シミュレーション結果をシミュレーション結果ファイル１７２へ保存する。
【００２１】
電気特性抽出部１２４は、コントローラ１２１で用意された特性抽出入力データ１６３と、シミュレーション結果ファイル１７２とを用いて半導体装置中のデバイスの電気特性を抽出し、抽出された結果を抽出結果ファイル１７３へ保存する。
【００２２】
次に、図２を用いて、図１のプロセスシミュレータ１２２の構成を詳細に説明する。
図２は、図１のプロセスシミュレータ１２２の構成を示すブロック図である。プロセスシミュレータ１２２は、コントローラ２０１と、プログラム内部データ保持部２０２と、基本処理部２１０と、シミュレータ部２２０と、モデル・数値計算設定部２３０と、を有する。
【００２３】
コントローラ２０１は、全体の制御を行う。プログラム内部データ保持部２０２は、各部で共通して用いるデータを保持する。基本処理部２１０は、種々の工程のシミュレーションを実行するために必要な基本的処理を行う。シミュレータ部２２０は、種々の工程のシミュレーションを実行する。モデル・数値計算設定部２３０は、シミュレーションで用いられる物理・化学モデル、モデルパラメータ、及び、数値計算方法を設定する。
【００２４】
基本処理部２１０は、初期化部２１１と、初期メッシュ生成・リファイン部２１２と、レイアウト・図形処理部２１３と、ファイル入出力部（ファイルＩＯ部）２１４と、を含む。初期化部２１１は、プロセスシミュレーションの初期設定を行う。初期メッシュ生成・リファイン部２１２は、半導体装置のシミュレーションに用いられる初期メッシュの生成およびメッシュのリファインを行う。レイアウト・図形処理部２１３は、レイアウトの情報処理およびレイアウトの図形データの処理を行う。ファイル入出力部２１４は、シミュレーション結果の読み込み及び書き出しを行う。
【００２５】
シミュレータ部２２０は、少なくとも、イオン注入シミュレーション部２２１と、酸化・拡散シミュレーション部２２２と、堆積シミュレーション部２２３と、エッチングシミュレーション部２２４と、ＣＭＰ（Chemical Mechanical Polishing）シミュレーション部２２５と、を含む。
【００２６】
モデル・数値計算設定部２３０は、モデル設定部２３１と、モデルパラメータ部２３２と、数値計算設定部２３３と、を含む。モデル設定部２３１は、各シミュレーションで用いられる物理・化学モデルを設定及び変更する。モデルパラメータ部２３２は、その物理・化学モデルのモデルパラメータを設定及び変更する。数値計算設定部２３３は、各物理・化学モデルでどのように数値計算するか設定及び変更する。モデル設定部２３１、モデルパラメータ部２３２及び数値計算設定部２３３は、デフォルトの設定でよいものについては使用されない。
【００２７】
コントローラ２０１は、プロセスシミュレーション入力データ１６１を読み込み、その内容に従って、基本処理部２１０、シミュレータ部２２０、及び、モデル・数値計算設定部２３０の各部（各機能）を起動する。各部２１１〜２１４，２２１〜２２５，２３１〜２３３は、起動時にコントローラ２０１から渡されたデータを用い、プログラム内部データ保持部２０２から必要なデータを取り出して、各シミュレーションを実行し、結果をプログラム内部データ保持部２０２へ保存する。
【００２８】
次に、図３を用いて、図２のプロセスシミュレータの初期メッシュ生成・リファイン部２１２について説明する。
図３は、図２の初期メッシュ生成・リファイン部２１２の構成を示すブロック図である。初期メッシュ生成・リファイン部２１２は、初期メッシュ生成・リファイン制御部３００と、初期メッシュ生成制御部３１０と、平面方向メッシュ設定処理部（メッシュ設定処理部）３１１と、深さ方向メッシュ設定処理部３１２と、１次元シミュレーション実行部３１３と、初期メッシュ生成部３１４と、シリコン中の接合位置抽出部３１５と、シミュレーション用レイアウト処理部（レイアウト処理部）３１６と、メッシュリファイン制御部３２０と、平面方向メッシュリファイン設定処理部３２１と、深さ方向メッシュリファイン設定処理部３２２と、図形演算部３２３と、メッシュリファイン部３２４と、を有する。
【００２９】
初期メッシュ生成・リファイン制御部３００は、図２のコントローラ２０１から与えられる指示およびパラメータに従って、初期メッシュ生成制御部３１０又はメッシュリファイン制御部３２０を起動し、指示及び必要な情報を送る。また、初期メッシュ生成・リファイン制御部３００は、必要な場合に、初期メッシュ生成制御部３１０を介してシミュレーション用レイアウト処理部３１６へシミュレーション用レイアウトファイル１６４の情報を送る。
【００３０】
初期メッシュ生成制御部３１０は、初期メッシュ生成・リファイン制御部３００から受け取った指示および情報をもとに、平面方向メッシュ設定処理部３１１で平面方向のメッシュ設定処理を行う。平面方向とは、レイアウトの面と平行な平面、即ちシリコン基板表面と平行な平面の面内方向である。
【００３１】
シミュレーション用レイアウト処理部３１６は、シミュレーション用レイアウトファイル１６４を用いる指示がある場合に、シミュレーション用レイアウトファイル１６４に記述された半導体装置のレイアウトの図形（第１図形）の頂点の座標を抽出する。
【００３２】
平面方向メッシュ設定処理部３１１は、抽出された頂点の座標を用いて平面方向のメッシュ設定処理を行う。
【００３３】
その後、初期メッシュ生成制御部３１０は、深さ方向メッシュ設定処理部３１２で深さ方向のメッシュ設定処理を行い、初期メッシュ生成部３１４で初期メッシュを生成する。
【００３４】
深さ方向メッシュ設定処理部３１２は、深さ方向の１次元シミュレーションを実行する指示がある場合には１次元シミュレーション実行部３１３で１次元シミュレーションを実行する。その後、深さ方向メッシュ設定処理部３１２は、シリコン中の接合位置抽出部３１５で１次元シミュレーション結果に基づいてシリコン基板中の接合位置などを抽出し、抽出された接合位置などを用いて深さ方向のメッシュを設定する。
【００３５】
メッシュリファイン制御部３２０は、初期メッシュ生成・リファイン制御部３００から受け取った指示および情報をもとに、平面方向メッシュリファイン設定処理部３２１で平面方向のメッシュリファイン関係の設定処理を行う。その後、メッシュリファイン制御部３２０は、深さ方向メッシュリファイン設定処理部３２２で深さ方向のメッシュリファイン関係の設定処理を行い、メッシュリファイン部３２４でメッシュをリファインする。
【００３６】
平面方向メッシュリファイン設定処理部３２１は、図形演算を実施する指示がある場合に、図形演算部３２３で図形演算を実施し、その結果を用いて平面方向のメッシュリファイン関係の設定処理を行う。
【００３７】
次に、図４を用いて、図１のレイアウトエディタ・シミュレーション領域設定部１１２の構成を説明する。
図４は、図１のレイアウトエディタ・シミュレーション領域設定部１１２の構成を示すブロック図である。レイアウトエディタ・シミュレーション領域設定部１１２は、コントローラ４０１と、図形処理部４１２と、図形演算部４１３と、ファイル入出力部４１４と、メッシュ設定情報処理部４１５と、を有する。
【００３８】
コントローラ４０１は、画面表示を行う表示装置１０１及び技術者が行うキータイピング又はポインター移動を検出する入力装置１０２と連携して、各部の処理を制御する。つまり、コントローラ４０１は、半導体装置のレイアウトを作成するためのマンマシンインターフェイス部１０から入力された情報を処理する。
【００３９】
図形処理部４１２は、入力装置１０２に入力された情報に基づいて、コントローラ４０１の制御により、加工前のレイアウトに対して、レイアウトの図形（点（Point），エッジ（Edge），ポリゴン（Polygon）など）の作成、当該図形の加工、及び、当該図形への識別子の付加を行うと共に、シミュレーションが行われるシミュレーション領域を示す図形を作成する。
【００４０】
図形演算部４１３は、コントローラ４０１の制御により、図形処理部４１２で作成された図形に対して図形演算を行うことにより新たな図形を作成する。
【００４１】
メッシュ設定情報処理部４１５は、入力装置１０２および表示装置１０１（マンマシンインターフェイス部１０）を介した技術者の指示に従って、コントローラ４０１の制御により、初期メッシュのメッシュ設定情報を、識別子を用いてレイアウトの図形に対応付ける。メッシュ設定情報は、例えば、初期メッシュのスペース情報（メッシュ間隔の情報）を含む。具体的には、メッシュ設定情報処理部４１５は、レイアウトの図形の少なくとも一線分に対して、メッシュ設定情報を設定する。
【００４２】
ファイル入出力部４１４は、加工前のレイアウトが記述されたレイアウトファイル１５２を読み込むと共に、図形処理部４１２により加工されたレイアウトの情報と、識別子を用いてレイアウトの図形に対応付けられたメッシュ設定情報と、シミュレーション領域を示す図形とを、シミュレーション用レイアウトファイル１６４へ書き出す。
【００４３】
レイアウトファイル１５２は、半導体装置のレイアウト情報が保存されており、ＧＤＳ形式などの一般的なフォーマットで記述されている。
【００４４】
シミュレーション用レイアウトファイル１６４は、レイアウト部と、シミュレーション領域部と、メッシュ設定情報部と、を含む。
【００４５】
レイアウト部は、プロセスシミュレーションのパターニング工程（リソグラフィ工程）に用いられるレイアウトを記述しており、レイアウトファイル１５２と同じ情報を保持する。レイアウト部は、レイアウトファイル１５２中のマスク名（マスクＩＤ）とレイヤー番号とに基づいて実際のシミュレーションに用いるレイアウトを抽出した図形を保持する。
【００４６】
シミュレーション領域部は、シミュレーション領域を示す図形（シミュレーション領域の頂点の座標）、及び、シミュレーション領域におけるレイアウト部と同じ情報（マスクＩＤ、レイヤー番号、図形情報）を保持している。マスクＩＤ及び必要に応じてレイヤー番号は、プロセスシミュレーション開始時に、複数のレイアウト情報から１つの図形情報を抽出してシミュレーション領域を特定するために用いられる。
【００４７】
メッシュ設定情報部は、シミュレーション領域の識別子と、メッシュ設定情報と、を複数組含む。
【００４８】
この様に、シミュレーション用レイアウトファイル１６４において、メッシュ設定情報は、シミュレーション領域の識別子によってレイアウト部及びシミュレーション領域部の各々の図形（点、エッジ、ポリゴン）に必要に応じて対応付けられている。そのため、どの図形に対してメッシュ設定情報が設定されているか、分かるようになっている。
【００４９】
次に、図５を用いて、図１のプロセスシミュレーション入力データ１６１、デバイスシミュレーション入力データ１６２、及び、特性抽出入力データ１６３の内容を説明する。
【００５０】
プロセスシミュレーション入力データ１６１は、初期設定部と、ＰＯＲ記述部と、後工程処理部と、を含む。初期設定部では、ＰＯＲ記述部で記述される各工程シミュレーション部で用いられるモデル設定、モデルパラメータ設定、数値計算設定、及び、初期メッシュ設定を必要に応じて記述する。つまり、初期設定部では、シミュレーションの初期化方法を記述する。初期メッシュ設定は、初期メッシュが設定されるシミュレーション領域を示す座標、及び、深さ方向のメッシュ設定に関する数値を含んでいてもよい。
【００５１】
ＰＯＲ記述部の各工程シミュレーション部では、半導体装置の製造工程（プロセスフロー）が記述されたＰＯＲに従って、対応する工程のシミュレーションに関する記述を行う。この際、特有の設定が必要な工程では、レイアウト処理、モデル設定、モデルパラメータ設定、数値計算設定、及び、メッシュリファイン設定に関する記述も行う。
【００５２】
後工程処理部では、後に行うデバイスシミュレーションのための電極設定、及び、表示のためのシミュレーション結果出力設定を記述する。
【００５３】
デバイスシミュレーション入力データ１６２は、計算設定部と、電気特性計算部と、後工程処理部と、を含む。
【００５４】
計算設定部では、プロセスシミュレーション結果入力設定、モデル設定、モデルパラメータ設定、数値計算設定、及び、メッシュ設定を記述する。メッシュ設定は、プロセスシミュレーションのメッシュと異なるメッシュをデバイスシミュレーションで設定する場合に用いられるメッシュリファインに関する情報を含んでいる。
【００５５】
電気特性計算部は、電極に印加する電圧（電流、電荷などの場合もある）を設定する電圧制御設定と、どのような解析方法（静特性解析、動特性解析など）を実施するか設定する解析方法設定＆電気特性計算設定と、を記述する。
【００５６】
後工程処理部では、後に行う電気特性抽出や表示のためのシミュレーション結果出力設定を記述する。
【００５７】
特性抽出入力データ１６３は、デバイスシミュレーション結果を取り込む設定を記述するデバイスシミュレーション結果入力設定と、電気特性をどのように抽出するかを記述する電気特性抽出計算設定と、電気特性を実際に抽出する設定を記述する電気特性抽出設定と、を含む。
【００５８】
上述した構成のＴＣＡＤシステムを用いて、半導体装置のシミュレーションは行われる。
【００５９】
次に、一例として、単一のＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor）の３次元シミュレーションを高精度に実行する場合のプロセスシミュレーションにおける初期メッシュ設定及びメッシュリファインについて、図６Ａ〜図８Ｃを用いて詳細に説明する。
【００６０】
図６Ａは、初期メッシュ生成・リファイン部２１２のアルゴリズムを示すフローチャートである。初期メッシュ設定は、プロセスシミュレーションの初期に行われる。
【００６１】
まず、ステップＳ１で、初期メッシュ生成制御部３１０により、シリコン基板情報の設定（シリコン基板の厚さ、不純物の種類と濃度など）を行う。
【００６２】
次に、ステップＳ２で、平面方向メッシュ設定処理部３１１により、プロセスシミュレーション入力データ１６１又はシミュレーション用レイアウトファイル１６４に記述されたシミュレーション領域を示す座標を、シミュレータのメッシュ設定情報（第２メッシュ設定情報）に加える。これにより、この座標を通るように平面方向の初期メッシュの外形（シミュレーション領域の境界）が生成される。
【００６３】
次に、ステップＳ３で、シミュレーション用レイアウト処理部３１６により、シミュレーション用レイアウトファイル１６４に記述されたレイアウトの図形の頂点の座標を抽出する。そして、平面方向メッシュ設定処理部３１１により、抽出された頂点の座標をシミュレータのメッシュ設定情報に加える。
【００６４】
次に、ステップＳ４で、平面方向メッシュ設定処理部３１１により、レイアウトの図形に対応付けられてシミュレーション用レイアウトファイル１６４に記述されたメッシュ設定情報（第１メッシュ設定情報）をシミュレータのメッシュ設定情報に加える。
【００６５】
その後、ステップＳ５で、初期メッシュ生成部３１４により、シミュレータのメッシュ設定情報に従って、シミュレーション領域内に平面方向の初期メッシュ（第１初期メッシュ）を生成する。具体的には、初期メッシュ生成部３１４は、レイアウトの平面方向（半導体装置のシリコン基板表面）において、レイアウトの図形の頂点の座標を通る平面方向の初期メッシュを生成する。
【００６６】
図６Ｂは、３次元シミュレーションを実行するシミュレーション領域Ｒ１におけるＭＯＳＦＥＴのレイアウトの一例を示す平面図である。このレイアウトは、５枚のマスクＡＡ，ＧＣ，Ｖ０，Ｍ０，ＷＣで構成されている。また、図６Ｃは、図６Ｂのレイアウトを用いて製造されるＭＯＳＦＥＴの構造を示す斜視図である。図６Ｃでは、構造を明確化するために絶縁膜を非表示にしている。
【００６７】
図６Ｄは、図６Ａのアルゴリズムに従って生成された初期メッシュを示す図である。シミュレーション領域を示すＸ軸方向の座標Xmin, XmaxとＹ軸方向の座標Ymin, Ymaxとにより、３次元シミュレーションを実行する平面方向のシミュレーション領域Ｒ１が定義される。これらの座標Xmin, Xmaxと座標Ymin, Ymaxは、前述のようにプロセスシミュレーション入力データ１６１又はシミュレーション用レイアウトファイル１６４に記述されている。
【００６８】
図６Ｄでは、メッシュ生成方法としてスペースを指定する方法を用いて、図６ＢのＭＯＳＦＥＴのレイアウトに対して初期メッシュを生成している。ここでは、理解を容易にするために、マスクＧＣの１つの線分１３１０のみにスペースＳＰ１を設定した場合を示している。ステップＳ３でレイアウトの図形の頂点の座標がシミュレータのメッシュ設定情報に加えられているので、それら頂点の座標を通る直線（実線）１３１１がシミュレーション領域Ｒ１の内部に発生されている。また、ステップＳ４で、マスクＧＣの図形に対応付けられたスペースＳＰ１のスペース情報を含むメッシュ設定情報がシミュレータのメッシュ設定情報に加えられているので、マスクＧＣの１つの線分１３１０の両側にスペースＳＰ１を空けて、直線（破線）１３１２が加えられている。このように、レイアウトの図形毎に適切なスペース情報（メッシュ設定情報）を設定できるので、初期メッシュとレイアウトの線分（エッジ）とのスペースを適切に設定できる。
【００６９】
次に、深さ方向に関して説明する。図７Ａは、深さ方向の初期メッシュ設定のアルゴリズムを示すフローチャートである。まず、ステップＳ１１で、図６Ａに示した初期メッシュ生成処理を行った後、ステップＳ１２で、プロセスシミュレーション入力データ１６１に深さ方向のメッシュ設定に関する数値が記載されているか否か判定する。深さ方向のメッシュ設定に関する数値が記載されている場合（ステップＳ１２；Ｙｅｓ）、ステップＳ１３においてプロセスシミュレーション入力データ１６１に記載された数値を抽出して、ステップＳ１６に進む。
【００７０】
一方、プロセスシミュレーション入力データ１６１に深さ方向のメッシュ設定に関する数値が記載されていない場合（ステップＳ１２；Ｎｏ）、ステップＳ１４において、技術者によって指定された１次元シミュレーション位置において全工程シミュレーションを実行する。１次元シミュレーション位置は、点又は微小領域である。そして、ステップＳ１５において、１次元シミュレーション結果に基づいてシリコン基板中の接合位置の抽出を行った後、ステップＳ１６に進む。
【００７１】
ここで、ステップＳ１３とステップＳ１４に分かれる理由を説明する。予めシリコン基板中の不純物濃度分布が分かっていれば、数値計算を正確且つ効率よく行うために、メッシュを細かくすべき位置と荒くすべき位置とを設定できるが、不純物濃度分布が分からない場合には設定できない。そこで、この解決手段として、３次元シミュレーションに比べて高速な１次元シミュレーションを実行し、不純物濃度分布を得る。これにより、例えば、図７Ｂの１次元シミュレーション位置Ｐ１を用いた全工程のシミュレーション結果は、図７Ｃのようになる。このシミュレーション結果から最大濃度位置や接合位置が分かり、メッシュの粗密をどのように設定したらよいか決定できる。
【００７２】
次に、ステップＳ１６で、ステップＳ１３又はＳ１５で抽出された値に基づき、深さ方向のメッシュ設定を行う。最後に、ステップＳ１７で深さ方向の初期メッシュ（第２初期メッシュ）を生成する。
【００７３】
そして、プロセスシミュレータ１２２のシミュレータ部２２０は、半導体装置のプロセスフローが記述されたプロセスシミュレーション入力データ１６１、シミュレーション用レイアウトファイル１６４のレイアウト、及び、平面方向の初期メッシュに基づいて、半導体装置のプロセスシミュレーションを実行する。
【００７４】
次に、図８Ａ〜８Ｃを参照して、初期メッシュが生成された後の各工程シミュレーション中に必要に応じて実施されるメッシュリファインについて説明する。メッシュリファインは、例えば、プロセスシミュレーション入力データ１６１のＰＯＲ記述部にメッシュリファイン設定に関する記述が行われている工程において実施される。
【００７５】
なお、プロセスシミュレーションで必要となるメッシュとデバイスシミュレーションで必要となるメッシュとが異なる場合、メッシュリファインは、デバイスシミュレーションの実行時にも行われる。
【００７６】
図８Ａは、メッシュリファインのアルゴリズムを示すフローチャートである。まず、ステップＳ２１で、メッシュリファイン制御部３２０により、シミュレーション用レイアウトファイル１６４を取得する。
【００７７】
次に、ステップＳ２２において、図形演算部３２３により、シミュレーション用レイアウトファイル１６４の図形情報に対して、プロセスシミュレーション入力データ１６１のメッシュリファイン設定に記述された図形演算処理を実施する。この図形演算処理では、例えば図８Ｂに示すように、図形Ａと図形Ｂの論理積（ＡＮＤ）を計算するようにプロセスシミュレーション入力データ１６１に指定されている場合、図形Ｃを作り出す。例えば、図６ＢのレイアウトのＭＯＳＦＥＴで、マスクＡＡとマスクＧＣとの論理積で計算される領域は、図８Ｃ中の破線で囲まれた領域８１０になる。この領域８１０は、ＭＯＳＦＥＴのチャネルとなる領域であり、細かいメッシュを設定すべき領域である。この演算によって、マスクの形状がどの様に変化しても、細かいメッシュを設定すべき領域、即ちメッシュリファインすべき領域を決定できる。
【００７８】
次に、ステップＳ２３において、平面方向メッシュリファイン設定処理部３２１により、ステップＳ２２で得られた図形から、シミュレーション領域の平面方向のメッシュリファイン領域を取得する。
【００７９】
次に、ステップＳ２４において、深さ方向メッシュリファイン設定処理部３２２により、プロセスシミュレーション入力データ１６１に記述された深さ方向のメッシュリファイン領域を取得する。
【００８０】
次に、ステップＳ２５において、メッシュリファイン部３２４により、ステップＳ２３，Ｓ２４で取得したメッシュリファイン領域と、プロセスシミュレーション入力データ１６１に記述されたメッシュリファイン方法とを用いて、メッシュリファインを実施する。
【００８１】
半導体装置のプロセスシミュレーションにおける初期メッシュ設定およびメッシュリファインは、上述したように行われる。
【００８２】
ここで、比較例のＴＣＡＤシステムについて説明する。比較例のＴＣＡＤシステムは、レイアウトエディタ・シミュレーション領域設定部１１２Ｘ及び初期メッシュ生成・リファイン部２１２Ｘの機能が第１の実施形態と異なっている。その他の構成は、図１の第１の実施形態と同一である。
【００８３】
図９は、比較例の初期メッシュ生成・リファイン部２１２Ｘの構成を示すブロック図である。比較例の初期メッシュ生成・リファイン部２１２Ｘには、第１の実施形態のシミュレーション用レイアウト処理部３１６が設けられていない。そのため、後述する様に平面方向メッシュ設定処理部３１１Ｘの機能も第１の実施形態と異なる。
【００８４】
図１０は、比較例のレイアウトエディタ・シミュレーション領域設定部１１２Ｘの構成を示すブロック図である。比較例のレイアウトエディタ・シミュレーション領域設定部１１２Ｘには、第１の実施形態のメッシュ設定情報処理部４１５が設けられていない。そのため、比較例のシミュレーション用レイアウトファイル１６４Ｘは、第１の実施形態のメッシュ設定情報部を含んでいない。
【００８５】
図１１Ａは、比較例の平面方向の初期メッシュ設定のアルゴリズムを示すフローチャートである。図１１ＡのステップＳ１Ｘでは、図６Ａの第１の実施形態のアルゴリズムのステップＳ１と同一の処理を行う。
【００８６】
次に、ステップＳ２Ｘにおいて、平面方向メッシュ設定処理部３１１Ｘにより、プロセスシミュレーション入力データ１６１に記述された座標、又は、シミュレーション用レイアウトファイル１６４Ｘに記述されたシミュレーション領域の座標を、平面方向の初期メッシュに設定する。
【００８７】
次に、ステップＳ３Ｘにおいて、平面方向メッシュ設定処理部３１１Ｘにより、プロセスシミュレーション入力データ１６１に記述されたスペース情報を用いて、上記平面方向の初期メッシュに内部メッシュを追加する。
【００８８】
図１１Ｂは、第１の実施形態と同じＭＯＳＦＥＴの場合において、図１１Ａに示すアルゴリズムで処理する具体的な情報及び初期メッシュの形状を示している。スペースspace01は座標Xminに関連付けされ、スペースspace02は座標Xmaxに関連付けされ、スペースspace11は座標Yminに関連付けされ、スペースspace12は座標Ymaxに関連付けされて、プロセスシミュレーション入力データ１６１に記述されている。これらのデータを用いて、初期メッシュ生成部３１４により図１１Ｂの初期メッシュが生成される。初期メッシュの隣り合う直線の間隔は、スペースspace01, space02, space11又はspace12となる。
【００８９】
このような比較例の平面方向の初期メッシュ設定では、図１２に示すように、初期メッシュＭ１とレイアウトの線分（エッジ）とがずれるため、レイアウトの線分の部分に新たなメッシュＭ２が追加される。新たなメッシュＭ２と初期メッシュＭ１との間の距離ｄが無視できない距離の場合、その部分に、深さ方向に扁平な矩形メッシュＭａ又は深さ方向に扁平な三角形メッシュＭｂが発生する。扁平な矩形メッシュＭａ又は扁平な三角形メッシュＭｂとは、平面方向の長さよりも深さ方向の長さが長いメッシュである。扁平な矩形メッシュＭａ又は扁平な三角形メッシュＭｂの部分では、数値計算精度が著しく低下するという問題点がある。
【００９０】
この扁平な矩形メッシュＭａや扁平な三角形メッシュＭｂを改善するには、深さ方向のメッシュ間隔が距離ｄと同程度になるように新たにメッシュＭａ１，Ｍｂ１を生成すればよいが、これを行うと、細かいメッシュの数が増加するため数値計算速度が著しく低下する。また、そのメッシュ生成自体の時間も必要となる。このため、時間の制約により、特に３次元シミュレーションが必要な場合の半導体装置の設計を十分に行うことができないという問題点がある。
【００９１】
これに対して、第１の実施形態では、レイアウトの図形の頂点の座標を抽出し、抽出された頂点の座標を通る平面方向の初期メッシュを生成する。これにより、図６Ｄに示すように初期メッシュとレイアウトの線分（エッジ）とがずれないようにできる。このため、比較例の図１２と比較して、深さ方向に扁平な矩形メッシュ又は深さ方向に扁平な三角形メッシュの発生が抑制され、数値計算精度の低下を抑制できる。
【００９２】
また、この扁平な矩形メッシュ等を改善するメッシュ生成を行う必要がないので、数値計算速度の低下も抑制できる。このため、特に３次元シミュレーションのように膨大な計算が必要な場合でも、半導体装置の設計を効率的に行うことができる。
【００９３】
（第２の実施形態）
第２の実施形態では、第１の実施形態の処理に加え、シリコン基板の上部構造にも適切な初期メッシュを生成する。
【００９４】
第２の実施形態のＴＣＡＤシステムは、プロセスシミュレータ１２２の初期メッシュ生成・リファイン部２１２Ａの機能が第１の実施形態と異なっている。以下では、第１の実施形態との相違点を中心に説明する。
【００９５】
図１３は、第２の実施形態に係るプロセスシミュレータの初期メッシュ生成・リファイン部２１２Ａの構成を示すブロック図である。図３の第１の実施形態の初期メッシュ生成・リファイン部２１２の構成との相違点は、シリコン基板上部の物質境界位置抽出部（以下、物質境界位置抽出部と称す）３１７が加わっている点である。図１３では、図３と共通する構成部分には同一の符号を付している。なお、図１３において、メッシュリファインに関連するメッシュリファイン制御部３２０等は、図３の第１の実施形態と同一であるため図示を省略している。
【００９６】
本実施形態では、シミュレーション用レイアウトファイル１６４には、複数の１次元シミュレーション位置も記述されている。
【００９７】
１次元シミュレーション実行部３１３は、シミュレーション用レイアウトファイル１６４に記述された複数の１次元シミュレーション位置において、深さ方向のプロセスシミュレーションを実行する。
【００９８】
物質境界位置抽出部３１７は、１次元シミュレーション実行部３１３による深さ方向のプロセスシミュレーションの結果から、半導体装置におけるシリコン基板上部（半導体基板上の構造）の深さ方向の物質境界位置を抽出する。
【００９９】
深さ方向メッシュ設定処理部３１２Ａは、抽出された物質境界位置の情報を用いて、シリコン基板上部の物質境界位置にメッシュを生成するための設定を行う。
【０１００】
初期メッシュ生成・リファイン制御部３００Ａと初期メッシュ生成制御部３１０Ａは、深さ方向メッシュ設定処理部３１２Ａへ、必要な情報を送る。
【０１０１】
プロセスシミュレータ１２２のシミュレータ部２２０は、プロセスシミュレーション入力データ１６１、レイアウト、平面方向の初期メッシュ、及び、深さ方向の初期メッシュに基づいてプロセスシミュレーションを実行する。
【０１０２】
図１４は、初期メッシュ生成・リファイン部２１２Ａの初期メッシュ生成のアルゴリズムを示すフローチャートである。初めに、ステップＳ４１で、第１の実施形態の図６ＡのステップＳ１〜Ｓ５の処理を行い、シミュレーション領域の平面方向の初期メッシュ生成を行う。
【０１０３】
次に、ステップＳ４２で、初期メッシュ生成制御部３１０Ａにより、シミュレーション用レイアウトファイル１６４に記述された複数の１次元シミュレーション位置の中から、対象となるシミュレーション領域内の複数の１次元シミュレーション位置をリストとして取得する。
【０１０４】
次に、ステップＳ４３で、１次元シミュレーション実行部３１３により、ステップＳ４２で取得したリストの中の１つの１次元シミュレーション位置の深さ方向の全工程シミュレーション（プロセスシミュレーション）を実行する。
【０１０５】
次に、ステップＳ４４で、シリコン中の接合位置抽出部３１５により、１次元シミュレーションの結果から、シリコン基板中の接合位置の抽出を行う。このステップＳ４４で、最大濃度位置なども抽出してもよい。
【０１０６】
次に、ステップＳ４５で、深さ方向メッシュ設定処理部３１２Ａにより、抽出された接合位置に基づいてシリコン基板中の深さ方向のメッシュ設定を行う。
【０１０７】
次に、ステップＳ４６で、物質境界位置抽出部３１７により、１次元シミュレーションの結果から、シリコン基板上部の物質境界位置の抽出を行う。
【０１０８】
次に、ステップＳ４７で、深さ方向メッシュ設定処理部３１２Ａにより、抽出された物質境界位置に基づいてシリコン基板上部の深さ方向のメッシュ設定を行う。
【０１０９】
次に、ステップＳ４８で、初期メッシュ生成制御部３１０Ａにより、ステップＳ４２で取得した１次元シミュレーション位置のリストの処理が終了したか否か判定する。そして、１次元シミュレーション位置のリストの処理が終了するまでステップＳ４３〜ステップＳ４８の処理を繰り返した後、ステップＳ４９に進む。
【０１１０】
ステップＳ４９では、初期メッシュ生成部３１４により、ステップＳ４５，Ｓ４７で設定されたメッシュ設定に基づいて深さ方向の初期メッシュを生成する。即ち、抽出された物質境界位置を通る深さ方向の初期メッシュを生成する。その後、処理を終了する。
【０１１１】
このように、第１の実施形態の図７Ａとの主な差異は、シリコン基板上部に関する処理を行うステップＳ４６，Ｓ４７が加わっていることである。
【０１１２】
図１５Ａ〜１５Ｄは、第２の実施形態の処理により生成される深さ方向のメッシュを説明するための図である。図１５Ａは、３次元シミュレーションを実行する３次元シミュレーション領域Ｒ３、２次元シミュレーションを実行する２次元シミュレーション領域Ｒ２、及び、深さ方向のメッシュ設定のための１次元シミュレーション位置Ｐ１１〜Ｐ１５を示す図である。図１５Ｂは、３次元シミュレーション領域Ｒ３において３次元シミュレーションを実行した結果を示す斜視図である。図１５Ｃは、２次元シミュレーション領域Ｒ２において２次元シミュレーションを実行した結果を示す図である。
【０１１３】
図１５Ｄは、図１５Ａ中の１次元シミュレーション位置Ｐ１１，Ｐ１２，Ｐ１４において、図１４に示したアルゴリズムで生成した深さ方向のメッシュを示す図である。図１４のステップＳ４６，Ｓ４７の処理により、図１５Ｄに示すようにシリコン基板の上部構造の物質境界位置にメッシュが生成されている。つまり、メッシュと上部構造の物質境界位置とがずれていない。図１５Ｄの例では、１次元シミュレーション位置Ｐ１１での物質境界位置は、ビア（Ｖｉａ）と金属配線（Ｍ０）との境界位置である。１次元シミュレーション位置Ｐ１２での物質境界位置は、層間絶縁膜（ＩＬＤ）とゲート（Ｇａｔｅ）との境界位置、及び、ゲート（Ｇａｔｅ）とゲート酸化膜（Ｇｏｘ）との境界位置である。１次元シミュレーション位置Ｐ１４での物質境界位置は、ビア（Ｖｉａ）と金属配線（Ｍ０）との境界位置、金属配線（Ｍ０）とゲート（Ｇａｔｅ）との境界位置、及び、ゲート（Ｇａｔｅ）とトレンチ（ＳＴＩ）との境界位置である。
なお、図面を明確化するため、図１５Ｄにはシリコン基板中の接合位置によるメッシュは示していない。
【０１１４】
ここで、図１６Ａ〜１６Ｃを用いて、第１の実施形態における深さ方向の初期メッシュ設定の問題点を説明する。第１の実施形態における深さ方向の初期メッシュ設定では、シリコン基板中のメッシュ設定だけを行っており、シリコン基板より上層の上部構造を考慮していないという問題点がある。単一素子のアクティブ領域だけの２次元シミュレーションであれば、これで十分であるが、３次元シミュレーションの場合、上部構造も複雑になるため、シミュレーション精度を向上するには上部構造も考慮して初期メッシュを設定する必要がある。
【０１１５】
ここで、第１の実施形態において、比較例の平面方向の初期メッシュ設定と同様にスペースを指定して、上部構造にも初期メッシュを生成することが考えられる。この場合、メッシュと上部構造の物質境界位置とがずれるため、ずれた部分にメッシュが新たに追加され、例えば、図１６Ａに示す単一ＭＯＳＦＥＴでは、図１６Ｃに示すような品質の低いメッシュが上部構造で発生する。図１６Ｃは、図１６ＡのＢ−Ｂ線に沿った断面図におけるメッシュを示す図である。図１６Ｂは、図１６ＡのＢ−Ｂ線に沿った断面図である。品質の低いメッシュとは、本来は細かいメッシュが不要な絶縁膜１００中などに発生した細かいメッシュを表す。このような場合、デバイスシミュレーションのシミュレーション精度低下、又は、シミュレーション速度低下が起こる問題点もある。
【０１１６】
また、上部構造まで考慮するには、上部構造がそれぞれ異なる複数の点で１次元シミュレーションを実行する必要がある。つまり、２次元シミュレーションでは図１６Ａの点Ｐ１〜Ｐ４の少なくとも４点の１次元シミュレーションを実施し、３次元シミュレーションでは点Ｐ１〜Ｐ５の少なくとも５点の１次元シミュレーションを実行する必要がある。しかし、第１の実施形態では、１次元シミュレーションはシリコン基板中だけを取り扱うので、シリコン基板中の構造がそれぞれ異なる点Ｐ１，Ｐ２，Ｐ４の３点のシミュレーションに限定されるという問題点がある。
【０１１７】
これに対して、第２の実施形態では、深さ方向のプロセスシミュレーションの結果から、シリコン基板上の構造の深さ方向の物質境界位置を抽出し、抽出された物質境界位置を通る深さ方向の初期メッシュを生成する。即ち、深さ方向の初期メッシュ設定において、第１の実施形態のようにシリコン基板中の接合位置を考慮するだけでなく、シリコン基板より上層の上部構造も考慮している。また、２次元シミュレーションでは図１５Ａ中の１次元シミュレーション位置Ｐ１１〜Ｐ１４の少なくとも４点の１次元シミュレーションを実行し、３次元シミュレーションでは１次元シミュレーション位置Ｐ１１〜Ｐ１５の少なくとも５点の１次元シミュレーションを実行する。
【０１１８】
これにより、単一ＭＯＳＦＥＴの場合において、図１６Ｂに示すような品質の低いメッシュがシリコン基板よりも上部の構造に発生しない。従って、３次元シミュレーションのように上部構造が複雑な場合でも、デバイスシミュレーションのシミュレーション精度の低下及びシミュレーション速度の低下を抑制できる。つまり、半導体装置の設計を効率的に行うことができる。
【０１１９】
（第３の実施形態）
第３の実施形態では、第２の実施形態の処理に加え、選択された領域のメッシュリファインを行う。
【０１２０】
第３の実施形態のＴＣＡＤシステムは、プロセスシミュレータ１２２の初期メッシュ生成・リファイン部２１２Ｂの機能が第２の実施形態と異なっている。以下では、第２の実施形態との相違点を中心に説明する。
【０１２１】
図１７は、第３の実施形態に係るプロセスシミュレータ１２２の初期メッシュ生成・リファイン部２１２Ｂの構成を示すブロック図である。図１３の第２の実施形態の初期メッシュ生成・リファイン部２１２Ａの構成との相違点は、１次元シミュレーション位置の包含判定部（図形選択部）３２５が加わっている点である。図１７では、図１３と共通する構成部分には同一の符号を付している。なお、図１７において、初期メッシュ生成に関連する初期メッシュ生成制御部３１０Ａ等は、図１３と同一であるため図示を省略している。
【０１２２】
技術者は、マンマシンインターフェイス部１０を介して、シミュレーション用レイアウトファイル１６４に記述された複数の１次元シミュレーション位置の何れかを指定する。
【０１２３】
１次元シミュレーション位置の包含判定部３２５は、図形演算部３２３によって複数の図形が生成された場合、シミュレーション用レイアウトファイル１６４に記述された、技術者によって予め指定された１次元シミュレーション位置が複数の図形のそれぞれに包含されているか否か判定し、複数の図形の中から予め指定された１次元シミュレーション位置を含む図形を選択する。
【０１２４】
平面方向メッシュリファイン設定処理部３２１は、１次元シミュレーション位置の包含判定部３２５で選択された図形の位置に平面方向のメッシュリファイン領域を設定する。
【０１２５】
初期メッシュ生成・リファイン制御部３００Ｂとメッシュリファイン制御部３２０Ｂは、平面方向メッシュリファイン設定処理部３２１へ、指示および必要な情報を送る。
【０１２６】
図１８Ａは、第３の実施形態に係るメッシュリファインのアルゴリズムを示すフローチャートである。図１８Ａは、図８Ａに対応する。
【０１２７】
図８Ａに示した第１の実施形態のメッシュリファインのアルゴリズムと同様に、まず、ステップＳ５１で、シミュレーション用レイアウトを取得し、ステップＳ５２でプロセスシミュレーション入力データ１６１に記述された図形演算処理を実施する。具体的には、ステップＳ５２では、図形演算部３２３により、レイアウトの図形（第１図形）に対して、プロセスシミュレーション入力データ１６１に記述された図形演算を行い、新たな図形（第２図形）を生成する。図形演算は、例えば、論理積の演算を含む。
【０１２８】
次に、ステップＳ５３で、１次元シミュレーション位置の包含判定部３２５により、ステップＳ５２の図形演算によって得られた図形（ポリゴン）が複数の場合、技術者によって予め指定されたシミュレーション用レイアウトファイル１６４中の１次元シミュレーション位置を含むか否か判断し、複数の図形から１つを選択する。
【０１２９】
次に、ステップＳ５４で、平面方向メッシュリファイン設定処理部３２１により、選択された図形を用いてシミュレーション領域内に平面方向のメッシュリファイン領域を設定する。ステップＳ５２の図形演算によって得られた図形が１つの場合、得られた図形を用いてメッシュリファイン領域を設定すればよい。
【０１３０】
次に、ステップＳ５５で、メッシュリファイン部３２４により、プロセスシミュレーションの途中で、シミュレーション用レイアウトファイル１６４中のメッシュリファイン情報に基づいて、平面方向のメッシュリファイン領域において平面方向のメッシュをリファインする。
【０１３１】
次に、ステップＳ５６で、メッシュリファイン部３２４により、シミュレーション用レイアウトファイル１６４中のメッシュリファイン情報に基づいて深さ方向のメッシュをリファインする。
【０１３２】
ここで、ステップＳ５３〜ステップＳ５６でシミュレーション用レイアウトファイル１６４から得る情報は、例外処理などを実施するような場合のために、プロセスシミュレーション入力データ１６１に記述されたものを用いるように構成してもよい。
【０１３３】
図１８Ｂは、ＮＡＮＤセルアレイのシミュレーション用レイアウトに設定された３次元シミュレーション領域１５５０と１次元シミュレーション位置１５６０，１５７１とを示している。マスクＡＡとマスクＧＣの図形演算だけでは複数の領域が生成される。しかし、例えば、ビット線ＢＬ２とワード線ＤＷＬＤ０との交点のセルトランジスタ１５７０のメッシュリファイン領域１５７２は、マスクＡＡとマスクＧＣの図形演算で得られる領域であり、且つ、１次元シミュレーション位置１５７１を含むという条件により、１つに決定できる。このように、１次元シミュレーション位置を予め指定することにより、メッシュリファイン領域を１つに決定できる。
【０１３４】
ここで、図１９Ａ，１９Ｂを用いて、第１の実施形態のメッシュリファインの問題点を説明する。図１９Ａは、ＣＭＯＳのインバータのレイアウトの一例を示し、図１９Ｂは、ＮＡＮＤセルアレイのレイアウトの一例を示している。前述のように、第１の実施形態のメッシュリファインでは、メッシュを細かくする領域を特定するためにマスクＡＡとマスクＧＣのＡＮＤ図形演算を行うが、図１９Ａ，１９Ｂに示したような例では、図形演算を行って得られる領域Ｒ１０は複数であるため、領域Ｒ１０を１つに特定できないという問題点がある。
【０１３５】
図１９Ａの例では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅が同じであるが、移動度の差や設計上の都合から、これらのチャネル幅は異なる場合が多い。チャネル幅が異なる場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なるメッシュリファインを行う必要があるため、領域Ｒ１０を１つに特定する必要がある。ＣＭＯＳのインバータのレイアウトの場合は、マスクＡＡとマスクＧＣとのＡＮＤ演算に加え、Ｎウェル用マスク又はコンタクト用マスクのＡＮＤ演算を行えば領域Ｒ１０を一つに特定できる。しかしながら、図１９Ｂに示したＮＡＮＤセルアレイのＳＧ（セレクトゲート）部とセル部の差や、寸法ばらつきを取り扱う場合、又は、例えばＳＲＡＭ（図示せず）のような場合には、存在するマスクだけでは領域Ｒ１０を一つに特定できない。このような場合、第１の実施形態では、領域Ｒ１０を一つに特定するための新たなマスクを定義する必要があるが、図１９ＢのＮＡＮＤセルアレイのような場合、非常に手間がかかるという問題点がある。
【０１３６】
これに対して、第３の実施形態では、複数の図形が生成された場合、予め指定された１次元シミュレーション位置を含む図形を選択する。これにより、図１９Ｂに示すＮＡＮＤセルアレイのレイアウトのように、マスクＡＡとマスクＧＣのＡＮＤ図形演算により複数の領域（図形）が得られる場合でも、メッシュリファイン領域を一つに特定することが可能となり、メッシュリファイン領域毎に異なるメッシュリファイン設定が可能となる。このため、図１９Ｂに示したＮＡＮＤセルアレイのセレクトゲート部とセル部の差や、セルトランジスタ等の寸法ばらつきを取り扱う場合でも、良好なメッシュ生成が可能となる。
【０１３７】
また、技術者は１点の１次元シミュレーション位置を指定するだけなので手間もかからず、半導体装置の設計を効率的に行うことができる。
【０１３８】
さらに、領域を一つに特定するためにマスクを追加する場合と比較して、１次元シミュレーション位置はデータ量が少なく、且つ、判定も容易である。
【０１３９】
なお、第３の実施形態において、第２の実施形態の物質境界位置抽出部３１７を設けなくても良い。つまり、第１の実施形態の処理に加えて、選択された領域のメッシュリファインを行ってもよい。
【０１４０】
（第４の実施形態）
第４の実施形態では、第１の実施形態の処理に加え、選択された電気特性を精度良く抽出する。
【０１４１】
図２０は、第４の実施形態に係るレイアウトエディタ・シミュレーション領域設定部１１２Ｃの構成を示すブロック図である。図２０では、図４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１４２】
レイアウトエディタ・シミュレーション領域設定部１１２Ｃは、図４の第１の実施形態の構成に加え、デバイス情報処理部４１６と、デバイス名・特性名リストファイル１６１３と、電圧印加条件リストファイル１６１４と、を備える。
【０１４３】
デバイス名・特性名リストファイル１６１３は、半導体装置における電気特性の抽出対象のデバイス名及びデバイス特性名のリストを含んでいる。
【０１４４】
例えば、デバイス名・特性名リストファイル１６１３は、図２２Ａ〜２２Ｆに示した、ＭＯＳＦＥＴの通常特性、ＭＯＳＦＥＴのコンタクト抵抗、ＭＯＳＦＥＴのホットキャリア特性、ＭＯＳＦＥＴのゲート空乏化、ＭＯＳＦＥＴのシリコン絶縁膜起因リーク電流、及び、ＭＯＳＦＥＴの隣接素子の影響等のリストを含んでいる。図２２Ａ〜２２Ｆに示すように、デバイス特性によってメッシュリファインするべき領域Ｒ２０又は線分Ｌ１が異なっている。
【０１４５】
デバイス情報処理部４１６は、入力装置１０２および表示装置１０１を介した技術者の指示（マンマシンインターフェイス部１０に入力された情報）に従って、コントローラ４０１の制御により、半導体装置のシミュレーションに必要な情報を対応付ける。具体的には、デバイス情報処理部４１６は、デバイス名・特性名リストファイル１６１３のデバイス名及びデバイス特性名と、電圧印加条件リストファイル１６１４の当該デバイス特性の電圧印加条件と、メッシュ設定情報（メッシュリファイン設定）と、図形演算の情報と、１次元シミュレーション位置の情報と、デバイス特性の電気特性抽出設定と、を対応付ける。図形演算は、メッシュをリファインするメッシュリファイン領域を設定するためのものであり、レイアウトの図形の論理積等の演算である。１次元シミュレーション位置は、図形演算により複数の図形が生成された場合に１つの図形を選択するために用いられる。
【０１４６】
ファイル入出力部４１４Ｃは、半導体装置のレイアウトの情報と、デバイス情報処理部４１６で対応付けられた情報とを、シミュレーション用レイアウトファイル１６４Ｃへ書き出す。
【０１４７】
シミュレーション用レイアウトファイル１６４Ｃは、第１の実施形態のレイアウト部、シミュレーション領域部及びメッシュ設定情報部に加え、デバイスシミュレーション条件部と、特性抽出部と、を更に含む。
【０１４８】
メッシュ設定情報部は、第１の実施形態のシミュレーション領域の識別子及びメッシュ設定情報（図示せず）に加え、識別子と、メッシュ設定情報（メッシュリファイン設定）と、図形演算の情報と、１次元シミュレーション位置の情報と、を複数組含む。デバイスシミュレーション条件部は、識別子と、電圧印加条件と、を複数組含む。特性抽出部は、識別子と、電気特性抽出設定と、を複数組含む。
【０１４９】
識別子を用いることにより、複数のデバイス名及びデバイス特性名のそれぞれに対して、メッシュ設定情報と、電圧印加条件と、図形演算の情報と、１次元シミュレーション位置の情報と、電気特性抽出設定と、が対応付けられている。
【０１５０】
図２１は、第４の実施形態に係る半導体装置のＴＣＡＤシステムの構成を示すブロック図である。図２１では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。ＴＣＡＤシステムは、エディタ部２０Ｃに図２０のレイアウトエディタ・シミュレーション領域設定部１１２Ｃを備えている。
【０１５１】
シミュレーション実行部４０Ｃのプロセスシミュレータ１２２は、第１の実施形態のプロセスシミュレータ１２２であるとして説明するが、第２又は第３の実施形態のプロセスシミュレータ１２２であってもよい。
【０１５２】
シミュレーション実行部４０Ｃのコントローラ１２１Ｃは、プロセスシミュレーション入力データ１６１、及び、シミュレーション用レイアウトファイル１６４Ｃの２つのファイルを読み込み、シミュレーションを実行するように構成されている。つまり、第１の実施形態のデバイスシミュレーション入力データ１６２および特性抽出入力データ１６３は設けられていない。
【０１５３】
技術者は、入力装置１０２および表示装置１０１を介して、デバイス名及びデバイス特性名を指定する。
【０１５４】
プロセスシミュレータ１２２は、第１の実施形態と同様に、シミュレーション用レイアウトファイル１６４Ｃに記述されたレイアウトと、半導体装置のプロセスフローが記述されたプロセスシミュレーション入力データ１６１と、初期メッシュと、に基づいて、プロセスシミュレーションを実行する。
【０１５５】
シミュレーション実行部４０Ｃは、プロセスシミュレーション後、指定されたデバイス名及びデバイス特性名に対応付けられたシミュレーション用レイアウトファイル１６４Ｃのメッシュ設定情報、図形演算、１次元シミュレーション位置、電圧印加条件、及び、電気特性抽出設定に従って、デバイスシミュレーション及び電気特性抽出を行う。
【０１５６】
具体的には、デバイスシミュレータ１２３Ｃは、指定されたデバイス名及びデバイス特性名に対応付けられた図形演算の情報に基づいて、半導体装置のシミュレーションに用いられるメッシュをメッシュリファイン領域（所定の領域）においてリファインする。即ち、デバイスシミュレータ１２３Ｃは、レイアウトの図形（第１図形）に対して、指定されたデバイス名及びデバイス特性名に対応付けられた図形演算を行い、新たな図形（第２図形）を生成し、新たな図形の位置にメッシュリファイン領域を設定する。デバイスシミュレータ１２３Ｃは、複数の図形が生成された場合、指定されたデバイス名及びデバイス特性名に対応付けられた１次元シミュレーション位置を含む図形の位置に、メッシュリファイン領域を設定する。デバイスシミュレータ１２３Ｃは、メッシュリファイン領域において、指定されたデバイス名及びデバイス特性名に対応付けられたメッシュ設定情報に応じてメッシュをリファインする。次に、デバイスシミュレータ１２３Ｃは、リファインされたメッシュと、プロセスシミュレーションの結果と、指定されたデバイス名及びデバイス特性名に対応付けられた電圧印加条件とに基づいて、デバイスシミュレーションを実行する。
【０１５７】
最後に、電気特性抽出部１２４は、指定されたデバイス名及びデバイス特性名に対応付けられた電気特性抽出設定に従って、デバイスシミュレーションの結果からデバイスの電気特性を抽出する。
【０１５８】
これにより、指定されたデバイス名及びデバイス特性名に応じて、適切な領域でメッシュをリファインした上で、より正確な電気特性を抽出できる。
【０１５９】
なお、プロセスシミュレータ１２２も、デバイスシミュレータ１２３Ｃと同様に、指定されたデバイス名及びデバイス特性名に対応付けられたシミュレーション用レイアウトファイル１６４Ｃのメッシュ設定情報、図形演算、及び、１次元シミュレーション位置に従って、メッシュをリファインしてもよい。
【０１６０】
ここで、第１の実施形態のＴＣＡＤシステムの問題点を説明する。第１の実施形態のＴＣＡＤシステムでは、プロセスシミュレーション入力データ１６１と、デバイスシミュレーション入力データ１６２と、特性抽出入力データ１６３とが分離しており、一つのプロセスシミュレーションの結果に対して複数のデバイスシミュレーションおよび特性抽出を実施できる。また、図２２Ａ〜２２Ｆに示すように、デバイスシミュレーションを実行するデバイス特性によってメッシュリファインするべき領域Ｒ２０又は線分Ｌ１が異なるため、一つのプロセスシミュレーション入力データ１６１に対して複数組のデバイスシミュレーション入力データ１６２及び特性抽出入力データ１６３を用意する必要がある。
【０１６１】
入力データセットを用意する技術者と、それを用いてシミュレーションを実行する技術者とが同じ場合は、この形態も比較的問題にはならないが、デバイスの種類及び世代が増え、入力データセットの数が増大するに伴い、入力データセットの維持及び管理に要する時間が増大するという問題点がある。
【０１６２】
更に、入力データセットを用意する技術者と、それを用いてシミュレーションを実行する技術者とが異なる場合、維持及び管理の問題に加え、情報伝達の問題が発生し、単純なミス、想定外及び保証外の条件における使用などが起こり、それらに気付かず半導体装置開発に適用するなどの問題が発生する可能性がある。このことは、半導体装置の開発効率の低下につながり、場合によっては、その半導体装置を開発すること自体が意味を持たなくなる可能性もある。
【０１６３】
これに対して、第４の実施形態では、デバイス名及びデバイス特性名と、電圧印加条件と、メッシュ設定情報と、図形演算の情報と、１次元シミュレーション位置の情報と、デバイス特性の電気特性抽出設定と、を対応付け、対応付けられた情報をシミュレーション用レイアウトファイル１６４Ｄへ書き出している。これにより、図２２Ａ〜２２Ｆに示すようにシミュレーションを実行するデバイス特性に応じてメッシュリファインするべき領域が異なっていても、デバイスシミュレーション入力データ１６２および特性抽出入力データ１６３を一つのプロセスシミュレーション入力データ１６１に対して複数用意する必要がない。このため、入力データセットを用意する技術者と、それを用いてシミュレーションを実行する技術者とが同じ場合において、デバイスの種類及び世代が増えて入力データセットの数が増大しても、維持及び管理を効率的に行うことが可能となる。
【０１６４】
また、入力データセットを用意する技術者と、それを用いてシミュレーションを実行する技術者とが異なる場合でも、デバイス名及びデバイス特性名と、メッシュリファイン領域（図形演算）と、メッシュ設定情報（メッシュリファイン設定）と、の関連付けが完了しているので、誤った入力データセットの利用などの想定外及び保証外の条件における使用上のミスが発生しないようにできる。そのため、効率よく高精度なシミュレーションを実行することができる。
【０１６５】
上述したことから、他の技術者が用意した入力データを利用するだけの技術者が、最小限の手間で効率よく高精度にシミュレーションを実行することが可能となるので、半導体装置の設計を効率的に行うことができる。
【０１６６】
なお、第１から第４の実施形態で説明したＴＣＡＤシステムの少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、ＴＣＡＤシステムの少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【０１６７】
また、ＴＣＡＤシステムの少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【０１６８】
ＴＣＡＤシステムの一部の機能を実現するプログラムをコンピュータ読み取り可能な記録媒体に格納した一例として、次の態様が考えられる。
【０１６９】
（付記１）
コンピュータ読み取り可能なプログラムを記録した記録媒体であって、
シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第１図形の頂点の座標を抽出し、
前記レイアウトの平面方向において、前記頂点の座標を通る第１初期メッシュを生成し、
前記半導体装置のプロセスフローが記述されたシミュレーションデータ、前記レイアウト、及び、前記第１初期メッシュに基づいて、前記半導体装置のプロセスシミュレーションを実行する、
ことを含むシミュレーションプログラムを記憶するコンピュータ読み取り可能な記録媒体。
【０１７０】
（付記２）
前記シミュレーションプログラムは、抽出された前記頂点の座標と、前記第１図形に対応付けられて前記レイアウトファイルに記述された第１メッシュ設定情報と、前記シミュレーションデータ又は前記レイアウトファイルに記述されたシミュレーション領域を示す座標と、を第２メッシュ設定情報に加えることを含み、
前記第２メッシュ設定情報に従って、前記シミュレーション領域内に前記第１初期メッシュを生成し、
前記第１メッシュ設定情報は、前記第１初期メッシュのスペース情報を含む、付記１に記載のコンピュータ読み取り可能な記録媒体。
【０１７１】
（付記３）
前記シミュレーションプログラムは、
前記レイアウトファイルに記述された複数のシミュレーション位置において、深さ方向のプロセスシミュレーションを実行し、
前記深さ方向のプロセスシミュレーションの結果から、前記半導体装置における前記半導体基板上の構造の深さ方向の物質境界位置を抽出し、
抽出された前記物質境界位置を通る第２初期メッシュを生成し、
前記シミュレーションデータ、前記レイアウト、前記第１初期メッシュ、及び、前記第２初期メッシュに基づいて前記プロセスシミュレーションを実行する、ことを含む付記１に記載のコンピュータ読み取り可能な記録媒体。
【０１７２】
（付記４）
前記シミュレーションプログラムは、
前記第１図形に対して、前記シミュレーションデータに記述された論理積の演算を含む図形演算を行い、第２図形を生成し、
前記図形演算部によって複数の第２図形が生成された場合、前記複数の第２図形の中から、前記レイアウトファイルに記述された予め指定されたシミュレーション位置を含む前記第２図形を選択し、
前記図形選択部で選択された前記第２図形の位置にメッシュリファイン領域を設定し、
前記プロセスシミュレーションの途中で、前記メッシュリファイン領域において前記第１初期メッシュをリファインする、ことを含む付記１に記載のコンピュータ読み取り可能な記録媒体。
【０１７３】
（付記５）
前記シミュレーションプログラムは、
前記第１図形に対して、前記シミュレーションデータに記述された図形演算を行い、第２図形を生成し、
前記図形演算部によって複数の第２図形が生成された場合、前記複数の第２図形の中から、前記レイアウトファイルに記述された前記複数のシミュレーション位置の中の予め指定されたシミュレーション位置を含む前記第２図形を選択し、
前記図形選択部で選択された前記第２図形の位置にメッシュリファイン領域を設定し、
前記プロセスシミュレーションの途中で、前記メッシュリファイン領域において前記第１初期メッシュをリファインする、ことを含む付記３に記載のコンピュータ読み取り可能な記録媒体。
【０１７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７５】
１０  マンマシンインターフェイス部（入出力部）
２０，２０Ｃ  エディタ部
３０  結果表示部
４０，４０Ｃ  シミュレーション実行部
１１２，１１２Ｃ  レイアウトエディタ・シミュレーション領域設定部（レイアウトエディタ）
１２１，１２１Ｃ  コントローラ
１２２  １−３次元高精度プロセスシミュレータ（プロセスシミュレータ）
１２３，１２３Ｃ  １−３次元高精度デバイスシミュレータ（デバイスシミュレータ）
１２４  電気特性抽出部
２１２，２１２Ａ，２１２Ｂ  初期メッシュ生成・リファイン部
２２０  シミュレータ部
３１１  平面方向メッシュ設定処理部（メッシュ設定処理部）
３１２，３１２Ａ  深さ方向メッシュ設定処理部
３１３  １次元シミュレーション実行部
３１４  初期メッシュ生成部
３１５  シリコン中の接合位置抽出部
３１６  シミュレーション用レイアウト処理部（レイアウト処理部）
３１７  シリコン基板上部の物質境界位置抽出部（物質境界位置抽出部）
３２１  平面方向メッシュリファイン設定処理部
３２２  深さ方向メッシュリファイン設定処理部
３２３  図形演算部
３２４  メッシュリファイン部
３２５  １次元シミュレーション位置の包含判定部（図形選択部）
４０１  コントローラ
４１２  図形処理部
４１３  図形演算部
４１４，４１４Ｃ  ファイル入出力部
４１５  メッシュ設定情報処理部
４１６  デバイス情報処理部
【図１】
2017037441.tif 000003
【図２】
2017037441.tif 000004
【図３】
2017037441.tif 000005
【図４】
2017037441.tif 000006
【図５】
2017037441.tif 000007
【図６Ａ】
2017037441.tif 000008
【図６Ｂ】
2017037441.tif 000009
【図６Ｃ】
2017037441.tif 000010
【図６Ｄ】
2017037441.tif 000011
【図７Ａ】
2017037441.tif 000012
【図７Ｂ】
2017037441.tif 000013
【図７Ｃ】
2017037441.tif 000014
【図８Ａ】
2017037441.tif 000015
【図８Ｂ】
2017037441.tif 000016
【図８Ｃ】
2017037441.tif 000017
【図９】
2017037441.tif 000018
【図１０】
2017037441.tif 000019
【図１１Ａ】
2017037441.tif 000020
【図１１Ｂ】
2017037441.tif 000021
【図１２】
2017037441.tif 000022
【図１３】
2017037441.tif 000023
【図１４】
2017037441.tif 000024
【図１５Ａ】
2017037441.tif 000025
【図１５Ｂ】
2017037441.tif 000026
【図１５Ｃ】
2017037441.tif 000027
【図１５Ｄ】
2017037441.tif 000028
【図１６Ａ】
2017037441.tif 000029
【図１６Ｂ】
2017037441.tif 000030
【図１７】
2017037441.tif 000031
【図１８Ａ】
2017037441.tif 000032
【図１８Ｂ】
2017037441.tif 000033
【図１９Ａ】
2017037441.tif 000034
【図１９Ｂ】
2017037441.tif 000035
【図２０】
2017037441.tif 000036
【図２１】
2017037441.tif 000037
【図２２Ａ】
2017037441.tif 000038
【図２２Ｂ】
2017037441.tif 000039
【図２２Ｃ】
2017037441.tif 000040
【図２２Ｄ】
2017037441.tif 000041
【図２２Ｅ】
2017037441.tif 000042
【図２２Ｆ】
2017037441.tif 000043
【図１６Ｃ】
2017037441.tif 000044