(57)【要約】【課題】  複数画素ごとにウエルコンタクト領域を有する撮像装置において、増幅トランジスタの入力ノードを構成する半導体領域を形成する際のばらつきを低減する。【解決手段】  複数画素のうちウエルコンタクト領域を有する画素には、第１半導体領域と、素子分離部を挟んで隣り合う位置にウエルコンタクト領域となる第１導電型の第２半導体領域が配されている撮像装置の製造方法であって、第１半導体領域となる領域と、第１半導体領域となる領域と第２半導体領域となる領域に挟まれる素子分離部と、第２半導体領域となる領域と、に開口部を有する第１マスクを配し、第１マスクを用いて、主面の法線に対して斜めとなる角度で第２導電型のイオン注入を行って第１半導体領域となる領域に第１半導体領域を形成することを特徴とする。【選択図】  図８
2016134396.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが光電変換部と、前記光電変換部で生じた電荷が保持されるフローティングディフュージョンと、前記フローティングディフュージョンに電気的に接続された増幅トランジスタと、前記増幅トランジスタの入力ノードの電位をリセットするリセットトランジスタとを有する複数の画素を第１導電型のウエルに有し、
前記複数の画素は、前記ウエルに所定の電圧を供給する導体に接続されたウエルコンタクト領域を有する画素と有さない画素とを有し、
前記複数の画素にはそれぞれ第１導電型のウエルに前記リセットトランジスタのソース領域と前記フローティングディフュージョンとを構成する第２導電型の第１半導体領域とが配され、且つ半導体基板の主面に素子分離部が配され、
さらに前記ウエルコンタクト領域を有する画素には、前記第１半導体領域と、前記素子分離部を挟んで隣り合う位置に前記ウエルコンタクト領域となる第１導電型の第２半導体領域が配されている撮像装置の製造方法であって、
前記第１半導体領域となる領域と、前記第１半導体領域となる領域と前記第２半導体領域となる領域に挟まれる素子分離部と、前記第２半導体領域となる領域と、に開口部を有する第１マスクを配し、
前記第１マスクを用いて、前記主面の法線に対して斜めとなる角度で第２導電型のイオン注入を行って前記第１半導体領域となる領域に前記第１半導体領域を形成する第１工程と、
前記第１半導体領域となる領域を覆い、前記第２半導体領域となる領域に開口部を有する第２マスクを配し、前記第２マスクを用いて、前記第１導電型のイオン注入をすることで前記第２半導体領域となる領域に前記第２半導体領域を形成する第２工程とを有することを特徴とする撮像装置の製造方法。
【請求項２】
前記第１工程は前記第２工程よりも前に行われることを特徴とする請求項１に記載の撮像装置の製造方法。
【請求項３】
前記複数の画素のそれぞれは、
前記増幅トランジスタの入力ノードに前記光電変換部の電荷を転送する転送トランジスタを有し、
前記第１工程および前記第２工程の前に
前記主面に前記転送トランジスタおよび前記リセットトランジスタのゲート電極を形成する工程を有することを特徴とする請求項１または２に記載の撮像装置の製造方法。
【請求項４】
前記フローティングディフュージョンと前記リセットトランジスタのソース領域は、異なる活性領域に配されていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置の製造方法。
【請求項５】
前記第１工程において、前記第１マスクを用いて、前記リセットトランジスタのソース領域と前記フローティングディフュ―ジョンとを同一のイオン注入工程によって形成することを特徴とする請求項１乃至４に記載の撮像装置の製造方法。
【請求項６】
前記第１工程において、前記第１マスクを用いて、前記リセットトランジスタのソース領域と前記フローティングディフュージョンのうち前記第２半導体領域までの距離が近い方の領域を形成し、前記リセットトランジスタのソース領域と前記フローティングディフュージョンのうち前記第２半導体領域までの距離が遠い方の領域を、前記第２工程で前記第２半導体領域が形成される領域に対応する部分が遮蔽されているマスクを用いて形成することを特徴とする請求項５に記載の撮像装置の製造方法。
【請求項７】
前記第１半導体領域と前記第２半導体領域とは、前記素子分離部によって分離された、互いに異なる活性領域に配されていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置の製造方法。
【請求項８】
前記第２工程の前記第１導電型の不純物注入は、前記主面の法線に平行に行われることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の製造方法によって製造されたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置の製造方法に関し、画素の増幅トランジスタが配されるウエルに所定の電圧を供給するための半導体領域の製造方法に関する。
【背景技術】
【０００２】
従来、各画素の増幅トランジスタのソース領域およびドレイン領域が配されるウエルに、所定の電圧が供給された導電体と接続された半導体領域（以下、ウエルコンタクト領域）が配された構成が知られている。
【０００３】
特許文献１に記載された撮像装置には、光電変換部の電荷が転送されるフローティングディフュージョン（以下、ＦＤ）とウエルコンタクト領域とが隣り合って配された構成が開示されている。またこのウエルコンタクト領域は複数画素ごとに配されている。そして、ウエルコンタクト領域は画素のトランジスタのソース領域、及びドレイン領域とは反対の導電型であるため、ウエルコンタクト領域と、画素のトランジスタのソース領域およびドレイン領域とを別の工程で形成している。
【０００４】
また特許文献２に、画素のトランジスタのソース領域とドレイン領域を、ゲート電極をマスクに用いてイオン注入することにより形成する方法（以下、セルフアライン形成方法）が開示されている。特許文献２に、ソース領域、ドレイン領域をセルフアライン形成方法で形成する方法として、半導体基板の主面の法線に対して斜めの角度でイオン注入することによってＦＤを形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０７１３４７号公報
【特許文献２】特開２０１１−２５１８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されているように、ウエルコンタクト領域を複数画素ごとに設けた場合には、ＦＤに隣り合ってウエルコンタクト領域が配される画素と、隣り合った位置にウエルコンタクト領域が配されない画素とが混在することとなる。
【０００７】
ここで、ＦＤとウエルコンタクト領域とは反対導電型である。そのため、一方の領域を形成する際には、マスクにより他方の領域が形成される領域を遮蔽した状態にすることで当該他方の領域に不純物が注入されないようにして、一方の領域にイオン注入することが一般的である。
【０００８】
ただし、ＦＤとウエルコンタクト領域とを、素子分離部を挟んで隣り合って配した構成においてこのような方法を用いるイオン注入に影響を与えることがある。なぜなら、ＦＤ１０４を形成した時のイオン注入において、ウエルコンタクト領域が形成される領域に配されたレジスト等のマスクが半導体基板の主面の法線に対して斜めの角度でイオン注入する際に遮蔽となる恐れがあるからである。
【０００９】
上述したようにウエルコンタクト領域を複数画素ごとに設けた場合には、ウエルコンタクト領域に配されたマスクの影響を受ける画素と、受けない画素とが混在することになる。したがって、ＦＤに隣り合ってウエルコンタクト領域が配された画素と、ＦＤに隣り合ってウエルコンタクト領域が配されない画素とで、ＦＤの不純物濃度分布が異なることになる。
【００１０】
ＦＤは増幅トランジスタの入力ノードの一部を構成する半導体領域であるため、ＦＤの不純物濃度分布が異なれば、増幅トランジスタの入力ノードの容量が異なることになる。増幅トランジスタの入力ノードの容量が異なれば、増幅トランジスタのゲインが異なるため画素から出力される信号にばらつきが生じ、好ましくない。
【００１１】
ここではＦＤを例に説明したが、増幅トランジスタの入力ノードの一部を構成する半導体領域であれば同様の課題が生じる恐れがある。ここで増幅トランジスタの入力ノードの一部を構成する半導体領域とは、例えばリセットトランジスタのソース領域を構成する半導体領域や、入力ノードの容量を可変にするスイッチを含む半導体領域である。また、リセットトランジスタとＦＤが同一の半導体領域によって構成されていてもよい。
【００１２】
本発明は上記課題に鑑み、増幅トランジスタの入力ノードの一部を構成する半導体領域の製造時のばらつきを抑制することが可能な撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、それぞれが光電変換部と、光電変換部で生じた電荷が保持されるフローティングディフュージョンと、フローティングディフュージョンに電気的に接続された増幅トランジスタと、増幅トランジスタの入力ノードの電位をリセットするリセットトランジスタとを有する複数の画素を有し、複数の画素は、ウエルに所定の電圧を供給する導体に接続されたウエルコンタクト領域を有する画素と有さない画素とを有し、複数の画素にはそれぞれ第１導電型のウエルにリセットトランジスタのソース領域とフローティングディフュージョンとを構成する第２導電型の第１半導体領域とが配され、且つ半導体基板の主面に素子分離部が配され、さらにウエルコンタクト領域を有する画素には、第１半導体領域と、素子分離部を挟んで隣り合う位置にウエルコンタクト領域となる第１導電型の第２半導体領域が配されている撮像装置の製造方法であって、第１半導体領域となる領域と、第１半導体領域となる領域と第２半導体領域となる領域に挟まれる素子分離部と、第２半導体領域となる領域と、に開口部を有する第１マスクを配し、第１マスクを用いて、主面の法線に対して斜めとなる角度で第２導電型のイオン注入を行って第１半導体領域となる領域に第１半導体領域を形成する第１工程と、第１半導体領域となる領域を覆い、第２半導体領域となる領域に開口部を有する第２マスクを配し、第２マスクを用いて、第１導電型のイオン注入をすることで第２半導体領域となる領域に第２半導体領域を形成する第２工程とを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、複数画素ごとにウエルコンタクト領域を設けた構成において、増幅トランジスタの入力ノードを構成する半導体領域の不純物濃度分布のばらつきを低減することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明に適用可能な撮像装置のブロック図
【図２】本発明に適用可能な画素の回路図
【図３】実施例１の画素の上面図
【図４】実施例１の画素部の上面図
【図５】実施例１の画素部の断面図
【図６】実施例１の画素部の製造工程の説明図
【図７】実施例１の画素部の製造工程の説明図
【図８】実施例１の画素部の製造工程の説明図
【図９】実施例１の画素部の製造工程の説明図
【図１０】実施例１の画素部の製造工程の説明図
【図１１】実施例２の画素部の上面図
【図１２】実施例２の画素部の製造工程の説明図
【図１３】実施例２の画素部の上面図
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態における撮像装置について、図面を参照しながら説明する。図面において、同様の機能を有する要素には同一の符号を付し、重複した説明は省略する。
【００１７】
（実施例１）
図１〜図５を用いて本実施例の撮像装置１０を説明する。
【００１８】
図１に本実施例の撮像装置１０のブロック図を示す。撮像装置１０は、画素部１００、駆動パルス生成部１０９、垂直走査回路１１３、信号線１１５、列回路１１４、水平走査回路１１１、出力部１１２を有している。
【００１９】
画素部１００は、光を電荷信号へ変換し、変換した電気信号を出力する画素１０１を複数有している。そして、複数の画素１０１は行列状に配されている。
【００２０】
駆動パルス生成部１０９は駆動パルスを生成し、垂直走査回路１１３は駆動パルス生成部１０９からの駆動パルスを受け、各画素行に制御パルスを供給する。ここで供給される制御パルスは、後述する転送トランジスタを駆動するｐＴＸ、リセットトランジスタを駆動するｐＲＥＳ、選択トランジスタを駆動するｐＳＥＬである。列回路１１４は画素部１００から出力された信号を並列に処理する回路である。列回路１１４には、増幅部、ノイズ除去部、ＡＤ変換部が含まれる。水平走査回路１１１は、列回路１１４により処理された信号を列ごとに出力部１１２に出力する。
【００２１】
駆動パルス生成部１０９、垂直走査回路１１３、列回路１１４、水平走査回路１１１、出力部１１２は画素部１００の周辺に配された周辺回路を構成し、これらが配された領域を周辺回路領域という。ここでは、列回路１１４にＡＤ変換部が含まれるものとしたが、これに限られない。
【００２２】
図２に１画素の等価回路の一例を示す。本実施形態では、信号電荷を電子とし、各トランジスタはＮ型のトランジスタとして説明する。ただし、信号電荷としてホールを用い、画素のトランジスタとしてＰ型のトランジスタを用いてもよい。本実施例は第１導電型の半導体領域をＰ型とし、第２導電型の半導体領域をＮ型とする。
【００２３】
また、等価回路はこれに限られるものではなく、一部の構成を複数の画素で共有してもよい。これらは、以下の各実施例においても同様である。
【００２４】
画素１０１は、光電変換部１０２、転送トランジスタ１０３、リセットトランジスタ１０６、増幅トランジスタ１０５、フローティングディフュージョン（以下ＦＤ）１０４、選択トランジスタ１０７を有する。
【００２５】
光電変換部１０２は、入射光量に応じた量の電荷対を光電変換により生じさせ電子を蓄積する。光電変換部１０２には、例えばフォトダイオードが用いられる。
【００２６】
転送トランジスタ１０３は光電変換部１０２で蓄積された電子をＦＤ１０４へ転送する。転送トランジスタ１０３のゲートには制御パルスｐＴＸが供給され、オン状態、オフ状態が切り替えられる。ＦＤ１０４は、転送トランジスタ１０３により転送された電子を保持する。
【００２７】
増幅トランジスタ１０５は、そのゲートがＦＤ１０４に接続されており、転送トランジスタ１０３によってＦＤ１０４に転送された電子に基づく信号を増幅して出力する。より具体的には、ＦＤ１０４に転送された電子は、その量に応じた電圧に変換され、その電圧に応じた電気信号が増幅トランジスタ１０５を介して信号線１１５へ出力される。
【００２８】
増幅トランジスタ１０５は、不図示の電流源とともにソースフォロア回路を構成している。本回路においては、増幅トランジスタ１０５の入力ノードは、ＦＤ１０４、リセットトランジスタ１０６のソース領域、増幅トランジスタ１０５のゲート及びこれらを電気的に接続する導電体を含んで構成されている。
【００２９】
リセットトランジスタ１０６は、増幅トランジスタ１０５の入力ノードの電位をリセットする。また、リセットトランジスタ１０６と転送トランジスタ１０３とのそれぞれのオン状態を重ねることにより、光電変換部１０２の電位をリセットする。リセットトランジスタ１０６のゲートには制御パルスｐＲＥＳが供給され、オン状態、オフ状態が切り替えられる。
【００３０】
選択トランジスタ１０７は、１つの信号線１１５に対して複数設けられている画素の信号を、１画素ずつもしくは複数画素ずつ出力させる。選択トランジスタ１０７のドレインは、増幅トランジスタ１０５のソースに接続され、選択トランジスタ１０７のソースは信号線１１５に接続されている。
【００３１】
本実施例の構成に代えて、選択トランジスタ１０７を増幅トランジスタ１０５のドレインと、電源電圧が供給されている電源配線との間に設けてもよい。いずれの場合も、選択トランジスタ１０７は、増幅トランジスタ１０５と信号線１１５との電気的導通を制御する。選択トランジスタ１０７のゲートには、制御パルスｐＳＥＬが供給され、選択トランジスタ１０７のオン状態、オフ状態が切り替えられる。
【００３２】
また、選択トランジスタ１０７を設けずに、増幅トランジスタ１０５のソースと信号線１１５を接続し、増幅トランジスタ１０５のドレインもしくは増幅トランジスタ１０５のゲートの電位を切り替えることにより、選択状態、非選択状態を切り替えてもよい。
【００３３】
なお、等価回路はこれに限られるものではなく、一部の構成を複数の画素で共有してもよい。そして本実施形態は表面側から光が入射する表面照射型撮像装置、裏面側から光が入射する裏面照射型撮像装置のいずれにも適用することができる。これらは、以下の各実施例においても同様である。
【００３４】
本実施例の撮像装置１０の画素部１００に配された複数の画素は不図示の第１導電型のウエル３０７に配されている。そして、複数の画素のうち一部の画素にはウエル３０７に基準電位を与えるウエルコンタクト領域１１０が配されている。
【００３５】
図３（ａ）は、素子分離部３０６と、素子分離部３０６で区画された活性領域２０１〜２０３を示している。素子分離部３０６は、活性領域２０１を周辺の素子もしくは周辺の活性領域と分離すべく配される領域である。素子分離部３０６は、例えば、ＬＯＣＯＳ法で形成される絶縁分離部、ＳＴＩ分離部等で構成することが出来る。更に素子分離部３０６は高濃度のＰ型半導体領域であってもよい。ただし、以下では素子分離部としてＬＯＣＯＳ法を用いた絶縁分離部の場合を用いて説明する。
【００３６】
図３（ｂ）は図３（ａ）の各活性領域上にゲート電極が配された状態を示している。尚、図３（ｂ）では、図３（ａ）で付した活性領域の符号（２０１〜２０３）を省略している。活性領域２０１には光電変換部１０２とＦＤ１０４が配され、活性領域２０２には、増幅トランジスタ１０５、リセットトランジスタ１０６、選択トランジスタ１０７のそれぞれのソース領域、ドレイン領域が配される。そして活性領域２０３にはウエルコンタクト領域１１０が配される。
【００３７】
活性領域２０１と活性領域２０２は第１方向に沿って並んで配されている。また、活性領域２０２は、平面視において、第１方向よりも、第１方向と異なる第２方向（典型的には第１方向と直交する方向）に長い形状を有している。そして、活性領域２０２と活性領域２０３とが第２方向に沿って並んで配されている。
【００３８】
図４は、図３（ｂ）に示した画素１０１が複数配された画素部１００の平面模式図を示している。図４では２×２の４画素を示しており、左側の２画素にはウエルコンタクト領域１１０が配されておらず、右側の２画素にはウエルコンタクト領域１１０が配されている。つまり、図４で示した構成では２画素ごとにウエルコンタクト領域１１０が設けられている。
【００３９】
本実施例では、リセットトランジスタ１０６のソース領域とＦＤ１０４と、その各々とウエルコンタクト領域１１０に挟まれる素子分離部と、ウエルコンタクト領域１１０の上に開口部を有するマスクを用いる。ここではその１例として光電変換部１０２となる領域を覆い、その他の領域に開口部をもつマスクを用いて説明する。このマスクを用いて活性領域２０１のＦＤ１０４と、活性領域２０２の各トランジスタのソース領域およびドレイン領域に不純物イオン注入を行う。
【００４０】
次に図５（ａ）は図４のＡ―Ｂ線に沿った断面図であり、図５（ｂ）は図４のＣ−Ｄ線に沿った断面図である。
【００４１】
図５（ａ）において、不図示であるがＰ型のウエル３０７に複数の画素が配されている。そして、画素１０１において、各トランジスタのソース領域およびドレイン領域、ウエルコンタクト領域１１０を構成する半導体領域がウエル内に配されている。素子分離部３０６の下部には不純物濃度の高いＰ型半導体領域３０５がチャネルストップ領域として配されている。ウエルコンタクト領域１１０にはＰ型半導体領域３１４、３１５、３１８で構成されるＰ型半導体領域が配されている。
【００４２】
ウエルコンタクト領域１１０に配されたＰ型半導体領域は、所定の電圧が供給されたコンタクトプラグ３２２に接続されており、ウエル３０７に所定の電圧を供給する。ウエル３０７に供給される電圧は例えば接地電圧である。また素子分離部３０６の下部のＰ型半導体領域３０５とＰ型半導体領域３１５の間に、Ｐ型半導体領域３１４、３１５よりも不純物濃度の低いＰ型半導体領域３１６が配されている。
【００４３】
そして、ウエルコンタクト領域１１０と素子分離部３０６を挟んで隣り合う領域のうち、一方の領域には、Ｎ型半導体領域３１０ｂ（第１半導体領域）が配されている。Ｎ型半導体領域３１０ｂはリセットトランジスタ１０６のソース領域を構成しており、増幅トランジスタ１０５の入力ノードの一部を構成する半導体領域である。また、Ｎ型半導体領域３１０ａとＮ型半導体領域３１２は、リセットトランジスタ１０６のドレイン領域を構成し、ゲート電極３０９はリセットトランジスタ１０６のゲート電極を構成する。
【００４４】
また、ウエルコンタクト領域１１０と素子分離部３０６を挟んで隣り合う領域のうち、他方の領域には、Ｎ型半導体領域３１０ｃ（第１半導体領域）が配されている。Ｎ型半導体領域３１０ｃは、ＦＤ１０４を構成しており、増幅トランジスタ１０５の入力ノードの一部を構成する半導体領域である。また、ＦＤ１０４は転送トランジスタ１０３のドレイン領域も構成しており、ゲート電極３２４は転送トランジスタ１０３のゲート電極を構成する。
【００４５】
図５（ｂ）に、ウエルコンタクト領域１１０が配されない画素１０１の断面を示す。図５（ａ）においてウエルコンタクト領域１１０が配されていた領域に対応する領域には、素子分離部３０６が配されている。その他の構成は図５（ａ）と同様の構成である。
【００４６】
次に図６を用いて、図５に示した断面における、撮像装置を製造する際の工程を説明する。特に順番に関して言及していない工程に関しては適宜順序を入れ替えてもよい。また言及しない工程に関しては周知の製造方法を適用することができる。
【００４７】
なお図６の左側の図は図４のＡ―Ｂ線に沿った領域の製造の工程を示しており、図６の右側の図は図４のＣ−Ｄ線に沿った領域の製造工程を示している。
【００４８】
図６（ａ）に示すように、半導体基板２９９上にシリコン酸化膜３０２、ポリシリコン膜３０３、シリコン窒化膜３０４を順に成膜して、これら三層を含む積層膜を形成し、積層膜の一部分をパターニングする。パターニングにより積層膜が除去された部分が、後に素子分離部３０６となる。半導体基板２９９の導電型はＮ型であってもＰ型であってもよいし、表面にエピタキシャル層が形成されたものを基板として用いてもよい。
【００４９】
次に図６（ｂ）に示すように、図６（ａ）の半導体基板２９９の主面の法線に対して平行にイオン注入を行なう。具体的には、積層膜をマスクに用いて、積層膜が除去されて形成された開口部にＰ型のイオン注入を行なうことで半導体基板２９９にＰ型半導体領域２９８を形成する（中間体Ｂ）。Ｐ型半導体領域２９８は後にチャネルストップ領域の一部となる。なお、ここで主面とは、半導体基板２９９の面のうち素子分離部が形成される面である。
【００５０】
次に図６（ｃ）に示すように、ＬＯＣＯＳ法を用いて、半導体基板３００および積層膜全体を加熱処理することで、素子分離部３０６が形成する（中間体Ｃ）。素子分離部３０６が形成されていない領域が活性領域となる。
【００５１】
次に図７（ａ）に示すように、半導体基板３００の画素部１００全体に対して不純物注入を行ないＰ型のウエル３０７が形成された半導体基板３０１を得る（中間体Ｄ）。Ｐ型のウエル３０７は画素部１００のみに形成してもよいし、画素部１００の周辺に配される周辺回路領域にも形成してもよい。
【００５２】
Ｐ型のウエル３０７を画素部１００のみに形成する場合には、図７（ａ）のイオン注入は周辺回路領域が遮蔽されたマスクを用いて行なえばよい。この場合には、図７（ａ）の不純物注入工程の後もしくは前に、画素部１００を遮蔽したマスクを用いてイオン注入を行なうことで、周辺回路領域にＰ型のウエル３０７とは異なるＰ型のウエルを形成する。さらに、周辺回路領域にＮ型のウエルが必要な場合には、画素部及び周辺回路領域のＰ型のウエルが形成される領域が遮蔽されたマスクを用いて周辺回路領域にＮ型のイオン注入を行いＮ型のウエルを形成すればよい。
【００５３】
次に図７（ｂ）に示すように、中間体Ｄの全面に絶縁膜２９６を形成する。絶縁膜２９６は種々の方法で形成することができる。絶縁膜２９６としては、シリコン酸化膜、シリコン窒化膜が好適に用いられ、これらの膜は、たとえば、熱酸化法やＣＶＤ法を用いることで形成できる。そして絶縁膜２９６の上にポリシリコン膜２９７を形成する（中間体Ｅ）。
【００５４】
次に図７（ｃ）に示すように、中間体Ｅのポリシリコン膜２９７および絶縁膜２９６の一部の領域をパターニングにより除去することで、ゲート電極３０９、３２４、ゲート絶縁膜３０８、３２３を形成する。なお、ここではゲート電極３２４は一部が不図示である。ゲート電極３０９は活性領域の所定の位置の上部に配され、リセットトランジスタ１０６のゲート電極となり、ゲート電極３２４は転送トランジスタ１０３のゲート電極となる（中間体Ｆ）。
【００５５】
次に図８（ａ）に示すように、中間体Ｆに対し、ゲート電極３０９、３２４をマスクに用いて、半導体基板の主面の法線に対して斜めの角度からイオン注入を行なう（第１工程）。具体的には、半導体基板の主面の法線に対して２０度から７０度傾いた角度で回転イオン注入を用いて行なう。この時のドーズ量は、２．５×１０１２ａｔｏｍｓ／ｃｍ２≦Ｄ１≦２．５×１０１４ａｔｏｍｓ／ｃｍ２である。
【００５６】
このイオン注入により、Ｎ型半導体領域３１０ａ、３１０ｂ、３１０ｃ、３１０ｄを形成する。ただし、このイオン注入は不図示のフォトレジスト等により形成したマスク（第１マスク）を用いて光電変換部となる領域を遮蔽した状態で行なう。
【００５７】
第１マスクはゲート電極３２４の上に配されていてもよい。また、第１マスクはウエルコンタクト領域１１０を有する画素においてはウエルコンタクト領域１１０となる領域に開口部を有する。さらに、ＦＤ１０４となる領域およびリセットトランジスタ１０６のソースとなる領域とウエルコンタクト領域１１０となる領域に挟まれる素子分離部３０６に対応する開口部を有する。さらに、ウエルコンタクト領域１１０を有さない画素においてもウエルコンタクト領域１１０を有する画素と同様の位置に開口部を有する。
【００５８】
これにより、セルフアライン形成方法で、リセットトランジスタ１０６のソース領域とドレイン領域の一部の領域及びＦＤ１０４が形成される。Ｎ型半導体領域３１０ａはリセットトランジスタ１０６のドレイン領域の一部の低濃度の領域を構成し、Ｎ型半導体領域３１０ｂはリセットトランジスタ１０６のソース領域を構成する。Ｎ型半導体領域３１０ｃはＦＤとなる低濃度のＮ型半導体領域である。また、Ｎ型半導体領域３１０ｄはウエルコンタクト領域１１０となる領域に配されたＮ型半導体領域である。Ｎ型半導体領域３１０ｄの一部もしくは全部が、後の工程でＰ型半導体領域となる。
【００５９】
更に図８（ａ）で行うイオン注入は回転イオン注入で行われるため、素子分離部３０６の下部に配されたＰ型半導体領域３０５の一部のＰ型の不純物濃度が薄くなり、Ｐ型半導体領域３１６が形成される。
【００６０】
次に図８（ｂ）に示すように、中間体Ｇのゲート電極が形成された主面全面にシリコン窒化膜２９５とシリコン酸化膜２９４の積層膜を形成する。これらの膜はプラズマＣＶＤ法によって形成する（中間体Ｈ）。
【００６１】
次に図８（ｃ）に示すように、中間体Ｈのシリコン窒化膜２９５とシリコン酸化膜２９４の積層膜をエッチバックにより除去することで、ゲート電極３０９およびゲート電極３２４の側面にサイドスペーサ２９３を形成する（中間体Ｉ）。なお、ここではゲート電極３２４のサイドスペーサ２９３の一部は不図示である。また、不図示であるその他のトランジスタのゲート電極にもサイドスペーサが形成される。
【００６２】
次に図９（ａ）に示すようにマスク２９２を形成する。マスク２９２は、中間体ＩのＮ型半導体領域３１０ｂ、３１０ｃ、３１０ｄ、ウエルコンタクト領域１１０となる領域および光電変換部１０２、ゲート電極３２４を遮蔽する。
【００６３】
そしてマスク２９２は、画素が有するその他のトランジスタ（増幅トランジスタ、選択トランジスタ）のソース領域およびドレイン領域に対応する部分に開口部を有する。
【００６４】
そしてこのマスク２９２を用いて半導体基板の主面の法線に平行に不純物注入を行なう。これによりサイドスペーサ２９３に対しセルフアラインでＮ型半導体領域３１２が形成される（中間体Ｊ）。これにより、画素が有するその他のトランジスタのソース領域およびドレイン領域が形成される。
【００６５】
次に図９（ｂ）に示すように、ウエルコンタクト領域１１０となる領域以外を覆い、且つウエルコンタクト領域１１０となる領域のみに対応した開口部を有したマスク２９１（第２マスク）を形成しＰ型のイオン注入を行なう（第２工程）。なお第２マスクは素子分離部３０７の上に開口部を有していてもよい。
【００６６】
この時のドーズ量は、Ｎ型半導体領域３１０ｄをＰ型半導体領域にする条件で行えばよく、例えば、４．０×１０１４ａｔｏｍｓ／ｃｍ２≦Ｄ２≦４．０１６ａｔｏｍｓ／ｃｍ２である。これによりウエルコンタクト領域１１０となる領域にＰ型半導体領域（第２半導体領域）が形成される。第２半導体領域は、半導体基板３０１の表面側に配されたＰ型半導体領域３１５と、Ｐ型半導体領域３１５よりも半導体基板の深い位置に配されたＰ型半導体領域３１４により構成される。
【００６７】
Ｐ型半導体領域３１５は図８（ａ）の工程において配されたＮ型半導体領域３１０ｄが存在する領域に対し、Ｐ型のイオン注入を行なって形成されている。
【００６８】
そしてＰ型半導体領域３１４はＰ型のウエル３０７に対してＰ型の不純物イオン注入を行なって形成される。したがって、Ｐ型半導体領域３１４の方がＰ型半導体領域３１５にくらべてＰ型の不純物濃度が高い。
【００６９】
更に、図８（ａ）の不純物注入工程では素子分離部３０６下部の一部にＮ型の不純物イオンが注入され、不純物濃度の薄いＰ型半導体領域３１６が配されている。本工程のＰ型のイオン注入は半導体基板３０１の主面に対して法線の方向に行われる。そのため、Ｐ型半導体領域３１５とＰ型半導体領域３０５との間に、Ｐ型半導体領域３０５、３１５よりも低濃度のＰ型半導体領域３１６が配された構成となる（中間体Ｋ）。
【００７０】
このような構造によれば、素子分離部３０６の端部における電界を緩和することが出来る。このような構成によって、ホットキャリア増幅の発生を抑制し、ノイズを減らすことができる。
【００７１】
なお、図９（ｂ）の工程において、不純物注入は半導体基板の主面の法線と平行に行ってもよいし、当該法線に対して斜めの角度から行ってもよい。ただし、当該法線に対して斜めの角度から行った時にはＰ型半導体領域３１６は形成されない構造となる。
【００７２】
次に図９（ｃ）に示すように中間体Ｋの半導体基板３０１の主面に層間絶縁膜３１７を形成する。層間絶縁膜３１７は、シリコン酸化膜、ＢＰＳＧ、ＮＳＧなどを用いて形成することができる（中間体Ｌ）。
【００７３】
次に図１０（ａ）に示すように、中間体Ｌの層間絶縁膜３１７にウエルコンタクト領域１１０に対応したコンタクトホール３２１を含む複数のコンタクトホールを形成する。複数のコンタクトホールは、各トランジスタのゲート電極、ソース領域、ドレイン領域、ＦＤ、及びウエルコンタクト領域１１０となる領域に対応する領域に形成される（中間体Ｍ）。
【００７４】
次に図１０（ｂ）に示すように、コンタクトホール３２１を除くコンタクトホールを覆うマスク３１９を形成する。そして、ウエルコンタクト領域１１０に対応する領域に配されたコンタクトホール３２１をマスクとして用いてＰ型のイオン注入を行なう。
【００７５】
これにより、Ｐ型半導体領域３１５の一部にＰ型半導体領域３１８を形成する。更にＰ型半導体領域３１８はＰ型半導体領域３１４の一部にも形成されてもよい。これらのＰ型半導体領域３１４、３１５、３１８によって、ウエルコンタクト領域１１０が構成される。なお、Ｐ型半導体領域３１８の不純物濃度は、Ｐ型半導体領域３１４、３１５、３１６の不純物濃度よりも高い（中間体Ｌ）。
【００７６】
次に図１０（ｃ）に示すように各コンタクトホールに導電体を埋め込んでコンタクトプラグ３２２を形成する（中間体Ｎ）。この工程の前に、ウエルコンタクト領域１１０に対応する領域に配されたコンタクトホール３２１を覆ってもよい。その際には、各トランジスタのゲート電極、ソース領域、ドレイン領域に対応するコンタクトホールに対応する領域に開口部を有したマスクを用いてＮ型のイオン注入を行なってもよい。
【００７７】
この後は周知の配線工程により必要な層数の配線層を形成した後、パッシベーション膜、カラーフィルタ、マイクロレンズを形成し、撮像装置が完成する。
【００７８】
以上の製造方法によれば、複数の画素１０１がウエルコンタクト領域１１０を有する画素１０１とウエルコンタクト領域１１０を有さない画素を有する場合に主面の法線に対して斜めの角度でＮ型のイオン注入をした時のイオン注入のばらつきを抑制できる。これにより、増幅トランジスタ１０５の入力ノードを構成する半導体領域の不純物濃度分布のばらつきを抑制できる。よって、増幅トランジスタの入力ノードの容量のバラツキを抑制することが可能となる。
【００７９】
なお、本実施例では、リセットトランジスタ１０６のソース領域とＦＤ１０４とを異なる活性領域としたが、これに限られない。リセットトランジスタ１０６のソース領域とＦＤ１０４とが同一の活性領域に配され、同一の半導体領域（第１半導体領域）によって構成されてもよい。
【００８０】
また、本実施例ではウエルコンタクト領域１１０と、素子分離部３０６を挟んで隣り合っている領域をＦＤ１０４およびリセットトランジスタ１０６のソース領域とした。しかしそれに限られず、例えば入力ノードの容量を切り替え可能にするスイッチを含む半導体領域がウエルコンタクト領域１１０と、素子分離部３０６を挟んで隣り合っている領域に配された場合でも同様の効果を得られる。
【００８１】
（実施例２）
本実施例と実施例１とは、画素部１００において、ウエルコンタクト領域１１０が配されている位置が異なっている。
【００８２】
本実施例は、図１１に示すように、ウエルコンタクト領域１１０とリセットトランジスタ１０６のソース領域との距離が、ウエルコンタクト領域１１０とＦＤ１０４との距離に対して短い点で実施例１と異なる。
【００８３】
本実施例では、リセットトランジスタ１０６のソース領域を形成する工程と、ＦＤ１０４を形成する工程とを別工程で行う。ここは、リセットトランジスタ１０６のソース領域を形成する際にはウエルコンタクト領域１１０となる領域を遮蔽しない。そして、ＦＤ１０４を形成する際にはウエルコンタクト領域１１０となる領域を遮蔽する。
【００８４】
ウエルコンタクト領域１１０までの距離が近い半導体領域の方が、ウエルコンタクト領域１１０をマスクで遮蔽した際の不純物濃度のばらつきが大きい。したがって本実施例によればより距離の近いリセットトランジスタ１０６のソース領域を形成する際の、不純物濃度のばらつきを抑制できる。
【００８５】
図１２を用いて、図１１のＡ−Ｂ線およびＣ−Ｄ線における撮像装置の製造方法を説明する。実施例１と異なる工程のみを示す。
【００８６】
図１２（ａ）は、実施例１の図７（ｃ）の中間体Ｆを得た状態から次の工程に進めた時の状態である。ＦＤ１０４が形成される領域をマスク２９０で覆い、各トランジスタのソース領域、ドレイン領域となる領域にＮ型の不純物注入を行ない、Ｎ型半導体領域３１０ａ、３１０ｂ、３１０ｄを形成する（中間体Ｐ）。図８（ａ）の工程と同様に、半導体基板の主面の法線に対して斜めの角度からイオン注入を行なう。
【００８７】
具体的には、主面の法線に対して２０度から７０度傾いた角度で回転イオン注入を用いて行なう。この時のドーズ量は、２．５×１０１２ａｔｏｍｓ／ｃｍ２≦Ｄ１≦２．５×１０１４ａｔｏｍｓ／ｃｍ２である。
【００８８】
このイオン注入はフォトレジスト等により形成したマスク２９０を用いて、光電変換部１０２、転送トランジスタ１０３のゲートおよびＦＤ１０４を覆った状態で行なう。ただし、このマスク２９０にはウエルコンタクト領域１１０なる領域と、リセットトランジスタ１０６のソース領域となる領域に対応した開口部が形成されている。さらに、マスク２９０には、ウエルコンタクト領域１１０となる領域とリセットトランジスタ１０６のソース領域となる領域に挟まれた素子分離部３０７に対応した開口部が形成されている。
【００８９】
この工程により、リセットトランジスタ１０６のソース領域を形成することが出来る。なお、この時、ＦＤ１０４となる領域とウエルコンタクト領域１１０となる領域に挟まれる素子分離部３０７に対応した開口部を形成してもよい。
【００９０】
本工程において用いるマスク２９０は、ＦＤ１０４となる領域を覆うように配されているため、ＦＤ１０４となる領域にはＮ型の不純物注入はされない。一方で、ウエルコンタクト領域１１０となる領域は覆わないように配されているため、ウエルコンタクト領域１１０となる領域にもＮ型のイオン注入がなされる。
【００９１】
次に図１２（ｂ）では、中間体Ｐに対し、画素が有するその他のトランジスタ（増幅トランジスタ、選択トランジスタ）のソース領域およびドレイン領域、およびウエルコンタクト領域１１０となる領域を遮蔽する。さらに、リセットトランジスタ１０６のソース領域を遮蔽する。そして、ウエルコンタクト領域１１０となる領域とＦＤ１０４に挟まれる素子分離部３０７と、ＦＤ１０４となる領域に開口部を有するマスク２８９を形成する。そして、マスク２８９を用いてＮ型の不純物注入を行なう。
【００９２】
これにより、ＦＤ１０４が形成される領域にＮ型の不純物が注入され、Ｎ型半導体領域３１０ｃが形成される（中間体Ｑ）。そして、この後の工程は、実施例１と同様である。
【００９３】
本実施例によれば、増幅トランジスタの入力ノードを構成する半導体領域のうち、ウエルコンタクト領域１１０までの距離が相対的に近い半導体領域の形成時にウエルコンタクト領域１１０となる領域にもイオン注入を行なう。
【００９４】
また、図１３に示すように、ＦＤ１０４とウエルコンタクト領域１１０との距離が、リセットトランジスタ１０６のソース領域とウエルコンタクト領域１１０との距離よりも近い場合にも適用できる。この場合にマスクには、ＦＤ１０４を形成する工程において、ウエルコンタクト領域１１０となる領域とＦＤ１０４となる領域に対応して開口部が形成される。さらに、ウエルコンタクト領域１１０なる領域とＦＤ１０４となる領域に挟まれた素子分離部３０７に対応した開口部が形成される。
【００９５】
そして、リセットトランジスタ１０６のソース領域を形成する工程においては、ウエルコンタクト領域１１０となる領域を遮蔽する。さらに、ウエルコンタクト領域１１０となる領域とリセットトランジスタ１０６のソース領域になる領域に挟まれる素子分離部３０７と、リセットトランジスタ１０６のソース領域となる領域に開口部を有するマスク２８９を形成する。
【００９６】
本実施例によっても、ウエルコンタクト領域１１０が配される画素と配されない画素とで、増幅トランジスタ１０５の入力ノードを構成する半導体領域の不純物濃度のバラツキを抑制することが可能となる。よって、増幅トランジスタの入力ノードの容量のバラツキを抑制することが可能となる。
【符号の説明】
【００９７】
１００  画素部
１０２  光電変換部
１０３  転送トランジスタ
１０４  フローティングディフュージョン
１０５  増幅トランジスタ
１０６  リセットトランジスタ
３０７  ウエル
３１０ｂ、３１０ｃ  第１半導体領域
３１５  第２半導体領域
【図１】
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【図２】
2016134396.tif 000004
【図３】
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【図４】
2016134396.tif 000006
【図５】
2016134396.tif 000007
【図６】
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【図７】
2016134396.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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