(57)【要約】      （修正有）【課題】高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板と、半導体基板の上に形成されたエピタキシャル層１０２と、エピタキシャル層の表面に形成され、第１導電型を有するソース領域２１１と、エピタキシャル層の表面において、ソース領域の外側に形成された、第１導電型とは異なる第２導電型を有するボディ領域２０１と、エピタキシャル層の表面において、凹多角形状をなしてソース領域の内側に形成され、かつ、エピタキシャル層の断面において、ボディ領域の上に形成される、第２導電型を有するコンタクト領域２０２と、ソース領域の少なくとも一部およびコンタクト領域の少なくとも一部と電気的に接触するソース電極２３２と、を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成されたエピタキシャル層と、
前記エピタキシャル層の表面に形成され、第１導電型を有するソース領域と、
前記エピタキシャル層の表面において、前記ソース領域の外側に形成された、前記第１導電型とは異なる第２導電型を有するボディ領域と、
前記エピタキシャル層の表面において、凹多角形状をなして前記ソース領域の内側に形成され、かつ、前記エピタキシャル層の断面において、前記ボディ領域の上に形成される、前記第２導電型を有するコンタクト領域と、
前記ソース領域の少なくとも一部および前記コンタクト領域の少なくとも一部と電気的に接触するソース電極と、
を有する半導体装置。
【請求項２】
前記エピタキシャル層の表面において、前記ソース領域の外縁の輪郭の任意の点と、前記ボディ領域の外縁の輪郭の任意の点と、の間の最短の距離をＬ１とし、
前記エピタキシャル層の表面において、前記コンタクト領域の外縁の輪郭の任意の点から、前記コンタクト領域の内部の任意の点と、の間の最長の距離をＬ２としたとき、
Ｌ１≧Ｌ２の関係が成り立つことを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記エピタキシャル層の表面において、前記コンタクト領域の外縁部は、前記ソース電極の外縁部に内包されており、前記コンタクト領域の全体が、前記ソース電極と電気的に接触していることを特徴とする、
請求項１に記載の半導体装置。
【請求項４】
前記コンタクト領域の直下全体に、前記ボディ領域が存在することを特徴とする、
請求項１に記載の半導体装置。
【請求項５】
前記半導体基板は、ＳｉＣ基板であり、
前記エピタキシャル層は、ＳｉＣからなるエピタキシャル層であることを特徴とする、
請求項１に記載の半導体装置。
【請求項６】
前記ボディ領域に内包される構成を一単位とするユニットセルの平面形状が、正多角形となっていることを特徴とする、
請求項１記載の半導体装置。
【請求項７】
前記コンタクト領域の平面形状は、十字形状であり、
前記コンタクト領域の十字形状の腕の延びる方向が、前記ユニットセルの正多角形の対角線方向に一致することを特徴とする、
請求項６記載の半導体装置。
【請求項８】
前記ソース領域の直下に、前記第２導電型を有する埋め込みボディ領域が存在することを特徴とする、
請求項１記載の半導体装置。
【請求項９】
半導体層の上に、開口部を有するとともに、前記開口部の内部に凹多角形状をした島状遮蔽部を有するマスクを形成する第１の工程と、
前記マスクを遮蔽膜として前記開口部を通して前記半導体層に第１の導電型の不純物イオン注入を行なう第２の工程と、
前記マスクを縮小させて前記開口部を拡張する第３の工程と、
縮小した前記マスクを遮蔽膜として、拡張した前記開口部を通して、前記第１の導電型と異なる第２の導電型の不純物イオン注入を行なう第４の工程と、
前記半導体層の表面に電気的に接するように電極を形成する第５の工程と、
を有する、
半導体装置の製造方法。
【請求項１０】
前記第３の工程において、
前記島状遮蔽部を全て除去することを特徴とする、
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第３の工程において、
前記開口部が拡張される距離をＬ１とし、
前記半導体層の表面において、前記島状遮蔽部の外縁の輪郭の任意の点から、前記島状遮蔽部の内部の任意の点までの、最長の距離をＬ２としたとき、
Ｌ１≧Ｌ２の関係が成り立つことを特徴とする、
請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第４の工程の後に、
縮小した前記マスクを除去し、前記島状遮蔽部に対応した形状の凹多角形状をした開口部を有する新たなマスクを形成する第６の工程と、
前記凹多角形状をした開口部を通して、前記半導体層に前記第２の導電型の不純物イオン注入を行ない、コンタクト領域を形成する第７の工程と、を備え、
前記第５の工程において、
前記電極は、前記コンタクト領域に電気的に接するように形成される、
請求項９記載の半導体装置の製造方法。
【請求項１３】
前記第２の工程において、
前記第１の導電型の不純物イオン注入を行なった後に、さらに前記第２の導電型の不純物イオン注入を行なう、
請求項９記載の半導体装置の製造方法。
【請求項１４】
ＳｉＣ半導体基板上にＳｉＣエピタキシャル層を形成する第１ステップ、
前記ＳｉＣエピタキシャル層の上に、開口部を有するとともに、前記開口部の内部に凹多角形状をした島状遮蔽部を有するマスクを形成する第２ステップ、
前記マスクを遮蔽膜として、前記開口部を通して、第１の導電型不純物イオン注入を行ない、ソース領域を形成する第３ステップ、
前記マスクを縮小させて前記開口部を拡張するとともに、前記島状遮蔽部を除去する第４ステップ、
縮小した前記マスクを遮蔽膜として、拡張した前記開口部を通して、前記第１の導電型と異なる第２の導電型の不純物イオン注入を行ない、ボディ領域を形成する第５ステップ、
縮小した前記マスクを除去し、新たに前記島状遮蔽部と対応する開口部を備える第２のマスクを形成する第６ステップ、
前記第２のマスクを遮蔽膜として、前記島状遮蔽部と対応する開口部を通して、前記第２の導電型の不純物イオン注入を行い、凹多角形状をしたコンタクト領域を形成する第７ステップ、
前記コンタクト領域および前記ソース領域の両方に電気的に接するように電極を形成する第７ステップ、を有する、
半導体装置の製造方法。
【請求項１５】
前記第４ステップにおいて、
前記開口部が拡張される距離をＬ１とし、
前記ＳｉＣエピタキシャルの表面において、前記島状遮蔽部の外縁の輪郭の任意の点から、前記島状遮蔽部の内部の任意の点までの、最長の距離をＬ２としたとき、
Ｌ１≧Ｌ２の関係が成り立つことを特徴とする、
請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスにより構成される、炭化珪素半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年，地球温暖化や化石燃料の供給不安が問題となる中で，エネルギーの有効利用を促進するための技術であるパワーエレクトロニクスが注目されている。パワーエレクトロニクス機器は，電力の変換や制御を担っており，そのキーとなるパワー半導体デバイスの性能向上が求められている。
【０００３】
パワー半導体デバイスの一つである電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）は、古くから珪素（Ｓｉ）基板を用いたパワーＭＯＳＦＥＴ（以下、ＳｉパワーＭＯＳＦＥＴと記す）が用いられてきた。ＳｉパワーＭＯＳＦＥＴは現在に至るまで低損失化や性能向上が図られてきた結果、そのデバイス性能がＳｉの材料物性で決まる理論限界に近づきつつあり、今後の更なる性能向上は困難な状況になってきている。
【０００４】
このような状況の中で、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＯＳＦＥＴ（以下、ＳｉＣパワーＭＯＳＦＥＴと記す）が盛んに研究されている。炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍大きく、ドリフト層を薄くできるため、ＳｉＣパワーＭＯＳＦＥＴは、ＳｉパワーＭＯＳＦＥＴと比較してオン抵抗の低抵抗化、したがって低損失化が可能である。
【０００５】
従来から用いられているパワーＭＯＳＦＥＴの一例として、縦型２重拡散ＭＯＳ(ＤＭＯＳ，Double diffused Metal Oxide Semiconductor）ＦＥＴ構造について説明する。
【０００６】
図１は典型的な縦型ＤＭＯＳＦＥＴ構造の断面図である。Ｎ＋型ＳｉＣ基板１０１の主面上に、同じくＳｉＣからなるエピタキシャル層１０２が設けられ、エピタキシャル層１０２の上にはゲート絶縁膜２２１とゲート電極２２２が形成されている。また、エピタキシャル層１０２の表面に接するソース電極２３２と、ＳｉＣ基板１０１の裏面に設けられたドレイン電極１０３とを備えている。
【０００７】
エピタキシャル層１０２の表面付近には、Ｐ型ボディ領域２０１が形成されている。ボディ領域２０１の内部には、Ｎ型ソース領域２１１、および、Ｐ型ボディ領域２０１よりも高い濃度でＰ型不純物を含むＰ＋型コンタクト領域２０２が形成されており、Ｎ型ソース領域２１１およびＰ＋型コンタクト領域２０２の表面に接して、ソース電極２３２が形成されて電気的に接続されている。したがって、Ｎ型ソース領域２１１とＰ＋型コンタクト領域２０２の間は、ソース電極２３２を介して電気的に短絡されている。
【０００８】
ＤＭＯＳＦＥＴの製造方法は、Ｓｉを用いたＤＭＯＳＦＥＴの場合、ドーパントの熱拡散を用いる方法がよく知られている。その製造方法の例は、非特許文献１に示されている。非特許文献１の製造方法によれば、ゲートをマスクとして、Ｐ型ボディ領域にＰ型ドーパントを拡散させ、続いて、Ｎソース領域にＮ型ドーパントを拡散させる。これが２重拡散（Double diffused）と呼称される理由である。この方法によれば、ゲート、Ｐボディ領域、Ｎソース領域を１回のフォトリソグラフィによって自己整合的に定義できる。したがって、短いチャネル長を有するＤＭＯＳＦＥＴ構造が、ばらつき無く簡便に製造できるという利点がある。
【０００９】
一方、ＳｉＣ系ＤＭＯＳＦＥＴでは、Ｓｉ系ＤＭＯＳＦＥＴとは異なり、２重拡散プロセスは通常利用されない。なぜなら、ＳｉＣ中ではドーパントの拡散速度が極めて遅く制御性も悪いため、熱処理によってドーパントを拡散させて適切な不純物プロファイルを形成することは難しいためである。したがって、Ｎソース領域及びＰボディ領域等のＤＭＯＳＦＥＴ構造の形成は、選択的なイオン注入によって行ない、注入直後のドーパントプロファイルは、デバイスが完成するまでほぼ維持される。この不純物イオン注入にあたっては、Ｎソース領域及びＰボディ領域それぞれに対してリソグラフィを行ない、別々のマスクを用いて注入を行なうことが通例である。
【００１０】
Ｎソース領域とＰボディ領域のイオン注入に別々のマスクを用いる場合、２回のリソグラフィ工程におけるマスクの重ね合せが製造上の障害となる。ステッパを用いた場合、典型的には０．１〜０．３μｍの合せずれを生じる。また、露光量や温度の小さな変化によって、現像後に形成されるレジストマスクの寸法がシフトすることもある。チャネル長は通例１μｍ未満であるので、重ね合せずれや寸法シフトによって生じるデバイス性能の変化やばらつきが無視できない。
【００１１】
また、低いオン抵抗を得るためにはチャネル長を短くするほうが好ましいが、短くなりすぎるとパンチスルーが発生してしまい、所定の耐圧を保持できない不良となる。したがって、合せずれによってチャネル長が短くなったとしても、パンチスルーが発生しないように充分なマージンを持ってチャネル長の中心値を設計しておく必要があるが、それはオン抵抗やスイッチング損失の増大に繋がることになる。
【００１２】
上に述べた重ね合せずれの問題に対して、１回のみのリソグラフィ工程でボディ領域とソース領域を形成し、合せずれや寸法シフトの影響を受けずにチャネル長を規定できる、自己整合（セルフアラインメント）プロセスが提案されている。自己整合プロセスによれば、上記２回の露光により生じる合わせずれの問題を回避することができ、短チャネル、低オン抵抗のＭＯＳＦＥＴを、ばらつき無く製造することができる。
【００１３】
自己整合プロセスに関しては、すでにいくつかの方法が提案されている。例えば、特許文献１および非特許文献２に記されているようなマスクの側壁に膜を堆積して、マスクを拡幅させる方法や、特許文献２に記載のように、マスクをエッチングにより縮小させる方法が開示されている。
【００１４】
また、特許文献３には、炭化硅素からなるパワー半導体デバイスについて、第１の軸に沿って延びる少なくとも１つの帯状部分を有する導電型半導体領域の記載がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０００−２２１３７号公報
【特許文献２】特開２０１１−１９３０２０号公報
【特許文献３】国際公開２０１０／００４７１５号公報
【非特許文献】
【００１６】
【非特許文献１】Fundamentals of Power Semiconductor Devices，B．J．Baliga，p．460
【非特許文献２】”A Self-Aligned Process for High-Voltage Short-Channel Vertical DMOSFETs in 4H-SiC”，M．Matin，A．Saha，and J．A．Cooper，IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL．51，NO．10，OCTOBER 2004 p．1721．
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献２に記載された製造方法に準拠して、マスクを縮小させるプロセスを用いて自己整合ＳｉＣ系ＤＭＯＳＦＥＴの製造方法を検討したところ、以下のような問題点が明らかになった。
【００１８】
図２Ａ〜図２Ｃを参照して問題点を説明する。図２Ａ〜図２Ｃは製造工程における自己整合プロセスに関する工程の断面を示す。まず、図２Ａに示すにように、エピタキシャル層１０２を堆積したＳｉＣ基板１０１の上に、ソース領域となる部分を開口した第１のマスク３０１ａ、３０１ｂを形成し、イオン注入によってＮ型ドーパントをソース領域２１１に注入する。
【００１９】
続いて図２Ｂのようにマスク３０１ａ、３０１ｂを縮小させて、マスク３１１ａ、３１１ｂとして、開口部を拡張する。このときの開口部の拡大した長さによって、ＤＭＯＳＦＥＴのチャネル長が定義される。さらに続いて後退したマスク３１１ａ、３１１ｂを遮蔽部としてＰ型ドーパントを注入してボディ領域２０１を注入する。このようにして、一つのマスクで、ソース領域２１１とボディ領域２０１を形成する。次にマスク３１１ａ、３１１ｂを除去した後、図２Ｃのように改めてＰ＋型コンタクト領域２０２を開口した新たな第２のマスク３２１を形成し、Ｐ＋型コンタクト領域２０２にＰ型ドーパントを注入する。
【００２０】
ここに示した製造方法の問題点は、マスク開口部の拡幅が完了した時点において、のちにＰ＋型コンタクト領域２０２が形成される部分の上に、マスク３１１ｂが取り残される点である。マスク縮小後に一部が残存した場合には、そのマスクの下の領域にはＰ＋型ドーパントが注入されないことになる。したがって、特許文献２の場合は、Ｐ＋型コンタクト領域のイオン注入の際に、Ｐ型ボディ領域の注入されなかった部分とともにＰ型ボディ領域の一部に重なるように第２のマスクの開口部を設けている。しかし、ユニットセルが大きくなって、デバイス内に配置されるユニットセルの数が少なくなるため、オン抵抗の増大に繋がる。
【００２１】
一方で、マスク３０１ｂの領域を小さくして、マスク縮小後退の完了時にＰ＋型コンタクト領域の遮蔽マスク３１１ｂが消失する程度のサイズにしておくことも可能であるが、この場合は、Ｐ＋型コンタクト領域２０２の面積が小さくなると、Ｐ＋型コンタクト領域２０２とソース電極２３２との間で良好な電気的接触が形成されなくなる。電気的接触が不十分で、ソース領域２１１とＰ型ボディ領域２０１との間に電位差が生じると、ＤＭＯＳＦＥＴ構造に寄生的に存在するＮＰＮ構造からなるバイポーラトランジスタが導通して誤動作の原因となる。
【００２２】
本発明は、上記の課題を鑑みてなされたものであり、高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供することを目的とする。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
上記課題を解決するための本発明の一側面は、半導体基板と、半導体基板の上に形成されたエピタキシャル層と、エピタキシャル層の表面に形成され、第１導電型を有するソース領域と、エピタキシャル層の表面において、ソース領域の外側に形成された、第１導電型とは異なる第２導電型を有するボディ領域と、エピタキシャル層の表面において、凹多角形状をなしてソース領域の内側に形成され、かつ、エピタキシャル層の断面において、ボディ領域の上に形成される、第２導電型を有するコンタクト領域と、ソース領域の少なくとも一部およびコンタクト領域の少なくとも一部と電気的に接触するソース電極と、を有する半導体装置である。
【００２４】
上記課題を解決するための本発明の他の一側面は、半導体層の上に、開口部を有するとともに、開口部の内部に凹多角形状をした島状遮蔽部を有するマスクを形成する第１の工程と、マスクを遮蔽膜として開口部を通して半導体層に第１の導電型の不純物イオン注入を行なう第２の工程と、マスクを縮小させて開口部を拡張する第３の工程と、縮小したマスクを遮蔽膜として、拡張した開口部を通して、第１の導電型と異なる第２の導電型の不純物イオン注入を行なう第４の工程と、半導体層の表面に電気的に接するように電極を形成する第５の工程と、を有する半導体装置の製造方法である。
【００２５】
上記課題を解決するための本発明の他の一側面は、ＳｉＣ半導体基板上にＳｉＣエピタキシャル層を形成する第１ステップ、ＳｉＣエピタキシャル層の上に、開口部を有するとともに、開口部の内部に凹多角形状をした島状遮蔽部を有するマスクを形成する第２ステップ、マスクを遮蔽膜として、開口部を通して、第１の導電型不純物イオン注入を行ない、ソース領域を形成する第３ステップ、マスクを縮小させて開口部を拡張するとともに、島状遮蔽部を除去する第４ステップ、縮小したマスクを遮蔽膜として、拡張した開口部を通して、第１の導電型と異なる第２の導電型の不純物イオン注入を行ない、ボディ領域を形成する第５ステップ、縮小したマスクを除去し、新たに島状遮蔽部と対応する開口部を備える第２のマスクを形成する第６ステップ、第２のマスクを遮蔽膜として、島状遮蔽部と対応する開口部を通して、第２の導電型の不純物イオン注入を行い、凹多角形状をしたコンタクト領域を形成する第７ステップ、コンタクト領域およびソース領域の両方に電気的に接するように電極を形成する第７ステップ、を有する半導体装置の製造方法である。
【発明の効果】
【００２６】
本発明によれば、高信頼のＭＯＳＦＥＴを実現することができる。
【図面の簡単な説明】
【００２７】
【図１】従来技術によるＳｉＣパワーＭＯＳＦＥＴの断面図。
【図２Ａ】本発明の課題を説明するためのＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図２Ｂ】本発明の課題を説明するためのＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図２Ｃ】本発明の課題を説明するためのＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図３】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部平面図。
【図４】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部断面図。
【図５】本発明の実施形態の別の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部平面図。
【図６】本発明の実施形態の別の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部平面図。
【図７】本発明の実施形態の別の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部平面図である。
【図８】本発明の実施形態の別の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部平面図。
【図９Ａ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｂ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｃ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における平面図。
【図９Ｄ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｅ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｆ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｇ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｈ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｉ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｊ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｋ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｌ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図９Ｍ】本発明の実施形態の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【図１０】本発明の実施形態の別の１つに係るＳｉＣパワーＭＯＳＦＥＴの要部断面図。
【図１１】本発明の実施形態の別の１つに係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における断面図。
【発明を実施するための形態】
【００２８】
本実施例にて開示される発明のうち、代表的なものを簡単に説明すれば次の通りである。本実施例の半導体素子は、半導体基板と、半導体基板の上に形成されたエピタキシャル層と、エピタキシャル層の表面に形成され、第１導電型を有するソース領域と、エピタキシャル層の表面において、ソース領域の外側に形成された、第１導電方とは反対の第２導電型を有するボディ領域と、エピタキシャル層の表面において、ソース領域の内側に形成された第２導電型を有するコンタクト領域と、ソース領域の少なくとも一部および前記コンタクト領域の少なくとも一部と電気的に接触するソース電極とを備えており、エピタキシャル層の表面において、前記コンタクト領域の形状は、凹多角形状を有する。
【００２９】
また本実施例の半導体素子の好ましい実施の一形態では、エピタキシャル層の表面において、ソース領域の外縁の輪郭と、ボディ領域の外縁の輪郭と、の間の最短の距離をＬ１とし、エピタキシャル層の表面において、コンタクト領域の外縁の輪郭から、コンタクト領域の内部の点までの、最長の距離をＬ２としたとき、Ｌ１≧Ｌ２の関係が成り立つ。
【００３０】
本実施例によれば、コンタクト領域とソース電極との接触面積を大きくして良好な電気的接触を確保しつつ、自己整合的なチャネル形成プロセスにより、寸法シフトや重ね合せの影響を受けない半導体素子を提供できる。
【００３１】
また、本実施例の半導体素子のさらに好ましい例では、エピタキシャル層の表面において、コンタクト領域の外縁部は、ソース電極の外縁部に内包されており、コンタクト領域の全体が、ソース電極と電気的に接触している。
【００３２】
本実施例によれば、コンタクト領域の全体がソース電極と接するため、より高信頼の動作が可能となる。
【００３３】
また、本実施例の半導体素子の製造方法は、半導体層上に開口部を有したマスクを形成する第１の工程と、マスクを遮蔽膜として開口部を通して半導体層に第１の導電型不純物イオン注入を行なう第２の工程と、マスクを縮小させて開口部を拡張する第３の工程と、縮小マスクを遮蔽膜として、拡張開口部を通して、第１の導電型と反対の第２の導電型の不純物イオン注入を行なう第４の工程と、半導体層の表面に電気的に接するように電極を形成する第５の工程と、を有するパワー半導体素子の製造方法である。この方法の例では、第１の工程において形成されるマスクは、半導体層の表面において、開口部の内部に凹多角形状をした島状遮蔽部を具備しており、半導体層の表面において、島状遮蔽部の内部は凹多角形状を有する。
【００３４】
また、本実施例の半導体素子の製造方法の好ましい実施の一形態においては、第３の工程において、開口部が拡張される距離をＬ１とし、半導体層の表面において凹多角形状を有する島状遮蔽部の外縁の輪郭から、前記島状遮蔽部の内部までの、距離をＬ２としたとき、Ｌ１≧Ｌ２の関係が成り立つ。
【００３５】
前記第１の工程で形成されたマスクの島状遮蔽部を平面視したときの面積は、後に形成されるコンタクト領域とソース電極とが良好な電気的接触を得るのに充分な大きさを有しており、かつ、第３の工程において島状遮蔽部は消失するような形状となっている。つまり、凹多角形の島状遮蔽部は、良好な電気的接触を確保しながら、ユニットセルの面積は大きくしない、必要十分な大きさとなっている。
【００３６】
したがって、以下で詳細に説明する本実施例の半導体素子の製造方法によれば、コンタクト領域とソース電極との接触面積を大きくして良好な電気的接触を確保しつつ、自己整合的なチャネル形成プロセスにより、寸法シフトや重ね合せの影響を受けない半導体素子の製造方法が提供可能となる。
【実施例１】
【００３７】
本発明の実施例１による炭化珪素半導体装置の構造について図３および図４を用いて説明する。
【００３８】
図３は本実施例のＳｉＣパワーＭＯＳＦＥＴの要部平面図である。
【００３９】
図４は本実施例のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。図３の平面視図において、同一の形状が格子状に並べられているが、この繰り返しの単位をユニットセル３００と呼称する。ユニットセル３００は、例えば便宜的に、Ｐ型ボディ領域２０１に内包される構成を１単位ユニットとすることができ、ＭＯＳＦＥＴデバイスの活性領域の内部に複数にわたって並べられている。図３に示した、切断線Ｘ−Ｘ’で切り出した、ユニットセル１つの断面が図４に示されている。また、ユニットセルが敷き詰められた活性領域のさらに外側には、終端領域が設けられている。
【００４０】
図４に示す断面構造について説明する。Ｎ＋型ＳｉＣ基板１０１の主面上に、所定のドーパント濃度と膜厚を持つＮ−型ＳｉＣからなるエピタキシャル層１０２が設けられ、エピタキシャル層１０２の表面の一部にはゲート絶縁膜２２１と、さらにゲート絶縁膜２２１の上にはゲート電極２２２が設けられている。また、エピタキシャル層１０２の表面の一部には、ソース電極２３２が設けられている。また、ＳｉＣ基板１０１の裏面には金属からなるドレイン電極１０３を備えている。
【００４１】
エピタキシャル層１０２の表面付近には、Ｐ型ボディ領域２０１が形成されている。Ｐ型ボディ領域２０１の内部には、Ｎ型ソース領域２１１、および、Ｐ型ボディ領域２０１よりも高い濃度でＰ型不純物を含むＰ＋型コンタクト領域２０２が形成されている。Ｎ型ソース領域２１１およびＰ＋型コンタクト領域２０２の表面にはソース電極２３２が形成されて電気的に接続されている。Ｐ型ボディ領域２０１は、同じくＰ型の導電型を持つＰ＋型コンタクト領域２０２を介してソース電極２３２と電気的に接続されている。
【００４２】
図３に示すように、ユニットセル３００の平面形状は、例えば、正方形を有している。ただし、Ｐ＋型コンタクト領域２０２は、例えば、斜め十字形状となっている。Ｎ型ソース領域２１１は、Ｐ＋型コンタクト領域２０２を囲むように形成されるが、Ｎ型ソース領域２１１の外縁部の輪郭は正方形状となっている。Ｐ型ボディ領域２０１は、Ｎ型ソース領域２１１を覆うように形成され、同じくほぼ正方形状を有する。
【００４３】
平面形状において、Ｎ型ソース領域２１１の輪郭の点から、Ｐ型ボディ領域２０１の輪郭までの最短距離は、Ｎ型ソース領域２１１の輪郭のどの点を選択してもほぼ同じ距離となっており、ＤＭＯＳＦＥＴのチャネル長Ｌｃｈを定義している。設計上は、Ｎ型ソース領域２１１の輪郭上の各点から、Ｐ型ボディ領域２０１の輪郭までの最短距離のうち最小のものをＬｃｈとすればよい。チャネル長Ｌｃｈは、後にプロセスの説明で述べるように、マスクの縮小量Ｌ１（後退量）により制御できる。
【００４４】
また、Ｐ＋型コンタクト領域２０２は、その内部の任意の点からその輪郭上の任意の点までの最短の距離が、Ｌｃｈよりも短くなるように設計されている。このような設計ルールにより、後にプロセスの説明で述べるように、Ｐ＋型コンタクト領域２０２の下のＰ型ボディ領域２０１には、図１で示したようなＰ型領域の形成漏れをなくすことができる。
【００４５】
また、ソース電極２３２が、Ｐ＋型コンタクト領域２０２およびＮ型ソース領域２１１に接触する領域の輪郭（図３では点線の四角形で示す）は、Ｐ＋型コンタクト領域２０２を内包するように形成されている。このように形成することで、ソース電極２３２が、Ｐ＋型コンタクト領域２０２とＮ型ソース領域２１１の両方に、所望の面積で接触させることが容易になり、両方の接触抵抗を良好に設定することができる。また、接触面積を大きくするためには、図３に示すように、凹多角形のＰ＋型コンタクト領域２０２の長辺（すなわち十字型の腕の方向）が、ソース電極２３２がＮ型ソース領域２１１に接触する四角形の領域の対角線の方向となるように配置することが望ましい。
【００４６】
このようなデバイスの構造設計により、後に説明する製造方法を用いた場合、マスク縮小プロセスにおいて斜め十字形をした島状のＮソースマスクが消滅する。面積は充分な大きさであるため、ソース電極との電気的接触は良好に導通し、寄生バイポーラトランジスタが導通することなく信頼性の高い動作が実現できる。
【００４７】
図５〜図８はユニットセルの他の例である。図３に示した例では、正方形状のユニットセルが縦横等間隔に格子状に配置されているが、図５のような配置としてもよい。また、ユニットセルは正方形状で無くとも、例えば、図６のように長方形型でもよく、図７のように正六角形でもよい。その場合、図３の断面は、各図上に示したＸ−Ｘ’切断線で切り出した断面を示すものと理解される。ユニットセルは正多角形状のほうが、活性領域にユニットセルをより多く配置できて、ＭＯＳＦＥＴの総チャネル幅が大きくできるため、より低いオン抵抗が実現できる。特に正六角形であれば、ユニットセルを最も密に配置出来るため、さらに好ましい。
【００４８】
また、Ｐ型コンタクト領域の形状は、凹多角形状でかつ平面視図において充分な面積を有していれば、図８のような形状でもよい。他の形状においても、上に説明したように、Ｎソース領域２１１の輪郭上の点からＰ型ボディ領域２０１の輪郭上のいずれかの点までの最短距離が、Ｎソース領域２１１の輪郭のどの点を選択してもほぼ同じ距離Ｌｃｈとなっており、かつ、Ｐ＋型コンタクト領域２０２は、その内部の任意の点からその輪郭上のいずれかの点まで結ぶ最短の距離が、Ｌｃｈよりも短くなるように、凹多角形状を有していれば、本実施例の効果を得ることが出来ることは言うまでもない。
【００４９】
図９Ａから図９Ｍを用いて本発明の実施例１に係る炭化珪素半導体装置の製造方法について工程順に説明する。
【００５０】
図９Ａに示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０１の主面上に、ｎ−型の導電型を有するＳｉＣからなるエピタキシャル層１０２を形成する。ｎ＋型のＳｉＣ基板１０１には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
【００５１】
ＳｉＣからなるエピタキシャル層１０２は、ＳｉＣ基板１０１の表面（第１主面）に、例えばエピタキシャル法によって形成することが出来る。エピタキシャル層１０２は、素子の仕様によって決まる所定の厚さとドーパント濃度を有している。エピタキシャル層１０２の厚さは、例えば３〜３０μｍの範囲である。また、エピタキシャル層１０２に添加されているｎ型ドーパントは、例えば窒素であり、このドーパント濃度は例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。
【００５２】
このｎ−型のエピタキシャル層１０２の表面上にマスク３０１を形成する。マスク３０１の厚さは、例えば１．０〜５．０μｍ程度である。マスク３０１の材質としてはフォトレジストや二酸化珪素（ＳｉＯ２）を用いることが出来る。
【００５３】
図９Ｂのように、マスク３０１をパターニングして、マスク３０１ａ、３０１ｂとする。マスク３０１ａと３０１ｂとの間には開口部９００が形成される。開口部の形状は、図９Ｃの平面視図に示すように略四角形であり、開口部９００の内側にはマスク３０１ｂが島状に残されている。また、この凹多角形状の島領域は平面形状において、凹多角形の内部の任意の点から凹多角形の輪郭の任意の点までの最短距離が、後に示すマスクの縮小幅よりも短くなるように形成されている。
【００５４】
島領域を凹多角形状とすることで、凹部から浸食させることができ、マスクの残りをなくすことが容易になる。一方、島領域の面積は比較的広くとることができるため、Ｐ＋型コンタクト領域の面積を大きくとることが可能となる。
【００５５】
マスク３０１ａ、３０１ｂとしてフォトレジストを使用する場合は、フォトレジストを塗布した後、公知のリソグラフィ法によってパターニングすることによって形成することが出来る。
【００５６】
マスク３０１ａ、３０１ｂとして、ＳｉＯ２を用いる場合は、ＳｉＯ２を堆積した後、さらにフォトレジストを塗布し、公知のリソグラフィ法によってレジストパターンを形成する。さらにレジストパターンをエッチングマスクとして、例えば反応性イオンエッチング法によりＳｉＯ２をエッチングした後、フォトレジストを除去することで得ることが出来る。
【００５７】
マスク３０１ａ、３０１ｂの厚さは、イオン注入の遮蔽のために充分な厚さであり、例えば１．０〜５．０μｍとすることができる。
【００５８】
図９Ｄに示すように、マスク３０１ａ、３０１ｂを遮蔽膜としてエピタキシャル層１０２にＮ型不純物をイオン注入し、ソース領域２１１を形成する。Ｎ型不純物としては窒素（Ｎ）や燐（Ｐ）を用いることが出来る。Ｎ型のソース領域２１１の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲とすることができる。Ｎ型ソース領域２１１の、エピタキシャル層１０２の表面からの深さは、例えば０．０１〜０．２μｍ程度とすることができる。
【００５９】
図９Ｅに示すように、マスク３０１ａ、３０１ｂを後退させ、開口部を拡大する。マスクを後退させる距離Ｌ１は、設計上ＭＯＳＦＥＴのチャネル長Ｌｃｈに対応する。本工程におけるマスク後退プロセスによって、島状マスク３０１ｂは消滅する。なぜなら、マスク３０１ｂの外輪郭部分から浸食されていくが、凹多角形の内部の任意の点から外輪郭までの距離Ｌ２が、後退させる長さＬ１（ほぼＬｃｈに相当）よりも短くなるように形成されているためである。具体的な一例として、図９Ｅで示す断面では、島状マスク３０１ｂの幅をＬ２＊２とすれば、その中心点Ｘはマスク３０１ｂの外輪郭部分からＬ２の距離にあり、マスクをＬ１後退させることにより、中心点Ｘは除去される。他の任意の断面でも同様の現象が成り立つことにより、島状マスク３０１ｂは全て除去されることになる。
【００６０】
プロセスが理想的であれば、上記の後退させる長さＬ１は、完成したデバイス構造において、ソース領域２１１の外縁とボディ領域２０１の外縁の間の最短の距離に対応することになる。また、上記のＬ２一般化して定義すると、島状マスク３０１ｂの外縁の輪郭の任意の点から、島状マスク３０１ｂの内部の任意の点までの最長の距離となる。これにより、完成したデバイス構造においては、Ｌ２はコンタクト領域２０２の外縁からコンタクト領域２０２の内部の任意の点の間の、最長の距離に対応することになる。
【００６１】
このように、外輪郭から浸食が進んだ場合、浸食の距離がチャネル長に達する前に島状マスク３０１ｂ内部の任意の点に達することが出来る。したがって、マスク後退工程において島状マスク３０１ｂが消滅し、マスク３０１ａは縮小したマスク３１１ａとなって残存する。
【００６２】
マスクを後退させる方法としては、マスク３０１ａ、３０１ｂがＳｉＯ２である場合は、希釈フッ化水素酸水溶液（ＤＨＦ）やバッファードフッ化水素酸水溶液（ＢＨＦ）によるウェットエッチング法を用いることが出来る。マスク３０１ａ、３０１ｂとしてフォトレジストを用いる場合は、酸素プラズマを用いたライトアッシング等のドライエッチング法を用いることが出来る。
【００６３】
図９Ｆに示すように、マスク３１１ａを遮蔽膜としてエピタキシャル層１０２にＰ型不純物をイオン注入する。注入するＰ型不純物としては、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることが出来る。これによりエピタキシャル層１０２の素子形成領域にＰ型のボディ領域２０１を形成できる。図９Ｅの工程により、ソース領域の外縁の輪郭の任意の点とボディ領域の外縁の輪郭の任意の点との間の最短の距離はＬ１に対応し、コンタクト領域の外縁の輪郭の任意の点からコンタクト領域の内部の任意の点との間の最長の距離はＬ２に対応し、これらの間にはＬ１≧Ｌ２の関係が成り立つことになる。
【００６４】
Ｐ型ボディ領域２０１の、エピタキシャル層１０２の表面からの深さは、例えば０．５〜２．０μｍ程度とすることができる。また、Ｐ型ボディ領域２０１のドーパント濃度は、例えば１×１０１６から１×１０１９ｃｍ−３の範囲である。
【００６５】
図９Ｇに示すように、マスク３１１ａを除去した後、別の第２のマスク３２１を形成する。マスク３２１の開口部は、第１のマスクの島状領域３０１ｂとほぼ一致するように、平面レイアウトにおいて凹多角形領域を有している。第２のマスク３２１の材料としては、第１のマスク３０１と同様にフォトレジストやＳｉＯ２を用いることができ、フォトリソグラフィによって所定のパターンを形成することが出来る。
【００６６】
図９Ｈのように、マスク３２１を遮蔽膜としてＰ型不純物をイオン注入し、Ｐ型コンタクト領域２０２を形成する。Ｐ型コンタクト領域は、Ｎ型ソース領域２１１の内部側面に接するように形成される。Ｐ型不純物としては、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることができる。Ｐ型コンタクト領域２０２の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。Ｐ型コンタクト領域２０２の、エピタキシャル層１０２の表面からの深さは、例えば０．１〜０．４μｍ程度である。
【００６７】
図９Ｉのようにマスク３２１を除去した後、熱処理を施すことによってイオン注入した不純物が活性化される。図面上では省略されているが、活性化熱処理の前にエピタキシャル層１０２の表面および裏面上に、例えば厚さ０．０５μｍ程度の炭素（Ｃ）からなる表面被服膜を堆積する。この表面被服膜は、活性化熱処理の際にエピタキシャル層１０２の表面やＳｉＣ基板１０１の裏面が荒れるのを防止する効果がある。活性化熱処理後は、表面被服膜を例えば酸素プラズマ処理によって除去する。
【００６８】
図９Ｊに示すように、エピタキシャル層１０２の表面にゲート絶縁膜２２１を形成する。ゲート絶縁膜２２１は、例えば熱ＣＶＤ法により形成された二酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜２２１の厚さは、例えば０．０２〜０．２μｍとすることができる。
【００６９】
次に、ゲート絶縁膜２２１上に、ｎ型不純物をドープした多結晶シリコン（Ｓｉ）膜２２２ａを形成する。ｎ型多結晶シリコン膜２２２ａの厚さは、例えば０．２〜０．５μｍ程度である。多結晶シリコン２２２ａは熱ＣＶＤ法によって形成することが出来る。また、多結晶シリコン２２２ａは、多結晶状態で堆積してもよいし、アモルファス状態で堆積した後に熱処理によって多結晶化させてもよい。
【００７０】
図９Ｋのように、マスク３３１を形成して、多結晶珪素（Ｓｉ）２２２ａをドライエッチング法により加工して、ゲート電極２２２を形成する。
【００７１】
図９Ｌに示すように、マスク３３１を除去した後、ゲート電極２２２およびゲート絶縁膜２２１を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜２３１を形成する。
【００７２】
図９Ｍに示すように、マスク２４１を用いて、層間絶縁膜２３１およびゲート絶縁膜２２１をドライエッチングにより加工して、Ｎ型ソース領域２１１の表面の一部およびＰ＋型コンタクト領域２０２の表面に達するコンタクトホールを形成する。コンタクトホールは、その内部に、Ｐ型コンタクト領域２０２の表面が内包されるように形成される。これにより、コンタクトホール内に形成される金属配線との電気的接触が良好になり、Ｐ型ボディ領域２０１の電位が固定される。
【００７３】
なお、図示は省略するが、コンタクトホールを形成した後に、露出したエピタキシャル層１０２の表面にシリサイド層を形成することができる。シリサイド層を設けることにより、ソース電極２３２と、Ｎ型ソース領域２１１およびＰ＋型コンタクト領域２０２との接触抵抗が低減でき、より高信頼で高性能の素子が実現できる。
【００７４】
シリサイド層を設ける場合は、コンタクトホール形成後に、金属膜、例えばニッケル（Ｎｉ）を堆積する。この金属膜の厚さは、例えば０．０２〜０．１μｍとすることができる。続いて、６００〜１２００℃の熱処理を施すと、金属膜とエピタキシャル層１０２とが反応し、金属シリサイド層、例えばニッケルシリサイド（ＮｉＳｉ）が形成される。金属膜とエピタキシャル層が直接接していない部分、例えば、層間絶縁膜２３１の表面やコンタクトホールの側面に堆積した金属膜は、未反応のまま残されるが、未反応金属はウェットエッチングにより除去することで、コンタクトホールの底部にシリサイド層が残される。ウェットエッチングの溶液としては、例えば硫酸と過酸化水素水の混合溶液が用いることができる。
【００７５】
コンタクトホールを形成後、Ｎ型ソース領域２１１の一部およびＰ＋型コンタクト領域２０２のそれぞれの表面に形成されたコンタクトホール、およびゲート電極２２２に達する開口部（図示は省略）の内部を含む層間絶縁膜２３１上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。
【００７６】
続いて、金属膜を加工することにより、Ｎ型ソース領域２１１の一部およびＰ型コンタクト領域２０２と電気的に接続するソース電極２３２、および、ゲート電極２２２と電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース電極２３２およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
【００７７】
説明は省略するが、ＳｉＣ基板の裏面には、金属からなるドレイン電極１０３が形成される。また、ドレイン電極１０３とＳｉＣ基板１０１の裏面との電気的接触を取るために、ＳｉＣ基板の裏面にＮ型の不純物を高濃度に注入した領域、および、シリサイド層を形成することとができる。以上の工程によって図４に示したＭＯＳＦＥＴの構造を得ることが出来る。
【実施例２】
【００７８】
図１０は、本発明の実施例２による炭化珪素半導体装置のユニットセルの要部断面構造を示す。ユニットセルは、図５〜図８と同様、ＭＯＳＦＥＴデバイスの活性領域の内部に複数にわたって並べられている。
【００７９】
図１０の構造は、図４で示した実施例１の構造と類似しているが、同一の構成には同一の符号を付して、説明を省略する。
【００８０】
図１０の実施例では、Ｎ型ソース領域２１１の下側、エピタキシャル層１０２の表面から離れた深い領域に、Ｐ型の埋め込みボディ領域２０３が形成されている。すなわち、実施例１との相違点としては、Ｎソース領域２１１を囲むＰ型領域が、表面に近いＰ型ボディ領域２０１と、Ｎ型ソース領域２１１の下側に形成されたＰ型埋め込みボディ領域２０３とに分割された形となっている。
【００８１】
このように、実施例２の断面構造は実施例１と異なるが、エピタキシャル層１０２の表面に形成された領域のみを抽出して、ユニットセルの平面形状を示すと、実施例１と同様に図３に示したようになる。
【００８２】
実施例２のような構成を採用することにより、実施例１の構造と比べて、以下の点で性能の向上が見込まれる。すなわち、ＭＯＳＦＥＴがオン状態にあるとき、電子はソース領域２１１から表面のチャネル領域を通過した後、エピタキシャル層１０２を縦方向に電子が流れてドレイン電極１０３に達する。電子は、隣接する２つのユニットセルのＰ型ボディ領域２０１の間（ＪＦＥＴ領域と呼ばれる）を通過するが、ＪＦＥＴ領域は狭窄されているため、無視できないほどの抵抗の成分として寄与する。実施例２では、ＪＦＥＴ領域が深い側で広がっていて電子の通過できる領域の段面積が大きいため、導通抵抗が低くできる。
【００８３】
実施例２に係る炭化珪素半導体装置の製造方法について説明する。製造プロセスは、基本的に実施例１の図９Ａ〜図９Ｍに類似しているので、同図を参照しつつ、異なる部分を中心に説明する。
【００８４】
まず、図９Ａ、図９Ｂのマスク３０１ａ、３０１ｂを形成するまでは、実施例１と同様に進められる。実施例１と同様に、平面レイアウト図９Ｃにおいて、開口部の内側には凹多角形状を有する非開口部３０１ｂが設けられている。すなわち、平面レイアウトにおいて、開口部の内側には島状マスク３０１ｂが形成されており、開口部の外側にはマスク３０１ａが形成されている。また、平面レイアウトにおいて、凹多角形状の島状マスク３０１ｂの内部の任意の点から、凹多角形の輪郭までの最短距離は、チャネル長Ｌｃｈよりも短くなるように形成されている。
【００８５】
続いて、実施例２では、図９Ｄの工程に代えて、図１１のように、マスク３０１ａ、３０１ｂを遮蔽膜として、エピタキシャル層１０２にＮ型不純物をイオン注入し、ソース領域２１１を形成する。Ｎ型不純物としては窒素（Ｎ）や燐（Ｐ）を用いることが出来る。Ｎ型ソース領域２１１の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲とすることができる、Ｎ型ソース領域２１１の、エピタキシャル層１０２の表面からの深さは、例えば０．０１〜０．２μｍ程度である。
【００８６】
さらに、同じ遮蔽膜を使用して、Ｎ型ソース領域２１１の下側に、Ｐ型不純物をイオン注入し、埋め込みボディ領域２０３を形成する。注入するＰ型不純物としては、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることができる。埋め込みＰボディ領域２０３の、エピタキシャル層１０２の表面からの深さは、例えば０．５〜２．０μｍ程度とすることができる。また、Ｐ型埋め込みボディ領域２０３のドーパント濃度は、例えば１×１０１６から１×１０１９ｃｍ−３の範囲である。
【００８７】
その後の工程は、基本的に図９Ｅ〜図９Ｌと同様でよい。異なる部分は、断面形状においてボディ領域が２段になっていることである。
【００８８】
実施例１の図９Ｆで説明したＰ型ボディ領域２０１を形成する工程を行うに際しては、マスク３１１ａを遮蔽膜としてエピタキシャル層１０２にＰ型不純物をイオン注入する。注入するＰ型不純物としては、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることが出来る。これによりＰ型ボディ領域２０１が形成される。Ｐ型ボディ領域２０１のドーパント濃度は、例えば１×１０１６から１×１０１９ｃｍ−３の範囲である。Ｐ型ボディ領域２０１の、エピタキシャル層１０２の表面からの深さは、例えば０．５〜２．０μｍ程度とすることができるが、上で説明したように、ＭＯＳＦＥＴのオン抵抗をより低くするためには、Ｐ型ボディ領域２０１の深さは、埋め込みボディ領域２０３の深さよりも浅い領域に形成しておくことが望ましい。
【００８９】
また、実施例１の図９Ｇに示した工程を行うに際しては、マスク３１１ａを除去した後、別のマスク３２１を形成する。第２のマスク３２１の開口部は、第１のマスクの島状領域３０１ｂとほぼ一致するように、平面レイアウトにおいて凹多角形領域を有している。図９Ｈと同様に、第２のマスク３２１を遮蔽膜としてＰ型不純物をイオン注入してＰ型コンタクト領域２０２を形成する。Ｐ型コンタクト領域２０２は、Ｎ型ソース領域２１１の内部側面に接するように形成される。Ｐ型不純物としては、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることができる。Ｐ＋型コンタクト領域２０２の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。Ｐ型コンタクト領域２０２の、エピタキシャル層１０２の表面からの深さは、例えば０．１〜０．４μｍ程度である。
【００９０】
次に、図９Ｉのようにマスク３２１を除去した後、熱処理を施すことによってイオン注入した不純物が活性化される。これらの工程は、実施の形態１の製造方法と同様に行なうことができ、最終的に図１０に示したＤＭＯＳＦＥＴ構造を得ることが出来る。
【００９１】
以上説明した本発明の実施例によれば、ＳｉＣを用いた縦型のＤＭＯＳＦＥＴを製造する際、１回のみのリソグラフィで形成されたマスクを用いて、ソース領域およびベース領域の２回のイオン注入を行なって、自己整合的に形成されたチャネルを有するＭＯＳＦＥＴを作製することができる。低抵抗のＰ＋コンタクト領域が実現できるため、寄生バイポーラトランジスタの導通することのない、高信頼ＤＭＯＳＦＥＴが実現できる。
【００９２】
本実施例は、特に高電圧・大電流用に使用されるパワー半導体素子に広く利用され得る。本実施例によれば、自己整合的に形成されたチャネルを有する、高信頼・高性能の縦型ＤＭＯＳＦＥＴ構造を製造することができる。特に、チャネル長が２μｍ以下の短チャネルＤＭＯＳＦＥＴから構成されたパワー半導体素子に適用すると有利である。
【００９３】
トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
【００９４】
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００９５】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【産業上の利用可能性】
【００９６】
パワー半導体素子に広く利用され得る、縦型ＭＯＳＦＥＴに利用することができる。
【符号の説明】
【００９７】
１０１  ＳｉＣ基板
１０２  エピタキシャル層
１０３  ドレイン電極
２０１  Ｐ型ボディ領域
２０２  Ｐ型コンタクト領域
２０３  Ｐ型埋め込みボディ領域
２１１  Ｎ型のソース領域
３０１、３０１ａ、３０１ｂ、３１１ａ、３２１、３３１、３４１  マスク
２２１  ゲート絶縁膜
２２２  ゲート電極
２２２ａ  多結晶シリコン層
２３１  層間絶縁膜
２３２  ソース電極
【図１】
2017191916.tif 000003
【図２Ａ】
2017191916.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
2017191916.tif 000015
【図９Ｄ】
2017191916.tif 000016
【図９Ｅ】
2017191916.tif 000017
【図９Ｆ】
2017191916.tif 000018
【図９Ｇ】
2017191916.tif 000019
【図９Ｈ】
2017191916.tif 000020
【図９Ｉ】
2017191916.tif 000021
【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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【図９Ｍ】
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【図１０】
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【図１１】
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