(57)【要約】【課題】低負荷時の消費電力を抑制する。【解決手段】ＤＣ／ＤＣコンバータ１１は、第１の直流電圧を、第１の直流電圧よりも小さいまたは第１の直流電圧よりも大きい第２の直流電圧に変換し、キャパシタＣ１は第２の直流電圧に基づく出力電圧Ｖｏｕｔを保持する。スイッチ１２は、ＤＣ／ＤＣコンバータ１１の出力端子と、キャパシタＣ１の一端との間に接続され、比較回路１３は、出力電圧Ｖｏｕｔと第１の値（電圧Ｖｒｅｆ）とを比較し、比較結果ｃｍｐを出力する。制御回路１４は、出力電圧Ｖｏｕｔを電源電圧として動作する負荷回路２１の動作状態を示す状態信号ｓｔと、比較結果ｃｍｐとを受け、動作状態が第１の状態よりも低負荷である第２の状態であり、比較結果ｃｍｐが、出力電圧Ｖｏｕｔが第１の値よりも大きいことを示すとき、ＤＣ／ＤＣコンバータ１１の動作を停止し、スイッチ１２をオフする。【選択図】図１
2017184302.tif 000002
【特許請求の範囲】
【請求項１】
第１の直流電圧を、前記第１の直流電圧よりも小さいまたは前記第１の直流電圧よりも大きい第２の直流電圧に変換する第１のＤＣ／ＤＣコンバータと、
前記第２の直流電圧に基づく出力電圧を保持するキャパシタと、
前記第１のＤＣ／ＤＣコンバータの出力端子と、前記キャパシタの一端との間に接続された第１のスイッチと、
前記出力電圧と第１の値とを比較し、第１の比較結果を出力する第１の比較回路と、
前記出力電圧を電源電圧として動作する負荷回路の動作状態を示す状態信号と、前記第１の比較結果とを受け、前記動作状態が第１の状態よりも低負荷である第２の状態であり、前記第１の比較結果が、前記出力電圧が前記第１の値よりも大きいことを示すとき、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第１のスイッチをオフする制御回路と、
を有することを特徴とする電源回路。
【請求項２】
前記制御回路は、前記動作状態が前記第２の状態であり、前記第１の比較結果が、前記出力電圧が前記第１の値よりも小さいことを示すとき、前記第１のＤＣ／ＤＣコンバータを動作させ、前記第１のスイッチをオンする、ことを特徴とする請求項１に記載の電源回路。
【請求項３】
前記制御回路は、前記第１のＤＣ／ＤＣコンバータの動作開始タイミングより、第１の時間遅らせて、前記第１のスイッチをオンする、ことを特徴とする請求項２に記載の電源回路。
【請求項４】
前記第１の直流電圧を降圧して、前記第２の直流電圧に変換する第２のＤＣ／ＤＣコンバータと、
前記第２のＤＣ／ＤＣコンバータの出力端子と、前記キャパシタの前記一端との間に接続された第２のスイッチとを、さらに有し、
前記制御回路は、前記第１の直流電圧が、前記第２のＤＣ／ＤＣコンバータの動作可能な入力電圧範囲内であるときには、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第２のＤＣ／ＤＣコンバータを動作させ、前記第１のスイッチをオフし、前記第２のスイッチをオンする、
ことを特徴とする請求項１乃至３の何れか一項に記載の電源回路。
【請求項５】
前記制御回路は、前記第２のＤＣ／ＤＣコンバータの動作開始タイミングより、第２の時間遅らせて、前記第２のスイッチをオンする、ことを特徴とする請求項４に記載の電源回路。
【請求項６】
前記制御回路は、蓄電素子から供給される前記第１の直流電圧と、前記第２のＤＣ／ＤＣコンバータの動作可能な入力電圧の下限値に基づく第２の値とを比較し、第２の比較結果を出力する第２の比較回路を有し、
前記第２の比較結果が、前記第１の直流電圧が前記第２の値よりも大きいことを示すとき、前記制御回路は、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第２のＤＣ／ＤＣコンバータを動作させ、前記第１のスイッチをオフし、前記第２のスイッチをオンすることを特徴とする請求項４または５に記載の電源回路。
【請求項７】
前記制御回路は、保持される電圧の範囲が前記第２のＤＣ／ＤＣコンバータの動作可能な入力電圧範囲外である第１の蓄電素子と、保持される電圧の範囲が前記入力電圧範囲内である第２の蓄電素子の何れを選択するかを示す選択信号を受け、
前記選択信号が前記第２の蓄電素子を選択することを示すとき、前記制御回路は、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第２の蓄電素子から供給される前記第１の直流電圧に基づき前記第２のＤＣ／ＤＣコンバータを動作させ、前記第１のスイッチをオフし、前記第２のスイッチをオンすることを特徴とする請求項４または５に記載の電源回路。
【請求項８】
負荷回路と、
前記負荷回路を制御し、前記負荷回路の動作状態を示す状態信号を出力する制御部と、
第１の直流電圧を、前記第１の直流電圧よりも小さいまたは前記第１の直流電圧よりも大きい第２の直流電圧に変換する第１のＤＣ／ＤＣコンバータと、前記負荷回路に接続され、前記第２の直流電圧に基づく出力電圧を保持するキャパシタと、前記第１のＤＣ／ＤＣコンバータの出力端子と、前記キャパシタの一端との間に接続された第１のスイッチと、前記出力電圧と第１の値とを比較し、第１の比較結果を出力する第１の比較回路と、前記状態信号と、前記第１の比較結果とを受け、前記動作状態が第１の状態よりも低負荷である第２の状態であり、前記第１の比較結果が、前記出力電圧が前記第１の値よりも大きいことを示すとき、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第１のスイッチをオフする制御回路と、を備えた電源回路と、
を有することを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路及び電子装置に関する。
【背景技術】
【０００２】
無線モジュールとセンサを組み合わせたセンシング端末は、ＩｏＴ（Internet of Things）を実現するための技術として注目が高まっている。センシング端末において、電池交換を不要にするため、我々の身の回りの環境に存在するエネルギーを電力に変換する環境発電を利用することが提案されている。
【０００３】
環境発電で生成された電流によって、２次電池などの蓄電素子が充電される。そして、蓄電素子の充電電圧は、ＤＣ（Direct Current）／ＤＣ回路を含む電源回路でセンシング端末などの負荷回路に適した電圧に変換される。環境発電による発電量は、刻一刻と変動し、充電電圧の変動も大きい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６１４３３号公報
【特許文献２】特開２０１５−８９２６０号公報
【特許文献３】特開平１０−２４３６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような充電電圧の変動に対応するために、比較的広い入力電圧範囲で動作が可能な昇降圧型ＤＣ／ＤＣコンバータを用いることが考えられる。
しかし、昇降圧型ＤＣ／ＤＣコンバータは、降圧型や昇圧型のＤＣ／ＤＣコンバータと比べて、低負荷であるときの消費電流が大きく、電力を多く消費してしまうという問題がある。たとえば、環境発電で発電された電力で動作するセンシング端末のようにスタンバイ時間が長い負荷回路を用いた場合には、低負荷である時間が長くなり、消費電力はより増大してしまう。
【０００６】
本発明は、昇降圧型ＤＣ／ＤＣコンバータを用いた電源回路において、低負荷時の消費電力を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
１つの態様では、電源回路は、第１の直流電圧を、前記第１の直流電圧よりも小さいまたは前記第１の直流電圧よりも大きい第２の直流電圧に変換する第１のＤＣ／ＤＣコンバータと、前記第２の直流電圧に基づく出力電圧を保持するキャパシタと、前記第１のＤＣ／ＤＣコンバータの出力端子と、前記キャパシタの一端との間に接続された第１のスイッチと、前記出力電圧と第１の値とを比較し、第１の比較結果を出力する第１の比較回路と、前記出力電圧を電源電圧として動作する負荷回路の動作状態を示す状態信号と、前記第１の比較結果とを受け、前記動作状態が第１の状態よりも低負荷である第２の状態であり、前記第１の比較結果が、前記出力電圧が前記第１の値よりも大きいことを示すとき、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第１のスイッチをオフする制御回路と、を有する。
【０００８】
また、１つの態様では、電子装置は、負荷回路と、前記負荷回路を制御し、前記負荷回路の動作状態を示す状態信号を出力する制御部と、第１の直流電圧を、前記第１の直流電圧よりも小さいまたは前記第１の直流電圧よりも大きい第２の直流電圧に変換する第１のＤＣ／ＤＣコンバータと、前記負荷回路に接続され、前記第２の直流電圧に基づく出力電圧を保持するキャパシタと、前記第１のＤＣ／ＤＣコンバータの出力端子と、前記キャパシタの一端との間に接続された第１のスイッチと、前記出力電圧と第１の値とを比較し、第１の比較結果を出力する第１の比較回路と、前記状態信号と、前記第１の比較結果とを受け、前記動作状態が第１の状態よりも低負荷である第２の状態であり、前記第１の比較結果が、前記出力電圧が前記第１の値よりも大きいことを示すとき、前記第１のＤＣ／ＤＣコンバータの動作を停止し、前記第１のスイッチをオフする制御回路と、を備えた電源回路と、を有する。
【発明の効果】
【０００９】
開示の電源回路及び電子装置によれば、低負荷時の消費電力を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の電源回路の一例を示す図である。
【図２】電源回路の動作の一例を示すタイミングチャートである。
【図３】電子装置の一例を示す図である。
【図４】バッテリ電圧の時間変化の一例を示す図である。
【図５】負荷回路の消費電流の時間変化の一例を示す図である。
【図６】第１の実施の形態の電源回路と、降圧型ＤＣ／ＤＣコンバータと、昇降圧型ＤＣ／ＤＣコンバータとの比較例を示す図である。
【図７】第２の実施の形態の電源回路の一例を示す図である。
【図８】バッテリ電圧が電圧Ｖｒｅｆａよりも大きいときの電源回路の動作を説明する図である。
【図９】バッテリ電圧が電圧Ｖｒｅｆａよりも小さく、高負荷時の電源回路の動作を説明する図である。
【図１０】バッテリ電圧が電圧Ｖｒｅｆａよりも小さく、低負荷時でかつ、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいときの電源回路の動作を説明する図である。
【図１１】第２の実施の形態の電源回路と、降圧型ＤＣ／ＤＣコンバータと、昇降圧型ＤＣ／ＤＣコンバータとの比較例を示す図である。
【図１２】第３の実施の形態の電源回路の一例を示す図である。
【図１３】バッテリ電圧が出力電圧Ｖｏｕｔ＋αより大きい蓄電素子を用いるときの電源回路の動作を説明する図である。
【図１４】バッテリ電圧が出力電圧Ｖｏｕｔ＋αより小さい蓄電素子を用い、高負荷時の電源回路の動作を説明する図である。
【図１５】バッテリ電圧が出力電圧Ｖｏｕｔ＋αより小さい蓄電素子を用い、低負荷時でかつ、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいときの電源回路の動作を説明する図である。
【図１６】使用するバッテリと、高負荷時の電源効率及び低負荷時の消費電流の関係の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の電源回路の一例を示す図である。
【００１２】
電源回路１０は、昇降圧型のＤＣ／ＤＣコンバータ１１、キャパシタＣ１、スイッチ１２、比較回路１３、制御回路１４を有する。
ＤＣ／ＤＣコンバータ１１は、蓄電素子２０に保持されている直流電圧を、その直流電圧よりも小さいまたは大きい直流電圧に変換する。つまり、ＤＣ／ＤＣコンバータ１１は、負荷回路２１に適した電圧になるように、入力電圧を昇圧または降圧する。
【００１３】
なお、ＤＣ／ＤＣコンバータ１１は、たとえば、入出力端子の他にイネーブル端子を有するＬＳＩ（Large Scale Integrated circuit）である。イネーブル端子に入力されるイネーブル信号ｅｎの論理レベルに基づいて、ＤＣ／ＤＣコンバータ１１は、アクティブ状態（動作状態）またはスタンバイ状態（動作停止状態）となる。なお、スタンバイ状態のときには、ＤＣ／ＤＣコンバータ１１は、入力電圧の大きさにかかわらず、たとえば、０Ｖを出力する。
【００１４】
キャパシタＣ１は、ＤＣ／ＤＣコンバータ１１から出力される直流電圧に基づく、電源回路１０の出力電圧Ｖｏｕｔを保持する。キャパシタＣ１は、スイッチ１２がオンのときにはＤＣ／ＤＣコンバータ１１の出力電流により充電される。キャパシタＣ１の一端はスイッチ１２、比較回路１３及び負荷回路２１に接続される。キャパシタＣ１の他端は、接地されている。
【００１５】
スイッチ１２は、ＤＣ／ＤＣコンバータ１１の出力端子と、キャパシタＣ１の一端との間に接続されている。スイッチ１２は、制御回路１４が出力する制御信号ｃｎｔに基づきオンまたはオフする。
【００１６】
スイッチ１２は、たとえば、図１に示すように、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｐＭＯＳと略す）１２ａを用いて実現される。ｐＭＯＳ１２ａのソースまたはドレインの一方が、ＤＣ／ＤＣコンバータ１１の出力端子に接続され、他方が、キャパシタＣ１の一端に接続される。また、ｐＭＯＳ１２ａのゲートには、制御信号ｃｎｔが供給される。
【００１７】
比較回路１３は、出力電圧Ｖｏｕｔと電圧Ｖｒｅｆとを比較し、比較結果ｃｍｐを出力する。電圧Ｖｒｅｆは、たとえば、負荷回路２１の動作電圧範囲の下限値である。下限値は、たとえば、負荷回路２１内のメモリで情報を保持しておくために要する電圧の下限である。比較回路１３は、たとえば、出力電圧ＶｏｕｔがＶｒｅｆよりも小さいと、論理レベルがＨ（High）レベルの比較結果ｃｍｐを出力し、出力電圧ＶｏｕｔがＶｒｅｆよりも大きいと、論理レベルがＬ（Low）レベルの比較結果ｃｍｐを出力する。
【００１８】
なお、電圧Ｖｒｅｆは、たとえば、図示しない電池から供給される電圧を抵抗分圧したものであってもよいし、蓄電素子２０に保持されている直流電圧を抵抗分圧したものであってもよい。
【００１９】
制御回路１４は、負荷回路２１の動作状態を示す状態信号ｓｔを制御部２２から受け、比較回路１３から出力される比較結果ｃｍｐを受ける。そして、制御回路１４は、動作状態が第１の状態よりも低負荷である第２の状態であり、比較結果ｃｍｐが、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいことを示すとき、ＤＣ／ＤＣコンバータ１１の動作を停止し、スイッチ１２をオフする。また、制御回路１４は、動作状態が第２の状態であり、比較結果ｃｍｐが、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも小さいことを示すとき、ＤＣ／ＤＣコンバータ１１を動作させ、スイッチ１２をオンする。動作状態が第１の状態のときも、制御回路１４は、ＤＣ／ＤＣコンバータ１１を動作させ、スイッチ１２をオンする。
【００２０】
なお、第１の状態は、たとえば、負荷回路２１がアクティブの状態（たとえば、センサ動作を行っている状態）である。第２の状態は、たとえば、負荷回路２１がスタンバイの状態（たとえば、センサ動作を行っていない状態）である。第２の状態のときは、第１の状態のときよりも電源回路１０の出力電流が小さい。
【００２１】
以下、負荷回路２１の動作状態が第１の状態のときを、高負荷時、負荷回路２１の動作状態が第２の状態のときを、低負荷時という。
状態信号ｓｔは、たとえば、高負荷時に、論理レベルがＨレベルとなり、低負荷時に、論理レベルがＬレベルとなる。
【００２２】
制御回路１４は、たとえば、図１に示すようにイネーブル制御回路１４ａとスイッチ制御回路１４ｂを有する。
イネーブル制御回路１４ａは、負荷回路２１の動作状態を示す状態信号ｓｔと、比較回路１３での比較結果ｃｍｐに基づき、ＤＣ／ＤＣコンバータ１１をアクティブ状態とするかスタンバイ状態とするかを制御するイネーブル信号ｅｎを生成し、出力する。
【００２３】
スイッチ制御回路１４ｂは、イネーブル信号ｅｎに基づき、スイッチ１２を制御する制御信号ｃｎｔを生成し、出力する。なお、スイッチ制御回路１４ｂは、ＤＣ／ＤＣコンバータ１１をアクティブ状態とするイネーブル信号ｅｎを受けると、所定の遅延時間後に、スイッチ１２をオンする制御信号ｃｎｔを出力する。
【００２４】
これにより、ＤＣ／ＤＣコンバータ１１の動作開始時における、出力ノイズ（オーバーシュートなど）が、負荷回路２１側に伝搬されることを抑制できる。
イネーブル制御回路１４ａとスイッチ制御回路１４ｂは、たとえば、図１に示すような回路で実現できる。
【００２５】
なお、以下の説明では、Ｖｏｕｔ＜Ｖｒｅｆのとき、比較結果ｃｍｐの論理レベルがＨレベル、Ｖｏｕｔ＞Ｖｒｅｆのとき、比較結果ｃｍｐの論理レベルがＬレベルになるものとする。また、高負荷時に、状態信号ｓｔの論理レベルがＨレベル、低負荷時に、状態信号ｓｔの論理レベルがＬレベルになるものとする。また、イネーブル信号ｅｎの論理レベルが、ＨレベルのときＤＣ／ＤＣコンバータ１１はアクティブ状態となり、ＬレベルのときＤＣ／ＤＣコンバータ１１はスタンバイ状態となるものとする。また、制御信号ｃｎｔの論理レベルが、Ｈレベルのときスイッチ１２がオフし、Ｌレベルのときスイッチ１２がオンするものとする。
【００２６】
イネーブル制御回路１４ａは、状態信号ｓｔと比較結果ｃｍｐのＯＲ論理を、イネーブル信号ｅｎとして出力するＯＲ回路１４ａ１を有する。ＯＲ回路１４ａ１は、状態信号ｓｔと比較結果ｃｍｐの少なくとも一方の論理レベルがＨレベルであると、Ｈレベルのイネーブル信号ｅｎを出力し、ＤＣ／ＤＣコンバータ１１を動作させる。ＯＲ回路１４ａ１は、状態信号ｓｔと比較結果ｃｍｐの両方の論理レベルがＬレベルであると、Ｌレベルのイネーブル信号ｅｎを出力し、ＤＣ／ＤＣコンバータ１１の動作を停止する（スタンバイ状態とする）。
【００２７】
スイッチ制御回路１４ｂは、インバータ回路１４ｂ１、ｐＭＯＳ１４ｂ２、抵抗Ｒ１、キャパシタＣ２を有している。
インバータ回路１４ｂ１の入力端子は、ＯＲ回路１４ａ１の出力端子と接続されており、インバータ回路１４ｂ１の出力端子は、抵抗Ｒ１の一端に接続されている。
【００２８】
ｐＭＯＳ１４ｂ２のゲートは、ＯＲ回路１４ａ１の出力端子に接続されており、ｐＭＯＳ１４ｂ２のドレインは、抵抗Ｒ１の他端、キャパシタＣ２の一端及び、スイッチ１２（ｐＭＯＳ１２ａのゲート）に接続されている。ｐＭＯＳ１４ｂ２のソースには、電源電圧ＶＤＤが供給される。キャパシタＣ２の他端は接地されている。
【００２９】
なお、電源電圧ＶＤＤは、たとえば、図示しない電池から供給されるものであってもよいし、蓄電素子２０に保持されている直流電圧であってもよい。
抵抗Ｒ１とキャパシタＣ２の値は、たとえば、ＤＣ／ＤＣコンバータ１１の動作開始時にＤＣ／ＤＣコンバータ１１の出力が安定するまでの時間に基づいて、適宜設定されている。
【００３０】
このようなスイッチ制御回路１４ｂでは、イネーブル信号ｅｎの論理レベルがＨレベルのとき、ｐＭＯＳ１４ｂ２がオフする。また、インバータ回路１４ｂ１の出力信号の論理レベルがＬレベルとなる。抵抗Ｒ１とキャパシタＣ２による遅延回路での遅延時間後、制御信号ｃｎｔの論理レベルはＬレベルとなり、スイッチ１２がオンする。イネーブル信号ｅｎの論理レベルがＬレベルになると、ｐＭＯＳ１４ｂ２がオンするため、制御信号ｃｎｔの論理レベルはＨレベルとなり、スイッチ１２がオフする。
【００３１】
以上が電源回路１０の構成例である。
なお、上記の電源回路１０はあくまで一例であり、たとえば、インバータ回路を追加して、ｐＭＯＳ１２ａ，１４ｂ２の代わりに、ｎチャネル型ＭＯＳＦＥＴを用いるなど、適宜回路を変更してもよい。
【００３２】
図１の蓄電素子２０は、たとえば、キャパシタ、２次電池または１次電池である。
負荷回路２１は、たとえば、センサや無線モジュールなどである。なお、負荷回路２１として、様々な電子回路や電子機器が適用できる。
【００３３】
制御部２２は、たとえば、ＭＣＵ（Micro Control Unit）であり、負荷回路２１の動作を制御する。また、制御部２２は、負荷回路２１の動作状態に応じた状態信号ｓｔを電源回路１０に供給する。
【００３４】
以下、第１の実施の形態の電源回路１０の動作の一例を説明する。
図２は、電源回路の動作の一例を示すタイミングチャートである。図２には、負荷回路２１の消費電流、状態信号ｓｔ、ＤＣ／ＤＣコンバータ１１の出力、出力電圧Ｖｏｕｔ、比較結果ｃｍｐ、制御信号ｃｎｔの一例の様子が示されている。なお、図２では、図１に示したイネーブル信号ｅｎについては図示が省略されている。
【００３５】
高負荷時に、状態信号ｓｔの論理レベルがＬレベルからＨレベルに立ち上がる（タイミングｔ１）。これにより、イネーブル信号ｅｎの論理レベルがＨレベルとなり、ＤＣ／ＤＣコンバータ１１が動作を開始する。
【００３６】
また、タイミングｔ１から前述した所定の遅延時間経過後に、制御信号ｃｎｔの論理レベルが、ＨレベルからＬレベルに立ち下がる（タイミングｔ２）。これにより、スイッチ１２がオンし、負荷回路２１の消費電流が増加する。
【００３７】
負荷回路２１がスタンバイ状態となると（低負荷時）、負荷回路２１の消費電流が減少し、状態信号ｓｔの論理レベルがＨレベルからＬレベルに立ち下がる（タイミングｔ３）。このとき、出力電圧Ｖｏｕｔは、電圧Ｖｒｅｆよりも大きいため、比較結果ｃｍｐの論理レベルは、Ｌレベルのままである。そのため、イネーブル信号ｅｎの論理レベルはＬレベルとなり、ＤＣ／ＤＣコンバータ１１が動作を停止する（スタンバイ状態となる）。また、イネーブル信号ｅｎの論理レベルがＬレベルとなることで、ｐＭＯＳ１４ｂ２がオンするため、制御信号ｃｎｔの論理レベルがＨレベルとなり、スイッチ１２がオフする。
【００３８】
これにより、キャパシタＣ１から出力電圧Ｖｏｕｔが、電源電圧として負荷回路２１に供給されることになる。スイッチ１２がオフのときには、出力電圧Ｖｏｕｔは、徐々に下降していく。出力電圧Ｖｏｕｔが、電圧Ｖｒｅｆを下回る前に、再び、状態信号ｓｔの論理レベルがＨレベルになると、タイミングｔ１〜ｔ３と同様の動作が行われる（タイミングｔ４，ｔ５，ｔ６）。
【００３９】
出力電圧Ｖｏｕｔが、電圧Ｖｒｅｆより小さくなると（タイミングｔ７）、比較結果ｃｍｐの論理レベルが、ＬレベルからＨレベルに立ち上がる。これにより、イネーブル信号ｅｎの論理レベルがＨレベルとなり、ＤＣ／ＤＣコンバータ１１が動作を開始する（アクティブ状態となる）。
【００４０】
また、タイミングｔ７から前述した所定の遅延時間経過後に、制御信号ｃｎｔの論理レベルが、ＨレベルからＬレベルに立ち下がる（タイミングｔ８）。これにより、スイッチ１２がオンし、キャパシタＣ１が充電され、出力電圧Ｖｏｕｔが増加する。
【００４１】
出力電圧Ｖｏｕｔが、電圧Ｖｒｅｆより大きくなると（タイミングｔ９）、比較結果ｃｍｐの論理レベルが、ＨレベルからＬレベルに立ち下がる。これにより、イネーブル信号ｅｎの論理レベルがＬレベルとなり、ＤＣ／ＤＣコンバータ１１が動作を停止する。
【００４２】
また、イネーブル信号ｅｎの論理レベルがＬレベルとなることで、ｐＭＯＳ１４ｂ２がオンするため、制御信号ｃｎｔの論理レベルがＨレベルとなり、スイッチ１２がオフする。
【００４３】
これにより、再び、キャパシタＣ１から出力電圧Ｖｏｕｔが、電源電圧として負荷回路２１に供給されることになる。また、スイッチ１２がオフであるので、出力電圧Ｖｏｕｔは、徐々に下降していく。
【００４４】
出力電圧Ｖｏｕｔが、再び、電圧Ｖｒｅｆより小さくなると、タイミングｔ７〜ｔ９と同様の動作が行われる（タイミングｔ１０，ｔ１１，ｔ１２）。このように、低負荷時には、ＤＣ／ＤＣコンバータ１１は、出力電圧Ｖｏｕｔと電圧Ｖｒｅｆとの比較結果ｃｍｐに基づき、間欠動作される。
【００４５】
以上のように本実施の形態の電源回路１０は、低負荷時、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆより大きいと、ＤＣ／ＤＣコンバータ１１の動作が停止され（スタンバイ状態となる）、スイッチ１２がオフされる。これにより、低負荷時のＤＣ／ＤＣコンバータ１１の動作（電圧変換動作）の時間が減り、ＤＣ／ＤＣコンバータ１１での消費電流が減る。したがって、電源回路１０の消費電力を抑制できる。
【００４６】
また、低負荷時、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆより小さいと、ＤＣ／ＤＣコンバータ１１の動作が開始され、スイッチ１２がオンされ、キャパシタＣ１が充電されるため、出力電圧Ｖｏｕｔを維持することができる。これにより、たとえば、負荷回路２１内の図示しないメモリの記憶内容を保持するための電力の供給を維持できる。
【００４７】
また、高負荷時には、ＤＣ／ＤＣコンバータ１１はアクティブ状態となり、スイッチ１２がオンするので、十分な電力が負荷回路２１に供給される。
また、イネーブル端子付きの市販の昇降圧型のＤＣ／ＤＣコンバータ１１を用いて、比較的簡易な回路で、上記のような機能を有する電源回路１０を実現できる。
【００４８】
以下、上記のような電源回路１０を用いた電子装置の一例を示す。
（電子装置の一例）
図３は、電子装置の一例を示す図である。図１に示した要素と同じ要素については同一符号が付されている。
【００４９】
電子装置３０は、図１に示した電源回路１０、蓄電素子２０、負荷回路２１、制御部２２の他に、環境発電部３１、充電回路３２を有している。
環境発電部３１は、たとえば、太陽電池などであり、環境発電を行う。
【００５０】
充電回路３２は、環境発電部３１で発電された電力を、蓄電素子（２次電池またはキャパシタ）２０に蓄積する。なお、充電回路３２は、蓄電素子２０から環境発電部３１への電流の逆流を防止する機能を有していてもよい。
【００５１】
蓄電素子２０の電圧（以下バッテリ電圧という）は、環境の変化（たとえば、太陽光の照度の変化）によって変動する。
図４は、バッテリ電圧の時間変化の一例を示す図である。縦軸はバッテリ電圧を示し、横軸は時間を示している。
【００５２】
図４に示すように、バッテリ電圧は変動が大きい。したがって、電源回路１０は、広い入力電圧範囲で動作することが望ましい。本実施の形態の電源回路１０は、昇降圧型のＤＣ／ＤＣコンバータ１１を用いているため、広い入力電圧範囲に対応できる。
【００５３】
図５は、負荷回路の消費電流の時間変化の一例を示す図である。縦軸は負荷回路２１の消費電流を示し、横軸は時間を示している。
負荷回路２１は、タイミングｔ２０からタイミングｔ２１の間と、タイミングｔ２２からタイミングｔ２３の間と、タイミングｔ２４からタイミングｔ２５の間、アクティブ状態となり、消費電流が増加する。これ以外は、スタンバイ状態となっており、アクティブ状態よりもスタンバイ状態の方が長い。このような負荷回路２１（たとえば、センサや無線モジュール）を用いた場合、電源回路１０は、低負荷時の消費電力を抑えることが望ましい。
【００５４】
昇降圧型のＤＣ／ＤＣコンバータ１１は、降圧型や昇圧型に比べ、内部のスイッチングレギュレータの構造上、負荷回路２１が低負荷であるときの消費電流が大きく、電力を多く消費する。しかし、本実施の形態の電源回路１０では、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆより大きいときには、ＤＣ／ＤＣコンバータ１１の動作が停止されるため、前述のように消費電力の増加を抑制できる。
【００５５】
図６は、第１の実施の形態の電源回路と、降圧型ＤＣ／ＤＣコンバータと、昇降圧型ＤＣ／ＤＣコンバータとの比較例を示す図である。
図６では、バッテリ電圧が最大値〜コンバータ出力電圧＋αのときとコンバータ出力電圧＋α〜最小値のときでの、電源回路１０、降圧型ＤＣ／ＤＣコンバータ、昇降圧型ＤＣ／ＤＣコンバータの、高負荷時の電源効率と低負荷時の消費電流の例が示されている。
【００５６】
バッテリ電圧の最大値や最小値は蓄電素子２０によって決まるが、たとえば、最大値は５Ｖ、最小値は０Ｖである。コンバータ出力電圧は、降圧型ＤＣ／ＤＣコンバータまたは、昇降圧型ＤＣ／ＤＣコンバータのアクティブ状態での出力電圧である。電源回路１０では、ＤＣ／ＤＣコンバータ１１のアクティブ状態での出力電圧であり、電源回路１０の出力電圧Ｖｏｕｔに相当する。コンバータ出力電圧は、負荷回路２１の電源電圧となり、図６の例では、最大値と最小値の間の値（たとえば、３．３Ｖ）である。αは、降圧動作を行う降圧型ＤＣ／ＤＣコンバータが動作可能な入力電圧範囲に基づく値である。なお、図６では、第１の実施の形態の電源回路１０と、昇降圧型ＤＣ／ＤＣコンバータは、バッテリ電圧が最小値から、最大値までの範囲で動作可能であるものとしている。
【００５７】
電源回路１０と、昇降圧型ＤＣ／ＤＣコンバータでは、高負荷時の電源効率が、ともに最大で８５％程度である。また、昇降圧型ＤＣ／ＤＣコンバータでは、低負荷時の消費電流が、最大で５０μＡ程度であるのに対して、第１の実施の形態の電源回路１０では、最大で１μＡ程度に抑えられる。
【００５８】
降圧型ＤＣ／ＤＣコンバータは、バッテリ電圧が最大値からコンバータ出力電圧＋αの範囲で動作する。降圧型ＤＣ／ＤＣコンバータの高負荷時の電源効率は、最大で９５％程度と高く、低負荷時の消費電流も、最大で０．５μＡと小さい。しかし、降圧型ＤＣ／ＤＣコンバータは、バッテリ電圧がコンバータ出力電圧＋αから最小値の範囲では動作しない。
【００５９】
このように降圧型ＤＣ／ＤＣコンバータは、高負荷時の電源効率が、電源回路１０よりも大きい。以下、この利点を生かすようにした電源回路を説明する。
（第２の実施の形態）
図７は、第２の実施の形態の電源回路の一例を示す図である。図１に示した要素と同じ要素については同一符号が付されている。
【００６０】
第２の実施の形態の電源回路４０は、昇圧型のＤＣ／ＤＣコンバータ１１の他に、降圧型のＤＣ／ＤＣコンバータ４１を有する。さらに、電源回路４０は、ＤＣ／ＤＣコンバータ４１の出力端子と、キャパシタＣ１の一端との間に接続されたスイッチ４２を有している。
【００６１】
降圧型のＤＣ／ＤＣコンバータ４１は、蓄電素子２０に保持されている直流電圧を、その直流電圧よりも小さい直流電圧に変換する。つまり、ＤＣ／ＤＣコンバータ４１は、負荷回路２１に適した電圧になるように、入力電圧を降圧する。
【００６２】
なお、ＤＣ／ＤＣコンバータ４１は、たとえば、入出力端子の他にイネーブル端子を有するＬＳＩである。イネーブル端子に入力されるイネーブル信号ｅｎａの論理レベルに基づいて、ＤＣ／ＤＣコンバータ４１は、アクティブ状態（動作状態）またはスタンバイ状態（動作停止状態）となる。
【００６３】
スイッチ４２は、たとえば、図７に示すように、ｐＭＯＳ４２ａを用いて実現される。ｐＭＯＳ４２ａのソースまたはドレインの一方が、ＤＣ／ＤＣコンバータ４１の出力端子に接続され、他方が、キャパシタＣ１の一端に接続される。また、ｐＭＯＳ４２ａのゲートに制御信号ｃｎｔａが供給される。
【００６４】
また、電源回路４０において、制御回路４３は、蓄電素子２０に保持されている直流電圧が、ＤＣ／ＤＣコンバータ４１の動作可能な入力電圧範囲内であるときには、ＤＣ／ＤＣコンバータ１１の動作を停止し、ＤＣ／ＤＣコンバータ４１を動作させる。さらに、制御回路４３は、スイッチ１２をオフし、スイッチ４２をオンする。
【００６５】
ＤＣ／ＤＣコンバータ４１の動作可能な入力電圧範囲は、たとえば、図６に示したように、コンバータ出力電圧＋α以上の電圧である。
また、制御回路４３は、蓄電素子２０に保持されている直流電圧が、ＤＣ／ＤＣコンバータ４１の動作可能な入力電圧範囲内ではないときには、ＤＣ／ＤＣコンバータ４１の動作を停止し、スイッチ４２をオフする。さらに、制御回路４３は、ＤＣ／ＤＣコンバータ１１とスイッチ１２を、第１の実施の形態の電源回路１０の制御回路１４と同様に制御する。
【００６６】
制御回路４３は、たとえば、図７に示すように、イネーブル制御回路４３ａ、スイッチ制御回路４３ｂ、比較回路４３ｃを有する。
イネーブル制御回路４３ａは、負荷回路２１の動作状態を示す状態信号ｓｔと、比較回路１３での比較結果ｃｍｐと、比較回路４３ｃから出力されるＤＣ／ＤＣコンバータ４１のためのイネーブル信号ｅｎａとを受ける。そして、イネーブル制御回路４３ａは、状態信号ｓｔ、比較結果ｃｍｐ、イネーブル信号ｅｎａに基づき、ＤＣ／ＤＣコンバータ１１をアクティブ状態とするかスタンバイ状態とするかを制御するイネーブル信号ｅｎを出力する。
【００６７】
スイッチ制御回路４３ｂは、イネーブル信号ｅｎ，ｅｎａに基づき、スイッチ１２を制御する制御信号ｃｎｔと、スイッチ４２を制御する制御信号ｃｎｔａとを出力する。なお、スイッチ制御回路４３ｂは、ＤＣ／ＤＣコンバータ４１をアクティブ状態とするイネーブル信号ｅｎａを受けると、所定の遅延時間後に、スイッチ４２をオンする制御信号ｃｎｔａを出力する。また、スイッチ制御回路４３ｂは、ＤＣ／ＤＣコンバータ４１をスタンバイ状態とするイネーブル信号ｅｎａを受けると、スイッチ４２をオフする制御信号ｃｎｔａを出力する。さらに、スイッチ制御回路４３ｂは、ＤＣ／ＤＣコンバータ１１をアクティブ状態とするイネーブル信号ｅｎを受けると、所定の遅延時間後に、スイッチ１２をオンする制御信号ｃｎｔを出力する。また、スイッチ制御回路４３ｂは、ＤＣ／ＤＣコンバータ１１をスタンバイ状態とするイネーブル信号ｅｎを受けると、スイッチ１２をオフする制御信号ｃｎｔを出力する。
【００６８】
これにより、ＤＣ／ＤＣコンバータ１１，４１の動作開始時における、出力ノイズ（オーバーシュートなど）が、負荷回路２１側に伝搬されることを抑制できる。
比較回路４３ｃは、蓄電素子２０に保持されている直流電圧と、電圧Ｖｒｅｆａとを比較し、比較結果としてイネーブル信号ｅｎａを出力する。電圧Ｖｒｅｆａは、ＤＣ／ＤＣコンバータ４１の動作可能な入力の下限値に基づく値（下限値そのものでもよい）であり、たとえば、前述したコンバータ出力電圧＋αである。
【００６９】
イネーブル制御回路４３ａとスイッチ制御回路４３ｂは、たとえば、図７に示すような回路で実現できる。
なお、以下の説明では、Ｖｏｕｔ＜Ｖｒｅｆのとき、比較結果ｃｍｐの論理レベルがＨレベル、Ｖｏｕｔ＞Ｖｒｅｆのとき、比較結果ｃｍｐの論理レベルがＬレベルになるものとする。また、高負荷時に、状態信号ｓｔの論理レベルがＨレベル、低負荷時に、状態信号ｓｔの論理レベルがＬレベルになるものとする。また、イネーブル信号ｅｎの論理レベルが、ＨレベルのときＤＣ／ＤＣコンバータ１１はアクティブ状態となり、ＬレベルのときＤＣ／ＤＣコンバータ１１はスタンバイ状態となるものとする。また、イネーブル信号ｅｎａの論理レベルが、ＨレベルのときＤＣ／ＤＣコンバータ４１はアクティブ状態となり、ＬレベルのときＤＣ／ＤＣコンバータ４１はスタンバイ状態となるものとする。また、制御信号ｃｎｔの論理レベルが、Ｈレベルのときスイッチ１２がオフし、Ｌレベルのときスイッチ１２がオンするものとする。また、制御信号ｃｎｔａの論理レベルが、Ｈレベルのときスイッチ４２がオフし、Ｌレベルのときスイッチ４２がオンするものとする。
【００７０】
イネーブル制御回路４３ａは、状態信号ｓｔと比較結果ｃｍｐのＯＲ論理を出力するＯＲ回路１４ａ１の他に、イネーブル信号ｅｎａの論理レベルを反転した信号とＯＲ回路１４ａ１の出力信号とのＡＮＤ論理を出力するＡＮＤ回路４３ａ１を有する。ＡＮＤ回路４３ａ１の出力信号が、イネーブル信号ｅｎとなる。
【００７１】
このようなイネーブル制御回路４３ａでは、イネーブル信号ｅｎａの論理レベルがＨレベルであると、状態信号ｓｔと比較結果ｃｍｐの論理レベルによらず、イネーブル信号ｅｎの論理レベルは、Ｌレベルとなる。これにより、ＤＣ／ＤＣコンバータ１１の動作が停止する（スタンバイ状態となる）。
【００７２】
イネーブル信号ｅｎａの論理レベルがＬレベルであると、状態信号ｓｔと比較結果ｃｍｐの論理レベルに基づいて、イネーブル信号ｅｎの論理レベルが決まる。状態信号ｓｔと比較結果ｃｍｐの少なくとも一方の論理レベルがＨレベルであると、イネーブル制御回路４３ａは、Ｈレベルのイネーブル信号ｅｎを出力し、ＤＣ／ＤＣコンバータ１１を動作させる。また、イネーブル制御回路４３ａは、状態信号ｓｔと比較結果ｃｍｐの両方の論理レベルがＬレベルであると、Ｌレベルのイネーブル信号ｅｎを出力し、ＤＣ／ＤＣコンバータ１１の動作を停止する。
【００７３】
スイッチ制御回路４３ｂは、スイッチ１２を制御するための、インバータ回路１４ｂ１、ｐＭＯＳ１４ｂ２、抵抗Ｒ１、キャパシタＣ２の他に、スイッチ４２を制御するための、ｐＭＯＳ４３ｂ１、インバータ回路４３ｂ２、抵抗Ｒ２、キャパシタＣ３を有する。
【００７４】
インバータ回路１４ｂ１の入力端子は、ＡＮＤ回路４３ａ１の出力端子と接続されており、インバータ回路１４ｂ１の出力端子は、抵抗Ｒ１の一端に接続されている。
ｐＭＯＳ１４ｂ２のゲートは、ＡＮＤ回路４３ａ１の出力端子に接続されており、ｐＭＯＳ１４ｂ２のドレインは、抵抗Ｒ１の他端、キャパシタＣ２の一端及び、スイッチ１２（ｐＭＯＳ１２ａのゲート）に接続されている。ｐＭＯＳ１４ｂ２のソースには、電源電圧ＶＤＤが供給される。キャパシタＣ２の他端は接地されている。
【００７５】
インバータ回路４３ｂ２の入力端子には、イネーブル信号ｅｎａが入力され、インバータ回路４３ｂ２の出力端子は、抵抗Ｒ２の一端に接続されている。
抵抗Ｒ２の他端はｐＭＯＳ４３ｂ１のドレイン、キャパシタＣ３の一端及び、スイッチ４２（ｐＭＯＳ４２ａのゲート）に接続されている。ｐＭＯＳ４３ｂ１のゲートには、イネーブル信号ｅｎａが入力される。ｐＭＯＳ４３ｂ１のソースには、電源電圧ＶＤＤが供給される。キャパシタＣ３の他端は接地されている。
【００７６】
抵抗Ｒ２とキャパシタＣ３の値は、たとえば、ＤＣ／ＤＣコンバータ４１の動作開始時にＤＣ／ＤＣコンバータ４１の出力が安定するまでの時間に基づいて、適宜設定されている。
【００７７】
このようなスイッチ制御回路４３ｂでは、イネーブル信号ｅｎの論理レベルがＨレベルのとき、ｐＭＯＳ１４ｂ２がオフする。さらに、イネーブル信号ｅｎａの論理レベルがＬレベルのとき、ｐＭＯＳ４３ｂ１がオンする。このため、制御信号ｃｎｔａの論理レベルはＨレベルとなり、スイッチ４２はオフし、抵抗Ｒ１とキャパシタＣ２による遅延回路での遅延時間後、制御信号ｃｎｔの論理レベルはＬレベルとなり、スイッチ１２がオンする。
【００７８】
イネーブル信号ｅｎの論理レベルがＬレベルになると、ｐＭＯＳ１４ｂ２がオンするため、制御信号ｃｎｔの論理レベルはＨレベルとなり、スイッチ１２がオフする。さらに、イネーブル信号ｅｎａの論理レベルがＨレベルのとき、ｐＭＯＳ４３ｂ１がオフし、抵抗Ｒ２とキャパシタＣ３による遅延回路での遅延時間後、制御信号ｃｎｔａの論理レベルはＬレベルとなり、スイッチ４２がオンする。
【００７９】
以上が電源回路４０の構成例である。
なお、上記の電源回路４０はあくまで一例であり、たとえば、インバータ回路を追加して、ｐＭＯＳ１２ａ，１４ｂ２，４２ａ，４３ｂ１の代わりに、ｎチャネル型ＭＯＳＦＥＴを用いるなど、適宜回路を変更してもよい。
【００８０】
以下電源回路４０の動作例を説明する。
図８は、バッテリ電圧が電圧Ｖｒｅｆａよりも大きいときの電源回路の動作を説明する図である。
【００８１】
図８の例では、蓄電素子２０のバッテリ電圧の最大値を５Ｖ、最小値を０Ｖとしている。また、図８の例では、昇降圧型のＤＣ／ＤＣコンバータ１１の動作可能な入力電圧範囲の最小値をβとしている。
【００８２】
バッテリ電圧が電圧Ｖｒｅｆａよりも大きいとき、イネーブル信号ｅｎａの論理レベルがＨレベルとなり、降圧型のＤＣ／ＤＣコンバータ４１は、アクティブ状態となる。イネーブル信号ｅｎａの論理レベルがＨレベルのとき、状態信号ｓｔ及び比較結果ｃｍｐの論理レベルにかかわらず、イネーブル信号ｅｎの論理レベルがＬレベルとなる。そのため、昇降圧型のＤＣ／ＤＣコンバータ１１は、スタンバイ状態となる。
【００８３】
また、制御信号ｃｎｔの論理レベルがＨレベル、制御信号ｃｎｔａの論理レベルがＬレベルとなり、スイッチ１２がオフし、スイッチ４２がオンする。
これにより、矢印４５の方向で電流が流れ、蓄電素子２０のバッテリ電圧が、ＤＣ／ＤＣコンバータ４１によって降圧されて、出力電圧Ｖｏｕｔが得られ、負荷回路２１に供給される。
【００８４】
図９は、バッテリ電圧が電圧Ｖｒｅｆａよりも小さく、高負荷時の電源回路の動作を説明する図である。
バッテリ電圧の範囲が電圧Ｖｒｅｆａよりも小さいとき、イネーブル信号ｅｎａの論理レベルがＬレベルとなり、降圧型のＤＣ／ＤＣコンバータ４１は、スタンバイ状態となる。イネーブル信号ｅｎａの論理レベルがＬレベルのとき、状態信号ｓｔ及び比較結果ｃｍｐの論理レベルによって、イネーブル信号ｅｎの論理レベルが決まる。
【００８５】
高負荷時には、状態信号ｓｔの論理レベルがＨレベルとなる。これにより、イネーブル信号ｅｎの論理レベルはＨレベルとなるため、昇降圧型のＤＣ／ＤＣコンバータ１１は、アクティブ状態となる。また、イネーブル信号ｅｎの論理レベルがＨレベルとなることで、制御信号ｃｎｔの論理レベルがＬレベル、イネーブル信号ｅｎａの論理レベルがＬレベルであるため、制御信号ｃｎｔａの論理レベルがＨレベルとなり、スイッチ１２がオンし、スイッチ４２がオフする。
【００８６】
これにより、矢印４６の方向で電流が流れ、蓄電素子２０のバッテリ電圧が、ＤＣ／ＤＣコンバータ１１によって昇圧または降圧されて、出力電圧Ｖｏｕｔが得られ、負荷回路２１に供給される。
【００８７】
図１０は、バッテリ電圧が電圧Ｖｒｅｆａよりも小さく、低負荷時でかつ、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいときの電源回路の動作を説明する図である。
バッテリ電圧の範囲が電圧Ｖｒｅｆａよりも小さいときには、図９に示した場合と同様に、降圧型のＤＣ／ＤＣコンバータ４１は、スタンバイ状態となる。
【００８８】
また、低負荷時には、状態信号ｓｔの論理レベルがＬレベルとなる。また、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいときは、比較結果ｃｍｐの論理レベルはＬレベルとなる。これにより、イネーブル信号ｅｎの論理レベルはＬレベルとなるため、昇降圧型のＤＣ／ＤＣコンバータ１１も、スタンバイ状態となる。
【００８９】
また、イネーブル信号ｅｎの論理レベルがＬレベルとなることで、制御信号ｃｎｔの論理レベルがＨレベルとなる。また、イネーブル信号ｅｎａの論理レベルもＬレベルであることから、制御信号ｃｎｔａの論理レベルがＨレベルとなり、スイッチ１２，４２ともオフする。
【００９０】
これにより、矢印４７の方向でキャパシタＣ１から負荷回路２１に電流が流れ、出力電圧Ｖｏｕｔが負荷回路２１に供給される。
なお、バッテリ電圧が電圧Ｖｒｅｆａよりも小さく、低負荷時でかつ、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも小さいときには、比較結果ｃｍｐの論理レベルがＨレベルとなる。そして、図９に示したように、ＤＣ／ＤＣコンバータ１１はアクティブ状態となり、スイッチ１２はオンし、キャパシタＣ１への充電が行われ、出力電圧Ｖｏｕｔが上昇する。
【００９１】
図１１は、第２の実施の形態の電源回路と、降圧型ＤＣ／ＤＣコンバータと、昇降圧型ＤＣ／ＤＣコンバータとの比較例を示す図である。
図１１では、バッテリ電圧が最大値〜コンバータ出力電圧＋αのときとコンバータ出力電圧＋α〜最小値のときでの、電源回路４０、降圧型ＤＣ／ＤＣコンバータ、昇降圧型ＤＣ／ＤＣコンバータの、高負荷時の電源効率と低負荷時の消費電流の例が示されている。
【００９２】
なお、図１１では、第２の実施の形態の電源回路４０と、昇降圧型ＤＣ／ＤＣコンバータは、バッテリ電圧が最小値から、最大値までの範囲で動作可能であるものとしている。
図１１に示すように、電源回路４０は、バッテリ電圧が最大値からコンバータ出力電圧＋αの範囲では、高負荷時の電源効率が図６に示した電源回路１０と比べて、向上していることが分かる。また、低負荷時の消費電流も、第１の実施の形態の電源回路１０と同様に、最大で１μＡ程度に抑えられる。
【００９３】
このため、電源回路４０では、広い入力電圧の範囲で、バッテリ容量をより有効に利用できる。
なお、電源回路４０は、図３に示した電子装置３０の電源回路１０の代わりに用いることができる。
【００９４】
（第３の実施の形態）
図１２は、第３の実施の形態の電源回路の一例を示す図である。図７に示した要素と同じ要素については同一符号が付されている。
【００９５】
第３の実施の形態の電源回路５０では、ＤＣ／ＤＣコンバータ１１は、蓄電素子２０ａからバッテリ電圧を受け、ＤＣ／ＤＣコンバータ４１は、蓄電素子２０ｂからバッテリ電圧を受ける。蓄電素子２０ａのバッテリ電圧は、出力電圧Ｖｏｕｔ＋αより小さく、蓄電素子２０ｂのバッテリ電圧は、出力電圧Ｖｏｕｔ＋αよりも大きい。つまり、蓄電素子２０ａのバッテリ電圧は、降圧型のＤＣ／ＤＣコンバータ４１が動作可能な入力電圧範囲外であり、蓄電素子２０ｂのバッテリ電圧は、降圧型のＤＣ／ＤＣコンバータ４１が動作可能な入力電圧範囲内である。
【００９６】
また、電源回路５０は、第２の実施の形態の電源回路４０と異なり、イネーブル信号ｅｎａを、制御部２２ａから受ける。このため、制御回路５１には、図７に示した比較回路４３ｃが設けられていない。
【００９７】
制御部２２ａは、電源回路５０に蓄電素子２０ｂのバッテリ電圧を用いてＤＣ／ＤＣ変換を行わせる場合には、論理レベルがＨレベルのイネーブル信号ｅｎａを出力する。また、制御部２２ａは、電源回路５０に蓄電素子２０ａのバッテリ電圧を用いてＤＣ／ＤＣ変換を行わせる場合には、論理レベルがＬレベルのイネーブル信号ｅｎａを出力する。このため、イネーブル信号ｅｎａは、電源回路５０が使用する蓄電素子２０ａ，２０ｂを選択する選択信号として機能する。
【００９８】
以下電源回路５０の動作例を説明する。
図１３は、バッテリ電圧が出力電圧Ｖｏｕｔ＋αより大きい蓄電素子を用いるときの電源回路の動作を説明する図である。
【００９９】
制御部２２ａから、論理レベルがＨレベルのイネーブル信号ｅｎａが、電源回路５０に供給されると、電源回路５０は、バッテリ電圧が出力電圧Ｖｏｕｔ＋αより大きい蓄電素子２０ｂを用いることになる。
【０１００】
論理レベルがＨレベルのイネーブル信号ｅｎａによって、降圧型のＤＣ／ＤＣコンバータ４１は、アクティブ状態となる。また、イネーブル信号ｅｎａの論理レベルがＨレベルのとき、状態信号ｓｔ及び比較結果ｃｍｐの論理レベルにかかわらず、イネーブル信号ｅｎの論理レベルがＬレベルとなる。そのため、昇降圧型のＤＣ／ＤＣコンバータ１１は、スタンバイ状態となる。
【０１０１】
また、制御信号ｃｎｔの論理レベルがＨレベル、制御信号ｃｎｔａの論理レベルがＬレベルとなり、スイッチ１２がオフし、スイッチ４２がオンする。
これにより、矢印５５の方向で電流が流れ、蓄電素子２０ｂのバッテリ電圧が、ＤＣ／ＤＣコンバータ４１によって降圧されて、出力電圧Ｖｏｕｔが得られ、負荷回路２１に供給される。
【０１０２】
図１４は、バッテリ電圧が出力電圧Ｖｏｕｔ＋αより小さい蓄電素子を用い、高負荷時の電源回路の動作を説明する図である。
制御部２２ａから、論理レベルがＬレベルのイネーブル信号ｅｎａが、電源回路５０に供給されると、電源回路５０は、バッテリ電圧が出力電圧Ｖｏｕｔ＋αより小さい蓄電素子２０ａを用いることになる。
【０１０３】
論理レベルがＬレベルのイネーブル信号ｅｎａによって、降圧型のＤＣ／ＤＣコンバータ４１は、スタンバイ状態となる。また、イネーブル信号ｅｎａの論理レベルがＬレベルのとき、状態信号ｓｔ及び比較結果ｃｍｐの論理レベルによって、イネーブル信号ｅｎの論理レベルが決まる。
【０１０４】
高負荷時には、状態信号ｓｔの論理レベルがＨレベルとなる。これにより、イネーブル信号ｅｎの論理レベルはＨレベルとなるため、昇降圧型のＤＣ／ＤＣコンバータ１１は、アクティブ状態となる。また、イネーブル信号ｅｎの論理レベルがＨレベルとなることで、制御信号ｃｎｔの論理レベルがＬレベル、制御信号ｃｎｔａの論理レベルがＨレベルとなり、スイッチ１２がオンし、スイッチ４２がオフする。
【０１０５】
これにより、矢印５６の方向で電流が流れ、蓄電素子２０ａのバッテリ電圧が、ＤＣ／ＤＣコンバータ１１によって昇圧または降圧されて、出力電圧Ｖｏｕｔが得られ、負荷回路２１に供給される。
【０１０６】
図１５は、バッテリ電圧が出力電圧Ｖｏｕｔ＋αより小さい蓄電素子を用い、低負荷時でかつ、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいときの電源回路の動作を説明する図である。
【０１０７】
図１４の場合と同様に、制御部２２ａから、論理レベルがＬレベルのイネーブル信号ｅｎａが、電源回路５０に供給されると、降圧型のＤＣ／ＤＣコンバータ４１は、スタンバイ状態となる。
【０１０８】
一方、低負荷時には、状態信号ｓｔの論理レベルがＬレベルとなる。また、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも大きいときは、比較結果ｃｍｐの論理レベルはＬレベルとなる。これにより、イネーブル信号ｅｎの論理レベルはＬレベルとなるため、昇降圧型のＤＣ／ＤＣコンバータ１１も、スタンバイ状態となる。
【０１０９】
また、イネーブル信号ｅｎの論理レベルがＬレベルとなることで、制御信号ｃｎｔの論理レベルがＨレベルとなる。さらに、イネーブル信号ｅｎａの論理レベルがＬレベルとなることで、制御信号ｃｎｔａの論理レベルがＨレベルとなり、スイッチ１２，４２ともオフする。
【０１１０】
これにより、矢印５７の方向でキャパシタＣ１から負荷回路２１に電流が流れ、出力電圧Ｖｏｕｔが負荷回路２１に供給される。
なお、制御部２２ａから、論理レベルがＬレベルのイネーブル信号ｅｎａが、電源回路５０に供給され、低負荷時でかつ、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも小さいときには、比較結果ｃｍｐの論理レベルがＨレベルとなる。そして、図１４に示したように、ＤＣ／ＤＣコンバータ１１はアクティブ状態となり、スイッチ１２はオンし、キャパシタＣ１への充電が行われ、出力電圧Ｖｏｕｔが上昇する。
【０１１１】
図１６は、使用するバッテリと、高負荷時の電源効率及び低負荷時の消費電流の関係の一例を示す図である。
電源回路５０が蓄電素子２０ｂを使用する場合には、降圧型のＤＣ／ＤＣコンバータ４１が用いられるため、高負荷時の電源効率が最大で９５％程度と高い。また、低負荷時の消費電流も最大で１μＡ程度と小さく抑えられる。
【０１１２】
電源回路５０が蓄電素子２０ａを使用する場合には、昇降圧型のＤＣ／ＤＣコンバータ１１が用いられ、高負荷時の電源効率が最大で８５％程度となる。また、低負荷時の消費電流も、前述した間欠動作によって、最大で１μＡ程度と小さく抑えられる。
【０１１３】
このため、電源回路５０では、選択される蓄電素子２０ａ，２０ｂに合わせて、バッテリ容量を有効に利用できる。
なお、電源回路５０も、図３に示した電子装置３０の電源回路１０の代わりに用いることができる。
【０１１４】
以上、実施の形態に基づき、本発明の電源回路及び電子装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１１５】
１０  電源回路
１１  ＤＣ／ＤＣコンバータ（昇降圧型）
１２  スイッチ
１２ａ，１４ｂ２  ｐＭＯＳ
１３  比較回路
１４  制御回路
１４ａ  イネーブル制御回路
１４ａ１  ＯＲ回路
１４ｂ  スイッチ制御回路
１４ｂ１  インバータ回路
２０  蓄電素子
２１  負荷回路
２２  制御部
Ｃ１，Ｃ２  キャパシタ
ｃｍｐ  比較結果
ｃｎｔ  制御信号
ｅｎ  イネーブル信号
Ｒ１  抵抗
ｓｔ  状態信号
ＶＤＤ  電源電圧
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ  電圧
【図１】
2017184302.tif 000003
【図２】
2017184302.tif 000004
【図３】
2017184302.tif 000005
【図４】
2017184302.tif 000006
【図５】
2017184302.tif 000007
【図６】
2017184302.tif 000008
【図７】
2017184302.tif 000009
【図８】
2017184302.tif 000010
【図９】
2017184302.tif 000011
【図１０】
2017184302.tif 000012
【図１１】
2017184302.tif 000013
【図１２】
2017184302.tif 000014
【図１３】
2017184302.tif 000015
【図１４】
2017184302.tif 000016
【図１５】
2017184302.tif 000017
【図１６】
2017184302.tif 000018