(57)【要約】【課題】ＤＤＲメモリーに入力される差動クロック信号の波形の歪みを抑制する。【解決手段】配線回路１００に、差動クロック信号を伝送する二本の信号線４ａ、４ｂからなる差動伝送線４と、差動クロック信号を差動伝送線４に出力する制御回路２と、差動クロック信号を入力する二つの入力端子３１ａ、３１ｂを備え、二つの入力端子３１ａ、３１ｂに入力された差動クロック信号に同期してデータを読み書きするＤＤＲメモリー３と、差動伝送線４の特性インピーダンスと二つの入力端子３１ａ、３１ｂにおける入力インピーダンスとを整合させる終端回路５と、を備える。配線回路１００において、差動伝送線４の一端は制御回路２に接続され、差動伝送線４の他端は終端回路５に接続され、二本の信号線４ａ、４ｂのそれぞれに設けられた分岐点４１ａ、４１ｂには、二つの入力端子３１ａ、３１ｂがそれぞれ接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
差動クロック信号を伝送する二本の信号線からなる差動伝送線と、
前記差動クロック信号を前記差動伝送線に出力する制御回路と、
前記差動クロック信号を入力する二つの入力端子を備え、前記二つの入力端子に入力された前記差動クロック信号に同期してデータを読み書きするＤＤＲメモリーと、
前記差動伝送線の特性インピーダンスと前記二つの入力端子における入力インピーダンスとを整合させる終端回路と、
を備え、
前記差動伝送線の一端が前記制御回路に接続され、
前記差動伝送線の他端が前記終端回路に接続され、
前記二本の信号線のそれぞれに設けられた分岐点に、前記二つの入力端子がそれぞれ接続されている配線回路。
【請求項２】
前記制御回路は、前記ＤＤＲメモリーに対して３２ビットバス幅のデータを入出力する入出力部を備える請求項１に記載の配線回路。
【請求項３】
請求項１又は２に記載の配線回路が配置された制御基板と、
前記制御回路と前記ＤＤＲメモリーとの間で入出力させる画像を表すデータを前記制御回路に対して入出力する画像処理部と、
を備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線回路及び画像形成装置に関し、特に、ＤＤＲメモリーに入力される差動クロック信号の波形の歪みを抑制する技術に関する。
【背景技術】
【０００２】
従来から、ＣＰＵやＡＳＩＣ等の制御回路と、ＤＤＲメモリーとを配置した制御基板を搭載した複合機等の画像形成装置が知られている。ＤＤＲメモリーは、制御回路から出力された差動クロック信号に同期して動作する。差動クロック信号は、所謂差動信号であり、位相が互いに反転する二つのクロック信号からなる。このため、上記制御基板には、差動クロック信号を伝送する二本の信号線からなる差動伝送線が配置されている。
【０００３】
また、下記特許文献１等に記載されているように、差動伝送線の特性インピーダンスとＤＤＲメモリーにおける差動クロック信号の入力端子の入力インピーダンスとの整合が取れていない場合、上記入力端子において信号が反射し、当該信号がノイズとなって伝送中の差動クロック信号の波形に歪みが生じることが知られている。このため、上記制御基板には、差動伝送線の特性インピーダンスとＤＤＲメモリーにおける差動クロック信号の入力端子の入力インピーダンスとを整合させる終端回路が配置されている。
【０００４】
具体的には、無駄なスペースを排除して制御基板をなるべく小型化するために、差動伝送線の一端に制御回路が接続され、他端にＤＤＲメモリーが接続され、終端回路は、制御回路とＤＤＲメモリーとの間に配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４２３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記のように終端回路が配置されている場合、差動伝送線のうち、終端回路の両端が接続されている箇所からＤＤＲメモリーまでの配線部が所謂スタブ（分岐配線）となる。このため、当該配線部において伝送される差動クロック信号は、所謂グランド（０Ｖ）を基準に電圧レベルが決定されるシングルエンド信号と同様の状態で伝送される。
【０００７】
これにより、ＤＤＲメモリーに入力される差動クロック信号の波形の立ち上がり／立ち下がり時（過渡応答時）におけるオーバーシュート／アンダーシュートが大きくなるという問題があった。その結果、差動クロック信号の周波数が高くなる程、信号レベルが一定の期間が相対的に短くなり、差動クロック信号の波形が大きく歪むという問題があった。
【０００８】
本発明は、上記の問題を解決するためになされたものであり、ＤＤＲメモリーに入力される差動クロック信号の波形の歪みを抑制することのできる配置回路及びこれを備えた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による配線回路は、差動クロック信号を伝送する二本の信号線からなる差動伝送線と、前記差動クロック信号を前記差動伝送線に出力する制御回路と、前記差動クロック信号を入力する二つの入力端子を備え、前記二つの入力端子に入力された前記差動クロック信号に同期してデータを読み書きするＤＤＲメモリーと、前記差動伝送線の特性インピーダンスと前記二つの入力端子における入力インピーダンスとを整合させる終端回路と、を備え、前記差動伝送線の一端が前記制御回路に接続され、前記差動伝送線の他端が前記終端回路に接続され、前記二本の信号線のそれぞれに設けられた分岐点に、前記二つの入力端子がそれぞれ接続されている。
【００１０】
本構成によれば、差動伝送線の一端が制御回路に接続され、他端が終端回路に接続され、差動伝送線を構成する二本の信号線のそれぞれに設けられた分岐点に、ＤＤＲメモリーの二つの入力端子がそれぞれ接続される。つまり、差動伝送線の終端に終端回路が接続される。
【００１１】
このため、ＤＤＲメモリーの二つの入力端子が、所謂スタブとなった信号線に接続された状態になる虞を低減することができる。これにより、差動クロック信号が所謂グランド（０Ｖ）を基準に電圧レベルが決定されるシングルエンド信号と同様の状態でＤＤＲメモリーに入力されることを抑制することができる。その結果、差動クロック信号の波形の立ち上がり／立ち下がり時におけるオーバーシュート／アンダーシュートが大きくなる虞を軽減し、差動クロック信号の波形の歪みを抑制することができる。
【００１２】
また、前記制御回路は、前記ＤＤＲメモリーに対して３２ビットバス幅のデータを入出力する入出力部を備えていてもよい。
【００１３】
一般的に、近年の複合機やプリンター等の画像形成装置に搭載されている制御基板には、ＣＰＵやＡＳＩＣ等の制御回路と、制御回路から出力される差動クロック信号に同期して動作するＤＤＲメモリーと、が配置されている。当該制御回路は、ＤＤＲメモリーに対して３２ビットバス幅のデータを入出力する入出力部を備えている。
【００１４】
このため、本構成の配置回路を画像形成装置に備えられた制御基板に好適に配置することができる。
【００１５】
また、本発明による画像形成装置は、前記配線回路が配置された制御基板と、前記制御回路と前記ＤＤＲメモリーとの間で入出力させる画像を表すデータを前記制御回路に対して入出力する画像処理部と、を備える。
【００１６】
本構成によれば、画像処理部から制御回路を介してＤＤＲメモリーに入力された画像を表すデータを、波形の歪みが抑制された差動クロック信号に同期して、適切なタイミングでＤＤＲメモリーに書き込ませることができる。これにより、上記画像を表すデータが、一部のデータが欠如した状態等、不正な状態でＤＤＲメモリーに書き込まれる虞を低減することができる。
【００１７】
また、ＤＤＲメモリーに書き込まれた画像を表すデータを、波形の歪みが抑制された差動クロック信号に同期して、適切なタイミングでＤＤＲメモリーに読み出させることができる。これにより、ＤＤＲメモリーによって、上記画像を表すデータが、一部のデータが欠如した状態等、不正な状態で読み出される虞を低減することができる。
【発明の効果】
【００１８】
この発明によれば、ＤＤＲメモリーに入力される差動クロック信号の波形の歪みを抑制することのできる配置回路及びこれを備えた画像形成装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る画像形成装置の一実施形態に係る複合機の電気的構成を示すブロック図である。
【図２】本発明に係る配置回路の一実施形態に係る制御部の概略構成図である。
【図３】比較例の制御部を示す概略構成図である。
【図４】比較例のＤＤＲメモリーに入力される差動クロック信号の波形の一例を示す図である。
【図５】ＤＤＲメモリーに入力される差動クロック信号の波形の一例を示す図である。
【図６】本発明に係る配置回路の変形実施形態に係る制御部の概略構成図である。
【発明を実施するための形態】
【００２０】
以下、本発明に係る配置回路及び画像形成装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、画像形成装置として複合機を例に説明するが、これに限定する趣旨ではなく、画像形成装置は、例えば、ファクシミリ装置、コピー機、又はプリンター等であってもよい。
【００２１】
図１は、本発明に係る画像形成装置の一実施形態に係る複合機１の電気的構成を示すブロック図である。図１に示すように、複合機１は、画像読取部２００（画像処理部）と、画像形成部３００（画像処理部）と、操作部４００と、記憶部５００と、通信部６００と、制御部１００（配置回路）と、を備えている。
【００２２】
画像読取部２００は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００により入力された画像データを後述のＤＤＲメモリー３に一時的に記憶する。
【００２３】
画像形成部３００は、制御部１００から入力された画像データが表す画像を用紙に形成する。制御部１００は、例えば、画像読取部２００により生成された画像データをＤＤＲメモリー３から読み出し、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。
【００２４】
画像形成部３００は、具体的には、感光体ドラム、感光体ドラムの周面に対向して配設された帯電部、帯電部の下流側であって感光体ドラムの周面に対向して配設された露光部、露光部の下流側であって感光体ドラムの周面に対向して配設された現像部、現像部の下流側であって感光体ドラムの周面に対向して配設されたクリーニング部等を備えた周知の構成を有する。
【００２５】
操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキーや、表示部４１０に表示されたポインター（カーソル）を移動させるための方向キー等の各種キーを備えている。
【００２６】
記憶部５００は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の記憶装置である。記憶部５００には、例えば、画像形成部３００が過去に用紙に形成した画像を表す画像データ等が記憶される。
【００２７】
通信部６００は、不図示のパソコン等の外部装置と制御部１００との間でＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等を介して通信を行うための通信インターフェイス回路である。
【００２８】
制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、各部に対して、制御指示を示すデータや画像データ等の各種データを入出力することにより、各部の動作を制御する。
【００２９】
図２は、本発明に係る配置回路の一実施形態に係る制御部１００の概略構成図である。具体的には、制御部１００は、図２に示すように、複合機１に搭載された制御基板１０に配置されている。
【００３０】
制御部１００は、所定の演算処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路２、各部の動作の基準となるクロック信号を生成する不図示の基準クロック回路、３２ビット幅のデータを入出力可能なＤＤＲメモリー３、二つの信号線４ａ、４ｂからなる差動伝送線４、終端回路５及びこれらの周辺回路等を備えている。
【００３１】
制御回路２は、上記基準クロック回路及び差動伝送線４の一端に接続されている。制御回路２は、上記基準クロック回路により生成されたクロック信号を用いて、位相が互いに反転する二つのクロック信号を生成する。制御回路２は、当該生成した二つのクロック信号を差動クロック信号として二つの信号線４ａ、４ｂに出力する。このようにして、制御回路２は、差動クロック信号を差動伝送線４に出力する。
【００３２】
また、制御回路２は、不図示のコントロールバス、アドレスバス、及びデータバスによってＤＤＲメモリー３と接続されている。コントロールバスは、データの読み書き指示等を示す指示信号を伝送するための信号線である。アドレスバスは、ＤＤＲメモリー３におけるデータの記憶領域を示すアドレス信号を伝送するための信号線である。データバスは、ＤＤＲメモリー３に読み書きさせる対象の３２ビット幅のデータを示すデータ信号を伝送するための信号線である。
【００３３】
また、制御回路２は、入出力部２１として機能する。入出力部２１は、上述のコントロールバス、アドレスバス、及びデータバスを用い、ＤＤＲメモリー３に対して３２ビットバス幅のデータを入出力する。入出力部２１によるＤＤＲメモリー３に対するデータの入出力動作については後述する。
【００３４】
また、制御回路２は、上述の制御バスによって、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と通信可能に接続されている。制御回路２は、各部から制御バスを介して入力された制御指示を示すデータや画像データ等の各種データを入出力することにより、各部の動作を制御する。
【００３５】
ＤＤＲメモリー３は、二つの入力端子３１ａ、３１ｂを備えている。二つの入力端子３１ａ、３１ｂは、差動伝送線４を構成する二本の信号線４ａ、４ｂのそれぞれに設けられた分岐点４１ａ、４１ｂに接続されている。二つの入力端子３１ａ、３１ｂには、制御回路２により出力され、差動伝送線４により伝送された差動クロック信号が入力される。また、ＤＤＲメモリー３は、上記のコントロールバス、アドレスバス及びデータバスにより伝送される各信号をそれぞれ入力するための不図示の入力端子を備えている。
【００３６】
ＤＤＲメモリー３は、二つの入力端子３１ａ、３１ｂに入力された差動クロック信号に同期して、内部に設けられた記憶領域に対してデータを読み書きする。
【００３７】
以下、入出力部２１によるＤＤＲメモリー３に対するデータの入出力動作及びＤＤＲメモリー３によるデータの読み書き動作について説明する。
【００３８】
例えば、上述のように、画像読取部２００から入力された画像データをＤＤＲメモリー３に記憶するとする。この場合、入出力部２１は、差動クロック信号に同期して、データの書き込み指示を示す指示信号をコントロールバスに出力し、当該画像データのうち３２ビットのデータを示すデータ信号をデータバスに出力し、当該３２ビットのデータの書き込み先の記憶領域を示すアドレス信号をアドレスバスに出力する。
【００３９】
一方、ＤＤＲメモリー３は、二つの入力端子３１ａ、３１ｂに入力された差動クロック信号に同期して、コントロールバスを介して入力された指示信号、データバスを介して入力されたデータ信号及びアドレスバスを介して入力されたアドレス信号を受信する。そして、ＤＤＲメモリー３は、当該受信した指示信号が示す書込み指示に従い、当該受信したデータ信号が示す３２ビットのデータを、当該受信したアドレス信号が示す記憶領域に書き込む。
【００４０】
以上の処理を繰り返すことにより、入出力部２１は、差動クロック信号に同期して、画像読取部２００から入力された画像データを３２ビットずつＤＤＲメモリー３に対し出力する。ＤＤＲメモリー３は、差動クロック信号に同期して当該画像データを３２ビットずつ書き込む。
【００４１】
一方、例えば、上述のように、画像形成部３００へ出力する画像データをＤＤＲメモリー３から読み出すとする。この場合、入出力部２１は、差動クロック信号に同期して、データの読み出し指示を示す指示信号をコントロールバスに出力し、当該画像データのうちの３２ビットのデータが書き込まれた記憶領域を示すアドレス信号をアドレスバスに出力する。
【００４２】
一方、ＤＤＲメモリー３は、二つの入力端子３１ａ、３１ｂに入力された差動クロック信号に同期して、コントロールバスを介して入力された指示信号及びアドレスバスを介して入力されたアドレス信号を受信する。そして、ＤＤＲメモリー３は、当該受信した指示信号が示す読み出し指示に従い、当該受信したアドレス信号が示す記憶領域から３２ビットのデータを読み出す。そして、ＤＤＲメモリー３は、二つの入力端子３１ａ、３１ｂに入力された差動クロック信号に同期して、当該読み出した３２ビットのデータを示すデータ信号をデータバスに出力する。そして、入出力部２１は、差動クロック信号に同期して、データバスを介して入力されたデータ信号を受信し、当該データ信号が示す３２ビットのデータを取得する。
【００４３】
以上の処理を繰り返し行うことにより、入出力部２１は、ＤＤＲメモリー３に、差動クロック信号に同期して、３２ビットずつ画像データを読み出させる。これにより、入出力部２１には、ＤＤＲメモリー３によって読み出された画像データが３２ビットずつデータバスを介して入力される。
【００４４】
終端回路５は、抵抗素子等のインピーダンス素子を備え、差動伝送線４の特性インピーダンスと、ＤＤＲメモリー３の二つの入力端子３１ａ、３１ｂにおける入力インピーダンスと、を整合させる。
【００４５】
差動伝送線４の特性インピーダンスは、差動伝送線４において差動クロック信号が伝送されるときの電圧と電流との比率を示す。差動伝送線４の特性インピーダンスは、差動伝送線４を構成する各信号線４ａ、４ｂの幅及び厚みや、二本の信号線４１ａ、４１ｂ間の間隔等を用いた周知の算出方法で算出される、或いは、試験運転等の実験値に基づき定められる。
【００４６】
二つの入力端子３１ａ、３１ｂにおける入力インピーダンスは、二つの入力端子３１ａ、３１ｂに入力される電圧と電流との比率を示す。当該入力インピーダンスは、ＤＤＲメモリー３の製造メーカーから仕様として提供される、或いは、試験運転等の実験値に基づき定められる。
【００４７】
一般的に、二つの入力端子３１ａ、３１ｂにおける入力インピーダンスは、差動伝送線４の特性インピーダンスよりも大きい。このため、終端回路５を設けずに、差動伝送線４により伝送された差動クロック信号を当該二つの入力端子３１ａ、３１ｂに入力した場合、信号が反射し、当該信号がノイズとなって伝送中の差動クロック信号の波形に歪みを生じさせる。
【００４８】
このため、終端回路５は、自身のインピーダンスと差動伝送線４の特性インピーダンスとの和が、二つの入力端子３１ａ、３１ｂにおける入力インピーダンスと等しくなるようなインピーダンスを有するインピーダンス素子を備えて構成される。
【００４９】
つまり、終端回路５は、内部に備えるインピーダンス素子のインピーダンスと差動伝送線４の特性インピーダンスとの和を、二つの入力端子３１ａ、３１ｂにおける入力インピーダンスと等しくすることにより、差動伝送線４の特性インピーダンスと、二つの入力端子３１ａ、３１ｂにおける入力インピーダンスと、を整合させる。
【００５０】
このように、上記実施形態の構成によれば、差動伝送線４の一端が制御回路２に接続され、他端が終端回路５に接続され、差動伝送線４を構成する二本の信号線４ａ、４ｂのそれぞれに設けられた分岐点４１ａ、４１ｂに、ＤＤＲメモリー３の二つの入力端子３１ａ、３１ｂがそれぞれ接続される。つまり、差動伝送線４の終端に終端回路５が接続される。
【００５１】
このため、ＤＤＲメモリー３の二つの入力端子３１ａ、３１ｂが、所謂スタブとなった信号線に接続された状態になる虞を低減することができる。これにより、差動クロック信号が所謂グランド（０Ｖ）を基準に電圧レベルが決定されるシングルエンド信号と同様の状態でＤＤＲメモリー３に入力されることを抑制することができる。
【００５２】
これに対し、図３に示すように、二本の信号線９ａ、９ｂからなる差動伝送線９の一端に制御回路９２を接続し、他端にＤＤＲメモリー９３を接続し、終端回路９５を制御回路９２とＤＤＲメモリー９３との間に配置して従来のように制御部９００を構成したとする。
【００５３】
この場合、二本の信号線９ａ、９ｂのうち、終端回路９５の両端が接続されている分岐点Ｄ１、Ｄ２からＤＤＲメモリー９３までの配線部（図３の破線部）が所謂スタブ（分岐配線）となる。このため、当該配線部において伝送される差動クロック信号は、所謂シングルエンド信号と同様の状態で伝送される。
【００５４】
これにより、図４に示すように、ＤＤＲメモリー９３に入力される差動クロック信号の波形Ｘａ、Ｘｂの立ち上がり／立ち下がり時（過渡応答時）におけるオーバーシュート／アンダーシュートが大きくなり、差動クロック信号の波形が大きく歪むことになる。
【００５５】
しかし、制御部１００の構成によれば、差動クロック信号が所謂シングルエンド信号と同様の状態でＤＤＲメモリー３に入力されることを抑制し、図５に示すように、差動クロック信号の波形Ｗａ、Ｗｂの立ち上がり／立ち下がり時におけるオーバーシュート／アンダーシュートの大きさを、図４に示す場合に比して小さくすることができる。これにより、差動クロック信号の波形の歪みを抑制することができる。
【００５６】
また、上記のように差動クロック信号の波形の歪みが抑制されると、ＤＤＲメモリー３は、波形の歪みが抑制された差動クロック信号に同期して、適切なタイミングでデータを読み書きすることができる。
【００５７】
これにより、ＤＤＲメモリー３が、入出力部２１からデータバスを介してデータを取得するタイミングにずれが生じたことによってデータを正常に取得することができなかったために、不正なデータがＤＤＲメモリー３に書き込まれる虞を軽減することができる。
【００５８】
また、ＤＤＲメモリー３が、読み出したデータを示すデータ信号を出力するタイミングにずれが生じたことによってデータ信号を正常に出力することができなかったために、入出力部２１によって不正なデータが取得される虞を軽減することができる。
【００５９】
また、差動クロック信号の波形が変化するときのオーバーシュート／アンダーシュートが抑制されるので、制御回路２とＤＤＲメモリー３とを接続するデータバス、アドレスバス、コントロールバス等の差動伝送線４近傍の信号線に流れる各種信号の波形が、所謂クロストークの影響で歪む虞を軽減することができる。
【００６０】
また、差動クロック信号の波形が変化するときのオーバーシュート／アンダーシュートが抑制されるので、差動伝送線４によって波形に歪みがある差動クロック信号が伝送される場合に比して、差動伝送線４から輻射されるノイズを軽減することができる。これにより、制御基板１０から生じるＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減することができる。
【００６１】
また、波形の歪みが抑制された差動クロック信号をＤＤＲメモリー３に入力することができるので、制御基板１０に配置するＤＤＲメモリー３を、入力される差動クロック信号の波形の歪みの影響を受けずに適切なタイミングで読み書き動作可能な高度且つ高価なＤＤＲメモリー３に限定することなく、柔軟に選択することができる。その結果、例えば、制御基板１０に安価なＤＤＲメモリー３を配置する等して、制御基板１０を構成するのに必要なコストを低減することができる。
【００６２】
一般的に、近年の複合機やプリンター等の画像形成装置に搭載されている制御基板には、ＣＰＵやＡＳＩＣ等の制御回路と、制御回路から出力される差動クロック信号に同期して動作するＤＤＲメモリーと、が配置されている。当該制御回路は、ＤＤＲメモリーに対して３２ビットバス幅のデータを入出力する入出力部を備えている。
【００６３】
このため、上記実施形態の構成の制御部１００を画像形成装置に備えられた制御基板に好適に配置することができる。
【００６４】
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。
【００６５】
（１）図６は、本発明に係る配置回路の変形実施形態に係る制御部１００の概略構成図である。図６に示すように、制御部１００が、３２ビット幅のデータを入出力可能なＤＤＲメモリー３に代えて、１６ビット幅のデータを入出力可能なＤＤＲメモリー３を二つ備えるようにし、これに合わせて、二つの差動伝送線４、二つの終端回路５を備えるようにしてもよい。
【００６６】
そして、制御回路２と各ＤＤＲメモリー３とを、コントロールバス、アドレスバス及び１６ビット幅のデータを示すデータ信号を伝送するデータバスによって接続するようにしてもよい。そして、入出力部２１が、上述した動作と同様にして、二つのＤＤＲメモリー３のそれぞれに対して１６ビットバス幅のデータを同タイミングで入出力することにより、３２ビットバス幅のデータを入出力するようにしてもよい。
【００６７】
（２）ＤＤＲメモリー３は、３２ビット幅又は１６ビット幅のデータを入出力可能なＤＤＲメモリー３に限らず、８ビット幅又は６４ビット幅のデータを入出力可能なものであってもよい。これに合わせて、図２及び図６を用いて説明した制御部１００の構成と同様に、差動伝送線４及び終端回路５を配置してもよい。そして、入出力部２１が、当該ＤＤＲメモリーが入出力可能なデータ幅と同じデータ幅のデータを、当該ＤＤＲメモリーに対して入出力するようにしてもよい。
【符号の説明】
【００６８】
１  複合機（画像形成装置）
１０  制御基板
１００  制御部（配線回路）
２  制御回路
２１  入出力部
３  ＤＤＲメモリー
４  差動伝送線
４ａ、４ｂ  二本の信号線
５  終端回路
３１ａ、３１ｂ  二つの入力端子
４１ａ、４１ｂ  分岐点
２００  画像読取部（画像処理部）
３００  画像形成部（画像処理部）
【図１】
2016134118.tif 000003
【図２】
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【図３】
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【図６】
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【図４】
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【図５】
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