(57)【要約】【課題】集積回路（ＩＣ）設計図のレイアウトを容易にするためのシステムおよび技術を提供する。【解決手段】特異な色パターンを、ネットに対応する、ＩＣ設計図のレイアウト内の一組の形状に割当てることができる。次に、ＩＣ設計図のレイアウトを、ＩＣ設計ツールのグラフィカルユーザインターフェイス（ＧＵＩ）に表示することができる。いくつかの実施形態は、マルチゲート素子の拡散領域を、この拡散領域が一組のフィントラックに対して位置合わせされるように、素子コンタクトの場所に対して移動させることができ、各マルチゲート素子の各フィンはフィントラック上に位置する。【選択図】図５Ｂ
2017191598.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣ設計図のカスタムレイアウトを容易にするための方法であって、前記方法は、
ＩＣ設計図における一組のネットに含まれる各ネットごとに、前記ネットに対応する、前記ＩＣ設計図のレイアウト内の一組の形状に、特異な色パターンを割当てるステップを含み、前記一組の形状に含まれる各形状は、前記ＩＣ設計図に基づいて製造可能なＩＣチップ内の物理的構造に対応し、
前記ＩＣ設計図のレイアウトを、ＩＣ設計ツールのグラフィカルユーザインターフェイス（ＧＵＩ）に表示するステップを含み、前記ＩＣ設計図のレイアウト内の各形状は、前記形状に割当てられた前記色パターンを用いて、前記ＩＣ設計ツールのＧＵＩに表示される、方法。
【請求項２】
一組のＧＵＩオブジェクトを、前記ＩＣ設計図のレイアウト内に、前記ＩＣ設計図のレイアウト内の形状を切断するために表示するステップをさらに含み、前記一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、少なくとも１つの形状を切断することが可能な、前記ＩＣ設計図のレイアウト内の場所に対応し、２つのネット間のショートは、２つの特異な色パターンを用いて着色された、前記ＩＣ設計図のレイアウト内の隣合う２つの形状に対応し、
ユーザによって選択された各ＧＵＩオブジェクトごとに、前記選択されたＧＵＩオブジェクトに対応する場所において少なくとも１つの形状を切断するステップをさらに含む、請求項１に記載の方法。
【請求項３】
一組のＧＵＩオブジェクトを、前記ＩＣ設計図のレイアウト内に、電気的コンタクトを形成するために表示するステップをさらに含み、前記一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、前記ＩＣ設計図のレイアウト内のある形状に対応し、
ユーザによって選択された各ＧＵＩオブジェクトに対応する各形状に、電気的コンタクトを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
ユーザが対応するＧＵＩオブジェクトを選択することによって形成した電気的コンタクト間に、ルータを用いて電気的接続を形成するステップをさらに含む、請求項３に記載の方法。
【請求項５】
各色パターンは、色とパターンとの組合わせである、請求項１に記載の方法。
【請求項６】
コンピュータによって実行されたときに集積回路（ＩＣ）設計図のカスタムレイアウトを容易にするための方法を前記コンピュータに実行させる命令が格納された非一時的なコンピュータ読取可能な記憶媒体であって、前記方法は、
ＩＣ設計図における一組のネットに含まれる各ネットごとに、前記ネットに対応する、前記ＩＣ設計図のレイアウト内の一組の形状に、特異な色パターンを割当てるステップを含み、前記一組の形状に含まれる各形状は、前記ＩＣ設計図に基づいて製造可能なＩＣチップ内の物理的構造に対応し、
前記ＩＣ設計図のレイアウトを、ＩＣ設計ツールのグラフィカルユーザインターフェイス（ＧＵＩ）に表示するステップを含み、前記ＩＣ設計図のレイアウト内の各形状は、前記形状に割当てられた前記色パターンを用いて、前記ＩＣ設計ツールのＧＵＩに表示される、非一時的なコンピュータ読取可能な記憶媒体。
【請求項７】
一組のＧＵＩオブジェクトを、前記ＩＣ設計図のレイアウト内に、前記ＩＣ設計図のレイアウト内の形状を切断するために表示するステップをさらに含み、前記一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、少なくとも１つの形状を切断することが可能な、前記ＩＣ設計図のレイアウト内の場所に対応し、２つのネット間のショートは、２つの特異な色パターンを用いて着色された、前記ＩＣ設計図のレイアウト内の隣合う２つの形状に対応し、
ユーザによって選択された各ＧＵＩオブジェクトごとに、前記選択されたＧＵＩオブジェクトに対応する場所において少なくとも１つの形状を切断するステップをさらに含む、請求項６に記載の非一時的なコンピュータ読取可能な記憶媒体。
【請求項８】
一組のＧＵＩオブジェクトを、前記ＩＣ設計図のレイアウト内に、電気的コンタクトを形成するために表示するステップをさらに含み、前記一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、前記ＩＣ設計図のレイアウト内のある形状に対応し、
ユーザによって選択された各ＧＵＩオブジェクトに対応する各形状に、電気的コンタクトを形成するステップをさらに含む、請求項６に記載の非一時的なコンピュータ読取可能な記憶媒体。
【請求項９】
ユーザが対応するＧＵＩオブジェクトを選択することによって形成した電気的コンタクト間に、ルータを用いて電気的接続を形成するステップをさらに含む、請求項８に記載の非一時的なコンピュータ読取可能な記憶媒体。
【請求項１０】
各色パターンは、色とパターンとの組合わせである、請求項６に記載の非一時的なコンピュータ読取可能な記憶媒体。
【請求項１１】
マルチゲート素子のカスタムレイアウトを容易にするための方法であって、前記方法は、
マルチゲート素子を、ＩＣ設計レイアウト内に、前記マルチゲート素子の素子コンタクトが、一組の配線トラックに対して位置合わせされるように配置するステップを含み、前記ＩＣ設計レイアウト内の回路素子間の電気的接続は、配線トラックに沿ってルーティングされ、
前記マルチゲート素子の拡散領域を、前記拡散領域が一組のフィントラックに対して位置合わせされるように、前記素子コンタクトの場所に対して移動させるステップを含み、各マルチゲート素子の各フィンはフィントラック上に位置する、方法。
【請求項１２】
前記一組の配線トラックに含まれる隣合う配線トラックの間隔は第１の距離であり、前記一組のフィントラックに含まれる隣合うフィントラックの間隔は第２の距離である、請求項１１に記載の方法。
【請求項１３】
前記マルチゲート素子はフィン電界効果トランジスタ（ＦｉｎＦＥＴ）であり、前記第２の距離は前記第１の距離と異なる、請求項１２に記載の方法。
【請求項１４】
前記ＩＣ設計レイアウト内の形状を１つ以上の色パターンで着色するステップをさらに含み、互いに電気的に接続される予定の形状は、同一の色パターンを用いて着色される、請求項１１に記載の方法。
【請求項１５】
１つ以上のマルチゲート素子内の１つ以上の形状との電気的コンタクトを形成するために、グラフィカルユーザインターフェイス（ＧＵＩ）オブジェクトを前記ＩＣ設計レイアウト内に表示するステップをさらに含む、請求項１１に記載の方法。
【請求項１６】
ユーザによって選択された各ＧＵＩオブジェクトに電気的コンタクトを形成するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記ＩＣ設計レイアウト内の電気的コンタクト間に、ルータを用いて電気的接続を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記マルチゲート素子内のポリシリコン形状を切断するために、グラフィカルユーザインターフェイス（ＧＵＩ）オブジェクトを前記ＩＣ設計レイアウト内に表示するステップをさらに含む、請求項１１に記載の方法。
【請求項１９】
ＧＵＩオブジェクトの場所で、前記マルチゲート素子内のポリシリコン形状を、前記ＧＵＩオブジェクトの選択を受けたことに応じて切断するステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記マルチゲート素子はパラメータ化されたセルによって表わされ、前記パラメータ化されたセルは、ソース、ドレイン、およびゲート接続場所に関するパラメータと、素子寸法に関するパラメータとを含み、各パラメータの値は、前記第１の距離の倍数として特定される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は集積回路（ＩＣ）設計に関する。より具体的には、本開示はＩＣ設計図のカスタムレイアウトに関する。
【背景技術】
【０００２】
背景
関連技術
プロセス技術およびＩＣ設計ソフトウェアツールの向上によって素子サイズは数十年にわたって縮小し続けてきた。しかしながら、プロセス技術が２０ナノメートル（ｎｍ）というプロセスノードに近づきこのプロセスノードを超えると、それに伴って素子サイズの縮小はますます困難になってゆく。具体的には、このようなプロセスノードで性能もパワーも最適化することは、不可能でなくても非常に困難になった。
【０００３】
３次元（３Ｄ）マルチゲート素子設計（ＦｉｎＦＥＴ技術はこのようなマルチゲート技術の１つ）は、より小さな素子サイズに向かって絶え間なく進み続けると予測される。特に、これらの３Ｄマルチゲート素子設計は、従来のプレーナ（planar）素子設計と比べて、性能もパワーも最適化できる。
【０００４】
図１ＡはＦｉｎＦＥＴ素子を示す。ＦｉｎＦＥＴ素子は、シリコン基板１０２および酸化物層１０４から立ち上がっているソース１０６とドレイン１０８とゲート１１０とを含む３次元構造を有する。この３Ｄ構造により、ＦｉｎＦＥＴ素子は、平面領域が同一のプレーナゲートよりも体積が大きい。ゲート１１０の３次元構造は、ソース１０６およびドレイン１０８を含む伝導チャネルの周りを「包んで」いるので、ゲート１１０は伝導チャネルを流れる電流の制御に優れている。ゲート１１０は伝導チャネルの周りを「包んで」いるので、伝導チャネルの３面各々の上にゲートがあるように見える。ＦｉｎＦＥＴ素子が「マルチゲート」素子と呼ばれるのはこのためである。なお、（ソース１０６およびドレイン１０８を含む）伝導チャネルは「フィン（ｆｉｎ）」状に成形されていることから、「Ｆｉｎ電界効果トランジスタ」または略して「ＦｉｎＦＥＴ」という名称が付いている。ＦｉｎＦＥＴ素子がオフ状態のとき、ＦｉｎＦＥＴの本体から漏れる電流はほとんどない。このために、ＦｉｎＦＥＴ素子はプレーナ素子よりも低いしきい値電圧を有することができるので、結果として、サイズが同様のプレーナ素子と比較すると、スイッチング速度が速く、漏れが少なく、動的消費電力が少ない。
【０００５】
ゲートが電流の制御に優れかつオフ状態のときにＦｉｎＦＥＴの本体から漏れる電流がほぼゼロになることを保証すべく、「フィン」の幅を狭くすることは重要である。しかしながら、これは、各「フィン」の駆動強度が低いことも意味する。ＦｉｎＦＥＴ素子の駆動強度を高める手法は少なくとも２つある。一方の手法は「フィン」の高さを増すことである。しかしながら、フィンの高さが異なるＦｉｎＦＥＴを確実に製造することは非常に困難である。他方の手法は、いくつかの半導体製造施設で使用されているものであるが、複数のＦｉｎＦＥＴ素子を並列に用いることである。図１Ｂは、如何にして複数のＦｉｎＦＥＴ素子を並列に用いて駆動強度を高められるかを示す。図１Ｂに示されるＦｉｎＦＥＴ素子は、複数のソース１５２と複数のドレイン１５４とを含む。総駆動電流は、これらの「フィン」を流れる個々の電流の総和である。なお、各「フィン」を流れる電流は、同一のゲートすなわちゲート１５０によって制御される。また、この手法の場合、「フィン」の高さは変わらず、素子の拡大縮小は同一の素子に複数の「フィン」を設けることによって実現される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＩＣ設計ツールを用いて、ＩＣ設計レイアウトを、特にＦｉｎＦＥＴ素子のようなマルチゲート素子を含むＩＣ設計レイアウトを作成し操作することは、非常に長い時間を要し負担が大きい。
【課題を解決するための手段】
【０００７】
概要
本明細書に記載のいくつかの実施形態は、ＦｉｎＦＥＴ素子等のマルチゲート素子を含むＩＣ設計レイアウトを作成し操作するためのＩＣ設計ツールを提供する。具体的には、いくつかの実施形態は、マルチゲート素子のカスタムレイアウトを容易にするグラフィカルユーザインターフェイス（ＧＵＩ）の特徴を提供する。
【０００８】
動作中に、いくつかの実施形態は、マルチゲート素子を、ＩＣ設計レイアウト内に、このマルチゲート素子の素子コンタクト（たとえばゲートコンタクト、ソースコンタクト、またはドレインコンタクト）が、一組の配線トラックに対して位置合わせされるように配置することができ、このＩＣ設計レイアウト内の回路素子間の電気的接続は、配線トラックに沿ってルーティングされる。次に、本実施形態は、マルチゲート素子の拡散領域を、この拡散領域が一組のフィントラックに対して位置合わせされるように、素子コンタクトの場所に対して移動させることができ、各マルチゲート素子の各フィンはフィントラック上に位置する。なお、上記一組の配線トラックに含まれる隣合う配線トラックの間隔は第１の距離であってもよく、上記一組のフィントラックに含まれる隣合うフィントラックの間隔は第２の距離であってもよい。いくつかの実施形態において、第２の距離は、第１の距離と異なっていてもよく、たとえば第１の距離よりも小さくてもよい。
【０００９】
上記マルチゲート素子をＩＣ設計図に配置する前に、いくつかの実施形態は、上記マルチゲート素子を配置するための配置場所を受け付けてもよい。次に、本実施形態は、上記配置場所に最も近い一組の配線トラックに含まれる１つの配線トラックに基づいて、上記マルチゲート素子の、スナップされた配置場所を決定してもよい。
【００１０】
いくつかの実施形態において、ＩＣ設計における一組のネット（net）に含まれる各ネットごとに、このネットに対応する、ＩＣ設計図のレイアウト内の一組の形状に、特異な色パターンを割当ててもよく、上記一組の形状に含まれる各形状は、ＩＣ設計図に基づいて製造可能なＩＣチップ内の物理的構造に対応する。次に、本実施形態は、上記ＩＣ設計図のレイアウトを、ＩＣ設計ツールのＧＵＩに表示してもよく、上記ＩＣ設計図のレイアウト内の各形状は、この形状に割当てられた色パターンを用いて、ＩＣ設計ツールのＧＵＩに表示される。具体的には、いくつかの実施形態は、ＩＣ設計レイアウト内の形状を、１つ以上の色パターンで着色してもよく、互いに電気的に接続される予定である形状は、同一の色パターンを用いて着色される。その結果得られた表示をＧＵＩを介してユーザに示すことにより、ユーザが色パターンに基づいてＩＣ設計レイアウト内の形状を電気的に接続することを支援できる。
【００１１】
いくつかの実施形態は、一組のＧＵＩオブジェクトを、ＩＣ設計図のレイアウト内に、電気的コンタクトを形成するために表示してもよく、一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、ＩＣ設計図のレイアウト内のある形状に対応する。次に、本実施形態は、ユーザによって選択された各ＧＵＩオブジェクトに対応する各形状に、電気的コンタクトを形成してもよい。本実施形態は次に、ユーザが対応するＧＵＩオブジェクトを選択することによって形成した電気的コンタクト間に、ルータを用いて電気的接続を形成してもよい。具体的には、いくつかの実施形態において、ＧＵＩオブジェクトを、電気的コンタクトを形成するために、ＩＣ設計レイアウト内に表示してもよい。各ＧＵＩオブジェクト（たとえば正方形の記号）は、マルチゲート素子内のある形状（たとえばゲートに対応する矩形）に対応し得る。次に、ユーザによって（たとえばマウスクリックによって）選択された各ＧＵＩオブジェクトごとに、本実施形態は、ＧＵＩオブジェクトの場所に電気的コンタクトを形成してもよい。次に、ＧＵＩオブジェクトを選択することによってＩＣ設計レイアウト内に形成された電気的コンタクト間に、ルータを用いて電気的接続を形成してもよい。
【００１２】
いくつかの実施形態は、一組のＧＵＩオブジェクトを、ＩＣ設計図のレイアウト内に、このＩＣ設計図のレイアウト内の形状を切断するために表示してもよく、一組のＧＵＩオブジェクトに含まれる各オブジェクトは、少なくとも１つの形状を切断することが可能な、ＩＣ設計図のレイアウト内の場所に対応し、２つのネット間のショートは、２つの特異な色パターンを用いて着色された、ＩＣ設計図のレイアウト内の隣合う２つの形状に対応する。次に、このプロセスは、ユーザによって選択された各ＧＵＩオブジェクトごとに、選択されたＧＵＩオブジェクトに対応する場所において少なくとも１つの形状を切断してもよい。いくつかの実施形態において、ＧＵＩオブジェクトは、マルチゲート素子内のポリシリコン形状を切断するために、ＩＣ設計レイアウト内に表示することができる。具体的には、各ＧＵＩオブジェクト（たとえば正方形の記号）は、マルチゲート素子内のある形状（たとえばゲートに対応する矩形）に対応し得る。次に、（たとえば連続する２回のマウスクリックによって）ユーザが選択した各ＧＵＩオブジェクトごとに、本実施形態は、選択されたＧＵＩオブジェクトの場所で、ポリシリコン形状を切断することができる。
【００１３】
いくつかの実施形態において、マルチゲート素子は、パラメータ化されたセルによって表わすことができ、パラメータ化されたセルは、（１）ソース、ドレイン、およびゲート接続場所に関するパラメータと、（２）素子寸法に関するパラメータとを含み、各パラメータの値は、配線ピッチの倍数として特定される（配線ピッチは、１つの配線トラックの中央から隣の配線トラックの中央までの距離として定義し得る）。たとえば、配線ピッチがｄナノメートルに等しくかつパラメータ化されたセルのパラメータの値が「３」に等しい場合、これは、パラメータ値が３ｄナノメートルに等しいことを意味する。
【００１４】
本特許出願（または発行済の特許）は、カラー図面を少なくとも１つ含む。公開後の本特許出願（または発行済の特許）とそのカラー図面のコピーは、必要な料金を支払って要求すれば特許庁から提供されるであろう。
【図面の簡単な説明】
【００１５】
【図１Ａ】特定のマルチゲート技術であるＦｉｎＦＥＴ素子を示す。
【図１Ｂ】如何にして複数のＦｉｎＦＥＴ素子を並列に用いて駆動強度を高められるかを示す。
【図２Ａ】本明細書に記載のいくつかの実施形態に従うルーティンググリッドを示す。
【図２Ｂ】本明細書に記載のいくつかの実施形態に従う一組のフィントラックを示す。
【図３Ａ】本明細書に記載のいくつかの実施形態に従い、如何にしてＩＣ設計レイアウトツールのＧＵＩを用いてマルチゲート素子を配置できるかを示す。
【図３Ｂ】本明細書に記載のいくつかの実施形態に従い、如何にしてＩＣ設計レイアウトツールのＧＵＩを用いてマルチゲート素子を配置できるかを示す。
【図３Ｃ】本明細書に記載のいくつかの実施形態に従い、如何にしてＩＣ設計レイアウトツールのＧＵＩを用いてマルチゲート素子を配置できるかを示す。
【図３Ｄ】本明細書に記載のいくつかの実施形態に従い、如何にしてＩＣ設計レイアウトツールのＧＵＩを用いてマルチゲート素子を配置できるかを示す。
【図３Ｅ】本明細書に記載のいくつかの実施形態に従い、如何にしてＩＣ設計レイアウトツールのＧＵＩを用いてマルチゲート素子を配置できるかを示す。
【図４Ａ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図４Ｂ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図４Ｃ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図４Ｄ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図４Ｅ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図４Ｆ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図４Ｇ】本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。
【図５Ａ】本明細書に記載のいくつかの実施形態に従う、マルチゲート素子を配置するためのプロセスを示す。
【図５Ｂ】本明細書に記載のいくつかの実施形態に従う、ＩＣ設計図のカスタムレイアウトを容易にするためのプロセスを示す。
【図５Ｃ】本明細書に記載のいくつかの実施形態に従う、ＩＣ設計図のレイアウト内にコンタクトを形成するためのプロセスを示す。
【図５Ｄ】本明細書に記載のいくつかの実施形態に従う、ＩＣ設計図のレイアウト内の１つ以上の形状を切断するためのプロセスを示す。
【図６】本明細書に記載のいくつかの実施形態に従うカスタムレイアウトシステムを示す。
【発明を実施するための形態】
【００１６】
詳細な説明
以下の説明は、当業者が本発明を実現し使用できるようにするために示され、特定のアプリケーションおよびその必要条件という文脈の中で提供される。開示されている実施形態のさまざまな変形は、当業者には直ちに明らかになるであろう。本明細書で定義されている一般的な原則は、本発明の精神および範囲から逸脱することなく他の実施形態およびアプリケーションに適用し得る。よって、本発明は、示されている実施形態に限定されるのではなく、本明細書に開示されている原則および特徴に従う最大範囲と一致することを意図している。
【００１７】
ＩＣ設計の概要
ＩＣ設計ソフトウェアツールを用いてＩＣ設計図を作成することができる。ＩＣ設計図が完成すると、製造、パッケージング、および組立てを経て、ＩＣチップを製造することができる。ＩＣ設計および製造プロセスは全体として複数のエンティティを含み得る。たとえば、ある企業がＩＣ設計フローで使用されるソフトウェアツールを作成し、別の企業が上記ＩＣ設計フローを利用してこのソフトウェアツールを使用することによりＩＣ設計図を作成し、また別の企業が上記ＩＣ設計フローを利用して作成されたＩＣ設計図に基づいてＩＣチップを製造する場合がある。ＩＣ設計フローに含まれる工程のうちのいずれか１つが改善されると、結果としてＩＣ設計および製造プロセス全体が改善されることになる。たとえば、ＩＣ設計フローで使用される改善されたソフトウェアツールは、ＩＣ設計および製造プロセス全体を改善する。ＩＣ設計フローは複数の工程を含み得る。各工程は、１つ以上のＩＣ設計ソフトウェアツールの使用を必要とする場合がある。ＩＣ設計工程および関連するソフトウェアツールのいくつかの例を以下で説明する。これらの例は、専ら説明を目的としているのであって、実施形態を開示されている形態に限定することを意図しているのではない。
【００１８】
いくつかのＩＣ設計ソフトウェアツールは、ＩＣ設計者が実現したい機能をＩＣ設計者が記述することを可能にする。これらのツールは、ＩＣ設計者がwhat-if計画を実行することによって機能を改良すること、コストを抑えること等も可能にする。論理設計および機能検証中に、ＨＤＬ（ハードウェア記述言語）の、たとえばSystemVerilogのコードを書込むことができ、設計の機能精度を検査することができる。たとえば、設計を検査することにより、正確な出力の生成を保証することができる。
【００１９】
テストのための合成および設計中に、１つ以上のＩＣ設計ソフトウェアツールを用いて、ＨＤＬコードをネットリストに変換することができる。さらに、このネットリストを、対象とする技術に合わせて最適化することができ、テストを設計し実施することにより、完成したチップを検査することができる。ネットリストの検証中に、このネットリストがタイミング制約を満たすか否かおよびＨＤＬコードに対応しているか否かについて検査することができる。
【００２０】
設計計画中に、チップの全体平面図を構成しタイミングとトップレベルルーティングについて分析することができる。物理的な実装中に、回路素子をレイアウトに配置し電気的に接続することができる。本明細書に記載のいくつかの実施形態は、ＩＣ設計図（たとえばマルチゲート素子を含むＩＣ設計図）のレイアウトを作成するための設計計画中に使用できるソフトウェアツールを提供することにより、ＩＣ設計および製造プロセス全体を改善することができる。具体的には、本明細書に記載のいくつかの実施形態は、１つ以上のＩＣ設計ツールの、使い易さ、性能、および／またはＱｏＲを改善することができる。
【００２１】
分析および抽出中に、回路の機能をトランジスタレベルで検証し、寄生を抽出することができる。物理的な検証中に、設計を検査することにより、製造、電気的事項、リソグラフィーに関する事項、および回路の正確さを保証することができる。
【００２２】
解像度の改善中に、形状操作をレイアウトに対して実行することにより、設計の生産性を高めることができる。マスクデータの作成中に、設計を「テープアウトする」ことにより、製造中に使用されるマスクを作ることができる。
【００２３】
マルチゲート素子のカスタムレイアウトの概要
ＩＣ設計レイアウト内の回路素子は、ルーティンググリッドに沿ってルーティングされるワイヤを用いて互いに電気的に接続することができる。図２Ａは、本明細書に記載のいくつかの実施形態に従うルーティンググリッドを示す。一般的に、金属トラック２０２が等間隔の一組の横線と縦線に配置されている。隣合う２本の金属トラック間の距離は金属ピッチと呼ばれる。図２Ａでは縦方向の金属ピッチと横方向の金属ピッチは等しいが、一般的には等しいピッチである必要はない。１つの回路素子の出力端子Ｐ１と別の回路素子の入力端子Ｐ２との間に電気的な接続が必要なときは、図２Ａに示されるように金属ワイヤを横方向の金属トラックと縦方向の金属トラックに沿ってルーティングすればよい。
【００２４】
半導体製造技術では、レイアウト内の予め定められた一組のフィントラックに沿ってフィンを配置する必要がある場合がある。図２Ｂは、本明細書に記載のいくつかの実施形態に従う一組のフィントラックを示す。ＦｉｎＦＥＴ素子をＩＣ設計レイアウト内に配置するとき、このＦｉｎＦＥＴ素子は一般的に２つの制約を満たす必要がある。第１に、ＦｉｎＦＥＴ素子のフィンはフィントラックに沿って配置されなければならない。第２に、ゲートの端部はフィントラックに対して位置合わせされなければならない、すなわち、ゲートの長さはフィンピッチの倍数でなければならない。
【００２５】
なお、ＦｉｎＦＥＴ素子のソースおよびドレインはフィントラック上に位置し、従来の回路レイアウトツールの場合はゲートの電気的コンタクトもフィントラックに対して位置合わせされる。ＦｉｎＦＥＴ素子を他の回路素子と電気的に接続するときは、ワイヤを、ＦｉｎＦＥＴ素子のゲート端子、ソース端子、およびドレイン端子から他の回路素子の端子までルーティングする必要があるであろう。従来の回路レイアウトツールは、ＦｉｎＦＥＴ素子をフィントラックに基づいて配置する。残念ながら、図２Ｂに示されるように、フィントラック２０４は金属トラック２０２と同一直線上にない場合がある。このため、従来の回路レイアウトツールは、レイアウト技術者が必要な素子接続を行なうのに最適でない端子位置をもたらす可能性がある。なぜなら、フィンピッチと金属ピッチは一致していないからである。従来の回路レイアウトツールには他の欠点もある。従来の回路レイアウトツールは、レイアウト技術者が、接続が必要な場所を、フライトラインまたはネットハイライトを用いることで視覚化することを支援する。しかしながら、ＦｉｎＦＥＴ技術では適切な接続性を得るために切断層を追加することも必要だが、切断が必要なレイアウト形状の場所をフライトラインを用いて示すことはできない。加えて、一旦ＦｉｎＦＥＴ素子が配置されたら、従来の回路レイアウトツールは、レイアウト技術者が複雑さが増しているデザインルールを満たしつつレイアウトを完成させるのには役立たない。従来の回路レイアウトツールは、所与のＩＣ設計レイアウトが１つ以上のデザインルールにいつ違反したかを指摘するが、ＩＣ設計レイアウトが７００頁にわたる一組のデザインルールに違反することを単純に知るのはあまり有益なことではない。ＩＣ設計レイアウトツールは、まずレイアウト設計者がデザインルール違反の発生を少なくするまたはなくすのに役立つのであれば、遥かに有用性が高いであろう。
【００２６】
本明細書に記載のいくつかの実施形態は、上記欠点がないＩＣ設計レイアウトツールを提供する。具体的には、いくつかの実施形態は、レイアウト技術者がＦｉｎＦＥＴ素子間の必要な接続をなすことを容易にする。いくつかの実施形態において、ＦｉｎＦＥＴ素子は、フィントラックではなく配線トラック（すなわち電気的接続のルーティングに使用されるグリッド）上に配置することができる。素子を配線トラック上に配置した後に、拡散領域を最も近いフィントラックにスナップすることにより、ＦｉｎＦＥＴ素子の境界線をフィントラックに対して位置合わせする。
【００２７】
いくつかの実施形態は、ＦｉｎＦＥＴのパラメータ化されたセル（parameterized cell：ＰＣｅｌｌ）を特徴とする。パラメータは、ソース／ドレインおよびゲート接続に関するパラメータと、長さの単位を伴う実数の代わりに（たとえばナノメートルの単位で素子実装面積を特定する代わりに）配線トラックを単位として特定された素子実装面積に関するパラメータである。
【００２８】
可能なすべての接続が配線グリッド上にあれば、いくつかの実施形態は、既存のレイアウト上の２次元（２Ｄ）の色分けされたスティック線図を用いる。本開示において「接続マトリクス」と呼ばれる色分けされたスティック線図を用いることにより、ルーティングチャネルを割当て、金属層からＩＣ設計内のすべての素子までの接続を非常に素早く実現することができる。そうすると、実際の接続はルータによって実現できる。
【００２９】
接続マトリクスにおいて、色を既存の形状に加えることにより、接続が必要な場所を示すとともにネットに基づいて切断の追加が必要な場所を示す。具体的には、ポリシリコン上の相反する色と色は、ポリシリコンの切断が必要な場所を示す。ＩＣ設計レイアウト内の既存のオブジェクトを着色することにより、レイアウト技術者は、ＧＵＩの表示に混乱を招くことなく接続性を視覚化することができる。これは、既に混乱しているレイアウト表示にフライトラインを追加する従来のＩＣ設計レイアウトツールとは対照的である。加えて、人間の視覚には限界があるので、（従来のＩＣ設計レイアウトツールで使用される）フライトラインは一般的に、繰返し色なしで、およそ１０色または１０個の固有ネットに限定される。従来のツールと異なり、本明細書に記載のいくつかの実施形態は、着色された形状内の点描パターンを用いることにより、およそ６０個の固有ネットをサポートすることができる。
【００３０】
いくつかの実施形態において、接続マトリクスをＦｉｎＦＥＴのＰＣｅｌｌと統合することにより、レイアウト技術者は、マウスのクリックを用いて（たとえばビアホールを追加することにより）接続をなす、または（たとえばポリシリコンを切断することにより）接続を切断することができる。いくつかの実施形態は、ＤＲＣ（デザインルールチェック）ルールに違反するであろうもはや有効ではない接続を取除くために接続をなすときに、接続マトリクスを適合させることによって、構築することで正しい結果が得られる（correct-by-construction）接続を、実現できる。以下のセクションは、上記実施形態のうちのいくつかをさらに詳細に示す。
【００３１】
マルチゲート素子をカスタムレイアウトに配置
図３Ａ〜図３Ｅは、本明細書に記載のいくつかの実施形態に従い、如何にしてＩＣ設計レイアウトツールのＧＵＩを用いてマルチゲート素子を配置できるかを示す。図３Ａ〜図３Ｅは、専ら説明を目的としているのであって、本明細書に記載の実施形態を開示されている形態に限定することを意図しているのではない。
【００３２】
ＩＣ設計レイアウト図３００は、ＩＣ設計レイアウトツールのＧＵＩウィンドウ内に示すことができる。横方向のグレーのストライプは、Ｆ１〜Ｆ１２で示されているフィントラックに対応する。各コンタクトは、中に十字が示されている白色の正方形で表わされている。たとえば、ＦｉｎＦＥＴ素子３０２および３０４において、コンタクト３０６および３０８は各々、中に十字が示された白色の正方形で表わされている。コンタクト３０６および３０８は、それぞれの拡散領域との電気的接続を形成するためのものである。同様のコンタクトを、ゲートとの電気的接続を形成するために作ることができる（たとえば図４Ｄのゲート構造４０８に対して示されているコンタクト参照）。さらに、ゲートは、一般的に縦方向に延在し、図３Ａに示されているように終端をなしているのではないことに注意されたい（たとえば回路レイアウト図４００の上端から下端まで延在するゲート構造４０８参照）。いくつかの半導体製造技術において、ＦｉｎＦＥＴ素子のソースおよびドレインの終端は、ダミーゲートを用いて実現される。縦方向の明るい赤色の３つの矩形はゲートに対応し、中央の矩形はＦｉｎＦＥＴ素子の実際のゲートであり、他の２つのゲートはソース領域およびドレイン領域の終端を実現するために使用されるダミーゲートである。たとえば、ＦｉｎＦＥＴ素子３０４において、ゲート３１０およびダミーゲート３１６は、縦方向の明るい赤色の矩形を用いて表わされている。拡散領域、たとえばＦｉｎＦＥＴ素子３０４の拡散３１２は、それよりも暗い赤色を用いて表わされている。局所配線は、緑色で表わされており、たとえばＦｉｎＦＥＴ素子３０４の局所配線３１４である。最後に横方向の金属トラックは青色の線で表わされており、縦方向の金属トラックは紫色の線で表わされている。
【００３３】
なお、各ＦｉｎＦＥＴ素子内のコンタクトは、他の素子とは異なる場所に位置していてもよい。たとえば、コンタクト３０８は、ＦｉｎＦＥＴ素子３０４の上端と下端のほぼ中間にあるのに対し、コンタクト３０６は、ＦｉｎＦＥＴ素子３０２の下端により近い場所にある。その理由は、本明細書に記載のいくつかの実施形態は、先ずＦｉｎＦＥＴ素子を（コンタクトの位置を固定する）金属トラック上に配置し、そうすると、このＦｉｎＦＥＴ素子の拡散領域は「振れて（wobble）」最も近いフィントラックにスナップすることができるからである（その結果ＦｉｎＦＥＴ素子の例のそれぞれのコンタクトは互いに異なる場所にある）。
【００３４】
図３Ｂにおいて、ＦｉｎＦＥＴ素子３５０は、ダミーゲート３５２と、コンタクト３５４と、局所配線３５６と、ゲート３５８と、拡散領域３６０とを含み得る。図３Ｃは、（点線で示される）ルーティンググリッドと、（たとえばマウスを用いて）ＩＣ設計レイアウト内で移動させることができるＦｉｎＦＥＴ素子３５０の一例とを示すＧＵＩの表示を示す。レイアウト技術者は、所望の位置を選択した後に、ＩＣ設計レイアウトツールに対してＦｉｎＦＥＴ素子を配置するよう命令することができる。ＩＣ設計レイアウトツールは、この命令を受けて、ＦｉｎＦＥＴ素子を、コンタクトが格子点３６２に対して位置合わせされるように移動させることができる。格子点３６２は、コンタクトに最も近い格子点である。図３Ｄは、格子点３６２がコンタクトに対して位置合わせされた後の表示を示す。しかしながら、図３Ｄに示されるように、拡散領域はフィングリッド（明確にするために図３Ｄには示されていない）に対して位置合わせされていない。そこで、本明細書に記載のいくつかの実施形態は、拡散領域をフィングリッドにスナップする、すなわち、拡散領域を、フィングリッド内で最も近いフィントラックに対して位置合わせされるように移動させる。図３Ｅは、拡散領域がフィングリッドにスナップされた後の表示を示す。なお、拡散領域に対するコンタクトの位置は図３Ｅでは変化している。なぜなら、拡散領域がフィングリッドにスナップされるとき、コンタクトは移動しないからである。
【００３５】
このようにして、本明細書に記載のいくつかの実施形態により、レイアウト技術者は、ＦｉｎＦＥＴ素子のコンタクトがルーティンググリッドに対して位置合わせされかつＦｉｎＦＥＴ素子の拡散領域がフィングリッドに対して位置合わせされるように、ＦｉｎＦＥＴ素子をＩＣ設計レイアウト内に素早くかつ簡単に配置することができる。
【００３６】
マルチゲート素子のカスタムレイアウトのための接続マトリクス
マルチゲート素子（たとえばＦｉｎＦＥＴ素子）が配置されたら、レイアウト技術者はこれらの素子を電気的に接続することができる。図４Ａ〜図４Ｇは、本明細書に記載のいくつかの実施形態に従う、容易にかつ迅速にマルチゲート素子を接続するために使用できるＧＵＩを示す。具体的には、図４Ａ〜図４Ｇは、如何にして２入力マルチプレクサのためのＦｉｎＦＥＴを容易にかつ迅速に接続できるかを示す。図４Ａ〜図４Ｇは、専ら説明を目的としているのであって、本明細書に記載の実施形態を開示されている形態に限定することを意図しているのではない。
【００３７】
図４Ａにおいて、回路レイアウト図４００は、１列のＰＭＯＳ  ＦｉｎＦＥＴ素子４０２と、１列のＮＭＯＳ  ＦｉｎＦＥＴ素子４０４とを含む。ゲートは縦方向の矩形を用いて表わされている。なお、ＰＭＯＳ  ＦｉｎＦＥＴ素子および対応するＮＭＯＳ  ＦｉｎＦＥＴ素子に対して、シングルゲート構造が存在する。たとえば、ゲート構造４０８によって、上部のＰＭＯＳ  ＦｉｎＦＥＴ素子と、下部の対応するＮＭＯＳ  ＦｉｎＦＥＴ素子に対し、１つの電気的に接続されたゲートが形成されている。緑色の矩形は、これらのＦｉｎＦＥＴ素子のソースとドレインを接続するのに使用される局所配線を表わす。
【００３８】
図４Ｂは、如何にして、互いに電気的に接続される予定のＦｉｎＦＥＴ素子の構造を、接続マトリクスを用いて着色できるかを示す。たとえば、緑色のすべての構造体は互いに接続される必要がある。図４Ｂの白色の正方形は、コンタクトを形成できる場所またはポリシリコンを切断できる場所である。図４Ｃは、図４Ｂに注釈を付けることにより、接続マトリクスのこれらの側面を説明している。図４Ｃに示されるように、黄褐色領域は電源電圧接続に対応し、グレー領域、マゼンタ領域、および黄色領域は、２入力ＭＵＸの３つの入力（２つのＭＵＸ入力と１つの選択入力）に対応し、赤色領域は接地接続に対応し、青色領域は２入力ＭＵＸの出力に対応する。白色の正方形は、コンタクト位置および切断位置に対応する。
【００３９】
なお、ゲート構造４０８の上半分と下半分は色が異なっている。これは、これらの上半分と下半分は互いに電気的に接続されてはならないことを意味する。したがって、ゲート構造４０８は、上側のＰＭＯＳ  ＦｉｎＦＥＴ素子と下側のＮＭＯＳ  ＦｉｎＦＥＴ素子が互いに電気的に接続されないよう、切断する必要がある（このことは次の図面に記載され示されている）。一方、ゲート構造４１０は一色だけである。したがって、ゲート構造４１０を切断する必要はない。なぜなら、上側のＰＭＯＳ  ＦｉｎＦＥＴ素子のゲートと下側のＮＭＯＳ  ＦｉｎＦＥＴ素子のゲートは互いに電気的に接続されることになっているからである。具体的には、いくつかの実施形態において、レイアウト技術者は、白色の正方形をクリックすることによって、コンタクトを形成するまたはポリシリコン（たとえばゲート構造４０８）を切断することができる。
【００４０】
図４Ｄは、レイアウト技術者が接続マトリクスを用いてコンタクトを形成しポリシリコンを切断した後のＧＵＩ表示を示す。なお、ゲート構造４０８は中央で切断されているが、ゲート構造４１０は切断されていない。加えて、（ビアホール構造を含む）コンタクトが、他の構造に電気的に接続される必要がある各構造に対して形成されている。このＩＣ設計レイアウト内の他の層は、明確にするために図４Ｄには示されていない。これらの層は図４Ｅに示されている。先に述べたように、接地電圧接続に対応する４つの赤色領域がある。図４Ｅにおいて、右側の３つの赤色領域は局所配線を介して互いに電気的に接続されている。左側の残りの１つの赤色領域は、ワイヤを金属層においてルーティングすることにより、他の赤色領域と電気的に接続できる。
【００４１】
レイアウト技術者は、接続マトリクスを用いてＩＣ設計レイアウト内の適切な場所でコンタクトを形成しポリシリコンを切断した後に、接続マトリクスを「オフにする」ことにより、図４Ｆに示される元のレイアウトを見ることができる。次に、レイアウト技術者はルータを用いることによって金属接続をルーティングしてＩＣ設計レイアウトを完成させることができる。最終結果は図４Ｇに示されている。図４Ｇはまた、この２入力ＭＵＸのさまざまな部位を強調するための注釈（黄色の文字）を含む。具体的には、電源接続には注釈「ｖｐ」が付けられ、接地接続には注釈「ｇｄ」が付けられ、２つの入力には注釈「ａ０」および「ａ１」が付けられ、出力には注釈「ｚ」が付けられ、選択入力には注釈「ｓ」が付けられている。
【００４２】
マルチゲート素子のカスタムレイアウトを容易にするためのプロセス
図５Ａは、本明細書に記載のいくつかの実施形態に従う、マルチゲート素子を配置するためのプロセスを示す。このプロセスは、マルチゲート素子をＩＣ設計レイアウト内に配置するための配置場所を受けること（オペレーション５０２）から始まる。次に、このプロセスは、マルチゲート素子の素子コンタクト（たとえばゲートコンタクト、ソースコンタクト、またはドレインコンタクト）が一組の配線トラックに対して位置合わせされるように、このマルチゲート素子をＩＣ設計レイアウト内に配置することを含み得るものであり、ＩＣ設計レイアウト内の回路素子間の電気的接続は、配線トラックに沿ってルーティングされる（オペレーション５０４）。このプロセスは次に、マルチゲート素子の拡散領域を、拡散領域が一組のフィントラックに対して位置合わせされるように、素子コンタクトの位置に対して移動させることを含み得るものであり、各マルチゲート素子の各フィンはフィントラック上に位置する（オペレーション５０６）。
【００４３】
図５Ｂは、本明細書に記載のいくつかの実施形態に従う、ＩＣ設計図のカスタムレイアウトを容易にするためのプロセスを示す。このプロセスは、ＩＣ設計図における一組のネットに含まれる各ネットごとに、このネットに対応する、ＩＣ設計図のレイアウト内の一組の形状に、特異な色パターンを割当てることから始まり、この一組の形状に含まれる各形状は、上記ＩＣ設計図に基づいて製造可能なＩＣチップ内の物理的構造に対応する（オペレーション５２２）。色パターンは、色とパターンとの組合わせであってもよい。たとえば、図４Ｂにおいて、「接地」ネットに対応する形状には「べた塗りの赤」色パターンが割当てられており、「出力」ネットに対応する形状には「べた塗の青」色パターンが割当てられている。図４Ｂでは「べた塗り」パターンが使用されているが、一般的にＧＵＩはどのようなパターンでも使用できる。たとえば、ＧＵＩはさまざまな種類のハッチングパターンを使用できる。ＧＵＩの形状の着色に使用できる色が一色のみである場合、ＧＵＩは、特異なハッチングパターンを用いて、それぞれ異なるネットに属する形状を特定することができる。次に、このプロセスは、上記ＩＣ設計図のレイアウトを、ＩＣ設計ツールのＧＵＩに表示することができ、このＩＣ設計図のレイアウト内の各形状は、この形状に割当てられた色パターンを用いて、上記ＩＣ設計ツールのＧＵＩに表示される（オペレーション５２４）。いくつかの実施形態において、このプロセスは、ＩＣ設計レイアウトと、このＩＣ設計レイアウト内のマルチゲート素子に対応する形状に関する接続情報とを受けることから始まってもよい。次に、このプロセスは、ＩＣ設計レイアウト内の形状を、１つ以上の色パターンで着色してもよく、互いに電気的に接続される予定である形状は、同一の色パターンを用いて着色される。このプロセスは次に、ＩＣ設計レイアウトを、着色された形状とともに、ＧＵＩを介してユーザに示すことにより、ユーザが色パターンに基づいてＩＣ設計レイアウト内の形状を電気的に接続することを容易にする。
【００４４】
図５Ｃは、本明細書に記載のいくつかの実施形態に従う、ＩＣ設計図のレイアウト内にコンタクトを形成するためのプロセスを示す。このプロセスは、電気的コンタクトを形成するために、一組のＧＵＩオブジェクトをＩＣ設計図のレイアウト内に表示することから始まってもよく、一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、ＩＣ設計図のレイアウト内のある形状に対応する（オペレーション５３２）。次に、このプロセスは、ユーザによって選択された各ＧＵＩオブジェクトに対応する各形状に、電気的コンタクトを形成してもよい（オペレーション５３４）。このプロセスは次に、ユーザが対応するＧＵＩオブジェクトを選択することによって形成した電気的コンタクト間に、ルータを用いて電気的接続を形成してもよい（オペレーション５３６）。いくつかの実施形態において、このプロセスは、１つ以上のマルチゲートデバイス内の１つ以上の形状との電気的コンタクトを形成するためのＩＣ設計レイアウト内にＧＵＩオブジェクトを表示することから始まってもよい。次に、このプロセスは、ユーザから、１つ以上のＧＵＩオブジェクトの選択を受けることができる。そうすると、このプロセスは、ユーザによって選択された各ＧＵＩオブジェクトに、電気的コンタクトを形成することができる。次に、このプロセスは、ＧＵＩオブジェクトの選択によって形成された、ＩＣ設計レイアウト内の電気的コンタクト間に、ルータを用いて電気的接続を形成することができる。
【００４５】
図５Ｄは、本明細書に記載のいくつかの実施形態に従う、ＩＣ設計図のレイアウト内の１つ以上の形状を切断するためのプロセスを示す。このプロセスは、一組のＧＵＩオブジェクトを、ＩＣ設計図のレイアウト内に、ＩＣ設計図のレイアウト内の形状を切断するために表示することから始まってもよく、上記一組のＧＵＩオブジェクトに含まれる各ＧＵＩオブジェクトは、少なくとも１つの形状を切断できる、ＩＣ設計図のレイアウト内の場所に対応し、２つのネット間のショートは、２つの特異な色パターンを用いて着色された、上記ＩＣ設計図のレイアウト内の隣合う２つの形状に対応する（オペレーション５４２）。次に、このプロセスは、ユーザによって選択された各ＧＵＩオブジェクトごとに、選択されたＧＵＩオブジェクトに対応する場所で、少なくとも１つの形状を切断してもよい（オペレーション５４４）。いくつかの実施形態において、このプロセスは、マルチゲート素子内のポリシリコン形状を切断するために、ＩＣ設計レイアウト内にＧＵＩオブジェクトを表示することから始まってもよい。次に、このプロセスは、ユーザから、１つ以上のＧＵＩオブジェクトの選択を受けてもよい。このプロセスは次に、ユーザによって選択された各ＧＵＩオブジェクトの場所で、マルチゲート素子内のポリシリコン形状を切断してもよい。
【００４６】
「カスタムレイアウトシステム」という用語は、概ね、ＩＣ設計、特にマルチゲート素子を含むＩＣ設計図のためのカスタムレイアウトを容易にするハードウェアベースのシステムを意味する。図６は、本明細書に記載のいくつかの実施形態に従うカスタムレイアウトシステムを示す。カスタムレイアウトシステム６０２は、プロセッサ６０４と、メモリ６０６と、記憶装置６０８とを含み得る。具体的には、プロセッサ６０４はメモリ６０６内の記憶場所をアドレス指定することができ、そうすることで、プロセッサ６０４は、メモリ６０６に格納されているデータに（たとえばロード／ストア命令を介して）アクセスし（たとえば論理／浮動小数点／算術命令を介して）このデータを操作することができる。カスタムレイアウトシステム６０２は、表示装置６１４、キーボード６１０、およびポインティングデバイス６１２に結合し得る。記憶装置６０８は、オペレーティングシステム６１６、カスタムレイアウトソフトウェアツール６１８、およびデータ６２０を格納し得る。データ６２０は、カスタムレイアウトソフトウェアツール６１８が必要とする入力および／またはカスタムレイアウトソフトウェアツール６１８によって生成された出力を含み得る。
【００４７】
カスタムレイアウトシステム６０２は、本開示において暗示的または明示的に記載されている１つ以上のオペレーションを自動的に（またはユーザから支援されて）実行し得る。たとえば、カスタムレイアウトシステム６０２はカスタムレイアウトソフトウェアツール６１８をメモリ６０６にロードすることができ、そうすると、カスタムレイアウトソフトウェアツール６１８を用いてＩＣ設計のカスタムレイアウトを作成または編集することができる。
【００４８】
これまでの説明は、当業者が実施形態を実現し使用できるようにするために与えられている。開示されている実施形態のさまざまな変形は直ちに当業者には明らかになるであろう。また、本明細書において定義されている一般原理は、本開示の精神および範囲から外れることなくその他の実施形態および応用例にも適用し得る。よって、本発明は、示されている実施形態に限定されるのではなく、本明細書に開示されている原理および特徴と矛盾しない最も広い範囲に一致することが意図されている。
【００４９】
本開示に記載されているデータ構造およびコードは、コンピュータ読取可能な記憶媒体および／またはハードウェアモジュールおよび／またはハードウェア装置に、部分的または全体的に格納し得る。コンピュータ読取可能な記憶媒体は、限定されないが、揮発性メモリ、不揮発性メモリ、ディスクドライブ、磁気テープ、ＣＤ（コンパクトディスク）、ＤＶＤ（デジタル多目的ディスクもしくはデジタルビデオディスク）等の磁気および光学記憶装置、または、コードおよび／またはデータを格納できる、現在知られているまたは今後開発されるその他の媒体を含む。
【００５０】
本開示に記載されている方法およびプロセスは、コンピュータ読取可能な記憶媒体または記憶装置に格納されているコードおよび／またはデータとして部分的にまたは全体的に実施し得るものであって、コンピュータシステムがこのコードおよび／またはデータを読取って実行したときにこのコンピュータシステムが対応する方法およびプロセスを実行するように、実施し得るものである。上記方法およびプロセスはまた、ハードウェアモジュールまたは装置において部分的にまたは全体的に実施し得るものであって、ハードウェアモジュールまたは装置が起動されたときにハードウェアモジュールまたは装置が対応する方法およびプロセスを実行するように、実施し得るものである。なお、上記方法およびプロセスは、コードと、データと、ハードウェアモジュールまたは装置との組合わせを用いて実施することができる。
【００５１】
本発明の実施形態のこれまでの記載は、専ら例示と説明を目的として示されている。これまでの記載は、すべてを網羅することを意図しているのではなく、本発明を開示されている形態に限定することを意図しているのでもない。したがって、多数の修正および変形が当業者には明らかであろう。加えて、上記開示は本発明を限定することを意図しているのではない。本発明の範囲は、以下の請求項によって定められる。
【図１Ａ】
2017191598.tif 000003
【図１Ｂ】
2017191598.tif 000004
【図２Ａ】
2017191598.tif 000005
【図２Ｂ】
2017191598.tif 000006
【図３Ａ】
2017191598.tif 000007
【図３Ｂ】
2017191598.tif 000008
【図３Ｃ】
2017191598.tif 000009
【図３Ｄ】
2017191598.tif 000010
【図３Ｅ】
2017191598.tif 000011
【図４Ａ】
2017191598.tif 000012
【図４Ｂ】
2017191598.tif 000013
【図４Ｃ】
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【図４Ｄ】
2017191598.tif 000015
【図４Ｅ】
2017191598.tif 000016
【図４Ｆ】
2017191598.tif 000017
【図４Ｇ】
2017191598.tif 000018
【図５Ａ】
2017191598.tif 000019
【図５Ｂ】
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【図５Ｃ】
2017191598.tif 000021
【図５Ｄ】
2017191598.tif 000022
【図６】
2017191598.tif 000023
【外国語明細書】
2017191598000001.pdf