(57)【要約】【課題】信号線に接続された受信回路において、ある周波数帯域で発生する信号振幅の増加を抑制する。【解決手段】メモリシステム１００は、バス配線２０１が形成されたマザーボード２００と、マザーボード２００に実装され、メモリコントローラ３０１から送信された信号を、バス配線２０１を介して受信する複数のメモリデバイス３０２Ａ〜３０２Ｈと、を備えている。バス配線２０１は、主配線２１６と、主配線２１６のそれぞれ異なる複数の分岐箇所２０７Ａ〜２０７Ｄから分岐して、複数のメモリデバイス３０２Ａ〜３０２Ｈにそれぞれ接続された複数の分岐配線２０６Ａ〜２０６Ｈと、を有する。複数の分岐箇所２０７Ａ〜２０７Ｄのうち、分岐箇所２０７Ｂ，２０７Ｃの間に、前記主配線２１６に対して直列に接続された、主配線２１６の電気抵抗値よりも高い電気抵抗値の抵抗素子２０８Ｂが設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号線が形成されたプリント配線板と、
前記プリント配線板に実装され、送信回路から送信された信号を、前記プリント配線板の前記信号線を介して受信する複数の受信回路と、を備え、
前記信号線は、前記送信回路に接続される始端を有する主配線と、前記主配線のそれぞれ異なる複数の分岐箇所から分岐して、前記複数の受信回路にそれぞれ接続された複数の分岐配線と、を有し、
前記複数の分岐箇所のうち、第１分岐箇所と、前記第１分岐箇所に隣接し、前記第１分岐箇所よりも前記始端に対して遠い側の第２分岐箇所との間に、前記主配線に対して直列に接続された、前記主配線の電気抵抗値よりも高い電気抵抗値の抵抗成分が設けられていることを特徴とするプリント回路板。
【請求項２】
前記抵抗成分が、前記プリント配線板に実装された抵抗素子であることを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記抵抗成分の電気抵抗値が、１［Ω］以上６［Ω］以下であることを特徴とする請求項１又は２に記載のプリント回路板。
【請求項４】
前記複数の分岐箇所のうち、前記第２分岐箇所と、前記第２分岐箇所に隣接し、前記第２分岐箇所よりも前記始端に対して遠い側の終端側分岐箇所との間に、前記主配線に対して直列に接続された、前記主配線の電気抵抗値よりも高い電気抵抗値の終端側抵抗成分が設けられていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
【請求項５】
前記終端側抵抗成分が、前記プリント配線板に実装された抵抗素子であることを特徴とする請求項４に記載のプリント回路板。
【請求項６】
前記終端側抵抗成分の電気抵抗値が、１［Ω］以上６［Ω］以下であることを特徴とする請求項４又は５に記載のプリント回路板。
【請求項７】
前記複数の分岐箇所のうち、前記第１分岐箇所と、前記第１分岐箇所に隣接し、前記第１分岐箇所よりも前記始端に対して近い側の始端側分岐箇所との間に、前記主配線に対して直列に接続された、前記主配線の電気抵抗値よりも高い電気抵抗値の始端側抵抗成分が設けられていることを特徴とする請求項１乃至６のいずれか１項に記載のプリント回路板。
【請求項８】
前記始端側抵抗成分が、前記プリント配線板に実装された抵抗素子であることを特徴とする請求項７に記載のプリント回路板。
【請求項９】
前記始端側抵抗成分の電気抵抗値が、１［Ω］以上６［Ω］以下であることを特徴とする請求項７又は８に記載のプリント回路板。
【請求項１０】
前記各分岐箇所から分岐する前記分岐配線の数が１つ又は２つであることを特徴とする請求項１乃至９のいずれか１項に記載のプリント回路板。
【請求項１１】
前記送信回路は、前記プリント配線板に実装されて前記始端に接続されていることを特徴とする請求項１乃至１０のいずれか１項に記載のプリント回路板。
【請求項１２】
前記送信回路が、メモリコントローラであり、
前記受信回路が、前記メモリコントローラにより制御されるメモリデバイスであることを特徴とする請求項１乃至１１のいずれか１項に記載のプリント回路板。
【請求項１３】
前記メモリデバイスが、ＤＤＲ３−ＳＤＲＡＭ又はＤＤＲ４−ＳＤＲＡＭであることを特徴とする請求項１２に記載のプリント回路板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主配線と複数の分岐配線とを有する信号線を介して信号を受信する複数の受信回路を備えたプリント回路板に関する。
【背景技術】
【０００２】
一般に、メモリシステムは、メモリコントローラと複数のメモリデバイスとを有して構成されている。メモリデバイスとしては、ＤＤＲ３−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ３  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が一般的に知られている。
【０００３】
メモリコントローラは、アドレス信号又はコマンド信号（アドレス／コマンド信号）を送信し、各メモリデバイスは、アドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスとの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保のため、複数のＤＤＲ３−ＳＤＲＡＭを搭載して使用する場合が多い。
【０００４】
ＤＤＲ３−ＳＤＲＡＭであるメモリデバイスは、信号伝送タイミングを調整する機能を内蔵している。各メモリデバイスは、アドレス／コマンド信号の高速化が可能なフライバイと呼ばれる一筆書きの主配線から分岐する分岐配線に接続されている（非特許文献１参照）。非特許文献１において、フライバイ配線構造となる信号線の各部位の配線長は厳密に定義されている。フライバイ配線構造は、次世代のＤＤＲ４−ＳＤＲＡＭでの採用も決まっている。
【０００５】
ＤＤＲ３−ＳＤＲＡＭの動作速度範囲は、８００［Ｍｂｐｓ］〜１６００［Ｍｂｐｓ］であったが、規格の更新により２１３３［Ｍｂｐｓ］まで拡張されている。また、ＤＤＲ４−ＳＤＲＡＭの動作速度範囲は、１６００［Ｍｂｐｓ］〜３２００［Ｍｂｐｓ］が見込まれているが、今後更に高速に拡張される可能性もある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＪＥＤＥＣ  ｓｔａｎｄａｒｄ  Ｎｏ．２１Ｃ  ＰＣ３−６４００／ＰＣ３−８５００／ＰＣ３−１０６００／ＰＣ３−１２８００／ＰＣ３−１４９００／ＰＣ３−１７０００  ＤＤＲ３  Ｕｎｂｕｆｆｅｒｅｄ  ＳＯ−ＤＩＭＭ  Ｒｅｆｅｒｅｎｃｅ  Ｄｅｓｉｇｎ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ２．０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、フライバイ配線構造をとる信号線に印加する信号のデータ伝送速度を高速化した場合、ある周波数帯域で受信回路に到達する信号振幅が著しく増加する現象が確認された。特に、信号線の中央に接続された受信回路において、信号振幅の増加が大きくなる傾向にあった。このような受信回路における信号振幅の増加は、受信回路の寿命劣化や破損の原因となる。
【０００８】
そこで、本発明は、信号線に接続された受信回路において、ある周波数帯域で発生する信号振幅の増加を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のプリント回路板は、信号線が形成されたプリント配線板と、前記プリント配線板に実装され、送信回路から送信された信号を、前記プリント配線板の前記信号線を介して受信する複数の受信回路と、を備え、前記信号線は、前記送信回路に接続される始端を有する主配線と、前記主配線のそれぞれ異なる複数の分岐箇所から分岐して、前記複数の受信回路にそれぞれ接続された複数の分岐配線と、を有し、前記複数の分岐箇所のうち、第１分岐箇所と、前記第１分岐箇所に隣接し、前記第１分岐箇所よりも前記始端に対して遠い側の第２分岐箇所との間に、前記主配線に対して直列に接続された、前記主配線の電気抵抗値よりも高い電気抵抗値の抵抗成分が設けられていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、信号線に接続された受信回路において、ある周波数帯域で発生する信号振幅の増加を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図２】第１実施形態において抵抗素子が実装された付近のマザーボードの平面図である。
【図３】第１実施形態のメモリシステムにおいて各メモリデバイスにて受信される信号の波形図である。
【図４】第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図５】第３実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図６】第４実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図７】第５実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図８】第６実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図９】第７実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図１０】比較例のプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。
【図１１】比較例のメモリシステムにおいて各メモリデバイスにて受信される信号の波形図である。
【図１２】（ａ）は、比較例のメモリシステムにおいてメモリコントローラから各メモリデバイスへ信号を送信した状態を示す模式図である。（ｂ）は、比較例のメモリシステムにおいてメモリコントローラから各メモリデバイスへの信号の透過特性を周波数毎に示したグラフである。
【図１３】（ａ）は、比較例のメモリシステムにおいて各メモリデバイス間の信号の透過特性を示す模式図である。（ｂ）は、比較例のメモリシステムにおいて各メモリデバイス間の信号の透過特性を周波数毎に示したグラフである。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１３】
［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。プリント回路板であるメモリシステム１００は、プリント配線板であるマザーボード２００と、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数（第１実施形態では８つ）のメモリデバイス３０２Ａ〜３０２Ｈと、を備えている。第１実施形態では、メモリデバイス３０２Ａ〜３０２Ｈは、ＤＤＲ３−ＳＤＲＡＭ又はＤＤＲ４−ＳＤＲＡＭである。メモリコントローラ３０１及び複数のメモリデバイス３０２Ａ〜３０２Ｈは、マザーボード２００に実装されている。具体的に説明すると、メモリコントローラ３０１は、マザーボード２００の表面及び裏面のうちいずれか一方に実装されている。メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇは、表面に実装され、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈは、裏面に実装されている。なお、表面及び裏面は相対的なものであり、表面を一方の表面又は第１表面、表面とは反対側の裏面を他方の表面又は第２表面ともいう。また、マザーボード２００の表面を表層、裏面を裏層ともいう。表層（導体層）と裏層（導体層）との間には、絶縁体層を介して内層（導体層）が配置されている。導体層は、導体パターンが配置されている層である。
【００１４】
メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｈを制御するものである。メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｈへデジタル信号、第１実施形態では、制御信号であるアドレス／コマンド信号を、マザーボード２００を介して送信する。
【００１５】
各メモリデバイス３０２Ａ〜３０２Ｈは、マザーボード２００を介してメモリコントローラ３０１から送信されたアドレス／コマンド信号を受信する。そして、メモリコントローラ３０１と各メモリデバイス３０２Ａ〜３０２Ｈとは、データ信号の送受信を行う。
【００１６】
メモリコントローラ３０１は、送信素子であるコントロールセル３１１と、コントロールセル３１１に接続された送信端子３１２と、を有する半導体パッケージである。メモリデバイス３０２Ａ〜３０２Ｈは、受信素子であるメモリセル３２１Ａ〜３２１Ｈと、メモリセル３２１Ａ〜３２１Ｈに内部配線３２３Ａ〜３２３Ｈを介して接続された受信端子３２２Ａ〜３２２Ｈとを有する半導体パッケージである。なお、内部配線３２３Ａ〜３２３Ｈは、メモリデバイス３０２Ａ〜３０２Ｈの実効的な配線である。各メモリデバイス３０２Ａ〜３０２Ｈは、同一構成の半導体パッケージであり、特性が同一のものである。
【００１７】
マザーボード２００は、メモリコントローラ３０１（送信素子）とメモリデバイス３０２Ａ〜３０２Ｈ（受信素子）とをフライバイ方式により接続する信号線であるバス配線２０１を有している。第１実施形態では、アドレス信号用のバス配線及びコマンド信号用のバス配線は、フライバイ方式によるフライバイ配線構造であり、これら複数のバス配線（信号線）のうちの１つのバス配線２０１を、図１に示している。
【００１８】
バス配線２０１は、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０の一端に電気的に接続された主配線２１６を有している。主配線２１６は、始端２１７から終端２１８まで配線方向に一筆書き状に延びて形成されている。終端抵抗３１０の他端は、終端電位が印加される終端配線２１１に電気的に接続されている。このように、主配線２１６の始端２１７がメモリコントローラ３０１に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０に電気的に接続されているので、終端２１８における信号の反射が終端抵抗３１０により抑制されている。
【００１９】
主配線２１６は、それぞれ異なる位置にある複数の分岐箇所として、４つの分岐箇所２０７Ａ〜２０７Ｄを有している。具体的には、主配線２１６は、始端２１７に近い側から順に、始端側分岐箇所である分岐箇所２０７Ａと、第１分岐箇所である分岐箇所２０７Ｂと、第２分岐箇所である分岐箇所２０７Ｃと、終端側分岐箇所である分岐箇所２０７Ｄとを有する。つまり、分岐箇所２０７Ｃは、分岐箇所２０７Ｂに隣接し、分岐箇所２０７Ｂよりも始端２１７に対して遠い側の分岐箇所である。また、分岐箇所２０７Ｄは、分岐箇所２０７Ｃに隣接し、分岐箇所２０７Ｃよりも始端２１７に対して遠い側の分岐箇所である。また、分岐箇所２０７Ａは、分岐箇所２０７Ｂに隣接し、分岐箇所２０７Ｂよりも始端２１７に対して近い側の分岐箇所である。
【００２０】
また、主配線２１６は、始端２１７と分岐箇所２０７Ａとの間の部分配線２０３と、分岐箇所２０７Ａと分岐箇所２０７Ｂとの間の部分配線２０４Ａとを有している。また、主配線２１６は、分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間の部分配線２０４Ｂ１，２０４Ｂ２と、分岐箇所２０７Ｃと分岐箇所２０７Ｄとの間の部分配線２０４Ｃと、分岐箇所２０７Ｄと終端２１８との間の部分配線２０５とを有している。
【００２１】
バス配線２０１は、分岐箇所２０７Ａから分岐して、メモリデバイス３０２Ａ，３０２Ｂの受信端子３２２Ａ，３２２Ｂに電気的に接続された複数（第１実施形態では２つ）の分岐配線２０６Ａ，２０６Ｂを有している。また、バス配線２０１は、分岐箇所２０７Ｂから分岐して、メモリデバイス３０２Ｃ，３０２Ｄの受信端子３２２Ｃ，３２２Ｄに電気的に接続された複数（第１実施形態では２つ）の分岐配線２０６Ｃ，２０６Ｄを有している。また、バス配線２０１は、分岐箇所２０７Ｃから分岐して、メモリデバイス３０２Ｅ，３０２Ｆの受信端子３２２Ｅ，３２２Ｆに電気的に接続された複数（第１実施形態では２つ）の分岐配線２０６Ｅ，２０６Ｆを有している。また、バス配線２０１は、分岐箇所２０７Ｄから分岐して、メモリデバイス３０２Ｇ，３０２Ｈの受信端子３２２Ｇ，３２２Ｈに電気的に接続された複数（第１実施形態では２つ）の分岐配線２０６Ｇ，２０６Ｈを有している。
【００２２】
具体的に説明すると、分岐配線２０６Ａの配線方向の一端２１９Ａと分岐配線２０６Ｂの配線方向の一端２１９Ｂとが分岐箇所２０７Ａに電気的に接続されている。また、分岐配線２０６Ｃの配線方向の一端２１９Ｃと分岐配線２０６Ｄの配線方向の一端２１９Ｄとが分岐箇所２０７Ｂに電気的に接続されている。また、分岐配線２０６Ｅの配線方向の一端２１９Ｅと分岐配線２０６Ｆの配線方向の一端２１９Ｆとが分岐箇所２０７Ｃに電気的に接続されている。また、分岐配線２０６Ｇの配線方向の一端２１９Ｇと分岐配線２０６Ｈの配線方向の一端２１９Ｈとが分岐箇所２０７Ｄに電気的に接続されている。
【００２３】
また、各分岐配線２０６Ａ〜２０６Ｈの配線方向の他端２２０Ａ〜２２０Ｈが、各メモリデバイス３０２Ａ〜３０２Ｈの受信端子３２２Ａ〜３２２Ｈにそれぞれ電気的に接続されている。分岐配線２０６Ａ〜２０６Ｈは、配線長（配線方向の長さ）が同一に設定されている。
【００２４】
このように、第１実施形態では、分岐箇所２０７Ａには、複数（２つ）のメモリデバイス３０２Ａ，３０２Ｂが電気的に接続され、分岐箇所２０７Ｂには、複数（２つ）のメモリデバイス３０２Ｃ，３０２Ｄが電気的に接続されている。また、分岐箇所２０７Ｃには、複数（２つ）のメモリデバイス３０２Ｅ，３０２Ｆが電気的に接続され、分岐箇所２０７Ｄには、複数（２つ）のメモリデバイス３０２Ｇ，３０２Ｈが電気的に接続されている。
【００２５】
図１では、各メモリデバイス３０２Ａ〜３０２Ｈが備えるメモリセルを１つ図示しているが、各メモリデバイスは、複数のメモリセルを有しており、各メモリデバイスにおけるそれぞれのメモリセルが、対応するバス配線でそれぞれ接続されている。
【００２６】
なお、各分岐箇所２０７Ａ〜２０７Ｄに接続されたメモリデバイスの数を２つとしたが、３つ以上としてもよい。
【００２７】
第１実施形態では、主配線２１６は、マザーボード２００の内層と表層又は裏層とに跨って形成されている。分岐配線２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇは、マザーボード２００の内層と表層とに跨って形成されている。分岐配線２０６Ｂ，２０６Ｄ，２０６Ｆ，２０６Ｈは、マザーボード２００の内層と裏層とに跨って形成されている。
【００２８】
メモリデバイス３０２Ａ〜３０２Ｈは、ＢＧＡ型の半導体パッケージである。メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇはマザーボード２００の表面に、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈはマザーボード２００の裏面にそれぞれ実装される。
【００２９】
ここで、分岐配線２０６Ｃ（２０６Ｄ）における実効分岐配線長とは、分岐配線２０６Ｃ（２０６Ｄ）の配線長と、メモリデバイス３０２Ｃ（３０２Ｄ）の内部の実効的な配線３２３Ｃ（３２３Ｄ）の実効配線長とを合計した配線長である。また、分岐配線２０６Ｅ（２０６Ｆ）における実効分岐配線長とは、分岐配線２０６Ｅ（２０６Ｆ）の配線長と、メモリデバイス３０２Ｅ（３０２Ｆ）の内部の実効的な配線３２３Ｅ（３２３Ｆ）の実効配線長とを合計した配線長である。
【００３０】
第１実施形態では、図１に示すように、複数の分岐箇所２０７Ａ〜２０７Ｄのうち互いに隣り合う２つの分岐箇所２０７Ｂ，２０７Ｃの間に、２つの分岐箇所２０７Ｂ，２０７Ｃを電気的に接続する、抵抗成分である抵抗素子２０８Ｂが設けられている。抵抗素子２０８Ｂは、主配線２１６や分岐配線２０６Ａ〜２０６Ｈの電気抵抗値（例えば数ｍΩ程度）よりも高い電気抵抗値の抵抗素子（チップ抵抗）である。抵抗素子２０８Ｂは、主配線２１６に対して直列に接続され、マザーボード２００の表面又は裏面に実装されている。つまり、抵抗素子２０８Ｂは、メモリデバイス３０２Ｃ（３０２Ｄ）とメモリデバイス３０２Ｅ（３０２Ｆ）との間に、主配線２１６と直列に設けられている。
【００３１】
図２は、本発明の第１実施形態において抵抗素子が実装された付近のマザーボードの平面図である。図２では、抵抗素子２０８Ｂは、メモリデバイス３０２Ｃ，３０２Ｅが実装された表面（実装面）に実装されている場合について図示している。
【００３２】
分岐配線２０６Ｃは、分岐配線２０６Ｃの他端を構成する実装パッド２２０Ｃと、ヴィア２４１Ｃと、配線パターン２４２Ｃとからなる。実装パッド２２０Ｃは、メモリデバイス３０２Ｃの端子３２２Ｃが接合された導体パッドである。配線パターン２４２Ｃは、実装パッド２２０Ｃとヴィア２４１Ｃとを接続する導体パターンである。ヴィア２４１Ｃは、異なる層にある点線で表示された主配線２１６に接続されたヴィア導体である。
【００３３】
同様に、分岐配線２０６Ｅは、分岐配線２０６Ｅの他端を構成する実装パッド２２０Ｅと、ヴィア２４１Ｅと、配線パターン２４２Ｅとからなる。実装パッド２２０Ｅは、メモリデバイス３０２Ｅの端子３２２Ｅが接合された導体パッドである。配線パターン２４２Ｅは、実装パッド２２０Ｅとヴィア２４１Ｅと接続する導体パターンである。ヴィア２４１Ｅは、異なる層にある点線で表示された主配線２１６に接続されたヴィア導体である。
【００３４】
図２では、主配線２１６が複数（１２本）図示されており、各主配線２１６がそれぞれの分岐配線に接続されている。
【００３５】
なお、エリア４００にも実装パッドやヴィア等の分岐配線があり、他と同層又は異層に主配線もあるが、図示を省略する。また、図示は省略するが、メモリデバイス３０２Ｃ，３０２Ｅの底面には、受信端子３２２Ｃ，３２２Ｅがアレイ状に複数設けられている。したがって、複数の実装パッド２２０Ｃ（２２０Ｅ）は、アレイ状に配置されている。各実装パッド２２０Ｃ（２２０Ｅ）は、不図示のはんだボール等の接続導体でメモリデバイス３０２Ｃ（３０２Ｅ）の受信端子３２２Ｃ（３２２Ｅ）に電気的に接続されている。
【００３６】
主配線２１６の部分配線２０４Ｂ１を構成する実装パッド４０７−１には、抵抗素子２０８Ｂの一対の端子のうち一方の端子が接合されている。主配線２１６の部分配線２０４Ｂ２を構成する実装パッド４０７−２には、抵抗素子２０８Ｂの一対の端子のうち他方の端子が接合されている。２つの実装パッド４０７−１，４０７−２は、ヴィア４０５−１，４０５−２を介してそれぞれ内層パターンと接続されている。
【００３７】
なお、抵抗素子２０８Ｂが、メモリデバイス３０２Ｃ，３０２Ｅが実装された表面（実装面）に実装された場合について説明したが、メモリデバイス３０２Ｄ，３０２Ｆが実装された裏面（実装面）に実装された場合であっても、同様の配線構造となる。
【００３８】
ここで、比較例として抵抗素子がない場合について説明する。図１０は、比較例のプリント回路板の一例としてのメモリシステム１００Ｘの配線構成を示すトポロジー図である。なお、図１０に示すメモリシステム１００Ｘは、マザーボード２００Ｘを有している。マザーボード２００Ｘは、バス配線２０１Ｘを有している。バス配線２０１Ｘは、主配線２１６Ｘを有している。
【００３９】
図１０に示す主配線２１６Ｘは、図１に示す主配線２１６に対して、抵抗素子２０８Ｂがなく、それ以外の構成は、第１実施形態のメモリシステム１００と同様である。即ち、主配線２１６Ｘは、分岐箇所２０７Ｂと分岐箇所２０７Ｃとを接続する、第１実施形態の部分配線２０４Ｂ１と部分配線２０４Ｂ２とを合計した長さの部分配線２０４Ｂを有する。
【００４０】
この比較例のフライバイ配線条件で、印加する信号の周波数を上げていくと、周波数が高いある周波数帯域で信号の増加現象（共振現象）が発生する。特にフライバイ配線構造のバス配線２０１Ｘの中央のメモリデバイス３０２Ｃ，３０２Ｄ，３０２Ｅ，３０２Ｆで受信される信号の電圧振幅の増加が大きくなる。
【００４１】
図１１は、比較例のメモリシステムにおいて各メモリデバイスにて受信される信号の波形図である。
【００４２】
以下にシミュレーションを行った条件を示す。図１０のトポロジーに対し、メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．２［Ｖ］で、内部特性インピーダンスは５０［Ω］、印加する周波数成分のみの正弦波を印加した。メモリデバイス３０２Ａ〜３０２Ｈは１．７［ｐＦ］で負荷近似した。全ての配線の特性インピーダンスは５０［Ω］とした。
【００４３】
部分配線２０３の伝播遅延時間を５００［ｐＳ］とした。部分配線２０４Ａ，２０４Ｂ，２０４Ｃの伝播遅延時間を１２０［ｐＳ］とした。部分配線２０５の伝搬遅延時間を６６［ｐＳ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．６［Ｖ］とした。さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｈの配線長と、メモリデバイス３０２Ａ〜３０２Ｈ内部の実効的な配線長との合計の配線長（実効分岐配線長）は、１８０［ｐＳ］の条件で行った。ここで、図１１には、メモリコントローラ３０１から送信される信号の周波数を１［ＧＨｚ］とした場合を図示している。また、図１１には、マザーボード２００Ｘの表面に実装されたメモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇにて受信される信号波形を図示している。
【００４４】
図１１に示すように、印加する信号に対してメモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇ、特にメモリデバイス３０２Ｃ，３０２Ｅにて受信される信号が増幅していることが確認できる。なお、図示は省略するが、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈにて受信される信号についても同様の傾向となる。
【００４５】
フライバイ配線構造のバス配線２０１Ｘの透過特性から図１１の現象を分析した結果、メモリデバイス間の配線距離に依存した共振現象が起きていることを見出した。
【００４６】
図１２（ａ）は、比較例のメモリシステム１００Ｘにおいてメモリコントローラ３０１から各メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇへ信号を送信した状態を示す模式図である。
【００４７】
以下にシミュレーションを行った条件を示す。図１０のトポロジーに対し、メモリコントローラ３０１の代わりに５０［Ω］のポートを設定し、メモリデバイス３０２Ａ〜３０２Ｈの代わりに１０００［Ω］のポートをそれぞれに設定した。全ての配線の特性インピーダンスは５０［Ω］とした。
【００４８】
部分配線２０３の伝播遅延時間を５００［ｐＳ］とした。部分配線２０４Ａ，２０４Ｂ，２０４Ｃの伝播遅延時間を１２０［ｐＳ］とした。部分配線２０５の伝搬遅延時間を６６［ｐＳ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１の電位は０［Ｖ］とした。
【００４９】
さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｈの配線長と、メモリデバイス３０２Ａ〜３０２Ｈ内部の実効的な配線長との合計の配線長（実効分岐配線長）は、１８０［ｐＳ］の条件で行った。
【００５０】
図１２（ａ）に示すように、メモリコントローラ３０１から送信された信号のうち、各メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇにて受信された信号の透過特性をそれぞれＳ−１，Ｓ−２，Ｓ−３，Ｓ−４とする。つまり、Ｓ−１はメモリコントローラ３０１から１番近いメモリデバイス３０２Ａへの信号の透過特性である。Ｓ−２はメモリコントローラ３０１から２番目に近いメモリデバイス３０２Ｃへの信号の透過特性である。Ｓ−３はメモリコントローラ３０１から３番目に近いメモリデバイス３０２Ｅへの信号の透過特性である。Ｓ−４はメモリコントローラ３０１から４番目に近いメモリデバイス３０２Ｇへの信号の透過特性である。
【００５１】
図１２（ｂ）は、比較例のメモリシステムにおいてメモリコントローラから各メモリデバイスへの信号の透過特性Ｓ−１〜Ｓ−４を周波数毎に示したグラフである。図１２（ｂ）中、横軸が周波数、縦軸が透過量となっている。
【００５２】
信号の増加現象が発生する高周波帯域（１［ＧＨｚ］）で、特に透過特性Ｓ−２，Ｓ−３が非常に大きくなっていることを見出した。なお、各分岐箇所から分岐している一対のメモリデバイスは、基本的に同じであるので、一方の特性のみを確認することにし、合計４つの特性を確認した。この周波数について検討した結果、配線上で隣接するメモリデバイス間の実効的な距離をλ／２とする周波数帯であることを見出した。
【００５３】
ここで、配線上で隣接するメモリデバイス間の実効的な距離について説明する。メモリデバイス３０２の内部には、パッケージ配線や内部容量により、メモリセル３２１までの伝搬遅延が存在する。この伝搬遅延を、プリント配線板上の長さに置き換えたものを実効的な内部配線３２３の配線長と考える。メモリデバイス間の実効的な距離は、この実効的な内部配線３２３の配線長を含む分岐配線長、即ち内部配線３２３と分岐配線２０６との合計の配線長と、主配線の長さと、実効的な内部配線３２３の配線長を含む分岐配線長の合計で求められる。この実効的な内部配線３２３の配線長を含む分岐配線長、即ち内部配線３２３と分岐配線２０６との合計の配線長はばらつきがあり、メモリベンダーの違いや世代間の違いを考慮すると更に広く考える必要がある。そのため、実際の製品においては、共振が起こる周波数近辺で広い範囲で共振が起こる可能性がある。
【００５４】
図１３（ａ）は、比較例のメモリシステム１００Ｘにおいて各メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇ間の信号の透過特性を示す模式図である。シミュレーション条件は図１２の場合と同条件である。図１３（ａ）に示すように、Ｓ−１２はメモリコントローラ３０１に対して１番近いメモリデバイス３０２Ａから２番目に近いメモリデバイス３０２Ｃへの信号の透過特性である。Ｓ−１３はメモリコントローラ３０１に対して１番近いメモリデバイス３０２Ａから３番目に近いメモリデバイス３０２Ｅへの信号の透過特性である。Ｓ−１４はメモリコントローラ３０１に対して１番近いメモリデバイス３０２Ａから４番目に近いメモリデバイス３０２Ｇへの信号の透過特性である。Ｓ−２３はメモリコントローラ３０１に対して２番近いメモリデバイス３０２Ｃから３番目に近いメモリデバイス３０２Ｅへの信号の透過特性である。Ｓ−２４はメモリコントローラ３０１に対して２番近いメモリデバイス３０２Ｃから４番目に近いメモリデバイス３０２Ｇへの信号の透過特性である。Ｓ−３４はメモリコントローラ３０１に対して３番近いメモリデバイス３０２Ｅから４番目に近いメモリデバイス３０２Ｇへの信号の透過特性である。
【００５５】
図１３（ｂ）は、比較例のメモリシステムにおいて各メモリデバイス間の信号の透過特性を周波数毎に示したグラフである。図１３（ｂ）中、横軸が周波数、縦軸が透過量となっている。信号の増加現象が発生する高周波領域（１［ＧＨｚ］）では、信号の透過特性Ｓ−２３が最も大きくなっている。２番目に近いメモリデバイス３０２Ｃ（メモリセル３２１Ｃ）と、３番目に近いメモリデバイス３０２Ｅ（メモリセル３２１Ｅ）は、隣接する２つのメモリデバイスから信号が戻ってくるため、信号が大きくなり易いことに起因すると考えられる。そのため２番目のメモリデバイスと３番目のメモリデバイス間での信号の行き来が大きくなり易いと考えられる。端にあるメモリデバイス３０２Ａ，３０２Ｄでも同様の現象は起こっているが、信号反射の半分がメモリコントローラ３０１側、もしくは終端側へ伝わり戻って来にくいため、比較的小さくなる。
【００５６】
そこで、第１実施形態では、４つの分岐箇所２０７Ａ〜２０７Ｄのうち、分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間に、主配線２１６に対して直列に接続された抵抗素子２０８Ｂが設けられている。
【００５７】
抵抗素子２０８Ｂにより、メモリデバイス３０２Ｃ（メモリセル３２１Ｃ）とメモリデバイス３０２Ｅ（メモリセル３２１Ｅ）との間を伝搬する信号が減衰する。よって、分岐配線２０６Ｃ（２０６Ｄ）及び分岐配線２０６Ｅ（２０６Ｆ）における実効分岐配線長と、主配線２１６の分岐箇所２０７Ｂと分岐箇所２０７Ｃの間の長さとを合計した長さの伝播時間に依存した周波数で発生する信号増幅を抑制できる。つまり、メモリデバイス３０２Ｃ（メモリセル３２１Ｃ）とメモリデバイス３０２Ｅ（メモリセル３２１Ｅ）との間で発生する信号の共振を抑制することができる。
【００５８】
次に、図１に示すメモリシステム１００の構成でシミュレーションを行った結果について説明する。以下にシミュレーションを行った条件を示す。メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．２［Ｖ］で、内部特性インピーダンスは５０［Ω］、印加する周波数成分のみの正弦波を印加した。メモリデバイス３０２Ａ〜３０２Ｈは１．７［ｐＦ］で負荷近似した。全ての配線の特性インピーダンスは５０［Ω］とした。
【００５９】
部分配線２０３の伝播遅延時間を５００［ｐＳ］とした。部分配線２０４Ａ，２０４Ｃの伝播遅延時間を１２０［ｐＳ］とした。部分配線２０４Ｂ１，２０４Ｂ２の伝播遅延時間を６０［ｐＳ］とした。部分配線２０５の伝搬遅延時間を６６［ｐＳ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．６［Ｖ］とした。
【００６０】
さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｈの配線長と、メモリデバイス３０２Ａ〜３０２Ｈ内部の実効的な配線長との合計の配線長（実効分岐配線長）は、１８０［ｐＳ］の条件で行った。
【００６１】
図３は、第１実施形態のメモリシステム１００において各メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇにて受信される信号の波形図である。ここで、図３には、メモリコントローラ３０１から送信される信号の周波数を１［ＧＨｚ］とした場合を図示している。また、抵抗素子２０８Ｂの電気抵抗値は５［Ω］とした。
【００６２】
図３に示すように、図１１の比較例に対して、印加する信号に対してメモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇ、特にメモリデバイス３０２Ｃ，３０２Ｅにて受信される信号の増幅が抑制されていることが確認できる。なお、図示は省略するが、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈにて受信される信号についても同様の傾向となる。
【００６３】
上記条件で抵抗素子２０８Ｂの電気抵抗値を１〜１０［Ω］まで１［Ω］刻みで変化させた結果を以下の表１に示す。なお、印加した信号のデータ伝送速度は２［Ｇｂｐｓ］（周波数１［ＧＨｚ］に相当）であり、電圧は２０周期分の信号をとり、全メモリデバイスの受信電圧で確認した。
【００６４】
【表１】
2017037409.tif 000003
【００６５】
全ての条件、即ち電気抵抗値が１［Ω］以上で、電圧の最大値を下げ、電圧の最小値を上げる効果が確認できる。但し、抵抗素子２０８Ｂの電気抵抗値を大きくすると、電圧の最小振幅が小さくなる傾向にある。電圧の最小振幅が小さくなると信号が正しく伝わらない可能性が出てくる。電圧の振幅としては±１００［ｍＶ］以上確保できた方が望ましく、ノイズマージンとして２割程度必要、つまり１．２［Ｖ］の２割である２４０［ｍＶ］以上必要と考えれば、より効果的な電気抵抗値の範囲は１［Ω］以上６［Ω］以下である。よって、抵抗素子２０８Ｂの電気抵抗値を１［Ω］以上６［Ω］以下の値とすることで、ある周波数帯域（第１実施形態では１［ＧＨｚ］）で発生する信号振幅の増加、つまり共振を効果的に抑制することができる。
【００６６】
なお、第１実施形態では、メモリデバイス３０２Ｃ（３０２Ｄ）とメモリデバイス３０２Ｅ（３０２Ｆ）との間、つまり分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間に抵抗素子２０８Ｂを設けた場合について説明したが、これに限定するものではない。
【００６７】
第１分岐箇所と第２分岐箇所は相対的なものであり、例えば、第１分岐箇所が分岐箇所２０７Ａであれば第２分岐箇所は分岐箇所２０７Ｂである。また、第１分岐箇所が分岐箇所２０７Ｃであれば第２分岐箇所は分岐箇所２０７Ｄである。即ち、メモリデバイス３０２Ａ（３０２Ｂ）とメモリデバイス３０２Ｃ（３０２Ｄ）との間、つまり分岐箇所２０７Ａと分岐箇所２０７Ｂとの間に抵抗素子を設けてもよい。また、メモリデバイス３０２Ｅ（３０２Ｆ）とメモリデバイス３０２Ｇ（３０２Ｈ）との間、つまり分岐箇所２０７Ｃと分岐箇所２０７Ｄとの間に抵抗素子を設けてもよい。
【００６８】
［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図４は、本発明の第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
【００６９】
第２実施形態のメモリシステム１００Ａは、プリント配線板であるマザーボード２００Ａと、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数（第２実施形態では８つ）のメモリデバイス３０２Ａ〜３０２Ｈと、を備えている。
【００７０】
マザーボード２００Ａは、メモリコントローラ３０１とメモリデバイス３０２Ａ〜３０２Ｈとを接続する信号線であるバス配線２０１Ａを有している。バス配線２０１Ａは、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０の一端に電気的に接続された主配線２１６Ａを有している。
【００７１】
主配線２１６Ａは、それぞれ異なる位置にある複数の分岐箇所として、第１実施形態と同様、４つの分岐箇所２０７Ａ〜２０７Ｄを有している。主配線２１６Ａは、始端２１７と分岐箇所２０７Ａとの間の部分配線２０３と、分岐箇所２０７Ａと分岐箇所２０７Ｂとの間の部分配線２０４Ａ１，２０４Ａ２とを有している。また、主配線２１６Ａは、分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間の部分配線２０４Ｂ１，２０４Ｂ２と、分岐箇所２０７Ｃと分岐箇所２０７Ｄとの間の部分配線２０４Ｃ１，２０４Ｃ２とを有している。また、主配線２１６Ａは、分岐箇所２０７Ｄと終端２１８との間の部分配線２０５を有している。
【００７２】
第２実施形態では、複数の分岐箇所２０７Ａ〜２０７Ｄのうち、互いに隣り合う２つの分岐箇所２０７Ｂ，２０７Ｃの間に、２つの分岐箇所２０７Ｂ，２０７Ｃを電気的に接続する、抵抗成分である抵抗素子２０８Ｂが設けられている。更に第２実施形態では、複数の分岐箇所２０７Ａ〜２０７Ｄのうち、互いに隣り合う２つの分岐箇所２０７Ｃ，２０７Ｄの間に、２つの分岐箇所２０７Ｃ，２０７Ｄを電気的に接続する、終端側抵抗成分である抵抗素子２０８Ｃが設けられている。更に第２実施形態では、複数の分岐箇所２０７Ａ〜２０７Ｄのうち、互いに隣り合う２つの分岐箇所２０７Ａ，２０７Ｂの間に、２つの分岐箇所２０７Ａ，２０７Ｂを電気的に接続する、始端側抵抗成分である抵抗素子２０８Ａが設けられている。抵抗素子２０８Ａ〜２０８Ｃは、主配線２１６Ａや分岐配線２０６Ａ〜２０６Ｈの電気抵抗値（例えば数ｍΩ程度）よりも高い電気抵抗値の抵抗素子（チップ抵抗）である。抵抗素子２０８Ａ〜２０８Ｃは、主配線２１６Ａに対して直列に接続され、マザーボード２００Ａの表面又は裏面に実装されている。各抵抗素子２０８Ａ〜２０８Ｃの電気抵抗値は、第１実施形態と同様、１［Ω］以上６［Ω］以下である。
【００７３】
このように、第２実施形態では、第１実施形態と同様、部分配線２０４Ｂ１と部分配線２０４Ｂ２との間に抵抗素子２０８Ｂが接続されている。更に、第２実施形態では、部分配線２０４Ａ１と部分配線２０４Ａ２との間に抵抗素子２０８Ａが、部分配線２０４Ｃ１と部分配線２０４Ｃ２との間に抵抗素子２０８Ｃが、それぞれ接続されている。それ以外の構成は、第１実施形態と同様である。
【００７４】
第２実施形態によれば、第１実施形態と同様、抵抗素子２０８Ｂにより、メモリデバイス３０２Ｃ（３０２Ｄ）とメモリデバイス３０２Ｅ（３０２Ｆ）との間に発生する、ある周波数帯域（例えば１［ＧＨｚ］）の信号の共振を効果的に抑制することができる。また、第２実施形態によれば、抵抗素子２０８Ａにより、メモリデバイス３０２Ａ（３０２Ｂ）とメモリデバイス３０２Ｃ（３０２Ｄ）との間に発生する、ある周波数帯域（例えば１［ＧＨｚ］）の信号の共振を効果的に抑制することができる。更に、第２実施形態によれば、抵抗素子２０８Ｃにより、メモリデバイス３０２Ｅ（３０２Ｆ）とメモリデバイス３０２Ｇ（３０２Ｈ）との間に発生する、ある周波数帯域（例えば１［ＧＨｚ］）の信号の共振を効果的に抑制することができる。
【００７５】
なお、第２実施形態では、メモリシステム１００Ａが抵抗素子２０８Ａ〜２０８Ｃを有する場合について説明したが、これに限定するものではない。例えば、抵抗素子２０８Ａ〜２０８Ｃのうちいずれか１つを省略してもよい。
【００７６】
［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図５は、本発明の第３実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第３実施形態において、他の実施形態と同様の構成については、同一符号を付して説明を省略する。
【００７７】
第３実施形態のメモリシステム１００Ｂは、プリント配線板であるマザーボード２００Ｂと、メモリコントローラ３０１と、複数（第３実施形態では４つ）のメモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇと、を備えている。
【００７８】
マザーボード２００Ｂは、メモリコントローラ３０１とメモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇとを接続する信号線であるバス配線２０１Ｂを有している。
【００７９】
バス配線２０１Ｂは、第２実施形態と同様、４つの分岐箇所２０７Ａ〜２０７Ｄを有する主配線２１６Ａを備えている。また、バス配線２０１Ｂは、各分岐箇所２０７Ａ〜２０７Ｄからそれぞれ分岐する、第２実施形態よりも少ない数の４つの分岐配線２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇを備えている。つまり、各分岐箇所２０７Ａ〜２０７Ｄからはそれぞれ１つの分岐配線が分岐している。
【００８０】
第３実施形態では、メモリデバイス３０２Ａ、３０２Ｃ，３０２Ｅ，３０２Ｇは、マザーボード２００Ｂの一対の実装面のうち一方の実装面に実装されている。つまり、第３実施形態では、図４に示すメモリシステム１００Ａに対して、片側のメモリデバイスとその分岐配線を無くしたものである。
【００８１】
第３実施形態では、第１及び第２実施形態と同様、複数の分岐箇所２０７Ａ〜２０７Ｄのうち、互いに隣り合う２つの分岐箇所２０７Ｂ，２０７Ｃの間に、２つの分岐箇所２０７Ｂ，２０７Ｃを電気的に接続する抵抗素子２０８Ｂが設けられている。更に第３実施形態では、第２実施形態と同様、複数の分岐箇所２０７Ａ〜２０７Ｄのうち、互いに隣り合う２つの分岐箇所２０７Ｃ，２０７Ｄの間に、２つの分岐箇所２０７Ｃ，２０７Ｄを電気的に接続する抵抗素子２０８Ｃが設けられている。更に第３実施形態では、第２実施形態と同様、複数の分岐箇所２０７Ａ〜２０７Ｄのうち、互いに隣り合う２つの分岐箇所２０７Ａ，２０７Ｂの間に、２つの分岐箇所２０７Ａ，２０７Ｂを電気的に接続する抵抗素子２０８Ａが設けられている。
【００８２】
メモリデバイスの間隔に起因した共振は、片面実装の形態でも同様に発生する。したがって、第２実施形態と同様、メモリデバイス３０２Ａ，３０２Ｃ間、メモリデバイス３０２Ｃ，３０２Ｅ間、及びメモリデバイス３０２Ｅ，３０２Ｇ間の信号の共振を抑制することができる。
【００８３】
なお、抵抗素子２０８Ａ〜２０８Ｃのうち、２つの抵抗素子を省略してもよいし、１つの抵抗素子を省略してもよい。
【００８４】
［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図６は、本発明の第４実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第４実施形態において、他の実施形態と同様の構成については、同一符号を付して説明を省略する。
【００８５】
第４実施形態のメモリシステム１００Ｃは、図４のメモリシステム１００Ａに対して、メモリデバイス３０２Ａ，３０２Ｂとその分岐配線２０６Ａ，２０６Ｂを省略したものである。
【００８６】
つまり、メモリシステム１００Ｃは、マザーボード２００Ｃと、６つのメモリデバイス３０２Ｃ〜３０２Ｈとを備えている。マザーボード２００Ｃは、信号線であるバス配線２０１Ｃを有している。バス配線２０１Ｃは、主配線２１６Ｃと、主配線２１６Ｃの分岐箇所２０７Ｂ，２０７Ｃ，２０７Ｄから分岐する分岐配線２０６Ｃ〜２０６Ｈを有する。
【００８７】
分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間には、抵抗素子２０８Ｂが設けられ、分岐箇所２０７Ｃと分岐箇所２０７Ｄとの間には、抵抗素子２０８Ｃが設けられている。メモリデバイスの間隔に起因した共振は、この形態でも同様に発生するため、抵抗素子２０８Ｂ，２０８Ｃが存在することで共振抑制効果ある。なお、抵抗素子２０８Ｂ、２０８Ｃのいずれか一方を省略してもよい。
【００８８】
［第５実施形態］
次に、本発明の第５実施形態に係るプリント回路板について説明する。図７は、本発明の第５実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第５実施形態において、他の実施形態と同様の構成については、同一符号を付して説明を省略する。
【００８９】
第５実施形態のメモリシステム１００Ｄは、図５のメモリシステム１００Ｂに対して、メモリデバイス３０２Ａとその分岐配線２０６Ａを省略したものである。つまり、図６のメモリシステム１００Ｃに対してメモリデバイス３０２Ｄ，３０２Ｆ，３０２Ｈとその分岐配線２０６Ｄ，２０６Ｆ，２０６Ｈを省略したものである。
【００９０】
メモリシステム１００Ｄは、マザーボード２００Ｄと、３つのメモリデバイス３０２Ｃ，３０２Ｅ，３０２Ｇとを備えている。マザーボード２００Ｄは、信号線であるバス配線２０１Ｄを有している。バス配線２０１Ｄは、第４実施形態と同様の主配線２１６Ｃと、主配線２１６Ｃの分岐箇所２０７Ｂ，２０７Ｃ，２０７Ｄから分岐する分岐配線２０６Ｃ，２０６Ｅ，２０６Ｇを有する。
【００９１】
分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間には、抵抗素子２０８Ｂが設けられ、分岐箇所２０７Ｃと分岐箇所２０７Ｄとの間には、抵抗素子２０８Ｃが設けられている。メモリデバイスの間隔に起因した共振は、この形態でも同様に発生するため、抵抗素子２０８Ｂ，２０８Ｃが存在することで共振抑制効果ある。なお、抵抗素子２０８Ｂ，２０８Ｃのいずれか一方を省略してもよい。
【００９２】
［第６実施形態］
次に、本発明の第６実施形態に係るプリント回路板について説明する。図８は、本発明の第６実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第６実施形態において、他の実施形態と同様の構成については、同一符号を付して説明を省略する。
【００９３】
第６実施形態のメモリシステム１００Ｅは、図６に示すメモリシステム１００Ｃに対して、メモリデバイス３０２Ｇ，３０２Ｈ及びその分岐配線２０６Ｇ，２０６Ｈを省略したものである。
【００９４】
つまり、メモリシステム１００Ｅは、マザーボード２００Ｅと、４つのメモリデバイス３０２Ｃ〜３０２Ｆとを備えている。マザーボード２００Ｅは、信号線であるバス配線２０１Ｅを有している。バス配線２０１Ｅは、主配線２１６Ｅと、主配線２１６Ｅの分岐箇所２０７Ｂ，２０７Ｃから分岐する分岐配線２０６Ｃ〜２０６Ｆを有する。
【００９５】
分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間には、抵抗素子２０８Ｂが設けられている。メモリデバイスの間隔に起因した共振は、この形態でも同様に発生するため、抵抗素子２０８Ｂが存在することで共振抑制効果ある。
【００９６】
［第７実施形態］
次に、本発明の第７実施形態に係るプリント回路板について説明する。図９は、本発明の第７実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第７実施形態において、他の実施形態と同様の構成については、同一符号を付して説明を省略する。
【００９７】
第７実施形態のメモリシステム１００Ｆは、図７のメモリシステム１００Ｄに対して、メモリデバイス３０２Ｇとその分岐配線２０６Ｇを省略したものである。つまり、図８のメモリシステム１００Ｅに対してメモリデバイス３０２Ｄ，３０２Ｆとその分岐配線２０６Ｄ，２０６Ｆを省略したものである。
【００９８】
メモリシステム１００Ｆは、マザーボード２００Ｆと、２つのメモリデバイス３０２Ｃ，３０２Ｅとを備えている。マザーボード２００Ｆは、信号線であるバス配線２０１Ｆを有している。バス配線２０１Ｆは、第６実施形態と同様の主配線２１６Ｅと、主配線２１６Ｅの分岐箇所２０７Ｂ，２０７Ｃから分岐する分岐配線２０６Ｃ，２０６Ｅを有する。
【００９９】
分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間には、抵抗素子２０８Ｂが設けられている。メモリデバイスの間隔に起因した共振は、この形態でも同様に発生するため、抵抗素子２０８Ｂが存在することで共振抑制効果ある。
【０１００】
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、本発明の実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本発明の実施形態に記載されたものに限定されない。
【０１０１】
上記実施形態では、バス配線を伝送する信号が、アドレス／コマンド信号である場合について説明したが、これに限定するものではなく、例えばＣＬＫ信号などの差動信号でもよい。
【０１０２】
また、上記実施形態では、プリント回路板が、メモリシステムであり、プリント配線板が、メモリデバイスおよびメモリコントローラが実装されるマザーボードである場合について説明したが、これに限定するものではない。プリント回路板が、プリント配線板としてのモジュール基板と、モジュール基板に実装されたメモリデバイスとで構成されたメモリモジュール（ＤＩＭＭ）であってもよい。この場合、メモリコントローラは、マザーボードに実装されており、メモリモジュールをマザーボードにコネクタ等で接続することにより、メモリコントローラとメモリデバイスとが電気的に接続されることになる。
【０１０３】
また、上記実施形態では、抵抗成分、始点側抵抗成分、終端側抵抗成分が抵抗素子である場合について説明したが、これに限定するものではなく、主配線に対して配線幅を狭めた導体パターン等で電気抵抗値を高めてもよい。
【符号の説明】
【０１０４】
１００…メモリシステム（プリント回路板）、２００…マザーボード（プリント配線板）、２０１…バス配線（信号配線）、２０６Ａ〜２０６Ｈ…分岐配線、２０７Ａ…分岐箇所（始端側分岐箇所）、２０７Ｂ…分岐箇所（第１分岐箇所）、２０７Ｃ…分岐箇所（第２分岐箇所）、２０７Ｄ…分岐箇所（終端側分岐箇所）、２０８Ｂ…抵抗素子（抵抗成分）、２１６…主配線、３０１…メモリコントローラ（送信回路）、３０２Ａ〜３０２Ｈ…メモリデバイス（受信回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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