(57)【要約】      （修正有）【課題】対を成す２つの抵抗変化素子を用いた相補型スイッチセルを有する半導体装置において、スイッチセルの書き換え効率を改善する。【解決手段】抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルと、前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる書き込み回路３と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルと、
前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる書き込み回路と、を有する半導体装置。
【請求項２】
前記スイッチセルは、トランジスタを有し、前記第１スイッチと前記第２スイッチの各々一方の前記電極同士が、前記抵抗変化素子の極性が相互に対向するように接続し、前記電極同士の接続に前記トランジスタのソースもしくはドレインが接続している、請求項１記載の半導体装置。
【請求項３】
前記書き込み回路は、前記第１スイッチと前記第２スイッチがスイッチする印加電圧の高低、もしくは、電圧印加時間の長短、に基づく前記判定結果を受けてスイッチさせる、請求項１または２記載の半導体装置。
【請求項４】
前記書き込み回路は、前記第１スイッチと前記第２スイッチの寸法、もしくは組成、もしくは抵抗値、に基づく前記判定結果を受けてスイッチさせる、請求項１から３の内の１項記載の半導体装置。
【請求項５】
印加電圧もしくは電圧印加時間に基づいて前記第１スイッチと前記第２スイッチのスイッチしやすさを判定するテストセルを有し、
前記書き込み回路は、前記テストセルの判定結果を受けてスイッチさせる、請求項１から４の内の１項記載の半導体装置。
【請求項６】
前記テストセルは、前記スイッチセルを複数有し、所定の印加電圧と電圧印加時間でスイッチする前記第１スイッチと前記第２スイッチの各々の割合によってスイッチしやすさを判定する、請求項５記載の半導体装置。
【請求項７】
前記スイッチセルを複数有する組を有し、
前記書き込み回路は、前記判定結果を受けて、前記組ごとに第１スイッチと前記第２スイッチのスイッチしにくい順にスイッチさせる、請求項１から６の内の１項記載の半導体装置。
【請求項８】
抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルの書き換え方法において、
前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受け、前記判定結果に基づいて前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる、スイッチセルの書き換え方法。
【請求項９】
前記第１スイッチと前記第２スイッチがスイッチする印加電圧の高低、もしくは、電圧印加時間の長短、に基づく前記判定結果を受けてスイッチさせる、請求項８記載のスイッチセルの書き換え方法。
【請求項１０】
印加電圧もしくは電圧印加時間に基づいて前記第１スイッチと前記第２スイッチのスイッチしやすさを判定するテストセルによる判定結果を受けてスイッチさせる、請求項８または９記載のスイッチセルの書き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、抵抗変化素子を用いた再構成可能な半導体集積回路を用いた半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路は、半導体基板に形成されたトランジスタ層と、トランジスタ同士を接続するために半導体基板上に形成された配線層とを備えている。トランジスタや配線のパターンが集積回路の設計段階で決められている場合は、半導体集積回路の製造後にトランジスタの接続を変更することは困難である。一方で、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などの再構成可能なプログラマブル論理集積回路は、演算動作や配線の接続などの回路情報をメモリに記憶しておくことで、製造後に演算動作や配線の接続の変更を可能にしている。
【０００３】
回路情報の記憶を行うメモリの素子としては、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル、アンチフューズ、フローティングゲートＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどが挙げられる。しかしながら、これらの素子はトランジスタと同じ層に形成されているため、チップ面積が大きくなり製造コストが上昇する。また、論理演算回路同士の接続を変更するための配線スイッチの面積が大きくなるため、チップ面積に占める論理演算回路の割合が低下する。このため、ＦＰＧＡに実装される回路の動作速度の低下や動作電力の増大を招いてしまう。
【０００４】
非特許文献１には、回路情報を記憶するメモリの素子に抵抗変化素子を用いたプログラマブル論理集積回路が開示されている。抵抗変化素子は、製造後に配線接続の再構成を可能にするため、回路の仕様の変更や不具合の修正を可能にする。また、抵抗変化素子は不揮発であるため、起動時に回路情報をロードする手間を不要にする。さらに、抵抗変化素子は配線層に形成されるため、チップ面積の縮小や低電力化を可能にする。
【０００５】
特許文献１には、抵抗変化素子の構造が開示されている。特許文献１が開示する抵抗変化素子は、電界の印加によりイオンが動く固体電解質材料（イオン伝導体）中での、金属イオンの移動と電気化学反応とを利用している。
【０００６】
図１４Ａは、特許文献１が開示する抵抗変化素子の構造を、図１４Ｂは抵抗変化素子のシンボリック表現を、図１４Ｃは抵抗変化素子を抵抗変化させる方法を、各々示す。図１４Ａのように、抵抗変化素子は、イオン伝導層と、イオン伝導層に接して対向面に設けられた第１電極（ＴＲ１）及び第２電極（ＴＲ２）とから構成される。第１電極（ＴＲ１）からはイオン伝導層に金属イオンが供給され、第２電極（ＴＲ２）からは金属イオンは供給されない。
【０００７】
図１４Ｃに示すように、印加電圧の極性を変えることでイオン伝導層の抵抗値を変化させる、すなわち、書き換えることができる。低抵抗状態（オン状態）と高抵抗状態（オフ状態）の抵抗比は１０の５乗、もしくはそれ以上となる。これにより図１４Ａの抵抗変化素子は、２つの配線間を電気的に接続、あるいは切断するスイッチとして機能する。
【０００８】
特許文献２と特許文献３と特許文献４には、図１４Ａの抵抗変化素子を用いたスイッチセルが開示されている。図１５は、このスイッチセルの構造を示す。スイッチセルは、対を成す２つの抵抗変化素子と１つのトランジスタとから成る相補型構造である。この相補型構造により、１つの抵抗変化素子と１つのトランジスタとから成るスイッチセルよりも、低電圧での書き換えの信頼性が向上するとしている。よって、相補型構造のスイッチセルは、配線による信号伝送線上での常時動作に際して有利であるとしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１０１５３５号公報
【特許文献２】国際公開第２０１２／０４３５０２号
【特許文献３】国際公開第２０１３／１９０７４２号
【特許文献４】国際公開第２０１４／０３０３９３号
【非特許文献】
【００１０】
【非特許文献１】Ｍ．Ｍｉｙａｍｕｒａ，ｅｔ  ａｌ，“Ｆｉｒｓｔ  ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  ｌｏｇｉｃ  ｍａｐｐｉｎｇ  ｏｎ  ｎｏｎｖｏｌａｔｉｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｃｅｌｌ  ｕｓｉｎｇ  ｃｏｍｐｌｅｍｅｎｔａｒｙ  ａｔｏｍ  ｓｗｉｔｃｈ，”ＩＥＥＥ  ＩＥＤＭ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐａｇｅｓ  １０．６．１−１０．６．４，２０１２．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献２から４に開示された図５に示す相補型構造のスイッチセルは、以下の課題を有している。すなわち、対を成す２つの抵抗変化素子のパターンを製造する際には、例えば、露光装置によるパターンの露光ずれが生じる。その結果、２つの抵抗変化素子に寸法差が生じる。この寸法差は２つの抵抗変化素子の抵抗変化特性に差を生じさせる。
【００１２】
図１４Ａの抵抗変化素子において、高抵抗状態から低抵抗状態に変化させる動作を「セット動作」、低抵抗状態から高抵抗状態に変化させる動作を「リセット動作」と呼ぶ。上記の抵抗変化特性の差は、例えば、セット動作しやすい素子としにくい素子とをもたらす。セット動作しにくい素子とは、より高い印加電圧もしくはより長い電圧印加時間を必要とする素子である。よって、セット動作しにくい一方の素子をセットしている間に、他方の素子はすでにセットされていて低抵抗状態にありながら、ディスターブを受けて高抵抗状態に戻ってしまうという問題が生じる。これによりセット動作の失敗率が増大し書き換え効率が低下する。さらに、再度セット動作を必要とすることによる時間の増大や、利便性の低下や、テストコストの増加などの弊害が生じている。リセット動作の場合も同様である。
【００１３】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、対を成す２つの抵抗変化素子を用いた相補型スイッチセルを有する半導体装置において、スイッチセルの書き換え効率を改善することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルと、前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる書き込み回路と、を有する。
【００１５】
本発明のスイッチセルの書き換え方法は、抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルの書き換え方法において、前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受け、前記判定結果に基づいて前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる。
【発明の効果】
【００１６】
本発明によれば、対を成す２つの抵抗変化素子を用いた相補型スイッチセルを有する半導体装置において、スイッチセルの書き換え効率を改善することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の半導体装置の構成を示すブロック図である。
【図２】本発明の第２の実施形態の半導体装置の構成を示すブロック図である。
【図３Ａ】本発明の第２の実施形態の半導体装置のスイッチの構成を示す図である。
【図３Ｂ】本発明の第２の実施形態の半導体装置のスイッチの構成をシンボリック表現した図である。
【図３Ｃ】本発明の第２の実施形態の半導体装置のスイッチを切り替える動作方法を示す図である。
【図４】本発明の第２の実施形態の半導体装置のスイッチセルの構成を示す図である。
【図５】本発明の第２の実施形態の半導体装置のクロスバースイッチの構成を示す図である。
【図６】本発明の第２の実施形態の半導体装置のスイッチセルのスイッチのセット動作を説明する図である。
【図７Ａ】本発明の第２の実施形態の半導体装置のスイッチセルの具体例の構成を示す断面図と平面図である。
【図７Ｂ】本発明の第２の実施形態の半導体装置のスイッチセルのパターンずれを説明する平面図である。
【図８】本発明の第２の実施形態の半導体装置のスイッチセルの寸法の異なるスイッチのスイッチ失敗率とセット電圧との関係を示す図である。
【図９】本発明の第２の実施形態の半導体装置のスイッチセルの寸法の異なるスイッチのスイッチする順序を変えてセット動作失敗率を比較した図である。
【図１０Ａ】本発明の第２の実施形態の半導体装置のスイッチセルのスイッチ動作を説明する図である。
【図１０Ｂ】本発明の第２の実施形態の半導体装置のスイッチセルのスイッチ動作を説明する図である。
【図１１】本発明の第２の実施形態の半導体装置のスイッチセルのスイッチのオフ抵抗とセット電圧との関係を示す図である。
【図１２】本発明の第２の実施形態の半導体装置のスイッチセルの別の具体例の構成を示す断面図である。
【図１３】本発明の第２の実施形態の半導体装置のスイッチセルのスイッチしやすさを判定するテストセルの構成と動作を説明する図である。
【図１４Ａ】関連する抵抗変化素子の構成を示す図である。
【図１４Ｂ】関連する抵抗変化素子の構成をシンボリック表現した図である。
【図１４Ｃ】関連する抵抗変化素子を切り替える動作方法を示す図である。
【図１５】関連するスイッチセルの構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置の構成を示すブロック図である。本実施形態の半導体装置１は、抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセル２と、前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる書き込み回路３と、を有する。
【００１９】
本実施形態のスイッチセルの書き換え方法は、抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルの書き換え方法において、前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受け、前記判定結果に基づいて前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる。
【００２０】
本実施形態によれば、対を成す２つの抵抗変化素子を用いた相補型スイッチセルを有する半導体装置において、スイッチセルの書き換え効率を改善することができる。
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体装置の構成を示すブロック図である。本実施形態の半導体装置１１は、第１スイッチと第２スイッチとトランジスタとを有するスイッチセルを有するクロスバースイッチ１２を有する。さらに、前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる書き込み回路１３と、を有する。
【００２１】
前記第１スイッチと前記第２スイッチは、各々、抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型を有する。さらに、前記第１スイッチと前記第２スイッチの各々一方の前記電極同士が、前記抵抗変化素子の極性が相互に対向するように接続し、前記電極同士の接続に前記トランジスタのソースもしくはドレインが接続している。よって、スイッチセルは、対を成す２つの抵抗変化素子と１つのトランジスタとから成る相補型構造である。
【００２２】
書き込み回路１３は、前記第１スイッチと前記第２スイッチがスイッチする印加電圧の高低、もしくは、電圧印加時間の長短に基づくスイッチしやすさの判定結果を受けてスイッチさせる。また、書き込み回路１３は、前記第１スイッチと前記第２スイッチの寸法、もしくは組成、もしくは抵抗値、に基づくスイッチしやすさの判定結果を受けてスイッチさせる。
【００２３】
半導体装置１１は、印加電圧もしくは電圧印加時間に基づいて、前記第１スイッチと前記第２スイッチのスイッチしやすさを判定する前記スイッチセルを有するテストセルを有することができる。また、前記テストセルは、前記スイッチセルを複数有し、所定の印加電圧と電圧印加時間でスイッチする前記第１スイッチと前記第２スイッチの各々の割合によって、スイッチしやすさを判定することもできる。書き込み回路１３は、前記テストセルの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチさせる。
【００２４】
半導体装置１１は、クロスバースイッチ１２内に、前記スイッチセルを複数有する組を有し、書き込み回路１３は、前記判定結果を受けて、前記組ごとに第１スイッチと前記第２スイッチのスイッチしにくい順にスイッチさせることができる。前記組は、配線単位、ブロック単位、チップ単位で組とすることができる。
【００２５】
半導体装置１１は、前記判定結果を記憶する記憶部を有することができる。また、半導体装置１１は、前記判定結果を外部記憶装置に記憶することもできる。書き込み回路１３は、前記記憶部もしくは前記外部記憶装置から、前記判定結果を受けることができる。
【００２６】
本実施形態の半導体装置１１を、以下に詳細に説明する。
【００２７】
図３Ａは、スイッチ（第１スイッチ、第２スイッチ）の構造を、図３Ｂは、スイッチのシンボリック表現を、図３Ｃは、スイッチを切り替える方法を、各々示す。図３Ａに示すように、スイッチ２０は、抵抗変化層２１と、抵抗変化層２１に接して対向面に設けられている第１電極２２（ＴＲ１）および第２電極２３（ＴＲ２）と、を有する抵抗変化素子である。
【００２８】
スイッチ２０は、抵抗変化層２１に、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（登録商標）などとすることができる。すなわち、スイッチ２０は、一定以上の電圧を所定時間以上印加することで抵抗が変化し保持される抵抗変化素子であればよい。また、信号を継続的に通過させて使用する際のディスターブ耐性が高いという観点から、抵抗変化素子は、抵抗変化をさせるための電圧の印加方向に極性があるバイポーラ型が望ましい。
【００２９】
抵抗変化層２１にイオン伝導体を用いる場合、第１電極２１（ＴＲ１）からは抵抗変化層２１に金属イオンが供給され、第２電極２３（ＴＲ２）からは金属イオンは供給されないとする。これによりスイッチ２０をバイポーラ型とすることができる。例えば、第１電極２１（ＴＲ１）として銅（Ｃｕ）を有する金属を、第２電極２３（ＴＲ２）としてルテニウム（Ｒｕ）を、各々用いることができる。すなわち、スイッチ２０は、抵抗変化層２１にイオン伝導体中での金属イオンの移動と電気化学反応とを利用した金属析出型のスイッチである。
【００３０】
図３Ｃに示すように、スイッチ２０は、第１電極２２（ＴＲ１）と第２電極２３（ＴＲ２）とで、抵抗変化層２１に印加する電圧の極性を変えることで、抵抗変化層２１の抵抗値を変化させて電極間の導通状態を制御する。抵抗変化層２１の低抵抗状態（オン状態と呼ぶ）と高抵抗状態（オフ状態と呼ぶ）の抵抗比は、例えば、１０の５乗、もしくはそれ以上とすることができる。これにより、スイッチ２０は、電気的に接続あるいは切断するスイッチとして機能する。
【００３１】
スイッチ２０をオフ状態からオン状態に変化させる動作をセット動作、オン状態からオフ状態に変化させる動作をリセット動作と呼ぶ。
【００３２】
図４は、スイッチセルの構造を示す。スイッチセル１０は、対を成す２つのスイッチ（第１スイッチ２０ａ、第２スイッチ２０ｂ）と、１つのトランジスタ２４とを有する相補型構造を有する。第１スイッチ２０ａと第２スイッチ２０ｂは、図３Ａや図３Ｂに示すスイッチ２０の抵抗変化素子の構造を有する。さらに、第１スイッチ２０ａと第２スイッチ２０ｂの各々一方の電極同士が、抵抗変化素子の極性が相互に対向するように接続し、前記電極同士の接続にトランジスタ２４のソースもしくはドレインが接続している。
【００３３】
スイッチセル１０は、第１スイッチ２０ａ側の電極２２ａ（Ｔ１）、第２スイッチ２０ｂ側の電極２２ｂ（Ｔ２）、トランジスタ２４のゲート電極２５（ＴＧ）、ソース電極２６（ＴＳ）（もしくはドレイン電極）を有する。
【００３４】
図５は、スイッチセル１０を有するクロスバースイッチの構成を示す。クロスバースイッチにおけるスイッチセルは、縦方向の信号用配線（ＲＶ）と横方向の信号用配線（ＲＨ）の各クロスポイント近傍に配置され、これら配線に電極Ｔ１と電極Ｔ２とで各々接続する。また、所定のクロスポイントのスイッチセルをオン／オフする際に、別のクロスポイントに存在するスイッチセルへの誤書き込み（ディスターブ）を防ぐために、スイッチセル内のトランジスタを制御する制御用配線（ＳＶ）と制御用配線（ＧＨ）とも、ソース電極ＴＳ（もしくはドレイン電極）とゲート電極ＴＧとで各々接続する。
【００３５】
図５に示すように、クロスバースイッチでは少なくとも４種類の配線（ＲＶ、ＲＨ、ＳＶ、ＧＨ）が、縦もしくは横方向に走破する。セルの書き込み選択性から、信号用の配線ＲＶと配線ＲＨとは、および、制御用の配線ＳＶと配線ＧＨとは、お互いにねじれの関係にある。ねじれの関係は、例えば直交とすることができる。配線ＲＶと配線ＲＨとは、スイッチである抵抗変化素子に電圧を印加する書き込み回路（図示省略）に接続する。また、配線ＳＶと配線ＧＨとは、スイッチセルを選択するトランジスタを制御する制御回路（図示省略）に接続する。スイッチセル内のトランジスタはシリコン基板上に、スイッチ（抵抗変化素子）は配線層内に形成される。
【００３６】
クロスバースイッチ内の所定のスイッチセルを書き込む際には、まず、配線ＳＶと配線ＧＨの直交性を利用して所定のスイッチセルを選択する。選択されたスイッチセルでは、トランジスタを介し、書き込み回路から配線ＲＶと配線ＲＨとを経由して、電圧および電流が供給される。この電圧および電流により、スイッチセル内の２つのスイッチの書き込みがそれぞれ行われる。
【００３７】
このとき、２つのスイッチを同時には書き込むことはしない。これは、第１スイッチと第２スイッチとが、書き込み特性に差を有する場合があるためである。すなわち、一方のスイッチが他方のスイッチよりも先にオフ状態からオン状態に変化したとする。すると、オン状態となった一方のスイッチとトランジスタとが接続するノードの電位が増加し、オフ状態にある他方のスイッチの電極間の電圧が低下してしまい、他方のスイッチをオン状態にできなくなる。よって、第１スイッチと第２スイッチを一方ずつ、順々に書き込む。
【００３８】
図６は、クロスバースイッチ内のスイッチセルの第１スイッチと第２スイッチの各々の書き込み動作を、セット動作を例に説明する図である。第１スイッチをオフ状態からオン状態にする場合（セット動作−１）、Ｔ１をセット電圧Ｖ（ＳＥＴ）とし、ＴＳを接地電位ＧＮＤとし、Ｔ２をフローティング状態とし、所定の時間保つ。フローティング状態は、信号用配線ＲＨの端子上に配置されるトランスミッションゲートを利用するか、書き込み回路をハイインピーダンス（Ｈｉｇｈ−Ｚ）状態にすることで、実現できる。第２スイッチをオフ状態からオン状態にする場合（セット動作−２）も、セット動作−１と同様である。
【００３９】
なお、リセット動作の場合は、図３Ｃに示すように、Ｔ１とＴ２に印加する電圧の極性をＧＮＤに対して逆にして、図６の動作を行えばよい。
【００４０】
図７Ａは、スイッチセルのスイッチ部分の具体例としての断面構造を示す断面図と、Ａ−Ａ’平面での平面構造を示す平面図である。スイッチセルは、シリコン基板（図示省略）上の絶縁層１０１内に形成された銅配線１０２（電極Ｔ１）と銅配線１０３（電極Ｔ２）を有する。絶縁層１０１には、酸化シリコン膜などを用いることができる。銅配線１０２、１０３には、ＴｉＮ膜などのバリア膜を側面と底面とに設けた銅めっき膜を用いることができる。
【００４１】
スイッチセルは、絶縁層１０１や銅配線１０２、１０３の上に開口部１０５を有する絶縁層１０４を有し、開口部１０５を介して、銅配線１０２、１０３と接する抵抗変化層１０６、さらには抵抗変化層１０６に接する電極層１０７を有する。絶縁層１０４には、酸化シリコン膜などを用いることができる。抵抗変化層１０６は、固体電解質材料（イオン伝導体）であって、酸化物や硫化物や有機物などを用いることができる。あるいは酸化欠損タイプの抵抗変化素子でも良い。例えば、Ａｌ、Ｔｉ、Ｔａ、Ｓｉ、Ｈｆ、Ｚｒなどを含む酸化物や、Ｇｅ、Ａｓ、ＴｅＳなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができる。あるいはそれらの積層構造であっても良い。電極層１０７には、ルテニウムを用いることができる。
【００４２】
以上の構造により、図７Ａ内の破線で囲まれた領域に、第１スイッチ１１０と第２スイッチ１１１とが形成される。
【００４３】
スイッチセルは、さらに、電極層１０７に接する銅配線１０８（ノード）を有し、抵抗変化層１０６と電極層１０７と銅配線１０８とを埋める絶縁層１０９を有する。銅配線１０８には、ＴｉＮ膜などのバリア膜を介した銅めっき膜を用いることができる。絶縁層１０９には、酸化シリコン膜などを用いることができる。
【００４４】
銅配線１０２（電極Ｔ１）と銅配線１０３（電極Ｔ２）は、書き込み回路（図示省略）に接続する。銅配線１０８はスイッチセル内のトランジスタ（図示省略）のソースもしくはドレインに接続する。
【００４５】
以上のスイッチセルのスイッチ部分を形成する材料は、上記に限定されることなく、スイッチの特性を満足する範囲で変更が可能である。
【００４６】
図７Ａ中の平面図は、スイッチセルの製造時のパターンずれの生じていない理想的な構造を示している。よって、Ａ−Ａ’平面で抵抗変化層１０６に接続する銅配線１０２（電極Ｔ１）と銅配線１０３（電極Ｔ２）の部分は、同じ寸法である。しかしながら、製造時には通常、パターンずれが生じるため、図７Ｂに示すように、Ａ−Ａ’平面で抵抗変化層１０６に接続する銅配線１０２（電極Ｔ１）と銅配線１０３（電極Ｔ２）の部分は、同じ寸法にはならない。この寸法の違いにより、第１のスイッチ１１０と第２のスイッチ１１１のスイッチ特性には差が生じる。
【００４７】
図８は、図７Ｂの銅配線１０２（電極Ｔ１）、銅配線１０３（電極Ｔ２）を有する第１スイッチ１１０、第２スイッチ１１１の、オフ状態からオン状態にするセット動作でのスイッチ失敗率の、セット電圧Ｖ（ＳＥＴ）依存性を示す。第２スイッチ１１１は第１スイッチ１１０に比べて、同じセット電圧でも低いスイッチ失敗率を示し、スイッチしやすいスイッチであることが分かる。第２スイッチ１１１では、抵抗変化層１０６に接する銅配線１０３の面積が、第１スイッチ１１０の銅配線１０２に比べて大きい。よって、電流の流れる実効的な抵抗変化層１０６の面積が大きいために、金属析出による導通の機会が増えることでスイッチしやすい特性を有していると考えられる。
【００４８】
図９は、スイッチセルが、図８のようにスイッチしやすいスイッチ（第２スイッチ）とスイッチしにくいスイッチ（第１スイッチ）とを有する場合に、スイッチする順序を変えてセット動作の失敗率を比較した結果を示す。図９のように、発明者は、スイッチしにくい第１スイッチを先にスイッチし、次に、スイッチしやすい第２スイッチをスイッチすることで、セット動作失敗率を大幅に低減できることを確認した。
【００４９】
スイッチしにくいスイッチではより高い印加電圧もしくはより長い電圧印加時間を要する。よって、スイッチしやすいスイッチを先にスイッチした後に、スイッチしにくいスイッチをスイッチした場合、既にスイッチさせたスイッチしやすいスイッチはより強くディスターブを受ける。そのため、スイッチしやすいスイッチは再びスイッチして元に戻ってしまうことが考えられる。しかしながら、図９に示すような大幅なセット動作失敗率の低減がもたらされることは予想されていなかった。
【００５０】
本実施形態の半導体装置１１の書き込み回路１３は、予め、図８に示すような、第１スイッチと第２スイッチのスイッチしやすさを判定した結果に基づいて、第１スイッチと第２スイッチをスイッチしにくい順にスイッチさせる。
【００５１】
図１０Ａは、半導体装置１１であるデバイスが、第１スイッチと第２スイッチのスイッチしやすさを判定した結果に基づいて、第１スイッチと第２スイッチを、スイッチしにくい順にスイッチさせる動作を説明する図である。まず、第１スイッチと第２スイッチの書き換え順序情報＜１＞が、予めサーバなどの情報機器で構築され、デバイス内の記憶部であるメモリに保存される。なお、書き換え順序情報＜１＞は、他のサーバなどで構築されネットワークを通して図１０Ａ中のサーバが受け取るようにしても良い。
【００５２】
ここで、書き換え順序情報＜１＞は、クロスバースイッチを形成するスイッチセルの有する第１スイッチと第２スイッチを書き換える順序を指定する情報である。この情報は、スイッチの製造時にパターンごとに行われる形状チェックにおいて、例えば、図７Ｂに示すようなスイッチのパターンの寸法や面積の、全てのスイッチに対する測定値を有する。予め図８のように寸法や面積の大きいスイッチの方がスイッチしやすいことを確認しておくことで、この測定値に基づいて、第１スイッチと第２スイッチを書き換える順序を指定する情報を構築することができる。
【００５３】
なお、第１スイッチと第２スイッチのスイッチしやすさに差がない場合は、予め、第１スイッチから書き換える、などと決めておけばよい。
【００５４】
書き込み回路は、論理集積回路の配線接続の再構成を行う接続構成情報＜２＞に基づいて、クロスバースイッチのスイッチセル内のスイッチを書き換える際に、メモリから書き換え順序情報＜１＞を読み出す。書き込み回路は、書き換え順序情報＜１＞に基づいて、スイッチセルごとに第１スイッチと第２スイッチをスイッチしにくい順にスイッチさせる。
【００５５】
図１０Ｂは、図１０Ａとは別の動作の方法を示し、予めサーバなどの情報機器で構築された書き換え順序情報＜１＞を、サーバ内の記憶部に保存する場合を示す。デバイス内のメモリには、予めデバイスＩＤ＜３＞が記憶されている。サーバは、デバイスのメモリからデバイスＩＤ＜３＞を読み出すと、デバイスＩＤに対応した書き換え順序情報＜１＞を書き込み回路に送る。なお、サーバは、サーバとは別の外部記憶装置に書き換え順序情報＜１＞を保存しておいても良い。
【００５６】
書き込み回路は、論理集積回路の配線接続の再構成を行う接続構成情報＜２＞に基づいて、クロスバースイッチのスイッチセル内のスイッチを書き換える際に、書き換え順序情報＜１＞をサーバから受ける。書き込み回路は、書き換え順序情報＜１＞に基づいて、スイッチセルごとに第１スイッチと第２スイッチをスイッチしにくい順にスイッチさせる。
【００５７】
なお、スイッチのパターンの寸法や面積の測定は、必ずしも全てのスイッチに対して行われる必要はない。例えば、クロスバースイッチ内の、複数のスイッチセルの組ごとに代表スイッチセルを指定し、代表スイッチセルのスイッチのパターン測定によってスイッチしやすさを判定してもよい。書き込み回路は、代表スイッチセルの属する組の内のスイッチセルのスイッチを、代表スイッチセルの判定結果に基づいてスイッチする。なお、上記の組とは、配線単位、ブロック単位、チップ単位などの組とすることができる。
【００５８】
なお、書き換え順序情報は、スイッチのパターンの寸法や面積には限定されない。例えば、図１１は、製造後のスイッチセルの各スイッチのオフ状態での抵抗（オフ抵抗）と、セット電圧Ｖ（ＳＥＴ）との関係を示す。オフ抵抗はリーク電流に対応するものである。図１１のように、オフ抵抗が高いほどセット電圧は高くなり、スイッチしにくいスイッチとなることが分かる。すなわち、スイッチのオフ抵抗を測定しておくことによって、書き換え順序情報を構築することができる。
【００５９】
また、図１２に示すように、スイッチセルを構成する対を成す２つのスイッチを積層構造とすることができる。この場合、第１スイッチ２０ａと第２スイッチ２０ｂを構成する各々の抵抗変化層２１は、別々の工程で形成される。そのため、各々の抵抗変化層２１は膜厚や組成が異なる場合がある。製造時には各々の抵抗変化層の膜厚や組成をモニタリングすることができる。よって、膜厚や組成とスイッチしやすさとの関係を予め確認しておくことによって、膜厚や組成によって書き換え順序情報を構築することができる。
【００６０】
本実施形態の半導体装置１１は、印加電圧もしくは電圧印加時間に基づいて、第１スイッチと第２スイッチのスイッチしやすさを判定するテストセルを有することができる。書き込み回路１３は、この判定結果を受けて、クロスバースイッチ１２内のスイッチセルをスイッチさせることができる。
【００６１】
図１３は、テストセルの構成とその動作を説明するための図である。まず、テスト動作では、ソース電極ＴＳを接地電位（ＧＮＤ）とし、電極Ｔ１と電極Ｔ２に同じセット電圧を印加する。セット電圧を低電圧から高電圧に掃引することで、第１スイッチと第２スイッチのスイッチしやすい方のスイッチが、高抵抗状態（オフ状態）から低抵抗状態（オン状態）に遷移する。この遷移のタイミングは、書き込み回路の電流をモニタすることで検知することができる。この遷移を確認した後、電圧の掃引を中止する。これにより、第１スイッチと第２スイッチのスイッチしやすい方のスイッチはオン状態となり、もう一方のスイッチはオフ状態のままとなる。
【００６２】
次に、評価動作では、電極Ｔ１を読出電圧（ＶＤＤ）、電極Ｔ２を接地電位（ＧＮＤ）とする。第１スイッチがオン状態の場合、ソース電極ＴＳからはＶＤＤが出力される。一方、第２スイッチがオン状態の場合、ソース電極ＴＳからはＧＮＤ電位が出力される。ＶＤＤ（もしくはＧＮＤ電位）が出力される場合は、第２スイッチ（もしくは第１スイッチ）がオフ状態のままであり、書き込みにくいスイッチであると判定できる。よって、ソース電極ＴＳからの出力電圧に従って、テストセルでのスイッチの書き込みやすさを判定できる。
【００６３】
テストセルは、スイッチセルを複数有し、所定の印加電圧と電圧印加時間でスイッチする第１スイッチと第２スイッチの各々の割合に基づいて、スイッチしやすさを判定することもできる。
【００６４】
テストセルは、クロスバースイッチ１２に内臓することもできるし、クロスバースイッチから独立して設けることもできる。また、テストセルはクロスバースイッチ内のスイッチセルの組に対応して、組ごとに設けることができる。
【００６５】
本実施形態によれば、対を成す２つの抵抗変化素子を用いた相補型スイッチセルを有する半導体装置において、スイッチセルの書き換え効率を改善することができる。
【００６６】
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【００６７】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００６８】
付記
（付記１）
抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルと、
前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受けて、前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる書き込み回路と、を有する半導体装置。
（付記２）
前記スイッチセルは、トランジスタを有し、前記第１スイッチと前記第２スイッチの各々一方の前記電極同士が、前記抵抗変化素子の極性が相互に対向するように接続し、前記電極同士の接続に前記トランジスタのソースもしくはドレインが接続している、付記１記載の半導体装置。
（付記３）
前記書き込み回路は、前記第１スイッチと前記第２スイッチがスイッチする印加電圧の高低、もしくは、電圧印加時間の長短、に基づく前記判定結果を受けてスイッチさせる、付記１または２記載の半導体装置。
（付記４）
前記書き込み回路は、前記第１スイッチと前記第２スイッチの寸法、もしくは組成、もしくは抵抗値、に基づく前記判定結果を受けてスイッチさせる、付記１から３の内の１項記載の半導体装置。
（付記５）
印加電圧もしくは電圧印加時間に基づいて前記第１スイッチと前記第２スイッチのスイッチしやすさを判定するテストセルを有し、
前記書き込み回路は、前記テストセルの判定結果を受けてスイッチさせる、付記１から４の内の１項記載の半導体装置。
（付記６）
前記テストセルは、前記スイッチセルを複数有し、所定の印加電圧と電圧印加時間でスイッチする前記第１スイッチと前記第２スイッチの各々の割合によってスイッチしやすさを判定する、付記５記載の半導体装置。
（付記７）
前記スイッチセルを複数有する組を有し、
前記書き込み回路は、前記判定結果を受けて、前記組ごとに第１スイッチと前記第２スイッチのスイッチしにくい順にスイッチさせる、付記１から６の内の１項記載の半導体装置。
（付記８）
前記判定結果を記憶する記憶部を有する、付記１から７の内の１項記載の半導体装置。
（付記９）
前記判定結果を外部記憶装置に記憶する、付記１から８の内の１項記載の半導体装置。
（付記１０）
前記抵抗変化層は、金属析出型を有する、付記１から９の内の１項記載の半導体装置。
（付記１１）
抵抗変化層と前記抵抗変化層を挟む２つの電極とを有するバイポーラ型の第１スイッチと第２スイッチとを有する相補型のスイッチセルの書き換え方法において、
前記第１スイッチと前記第２スイッチのスイッチしやすさの判定結果を受け、前記判定結果に基づいて前記第１スイッチと前記第２スイッチをスイッチしにくい順にスイッチさせる、スイッチセルの書き換え方法。
（付記１２）
前記スイッチセルはトランジスタを有し、前記第１スイッチと前記第２スイッチの各々一方の前記電極同士を、前記抵抗変化素子の極性が相互に対向するように接続し、前記電極同士の接続に前記トランジスタのソースもしくはドレインを接続する、付記１１記載のスイッチセルの書き換え方法。
（付記１３）
前記第１スイッチと前記第２スイッチがスイッチする印加電圧の高低、もしくは、電圧印加時間の長短、に基づく前記判定結果を受けてスイッチさせる、付記１１または１２記載のスイッチセルの書き換え方法。
（付記１４）
前記第１スイッチと前記第２スイッチの寸法、もしくは組成、もしくは抵抗値、に基づく前記判定結果を受けてスイッチさせる、付記１１から１３の内の１項記載のスイッチセルの書き換え方法。
（付記１５）
印加電圧もしくは電圧印加時間に基づいて前記第１スイッチと前記第２スイッチのスイッチしやすさを判定するテストセルによる判定結果を受けてスイッチさせる、付記１１から１４の内の１項記載のスイッチセルの書き換え方法。
（付記１６）
前記テストセルは前記スイッチセルを複数有し、所定の印加電圧と電圧印加時間でスイッチする前記第１スイッチと前記第２スイッチの各々の割合によってスイッチしやすさを判定する、付記１５記載のスイッチセルの書き換え方法。
（付記１７）
前記スイッチセルを複数有する組ごとに前記判定結果を受け、前記組ごとに第１スイッチと前記第２スイッチのスイッチしにくい順にスイッチさせる、付記１１から１６の内の１項記載のスイッチセルの書き換え方法。
（付記１８）
前記判定結果を記憶する、付記１１から１７の内の１項記載のスイッチセルの書き換え方法。
（付記１９）
前記判定結果を外部記憶装置に記憶する、付記１１から１８の内の１項記載のスイッチセルの書き換え方法。
（付記２０）
前記抵抗変化層は、金属析出型を有する、付記１１から１９の内の１項記載のスイッチセルの書き換え方法。
【符号の説明】
【００６９】
１、１１    半導体装置
２    スイッチセル
１２    クロスバースイッチ
３、１３    書き込み回路
１０    スイッチセル
２０    スイッチ
２０ａ    第１スイッチ
２０ｂ    第２スイッチ
２１    抵抗変化層
２２    第１電極
２２ａ、２２ｂ    電極
２３    第２電極
２４    トランジスタ
２５    ゲート電極
２６    ソース電極
１０１、１０４、１０９    絶縁層
１０２、１０３、１０８    銅配線
１０５    開口部
１０６    抵抗変化層
１０７    電極層
１１０    第１スイッチ
１１１    第２スイッチ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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