(57)【要約】      （修正有）【課題】不良が発生するのを抑制することが可能な半導体装置を提供する。【解決手段】半導体装置の半導体チップ１０−１、１０−２は、基板３０と、基板３０上に設けられた窒化物半導体層３１とを含む。基板３０の側面であって窒化物半導体層３１側に凹部５１が設けられ、凹部５１の端は、窒化物半導体層３１の下に位置する。【選択図】図７
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた窒化物半導体層と、
を具備し、
前記基板の側面であって前記窒化物半導体層側に凹部が設けられ、
前記凹部の端は、前記窒化物半導体層の下に位置することを特徴とする半導体装置。
【請求項２】
前記凹部は、面内方向に窪んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記窒化物半導体層の側面は、前記基板の側面より面内方向内側に位置することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記窒化物半導体層は、窒化ガリウム（ＧａＮ）を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記基板は、シリコン（Ｓｉ）を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
間隔を空けて配置された第１及び第２半導体チップを備えた半導体装置の製造方法であって、
前記第１及び第２半導体チップ上にそれぞれ第１及び第２マスクを形成する工程と、
前記間隔に設けられた窒化物半導体層を異方性エッチングする工程と、
前記異方性エッチングにより露出した基板を部分的に等方性エッチングすることで、凹部を形成する工程と、
前記間隔に沿って前記第１及び第２半導体チップをダイシングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
間隔を空けて配置された第１及び第２半導体チップを備えた半導体装置の製造方法であって、
前記第１及び第２半導体チップ上にそれぞれ第１及び第２マスクを形成する工程と、
前記間隔に設けられた窒化物半導体層を異方性エッチングする工程と、
前記異方性エッチングにより露出した基板を部分的に異方性エッチングする工程と、
前記基板の異方性エッチングの後に、前記基板を部分的に等方性エッチングすることで、凹部を形成する工程と、
前記間隔に沿って前記第１及び第２半導体チップをダイシングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記窒化物半導体層は、窒化ガリウム（ＧａＮ）を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記基板は、シリコン（Ｓｉ）を含むことを特徴とする請求項６乃至８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に係り、例えば、パワー半導体素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子を備えたパワー半導体デバイスが用いられる。窒化物半導体などの化合物半導体を用いた素子は優れた材料特性を持っているため、高性能なパワー半導体デバイスを実現できる。
【０００３】
パワー半導体デバイスを備えた半導体ウェハは、ダイシング工程により複数の半導体チップに切り分けられる。このダイシング工程において、窒化物半導体層にチッピングやクラックが発生してしまう。チッピングとは、ダイシング面に発生する破損であり、クラックとは、ダイシング面に発生する割れ目である。このチッピングやクラックに起因して、パワー半導体デバイスに不良が発生したり、歩留まりが低下してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１５６２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、不良が発生するのを抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、基板と、前記基板上に設けられた窒化物半導体層とを具備する。前記基板の側面であって前記窒化物半導体層側に凹部が設けられ、前記凹部の端は、前記窒化物半導体層の下に位置する。
【０００７】
実施形態に係る半導体装置の製造方法は、間隔を空けて配置された第１及び第２半導体チップを備えた半導体装置の製造方法であって、前記第１及び第２半導体チップ上にそれぞれ第１及び第２マスクを形成する工程と、前記間隔に設けられた窒化物半導体層を異方性エッチングする工程と、前記異方性エッチングにより露出した基板を部分的に等方性エッチングすることで、凹部を形成する工程と、前記間隔に沿って前記第１及び第２半導体チップをダイシングする工程とを具備する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の平面図。
【図２】第１実施形態に係る半導体装置の断面図。
【図３】第１実施形態に係る半導体装置の製造工程を説明する断面図。
【図４】第１実施形態に係る半導体装置の製造工程を説明する断面図。
【図５】第１実施形態に係る半導体装置の製造工程を説明する断面図。
【図６】第１実施形態に係る半導体装置の製造工程を説明する断面図。
【図７】第１実施形態に係る半導体装置の製造工程を説明する断面図。
【図８】第２実施形態に係る半導体装置の製造工程を説明する断面図。
【図９】第２実施形態に係る半導体装置の製造工程を説明する断面図。
【図１０】第２実施形態に係る半導体装置の製造工程を説明する断面図。
【図１１】第２実施形態に係る半導体装置の製造工程を説明する断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１実施形態］
［１−１］半導体装置の構成
図１は、第１実施形態に係る半導体装置１の平面図である。半導体装置１は、半導体ウェハから構成される。図１は、半導体ウェハの一部を抽出して示している。
【００１１】
半導体装置１は、例えばマトリクス状に配置された複数の半導体チップ１０を備える。複数の半導体チップ１０は、ダイシングライン２０を隔てて配置される。ダイシングライン２０は、複数の半導体チップ１０をダイシング工程によって切り分けるための領域である。
【００１２】
各半導体チップ１０は、例えば、電源（電力）の変換及び制御を行うパワー半導体デバイスから構成される。パワー半導体デバイスが備えるパワー半導体素子としては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、及びダイオードなどが挙げられる。
【００１３】
以下に、ＨＥＭＴを備えた半導体チップ１０を例に挙げて説明する。図２は、半導体装置１の断面図である。
【００１４】
半導体装置１は、半導体チップ１０−１、１０−２を備える。半導体チップ１０−１、１０−２は、ダイシングライン２０を隔てて配置される。以下の説明では、半導体チップ１０−１、１０−２を区別する必要がない場合は、半導体チップ１０のように枝番を省いて参照符号を示し、半導体チップ１０の説明は、半導体チップ１０−１、１０−２の両方に適用されるものとする。
【００１５】
半導体チップ１０は、基板３０、窒化物半導体層３１、及び保護層３２を備える。窒化物半導体層３１は、半導体チップ１０ごとに分離されることなく、複数の半導体チップ１０に共通して形成される。保護層３２は、半導体チップ１０ごとに設けられる。すなわち、保護層３２が剥離された領域がダイシングライン２０となる。ダイシングライン２０に対応する窒化物半導体層３１は、半導体装置１の上面に露出している。
【００１６】
基板３０は、例えば、（１１１）面を主面とするシリコン（Ｓｉ）基板から構成される。基板３０としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、又はサファイア（Ａｌ２Ｏ３）などを用いても良い。
【００１７】
窒化物半導体層３１は、例えば、バッファ層３１Ａ、チャネル層３１Ｂ、及びバリア層３１Ｃの３層が積層されて構成される。
【００１８】
バッファ層３１Ａは、基板３０上に設けられる。バッファ層３１Ａは、バッファ層３１Ａ上に形成される窒化物半導体層の格子定数と、基板３０の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層３１Ａ上に形成される窒化物半導体層の結晶性を制御する機能を有する。バッファ層３１Ａは、例えば、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）から構成される。バッファ層３１Ａは、組成比が異なる複数のＡｌＸＧａ１−ＸＮを積層して構成しても良い。バッファ層３１Ａを積層構造で構成する場合、この積層構造に含まれる複数の層の格子定数が、バッファ層３１Ａを挟む上下の層のうち下層の格子定数から上層の格子定数に向かって変化するように、積層構造の組成比を調整する。
【００１９】
チャネル層３１Ｂは、バッファ層３１Ａ上に設けられる。チャネル層３１Ｂは、トランジスタのチャネル(電流経路）が形成される層である。チャネル層３１Ｂは、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。チャネル層３１Ｂは、アンドープ層であり、かつ結晶性が良好な（高品質な）窒化物半導体から構成される。アンドープとは、意図的に不純物をドープしないことをいい、例えば、製造過程等で入り込む程度の不純物量はアンドープの範疇である。本実施形態では、チャネル層３１Ｂは、アンドープのＧａＮ（真性ＧａＮともいう）から構成される。
【００２０】
バリア層３１Ｃは、チャネル層３１Ｂ上に設けられる。バリア層３１Ｃは、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。バリア層３１Ｃは、チャネル層３１Ｂのバンドギャップより大きい窒化物半導体から構成される。本実施形態では、バリア層３１Ｃは、例えば、アンドープのＡｌＧａＮから構成される。
【００２１】
なお、半導体装置１を構成する複数の半導体層は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により順次形成される。すなわち、半導体装置１を構成する複数の半導体層は、エピタキシャル層から構成される。
【００２２】
半導体チップ１０は、ＨＥＭＴ４０を備える。ＨＥＭＴ４０は、ソース電極４１Ａ、ドレイン電極４１Ｂ、ゲート電極４１Ｃ、及び窒化物半導体層３１の一部から構成される。ソース電極４１Ａ、ドレイン電極４１Ｂ、及びゲート電極４１Ｃ上にはそれぞれ、電極パッド４２Ａ、４２Ｂ、及び４２Ｃが設けられる。
【００２３】
ソース電極４１Ａ及びドレイン電極４１Ｂは、バリア層３１Ｃ上に互いに離間して設けられる。さらに、バリア層３１Ｃ上かつソース電極４１Ａ及びドレイン電極４１Ｂ間には、ソース電極４１Ａ及びドレイン電極４１Ｂに離間してゲート電極４１Ｃが設けられる。
【００２４】
ゲート電極４１Ｃとバリア層３１Ｃとは、ショットキー接合している。すなわち、ゲート電極４１Ｃは、バリア層３１Ｃとショットキー接合する材料を含むように構成される。図２に示した半導体装置１は、ショットキー障壁型ＨＥＭＴである。ゲート電極４１Ｃとしては、例えば、Ａｕ／Ｎｉの積層構造が用いられる。”／”の左側が上層、右側が下層を表している。
【００２５】
なお、半導体装置１は、ショットキー障壁型ＨＥＭＴに限定されず、バリア層３１Ｃとゲート電極４１Ｃの間にゲート絶縁膜を介在させたＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴであっても良い。
【００２６】
ソース電極４１Ａとバリア層３１Ｃとは、オーミック接触している。同様に、ドレイン電極４１Ｂとバリア層３１Ｃとは、オーミック接触している。すなわち、ソース電極４１Ａ及びドレイン電極４１Ｂの各々は、バリア層３１Ｃとオーミック接触する材料を含むように構成される。ソース電極４１Ａ及びドレイン電極４１Ｂとしては、例えば、Ａｌ／Ｔｉの積層構造が用いられる。
【００２７】
チャネル層３１Ｂとバリア層３１Ｃとのヘテロ接合構造において、バリア層３１Ｃの方がチャネル層３１Ｂよりも格子定数が小さいことから、バリア層３１Ｃに歪みが生じる。この歪みに起因するピエゾ効果によりバリア層３１Ｃ内にピエゾ分極が生じ、チャネル層３１Ｂにおけるバリア層３１Ｃとの界面付近に２次元電子ガス（2DEG : two-dimensional electron gas）が発生する。この２次元電子ガスが、ソース電極４１Ａ及びドレイン電極４１Ｂ間のチャネルとなる。そして、ゲート電極４１Ｃとバリア層３１Ｃとの接合によって生じるショットキー障壁により、ドレイン電流の制御が可能となる。
【００２８】
保護層３２は、窒化物半導体層３１上及び電極（ソース電極４１Ａ、ドレイン電極４１Ｂ、及びゲート電極４１Ｃを含む）上に設けられる。保護層３２は、パッシベーション層とも呼ばれる。保護層３２は、電極パッドを形成するための開口部を有する。保護層３２は、絶縁体から構成され、シリコン窒化物（ＳｉＮ）、又はシリコン酸化物（ＳｉＯ２）などが用いられる。
【００２９】
電極パッド４２Ａ、４２Ｂ、４２Ｃは、外部回路との接続に用いられ、半導体チップ１０の外部に露出している。電極パッド４２Ａ、４２Ｂ、及び４２Ｃはそれぞれ、保護層３２に形成された開口部を介して、ソース電極４１Ａ、ドレイン電極４１Ｂ、及びゲート電極４１Ｃに電気的に接続される。
【００３０】
［１−２］製造方法
次に、図３乃至図７を用いて、第１実施形態に係る半導体装置１の製造方法について説明する。図３乃至図７では、図面が煩雑になるのを避けるために、窒化物半導体層３１を簡略化して一層で図示し、また、電極及び電極パッドの図示を省略している。
【００３１】
図３乃至図７には、１本のダイシングライン２０と、ダイシングライン２０の両側に配置された２個の半導体チップ１０−１、１０−２の一部とを抽出して示している。ダイシングライン２０の幅は、ダイシング工程で使用するダイシングブレードの幅に応じて設定され、例えば４５μｍ以上７０μｍ以下である。
【００３２】
まず、基板３０に複数の半導体チップ１０が形成された半導体装置（半導体ウェハ）１を準備する。続いて、グラインディング装置を用いて基板３０の裏面を均等に削ることで、基板３０を所定の厚さまで薄くする。基板３０の厚さは、半導体チップ１０の仕様により適宜設定される。
【００３３】
続いて、図３に示すように、半導体チップ１０−１、１０−２（具体的には、保護層３２）上に、フォトリソグラフィ法を用いて、レジスト（マスク層）５０を形成する。換言すると、ダイシングライン２０以外の領域に、レジスト５０を形成する。
【００３４】
続いて、図４に示すように、レジスト５０をマスクとして、窒化物半導体層３１を異方性エッチングする。異方性エッチング工程には、例えば、ＲＩＥ（Reactive Ion Etching）法が用いられる。異方性エッチング工程により、ダイシングライン２０に対応する領域の窒化物半導体層３１が除去される。
【００３５】
続いて、図５に示すように、レジスト５０をマスクとして、基板３０を部分的に等方性エッチングする。等方性エッチング工程によるエッチング量（エッチング深さ）は、例えば５μｍ程度である。等方性エッチング工程には、例えば、等方性のプラズマエッチング、又はウェットエッチングが用いられる。
【００３６】
図５に示すように、等方性エッチング工程によって基板３０のサイドエッチングが発生する。等方性エッチング工程により、窒化物半導体層３１の端に対応する領域の基板３０には、凹部５１が形成される。凹部５１は、窒化物半導体層３１の下まで入り込んでいる。換言すると、窒化物半導体層３１の下には、アンダーカットが形成される。凹部５１の面内方向における端は、窒化物半導体層３１の端より半導体チップ１０の内側に位置する。続いて、図６に示すように、レジスト５０を除去する。
【００３７】
続いて、図７に示すように、ダイシングライン２０に沿って半導体装置１をダイシングし、半導体装置１を複数の半導体チップ１０に切り分ける。ダイシング工程には、ブレードダイシング、又はレーザーダイシングなどが用いられる。本実施形態では、窒化物半導体層３１が異方性エッチングされるため、窒化物半導体層３１の側面は、基板３０の側面より面内方向内側に位置する。
【００３８】
ダイシング工程において、基板３０の切断面には、チッピングやクラックが発生する。このチッピングに起因して半導体チップ１０の縁が割れたり又は欠けたりしてしまう。さらに、基板３０のチッピングが延びて窒化物半導体層３１まで達し、窒化物半導体層３１にチッピングやクラックが発生してしまう。しかし、本実施形態では、図７に示すように、基板３０の側面であって窒化物半導体層３１側には、凹部５１が形成される。また、凹部５１は、窒化物半導体層３１の下まで入り込んでいる。よって、基板３０に凹部５１まで達するチッピングが発生した場合でも、基板３０のチッピングが窒化物半導体層３１に達するのを抑制できる。
【００３９】
［１−３］第１実施形態の効果
以上詳述したように第１実施形態では、ダイシングライン（間隔）２０に対応する窒化物半導体層３１を異方性エッチングにより除去した後、この異方性エッチングにより露出した基板３０を所定のエッチング量だけ等方性エッチングする。この等方性エッチング工程により、基板３０には、窒化物半導体層３１の下まで入り込んだ凹部５１が形成される。その後、ダイシングライン２０に沿って半導体装置１をダイシングするようにしている。
【００４０】
従って第１実施形態によれば、基板３０の側面であって凹部５１近傍にチッピングやクラックが発生した場合でも、基板３０の凹部５１に割れや欠けが発生するのに留めることができる。これにより、基板３０のチッピングが延びて窒化物半導体層３１にチッピングが発生するのを抑制することができる。
【００４１】
結果として、半導体チップ１０に不良が発生するのを抑制することができる。また、歩留まりが低下するのを抑制することができる。
【００４２】
［第２実施形態］
第２実施形態では、窒化物半導体層３１を異方性エッチングした後、さらに異方性エッチングにより基板３０をオーバーエッチングする。その後、基板３０を等方性エッチングすることで、基板に凹部５１を形成するようにしている。
【００４３】
以下に、図８乃至図１１を用いて、第２実施形態に係る半導体装置１の製造方法について説明する。図３までの製造工程は、第１実施形態と同じである。
【００４４】
続いて、図８に示すように、レジスト５０をマスクとして、窒化物半導体層３１を異方性エッチングする。続いて、レジスト５０をマスクとして、基板３０を部分的に異方性エッチングする。異方性エッチング工程により、ダイシングライン２０に対応する領域の窒化物半導体層３１が除去されるとともに、基板３０にダイシングライン２０と概略同じ幅の開口部が形成される。
【００４５】
基板３０の異方性エッチング工程は、窒化物半導体層３１の異方性エッチング工程からガス種を変えて連続的に行っても良い。また、基板３０の異方性エッチング工程は、ガス種を同じにして、窒化物半導体層３１のオーバーエッチングによって行っても良い。基板３０の異方性エッチングによるエッチング量は、例えば１０μｍ程度である。異方性エッチング工程には、例えば、ＲＩＥ法が用いられる。
【００４６】
続いて、図９に示すように、レジスト５０をマスクとして、基板３０を部分的に等方性エッチングする。等方性エッチング工程によるエッチング量は、例えば５μｍ程度である。等方性エッチング工程には、例えば、等方性のプラズマエッチング、又はウェットエッチングが用いられる。
【００４７】
図９に示すように、等方性エッチング工程によって基板３０のサイドエッチングが発生する。等方性エッチング工程により、窒化物半導体層３１の端に対応する基板３０には、凹部５１が形成される。凹部５１は、窒化物半導体層３１の下まで入り込んでいる。凹部５１の面内方向における端は、窒化物半導体層３１の端より半導体チップ１０の内側に位置する。
【００４８】
続いて、図１０に示すように、レジスト５０を除去する。続いて、図１１に示すように、ダイシングライン２０に沿って半導体装置１をダイシングし、半導体装置１を複数の半導体チップ１０に切り分ける。ダイシング工程には、ブレードダイシング、又はレーザーダイシングなどが用いられる。
【００４９】
以上詳述したように第２実施形態では、第１実施形態と同様に、窒化物半導体層３１の端に対応する基板３０には、凹部５１が形成される。これにより、第１実施形態と同じ効果が得られる。
【００５０】
また、第２実施形態は、基板３０を異方エッチングして基板３０に凹部を形成した後、この凹部から基板３０を部分的に等方性エッチングしている。これにより、凹部５１の側面の形状をよりなだらかにできるため、所望の形状を有する凹部５１を形成することができる。具体的には、凹部５１が窒化物半導体層３１の下に入り込む量を制御できる。
【００５１】
なお、上記各実施形態では、基板上に窒化物半導体層が形成された半導体装置を用いている。しかし、これに限定されるものではなく、基板上に、基板と材料が異なる化合物半導体からなるエピタキシャル層が形成された半導体装置に、上記各実施形態を適用することも可能である。
【００５２】
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
【００５３】
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
【符号の説明】
【００５４】
１…半導体装置、１０…半導体チップ、２０…ダイシングライン、３０…基板、３１…窒化物半導体層、３２…保護層、５０…レジスト、５１…凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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