(57)【要約】【課題】  光電変換装置の性能を向上する。【解決手段】  複数の光電変換素子を含む画素領域を有する光電変換装置であって、第１面および第１面とは反対側の第２面を有し、第１面と第２面との間に複数の光電変換素子が配された半導体層を備え、第１面と第２面との間にて第２面に沿った仮想的な平面を第３面として、画素領域は、第３面よりも第１面の側に配された絶縁体によって構成された素子分離部と、第３面を通るように半導体層に設けられた溝によって構成された第１分離部および第２分離部を含み、第１分離部は第３面に対する法線方向において素子分離部に重なり、第２分離部の第１面の側の端は、第１分離部の第１面の側の端よりも第２面の側に位置している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の光電変換素子を含む画素領域を有する光電変換装置であって、
第１面および前記第１面とは反対側の第２面を有し、前記第１面と前記第２面との間に前記複数の光電変換素子が配された半導体層を備え、
前記第１面と前記第２面との間にて前記第２面に沿った仮想的な平面を第３面として、前記画素領域は、前記第３面よりも前記第１面の側に配された絶縁体によって構成された素子分離部と、前記第３面を通るように前記半導体層に設けられた溝によって構成された第１分離部および第２分離部を含み、
前記第１分離部は前記第３面に対する法線方向において前記素子分離部に重なり、
前記第２分離部の前記第１面の側の端は、前記第１分離部の前記第１面の側の端よりも前記第２面の側に位置していることを特徴とする光電変換装置。
【請求項２】
前記半導体層は、前記素子分離部によって画定された素子領域として、第１光電変換素子が設けられた第１素子領域と、第２光電変換素子が設けられた第２素子領域と、を含み、前記第２分離部は、前記法線方向において前記第１素子領域と前記第２素子領域の間の領域に重なる、請求項１に記載の光電変換装置。
【請求項３】
前記半導体層は、前記素子分離部によって画定された素子領域として、前記前記第１素子領域と前記第２素子領域との間に配され、前記第１素子領域および前記第２素子領域とは異なる形状を有する第３素子領域を含み、
前記第２分離部は前記法線方向において前記第３素子領域に重なる、請求項２に記載の光電変換装置。
【請求項４】
前記第３素子領域の上にはトランジスタのゲート電極が配されており、前記第２分離部は前記法線方向において前記ゲート電極に重なる、請求項３に記載の光電変換装置。
【請求項５】
前記第２分離部は、第１部分と、第２部分とを有し、前記第２部分の前記第１面の側の端は、前記第１部分の前記第１面の側の端よりも前記第２面の側に位置し、前記第２部分は前記法線方向において前記ゲート電極に重なる、請求項４に記載の光電変換装置。
【請求項６】
前記第２面に沿う方向のうち、前記第１素子領域と前記第２素子領域とが並ぶ方向を第１方向とし、前記第１方向に交差する方向を第２方向として、前記半導体層は、前記第２方向において前記第１素子領域に隣り合い、第３光電変換素子が設けられた第４素子領域を含み、
前記素子分離部は、前記第１素子領域と前記第４素子領域との間に位置する分離領域を有し、
前記第１部分は、前記法線方向において前記分離領域に重なる、請求項２乃至５のいずか１項に記載の光電変換装置。
【請求項７】
前記第３面において、前記第２分離部の幅は前記第１分離部の幅よりも小さい、請求項１乃至６のいずか１項に記載の光電変換装置。
【請求項８】
前記第１分離部を構成する前記溝は、前記第２面に連続した側面を有する、請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
複数の光電変換素子を含む画素領域を有する光電変換装置であって、
第１面および前記第１面とは反対側の第２面を有し、前記第１面と前記第２面との間に前記複数の光電変換素子が配された半導体層を備え、
前記画素領域は、前記半導体層に対して前記第１面の側に配された絶縁体によって構成された素子分離部と、前記第２面に連続した側面を有する溝によって構成された第１分離部および第２分離部を含み、
前記第１分離部は前記第２面に対する法線方向において前記素子分離部に重なり、
前記第２分離部の前記第１面の側の端は、前記第１分離部の前記第１面の側の端よりも前記第２面の側に位置していることを特徴とする光電変換装置。
【請求項１０】
前記画素領域にはＭＯＳトランジスタが配されており、前記第２分離部は前記法線方向において前記ＭＯＳトランジスタに重なる、請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記第２分離部は、第１部分と、第２部分とを有し、前記第２部分の前記第１面の側の端は、前記第２部分の前記第１面の側の端よりも前記第２面の側に位置する、請求項１乃至１０のいずれか１項に記載の光電変換装置。
【請求項１２】
前記第１分離部は、前記素子分離部に接続している、請求項１乃至１１のいずれか１項に記載の光電変換装置。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力された信号を処理する信号処理装置、前記光電変換装置から出力された信号に基づく情報を記憶する記憶装置、前記光電変換装置から出力された信号に基づく情報を表示する表示装置、および、前記光電変換装置へ光を導く光学装置の少なくともいずれかと、
を備えるカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。
【背景技術】
【０００２】
カメラに用いられるＣＭＯＳイメージセンサーなどの光電変換装置において半導体層に溝を設けることが検討されている。溝によって構成された分離部が光や電荷に対する隔壁として作用することで、感度が向上したり、混色が抑制されたりして、光電変換装置の性能を向上することができる。
【０００３】
特許文献１には、光電変換素子（１０２）が設けられた基板（１０１）の裏面（１０１ｂ）側から、基板（１０１）の表面（１０１ａ）側のＳＴＩ（１１１）に達するトレンチ（１０５）を設けることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／００６９１９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１にはトレンチの平面的なレイアウトが記載されていないが、トレンチのレイアウトによっては、光電変換装置の性能の向上が十分でなかったり、却って光電変換装置の性能が低下してしまったりする場合がある。これは、例えば、トレンチを配置する場所による、感度向上の制限やノイズの増加などが理由として挙げられる。
【０００６】
そこで本発明は、光電変換装置の性能を向上することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の観点は、複数の光電変換素子を含む画素領域を有する光電変換装置であって、第１面および前記第１面とは反対側の第２面を有し、前記第１面と前記第２面との間に前記複数の光電変換素子が配された半導体層を備え、前記第１面と前記第２面との間にて前記第２面に沿った仮想的な平面を第３面として、前記画素領域は、前記第３面よりも前記第１面の側に配された絶縁体によって構成された素子分離部と、前記第３面を通るように前記半導体層に設けられた溝によって構成された第１分離部および第２分離部を含み、前記第１分離部は前記第３面に対する法線方向において前記素子分離部に重なり、前記第２分離部の前記第１面の側の端は、前記第１分離部の前記第１面の側の端よりも前記第２面の側に位置していることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、性能を向上した光電変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】光電変換装置を説明するための模式図。
【図２】光電変換装置を説明するための模式図。
【図３】光電変換装置を説明するための模式図。
【図４】光電変換装置を説明するための模式図。
【図５】光電変換装置の製造方法を説明するための模式図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１１】
図１（ａ）は光電変換装置の一例として、裏面照射型の撮像装置の実施形態を示す断面図である。図１（ｂ）は光電変換装置の半導体層およびその近傍の構造の拡大図である。
【００１２】
光電変換装置１０００は複数の光電変換素子ＰＤを含む画素領域ＰＸを有する。画素領域ＰＸは後述するように、種々の素子を電気的あるいは光学的に分離する分離部をさらに含む。また、画素領域ＰＸは、カラーフィルタアレイやマイクロレンズアレイを含みうる。光電変換装置１０００は、画素領域以外に周辺領域（不図示）を含む。周辺領域には、画素領域ＰＸの回路（画素回路）を駆動するための駆動回路や、画素回路からの信号を処理する信号処理回路が設けられる。以下、光電変換装置１０００の画素領域ＰＸの構成を詳細に説明する。
【００１３】
光電変換装置１０００は表面１と、表面１とは反対側の裏面２とを有する半導体層１００を備える。画素領域ＰＸの光電変換素子ＰＤは半導体層１００に配されている。光電変換素子ＰＤは表面１と裏面２との間に配されている。半導体層１００は例えば単結晶シリコン層であるが、光電変換が可能な半導体層であれば単結晶シリコン層に限らない。半導体層１００は１〜１０μｍ程度の厚さＴを有する（図１（ｂ）参照）。半導体層１００の厚さＴは表面１と裏面２との距離に一致する。
【００１４】
光電変換装置１０００は、表面１の側に配され、半導体層１００の溝１１と溝１１の中の絶縁体１２によって構成された素子分離部１０を備える。素子分離部１０はＳＴＩ構造あるいはＬＯＣＯＳ構造を有し得る。素子分離部１０の溝１１は表面１に対して１００〜１０００ｎｍ程度の深さＤ１を有する（図１（ｂ）参照）。素子分離部１０を構成する絶縁体１２は例えば酸化シリコンからなる。
【００１５】
また、光電変換装置１０００は、半導体層１００に設けられた溝２１によって構成された画素分離部２０を備える。画素分離部２０は、平面３を通って配されている。平面３は、表面１と裏面２との間において、素子分離部１０よりも裏面２の側に位置し、表面１および／または裏面２に沿った仮想的な平面である。平面３は、表面１と裏面２から等距離に位置する仮想的な平面である中間面と、裏面２との間、例えば裏面２からＴ／４の位置に設定することができる。平面３は裏面２に平行でありうる。平面３に垂直な方向を法線方向Ｎと称し、平面３に平行な方向を面内方向Ｐと称する。法線方向Ｎにおいては、画素分離部２０は平面３に対して表面１側と裏面２側に両方に渡って延在している。本例の溝２１は裏面２から表面１に向かって半導体層１００に設けられている。そのため、溝２１は裏面２に連続した側面を有する。ただし、溝２１は表面１の側から裏面２に向かって半導体層１００に設けられてもよく、溝２１は裏面２に達しなくてもよい。画素分離部２０の溝２１は表面１に対して１〜１０μｍ程度の深さＤ２を有する（図１（ｂ）参照）。平面３の面内においては、画素分離部２０を挟んで半導体層１００が不連続になっている。画素分離部２０の溝２１の中には、固体２２が存在していてもよいし、真空の空間あるいは気体が存在していてもよいし、気体と固体２２の両方が配置されていてもよい。溝２１の中に存在する固体２２としては、絶縁体、導電体、半導体のいずれでもよい。溝２１の中に存在する固体２２としての絶縁体は酸化シリコンが典型的であるが、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化ハフニウム、酸化チタンなどを用いることもできる。溝２１の中に存在する固体２２としての導電体は金属やポリシリコンが典型的であるが、アルミニウム、銅、タングステン、チタン、窒化チタン、タンタル、窒化タンタル、金属シリサイド等を用いることもできる。溝２１の中に存在する固体２２としての半導体は単結晶シリコンが典型的であるが、アモルファスシリコンであってもよい。溝２１の中に存在する固体２２としての半導体の導電型は、後述する光電変換素子で蓄積される信号電荷とは反対の導電型であることが好ましい。
【００１６】
さらに、光電変換装置１０００は、半導体層１００に設けられた溝３１によって構成された画素分離部３０を備える。画素分離部３０も、平面３を通って配されている。溝３１は裏面２から表面１に向かって半導体層１００に設けられている。そのため、溝３１は裏面２に連続した側面を有する。画素分離部３０の溝３１は表面１に対して１〜１０μｍ程度の深さＤ３を有する（図１（ｂ）参照）。平面３の面内においては、画素分離部３０を挟んで半導体層１００が不連続になっている。画素分離部３０の溝３１の中には、固体３２が存在していてもよいし、真空の空間あるいは気体が存在していてもよいし、気体と固体３２の両方が配置されていてもよい。溝３１の中に存在する固体３２としては、画素分離部２０の溝３１の中に存在する固体３２と同様であるので説明を省略する。
【００１７】
画素分離部２０と画素分離部３０は、面内方向Ｐにおける位置が異なる。画素分離部２０は、法線方向Ｎにおいて素子分離部１０に重なる。つまり、図１（ａ）に示すように、画素分離部２０は素子分離部１０の下に配されている。画素分離部３０は平面３において画素分離部２０とは異なる位置に配されている。画素分離部２０と画素分離部３０の面内方向Ｐにおける位置については、後で詳細に説明する。
【００１８】
画素分離部２０と画素分離部３０は、法線方向Ｎにおける深さが異なる。画素分離部３０は画素分離部２０よりも裏面２に対して浅く配されている。図１（ｂ）を用いて画素分離部２０と画素分離部３０について説明する。画素分離部２０の裏面２からの深さＤ２は画素分離部３０の裏面２からの深さＤ３よりも大きい（Ｄ２＞Ｄ３）。換言すると、画素分離部３０の表面１の側の端３９は、画素分離部２０の表面１の側の端２９よりも裏面２の側に位置する。図１（ａ）には、平面４を記載している。平面４は、表面１と裏面２との間において、素子分離部１０よりも裏面２の側に位置し、かつ、平面３よりも表面１の側に位置する、表面１および／または裏面２に沿った仮想的な平面である。平面４は、表面１と裏面２から等距離に位置する仮想的な平面である中間面と、表面１との間、例えば表面１からＴ／４の位置に設定することができる。画素分離部２０は、平面４を通って配されているのに対して、画素分離部３０は、平面４を通っていない。画素分離部２０の表面１の側の端２９は、素子分離部１０と平面４との間に位置するのに対し、画素分離部３０の表面１の側の端３９は、平面３と平面４との間に位置する。
【００１９】
本例では、画素分離部２０は素子分離部１０に接続している。そのため、素子分離部１０の表面１に対する深さＤ１と画素分離部２０裏面２に対する深さＤ２との和は、半導体層１００の厚さＴと同じかそれよりも大きい（Ｄ１＋Ｄ２≧Ｔ）。画素分離部３０の裏面２に対する深さＤ３は、半導体層１００の厚さＴよりも小さい（Ｄ３＜Ｔ）。画素分離部３０の深さは半導体層１００の厚さＴの半分程度、例えば１／４〜３／４とするのが良い（Ｔ×１／４≦Ｄ３≦Ｔ×３／４）。
【００２０】
半導体層１００の表面１と裏面２との間には光電変換素子ＰＤが設けられている。本例の光電変換素子ＰＤはフォトダイオードであるがフォトゲート等であってもよい。フォトダイオードとしての光電変換素子ＰＤは信号電荷（電子）を蓄積するための蓄積領域として機能するｎ型の不純物領域４０と、不純物領域４０とｐｎ接合を成すｐ型の不純物領域５０とを含む。ｐ型の不純物領域５０で光電変換により発生した電子は不純物領域４０に蓄積される。平面３内には不純物領域４０が位置していることが好ましい。平面３と裏面２との間には不純物領域５０が位置している。ここでは電子蓄積型のフォトダイオードを例示したが、正孔蓄積型のフォトダイオードを採用することもできる。その場合には、不純物領域の導電型を電子蓄積型の場合の逆にすればよい。信号電荷が多数キャリアである導電型を第１導電型、信号電荷が少数キャリアである導電型を第２導電型とする。信号電荷が電子であれば、電子が多数キャリアであるｎ型が第１導電型である。なお、半導体層１００内において光電変換素子ＰＤとしてみなされる部分は、信号電荷として読み出される電荷を光電変換によって生じる部分である。厳密には、光電変換素子ＰＤとしてみなされる部分は、半導体層１００内の不純物濃度分布と印加される電圧に基づくポテンシャルプロファイルによって定まる。
【００２１】
半導体層１００の表面１側には画素トランジスタ９０が設けられている。図１では画素トランジスタ９０のチャネル領域７０とゲート電極８０を記載している。画素トランジスタ９０には、転送トランジスタや増幅トランジスタ、リセットトランジスタや選択トランジスタが含まれる。転送トランジスタは光電変換素子ＰＤの信号電荷を電荷検出領域に転送する。電荷検出領域は浮遊拡散領域（フローティングディフュージョン）で構成される。増幅トランジスタは電荷に基づく信号をソースフォロワ回路によって生成するもので、電荷検出領域に接続されたゲートを有する。リセットトランジスタは電荷検出領域に接続されたドレインを有し、光電変換素子ＰＤの電荷をリセットする。選択トランジスタは増幅トランジスタと出力線との接続／非接続を選択する。
【００２２】
半導体層１００のうち、光電変換素子ＰＤの外側はｐ型の不純物領域６０で構成される。このｐ型の不純物領域６０は、同じくｐ型の不純物領域５０に比べて不純物濃度が高くなっている。不純物領域６０の一部は、画素間の電荷の混合を抑制するポテンシャル障壁として機能し得る。また、不純物領域６０の一部は、半導体層１００と絶縁体との界面で生じたノイズ電荷が光電変換素子ＰＤに取り込まれることを抑制するポテンシャル障壁として機能し得る。また、不純物領域６０は接地電位などの固定電位を供給する導電部材が接続された、濃いｐ型のウェルコンタクトを含む。ウェルコンタクトから、不純物領域６０を介して、光電変換素子ＰＤの不純物領域５０に電位が供給される。
【００２３】
画素分離部２０、３０は光電変換素子ＰＤの周囲に配置される。画素分離部２０、３０は隣接する画素間での混色を抑制することが可能な構成を有する。
【００２４】
表面１側には複数の配線層３１０、３２０、３３０とそれらの周囲の複数の層間絶縁層からなる絶縁膜３００が設けられている。なお、配線層で構成された出力線は光電変換素子ＰＤで生成された信号電荷を画素トランジスタ９０を介して電気信号として後段に出力するように設けられている。
【００２５】
図１（ａ）に示した裏面照射型の撮像装置では、裏面２側に誘電体膜４１０、遮光部材４２０、カラーフィルタアレイ４３０、マイクロレンズアレイ４４０が設けられている。誘電体膜４１０は保護膜（パッシベーション膜）、平坦化膜および／または反射防止膜として機能する。表面１側であって絶縁膜３００の上には支持基板４００が設けられている。支持基板４００には信号処理回路等の集積回路を設けることもできる。半導体層１００の厚さは１〜１０μｍ程度である。支持基板の厚さは５０〜８００μｍ程度である。
【００２６】
カラーフィルタアレイ４３０は特定の波長の光のみを選択的に透過させるように設けられる。たとえば赤、緑、青の波長を透過するカラーフィルターを配列させても良い。また、白色光を透過させる画素を混在させても良い。なお各画素に対応して配置されたマイクロレンズアレイ４４０の各マイクロレンズは、入射光を光電変換素子ＰＤに集光させるように設けられている。
【００２７】
図１（ｂ）に示すように、半導体層１００は、素子分離部１０によって画定された素子領域を有する。素子領域は素子分離部１０に対する位置によって区分される。素子領域の深さ方向の下端は深さＤ１の素子分離部１０の底面に一致する。図２には半導体層１００に含まれる素子領域として素子領域１１１、１１２、１１３、１１４を示している。素子領域１１１には光電変換素子ＰＤ１の蓄積領域としてのｎ型の不純物領域４１が設けられており、素子領域１１２には光電変換素子ＰＤ２の蓄積領域としてのｎ型の不純物領域４２が設けられている。素子領域１１３は、素子領域１１１と素子領域１１２との間に配されており、素子領域１１３にはトランジスタや容量素子、抵抗素子などの半導体素子が設けられている。素子領域１１３の形状は素子領域１１１や素子領域１１２の形状とは異なっている。素子領域１１３には光電変換素子ＰＤ以外のトランジスタなどの半導体素子が設けられるからである。典型的には、素子領域１１３の面積は素子領域１１１や素子領域１１２の面積よりも小さくなっている。
【００２８】
本例では上述した素子領域１１３の半導体素子として画素トランジスタが設けられている。典型的な画素トランジスタはＭＯＳトランジスタでありうる。図２にはＭＯＳトランジスタである画素トランジスタの不純物領域としてチャネル領域７０を記載しているが、素子領域１１３にはソース領域やドレイン領域（不図示）も設けられている。チャネル領域７０の上には画素トランジスタのゲート電極８０が設けられている。素子領域１１４には光電変換素子ＰＤ３の蓄積領域としてのｎ型の不純物領域４３が設けられている。なお、図１（ｂ）において光電変換素子ＰＤ１、ＰＤ２、ＰＤ３として示した範囲は、図１において光電変換素子ＰＤの蓄積領域であるｎ型の不純物領域４０に対応する。図２において不純物領域４１、４２、４３として示した範囲の外には光電変換素子を成すｐ型の不純物領域５０に対応する不純物領域が存在している。
【００２９】
素子分離部１０は、分離領域１０１、１０２、１０３を含む。分離領域１０１は素子領域１１１と素子領域１１３との間に位置する。分離領域１０２は素子領域１１２と素子領域１１３との間に位置する。分離領域１０３は素子領域１１１と素子領域１１４との間に位置する。
【００３０】
半導体層１００は表面１側における素子領域と分離領域の分布に対応した半導体領域を素子分離部１０よりも裏面２側に有する。裏面２側の半導体領域は、素子分離部１０の分離領域あるいは素子領域に対する位置によって区分される。各半導体領域は、法線方向Ｎにおいて素子分離部１０のいずれかの分離領域あるいは半導体層１００のいずれかの素子領域と、裏面２との間に位置することになる。このような半導体領域として、半導体層１００は、半導体領域１２１、１２２、１２３、１２４、１２５、１２６、１２７を含む。半導体領域１２１は素子領域１１１と裏面２との間に位置し、半導体領域１２２は素子領域１１２と裏面２との間に位置し、半導体領域１２３は素子領域１１３と裏面２との間に位置する。半導体領域１２７は素子領域１１４と裏面２との間に位置する。半導体領域１２４は分離領域１０１と裏面２との間に位置し、半導体領域１２５は分離領域１０２と裏面２との間に位置し、半導体領域１２６は分離領域１０３と裏面２との間に位置する。以下の説明における「半導体領域」とは、上述のように分離領域と素子領域に対応付けられた位置を示すものである。一方、半導体層１００内において半導体素子の動作のために、所定の導電型、不純物種、不純物濃度によって区分される領域は「不純物領域」として説明する。
【００３１】
画素分離部２０は法線方向Ｎにおいて分離領域１０３に重なる。画素分離部２０は溝２１により構成されている。面内方向Ｐにおいて、画素分離部２０は半導体領域１２１と半導体領域１２７との間に位置する。画素分離部２０によって半導体領域１２６は複数の部分に分割されている。その結果、画素分離部２０と半導体領域１２１との間に位置する部分１２６１と、画素分離部２０と半導体領域１２７との間に位置する部分１２６２と、を含んでいる。本例では、画素分離部２０が分離領域１０３に接続している。また、本例では、画素分離部２０が裏面２に達している。つまり、画素分離部２０を構成する溝２１が裏面２に連続している。画素分離部２０と分離領域１０３とを離間させる場合には、画素分離部２０と分離領域１０３との間に半導体領域１２６の一部が位置することになる。画素分離部２０と裏面２とを離間させる場合には、画素分離部２０と裏面２との間に半導体領域１２６の一部が位置することになる。画素分離部２０は面内方向Ｐにおける少なくとも一部が法線方向Ｎにおいて素子分離部１０に重なる部分を有していればよい。画素分離部２０は面内方向Ｐにおける一部が法線方向Ｎにおいて素子分離部１０に重ならない部分を有していてもよい。
【００３２】
画素分離部３０は法線方向Ｎにおいて素子領域１１１と素子領域１１２の間の中間領域１１０に重なる。素子領域１１１と素子領域１１２の間の中間領域１１０としては、分離領域１０１、分離領域１０２および素子領域１１３があり、本例では、画素分離部３０は素子領域１１３に重なっている。画素分離部３０は法線方向Ｎにおいて、分離領域１０１および／または分離領域１０２に重なっていてもよい。画素分離部３０は法線方向Ｎにおいて、素子領域１１３に重なっていなくてもよい。このように、画素分離部３０は法線方向Ｎにおいて、素子分離部１０に重ならない部分を有し得る。
【００３３】
画素分離部３０は溝３１により構成されている。面内方向Ｐにおいて、画素分離部３０は半導体領域１２１と半導体領域１２２との間に位置する。素子領域１１３に重なる画素分離部３０は、面内方向Ｐにおいて、画素分離部３０は半導体領域１２４と半導体領域１２５との間に位置する。画素分離部３０によって半導体領域１２３は複数の部分に分割されている。その結果、半導体領域１２３は、画素分離部３０と半導体領域１２１との間に位置する部分１２３１と、画素分離部３０と半導体領域１２２との間に位置する部分１２３２と、を含んでいる。
【００３４】
このように、平面３内において、半導体領域１２１と半導体領域１２７は画素分離部２０によって不連続になっている。また、半導体領域１２１と半導体領域１２２は画素分離部３０によって不連続になっている。これにより、画素間の光の混合が低減され、光電変換装置の光学的特性が向上する。また、画素間の電荷の混合が低減され、光電変換装置の電気的特性が向上する。
【００３５】
画素分離部３０が素子領域１１１と素子領域１１２の間の領域、すなわち、分離領域１０１、分離領域１０２および素子領域１１３から離間している。これにより画素分離部３０に起因して画素トランジスタ９０に生じるノイズを低減することができる。また、分離領域１０１、分離領域１０２および素子領域１１３の近傍で生じるあるいは応力集中による画素トランジスタ９０の動作への影響を低減することできる。また、応力集中によって半導体層１００内に欠陥（転移欠陥など）が生じることを抑制できるため、光電変換素子ＰＤに取り込まれる暗電流を低減することもできる。
【００３６】
特に、画素トランジスタ９０のゲート電極８０にはチャネル領域７０が位置する。チャネル領域７０はトランジスタの中でもソース・ドレイン領域に比べて、ノイズに敏感である。よって、チャネル領域７０やゲート電極８０に重なるように、画素分離部２０よりも浅い画素分離部３０を配することが好ましい。特に、画素分離部３０は少なくとも画素トランジスタ９０のゲート絶縁膜には接しないことが効果的である。また、画素分離部３０に、画素分離部２０より浅い第１部分と第１部分よりもさらに浅い第２部分とを設けもよい。つまり、第２部分の表面１の側の端は、第２部分の表面１の側の端よりも裏面２の側に位置することになる。そして、第２部分がチャネル領域７０やゲート電極８０に重なり、第１部分が他の領域、例えばソース・ドレイン領域に重なるようにしてもよい。
【００３７】
画素分離部３０と光電変換素子ＰＤとを分離するための濃いｐ型の不純物領域を設けることが望ましい。ここで、分離領域１０１や分離領域１０２の下に画素分離部３０を配置すると、この濃いｐ型の不純物領域の分だけ光電変換素子ＰＤの大きさが制限される。そこで、素子領域１１３の下に画素分離部３０を配置することで、光電変換素子ＰＤを大きくすることもできる。
【００３８】
さらに、半導体領域１２３に隣接する半導体領域１２４や半導体領域１２５をも光電変換素子ＰＤとして利用することが可能となる。仮に半導体領域１２４に画素分離部２０が配されていると画素分離部２０が半導体領域１２３と半導体領域１２１との間の電荷の移動を妨げてしまう。そのため、半導体領域１２３を光電変換素子ＰＤとして有効に利用することが困難になる。このように素子領域１１３の下に画素分離部３０を配置することで、光電変換素子ＰＤ１を半導体領域１２１から半導体領域１２４まで延在させることができる。また、光電変換素子ＰＤ２を半導体領域１２２から半導体領域１２５まで延在させることができる。これにより、感度を向上することができる。
【００３９】
分離領域１０１と裏面２との間には画素分離部２０が設けられていない。そのため、平面３内において半導体領域１２１と半導体領域１２３が半導体領域１２４を介して連続している。つまり、平面３において、素子領域１１１と素子領域１１３と分離領域１０１の下では半導体層１００が連続している。このように、分離領域１０１の下で画素分離部２０が設けられずに半導体層１００が連続しているため、画素分離部２０の溝２１による光の散乱が抑制さる。このため、光電変換素子ＰＤに入射する光の量を増加させることができ、感度が向上する。また、ノイズ源となる画素分離部２０を、光電変換素子ＰＤの蓄積領域としての不純物領域４０から遠ざけることにより、画素分離部２０の近傍で発生したノイズが光電変換素子ＰＤに取り込まれることを抑制できる。さらに、素子領域１１１や半導体領域１２１だけでなく、半導体領域１２４を光電変換素子ＰＤとして利用することも可能となる。仮に半導体領域１２４に画素分離部２０が配されていると、画素分離部２０の分だけ光電変換素子ＰＤの体積が小さくなり、感度が低下する。
【００４０】
図１に示した例では、光電変換素子ＰＤを図２における半導体領域１２３、１２４に相当する領域まで配置している。これにより、光電変換素子ＰＤの中心とマイクロレンズの集光位置（典型的にはマイクロレンズの光軸）を一致させるあるいは近づけることが容易になる。マイクロレンズの集光位置とフォトダイオードの中心を近づけるには、マイクロレンズの光軸と分離領域１０１との距離を、マイクロレンズの光軸と分離領域１０３との距離よりも小さくすればよい。そうすれば、画素分離部２０、３０から概ね等しい距離の位置にマイクロレンズで集光することができる。
【００４１】
図２（ａ）〜（ｄ）には、素子分離部１０に接続する画素分離部２０の変形例を示している。図２（ａ）に示すように、素子分離部１０の周囲にはｐ型のチャネルストップ用の濃いｐ型の不純物領域６１を設けることができる。画素分離部２０の底部はその不純物領域６１に接するように設けるのが望ましい。これにより画素分離部２０の底部の近傍の欠陥に対しても素子分離部１０と同様に暗電流などの問題を抑制することができる。
【００４２】
また、図２（ｂ）に示すように、画素分離部２０の底部が素子分離部１０の底部に食い込むように画素分離部２０を配置しても良い。このようにすることで素子分離部１０と画素分離部２０の界面を半導体層１００から遠ざけることができるので、画素分離部２０の底部の周囲で生じうる欠陥を低減することが可能となる。
【００４３】
また、図２（ａ）、（ｂ）に示すように、画素分離部２０を接続させる素子分離部１０の分離領域の幅Ｗ１は、画素分離部２０の幅Ｗ２よりも大きくすると良い（Ｗ１＞Ｗ２）。これにより、アライメントズレが生じた場合においても、画素分離部２０の底部を素子分離部１０の底部に接続させることが容易になる。
【００４４】
また、図２（ｃ）、（ｄ）に示すように、画素分離部２０の一部は素子領域に対向していてもよい。さらに、図２（ｃ）、（ｄ）に示すように、画素分離部２０は、素子領域を挟んで対向する複数の分離領域の双方に接続されていてもよい。図２（ｃ）、（ｄ）は、画素分離部２０のうち、素子領域に対向する部分が、素子分離部１０の底面よりも表面１側に位置している場合を示している。図２（ｃ）は、画素分離部２０のうち、分離領域に対向する部分が、素子領域に対向する部分よりも裏面２側に位置している場合を示している。図２（ｄ）は、素子分離部１０のうち、画素分離部２０に対向しない部分が、画素分離部２０に対向する部分よりも裏面２側に位置している場合を示している。
【００４５】
図２（ｅ）、（ｆ）に示すように、画素分離部２０の周囲には、画素分離部２０から半導体素子へ、ノイズとなる電荷が混入することを抑制するための濃いｐ型の不純物領域６２を設けることができる。同様に画素分離部２０の周囲には、画素分離部２０から半導体素子へ、ノイズとなる電荷が混入することを抑制するための濃いｐ型の不純物領域６２を設けることができる。同様に、画素分離部３０の周囲には、画素分離部３０から半導体素子へ、ノイズとなる電荷が混入することを抑制するための濃いｐ型の不純物領域６３を設けることができる。図２（ｅ）に示すように、不純物領域６２と不純物領域６３を設ける位置は、画素分離部２０、３０の深さの違いに依らずに同じでもよい。図２（ｅ）では、不純物領域６２と不純物領域６３は素子分離部１０の深さと同程度まで設けている。また、図２（ｅ）に示すように、不純物領域６２と不純物領域６３を設ける位置は、画素分離部２０、３０の深さの違いに応じて異なっていてもよい。図２（ｅ）では、裏面２に対して画素分離部３０よりも深い画素分離部２０の周囲の不純物領域６２を、裏面２に対して画素分離部２０よりも浅い画素分離部３０の周囲の不純物領域６３よりも、裏面２に対して深い位置まで設けている。なお、濃いｐ型の不純物領域６２、６３は、図２（ａ）で示した濃いｐ型の不純物領域６１と連続していてもよいし、一体的に形成されていてもよい。
【００４６】
図２（ｅ）には画素分離部２０が素子分離部１０に接続しない場合を示している。図２（ｆ）には、画素分離部２０が裏面２に達しない場合を示している。図２（ｅ）、（ｆ）の場合でも、画素分離部２０および画素分離部３０は平面３を通り、画素分離部２０は平面４を通り、画素分離部３０が平面４を通らない。
【００４７】
図２（ｇ）に示すように、深さの異なる画素分離部２０と画素分離部３０は、溝２１と溝３１の側面の傾斜角を異ならせてもよい。例えば、深い画素分離部２０の溝２１の側面の傾斜角θ１を、浅い画素分離部３０の溝３１の側面の傾斜角θ２よりも小さくする（θ１＜θ２）。また表面１側に向けて溝２１、３１の幅を狭くする。このように、画素分離部３０の周囲において、欠陥や応力集中によるトランジスタの動作への影響が懸念される領域では、画素分離部３０の体積を小さくすることで、トランジスタの動作への影響を抑制することができる。
【００４８】
あるいは図２（ｈ）に示すように、深さの異なる画素分離部２０と画素分離部３０は底部の曲率を異ならせても良い。例えば、深い画素分離部２０の溝２１の底面の曲率を、浅い画素分離部３０の溝３１の底面の曲率よりも大きくする。画素分離部３０の溝３１の底面の曲率を小さくすることにより局所的な応力を緩和することが可能となる。画素分離部２０の溝２１の底面の曲率が大きくなる場合には、図２（ｈ）のように画素分離部２０の先端を素子分離部１０に食い込ませても良い。
【００４９】
なお画素分離部２０の形状は本実施例に限定されるものではなく、公知のトレンチ形状を適宜用いることが可能であり、例えば半導体層１００の裏面２側から表面１側に向かって順テーパーとなるようにしてもよいし、逆テーパーとなるようにしてもよい。あるいは複数の傾斜角を備えた構造としても良い。このように画素分離部２０、３０の形状を調整することにより、各画素における混色を抑制したり、あるいは感度を向上したり、ノイズを低減したりすることができる。
【００５０】
以下、図３、４を用いて、画素領域ＰＸのレイアウトの例を示す。なお、以下の例では上述した面内方向Ｐを互いに交差する（直交する）Ｘ方向とＹ方向に分けて記載する。また、法線方向Ｐについては、Ｘ方向およびＹ方向に交差する（直交する）Ｚ方向として記載する。図３、４のＸ−Ｙ平面のレイアウトは裏面２の側から半導体層１００、素子分離部１０、画素分離部２０、３０を透視したように記載している。
【００５１】
そのため、素子分離部１０と画素分離部２０、３０が重なる部分については、素子分離部１０のハッチングと画素分離部２０、３０のハッチングを重ねて示している。
【００５２】
図３を用いて、画素のレイアウトの第１例を示す。画素分離部は、格子状に配置された画素分離部はＸ方向とＹ方向で深さが異なるように形成されている。すなわち、Ｘ方向には深い画素分離部２０が延在し、Ｙ方向には浅い画素分離部３０が延在する。
【００５３】
図３には４種類の形状の素子領域を記載している。第１種類の素子領域にはフォトダイオードＰＤｍ、転送ゲートＴＸｍおよびフローティングディフュージョンＦＤｍが配されている。第２種類の素子領域にはリセットトランジスタＲＳｎが配されている。第３種類の素子領域には増幅トランジスタＳＦｎおよび選択トランジスタＳＬｎが配されている。第４種類の素子領域にはウェルコンタクトＷＣｎが配されている。ここで、ｍはｍ個の画素毎に定められる数字であり、図４ではｎ＝１〜４として、ＰＤ１、ＰＤ３、ＦＤ２、ＦＤ４のように付して示している。ｎは画素毎に定められる数字であり、図４ではｍ＝１、２として、ＲＳ１、ＲＳ２、ＳＤ１、ＳＦ２のように付して示している。なお、ｍが奇数ならｎ＝（ｍ＋１）／２、ｍが偶数ならｎ＝ｍ／２である。
【００５４】
リセットトランジスタＲＳｎによりフローティングディフュージョンＦＤｍの電位がリセットされた後、フォトダイオードＰＤｍからの電荷が、転送ゲートＴＸｍを介してフローティングディフュージョンＦＤｍへ転送される。フローティングディフュージョンＦＤｍでの電位変化が増幅トランジスタＳＦｎのゲートに不図示の配線を通じて伝えられる。ソースフォロワ回路を構成する増幅トランジスタＳＦｎにより増幅された信号は選択トランジスタＳＬｎを介して順次、出力信号線（不図示）に読み出される。つまり一つの画素内で光電変換、蓄積、電荷検出、増幅、画素選択の動作が実行される。またウェルコンタクトＷＣｎは、画素のウェル領域の電位を制御する。複数のフォトダイオードＰＤｍがリセットトランジスタＲＳｎ、増幅トランジスタＳＦｎおよび選択トランジスタＳＬｎを共有している。このときの共有の関係は、ｍが奇数ならｎ＝（ｍ＋１）／２、ｍが偶数ならｎ＝ｍ／２を満足する。
【００５５】
なお、複数のフォトダイオードで画素トランジスタを共有せずに、画素毎に画素トランジスタを配置してもよい。また、１つの画素に複数のフォトダイオードＰＤから別々に信号を読み出して、これらの信号を合成する様にしてもよい。このように、１画素の複数のフォトダイオードＰＤによって瞳分割された光線を別々に検出し、位相差検出方式による測距あるいは焦点検出が可能となる。また、１画素の複数のフォトダイオードＰＤｐの感度を異ならせて信号を合成することで、ダイナミックレンジの拡大を図ることもできる。
【００５６】
フォトダイオードＰＤ１とフォトダイオードＰＤ２がＸ方向に並ぶ。フォトダイオードＰＤ１とフォトダイオードＰＤ３がＹ方向に並ぶ。フォトダイオードＰＤ３が配された素子領域は、フォトダイオードＰＤ１が配された素子領域に隣り合う。ここで、２つの素子領域が隣り合うことは、２つの素子領域の間に素子領域が存在しないことを意味する。フォトダイオードＰＤ１が配された素子領域が図１（ａ）で説明した素子領域１１１に対応し、フォトダイオードＰＤ２が配された素子領域が図２で説明した素子領域１１２に対応する。増幅トランジスタＳＦｎおよび選択トランジスタＳＬｎが配された素子領域が図２で説明した素子領域１１３に対応する。フォトダイオードＰＤ３が配された素子領域が図２で説明した素子領域１１４に対応する。
【００５７】
素子分離部１０はフォトダイオードＰＤ１が配された素子領域とフォトダイオードＰＤ３が配された素子領域との間の分離領域１０３を有する。画素分離部２０は、Ｚ方向において分離領域１０３に重なる。
【００５８】
また、画素分離部３０に、画素分離部２０より浅い第１部分３６と第１部分３６よりもさらに浅い第２部分３７とを設けている。つまり、第２部分２７の表面１の側の端は、第２部分３６の表面１の側の端よりも裏面２の側に位置することになる。そして、第２部分３７がチャネル領域７０やゲート電極８０に重なり、第１部分３６が他の領域、例えばソース・ドレイン領域に重なるようにしてもよい。
【００５９】
画素トランジスタの動作に影響が懸念されるチャネル領域の下については画素分離部３０をより浅く設けた第２部分３７を設けている。ソース・ドレイン領域の下については、チャネル領域の下よりも深く画素分離部３０の第１部分３６を設けているが、ソース・ドレイン領域の下についても、他の画素分離部３０（第１部分３６）よりも浅く設けることもできる。半導体層１００の表面１側の構造に応じて、画素分離部２０、３０の長手方向に沿って深さを連続的に異ならせても良い。この場合には、画素分離部２０、３０の長手方向に沿って画素分離部２０、３０の幅を連続的に異ならせても良い。また画素分離部２０、３０の線幅や深さが変化する箇所においては緩やかに変化させることが望ましい。
【００６０】
図４を用いて、画素のレイアウトの第２例を示す。図４に示すように、酸化シリコンで形成される素子分離部１０は複数のフォトダイオードＰＤｎ（ｎ＝１〜４）が配された素子領域と、その周囲の画素トランジスタが設けられた素子領域との間に設けられている。隣接するフォトダイオオードＰＤｎ間には素子分離部１０は設けられていない。図示はしないが隣接するフォトダイオードＰＤｎ間においては、イオン注入によるｐ型の濃い不純物領域６３による分離が成されている。
【００６１】
図４に示した平面図のように、素子分離部１０に対向する位置の画素分離部の幅を局所的に広くし、それ以外の領域においては幅を相対的に狭くしている。相対的に幅の広い画素分離部の方を深く形成することができる。
【００６２】
半導体層１００の表面１側の素子分離部１０と接する深い画素分離部２０の幅Ｗ２は、半導体層１００の途中までの深さＤ３を有する浅い画素分離部３０の幅Ｗ３よりも広くなっている（Ｗ２＞Ｗ３）。また、半導体層１００の途中までの深さを有する画素分離部３０においても、異なる深さに応じて幅を異ならせている。すなわち、深さＤ３を有する画素分離部３０の第１部分３６の幅Ｗ３は、深さＤ３よりも小さい深さＤ４を有する画素分離部３０の第２部分３７の幅Ｗ４よりも大きい（Ｗ３＞Ｗ４）。このように、画素分離部の深さが小さくなるほど、画素分離部の幅を小さくすることができる。なお、画素分離部２０、３０の幅がＺ方向（半導体層１００の厚さ方向）において変化する場合、第３面３における画素分離部２０、３０の幅を代表的な幅として採用することができる。第３面３においては画素分離部２０と画素分離部３０の双方が位置するため、幅の比較も容易である。
【００６３】
上述した本実施例によれば、隣り合うフォトダイオードを２つ含む領域を画素分離部２０、３０が囲む場合においても、画素分離部２０、３０の深さを半導体層１００の表面１側の構造に応じて異ならせている。これにより、光電変換の特性あるいはトランジスタの特性などへの影響を抑制し、かつ隣接する画素間での混色を効果的に抑制することが可能である。
【００６４】
次に図５を用いて、本実施例に係る固体撮像装置の製造方法を説明する。
【００６５】
まず図５（ａ）に示す工程ａでは、半導体基板ＳＵＢの表面Ｆ側に素子分離部１０用の溝１１が形成される。溝１１の周囲にはイオン注入によりチャネルストップ層（不図示）が形成される。
【００６６】
次に、図５（ｂ）に示す工程ｂでは、溝１１に素子分離部１０のための絶縁体１２を埋める。絶縁体１２は酸化シリコンが好適である。溝１１の外の余分な絶縁体はＣＭＰ法等により除去される。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する、素子分離部１０が形成される。
【００６７】
次に、図５（ｃ）に示す工程ｃでは、半導体基板ＳＵＢの表面Ｆ上にゲート絶縁膜（不図示）及びゲート電極８０が積層されて画素トランジスタが形成（不図示）される。さらに、半導体基板ＳＵＢの表面Ｆ側から行われるイオン注入によって光電変換素子ＰＤや画素トランジスタのソース・ドレイン領域を形成する。また、画素分離部２０、３０が形成される半導体領域には、本工程において、不純物領域６２、６３を形成しておくことができる。
【００６８】
次に、図５（ｄ）に示す工程ｄでは、ゲート電極８０を覆う絶縁層が積層された後に、絶縁層にコンタクトホールが形成される。さらにコンタクトホールが形成された絶縁層上に配線層および層間絶縁層を積層することで多層配線構造が形成される。本例では３層の配線層３１０、３２０、３３０を形成している。配線構造には、例えば銅配線やアルミニウム配線を用いることが可能である。
【００６９】
次に、図５（ｅ）に示す工程ｅでは、絶縁膜３００の上方から支持基板４００が貼り合わされる。貼り合わせは接着剤による接合でも良いし、その他公知の方法を適宜用いることができる。ただし配線構造などに影響を与えないように４００℃以下のプロセスで処理するのが好ましい。
【００７０】
次に、図５（ｆ）に示す工程ｆでは、半導体基板ＳＵＢが所望の厚さになるまで、半導体基板ＳＵＢの裏面Ｂ１側から薄化処理が施される。この半導体基板ＳＵＢの薄化は裏面Ｂ１に代わって新たな裏面Ｂ２が現れる。裏面Ｂ２には光電変換素子ＰＤが臨むように行われてもよい。例えば、化学機械研磨法（ＣＭＰ）や、ドライエッチング、ウェットエッチングなどを用いることができる。またこれら手法を組合せることも可能である。例えば薄化された半導体基板ＳＵＢの膜厚は１〜１０μｍの範囲とし、またフォトダイオードの受光感度の向上、あるいは半導体基板の機械的な強度の観点から、２〜５μｍの範囲とすることが好ましい。
【００７１】
次に図５（ｇ）に示す工程ｇでは、半導体基板ＳＵＢの表面Ｆ側に形成された素子分離部１０に対向する位置において、半導体基板ＳＵＢの裏面Ｂ２側から画素分離部２０の溝２１が形成される。このとき画素分離部２０の溝２１の裏面Ｂ２に対する深さは、画素分離部２０の底部が素子分離部１０に達する深さとするのがよい。例えば薄化処理された半導体基板ＳＵＢの厚さが約２μｍの場合に素子分離部１０の深さが約０．３μｍとすると、対向して配置される溝２１の深さが約１．７μｍとなるように形成される。このような画素分離部２０は以下の手順で形成される。なお画素分離部２０の底部の幅は、素子分離部１０の底部の幅に対して相対的に狭くすると良い。これによりアライメントズレが生じた場合においても、画素分離部２０の底部を素子分離部１０の底部に接することが容易になる。
【００７２】
画素分離部２０の溝２１は光電変換素子ＰＤに隣接する素子分離部１０の一部の分離領域１０１の下には設けない。これにより、上述した光電変換性能の向上が可能となる。
【００７３】
画素分離部２０の形成方法について、より詳細に説明する。まず画素分離部２０の溝２１、画素分離部３０の溝３１を半導体基板ＳＵＢに形成するため、例えば異方性のドライエッチング法を用いることで、所望の幅を有する溝２１、３１を形成する。シリコンのエッチングには、保護膜形成ステップとエッチングステップを数秒単位で繰り返すボッシュプロセスを用いることもできる。なお画素分離部２０の溝２１をドライエッチングにより加工する際には、半導体基板ＳＵＢのエッチングの終端検出として素子分離部１０を利用しても良い。あるいは半導体基板ＳＵＢの膜厚に応じてエッチング時間を指定してエッチングしても良い。また素子分離部１０の底部の一部をエッチングするようにしても良い。
【００７４】
深さの異なる溝２１、３１は同一のエッチングマスク（不図示）を用いて同時形成することができる。マイクロロローディング効果を利用したエッチング条件で半導体基板ＳＵＢをエッチングすることで、エッチングマスクのマスクパターンの広い開口の下に深い溝２１を形成し、狭い開口の下に浅い溝３１を形成する。マイクロロローディング効果は開口幅が小さくなるほどエッチング速度が低下する現象である。エッチングマスクのマスクパターンを設定することで、深さの異なる溝を簡単な工程で形成することができる。なお、逆マイクロロローディング効果を利用したエッチング条件で半導体基板ＳＵＢをエッチングすることもできる。その場合には、エッチングマスクのマスクパターンの狭い開口の下に深い溝２１を形成し、広い開口の下に浅い溝３１を形成することができる。もちろん、深い溝２１と浅い溝３１を別々の工程で形成することも可能であるが、リソグラフィ工程の増大や、深い溝２１に入り込むマスク残渣の問題など、不利な点が多くなる。
【００７５】
次に、次に図５（ｇ）に示す工程ｇでは、溝２１、３１の中に固体２２、３２を形成する。まず、半導体層１００の裏面２で発生する暗電流を抑制するための固定電荷膜（不図示）を形成する。このために半導体基板ＳＵＢの裏面Ｂ２の形状に沿って固定電荷膜（不図示）が形成される。この固定電荷膜は、少なくとも半導体基板ＳＵＢの裏面Ｂ２上に形成され、さらに画素分離部２０の溝２１の側壁や底面を被覆するように形成しても良い。このように画素分離部２０の側壁や底面を固定電荷膜で被覆することで、例えば溝２１の表面で発生しうる暗電流も抑制することが可能となる。なお固定電荷膜としては、たとえば原子層堆積法（ＡＬＤ）により酸化ハフニウム膜を用いることができる。
【００７６】
次に、半導体基板ＳＵＢの画素分離部２０の内部に誘電体、金属材料、その他の遮光性を備えた材料、あるいはそれらを組み合わせた材料からなる固体２２を形成する。例えば、酸化シリコン膜や酸化チタン膜などの半導体基板ＳＵＢを成すシリコンよりも低い屈折率を有する材料を固定電荷膜上に形成する。続いて化学気相成長法（ＣＶＤ）や原子層堆積法（ＡＬＤ）を用いて導電材料を埋設させて画素分離部２０を形成することができる。あるいは原子層堆積法（ＡＬＤ）を用いて酸化シリコン膜を固定電荷膜上に形成した後に、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤ法を用いて酸化シリコン膜を堆積する。このように２層構造の絶縁膜で埋設させて画素分離部２０を形成しても良い。特に４００℃以下の低温で形成できる材料が好ましく、例えばＰ型不純物をドープしたアモルファスシリコン、銅、タングステンなどを化学気相成長法（ＣＶＤ）や原子層堆積法（ＡＬＤ）などで形成するのが望ましい。なお、上述した固定電荷膜を固体２２として用いてもよい。
【００７７】
なお上記で画素分離部２０の内部に固体２２を埋設する事例について説明しているが、溝２１内の構成はこれらに限定されるものではなく、混色を抑制可能な構造であれば良く、公知の構成及び製法を適用することが可能である。また例えば画素分離部２０は溝２１の一部または全部が空洞であっても構わない。
【００７８】
なお本例では、画素分離部２０を半導体基板の裏面Ｂ２側から形成する場合について説明したが、画素分離部２０の形成方法はここで説明する方法に限定されるものではない。例えば、工程ａ、ｂで説明した素子分離部１０を形成する前に、半導体基板ＳＵＢの表面Ｆ側から溝２１を形成しても良い。
【００７９】
この後は図１（ａ）に示す構造を形成する。半導体基板ＳＵＢの裏面Ｂ２側に誘電体膜４１０が形成され、誘電体膜４１０上の画素間に遮光部材４２０がパターニングされる。遮光部材４２０はスパッタ法や化学気相成長法（ＣＶＤ）により成膜された後、画素間を含む遮光構造を必要とする部分以外を除去するように加工が行われることにより形成される。遮光部材４２０の材料としては、例えば、チタンとタングステンの積層膜、あるいは窒化チタンとタングステンの積層膜などを用いることができる。
【００８０】
次に平坦化膜（不図示）を形成し、平坦化膜上に各画素に対応して例えば赤、緑、青のカラーフィルタアレイ４３０を形成し、その上にマイクロレンズアレイ４４０を形成する。各カラーフィルター及びマイクロレンズは、画素アレイの各単位画素に対応して形成される。以上により、光電変換装置を完成させる。半導体基板ＳＵＢは上述した半導体層１００として用いられる。
【００８１】
上述した実施形態によれば、画素領域ＰＸにおいて深い画素分離部２０と浅い画素分離部３０と併用している。深い画素分離部２０を素子分離部１０に向かって深さ方向に伸ばすことで、隣接する画素間での混色を効果的に抑制することが可能である。また、浅い画素分離部３０をトランジスタ等が設けられた素子領域や欠陥が生じやすい分離領域の下に配置しても、ノイズ等の影響を低減することができる。これにより、画素分離部２０、３０を光電変換に適したレイアウトで配置することができる。よって光電変換装置の性能を向上することが可能となる。
【００８２】
以上説明した光電変換装置は、カメラなどに用いられる撮像装置（イメージセンサ）に適用できる。この他、焦点検出（ＡＦ：オートフォーカス）用のセンサや測光（ＡＥ：オートエクスポージャー）用のセンサにも適用できる。カメラは、撮像装置としての光電変換装置以外に、信号処理装置、記憶装置、表示装置および光学装置の少なくともいずれかを備えることができる。信号処理装置は、例えばＣＰＵやＤＳＰであり、撮像装置から得られた信号を処理する。記憶装置は、例えばＤＲＡＭやフラッシュメモリであり、撮像装置から得られた信号に基づく情報を記憶する。表示装置は、例えば液晶ディスプレイや有機ＥＬディスプレイであり、撮像装置で得られた信号に基づく情報を表示する。光学装置は、例えばレンズやミラー、シャッター、フィルタであり、撮像装置へ光を導く。ここでいうカメラとはスチルカメラやビデオカメラ、監視カメラ等のカメラ専用機器以外に、撮影機能を有する情報端末や撮影機能を有する移動体（車両や飛行体）も包含する。
【００８３】
また、本明細書に明確な記載がなくとも、添付の図面や技術常識から把握できる事項も本開示の一部を構成する。本発明は、本開示の技術思想の範囲を逸脱しない限り、適宜な変更が可能である。
【符号の説明】
【００８４】
１００  半導体層
１  表面
２  裏面
３  平面
１０  素子分離部
２０  画素分離部
３０  画素分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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