(57)【要約】【課題】高密度プラズマ処理装置における異物の発生を抑制して、半導体装置の製造歩留りの向上を図る。【解決手段】高密度プラズマＣＶＤ装置は、電極ＥＳＣと、電極ＥＳＣの外周を囲むガードリングＧＲと、ガードリングＧＲ上に配置され、電極ＥＳＣの外周を囲む絶縁部材ＤＩと、ガードリングＧＲと絶縁部材ＤＩとの間に配置される複数のスペーサＳＰとを備える。そして、電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差を０．０５〜０．２５ｍｍとする。【選択図】図３
2016134572.tif 000002
【特許請求の範囲】
【請求項１】
電極の上面に搭載された半導体ウェハに対して、プラズマを用いた処理を施す半導体製造装置であって、
前記電極と、
前記電極の外周を囲む絶縁材料からなるガードリングと、
前記ガードリング上に配置され、前記電極の外周を囲む絶縁材料からなる部材と、
前記ガードリングと前記部材との間に配置される絶縁材料からなる複数のスペーサと、
を備え、
前記電極の上面と前記部材の上面との高低差を、前記複数のスペーサで調整する、半導体製造装置。
【請求項２】
請求項１記載の半導体製造装置において、
平面視において正三角形の各頂点に位置するように、３つのスペーサが前記ガードリング上に配置される、半導体製造装置。
【請求項３】
請求項１記載の半導体製造装置において、
前記部材は、平面視において円形の外形と円形の内形とで囲まれた環状の形状を有する平板であり、
前記スペーサは、平面視において前記外形と前記内形との間に内包されている、半導体製造装置。
【請求項４】
請求項１記載の半導体製造装置において、
前記電極の上面と前記部材の上面との高低差は、０．０５〜０．２５ｍｍである、半導体製造装置。
【請求項５】
請求項１記載の半導体製造装置において、
前記複数のスペーサは、セラミックからなる、半導体製造装置。
【請求項６】
電極の上面に搭載された半導体ウェハに対して、プラズマを用いた処理を施す半導体製造装置の管理方法であって、
（ａ）前記電極の外周に、前記電極の外周を囲む絶縁材料からなるガードリングを配置する工程、
（ｂ）前記ガードリング上に、前記電極の外周を囲む絶縁材料からなる部材を配置する工程、
（ｃ）前記電極の上面と前記部材の上面との高低差を測定する工程、
（ｄ）前記電極の上面と前記部材の上面との高低差の測定値と管理値とを比較する工程、
（ｅ）前記測定値が前記管理値の最大値よりも大きい場合は、前記ガードリングと前記部材との間に、絶縁材料からなる複数のスペーサを挿入する工程、
を含む、半導体製造装置の管理方法。
【請求項７】
請求項６記載の半導体製造装置の管理方法において、
前記管理値は、０．０５〜０．２５ｍｍである、半導体製造装置の管理方法。
【請求項８】
（ａ）基板の主面に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記基板を順次エッチングして、前記基板に溝を形成する工程、
（ｃ）前記溝の内部を含む前記第１絶縁膜上にプラズマＣＶＤ装置を用いて第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜の表面をＣＭＰ法により研磨して、前記溝の外部の前記第２絶縁膜を除去する工程、
を含む、半導体装置の製造方法であって、
前記（ｃ）工程において使用する前記プラズマＣＶＤ装置は、
電極と、
前記電極の外周を囲む絶縁材料からなるガードリングと、
前記ガードリング上に配置され、前記電極の外周を囲む絶縁材料からなる部材と、
前記ガードリングと前記部材との間に配置される絶縁材料からなる複数のスペーサと、
を備え、
前記電極の上面と前記部材の上面との高低差を、前記複数のスペーサで調整する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
平面視において正三角形の各頂点に位置するように、３つのスペーサが前記ガードリング上に配置される、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記部材は、平面視において円形の外形と円形の内形とで囲まれた環状の形状を有する平板であり、
前記スペーサは、平面視において前記外形と前記内形との間に内包されている、半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記電極の上面と前記部材の上面との高低差は、０．０５〜０．２５ｍｍである、半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記複数のスペーサは、セラミックからなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造装置およびその管理方法、並びに半導体装置の製造方法に関し、例えば高密度プラズマを利用した処理装置およびこの処理装置を用いた半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
エッジリングチャックによって支持されるエッジリングの温度制御を、エッジリングの対向面とエッジリングチャックとの間にヘリウムなどの伝熱ガスを供給することによって改善する技術が特表２００４−５１１９０１号公報（特許文献１）に記載されている。
【０００３】
また、プラズマ処理装置内に備わるＲＦストラップを可撓性のポリマまたはエラストマにより被覆することによって、プラズマ生成ラジカルからＲＦストラップを保護する技術が特開２０１３−１０２２３６号公報（特許文献２）に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００４−５１１９０１号公報
【特許文献２】特開２０１３−１０２２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程においては、例えば化学的気相成長（Chemical Vapor Deposition；ＣＶＤ）、物理的気相成長（Physical Vaper Deposition；ＰＶＤ）、エッチングまたはスパッタリングなどにおいて高密度プラズマを利用したプロセスが多くある。高密度プラズマを利用した処理装置（以下、高密度プラズマ処理装置と記す）では、半導体装置の製造歩留りを低下させないために、発塵を抑制することが必要である。
【０００６】
しかし、例えば高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Deposition）装置では、半導体ウェハを載置する電極の周囲にプラズマの異常放電を防止するために設けられた絶縁部材と半導体ウェハの外周部の裏面との空隙にプラズマが回り込むと、半導体ウェハの外周部の裏面から周縁部にかけて被膜が剥がれ、半導体ウェハの主面上に多数の異物が付着するという問題が生じていた。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、高密度プラズマＣＶＤ装置は、電極と、電極の外周を囲むガードリングと、ガードリング上に配置され、電極の外周を囲む絶縁部材と、ガードリングと絶縁部材との間に配置される複数のスペーサとを備える。そして、電極の上面と絶縁部材の上面との高低差を０．０５〜０．２５ｍｍとする。
【０００９】
また、一実施の形態によれば、高密度プラズマＣＶＤ装置の管理方法は、電極の外周に、電極の外周を囲むガードリングを配置する工程と、ガードリング上に、電極の外周を囲む絶縁部材を配置する工程と、電極の上面と絶縁部材の上面との高低差を測定する工程と、電極の上面と絶縁部材の上面との高低差の測定値と管理値とを比較する工程とを含む。測定値が管理値の最大値よりも大きい場合は、ガードリングと絶縁部材との間に複数のスペーサを挿入する。
【００１０】
また、一実施の形態によれば、半導体装置の製造方法は、基板の主面に窒化シリコン膜を形成する工程と、窒化シリコン膜および基板を順次エッチングして、基板に溝を形成する工程と、溝の内部を含む窒化シリコン膜上に高密度プラズマＣＶＤ装置を用いて酸化シリコン膜を形成する工程と、酸化シリコン膜の表面を研磨して、溝の外部の酸化シリコン膜を除去する工程を含む。ここで、高密度プラズマＣＶＤ装置は、電極と、電極の外周を囲むガードリングと、ガードリング上に配置され、電極の外周を囲む絶縁部材と、ガードリングと絶縁部材との間に配置される複数のスペーサとを備える。そして、電極の上面と絶縁部材の上面との高低差を０．０５〜０．２５ｍｍとする。
【発明の効果】
【００１１】
一実施の形態によれば、高密度プラズマ処理装置における異物の発生を抑制して、半導体装置の製造歩留りの向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態による高密度プラズマＣＶＤ装置の一例を示す要部概略図である。
【図２】一実施の形態による高密度プラズマＣＶＤ装置に備わるステージ部分の構造を示す要部断面図である。
【図３】一実施の形態による高密度プラズマＣＶＤ装置に備わるステージ部分の端部および半導体ウェハの外周部を拡大して示す要部断面図である。
【図４】一実施の形態による半導体ウェハの主面上の異物数と、絶縁部材と半導体ウェハの外周部の裏面との間に設けられた空隙との関係を示すグラフ図である。
【図５】一実施の形態による高密度プラズマＣＶＤ装置に備わるステージ部分の構造を示す要部斜視図である。
【図６】一実施の形態による高密度プラズマＣＶＤ装置の管理工程の一例を示すフロー図である。
【図７】一実施の形態による半導体装置（素子分離）の製造工程を示す要部断面図である。
【図８】図７に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図９】図８に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図１０】図９に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図１１】図１０に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図１２】図１１に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図１３】図１２に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図１４】図１３に続く、半導体装置（素子分離）の製造工程を示す要部断面図である。
【図１５】本発明者らが検討した高密度プラズマＣＶＤ装置を用いて形成した素子分離の構造を示す要部断面図である。
【図１６】本発明者らが検討した高密度プラズマＣＶＤ装置に備わるステージ部分の端部および半導体ウェハの外周部を拡大して示す要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１８】
なお、本実施の形態は、例えばＣＶＤ、ＰＣＶ、エッチングまたはスパッタリングなど高密度プラズマを利用した高密度プロセス処理装置に広く適用することができるが、一例として、高密度プラズマＣＶＤ装置を例示し、その特徴および効果などについて説明する。
【００１９】
まず、本実施の形態による高密度プラズマＣＶＤ装置がより明確になると思われるため、本発明者らが比較検討を行った高密度プラズマＣＶＤ装置における課題について図１５および図１６を用いて詳細に説明する。図１５は、本発明者らが検討した高密度プラズマＣＶＤ装置を用いて形成した素子分離の構造を示す要部断面図である。図１６は、本発明者らが検討した高密度プラズマＣＶＤ装置に備わるステージ部分の端部および半導体ウェハの外周部を拡大して示す要部断面図である。
【００２０】
高密度プラズマＣＶＤ法は、１Ｐａ程度の低真空中で、例えば１０１１個／ｃｍ３程度のプラズマを生成することができる。これにより、種々のガス種の組み合わせでの成膜またはイオンの異方性制御を実現することが可能である。また、高密度プラズマＣＶＤ法は、堆積（成膜）とスパッタエッチングとを交互に繰り返すことにより、狭く深い溝の内部への絶縁材の埋め込みを実現することができる。このことから、例えば隣接する半導体素子を互いに電気的に分離する埋め込み型浅溝分離（Shallow Trench Isolation）の製造などに幅広く適用されている。
【００２１】
しかしながら、高密度プラズマＣＶＤ法を用いた浅溝分離の製造については、以下に説明する種々の技術的課題が存在する。
【００２２】
図１５に示すように、まず、例えば単結晶シリコンからなる半導体ウェハＳＷの主面（回路形成面）上に、酸化シリコン膜ＳＯおよび窒化シリコン膜ＳＮを順次形成した後、リソグラフィ法およびドライエッチング法を用いて、窒化シリコン膜ＳＮ、酸化シリコン膜ＳＯおよび半導体ウェハＳＷを順次加工することにより、半導体ウェハＳＷの所望する領域に、分離溝ＴＲを形成する。
【００２３】
次に、高密度プラズマＣＶＤ装置を用いて、分離溝ＴＲの内部を含む半導体ウェハＳＷの主面上に酸化シリコン膜ＨＤＰを形成する。
【００２４】
図１６に示すように、高密度プラズマＣＶＤ装置では、反応室内に設置された電極ＥＳＣの上面上に半導体ウェハＳＷが載置される。また、電極ＥＳＣの周囲には、プラズマの異常放電を防止するため、例えばセラミックからなる２ｍｍ程度の厚さのリング状の絶縁部材ＤＩが配置される。この絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面（主面と反対側の面）とは、物理的な接触による発塵を防止するため、接しておらず、この絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間には、例えば２ｍｍ程度の空隙ＡＧが生じている。すなわち、絶縁部材ＤＩの上面は、電極ＥＳＣの上面よりも低く、絶縁部材ＤＩの上面と電極ＥＳＣの上面には高低差があり、面一になっていない。
【００２５】
この状態で、高密度プラズマを利用して酸化シリコン膜ＨＤＰを形成すると、空隙ＡＧにプラズマが発生する（図１６の（１））。前述したように、高密度プラズマＣＶＤ法は、堆積（成膜）とスパッタエッチングとを交互に繰り返しながら酸化シリコン膜ＨＤＰを形成するが、スパッタエッチングのときに、空隙ＡＧに発生したプラズマによって、半導体ウェハＳＷの外周部の裏面から周縁部にかけて、窒化シリコン膜ＳＮがエッチングされる（図１６の（２））。この窒化シリコン膜ＳＮは、通常熱ＣＶＤ法により形成されることから、半導体ウェハＳＷの外周部の裏面から周縁部にかけて形成された窒化シリコン膜ＳＮの厚さは、半導体ウェハＳＷの主面上に形成された窒化シリコン膜ＳＮの厚さよりも薄く、半導体ウェハＳＷの外周部の裏面から周縁部にかけて形成された窒化シリコン膜ＳＮはエッチングされやすい。この窒化シリコン膜ＳＮがエッチングされることにより、酸化シリコン膜ＨＤＰがリフトオフされて膜剥がれが生じる（図１６（３））。エッチングされた窒化シリコン膜ＳＮが異物となることは勿論であるが、さらに、剥がれた酸化シリコン膜ＨＤＰがロール状異物ＥＭとなり、電極ＥＳＣに引き込まれて、半導体ウェハＳＷの主面上に付着する（図１６の（４））。
【００２６】
半導体ウェハＳＷの主面上に付着したロール状異物ＥＭは、前記図１５に示すように、酸化シリコン膜ＨＤＰの中に混入する。
【００２７】
その後、酸化シリコン膜ＨＤＰを化学的機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法により研磨して、分離溝ＴＲの外部の酸化シリコン膜ＨＤＰを除去することにより、分離溝ＴＲの内部のみに酸化シリコン膜ＨＤＰを残して、浅溝分離を形成する。しかし、酸化シリコン膜ＨＤＰの中にロール状異物ＥＭが混入していると、酸化シリコン膜ＨＤＰを研磨した際に、ロール状異物ＥＭが取れて、ボイド欠陥となる虞がある。また、ロール状異物ＥＭが取れた状態のまま研磨を続けると、酸化シリコン膜ＨＤＰの表面にスクラッチ損傷（キズ）が生じてしまう。このようなボイド欠陥およびスクラッチ損傷は、例えば電界効果トランジスタのゲート電極間のショートの原因などとなるため、半導体装置の歩留りに対しても大きな影響を及ぼす。
【００２８】
このため、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧを管理して、空隙ＡＧにおけるプラズマの発生を抑制することにより、ロール状異物ＥＭの発生を低減することが必要である。
【００２９】
（実施の形態）
≪高密度プラズマＣＶＤ装置≫
本実施の形態による高密度プラズマＣＶＤ装置について図１〜図５を用いて説明する。図１は、本実施の形態による高密度プラズマＣＶＤ装置の一例を示す要部概略図である。図２は、本実施の形態による高密度プラズマＣＶＤ装置に備わるステージ部分の構造を示す要部断面図である。図３は、本実施の形態による高密度プラズマＣＶＤ装置に備わるステージ部分の端部および半導体ウェハの外周部を拡大して示す要部断面図である。図４は、本実施の形態による半導体ウェハの主面上の異物数と、絶縁部材と半導体ウェハの外周部の裏面との間に設けられた空隙との関係を示すグラフ図である。図５は、本実施の形態による高密度プラズマＣＶＤ装置に備わるステージ部分の構造を示す要部斜視図である。
【００３０】
図１に示すように、高密度プラズマＣＶＤ装置ＰＣの反応室（ドーム、チャンバ）ＤＭ内は、真空排気することによって低圧に維持されており、プラズマ発生領域ＰＡから半導体ウェハＳＷへ到達する活性種の指向性を他のＣＶＤ装置（例えば常圧ＣＶＤ装置、減圧ＣＶＤ装置またはプラズマＣＶＤ装置）よりも強くしている。反応室ＤＭに低周波電源からソース電力を印加することにより原料ガスのプラズマ化を行い、さらに、半導体ウェハＳＷに高周波電源からバイアス電力（例えば周波数１３.５６ＭＨｚ）を印加することによりスパッタエッチングを行うことで、堆積（成膜）とスパッタエッチングとを交互に繰り返すことができる。これにより、例えば半導体ウェハＳＷに形成された狭く深い溝の内部への絶縁材の埋め込みを可能としている。
【００３１】
プラズマ発生領域ＰＡの下方に、半導体ウェハＳＷを載置するステージが設置されている。このステージは、例えば電極（静電チャック）ＥＳＣ、電極ＥＳＣを支持する土台である導電性リングＲＩ、電極ＥＳＣの外周を取り囲むように配置されたガードリングＧＲ、およびガードリングＧＲの上面上に、電極ＥＳＣの外周を取り囲むように配置されたリング状の平たい絶縁部材（平板、ディスク）ＤＩなどから構成される。ここで、リング状とは、平面視において円形の外形と円形の内形とで囲まれた環状の形状であり、外形を構成する円形よりも内形を構成する円形の方が小さい。
【００３２】
導電性リングＲＩは、例えばアルミニウム（Ａｌ）からなり、ガードリングＧＲは、例えばアルミナ（Ａｌ２Ｏ３）からなる。また、絶縁部材ＤＩは、プラズマの異常放電を防止するために配置されており、例えばセラミックからなり、その厚さは、例えば２ｍｍ程度である。半導体ウェハＳＷは、電極ＥＳＣの上面上に、電極ＥＳＣと密着して載置される。
【００３３】
さらに、図２および図３に示すように、ガードリングＧＲと絶縁部材ＤＩとの間には、複数のスペーサ（ガードリングＧＲと絶縁部材ＤＩとの間に挟んで空間を確保するための器具）ＳＰが配置されている。スペーサＳＰは、例えば均一な厚さを有する平板であり、例えばセラミックからなる。また、スペーサは、平面視において絶縁部材ＤＩに内包されており、その平面形状は、例えば一辺が１ｃｍ程度の四角形状である。
【００３４】
このように、ガードリングＧＲと絶縁部材ＤＩとの間に複数のスペーサＳＰを設けることにより、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧの幅Ｗ（電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差（段状の高低の差、段差））を調整して、空隙ＡＧにプラズマが発生しにくくなるようにする。上記空隙ＡＧの幅Ｗは、例えば０．０５〜０．２５ｍｍに調整される。これにより、半導体ウェハＳＷの外周部の裏面から周縁部にかけて生じる被膜のエッチングが防止できるので、半導体ウェハＳＷの主面上に付着する異物を低減することができる。
【００３５】
具体的には、前記図１６を用いて説明したように、高密度プラズマＣＶＤ法は、堆積（成膜）とスパッタエッチングとを交互に繰り返しながら酸化シリコン膜ＨＤＰを形成するが、スパッタエッチングのときに、空隙ＡＧにプラズマが発生すると、この発生したプラズマによって、半導体ウェハＳＷの外周部の裏面から周縁部にかけて、窒化シリコン膜ＳＮがエッチングされる。窒化シリコン膜ＳＮがエッチングされることにより、酸化シリコン膜ＨＤＰがリフトオフされて膜剥がれが生じる。剥がれた酸化シリコン膜ＨＤＰはロール状異物ＥＭとなり、電極ＥＳＣに引き込まれて、半導体ウェハＳＷの主面上に付着する。
【００３６】
しかし、本実施の形態では、上記空隙ＡＧにプラズマが発生しにくいので、半導体ウェハＳＷの外周部の裏面から周縁部にかけて、窒化シリコン膜ＳＮのエッチングが進まず、窒化シリコン膜ＳＮのエッチングに起因した酸化シリコン膜ＨＤＰの膜剥がれを防止することができる。これにより、酸化シリコン膜ＨＤＰの膜剥がれによるロール状異物ＥＭの発生を低減することができる。
【００３７】
図４は、半導体ウェハＳＷの主面上の異物数と、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧの幅Ｗ（電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差）との関係を示すグラフ図である。縦軸の異物数は、０．１μｍ以上の大きさの異物の数である。また、前記図３に示したように、半導体ウェハＳＷの主面上に熱ＣＶＤ法により窒化シリコン膜ＳＮを形成し、さらに、この窒化シリコン膜ＳＮ上に高密度プラズマＣＶＤ法により酸化シリコン膜ＨＤＰを形成した後に、半導体ウェハＳＷの主面上の異物数をカウントした。
【００３８】
図４に示すように、空隙ＡＧの幅Ｗを０．０５〜０．２５ｍｍとすることにより、異物数は激減して、ほぼ０ケ／ウェハにまで減少する。これに対して、空隙ＡＧの幅Ｗが０．００ｍｍの場合は、１,５００〜２,５００ケ／ウェハ程度に異物数は増加する。これは、半導体ウェハＳＷの裏面と絶縁部材ＤＩとが物理的に接触して、異物が発生したことに起因すると考えられる。また、空隙ＡＧの幅Ｗが０．２５ｍｍよりも大きい場合は、１,０００〜５,０００ケ／ウェハ程度に異物数は増加する。これは、前述したように、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧにプラズマが発生し、半導体ウェハＳＷの外周部の裏面から周縁部にかけて、窒化シリコン膜ＳＮがエッチングされ、酸化シリコン膜ＨＤＰがリフトオフされて膜剥がれが生じて、ロール状異物ＥＭが発生したことに起因すると考えられる。
【００３９】
このように、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧの幅Ｗ（電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差）を、例えば０．０５〜０．２５ｍｍとすることにより、半導体ウェハＳＷの主面上の異物数を減少させることができる。すなわち、これにより、半導体装置の製造歩留りを向上させることができる。
【００４０】
図５に示すように、スペーサＳＰは、例えば電極ＥＳＣの周囲に配置されたガードリングＧＲの上面上の３か所に置かれ、上面視において３つのスペーサＳＰは正三角形の頂点となる位置に配置される。これにより、絶縁部材ＤＩを安定して配置することができる。なお、本実施の形態では、３つのスペーサＳＰを使用したが、スペーサＳＰの数はこれに限定されるものではなく、絶縁部材ＤＩが安定してガードリングＧＲの上面上に配置できれば、４つ以上のスペーサＳＰを用いてもよい。
【００４１】
≪高密度プラズマＣＶＤ装置の管理方法≫
本実施の形態による高密度プラズマＣＶＤ装置の管理方法について図６を用いて説明する。図６は、本実施の形態による高密度プラズマＣＶＤ装置の管理工程の一例を示すフロー図である。なお、高密度プラズマＣＶＤ装置ＰＣの構造は、前記図１〜図３を参照する。
【００４２】
絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧの幅Ｗ（電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差）は、例えば高密度プラズマＣＶＤ装置ＰＣの定期的なメンテナンス時において、ガードリングＧＲと絶縁部材ＤＩとの間に複数のスペーサＳＰを挿入することにより、調整される。すなわち、電極ＥＳＣの上面に対して垂直な方向における電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差の測定値が管理値に入るように、複数のスペーサＳＰを用いて調整する。
【００４３】
例えば図６に示すように、高密度プラズマＣＶＤ装置ＰＣの定期的なメンテナンス時に、電極ＥＳＣの外周部を掃除した後、電極ＥＳＣの周囲にガードリングＧＲを配置し、さらに、ガードリングＧＲの上面上に絶縁部材ＤＩを配置する。
【００４４】
次に、電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差を測定する。この測定値が、管理値の最大値（例えば０．２５ｍｍ）よりも大きい場合は、ガードリングＧＲと絶縁部材ＤＩとの間に複数のスペーサＳＰを挿入し、電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差を調整して、電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差を管理値の範囲（例えば０．０５〜０．２５ｍｍ）内に入れる。これにより、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧの幅Ｗを調整することができる。
【００４５】
なお、電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差の測定およびスペーサＳＰの挿入は、高密度プラズマＣＶＤ装置ＰＣの定期的なメンテナンス時に限定されるものではなく、例えば部品の交換時または多数の異物が発生した時などにおいて実施してもよい。
【００４６】
≪半導体装置の製造方法≫
本実施の形態による半導体ウェハの主面に形成される素子分離の製造方法を図７〜図１４を用いて工程順に説明する。図７〜図１４は、本実施の形態による半導体装置（素子分離）の製造工程を示す要部断面図である。
【００４７】
ここでは、一例として、前述の高密度プラズマＣＶＤ装置ＰＣを、素子分離の製造工程に用いた場合について説明する。隣接する半導体素子を互いに電気的に分離する素子分離の一つに、例えば深さ０．２〜０．４μｍ程度の分離溝の内部に絶縁材を埋め込んだ埋め込み型浅溝分離がある。この浅溝分離は、代表的な素子分離であるＬＯＣＯＳ（Local Oxidation of Silicon）分離と比べて、平坦性がよく、素子分離領域を狭小化できるなどの利点があることから、０.１８μｍプロセス世代以降の半導体装置の製造では多用されている。
【００４８】
まず、図７に示すように、比抵抗が、例えば１〜１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（この段階では半導体ウェハと称する平面略円形状の半導体の薄板）ＳＩを用意する。
【００４９】
次に、図８に示すように、半導体基板ＳＩを、例えば８５０℃程度の温度で熱酸化処理して、その主面上に酸化シリコン膜ＳＯを形成する。酸化シリコン膜ＳＯの厚さは、例えば１０〜２０ｎｍ程度である。酸化シリコン膜ＳＯは、後の工程で分離溝の内部に埋め込まれる絶縁材をデンシファイ（焼き締め）する時などに半導体基板ＳＩに加わるストレスを緩和する目的で形成される。
【００５０】
次に、図９に示すように、酸化シリコン膜ＳＯ上に保護膜、例えば窒化シリコン膜ＳＮを、例えば熱ＣＶＤ法により形成する。窒化シリコン膜ＳＮの厚さは、例えば５０〜１００ｎｍ程度である。窒化シリコン膜ＳＮは酸化されにくい性質をもつので、その下部（活性領域）の半導体基板ＳＩの表面の酸化を防止するマスクとして利用される。
【００５１】
次に、図１０に示すように、リソグラフィ法によりレジストパターンＲＰを形成する。
【００５２】
次に、図１１に示すように、レジストパターンＲＰから露出する窒化シリコン膜ＳＮおよび酸化シリコン膜ＳＯをドライエッチング法によって除去した後、さらに半導体基板ＳＩをドライエッチング法によって加工して、半導体基板ＳＩに、例えば０．３μｍ程度の深さの分離溝ＴＲを形成する。
【００５３】
次に、図１２に示すように、レジストパターンＲＰを除去する。続いて、図示はしないが、ドライエッチング法により分離溝ＴＲの内壁に生じたダメージ層を除去するために、半導体基板ＳＩを、例えば１,０００℃程度の温度で熱酸化処理して、分離溝ＴＲの内壁に、例えば１０ｎｍ程度の厚さの酸化シリコン膜を形成する。この時、さらに酸素と窒素とを含む雰囲気中で熱処理することにより、酸窒化シリコン膜を分離溝ＴＲの内壁に形成することもできる。この場合、後の工程で分離溝ＴＲの内部に埋め込まれる絶縁材をデンシファイする時などに半導体基板ＳＩに加わるストレスをさらに緩和することができる。また、上記の酸化と窒素とを含む雰囲気中で熱処理する方法に代えて、ＣＶＤ法によって窒化シリコン膜を形成してもよく、この場合も同様の効果を得ることができる。
【００５４】
次に、図１３に示すように、分離溝ＴＲの内部を含む半導体基板ＳＩの主面上に、高密度プラズマＣＶＤ法により酸化シリコン膜ＨＤＰを形成する。この酸化シリコン膜ＨＤＰは分離溝ＴＲの深さ（例えば０．３μｍ程度）よりも厚く形成され、窒化シリコン膜ＳＮ上には、例えば０．５〜０．６μｍ程度の厚さの酸化シリコン膜ＨＤＰが形成される。なお、ここで言う酸化シリコン膜ＨＤＰの厚さとは、窒化シリコン膜ＳＮの上面から酸化シリコン膜ＨＤＰの最も高い上面までの厚さである。
【００５５】
酸化シリコン膜ＨＤＰは、前記図１〜図３に示した高密度プラズマＣＶＤ装置ＰＣを用いて成膜される。
【００５６】
高密度プラズマＣＶＤ装置ＰＣの反応室ＤＭ内に備わる電極ＥＳＣの上面上に、電極ＥＳＣの上面と半導体ウェハＳＷの裏面とが対向するように、半導体ウェハＳＷを載置する。電極ＥＳＣの周囲に配置された絶縁部材ＤＩと半導体ウェハＳＷの裏面とは接していないが、電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差を管理することにより、絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との空隙ＡＧにおけるプラズマの発生を抑制することができる。絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との空隙ＡＧの幅Ｗ（電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差）は、例えば０．０５〜０．２５ｍｍに管理される。これにより、酸化シリコン膜ＨＤＰを形成する際に発生する、窒化シリコン膜ＳＮのエッチングおよび酸化シリコン膜ＨＤＰのリフトオフによる膜剥がれを抑制して、例えば前記図１６に示したロール状異物ＥＭの発生を低減することができる。
【００５７】
酸化シリコン膜ＨＤＰは、堆積（成膜）とスパッタエッチングとを交互に繰り返しながら形成される。例えばモノシラン（ＳｉＨ４）ガス、酸素（Ｏ２）ガスおよびヘリウム（Ｈｅ）ガスを用いた酸化シリコン膜の堆積と、三フッ化窒素（ＮＦ３）ガスを用いたスパッタエッチングとを交互に複数回繰り返すことにより、オーバーハング形状となることなく、分離溝ＴＲの内部に酸化シリコン膜ＨＤＰを埋め込むことができる。
【００５８】
次に、酸化シリコン膜ＨＤＰの膜質を改善するために、半導体基板ＳＩを熱処理して、酸化シリコン膜ＨＤＰをデンシファイする。
【００５９】
次に、図１４に示すように、窒化シリコン膜ＳＮをストッパに用いたＣＭＰ法によって、酸化シリコン膜ＨＤＰを研磨して、分離溝ＴＲの外部の酸化シリコン膜ＨＤＰを除去することにより、分離溝ＴＲの内部のみに酸化シリコン膜ＨＤＰを残して、表面が平坦化された埋め込み型浅溝分離を形成する。
【００６０】
高密度プラズマＣＶＤ装置ＰＣを用いて酸化シリコン膜ＨＤＰを形成する際に発生する異物、例えば前記図１６に示したロール状異物ＥＭを低減することができるので、酸化シリコン膜ＨＤＰの中に混入するロール状異物ＥＭも低減することができる。従って、酸化シリコン膜ＨＤＰを研磨した際に、ロール状異物ＥＭに起因するボイド欠陥およびスクラッチ損傷などの発生を抑制することができる。
【００６１】
このように、本実施の形態によれば、複数のスペーサＳＰを用いて、高密度プラズマＣＶＤ装置ＰＣに備わる電極ＥＳＣの周囲に配置された絶縁部材ＤＩと半導体ウェハＳＷの外周部の裏面との間の空隙ＡＧの幅Ｗ（電極ＥＳＣの上面と絶縁部材ＤＩの上面との高低差）を、例えば０．０５〜０．２５ｍｍとする。これにより、上記空隙ＡＧにプラズマが発生しにくくなるので、半導体ウェハＳＷの外周部の裏面から周縁部にかけて、窒化シリコン膜ＳＮのエッチングが進まず、窒化シリコン膜ＳＮのエッチングに起因した酸化シリコン膜ＨＤＰの膜剥がれを防止することができる。この結果、窒化シリコン膜ＳＮのエッチングによる異物および酸化シリコン膜ＨＤＰの膜剥がれによるロール状異物ＥＭの発生が低減するので、半導体装置の製造歩留りを向上させることができる。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
例えば前記実施の形態では、分離溝を高密度プラズマＣＶＤ法により形成した膜で埋め込み型浅溝分離の形成工程に適用した場合について説明したが、高密度プラズマＣＶＤ法により形成した膜で段差部、凹部を埋め込むいかなる半導体装置の製造工程にも適用することができる。
【００６４】
また、例えば前記実施の形態では、高密度プラズマＣＶＤ法について説明したが、これに限定されるものではなく、ＰＣＶ、エッチングまたはスパッタリングなどにおいて高密度プラズマを利用した処理装置にも適用することができる。また、高密度プラズマに限定されるものではなく、プラズマを利用したＣＶＤ、ＰＣＶ、エッチングまたはスパッタリングなどにも適用することができる。
【符号の説明】
【００６５】
ＡＧ  空隙
ＤＩ  絶縁部材（平板、ディスク）
ＤＭ  反応室（ドーム、チャンバ）
ＥＭ  ロール状異物
ＥＳＣ  電極（静電チャック）
ＧＲ  ガードリング
ＨＤＰ  酸化シリコン膜
ＰＡ  プラズマ発生領域
ＰＣ  高密度プラズマＣＶＤ装置
ＲＩ  導電性リング
ＲＰ  レジストパターン
ＳＩ  半導体基板
ＳＮ  窒化シリコン膜
ＳＯ  酸化シリコン膜
ＳＰ  スペーサ
ＳＷ  半導体ウェハ
ＴＲ  分離溝
Ｗ  空隙の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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