(57)【要約】【課題】半田濡れ拡がりを抑制し、良好な３Ｄ実装を実現できる半導体装置を提供する。【解決手段】半導体装置１は、一対の接続用電極部４ａ，４ｂが備えられた実装面２ｂを有する機能素子本体２と、一対の接続用電極部４ａ，４ｂにそれぞれ接続された一対の突起電極６ａ，６ｂとを含む。一対の突起電極６ａ，６ｂは、それぞれ、接続用電極部４ａ，４ｂに電気的にかつ機械的に接続された一端面７と、一端面７の反対面であり、一端面７から予め定める距離を隔てている実装用電極面８と、一端面７および実装用電極面８の各周縁部を接続する側面９とを有している。この構成において、一対の突起電極６ａ，６ｂには、実装用電極面８が半田付けされた際に、突起電極６ａ，６ｂの実装用電極面８側から側面９側に向かって半田が濡れ拡がるのを抑制するための半田濡れ拡がり抑制加工が施されている。【選択図】図２
2017079237.tif 000002
【特許請求の範囲】
【請求項１】
一対の接続用電極部が備えられた実装面を有する機能素子本体と、
前記一対の接続用電極部にそれぞれ接続された突起電極であって、前記接続用電極部に電気的にかつ機械的に接合された一端面と、前記一端面の反対面であり、前記一端面から予め定める距離を隔てている実装用電極面としての他端面と、前記一端面および前記他端面の各周縁部を接続している側面とを有する突起電極と、を含み、
前記突起電極には、前記他端面が半田付けされた際に、前記突起電極の前記他端面側から前記側面側に向かって半田が濡れ拡がるのを抑制するための半田濡れ拡がり抑制加工が施されている、半導体装置。
【請求項２】
前記半田濡れ拡がり抑制加工は、前記突起電極の前記側面を被覆する絶縁膜を含む、請求項１に記載の半導体装置。
【請求項３】
一方の前記突起電極の前記側面は、他方の前記突起電極に対向する対向面と、その反対側の非対向面とを含み、
他方の前記突起電極の前記側面は、一方の前記突起電極に対向する対向面と、その反対側の非対向面とを含み、
各前記突起電極の前記対向面を被覆する前記絶縁膜の厚さは、各前記突起電極の前記非対向面を被覆する前記絶縁膜の厚さよりも小さい、請求項２に記載の半導体装置。
【請求項４】
前記絶縁膜は、前記突起電極の前記側面に加えて、前記機能素子本体の外面も被覆している、請求項２または３に記載の半導体装置。
【請求項５】
前記絶縁膜は、シリコン酸化膜を含む、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記突起電極は、前記一端面側を構成する第１電極層と、前記第１電極層に接し、前記他端面側を構成する第２電極層とを含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記機能素子本体の前記接続用電極部と、前記突起電極とを接合する導電性接合材をさらに含み、
前記突起電極は、前記導電性接合材と前記第１電極層との間に、前記突起電極の前記一端面を形成し、前記第１電極層への前記導電性接合材の拡散を抑制するためのバリア層を含む、請求項６に記載の半導体装置。
【請求項８】
前記絶縁膜は、前記突起電極の前記側面が酸化されて形成された酸化膜を含む、請求項２に記載の半導体装置。
【請求項９】
前記半田濡れ拡がり抑制加工は、前記突起電極の前記他端面に形成された凹凸面を含む、請求項１に記載の半導体装置。
【請求項１０】
前記他端面に形成された前記凹凸面は、前記突起電極の前記一端面側に向かって窪んだ凹部を含む、請求項９に記載の半導体装置。
【請求項１１】
前記突起電極は、前記一端面側を構成する第１電極層と、前記第１電極層に接し、前記他端面側を構成する第２電極層とを含む、請求項９または１０に記載の半導体装置。
【請求項１２】
前記第１電極層は、第１シード層と、前記第１シード層上に形成された第１めっき層とを含み、
前記第２電極層は、前記他端面に形成された凹凸面に沿って凹凸状に形成され、前記突起電極の前記他端面を形成する第２シード層と、前記第２シード層上に形成された第２めっき層とを含む、請求項１１に記載の半導体装置。
【請求項１３】
前記機能素子本体の前記接続用電極部と、前記突起電極とを接合する導電性接合材をさらに含み、
前記突起電極は、前記導電性接合材と前記第１電極層との間に、前記突起電極の前記一端面を形成し、前記第１電極層への前記導電性接合材の拡散を抑制するためのバリア層を含む、請求項１１または１２に記載の半導体装置。
【請求項１４】
前記突起電極は、ブロック状、ピラー状または柱状に形成されている、請求項１〜１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるチップ部品と称される超小型の半導体装置に関する。より詳細には、機能素子本体に接合された一対の突起電極を備え、当該突起電極が半導体製造工程を用いて作られている半導体装置に関する。
【背景技術】
【０００２】
一般的に、チップ部品には、一対の接続用電極部が備えられた実装面を有する機能素子本体が含まれる。特許文献１には、このようなチップ部品の一例として、セラミック誘電体層と内部電極とが交互に積層された積層体が機能素子本体として採用された、積層型のセラミック電子部品が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１２７５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置（チップ部品）の微細化に伴って、実装基板への複数個の半導体装置の高密度実装化や、実装基板の小型化が求められている。しかし、特許文献１に開示されたようなチップ部品を実装基板に複数個実装する場合、複数個のチップ部品を同一平面上に並べて配置して実装（いわゆる２Ｄ実装）しなければならないため、複数個のチップ部品による実装基板の専有面積が増大する。複数個のチップ部品を近接配置させて実装することも考えられるが、実際には、複数個のチップ部品は配線ルールの制限を受けるから、近接配置による複数個のチップ部品の高密度実装化や、実装基板の小型化には限界が存在するという課題がある。
【０００５】
そこで、本発明者らは、機能素子本体の一対の接続用電極部に、所定高さの突起電極をそれぞれ接続させた構成の半導体装置を検討している。この半導体装置によれば、突起電極が所定高さを有しているので、機能素子本体を突起電極の高さの分だけ実装基板から浮かせた状態で実装できる。これにより、機能素子本体と実装基板との間に、別の部品の実装に利用できる空間（領域）を作ることができる。
【０００６】
そして、この空間（領域）の実装基板上に、たとえば小型の半導体装置をさらに配置して実装することによって、二つの半導体装置が平面視で少なくとも一部が重なった状態で実装された、いわゆる３Ｄ実装を実現できる。これにより、配線ルールの制限を緩和できるから、２Ｄ実装では達成し得ない複数個の半導体装置の高密度実装化や、実装基板の小型化が実現され得る。
【０００７】
ところで、突起電極と実装基板とを半田によって接合させる場合、加熱によって溶融された半田が突起電極の側面および実装基板上を濡れ拡がることにより、突起電極の側面から側方に広がる裾広がり形状の半田フィレットが形成される虞がある。半導体装置の３Ｄ実装にあたっては、突起電極で生じる半田フィレットを抑制しなければ、空間（領域）内に配置される小型の半導体装置に接触し、半導体装置同士が短絡する虞があるという課題がある。
【０００８】
そこで、本発明は、半田濡れ拡がりを抑制し、良好な３Ｄ実装を実現できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、一対の接続用電極部が備えられた実装面を有する機能素子本体と、前記一対の接続用電極部にそれぞれ接続された突起電極とを含む。前記突起電極は、前記接続用電極部に電気的にかつ機械的に接合された一端面と、前記一端面の反対面であり、前記一端面から予め定める距離を隔てている実装用電極面としての他端面と、前記一端面および前記他端面の各周縁部を接続している側面とを有している。この構成において、前記突起電極には、前記他端面が半田付けされた際に、前記突起電極の前記他端面側から前記側面側に向かって半田が濡れ拡がるのを抑制するための半田濡れ拡がり抑制加工が施されている。
【発明の効果】
【００１０】
上記半導体装置によれば、突起電極に半田濡れ拡がり抑制加工が施されているから、突起電極の他端面が半田付けされた際に、加熱によって溶融された半田が、突起電極の側面上を濡れ拡がるのを抑制できる。これにより、突起電極から側方に拡がる半田フィレットが形成されるのを抑制できるから、半田フィレットとの接触を回避しつつ、突起電極と実装基板との間の空間（領域）の実装基板上に、小型の部品を実装できる。その結果、半導体装置と小型の部品との短絡を回避できるから、良好な３Ｄ実装を実現できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す斜視図である。
【図２】図２は、図１に示すII-II線に沿う縦断面図である。
【図３】図３は、図２に示す破線で囲んだ部分の拡大断面図である。
【図４】図４は、図１に示す半導体装置が実装基板に実装された状態を示す断面図である。
【図５Ａ】図５Ａは、図１に示す半導体装置の製造工程の一工程を示す断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す断面図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す断面図である。
【図６】図６は、本発明の第２実施形態に係る半導体装置を示す縦断面図である。
【図７】図７は、本発明の第３実施形態に係る半導体装置を示す斜視図である。
【図８】図８は、図７に示すVIII-VIII線に沿う縦断面図である。
【図９】図９は、図７に示すIX-IX線に沿う縦断面図である。
【図１０】図１０は、図９に示す破線で囲んだ部分の拡大断面図である。
【図１１】図１１は、図７に示す半導体装置の底面図であって、凹部の形状を説明するための図である。
【図１２Ａ】図１２Ａは、図７に示す半導体装置の製造工程の一工程を示す断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの次の工程を示す断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂの次の工程を示す断面図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの次の工程を示す断面図である。
【図１２Ｅ】図１２Ｅは、図１２Ｄの次の工程を示す断面図である。
【図１２Ｆ】図１２Ｆは、図１２Ｅの次の工程を示す断面図である。
【図１２Ｇ】図１２Ｇは、図１２Ｆの次の工程を示す断面図である。
【図１２Ｈ】図１２Ｈは、図１２Ｇの次の工程を示す断面図である。
【図１２Ｉ】図１２Ｉは、図１２Ｈの次の工程を示す断面図である。
【図１３Ａ】図１３Ａは、図７に示す突起電極の製造工程の一工程を示す拡大断面図である。
【図１３Ｂ】図１３Ｂは、図１３Ａの次の工程を示す拡大断面図である。
【図１３Ｃ】図１３Ｃは、図１３Ｂの次の工程を示す拡大断面図である。
【図１３Ｄ】図１３Ｄは、図１３Ｃの次の工程を示す拡大断面図である。
【図１３Ｅ】図１３Ｅは、図１３Ｄの次の工程を示す拡大断面図である。
【図１３Ｆ】図１３Ｆは、図１３Ｅの次の工程を示す拡大断面図である。
【図１３Ｇ】図１３Ｇは、図１３Ｆの次の工程を示す拡大断面図である。
【図１４】図１４は、図１に示す半導体装置の変形例を示す縦断面図である。
【図１５】図１５は、図６に示す半導体装置の変形例を示す縦断面図である。
【図１６】図１６は、図７に示す半導体装置の変形例を示す縦断面図である。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施形態に係る形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１を示す斜視図である。図２は、図１に示すII-II線に沿う縦断面図である。図３は、図２に示す破線で囲んだ部分の拡大断面図である。
【００１３】
図１および図２を参照して、半導体装置１は、いわゆるチップ部品と称される超小型の電子部品の一つであり、略直方体の機能素子本体２を含む。機能素子本体２は、セラミック等の絶縁材料により形成されていてもよいし、シリコン等の半導体材料により形成されていてもよい。機能素子本体２の長辺の長さは、たとえば０．６ｍｍ以上２．０ｍｍ以下であり、機能素子本体２の短辺の長さは、たとえば０．３ｍｍ以上１．０ｍｍ以下である。機能素子本体２の厚さは、たとえば０．１ｍｍ程度である。
【００１４】
機能素子本体２は、一対の主面２ａ，２ｂと、一対の主面２ａ，２ｂを接続する４つの側面２ｃとを含む。機能素子本体２の一対の主面２ａ，２ｂのうち一方の主面２ｂは、機能素子本体２が実装基板に実装される際に、当該実装基板に対向する実装面（以下、「実装面２ｂ」という。）とされている。機能素子本体２には、抵抗、コンデンサ、インダクタ、ダイオード等、種々の機能素子が採用される。
【００１５】
機能素子本体２の長手方向両端部には、一対の端子電極３ａ，３ｂが形成されている。一対の端子電極３ａ，３ｂは、いずれも、機能素子本体２の一対の主面２ａ，２ｂおよび３方の側面２ｃを被覆するように形成されている。一対の端子電極３ａ，３ｂにおいて、機能素子本体２の実装面２ｂ側に設けられた部分が、外部と接続される接続用電極部４ａ，４ｂとされている。この一対の接続用電極部４ａ，４ｂには、半田または金属ペーストからなる導電性接合材５を介して突起電極６ａ，６ｂがそれぞれ接続されている。本実施形態では、導電性接合材５は、Ｓｎ−Ｓｂ合金からなる半田である。
【００１６】
一対の突起電極６ａ，６ｂは、平面視で一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂに沿って形成されており、機能素子本体２の短手方向に延びるブロック状とされている。一対の突起電極６ａ，６ｂは、ピラー状または柱状に形成されていてもよい。
一対の突起電極６ａ，６ｂは、それぞれ、接続用電極部４ａ，４ｂに電気的にかつ機械的に接合された一端面７と、一端面７の反対面であり、当該一端面７から予め定める距離を隔てて設けられ、実装基板に実装される実装用電極面としての他端面８（以下、「実装用電極面８」という。）と、一端面７および実装用電極面８の各周縁部を接続する４つの側面９とを有している。一対の突起電極６ａ，６ｂにおいて、一端面７と実装用電極面８との間には、所定の高さＨが設定されている。
【００１７】
図３を参照して、一対の突起電極６ａ，６ｂは、一端面７側を構成する第１電極層１０と、第１電極層１０に接し、実装用電極面８側を構成する第２電極層１１と、導電性接合材５と第１電極層１０との間に介在するバリア層１２とを含む。バリア層１２は、Ｎｉめっき層を含み、導電性接合材５の接合材料が第１電極層１０に拡散するのを抑制する。第１電極層１０は、Ｃｕめっき層からなり、突起電極６ａ，６ｂの本体を形成している。第１電極層１０の厚さは、たとえば数十μｍ〜数百μｍ以上である。
【００１８】
第２電極層１１は、シード層であり、本実施形態では、複数の電極材料膜が積層された積層構造からなる。複数の電極材料膜には、実装用電極面８側から順に、Ａｕ膜１３、Ｐｄ膜１４、Ｎｉ膜１５およびＣｕ膜１６が含まれる。なお、第２電極層１１は、Ｎｉ膜１５上にＣｕ膜１６が形成された２層構造であってもよいし、Ａｕ膜１３、Ｎｉ膜１５およびＣｕ膜１６がこの順に積層された３層構造であってもよい。第２電極層１１の厚さは、たとえば数μｍ程度であり、第１電極層１０に対して比較的に薄く形成されている。
【００１９】
本発明の特徴は、実装用電極面８が半田付けされた際に、突起電極６ａ，６ｂの実装用電極面８側から側面９側に向かって半田が濡れ拡がるのを抑制するための半田濡れ拡がり抑制加工が、一対の突起電極６ａ，６ｂに施されていることである。
本発明は、加熱によって溶融された半田が、突起電極６ａ，６ｂの側面９上を濡れ拡がるのを抑制することによって、突起電極６ａ，６ｂから側方に拡がる半田フィレットの発生を抑制しようとするものである。
【００２０】
図１〜図３を参照して、本実施形態では、一対の突起電極６ａ，６ｂの各側面９を被覆する絶縁膜２０によって、一対の突起電極６ａ，６ｂの各側面９に半田濡れ拡がり抑制加工が施されている。絶縁膜２０は、一対の突起電極６ａ，６ｂの各実装用電極面８の全域を露出させるように、一対の突起電極６ａ，６ｂの各側面９全域を被覆している。本実施形態では、絶縁膜２０は、シリコン酸化膜を含み、機能素子本体２の外面（突起電極６ａ，６ｂから露出する部分）の全域を被覆している。
【００２１】
図２および図３を参照して、一方の突起電極６ａの側面９には、他方の突起電極６ｂに対向する対向面９ａと、その反対側の非対向面９ｂとが含まれる。同様に、他方の突起電極６ｂの側面９には、一方の突起電極６ａに対向する対向面９ａと、その反対側の非対向面９ｂとが含まれる。この構成において、各突起電極６ａ，６ｂの対向面９ａを被覆する絶縁膜２０ａの厚さＷ１は、各突起電極６ａ，６ｂの非対向面９ｂを被覆する絶縁膜２０ｂの厚さＷ２よりも小さい（厚さＷ１＜厚さＷ２）。
【００２２】
各突起電極６ａ，６ｂの対向面９ａを被覆する絶縁膜２０ａは、ほぼ同様の厚さＷ１で、機能素子本体２の実装面２ｂも被覆している。また、各突起電極６ａ，６ｂの非対向面９ｂを被覆する絶縁膜２０ｂは、ほぼ同様の厚さＷ２で、機能素子本体２の実装面２ｂとは反対の主面２ａおよび一対の端子電極３ａ，３ｂを被覆している。
図４は、図１に示す半導体装置１が実装基板３０に実装された状態を示す断面図である。
【００２３】
図４を参照して、実装基板３０の一方主面側には、一対の第１配線３１および第２配線３２が間隔を空けて配置されている。そして、これら第１配線３１および第２配線３２の間の領域に、一対の第３配線３３および第４配線３４が間隔を空けて配置されている。
半導体装置１は、一方の突起電極６ａが半田３５を介して第１配線３１に接合され、他方の突起電極６ｂが半田３５を介して第２配線３２に接合されることによって、実装基板３０に実装されている。機能素子本体２は、一対の突起電極６ａ，６ｂの高さＨの分、実装基板３０から浮かせた状態で実装基板３０に実装されている。
【００２４】
この状態で、機能素子本体２と実装基板３０との間には、別の部品の実装に利用できる空間（領域）Ｓが形成されている。図４では、この空間Ｓ内の実装基板３０上に、半導体装置１よりも小型の電子部品３６が実装されている。小型の電子部品３６は、機能素子本体３７と、一対の端子電極３８ａ，３８ｂとを含む。小型の電子部品３６は、一対の端子電極３８ａ，３８ｂが、半田３５を介して第３配線３３および第４配線３４に接合されることによって、実装基板３０に実装されている。
【００２５】
このように、半導体装置１によれば、機能素子本体２と小型の電子部品３６が平面視で少なくとも一部が重なった状態で実装された、いわゆる３Ｄ実装を実現できる。これにより、配線ルールの制限を緩和できるから、２Ｄ実装では達成し得ない複数個の半導体装置１の高密度実装化や、実装基板３０の小型化が実現される。
また、半導体装置１によれば、半田濡れ拡がりを抑制するための絶縁膜２０が、一対の突起電極６ａ，６ｂの各側面９に形成されている。したがって、一対の突起電極６ａ，６ｂの各実装用電極面８が半田付けされた際に、加熱によって溶融された半田３５が、一対の突起電極６ａ，６ｂの各側面９上を濡れ拡がるのを抑制できる。
【００２６】
これにより、突起電極６ａ，６ｂから側方に拡がる半田フィレットが形成されるのを抑制できるから、半田フィレットとの接触を回避しつつ、突起電極６ａ，６ｂと実装基板３０との間の空間Ｓ内の実装基板３０上に、小型の電子部品３６を実装することができる。その結果、半導体装置１と小型の電子部品３６との短絡を回避できるから、良好な３Ｄ実装を実現できる。
【００２７】
図５Ａ〜図５Ｊは、図１に示す半導体装置１の製造工程の一工程を示す断面図である。なお、この半導体装置１の製造工程では、複数個の半導体装置１が同時に製造されるが、図５Ａ〜図５Ｊでは、１つの半導体装置１が形成される領域のみを取り出して示している。
半導体装置１を製造するにあたり、まず、図５Ａに示すように、後の工程において一対の突起電極６ａ，６ｂを機能素子本体２側に転写するための転写用基板４１が用意される。転写用基板４１は、円板状のシリコン基板であってもよい。
【００２８】
次に、図５Ｂを参照して、転写用基板４１の一方側の主面全域に離型ポリマーが塗布されて硬化される。これにより、転写用基板４１の一方側の主面全域を被覆する離型ポリマー膜４２が形成される。
次に、図５Ｃを参照して、たとえばスパッタ法により、離型ポリマー膜４２側から順に、Ａｕ膜１３、Ｐｄ膜１４、Ｎｉ膜１５およびＣｕ膜１６が形成される。これにより、複数の電極材料膜の積層構造からなる第２電極層１１（シード層）が形成される。
【００２９】
次に、図５Ｄを参照して、第２電極層１１全域を被覆するようにレジストマスク４３が形成される。次に、一対の突起電極６ａ，６ｂを形成すべき領域を露出させるようにレジストマスク４３が露光および現像される。これにより、レジストマスク４３に一対の開口４４ａ，４４ｂが形成される。
次に、図５Ｅを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する第２電極層１１上にＣｕがめっき成長させられる。この工程において、Ｃｕの成長面が、レジストマスク４３の表面よりも若干転写用基板４１側に位置する深さまで、Ｃｕがめっき成長させられる。これにより、第１電極層１０（Ｃｕめっき層）が形成される。次に、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する第１電極層１０上にＮｉがめっき成長させられる。これにより、バリア層１２が形成される。
【００３０】
次に、図５Ｆを参照して、たとえば電界めっきにより、バリア層１２上に、導電性接合材５（本実施形態では、Ｓｎ−Ｓｂ合金からなる半田）が形成される。次に、図５Ｇを参照して、エッチングにより、レジストマスク４３が除去されると共に、第２電極層１１の不要な部分が除去される。これにより、一対の突起電極６ａ，６ｂが、離型ポリマー膜４２を介して転写用基板４１上に形成される。
【００３１】
次に、図５Ｈを参照して、機能素子本体２が、一対の突起電極６ａ，６ｂに接合される。この工程において、一方の接続用電極部４ａが導電性接合材５を介して一方の突起電極６ａに接合され、他方の接続用電極部４ｂが導電性接合材５を介して他方の突起電極６ｂに接合される。
次に、図５Ｉを参照して、たとえばプラズマＣＶＤ（Chemical Vapor Deposition:化学気相成長）法によって、一対の突起電極６ａ，６ｂの各側面９および機能素子本体２全域に酸化シリコンが付着されて、絶縁膜２０が形成される。この工程において、酸化シリコンの原料ガスは、機能素子本体２と離型ポリマー膜４２との間の空間に進入した後、機能素子本体２の実装面２ｂおよび一対の突起電極６ａ，６ｂの各対向面９ａに、酸化シリコンとなって付着するというステップを経る。したがって、機能素子本体２の実装面２ｂおよび一対の突起電極６ａ，６ｂの各対向面９ａには、原料ガスに常時曝されている空間外の部分よりも薄い絶縁膜２０が形成される。
【００３２】
次に、図５Ｊを参照して、転写用基板４１が離型ポリマー膜４２と共に、一対の突起電極６ａ，６ｂから引き剥がされる。これにより、転写用基板４１から一対の突起電極６ａ，６ｂが機能素子本体２側に転写されて、半導体装置１となる。
以上、本実施形態の製造方法によれば、半導体製造工程を用いているから、比較的小さい一対の突起電極６ａ，６ｂを機能素子本体２の接続用電極部４ａ，４ｂと接するように容易に作り込むことができる。
【００３３】
＜第２実施形態＞
図６は、本発明の第２実施形態に係る半導体装置５１を示す縦断面図である。図６において、前述の第１実施形態で示された構成については、同一の参照符号を付して、説明を省略する。
本実施形態に係る半導体装置５１の特徴は、一対の突起電極６ａ，６ｂの各側面９のみを被覆する絶縁膜５２によって、一対の突起電極６ａ，６ｂの各側面９に半田濡れ拡がり抑制加工が施されていることである。
【００３４】
絶縁膜５２は、突起電極６ａ，６ｂの各側面９、具体的には各第１電極層１０の側面９を形成する部分が酸化されることによって形成された酸化膜（Ｃｕ２Ｏ膜）を含む。各第１電極層１０の側面９を形成する部分の酸化は、第２電極層１１側にも進行している。これにより、絶縁膜５２は、突起電極６ａ，６ｂの実装用電極面８の全域を露出させるように、一対の突起電極６ａ，６ｂの各側面９のほぼ全域を被覆している。各突起電極６ａ，６ｂの対向面９ａを被覆する絶縁膜５２の厚さは、各突起電極６ａ，６ｂの非対向面９ｂを被覆する絶縁膜５２の厚さとほぼ等しい。
【００３５】
このような絶縁膜５２は、たとえば、図５Ｇの一対の突起電極６ａ，６ｂの形成工程後、図５Ｈの機能素子本体２の接続工程に先立って、前述のプラズマＣＶＤ法に代えて、一対の突起電極６ａ，６ｂに対して熱酸化処理を施すことによって形成できる。
以上、本実施形態の構成によっても、前述の実施形態において述べた効果とほぼ同様の効果を奏することができる。また、本実施形態では、第１電極層１０の電極材料（Ｃｕ）を利用して絶縁膜５２が形成されるので、絶縁膜５２の形成に伴って新たな絶縁材料が用意される必要がなく、また、絶縁膜５２が形成される面積も小さいので、コストの増大を抑制できる。
【００３６】
＜第３実施形態＞
図７は、本発明の第３実施形態に係る半導体装置６１を示す斜視図である。図８は、図７に示すVIII-VIII線に沿う縦断面図である。図９は、図７に示すIX-IX線に沿う縦断面図である。図１０は、図９に示す破線で囲んだ部分の拡大断面図である。図７〜図１０において、前述の各実施形態で示された構成については、同一の参照符号を付して、説明を省略する。
【００３７】
本実施形態に係る半導体装置６１は、いわゆるチップ部品と称される超小型の部品であり、前述の機能素子本体２を含む。機能素子本体２の長手方向両端部には、前述の一対の端子電極３ａ，３ｂが形成されている。この一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂには、前述の導電性接合材５を介して突起電極６２ａ，６２ｂがそれぞれ接続されている。
【００３８】
図７〜図９を参照して、一対の突起電極６２ａ，６２ｂは、平面視で一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂに沿って形成されており、機能素子本体２の短手方向に延びるブロック状とされている。一対の突起電極６２ａ，６２ｂは、ピラー状または柱状に形成されていてもよい。
一対の突起電極６２ａ，６２ｂは、それぞれ、接続用電極部４ａ，４ｂに電気的にかつ機械的に接合された一端面６３と、一端面６３の反対面であり、当該一端面６３から予め定める距離を隔てて設けられ、実装基板に実装される実装用電極面としての他端面６４（以下、「実装用電極面６４」という。）と、一端面６３および実装用電極面６４の各周縁部を接続する４つの側面６５とを有している。一対の突起電極６２ａ，６２ｂにおいて、一端面６３と実装用電極面６４との間には、所定の高さＨが設定されている。
【００３９】
図８〜図１０を参照して、一対の突起電極６２ａ，６２ｂは、一端面６３側を構成する第１電極層６６と、第１電極層６６に接し、実装用電極面６４側を構成する第２電極層６７と、前述のバリア層１２とを含む。
図１０を参照して、第１電極層６６は、第１シード層６８と、第１シード層６８上に形成され、一対の突起電極６２ａ，６２ｂの本体を形成する第１めっき層６９とを含む。第１シード層６８は、Ｃｕシード層であり、第１めっき層６９は、Ｃｕめっき層である。第１電極層６６の厚さは、たとえば数十μｍ〜数百μｍ以上である。
【００４０】
また、第２電極層６７は、第２シード層７０と、第２シード層７０上に形成された第２めっき層７１とを含む。第２シード層７０は、本実施形態では、複数の電極材料膜が積層された積層構造からなる。複数の電極材料膜には、実装用電極面６４側から順に、Ａｕ膜７２、Ｐｄ膜７３およびＮｉ膜７４が含まれる。第２めっき層７１は、Ｎｉ膜７４上に形成されたＮｉめっき層である。なお、第２シード層７０は、Ｎｉ膜７４の単層構造であってもよいし、Ａｕ膜７２上にＮｉ膜７４が形成された２層構造であってもよい。第２電極層６７の厚さは、たとえば数μｍ〜数十μｍ程度であり、第１電極層６６に対して比較的に薄く形成されている。
【００４１】
図７、図９および図１０を参照して、本実施形態に係る半導体装置６１の特徴は、一対の突起電極６２ａ，６２ｂの各実装用電極面６４に形成された凹凸面によって、一対の突起電極６２ａ，６２ｂに半田濡れ拡がり抑制加工が施されていることである。本実施形態では、一対の突起電極６２ａ，６２ｂの各実装用電極面６４に形成された凹凸面が、突起電極６２ａ，６２ｂの一端面６３側に向かって窪んだ複数の凹部７６を含む。
【００４２】
本実施形態では、この凹凸面によって、半田の濡れ拡がりを抑制すると共に、実装基板３０（図４参照）に良好に接続できる半導体装置６１を提供するものである。
以下、図１０および図１１を参照して、一対の突起電極６２ａ，６２ｂの構成および凹凸面（凹部７６）の構成について説明する。図１１は、図７に示す半導体装置６１の底面図であって、凹部７６の形状を説明するための図である。
【００４３】
図１０を参照して、第２シード層７０は、一方表面（実装用電極面６４を形成する面）およびその反対側の他方表面が、凹凸面（複数の凹部７６）に沿って形成されている。つまり、この第２シード層７０の凹凸により、実装用電極面６４の凹凸面が形成されている。第２シード層７０上に形成された第２めっき層７１は、第２シード層７０よりも厚く形成されており、かつ、実装用電極面６４とは反対側の表面が平坦になるように形成されている。これにより、第２めっき層７１上に形成された第１電極層６６の表面およびバリア層１２の表面も平坦に形成されている。
【００４４】
図１１（ａ）を参照して、本実施形態では、複数の凹部７６が、各突起電極６２ａ，６２ｂの短手方向に沿って延びる直線状に形成されている。そして、複数の凹部７６は、各突起電極６２ａ，６２ｂの長手方向に沿って間隔を空けて配置されている。
複数の凹部７６は、たとえば、図１１（ｂ）に示すように、各突起電極６２ａ，６２ｂの長手方向または短手方向に見て、複数の凹部７６が互い違いに配列された、千鳥配列とされていてもよい。複数の凹部７６は、底面視で矩形状に形成されていてもよい。また、複数の凹部７６が、千鳥配列に代えて、各突起電極６２ａ，６２ｂの長手方向および短手方向に間隔を空けて行列状に配列されていてもよい。
【００４５】
また、図１１（ｃ）に示すように、各突起電極６２ａ，６２ｂには、各突起電極６２ａ，６２ｂの長手方向に沿って延びる複数の直線状の凹部７６と、各突起電極６２ａ，６２ｂの短手方向に沿って延びる複数の直線状の凹部７６とを一体的に含む１つの格子状の凹部７６が形成されていてもよい。
以上、半導体装置６１では、実装用電極面６４に凹凸面（凹部７６）が形成されている。したがって、前述の図４を参照して、一対の突起電極６２ａ，６２ｂの実装用電極面６４が半田付けされた時に、加熱によって溶融した半田３５が実装用電極面６４に形成された凹部７６に進入することを許容し、一対の突起電極６２ａ，６２ｂの各側面９上を濡れ拡がるのを抑制できる。
【００４６】
これにより、突起電極６ａ，６ｂから側方に拡がる半田フィレットが形成されるのを抑制できるから、半田フィレットとの接触を回避しつつ、突起電極６ａ，６ｂと実装基板３０との間の空間Ｓ内の実装基板３０上に、小型の電子部品３６を実装することができる。その結果、半導体装置６１と小型の電子部品３６との短絡を回避できるから、良好な３Ｄ実装を実現できる。
【００４７】
さらに、半導体装置６１によれば、凹凸面（凹部７６）によって、半田３５と実装用電極面６４との接触面積を増加させることができ、かつ、半田３５に対する実装用電極面６４のアンカー効果を高めることができる。よって、実装基板３０に対する一対の突起電極６２ａ，６２ｂの接続強度を高めることができる。
また、半導体装置６１によれば、一対の突起電極６２ａ，６２ｂに接合される一対の半田３５の量が不均一であったとしても、半田３５の余剰分を凹部７６内に収容することができる。これにより、一対の突起電極６２ａ，６２ｂが傾いた状態で実装基板３０に実装されるのを抑制できるから、実装基板３０の主面に対して平行になるように、半導体装置６１を実装できる。よって、半導体装置６１を実装基板３０に良好に接続できる。
【００４８】
図１２Ａ〜図１２Ｉは、図７に示す半導体装置６１の製造工程の一工程を示す断面図である。図１３Ａ〜１３Ｇは、図７に示す一対の突起電極６２ａ，６２ｂの製造工程の一工程を示す拡大断面図である。
なお、この半導体装置６１の製造工程では、複数個の半導体装置６１が同時に製造されるが、図１２Ａ〜図１２Ｉでは、１つの半導体装置６１が形成される領域のみを取り出して示している。また、図１３Ａ〜１３Ｇは、図１０に対応する部分の拡大断面図であり、一対の突起電極６２ａ，６２ｂのうちの一方側の突起電極６２ａが形成される領域のみを示している。
【００４９】
半導体装置６１を製造するにあたり、まず、図１２Ａおよび図１３Ａに示すように、後の工程において一対の突起電極６２ａ，６２ｂを機能素子本体２側に転写するための転写用基板４１が用意される。転写用基板４１は、円板状のシリコン基板であってもよい。
次に、図１３Ａに示すように、一対の突起電極６２ａ，６２ｂを形成すべき領域に、エポキシ樹脂をベースにしたネガ型のフォトレジスト８０が塗布される。次に、凹部７６に対応するパターンでフォトレジスト８０が露光および現像されて、凹部７６に対応した凸パターン（凹部７６とは反対の凸パターン）からなる永久膜８１が転写用基板４１上に形成される。
【００５０】
次に、図１２Ｂおよび図１３Ｂを参照して、転写用基板４１の一方側の主面全域に離型ポリマーが塗布されて硬化される。これにより、転写用基板４１の一方側の主面全域を被覆する離型ポリマー膜４２が形成される。一対の突起電極６２ａ，６２ｂが形成される領域では、永久膜８１が、離型ポリマー膜４２に被覆される。
次に、図１２Ｃおよび図１３Ｃを参照して、たとえばスパッタ法により、離型ポリマー膜４２側から順に、Ａｕ膜７２、Ｐｄ膜７３およびＮｉ膜７４が形成される。これにより、複数の電極材料膜の積層構造からなる第２シード層７０が形成される。
【００５１】
次に、図１２Ｄおよび図１３Ｄを参照して、第２シード層７０全域を被覆するようにレジストマスク４３が形成される。次に、一対の突起電極６２ａ，６２ｂを形成すべき領域を露出させるようにレジストマスク４３が露光および現像される。これにより、レジストマスク４３に一対の開口４４ａ，４４ｂが形成される。
次に、図１２Ｅおよび図１３Ｅを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する第２シード層７０上にＮｉがめっき成長させられる。この工程において、Ｎｉの成長面が、開口４４ａ，４４ｂの深さ方向途中部に位置する深さまで、Ｎｉがめっき成長させられる。これにより、第２めっき層７１が第２シード層７０上に形成される。
【００５２】
次に、たとえばスパッタ法により、一対の開口４４ａ，４４ｂから露出する第２めっき層７１上にＣｕが堆積されて、第１シード層６８が形成される。次に、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する第１シード層６８上にＣｕがめっき成長させられる。この工程において、Ｃｕの成長面が、レジストマスク４３の表面よりも若干転写用基板４１側に位置する深さまで、Ｃｕがめっき成長させられる。これにより、第１めっき層６９が第１シード層６８上に形成される。
【００５３】
次に、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する第１めっき層６９上にＮｉがめっき成長させられる。これにより、バリア層１２が形成される。
次に、図１２Ｆおよび図１３Ｆを参照して、たとえば電界めっきにより、バリア層１２上に、導電性接合材５（本実施形態では、Ｓｎ−Ｓｂ合金からなる半田）が形成される。次に、図１２Ｇおよび図１３Ｇを参照して、エッチングにより、レジストマスク４３が除去されると共に、第２シード層７０の不要な部分が除去される。これにより、実装用電極面６４に複数の凹部７６が形成された一対の突起電極６２ａ，６２ｂが、離型ポリマー膜４２を介して転写用基板４１上に形成される。
【００５４】
次に、図１２Ｈを参照して、機能素子本体２が、一対の突起電極６２ａ，６２ｂに接合される。この工程において、一方の接続用電極部４ａが導電性接合材５を介して一方の突起電極６２ａに接合され、他方の接続用電極部４ｂが導電性接合材５を介して他方の突起電極６２ｂに接合される。
次に、図１２Ｉを参照して、転写用基板４１が離型ポリマー膜４２と共に、一対の突起電極６２ａ，６２ｂから引き剥がされる。これにより、転写用基板４１から一対の突起電極６２ａ，６２ｂが機能素子本体２側に転写されて、半導体装置６１となる。
【００５５】
以上、本実施形態の製造方法によれば、半導体製造工程を用いているから、実装用電極面６４に凹凸面（凹部７６）が形成された、比較的小さい一対の突起電極６２ａ，６２ｂを容易に機能素子本体２の接続用電極部４ａ，４ｂと接するように作り込むことができる。
以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
【００５６】
たとえば、図１４に示すように、前述の第１実施形態に係る半導体装置１の一対の突起電極６ａ，６ｂの各実装用電極面８に、前述の第３実施形態に係る凹凸面（凹部７６）を形成してもよい。
また、図１５に示すように、前述の第２実施形態に係る半導体装置５１の一対の突起電極６ａ，６ｂの各実装用電極面８に、前述の第３実施形態に係る凹凸面（凹部７６）を形成してもよい。
【００５７】
また、図１６に示すように、前述の第３実施形態に係る半導体装置６１の一対の突起電極６２ａ，６２ｂの各側面６５を被覆するように、前述の第１実施形態に係る絶縁膜２０を形成してもよい。むろん、この絶縁膜２０に代えて、前述の第２実施形態に係る絶縁膜５２を形成してもよい。
図１４〜図１６に示した各構成によれば、半田フィレットの形成を抑制しつつ、実装基板３０に対する一対の突起電極６２ａ，６２ｂの接続強度を高めることができる。また、図１４〜図１６に示した各構成によれば、半導体装置６１が傾いた状態で実装されるのを抑制することができる。
【００５８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。たとえば、図７、図１４〜図１６等の形態から、下記のような構成の半導体装置が抽出され得る。
項１．一対の接続用電極部が備えられた実装面を有する機能素子本体と、前記一対の接続用電極部にそれぞれ接続された突起電極であって、前記接続用電極部に電気的にかつ機械的に接合された一端面と、前記一端面の反対面であり、前記一端面から予め定める距離を隔てている実装用電極面としての他端面と、前記一端面および前記他端面の各周縁部を接続している側面とを有する突起電極と、を含み、前記突起電極の前記他端面には、凹凸面が形成されている、半導体装置。
【００５９】
この構成によれば、他端面に凹凸面が形成されているので、他端面が半田付けされた際に、加熱によって溶融した半田が他端面に形成された凹凸面の凹部に進入することを許容できる。これにより、半田と実装用電極面との接触面積を増加させることができ、かつ、半田に対する実装用電極面のアンカー効果を高めることができる。よって、実装基板に対する一対の突起電極の接続強度を高めることができる。
【００６０】
また、この構成によれば、一対の突起電極に接合される一対の半田の量が不均一であったとしても、半田の余剰分を凹部内に収容することができる。これにより、一対の突起電極が傾いた状態で実装基板に実装されるのを抑制できるから、実装基板の主面に対して平行になるように、半導体装置を実装できる。よって、半導体装置を実装基板に良好に接続できる。
【符号の説明】
【００６１】
１      半導体装置
２      機能素子本体
２ｂ    実装面（主面）
４ａ    接続用電極部
４ｂ    接続用電極部
５      導電性接合材
６ａ    突起電極
６ｂ    突起電極
７      一端面
８      実装用電極面（他端面）
９      側面
９ａ    対向面
９ｂ    非対向面
１０    第１電極層
１１    第２電極層
１２    バリア層
２０    絶縁膜
３５    半田
５１    半導体装置
５２    絶縁膜
６１    半導体装置
６２ａ  突起電極
６２ｂ  突起電極
６３    一端面
６４    実装用電極面（他端面）
６５    側面
６６    第１電極層
６７    第２電極層
６８    第１シード層
６９    第１めっき層
７０    第２シード層
７１    第２めっき層
７６    凹部
Ｈ      高さ
【図１】
2017079237.tif 000003
【図２】
2017079237.tif 000004
【図３】
2017079237.tif 000005
【図４】
2017079237.tif 000006
【図５Ａ】
2017079237.tif 000007
【図５Ｂ】
2017079237.tif 000008
【図５Ｃ】
2017079237.tif 000009
【図５Ｄ】
2017079237.tif 000010
【図５Ｅ】
2017079237.tif 000011
【図５Ｆ】
2017079237.tif 000012
【図５Ｇ】
2017079237.tif 000013
【図５Ｈ】
2017079237.tif 000014
【図５Ｉ】
2017079237.tif 000015
【図５Ｊ】
2017079237.tif 000016
【図６】
2017079237.tif 000017
【図７】
2017079237.tif 000018
【図８】
2017079237.tif 000019
【図９】
2017079237.tif 000020
【図１０】
2017079237.tif 000021
【図１１】
2017079237.tif 000022
【図１２Ａ】
2017079237.tif 000023
【図１２Ｂ】
2017079237.tif 000024
【図１２Ｃ】
2017079237.tif 000025
【図１２Ｄ】
2017079237.tif 000026
【図１２Ｅ】
2017079237.tif 000027
【図１２Ｆ】
2017079237.tif 000028
【図１２Ｇ】
2017079237.tif 000029
【図１２Ｈ】
2017079237.tif 000030
【図１２Ｉ】
2017079237.tif 000031
【図１３Ａ】
2017079237.tif 000032
【図１３Ｂ】
2017079237.tif 000033
【図１３Ｃ】
2017079237.tif 000034
【図１３Ｄ】
2017079237.tif 000035
【図１３Ｅ】
2017079237.tif 000036
【図１３Ｆ】
2017079237.tif 000037
【図１３Ｇ】
2017079237.tif 000038
【図１４】
2017079237.tif 000039
【図１５】
2017079237.tif 000040
【図１６】
2017079237.tif 000041