(57)【要約】【課題】基板上の小さい表面積で大容量の蓄積電荷量を有する可変容量半導体素子を提供する。【解決手段】表面に酸化膜２４が形成された埋込電極部２０を、半導体基板部１０に形成された不純物領域２６に埋め込んで、電圧印加部３０，３２によって埋込電極部２０と半導体基板部１０の間に任意の直流電圧を印加して、酸化膜２４の内部に形成された電荷蓄積部４０に、印加された直流電圧に応じた電荷量を蓄積して可変容量半導体素子１００を形成する。【選択図】図１
2016134432.tif 000002
【特許請求の範囲】
【請求項１】
基板の深さ方向に亘ってエミッタ領域，ベース領域，コレクタ領域が順次形成された半導体基板部と、
前記半導体基板部に埋め込まれて、前記半導体基板部との境界面に酸化膜が形成された埋込電極部と、
前記埋込電極部と前記半導体基板部の間に直流電圧を印加する電圧印加部と、
前記酸化膜の内部に形成された、前記電圧印加部によって印加される直流電圧に応じた電荷量を蓄積する電荷蓄積部と、を有し、前記電荷蓄積部を可変容量素子とすることを特徴とする可変容量半導体素子。
【請求項２】
前記電圧印加部が、前記半導体基板部の内部の不純物領域と前記埋込電極部との間に直流電圧を印加することを特徴とする請求項１に記載の可変容量半導体素子。
【請求項３】
請求項１に記載の可変容量半導体素子の一端に電流を入力する電流入力部と、
前記可変容量半導体素子と並列に接続された、必要に応じて前記可変容量半導体素子に蓄積された電荷をリセットする導通スイッチと、を有し、前記電流入力部から入力された電流によって前記可変容量半導体素子に電荷を蓄積して、蓄積された電荷量に応じた電圧を出力することを特徴とする請求項１に記載の可変容量半導体素子を用いた電子機器。
【請求項４】
請求項１に記載の可変容量半導体素子と、抵抗素子と、によってローパスフィルタを形成したことを特徴とする可変容量半導体素子を用いた電子機器。
【請求項５】
請求項２に記載の可変容量半導体素子の一端に備えられた電流入力部と、
前記可変容量半導体素子と並列に接続された電圧比較部と、
前記可変容量半導体素子と並列に接続された、必要に応じて前記可変容量半導体素子に蓄積された電荷をリセットする導通スイッチと、を有し、前記電圧比較部に入力される基準電圧と前記電流入力部から入力された電流に応じて前記可変容量半導体素子に蓄積された電荷量に対応する電圧との比較結果を出力することを特徴とする請求項２に記載の可変容量半導体素子を用いた電子機器。
【請求項６】
複数の光電変換素子からなる撮像装置の出力信号を、請求項１または２に記載の可変容量半導体素子に入力して、前記可変容量半導体素子の電荷蓄積部に蓄積された電荷量に応じて発生する電圧値を、前記複数の光電変換素子の素子毎に読み出す撮像信号読み出し部を有し、
前記電圧印加部は、前記出力信号の大きさに応じた電圧を前記埋込電極部に印加することを特徴とする可変容量半導体素子を用いた電子機器。
【請求項７】
基板の深さ方向に亘ってエミッタ領域，ベース領域，コレクタ領域が順次形成された半導体基板部に、表面に酸化膜が形成された埋込電極部を埋め込んで、前記埋込電極部と前記半導体基板部の間に印加する直流電圧を制御することによって、前記酸化膜の内部に形成された可変容量素子に蓄積する電荷量を制御することを特徴とする容量制御方法。
【請求項８】
前記半導体基板部の内部の不純物領域と前記埋込電極部との間に直流電圧を印加することによって、前記酸化膜の内部に形成された可変容量素子に蓄積する電荷量を制御することを特徴とする請求項７に記載の容量制御方法。
【請求項９】
請求項７に記載の可変容量素子と、抵抗素子と、によってローパスフィルタのカットオフ周波数を制御することを特徴とする可変容量素子を用いた電子機器。
【請求項１０】
複数の光電変換素子からなる撮像装置の出力信号を、請求項７または請求項８に記載の可変容量素子に入力して、前記可変容量素子に蓄積された電荷量に応じて発生する電圧値を、前記複数の光電変換素子の素子毎に読み出す際に、前記埋込電極部と前記半導体基板部の間に、前記出力信号の大きさに応じた電圧を印加することを特徴とする可変容量素子を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量半導体素子およびそれを用いた容量制御方法、ならびにその可変容量半導体素子が搭載された電子機器に関するものである。
【背景技術】
【０００２】
従来、撮像装置を構成する光電変換素子の感度を向上させることによって、微弱な光であっても光電変換された光電流を増幅して出力することができる、光利用効率が改善された光電変換素子の構造が提案されている。
【０００３】
例えば、特許文献１の撮像装置にあっては、光電変換素子の異なる画素間に設けた深溝に電極を埋め込んだ構造が提案されている。
【０００４】
図７は、従来の撮像装置１０２（光電変換素子）の内部構造の一部を示す断面図である。撮像装置１０２は、半導体基板部１０と、埋込電極部２０と、電圧印加部３０と、電圧印加部３２と、からなる。
【０００５】
半導体基板部１０は、例えばｐ型シリコン半導体から構成されており、その内部には、深さ方向Ｈにエミッタ領域１２，ベース領域１４，コレクタ領域１６が形成されている。
【０００６】
埋込電極部２０は、例えばｎ型ポリシリコンで形成されて低抵抗性を有しており、エミッタ領域１２，ベース領域１４を貫通してコレクタ領域１６に至るトレンチ２２の内部に埋め込まれている。
【０００７】
電圧印加部３０は、埋込電極部２０に直流電圧Ｖを印加する。また、電圧印加部３２は、半導体基板部１０の表面をグランド電位に接地する。
【０００８】
埋込電極部２０の表面と半導体基板部１０との境界面には、電気絶縁性を有する酸化膜２４が形成されている。この酸化膜２４を介して、埋込電極部２０は、エミッタ領域１２，ベース領域１４，コレクタ領域１６とそれぞれ絶縁されている。
【０００９】
この酸化膜２４を介して、埋込電極部２０と接するエミッタ領域１２，ベース領域１４，コレクタ領域１６は、縦型バイポーラ構造を有する、エミッタ接地のトランジスタを形成している。
【００１０】
このようなトランジスタ構造によると、埋込電極部２０の近傍のキャリア濃度を変えることによってフォトトランジスタの電流増幅率が向上するため、光電変換素子の出力を向上させることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示された撮像装置にあっては、光検出感度を向上させることができる反面、大きな電流出力が得られる。したがって、後段の回路で信号処理を行う際、例えば撮像素子から読み出した電流を電圧に変換する際に大きな電荷蓄積容量、すなわちコンデンサが必要であった。そして、このような大きな電荷蓄積容量を有するコンデンサを実装するためには、大きな回路面積が必要になるという問題があった。
【００１２】
本発明は、上記の事情に鑑みてなされたもので、外部から印加する電圧に応じて電荷蓄積容量を制御することが可能な可変容量半導体素子を、基板上に小面積で形成することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る可変容量半導体素子は、基板の深さ方向に亘ってエミッタ領域，ベース領域，コレクタ領域が順次形成された半導体基板部と、前記半導体基板部に埋め込まれて、前記半導体基板部との境界面に酸化膜が形成された埋込電極部と、前記埋込電極部と前記半導体基板部の間に直流電圧を印加する電圧印加部と、前記酸化膜の内部に形成された、前記電圧印加部によって印加される直流電圧に応じた電荷量を蓄積する電荷蓄積部と、を有し、前記電荷蓄積部を可変容量素子とすることを特徴とする。
【発明の効果】
【００１４】
本発明に係る可変容量半導体素子によると、半導体基板部の深さ方向に亘って、電圧印加部による印加電圧に応じた電荷量を蓄積する電荷蓄積部を形成して、この電荷蓄積部を可変容量素子とした。したがって、基板の表面積を増大させることなく、印加電圧に応じた蓄積電荷量を有する可変容量素子を形成することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の具体的な実施形態の一例である実施例１の可変容量半導体素子の構造を示す断面図である。
【図２】（ａ）実施例１の可変容量半導体素子における電極構造を示す模式図である。（ｂ）従来の半導体設計で用いられるコンデンサの設計例を示す第１の図である。（ｃ）従来の半導体設計で用いられるコンデンサの設計例を示す第２の図である。
【図３】本発明の別の実施形態である、可変容量半導体素子を用いた電圧電流変換回路の構成を示す回路図である。
【図４】本発明の別の実施形態である、可変容量半導体素子を用いたローパスフィルタの構成を示す回路図である。
【図５】本発明の別の実施形態である、可変容量半導体素子を用いた積分回路の構成を示す機能ブロック図である。
【図６】本発明の別の実施形態である、可変容量半導体素子を用いた撮像信号読み出し器の構成を示す機能ブロック図である。
【図７】従来の半導体素子の構造を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る可変容量半導体素子の具体的な実施例について、図面を用いて説明する。
【実施例１】
【００１７】
図１は、本発明の一実施形態に係る可変容量半導体素子１００の構造を示す断面図である。この可変容量半導体素子１００は、例えば、フォトトランジスタを用いた撮像装置から出力された光電変換信号（以下、撮像信号と呼ぶ）の信号処理回路に用いられる。
【００１８】
可変容量半導体素子１００は、従来の撮像装置１０２（図７）とほぼ等しい構造を有している。しかし、電圧印加部３０と電圧印加部３２に印加する直流電圧の大きさを制御することによって、従来は意図せずに酸化膜２４の内部に蓄積されていた電荷量を制御し、電荷が蓄積される電荷蓄積部４０を可変容量素子として利用する点が異なっている。また、電圧印加部３２が、半導体基板部１０の内部の不純物領域２６に、任意の基準電圧Ｖrefを印加する点が異なっている。
【００１９】
不純物領域２６は、例えばｐ型シリコン半導体から構成されており、その内部には、深さ方向にエミッタ領域１２，ベース領域１４，コレクタ領域１６が順次形成されている。
【００２０】
電圧印加部３０には直流電圧Ｖを印加して、電圧印加部３２には任意の基準電圧Ｖrefを印加する。これによって、電荷蓄積部４０の両端に、直流電圧の差分値Ｖ−Ｖrefに相当する任意の直流電圧を印加することができる。このとき、電荷蓄積部４０の両端は接地されていないため、電荷蓄積部４０に印加する直流電圧の調整範囲（直流電圧の正負，直流電圧の大きさ）を任意かつ容易に設定することができる。
【００２１】
電荷蓄積部４０は、埋込電極部２０と半導体基板部１０（エミッタ領域１２，ベース領域１４，コレクタ領域１６）の境界面に形成された酸化膜２４の内部に形成されている。
【００２２】
この電荷蓄積部４０のうち、埋込電極部２０とベース領域１４が対向する領域は、電圧印加部３０と電圧印加部３２に印加された直流電圧の差に応じた蓄積電荷量Ｑが蓄積されることによって可変容量素子を形成する。なお、電荷蓄積部４０の領域に電荷が蓄積される現象は従来から知られていたが、あくまでも意図せずに蓄積される電荷であって、ここに蓄えられた電荷量の制御を行うことや、ここに蓄えられた電荷を他の用途に利用することはなされていなかった。
【００２３】
ここで、電荷蓄積部４０の他に、ベース領域１４とコレクタ領域１６の接合面にも電荷が蓄積されるが、ここに蓄えられる電荷は、半導体基板部１０に形成されたフォトトランジスタの動作原理上、蓄積される電荷である。
（可変容量半導体素子の作用の説明）
【００２４】
可変容量半導体素子１００の具体的な作用について、図１，図２（ａ）〜図２（ｃ）を用いて説明する。
【００２５】
図２（ａ）は、図１に示した可変容量半導体素子１００を上面視および断面視した模式図である。図２（ａ）の構造では、埋込電極部２０の外表面が半導体基板部１０と一様に対向しており、埋込電極部２０と半導体基板部１０の境界領域に形成された電荷蓄積部４０（可変容量素子）には、埋込電極部２０の長さに応じた量の電荷を蓄積することができる。
【００２６】
一方、従来、半導体基板部１０には、図２（ｂ）に示す構造の電荷蓄積部４２や図２（ｃ）に示す構造の電荷蓄積部４４が形成されていた。
【００２７】
一般に、平行平板導体で挟まれることによって形成された電荷蓄積部の静電容量Ｃは、（式１）で算出することができる。
Ｃ＝ε＊Ｐ／ｄ                          （式１）
ここで、εは平行平板導体で挟まれら領域に充填された誘電体の誘電率，Ｐは導体の対向面積，ｄは導体間の距離を表す。
【００２８】
図２（ｂ）に示す電荷蓄積部４２は、半導体基板部１０のＰＩＰ（Poly Insulator Poly）やＭＩＭ（Metal Insulator Metal）といった、対向する金属配線間に形成されていた。
【００２９】
この図２（ｂ）に示す例にあっては、配線間に一定の厚さ以上の層間膜が存在するため、（式１）より、半導体基板部１０の静電容量Ｃはそれほど大きな値にすることはできなかった。したがって、電荷蓄積部４２に蓄積可能な単位面積あたりの蓄積電荷量Ｑｓはそれほど大きくすることができなかった。
【００３０】
また、図２（ｃ）に示す電荷蓄積部４４は、ＭＯＳトランジスタのゲート酸化膜を利用して形成されていた。
【００３１】
この図２（ｃ）に示す例にあっては、電圧依存性はあるものの、ゲート酸化膜は図２（ｂ）の層間膜と比較して非常に薄く形成することができる。したがって、図２（ｂ）と比較すると静電容量Ｃを大きくすることができ、電荷蓄積部４４に蓄積可能な単位面積あたりの蓄積電荷量Ｑｓを、図２（ｂ）に比べて大きくすることができる。
【００３２】
一方、図２（ａ）に示す本実施例１の構造によると、埋込電極部２０の表面に形成される酸化膜の厚さは、図２（ｃ）のゲート酸化膜の厚さと同程度に薄く形成することが可能である。さらに、図２（ａ）の構造によると、埋込電極部２０は、半導体基板部１０の厚さの範囲内で長く伸ばして形成することができるため、半導体基板部１０の単位面積当たりの蓄積電荷量Ｑｓをより大きくすることができる。
【００３３】
すなわち、図２（ａ）〜図２（ｃ）の上面図に示すように、半導体基板部１０の表面に占める電荷蓄積部４０，４２，４４の面積はいずれの構造でもほぼ等しい。しかし、半導体基板部１０の単位面積当たりの蓄積電荷量Ｑｓは、図２（ａ）に示す構成とすることによって、従来の図２（ｂ），図２（ｃ）の構造に比べて大きくすることができる。
【００３４】
さらに、図２（ａ）の構成によると、埋込電極部２０と半導体基板部１０の間に印加する直流電圧を変化させることによって、電荷蓄積部４０に蓄積することが可能な蓄積電荷量を変更することができ、可変容量を有する半導体素子として使用することができる。
【実施例２】
【００３５】
図３は、実施例１で説明した可変容量半導体素子１００を、電流電圧変換器６０（電子機器）として使用した例を示す図である。
【００３６】
図３に示すように、電流電圧変換器６０は、実施例１で説明した可変容量半導体素子１００と、可変容量半導体素子１００に並列に接続された導通スイッチ６２と、ドレイン端子Ｄに電源電圧Ｖddが印加されたＭＯＳ−ＦＥＴ６４と、を備えている。なお、ＭＯＳ−ＦＥＴ６４のソース端子Ｓは定電流源負荷６８を介して接地されており、いわゆるソースフォロワを形成している。このとき、入力端子６１（電流入力部）に入力された電流によって可変容量半導体素子１００に電荷が蓄積される。そして、出力端子６９には、ＭＯＳ−ＦＥＴ６４のゲート端子Ｇに入力された電圧信号と等しい電圧信号が出力される。なお、電圧信号の出力後は導通スイッチ６２を閉じて可変容量半導体素子１００に蓄積された電荷をリセットすることができる。
【００３７】
なお、可変容量半導体素子１００の１端（図１の電圧印加部３２）は、グランド電位（ＧＮＤ）に接地されている。
【００３８】
この電流電圧変換器６０の入力端子６１（図１の電圧印加部３０）に、例えば撮像装置から出力された撮像信号を入力することによって、電流電圧変換器６０は、画像信号を増幅するビデオアンプの入力段として使用することができる。
【実施例３】
【００３９】
図４は、実施例１で説明した可変容量半導体素子１００を、ローパスフィルタ７０（電子機器）として使用した例を示す図である。
【００４０】
図４に示すように、ローパスフィルタ７０は、実施例１で説明した可変容量半導体素子１００と、オペアンプ７２と、抵抗素子７６と、オペアンプ７４と、入力端子７１と、出力端子７８を備えている。なお、可変容量半導体素子１００の１端（図１の電圧印加部３２）は、グランド電位（ＧＮＤ）に接地されている。
【００４１】
ローパスフィルタ７０は、入力端子７１から入力された信号の中から、可変容量半導体素子１００の容量と抵抗素子７６の抵抗値によって定まる周波数（カットオフ周波数）よりも低い周波数の信号のみを通過して出力端子７８から出力する。
【００４２】
本実施例で用いる可変容量半導体素子１００にあっては、図１に示した埋込電極部２０（電圧印加部３０）に印加する電圧に応じて電荷蓄積部４０の容量値が変化する。したがって、入力端子７１に入力する入力信号にバイアスをかけて基準電圧を変更することにより、可変容量半導体素子１００の容量値を変化させることができる。これによって、ローパスフィルタ７０のカットオフ周波数を変更して、周波数特性を所望の特性に変化させることができる。そして、設定された周波数特性のローパスフィルタ７０を通過した信号が、出力端子７８から出力される。
【実施例４】
【００４３】
図５は、図１に示した可変容量半導体素子１００を、積分器８０（電子機器）として使用した例を示す図である。
【００４４】
図５に示すように、積分器８０は、前述した可変容量半導体素子１００と、可変容量半導体素子１００に並列に接続された電圧比較部８２と、導通スイッチ８４と、を備えている。
【００４５】
可変容量半導体素子１００の一方の電圧印加部（図１の電圧印加部３０）は、入力端子８１に接続されている。また、他方の電圧印加部（図１の電圧印加部３２）は、積分器８０の出力端子に接続されている。
【００４６】
電圧比較部８２の一方の入力端子８２ａには、入力端子８１（電流入力部）に入力された電流信号ｉが入力される。また、電圧比較部８２の他方の入力端子８２ｂには基準電圧Ｖrefを有する直流電源が接続されている。
【００４７】
導通スイッチ８４が開いた状態において、入力端子８１（電流入力部）から流入した電流信号ｉに応じた電荷が可変容量半導体素子１００に蓄積されて、電流信号ｉが電圧信号に変換される。
【００４８】
電圧比較部８２において、可変容量半導体素子１００に蓄積された蓄積電荷量Ｑに応じた電圧信号Ｑ／Ｃ（Ｃは可変容量半導体素子１００の静電容量）と基準電圧Ｖrefが比較される。そして、比較結果であるＶref−Ｑ／Ｃに相当する電圧が出力端子８８から出力される。なお、可変容量半導体素子１００に蓄積された電荷は、導通スイッチ８４を閉じることによってリセットすることができる。
【００４９】
ここで、可変容量半導体素子１００は両端とも接地されていないため、任意の電圧と基準電圧Ｖrefとの電圧比較部８２を容易に構成することができる。
【実施例５】
【００５０】
図６は、実施例１で説明した可変容量半導体素子１００を、複数の光電変換素子からなる撮像装置１０４から出力された撮像信号（出力信号）を読み出す撮像信号読み出し器９０（電子機器）として使用した例を示す図である。
【００５１】
図６に示すように、撮像信号読み出し器９０は可変容量半導体素子１００を有し、撮像信号を読み出す信号処理部９２（撮像信号読み出し部）と、電圧印加部３０（図１）に印加する直流電圧を生成する制御部９４と、を備えている。
【００５２】
信号処理部９２（撮像信号読み出し部）は、撮像装置１０４から出力された撮像信号（出力信号）を所定のタイミングで読み出して、映像信号を生成して出力する。
【００５３】
制御部９４は、撮像信号の大きさに応じた直流電圧Ｖを生成して、生成された直流電圧Ｖを電圧印加部３０，３２の間（図１）に印加する。すると、埋込電極部２０（図１）の周囲に形成された電荷蓄積部４０（図１）の蓄積電荷量Ｑが、電圧印加部３０，３２に印加された直流電圧Ｖに応じた値に設定される。したがって、撮像装置１０４から出力される撮像信号（出力信号）のレベルが高いときには、可変容量半導体素子１００の蓄積電荷量Ｑが大きく設定されるため、撮像信号のダイナミックレンジが大きい場合でも、映像信号を飽和することなく読み出すことができる。
【００５４】
さらに、可変容量半導体素子１００は、撮像装置１０４の埋込電極と同様の構成を有しているため、撮像装置１０４を製造するのと同じプロセスで撮像装置１０４の内部に形成することができる。したがって、撮像装置１０４の外部に大容量のコンデンサを含む制御回路を設けることなく、映像信号の読み出しを行うことができる。
【００５５】
以上説明したように、本発明の実施例１に係る可変容量半導体素子１００は、深さ方向に亘ってエミッタ領域１２，ベース領域１４，コレクタ領域１６が順次形成された半導体基板部１０に、表面に酸化膜２４が形成された埋込電極部２０を埋め込んだ。そして、埋込電極部２０とベース領域１４の間の酸化膜２４内に電荷蓄積部４０を形成した。この電荷蓄積部４０に、電圧印加部３０から印加された直流電圧Ｖと電圧印加部３２から印加された基準電圧Ｖrefに応じた電荷量を蓄積することによって可変容量素子を形成したため、半導体基板部１０の小さい表面積の中に大容量の電荷を蓄積することができる。すなわち、半導体基板部１０の単位面積あたりの蓄積電荷量を大きくすることができる。
【００５６】
本発明の実施例１に係る可変容量半導体素子１００は、電圧印加部３０，３２が、半導体基板部１０の内部の不純物領域２６と埋込電極部２０との間に任意の直流電圧を印加する。このとき、電荷蓄積部４０の両端は接地されていないため、電荷蓄積部４０に印加する直流電圧の調整範囲（直流電圧の正負，直流電圧の大きさ）を容易かつ任意に設定することができる。
【００５７】
本発明の実施例２に係る可変容量半導体素子１００を用いた電流電圧変換器６０（電子機器）は、電荷蓄積部４０の一端の入力端子６１（電流入力部）から入力された電流信号ｉによって可変容量半導体素子１００の電荷蓄積部４０に電荷を蓄積した。そして、蓄積された電荷量に応じて発生した電圧をＭＯＳ−ＦＥＴ６４を通して読み出すとともに、所定のタイミングで導通スイッチ６２を作動させて電荷蓄積部４０に蓄積された電荷をリセットする電流電圧変換器６０（電子機器）を構成した。したがって、電荷蓄積部４０に蓄積できる電荷量が大きいことを利用して、小さい基板面積で広いダイナミックレンジを有する電流電圧変換器６０を構成することができる。
【００５８】
本発明の実施例３に係る可変容量半導体素子１００を用いたローパスフィルタ７０（電子機器）は、入力端子７１に入力する入力信号にバイアスをかけて基準電圧を変更することにより、可変容量半導体素子１００の容量値を変化させることができる。したがって、ローパスフィルタ７０の周波数特性を容易に所望の特性に変化させて使用することができる。
【００５９】
本発明の実施例４に係る可変容量半導体素子１００を用いた積分器８０（電子機器）は、両端とも接地されていない可変容量半導体素子１００の一端に光電変換素子の出力信号を入力する入力端子８１（電流入力部）を有する。また、可変容量半導体素子１００と並列に接続された電圧比較部８２（電子機器）と、可変容量半導体素子１００と並列に接続された、必要に応じて可変容量半導体素子１００に蓄積された電荷をリセットする導通スイッチ８４と、を有する。そして、電圧比較部８２に入力される基準電圧Ｖrefと入力端子８１から入力された電流に応じて可変容量半導体素子１００に蓄積された電荷量に対応して発生する電圧の差分値を出力する。したがって、任意の電圧と基準電圧Ｖrefとの比較器を容易に構成することができる。
【００６０】
本発明の実施例５に係る可変容量半導体素子１００を用いた撮像信号読み出し器９０（電子機器）は、複数の光電変換素子からなる撮像装置１０４の撮像信号（出力信号）を、可変容量半導体素子１００に入力する。そして、信号処理部９２（撮像信号読み出し部）が、可変容量半導体素子１００の電荷蓄積部４０に蓄積された蓄積電荷量Ｑに応じて発生する電圧値を、複数の光電変換素子の素子毎に読み出す。このとき、電圧印加部３０，３２は、撮像装置１０４から出力される撮像信号（出力信号）の大きさに応じた電圧を、埋込電極部２０と半導体基板部１０の間に印加する。したがって、撮像信号のレベルが高いときには、可変容量半導体素子１００の蓄積電荷量Ｑが大きく設定されて、撮像信号のダイナミックレンジが大きい場合であっても、飽和することのない映像信号を得ることができる。
【００６１】
本発明の実施例１に係る可変容量半導体素子１００を用いた容量制御方法は、電圧印加部３０に直流電圧Ｖを印加し、電圧印加部３２に基準電圧Ｖrefを印加する。そして、電荷蓄積部にかかる直流電圧Ｖ−Ｖrefを任意に制御することによって電荷蓄積部４０に蓄積する電荷量を可変にする。したがって、電荷蓄積部４０に蓄積する電荷量を容易かつ確実に制御することができる。
【００６２】
本発明の実施例１に係る可変容量半導体素子１００を用いた容量制御方法は、電圧印加部３０，３２が、半導体基板部１０の内部の不純物領域２６と埋込電極部２０との間に任意の直流電圧を印加する。このとき、酸化膜２４の両端は接地されていないため、酸化膜２４の内部に形成された電荷蓄積部４０（可変容量素子）に印加する直流電圧の調整範囲（直流電圧の正負，直流電圧の大きさ）を容易かつ任意に設定することができる。これによって、電荷蓄積部４０に蓄積する電荷量を容易かつ任意に制御することができる。
【００６３】
本発明の実施例３に係る可変容量半導体素子１００を用いたローパスフィルタ７０（電子機器）は、入力端子７１への入力信号にバイアスをかけて基準電圧を変更することにより、電荷蓄積部４０（可変容量素子）の容量値を変化させる。これによってカットオフ周波数を変更することができるため、ローパスフィルタ７０の周波数特性を容易に所望の特性に変化させて使用することができる。
【００６４】
本発明の実施例５に係る可変容量半導体素子１００を用いた撮像信号読み出し器９０（電子機器）は、複数の光電変換素子からなる撮像装置１０４の撮像信号（出力信号）を、可変容量半導体素子１００に入力する。そして、信号処理部９２（撮像信号読み出し部）が、可変容量半導体素子１００に蓄積された電荷量に応じて発生する電圧値を、複数の光電変換素子の素子毎に読み出す。このとき、埋込電極部２０と半導体基板部１０の間に、撮像信号（出力信号）の大きさに応じた電圧を印加するため、撮像信号のレベルが高いときには、電荷蓄積部４０（可変容量素子）の蓄積電荷量Ｑが大きく設定される。したがって、撮像信号のダイナミックレンジが大きい場合であっても、飽和することのない映像信号を得ることができる。
【００６５】
なお、実施例１では、可変容量半導体素子１００を構成する半導体基板部１０の内部に、深さ方向に亘ってエミッタ領域１２，ベース領域１４，コレクタ領域１６を順に形成したが、各領域の形成順はこれに限定されるものではない。
【００６６】
また、前記各実施例で説明した可変容量半導体素子１００は、従来の撮像素子の埋め込み電極と同じ構造を有しているため、撮像素子を製造するのと同じプロセスで製造することができる。したがって、可変容量半導体素子１００は、撮像素子の周辺回路として形成して、撮像装置から出力された撮像信号の信号処理回路に適用するのが望ましい。
【００６７】
さらに、前記各実施例で説明した可変容量半導体素子１００は、撮像素子以外の用途、例えば音声信号の信号処理回路を始めとする一般の電子回路にも広く適用可能である。
【００６８】
以上、本発明の実施例を、図面を用いて説明したが、この実施例は本発明の例示にしか過ぎないものである。そのため、本発明はこの実施例の構成にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれることは勿論である。
【符号の説明】
【００６９】
１０・・・・・半導体基板部
１２・・・・・エミッタ領域
１４・・・・・ベース領域
１６・・・・・コレクタ領域
２０・・・・・埋込電極部
２２・・・・・トレンチ
２４・・・・・酸化膜
２６・・・・・不純物領域
３０，３２・・電圧印加部
４０・・・・・電荷蓄積部
１００・・・・可変容量半導体素子
【先行技術文献】
【特許文献】
【００７０】
【特許文献１】特開２０１３−１８７５２７号公報
【図１】
2016134432.tif 000003
【図２】
2016134432.tif 000004
【図３】
2016134432.tif 000005
【図４】
2016134432.tif 000006
【図５】
2016134432.tif 000007
【図６】
2016134432.tif 000008
【図７】
2016134432.tif 000009