(57)【要約】【課題】光リーク電流の抑制が可能な表示装置を提供する。又は、低コストで遮光層のカップリングを抑制することが可能な表示装置を提供する。【解決手段】絶縁基板と、前記絶縁基板より上層に形成された半導体層、少なくとも前記半導体層の一部に重畳するゲート電極、及び前記半導体層と電気的に接続された第１電極及び第２電極、を備える薄膜トランジスタと、前記薄膜トランジスタ及び第１絶縁基板の間に形成され、前記半導体層の少なくとも一部に重畳し、前記ゲート電極と電気的に接続された遮光層と、を備える表示装置。【選択図】図２
2016134388.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板より上層に形成された半導体層、少なくとも前記半導体層の一部に重畳するゲート電極、及び前記半導体層と電気的に接続された第１電極及び第２電極、を備える薄膜トランジスタと、
前記薄膜トランジスタ及び前記絶縁基板の間に形成され、前記半導体層の少なくとも一部に重畳し、前記ゲート電極と電気的に接続された遮光層と、を備える表示装置。
【請求項２】
前記遮光層を覆う第１絶縁膜と、
前記ゲート電極を覆う第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜を貫通した第１コンタクトホールを通り、前記ゲート電極及び前記遮光層を接続する接続電極と、を更に備える請求項１に記載の表示装置。
【請求項３】
前記接続電極は、前記ゲート電極の上面及び側面に接している請求項２に記載の表示装置。
【請求項４】
前記遮光層は、前記ゲート電極と対向した領域から突出した突出部を備え、前記接続電極は前記突出部の上面に接している請求項２に記載の表示装置。
【請求項５】
前記突出部は、前記半導体層の長手方向と直交する第２方向に突出している請求項４に記載の表示装置。
【請求項６】
前記半導体層は酸化物半導体によって形成される請求項１乃至５の何れか１項に記載の表示装置。
【請求項７】
絶縁基板と、
前記絶縁基板より上層に形成された半導体層、前記半導体層より上層に形成され、少なくとも前記半導体層の一部に重畳するゲート電極、及び前記半導体層と電気的に接続された第１電極及び第２電極、を備える薄膜トランジスタと、
前記薄膜トランジスタ及び前記絶縁基板の間に形成され、前記半導体層の少なくとも一部に重畳し、前記ゲート電極と電気的に接続された遮光層と、
前記遮光層を覆う第１絶縁膜と、
前記ゲート電極を覆う第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜を貫通した第１コンタクトホールを通り、前記ゲート電極及び前記遮光層を接続する接続電極と、を備える表示装置。
【請求項８】
前記第２絶縁膜は、前記半導体層を覆っている請求項７に記載の表示装置。
【請求項９】
前記第１電極は、前記第１絶縁膜及び前記第２絶縁膜を貫通した第２コンタクトホールを通り前記半導体層に接続され、前記第２電極は、前記第１絶縁膜及び前記第２絶縁膜を貫通した第３コンタクトホールを通り前記半導体層に接続され、前記第１電極、前記第２電極、及び前記接続電極は同一材料で形成される請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス方式の表示装置において、画素のスイッチング素子に薄膜トランジスタ（Thin-film Transistor：ＴＦＴ）が用いられている。また、アクティブエリア（表示領域）の外側の額縁領域（非表示領域）に形成されるドライバのスイッチング素子にも薄膜トランジスタが用いられている。
【０００３】
薄膜トランジスタは、半導体層を備えている。半導体層に光が入射すると、光リーク電流が発生し、コントラストの低下などによって、表示装置の性能が低下する虞がある。光リーク電流による表示装置の性能の低下を抑制するために、アレイ基板上に遮光層を形成する技術が知られている。
【０００４】
さらに、フローティング状態の遮光層によるバックゲート効果が薄膜トランジスタに及ぼす影響を抑制するために、遮光層を他の部材と電気的に接続する技術が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２２３０１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態の目的は、光リーク電流の抑制が可能な表示装置を提供することにある。又は、低コストで遮光層のカップリングを抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態によれば、表示装置は、絶縁基板と、前記絶縁基板より上層に形成された半導体層、少なくとも前記半導体層の一部に重畳するゲート電極、及び前記半導体層と電気的に接続された第１電極及び第２電極、を備える薄膜トランジスタと、前記薄膜トランジスタ及び第１絶縁基板の間に形成され、前記半導体層の少なくとも一部に重畳し、前記ゲート電極と電気的に接続された遮光層と、を備えている。
【図面の簡単な説明】
【０００８】
【図１】図１は、一実施形態に係る表示装置の構成及び等価回路を示す平面図である。
【図２】図２は、図１に示したアレイ基板の一部を拡大した平面図である。
【図３】図３は、図２の線ＩＩＩ−ＩＩＩに沿ったアレイ基板を示す断面図である。
【図４】図４は、図２の線ＩＶ−ＩＶに沿ったアレイ基板を示す断面図である。
【図５】図５は、図３及び図４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図６】図６は、図５に続く、図３及び図４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図７】図７は、図６に続く、図３及び図４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図８】図８は、図７に続く、図３及び図４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図９】図９は、図８に続く、図３及び図４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図１０】図１０は、図９に続く、図３及び図４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図１１】図１１は、第１変形例に係る表示装置の薄膜トランジスタを示す平面図及び断面図である。
【図１２】図１２は、第２変形例に係る表示装置を示す概略断面図である。
【図１３】図１３は、図１２の線ＸＩＩＩ−ＸＩＩＩに沿ったアレイ基板を示す断面図である。
【図１４】図１４は、図１２の線ＸＩＶ−ＸＩＶに沿ったアレイ基板を示す断面図である。
【図１５】図１５は、図１３及び図１４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図１６】図１６は、図１５に続く、図１３及び図１４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図１７】図１７は、図１６に続く、図１３及び図１４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図１８】図１８は、図１７に続く、図１３及び図１４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図１９】図１９は、図１８に続く、図１３及び図１４に示した薄膜トランジスタの製造方法を説明するための断面図である。
【図２０】図２０は、第３変形例に係る表示装置の薄膜トランジスタを示す平面図及び断面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態及び変形例について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【００１０】
図１は、本実施形態に係る表示装置１の構成及び等価回路を示す平面図である。ここでは、薄膜トランジスタを有する表示装置として、液晶表示装置を例に説明する。  
図１に示すように、表示装置１は、画像を表示するアクティブエリア（表示領域）ＡＣＴと、アクティブエリアＡＣＴの外側の額縁領域（非表示領域）と、を備えている。表示装置１は、液晶表示パネルＰＬＮを備えている。液晶表示パネルＰＬＮは、アレイ基板ＡＲや、後述する対向基板及び液晶層を備えている。アクティブエリアＡＣＴにおいて、アレイ基板ＡＲは、ｎ本のゲート線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース線Ｓ（Ｓ１〜Ｓｍ）、及びｍ×ｎ個のマトリクス状の画素ＰＸを備えている。各画素ＰＸは、隣合う２本のゲート線Ｇと隣合う２本のソース線Ｓとによって区画されている。
【００１１】
ゲート線Ｇ及び補助容量線Ｃは、第１方向Ｘに略平行に延出している。なお、ゲート線Ｇ及び補助容量線Ｃは、必ずしも直線的に延出していなくてもよい。これらのゲート線Ｇ及び補助容量線Ｃは、第２方向Ｙに交互に並べられている。ソース線Ｓは、第２方向Ｙに略平行に延出している。ソース線Ｓは、ゲート線Ｇ及び補助容量線Ｃと略直交している。なお、ソース線Ｓは、必ずしも直線的に延出していなくてもよい。なお、ゲート線Ｇ、補助容量線Ｃ、及びソース線Ｓは、それらの一部が屈曲していてもよい。ゲート線Ｇ、ソース線Ｓ、及び補助容量線Ｃは、例えば、モリブデン、クロム、タングステン、アルミニウム、銅、チタン、ニッケル、タンタル、銀あるいはこれらの合金によって形成されているが、特に限定されるものではなく、その他の金属や合金、またはこれらの積層膜で形成されていてもよい。
【００１２】
各ゲート線Ｇは、アクティブエリアＡＣＴの外部まで延出し、ゲートドライバＧＤに接続されている。各ソース線Ｓは、アクティブエリアＡＣＴの外部まで延出し、ソースドライバＳＤに接続されている。各補助容量線Ｃは、アクティブエリアＡＣＴの外部まで延出し、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１３】
各画素ＰＸは、薄膜トランジスタＴＲ１、画素電極ＰＥ、共通電極ＣＥ、保持容量ＣＳを備えている。画素電極ＰＥは、薄膜トランジスタＴＲ１を介してソース線Ｓと電気的に接続されている。共通電極ＣＥは、液晶層を挟んで画素電極ＰＥと対向している。共通電極ＣＥは、アクティブエリアＡＣＴの外部に備えられた給電部ＶＣＯＭと、電気的に接続されている。保持容量ＣＳは、画素電極ＰＥに電気的に接続されている。
【００１４】
薄膜トランジスタＴＲ１は、ゲートドライバＧＤからゲート線Ｇを経由して与えられる制御信号により、導通状態（オン）又は非導通状態（オフ）に切替えられる。ソースドライバＳＤから出力される映像信号は、ソース線Ｓ及び導通状態の薄膜トランジスタＴＲ１を経由して対応する画素電極ＰＥに与えられる。コモン電位に設定される共通電極ＣＥと画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
【００１５】
なお、表示パネルＰＮＬの詳細な構成については説明を省略するが、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードの表示装置では、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられている。また、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードの表示装置では、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられている。
【００１６】
保持容量ＣＳは、液晶層に印加される電圧を一定期間保持するものであり、絶縁層を介して対向する一対の電極で構成されている。例えば、保持容量ＣＳにおいて、一方の電極は補助容量線Ｃの一部あるいは補助容量線Ｃと電気的に接続された補助電極であり、他方の電極は画素電極ＰＥに接続された補助対向電極である。
【００１７】
ゲートドライバＧＤ及びソースドライバＳＤは、額縁領域に形成されている。ゲートドライバＧＤ及びソースドライバＳＤは、それぞれスイッチング素子として機能する複数の薄膜トランジスタＴＲ２を備えている。
【００１８】
図２は、図１に示したアレイ基板ＡＲの一部を拡大した平面図である。なお、ここでは、アレイ基板ＡＲのうち、説明に必要な主要部のみを図示している。図２は、薄膜トランジスタＴＲ１がトップゲート型の場合の構成を示している。  
図２に示すように、アレイ基板ＡＲは、ソース線Ｓ、ゲート線Ｇ、画素電極ＰＥ、半導体層ＳＣ、遮光層ＬＳ，接続電極ＥＬ等を備えている。
【００１９】
ゲート線Ｇは、第１方向Ｘに延出している。ソース線Ｓは、第２方向Ｙに延出し、ゲート線Ｇと交差している。
【００２０】
薄膜トランジスタＴＲ１は、ゲート線Ｇとソース線Ｓとの交差部付近に位置し、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。薄膜トランジスタＴＲ１は、半導体層ＳＣ、ゲート線Ｇと一体のゲート電極ＷＧ、ソース線Ｓと一体のソース電極（第１電極）１５Ａ、及び、ドレイン電極（第２電極）１５Ｂを備えている。半導体層ＳＣは、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い長方形状に形成されている。ソース電極１５Ａは、コンタクトホール（第２コンタクトホール）ＣＨ２を通り半導体層ＳＣに電気的に接続されている。ドレイン電極１５Ｂは、島状に形成され、コンタクトホール（第３コンタクトホール）ＣＨ３を通り半導体層ＳＣに電気的に接続されている。ゲート電極ＷＧは、ゲート線Ｇから第２方向Ｙに突出し、半導体層ＳＣの上層に重なって位置している。
【００２１】
図示した例では、画素電極ＰＥは、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い概略長方形状に形成されている。画素電極ＰＥは、図示しないコンタクトホールを介して薄膜トランジスタＴＲ１のドレイン電極１５Ｂにコンタクトしている。
【００２２】
遮光層ＬＳは、半導体層ＳＣ及びゲート電極ＷＧに重畳している。遮光層ＬＳには、ゲート電極ＷＧと重畳した領域から突出した突出部ＬＳａが形成されている。突出部ＬＳａは、半導体層ＳＣの長手方向（第１方向Ｘ）と直交する方向（第２方向Ｙ）に延出し、かつ、遮光層ＬＳから画素電極ＰＥと反対の方向に延出している。本実施形態において、突出部ＬＳは、ゲート線Ｇと重畳する領域まで延出している。
【００２３】
接続電極ＥＬは、島状に形成され、突出部ＬＳａ上に形成されたコンタクトホール（第１コンタクトホール）ＣＨ１を通りゲート電極ＷＧ及び遮光層ＬＳに電気的に接続されている。つまり、ゲート電極ＷＧ及び遮光層ＬＳは、接続電極ＥＬにより電気的に接続されている。接続電極ＥＬは、後述するが、突出部ＬＳａの側面及び上面に接している。
【００２４】
図３は、図２の線ＩＩＩ−ＩＩＩに沿ったアレイ基板ＡＲを示す断面図である。
【００２５】
図３に示すように、アレイ基板ＡＲは、さらに、絶縁基板１０、第１絶縁膜１１、第４絶縁膜１４等を備えている。
【００２６】
絶縁基板１０は、ガラス、樹脂等の光透過性及び絶縁性を有する材料で形成されている。ここで、絶縁基板１０の上面１０Ａは、互いに直交する第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面と平行な面である。第３方向Ｚは、絶縁基板１０の主面の法線方向であり、第１方向Ｘ及び第２方向Ｙにそれぞれ垂直な方向である。
【００２７】
遮光層ＬＳは、絶縁基板１０の上面１０Ａに形成されている。遮光層ＬＳは、第１絶縁膜１１によって覆われている。薄膜トランジスタＴＲ１は、遮光層ＬＳの上方に形成され、スイッチング素子として機能する。薄膜トランジスタＴＲ１は、半導体層ＳＣ、第２絶縁膜１２、ゲート電極ＷＧ、第３絶縁膜１３、ソース電極（第１電極）１５Ａ及びドレイン電極（第２電極）１５Ｂを備えている。
【００２８】
半導体層ＳＣは、絶縁基板１０より上層に形成され、本実施形態においては、第１絶縁膜１１の上に形成されている。半導体層ＳＣは、ソース領域ＳＣＳ、ドレイン領域ＳＣＤ、及びチャネル領域ＳＣＣを備えている。チャネル領域ＳＣＣは、ソース領域ＳＣＳとドレイン領域ＳＣＤとの間に位置している。ソース領域ＳＣＳ及びドレイン領域ＳＣＤは、チャネル領域ＳＣＣに比べて低抵抗化されている。遮光層ＬＳは、薄膜トランジスタＴＲ１及び絶縁基板１０の間に形成され、半導体層ＳＣの少なくともチャネル領域ＳＣＣに対向している。
【００２９】
本実施形態において、半導体層ＳＣは、酸化物半導体で形成されている。このような酸化物半導体としては、インジウム、ガリウム、又は亜鉛のいずれか１つを少なくとも含む酸化物が好適に用いられる。酸化物半導体の体表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、及び亜鉛酸化物（ＺｎＯ）などが挙げられる。
【００３０】
第２絶縁膜１２は、半導体層ＳＣの上に形成されている。第２絶縁膜１２は、ゲート絶縁膜として機能するため、薄膜でも短絡などの欠陥が生じにくい無機材料で形成されることが望ましい。このような無機材料は、例えば、シリコン酸化物やシリコン窒化物などが挙げられるが、特に限定されるものではなく、アルミニウムやハフニウムやイットリウムなどの酸化物材料や、これらの積層膜でも良い。
【００３１】
ゲート電極ＷＧは、第２絶縁膜１２の上に形成されている。ゲート電極ＷＧは、半導体層ＳＣのチャネル領域ＳＣＣに重畳している。第３絶縁膜１３（第２絶縁膜）は、ゲート電極ＷＧの上に形成されている。この実施形態において、第３絶縁膜１３は、半導体層ＳＣ、及びゲート電極ＷＧの上に形成され、第２絶縁膜１２の側面を覆っている。第３絶縁膜１３は、第２絶縁膜１２も覆っている。第３絶縁膜１３には、コンタクトホールＣＨ２及びコンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ２及びコンタクトホールＣＨ３は、第３方向Ｚに沿った方向に延在し、第３絶縁膜１３を貫通している。
【００３２】
ソース電極１５Ａは、第３絶縁膜１３の上に形成され、コンタクトホールＣＨ２を通り半導体層ＳＣに接している。ドレイン電極１５Ｂは、第３絶縁膜１３の上に形成され、コンタクトホールＣＨ３を通り半導体層ＳＣに接している。
【００３３】
ゲート電極ＷＧ、ソース電極１５Ａ、及びドレイン電極１５Ｂは、金属として、例えば、モリブデン、タングステン、アルミニウム、チタン、銅、あるいはこれらの合金によって形成されている。
【００３４】
第４絶縁膜１４は、第３絶縁膜１３、ソース電極１５Ａ及びドレイン電極１５Ｂを覆っている。第４絶縁膜１４には、コンタクトホールＣＨが形成されている。画素電極ＰＥは、第４絶縁膜１４の上に形成され、コンタクトホールＣＨを通りドレイン電極１５Ｂに接している。
【００３５】
図４は、図２の線ＩＶ−ＩＶに沿ったアレイ基板ＡＲを示す断面図である。
第１絶縁膜１１及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１が形成されている。接続電極ＥＬは、第３絶縁膜１３の上面からコンタクトホールＣＨ１の内部に亘って形成されている。コンタクトホールＣＨ１は、ゲート電極ＷＧの上面ＷＧａ及び側面ＷＧｃを露出させており、接続電極ＥＬは、コンタクトホールＣＨ１の内部で、ゲート電極ＷＧの上面ＷＧａ及び側面ＷＧｃに接している。図１に示したように、接続電極ＥＬは、遮光層ＬＳの突出部ＬＳａの上面ＬＳａ１に接している。つまり、接続電極ＥＬは、ゲート電極ＷＧと遮光層ＬＳとを電気的に接続し、遮光層ＬＳの電位をゲート電極ＷＧと同等の電位に固定している。本実施形態において、接続電極ＥＬは、ソース電極１５Ａ及びドレイン電極１５Ｂと同一材料で形成されている。第４絶縁膜１４は、接続電極ＥＬを覆っている。
【００３６】
次にアレイ基板ＡＲの製造工程について、図５から図１０を用いて説明する。図５乃至図１０は、本実施形態のアレイ基板ＡＲの製造方法を説明するための断面図である。図５乃至図１０に示す製造工程において、（ａ）は、図２に示したアレイ基板ＡＲの線ＩＩＩ−ＩＩＩの断面で見た図を示しており、（ｂ）は、図２に示したアレイ基板ＡＲの線ＩＶ−ＩＶの断面で見た図を示している。
【００３７】
図５（ａ）（ｂ）に示すように、絶縁基板１０の上に、遮光層ＬＳが形成される。遮光層ＬＳは、例えば、タングステンシリサイド膜を成膜した後、フォトリソグラフィ及びエッチングすることによって形成される。
【００３８】
図６は、酸化物半導体層ＣＯの形成までを行った状態を示している。第１絶縁膜１１は、遮光層ＬＳを覆い、絶縁基板１０の上に成膜される。第１絶縁膜１１を成膜した後、図６（ａ）に示すように、第１絶縁膜１１の上に、薄膜トランジスタＴＲ１を形成するためには、まず、スパッタリング法などを用いて、例えばＩＧＺＯなどの酸化物半導体膜を成膜する。その後、この酸化物半導体膜を島状にパターニングして、酸化物半導体層ＣＯが形成される。
【００３９】
図７は、ゲート電極ＷＧの形成までを行った状態を示している。続いて、第２絶縁膜１２を形成するために、第１絶縁膜１１及び酸化物半導体層ＣＯの上に、絶縁膜を成膜する。更にこの絶縁膜の上に、ゲート電極ＷＧを形成するための金属膜を成膜する。これらの絶縁膜や金属膜は、例えば、スパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜される。この後、これらの絶縁膜及び金属膜は、一括して島状にパターニングされ、絶縁膜から第２絶縁膜１２が形成され、金属膜からゲート電極ＷＧが形成される。その後、第２絶縁膜１２をマスクとして、酸化物半導体層ＣＯの低抵抗化処理を行っても良い。例えば、露出した酸化物半導体層ＣＯに、水素プラズマ処理等の還元性ガスプラズマ処理を施す。これにより、露出した酸化物半導体層ＣＯは、還元性の水素プラズマによって還元され、低抵抗化される。第２絶縁膜１２によってマスクされた領域の酸化物半導体層ＣＯは、還元されないため、比較的高抵抗な状態が維持される。この結果、酸化物半導体層ＣＯから半導体層ＳＣが形成される。低抵抗化処理の方法は、特に限定されるものではなく、ＵＶ光照射による還元等、適宜選択することができる。
【００４０】
このような工程において、絶縁膜のパターニングと酸化物半導体層ＣＯの低抵抗化を同時に行うこともできる。具体的には、絶縁膜を、プラズマドライエッチングの一種である反応性イオンエッチング（ＲＩＥ）でパターニングする。このとき、エッチングガスとして、例えば、還元性のフッ素や水素を含むガスを用いる。このようなエッチングガスは、例えば、四フッ化メタン（ＣＦ４）及び酸素の混合ガス、またはパーフルオロシクロブタン（Ｃ４Ｆ８）、水素、及びアルゴンの混合ガスが挙げられる。この結果、絶縁膜及び金属膜のパターニングに際して、フッ素プラズマや水素プラズマにより酸化物半導体層ＣＯが還元される。このようなドライエッチングに用いるガスでは十分に酸化物半導体層ＣＯを低抵抗化することができない可能性がある。しかし、ドライエッチング時に補助的に酸化物半導体層ＣＯを低抵抗化しておくことで、以降に実施する低抵抗化処理の負担を軽減することができる。
【００４１】
図８は、第３絶縁膜１３の形成まで行った状態を示している。図８（ａ）（ｂ）に示すように、ゲート電極ＷＧを形成した後、第１絶縁膜１１、半導体層ＳＣ、及びゲート電極ＷＧ、第２絶縁膜１２の側面を覆うように、第１絶縁膜１１上に第３絶縁膜１３をプラズマＣＶＤ法などによって成膜する。
【００４２】
図９は、第３絶縁膜１３にコンタクトホールＣＨ１、ＣＨ２、及びＣＨ３の形成まで行った状態を示している。図９（ａ）に示すように、第３絶縁膜１３に半導体層ＳＣまで貫通するコンタクトホールＣＨ２及びＣＨ３が形成される。図９（ｂ）に示すように、第１絶縁膜１１及び第３絶縁膜１３に遮光層ＬＳまで貫通するコンタクトホールＣＨ１が形成される。コンタクトホールＣＨ１は、コンタクトホールＣＨ２及びＣＨ３に比べて第１絶縁膜１１の分が一層深くエッチングされている。半導体層ＳＣは、酸化物半導体によって形成されているため、ほとんどエッチングされることがなく、ストッパーとして機能することができる。そのため、コンタクトホールＣＨ２及びＣＨ３のエッチングは、半導体層ＳＣの位置で止まり、半導体層ＳＣより下へは貫通しない。一方、コンタクトホールＣＨ１は、半導体層ＳＣと重なっていないため、コンタクトホールＣＨ１のエッチングは、半導体層ＳＣの位置で止まることなく、遮光層ＬＳまで進行される。この特性を用いて、本実施形態においては、コンタクトホールＣＨ１乃至ＣＨ３は同一のエッチング工程により、同時に形成される。また、ゲート電極ＷＧはエッチングされないため、コンタクトホールＣＨ１の内部で、ゲート電極ＷＧの上面ＷＧａ及び側面ＷＧｃが露出する。
【００４３】
図１０は、ソース電極１５Ａ、ドレイン電極１５Ｂ、及び接続電極ＥＬの形成まで行った状態を示している。図１０（ａ）に示すように、第３絶縁膜１３の上にソース電極１５Ａ及びドレイン電極１５Ｂが形成される。図１０（ｂ）に示すように、第３絶縁膜１３の上に接続電極ＥＬが形成される。
【００４４】
第３絶縁膜１３の上、コンタクトホールＣＨ１の内部、コンタクトホールＣＨ２の内部、及びコンタクトホールＣＨ３の内部に、例えば、モリブデンやタングステン等の金属膜を成膜する。その後、この金属酸化物を島状にパターニングして、ソース電極１５Ａ、ドレイン電極１５Ｂ、及び接続電極ＥＬを同一工程で形成する。
【００４５】
本実施形態によれば、ゲート電極ＷＧ及び遮光層ＬＳは、コンタクトホールＣＨ１の内部に形成された接続電極ＥＬを介して電気的に接続されている。これにより、遮光層ＬＳの電位はゲート電極の電位に固定され、遮光層ＬＳの電位変動が抑制される。また、遮光層ＬＳは、突出部ＬＳａを備えている。図２に示したように、突出部ＬＳａは、遮光層ＬＳ及びゲート電極ＷＧが重なった領域から突出しており、コンタクトホールＣＨ１は、突出部ＬＳａの上に形成されている。したがって、ゲート電極ＷＧ及び遮光層ＬＳは、互いに重なった領域の付近で小面積での電気的な接続が可能である。表示装置の高精細化を妨げることなく、接続電極ＥＬを設けることができる。
【００４６】
また、アレイ基板の製造において、コンタクトホールＣＨ１は、コンタクトホールＣＨ２及びＣＨ３と同一工程で形成される。接続電極ＥＬは、ソース電極１５Ａ及びドレイン電極１５Ｂと同一材料、同一工程で形成される。このため、薄膜トランジスタＴＲ１を形成する工程と同一工程で接続電極ＥＬを形成し、ゲート電極ＷＧ及び遮光層ＬＳを電気的に接続することが可能である。つまり、接続電極ＥＬを形成するための新たな成膜や露光エッチングの工程が不要であり、低コストで、遮光層ＬＳのカップリングを抑制することが可能である。  
従って、光リーク電流の抑制が可能な表示装置を提供することができる。又は、遮光層のカップリング抑制の低コスト化が可能な表示装置を提供することができる。
【００４７】
次に、本実施形態の変形例について説明する。  
図１１（ａ）は、第１変形例に係る表示装置の周辺回路部における薄膜トランジスタＴＲ２を示す平面図、図１１（ｂ）は、図１１(ａ)の線ＸＩａ―ＸＩａに沿った表示パネルＰＮＬを示す断面図、図１１（ｃ）は、図１１（ｂ）の線ＸＩｂ―ＸＩｂに沿った薄膜トランジスタＴＲ２を示す断面図である。
【００４８】
第１変形例によれば、ゲート線Ｇの形状が、前述した実施形態のゲート線の形状と相違している。図１１（ａ）に示すように、ゲート線Ｇは、薄膜トランジスタＴＲ１の位置で直角に折れ曲がり、半導体層ＳＣ上に延出している。ゲート線Ｇは、半導体層ＳＣ上に延出している部分は、ゲート電極ＷＧを構成している。
【００４９】
図１１（ｂ）および図１１（ｃ）に示すように、アレイ基板ＡＲは、ゲート線Ｇ以外は、前述した実施形態のアレイ基板ＡＲと略同一の構成をとっており、前述した実施形態と同一の製造工程で形成される。  
このように構成された第１変形例に係る表示装置においても、上記実施形態と同様の効果が得られる。
【００５０】
図１２は、第２変形例に係る表示装置のアレイ基板ＡＲを示す平面図、図１３は、図１２の線ＸＩＩＩ−ＸＩＩＩに沿ったアレイ基板ＡＲの断面図、図１４は、図１２の線ＸＩＩＩ−ＸＩＩＩに沿ったアレイ基板ＡＲの断面図である。図１２に示すように本変形例と上記実施形態とを比較すると、第２変形例は、薄膜トランジスタＴＲ３がボトムゲート型のトランジスタである点で前述した実施形態と相違している。
【００５１】
図１２に示すように、薄膜トランジスタＴＲ３は、ゲート線Ｇとソース線Ｓとの交差部付近に位置し、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。薄膜トランジスタＴＲ３は、半導体層ＳＣ、ゲート線Ｇと一体のゲート電極ＷＧ１、ソース線Ｓと一体のソース（第１電極）２３Ａ、及び、ドレイン電極（第２電極）２３Ｂを備えている。ソース電極２３Ａは、半導体層ＳＣに電気的に接続されている。ドレイン電極２３Ｂは、島状に形成され、半導体層ＳＣに電気的に接続されている。ゲート電極ＷＧ１は、ゲート線Ｇから第２方向Ｙに突出し、半導体層ＳＣの上層に重なって位置している。  
画素電極ＰＥは、図示しないコンタクトホールを介して薄膜トランジスタＴＲ３のドレイン電極２３Ｂと電気的に接続している。
【００５２】
遮光層ＬＳは、半導体層ＳＣ及びゲート電極ＷＧに重畳している。遮光層ＬＳには、ゲート電極ＷＧと重畳した領域から突出した突出部ＬＳｂが形成されている。突出部ＬＳｂは、半導体層ＳＣの長手方向（第１方向Ｘ）と直交する第２方向に延出し、かつ、ゲート線Ｇと重畳する領域まで延出している。接続電極ＥＬは、島状に形成され、突出部ＬＳ１上に形成されたコンタクトホールＣＨ４を通りゲート電極ＷＧ及び遮光層ＬＳに電気的に接続されている。つまり、ゲート電極ＷＧ及び遮光層ＬＳは、接続電極ＥＬにより電気的に接続されている。接続電極ＥＬは、ゲート電極ＷＧの側面および上面、並びに、突出部ＬＳｂの上面に接している。
【００５３】
図１３に示すように、アレイ基板ＡＲは、絶縁基板２０、遮光層ＬＳ、遮光絶縁膜２１、薄膜トランジスタＴＲ３等を備えている。遮光層ＬＳは、絶縁基板２０の上面２０Ａに形成されている。遮光層ＬＳは、遮光絶縁膜２１によって覆われている。薄膜トランジスタＴＲ３は、遮光層ＬＳの上方に形成され、スイッチング素子として機能する。薄膜トランジスタＴＲ３は、ゲート電極ＷＧ１、ゲート絶縁膜２２、半導体層ＳＣ、ソース（第１電極）２３Ａ及びドレイン電極（第２電極）２３Ｂを備えている。
【００５４】
ゲート電極ＷＧ１は、遮光絶縁膜２１の上に形成されている。ゲート絶縁膜２２は、ゲート電極ＷＧ１の上に形成されている。ゲート絶縁膜２２は遮光絶縁膜２１の上にも形成されている。半導体層ＳＣは、ゲート絶縁膜２２の上面に形成されている。半導体層ＳＣは、ソース領域ＳＣＳ、ドレイン領域ＳＣＤ、及びチャネル領域ＳＣＣを備えている。チャネル領域ＳＣＣは、ソース領域ＳＣＳとドレイン領域ＳＣＤとの間に位置している。ソース領域ＳＣＳ及びドレイン領域ＳＣＤは、チャネル領域ＳＣＣに比べて低抵抗化されている。遮光層ＬＳは、薄膜トランジスタＴＲ３及び絶縁基板１０の間に形成され、半導体層ＳＣの少なくともチャネル領域ＳＣＣに対向している。
【００５５】
本変形例においても、半導体層ＳＣは、酸化物半導体で形成されている。なお、本変形例においては、遮光絶縁膜２１は、第１絶縁膜であり、ゲート絶縁膜２２は、第２絶縁膜である。
【００５６】
ソース電極２３Ａは、ゲート絶縁膜２２の上に形成され、半導体層ＳＣの上にも形成されている。ドレイン電極２３Ｂは、ゲート絶縁膜２２の上に形成され、半導体層ＳＣの上にも形成されている。上記のように、薄膜トランジスタＴＲ３は、ボトムゲート型薄膜トランジスタの構造をとっている。
【００５７】
図１４に示すように、遮光絶縁膜２１及びゲート絶縁膜２２を貫通するコンタクトホールＣＨ４が形成されている。接続電極ＥＬは、ゲート絶縁膜２２の上面からコンタクトホールＣＨ４の内部に亘って形成されている。コンタクトホールＣＨ４は、ゲート電極ＷＧ１の上面ＷＧ１ａ及び側面ＷＧ１ｃを露出させており、接続電極ＥＬは、コンタクトホールＣＨ４の内部で、半導体層ＳＣ、ゲート電極ＷＧ１の上面ＷＧ１ａ及び側面ＷＧ１ｃに接している。接続電極ＥＬは、図１２に示したように、遮光層ＬＳの突出部ＬＳｂの上面ＬＳｂ１に接している。つまり、第２変形例においても、接続電極ＥＬは、ゲート電極ＷＧ１と、遮光層ＬＳとを電気的に接続し、遮光層ＬＳの電位をゲート電極ＷＧと同等の電位に固定している。接続電極ＥＬは、ソース電極２３Ａ及びドレイン電極２３Ｂと同一材料で形成されている。
【００５８】
次にアレイ基板ＡＲの製造工程について、図１５から図１９を用いて説明する。図１５乃至図１９は、本変形例のアレイ基板ＡＲの製造方法を説明するための断面図である。図１５乃至図１９に示す製造工程において、(ａ)は、図１２に示したアレイ基板ＡＲの線ＸＩＩＩ−ＸＩＩＩの断面で見た図を示しており、（ｂ）は、図１２に示したアレイ基板ＡＲの線ＸＩＶ−ＸＩＶの断面で見た図を示している。各部材の形成方法は上記実施形態と同様であり、ここでは、主にボトムゲート型に特有の箇所を説明する。
【００５９】
図１５（ａ）（ｂ）に示すように、絶縁基板２０の上に、遮光層ＬＳが形成される。
【００６０】
図１６は、ゲート電極ＷＧ１の形成までを行った状態を示している。遮光絶縁膜２１は、遮光層ＬＳを覆い、絶縁基板２０の上に成膜される。遮光絶縁膜２１を成膜した後、図１６（ａ）（ｂ）に示すように、遮光絶縁膜２１の上に、ゲート電極ＷＧを形成するための金属膜を成膜する。金属膜がパターニングされ、ゲート電極ＷＧ１が形成される。
【００６１】
図１７は、ゲート絶縁膜２２の形成までを行った状態を示している。図１７（ａ）（ｂ）に示すようにゲート電極ＷＧ１及び遮光絶縁膜２１を覆うようにゲート絶縁膜２２を成膜する。
【００６２】
図１８は、酸化物半導体層ＣＯの形成までを行った状態を示している。図１８（ｂ）においては、図８に示した上記実施形態と同様の方法でコンタクトホールＣＨ４が形成される。本変形例においても、ゲート電極ＷＧはエッチングされないため、コンタクトホールＣＨ４の内部で、ゲート電極ＷＧ１の上面ＷＧ１ａ及び側面ＷＧ１ｃが露出する。その後、図１８（ａ）に示すように、酸化物半導体層ＣＯがゲート絶縁膜２２の上に成膜される。
【００６３】
図１９は、ソース電極２３Ａ及びドレイン電極２３Ｂ、及び接続電極ＥＬの形成まで行った状態を示している。図１９（ａ）に示すように、ゲート絶縁膜２２の上にソース電極２３Ａ及びドレイン電極２３Ｂが形成される。図１９（ｂ）に示すように、ゲート絶縁膜２２の上に接続電極ＥＬが形成される。
【００６４】
図１９（ａ）（ｂ）に示すように、次いで、金属膜をゲート絶縁膜２２、酸化物半導体層ＣＯの上、及びコンタクトホールＣＨ４の内部に成膜する。金属膜を島状にパターニングして、ソース電極２３Ａ及びドレイン電極２３Ｂ、接続電極ＥＬを同一工程で形成する。図１９（ａ）においては、金属膜はゲート電極ＷＧ１に対向する領域で分断するようにパターニングされ、ソース電極２３Ａ及びドレイン電極２３Ｂが形成される。酸化物半導体層ＣＯは、ソース電極２３Ａ及びドレイン電極２３Ｂに覆われていない部分が酸化還元処理され、半導体層ＳＣが形成される。
【００６５】
以上のように構成された第２変形例に係る表示装置においても、ゲート電極ＷＧ及び遮光層ＬＳは、コンタクトホールＣＨ１の内部に形成された接続電極ＥＬを介して電気的に接続されている。これにより、遮光層ＬＳの電位はゲート電極の電位に固定され、遮光層ＬＳの電位変動が抑制される。従って、遮光層のカップリングを抑制し、光リーク電流の抑制が可能な表示装置が得られる。また、遮光層ＬＳは、突出部ＬＳａを備えている。突出部ＬＳａは、遮光層ＬＳ及びゲート電極ＷＧが重なった領域から突出しており、コンタクトホールＣＨ１は、突出部ＬＳａの上に形成されている。したがって、ゲート電極ＷＧ及び遮光層ＬＳは、互いに重なった領域の付近で小面積での電気的な接続が可能である。表示装置の高精細化を妨げることなく、接続電極ＥＬを設けることができる。
【００６６】
図２０（ａ）は、第３変形例に係る表示装置の薄膜トランジスタＴＲ４を示す平面図、図２０（ｂ）は、図２０(ａ)の線ＸＸａ―ＸＸａに沿った表示パネルＰＮＬの断面図、図２０（ｃ）は、図２０（ａ）の線ＸＸｂ―ＸＸｂに沿った表示パネルの断面図である。
【００６７】
第３変形例では、前述した第２変形例の薄膜トランジスタＴＲ３と比べるとゲート電極ＷＧ１の形状が相違している。図２０（ａ）に示すように、第３変形例によれば、ゲート線Ｇは、ゲート電極ＷＧ１から略垂直に延出している。図２０（ｂ）、（ｃ）に示すように、アレイ基板ＡＲの他の構成は、第２変形例に係るアレイ基板ＡＲと同一であり、アレイ基板ＡＲは第２変形例と同一の製造工程で形成される。
【００６８】
このように構成された第３変形例に係る表示装置においても、前述した第２変形例と同様の効果が得られる。
【００６９】
以上説明したように、本実施形態および変形例によれば、光リーク電流の抑制が可能な表示装置を提供することができる。又は、遮光層のカップリング抑制の低コスト化が可能な表示装置を提供することができる。
【００７０】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１０、２０…絶縁基板  ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４…薄膜トランジスタ
ＳＣ…半導体層  ＷＧ、ＷＧ１…ゲート電極  
１５Ａ、２３Ａ…ソース電極（第１電極）
１５Ｂ、２３Ｂ…ドレイン電極（第２電極）
ＬＳ…遮光層  １１…第１絶縁膜  ２１…遮光絶縁膜（第１絶縁膜）
１２…第２絶縁膜  ２２…ゲート絶縁膜（第２絶縁膜）
ＣＨ１…（第１）コンタクトホール
ＣＨ２…（第２）コンタクトホール
ＣＨ３…（第３）コンタクトホール
ＥＬ…接続電極  ＷＧａ…上面  ＷＧｃ…側面  ＬＳａ、ＬＳｂ…突出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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