(57)【要約】【課題】本発明は、従来のオフセットを有し応答速度の遅いコンパレータを用い、そのため消費電流を抑えることができる、精度の向上したＡＤ変換回路を提供する。【解決手段】入力電圧を上位ビット用基準電圧と比較した結果に基づき仮上位ビット電圧信号を作成する仮上位ビット電圧選択回路と、前記入力電圧と前記仮上位ビット電圧信号を比較する高精度コンパレータ回路を有し、前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用基準電圧選択スイッチ群を有し、前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧を上位ビット用基準電圧と比較した結果に基づき仮上位ビット電圧信号を作成する仮上位ビット電圧選択回路と、前記入力電圧と前記仮上位ビット電圧信号を比較する高精度コンパレータ回路を有し、
前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、
前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用基準電圧選択スイッチ群を有し、
前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する下位ビットディジタルデータ作成回路を有することを特徴とするＡＤ変換回路。
【請求項２】
請求項１記載のＡＤ変換回路であって、前記入力電圧の入力端子と前記上位ビット用基準電圧の入力端子にバッファ回路を備えた上位ビット用低精度コンパレータ群回路を用いて前記入力電圧を前記上位ビット用基準電圧と比較することを特徴とするＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換して出力するＡＤ変換回路に関する。
【背景技術】
【０００２】
近年、ディジタル電気製品では、例えば画像処理の高精細化が進んでおり、ＡＤ変換回路の高解像化、高ビット化、高速化が求められている。また、例えばセンサのアナログフロントエンドで使用されるＡＤ変換回路などでは、さらに低消費電力が求められている。このような高解像化、高ビット化、高速化の要求に対し、従来のＡＤ変換回路では対応が出来難くなっている。
【０００３】
図４は従来の並列型ＡＤ変換回路の一例である。抵抗Ｒを直列接続したラダー抵抗１０１と、ラダー抵抗１０１より出力される基準電圧と入力電圧ＶＩＮとを比較して高低電圧を出力するコンパレータ群回路１０２と、コンパレータ群回路１０２の出力からディジタル量に変換して出力するエンコード回路１０３と、から形成されている。ラダー抵抗１０１にはオペアンプより出力されるリファレンス電圧ＲＥＦが印加され、各抵抗間から、基準電圧が出力される。入力電圧は、変換の対象であるアナログ信号である。
【０００４】
入力電圧に対し、それより低い基準電圧が接続されているコンパレータは、全て高電圧が出力される。それ以上の基準電圧が接続されているコンパレータは低電圧が出力される。このようなコンパレータの出力に対し、エンコード回路１０３で符号化され、ディジタル信号が出力される。並列型ＡＤ変換回路は入力電圧ＶＩＮに対し、クロックで同時に各ビットが出力されるので、高速ＡＤ変換に有利である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９３３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、このようなＡＤ変換回路の精度を向上させるには、特許文献１のように、コンパレータの精度を良くしなければならない。また、応答速度やオフセットにより誤判定が起きてしまうことも阻害要因である。そしてオフセットを抑えるため、また応答速度を速めるためにコンパレータの面積を広くすると全体の面積が増加し、さらに電流が増加し消費電力が増えてしまうという問題が起こる。ｎビット符号の信号では、２ｎ−１個のコンパレータが必要とされる。
【０００７】
本発明は、従来のオフセットを有し、応答速度の遅いコンパレータを用いることで、消費電流を抑えることができ、かつ精度の向上したＡＤ変換回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は上記の課題を解決するために、入力電圧を上位ビット用基準電圧と比較した結果に基づき仮上位ビット電圧信号を作成する仮上位ビット電圧選択回路と、前記入力電圧と前記仮上位ビット電圧信号を比較する高精度コンパレータ回路を有し、
前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、
前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用
基準電圧選択スイッチ群を有し、
前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する下位ビットディジタルデータ作成回路を有することを特徴とするＡＤ変換回路である。
【０００９】
本発明は、これにより、従来の仕様のサイズ、従来のオフセットを有する上位ビット用低精度コンパレータを用い、従ってコンパレータの面積が削減でき、応答速度が遅くても良く、そのため消費電流を抑えることができる、精度の向上したＡＤ変換回路とすることができる効果がある。
【００１０】
また、本発明は、上記のＡＤ変換回路であって、前記入力電圧の入力端子と前記上位ビット用基準電圧の入力端子にバッファ回路を備えた上位ビット用低精度コンパレータ群回路を用いて前記入力電圧を前記上位ビット用基準電圧と比較することを特徴とするＡＤ変換回路である。
【発明の効果】
【００１１】
本発明のＡＤ変換回路は、以上のような構成であるので、使用すべき高精度のコンパレータは、上位ビット用の１つのみで済む。また、ラダーに接続される低精度コンパレータは高精度を必要としないため、面積が小さく応答速度が遅い低精度コンパレータを用いることができる。
【００１２】
すなわち、本発明によれば、精度が高く応答速度が速いＡＤ変換回路でありながら、従来の仕様のサイズ、従来のオフセットを有するコンパレータを用いることができ、コンパレータの消費電力を抑え、製造コストも低減できるＡＤ変換回路が得られる効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態の高精度上位ビットディジタルデータ作成回路を備えたＡＤ変換回路をあらわす回路図である。
【図２】本発明の第２の実施形態の高精度上位ビットディジタルデータ作成回路を備えたＡＤ変換回路をあらわす回路図である。
【図３】本発明の第３の実施形態の高精度上位ビットディジタルデータ作成回路を備えたＡＤ変換回路をあらわす回路図である。
【図４】従来の並列型ＡＤ変換回路を示す回路図である。
【発明を実施するための形態】
【００１４】
＜第１の実施形態＞
以下本発明の第１の実施形態について図１を参照して説明する。図１は、本発明のＡＤ変換回路の第１の実施形態における高精度上位ビットディジタルデータ作成回路と、１ビットの下位ビットディジタルデータ作成回路との全体回路をあらわす回路図である。
【００１５】
（１ビットの下位ビットディジタルデータ作成回路）
１ビットの下位ビットディジタルデータ作成回路は、下位ビット用基準電圧選択スイッチ群６と、下位ビット用コンパレータ回路Ｂから成る。
【００１６】
（下位ビット用基準電圧選択スイッチ群６）
下位ビット用基準電圧選択スイッチ群６は、上位ビットディジタルデータ補正エンコード回路５の出力データで制御され、下位ビット用基準電圧選択スイッチ群６は、上位ビットディジタルデータ補正エンコード回路５の出力データに係わる下位ビット用基準電圧を選択し、その下位ビット用基準電圧の信号を下位ビット用コンパレータ回路Ｂの一方の入力端子に接続する。
【００１７】
下位ビット用コンパレータ回路Ｂの他方の入力端子には入力電圧ＶＩＮを接続して、入力電圧ＶＩＮと与えられた下位ビット用の基準電圧とを比較する。
【００１８】
（高精度上位ビットディジタルデータ作成回路）
高精度上位ビットディジタルデータ作成回路は、複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗１と、上位ビット用低精度コンパレータＡの群による上位ビット用低精度コンパレータ群回路２と、仮上位ビット電圧選択回路３と、高精度コンパレータ回路４と、上位ビットディジタルデータ補正エンコード回路５から成る。高精度コンパレータ回路４は、回路のオフセット電圧を小さくして精度の良い電圧比較をするオフセットキャンセル機能を有する
【００１９】
（上位ビット用低精度コンパレータ群回路２）
図１のように、高精度上位ビットディジタルデータ作成回路は、ラダー抵抗１が発生した複数の基準電圧のうちの上位ビット用基準電圧と入力電圧ＶＩＮを比較する上位ビット用低精度コンパレータＡの群から成る上位ビット用低精度コンパレータ群回路２を持つ。
【００２０】
上位ビット用低精度コンパレータ群回路２の２値データの信号の出力端子は、仮上位ビット電圧選択回路３及び上位ビットディジタルデータ補正エンコード回路５の入力端子に接続する。
【００２１】
（仮上位ビット電圧選択回路３）
１つの仮上位ビット電圧選択回路３毎に１つの３入力論理和回路３ａを備え、その３入力論理和回路の各入力端子に、上位ビット用低精度コンパレータ群回路２において隣り合う３つの上位ビット用低精度コンパレータＡの出力端子を接続する。
【００２２】
詳しくは、仮上位ビット電圧選択回路３に接続する３つの上位ビット用低精度コンパレータＡの内の最下位の上位ビット用低精度コンパレータＡの出力端子を３入力論理和回路３ａの１つの入力端子に接続する。そして、その上位ビット用低精度コンパレータＡより上位の２つの上位ビット用低精度コンパレータＡの出力信号をインバータで反転した出力信号端子を３入力論理和回路３ａの残りの入力端子に接続する。
【００２３】
３入力論理和回路３ａはその３入力の論理和を取って出力端子から出力する。その出力端子は、その仮上位ビット電圧選択回路３毎の、仮上位ビット電圧信号出力スイッチ回路３ｂの制御端子に出力する。
【００２４】
ここで、ある３入力論理和回路３ａの３つの入力端子へ接続する３つの上位ビット用低精度コンパレータＡの出力信号が、下位の端子から順に（論理 '１'）、（論理 '０'）、（論理 '０'）である場合に、その３入力論理和回路３ａが、仮上位ビット電圧信号出力スイッチ回路３ｂの制御端子を制御して、仮上位ビット電圧信号出力スイッチ回路３ｂに仮上位ビット電圧信号を出力させる。
【００２５】
仮上位ビット電圧信号出力スイッチ回路３ｂは、３入力論理和回路３ａの入力端子に接続する３つの低精度コンパレータＡの入力端子が接続する３つの基準電圧のうち、最下位の基準電圧の上の基準電圧を仮上位ビット電圧信号として出力し、その出力端子を高精度コンパレータ回路４の入力端子に接続する。
【００２６】
（高精度コンパレータ回路４）
高精度コンパレータ回路４は、オフセットキャンセル機能を有する高精度チョッパー型コンパレータの回路に構成する。その高精度チョッパー型コンパレータにより、仮上位ビ
ット電圧選択回路３から受け取った仮上位ビット電圧信号と入力電圧ＶＩＮを比較し、比較結果の上位ビットディジタルデータの１ビット補正信号を上位ビットディジタルデータ補正エンコード回路５に出力する。
【００２７】
（上位ビットディジタルデータ補正エンコード回路５）
上位ビットディジタルデータ補正エンコード回路５は、上位ビット用低精度コンパレータ群回路２の出力信号の２値データを作成する。詳しくは、高精度コンパレータ回路４（高精度チョッパー型コンパレータ）から受信した上位ビットディジタルデータの１ビット補正信号に基づき１ビット補正した正確な上位ビットディジタルデータを作成する。
【００２８】
（高精度上位ビットディジタルデータ作成回路の動作）
以下で、高精度上位ビットディジタルデータ作成回路の動作を説明する。
【００２９】
（仮上位ビット電圧選択回路３）
仮上位ビット電圧選択回路３の３入力論理和回路３ａの３つの入力端子に、上位ビット用低精度コンパレータ群回路２において隣り合う３つの上位ビット用低精度コンパレータＡの出力端子を接続する。
【００３０】
そして、仮上位ビット電圧選択回路３は、隣り合う３つの上位ビット用低精度コンパレータＡのうちの最下位の上位ビット用低精度コンパレータＡの出力電圧が高電圧（論理‘１’）となっていて、その上に続く２つの上位ビット用低精度コンパレータＡの出力が低電圧（論理‘０’）となっている場合に、仮上位ビット電圧信号出力スイッチ回路３ｂに仮上位ビット電圧信号を出力させる。
【００３１】
仮上位ビット電圧信号出力スイッチ回路３ｂは、３入力論理和回路３ａの入力端子に接続する３つの低精度コンパレータＡの入力端子が接続する３つの基準電圧のうち、最下位の基準電圧の上の基準電圧を仮上位ビット電圧信号として、高精度コンパレータ回路４の入力端子に出力する。
【００３２】
（高精度コンパレータ回路４）
高精度コンパレータ回路４は、オフセットキャンセル機能を有する高精度チョッパー型コンパレータの回路で構成する。その高精度チョッパー型コンパレータにより、仮上位ビット電圧選択回路３から受け取った仮上位ビット電圧信号と入力電圧ＶＩＮを比較し、上位ビットディジタルデータの１ビット補正信号を出力する。
【００３３】
高精度チョッパー型コンパレータの回路構成の高精度コンパレータ回路４は、インバータＤの入力側に、コンデンサＣ１を経由してスイッチＳＷ１の出力端子を接続し、スイッチＳＷ１の第１の入力端子は入力電圧ＶＩＮに接続し、第２の入力端子は選択された仮上位ビット電圧信号に接続する。スイッチＳＷ１により、コンデンサＣ１に、入力電圧ＶＩＮと選択された仮上位ビット電圧信号を切り替えて接続する。またインバータＤの入力を、スイッチＳＷ２を経由してインバータＤの出力端子に接続する。
【００３４】
このような高精度チョッパー型コンパレータの回路構成により、高精度コンパレータ回路４は、まず、スイッチＳＷ２を接続し、スイッチＳＷ１を入力電圧ＶＩＮ側に接続し、コンデンサＣ１を入力電圧ＶＩＮ（高精度コンパレータの閾値電圧を減じる）で充電しておく。この場合に、インバータＤの入力には、閾値電位と、コンデンサを介して入力電圧ＶＩＮとが直列に印加され、オフセットキャンセルがなされる。
【００３５】
次に、スイッチＳＷ２を切り、スイッチＳＷ１を仮上位ビット電圧信号側に切り替える。そうすると、インバータＤの入力には、コンデンサＣ１に充電された入力電圧ＶＩＮと、仮上位ビット電圧信号との差、Δ＝仮上位ビット電圧信号−ＶＩＮが印加される。
【００３６】
高精度コンパレータ回路４（高精度チョッパー型コンパレータ）は、インバータＤのオフセットが補償されて動作する。
【００３７】
そして、Δが正の場合は、インバータＤの出力が低電圧（論理‘０’）になる。その出力信号を受け取った上位ビットディジタルデータ補正エンコード回路５が、上位ビット用低精度コンパレータ群回路２の出力信号の２値データから正規な上位ビットディジタルデータを作成して出力する。
【００３８】
一方、Δが負の場合は、インバータＤの出力が高電圧（論理‘１’）になる。その出力信号を受け取った上位ビットディジタルデータ補正エンコード回路５は、上位ビット用低精度コンパレータ群回路２の出力信号の２値データを１ビット増したデータから正規な上位ビットディジタルデータを作成して出力する。
【００３９】
このようにして、コンパレータ回路２の精度が低精度であっても、オフセットがキャンセルされた高精度コンパレータ回路４を用いることにより、正確にＡＤ変換した上位ビットディジタルデータが得られる。
【００４０】
この高精度上位ビットディジタルデータ作成回路では、特に、上位ビット用低精度コンパレータＡが、時間的に遅延が存在するので、最大の誤差を含む。そのため、先ず、上位ビット用低精度コンパレータ群回路２が、複数の基準電圧から、誤差を含んだ仮上位ビット電圧信号を選択し、仮の決定をしておく。
【００４１】
次に、その仮上位ビット電圧信号を高精度コンパレータ回路４（高精度チョッパー型コンパレータ）で入力電圧ＶＩＮと比較し、最小ビットに対応する基準電圧を正確に決定し、その結果に基づき上位ビットディジタルデータ補正エンコード回路５が１ビット補正した正確な上位ビットディジタルデータを作成して出力する。これにより、コンパレータの持つ誤差を含まない出力データを得ることができる。
【００４２】
（１ビットの下位ビットディジタルデータ作成回路）
以下で、１ビット下位ビットディジタルデータ作成回路の動作を説明する。
【００４３】
（基準電圧選択スイッチ）
図１の回路図のように、下位ビット用基準電圧選択スイッチ群６が、上位ビットディジタルデータ補正エンコード回路５が作成した高精度上位ビットディジタルデータで制御されて下位ビット用コンパレータ回路Ｂに接続する下位ビット用基準電圧を選択して出力する。その出力端子を下位ビット用コンパレータ回路Ｂの入力端子に接続する。
【００４４】
詳しくは、下位ビット用基準電圧選択スイッチ群６が、上位ビットディジタルデータ補正エンコード回路５の出力する高精度上位ビットディジタルデータで制御されて下位ビット用基準電圧選択スイッチ６ａを選択して回路を閉じることで、下位ビット用基準電圧を選択して下位ビット用コンパレータ回路Ｂの入力端子に接続する。
【００４５】
（下位ビット用コンパレータ回路Ｂ）
下位ビット用コンパレータ回路Ｂのもう１つの入力端子に入力電圧ＶＩＮを接続する。そして、下位ビット用コンパレータ回路Ｂの出力信号の２値データを、１ビットの下位ビットディジタルデータ作成回路の下位ビットディジタルデータとして出力する。
【００４６】
こうして、上位ビットディジタルデータ補正エンコード回路５が出力した正確な上位ビ
ットディジタルデータと、下位ビット用コンパレータ回路Ｂが出力した下位ビットディジタルデータとを合わせて、正確にＡＤ変換したディジタルデータを得ることができる。
【００４７】
本実施形態は以上のような構成、および作用を有するから、低速仕様の小さい面積を持ち、低精度用のオフセットを有する低精度コンパレータを主な素子に用いることができるので、高速ＡＤ変換回路の集積回路の面積を削減できる効果がある。また、用いるコンパレータの応答速度が遅くても良いため、ＡＤ変換回路の消費電流を抑えることができる、高精度高速ＡＤ変換回路が得られる効果がある。
【００４８】
＜第２の実施形態＞
以下本発明の第２の実施形態について図２を参照して説明する。第２の実施形態のＡＤ変換回路は、図２の様に２ビットの下位ビットディジタルデータ作成回路を有する。それ以外の回路は、第１の実施形態と同様に、ラダー抵抗１と高精度上位ビットディジタルデータ作成回路を有する。
【００４９】
（高精度上位ビットディジタルデータ作成回路）
高精度上位ビットディジタルデータ作成回路は、第１の実施形態と同様に構成し、同様に動作させる。
【００５０】
（下位ビットディジタルデータ作成回路）
第２の実施形態の２ビットの下位ビットディジタルデータ作成回路は、下位ビット用基準電圧選択スイッチ群６と、下位ビット用コンパレータ回路Ｂの群による下位ビット用コンパレータ群回路２ｂと下位ビット用エンコード回路５ｂから構成する。
【００５１】
（下位ビット用基準電圧選択スイッチ群６）
下位ビット用基準電圧選択スイッチ群６は、上位ビットディジタルデータ補正エンコード回路５の出力データで制御される。下位ビット用基準電圧選択スイッチ群６は、上位ビットディジタルデータ補正エンコード回路５の出力データに係わる複数の下位ビット用基準電圧を選択し、その複数の下位ビット用基準電圧の信号を下位ビット用コンパレータ群回路２ｂの各下位ビット用コンパレータ回路Ｂの入力端子に接続する。
【００５２】
各下位ビット用コンパレータ回路Ｂの他の入力端子には入力電圧ＶＩＮを接続して、各下位ビット用コンパレータ回路Ｂに、入力電圧ＶＩＮと与えられた基準電圧とを比較させる。
【００５３】
（下位ビットディジタルデータ作成回路の動作）
以下で、図２を参照して、第２の実施形態の下位ビットディジタルデータ作成回路の動作を説明する。
【００５４】
（下位ビット用基準電圧選択スイッチ群６の動作）
図２の回路図のように、下位ビット用基準電圧選択スイッチ群６が、上位ビットディジタルデータ補正エンコード回路５の出力信号により、すなわち、図１の高精度上位ビットディジタルデータ作成回路が作成した高精度上位ビットディジタルデータに制御される。そして、下位ビット用基準電圧選択スイッチ群６は、上位ビットディジタルデータ補正エンコード回路５の出力データに係わる複数の下位ビット用基準電圧を選択し、下位ビット用コンパレータ群回路２ｂの各下位ビット用コンパレータ回路Ｂに接続する。
【００５５】
詳しくは、下位ビット用基準電圧選択スイッチ群６が、上位ビットディジタルデータ補正エンコード回路５の出力する高精度上位ビットディジタルデータにより制御されて下位ビット用基準電圧選択スイッチ６ａを選択して複数の下位ビット用基準電圧を選択し、下
位ビット用コンパレータ群回路２ｂの各下位ビット用コンパレータ回路Ｂに接続する。
【００５６】
図２の様に、下位ビット用コンパレータ群回路２ｂの各下位ビット用コンパレータ回路Ｂの出力信号の２値データを下位ビット用エンコード回路５ｂに導く。下位ビット用エンコード回路５ｂは、各下位ビット用コンパレータ回路Ｂの出力信号を用いて、下位ビットである２ビットの下位ビットディジタルデータを作成する。
【００５７】
こうして、上位ビットディジタルデータ補正エンコード回路５が出力した正確な上位ビットディジタルデータと、下位ビット用エンコード回路５ｂが出力した２ビットの下位ビットディジタルデータとを合わせて、正確にＡＤ変換したディジタルデータを得ることができる。
【００５８】
＜第３の実施形態＞
以下本発明の第３の実施形態について図３を参照して説明する。本実施形態のＡＤ変換回路の構成は第１の実施形態と同様に、図３の様に、ラダー抵抗１と高精度上位ビットディジタルデータ作成回路と、下位ビットディジタルデータ作成回路で構成する。
【００５９】
（高精度上位ビットディジタルデータ作成回路）
第３の実施形態は、図３の様に、高精度上位ビットディジタルデータ作成回路の上位ビット用低精度コンパレータ群回路２の、ラダー抵抗１が発生した複数の基準電圧を入力する入力端子に、ソースフォロア回路等で構成するバッファ回路７を設置する。また、上位ビット用低精度コンパレータ群回路２の、入力電圧ＶＩＮを入力する入力端子に、ソースフォロア回路等で構成するバッファ回路８を設置する。
【００６０】
それ以外の回路は、第１の実施形態又は第２の実施形態と同様に、複数の、仮上位ビット電圧選択回路３と、１つの高精度コンパレータ回路４と、上位ビットディジタルデータ補正エンコード回路５、下位ビットディジタルデータ作成回路で構成する。
【００６１】
先の実施形態では、入力電圧ＶＩＮの信号線に、低精度コンパレータ回路Ａの入力端子が複数接続されることにより入力容量が大きくなってしまう問題があった。第３の実施形態は、バッファ回路８を用いることで、入力電圧ＶＩＮの信号線に接続する入力容量を小さくできる効果がある。
【００６２】
通常の回路では、低精度コンパレータ回路Ａの入力端子にバッファ回路７とバッファ回路８を挿入するとバッファ回路のオフセットにより、低精度コンパレータ回路Ａの変換誤差を生じる。しかし、本実施形態では、高精度コンパレータ回路４と、上位ビットディジタルデータ補正エンコード回路５を用いることで、正確な上位ビットディジタルデータを得ることができるので、バッファ回路７とバッファ回路８によるオフセット誤差を１ＬＳＢ以下にすれば、変換誤差を生じさせずにバッファ回路を挿入することが可能である。
【００６３】
このため、通常では変換誤差を生じるために挿入することができないバッファ回路７とバッファ回路８を低精度コンパレータ回路Ａの入力端子に設置することが可能になる効果がある。そして、そのバッファ回路７とバッファ回路８を挿入することにより、入力電圧ＶＩＮの信号線に接続する入力容量と、ラダー抵抗１が発生した基準電圧の信号線に接続する入力容量を大きく減らすことができる効果がある。それにより、低精度コンパレータ回路Ａの動作を高速化できる効果がある。
【符号の説明】
【００６４】
１、１０１・・・ラダー抵抗
２・・・上位ビット用低精度コンパレータ群回路
２ｂ・・・下位ビット用コンパレータ群回路
３・・・仮上位ビット電圧選択回路
３ａ・・・３入力論理和回路
３ｂ・・・仮上位ビット電圧信号出力スイッチ回路
４・・・高精度コンパレータ回路
５・・・上位ビットディジタルデータ補正エンコード回路
５ｂ・・・下位ビット用エンコード回路
６・・・下位ビット用基準電圧選択スイッチ群
６ａ・・・下位ビット用基準電圧選択スイッチ
７、８・・・バッファ回路
１０２・・・コンパレータ群回路
１０３・・・エンコード回路
Ａ・・・（上位ビット用）低精度コンパレータ回路
Ｂ・・・（下位ビット用）コンパレータ回路
Ｃ１・・・高精度コンパレータ回路用コンデンサ
Ｄ・・・インバータ
ＯｕｔＰｕｔ・・・ディジタルデータ
ＲＥＦ・・・リファレンス電圧
ＳＷ１・・・高精度コンパレータ回路入力端子スイッチ
ＳＷ２・・・高精度コンパレータ回路のインバータＤの入出力短絡用スイッチ
ＶＩＮ・・・入力電圧
【図１】
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【図２】
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【図３】
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【図４】
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