(57)【要約】【課題】回路の増大を抑えながら、メモリからの出力データをラッチする経路自体をテストできる。【解決手段】チップに内蔵されたＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路であって、前記チップ上のメモリをテストするために、前記メモリからの出力データを、テストコントローラからの期待値データと比較することでテスト結果信号を出力するコンパレータ回路を有するＢＩＳＴ回路を備えるメモリテストシステムであって、前記コンパレータ回路のフリップフロップを、前記メモリからの出力データをラッチする、システムロジック回路のフリップフロップと共用する。【選択図】図２
2017199445.tif 000002
【特許請求の範囲】
【請求項１】
チップに内蔵されたＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路であって、前記チップ上のメモリをテストするために、前記メモリからの出力データを、テストコントローラからの期待値データと比較することでテスト結果信号を出力するコンパレータ回路を有するＢＩＳＴ回路を備えるメモリテストシステムであって、
前記コンパレータ回路のフリップフロップを、前記メモリからの出力データをラッチする、システムロジック回路のフリップフロップと共用したことを特徴とするメモリテストシステム。
【請求項２】
前記共用したシステムロジック回路のフリップフロップのクロックの入力端子の前段に設けられ、複数のクロックから１つのクロックを選択するセレクタをさらに備えたことを特徴とする請求項１記載のメモリテストシステム。
【請求項３】
前記メモリに入力されるアクセス信号を一時的に記憶するフリップフロップを、システムロジック回路の通常動作のフリップフロップと共用したことを特徴とする請求項１記載のメモリテストシステム。
【請求項４】
前記共用したフリップフロップの出力と、前記コンパレータ回路の入力との間に接続されたスイッチであって、テスト時においてオンされ、通常動作時にオフされるスイッチをさらに備えたことを特徴とする請求項１記載のメモリテストシステム。
【請求項５】
複数のメモリを備え、
前記各メモリの出力にそれぞれ設けられ、前記共用したフリップフロップを備えることを特徴とする請求項１〜４のうちのいずれか１つに記載のメモリテストシステム。
【請求項６】
前記コンパレータ回路に代えて、上記共用したフリップフロップからの出力データに応答してシグネチャを出力するＭＩＳＲ（Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）を備えたことを特徴とする請求項１〜５のうちのいずれか１つに記載のメモリテストシステム。
【請求項７】
請求項１〜６のうちのいずれか１つに記載のメモリテストシステムを備えたことを特徴とする半導体装置。
【請求項８】
請求項１〜５のうちのいずれか１つに記載のメモリテストシステムを用いたメモリテスト方法であって、
前記メモリテスト方法は、
前記メモリからの出力データを前記共用したフリップフロップを介して受信することと、
コンパレータ回路が、前記受信した出力データを、テストコントローラからの期待値データと比較することでテスト結果信号を出力することとを含むことを特徴とするメモリテスト方法。
【請求項９】
請求項６記載のメモリテストシステムを用いたメモリテスト方法であって、
前記メモリテスト方法は、
前記メモリからの出力データを前記共用したフリップフロップを介して受信することと、
ＭＩＳＲが、前記受信した出力データに基づいて、シグネチャを出力することとを含むことを特徴とするメモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリテストシステム及び半導体装置、並びにメモリテスト方法に関する。
【背景技術】
【０００２】
今日のディープサブミクロン技術により、膨大な量のメモリを単一チップ上に実装することが可能となっている。これらのチップ上に多数配置されたメモリに対して製造後のテスト行うために、メモリＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ：組込み自己テスト）技術が既に知られている。以下、組込み自己テスト回路を「ＢＩＳＴ回路」という。また、ＢＩＳＴ回路を備えたメモリテストシステムをＢＩＳＴシステムという。
【０００３】
従来のＢＩＳＴシステムにおいては、メモリテストの実行時には、メモリへのアクセスはその前段のセレクタを切り替えてコントローラからのテストアクセス信号がメモリをアクセスする。そして、このアクセスに対するメモリのデータ出力をコンパレータでコントローラから得られる期待値と比較し、その比較結果をテスト出力としてチップ外部へ出力するように構成されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のＢＩＳＴシステムでは、メモリの数が増えるとこれに伴ってＢＩＳＴコントローラの数及びサイズが大きくなる。また、メモリからの出力データをラッチする部分をテストできないという問題があった。
【０００５】
本発明の目的は以上の問題点を解決し、回路の増大を抑えながら、メモリからの出力データをラッチする経路自体をテストできるメモリテストシステムを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るメモリテストシステムは、チップに内蔵されたＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路であって、前記チップ上のメモリをテストするために、前記メモリからの出力データを、テストコントローラからの期待値データと比較することでテスト結果信号を出力するコンパレータ回路を有するＢＩＳＴ回路を備えるメモリテストシステムであって、
前記コンパレータ回路のフリップフロップを、前記メモリからの出力データをラッチする、システムロジック回路のフリップフロップと共用したことを特徴とする。
【発明の効果】
【０００７】
従って、本発明によれば、回路の増大を抑えながら、メモリからの出力データをラッチする経路自体をテストすることができる。
【図面の簡単な説明】
【０００８】
【図１】比較例に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【図２】実施形態１に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【図３】実施形態２に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【図４】実施形態３に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【図５】実施形態４に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【図６】実施形態５に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【図７】実施形態６に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。
【発明を実施するための形態】
【０００９】
以下、比較例及び本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１０】
比較例．
図１は比較例に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。図１において、ＢＩＳＴシステムは、チップに内蔵されるＢＩＳＴ回路１０と、メモリ２０と、システムロジック回路２１と、セレクタ２２と、システムロジック回路２３とを備える。ここで、ＢＩＳＴ回路１０は、テストコントローラのテストパタン発生器１１とコンパレータ回路１２とを備えて構成される。コンパレータ回路１２は、クロックに同期して入力データを一時的に記憶して出力するフリップフロップ（以下、ＦＦという。）５１と、排他的論理和ゲートＸＯＲ１とを含む。また、システムロジック回路２３はＦＦ５２を含む。なお、ＢＩＳＴクロックはテストパタン発生器１１及びＦＦ５１，５２に入力される。
【００１１】
図１において、メモリテスト時において、テスト装置からの、メモリテストモードを示すモード切替信号がセレクタ２２及びテストパタン発生器１１に入力される。このとき、セレクタ２２は入力Ｂ側に切り替えられ、テストパタン発生器１１はＢＩＳＴクロックに基づいてテストアクセス信号を発生してセレクタ２２を介してメモリ２０に出力する。また、テストパタン発生器１１は期待値データを発生してコンパレータ回路１２のＸＯＲ１の第２の入力端子に出力する。メモリ２０から読み出される出力データはシステムロジック回路２３の初段のＦＦ５２を介して出力されるとともに、ＦＦ５１及びＸＯＲ１を介してテスト結果信号として出力される。
【００１２】
一方、通常動作のメモリ実行モードを示すモード切替信号に応答して、セレクタ２２は入力Ａ側に切り替えられ、システムロジック回路２１からのシステムアクセス信号はセレクタ２２を介してメモリ２０に入力される。このときメモリ２０は通常のデータの読み出し等の動作を行う。
【００１３】
以上のように構成されたＢＩＳＴシステムにおいて、メモリテストモードにおいて、メモリ２０へのアクセスはセレクタ２２を切り替えてコントローラ内のテストパタン発生器１１からのテストアクセス信号がメモリ２０をアクセスする。このアクセスに対するメモリ２０の出力データをコンパレータ回路１２で、テストパタン発生器１１から得られる期待値データと比較して、その比較結果信号をテスト結果信号としてチップ外部のテスタ装置に出力する。
【００１４】
しかし、図１のＢＩＳＴシステムでは、メモリ２０の数が増えるとこれに伴ってＢＩＳＴ回路１０内のコントローラの数及びサイズが大きくなり、メモリ２０からの出力データをラッチする部分をテストできないという問題があった。この問題点を解決するために、本発明者らは以下の実施形態に係るＢＩＳＴシステムを考案した。
【００１５】
実施形態１．
図２は実施形態１に係るＢＩＳＴシステム（メモリテストシステム）の構成例を示す概略ブロック図である。図２の実施形態１に係るＢＩＳＴシステムは、図１の比較例に係るＢＩＳＴシステムに比較して、コンパレータ回路１２内のＦＦ５１を、システムロジック回路２３内のＦＦ５２と共用したことを特徴としている。具体的には以下の通りである。
（１）ＢＩＳＴ回路１０に代えて、ＢＩＳＴ回路１０Ａを備える。ＢＩＳＴ回路１０Ａにおいて、コンパレータ回路１２に代えて、ＦＦ５１を削除したコンパレータ回路１２Ａを備える。
（２）システムロジック回路２３のＦＦ５２からの出力データは排他的論理和ゲートＸＯＲ１の第１の入力端子に入力される。
以下、前記相違点について詳述する。
【００１６】
図１の比較例に係るＢＩＳＴシステムでは、コンパレータ回路１２内のＦＦ５１でメモリ２０からの出力データをラッチして、別途テストパタン発生器１１からの期待値データと前記出力データとの比較を行っていた。
【００１７】
これに対して、図２の実施形態１では、当該回路部分を変更して、システムロジック回路２３内のＦＦ５２で、メモリ２０からの出力データを受けるＦＦを共用している。共用のＦＦ５２からの出力データをＢＩＳＴ回路１０Ａのコンパレータ回路１２Ａにより受信して入力することで、メモリテストモード時もメモリ２０から共用ＦＦ５２までの経路を通ったデータを期待値データと比較することができることになる。
【００１８】
従って、実施形態１によれば、メモリ２０の出力から共用ＦＦ５２との間の経路で何らかの故障が発生したとしてもメモリテストにより回路故障を検出することができる。すなわちメモリ２０とシステムロジック回路２３との間の回路の故障を発見することができ、その結果、不良チップを発見できる。
【００１９】
実施形態２．
図３は実施形態２に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。図３の実施形態２に係るＢＩＳＴシステムは、図１の実施形態１に係るＢＩＳＴシステムに比較して以下の点が異なる。
（１）システムロジック回路２３に代えて、システムロジック回路２３Ａを備える。システムロジック回路２３Ａは、共用ＦＦ５２のクロック入力端子の前段にセレクタ２４をさらに備える。
以下、前記相違点について詳述する。
【００２０】
図３において、メモリテストモードを示すモード切替信号に応答して、セレクタ２４はＢＩＳＴクロックを共用ＦＦ５２に供給する一方、メモリ実行モードを示すモード切替信号に応答して、セレクタ２４はシステムクロックを共用ＦＦ５２に供給する。
【００２１】
以上のように構成されたＢＩＳＴシステムにおいては、共用ＦＦ５２へ供給するクロックを任意のクロックに切り替えることが可能となる。例えばメモリ２０及びシステムロジック回路２１，２３Ａの実動作周波数のクロックを供給しながらＢＩＳＴによるテストを実施すれば、いわゆるＡｔ−Ｓｐｅｅｄテストとなる。
【００２２】
一方、実動作周波数でのＢＩＳＴテスト結果において何らかの期待値データの不一致情報があれば、これを詳細に解析するために実動作周波数よりももっと低速なクロックによりＢＩＳＴテストを行う。これにより、この不一致が遅延故障によるものか縮退故障によるものかを切り分けるために活用できる。従って、当該回路のオーバーヘッドを抑えることができる。
【００２３】
実施形態３．
図４は実施形態３に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。図４の実施形態３に係るＢＩＳＴシステムは、図１の実施形態１に係るＢＩＳＴシステムに比較して以下の点が異なる。
（１）システムロジック回路２１に代えて、システムロジック回路２１Ａを備える。システムロジック回路２１Ａにおいて、最終段のＦＦ５４の前段に図２のセレクタ２２をさらに備える。以下、前記相違点について詳述する。
【００２４】
図４において、メモリ２０への入力側もシステムロジック回路２１ＡのＦＦ５４を共用して設け、その前段にセレクタ２２を配置したことを特徴としている。すなわち、メモリ２０の出力側だけでなく入力側のパスもテストができ、かつＢＩＳＴ回路１０Ａ（ＢＩＳＴコントローラ）による回路増大をより抑えることもできる。これは回路上に備えるＢＩＳＴ対象メモリの数が多ければ多いほど影響が大きくなる。
【００２５】
実施形態４．
図５は実施形態４に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。図５の実施形態４に係るＢＩＳＴシステムは、図２の実施形態１に係るＢＩＳＴシステムに比較して、以下の点が異なる。
（１）ＢＩＳＴ回路１０Ａに代えて、ＢＩＳＴ回路１０Ｂを備える。ＢＩＳＴ回路１０Ｂは、ＭＯＳスイッチ１３をさらに備える。
以下、前記相違点について詳述する。
【００２６】
図５において、ＭＯＳスイッチ１３はＦＦ５２の出力端子と排他的論理和ゲートＸＯＲ１の第１の入力端子との間に挿入される。ＭＯＳスイッチ１３は、メモリテストモードを示すモード切替信号に応答してオンとなる一方、メモリ実行モードを示すモード切替信号に応答してオフとなる。
【００２７】
以上のように構成された実施形態４によれば、ＢＩＳＴでのテスト時以外ではこのＭＯＳスイッチ１３をオフに設定することで、ＢＩＳＴ回路１０Ｂ（ＢＩＳＴコントローラ）の消費電力を抑えることができる。また、共用ＦＦ５２の出力負荷容量も小さくなるため、システムロジック回路２３においてより安定した動作が期待できる。
【００２８】
実施形態５．
図６は実施形態５に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。図６の実施形態５に係るＢＩＳＴシステムは、図２の実施形態１に係るＢＩＳＴシステムに比較して、以下の点が異なる。
（１）テスト対象となる複数のメモリ２０，２０Ａを備える。
（２）メモリ２０Ａの前段に、セレクタ２２と同様の動作を行うセレクタ２２Ａを備える。
（３）システムロジック回路２３Ａに代えて、システムロジック回路２３Ｂを備える。ここで、メモリ２０Ａの後段に、ＦＦ５２と同様に動作するＦＦ５２Ａをさらに備える。
（４）ＢＩＳＴ回路１０Ａに代えて、ＢＩＳＴ回路１０Ｃを備える。ここで、コンパレータ回路１２Ａに代えて、コンパレータ回路１２Ｂを備える。ＦＦ５２Ａの後段に、排他的論理和ゲートＸＯＲ１と同様の動作を行うＸＯＲ２をさらに備える。
以下、前記相違点について詳述する。
【００２９】
図６においては、メモリテストモード時において、テストアクセス信号はセレクタ２２Ａを介してメモリ２０Ａに入力され、これに応答してメモリ２０Ａからの出力データはＦＦ５２Ａを介して排他的論理和ゲートＸＯＲ２に入力される。排他的論理和ゲートＸＯＲ２は入力される出力データと期待値データとの比較結果であるテスト結果信号を出力する。
【００３０】
以上のように構成された実施形態５によれば、回路上の複数のメモリ２０，２０Ａに対してＢＩＳＴを実現する場合にもそれぞれのメモリ２０，２０Ａに対してシステムロジックのＦＦをＢＩＳＴコントローラと共用する。これにより、ＢＩＳＴによる回路増大を抑えながら各メモリ２０，２０Ａからの出力とシステムロジック回路２３Ｂとの間のパスのテストを行うことができる。
【００３１】
以上の図６の構成例では、２個のメモリ２０，２０Ａの場合を図示している。しかし、本発明はこれに限らず、複数個のメモリ２０，２０Ａを備えてもよく、これに伴って、セレクタ２２，２２Ａ及び排他的論理和ゲートＸＯＲ１，ＸＯＲ２もそれぞれ複数個を備えることになる。また、実施形態５の構成については、実施形態２〜４にも同様に適用してもよい。
【００３２】
実施形態６．
図７は実施形態６に係るＢＩＳＴシステムの構成例を示す概略ブロック図である。図７の実施形態６に係るＢＩＳＴシステムは、図２の実施形態１に係るＢＩＳＴシステムに比較して以下の点が異なる。
（１）ＢＩＳＴ回路１０Ａに代えてＢＩＳＴ回路１０Ｄを備える。ここで、コンパレータ回路１２Ａに代えて、ＭＩＳＲ（Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）１４を備える。
以下、前記相違点について詳述する。
【００３３】
図７において、ＭＩＳＲ１４はメモリ２０からの複数の入力データを数十ビットのフィードバック付きシフトレジスタにより圧縮して、テストの最後にその数十ビットをシグネチャとして取り出して出力する。このシグネチャはメモリ２０からの出力データが同じであれば、毎回同じシグネチャ値を取るため回路故障のない正常動作時のシグネチャとテスト結果のシグネチャを比較することで、そのテストでの故障有無を判定することが可能となる。
【００３４】
なお、実施形態６の構成については、実施形態２〜５にも同様に適用してもよい。
【００３５】
以上の実施形態では、ＢＩＳＴ回路を備えたＢＩＳＴシステムについて説明しているが、本発明は、ＢＩＳＴシステムを備えた半導体記憶装置又は半導体装置に適用することができる。
【００３６】
特許文献１との相違点．
特許文献１には、メモリＢＩＳＴによるメモリアクセスタイミング劣化を防ぐ目的で、通常動作でメモリへアクセスするＦＦとメモリＢＩＳＴコントローラからメモリへアクセスするＦＦを共用する構成が開示されている。しかし、従来技術の課題で上述のように、メモリからの出力データをラッチする部分をテストできないという問題は解消できていない。
【産業上の利用可能性】
【００３７】
以上詳述したように、従来のメモリＢＩＳＴの回路構成と異なり、ノーマル動作でメモリからの出力を最初にラッチするＦＦまでの経路自体をメモリＢＩＳＴのコンパレータ回路の一部として利用する。従って、メモリＢＩＳＴの回路増大を抑えながら、メモリからの出力データをラッチする経路自体をテストすることができる。
【符号の説明】
【００３８】
１０，１０Ａ〜１０Ｄ…ＢＩＳＴ回路、
１１…テストパタン発生器、
１２，１２Ａ，１２Ｂ…コンパレータ回路、
１３…ＭＯＳスイッチ、
１４…ＭＩＳＲ、
２０，２０Ａ…メモリ、
２１…システムロジック回路、
２２，２２Ａ…セレクタ、
２３，２３Ａ〜２３Ｄ…システムロジック回路、
２４，２５…セレクタ、
５１〜５４，５３Ａ…フリップフロップ（ＦＦ）、
ＸＯＲ１，ＸＯＲ２…排他的論理和ゲート。
【先行技術文献】
【特許文献】
【００３９】
【特許文献１】特許第４６７６９６７号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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