(57)【要約】【課題】従来構成に対して小型化を図る。【解決手段】ＦＥＴ領域６及びダイオード領域７ａを単一の素子分離領域８ａ内に構成し、アノード電極７２ａとゲート電極６１をエアブリッジ電極７３ａを介して接続し、最下部のソース電極６３ａをカソード電極７１ａとして共用し、ビアホール６４をカソード電極７１ａのビアホールとして共用する。【選択図】図９
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【特許請求の範囲】
【請求項１】
化合物半導体により構成されたトランジスタとダイオードを用いた回路とを備えた半導体装置において、
前記トランジスタ及び前記ダイオードは、外部と電気的に分離する単一の素子分離領域内に構成され、
前記トランジスタは、
複数配列されたゲート電極と、
前記ゲート電極間に一つ置きに且つ信号伝搬方向に垂直な方向の両端に配列されたソース電極と、
前記ゲート電極を挟んで前記ソース電極と交互に配列されたドレイン電極と、
前記ソース電極を接地するビアホールとを有し、
前記ダイオードは、
信号伝搬方向に垂直な方向の一端の前記ソース電極に隣接して配列されたアノード電極と、
前記アノード電極と交互に配列されたカソード電極と、
前記アノード電極を前記ゲート電極に接続するエアブリッジ電極とを有し、
前記アノード電極に隣接する前記ソース電極を、前記カソード電極として共用し、
前記カソード電極は前記ソース電極に接続され、前記ビアホールを当該カソード電極のビアホールとして共用する
ことを特徴とする半導体装置。
【請求項２】
前記トランジスタを挟んで前記ダイオードとは反対側に配置された第２のダイオードを備え、
前記第２のダイオードは、外部で電気的に分離する第２の素子分離領域内に構成され、
前記第２のダイオードは、
信号伝搬方向に垂直な方向の他端の前記ソース電極に隣接して配列された第２のカソード電極と、
前記第２のカソード電極と交互に配列された第２のアノード電極と、
前記第２のカソード電極を前記ゲート電極に接続する第２のエアブリッジ電極とを有し、
前記第２のアノード電極は前記ソース電極に接続され、前記ビアホールを当該第２のアノード電極のビアホールとして共用する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トランジスタの前記ゲート電極と前記ダイオードとを接続する抵抗を備えた
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ダイオードに直列且つ前記トランジスタの入力端に並列に接続された電源と、
前記ダイオードと前記電源とを接続する第２の抵抗とを備えた
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記トランジスタの前記ゲート電極と前記ダイオード、及び前記トランジスタの前記ゲート電極と前記第２のダイオードを接続する抵抗を備えた
ことを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、化合物半導体により構成されたトランジスタとダイオードを用いた回路とを備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来から、突発的な高電圧である静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）からＦＥＴ（トランジスタ）を保護するＥＳＤ保護回路が知られている（例えば特許文献１参照）。以下、図１４を参照しながら、ＦＥＴ１を保護するＥＳＤ保護回路２について説明する。図１４に示すように、ＥＳＤ保護回路２は、２つのダイオード３（３ａ，３ｂ）を用いて構成されている。このダイオード３ａ，３ｂは、ＦＥＴ１と並列に接地して接続されている。
【０００３】
図１４に示す構成により、静電気等による突発的な高電圧が回路に印加された場合にも、ダイオード３ａ，３ｂのうち片方が短絡するため、ＦＥＴ１に高電圧が印加されることを防ぐことができる。よって、静電気等によるＦＥＴ１の故障を防ぐことができる。
【０００４】
一方、上記ＦＥＴ１及びＥＳＤ保護回路２を、化合物半導体で構成した半導体装置が知られている（例えば特許文献２参照）。以下、図１５，１６を参照しながら、半導体装置の構成について説明する。図１５は従来の半導体装置の構成を示す平面図であり、図１６は図１５のＢ−Ｂ’線断面図である。
図１５，１６に示す半導体装置は、半導体基板５０上に、ＦＥＴ１を構成するＦＥＴ領域６０と、２つのダイオード３ａ，３ｂを構成する２つのダイオード領域７０（７０ａ，７０ｂ）から構成されている。ＦＥＴ領域６０には、ゲート電極６０１、ドレイン電極６０２及びソース電極６０３が設けられている。なお、ソース電極６０３は、ビアホール６０４により接地されている。また、ダイオード領域７０ａ，７０ｂには、カソード電極７０１（７０１ａ，７０１ｂ）及びアノード電極７０２（７０２ａ，７０２ｂ）が設けられている。なお、ダイオード領域７０ａのカソード電極７０１ａは、ビアホール７０３ａにより接地されている。また、ダイオード領域７０ｂのアノード電極７０２ｂは、ビアホール７０３ｂにより接地されている。
【０００５】
また、半導体基板５０は、図１６に示すように、絶縁性半導体基板５０１、バッファ層５０２、チャネル層５０３、バリア層５０４、保護膜５０５、上部配線層５０６及びドープ層５０７から構成されている。
そして、ゲート電極６０１及びアノード電極７０２ａは、バリア層５０４に接触している。一方、ドレイン電極６０２、ソース電極６０３及びカソード電極７０１ａは、ドープ層５０７を介してチャネル層５０３に接触している。
また、ＦＥＴ領域６０と各ダイオード領域７０ａ，７０ｂは、素子分離領域８０（８０ａ〜８０ｃ）を介してそれぞれ電気的に分離され、線路で接続することにより図１４に示す回路を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１０−５０３２１７号公報
【特許文献２】特開２００７−２０１４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に開示された半導体装置では、ＦＥＴ領域６０とダイオード領域７０ａ，７０ｂが素子分離領域８０ａ〜８０ｃを介してそれぞれ独立に構成されている。そのため、回路が大型化するという課題があった。そして、回路が大型化すると、一枚の半導体基板から取得できるＩＣ数が減少するため、コストが高くなる。
【０００８】
なお上記課題は、ＦＥＴと２つのダイオードを用いたＥＳＤ保護回路とを化合物半導体で構成した半導体装置に限るものではなく、ＦＥＴとダイオードを用いた他の回路とを化合物半導体で構成した半導体装置についても同様である。例えば、ＦＥＴと１つのダイオードを用いた温度補償回路とを化合物半導体で構成した場合についても同様である。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、化合物半導体により構成されたＦＥＴとダイオードを用いた回路とを備えた半導体装置において、従来構成に対して小型化を図ることができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
この発明に係る半導体装置は、化合物半導体により構成されたトランジスタとダイオードを用いた回路とを備え、トランジスタ及びダイオードは、外部と電気的に分離する単一の素子分離領域内に構成され、トランジスタは、複数配列されたゲート電極と、ゲート電極間に一つ置きに且つ信号伝搬方向に垂直な方向の両端に配列されたソース電極と、ゲート電極を挟んでソース電極と交互に配列されたドレイン電極と、ソース電極を接地するビアホールとを有し、ダイオードは、信号伝搬方向に垂直な方向の一端のソース電極に隣接して配列されたアノード電極と、アノード電極と交互に配列されたカソード電極と、アノード電極をゲート電極に接続するエアブリッジ電極とを有し、アノード電極に隣接するソース電極を、カソード電極として共用し、カソード電極はソース電極に接続され、ビアホールを当該カソード電極のビアホールとして共用するものである。
【発明の効果】
【００１１】
この発明によれば、上記のように構成したので、化合物半導体により構成されたＦＥＴとダイオードを用いた回路とを備えた半導体装置において、従来構成に対して小型化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に係る半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】この発明の実施の形態２に係る半導体装置の構成を示す平面図である。
【図４】図３の等価回路図である。
【図５】この発明の実施の形態２に係る半導体装置の効果を説明するための回路図である。
【図６】この発明の実施の形態２に係る半導体装置の効果を説明するための回路図である。
【図７】この発明の実施の形態２に係る半導体装置の効果を説明するための回路図である。
【図８】この発明の実施の形態２に係る半導体装置の効果を説明する図である。
【図９】この発明の実施の形態３に係る半導体装置の構成を示す平面図である。
【図１０】図９に示す半導体装置を用いた温度補償回路とＦＥＴを示す等価回路図である。
【図１１】この発明の実施の形態３に係る半導体装置を用いた温度補償回路の動作を説明する図である。
【図１２】この発明の実施の形態４に係る半導体装置の構成を示す平面図である。
【図１３】図１２に示す半導体装置を用いた温度補償回路とＦＥＴを示す等価回路図である。
【図１４】ＦＥＴ及びＥＳＤ保護回路の等価回路図である。
【図１５】図１４を化合物半導体で実現した場合の従来構成を示す平面図である。
【図１６】図１５のＢ−Ｂ’線断面図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
実施の形態１では、半導体装置として、図１４に示すＦＥＴ（トランジスタ）１と２つのダイオード３（３ａ，３ｂ）を用いたＥＳＤ保護回路２とを、化合物半導体で構成した場合を例に説明を行う。図１はこの発明の実施の形態１に係る半導体装置の構成を示す平面図であり、図２は図１のＡ−Ａ’線断面図である。
この半導体装置は、図１，２に示すように、ＦＥＴ１を構成するＦＥＴ領域６と、２つのダイオード３ａ，３ｂを構成する２つのダイオード領域７（７ａ，７ｂ）から構成されている。
【００１４】
ＦＥＴ領域６には、ゲート電極６１と、ゲート電極６１を挟んで交互に設けられたドレイン電極６２及びソース電極６３とが、それぞれ並列に配置されている。なお、ゲート電極６１側からドレイン電極６２側への方向（図１では左から右への方向）が、高周波信号の伝搬方向となる。また、上記高周波信号の伝搬方向に垂直な方向における両端にソース電極６３（６３ａ，６３ｂ）が配置されるように構成されている。
【００１５】
また、各ゲート電極６１、各ドレイン電極６２及び各ソース電極６３は、それぞれ束ねられて接続されている。また、ソース電極６３は、ビアホール６４によって接地されている。
【００１６】
ダイオード領域７ａには、カソード電極７１ａ及びアノード電極７２ａが交互に並列に配置されている。なお、ダイオード領域７ａでは、ＦＥＴ領域６の信号伝搬方向に垂直な方向の一端のソース電極６３（図１では最下部のソース電極６３ａ）に、アノード電極７２ａが隣接するように配置されている。また、各カソード電極７１ａ、各アノード電極７２ａは、それぞれ束ねられて接続されている。また、カソード電極７１ａはソース電極６３と束ねられて接続されている。
【００１７】
また、ダイオード領域７ｂには、カソード電極７１ｂ及びアノード電極７２ｂが交互に並列に配置されている。なお、ダイオード領域７ｂでは、ＦＥＴ領域６の信号伝搬方向に垂直な方向の他端のソース電極６３（図１では最上部のソース電極６３ｂ）に、カソード電極７１ｂが隣接するように配置されている。また、各カソード電極７１ｂ、各アノード電極７２ｂは、それぞれ束ねられて接続されている。また、アノード電極７２ｂはソース電極６３と束ねられて接続されている。
【００１８】
また、ダイオード領域７ａのアノード電極７２ａは、ＦＥＴ領域６のゲート電極６１とエアブリッジ電極７３ａを介して接続されている。また、ダイオード領域７ｂのカソード電極７１ｂは、ＦＥＴ領域６のゲート電極６１とエアブリッジ電極７３ｂを介して接続されている。これにより、ＦＥＴ１の入力端に対し、ダイオード３ａ，３ｂを逆向き並列に接続することができる。
【００１９】
なお、上記電極６１〜６３，７１，７２は、高周波信号の伝搬方向の長さ及び電極間隔が、ＦＥＴ領域６とダイオード領域７とで同一である必要はない。
【００２０】
また、半導体基板５は、図２に示すように、絶縁性半導体基板５１、バッファ層５２、チャネル層５３、バリア層５４、保護膜５５、上部配線層５６及びドープ層５７から構成されている。
そして、ゲート電極６１及びアノード電極７２ａは、バリア層５４に接触している。一方、ドレイン電極６２、ソース電極６３及びカソード電極７１ａは、ドープ層５７を介してチャネル層５３に接触している。
また、ＦＥＴ領域６及びダイオード領域７ａと、ダイオード領域７ｂとは、素子分離領域８（８ａ，８ｂ）を介して電気的に分離され、線路で接続することにより図１４に示す回路を実現している。
【００２１】
そして、本発明では、従来構成に対して以下の４点が異なる。
１点目は、ＦＥＴ領域６の最下部に位置するソース電極６３ａを、ダイオード領域７ａのカソード電極７１ａとして共用している点である。
【００２２】
２点目は、図１５，１６に示す従来構成でＦＥＴ領域６０とダイオード領域７０ａとを電気的に分離するために設けられていた素子分離領域８０ａ，８０ｂを単一の素子分離領域８ａに変更している点である。すなわち、ソース電極６３とカソード電極７１ａはいずれも接地され、両電極６３，７１ａは共通の役割をしている。そのため、両電極６３，７１ａを共用化することができ、単一の素子分離領域８ａとすることができる。なお、素子分離領域８０ａ，８０ｂを単一の素子分離領域８ａとすることによって、半導体装置の動作への影響はない。
【００２３】
３点目は、ゲート電極６１とアノード電極７２ａとをエアブリッジ電極７３ａを介して接続し、ゲート電極６１とカソード電極７１ｂとをエアブリッジ電極７３ｂを介して接続している点である。
【００２４】
４点目は、ソース電極６３とカソード電極７１ａとを接続して、下側のソース電極６３のビアホール６４をカソード電極７１ａのビアホールとして共用し、ソース電極６３とアノード電極７２ｂとを接続して、上側のソース電極６３のビアホール６４をアノード電極７２ｂのビアホールとして共用している点である。
【００２５】
次に、本発明による小型化の効果について説明する。
図１に示すように、高周波信号の伝搬方向において、各電極６１〜６３，７１，７２が全て重なっている部分の長さをＬ１とする。また、カソード電極７１ａの上記高周波信号の伝搬方向に対して垂直な方向の幅をＬ２とする。この場合、上記１点目の構成により、Ｌ１×Ｌ２の面積を従来構成に対して小型化することができる。
【００２６】
また、図１６に示すように、従来構成の素子分離領域８０の基板水平方向の幅をＬ４とする。この場合、上記２点目の構成により、Ｌ４×Ｌ１の面積を従来構成に対して小型化することができる。
【００２７】
また、上記３点目の構成により、線路の引き回しによる回路面積の拡大を抑えることができるため、従来構成に対して小型化することができる。
【００２８】
また、図１５に示す従来構成のビアホール６０４，７０３ａ，７０３ｂと図１に示す本発明のビアホール６４の寸法が全て同一であり、図１に示すように、ビアホール６４の直径をＬ３とする。この場合、上記４点目の構成により、Ｌ３×Ｌ３×２の面積を従来構成に対して小型化することができる。
なお、本発明の構成と従来構成とでＥＳＤ保護機能は同等である。
【００２９】
以上のように、この実施の形態１によれば、ＦＥＴ領域６及びダイオード領域７ａを単一の素子分離領域８ａ内に構成し、また、アノード電極７２ａとゲート電極６１をエアブリッジ電極７３ａを介して接続し、カソード電極７１ｂとゲート電極６１とをエアブリッジ電極７３ｂを介して接続し、また、最下部のソース電極６３ａをカソード電極７１ａとして共用し、また、下側のビアホール６４をカソード電極７１ａのビアホールとして共用し、上側のビアホール６４をアノード電極７２ｂのビアホールとして共用するように構成したので、化合物半導体により構成されたＦＥＴ１とダイオード３を用いた回路とを備えた半導体装置において、従来構成に対して小型化を図ることができる。そして、従来構成に対して回路を小型化できるため、コストを低減することができる。また、一枚の半導体基板５から取得できるＩＣ数が増加するため、従来と同一面積でＦＥＴ１を大きくすることができ、高出力化が可能となる。
【００３０】
実施の形態２．
実施の形態１では、ダイオード３ａ，３ｂを直接ＦＥＴ１の入力端に接続する構成について示した。それに対し、実施の形態２では、ＦＥＴ１の入力端に抵抗９を介してダイオード３ａ，３ｂを接続する構成について示す。
図３はこの発明の実施の形態２に係る半導体装置の構成を示す平面図であり、図４は図３の等価回路図である。この図３に示す実施の形態２に係る半導体装置は、図１，２に示す実施の形態１に係る半導体装置に、抵抗９を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
【００３１】
図１，２に示す実施の形態１の構成では、ダイオード３ａ，３ｂの寄生容量がＦＥＴ１に影響を与えるため、回路のＲＦ性能に悪影響を及ぼす。そこで、図３に示すように、ダイオード領域７ａのアノード電極７２ａとＦＥＴ領域６のゲート電極６１との間、及びダイオード領域７ｂのカソード電極７１ｂとＦＥＴ領域６のゲート電極６１との間に、抵抗９をそれぞれ設ける。これにより、ダイオード３ａ，３ｂの寄生容量のＦＥＴ１への影響を抑えることが可能となる。
【００３２】
以下に、実施の形態２の構成の有効性を示すため、計算結果を示す。
まず、ＦＥＴ１の入力インピーダンスを、図５に示すように、ＲＣの直列回路（Ｃ１，Ｒ１）で模擬する。また、ＦＥＴ１の入力端に並列にダイオード３ａ，３ｂの寄生容量（Ｃ２）を配置した回路図を図６に示す。さらに、ダイオード３ａ，３ｂの寄生容量とＦＥＴ１の入力端の間に抵抗９（Ｒ２）を挿入した回路図を図７に示す。なお、回路定数は、例として、Ｃ１＝１０ｐＦ，Ｒ１＝５０Ω，Ｃ２＝２ｐＦ，Ｒ２＝６０Ωとしている。
【００３３】
そして、図５〜７の回路において、入力端に５Ωを立て、その入力反射Ｓ（１，１）を計算した結果を図８に示す。図８において、符号８００が図５の回路に対する計算結果を示している。また、符号８０１が図６の回路に対する計算結果を示している。また、符号８０２が図７の回路に対する計算結果を示している。
図８の符号８００，８０１から、ＦＥＴ１にダイオード３ａ，３ｂを並列に直接接続すると、その入力反射に大きく影響を与えることがわかる。また、図８の符号８００〜８０２の比較から、ＦＥＴ１に抵抗９を介して並列にダイオード３ａ，３ｂを接続すると、ダイオード３ａ，３ｂの寄生容量の影響が抑えられることがわかる。これらから、実施の形態２における構成が有効に機能していることがわかる。
【００３４】
以上のように、この実施の形態２によれば、ＦＥＴ１とダイオード３ａ，３ｂとの間に抵抗９を設けたので、実施の形態１における効果に加え、ダイオード３ａ，３ｂの寄生容量のＦＥＴ１への影響を抑えることが可能となる。
【００３５】
実施の形態３．
実施の形態１，２では、半導体装置として、ＦＥＴ１と２つのダイオード３を用いたＥＳＤ保護回路２とを化合物半導体で構成した場合を示した。それに対して、実施の形態３では、半導体装置として、ＦＥＴ１と１つのダイオード３を用いた温度補償回路４とを化合物半導体で構成した場合について示す。
図９はこの発明の実施の形態３に係る半導体装置の構成を示す平面図であり、図１０は図９の半導体装置を用いた温度補償回路４とＦＥＴ１を示す等価回路図である。この図９に示す実施の形態３に係る半導体装置は、図１に示す実施の形態１に係る半導体装置から、ダイオード領域７ｂを取除いたものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
【００３６】
そして、図１０に示すように、ダイオード３ａに直列且つＦＥＴ１の入力端に並列に接続された電源１０と、ダイオード３ａと電源１０を接続する抵抗（第２の抵抗）１１とを設ける。なお、電源１０からは常に正の電圧が印加される。これにより、温度補償回路４を構成することができる。以下、図１０に示す構成により、温度補償回路４として機能する理由について説明する。
【００３７】
図１１はダイオード３の電流電圧特性の概要を示す図である。この図１１において、Ｖｆは順方向電圧である。
ここで、ＦＥＴ１に対して並列にダイオード３を図１０のように配置し、電源１０からＶｆよりも高い電圧を印加すると、ＶｆがＦＥＴ１の入力端に印加される。一方、ダイオード３は温度依存性を持ち、図１１に示すように、温度上昇に伴ってＶｆが負の方向に変動し、ＦＥＴ１への入力電圧が変化する。したがって、環境温度変化とともに利得が変動するのを保証する必要がある場合等のように温度上昇とともに印加電圧を減少させる必要がある場合、同回路により実現可能である。本回路は温度補償回路４として機能する。
【００３８】
また、実施の形態３に係る構成においても、図９に示すように、ＦＥＴ領域６の最下部に位置するソース電極６３ａを、ダイオード領域７ａのカソード電極７１ａとして共用している。よって、Ｌ１×Ｌ２の面積を従来構成に対して小型化することができる。
また、図１５，１６に示す従来構成のＦＥＴ領域６０とダイオード領域７０ａとを電気的に分離するために設けられていた素子分離領域８０ａ，８０ｂを単一の素子分離領域８ａに変更している。よって、Ｌ４×Ｌ１の面積を従来構成に対して小型化することができる。
【００３９】
また、ゲート電極６１とカソード電極７１ａとをエアブリッジ電極７３ａを介して束ねて接続している。これにより、線路の引き回しによる回路面積の拡大を抑えることができるため、従来構成に対して小型化することができる。
また、下側のソース電極６３のビアホール６４をカソード電極７１ａのビアホールとして共用している。よって、Ｌ３×Ｌ３の面積を従来構成に対して小型化することができる。
【００４０】
以上のように、この実施の形態３によれば、半導体装置として、ＦＥＴ１と１つのダイオード３を用いた温度補償回路４とを化合物半導体で構成した場合についても、実施の形態１と同様の効果を得ることができる。
【００４１】
実施の形態４．
実施の形態３では、ダイオード３ａを直接ＦＥＴ１の入力端に接続する構成について示した。それに対し、実施の形態４では、ＦＥＴ１の入力端に抵抗９を介してダイオード３ａを接続する構成について示す。
図１２はこの発明の実施の形態４に係る半導体装置の構成を示す平面図であり、図１３は図１２の半導体装置を用いた温度補償回路４とＦＥＴ１を示す等価回路図である。この図１２に示す実施の形態２に係る半導体装置は、図９に示す実施の形態３に係る半導体装置に、抵抗９を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
【００４２】
図９に示す実施の形態３の構成では、ダイオード３ａの寄生容量がＦＥＴ１に影響を与えるため、回路のＲＦ性能に悪影響を及ぼす。そこで、図１２，１３に示すように、ダイオード領域７ａのアノード電極７２ａとＦＥＴ領域６のゲート電極６１との間に、抵抗９を設ける。これにより、実施の形態２と同様に、ダイオード３ａの寄生容量のＦＥＴ１への影響を抑えることが可能となる。
【００４３】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４４】
１  ＦＥＴ、２  ＥＳＤ保護回路、３  ダイオード、４  温度補償回路、５  半導体基板、６  ＦＥＴ領域、７  ダイオード領域、８  素子分離領域、９  抵抗、１０  電源、１１  抵抗（第２の抵抗）、５１  絶縁性半導体基板、５２  バッファ層、５３  チャネル層、５４  バリア層、５５  保護膜、５６  上部配線層、５７  ドープ層、６１  ゲート電極、６２  ドレイン電極、６３  ソース電極、６４  ビアホール、７１  カソード電極、７２  アノード電極、７３  エアブリッジ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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