(57)【要約】【課題】書き込み電流の最適化を図る。【解決手段】実施形態に係わる不揮発性半導体メモリは、直列接続される抵抗変化素子R及びトランジスタTを含むメモリセルMCと、トランジスタTの制御端子に接続される第１の導電線WLと、第１の書き込みにおいて、第１の電位を第１の導電線WLに印加し、第２の書き込みにおいて、第１の電位よりも大きい第２の電位を第１の導電線WLに印加するドライバと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２の端子を有する抵抗変化素子と、
第３及び第４の端子並びに制御端子を有し、前記第３の端子が前記抵抗変化素子の前記第２の端子に電気的に接続される、トランジスタと、
前記トランジスタの前記制御端子に電気的に接続され、
第１の書き込みにおいて、第１の電位を前記制御端子に印加し、第２の書き込みにおいて、前記第１の電位よりも大きい第２の電位を前記制御端子に印加する、第１のドライバと、
を具備する不揮発性半導体メモリ。
【請求項２】
前記第１及び第４の端子に電気的に接続され、前記第１の書き込みにおいて、前記第４の端子の電位よりも大きい電位を前記第１の端子に印加し、前記第２の書き込みにおいて、前記第１の端子の電位よりも大きい電位を前記第４の端子に印加する、第２のドライバと、をさらに具備する、請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記抵抗変化素子は、前記第１の書き込みにより第１の抵抗を有し、前記第２の書き込みにより前記第１の抵抗よりも小さい第２の抵抗を有する、磁気抵抗効果素子である、請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記抵抗変化素子は、前記第１の書き込みにより第１の抵抗を有し、前記第２の書き込みにより前記第１の抵抗よりも大きい第２の抵抗を有する、磁気抵抗効果素子である、請求項１又は２に記載の不揮発性半導体メモリ。
【請求項５】
前記抵抗変化素子は、前記第１の書き込みによりアンチパラレル状態へ変化し、前記第２の書き込みによりパラレル状態へ変化する、磁気抵抗効果素子である、請求項１又は２に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
STT (Spin Transfer Torque)-MRAM (Magnetic Random Access Memory)などの不揮発性半導体メモリは、例えば、直列接続された抵抗変化素子と選択トランジスタ（Field Effect Transistor: FET）とを含むメモリセルを備える。また、抵抗変化素子の抵抗値は、抵抗変化素子から選択トランジスタに向かう第１の電流により第１の値に変化し、選択トランジスタから抵抗変化素子に向かう第２の電流により第２の値に変化する。
【０００３】
しかし、抵抗変化素子を第１の値に変化させる第１の書き込みでは、選択トランジスタのソース及びドレイン間の電圧を上げると、これに比例して第１の電流が上がるのに対して、抵抗変化素子を第２の値に変化させる第２の書き込みでは、選択トランジスタのソース及びドレイン間の電圧を上げても、第２の電流が十分に上がらない、という飽和現象が発生する。これは、第２の書き込みでは、選択トランジスタのソース電位（低電位側の電位）が抵抗変化素子の抵抗値により上昇するためである。
【０００４】
従って、第２の書き込みにおいて、第２の電流を大きくするためにゲート電位（ワード線の電位）を上げると、第１の書き込みにおいて、第１の電流が必要以上に大きくなるため、抵抗変化素子の劣化を早めてしまう。一方、第１の書き込みにおいて、適切な第１の電流を得るためにゲート電位の最適化を図ると、第２の書き込みにおいて、第２の電流が小さくなり過ぎ、書き込みエラー率が増加する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９８４１６号公報
【特許文献２】特開２０１３−１１４７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、互いに異なる向きの第１及び第２の電流により書き込みを行う不揮発性半導体メモリにおいて、抵抗変化素子の劣化や書き込みエラー率の増加なく、第１及び第２の電流を最適化する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性半導体メモリは、第１及び第２の端子を有する抵抗変化素子と、第３及び第４の端子並びに制御端子を有し、前記第３の端子が前記抵抗変化素子の前記第２の端子に電気的に接続される、トランジスタと、前記トランジスタの前記制御端子に電気的に接続され、第１の書き込みにおいて、第１の電位を前記制御端子に印加し、第２の書き込みにおいて、前記第１の電位よりも大きい第２の電位を前記制御端子に印加する、第１のドライバと、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施例に係わる不揮発性半導体メモリを示す図。
【図２】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図３】第１及び第２の書き込みとワード線の電位との関係を示す図。
【図４】不揮発性半導体メモリのメモリセルを示す図。
【図５】図４のメモリセルに対する書き込み動作を示す図。
【図６】第１の書き込みでの電位関係を示す図。
【図７】第２の書き込みでの電位関係を示す図。
【図８】第１の書き込みでの抵抗変化素子の状態の変化を示す図。
【図９】第２の書き込みでの抵抗変化素子の状態の変化を示す図。
【図１０】第２の実施例に係わる抵抗変化素子のヒステリシス曲線を示す図。
【図１１】第１及び第２の書き込みと抵抗変化素子の状態との関係を示す図。
【図１２】不揮発性半導体メモリのメモリセルを示す図。
【図１３】図１２のメモリセルに対する書き込み動作を示す図。
【図１４】第１の書き込みでの電位関係を示す図。
【図１５】第２の書き込みでの電位関係を示す図。
【図１６】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図１７】第３の実施例に係わるメモリセルを示す図。
【図１８】図１７のメモリセルに対する書き込み動作を示す図。
【図１９】第１の書き込みでの電位関係を示す図。
【図２０】第２の書き込みでの電位関係を示す図。
【図２１】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図２２】第４の実施例に係わるメモリセルを示す図。
【図２３】図２２のメモリセルに対する書き込み動作を示す図。
【図２４】第１の書き込みでの電位関係を示す図。
【図２５】第２の書き込みでの電位関係を示す図。
【図２６】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図２７】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図２８】第５の実施例に係わるメモリセルを示す図。
【図２９】図２８のメモリセルに対する書き込み動作を示す図。
【図３０】第１の書き込みでの電位関係を示す図。
【図３１】第２の書き込みでの電位関係を示す図。
【図３２】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図３３】ワード線の電位をパラメータとしてVwriteとIwriteとの関係を示す図。
【図３４】第６の実施例に係わるメモリセルを示す図。
【図３５】第７の実施例に係わる不揮発性半導体メモリを示す図。
【図３６】ワード線ドライバの例を示す図。
【図３７】バッファ回路の例を示す図。
【図３８】バッファ回路の例を示す図。
【図３９】図３６のワード線ドライバの動作をまとめた図。
【図４０】書き込みドライバの例を示す図。
【図４１】“１”−書き込み時の書き込みドライバを示す図。
【図４２】“０”−書き込み時の書き込みドライバを示す図。
【図４３】図４０の書き込みドライバの動作をまとめた図。
【図４４】書き込み制御信号を生成する回路の例を示す図。
【図４５】図４４の回路の動作を示す図。
【図４６】第８の実施例に係わる動作タイミングを示す図。
【図４７】第８の実施例に係わる動作タイミングを示す図。
【図４８】第８の実施例に係わる動作タイミングを示す図。
【図４９】第８の実施例に係わる動作タイミングを示す図。
【図５０】第８の実施例に係わる動作タイミングを示す図。
【図５１】第８の実施例に係わる動作タイミングを示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施例を説明する。
【００１０】
以下の実施例は、メモリセルが直列接続された抵抗変化素子と選択トランジスタ（FET）とを含む不揮発性半導体メモリ、例えば、STT-MRAMを対象とする。
【００１１】
ここで、抵抗変化素子とは、２つ又はそれを超える抵抗状態のうちの１つを選択的に記憶可能な素子のことであり、磁気抵抗効果素子、相変化素子など、を含む。また、選択トランジスタとは、抵抗変化素子に書き込み電流を選択的に流すための素子であり、アクセストランジスタとも呼ばれる。
【００１２】
例えば、抵抗変化素子の抵抗値を第１の値に変化させるとき、選択トランジスタは、抵抗変化素子から選択トランジスタに向かう第１の電流を流す。また、抵抗変化素子の抵抗値を第２の値に変化させるとき、選択トランジスタは、選択トランジスタから抵抗変化素子に向かう第２の電流を流す。
【００１３】
このような不揮発性半導体メモリにおいて、以下の実施例では、抵抗変化素子の劣化や書き込みエラー率の増加なく、第１及び第２の電流を最適化する技術を説明する。
【００１４】
（第１の実施例）  
図１は、第１の実施例に係わる不揮発性半導体メモリを示している。
【００１５】
メモリセルMCは、ビット線対BL, bBL間に接続される。メモリセルMCは、直列接続された抵抗変化素子Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BL側に配置され、選択トランジスタTは、ビット線bBL側に配置される。
【００１６】
選択トランジスタT側に配置されるビット線bBLは、例えば、リード時に接地電位が印加されるソース線として機能する。従って、ビット線bBLは、ソース線SLと呼ばれることもある。
【００１７】
選択トランジスタTの制御端子（ゲート）は、ワード線WLに接続される。例えば、ワード線WLは、第１の方向に延び、ビット線対BL, bBLは、第１の方向に交差する第２の方向に延びる。
【００１８】
このようなメモリセルMCにおいて、例えば、抵抗変化素子Rの抵抗値を第１の値に変化させる第１の書き込みでは、ワード線WLは、選択電位VWL(= VWL1)に設定され、ビット線BLは、書き込み電位（例えば、プラス電位）Vwriteに設定され、ビット線bBLは、書き込み電位Vwriteよりも低い電位（例えば、接地電位）Vssに設定される。
【００１９】
この時、選択トランジスタTは、抵抗変化素子Rから選択トランジスタTに向かう第１の電流I1を流す。抵抗変化素子Rの抵抗値は、第１の電流I1により、例えば、第１の値に変化する。
【００２０】
第１の書き込みでのメモリセルMCの等価回路は、同図に示すように、選択トランジスタTのソース(S）がビット線bBL側（Vss側）となり、選択トランジスタTのドレイン(D）が抵抗変化素子R側となる。
【００２１】
一方、抵抗変化素子Rの抵抗値を第１の値とは異なる第２の値に変化させる第２の書き込みでは、ワード線WLは、選択電位VWL(= VWL2)に設定され、ビット線bBLは、書き込み電位（例えば、プラス電位）Vwriteに設定され、ビット線BLは、書き込み電位Vwriteよりも低い電位（例えば、接地電位）Vssに設定される。
【００２２】
この時、選択トランジスタTは、選択トランジスタTから抵抗変化素子Rに向かう第２の電流I2を流す。抵抗変化素子Rの抵抗値は、第２の電流I2により、例えば、第２の値に変化する。
【００２３】
第２の書き込みでのメモリセルMCの等価回路は、同図に示すように、選択トランジスタTのソース(S）が抵抗変化素子R側となり、選択トランジスタTのドレイン(D）がビット線BL側（Vwrite側）となる。
【００２４】
ここで、選択トランジスタTが配置される半導体基板の電位をVssと仮定すると、図２に示すように、第１の書き込みでは、第１の電流I1は、選択トランジスタTのソース(S)及びドレイン(D)間の電圧の上昇に比例して上昇する。従って、抵抗変化素子Rの抵抗値を第１の値に変化させるための第１の電流I1の最適化は行い易い。
【００２５】
しかし、第２の書き込みでは、選択トランジスタTのソース(S)及びドレイン(D)間の電圧を上げても、第２の電流I2が十分に上がらない、という飽和現象が発生する。これは、第２の書き込みでは、選択トランジスタTのソース(S)電位が抵抗変化素子Rの抵抗値により上昇し、基板バイアス効果が発生するためである。
【００２６】
従って、抵抗変化素子Rの抵抗値を第２の値に変化させるための第２の電流I2の最適化は行い難い。
【００２７】
そこで、図３に示すように、第２の書き込みでのワード線の電位VWL(= VWL2)は、第１の書き込みでのワード線の電位VWL(= VWL1)よりも大きく設定される。この場合、図２に示すように、VWL2を用いて第２の書き込みを行うときの飽和曲線（実線）は、VWL1を用いて第２の書き込みを行うときの飽和曲線（破線）よりも、書き込み電流Iwriteが大きくなる方向にΔだけシフトする。
【００２８】
即ち、図２に示すように、第２の書き込みでのソース(S)及びドレイン(D)間の電圧をVxと仮定したとき、VWL2を用いて第２の書き込みを行うときの書き込み電流（第２の電流）I2’は、VWL1を用いて第２の書き込みを行うときの書き込み電流（第２の電流）I2よりも大きくなる。
【００２９】
従って、抵抗変化素子Rの抵抗値を第２の値に変化させるための第２の電流I2’の最適化が行い易くなる。
【００３０】
以上のように、第１及び第２の電流の最適化を行うことができるため、第１及び第２の書き込みにおいて、抵抗変化素子の劣化や、書き込みエラー率の増加など、が発生することがない。
【００３１】
但し、上述の例によれば、第１の書き込みでのワード線の電位VWL1と第２の書き込みでのワード線の電位VWL2とは、互いに異なる。一方、第１の書き込みの対象となるメモリセルと第２の書き込みの対象となるメモリセルとは、同一のワード線に接続されるのが一般的である。
【００３２】
このため、第１及び第２の書き込みは、異なるタイミングで行われる。例えば、第１の書き込みは、第２の書き込み前に行ってもよいし、第１の書き込みは、第２の書き込み後に行ってもよい。また、第１及び第２の書き込みは、連続して行ってもよいし、不連続に行ってもよい。ここで、連続とは、第１及び第２の書き込みの間に時間的間隔（スタンバイ期間）が存在しないことであり、不連続とは、第１及び第２の書き込みの間に時間的間隔が存在することである。
【００３３】
以下、第２の書き込みが第１の書き込み後に連続して行われる例を説明する。
【００３４】
図４は、不揮発性半導体メモリのメモリセルを示している。
【００３５】
第１のカラムCOLmのメモリセルMCmは、ビット線対BLm, bBLm間に接続される。メモリセルMCmは、直列接続された抵抗変化素子Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLm側に配置され、選択トランジスタTは、ビット線bBLm側に配置される。
【００３６】
第２のカラムCOLnのメモリセルMCnは、ビット線対BLn, bBLn間に接続される。メモリセルMCnは、直列接続された抵抗変化素子Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLn側に配置され、選択トランジスタTは、ビット線bBLn側に配置される。
【００３７】
メモリセルMCm内の選択トランジスタTの制御端子（ゲート）及びメモリセルMCn内の選択トランジスタTの制御端子（ゲート）は、ワード線WLに接続される。
【００３８】
図５は、図４のメモリセルに対する書き込み動作を示している。
【００３９】
本例では、第１のカラムCOLmのメモリセルMCmに対して、第１のデータを書き込む第１の書き込みを実行し、第２のカラムCOLnのメモリセルMCnに対して、第２のデータを書き込む第２の書き込みを実行する。
【００４０】
初期状態において、ワード線WL、ビット線対BLm, bBLm、及び、ビット線対BLn, bBLnは、それぞれ、接地電位Vssに設定されていると仮定する。
【００４１】
まず、ワード線WLの電位がVssからVWL1（例えば、1.2V）変更され、ビット線BLmの電位がVssからVwrite（例えば、0.6V）に変更される。この時、例えば、図６に示すように、カラムCOLmのメモリセルMCmにおいて、第１の電流I1は、抵抗変化素子Rから選択トランジスタTに向かって流れるため、抵抗変化素子Rを第１の値に変化させる第１の書き込みが行われる。
【００４２】
一方、カラムCOLnのメモリセルMCnでは、ビット線対BLn, bBLnの電位は、共に、Vssであるため、ワード線WLの電位がVWL1のときに、メモリセルMCn内の抵抗変化素子Rに対して書き込みが行われることはない。
【００４３】
この後、ワード線WLの電位がVWL1からVWL2（例えば、1.4V）に変更され、ビット線BLmの電位がVwriteからVssに変更され、ビット線bBLnの電位がVssからVwrite（例えば、0.6V）に変更される。この時、例えば、図７に示すように、カラムCOLnのメモリセルMCnにおいて、第２の電流I2’は、選択トランジスタTから抵抗変化素子Rに向かって流れるため、抵抗変化素子Rを第２の値に変化させる第２の書き込みが行われる。
【００４４】
一方、カラムCOLmのメモリセルMCmでは、ビット線対BLm, bBLmの電位は、共に、Vssであるため、ワード線WLの電位がVWL2のときに、メモリセルMCm内の抵抗変化素子Rに対して書き込みが行われることはない。
【００４５】
尚、第１及び第２の書き込みにおいて、メモリセルMCmに第１の電流I1を流す期間とメモリセルMCnに第２の電流I2’を流す期間とは、同じであってもよいし、互いに異なっていてもよい。これら期間は、例えば、VWL1、VWL2、及び、Vwriteの期間をそれぞれ制御することにより変えることができる。
【００４６】
第１の実施例によれば、第１及び第２の電流（書き込み電流）の向きに応じて、ワード線の電位を異ならせている。即ち、選択トランジスタのソース電位が上昇するモード（第２の書き込み）では、通常のワード線の電位VWL1よりも大きなワード線の電位VWL2を用いて書き込みを行うことにより、第１及び第２の電流の最適化を行うことができる。
【００４７】
従って、第１及び第２の書き込みにおいて、抵抗変化素子の劣化や、書き込みエラー率の増加など、が発生することがない。また、第１及び第２の電流の最適化により、書き込み時の消費電力が削減される。さらに、選択トランジスタのサイズを必要以上に大きくする必要がないため、メモリセルの縮小にも貢献できる。
【００４８】
（第２の実施例）  
第２の実施例は、第１の実施例における抵抗変化素子が磁気抵抗効果素子である場合に関する。抵抗変化素子が磁気抵抗効果素子である不揮発性半導体メモリは、磁気ランダムアクセスメモリ、例えば、STT(Spin Transfer Trque)-MRAMと呼ばれる。
【００４９】
磁気抵抗効果素子は、例えば、図８及び図９に示すように、不変の磁化を持つ第１の磁性層（参照層）11と、可変の磁化を持つ第２の磁性層（記憶層）12と、それらの間の非磁性層（トンネルバリア層）13と、を備える。第１の磁性層11は、ピンド層（P）と呼ばれ、第２の磁性層12は、フリー層（F）と呼ばれることもある。
【００５０】
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
【００５１】
また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗効果素子に流すことにより第１の磁性層（記憶層）１２の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
【００５２】
例えば、図８に示すように、スピン注入電流I1を第１の磁性層11から第２の磁性層12に向かって流すとき、第２の磁性層12から第１の磁性層11に向かう電子のうち第１の磁性層11の磁化と逆向きにスピン偏極された電子は、第２の磁性層12内に戻される。その結果、第２の磁性層12の磁化は、第１の磁性層11の磁化と逆向きのスピントルクを受ける。従って、磁気抵抗効果素子は、第１及び第２の磁性層11, 12の磁化方向が互いに逆となるアンチパラレル状態に変化する。
【００５３】
また、例えば、図９に示すように、スピン注入電流I2’を第２の磁性層12から第１の磁性層11に向かって流すとき、第１の磁性層11の磁化と同じ向きにスピン偏極された電子が第２の磁性層12内に注入される。その結果、第２の磁性層12の磁化は、第１の磁性層11の磁化と同じ向きのスピントルクを受ける。従って、磁気抵抗効果素子は、第１及び第２の磁性層11, 12の磁化方向が互いに同じとなるパラレル状態に変化する。
【００５４】
尚、図８及び図９の例では、第１及び第２の磁性層11, 12の磁化は、膜面(Film surface)に垂直な方向、即ち、第１及び第２の磁性層11, 12が積層される方向に残留磁化を有するが、これに代えて、第１及び第２の磁性層11, 12の磁化は、膜面に平行な方向に残留磁化を有していてもよい。
【００５５】
また、第１の磁性層11の磁化は、第２の磁性層12側を向いた状態で固定されているが、これに代えて、第２の磁性層12とは反対側を向いた状態で固定されていてもよい。
【００５６】
このような磁気抵抗効果素子は、例えば、パラレル状態のときに低抵抗値を有し、アンチパラレル状態のときに高抵抗値を有する。また、例えば、パラレル状態は、“０”−状態に対応し、アンチパラレル状態は、“１”−状態に対応する。
【００５７】
さらに、磁気抵抗効果素子をアンチパラレル状態に変化させるために必要なスピン注入電流I2’は、磁気抵抗効果素子をパラレル状態に変化させるために必要なスピン注入電流I1よりも大きいのが一般的である。
【００５８】
即ち、抵抗変化素子としての磁気抵抗効果素子のヒステリシス曲線は、例えば、図１０に示すようになる。但し、図１０において、横軸は、書き込み電流としてのスピン注入電流の大きさを示し、縦軸は、記憶層としての第２の磁性層12の残留磁化の方向を示している。また、Ip2apは、磁気抵抗効果素子をアンチパラレル状態に変化させるために必要なスピン注入電流I2’に相当し、Iap2pは、磁気抵抗効果素子をパラレル状態に変化させるために必要なスピン注入電流I1に相当する。
【００５９】
以上より、磁気ランダムアクセスメモリでは、アンチパラレル書き込み（“１”−書き込み）において、大きな書き込み電流Ia2ap（例えば、100μA）を発生し易くするため、選択トランジスタのソースをVss側とする。従って、アンチパラレル書き込みでは、磁化反転に必要な書き込み電流Ia2apを得ることができる。
【００６０】
しかし、この場合、パラレル書き込み（“０”−書き込み）において選択トランジスタのソースが磁気抵抗効果素子側となる。即ち、パラレル書き込みでは、選択トランジスタのソース電位の上昇に起因する基板バイアス効果（書き込み電流の飽和現象）が発生するため、磁化反転に必要な書き込み電流Iap2p（例えば、50μA）を得ることが難くなる。
【００６１】
そこで、図１１に示すように、アンチパラレル書き込みを、第１の実施例における第１の書き込みに対応させ、パラレル書き込みを、第１の実施例における第２の書き込みに対応させるのが望ましい。
【００６２】
即ち、アンチパラレル書き込みを第１の書き込みに対応させても、選択トランジスタのソース電位の上昇に起因する基板バイアス効果（書き込み電流の飽和現象）が発生しないため、アンチパラレル状態に変化させるために必要なスピン注入電流Ip2ap (=I2’)の最適化は行い易くなる。
【００６３】
また、パラレル書き込みを第２の書き込みに対応させれば、選択トランジスタのソース電位の上昇に起因する基板バイアス効果（書き込み電流の飽和現象）が発生しても、第１の書き込みで使用するワード線の電位VWL1よりも大きなワード線の電位VWL2を使用するため、パラレル状態に変化させるために必要なスピン注入電流Iap2p (=I1)の最適化も行い易くなる。
【００６４】
図１２は、不揮発性半導体メモリのメモリセルを示している。
【００６５】
図１２は、図４のメモリセルに対応する。同図において、図４と同じ要素には、同じ符号を付してある。
【００６６】
第１のカラムCOLmのメモリセルMCmは、ビット線対BLm, bBLm間に接続される。メモリセルMCmは、直列接続された抵抗変化素子（磁気抵抗効果素子）Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLm側に配置され、選択トランジスタTは、ビット線bBLm側に配置される。
【００６７】
メモリセルMCm内の抵抗変化素子Rは、ビット線BLmから選択トランジスタTに向かって、第１の磁性層（参照層）11、非磁性層（トンネルバリア層）13、及び、第２の磁性層（記憶層）12の積層構造を備える。
【００６８】
第２のカラムCOLnのメモリセルMCnは、ビット線対BLn, bBLn間に接続される。メモリセルMCnは、直列接続された抵抗変化素子（磁気抵抗効果素子）Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLn側に配置され、選択トランジスタTは、ビット線bBLn側に配置される。
【００６９】
メモリセルMCn内の抵抗変化素子Rは、ビット線BLnから選択トランジスタTに向かって、第１の磁性層（参照層）11、非磁性層（トンネルバリア層）13、及び、第２の磁性層（記憶層）12の積層構造を備える。
【００７０】
メモリセルMCm内の選択トランジスタTの制御端子（ゲート）及びメモリセルMCn内の選択トランジスタTの制御端子（ゲート）は、ワード線WLに接続される。
【００７１】
図１３は、図１２のメモリセルに対する書き込み動作を示している。
【００７２】
本例では、第１のカラムCOLmのメモリセルMCmに対して、第１のデータを書き込む第１の書き込みを実行し、第２のカラムCOLnのメモリセルMCnに対して、第２のデータを書き込む第２の書き込みを実行する。
【００７３】
初期状態において、ワード線WL、ビット線対BLm, bBLm、及び、ビット線対BLn, bBLnは、それぞれ、接地電位Vssに設定されていると仮定する。
【００７４】
まず、ワード線WLの電位がVssからVWL1に変更され、ビット線BLmの電位がVssからVwriteに変更される。この時、例えば、図１４に示すように、カラムCOLmのメモリセルMCmにおいて、第１の電流Ip2apは、抵抗変化素子Rから選択トランジスタTに向かって流れる。従って、例えば、図８の原理により、抵抗変化素子Rは、第１の値（アンチパラレル状態）に変化する。
【００７５】
一方、カラムCOLnのメモリセルMCnでは、ビット線対BLn, bBLnの電位は、共に、Vssであるため、ワード線WLの電位がVWL1のときに、メモリセルMCn内の抵抗変化素子Rに対して書き込みが行われることはない。
【００７６】
この後、ワード線WLの電位がVWL1からVWL2に変更され、ビット線BLmの電位がVwriteからVssに変更され、ビット線bBLnの電位がVssからVwriteに変更される。この時、例えば、図１５に示すように、カラムCOLnのメモリセルMCnにおいて、第２の電流Iap2p’は、選択トランジスタTから抵抗変化素子Rに向かって流れる。従って、例えば、図９の原理により、抵抗変化素子Rは、第２の値（パラレル状態）に変化する。
【００７７】
一方、カラムCOLmのメモリセルMCmでは、ビット線対BLm, bBLmの電位は、共に、Vssであるため、ワード線WLの電位がVWL2のときに、メモリセルMCm内の抵抗変化素子Rに対して書き込みが行われることはない。
【００７８】
第２の実施例によれば、第１及び第２の電流（書き込み電流）Ip2ap, Iap2p’の向きに応じて、ワード線WLの電位を異ならせている。
【００７９】
即ち、図１６に示すように、選択トランジスタTのソース電位が上昇するモード（第２の書き込み）では、第１の書き込みで使用するワード線の電位VWL1よりも大きなワード線の電位VWL2を用いて書き込みを行う。これにより、書き込み電位VwriteがVxのとき、第２の書き込みで使用する書き込み電流（第２の電流）は、Iap2pからIap2p’に増加（increase）する。
【００８０】
従って、第１及び第２の電流Ip2ap, Iap2p’の最適化を行うことができる。
【００８１】
（第３の実施例）  
第３の実施例は、第２の実施例の変形例である。このため、第３の実施例において、第２の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【００８２】
図１７は、不揮発性半導体メモリのメモリセルを示している。
【００８３】
図１７のメモリセルは、図１２のメモリセルと比べると、抵抗変化素子（磁気抵抗効果素子）R内の第１の磁性層（参照層）11、第２の磁性層（記憶層）12、及び、非磁性層（トンネルバリア層）13の並び方に特徴を有する。
【００８４】
即ち、メモリセルMCm内の抵抗変化素子Rは、選択トランジスタTからビット線BLmに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。また、メモリセルMCn内の抵抗変化素子Rは、選択トランジスタTからビット線BLnに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。
【００８５】
それ以外については、第２の実施例と同じである。
【００８６】
図１８は、図１７のメモリセルに対する書き込み動作を示している。
【００８７】
本例では、第１のカラムCOLmのメモリセルMCmに対して、第１のデータを書き込む第１の書き込みを実行し、第２のカラムCOLnのメモリセルMCnに対して、第２のデータを書き込む第２の書き込みを実行する。
【００８８】
初期状態において、ワード線WL、ビット線対BLm, bBLm、及び、ビット線対BLn, bBLnは、それぞれ、接地電位Vssに設定されていると仮定する。
【００８９】
まず、ワード線WLの電位がVssからVWL1に変更され、ビット線BLmの電位がVssからVwriteに変更される。この時、例えば、図１９に示すように、カラムCOLmのメモリセルMCmにおいて、第１の電流Iap2pは、抵抗変化素子Rから選択トランジスタTに向かって流れる。従って、例えば、図９の原理により、抵抗変化素子Rは、第１の値（パラレル状態）に変化する。
【００９０】
一方、カラムCOLnのメモリセルMCnでは、ビット線対BLn, bBLnの電位は、共に、Vssであるため、ワード線WLの電位がVWL1のときに、メモリセルMCn内の抵抗変化素子Rに対して書き込みが行われることはない。
【００９１】
この後、ワード線WLの電位がVWL1からVWL2に変更され、ビット線BLmの電位がVwriteからVssに変更され、ビット線bBLnの電位がVssからVwriteに変更される。この時、例えば、図２０に示すように、カラムCOLnのメモリセルMCnにおいて、第２の電流Ip2ap’は、選択トランジスタTから抵抗変化素子Rに向かって流れる。従って、例えば、図８の原理により、抵抗変化素子Rは、第２の値（アンチパラレル状態）に変化する。
【００９２】
一方、カラムCOLmのメモリセルMCmでは、ビット線対BLm, bBLmの電位は、共に、Vssであるため、ワード線WLの電位がVWL2のときに、メモリセルMCm内の抵抗変化素子Rに対して書き込みが行われることはない。
【００９３】
第２の実施例によれば、第１及び第２の電流（書き込み電流）Iap2p, Ip2ap’の向きに応じて、ワード線WLの電位を異ならせている。
【００９４】
即ち、図２１に示すように、選択トランジスタTのソース電位が上昇するモード（第２の書き込み）では、第１の書き込みで使用するワード線の電位VWL1よりも大きなワード線の電位VWL2を用いて書き込みを行う。これにより、書き込み電位VwriteがVxのとき、第２の書き込みで使用する書き込み電流（第２の電流）は、Ip2apからIp2ap’に増加（increase）する。
【００９５】
従って、第１及び第２の電流Iap2p, Ip2ap’の最適化を行うことができる。
【００９６】
（第４の実施例）  
第４の実施例は、第２の実施例の変形例である。このため、第４の実施例において、第２の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【００９７】
図２２は、不揮発性半導体メモリのメモリセルを示している。
【００９８】
図２２のメモリセルは、図１２のメモリセルと比べると、１ビットデータを２つのメモリセルに記憶する２セル／１ビットタイプの不揮発性半導体メモリである点に特徴を有する。即ち、図１２のメモリセルでは、１ビットデータは、例えば、カラムCOLm内の１つのメモリセルMCm内の抵抗変化素子Rに記憶される。これに対し、図２２のメモリセルでは、１ビットデータは、例えば、カラムCOLm内の２つのメモリセルMCm, MCm’内の２つの抵抗変化素子Rに、相補データとして記憶される。
【００９９】
第１のカラムCOLmのメモリセルMCmは、ビット線対BLm, bBLm間に接続される。メモリセルMCmは、直列接続された抵抗変化素子（磁気抵抗効果素子）Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLm側に配置され、選択トランジスタTは、ビット線bBLm側に配置される。
【０１００】
メモリセルMCm内の抵抗変化素子Rは、ビット線BLmから選択トランジスタTに向かって、第１の磁性層（参照層）11、非磁性層（トンネルバリア層）13、及び、第２の磁性層（記憶層）12の積層構造を備える。
【０１０１】
第１のカラムCOLmのメモリセルMCm’は、ビット線対BLm’, bBLm’間に接続される。メモリセルMCm’は、直列接続された抵抗変化素子Rと選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLm’側に配置され、選択トランジスタTは、ビット線bBLm’側に配置される。
【０１０２】
メモリセルMCm’内の抵抗変化素子Rは、ビット線BLm’から選択トランジスタTに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。
【０１０３】
メモリセルMCm’内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順は、メモリセルMCm内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順と同じである。
【０１０４】
第２のカラムCOLnのメモリセルMCnは、ビット線対BLn, bBLn間に接続される。メモリセルMCnは、直列接続された抵抗変化素子Rと選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLn側に配置され、選択トランジスタTは、ビット線bBLn側に配置される。
【０１０５】
メモリセルMCn内の抵抗変化素子Rは、ビット線BLnから選択トランジスタTに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。
【０１０６】
第２のカラムCOLnのメモリセルMCn’は、ビット線対BLn’, bBLn’間に接続される。メモリセルMCn’は、直列接続された抵抗変化素子Rと選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLn’側に配置され、選択トランジスタTは、ビット線bBLn’側に配置される。
【０１０７】
メモリセルMCn’内の抵抗変化素子Rは、ビット線BLn’から選択トランジスタTに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。
【０１０８】
メモリセルMCn’内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順は、メモリセルMCn内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順と同じである。
【０１０９】
メモリセルMCm, MCm’内の選択トランジスタTの制御端子（ゲート）及びメモリセルMCn, MCn’内の選択トランジスタTの制御端子（ゲート）は、ワード線WLに接続される。
【０１１０】
図２３は、図２２のメモリセルに対する書き込み動作を示している。
【０１１１】
本例では、第１のカラムCOLmのメモリセルMCmに対して、第１のデータを書き込む第１の書き込みを実行し、第２のカラムCOLnのメモリセルMCnに対して、第２のデータを書き込む第２の書き込みを実行する。
【０１１２】
初期状態において、ワード線WL、ビット線対BLm, bBLm、ビット線対BLm’, bBLm’、ビット線対BLn, bBLn、及び、ビット線対BLn’, bBLn’、は、それぞれ、接地電位Vssに設定されていると仮定する。
【０１１３】
まず、ワード線WLの電位がVssからVWL1に変更され、ビット線BLm, bBLm’の電位がVssからVwriteに変更される。
【０１１４】
この時、例えば、図２４に示すように、カラムCOLmのメモリセルMCmにおいて、第１の電流I1p2apは、抵抗変化素子Rから選択トランジスタTに向かって流れる。従って、例えば、図８の原理により、抵抗変化素子Rは、第１の値（アンチパラレル状態）に変化する。また、カラムCOLmのメモリセルMCm’において、第１の電流I1ap2pは、選択トランジスタTから抵抗変化素子Rに向かって流れる。従って、例えば、図９の原理により、抵抗変化素子Rは、第２の値（パラレル状態）に変化する。
【０１１５】
一方、カラムCOLnのメモリセルMCnでは、ビット線対BLn, bBLn及びビット線対BLn’, bBLn’の電位は、それぞれ、Vssであるため、ワード線WLの電位がVWL1のときに、メモリセルMCn, MCn’内の抵抗変化素子Rに対して書き込みが行われることはない。
【０１１６】
この後、ワード線WLの電位がVWL1からVWL2に変更され、ビット線BLm, bBLm’の電位がVwriteからVssに変更され、ビット線bBLn, BLn’の電位がVssからVwriteに変更される。
【０１１７】
この時、例えば、図２５に示すように、カラムCOLnのメモリセルMCnにおいて、第２の電流I2ap2p’は、選択トランジスタTから抵抗変化素子Rに向かって流れる。従って、例えば、図９の原理により、抵抗変化素子Rは、第２の値（パラレル状態）に変化する。また、カラムCOLnのメモリセルMCn’において、第２の電流I2p2ap’は、抵抗変化素子Rから選択トランジスタTに向かって流れる。従って、例えば、図８の原理により、抵抗変化素子Rは、第１の値（アンチパラレル状態）に変化する。
【０１１８】
一方、カラムCOLmのメモリセルMCm, MBm’では、ビット線対BLm, bBLm及びビット線対BLm’, bBLm’の電位は、それぞれ、Vssであるため、ワード線WLの電位がVWL2のときに、メモリセルMCm, MCm’内の抵抗変化素子Rに対して書き込みが行われることはない。
【０１１９】
第４の実施例によれば、図２６に示すように、第１の書き込みでは、ワード線の電位としてVWL1が使用される。
【０１２０】
この時、メモリセルMCmでは、選択トランジスタTのソース電位が上昇するモード（書き込み電流の飽和現象）が発生しないため、書き込み電位Vwrite(=Vx)により最適化された第１の電流（書き込み電流）I1p2apを用いて、アンチパラレル書き込みを行うことができる。
【０１２１】
また、メモリセルMCm’では、選択トランジスタTのソース電位が上昇するモードが発生するが、小さな書き込み電流により書き込みを行うことができるパラレル書き込みであるため、書き込み電位Vwrite(=Vx)により最適化された第１の電流（書き込み電流）I1ap2pを用いて、パラレル書き込みを行うことができる。
【０１２２】
一方、図２７に示すように、第２の書き込みでは、メモリセルMCnにおいて、選択トランジスタTのソース電位が上昇するモードが発生する。しかし、第２の書き込みでは、ワード線の電位として、VWL1よりも大きなVWL2が使用される。即ち、メモリセルMCnに流れる第２の電流（書き込み電流）は、I2ap2pからIap2p’に増加（increase）する。
【０１２３】
従って、書き込み電位Vwrite(=Vx)により最適化された第２の電流I2ap2p’を用いて、パラレル書き込みを行うことができる。
【０１２４】
また、第２の書き込みでは、メモリセルMCn’において、選択トランジスタTのソース電位が上昇するモードが発生しない。また、第２の書き込みでは、ワード線の電位として、VWL1よりも大きなVWL2が使用される。即ち、メモリセルMCn’に流れる第２の電流（書き込み電流）は、I2p2apからIp2ap’に増加（increase）する。
【０１２５】
従って、書き込み電位Vwrite(=Vx)により最適化された第２の電流I2p2ap’を用いて、アンチパラレル書き込みを行うことができる。
【０１２６】
（第５の実施例）  
第５の実施例は、第４の実施例の変形例である。このため、第５の実施例において、第４の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【０１２７】
図２８は、不揮発性半導体メモリのメモリセルを示している。
【０１２８】
図２８のメモリセルは、図２２のメモリセルと比べると、１ビットデータを２つのメモリセルに記憶する２セル／１ビットタイプの不揮発性半導体メモリである点で共通し、かつ、選択トランジスタTに接続されるビット線（ソース線）が共有されている点で相違する。
【０１２９】
第１のカラムCOLmのメモリセルMCmは、ビット線対BLm, bBLm(bBLm’)間に接続される。メモリセルMCmは、直列接続された抵抗変化素子（磁気抵抗効果素子）Rと選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLm側に配置され、選択トランジスタTは、ビット線bBLm(bBLm’)側に配置される。
【０１３０】
メモリセルMCm内の抵抗変化素子Rは、ビット線BLmから選択トランジスタTに向かって、第１の磁性層（参照層）11、非磁性層（トンネルバリア層）13、及び、第２の磁性層（記憶層）12の積層構造を備える。
【０１３１】
第１のカラムCOLmのメモリセルMCm’は、ビット線対BLm’, bBLm(bBLm’)間に接続される。メモリセルMCm’は、直列接続された抵抗変化素子Rと選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLm’側に配置され、選択トランジスタTは、ビット線bBLm(bBLm’)側に配置される。
【０１３２】
メモリセルMCm’内の抵抗変化素子Rは、ビット線BLm’から選択トランジスタTに向かって、第２の磁性層12、非磁性層13、及び、第１の磁性層11の積層構造を備える。
【０１３３】
メモリセルMCm’内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順は、メモリセルMCm内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順と逆である。
【０１３４】
第２のカラムCOLnのメモリセルMCnは、ビット線対BLn, bBLn(bBLn’)間に接続される。メモリセルMCnは、直列接続された抵抗変化素子Rと選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLn側に配置され、選択トランジスタTは、ビット線bBLn(bBLn’)側に配置される。
【０１３５】
メモリセルMCn内の抵抗変化素子Rは、ビット線BLnから選択トランジスタTに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。
【０１３６】
第２のカラムCOLnのメモリセルMCn’は、ビット線対BLn’, bBLn(bBLn’)間に接続される。メモリセルMCn’は、直列接続された抵抗変化素子Rと選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLn’側に配置され、選択トランジスタTは、ビット線bBLn(bBLn’)側に配置される。
【０１３７】
メモリセルMCn’内の抵抗変化素子Rは、ビット線BLn’から選択トランジスタTに向かって、第２の磁性層12、非磁性層13、及び、第１の磁性層11の積層構造を備える。
【０１３８】
メモリセルMCn’内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順は、メモリセルMCn内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順と逆である。
【０１３９】
メモリセルMCm, MCm’内の選択トランジスタTの制御端子（ゲート）及びメモリセルMCn, MCn’内の選択トランジスタTの制御端子（ゲート）は、ワード線WLに接続される。
【０１４０】
図２９は、図２８のメモリセルに対する書き込み動作を示している。
【０１４１】
本例では、第１のカラムCOLmのメモリセルMCmに対して、第１のデータを書き込む第１の書き込みを実行し、第２のカラムCOLnのメモリセルMCnに対して、第２のデータを書き込む第２の書き込みを実行する。
【０１４２】
初期状態において、ワード線WL、ビット線対BLm, bBLm(bBLM’)、ビット線対BLm’, bBLm(bBLm’)、ビット線対BLn, bBLn(bBLn’)、及び、ビット線対BLn’, bBLn(bBLn’)、は、それぞれ、接地電位Vssに設定されていると仮定する。
【０１４３】
まず、ワード線WLの電位がVssからVWL1に変更され、ビット線BLm, BLm’の電位がVssからVwriteに変更される。
【０１４４】
この時、例えば、図３０に示すように、カラムCOLmのメモリセルMCmにおいて、第１の電流I1p2apは、抵抗変化素子Rから選択トランジスタTに向かって流れる。従って、例えば、図８の原理により、抵抗変化素子Rは、第１の値（アンチパラレル状態）に変化する。また、カラムCOLmのメモリセルMCm’において、第１の電流I1ap2pは、選択トランジスタTから抵抗変化素子Rに向かって流れる。従って、例えば、図９の原理により、抵抗変化素子Rは、第２の値（パラレル状態）に変化する。
【０１４５】
一方、カラムCOLnのメモリセルMCnでは、ビット線対BLn, bBLn(bBLn’)及びビット線対BLn’, bBLn(bBLn’)の電位は、それぞれ、Vssであるため、ワード線WLの電位がVWL1のときに、メモリセルMCn, MCn’内の抵抗変化素子Rに対して書き込みが行われることはない。
【０１４６】
この後、ワード線WLの電位がVWL1からVWL2に変更され、ビット線BLm, BLm’の電位がVwriteからVssに変更され、ビット線bBLn(bBLn’)の電位がVssからVwriteに変更される。
【０１４７】
この時、例えば、図３１に示すように、カラムCOLnのメモリセルMCnにおいて、第２の電流I2ap2p’は、選択トランジスタTから抵抗変化素子Rに向かって流れる。従って、例えば、図９の原理により、抵抗変化素子Rは、第２の値（パラレル状態）に変化する。また、カラムCOLnのメモリセルMCn’において、第２の電流I2p2ap’は、抵抗変化素子Rから選択トランジスタTに向かって流れる。従って、例えば、図８の原理により、抵抗変化素子Rは、第１の値（アンチパラレル状態）に変化する。
【０１４８】
一方、カラムCOLmのメモリセルMCm, MBm’では、ビット線対BLm, bBLm(bBLm’)及びビット線対BLm’, bBLm(bBLm’)の電位は、それぞれ、Vssであるため、ワード線WLの電位がVWL2のときに、メモリセルMCm, MCm’内の抵抗変化素子Rに対して書き込みが行われることはない。
【０１４９】
第５の実施例によれば、図３２に示すように、第１の書き込みでは、ワード線の電位としてVWL1が使用される。
【０１５０】
この時、２つのメモリセルMCm, MCm’では、それぞれ、選択トランジスタTのソース電位が上昇するモード（書き込み電流の飽和現象）が発生しないため、書き込み電位Vwrite(=Vx)により最適化された第１の電流（書き込み電流）I1p2ap,I1ap2pを用いて、アンチパラレル／パラレル書き込みを行うことができる。
【０１５１】
一方、図３３に示すように、第２の書き込みでは、２つのメモリセルMCn, MCn’において、それぞれ、選択トランジスタTのソース電位が上昇するモードが発生する。しかし、第２の書き込みでは、ワード線の電位として、VWL1よりも大きなVWL2が使用される。即ち、メモリセルMCnに流れる第２の電流（書き込み電流）は、I2ap2pからIap2p’に増加し、メモリセルMCn’に流れる第２の電流（書き込み電流）は、I2p2apからIp2ap’に増加する。
【０１５２】
従って、書き込み電位Vwrite(=Vx)により最適化された第２の電流I2ap2p’, I2p2ap’を用いて、パラレル／アンチパラレル書き込みを行うことができる。
【０１５３】
（第６の実施例）  
第６の実施例は、第５の実施例の変形例である。このため、第６の実施例において、第５の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【０１５４】
図３４は、不揮発性半導体メモリのメモリセルを示している。
【０１５５】
図３４のメモリセルは、図２８のメモリセルと比べると、１ビットデータを２つのメモリセルに記憶する２セル／１ビットタイプの不揮発性半導体メモリである点で共通し、かつ、２つのメモリセル内の選択トランジスタが共有されている点で相違する。
【０１５６】
第１のカラムCOLmのメモリセルMCmは、ビット線対BLm, bBLm(bBLm’)間に接続される。メモリセルMCmは、直列接続された抵抗変化素子（磁気抵抗効果素子）Rと、共有化された選択トランジスタ（FET）Tと、を含む。抵抗変化素子Rは、ビット線BLm側に配置され、共有化された選択トランジスタTは、ビット線bBLm(bBLm’)側に配置される。
【０１５７】
メモリセルMCm内の抵抗変化素子Rは、ビット線BLmから共有化された選択トランジスタTに向かって、第１の磁性層（参照層）11、非磁性層（トンネルバリア層）13、及び、第２の磁性層（記憶層）12の積層構造を備える。
【０１５８】
第１のカラムCOLmのメモリセルMCm’は、ビット線対BLm’, bBLm(bBLm’)間に接続される。メモリセルMCm’は、直列接続された抵抗変化素子Rと、共有化された選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLm’側に配置され、共有化された選択トランジスタTは、ビット線bBLm(bBLm’)側に配置される。
【０１５９】
メモリセルMCm’内の抵抗変化素子Rは、ビット線BLm’から選択トランジスタTに向かって、第２の磁性層12、非磁性層13、及び、第１の磁性層11の積層構造を備える。
【０１６０】
メモリセルMCm’内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順は、メモリセルMCm内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順と逆である。
【０１６１】
第２のカラムCOLnのメモリセルMCnは、ビット線対BLn, bBLn(bBLn’)間に接続される。メモリセルMCnは、直列接続された抵抗変化素子Rと、共有化された選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLn側に配置され、共有化された選択トランジスタTは、ビット線bBLn(bBLn’)側に配置される。
【０１６２】
メモリセルMCn内の抵抗変化素子Rは、ビット線BLnから共有化された選択トランジスタTに向かって、第１の磁性層11、非磁性層13、及び、第２の磁性層12の積層構造を備える。
【０１６３】
第２のカラムCOLnのメモリセルMCn’は、ビット線対BLn’, bBLn(bBLn’)間に接続される。メモリセルMCn’は、直列接続された抵抗変化素子Rと、共有化された選択トランジスタTと、を含む。抵抗変化素子Rは、ビット線BLn’側に配置され、共有化された選択トランジスタTは、ビット線bBLn(bBLn’)側に配置される。
【０１６４】
メモリセルMCn’内の抵抗変化素子Rは、ビット線BLn’から共有化された選択トランジスタTに向かって、第２の磁性層12、非磁性層13、及び、第１の磁性層11の積層構造を備える。
【０１６５】
メモリセルMCn’内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順は、メモリセルMCn内の抵抗変化素子Rの第１及び第２の磁性層11, 12の並び順と逆である。
【０１６６】
メモリセルMCm, MCm’内の選択トランジスタTの制御端子（ゲート）及びメモリセルMCn, MCn’内の選択トランジスタTの制御端子（ゲート）は、ワード線WLに接続される。
【０１６７】
尚、第６の実施例において、図３４のメモリセルに対する書き込み動作は、第５の実施例でのメモリセルに対する書き込み動作（図２９〜図３３）と同じである。従って、ここでは、書き込み動作の説明を省略する。
【０１６８】
第６の実施例によれば、第５の実施例と同様の効果を得ることができる。
【０１６９】
即ち、図３２に示すように、第１の書き込みにおいて、書き込み電位Vwrite(=Vx)により最適化された第１の電流（書き込み電流）I1p2ap, I1ap2pを生成することができる。また、図３３に示すように、第２の書き込みにおいて、書き込み電位Vwrite(=Vx)により最適化された第２の電流I2ap2p’, I2p2ap’を生成することができる。
【０１７０】
（第７の実施例）  
第７の実施例は、第１乃至第６の実施例において、ワード線及びビット線の電位を制御する技術に関する。
【０１７１】
図３５は、不揮発性半導体メモリのメモリセルアレイを示している。
【０１７２】
メモリセルアレイ20は、アレイ状に配置された複数のメモリセルMCを備える。メモリセルMCは、例えば、第２の実施例のメモリセル（図１２）に対応する。
【０１７３】
複数のワード線ドライバ21-0, 21-1, …21-i, …21-jは、それぞれ、複数のワード線WL0, WL1, …WLi, …WLjに接続される。複数のワード線ドライバ21-0, 21-1, …21-i, …21-jは、アドレス信号ADDに基づいて、複数のワード線WL0, WL1, …WLi, …WLjの電位を制御する。アドレス信号ADDは、デマルチプレクサ22を介して、複数のワード線ドライバ21-0, 21-1, …21-i, …21-jに入力される。
【０１７４】
複数の書き込みドライバ23-0, 23-1, …23-m, …21-nは、それぞれ、複数のビット線対BL0, bBL0, BL1, bBL1 …BLm, bBLm, …BLn, bBLnに接続される。複数の書き込みドライバ23-0, 23-1, …23-m, …23-nは、それぞれ、複数のセンスアンプ24-0, 24-1, …24-m, …24-nに一時記憶されたデータに基づいて、複数のビット線対BL0, bBL0, BL1, bBL1 …BLm, bBLm, …BLn, bBLnの電位を制御する。
【０１７５】
タイミング回路25は、例えば、書き込みイネーブル信号WEに基づいて、書き込み制御信号WEN1, WEN2を生成する。書き込み制御信号WEN1, WEN2は、第１乃至第６の実施例で説明したVWL1、VWL2、及び、Vwriteのタイミングを制御する。
【０１７６】
図３６は、ワード線ドライバの例を示している。
【０１７７】
本例のワード線ドライバは、図３５のワード線ドライバ21-iに対応する。但し、図３５の残りのワード線ドライバ21-0, 21-1,…21-j（21-iを除く）についても、本例のワード線ドライバ21-iと同じ構成を有する。
【０１７８】
アドレス信号ADDは、アンドゲート回路31に入力される。ワード線WLiが選択されるとき、ワード線ドライバ21-i内のアンドゲート回路31に入力されるアドレス信号ADDの全てのビットは、“１”となる。従って、アンドゲート回路31の出力信号Aは、“１”となる。アンドゲート回路31の出力信号Aは、バッファ回路32, 33に入力される。
【０１７９】
バッファ回路32, 33は、書き込み制御信号WEN1, WEN2により活性化される。
【０１８０】
例えば、書き込み制御信号WEN1が“１”のとき、バッファ回路32は、動作状態となり、書き込み制御信号WEN1が“０”のとき、バッファ回路32は、非動作状態となる。バッファ回路32が動作状態のとき、バッファ回路32は、入力信号Aが“１”であることを条件に、VWL1をワード線WLiに出力する。
【０１８１】
バッファ回路32は、例えば、図３７に示す回路により実現できる。
【０１８２】
この例では、バッファ回路32は、第１の端子（VWL1）と第２の端子(Vss)との間に直列接続されるPチャネル型FET P1, P2、及び、Nチャネル型FET N1, N2を備える。入力信号Aの反転信号（インバータI1の出力信号）bAは、Pチャネル型FET P1のゲート、及び、Nチャネル型FET N1のゲートに入力され、出力信号Bは、Pチャネル型FET P1のドレイン、及び、Nチャネル型FET N1のドレインから出力される。
【０１８３】
書き込み制御信号WEN1は、Nチャネル型FET N2のゲートに入力され、書き込み制御信号WEN1の反転信号（インバータI2の出力信号）は、Pチャネル型FET P2のゲートに入力される。
【０１８４】
また、例えば、書き込み制御信号WEN2が“１”のとき、バッファ回路33は、動作状態となり、書き込み制御信号WEN2が“０”のとき、バッファ回路33は、非動作状態となる。バッファ回路33が動作状態のとき、バッファ回路33は、入力信号Aが“１”であることを条件に、VWL2をワード線WLiに出力する。
【０１８５】
バッファ回路33は、例えば、図３８に示す回路により実現できる。
【０１８６】
この例では、バッファ回路33は、第１の端子（VWL2）と第２の端子(Vss)との間に直列接続されるPチャネル型FET P1, P2、及び、Nチャネル型FET N1, N2を備える。入力信号Aの反転信号（インバータI1の出力信号）bAは、Pチャネル型FET P1のゲート、及び、Nチャネル型FET N1のゲートに入力され、出力信号Bは、Pチャネル型FET P1のドレイン、及び、Nチャネル型FET N1のドレインから出力される。
【０１８７】
書き込み制御信号WEN2は、Nチャネル型FET N2のゲートに入力され、書き込み制御信号WEN2の反転信号（インバータI2の出力信号）は、Pチャネル型FET P2のゲートに入力される。
【０１８８】
書き込み制御信号WEN1, WEN2の１つが“１”のとき、ノアゲート回路34の出力信号は、“０”であり、書き込み制御信号WEN1, WEN2が共に“０”のとき、ノアゲート回路34の出力信号は、“１”である。ノアゲート回路34の出力信号が“０”のとき、スイッチ素子35は、オフ状態である。また、ノアゲート回路34の出力信号が“１”のとき、スイッチ素子35は、オン状態である。
【０１８９】
スイッチ素子35がオン状態のとき、ワード線WLiは、例えば、接地電位Vssにリセットされる。
【０１９０】
図３９は、図３６のワード線ドライバの動作をまとめたものを示している。
【０１９１】
ワード線WLiが選択されるとき、ワード線WLiの電位は、VWL1及びVWL2のうちの１つとなり、それ以外のとき、ワード線WLiの電位は、Vssとなる。
【０１９２】
図４０は、書き込みドライバの例を示している。
【０１９３】
本例の書き込みドライバは、図３５の書き込みドライバ23-mに対応する。但し、図３５の残りのワード線ドライバ23-0, 23-1,…23-n（23-mを除く）についても、本例の書き込みドライバ23-mと同じ構成を有する。
【０１９４】
メモリセルMCは、例えば、第２の実施例のメモリセル（図１２）に対応する。
【０１９５】
書き込み制御信号WEN1及びデータ（書き込みデータ）DATAは、アンドゲート回路41に入力される。書き込み制御信号WEN1及びデータDATAが共に“１”のとき、アンドゲート回路41は、“１”を出力する。それ以外のとき、アンドゲート回路41は、“０”を出力する。
【０１９６】
アンドゲート回路41の出力信号が“１”のとき、スイッチ素子42, 43は、オン状態であり、アンドゲート回路41の出力信号が“０”のとき、スイッチ素子42, 43は、オフ状態である。スイッチ素子42, 43がオン状態のとき、例えば、図４１に示すように、第１の電流（書き込み電流）I1p2apは、メモリセルMCに流れ、抵抗変化素子Rは、アンチパラレル状態（“１”状態）に変化する。
【０１９７】
書き込み制御信号WEN2及びデータDATAの反転信号bDATAは、アンドゲート回路44に入力される。書き込み制御信号WEN2が“１”で、データDATAが“０”のとき、即ち、書き込み制御信号WEN2及びデータDATAの反転信号bDATAが共に“１”のとき、アンドゲート回路44は、“１”を出力する。それ以外のとき、アンドゲート回路44は、“０”を出力する。
【０１９８】
アンドゲート回路44の出力信号が“１”のとき、スイッチ素子45, 46は、オン状態であり、アンドゲート回路44の出力信号が“０”のとき、スイッチ素子45, 46は、オフ状態である。スイッチ素子45, 46がオン状態のとき、例えば、図４２に示すように、第２の電流（書き込み電流）I2ap2p’は、メモリセルMCに流れ、抵抗変化素子Rは、パラレル状態（“０”状態）に変化する。
【０１９９】
図４３は、図４０の書き込みドライバの動作をまとめたものを示している。
【０２００】
“１”−書き込みにおいて、書き込み制御信号WEN1は、“１”であり、書き込み制御信号WEN2は、“０”である。“１”−書き込みの対象となる選択されたメモリセルでは、DATAが“１”であるため、書き込み電流Iwriteは、ビット線BLmからビット線bBLmに向かって流れる。従って、抵抗変化素子Rは、アンチパラレル状態（“１”状態）に変化する。
【０２０１】
一方、“１”−書き込みの対象とならない非選択のメモリセルでは、DATAが“０”であるため、書き込み電流Iwriteは、流れず、抵抗変化素子Rの抵抗値は、変化しない。
【０２０２】
“０”−書き込みにおいて、書き込み制御信号WEN1は、“０”であり、書き込み制御信号WEN2は、“１”である。“０”−書き込みの対象となる選択されたメモリセルでは、bDATAが“１”であるため、書き込み電流Iwriteは、ビット線bBLmからビット線BLmに向かって流れる。従って、抵抗変化素子Rは、パラレル状態（“０”状態）に変化する。
【０２０３】
一方、“０”−書き込みの対象とならない非選択のメモリセルでは、bDATAが“０”であるため、書き込み電流Iwriteは、流れず、抵抗変化素子Rの抵抗値は、変化しない。
【０２０４】
図４４は、書き込み制御信号を生成する回路の例を示している。
【０２０５】
書き込み制御信号WEN1, WEN2は、例えば、遅延回路51を用いることにより、書き込みイネーブル信号WEに基づいて生成できる。即ち、遅延回路51での遅延量を変えることにより、例えば、図４５に示すように、書き込み制御信号WEN1, WEN2を生成できる。
【０２０６】
尚、図４５では、書き込み制御信号WEN1, WEN2は、連続しているが、遅延回路51の遅延量を変えることにより、書き込み制御信号WEN1, WEN2の間に時間的間隔（スタンバイ期間）を設けることも可能であるし、書き込み制御信号WEN1, WEN2の一部をオーバーラップさせることも可能である。
【０２０７】
（第８の実施例）  
第８の実施例は、第１乃至第７の実施例における不揮発性半導体メモリの動作タイミングに関する。本例では、第７の実施例で説明した書き込み制御信号WEN1, WEN2との関係を含めて、ワード線及びビット線の電位を変化させるタイミングの例を説明する。
【０２０８】
図４６は、動作タイミングの第１の例を示している。
【０２０９】
第１の例は、“１”−書き込み（パラレル→アンチパラレル）を行った後に、連続して、“０”−書き込み（アンチパラレル→パラレル）を行う例である。
【０２１０】
まず、書き込み制御信号WEN1が“１”に変化することにより、ワード線WLがVWL1に設定され、ビット線BLmがVwriteに設定される。その結果、第１の書き込み（“１”−書き込み）が実行される。
【０２１１】
次に、書き込み制御信号WEN2が“１”に変化することにより、ワード線WLがVWL2に設定され、ビット線bBLnがVwriteに設定される。その結果、第２の書き込み（“０”−書き込み）が実行される。
【０２１２】
図４７は、動作タイミングの第２の例を示している。
【０２１３】
第２の例は、“０”−書き込み（アンチパラレル→パラレル）を行った後に、連続して、“１”−書き込み（パラレル→アンチパラレル）を行う例である。
【０２１４】
まず、書き込み制御信号WEN2が“１”に変化することにより、ワード線WLがVWL2に設定され、ビット線bBLnがVwriteに設定される。その結果、第２の書き込み（“０”−書き込み）が実行される。
【０２１５】
次に、書き込み制御信号WEN1が“１”に変化することにより、ワード線WLがVWL1に設定され、ビット線BLmがVwriteに設定される。その結果、第１の書き込み（“１”−書き込み）が実行される。
【０２１６】
図４８は、動作タイミングの第３の例を示している。
【０２１７】
第３の例は、“１”−書き込み（パラレル→アンチパラレル）を行い、かつ、スタンバイ期間を経過した後に、“０”−書き込み（アンチパラレル→パラレル）を行う例である。
【０２１８】
まず、書き込み制御信号WEN1が“１”に変化することにより、ワード線WLがVWL1に設定され、ビット線BLmがVwriteに設定される。その結果、第１の書き込み（“１”−書き込み）が実行される。
【０２１９】
スタンバイ期間は、第１の書き込み後に設けられる。
【０２２０】
次に、スタンバイ期間が経過したことを条件に、書き込み制御信号WEN2が“１”に変化する。これを受けて、ワード線WLがVWL2に設定され、ビット線bBLnがVwriteに設定される。その結果、第２の書き込み（“０”−書き込み）が実行される。
【０２２１】
図４９は、動作タイミングの第４の例を示している。
【０２２２】
第４の例は、ワード線ドライバを制御する書き込み制御信号WEN1_WL, WEN2_WLと、書き込みドライバを制御する書き込み制御信号WEN1_BL, WEN2_BLとを、互いに異ならせた点に特徴を有する。
【０２２３】
まず、書き込み制御信号WEN1_WLが“１”に変化することにより、ワード線WLがVWL1に設定され、書き込み制御信号WEN1_BLが“１”に変化することにより、ビット線BLmがVwriteに設定される。その結果、第１の書き込み（“１”−書き込み）が実行される。
【０２２４】
第１の書き込みでは、書き込み制御信号WEN1_WLのパルス幅と、書き込み制御信号WEN1_BLのパルス幅とは、互いに異なるため、ワード線WLにVWL1が印加される期間と、ビット線BLmにVwriteが印加される期間とは、互いに異なる。
【０２２５】
尚、本例に示すように、ビット線BLmにVwriteが印加される期間は、ワード線WLにVWL1が印加される期間よりも長いのが望ましい。
【０２２６】
次に、書き込み制御信号WEN2_WLが“１”に変化することにより、ワード線WLがVWL2に設定され、書き込み制御信号WEN2_BLが“１”に変化することにより、ビット線bBLnがVwriteに設定される。その結果、第２の書き込み（“０”−書き込み）が実行される。
【０２２７】
第２の書き込みでも、書き込み制御信号WEN2_WLのパルス幅と、書き込み制御信号WEN2_BLのパルス幅とは、互いに異なるため、ワード線WLにVWL2が印加される期間と、ビット線bBLnにVwriteが印加される期間とは、互いに異なる。
【０２２８】
尚、本例に示すように、ビット線bBLnにVwriteが印加される期間は、ワード線WLにVWL2が印加される期間よりも長いのが望ましい。
【０２２９】
図５０は、動作タイミングの第５の例を示している。
【０２３０】
第５の例は、第１の例（図４６）において、第１の書き込みの期間と、第２の書き込みの期間とを、互いに異ならせた点に特徴を有する。
【０２３１】
まず、書き込み制御信号WEN1が“１”に変化することにより、ワード線WLがVWL1に設定され、ビット線BLmがVwriteに設定される。その結果、第１の書き込み（“１”−書き込み）が実行される。
【０２３２】
次に、書き込み制御信号WEN2が“１”に変化することにより、ワード線WLがVWL2に設定され、ビット線bBLnがVwriteに設定される。その結果、第２の書き込み（“０”−書き込み）が実行される。
【０２３３】
第２の書き込みで用いられる書き込み電流は、第１の書き込みで用いられる書き込み電流よりも小さい。このため、“０”−書き込みを確実に完了させるために、第２の書き込みの期間は、第１の書き込みの期間よりも長くするのが望ましい。
【０２３４】
図５１は、動作タイミングの第６の例を示している。
【０２３５】
第６の例は、第５の例（図５０）と同様に、第１の書き込みの期間と、第２の書き込みの期間とを、互いに異ならせた点に特徴を有する。但し、第６の例では、第２の書き込みの期間の一部を第１の書き込みの期間にオーバーラップさせることにより、第１及び第２の書き込みの期間を互いに異ならせる。
【０２３６】
まず、書き込み制御信号WEN1_WLが“１”に変化することにより、ワード線WLがVWL1に設定される。また、書き込み制御信号WEN1_BL, WEN2_BLが“１”に変化することにより、ビット線BLm, bBLnがVwriteに設定される。その結果、第１の書き込み（“１”−書き込み）が実行される。
【０２３７】
ここで、第５の例と異なるのは、第１の書き込みにおいて、第２の書き込みも行われている点にある。但し、この時点での第２の書き込みは、ワード線WLがVWL1であるため、“０”−書き込みを確実に完了させることはできない。
【０２３８】
次に、書き込み制御信号WEN2_WLが“１”に変化することにより、ワード線WLがVWL2に設定される。また、書き込み制御信号WEN2_BLが、引き続き、“１”を維持することにより、ビット線bBLnが、引き続き、Vwriteに維持される。その結果、第２の書き込み（“０”−書き込み）が実行される。
【０２３９】
第２の書き込みは、ワード線WLの電位がVWL1のときと、ワード線WLの電位がVWL2のときとにおいて、それぞれ行われるため、第２の書き込みで用いられる書き込み電流が小さいことによるデメリットを解消することができる。
【０２４０】
（むすび）  
以上、実施例によれば、互いに異なる向きの第１及び第２の電流により書き込みを行う不揮発性半導体メモリにおいて、抵抗変化素子の劣化や書き込みエラー率の増加なく、第１及び第２の電流を最適化することができる。
【０２４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２４２】
11：  第１の磁性層、  12：  第２の磁性層、  13：  非磁性層、  21-0, 21-1, …21-i, …21-j：  ワード線ドライバ、  22：  デマルチプレクサ、  23-0, 23-1, …23-m, …23-n：  書き込みドライバ、  24-0, 24-1, …24-m, …24-n：  センスアンプ、  25：  タイミング回路、  31, 41, 44：  アンドゲート回路、  32, 33：  バッファ回路、  34：  ノアゲート回路、  35, 42, 43, 45, 46：  スイッチ素子、  51：  遅延回路、  R：  抵抗変化素子、  T：  選択トランジスタ、  MC：  メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【手続補正書】
【提出日】平成28年9月5日(2016.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の磁性層、第２の磁性層、及び、それらの間の非磁性層、を備える第１の磁気抵抗効果素子と、
第１の制御端子、前記第１の磁性層に接続される第１の電流端子、及び、第２の電流端子、を備える第１のトランジスタと、
第３の磁性層、第４の磁性層、及び、それらの間の非磁性層、を備える第２の磁気抵抗効果素子と、
第２の制御端子、前記第３の磁性層に接続される第３の電流端子、及び、第４の電流端子、を備える第２のトランジスタと、
前記第１及び第２の制御端子に接続される第１の導電線と、
前記第２の磁性層に接続される第２の導電線と、
前記第２の電流端子に接続される第３の導電線と、
前記第４の磁性層に接続される第４の導電線と、
前記第４の電流端子に接続される第５の導電線と、
前記第１及び第２の磁気抵抗効果素子の少なくとも１つに第１の書き込みを行う場合、第１の電位を前記第１の導電線に印加し、書き込みを行う磁気抵抗効果素子に対応する前記第２及び第４の導電線の少なくとも１つから前記第３及び第５の導電線の少なくとも１つに向かう第１の電流を流し、かつ、前記第１及び第２の磁気抵抗効果素子の少なくとも１つに第２の書き込みを行う場合、前記第１の電位よりも大きい第２の電位を前記第１の導電線に印加し、書き込みを行う磁気抵抗効果素子に対応する前記第３及び第５の導電線の少なくとも１つから前記第２及び第４の導電線の少なくとも１つに向かう第２の電流を流す、ドライバと、
を具備する不揮発性半導体メモリ。
【請求項２】
第１の磁性層、第２の磁性層、及び、それらの間の非磁性層、を備える第１の磁気抵抗効果素子と、
第１の制御端子、前記第１の磁性層に接続される第１の電流端子、及び、第２の電流端子、を備える第１のトランジスタと、
第３の磁性層、第４の磁性層、及び、それらの間の非磁性層、を備える第２の磁気抵抗効果素子と、
第２の制御端子、前記第４の磁性層に接続される第３の電流端子、及び、第４の電流端子、を備える第２のトランジスタと、
前記第１及び第２の制御端子に接続される第１の導電線と、
前記第２の磁性層に接続される第２の導電線と、
前記第２及び第４の電流端子に接続される第３の導電線と、
前記第３の磁性層に接続される第４の導電線と、
第１の書き込みにおいて、第１の電位を前記第１の導電線に印加し、前記第２及び第４の導電線から前記第３の導電線にそれぞれ向かう第１の電流を流し、かつ、第２の書き込みにおいて、前記第１の電位よりも大きい第２の電位を前記第１の導電線に印加し、前記第３の導電線から前記第２及び第４の導電線にそれぞれ向かう第２の電流を流す、ドライバと、
を具備する不揮発性半導体メモリ。
【請求項３】
第１の磁性層、第２の磁性層、及び、それらの間の非磁性層、を備える第１の磁気抵抗効果素子と、
第３の磁性層、第４の磁性層、及び、それらの間の非磁性層、を備える第２の磁気抵抗効果素子と、
第１の制御端子、前記第１及び第４の磁性層に接続される第１の電流端子、及び、第２の電流端子、を備える第１のトランジスタと、
前記第１の制御端子に接続される第１の導電線と、
前記第２の磁性層に接続される第２の導電線と、
前記第２の電流端子に接続される第３の導電線と、
前記第３の磁性層に接続される第４の導電線と、
第１の書き込みにおいて、第１の電位を前記第１の導電線に印加し、前記第２及び第４の導電線から前記第３の導電線にそれぞれ向かう第１の電流を流し、かつ、第２の書き込みにおいて、前記第１の電位よりも大きい第２の電位を前記第１の導電線に印加し、前記第３の導電線から前記第２及び第４の導電線にそれぞれ向かう第２の電流を流す、ドライバと、
を具備する不揮発性半導体メモリ。
【請求項４】
前記第１の磁性層及び前記第３の磁性層は、共に、固定された磁化を有する参照層、又は、可変の磁化を有する記憶層である、請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記第１の磁性層及び前記第４の磁性層の一方は固定された磁化を有する参照層であり、前記第１の磁性層及び前記第４の磁性層の他方は可変の磁化を有する記憶層である、請求項２又は３に記載の不揮発性半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
実施形態によれば、不揮発性半導体メモリは、第１の磁性層、第２の磁性層、及び、それらの間の非磁性層、を備える第１の磁気抵抗効果素子と、第１の制御端子、前記第１の磁性層に接続される第１の電流端子、及び、第２の電流端子、を備える第１のトランジスタと、第３の磁性層、第４の磁性層、及び、それらの間の非磁性層、を備える第２の磁気抵抗効果素子と、第２の制御端子、前記第３の磁性層に接続される第３の電流端子、及び、第４の電流端子、を備える第２のトランジスタと、前記第１及び第２の制御端子に接続される第１の導電線と、前記第２の磁性層に接続される第２の導電線と、前記第２の電流端子に接続される第３の導電線と、前記第４の磁性層に接続される第４の導電線と、前記第４の電流端子に接続される第５の導電線と、前記第１及び第２の磁気抵抗効果素子の少なくとも１つに第１の書き込みを行う場合、第１の電位を前記第１の導電線に印加し、書き込みを行う磁気抵抗効果素子に対応する前記第２及び第４の導電線の少なくとも１つから前記第３及び第５の導電線の少なくとも１つに向かう第１の電流を流し、かつ、前記第１及び第２の磁気抵抗効果素子の少なくとも１つに第２の書き込みを行う場合、前記第１の電位よりも大きい第２の電位を前記第１の導電線に印加し、書き込みを行う磁気抵抗効果素子に対応する前記第３及び第５の導電線の少なくとも１つから前記第２及び第４の導電線の少なくとも１つに向かう第２の電流を流す、ドライバと、を備える。