(57)【要約】【課題】優れた信頼性を有する容量素子を備えるＴＦＴ基板の製造方法を提供する。【解決手段】ＴＦＴ基板１１０の製造方法は、下部電極３を形成する工程と、下部電極３の上方に容量絶縁層４を形成する工程と、下部電極３の上方に位置する容量絶縁層４の上方に第１酸化物半導体層５１Ａを形成するとともに、下部電極３の上方に位置しない容量絶縁層４の上方に第２酸化物半導体層５２Ａを形成する工程と、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを覆うようにゲート絶縁膜６Ａを形成する工程と、ゲート絶縁膜６Ａの上方にゲート電極層７を形成する工程と、ゲート電極層７の側面と面一となるようにゲート絶縁膜６Ａをエッチングしてゲート絶縁層６を形成する工程と、第１酸化物半導体層５１Ａを低抵抗化することで上部電極５１を形成する工程と、ゲート絶縁膜６Ａをエッチングした後に、逆スパッタを行う工程とを含む。【選択図】図５
2017191917.tif 000002
【特許請求の範囲】
【請求項１】
容量素子及び薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、
基板の上方に前記容量素子の下部電極を形成する工程と、
前記下部電極の上方に容量絶縁層を形成する工程と、
前記下部電極の上方に位置する前記容量絶縁層の上方に第１酸化物半導体層を形成するとともに、前記下部電極の上方に位置しない前記容量絶縁層の上方に第２酸化物半導体層を形成する工程と、
前記第１酸化物半導体層及び前記第２酸化物半導体層を覆うようにゲート絶縁膜を形成する工程と、
前記第２酸化物半導体層の上方に位置する前記ゲート絶縁膜の上方にゲート電極層を形成する工程と、
前記ゲート電極層の側面と面一となるように前記ゲート絶縁膜をエッチングしてゲート絶縁層を形成する工程と、
前記第１酸化物半導体層を低抵抗化することで前記容量素子の上部電極を形成する工程と、
前記ゲート絶縁膜をエッチングした後に、逆スパッタを行う工程とを含む
薄膜トランジスタ基板の製造方法。
【請求項２】
前記逆スパッタは、アルゴンによる逆スパッタである
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
さらに、前記逆スパッタを行った後に、前記上部電極を覆うように、水素をブロックする機能を有する水素ブロック層を形成する工程とを含む
請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記容量絶縁層と前記ゲート絶縁層とは、同じ材料によって構成されている
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
平面視において、前記下部電極の端部は、前記上部電極の端部よりも外方に位置する
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有する薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置は、マトリクス状に配置された複数の画素を有する。複数の画素の各々には、スイッチングトランジスタ又は駆動トランジスタと用いられるＴＦＴと、蓄積容量として用いられる容量素子とが設けられている。
【０００３】
ＴＦＴは、ゲート電極と、ゲート電極に対向して形成された半導体層（チャネル層）と、半導体層に電気的に接続されたソース電極及びドレイン電極とによって構成されている。ＴＦＴの構造には、ゲート電極がチャネル層の下方（基板側）に形成されたボトムゲート構造と、ゲート電極がチャネル層の上方に形成されたトップゲート構造とがある。また、容量素子は、絶縁層を挟む一対の電極によって構成されている。
【０００４】
近年、次世代のＴＦＴとして、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた酸化物半導体ＴＦＴの開発が盛んに行われている。例えば、特許文献１には、チャネル層が酸化物半導体層である酸化物半導体ＴＦＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献２】特開２０１０−１６１２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＴＦＴ基板に形成される容量素子は、上部電極と下部電極とによって構成される。この場合、上部電極がＴＦＴのチャネル層となる酸化物半導体層を用いて形成されていると、容量素子の耐圧が低下したり、容量素子の初期破壊が多発したりすることが分かった。
【０００７】
本開示の技術は、優れた信頼性を有する容量素子を備える薄膜トランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、薄膜トランジスタ基板の製造方法の一態様は、容量素子及び薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方に前記容量素子の下部電極を形成する工程と、前記下部電極の上方に容量絶縁層を形成する工程と、前記下部電極の上方に位置する前記容量絶縁層の上方に第１酸化物半導体層を形成するとともに、前記下部電極の上方に位置しない前記容量絶縁層の上方に第２酸化物半導体層を形成する工程と、前記第１酸化物半導体層及び前記第２酸化物半導体層を覆うようにゲート絶縁膜を形成する工程と、前記第２酸化物半導体層の上方に位置する前記ゲート絶縁膜の上方にゲート電極層を形成する工程と、前記ゲート電極層の側面と面一となるように前記ゲート絶縁膜をエッチングしてゲート絶縁層を形成する工程と、前記第１酸化物半導体層を低抵抗化することで前記容量素子の上部電極を形成する工程と、前記ゲート絶縁膜をエッチングした後に、逆スパッタを行う工程とを含む。
【発明の効果】
【０００９】
優れた信頼性を有する容量素子を備える薄膜トランジスタ基板を実現できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における各画素の画素回路の構成を示す電気回路図である。
【図４】実施の形態に係るＴＦＴ基板の構成を示す断面図である。
【図５】実施の形態に係るＴＦＴ基板の製造方法のフローチャートである。
【図６Ａ】実施の形態に係るＴＦＴ基板の製造方法において基板を準備する工程の断面図である。
【図６Ｂ】実施の形態に係るＴＦＴ基板の製造方法においてアンダーコート層を形成する工程の断面図である。
【図６Ｃ】実施の形態に係るＴＦＴ基板の製造方法においてストッパ層を形成する工程の断面図である。
【図６Ｄ】実施の形態に係るＴＦＴ基板の製造方法において容量絶縁層を形成する工程の断面図である。
【図６Ｅ】実施の形態に係るＴＦＴ基板の製造方法において第１酸化物半導体層及び第２酸化物半導体層を形成する工程の断面図である。
【図６Ｆ】実施の形態に係るＴＦＴ基板の製造方法においてゲート絶縁膜を形成する工程の断面図である。
【図６Ｇ】実施の形態に係るＴＦＴ基板の製造方法においてゲート電極膜を形成する工程の断面図である。
【図６Ｈ】実施の形態に係るＴＦＴ基板の製造方法においてゲート電極膜をパターニングする工程の断面図である。
【図６Ｉ】実施の形態に係るＴＦＴ基板の製造方法においてゲート絶縁膜をパターニングする工程の断面図である。
【図６Ｊ】実施の形態に係るＴＦＴ基板の製造方法において第１酸化物半導体層及び第２酸化物半導体層の一部を低抵抗化する工程の断面図である。
【図６Ｋ】実施の形態に係るＴＦＴ基板の製造方法において逆スパッタを行う工程の断面図である。
【図６Ｌ】実施の形態に係るＴＦＴ基板の製造方法において水素ブロック層を形成する工程の断面図である。
【図６Ｍ】実施の形態に係るＴＦＴ基板の製造方法において層間絶縁層を形成する工程の断面図である。
【図６Ｎ】実施の形態に係るＴＦＴ基板の製造方法において層間絶縁層に開口部を形成する工程の断面図である。
【図６Ｏ】実施の形態に係るＴＦＴ基板の製造方法においてソース電極及びドレン電極を形成する工程の断面図である。
【図７】比較例１のＴＦＴ基板における容量素子周辺の構成を示す断面図である。
【図８】実施の形態に係るＴＦＴ基板における容量素子周辺の構成を示す断面図である。
【図９】変形例１のＴＦＴ基板における容量素子周辺の構成を示す断面図である。
【図１０】比較例２のＴＦＴ基板における容量素子周辺の構成を示す断面図である。
【図１１】変形例２のＴＦＴ基板における容量素子周辺の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１２】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺等は必ずしも一致しない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１３】
（実施の形態）
まず、ＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
【００１４】
［有機ＥＬ表示装置］
図１は、実施の形態に係る有機ＥＬ表示装置１００の一部切り欠き斜視図である。図２は、実施の形態に係る有機ＥＬ表示装置１００のピクセルバンクの例を示す斜視図である。
【００１５】
図１に示すように、有機ＥＬ表示装置１００は、ＴＦＴが形成されたＴＦＴ基板１１０と、ＴＦＴ基板１１０の上方に形成された有機ＥＬ素子１３０とを有する。
【００１６】
有機ＥＬ素子１３０は、下部電極である陽極１３１と、有機ＥＬ層（発光層）１３２と、上部電極である陰極１３３との積層構造である。
【００１７】
本実施の形態におけるＴＦＴ基板１１０は、複数のＴＦＴを有するＴＦＴアレイ基板である。有機ＥＬ素子１３０は、複数のＴＦＴを覆うように形成された層間絶縁膜（平坦化層）の上に形成されている。
【００１８】
有機ＥＬ表示装置１００は、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側とは反対側から出射させるトップエミッション型である。この場合、下部電極である陽極１３１は、金属等からなる反射電極であり、また、上部電極である陰極１３３は、ＩＴＯ等からなる透明電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側から出射させるボトムエミッション型であってもよい。
【００１９】
なお、図１において、有機ＥＬ層１３２及び陽極１３１は、単層で示されているが、後述するように、複数の画素１２０の各々に対応して複数形成されている。また、陰極１３３は、単層であって、複数の画素１２０に共通する共通電極であるが、これに限るものではない。
【００２０】
ＴＦＴ基板１１０は、マトリクス状の複数の画素１２０を有している。複数の画素１２０の各々には、１つ以上のＴＦＴや容量素子等の回路素子によって構成された画素回路が設けられている。複数の画素１２０の各々は、画素１２０毎に設けられた画素回路によって駆動制御される。
【００２１】
有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間に有機ＥＬ層１３２が配置された構成となっている。陽極１３１と有機ＥＬ層１３２との間にはさらに正孔輸送層が設けられ、有機ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が設けられている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。
【００２２】
また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置された複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置された複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置された複数の電源配線１６０（図１では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【００２３】
ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのゲート電極Ｇ２と行毎に接続されている。ソース配線１５０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのソース電極Ｓ２と列毎に接続されている。電源配線１６０は、各画素回路に含まれる駆動トランジスタＤｒＴｒのドレイン電極Ｄ１と列毎に接続されている。
【００２４】
図２に示すように、有機ＥＬ表示装置１００の各画素１２０は、３色（赤色、緑色、青色）のサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂによって構成されており、これらのサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂは、バンク１２１によって互いに分離されている。バンク１２１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１２１の開口部）の各々とサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２５】
陽極１３１は、ＴＦＴ基板１１０上の層間絶縁膜（平坦化層）上でかつバンク１２１の開口部内に、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に形成されている。同様に、有機ＥＬ層１３２は、陽極１３１上でかつバンク１２１の開口部内に、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１２１上で、かつ全ての有機ＥＬ層１３２（全てのサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ）を覆うように、連続的に形成されている。
【００２６】
さらに、画素１２０の画素回路は、各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に設けられており、各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂと、対応する画素回路とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂは、有機ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
【００２７】
ここで、画素１２０における画素回路の回路構成について、図３を用いて説明する。図３は、実施の形態に係る有機ＥＬ表示装置における各画素１２０の画素回路の構成を示す電気回路図である。
【００２８】
図３に示すように、各画素１２０の画素回路は、駆動トランジスタＤｒＴｒとして形成されたＴＦＴと、スイッチングトランジスタＳｗＴｒとして形成されたＴＦＴと、データ電圧を記憶する蓄積容量（保持容量）として形成された容量素子Ｃｓ（キャパシタ）とで構成される。本実施の形態において、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴであり、スイッチングトランジスタＳｗＴｒは、発光させる画素１２０を選択するためのＴＦＴである。
【００２９】
スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ２と、ソース配線１５０に接続されるソース電極Ｓ２と、容量素子Ｃｓの一方の電極及び駆動トランジスタＤｒＴｒのゲート電極Ｇ１に接続されるドレイン電極Ｄ２と、チャネル層として機能する半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されるゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧として容量素子Ｃｓに保持される。
【００３０】
駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ２及び容量素子Ｃｓの他方の電極に接続されるゲート電極Ｇ１と、電源配線１６０に接続されるドレイン電極Ｄ１と、有機ＥＬ素子１３０の陽極１３１及び容量素子Ｃｓの他方の電極に接続されるソース電極Ｓ１と、チャネル層として機能する半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、容量素子Ｃｓが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ１を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れて有機ＥＬ層が発光する。
【００３１】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【００３２】
［ＴＦＴ基板の構成］
次に、実施の形態に係るＴＦＴ基板１１０について、図４を用いて説明する。図４は、実施の形態に係るＴＦＴ基板１１０の構成を示す断面図である。
【００３３】
図４に示すように、ＴＦＴ基板１１０は、薄膜トランジスタＴｒ及び容量素子Ｃｓを備える。薄膜トランジスタＴｒは、酸化物半導体層をチャネル層とするトップゲート構造の酸化物半導体ＴＦＴである。図４における薄膜トランジスタＴｒは、例えば、図３における駆動トランジスタＤｒＴｒであるが、スイッチングトランジスタＳｗＴｒであってもよい。また、図４における容量素子Ｃｓは、例えば、図３における容量素子Ｃｓである。
【００３４】
図４に示すように、ＴＦＴ基板１１０は、基板１と、アンダーコート層２と、下部電極３と、容量絶縁層４と、上部電極５１と、半導体層５２と、ゲート絶縁層６と、ゲート電極層７と、水素ブロック層８と、層間絶縁層９と、ソース電極１０Ｓ及びドレイン電極１０Ｄとを備える。
【００３５】
容量素子Ｃｓは、一対の電極である下部電極３及び上部電極５１と、下部電極３及び上部電極５１の間に形成された容量絶縁層４とによって構成されている。
【００３６】
薄膜トランジスタＴｒは、半導体層５２と、ゲート絶縁層６と、ゲート電極層７と、ソース電極１０Ｓ及びドレイン電極１０Ｄとによって構成されている。
【００３７】
以下、図４を参照しながら、本実施の形態に係るＴＦＴ基板１１０の各構成要素について詳細に説明する。
【００３８】
基板１は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。基板１は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、又は、ポリイミド等の樹脂基板等であってもよい。また、基板１は、リジッド基板ではなく、ポリミイドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成されるフレキシブル基板であってもよい。
【００３９】
アンダーコート層２は、基板１の上に形成されている。具体的には、アンダーコート層２は、基板１の表面（半導体層５２が形成される側の面）に形成されている。アンダーコート層２を形成することによって、基板１（ガラス基板）中に含まれるナトリウム及びリン等の不純物又は大気中から透過される水分等が、半導体層５２に侵入することを抑制できる。これにより、半導体層５２の膜質を安定化させて、ＴＦＴ特性を安定化させることができる。
【００４０】
アンダーコート層２は、単層構造及び積層構造のいずれであってもよいが、本実施の形態では、アンダーコート層２は、複数層からなる積層構造である。具体的には、アンダーコート層２は、２層構造であり、第１アンダーコート層２１と、第１アンダーコート層２１の上に形成された第２アンダーコート層２２とを有する。第１アンダーコート層２１は、基板１の全面を覆うように基板１の表面に形成されている。第２アンダーコート層２２は、第１アンダーコート層２１の全面を覆うように第１アンダーコート層２１の表面に形成されている。
【００４１】
アンダーコート層２は、絶縁材料によって構成された絶縁層であり、例えば、無機絶縁材によって構成されている。一例として、第１アンダーコート層２１及び第２アンダーコート層２２は、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）、酸窒化シリコン（ＳｉＯｙＮｘ）又は酸化アルミニウム（ＡｌＯｘ）等によって構成される。本実施の形態において、下層の第１アンダーコート層２１は、窒化シリコンによって構成され、上層の第２アンダーコート層２２は、酸化シリコンによって構成されている。
【００４２】
第１アンダーコート層２１及び第２アンダーコート層２２の各々の膜厚は、例えば１００ｎｍ〜５００ｎｍであり、本実施の形態では、いずれも２００ｎｍである。
【００４３】
下部電極３は、基板１の上方に所定形状で形成される。本実施の形態において、下部電極３は、アンダーコート層２の上に形成される。具体的には、下部電極３は、第２アンダーコート層２２の上に形成される。
【００４４】
また、下部電極３は、上部電極５１よりも大きい。つまり、平面視において、下部電極３の端部は、上部電極５１の端部よりも外方に位置している。具体的には、下部電極３の幅は、上部電極５１の幅よりも大きくなっている。
【００４５】
下部電極３は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン（ＭｏＷ）等）によって構成されている。本実施の形態において、下部電極３は、チタンによって構成されている。
【００４６】
容量絶縁層４は、基板１の上方に形成される。本実施の形態において、容量絶縁層４は、下部電極３を覆うようにアンダーコート層２の上に形成される。具体的には、容量絶縁層４は、第２アンダーコート層２２の全面にわたって形成されている。
【００４７】
容量絶縁層４は、電気絶縁性を有する材料によって構成されており、一例として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル又は酸化ハフニウム等からなる単層膜、あるいは、これらの材料からなる膜を複数積層した積層膜からなる絶縁膜である。
【００４８】
容量絶縁層４は、下部電極３と上部電極５１との間に形成される。つまり、容量絶縁層４は、容量素子Ｃｓにおける下部電極３と上部電極５１との間の誘電体（誘電体膜）である。したがって、容量絶縁層４の材料は、要求される容量素子Ｃｓの容量に応じて適宜選択される。本実施の形態において、容量絶縁層４は、ゲート絶縁層６と同じ材料によって構成されている。具体的には、容量絶縁層４は、酸化シリコン（ＳｉＯ）によって構成されている。
【００４９】
上部電極５１は、下部電極３と対向する位置に形成される。本実施の形態において、上部電極５１は、下部電極３の上方において容量絶縁層４の上に所定形状で形成される。
【００５０】
上部電極５１は、半導体層５２と同層に形成されている。したがって、上部電極５１は、半導体層５２と同様に、酸化物半導体によって構成されている。具体的には、上部電極５１は、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によって構成されている。上部電極５１を構成する金属元素には、少なくともインジウム（Ｉｎ）が含まれており、さらに、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の少なくとも一方又は両方が含まれているとよい。本実施の形態における上部電極５１は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯｘ（ＩＧＺＯ）によって構成されている。
【００５１】
また、上部電極５１は、抵抗率を低くするために低抵抗化されている。つまり、上部電極５１は、酸化物半導体によって構成されているが、導体化されている。これにより、上部電極５１は、金属電極と同様に導電性電極として機能する。上部電極５１は、成膜した酸化物半導体層に対して酸素欠損を引き起こすことで低抵抗化される。上部電極５１は、例えば、アルゴン（Ａｒ）や水素（Ｈ）等のプラズマが照射されたり加熱されたりすることで酸化物半導体から酸素が引き抜かれて酸素欠損が生じて低抵抗化する。
【００５２】
半導体層５２は、薄膜トランジスタＴｒのチャネル層であり、ゲート絶縁層６を挟んでゲート電極層７と対向している。本実施の形態において、半導体層５２は、容量絶縁層４の上に所定形状で形成されている。半導体層５２は、上部電極５１と同じ材料であり、透明アモルファス酸化物半導体によって構成されている。具体的には、半導体層５２は、ＩＧＺＯによって構成されている。
【００５３】
半導体層５２は、ゲート絶縁層６を挟んでゲート電極層７と対向する領域であるチャネル領域５２Ｃを有する。本実施の形態において、薄膜トランジスタＴｒはトップゲート構造であるので、半導体層５２のチャネル領域５２Ｃは、ゲート電極層７の下方に位置する領域である。
【００５４】
また、半導体層５２は、ソース領域５２Ｓとドレイン領域５２Ｄとを有する。ソース領域５２Ｓ及びドレイン領域５２Ｄは、ゲート電極層７の下方に位置しない。ソース領域５２Ｓ及びドレイン領域５２Ｄの各々は、チャネル領域５２Ｃより抵抗率が低い低抵抗化領域（オフセット領域）である。ソース領域５２Ｓは、チャネル領域５２Ｃの一方の側方側に形成されており、ドレイン領域５２Ｄは、チャネル領域５２Ｃの他方の側方側に形成されている。ソース領域５２Ｓ及びドレイン領域５２Ｄは、成膜した半導体層５２の所定の領域に対して酸素欠損を引き起こすことで形成される。例えば、ソース領域５２Ｓ及びドレイン領域５２Ｄは、アルゴン（Ａｒ）や水素（Ｈ）等のプラズマが照射されたり加熱されたりすることで酸素が引き抜かれて酸素欠損が生じる。
【００５５】
ゲート絶縁層６（絶縁層）は、半導体層５２の上に所定形状で形成されている。本実施の形態において、ゲート絶縁層６は、半導体層５２におけるチャネル領域５２Ｃの上に形成されており、ソース領域５２Ｓ及びドレイン領域５２Ｄの上には形成されていない。
【００５６】
また、ゲート絶縁層６の側面とゲート電極層７の側面とが面一である。したがって、上面視において、ゲート絶縁層６の輪郭線とゲート電極層７の輪郭線とは一致している。
【００５７】
ゲート絶縁層６は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。ゲート絶縁層６としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル又は酸化アルミニウム等の単層膜、あるいは、これらの積層膜等を用いることができる。
【００５８】
本実施の形態において、ゲート絶縁層６と第２アンダーコート層２２とが同じ材料によって構成されている。具体的には、ゲート絶縁層６は、酸化シリコンの単層膜（シリコン酸化膜）である。ゲート絶縁層６の膜厚は、ＴＦＴの耐圧等を考慮して設計することができ、例えば、５０ｎｍ〜５００ｎｍである。
【００５９】
ゲート電極層７は、ゲート絶縁層６を間に介して半導体層５２と対向する位置に形成されている。具体的には、ゲート電極層７は、ゲート絶縁層６の上方に位置し、例えば、ゲート絶縁層６の上に所定形状でパターン形成される。
【００６０】
また、ゲート電極層７は、半導体層５２と交差するように形成されている。具体的には、ゲート電極層７は、半導体層５２のチャネル方向に直交する方向（つまり、紙面垂直方向であるチャネル幅方向）に延設されている。したがって、ゲート電極層７は、平面視において、半導体層５２のチャネル領域５２Ｃと重なっている領域である電極部と、半導体層５２のチャネル領域５２Ｃと重なっていない領域である延設部とを有する。ゲート電極層７の電極部は、チャネル領域５２Ｃの直上方向に位置し、薄膜トランジスタＴｒのゲート電極として機能する領域である。ゲート電極層７の電極部は、チャネル領域５２Ｃと平面視形状が同じである。ゲート電極層７の延設部は、例えば、ゲート電極層７の電極部の両側に設けられており、電極部に所定の電圧を印加するための配線の一部として機能する。
【００６１】
また、本実施の形態において、ゲート電極層７は、チャネル方向長さ（ゲート長）がゲート絶縁層６のチャネル方向長さと同じである。上述のとおり、ゲート電極層７の側面はゲート絶縁層６の側面と面一である。
【００６２】
ゲート電極層７は、金属等の導電性材料又はその合金等の単層構造又は多層構造の電極であり、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、クロム又はモリブデンタングステン等で構成することができる。本実施の形態において、ゲート電極層７は、Ｔｉ／Ａｌ／Ｔｉの３層構造の積層膜である。また、ゲート電極層７の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
【００６３】
水素ブロック層８は、水素をブロックする機能を有する。つまり、水素ブロック層８は、水素の透過を抑制する水素抑制層である。例えば、水素ブロック層８は、層間絶縁層９に含まれる水素が半導体層５２に供給されることを抑制する。
【００６４】
水素ブロック層８は、上部電極５１及び半導体層５２を覆うように形成されている。本実施の形態において、水素ブロック層８は、上部電極５１と、半導体層５２のソース領域５２Ｓ及びドレイン領域５２Ｄと、ゲート電極層７とを覆うように、容量絶縁層４の上に形成されている。具体的には、水素ブロック層８は、上部電極５１、ソース領域５２Ｓ、ドレイン領域５２Ｄ、ゲート絶縁層６、ゲート電極層７、及び、容量絶縁層４の各々の表面を覆うように連続して形成されている。
【００６５】
水素ブロック層８は、例えば、酸化アルミニウムによって構成された酸化アルミニウム膜であるが、水素ブロック層８の材質は、酸化アルミニウムに限らない。また、水素ブロック層８は、単層に限らず、複数層であってもよい。例えば、水素ブロック層８は、酸化アルミニウム膜／シリコン酸化膜／酸化アルミニウム膜の３層構造であってもよい。
【００６６】
また、水素ブロック層８は、酸化アルミニウムによって構成されているので、水素ブロック層８は、上部電極５１及び半導体層５２の低抵抗化を促進する機能も有する。本実施の形態では、水素ブロック層８は、上部電極５１と、半導体層５２のソース領域５２Ｓ及びドレイン領域５２Ｄとの低抵抗化を促進する。具体的には、水素ブロック層８は、上部電極５１の全体の酸素を引き抜くとともに、半導体層５２のうち水素ブロック層８に接触する領域の酸素を引き抜くことで、上部電極５１及び半導体層５２に酸素欠損を発生させる。これにより、上部電極５１の全体が低抵抗化されるとともに、半導体層５２の一部が低抵抗化されてソース領域５２Ｓ及びドレイン領域５２Ｄとなる。
【００６７】
層間絶縁層９は、水素ブロック層８の上に形成される。層間絶縁層９は、有機材料によって構成されている。なお、層間絶縁層９は、有機材料に限らず、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウム等のような無機材料によって構成されていてもよい。また、層間絶縁層９は、単層膜であってもよいし、積層膜であってもよい。
【００６８】
層間絶縁層９と水素ブロック層８とには、当該層間絶縁層９の一部を貫通するように複数の開口部（コンタクトホール）が形成されている。この層間絶縁層９の開口部を介して、ソース領域５２Ｓとソース電極１０Ｓとが接続されるとともに、ドレイン領域５２Ｄとドレイン電極１０Ｄとが接続されている。
【００６９】
ソース電極１０Ｓ及びドレイン電極１０Ｄは、層間絶縁層９上に所定形状で形成されている。ソース電極１０Ｓ及びドレイン電極１０Ｄの各々は、半導体層５２と電気的に接続されている。
【００７０】
本実施の形態において、ソース電極１０Ｓは、層間絶縁層９に形成された開口部を介してソース領域５２Ｓと電気的及び物理的に接続されている。一方、ドレイン電極１０Ｄは、層間絶縁層９に形成された開口部を介してドレイン領域５２Ｄと電気的及び物理的に接続されている。
【００７１】
ソース電極１０Ｓ及びドレイン電極１０Ｄは、導電性材料又はその合金等の単層構造又は多層構造の電極である。ソース電極１０Ｓ及びドレイン電極１０Ｄの材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、クロム、モリブデンタングステン合金又は銅マンガン合金等を用いることができる。ソース電極１０Ｓ及びドレイン電極１０Ｄの膜厚は、例えば５０ｎｍ〜３００ｎｍである。
【００７２】
［ＴＦＴ基板の製造方法］
次に、実施の形態に係るＴＦＴ基板１１０の製造方法について、図５及び図６Ａ〜図６Ｏを用いて説明する。図５は、実施の形態に係るＴＦＴ基板１１０の製造方法のフローチャートである。図６Ａ〜図６Ｏは、実施の形態に係るＴＦＴ基板１１０の製造方法における各工程の断面図である。
【００７３】
本実施の形態におけるＴＦＴ基板１１０の製造方法は、図４に示される容量素子Ｃｓ及び薄膜トランジスタＴｒを備えるＴＦＴ基板の製造方法であり、図５に示すように、基板１を準備する工程（Ｓ１）と、アンダーコート層２を形成する工程（Ｓ２）と、下部電極３を形成する工程（Ｓ３）と、容量絶縁層４を形成する工程（Ｓ４）と、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを形成する工程（Ｓ５）と、ゲート絶縁膜６Ａを形成する工程（Ｓ６）と、ゲート電極膜７Ａを形成する工程（Ｓ７）と、ゲート電極膜７Ａをパターニングしてゲート電極層７を形成する工程（Ｓ８）と、ゲート絶縁膜６Ａをパターニングしてゲート絶縁層６を形成する工程（Ｓ９）、第１酸化物半導体層５１Ａと第２酸化物半導体層５２Ａの一部とを低抵抗化する工程（Ｓ１０）と、Ａｒ逆スパッタを行う工程（Ｓ１１）と、水素ブロック層８を形成する工程（Ｓ１２）と、層間絶縁層９を形成する工程（Ｓ１３）と、層間絶縁層９に開口部を形成する工程（Ｓ１４）と、ソース電極１０Ｓ及びドレイン電極１０Ｄを形成する工程（Ｓ１５）とを含む。
【００７４】
以下、図５を参照しながら図６Ａ〜図６Ｏを用いて、ＴＦＴ基板１１０の製造方法の詳細を説明する。
【００７５】
まず、図６Ａに示すように、基板１を準備する（図５のＳ１）。本実施の形態では、基板１として、ガラス基板を準備した。
【００７６】
次に、図６Ｂに示すように、基板１の上にアンダーコート層２を形成する（図５のＳ２）。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって、基板１の上に、窒化シリコン（ＳｉＮ）からなる第１アンダーコート層２１（シリコン窒化膜）を成膜し、その後、第１アンダーコート層２１の上に、酸化シリコン（ＳｉＯ）からなる第２アンダーコート層２２（シリコン酸化膜）を成膜する。
【００７７】
本実施の形態において、シリコン窒化膜は、プラズマＣＶＤ法によって成膜した。この場合、真空チャンバ内にシランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入し、プラズマを発生させることで、シリコン窒化膜を成膜することができる。また、シリコン酸化膜は、プラズマＣＶＤ法によって成膜した。この場合、真空チャンバ内にシランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入し、プラズマを発生させることで、シリコン酸化膜を成膜することができる。
【００７８】
これにより、基板１の上に、第１アンダーコート層２１と第２アンダーコート層２２との２層構造のアンダーコート層２を形成することができる。
【００７９】
次に、図６Ｃに示すように、基板１の上方に容量素子Ｃｓの下部電極３を形成する（図５のＳ３）。本実施の形態では、アンダーコート層２の上に下部電極３を形成する。この場合、例えば、第２アンダーコート層２２の上に金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて当該金属膜を加工することで、所定形状にパターニングされた下部電極３を形成することができる。なお、本実施の形態では、チタンを用いて下部電極３を形成した。
【００８０】
次に、図６Ｄに示すように、下部電極３の上方に容量絶縁層４を形成する（図５のＳ４）。本実施の形態では、下部電極３を覆うようにアンダーコート層２の全面に容量絶縁層４を形成した。
【００８１】
容量絶縁層４は、例えばシリコン酸化膜である。この場合、例えば、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。なお、容量絶縁層４は、単層膜でもよいが、積層膜としてもよい。
【００８２】
次に、図６Ｅに示すように、下部電極３の上方に位置する容量絶縁層４の上方に第１酸化物半導体層５１Ａを形成するとともに、下部電極３の上方に位置しない容量絶縁層４の上方に第２酸化物半導体層５２Ａを形成する（図５のＳ５）。
【００８３】
第１酸化物半導体層５１Ａは、容量素子Ｃｓの上部電極５１に対応し、第２酸化物半導体層５２Ａは、薄膜トランジスタＴｒの半導体層５２（チャネル層）に対応する。第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａは、それぞれ所定の位置及び所定の形状に形成される。
【００８４】
具体的には、まず、容量絶縁層４の全面に酸化物半導体膜を成膜する。酸化物半導体膜の材料としては、ＩｎＧａＺｎＯｘの透明アモルファス酸化物半導体を用いることができる。この場合、スパッタ法やレーザー蒸着法等の気相成膜法によってＩｎＧａＺｎＯｘからなる酸化物半導体膜（ＩｎＧａＺｎＯｘ膜）を成膜する。具体的には、Ｉｎ、Ｇａ及びＺｎを含むターゲット材（例えばＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。酸化物半導体膜を成膜した後は、フォトリソグラフィ法及びウェットエッチング法を用いて当該酸化物半導体膜を加工する。これにより、所定形状にパターニングされた第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを形成することができる。
【００８５】
次に、図６Ｆに示すように、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを覆うようにゲート絶縁膜６Ａを形成する（図５のＳ６）。本実施の形態では、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを覆うように容量絶縁層４の全面にゲート絶縁膜６Ａを形成した。
【００８６】
ゲート絶縁膜６Ａは、例えばシリコン酸化膜である。この場合、容量絶縁層４と同様に、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。なお、ゲート絶縁膜６Ａは、単層膜でもよいが、積層膜としてもよい。
【００８７】
次に、図６Ｇに示すように、ゲート絶縁膜６Ａの上にゲート電極膜７Ａを形成する（図５のＳ７）。例えば、スパッタリング法等によって、ゲート絶縁膜６Ａの全面に、Ｔｉ／Ａｌ／Ｔｉの積層膜をゲート電極膜７Ａとして成膜する。
【００８８】
次に、図６Ｈに示すように、ゲート電極膜７Ａをパターニングしてゲート電極層７を形成する（図５のＳ８）。具体的には、ゲート電極膜７Ａの上にゲート電極層７に対応する形状のフォトレジストＰＲを形成し、フォトレジストＰＲをマスクとしてゲート電極膜７Ａをエッチングしてパターニングすることにより、ゲート絶縁膜６Ａ上に所定形状のゲート電極層７を形成する。
【００８９】
Ｔｉ／Ａｌ／Ｔｉの積層膜であるゲート電極膜７Ａのエッチングは、例えば、三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）の混合ガス、又は、四塩化炭素（ＣＣｌ４）と塩素（Ｃｌ２）の混合ガス等の反応ガスを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチングによって行うことができる。なお、ゲート電極膜７Ａのエッチングは、ドライエッチングに限らず、ウェットエッチングであってもよい。
【００９０】
このように、図６Ｆ〜図６Ｈの工程によって、第２酸化物半導体層５２Ａの上方に位置するゲート絶縁膜６Ａの上方にゲート電極層７を形成することができる。
【００９１】
次に、図６Ｉに示すように、ゲート絶縁膜６Ａをパターニングしてゲート絶縁層６を形成する（図５のＳ９）。本実施の形態では、ゲート電極層７の側面と面一となるようにゲート絶縁膜６Ａをエッチングしてゲート絶縁層６を形成する。具体的には、フォトレジストＰＲを残したままフォトレジストＰＲをマスクとしてゲート絶縁膜６Ａをエッチングしてパターニングすることで、自己整合的に、ゲート電極層７と平面視形状が略同じのゲート絶縁層６を形成する。
【００９２】
この場合、シリコン酸化膜であるゲート絶縁膜６Ａのエッチングは、例えば、四フッ化炭素（ＣＦ４）、又は、四フッ化炭素（ＣＦ４）と水素（Ｈ２）の混合ガス等の反応ガスを用いたドライエッチングによって行うことができる。
【００９３】
なお、本実施の形態では、フォトレジストＰＲを残したままフォトレジストＰＲをマスクとしてゲート絶縁膜６Ａのエッチングを行ったが、フォトレジストＰＲを除去した後にゲート電極層７をマスクとしてゲート絶縁膜６Ａのエッチングを行ってもよい。
【００９４】
このよう、ゲート絶縁膜６Ａを加工することにより、第１酸化物半導体層５１Ａの全部が露出するとともに、第２酸化物半導体層５２Ａの一部（具体的には、ソース領域５２Ｓ及びドレイン領域５２Ｄとなる部分）が露出する。また、この露出した部分は既に低抵抗化されている（図５のＳ１０）。第１酸化物半導体層５１Ａを低抵抗化することで容量素子Ｃｓの上部電極５１を形成する。このときに、第２酸化物半導体層５２Ａの露出部分も低抵抗化することで、チャネル領域５２Ｃ、ソース領域５２Ｓ及びドレイン領域５２Ｄを有する半導体層５２も同時に形成する。具体的には、ゲート絶縁膜６Ａをエッチングする際に、プラズマ中のフッ素ラジカル（Ｆ＊）に曝され、半導体層５２から酸素が引き抜かれるために、酸素欠損を引き起して低抵抗化する。
【００９５】
この工程では、ゲート絶縁膜６Ａをエッチングする際に、オーバーエッチングによって、図６Ｉに示すように、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａがマスクとなって容量絶縁層４がエッチングされて膜減りし、容量絶縁層４に段差が発生する。
【００９６】
また、ゲート絶縁膜６Ａのエッチングによって削り取られた第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａの一部が容量絶縁層４の段差部分に堆積物５０として堆積する。このとき、プラズマ中のフッ素ラジカル（Ｆ＊）によって容量絶縁層４の段差の壁に堆積した堆積物５０も低抵抗化する。つまり、堆積物５０も導体化する。
【００９７】
なお、ゲート絶縁膜６Ａのエッチングは、ドライエッチングに限らず、ウェットエッチングであってもよい。
【００９８】
図６Ｊに示すように、第１酸化物半導体層５１Ａを低抵抗化することで容量素子Ｃｓの上部電極５１を形成する（図５のＳ１０）。このときに、第２酸化物半導体層５２Ａの露出部分も低抵抗化することで、チャネル領域５２Ｃ、ソース領域５２Ｓ及びドレイン領域５２Ｄを有する半導体層５２も同時に形成する。
【００９９】
具体的には、ゲート絶縁膜６Ａをエッチングしてゲート絶縁層６を形成した後に、プラズマ照射を行う。プラズマ照射としては、例えばＦプラズマ照射又は水素プラズマ照射を用いることができる。
【０１００】
このように、プラズマ照射を行うことで、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａの露出部分がプラズマに曝されて酸素欠損を引き起して低抵抗化する。これにより、第１酸化物半導体層５１Ａの抵抗率が下がって導体化するので、第１酸化物半導体層５１Ａを上部電極５１にすることができる。また、第２酸化物半導体層５２Ａの露出部分の抵抗率が下がって導体化するので、第２酸化物半導体層５２Ａの露出部分をソース領域５２Ｓ及びドレイン領域５２Ｄにすることができる。つまり、第２酸化物半導体層５２Ａを、チャネル領域５２Ｃ、ソース領域５２Ｓ及びドレイン領域５２Ｄを有する半導体層５２にすることができる。
【０１０１】
このとき、プラズマ照射によって容量絶縁層４の段差の壁に堆積した堆積物５０も低抵抗化する。つまり、堆積物５０も導体化する。
【０１０２】
なお、本実施の形態では、プラズマ照射によって第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを低抵抗化したが、これに限るものではない。例えば、加熱（アニール）処理を行うことで酸素欠損を引き起こして第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを低抵抗化してもよい。
【０１０３】
次に、図６Ｋに示すように、ゲート絶縁膜６Ａをエッチングした後に、逆スパッタを行う（図５のＳ１１）。本実施の形態において、逆スパッタは、アルゴンによる逆スパッタとしている。逆スパッタを行うことで、容量絶縁層４の段差の壁に堆積した堆積物５０を除去することができる。
【０１０４】
逆スパッタは、例えば、アルゴンの圧力を０．１Ｐａ〜０．８Ｐａとし、ＲＦパワーを１００Ｗ〜６００Ｗとして行うことができる。また、逆スパッタを行う時間は、例えば、１０秒〜１８０秒である。なお、逆スパッタを行う条件は、これらの範囲に限るものではない。
【０１０５】
次に、逆スパッタを行った後に、図６Ｌに示すように、上部電極５１を覆うように水素ブロック層８を形成する（図５のＳ１２）。本実施の形態では、基板１の上方の全面に、水素ブロック層８を形成する。つまり、上部電極５１、半導体層５２（ソース領域５２Ｓ、ドレイン領域５２Ｄ）、ゲート電極層７、及び、容量絶縁層４を覆うように、水素ブロック層８を形成する。
【０１０６】
水素ブロック層８は、例えば、ＣＶＤ法、スパッタリング法又はＡＬＤ法等によって形成することができる。本実施の形態では、反応性スパッタリングによって、水素ブロック層８として酸化アルミニウム膜を成膜した。
【０１０７】
次に、図６Ｍに示すように、水素ブロック層８の上に層間絶縁層９を形成する（図５のＳ１３）。例えば、有機材料からなる有機材料層を層間絶縁層９として成膜することができる。なお、層間絶縁層９は、有機材料からなる有機材料層に限らず、酸化シリコン等の無機材料からなる無機材料層等であってもよい。
【０１０８】
次に、図６Ｎに示すように、層間絶縁層９に開口部ＣＨ（コンタクトホール）を形成する（図５のＳ１４）。具体的には、半導体層５２のソース領域５２Ｓ及びドレイン領域５２Ｄの各々の一部を露出させるように、層間絶縁層９に開口部ＣＨを形成する。この場合、フォトリソグラフィ法及びエッチング法によって層間絶縁層９及び水素ブロック層８の一部をエッチング除去することによって、ソース領域５２Ｓ及びドレイン領域５２Ｄ上に開口部ＣＨを形成することができる。
【０１０９】
次に、図６Ｏに示すように、ソース電極１０Ｓ及びドレイン電極１０Ｄを形成する（図５のＳ１５）。具体的には、層間絶縁層９及び水素ブロック層８に形成した開口部ＣＨを介して、ソース領域５２Ｓにソース電極１０Ｓを電気的及び物理的に接続するとともに、ドレイン領域５２Ｄにドレイン電極１０Ｄを電気的及び物理的に接続する。
【０１１０】
本実施の形態では、層間絶縁層９及び水素ブロック層８に形成した開口部ＣＨを埋めるようにして層間絶縁層９上に金属膜（ソースドレイン金属膜）をスパッタによって成膜した後に、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜をパターニングすることにより、所定形状のソース電極１０Ｓ及びドレイン電極１０Ｄを形成している。
【０１１１】
以上のようにして、薄膜トランジスタＴｒ及び容量素子Ｃｓが形成されたＴＦＴ基板１１０を製造することができる。
【０１１２】
［作用効果等］
次に、本実施の形態に係るＴＦＴ基板１１０の作用効果について、本開示の技術に至った経緯も含めて説明する。
【０１１３】
上述のとおり、図６Ａ〜図６Ｉに示される工程を経て容量素子Ｃｓを形成すると、図７に示すように、ゲート絶縁膜６Ａをエッチングする際のオーバーエッチングによって、第１酸化物半導体層５１Ａがマスクとなって、第１酸化物半導体層５１Ａの下地層である容量絶縁層４がエッチングされて膜減りする。これにより、第１酸化物半導体層５１Ａの側面と面一の壁面を有する段差が容量絶縁層４に形成される。つまり、容量絶縁層４は、第１酸化物半導体層５１Ａの直下が凸となった凸状に形成される。
【０１１４】
また、ゲート絶縁膜６Ａのエッチングによって第１酸化物半導体層５１Ａが削り取られ、第１酸化物半導体層５１Ａの削り屑（被エッチング材料）が容量絶縁層４の段差に飛来して容量絶縁層４の段差の壁面や角に堆積物５０として堆積する。つまり、第１酸化物半導体層５１Ａからの飛来物である堆積物５０は、容量絶縁層４の段差の壁面や角に堆積する。
【０１１５】
この堆積物５０は、図６Ｉ又は図６Ｊの工程において、低抵抗化する。つまり、図６Ｉ又は図６Ｊの工程では、第１酸化物半導体層５１Ａを低抵抗化して上部電極５１とするためにプラズマ照射等を行うが、このプラズマ照射等によって堆積物５０も低抵抗化する。つまり、上部電極５１だけではなく堆積物５０も導体化する。
【０１１６】
このように、ゲート絶縁膜６Ａのエッチングによって、容量絶縁層４に段差が生じるとともに、導電性が高い堆積物５０が容量絶縁層４の段差に堆積することになる。このことは、上部電極５１が容量絶縁層４の段差側に拡大したことになる。このため、上部電極５１の端部において上部電極５１と下部電極３との実質的な距離が短くなる。つまり、上部電極５１と下部電極３との間の距離がねらいの設計値よりも短くなってしまう。
【０１１７】
したがって、この堆積物５０が残渣として残ったまま、図６Ｌ〜図６Ｏの工程を行うと、図７に示すような容量素子Ｃｓとなり、容量素子Ｃｓの耐圧が低下したり容量素子Ｃｓの初期破壊が多発したりする。
【０１１８】
また、堆積物５０が残ったままの状態で上部電極５１を水素ブロック層８で覆うと、水素ブロック層８のカバレッジが低下する。例えば、堆積物５０が容量絶縁層４の段差の壁面から突出していると、水素ブロック層８に段切れが発生する場合がある。これにより、水素が容量絶縁層４に侵入して拡散し、容量絶縁層４自体の耐圧が低下する。
【０１１９】
そこで、本実施の形態におけるＴＦＴ基板１１０の製造方法では、ゲート絶縁膜６Ａをエッチングした後に、逆スパッタを行う工程を追加している。これにより、図８に示すように、容量絶縁層４の段差部分に堆積した堆積物５０を除去することができる。したがって、容量素子Ｃｓの耐圧が低下したり容量素子Ｃｓの初期破壊が多発したりすることを抑制できる。また、上部電極５１と下部電極３との距離をねらいの設計値どおりにすることができる。
【０１２０】
さらに、堆積物５０が除去されるので、上部電極５１を覆う水素ブロック層８のカバレッジを向上させることができる。したがって、水素ブロック層８に段切れが発生することを抑制できるので、容量絶縁層４内に水素が侵入して容量絶縁層４の耐圧が低下することを抑制できる。つまり、容量絶縁層４自体の耐圧を維持することができる。
【０１２１】
しかも、ゲート絶縁膜６Ａをエッチングした後に逆スパッタを行うことで、図８に示すように、上部電極５１の側面と容量絶縁層４の段差の壁面とが順テーパ形状になる。これにより、水素ブロック層８のカバレッジを一層向上させることができ、水素の侵入による容量絶縁層４の耐圧の低下を一層抑制することができる。
【０１２２】
以上、本実施の形態におけるＴＦＴ基板１１０の製造方法は、基板１の上方に容量素子Ｃｓの下部電極３を形成する工程と、下部電極３の上方に容量絶縁層４を形成する工程と、下部電極３の上方に位置する容量絶縁層４の上方に第１酸化物半導体層５１Ａを形成するとともに、下部電極３の上方に位置しない容量絶縁層４の上方に第２酸化物半導体層５２Ａを形成する工程と、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａを覆うようにゲート絶縁膜６Ａを形成する工程と、第２酸化物半導体層５２Ａの上方に位置するゲート絶縁膜６Ａの上方にゲート電極層７を形成する工程と、ゲート電極層７の側面と面一となるようにゲート絶縁膜６Ａをエッチングしてゲート絶縁層６を形成する工程と、第１酸化物半導体層５１Ａを低抵抗化することで容量素子Ｃｓの上部電極５１を形成する工程と、ゲート絶縁膜６Ａをエッチングした後に、逆スパッタを行う工程とを含む。
【０１２３】
これにより、ゲート絶縁膜６Ａのエッチングによって第１酸化物半導体層５１Ａから飛来した堆積物５０を除去することができるので、容量素子Ｃｓの耐圧が低下したり容量素子Ｃｓの初期破壊が多発したりすることを抑制できる。したがって、優れた信頼性を有する容量素子Ｃｓを備えるＴＦＴ基板１１０を得ることができる。
【０１２４】
また、本実施の形態において、ゲート絶縁膜６Ａをエッチングした後の逆スパッタは、アルゴンによる逆スパッタである。
【０１２５】
これにより、簡単な設備で逆スパッタを行うことができる。また、堆積物５０を容易に除去することができる。
【０１２６】
また、本実施の形態では、逆スパッタを行った後に、上部電極５１を覆うように水素ブロック層８を形成している。
【０１２７】
上記のように、逆スパッタを行うことによって、堆積物５０を除去することができるとともに、上部電極５１の側面と容量絶縁層４の段差の壁面とを順テーパ形状にすることができる。これにより、水素ブロック層８のカバレッジを向上させることができるので、容量絶縁層４に水素が侵入することを抑制できる。したがって、容量絶縁層４の耐圧の低下を抑制し、容量絶縁層４自体の耐圧を維持することができる。したがって、さらに信頼性に優れた容量素子Ｃｓを備えるＴＦＴ基板１１０を得ることができる。
【０１２８】
また、本実施の形態において、容量絶縁層４とゲート絶縁層６とは、同じ材料によって構成されている。
【０１２９】
容量絶縁層４とゲート絶縁層６とが同じ材料によって構成されていると、ゲート絶縁膜６Ａのエッチングによって容量絶縁層４の膜減りが発生し、容量絶縁層４に段差が生じて堆積物５０が堆積しやすい構成となる。このため、容量素子Ｃｓの耐圧の低下が発生しやすい。しかしながら、本実施の形態では、ゲート絶縁膜６Ａのエッチング後に逆スパッタを行うことで堆積物５０を除去している。これにより、容量絶縁層４に段差が生じて堆積物５０が堆積しやすい構成であっても、容量素子Ｃｓの耐圧が低下することを効果的に抑制できる。
【０１３０】
また、図８に示すように、本実施の形態では、平面視において、下部電極３の端部は、上部電極５１の端部よりも外方に位置している。つまり、下部電極３が上部電極５１よりも大きい。
【０１３１】
下部電極３が上部電極５１よりも大きい場合、ゲート絶縁膜６Ａのエッチングによって容量絶縁層４に段差が形成されて堆積物５０が堆積したときに、堆積物５０と下部電極３との距離が、上部電極５１の中央部と下部電極３の中央部との距離よりも小さくなりやすい。このため、容量素子Ｃｓの耐圧の低下が発生しやすい。しかしながら、本実施の形態では、ゲート絶縁膜６Ａのエッチング後に逆スパッタを行うことで堆積物５０を除去しているので、容量素子Ｃｓの耐圧の低下の発生を効果的に抑制できる。
【０１３２】
（変形例等）
以上、薄膜トランジスタ基板の製造方法について、実施の形態に基づいて説明したが、本開示の技術は、上記実施の形態に限定されるものではない。
【０１３３】
例えば、上記実施の形態では、ゲート絶縁膜６Ａをエッチングする際に、オーバーエッチングによって容量絶縁層４もエッチングされて容量絶縁層４に段差が形成されたが、これに限るものではない。つまり、ゲート絶縁膜６Ａをジャストエッチングしてもよい。この場合、容量絶縁層４がエッチングされないので、図９に示すように、容量絶縁層４に段差が形成されない。
【０１３４】
また、上記実施の形態では、下部電極３を上部電極５１よりも大きくしているが、これに限らず、上部電極５１を下部電極３よりも大きくしてもよい。つまり、平面視において、上部電極５１の端部が下部電極３の端部よりも外方に位置していてもよい。
【０１３５】
この場合、ゲート絶縁膜６Ａのエッチング後に逆スパッタを行わない場合は、図１０に示すように、容量絶縁層４に形成された段差に堆積した堆積物５０が残渣として存在したままとなるが、ゲート絶縁膜６Ａのエッチング後に逆スパッタを行うことで堆積物５０を除去することができる。これにより、図１１に示すように堆積物５０のない容量素子Ｃｓを得ることができる。これにより、容量絶縁層４の耐圧の低下を抑制できる容量素子Ｃｓを実現できる。したがって、優れた信頼性を有する容量素子Ｃｓを備えるＴＦＴ基板１１０を得ることができる。
【０１３６】
また、上記実施の形態では、第１酸化物半導体層５１Ａ及び第２酸化物半導体層５２Ａに用いる酸化物半導体として、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の透明アモルファス酸化物半導体を用いたが、これに限らず、ＩｎＧａＯ等の多結晶酸化物半導体等のＩｎを含む酸化物半導体を用いることができる。また、ＩｎＷＯやＩｎＷＺｎＯ等の透明アモルファス酸化物半導体を用いてもよい。
【０１３７】
また、上記実施の形態では、ＴＦＴ基板１１０を用いた表示装置として有機ＥＬ表示装置１００について説明したが、これに限らない。例えば、上記実施の形態におけるＴＦＴ基板１１０は、液晶表示装置等の他の表示装置にも適用することもできる。
【０１３８】
この場合、有機ＥＬ表示装置１００（有機ＥＬパネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置１００は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
【０１３９】
その他、上記実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で上記実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１４０】
開示の技術は、ＴＦＴ基板を用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
【符号の説明】
【０１４１】
１  基板
２  アンダーコート層
２１  第１アンダーコート層
２２  第２アンダーコート層
３  下部電極
４  容量絶縁層
６  ゲート絶縁層
６Ａ  ゲート絶縁膜
７  ゲート電極層
７Ａ  ゲート電極膜
８  水素ブロック層
９  層間絶縁層
５０  堆積物
５１  上部電極
５１Ａ  第１酸化物半導体層
５２  半導体層
５２Ａ  第２酸化物半導体層
５２Ｃ  チャネル領域
５２Ｓ  ソース領域
５２Ｄ  ドレイン領域
１０Ｓ  ソース電極
１０Ｄ  ドレイン電極
１００  有機ＥＬ表示装置
１１０  ＴＦＴ基板
１２０  画素
１２０Ｒ、１２０Ｇ、１２０Ｂ  サブ画素
１２１  バンク
１３０  有機ＥＬ素子
１３１  陽極
１３２  有機ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
Ｔｒ  薄膜トランジスタ
ＤｒＴｒ  駆動トランジスタ
ＳｗＴｒ  スイッチングトランジスタ
Ｃｓ  容量素子
ＣＨ  開口部
ＰＲ  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2017191917.tif 000009
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図６Ｎ】
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【図６Ｏ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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