(57)【要約】【課題】スイッチング動作時の高電圧の場合においてコラプスを改善できる。【解決手段】電界効果トランジスタは、ヘテロ接合を含む窒化物半導体層上に、互いに間隔を置いて配置されたソース電極(４)およびドレイン電極(５)と、上記窒化物半導体層上の上記ソース電極(４)と上記ドレイン電極(５)との間に配置されたゲート電極(６)と、上記窒化物半導体層の直上における上記ゲート電極(６)と上記ドレイン電極(５)との間に形成されると共に、少なくともシリコンおよび窒素を構成元素とする第１絶縁膜(７)と、上記第１絶縁膜(７)上に積層して形成された第２絶縁膜(９)とを備え、上記第１絶縁膜(７)は、ドレイン電極(５)と上記窒化物半導体層との接触面の縁(８)まで形成されており、上記ドレイン電極(５)は、上記ゲート電極(６)側に向かってひさし状にせり出し、且つ上記第２絶縁膜(９)の上面に接触しているフィールドプレート部(１０)を有している。【選択図】図２
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【特許請求の範囲】
【請求項１】
ヘテロ接合を含む窒化物半導体層と、
上記窒化物半導体層上に、互いに間隔を置いて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
上記窒化物半導体層の直上における上記ゲート電極と上記ドレイン電極との間に形成されると共に、少なくともシリコンおよび窒素を構成元素とする第１絶縁膜と、
上記第１絶縁膜上に積層して形成された第２絶縁膜と
を備え、
上記第１絶縁膜は、上記ドレイン電極と上記窒化物半導体層との接触面の縁まで形成されており、
上記ドレイン電極は、上記ゲート電極側に向かってひさし状にせり出し、且つ上記第２絶縁膜の上面に接触しているフィールドプレート部を有している
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記第２絶縁膜の誘電率は、上記第１絶縁膜の誘電率よりも小さい
ことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または請求項２に記載の電界効果トランジスタにおいて、
上記ドレイン電極と上記窒化物半導体層との接触面の縁の近傍における上記フィールドプレート部下に設けられると共に、上記第１絶縁膜のみが形成されている単層膜領域と、
上記単層膜領域の上記接触面の縁側とは反対側における上記フィールドプレート部下に設けられると共に、上記第１絶縁膜と上記第２絶縁膜とが積層して形成されている複層膜領域と
を備えたことを特徴とする電界効果トランジスタ。
【請求項４】
請求項２または請求項３に記載の電界効果トランジスタにおいて、
上記第２絶縁膜上には、上記第１絶縁膜よりも誘電率の小さい絶縁膜がさらに積層して形成されており、
上記フィールドプレート部は、最上層の絶縁膜の上面に接触している
ことを特徴とする電界効果トランジスタ。
【請求項５】
請求項４に記載の電界効果トランジスタにおいて、
上記第１絶縁膜上に積層して形成された複数の絶縁膜のうちの一つの絶縁膜が、当該絶縁膜よりも誘電率が大きい絶縁膜を、上記ドレイン電極の近傍における上記フィールドプレート部下において覆っている
ことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体の電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、窒化物半導体のＨＦＥＴ(ヘテロ接合電界効果トランジスタ)として、特開２００６‐２７８８１２号公報(特許文献１)に開示された半導体装置がある。この半導体装置においては、基板上に形成されたＧaＮ系半導体層の表面に、珪素が化学量論的な組成比より多い(例えば、珪素/窒素組成比１.８５〜１.９)窒化珪素からなる絶縁膜を形成し、上記ＧaＮ系半導体層上にゲート電極,ソース電極およびドレイン電極を形成している。
【０００３】
こうして、高いドレイン電圧を印加するとドレイン電流が減少してしまうコラプス現象の原因と考えられる上記ＧaＮ系半導体層の表面層内のIII族元素の酸化物を減少させることによって、コラプス現象の抑制を図っている。
【０００４】
また、窒化物半導体のＨＦＥＴとして、特開２００４‐２００２４８号公報(特許文献２)に開示された電界効果トランジスタがある。この電界効果トランジスタにおいては、基板上にＧaＮチャネル層およびＡlＧaＮ電子供給層を形成し、この電子供給層上にオーム性接触がとられたソース電極およびドレイン電極を形成している。そして、上記ソース電極とドレイン電極との間に、上記ドレイン側にひさし状に張り出したフィールドプレート部を有してショットキー性接触がとられたゲート電極が設けられている。上記フィールドプレート部の下に、ＳiＮ膜およびＳiＯ２膜からなる積層膜を形成し、上記ＳiＮ膜で上記ＡlＧaＮ電子供給層の表面を覆っている。
【０００５】
こうして、フィールドプレートを備えるゲート電極構造と、上記フィールドプレート部下の層構造との相乗効果によって、コラプス量とゲート耐圧とのトレードオフの関係の改善を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６‐２７８８１２号公報
【特許文献２】特開２００４‐２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の窒化物半導体のＨＦＥＴにおいては、特許文献１および特許文献２の何れにおいても、スイッチング動作時の高電圧の場合におけるコラプスに対しては、改善が不十分であるという問題がある。
【０００８】
そこで、この発明の課題は、スイッチング動作時の高電圧の場合においてもコラプスを改善できる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明の電界効果トランジスタは、
ヘテロ接合を含む窒化物半導体層と、
上記窒化物半導体層上に、互いに間隔を置いて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
上記窒化物半導体層の直上における上記ゲート電極と上記ドレイン電極との間に形成されると共に、少なくともシリコンおよび窒素を構成元素とする第１絶縁膜と、
上記第１絶縁膜上に積層して形成された第２絶縁膜と
を備え、
上記第１絶縁膜は、上記ドレイン電極と上記窒化物半導体層との接触面の縁まで形成されており、
上記ドレイン電極は、上記ゲート電極側に向かってひさし状にせり出し、且つ上記第２絶縁膜の上面に接触しているフィールドプレート部を有している
ことを特徴としている。
【００１０】
また、一実施の形態の電界効果トランジスタでは、
上記第２絶縁膜の誘電率は、上記第１絶縁膜の誘電率よりも小さくなっている。
【００１１】
また、一実施の形態の電界効果トランジスタでは、
上記ドレイン電極と上記窒化物半導体層との接触面の縁の近傍における上記フィールドプレート部下に設けられると共に、上記第１絶縁膜のみが形成されている単層膜領域と、
上記単層膜領域の上記接触面の縁側とは反対側における上記フィールドプレート部下に設けられると共に、上記第１絶縁膜と上記第２絶縁膜とが積層して形成されている複層膜領域と
を備えている。
【００１２】
また、一実施の形態の電界効果トランジスタでは、
上記第２絶縁膜上には、上記第１絶縁膜よりも誘電率の小さい絶縁膜がさらに積層して形成されており、
上記フィールドプレート部は、最上層の絶縁膜の上面に接触している。
【００１３】
また、一実施の形態の電界効果トランジスタでは、
上記第１絶縁膜上に積層して形成された複数の絶縁膜のうちの一つの絶縁膜が、当該絶縁膜よりも誘電率が大きい絶縁膜を、上記ドレイン電極の近傍における上記フィールドプレート部下において覆っている。
【発明の効果】
【００１４】
以上より明らかなように、この発明の電界効果トランジスタは、
上記窒化物半導体層の直上における上記ゲート電極と上記ドレイン電極との間であり、且つ上記フィールドプレート部下に、上記第１絶縁膜と上記第２絶縁膜とを、この順で積層して形成している。こうして、上記フィールドプレート部下の絶縁膜の総膜厚を厚くすることによって、上記窒化物半導体層の表面の電界を緩和することができる。
【００１５】
その際に、上記第１絶縁膜は、シリコンおよび窒素を構成元素としているので上記窒化物半導体層表面に負電荷が蓄積され難くする界面制御を行うことができ、上記ドレイン電極と上記窒化物半導体層との接触面の縁まで形成される。
【００１６】
したがって、この発明によれば、スイッチング動作時の高電圧の場合におけるコラプスを著しく改善することができるのである。
【図面の簡単な説明】
【００１７】
【図１】この発明の電界効果トランジスタとしての窒化物半導体ＨＦＥＴにおける断面図である。
【図２】図１におけるドレイン電極近傍の拡大図である。
【図３】コラプス改善に必要な第１,第２絶縁膜の総膜厚とバリア層の膜厚との関係を示す図である。
【図４】コラプス改善に必要なＳiＯ２を用いた第２絶縁膜の総膜厚とバリア層の膜厚との関係を示す図である。
【図５】図４の場合において第１,第２絶縁膜の和を縦軸にとった図である。
【図６】図２とは異なる窒化物半導体ＨＦＥＴにおけるドレイン電極近傍の断面拡大図である。
【図７】図２および図６とは異なる窒化物半導体ＨＦＥＴにおけるドレイン電極近傍の断面拡大図である。
【図８】図２,図６および図７とは異なる窒化物半導体ＨＦＥＴにおけるドレイン電極近傍の断面拡大図である。
【発明を実施するための形態】
【００１８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１９】
・第１実施の形態
図１は、本実施の形態の電界効果トランジスタの一例である窒化物半導体のＨＦＥＴにおける断面図である。また、図２は、図１におけるドレイン電極近傍の拡大図である。
【００２０】
図１に示すように、本実施の形態のＨＦＥＴにおいては、Ｓiからなる基板１上に、ＧaＮからなるチャネル層２と、ＡlｘＧa１−ｘＮ(０＜ｘ＜１)からなるバリア層３とが、この順序で積層されて形成されている。尚、ＡlｘＧa１−ｘＮバリア層３におけるＡl結晶比ｘは、本実施の形態においては、一例としてｘ＝０.１７としている。さらに、本実施の形態においては、ＧaＮチャネル層２とＡlｘＧa１−ｘＮバリア層３とで上記窒化物半導体層を構成し、ＡlｘＧa１−ｘＮバリア層３の厚みを３０nmとしている。
【００２１】
上記ＡlｘＧa１−ｘＮバリア層３上に、ソース電極４とドレイン電極５とが予め設定された間隔を空けて形成されている。ここで、本実施の形態においては、ソース電極４およびドレイン電極５を、ＴiとＡlとがこの順序で積層されたＴi/Ａlを用いて形成している。その場合、ソース電極４とドレイン電極５との形成箇所にあるバリア層３およびチャネル層２にリセスを形成し、電極材料を蒸着してアニールすることで、各電極４,５とチャネル層２の表層に形成される２ＤＥＧ(two dimensional electron gas：二次元電子ガス)との間にオーミックコンタクトを形成している。
【００２２】
上記ＡlｘＧa１−ｘＮバリア層３上におけるソース電極４とドレイン電極５との間に、ゲート電極６が形成されている。本実施の形態においては、ゲート電極６を、ＷＮとＷとがこの順序で積層されたＷＮ/Ｗを用いて形成している。
【００２３】
上記バリア層３上におけるソース電極４からゲート電極６までの間と、バリア層３上におけるゲート電極６からドレイン電極５までの間とには、ＳiＮｙからなる第１絶縁膜７が形成されている。特に、この第１絶縁膜７は、ドレイン電極５と上記窒化物半導体層との接触面の縁８(以下、単に接触面縁８と言う)まで延在して形成されており、ドレイン電極５の近傍においては上記窒化物半導体層は第１絶縁膜７で完全に覆われている。尚、本実施の形態においては、一例として、第１絶縁膜７の厚みを３０nmとしている。
【００２４】
上記第１絶縁膜７の機能は、上記窒化物半導体層の表面の界面制御であり、上記コラプスの抑制のためには成長レートを８００Å/min以下に保ちながら成膜する必要がある。
【００２５】
ここで、上記「界面制御」とは、コラプスの抑制のために、上記窒化物半導体層と第１絶縁膜７との界面に負電荷が蓄積され難くする制御であり、上記窒化物半導体層の表面に生ずるダングリングボンドを適切に処理し、界面準位の発生の低減および界面準位の深さを浅くする等を行うことである。尚、上記窒化物半導体層と第１絶縁膜７との界面に負電荷が蓄積されてしまうと、バリア層３の分極が弱くなり、その結果、２ＤＥＧ中のキャリア濃度が減少してしまい、コラプス現象が生じてしまうのである。
【００２６】
上記第１絶縁膜７上には、ＳiＮｚからなる第２絶縁膜９が形成されている。尚、本実施の形態においては、一例として、第２絶縁膜９の厚みを２３０nmとしている。
【００２７】
上記ドレイン電極５は、ゲート電極６側に向かってひさし状にせり出し、且つ第２絶縁膜９の上面に接触しているフィールドプレート部１０を有している。このフィールドプレート構造によって、フィールドプレート部１０の下部の、特に上記接触面縁８の近傍の電界強度を低減することができる。ここで、フィールドプレート部１０の長さは、上記接触面縁８からフィールドプレート部１０の先端までの距離で、２μmである。
【００２８】
ここで、この発明の要旨についての説明を行う。
【００２９】
この発明が課題とするスイッチング動作時の高電圧という条件下では、これまで知られているコラプスの現象とは全く異なる現象が生じていることが、発明者等によって初めて明らかになった。ここで、上記高電圧とは４００Ｖ以上のドレイン電圧であり、スイッチングは１０kＨz以上の周波数である。尚、本実施の形態においては、ドレイン電圧が６００Ｖ、周波数が１００kＨzで実験を行っている。
【００３０】
上記異なる現象とは、上記スイッチング時には、ドレイン電極５の近傍で、一瞬ではあるが高電界で大電流が流れ、そのエネルギーで電子トラップまたは半導体の劣化が生じ、コラプス現象を生じさせているというメカニズムであると発明者等は考えた。
【００３１】
そこで、この発明においては、上記ドレイン電極５にフィールドプレート構造を採用することによって、特に、上記接触面縁８の近傍における電界を緩和するようにしている。さらに、上記窒化物半導体層の界面を制御することによって、上記コラプスを抑制する第１絶縁膜７を、上記接触面縁８まで途切れさせることなく、上記窒化物半導体層上に形成するようにしている。
【００３２】
上記ドレイン電極５にフィールドプレート構造を採用することにより、ドレイン電極５の近傍の電界は緩和されるのであるが、スイッチング動作時の高電圧の場合における上記コラプスに対しては、それだけでは不十分であることが本発明者等によって初めて明らかにされた。その理由は、高電圧でスイッチングを行うと、ドレイン電極５におけるフィールドプレート部１０の先端地点の下側に対応する上記窒化物半導体層において電界が誘起され、その領域でコラプスが生ずるためである。
【００３３】
そして、本発明者等は、上記ドレイン電極５からせり出したフィールドプレート部１０の下に形成された絶縁膜(第１絶縁膜７および第２絶縁膜９)の総膜厚をある程度厚くすることが必要であることを突き止めた。
【００３４】
しかしながら、その場合、上記第１絶縁膜７は、上記窒化物半導体層の表面の界面制御を行う必要があることから必然的に堆積レートは小さくなり、第１絶縁膜７のみでスイッチング動作時の高電圧の場合におけるコラプスを抑制できる程度の膜厚を得ることは困難である。したがって、本実施の形態においては、上記窒化物半導体層より上で、且つドレイン電極５のフィールドプレート部１０より下に位置する絶縁膜を、少なくとも２度に分けて形成するようにしている。
【００３５】
図３は、スイッチング動作時の高電圧の場合におけるコラプス改善のために必要な第１絶縁膜(ＳiＮｙ)７および第２絶縁膜(ＳiＮｚ)９の総膜厚と、ＡlｘＧa１−ｘＮバリア層３の膜厚との関係を示す。
【００３６】
図３から分かるように、上記バリア層３の膜厚２０nmに対する上記絶縁層の必要総膜厚は２６４nmであり、バリア層３の膜厚３０nmに対する上記絶縁層の必要総膜厚は２５５nmであり、バリア層３の膜厚４０nmに対する上記絶縁層の必要総膜厚は２４７nmである。このように、スイッチング動作時の高電圧の場合におけるコラプス改善のために必要な上記絶縁層の総膜厚には、若干ながらバリア層３の膜厚依存性がある。そこで、上述したように、フィールドプレート部１０下に形成される上記絶縁膜の総膜厚を図３から得られる膜厚よりも「ある程度」厚くする必要があり、具体的には２７０nm以上の総膜厚が必要である。
【００３７】
尚、本実施の形態においては、上記第１絶縁膜７としてＳiＮｙを、第２絶縁膜９としてＳiＮｚを用いているが、第２絶縁膜９は第１絶縁膜７と膜質が同じであっても構わないし、異なっても構わない。すなわち、第２絶縁膜９は、ｚ＝ｙとなるＳiＮｚであっても構わないし、ｚ≠ｙとなるＳiＮｚであっても構わないし、ＳiＮｚ以外の絶縁膜であっても構わないのである。
【００３８】
特に、上記第２絶縁膜９として、第１絶縁膜７よりも誘電率の低い膜を用いることによって、スイッチング動作時で高電圧の場合という条件下において、上記窒化物半導体層の表面に掛かる電界強度を、第１絶縁膜７と同じ誘電率の膜を用いる場合よりも低減することが可能である。このことから、また、第２絶縁膜９に用いる膜の誘電率が低いほど、第２絶縁膜９に必要な膜厚を小さくすることができ、ドレイン電極５の段切れ発生を抑制することができる。
【００３９】
図４に、上記第２絶縁膜９としてＳiＮｚよりも誘電率の低いＳiＯ２を用いた場合におけるスイッチング動作時の高電圧の場合におけるコラプスの改善に必要な第２絶縁膜９の膜厚とＡlｘＧa１−ｘＮバリア層３の膜厚との関係を示す。さらに、図３と対比するため、図５に、図４の場合において第１絶縁膜(ＳiＮｚ)７と第２絶縁膜(ＳiＯ２)９との和を縦軸にとったグラフを示す。
【００４０】
図４から分かるように、上記第１絶縁膜７の膜厚によって、第２絶縁膜９の必要膜厚は異なる。但し、図５から分かるように、第１絶縁膜７と第２絶縁膜９との必要総膜厚に、第１絶縁膜７の膜厚はあまり依存せず、上記総膜厚が２００nm以上あれば十分であるといえる。
【００４１】
また、図５と図３とを比べれば明らかなように、上記第２絶縁膜９として、第１絶縁膜７(ＳiＮｙ：比誘電率＝約８)よりも誘電率の低い膜(ＳiＯ２：比誘電率＝約３.９)を用いることにより、第１絶縁膜７と第２絶縁膜９との必要総膜厚を顕著に小さくすることができる。その結果、ドレイン電極５の段切れ発生を抑制することが可能になる。
【００４２】
尚、図４および図５では、上記第２絶縁膜９に関して、第１絶縁膜７よりも誘電率の低い膜の例としてＳiＯ２を用いたが、第１絶縁膜７よりも誘電率の低い絶縁膜であれば他の膜でも差し支えなく、他の膜の例として、第１絶縁膜７よりもＮ組成の多いＳiＮｚ(ｚ＞ｙ)、特にストイキオメトリのＳiＮｚ(ｚ＝４/３)やそれよりもＮ組成の多いＳiＮｚ(ｚ＞４/３)、ＳiＯＮ、ＳiＯＣ等が挙げられる。
【００４３】
また、上記第１絶縁膜７に用いるＳiＮｙの比誘電率は、７.５〜９.５の範囲内であることが望ましい。第１絶縁膜７は、上記窒化物半導体層の表面の界面制御を行う必要があることから、上記ストイキオメトリよりもＳi組成が多い膜、すなわちｙ＜４/３であることが望ましい。その場合に、あまりにＳi組成が多いとリークが発生してしまう。そのために、上記比誘電率の範囲内が望ましい。また、第１絶縁膜７においては、構成元素として、上記窒化物半導体層表面の界面制御ができる範囲内のシリコンおよび窒素を含んでいればよく、例えばＳiＯＮ膜であっても良い。
【００４４】
また、本実施の形態における各部の寸法や膜厚は、飽くまでも一例であり、この発明の構造を有しておればこの発明の範囲内である。
【００４５】
例えば、上記ＡlｘＧa１−ｘＮバリア層３の膜厚は、一般的に２０nm〜４０nmがよく使用されるが、特に限定されるものではない。望ましいシートキャリア濃度や、望ましい閾値電圧等を得るために、自由に設定してよい。
【００４６】
また、上記バリア層３には、混晶比ｘ＝０.１７％のＡlｘＧa１−ｘＮを用いているが、上記２ＤＥＧが誘起し、トランジスタとして動作する結晶性であれば、混晶比ｘは特に限定されるものではない。その理由は、混晶比ｘによって大きく誘電率が変わらないことから、混晶比ｘに係わらずこの発明の効果を得ることができるためである。
【００４７】
また、上記第１絶縁膜７の膜厚は、数nm〜２００nmが望ましい。第１絶縁膜７の膜厚が薄すぎると上記窒化物半導体層の界面制御が困難である一方、低い堆積レートで２００nm以上の膜厚を形成するのは困難であるためである。しかしながら、プロセス技術の向上等によって形成可能になれはその類ではない。
【００４８】
上記第２絶縁膜９の膜厚は、第１絶縁膜７の膜厚にもよるが、１００nm〜数μmが望ましい。上記窒化物半導体層における表面の電界を抑えるためには、第１絶縁膜７と第２絶縁膜９との総膜厚が２００nm以上になることが望ましいことから総膜厚の半分(１００nm)以上が望ましく、膜厚が厚すぎる(数μm以上)と応力が掛かってウエハが反るという問題が生じるためである。
【００４９】
また、上記ドレイン電極５のフィールドプレート部１０の長さに関して、上記接触面縁８からフィールドプレート部１０の先端までの長さは、０.３μｍ以上が望ましい。ある程度の長さがないと、上記窒化物半導体層との接触面の縁８の電界が緩和されないためである。尚、フィールドプレート部１０長さの上限は特に限定されるものではないが、当然ゲート電極６やソース電極４との距離にも依存するし、ゲート電極６またはソース電極４もフィールドプレート構造を採用しているか否かによっても変わる。原則として、ドレイン電極５と、ゲート電極６またはソース電極４との間で絶縁破壊しない程度の長さとすることが望ましい。
【００５０】
・第２実施の形態
図６は、第２実施の形態における窒化物半導体層のＨＦＥＴにおける断面図であり、ドレイン電極近傍の拡大図である。
【００５１】
本実施の形態においては、上記第１実施の形態の場合と重複する箇所には、上記第１実施の形態の場合と同じ番号を付けて説明は省略し、本実施の形態の特徴について説明を行う。
【００５２】
図６に示すように、本実施の形態においては、上記ドレイン電極５と上記窒化物半導体層との接触面の縁(接触面縁)８の近傍に、上記窒化物半導体層を覆う絶縁膜として、上記第１絶縁膜７のみが形成されている単層膜領域１１が設けられている。そして、その単層膜領域１１よりも上記接触面縁８とは反対側におけるフィールドプレート部１０下には、第１絶縁膜７と上記第２絶縁膜９とが積層して形成されている複層膜領域１２が設けられている。
【００５３】
本実施の形態においては、上記第１絶縁膜７として、上記ストイキオメトリよりもＳi組成が多いＳiＮｙ(ｙ＜４/３、比誘電率＝約８)を用いている。一方、第２絶縁膜９として、ＳiＯ２(比誘電率＝約３.９)を用いている。
【００５４】
ここで、上記単層膜領域１１において、第１絶縁膜７の膜厚を２５nmとしている。さらに、複層膜領域１２において、第１絶縁膜７の膜厚を３０nm、第２絶縁膜９の膜厚を２３０nmとしている。尚、第１絶縁膜７の膜厚が、単層膜領域１１と複層膜領域１２とにおいて異なるのはプロセス加工の都合であり、本実施の形態のごとく両領域の膜厚が異なってもよいし、同一であっても構わない。
【００５５】
本実施の形態のごとく、上記窒化物半導体層を覆う絶縁膜として、単層膜領域１１と複層膜領域１２とを設けることによって、ドレイン電極５のフィールドプレート部１０を段階的に形成することができる。したがって、ドレイン電極５の近傍における電界強度をさらに緩和することができると共に、ドレイン電極５の段切れの発生を抑制することが可能になる。尚、ドレイン電極５の近傍における電界強度を緩和するには、単層膜領域１１における第１絶縁膜７の膜厚は６０nm以下が望ましい。
【００５６】
ここで、上記単層膜領域１１の絶縁膜に掛かる電界を考慮すると、単層膜領域１１の絶縁膜に誘電率の低い絶縁膜を用いた場合には絶縁破壊が生ずるという問題を、発明者等は見出した。そこで、この発明においては、単層膜領域１１の第１絶縁膜７として、誘電率が高く、且つ上記窒化物半導体層における界面制御が可能なＳiＮｙ膜を用いることによって、上記問題を解決することに成功した。
【００５７】
また、上記第１実施の形態の場合と同様に、上記第２絶縁膜９としてＳiＯ２を用いたが、第１絶縁膜７よりも誘電率の低い絶縁膜であればよく、他の例として、第１絶縁膜７よりもＮ組成が多いＳiＮｚ(ｚ＞ｙ)、特にストイキオメトリのＳiＮｚ(ｚ＝４/３)やＮ組成の多いＳiＮｚ(ｚ＞４/３)や、ＳiＯＮ、ＳiＯＣ等が挙げられる。
【００５８】
また、上記第１実施の形態の場合と同様の理由で、上記第１絶縁膜７の比誘電率は、７.５〜９.５の範囲内であることが望ましい。また、第１絶縁膜７においては、上記窒化物半導体層表面の界面制御ができる範囲内のシリコンおよび窒素を構成元素として含んでいればよく、例えばＳiＯＮ膜であっても良い。
【００５９】
また、本実施の形態における各部寸法や膜厚は、飽くまでも一例であり、この発明の構造を有しておればこの発明の範囲内である。
【００６０】
例えば、上記ＡlｘＧa１−ｘＮバリア層３の膜厚は、一般的に２０nm〜４０nmがよく使用されるが、特に限定されるものではない。望ましいシートキャリア濃度や、望ましい閾値電圧などを得るために、自由に設定してよい。
【００６１】
また、上記バリア層３には、混晶比ｘ＝０.１７％のＡlｘＧa１−ｘＮを用いているが、上記２ＤＥＧが誘起し、トランジスタとして動作する結晶性であれば、混晶比ｘは特に限定されるものではない。その理由は、混晶比ｘによって大きく誘電率が変わらないことから、混晶比ｘに係わらずこの発明の効果を得ることができるためである。
【００６２】
また、上記第１絶縁膜７の膜厚は、数nm〜２００nmが望ましい。第１絶縁膜７の膜厚が薄すぎると上記窒化物半導体層の界面制御が困難である一方、低い堆積レートで２００nm以上の膜厚を形成するのは困難なためである。しかしながら、プロセス技術の向上等によって形成可能になれはその類ではない。
【００６３】
上記第２絶縁膜９の膜厚は、第１絶縁膜７の膜厚にもよるが、１００nm〜数μmが望ましい。上記窒化物半導体層における表面の電界を抑えるためには、第１絶縁膜７と第２絶縁膜９との総膜厚が２００nm以上になることが望ましいことから、総膜厚の半分以上が望ましく、膜厚が厚すぎると応力が掛かり、ウエハが反るという問題が生じるためである。
【００６４】
また、上記ドレイン電圧のフィールドプレート部１０の長さに関して、上記接触面縁８からフィールドプレート部１０の先端までの長さは、０.３μｍ以上が望ましい。ある程度の長さがないと、上記窒化物半導体層との接触面の縁８の電界が緩和されないためである。尚、フィールドプレート部１０長さの上限は特に限定されるものではないが、当然ゲート電極６やソース電極４との距離にも依存するし、ゲート電極６またはソース電極４もフィールドプレート構造を採用しているか否かによっても変わる。原則として、ドレイン電極５と、ゲート電極６またはソース電極４との間で絶縁破壊しない程度の長さとすることが望ましい。
【００６５】
・第３実施の形態
図７は、第３実施の形態における窒化物半導体層のＨＦＥＴにおける断面図であり、ドレイン電極近傍の拡大図である。
【００６６】
本実施の形態においては、上記第１実施の形態および上記第２実施の形態の場合と重複する箇所には、上記第１実施の形態および上記第２実施の形態の場合と同じ番号を付けて説明は省略し、本実施の形態の特徴について説明を行う。
【００６７】
図７に示すように、本実施の形態においては、上記第２実施の形態の場合と同様に、上記ドレイン電極５と上記窒化物半導体層との接触面の縁(接触面縁)８の近傍には単層膜領域１１が設けられており、単層膜領域１１よりも上記接触面縁８とは反対側におけるフィールドプレート部１０下には複層膜領域１２が設けられている。但し、本実施の形態における複層膜領域１２は、上記第１絶縁膜７と上記第２絶縁膜９とが積層された２層膜領域１２aと、第２絶縁膜９上にさらに第３絶縁膜１３が積層された３層膜領域１２bとで構成されている。
【００６８】
本実施の形態においては、上記第１絶縁膜７として、上記ストイキオメトリよりもＳi組成が多いＳiＮｙ(ｙ＜４/３、比誘電率＝約８)を用いている。また、第２絶縁膜９として、Ｓi組成が上記ストイキオメトリに略等しいＳiＮｚ(ｚ≒４/３、比誘電率＝約７.５)を用いている。さらに、第３絶縁膜１３として、ＳiＯ２(比誘電率＝約３.９)を用いている。
【００６９】
ここで、上記単層膜領域１１において、第１絶縁膜７の膜厚を２５nmとしている。さらに、複層膜領域１２において、第１絶縁膜７の膜厚を３０nm、第２絶縁膜９の膜厚を１００nm、第３絶縁膜１３の膜厚を２００nmとしている。尚、上記第２実施の形態の場合と同様に、第１絶縁膜７の膜厚が、単層膜領域１１と複層膜領域１２とにおいて異なるのはプロセス加工の都合であり、本実施の形態のごとく両領域の膜厚が異なってもよいし、同一であっても構わない。
【００７０】
本実施の形態のごとく、上記窒化物半導体層を覆うと共にドレイン電極５のフィールドプレート部１０下に位置する絶縁膜として、３層構造にすることによって、ドレイン電極５のフィールドプレート部１０を３段階に形成することができる。したがって、ドレイン電極５の段切れの発生をさらに抑制することができる。さらに、上記絶縁膜の総膜厚を厚くすることができ、上記窒化物半導体層の表面における電界強度をさらに緩和し、スイッチング動作時の高電圧の場合におけるコラプスを改善することが可能になる。
【００７１】
ここで、上記第１絶縁膜７の比誘電率は約８であり、第２絶縁膜９の比誘電率は約７.５であり、第３絶縁膜１３の比誘電率は約３.９である。このように上記絶縁膜を構成する上側の膜ほど誘電率を低くするのが望ましい。その理由は、上側の膜ほど誘電率を低くすることによって、電界の集中を上記窒化物半導体層の表面から遠ざけることができるため、コラプスの上記２ＤＥＧへの影響を小さくできるためである。
【００７２】
また、本実施の形態においては、上記ドレイン電極５のフィールドプレート部１０下に位置する絶縁膜を３層構造としたが、さらに多層にしても差し支えない。その場合には、ドレイン電極５の段切れの発生をさらに抑制できると共に、上記絶縁膜の総膜厚を厚くして、上記窒化物半導体層の表面の電界をさらに緩和し、スイッチング動作時の高電圧の場合におけるコラプスを改善することが可能となる。
【００７３】
さらに、上記フィールドプレート部１０下に位置する絶縁膜を４層以上の多層構造にした場合においても、上述の理由により、上側の膜ほど誘電率が低い構成とするのが望ましい。
【００７４】
また、本実施の形態においては、図７に示すように、第２絶縁膜９の膜厚が複層膜領域１２において一定となっているが、場所によって膜厚に変化があっても構わない。特に、上面に第３絶縁膜１３が形成される領域と、上面にドレイン電極５形成される領域とで、プロセス加工において段差が生ずる場合があるが、この発明においては上記段差が生じても差し支えない。このことは、複層膜領域１２における絶縁膜の層数をさらに多層化する場合も同様である。
【００７５】
さらに、上記フィールドプレート部１０下に位置する絶縁膜は、上記単層膜領域１１が無く、複層膜領域１２のみで構成しても構わない。
【００７６】
また、上記第１実施の形態の場合と同様の理由で、上記第１絶縁膜７に用いるＳiＮｙの比誘電率は、７.５〜９.５の範囲内であることが望ましい。また、第１絶縁膜７においては、上記窒化物半導体層表面の界面制御ができる範囲内のシリコンおよび窒素を構成元素として含んでいればよく、例えばＳiＯＮ膜であっても良い。
【００７７】
また、本実施の形態における各部寸法や膜厚は、飽くまでも一例であり、この発明の構造を有しておればこの発明の範囲内である。
【００７８】
例えば、上記ＡlｘＧa１−ｘＮバリア層３の膜厚は、一般的に２０nm〜４０nmがよく使用されるが、特に限定されるものではない。望ましいシートキャリア濃度や、望ましい閾値電圧などを得るために、自由に設定してよい。
【００７９】
また、上記バリア層３には、混晶比ｘ＝０.１７％のＡlｘＧa１−ｘＮを用いているが、上記２ＤＥＧが誘起し、トランジスタとして動作する結晶性であれば、混晶比ｘは特に限定されるものではない。その理由は、混晶比ｘによって大きく誘電率が変わらないことから、混晶比ｘに係わらずこの発明の効果を得ることができるためである。
【００８０】
また、上記第１絶縁膜７の膜厚は、数nm〜２００nmが望ましい。第１絶縁膜７の膜厚が薄すぎると上記窒化物半導体層の界面制御が困難である一方、低い堆積レートで２００nm以上の膜厚を形成するのは困難なためである。しかしながら、プロセス技術の向上等によって形成可能になれはその類ではない。
【００８１】
上記第２絶縁膜９,第３絶縁膜１３、および、４層以上の場合における各層の膜厚は限定されるものではない。但し、第１絶縁膜７よりも上に形成される全絶縁膜における膜厚の総和は、１００nm〜数μmが望ましい。上記窒化物半導体層における表面の電界を抑えるためには、上記絶縁膜の総膜厚が２００nm以上になることが望ましいことから総膜厚の半分(１００nm)以上が望ましく、膜厚が厚すぎる(数μm以上)と応力が掛かってウエハが反るという問題が生じるためである。
【００８２】
また、上記ドレイン電極５のフィールドプレート部１０の長さに関して、上記接触面縁８からフィールドプレート部１０の先端までの長さは、０.３μｍ以上が望ましい。ある程度の長さがないと、上記接触面縁８の電界が緩和されないためである。尚、フィールドプレート部１０長さの上限は特に限定されるものではないが、当然ゲート電極６やソース電極４との距離にも依存するし、ゲート電極６またはソース電極４もフィールドプレート構造を採用しているか否かによっても変わる。原則として、ドレイン電極５と、ゲート電極６またはソース電極４との間で、絶縁破壊しない程度の長さとすることが望ましい。
【００８３】
・第４実施の形態
図８は、第４実施の形態における窒化物半導体層のＨＦＥＴにおける断面図であり、ドレイン電極近傍の拡大図である。
【００８４】
本実施の形態においては、上記第１,第２および第３実施の形態の場合と重複する箇所には、上記第１,第２および第３実施の形態の場合と同じ番号を付けて説明は省略し、本実施の形態の特徴について説明を行う。
【００８５】
図８に示すように、本実施の形態においては、上記第３実施の形態の場合と同様に、上記接触面縁８の近傍には単層膜領域１１が設けられており、単層膜領域１１よりも上記接触面縁８とは反対側におけるフィールドプレート部１０下には複層膜領域１２が設けられている。但し、本実施の形態における複層膜領域１２は、上記第１絶縁膜７と上記第３絶縁膜１３とが積層された２層膜領域１２aと、第１絶縁膜７上に第２絶縁膜９と第３絶縁膜１３とがこの順序で積層された３層膜領域１２bとで構成されている。つまり、２層膜領域１２aにおいて、第２絶縁膜９は形成されてはおらず、３層膜領域１２bの第３絶縁膜１３が２層膜領域１２a内に延びてきて、第２絶縁膜９の端面を覆って第１絶縁膜７の上面に至る構造になっている。
【００８６】
本実施の形態においては、上記第１絶縁膜７として、上記ストイキオメトリよりもＳi組成が多いＳiＮｙ(ｙ＜４/３、比誘電率＝約８)を用いている。また、第２絶縁膜９として、Ｓi組成が上記ストイキオメトリに略等しいＳiＮｚ(ｚ≒４/３、比誘電率＝約７.５)を用いている。さらに、第３絶縁膜１３として、ＳiＯ２(比誘電率＝約３.９)を用いている。したがって、第２絶縁膜９よりも誘電率が低い第３絶縁膜１３が、ドレイン電極５の近傍で第２絶縁膜９の表面および端面を覆うことになる。
【００８７】
ここで、上記単層膜領域１１において、第１絶縁膜７の膜厚を２５nmとしている。さらに、複層膜領域１２において、第１絶縁膜７の膜厚を３０nm、第２絶縁膜９の膜厚を１００nm、第３絶縁膜１３の膜厚を２００nmとしている。尚、上記第２,第３実施の形態の場合と同様に、第１絶縁膜７の膜厚が単層膜領域１１と複層膜領域１２とにおいて異なるのはプロセス加工の都合であり、本実施の形態のごとく両領域の膜厚が異なってもよいし、同一であっても構わない。
【００８８】
本実施の形態のごとく、上記窒化物半導体層を覆うと共にフィールドプレート部１０下に位置する複層膜領域１２において、誘電率の低い絶縁膜で当該絶縁膜よりも誘電率が大きい絶縁膜を覆うことによって、上記窒化物半導体層の表面の電界を緩和することが広範囲で可能となる。したがって、スイッチング動作時の高電圧の場合におけるコラプスをさらに改善することが可能になる。
【００８９】
尚、上記第１絶縁膜７は、上記窒化物半導体層の界面制御のために、窒化物半導体層上に設置することが必要である。よって、誘電率の低い絶縁膜で覆うのは、単層膜領域１１における第１絶縁膜７を除いた絶縁膜となる。
【００９０】
また、本実施の形態においては、上記ドレイン電極５のフィールドプレート部１０下に位置する絶縁膜を３層構造としたが、さらに多層にしても差し支えない。その場合には、ドレイン電極５の段切れの発生をさらに抑制できると共に、上記絶縁膜の総膜厚を厚くして、上記窒化物半導体層の表面の電界をさらに緩和し、スイッチング動作時の高電圧の場合におけるコラプスを改善することが可能となる。
【００９１】
さらに、フィールドプレート部１０下に位置する絶縁膜を４層以上の多層構造にした場合においても、上述の理由により、上側の膜ほど誘電率が低い構成とするのが望ましい。
【００９２】
また、上記絶縁膜を４層以上の多層構造にした場合には、上記絶縁膜のうち最も誘電率が低い絶縁膜で覆うのが望ましい。上述のことと合わせると、多層構造にする場合には、最も誘電率の低い絶縁膜を最上層に配置し、その絶縁膜によって第１絶縁膜７以外の絶縁膜を完全に覆うことが、より望ましい。そうすることによって、その誘電率が最も低い絶縁膜で覆われることで、上記窒化物半導体層の表面における電界を緩和することが広範囲で可能となる。
【００９３】
さらに、上記フィールドプレート部１０下に位置する絶縁膜は、上記単層膜領域１１が無く、複層膜領域１２のみで構成しても構わない。
【００９４】
また、上記第１実施の形態の場合と同様の理由で、上記第１絶縁膜７に用いるＳiＮｙの比誘電率は、７.５〜９.５の範囲内であることが望ましい。また、第１絶縁膜７においては、上記窒化物半導体層表面の界面制御ができる範囲内のシリコンおよび窒素を構成元素として含んでいればよく、例えばＳiＯＮ膜であっても良い。
【００９５】
また、本実施の形態における各部寸法や膜厚は、飽くまでも一例であり、この発明の構造を有しておればこの発明の範囲内である。
【００９６】
例えば、上記ＡlｘＧa１−ｘＮバリア層３の膜厚は、一般的に２０nm〜４０nmがよく使用されるが、特に限定されるものではない。望ましいシートキャリア濃度や、望ましい閾値電圧などを得るために、自由に設定してよい。
【００９７】
また、上記バリア層３には、混晶比ｘ＝０.１７％のＡlｘＧa１−ｘＮを用いているが、上記２ＤＥＧが誘起し、トランジスタとして動作する結晶性であれば、混晶比ｘは特に限定されるものではない。その理由は、混晶比ｘによって大きく誘電率が変わらないことから、混晶比ｘに係わらずこの発明の効果を得ることができるためである。
【００９８】
また、上記第１絶縁膜７の膜厚は、数nm〜２００nmが望ましい。第１絶縁膜７の膜厚が薄すぎると上記窒化物半導体層の界面制御が困難である一方、低い堆積レートで２００nm以上の膜厚を形成するのは困難なためである。しかしながら、プロセス技術の向上等によって形成可能になれはその類ではない。
【００９９】
上記第２絶縁膜９,第３絶縁膜１３、および、４層以上の場合における各層の膜厚は限定されるものではない。但し、第１絶縁膜７よりも上に形成される全絶縁膜における膜厚の総和は、１００nm〜数μmが望ましい。上記窒化物半導体層における表面の電界を抑えるためには、上記絶縁膜の総膜厚が２００nm以上になることが望ましいことから総膜厚の半分(１００nm)以上が望ましく、膜厚が厚すぎる(数μm以上)と応力が掛かってウエハが反るという問題が生じるためである。
【０１００】
また、上記絶縁膜を４層以上の多層構造にした場合には、最も誘電率が低い絶縁膜の膜厚は、他の絶縁膜の膜厚よりも厚いことが望ましい。そうすることによって、最も誘電率が低い絶縁膜の作用によって、上記窒化物半導体層の表面に掛かる電界を緩和し、スイッチング動作時の高電圧の場合におけるコラプスを改善することが可能になる。
【０１０１】
また、上記ドレイン電極５のフィールドプレート部１０の長さに関して、上記接触面縁８からフィールドプレート部１０の先端までの長さは、０.３μｍ以上が望ましい。ある程度の長さがないと、上記接触面縁８の電界が緩和されないためである。尚、フィールドプレート部１０長さの上限は特に限定されるものではないが、当然ゲート電極６やソース電極４との距離にも依存するし、ゲート電極６またはソース電極４もフィールドプレート構造を採用しているか否かによっても変わる。原則として、ドレイン電極５と、ゲート電極６またはソース電極４との間で、絶縁破壊しない程度の長さとすることが望ましい。
【０１０２】
上記各実施の形態においては、上記ＨＦＥＴの基板１としてＳi基板を用いている。しかしながら、Ｓi基板に限定されるものではなく、サファイア基板やＳiＣ基板やＧaＮ基板を用いても差し支えない。
【０１０３】
さらに、上記ＨＦＥＴのチャネル層２としてＧaＮを用い、上記バリア層３としてＡlｘＧa１−ｘＮを用いている。しかしながら、上記構成に限定されるものではなく、チャネル層２およびバリア層３を、ＡlｘＩｎｗＧa１−ｘ−ｗＮ(ｘ≧０，ｗ≧０，０≦ｘ＋ｗ＜１)で表される窒化物半導体層を用いてもよい。すなわち、チャネル層２とバリア層３とで成る上記窒化物半導体層を、ＡlＧaＮ,ＧaＮ,ＩnＧaＮ等を含んで構成してもよい。
【０１０４】
また、上記各実施の形態においては、ノーマリーオンタイプのＨＦＥＴについて説明したが。ノーマリーオフタイプのＨＦＥＴでも同様の効果を得ることができる。
【０１０５】
また、上記各実施の形態においては、上記チャネル層２上にバリア層３を直接形成して上記窒化物半導体層を構成しているが、この発明においては、基板１と上記窒化物半導体層との間、および、上記窒化物半導体層を構成する各層間に、適宜、バッファ層を形成してもよい。
【０１０６】
また、上記チャネル層２とバリア層３との間に、移動度向上のために、層厚１nm程度のＡlＮ層を形成してもよい。
【０１０７】
また、上記バリア層３の上に、キャップ層としてＧaＮを形成してもよい。
【０１０８】
また、上記各実施の形態においては、上記バリア層３およびチャネル層２におけるソース電極４とドレイン電極５との形成箇所にリセスを形成し、電極材料を蒸着してアニールすることで、各電極４,５と上記２ＤＥＧとのオーミックコンタクトを形成している。しかしながら、上記オーミックコンタクトの形成方法はこれに限定されるものではなく、各電極４,５と上記２ＤＥＧとの間にオーミックコンタクトを形成可能であれば如何様な形成方法でも構わない。例えば、チャネル層２上にコンタクト用のアンドープＡlＧaＮ層を例えば厚さ１５nmで形成し、リセスを形成すること無く、アンドープＡlＧaＮ層上に電極材料を直接蒸着してソース電極４とドレイン電極５とを形成し、アニールすることでオーミックコンタクトを形成してもよい。
【０１０９】
また、上記各実施の形態においては、上記ゲート電極６を、ＷＮとＷとがこの順序で積層されたＷＮ/Ｗを用いて形成している。しかしながら、この発明はこれに限定されるものではなく、トランジスタのゲートとして機能するものであれば如何様な材料でも構わない。例えばＴiＮやＰt/ＡuやＮi/Ａuを用いることができる。また、ゲート電極材料として、上記窒化物半導体層と接合した場合にショットキー接合となる材料を用いてもよい。
【０１１０】
また、上記各実施の形態においては、上記ソース電極４およびドレイン電極５を、ＴiとＡlとがこの順序で積層されたＴi/Ａlを用いて形成している。しかしながら、この発明はこれに限定されるものではなく、電気伝導性が有り、上記２ＤＥＧとオーミックコンタクトが可能であれば如何様な材料でも構わない。例えば、Ｔi,Ａl,ＴiＮがこの順序で積層されたＴi/Ａl/ＴiＮを用いて形成してもよい。また、ＡlＳi,ＡlＣu,Ａuを、上記Ａlの代わりに用いてもよいし、Ａlの上に積層させてもよい。
【０１１１】
以上、この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【０１１２】
以下、この発明を纏めると、この発明の電界効果トランジスタは、
ヘテロ接合を含む窒化物半導体層と、
上記窒化物半導体層上に、互いに間隔を置いて配置されたソース電極４およびドレイン電極５と、
上記窒化物半導体層上における上記ソース電極４と上記ドレイン電極５との間に配置されたゲート電極６と、
上記窒化物半導体層の直上における上記ゲート電極６と上記ドレイン電極５との間に形成されると共に、少なくともシリコンおよび窒素を構成元素とする第１絶縁膜７と、
上記第１絶縁膜７上に積層して形成された第２絶縁膜９と
を備え、
上記第１絶縁膜７は、上記ドレイン電極５と上記窒化物半導体層との接触面の縁８まで形成されており、
上記ドレイン電極５は、上記ゲート電極６側に向かってひさし状にせり出し、且つ上記第２絶縁膜９の上面に接触しているフィールドプレート部１０を有している
ことを特徴としている。
【０１１３】
上記構成によれば、上記窒化物半導体層の直上における上記ゲート電極６と上記ドレイン電極５との間であり、且つ上記フィールドプレート部１０下に、上記第１絶縁膜７と上記第２絶縁膜９とを、この順で積層して形成している。こうして、上記フィールドプレート部１０下の絶縁膜の総膜厚を厚くすることによって、上記窒化物半導体層の表面の電界を緩和することができる。
【０１１４】
その際に、上記第１絶縁膜７は、シリコンおよび窒素を構成元素としているので上記窒化物半導体層表面の界面制御を行うことができ、上記ドレイン電極５と上記窒化物半導体層との接触面の縁８まで形成される。
【０１１５】
したがって、この発明によれば、スイッチング動作時の高電圧の場合におけるコラプスを著しく改善することができるのである。
【０１１６】
また、一実施の形態の電界効果トランジスタでは、
上記第２絶縁膜９の誘電率は、上記第１絶縁膜７の誘電率よりも小さくなっている。
【０１１７】
この実施の形態によれば、上記フィールドプレート部１０下の絶縁膜における表面側に位置する第２絶縁膜９の誘電率を小さくすることによって、電界の集中を上記窒化物半導体層の表面から遠ざけることができる。したがって、スイッチング動作時の高電圧の場合における上記窒化物半導体層の表面に掛かる電界強度をより低減することが可能となり、上記コラプスの上記２ＤＥＧへの影響を小さくすることができる。
【０１１８】
さらに、上記第２絶縁膜９として、上記第１絶縁膜７よりも誘電率の低い膜を用いることによって、上記第１絶縁膜７と上記第２絶縁膜９との必要総膜厚を顕著に小さくすることができる。その結果、上記ドレイン電極５の段切れ発生を抑制することが可能になる。
【０１１９】
また、一実施の形態の電界効果トランジスタでは、
上記第１絶縁膜７の比誘電率は、７.５以上且つ９.５以下の範囲内である。
【０１２０】
上記第１絶縁膜７は、上記窒化物半導体層の表面の界面制御を行う必要があるので、ストイキオメトリよりも上記シリコン組成が多い膜が望ましい。その場合に、あまりに上記シリコン組成が多いとリークが発生してしまう。
【０１２１】
この実施の形態によれば、上記第１絶縁膜７の比誘電率は、７.５以上且つ９.５以下の範囲内である。そのために、上記第１絶縁膜７は、リークを発生すること無く、上記窒化物半導体層の表面の界面制御を行うことができる。
【０１２２】
また、一実施の形態の電界効果トランジスタでは、
上記ドレイン電極５と上記窒化物半導体層との接触面の縁８の近傍における上記フィールドプレート部１０下に設けられると共に、上記第１絶縁膜７のみが形成されている単層膜領域１１と、
上記単層膜領域１１の上記接触面の縁８側とは反対側における上記フィールドプレート部１０下に設けられると共に、上記第１絶縁膜７と上記第２絶縁膜９とが積層して形成されている複層膜領域１２と
を備えている。
【０１２３】
この実施の形態によれば、上記フィールドプレート部１０下の上記窒化物半導体層を覆う絶縁膜として、上記単層膜領域１１と上記複層膜領域１２とを設けることによって、上記フィールドプレート部１０を段階的に形成することができる。したがって、上記ドレイン電極５の近傍における電界強度をさらに緩和することができると共に、上記ドレイン電極５の段切れの発生を抑制することが可能になる。
【０１２４】
また、一実施の形態の電界効果トランジスタでは、
上記第２絶縁膜９上には、上記第１絶縁膜７よりも誘電率の小さい絶縁膜１３がさらに積層して形成されており、
上記フィールドプレート部１０は、最上層の絶縁膜１３の上面に接触している。
【０１２５】
この実施の形態によれば、上記窒化物半導体層を覆うと共に上記フィールドプレート部１０下に位置する絶縁膜として、３層以上の多構造にすることによって、上記ドレイン電極５の上記フィールドプレート部１０を、３段階以上の多段階にすることができる。したがって、上記ドレイン電極５の段切れの発生をさらに抑制することができる。さらに、上記絶縁膜の総膜厚を厚くすることができ、上記窒化物半導体層の表面における電界強度をさらに緩和して、スイッチング動作時の高電圧の場合におけるコラプスを改善することが可能となる。
【０１２６】
また、一実施の形態の電界効果トランジスタでは、
上記第１絶縁膜７上に積層して形成された複数の絶縁膜のうちの一つの絶縁膜１３が、当該絶縁膜１３よりも誘電率が大きい絶縁膜９を、上記ドレイン電極５の近傍における上記フィールドプレート部１０下において覆っている。
【０１２７】
この実施の形態によれば、上記第１絶縁膜７上に積層して形成された複数の絶縁膜において、誘電率が小さい絶縁膜１３で、当該絶縁膜１３よりも誘電率が大きい絶縁膜９を覆っている。したがって、上記窒化物半導体層の表面の電界を緩和することが広範囲で可能となる。その結果、スイッチング動作時の高電圧の場合におけるコラプスをさらに改善することが可能になる。
【０１２８】
また、一実施の形態の電界効果トランジスタでは、
上記フィールドプレート部１０下に形成されている絶縁膜の総膜厚は２００nm以上である。
【０１２９】
この実施の形態によれば、上記フィールドプレート部１０下の絶縁膜の総膜厚は２００nm以上である。したがって、ドレイン電極５の近傍の上記窒化物半導体層表面の電界緩和が十分になされ、スイッチング動作時の高電圧の場合におけるコラプス改善のために必要な総膜厚を有している。
【符号の説明】
【０１３０】
１…Ｓi基板
２…ＧaＮチャネル層
３…ＡlｘＧa１−ｘＮ(０＜ｘ＜１)バリア層
４…ソース電極
５…ドレイン電極
６…ゲート電極
７…第１絶縁膜
８…接触面縁
９…第２絶縁膜
１０…フィールドプレート部
１１…単層膜領域
１２…複層膜領域
１２a…２層膜領域
１２b…３層膜領域
１３…第３絶縁膜
【図１】
2017199700.tif 000003
【図２】
2017199700.tif 000004
【図３】
2017199700.tif 000005
【図４】
2017199700.tif 000006
【図５】
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【図６】
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【図７】
2017199700.tif 000009
【図８】
2017199700.tif 000010