(57)【要約】【課題】半導体基板の主面に形成された溝内に空隙を有する素子分離構造を有する半導体装置において、空隙の最上部の位置が高くなることに起因して半導体装置の性能が低下することを防ぐ。【解決手段】半導体基板ＳＢの主面にハードマスクである絶縁膜ＨＭを用いて溝部ＴＰを形成し、絶縁膜ＨＭの上面および溝部ＴＰの表面を覆う絶縁膜ＩＦ１を形成し、続いて、絶縁膜ＩＦ１をエッチバックすることで絶縁膜ＨＭの上面を露出させる。その後、絶縁膜ＨＭの上面および溝部ＴＰの表面を覆う絶縁膜ＩＦ２、ＩＦ３を形成することで、溝部ＴＰ内に空隙ＳＰを形成する。【選択図】図１１
2017191858.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜を加工して、前記第１絶縁膜を貫通する開口部を形成する工程、
（ｄ）前記開口部の直下の前記半導体基板の前記主面に溝部を形成する工程、
（ｅ）前記（ｄ）工程の後、前記溝部の側壁および底面、並びに、前記第１絶縁膜の上面を覆う第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜の上面に対しエッチバックを行うことで、前記第１絶縁膜の前記上面を露出させる工程、
（ｇ）前記（ｆ）工程の後、前記第２絶縁膜の前記上面および前記溝部内の前記第１絶縁膜の側壁を覆う第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜の上面を覆う第４絶縁膜を形成することで、前記溝部内に空隙を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜の前記上面と、前記第３絶縁膜の下面とは、互いに接している、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の後、前記（ｆ）工程の前における、前記溝部の前記側壁に沿う前記第２絶縁膜の膜厚に対する前記第１絶縁膜上の前記第２絶縁膜の膜厚の比は、前記（ｇ）工程の後における、前記溝部の前記側壁に沿う前記第３絶縁膜の膜厚に対する前記第１絶縁膜上の前記第３絶縁膜の膜厚の比よりも小さい、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記エッチバックにより、前記第２絶縁膜の前記上面および前記第１絶縁膜の前記上面を後退させる、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
（ａ１）前記（ａ）工程の後、前記（ｂ）工程の前に、前記半導体基板上に第５絶縁膜を形成する工程をさらに有し、
前記（ｆ）工程の後、前記第５絶縁膜の上面は、前記第１絶縁膜に覆われている、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
（ａ２）前記（ａ）工程の後、前記（ｂ）工程の前に、前記半導体基板上に半導体素子を形成する工程をさらに有し、
前記（ｂ）工程では、前記半導体素子を覆う前記第１絶縁膜を形成し、
前記（ｅ）工程では、前記半導体素子を覆う前記第２絶縁膜を形成し、
前記（ｆ）工程では、前記第２絶縁膜の前記上面に対し前記エッチバックを行うことで、前記第２絶縁膜から前記半導体素子を露出させる、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
（ｉ）前記第４絶縁膜の上面を研磨する工程、
（ｊ）前記（ｉ）工程の後、前記第４絶縁膜、前記第３絶縁膜および前記第１絶縁膜を貫通する接続孔を形成する工程、
（ｋ）前記接続孔内に、前記半導体素子に電気的に接続された接続部を形成する工程、
をさらに有し、
前記空隙は、前記第４絶縁膜に覆われている、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第２絶縁膜の前記上面に対し前記エッチバックを行うことで、前記溝部の底面を露出させる、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
（ａ３）前記（ａ）工程の後、前記（ｂ）工程の前に、前記半導体基板の前記主面に分離溝を形成し、前記分離溝内に素子分離領域を形成する工程をさらに有し、
前記（ｃ）工程では、前記素子分離領域および前記第１絶縁膜を貫通する前記開口部を形成する、半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜の上面から下面に向かって貫通する開口部と、
前記開口部の直下の前記半導体基板の主面に形成された溝部と、
前記第１絶縁膜の側壁および前記溝部の側壁を覆う第２絶縁膜と、
前記第１絶縁膜の前記上面に接し、前記第１絶縁膜の前記側壁、前記溝部の前記側壁および底面を覆う第３絶縁膜と、
前記第３絶縁膜上に形成された第４絶縁膜と、
前記溝部内に形成され、上部を前記第４絶縁膜に覆われた空隙と、
を有する半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記溝部の前記側壁は、第１領域と、前記第１領域上の第２領域とを有し、
前記第１領域を覆う前記第２絶縁膜の膜厚に対する前記第２領域を覆う前記第２絶縁膜の膜厚の比は、前記第１領域を覆う前記第３絶縁膜の膜厚に対する前記第２領域を覆う前記第３絶縁膜の膜厚の比よりも小さい、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記溝部の前記底面と前記第３絶縁膜とは、互いに接している、半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記半導体基板の前記主面と前記第１絶縁膜との間には、第５絶縁膜が介在している、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置において、
前記半導体基板上に形成された半導体素子をさらに有し、
前記半導体素子は、前記第２絶縁膜および前記第４絶縁膜により覆われ、前記第１絶縁膜から露出している、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第４絶縁膜、前記第３絶縁膜および前記第１絶縁膜を貫通する接続孔と、
前記接続孔内に形成され、前記半導体素子に電気的に接続された接続部と、
をさらに有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、溝部を有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面としての表面に形成された溝部内に絶縁膜が形成された素子分離構造を有する半導体装置がある。また、溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造を有する半導体装置がある。
【０００３】
特許文献１（特開２０１１−６６０６７号公報）には、素子を平面視において取り囲む溝を半導体基板の主表面に形成する工程と、素子上および溝内に絶縁膜を形成する工程とを有する、半導体装置の製造方法が開示されている。上記特許文献１では、素子上を覆うように、かつ溝内に空隙を形成するように、絶縁膜を形成することが記載されている。
【０００４】
また、特許文献２（米国特許出願公開第２０１４／０２９１７６７号明細書）には、素子の横の半導体基板の主面に形成された溝内に空隙を形成することが記載されている。上記特許文献２に記載の半導体装置の製造工程では、半導体基板の上面および当該溝の表面を覆う酸化膜を形成した後、半導体基板上の当該酸化膜を除去し、その後、当該溝内において当該酸化膜の側壁に接する絶縁膜を半導体基板上に形成することで、当該溝内に空隙を形成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６６０６７号公報
【特許文献２】米国特許出願公開第２０１４／０２９１７６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高アスペクト比を有する溝部内に絶縁膜を形成する場合、例えば化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法により酸化シリコン膜からなる絶縁膜を形成することにより、溝部内に空隙を残して溝部を閉塞することがある。この場合、溝部の上部で溝部の側面に形成される絶縁膜の膜厚は、溝部の底部で溝部の側面に形成される絶縁膜の膜厚よりも厚くなりやすい。そのため、溝部の側面に絶縁膜を形成することにより、溝部内に空隙を残して溝部を閉塞することができる。溝部内に空隙がある場合、溝部内に空隙がない場合に比べ、ＤＴＩ構造により素子同士を絶縁して素子分離を行う素子分離特性は向上する。
【０００７】
ところが、ＣＶＤ法により酸化シリコン膜からなる絶縁膜を形成する場合、溝部内に残される空隙の上端位置である閉塞位置が所望の高さ位置になるように、精度よく調整することは困難である。そのため、溝部内に残される空隙の閉塞位置が、所望の位置よりも高くなるおそれがある。
【０００８】
空隙の閉塞位置が所望の位置よりも高くなると、空隙上に絶縁膜を形成した後、例えば絶縁膜の上面を研磨して平坦化する際に、絶縁膜の表面の高さ位置が空隙の閉塞位置よりも低くなり、空隙が絶縁膜の表面に露出する。この場合、研磨用のスラリーが空隙に入り込むか、その後の洗浄工程において洗浄液が空隙に入り込むおそれがある。その後、空隙に入り込んだスラリーまたは洗浄液が空隙から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の製造方法は、ＤＴＩ構造を形成するための溝を半導体基板の主面に対しハードマスクを用いて形成した後、当該溝の表面およびハードマスクの上面を第１絶縁膜で覆い、続いて、エッチバックを行ってハードマスクの上面を露出させ、その後、第２絶縁膜を形成して溝の上部を閉塞させ、溝内に空隙を形成するものである。
【００１２】
他の実施の形態である半導体装置は、半導体基板の主面に形成された溝と、当該溝内の空隙とを有するＤＴＩ構造を備えたものであり、半導体基板の主面を覆うハードマスクと、溝の側壁を覆い、ハードマスクの上面を露出する第１絶縁膜と、溝の表面、第１絶縁膜およびハードマスクの上面を覆う第２絶縁膜とを有するものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に示す半導体装置の製造工程中の構成を示す一部破断斜視図である。
【図８】図６に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１５に続く半導体装置の製造工程中の平面図である。
【図１８】図８に示す半導体装置の製造工程中の構成を具体的に示す断面図である。
【図１９】比較例である半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
＜半導体装置の製造方法＞
以下に、図１〜図１８を用いて、本実施の形態の半導体装置の製造方法について説明する。図１〜図６、図８〜図１６および図１８は、本実施の形態の半導体装置の製造工程中における断面図である。図７は、図６に示す半導体装置の製造工程中の構成を示す一部破断斜視図である。図１７は、本実施の形態の半導体装置の製造工程中における平面図である。
【００１７】
図１〜図６、図８〜図１６および図１８では、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する領域である素子領域１Ａ、１Ｃを示し、互いに隣り合う素子領域１Ａ、１Ｃの間に位置し、ＤＴＩ構造が形成される領域である分離領域１Ｂを示す。なお、ＤＴＩ構造は、隣り合う同一の種類の素子同士の間のみに限らず、例えばｐチャネル型のＭＩＳＦＥＴとｎチャネル型のＭＩＳＦＥＴとの間、または、ＭＩＳＦＥＴと容量素子との間など、異なる素子間の半導体基板の主面に形成されていてもよい。
【００１８】
ＤＴＩ構造は、例えば高耐圧のＭＩＳＦＥＴまたは容量素子などと、低耐圧のＭＩＳＦＥＴなどとの間に形成される。ＤＴＩ構造は、素子同士を電気的に分離するために用いられる構造である。つまり、ＤＴＩ構造は絶縁性を有する素子分離領域（素子分離構造）の一種であり、例えば低耐圧のＭＩＳＦＥＴ同士を分離する素子分離領域に比べて深さが深いものである。また、本願のＤＴＩ構造は、半導体基板の主面に形成された溝と、当該溝内の絶縁膜および空隙を有している。
【００１９】
素子領域１Ａは、素子領域１Ｃに形成する素子に比べて、高耐圧な半導体素子を形成する領域であり、ここでは、隣り合う高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴとの間にＤＴＩ構造を形成する工程について説明する。なお、本実施の形態の主な特徴はＤＴＩ構造およびその製造方法にあるため、ＤＴＩ構造の形成前に形成する半導体素子の製造工程については詳しく説明しない。
【００２０】
まず、図１に示すように、半導体基板ＳＢを準備する。ここでは、例えばｐ型の単結晶シリコン（Ｓｉ）からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板からなる半導体基板ＳＢを準備する。半導体基板ＳＢは、主面と、当該主面の反対側の裏面とを有し、半導体基板ＳＢの主面には、素子領域１Ａ、分離領域１Ｂおよび素子領域１Ｃが並んで存在している。
【００２１】
本実施の形態では、半導体基板ＳＢの主面近傍にＭＩＳＦＥＴを形成し、当該主面に形成された溝内にＤＴＩ構造を形成することについて説明するが、半導体基板ＳＢの主面上に、周知のエピタキシャル成長法を用いて、例えばｐ型の単結晶Ｓｉからなるｐ−型エピタキシャル層を形成してもよい。エピタキシャル層を形成する場合であっても、半導体基板ＳＢおよびその上の当該エピタキシャル層（半導体層）をまとめて基板または半導体基板と呼ぶことができる。
【００２２】
次に、図２に示すように、素子領域１Ａ、分離領域１Ｂおよび素子領域１Ｃの半導体基板ＳＢ上に、素子分離領域ＥＩを形成する。ここでは、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁膜としての素子分離領域ＥＩを形成する。ここでは、ＳＴＩ法により素子分離領域ＥＩを形成する場合について説明する。
【００２３】
まず、図示しないフォトレジストパターンをエッチングマスクとしたドライエッチングにより、素子分離領域ＥＩが形成される領域の半導体基板ＳＢを除去して素子分離溝を形成する。
【００２４】
次に、半導体基板ＳＢの表面上にＣＶＤ法などを用いて酸化シリコンからなる絶縁膜を堆積することにより、素子分離溝の内部に絶縁膜を埋め込む。言い換えれば、半導体基板ＳＢの表面に、酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜の材料として、例えばオゾン（Ｏ３）ガスとテトラエトキシシラン（ＴＥＯＳ）とを含むガスを用いたＣＶＤ法により形成される酸化シリコン膜など、流動性の良好な酸化シリコン膜を用いることができる。なお、流動性の定義については、後述する。
【００２５】
次に、ＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて絶縁膜を研磨し、絶縁膜の表面を平坦化する。これにより、素子分離溝に埋め込まれた絶縁膜としての素子分離領域ＥＩが形成される。
【００２６】
なお、素子分離領域ＥＩは、例えばマスクを用いた熱酸化処理を行うＬＯＣＯＳ法により形成することもできる。
【００２７】
次に、図３に示すように、素子領域１Ａにおいて素子分離領域ＥＩから半導体基板ＳＢの主面が露出する領域、つまり活性領域に、ｎチャネル型のＭＩＳＦＥＴＱ１を形成する。また、素子領域１Ｃの活性領域に、ｎチャネル型のＭＩＳＦＥＴＱ２を形成する。ＭＩＳＦＥＴＱ１、Ｑ２の形成工程では、まず、素子領域１Ａ、１Ｃの半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込むことで、ｐ型の半導体領域であるウェルＷＬを形成する。なお、ウェルＷＬの形成深さは、素子分離領域ＥＩが埋め込まれた溝よりも深い。
【００２８】
続いて、ウェルＷＬが形成された素子領域１Ａの半導体基板ＳＢの主面上に厚い絶縁膜を形成し、ウェルＷＬが形成された素子領域１Ｃの半導体基板ＳＢの主面上に薄い絶縁膜を形成する。その後、それらの絶縁膜のそれぞれの上にポリシリコン膜を形成した後、当該ポリシリコン膜およびそれらの絶縁膜を、フォトリソグラフィ技術およびエッチング法を用いて加工する。これにより、素子領域１Ａでは、厚い絶縁膜からなるゲート絶縁膜ＧＩ１と、ポリシリコン膜からなるゲート電極ＧＥ１とを形成する。また、当該加工により、素子領域１Ｃでは、薄い絶縁膜からなるゲート絶縁膜ＧＩ２と、ポリシリコン膜からなるゲート電極ＧＥ２とを形成する。上記の厚い絶縁膜および薄い絶縁膜は、例えば熱酸化法またはＣＶＤ法などにより形成することができる。当該ポリシリコン膜は、例えばＣＶＤ法により形成することができる。
【００２９】
素子領域１Ａのゲート絶縁膜ＧＩ１は、素子領域１Ｃのゲート絶縁膜ＧＩ２よりも膜厚が大きく、素子領域１Ａのゲート電極ＧＥ１の半導体基板ＳＢの主面に沿う方向における長さ（ゲート長）は、素子領域１Ｃのゲート電極ＧＥ２の半導体基板ＳＢの主面に沿う方向における長さ（ゲート長）よりも大きい。
【００３０】
続いて、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁を覆う絶縁膜からなるサイドウォールＳＷと、ゲート電極ＧＥ１、ＧＥ２のそれぞれを挟むように、ゲート電極ＧＥ１、ＧＥ２のそれぞれの横の半導体基板ＳＢの主面に形成された一対のソース・ドレイン領域ＳＤとを形成する。これにより、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤを有するＭＩＳＦＥＴＱ１と、ゲート電極ＧＥ２およびソース・ドレイン領域ＳＤを有するＭＩＳＦＥＴＱ２とを形成する。
【００３１】
ここでは、例えば半導体基板ＳＢの主面、ゲート電極ＧＥ１およびＧＥ２を覆うように、ＣＶＤ法などを用いて酸化シリコン膜および窒化シリコン膜を順に形成した後、ドライエッチングを行って半導体基板ＳＢの主面を露出させる。これにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に隣接する当該酸化シリコン膜および窒化シリコン膜を含む積層膜からなるサイドウォールＳＷを自己整合的に形成する。
【００３２】
ソース・ドレイン領域ＳＤを形成する工程では、例えば、サイドウォールＳＷを形成する前に、ゲート電極ＧＥ１、ＧＥ２をマスク（注入阻止マスク）として用いてｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を半導体基板ＳＢの主面にイオン注入法により打ち込む。これにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの横の半導体基板ＳＢの主面に、比較的不純物濃度が低い一対のエクステンション領域を形成する。
【００３３】
その後、上記のようにしてサイドウォールＳＷを形成した後、ゲート電極ＧＥ１、ＧＥ２およびサイドウォールＳＷをマスクとして用いてｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を半導体基板ＳＢの主面にイオン注入法により打ち込む。これにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの横の半導体基板ＳＢの主面に、比較的不純物濃度が高い一対の拡散領域を形成する。
【００３４】
エクステンション領域は、ｎ−型の半導体領域であり、拡散領域は、ｎ＋型の半導体領域である。
【００３５】
一対のエクステンション領域および一対の拡散領域は、ソース・ドレイン領域ＳＤを構成している。つまり、ソース領域およびドレイン領域のそれぞれは、互いに隣接するエクステンション領域および拡散領域を有している。このように、本実施の形態のＭＩＳＦＥＴＱ１は、拡散領域と、拡散領域よりもｎ型不純物の濃度が低い半導体領域であるエクステンション領域とを備えたＬＤＤ（Lightly Doped Drain）構造を有している。ただし、本実施の形態では、図を分かり易くするため、エクステンション領域および拡散領域の互いのそれぞれを区別せず、それらをまとめて１つの半導体領域であるものとしてソース・ドレイン領域ＳＤを示している。
【００３６】
その後、例えばエクステンション領域および拡散領域のそれぞれの形成工程で導入した不純物を活性化させるためのアニール、すなわち熱処理を行う。
【００３７】
次に、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域ＳＤのそれぞれの上面を覆うシリサイド層（図示しない）を形成する。ここでは、周知のサリサイド（Self Aligned Silicide；Salicide）プロセスを用いてシリサイド層を形成する。これにより、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域ＳＤのそれぞれと、後に形成するコンタクトプラグ（接続部）との間のコンタクト抵抗を、低抵抗化することができる。素子分離領域ＥＩおよびサイドウォールＳＷなどの絶縁膜の表面にはシリサイド層は形成されない。
【００３８】
次に、図４に示すように、半導体基板ＳＢの主面上に、ライナー膜である絶縁膜ＬＦと、ハードマスクである絶縁膜ＨＭとを順に形成する。ここでは、例えばＣＶＤ法を用いて、素子分離領域ＥＩの上面、半導体基板ＳＢの主面およびＭＩＳＦＥＴＱ１を覆うように、絶縁膜ＬＦ、ＨＭを形成する。絶縁膜ＬＦは、例えば窒化シリコン膜からなり、絶縁膜ＨＭは、例えばＯ３ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる。絶縁膜ＨＭの膜厚は、絶縁膜ＬＦの膜厚よりも大きい。絶縁膜ＨＭの膜厚は、例えば２００ｎｍである。絶縁膜ＨＭの堆積後、必要に応じてＣＭＰ法などにより絶縁膜ＨＭの表面を平坦化する。
【００３９】
ここでは、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＨＭを形成する。このＯ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜は、Ｏ３ＴＥＯＳ膜と称される。
【００４０】
窒化シリコン膜からなる絶縁膜ＬＦは、図５などを用いて後述するＤＴＩ構造を形成する際のエッチングストッパ膜として機能するか、または、図１４を用いて後述するコンタクトホールＣＨを形成する際のエッチングストッパ膜として機能する。
【００４１】
次に、図５に示すように、分離領域１Ｂにおいて、絶縁膜ＨＭ、ＬＦおよび素子分離領域ＥＩを貫通する開口部ＯＰを形成する。ここでは、ＤＴＩ構造が形成される領域において、半導体基板ＳＢの表面に達する開口部ＯＰを形成する。
【００４２】
ここでは、まず、絶縁膜ＨＭ上に、フォトレジスト膜（図示しない）を塗布し、塗布されたフォトレジスト膜をフォトリソグラフィ技術によりパターニングする。これにより形成されたフォトレジスト膜を貫通して絶縁膜ＨＭに達する開口部を有するレジストパターンを形成する。そして、レジストパターンをエッチングマスクとして用いて、絶縁膜ＨＭ、絶縁膜ＬＦおよび素子分離領域ＥＩを順にエッチングする。これにより、絶縁膜ＨＭ、絶縁膜ＬＦおよび素子分離領域ＥＩを貫通する開口部ＯＰが形成される。半導体基板ＳＢの主面に沿う方向における開口部ＯＰの幅（開口幅）は、例えば０．８〜１．０μｍである。
【００４３】
次に、図６に示すように、開口部ＯＰの直下の半導体基板ＳＢの上面に溝部ＴＰを形成する。ここでは、例えばフォトレジスト膜を除去した後、開口部ＯＰが形成された絶縁膜ＨＭ、絶縁膜ＬＦおよび素子分離領域ＥＩをエッチングマスクとして用いて、開口部ＯＰの底面に露出した半導体基板ＳＢをドライエッチング法などによりエッチングする。これにより、半導体基板ＳＢの表面に、開口部ＯＰと連通し、開口部ＯＰの底面に露出する半導体基板ＳＢの上面に、半導体基板ＳＢの厚さ方向の途中まで達する溝部ＴＰを形成する。
【００４４】
溝部ＴＰの深さは、例えば１５μｍとすることができ、半導体基板ＳＢの主面に沿う方向における溝部ＴＰの幅を、例えば１μｍとすることができる。溝部ＴＰは、ウェルＷＬの形成深さよりも深く形成される。なお、図６に示すように、溝部ＴＰの幅は、開口部ＯＰの幅よりも拡がることが考えられる。
【００４５】
図６に示す例では、溝部ＴＰは、平面視において素子分離領域ＥＩと重なる領域に形成される。しかし、溝部ＴＰは、平面視において素子分離領域ＥＩと重ならない領域に形成してもよい。
【００４６】
また、溝部ＴＰは、平面視において、ＭＩＳＦＥＴＱ１またはＱ２などの半導体素子のうち、いずれかを囲むように形成されてもよい。ここで、図７に、図６に示す製造工程中の半導体基板ＳＢの一部を破断した斜視図を示す。図７に示すように、高耐圧のＭＩＳＦＥＴＱ１が形成された素子領域１Ａは、平面視において、後に形成するＤＴＩ構造に含まれる溝部ＴＰにより囲まれている。溝部ＴＰは、半導体基板ＳＢの主面に形成されている。図７では、半導体基板ＳＢのみを示し、半導体素子および絶縁膜ＬＦ、ＨＭなどの絶縁膜の図示を省略している。
【００４７】
図示はしていないが、低耐圧のＭＩＳＦＥＴＱ２が形成された素子領域１Ｃ（例えばロジック領域）では、ＭＩＳＦＥＴＱ２が形成された領域が、平面視において、後に形成されるＤＴＩ構造を構成する溝部ＴＰにより囲まれていてもよい。なお、本願でいう、平面視において、とは、半導体基板ＳＢの主面を、当該主面に対して垂直な方向において上側から視た場合を意味する。
【００４８】
幅に対する深さの比であるアスペクト比が大きい溝部ＴＰをドライエッチングにより形成する場合、例えば六フッ化硫黄（ＳＦ６）ガスを含むガスを用いて半導体基板ＳＢをエッチングする工程と、例えばＣ４Ｆ８ガスなどのフッ化炭素（フルオロカーボン）ガスを含むガスを用いて溝部ＴＰの側面を被覆する工程とを繰り返す。そのため、図示は省略するが、溝部ＴＰを拡大して観察すると、溝部ＴＰは、深さ方向に沿って、幅が広い部分と幅が狭い部分とが交互に繰り返されることにより形成され、溝部ＴＰの側面には、スキャロップと呼ばれる凹凸が形成される。スロキャップの形状については、図１８を用いて後述する。
【００４９】
次に、図８に示すように、半導体基板ＳＢの主面、開口部ＯＰの側壁、溝部ＴＰの側壁および溝部ＴＰの底面を覆う絶縁膜ＩＦ１を形成する。ここでは、開口部ＯＰ内、溝部ＴＰ内、および、半導体基板ＳＢの表面上に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。また、絶縁膜ＩＦ１により、半導体素子であるＭＩＳＦＥＴＱ１、Ｑ２を被覆する。つまり、絶縁膜ＩＦ１は、Ｏ３ＴＥＯＳ膜からなる。絶縁膜ＩＦ１の膜厚は、例えば２００ｎｍである。
【００５０】
また、絶縁膜ＩＦ１の材料としては、Ｏ３ＴＥＯＳ膜の他に、ＰＳＧ（Phosphorus Silicate Glass）またはＢＰＳＧ（Boron Phosphorous Silicate Glass）を用いることができる。ＰＳＧまたはＢＰＳＧを用いる場合には、絶縁膜ＩＦ１の段差被覆性、流動性を高くするため、それらの材料におけるＰ（リン）の含有量を増大させる。
【００５１】
ここで絶縁膜ＩＦ１を形成しても、溝部ＴＰ内は完全には埋め込まれない。また、溝部ＴＰの側壁のうち、一方の側壁を覆う絶縁膜ＩＦ１と、当該側壁に対向する他方の側壁を覆う絶縁膜ＩＦ１とは、互いに接していない。
【００５２】
好適には、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法として、準常圧ＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成することができる。準常圧ＣＶＤ法による成膜時の圧力は、常圧ＣＶＤ法による成膜時の圧力である大気圧よりも小さく、かつ、減圧ＣＶＤ法による成膜時の圧力である１３〜３９０Ｐａ程度の圧力よりも大きいので、例えば３９０Ｐａよりも大きく、かつ、０．１ＭＰａよりも小さい。
【００５３】
このＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。膜の流動性については、M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol.30, 1991, pp.1530-1538.の図９に記載がされている。上記文献によれば、膜の流動性が良好であるとは、例えばある膜により角部を被覆する場合において、角部を被覆する部分の膜の膜厚が減少して膜全体が平坦化することを意味する。また、上記文献の図９にも示されているように、平面部を被覆する部分の膜の膜厚に対し、角部と、角部を被覆する部分の膜の表面との最短距離の比が小さいほど、膜の流動性が良好であり、膜全体が平坦化する。
【００５４】
したがって、図１８に示すように、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、溝部ＴＰの側面にＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１を形成することにより、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の表面を平坦化することができる。つまり、このような凹凸を覆い、溝部ＴＰ内の表面を平坦化するために、流動性の良好な絶縁膜ＩＦ１を形成する必要がある。なお、図１８は、図８に示す構造を具体的に示す断面図であり、図８では図示を省略している溝部ＴＰの側壁の凹凸の形状を示すものである。
【００５５】
図１８に示すように、溝部ＴＰの側壁には、溝部ＴＰの側壁の上端から下端に亘って、凹凸が繰り返し形成されている。言い換えれば、溝部ＴＰの側壁の上端から下端に向かって、半導体基板ＳＢの主面に沿う方向における溝部ＴＰの幅が広い部分と狭い部分とが順番に繰り返し存在している。
【００５６】
また、良好な段差被覆性を有し、かつ、良好な流動性を有する絶縁膜ＩＦ１は、被膜性が高い。つまり、絶縁膜ＩＦ１はカバレッジが良好な膜である。このため、図８に示すように、所定の層の側壁に形成される絶縁膜ＩＦ１の膜厚の大きさと、所定の層の上面を覆う絶縁膜ＩＦ１の膜厚の大きさとの差は小さい。つまり、所定の層の側壁に形成される絶縁膜ＩＦ１の膜厚の大きさに対する、所定の層の上面を覆う絶縁膜ＩＦ１の膜厚の大きさの比は比較的小さい。
【００５７】
このため、絶縁膜ＨＭ上の絶縁膜ＩＦ１の膜厚と、溝部ＴＰの側壁を覆う絶縁膜ＩＦ１の膜厚とは、ほぼ同じ大きさを有している。なお、本願でいう膜厚とは、所定の膜が成膜された下地の面に対して垂直な方向における当該膜の長さを指す。よって、例えば、半導体基板ＳＢの主面に対して垂直な方向に延在する開口部ＯＰの側壁を覆う絶縁膜ＩＦ１の膜厚とは、絶縁膜ＩＦ１の下地である当該側壁に接する絶縁膜ＩＦ１の長さであって、半導体基板ＳＢの主面に沿う方向における厚さを指す。
【００５８】
次に、図９に示すように、異方性エッチングであるドライエッチング法によりエッチバックを行うことで、絶縁膜ＩＦ１の上面を後退させ、絶縁膜ＨＭの直上の絶縁膜ＩＦ１を除去する。つまり、絶縁膜ＨＭの上面は絶縁膜ＩＦ１から露出する。これにより、ＭＩＳＦＥＴＱ１、Ｑ２は絶縁膜ＩＦ１から露出する。つまり、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域ＳＤは絶縁膜ＩＦ１から露出する。
【００５９】
また、当該エッチバック工程により、溝部ＴＰの底部の絶縁膜ＩＦ１の上面も後退し、溝部ＴＰの底面である半導体基板ＳＢの表面が露出する。すなわち、溝部ＴＰ内の絶縁膜ＩＦ１のうち、溝部ＴＰの側壁を覆う絶縁膜ＩＦ１のみが残り、溝部ＴＰの底面を覆う絶縁膜ＩＦ１は除去される。また、開口部ＯＰの側壁、つまり、絶縁膜ＨＭ、ＬＦおよび素子分離領域ＥＩのそれぞれの側壁は、絶縁膜ＩＦ１に接しており、絶縁膜ＩＦ１により覆われている。
【００６０】
ここでは、例えば半導体基板ＳＢの主面に対して垂直な方向において３００ｎｍの厚さの酸化シリコン膜が選択的に除去される。したがって、半導体基板ＳＢの主面上では、エッチバックにより絶縁膜ＩＦ１の全膜厚が除去された後、続いて絶縁膜ＨＭの上面も当該エッチバックにより後退する。ただし、絶縁膜ＨＭの膜厚の全ては除去されず、絶縁膜ＬＦの上面は露出されない。つまり、エッチバックにより絶縁膜ＨＭは薄膜化するが、絶縁膜ＬＦの上面は絶縁膜ＨＭにより覆われたままである。
【００６１】
ここでは、例として２００ｎｍの膜厚を有する絶縁膜ＨＭのうち、１００ｎｍの膜厚をエッチバックにより除去している。ただし、エッチバックは異方性エッチングであるドライエッチングにより行うため、例えばサイドウォールＳＷの側壁を覆う絶縁膜ＨＭの膜厚は、絶縁膜ＬＦの上面に沿う絶縁膜ＨＭに比べて後退量が小さい。つまり、当該エッチバック工程の後において、サイドウォールＳＷの側壁を覆う絶縁膜ＨＭの膜厚は、絶縁膜ＬＦの上面に沿う絶縁膜ＨＭの膜厚よりも大きい。
【００６２】
このように絶縁膜ＬＦを露出しないようにエッチバックを行っている理由は、エッチバックが過度に行われることで、絶縁膜ＬＦがエッチバックにより除去されることを防ぐためである。絶縁膜ＬＦが除去されると、後に行うコンタクトホール（図１３参照）の形成工程において、絶縁膜ＬＦをエッチングストッパ膜として使用できなくなる。
【００６３】
ただし、ここでは、絶縁膜ＬＦの上面が露出しない程度に絶縁膜ＨＭの上面を上記エッチバック工程により後退させ、これに伴い、開口部ＯＰの側壁を覆う絶縁膜ＩＦ１の上面を低く後退させることが望ましい。これにより、後の工程で溝部ＴＰ内に形成される空隙の上部の閉塞位置を低くすることができるためである。
【００６４】
このエッチバック工程により、絶縁膜ＩＦ１は、開口部ＯＰおよび溝部ＴＰの側壁に沿う箇所にのみ残る。なお、溝部ＴＰ上に庇状に張り出した素子分離領域ＥＩの底面も絶縁膜ＩＦ１により覆われている。
【００６５】
また、エッチバックされた絶縁膜ＩＦ１の角部は丸みを帯びる。つまり、開口部ＯＰの側壁に接する絶縁膜ＩＦ１の上面と、絶縁膜ＩＦ１の側壁のうち、開口部ＯＰの中心部側の側壁との相互間の境界である角部は、ドライエッチングにより削れるため、丸くなる。これにより、角部の断面は、半径が大きい曲線状の形状となる。この角部は、エッチバックにより酸化シリコン膜が削れる量が大きいほど、なだらかになる。このように、絶縁膜ＩＦ１の上部の角部が削れることは、対向する開口部ＯＰの側壁のそれぞれに接する絶縁膜ＩＦ１同士の間の距離が最短となる位置が、溝部ＴＰの底面側に下がることを意味する。
【００６６】
次に、図１０に示すように、溝部ＴＰ内を含む半導体基板ＳＢ上に絶縁膜ＩＦ２を形成する。ここでは、絶縁膜ＩＦ１上に、プラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、開口部ＯＰの側壁および溝部ＴＰの側壁を、絶縁膜ＩＦ１を介して被覆する。つまり、絶縁膜ＩＦ２は、絶縁膜ＩＦ１の側壁のうち、溝部ＴＰの側壁側に対して反対側の側壁を覆っている。また、絶縁膜ＩＦ２は、溝部ＴＰの底面および絶縁膜ＨＭの上面を覆っており、溝部ＴＰの底面および絶縁膜ＨＭに対して直接接している。
【００６７】
例えば、ここでは、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。
【００６８】
または、ここでは、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。
【００６９】
また、絶縁膜ＩＦ２の材料としては、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜の他に、ＮＳＧ（Non doped Silicate Glass）、ＰＳＧまたはＢＰＳＧを用いることができる。ＰＳＧまたはＢＰＳＧを用いる場合には、絶縁膜ＩＦ２の段差被覆性、流動性を低くするため、それらの材料に包含されるＰ（リン）の量を低減する。つまり、絶縁膜ＩＦ１、ＩＦ２のそれぞれにＰＳＧまたはＢＰＳＧなどを用いる場合には、絶縁膜ＩＦ１のＰ（リン）の含有率は、絶縁膜ＩＦ２のＰ（リン）の含有率より大きい。なお、各材料の段差被覆性および流動性は、ＮＳＧ、ＰＳＧおよびＢＰＳＧの順に高くなる。以下では、ＰＴＥＯＳ、Ｐ−ＳｉＯ、ＮＳＧ、ＰＳＧまたはＢＰＳＧからなる膜を、「ＰＴＥＯＳ膜など」と呼ぶ場合がある。
【００７０】
ＰＴＥＯＳ膜などの段差被覆性は、Ｏ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１の段差被覆性より低い。また、ＰＴＥＯＳ膜などの流動性は、Ｏ３ＴＥＯＳ膜の流動性より低い。つまり、絶縁膜ＩＦ２は、絶縁膜ＩＦ１に比べ、被膜性能が低く、カバレッジが悪い特性を有する。したがって、絶縁膜ＩＦ２により、側壁および上面を有する層を覆う場合、当該側壁に形成される絶縁膜ＩＦ２の膜厚は、当該上面上に形成される絶縁膜ＩＦ２の膜厚よりも小さい。特に、当該側壁に沿う絶縁膜ＩＦ２のうち、下方の絶縁膜ＩＦ２の方が膜厚が小さく、上方の絶縁膜ＩＦ２の方が膜厚が大きい。
【００７１】
このため、所定の層の側壁に形成される絶縁膜ＩＦ２の膜厚の大きさと、所定の層の上面を覆う絶縁膜ＩＦ２の膜厚の大きさとの差は比較的大きい。つまり、所定の層の側壁に形成される絶縁膜ＩＦ２の膜厚の大きさに対し、所定の層の上面を覆う絶縁膜ＩＦ２の膜厚の大きさの比は比較的大きい。絶縁膜ＩＦ１と絶縁膜ＩＦ２とを比較すると、溝部ＴＰの側壁に形成された絶縁膜ＩＦ１の膜厚に対する絶縁膜ＨＭ上の絶縁膜ＩＦ１の膜厚の比は、溝部ＴＰの側壁に形成された絶縁膜ＩＦ２の膜厚に対する絶縁膜ＨＭ上の絶縁膜ＩＦ２の膜厚の比より小さい。
【００７２】
したがって、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。
【００７３】
言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚い。したがって、開口部ＯＰの両側面、および、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの開口端に近いほど大きくすることができる。また、このような効果は、絶縁膜ＩＦ２が、ＰＴＥＯＳ膜などからなるときに、大きくなる。
【００７４】
具体的には、図１０に示すように、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも小さい。したがって、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔よりも大きくすることができる。
【００７５】
また、好適には、絶縁膜ＩＦ２の形成工程では、平面視において、いずれの位置においても溝部ＴＰを閉塞しないように、絶縁膜ＩＦ２を形成する。これにより、図１１を用いて後述する工程で形成する絶縁膜ＩＦ３により、溝部ＴＰを閉塞することができる。ただし、絶縁膜ＩＦ２の形成工程において、溝部ＴＰの直上で絶縁膜ＩＦ２が閉塞することで溝部ＴＰ内に空隙が形成されてもよい。
【００７６】
なお、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚を例えば２５０ｎｍとすることができる。そして、前述したように、溝部ＴＰの幅を例えば１μｍとし、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚を例えば１００ｎｍとするとき、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、例えば３００ｎｍとすることができる。
【００７７】
ここで絶縁膜ＩＦ２を形成しても、溝部ＴＰ内は完全には埋め込まれない。また、溝部ＴＰの側壁のうち、一方の側壁を覆う絶縁膜ＩＦ２と、当該側壁に対向する他方の側壁を覆う絶縁膜ＩＦ２とは、互いに接していない。ただし、開口部ＯＰの側壁のうち、一方の側壁を覆う絶縁膜ＩＦ２と、当該側壁に対向する他方の側壁を覆う絶縁膜ＩＦ２とは、互いに接してもよい。つまり、溝部ＴＰの直上で絶縁膜ＩＦ２が閉塞してもよい。絶縁膜ＩＦ２が閉塞したとしても、その閉塞位置の上面は、他の領域の絶縁膜ＩＦ２の上面に比べて窪んでいる。よって、上面が平坦な層間絶縁膜を形成するため、当該窪みを埋め込む絶縁膜ＩＦ３を、下記のように形成する必要がある。
【００７８】
次に、図１１に示すように、溝部ＴＰ内を含む半導体基板ＳＢ上および絶縁膜ＩＦ２上に、絶縁膜ＩＦ３を形成する。ここでは、絶縁膜ＩＦ２上に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。また、絶縁膜ＩＦ３により、溝部ＴＰ内に空隙ＳＰを残して溝部ＴＰを閉塞する。空隙ＳＰが形成されるため、絶縁膜ＩＦ３を形成しても溝部ＴＰは完全には埋め込まれない。
【００７９】
好適には、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法として、準常圧ＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成することができる。準常圧ＣＶＤ法による成膜時の圧力は、常圧ＣＶＤ法による成膜時の圧力である大気圧よりも小さく、かつ、減圧ＣＶＤ法による成膜時の圧力である１３〜３９０Ｐａ程度の圧力よりも大きいので、例えば３９０Ｐａよりも大きく、かつ、０．１ＭＰａよりも小さい。
【００８０】
絶縁膜ＩＦ１と同様に、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜は、Ｏ３ＴＥＯＳ膜と称され、このＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。すなわち、Ｏ３ＴＥＯＳ膜の段差被覆性は、ＰＴＥＯＳ膜などの段差被覆性よりも高く、かつ、Ｏ３ＴＥＯＳ膜の流動性は、ＰＴＥＯＳ膜などの流動性よりも高い。つまり、絶縁膜ＩＦ３の流動性および段差被覆性は、絶縁膜ＩＦ２の流動性および段差被覆性よりも高い。
【００８１】
そのため、開口部ＯＰの側面に形成される絶縁膜ＩＦ３の膜厚、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚は、互いに略等しい。したがって、溝部ＴＰの側面にＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ３を形成することにより、溝部ＴＰ内に空隙ＳＰを残して溝部ＴＰを閉塞することができる。
【００８２】
溝部ＴＰ内に残される空隙ＳＰの上端の位置を、閉塞位置ＣＰと称する。絶縁膜ＩＦ１により、スキャロップなど凹凸が形成された溝部ＴＰの側面を平坦性良く被覆することができ、絶縁膜ＩＦ２およびＩＦ３を用いて溝部ＴＰを閉塞することにより、溝部ＴＰ内に確実に空隙ＳＰを残すことができる。なお、絶縁膜ＨＭ上の絶縁膜ＩＦ２の上面である平面部に形成される絶縁膜ＩＦ３の膜厚を、例えば７００ｎｍとすることができる。
【００８３】
次に、図１２に示すように、絶縁膜ＩＦ３の上面を平坦化する。ここでは、ＣＭＰ法などを用いて絶縁膜ＩＦ３の上面を研磨して平坦化を行う。図１２には、絶縁膜ＩＦ３のみを研磨し、絶縁膜ＩＦ２を露出させない場合の構造を示す。ただし、絶縁膜ＩＦ２、ＩＦ３のそれぞれの上面を研磨することで平坦化を行い、絶縁膜ＩＦ２の表面を露出させても構わない。ただし、この研磨工程では、空隙ＳＰを露出させない。
【００８４】
次に、図１３に示すように、絶縁膜ＩＦ３上に絶縁膜ＩＦ４を形成する。以下では、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４からなる積層絶縁膜を、単に層間絶縁膜と呼ぶ場合がある。ここでは、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成することができる。絶縁膜ＩＦ２と同様に、このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。
【００８５】
または、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成することができる。絶縁膜ＩＦ２と同様に、このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。絶縁膜ＩＦ４の膜厚は、例えば１００ｎｍである。
【００８６】
このようにして、図１３に示すように、ＤＴＩ構造（素子分離領域）ＤＳを形成することができる。本実施の形態のＤＴＩ構造ＤＳは、半導体基板ＳＢの主面において、素子分離領域ＥＩよりも深く形成された溝部ＴＰと、溝部ＴＰ内に形成された絶縁膜と、空隙ＳＰとを含んでいる。すなわち、ＤＴＩ構造ＤＳは、溝部ＴＰ内の絶縁膜ＩＦ１、ＩＦ２およびＩＦ３を備えている。なお、本実施の形態では、層間絶縁膜の一部として絶縁膜ＩＦ４を形成したが、絶縁膜ＩＦ３の上面の平坦性を確保できる場合などには、絶縁膜ＩＦ４は形成しなくてもよい。
【００８７】
次に、図１４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ４、ＩＦ３、ＩＦ２、ＩＦ１、ＨＭおよびＬＦを貫通するコンタクトホール（貫通孔）ＣＨを複数形成する。なお、図１２を用いて説明した研磨工程により絶縁膜ＩＦ２が絶縁膜ＩＦ３から露出した場合には、絶縁膜ＩＦ２および絶縁膜ＩＦ４の界面にコンタクトホールＣＨを開口する場合がある。つまり、コンタクトホールＣＨが絶縁膜ＩＦ３と接しない場合、および、コンタクトホールＣＨが絶縁膜ＩＦ３を貫通しない場合が考えられる。
【００８８】
コンタクトホールＣＨの底部では、ソース・ドレイン領域ＳＤの上面上のシリサイド層（図示しない）の上面が露出している。また、図示していない領域のコンタクトホールＣＨの底部では、ゲート電極ＧＥ１、ＧＥ２のそれぞれの上面上のシリサイド層（図示しない）の上面が露出している。
【００８９】
コンタクトホールＣＨを形成するために行うドライエッチング工程では、絶縁膜（ライナー膜）ＬＦをエッチングストッパ膜として使用する。これにより、当該ドライエッチングにおいてエッチング量に過不足が生じることを防ぐことができる。つまり、エッチングの精度を高めることができる。
【００９０】
次に、図１５に示すように、コンタクトホールＣＨの内部に、コンタクトプラグＰＧを形成する。例えば、コンタクトホールＣＨの内部を含む層間絶縁膜上に、窒化チタン膜からなるバリア膜をＣＶＤ法により形成した後、コンタクトホールＣＨを埋めるように、バリア膜上に、タングステン膜からなる導体膜をＣＶＤ法により形成する。その後、層間絶縁膜上の不要な導体膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣＨの内部に、例えばタングステン膜からなる導体膜を含むコンタクトプラグＰＧを形成することができる。
【００９１】
複数のコンタクトプラグＰＧのうちの一部は、ＭＩＳＦＥＴＱ１またはＱ２のソース・ドレイン領域ＳＤにシリサイド層を介して電気的に接続されている。また、複数のコンタクトプラグＰＧのうちの他の一部は、図示していない箇所において、ゲート電極ＧＥ１またはＧＥ２にシリサイド層を介して電気的に接続されている。
【００９２】
次に、図１６に示すように、層間絶縁膜上に、層間絶縁膜ＩＬ１と、例えばアルミニウム（Ａｌ）合金膜を主体とする１層目の配線Ｍ１とを形成する。ここでは、絶縁膜ＩＦ３、ＩＦ４を含む層間絶縁膜上に、例えばＣＶＤ法を用いて、酸化シリコン膜などからなる層間絶縁膜ＩＬ１を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ１を貫通する複数の配線溝を形成する。それらの配線溝の底部には、コンタクトプラグＰＧの上面が露出している。
【００９３】
続いて、層間絶縁膜ＩＬ１上に、バリア導体膜および主導体膜（例えばアルミニウム合金膜）を順に形成することで、配線溝内を完全に埋め込む。その後、層間絶縁膜ＩＬ１上の余分なバリア導体膜および主導体膜を、ＣＭＰ法などを用いて除去することで、各配線溝内に埋め込まれたバリア導体膜および主導体膜からなる配線Ｍ１を形成する。配線Ｍ１は、コンタクトプラグＰＧと電気的に接続される。層間絶縁膜ＩＬ１および配線Ｍ１は第１配線層を構成する。
【００９４】
その後、図示は省略するが、１層目の配線Ｍ１上に複数の配線層からなる積層配線層を形成した後、半導体ウェハをダイシングして個片化することで、本実施の形態の半導体装置である半導体チップＣＨＰが複数形成される。
【００９５】
図１７に、上記のようにして形成した半導体チップＣＨＰの平面図を示す。図１７に示すように、半導体チップＣＨＰは、例えば、半導体基板ＳＢと、出力ドライバ部ＨＶと、ロジック部ＬＧとを有する。出力ドライバ部ＨＶは、半導体基板ＳＢに形成された高耐圧のＭＩＳＦＥＴなどを含む部分であり、例えば、図７および図１６に示す素子領域１Ａを複数有する。
【００９６】
つまり、図７に示す構造は、例えば、１つの出力ドライバ部ＨＶであり、当該出力ドライバ部ＨＶは複数の素子領域１Ａを備え、それらの素子領域１Ａのそれぞれは、溝部ＴＰにより囲まれている。ロジック部ＬＧは、半導体基板ＳＢに形成された低耐圧のＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタなどを含む部分であり、図１６に示す素子領域１Ｃに相当する。図７に示す溝部ＴＰは、平面視において矩形の環状構造を有しているため、ＤＴＩ構造ＤＳ（図１６参照）も同様の環状構造を有している。環状構造を有するＤＴＩ構造ＤＳの環状構造の内側には、１つまたは複数の半導体素子（例えば図１６に示すＭＩＳＦＥＴＱ１）が形成されている。
【００９７】
半導体基板ＳＢの主面には、複数の出力ドライバ部ＨＶが並んで配置されており、ロジック部ＬＧは、出力ドライバ部ＨＶに対し、平面視において離間している。出力ドライバ部ＨＶ内の素子領域１Ａ（図１６参照）と、ロジック部ＬＧ内の素子領域１Ｃ（図１６参照）との間には、ＤＴＩ構造ＤＳ（図１６参照）が形成されている。
【００９８】
図１６に示すように、溝部ＴＰ内および開口部ＯＰ内には、絶縁膜ＩＦ１が形成されているが、絶縁膜ＨＭ上には絶縁膜ＩＦ１は形成されていない。また、溝部ＴＰ内を含む絶縁膜ＨＭ上には、絶縁膜ＩＦ２およびＩＦ３が形成されている。絶縁膜ＩＦ１〜ＩＦ３を含む積層絶縁膜により、溝部ＴＰは、空隙ＳＰを残して閉塞されている。すなわち、溝部ＴＰの内部は、積層絶縁膜により完全に埋め込まれてはおらず、溝部ＴＰの内部には空隙ＳＰが形成されている。
【００９９】
空隙ＳＰは、溝部ＴＰの側壁に順に積層された絶縁膜ＩＦ１、ＩＦ２およびＩＦ３を介して形成されている。言い換えれば、空隙ＳＰと溝部ＴＰの側壁との間には、溝部ＴＰの側壁側から順に形成された絶縁膜ＩＦ１、ＩＦ２およびＩＦ３が介在している。
【０１００】
絶縁膜ＩＦ１はカバレッジが良く流動性が高い膜であるため、溝部ＴＰの側壁を覆う膜厚はどの高さ位置でもほぼ一定である。これに対し、絶縁膜ＩＦ２はカバレッジが悪く流動性が低いため、溝部ＴＰの側壁の下部を覆う絶縁膜ＩＦ２よりも、溝部ＴＰの上部を覆う絶縁膜ＩＦ２の方が、膜厚が大きい。
【０１０１】
ここで、溝部ＴＰの側壁が第１領域および第２領域を有する場合、下方の第１領域と、第１領域よりも上方の第２領域のそれぞれを絶縁膜ＩＦ１、ＩＦ２および絶縁膜ＩＦ３が覆っている。このとき、第１領域を覆う絶縁膜ＩＦ１の膜厚に対する第２領域を覆う絶縁膜ＩＦ１の膜厚の比は、第１領域を覆う絶縁膜ＩＦ２の膜厚に対する第２領域を覆う絶縁膜ＩＦ２の膜厚の比よりも小さい。また、第１領域を覆う絶縁膜ＩＦ３の膜厚に対する第２領域を覆う絶縁膜ＩＦ３の膜厚の比は、第１領域を覆う絶縁膜ＩＦ２の膜厚に対する第２領域を覆う絶縁膜ＩＦ２の膜厚の比よりも小さい。
【０１０２】
また、空隙ＳＰを囲み、空隙ＳＰに直接接する絶縁膜ＩＦ３は、絶縁膜ＩＦ１、ＨＭに直接接していない。空隙ＳＰの表面を含む絶縁膜ＩＦ３と、絶縁膜ＩＦ１および絶縁膜ＨＭとの間には、絶縁膜ＩＦ２が介在している。
【０１０３】
溝部ＴＰ内に空隙ＳＰを形成することにより、溝部ＴＰ内を絶縁膜により充填する場合に比べ、素子分離性能を高めることができる。つまり、ＤＴＩ構造ＤＳにより分離された素子同士の間において、リーク電流を低減し、ブレークダウン電圧を高めることができ、かつ、溝部ＴＰに接する箇所の電界強度を緩和することができる。本実施の形態のように、ロジック部ＬＧ（図１７参照）においてスイッチングなどに用いられる低耐圧ＭＩＳＦＥＴに比べて高耐圧のＭＩＳＦＥＴが形成される場合には、ＤＴＩ構造ＤＳにより分離された高耐圧ＭＩＳＦＥＴのリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和することにより得られる効果が大きい。
【０１０４】
また、溝部ＴＰ内に空隙ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部ＴＰ内に空隙ＳＰを形成することにより、溝部ＴＰ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。
【０１０５】
好適には、溝部ＴＰは、平面視において素子分離領域ＥＩと重なる領域に、形成されている。これにより、溝部ＴＰの上部において応力が集中することを緩和できる。よって、結晶欠陥の発生をさらに抑制することができる。
【０１０６】
＜閉塞位置について＞
次に、溝部内に空隙を残して溝部を閉塞する際の空隙の閉塞位置について、比較例の半導体装置の製造方法と対比しながら説明する。図１９および図２０は、比較例の半導体装置の製造工程中における断面図である。
【０１０７】
比較例の半導体装置の製造方法では、まず、図１９に示すように、図１〜図８を用いて説明した工程を行う。これにより、流動性の高い絶縁膜ＩＦ１を溝部ＴＰ内に形成することで、溝部ＴＰの側壁に形成された凹凸を絶縁膜ＩＦ１により覆い、これにより、溝部ＴＰ内の表面を平坦化することができる。その後、図９を用いて説明したエッチバック工程を行わず、続けて図１０を用いて説明した絶縁膜ＩＦ２の成膜を行う。
【０１０８】
つまり、段差被覆性が良好でカバレッジ性能の高い絶縁膜ＩＦ１を形成した後、溝部ＴＰ内を含む絶縁膜ＩＦ１上に、絶縁膜ＩＦ１に比べて段差被覆性が悪くカバレッジ性能の低い絶縁膜ＩＦ２を堆積する。したがって、比較例では本実施の形態（図１０参照）と異なり、絶縁膜ＨＭの上面と絶縁膜ＩＦ２とは互いに接していない。つまり、絶縁膜ＨＭの上面と絶縁膜ＩＦ２との間には絶縁膜ＩＦ１が介在している。また、比較例のＭＩＳＦＥＴＱ１、Ｑ２の上部は、絶縁膜ＩＦ１により覆われている。
【０１０９】
次に、図２０に示すように、図１１を用いて説明した工程と同様の工程を行うことで、絶縁膜ＩＦ３を堆積し、これにより溝ＴＰ内に空隙ＳＰＡを形成する。その後の工程は、図１２〜図１７を用いて説明した工程と同様の工程を行うことで、比較例の半導体装置を形成することができる。
【０１１０】
ここで、図１９を用いて説明した工程で形成した絶縁膜ＩＦ２は、ＰＴＥＯＳ膜からなる。ＰＴＥＯＳ膜の段差被覆性は良好でなく、かつ、ＰＴＥＯＳ膜の流動性は良好でない。この場合、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。
【０１１１】
言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚い。
【０１１２】
絶縁膜ＩＦ２の成膜時において、絶縁膜ＩＦ２を構成する酸化シリコン膜は、特に下地である絶縁膜ＩＦ１の角部から斜め上方向に向かって大きく堆積される。絶縁膜ＩＦ１の角部とは、開口部ＯＰの直上における絶縁膜ＩＦ１の上面の端部である。つまり、絶縁膜ＩＦ１の角部とは、絶縁膜ＨＭ上の絶縁膜ＩＦ１の上面と、開口部ＯＰの側壁に沿って形成された絶縁膜ＩＦ１の側壁との境界部分を指す。溝部ＴＰを閉塞するように堆積される絶縁膜ＩＦ２のうち、最も膜厚が大きくなる部分は、絶縁膜ＩＦ２の堆積工程において、当該角部を基点として、開口部ＯＰの中心の直上の位置に向かって斜め上方向に形成される。
【０１１３】
その後、図２０に示すように絶縁膜ＩＦ３を形成すると、開口部ＯＰの対向する側壁のそれぞれから斜め上方向に厚く形成された絶縁膜ＩＦ２同士が互いに接近する箇所の近傍において、開口部ＯＰの対向する側壁のそれぞれを覆う絶縁膜ＩＦ３同士が接触し、これにより溝部ＴＰが閉塞する。よって、絶縁膜ＩＦ３同士が接触した位置、つまり閉塞位置ＣＰＡの直下の溝部ＴＰ内に空隙ＳＰＡが形成される。
【０１１４】
このとき、絶縁膜ＩＦ２が成長する方向を制御するなどして、空隙ＳＰＡの閉塞位置ＣＰＡの高さを下げることは困難である。したがって、空隙ＳＰＡの閉塞位置ＣＰＡが所望の位置よりも高くなることが考えられる。比較例では、閉塞位置ＣＰＡは半導体基板ＳＢの主面および素子分離領域ＥＩのそれぞれの上面よりも上に位置している。また、対向する開口部ＯＰの側壁のそれぞれを覆う絶縁膜ＩＦ２同士が、溝部ＴＰの直上で互いに最も接近する位置は、半導体基板ＳＢの主面および素子分離領域ＥＩのそれぞれの上面よりも上に位置している。
【０１１５】
空隙ＳＰＡの閉塞位置ＣＰＡが所望の位置よりも高くなると、絶縁膜ＩＦ２を形成した後、例えば図１２を用いて説明した研磨工程を行った場合に、絶縁膜ＩＦ３の上面の高さ位置が空隙ＳＰＡの閉塞位置ＣＰＡよりも低くなり、空隙ＳＰＡが絶縁膜ＩＦ３の表面に露出する。この場合、研磨用のスラリーが空隙ＳＰＡに入り込むか、その後の洗浄工程において洗浄液が空隙ＳＰＡに入り込むおそれがある。また、その後、空隙ＳＰＡに入り込んだスラリーまたは洗浄液が空隙ＳＰＡから吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【０１１６】
これを防ぐためには、上記研磨による平坦化工程において、高い閉塞位置ＣＰＡに合わせて、絶縁膜ＩＦ２、ＩＦ３を含む絶縁膜の上面の後退量を低減する必要がある。つまり、空隙ＳＰＡの露出を防ぐため、絶縁膜ＩＦ２、ＩＦ３を含む層間絶縁膜を厚くする必要がある。この場合、絶縁膜ＩＦ３の表面を平坦化した後の絶縁膜ＩＦ３の上面の高さ位置が上昇するので、絶縁膜ＩＦ２、ＩＦ３などを貫通して、例えばソース・ドレイン領域ＳＤなどに達するコンタクトホールの幅に対する深さの比であるアスペクト比が過度に高くなる。
【０１１７】
この場合、コンタクトホールおよびコンタクトプラグを精度よく形成することが困難となるため、コンタクトプラグと半導体素子との間の接続抵抗にばらつきが生じるおそれがある。
【０１１８】
また、コンタクトホールの形成工程において、フォトレジスト膜からなるレジストパターンをエッチングマスクとして用いてドライエッチングを行った際、層間絶縁膜が厚いために長時間エッチングを行う必要がある。この場合、レジストパターンの開口部近傍のフォトレジスト膜が大きく削れ、レジストパターンの直下の層間絶縁膜が露出し、エッチングされるため、コンタクトホールの平面形状がいびつな形となって拡がる。ここで、拡がったコンタクトホールの直下に、本来露出するはずのないゲート電極ＧＥ１などが露出すると、例えばソース・ドレイン領域ＳＤとゲート電極ＧＥ１とがコンタクトプラグにより短絡するため、半導体装置が正常に動作しなくなる。
【０１１９】
また、コンタクトホールのアスペクト比が高くなると、コンタクトホールを半導体基板ＳＢの主面まで達するように開口すること、および、コンタクトプラグを構成する金属膜をコンタクトホールの底部まで完全に埋め込むことが困難となる。つまり、コンタクトホールおよびコンタクトプラグの形成不良が生じることで、コンタクトプラグとＭＩＳＦＥＴＱ１、Ｑ２とが接続されず、半導体装置が正常に動作しなくなるおそれがある。このため、半導体装置の性能が低下する問題が生じる。
【０１２０】
このようなコンタクトホールＣＨの形成不良を防ぐためには、設計を変更し、コンタクトホールＣＨおよびコンタクトプラグＰＧをより大きい直径で形成することにより、コンタクトホールＣＨおよびコンタクトプラグＰＧのアスペクト比を小さくする必要がある。しかし、この場合、コンタクトプラグＰＧの占有面積が大きくなるため、半導体装置の微細化が困難となる。したがって、半導体装置の性能が低下する。
【０１２１】
また、比較例では、溝部ＴＰの側壁の凹凸を平坦化するために絶縁膜ＩＦ１を形成しているが、絶縁膜ＩＦ１により溝部ＴＰの底面を覆うことで、絶縁膜ＩＦ２の形成工程の直前において、溝部ＴＰ内に露出する表面のうち、底面の高さが高くなっている。したがって、絶縁膜ＩＦ１の形成後に絶縁膜ＩＦ２、ＩＦ３を形成して空隙ＳＰＡを形成した際、空隙ＳＰＡの底部の深さは高くなる。このように、空隙ＳＰＡの形成深さが小さくなることで、素子分離領域ＥＩが埋め込まれた分離溝に比べて深い溝部ＴＰ内に、絶縁膜よりも絶縁性が高い空隙ＳＰＡを形成したことにより得られる絶縁性能が低下する。つまり、半導体装置の性能が低下する。
【０１２２】
このように空隙ＳＰＡの形成深さが小さくなることを防ぐために溝部ＴＰをさらに深く形成することが考えられるが、その場合、溝部ＴＰのアスペクト比が高くなることを防ぐために溝部ＴＰの開口幅を拡げる必要がある。したがって、溝部ＴＰおよびＤＴＩ構造の占有面積が増大するため、半導体チップの微細化が困難となり、半導体装置の性能が低下する。
【０１２３】
＜本実施の形態の主要な特徴と効果＞
図２０に示す開口部ＯＰの対向する側壁のそれぞれを覆う絶縁膜ＩＦ３同士が接触して閉塞する位置の高さは、開口部ＯＰの対向する側壁のそれぞれを覆う絶縁膜ＩＦ２同士が閉塞または互いに接近する位置の高さによって決まる。また、開口部ＯＰの対向する側壁のそれぞれを覆う絶縁膜ＩＦ２は、絶縁膜ＩＦ１の角部を基点として斜め上方向に向かって堆積するため、溝部ＴＰ上で開口部ＯＰの対向する側壁のそれぞれを覆う絶縁膜ＩＦ２同士が閉塞または互いに接近する位置の高さは、絶縁膜ＩＦ１の角部の高さにより決まる。
【０１２４】
つまり、図１６に示す絶縁膜ＩＦ１の角部の高さを低くすれば、溝部ＴＰ内の空隙ＳＰの最上部、つまり閉塞位置ＣＰの高さを低くすることができる。
【０１２５】
そこで、本実施の形態では、絶縁膜ＩＦ１（図８参照）を形成した後、図９に示すように、エッチバックを行うことで絶縁膜ＨＭ上の絶縁膜ＩＦ１を除去し、絶縁膜ＨＭの上面の一部を除去している。これにより、絶縁膜ＩＦ１の上面の全体が半導体基板ＳＢの主面側に後退するため、絶縁膜ＩＦ１の角部の位置も低くなる。また、エッチバックを行うことで絶縁膜ＩＦ１の角部は丸みを帯びるため、絶縁膜ＩＦ２（図１０参照）の成膜工程で、溝部ＴＰの直上で互いに接近する絶縁膜ＩＦ２のそれぞれが形成される基点となる絶縁膜ＩＦ１の角部の位置、つまり、開口部ＯＰの対向する側壁のそれぞれを覆う絶縁膜ＩＦ１同士が最も近接する位置は、さらに低くなる。
【０１２６】
つまり、開口部ＯＰの対向する側壁のそれぞれを覆い、閉塞位置ＣＰ近傍において互いに接近する絶縁膜ＩＦ２が成膜される下地である基点の位置は低くなる。具体的には、当該基点の位置の下降量は、図８を用いて説明した成膜工程で絶縁膜ＨＭ上に形成された絶縁膜ＩＦ１の全膜厚と、図９を用いて説明したエッチバック工程で除去された絶縁膜ＨＭの膜厚と、当該エッチバック工程で丸みを帯びることにより下降した絶縁膜ＩＦ１の角部の下降量との合計の距離となる。
【０１２７】
本実施の形態では、当該エッチバック工程で除去された絶縁膜ＩＦ１の全膜厚は２００ｎｍであり、当該エッチバック工程において絶縁膜ＩＦ１の除去後に続けて行われるオーバーエッチングにより除去される絶縁膜ＨＭの厚さは、例えば１００ｎｍである。また、開口部ＯＰの側壁を覆う絶縁膜ＩＦ１の角部は、エッチバックにより削れやすい。したがって、本実施の形態における当該基点の位置の下降量は、３００ｎｍに、当該角部が削れることより当該角部の下降した距離を加えた大きさとなる。
【０１２８】
このように当該基点の位置を下降させることで、図１０を用いて説明した成膜工程で、開口部ＯＰの対向する側壁のそれぞれを覆うように形成される絶縁膜ＩＦ２のそれぞれが、互いに接近する位置は低くなる。よって、その後に絶縁膜ＩＦ３（図１１参照）を形成した際に溝部ＴＰが閉塞する位置、つまり空隙ＳＰの最上部である閉塞位置ＣＰの高さが低くなる。このため、その後に図１２を用いて説明した研磨工程を行う際、研磨により空隙ＳＰが絶縁膜ＩＦ３の表面に露出することを防ぐことができる。
【０１２９】
本実施の形態では、閉塞位置ＣＰの高さを下げることで、閉塞位置ＣＰは半導体基板ＳＢの主面および素子分離領域ＥＩのそれぞれの上面よりも下に位置している。また、対向する開口部ＯＰの側壁のそれぞれを覆う絶縁膜ＩＦ２同士が、溝部ＴＰの直上で互いに最も接近する位置は、半導体基板ＳＢの主面および素子分離領域ＥＩのそれぞれの上面よりも下に位置している。また、閉塞位置ＣＰは、素子分離領域ＥＩの底面よりも高い。
【０１３０】
このように空隙ＳＰの閉塞位置ＣＰの高さを低くし、空隙ＳＰが絶縁膜ＩＦ３の表面に露出することを防ぐことで、研磨用のスラリーまたは洗浄液などが空隙ＳＰに入り込むこと、および、空隙ＳＰに入り込んだスラリーまたは洗浄液などが空隙ＳＰから吹き出すことにより異物が発生することを防ぐことができる。したがって、半導体装置の形状に欠陥が発生することを防ぐことができるため、半導体装置の性能を向上させることができる。
【０１３１】
また、空隙ＳＰＡの露出を防ぐことを目的として、図１２を用いて説明した研磨工程において研磨量を低減する必要がなくなる。つまり、絶縁膜ＩＦ２、ＩＦ３を含む層間絶縁膜を過度に厚くする必要がなくなる。このため、絶縁膜ＩＦ２、ＩＦ３を含む層間絶縁膜の膜厚を小さくすることができる。
【０１３２】
したがって、コンタクトホールおよびコンタクトプラグを精度よく形成することが可能となるため、コンタクトプラグと半導体素子との間の接続抵抗にばらつきが生じることを防ぐことができる。
【０１３３】
また、層間絶縁膜を薄くすることができるため、図１４に示すコンタクトホールの形成工程において、エッチングマスクであるレジストパターンが長時間のドライエッチングにより過度に削れることを防ぐことができる。よって、コンタクトホールＣＨを精度よく所望の開口形状で形成することができるため、コンタクトホールＣＨが平面視において異常に拡がることを防ぐことができる。したがって、半導体素子内または半導体素子同士の間において、図１６に示すコンタクトプラグＰＧを介して短絡が生じることを防ぐことができる。
【０１３４】
また、層間絶縁膜を薄く形成することができるため、コンタクトホールＣＨおよびコンタクトプラグＰＧの直径を小さくしても、コンタクトホールＣＨおよびコンタクトプラグＰＧのアスペクト比が過度に高くなることに起因して、コンタクトホールＣＨおよびコンタクトプラグＰＧに形成不良が生じることを防ぐことができる。よって、コンタクトホールＣＨおよびコンタクトプラグＰＧを小さい径で形成することが可能となるため、半導体チップの微細化が可能となる。したがって、半導体装置の性能を向上させることができる。
【０１３５】
また、本実施の形態では、絶縁膜ＩＦ１（図８参照）により溝部ＴＰの底面を覆った後、図９を用いて説明したエッチバック工程により、溝部ＴＰの底面を覆う絶縁膜ＩＦ１を除去し、これにより溝部ＴＰの底面を露出させている。したがって、絶縁膜ＩＦ１の成膜に起因して、溝部ＴＰ内において露出する表面のうち、底面の高さが高くなることを防ぐことができる。
【０１３６】
したがって、溝部ＴＰの底部の絶縁膜ＩＦ１を除去することにより、絶縁膜ＩＦ１の形成後に絶縁膜ＩＦ２、ＩＦ３を形成して空隙ＳＰを形成した際、空隙ＳＰの底部の深さは、絶縁膜ＩＦ１に溝部ＴＰの底面を覆った状態で絶縁膜ＩＦ２、ＩＦ３を形成する上記比較例に比べて低くなる。これにより、空隙ＳＰの形成深さが大きくなるため、空隙ＳＰを形成したことにより得られる絶縁性能を向上させることができる。つまり、半導体装置の性能を向上させることができる。
【０１３７】
また、これにより、空隙ＳＰＡの形成深さが小さくなることを防ぐために溝部ＴＰをさらに深く形成する必要がなくなる。つまり、溝部ＴＰをさらに深く形成することに伴って、溝部ＴＰのアスペクト比が高くなることを防ぐために溝部ＴＰの開口幅を拡げる必要がない。したがって、溝部ＴＰおよびＤＴＩ構造ＤＳの占有面積が増大することを防ぐことができる。このため、溝部ＴＰを過度に深く形成しなくても、ＤＴＩ構造ＤＳの形成により十分な絶縁性能を得ることができるため、素子分離特性を向上させ、かつ、半導体チップを微細化することができる。よって、半導体装置の性能を向上させることができる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３９】
１Ａ、１Ｃ    素子領域
１Ｂ    分離領域
ＣＰ    閉塞位置
ＥＩ    素子分離領域
ＧＥ１、ＧＥ２    ゲート電極
ＧＩ１、ＧＩ２    ゲート絶縁膜
ＨＭ、ＩＦ１〜ＩＦ４、ＬＦ    絶縁膜
ＯＰ    開口部
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＳＢ    半導体基板
ＳＤ    ソース・ドレイン領域
ＳＰ    空隙
ＳＷ    サイドウォール
ＴＰ    溝部
ＷＬ    ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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