(57)【要約】【課題】レイアウト面積を抑制し、かつ、信頼性の向上を図る。【解決手段】半導体記憶装置は、少なくとも１つ以上の選択トランジスタと、一方の端部がビット線に接続されるとともに他方の端部が選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、選択トランジスタと抵抗変化素子との接続点に接続され、抵抗変化素子にデータを書き込む際に抵抗変化素子に流れる電流を制御する書き込み制御部とを備える。本技術は、例えば、磁気トンネル接合により構成される記憶素子を備える不揮発性メモリに適用できる。【選択図】図１
2017199443.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つ以上の選択トランジスタと、
一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、
前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部と
を備える半導体記憶装置。
【請求項２】
前記書き込み制御部は、ソース端子およびドレイン端子のどちらか一方の端子にゲート端子が短絡され、その一方の端子が、前記選択トランジスタと前記抵抗変化素子との接続点に接続されるとともに、他方の端子が書き込み制御配線に接続される書き込み制御用トランジスタである
請求項１に記載の半導体記憶装置。
【請求項３】
前記選択トランジスタと前記書き込み制御用トランジスタとが互いに異なる極性を備える
請求項２に記載の半導体記憶装置。
【請求項４】
前記書き込み制御部を介して前記抵抗変化素子に接続され、前記抵抗変化素子からデータを読み出す際に前記抵抗変化素子に流れる電流を制御する読み出し制御部
をさらに備える請求項１に記載の半導体記憶装置。
【請求項５】
前記書き込み制御部は、ソース端子およびドレイン端子のどちらか一方の端子にゲート端子が短絡され、その一方の端子が、前記選択トランジスタと前記抵抗変化素子との接続点に接続されるとともに、他方の端子が書き込み制御配線に接続される書き込み制御用トランジスタであり、
前記読み出し制御部は、ソース端子およびドレイン端子のどちらか一方の端子にゲート端子が短絡され、その一方の端子が、前記書き込み制御用トランジスタと前記書き込み制御配線との接続点に接続されるとともに、他方の端子が読み出し制御配線に接続される読み出し制御用トランジスタである
請求項４に記載の半導体記憶装置。
【請求項６】
前記選択トランジスタと前記読み出し制御用トランジスタとが互いに異なる極性を備える
請求項５に記載の半導体記憶装置。
【請求項７】
前記抵抗変化素子は、ある方向に磁化が固定されている固定層と、磁化が固定されていない記憶層との間に絶縁性を備えたトンネル絶縁膜が設けられる積層構造である
請求項１に記載の半導体記憶装置。
【請求項８】
前記選択トランジスタ、前記抵抗変化素子、および前記書き込み制御部を有するメモリセルがアレイ状に配置されたメモリアレイにおいて、ある１行に配置される複数の前記選択トランジスタおよび前記抵抗変化素子により、前記書き込み制御部が共用される
請求項１に記載の半導体記憶装置。
【請求項９】
前記選択トランジスタ、前記抵抗変化素子、前記書き込み制御部、および前記読み出し制御部を有するメモリセルがアレイ状に配置されたメモリアレイにおいて、ある１行に配置される複数の前記選択トランジスタおよび前記抵抗変化素子により、前記書き込み制御部および前記読み出し制御部が共用される
請求項４に記載の半導体記憶装置。
【請求項１０】
前記抵抗変化素子へのデータの書き込み時に、データを書き込む対象となった所定の前記抵抗変化素子以外の他の前記抵抗素子に接続される前記ビット線の電位をフローティングとする
請求項１に記載の半導体記憶装置。
【請求項１１】
少なくとも１つ以上の選択トランジスタと、
一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、
前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部と
を備える半導体記憶装置の駆動方法において、
前記抵抗変化素子へのデータの書き込み時に、データを書き込む対象となった所定の前記抵抗変化素子以外の他の前記抵抗素子に接続される前記ビット線の電位をフローティングとする
駆動方法。
【請求項１２】
少なくとも１つ以上の選択トランジスタと、
一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、
前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部と
を有する半導体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置、駆動方法、および電子機器に関し、特に、レイアウト面積を抑制し、かつ、信頼性の向上を図ることができるようにした半導体記憶装置、駆動方法、および電子機器に関する。
【背景技術】
【０００２】
従来、電源を供給しなくてもデータを記憶することができる不揮発性メモリにおいて、データを記憶するための様々な方式が開発されている。例えば、スピントランスファートルクによって磁化を反転させるスピン注入書き込み方式を利用したSTT-MRAM（Spin Transfer Torque - Magnetic Random Access Memory）では、磁性体の磁化方向によりデータが記憶される。このため、STT-MRAMを記憶素子として用いた不揮発性メモリは、高速にデータを書き換えること、および、ほぼ無限回にデータを書き換えることが可能であることより、コードストレージやワーキングメモリなどへの展開が期待されている。
【０００３】
STT-MRAMの記憶素子は、磁化が固定された磁性層（以後、固定層と称する）と、磁化が固定されない磁性層（以後、記憶層と称する）との間に、トンネル絶縁層が積層された磁気トンネル接合（MTJ：Magnetic Tunnel Junction）により構成される。そして、STT-MRAMの記憶素子では、固定層の磁化の向きと記憶層の磁化の向きによって磁気トンネル接合の抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、データ「０」または「１」の読み出しが行われる。
【０００４】
例えば、STT-MRAMの記憶素子にデータを書き込むときには、ある一定以上の電流を磁気トンネル接合に流し、且つ、書き込み電流の向きによって固定層および記憶層の磁化向きを、平行状態から反平行状態に変化、または、反平行状態から平行状態に変化させる。この際、固定層と記憶層の磁化向きを平行状態から反平行状態に変化させる方が、必要となる書き込み電流が大きくなる。
【０００５】
また、記憶素子にデータを保持するために必要な回路構成を含めたメモリセルは、従来、選択トランジスタと記憶素子（１ビットMTJ）のから構成されている（後述する図２参照）。例えば、記憶素子の一端はビット線に接続され、他端は選択トランジスタのドレインに接続され、選択トランジスタのソース端子はソース線に接続される。そして、選択トランジスタをオン状態にして、ソース線もしくはビット線の電圧を制御して、書き込み電流の向きを変えることによって、記憶素子に対するデータの書き換えが行われる。
【０００６】
ところで、データをメモリセルに書き込む時には、電源電圧が規定の範囲内での変動や、選択トランジスタの特性ばらつき、記憶素子の加工寸法ばらつきによる抵抗値変化などによって、記憶素子に閾値以上の電流を印加してしまうメモリセルが発生する場合がある。その場合、記憶素子に印加される電圧が素子破壊耐圧以上に大きくなってしまうことがあり、そのような電圧が印加されると記憶素子が破壊されることがあることより、信頼性の低下が懸念されていた。
【０００７】
そこで、特許文献１には、例えば、メモリセルの両端に印加される電圧を検出し、検出結果をメモリセルの選択トランジスタのワード線に印加する電圧にフィードバックさせる技術が提案されている。これにより、書き込み電流を制御し、記憶素子が破壊されることを抑制し、書き込み時の電流不足に対する適切な電流制御を行うことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１３８５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示されている技術では、電圧検出回路および書き込み電流制御回路が必要となり、細かな電流制御を行うためにワード線に印加する電圧を細かく調整する必要があるため、それらの回路のレイアウト面積が大きくなってしまう。
【００１０】
本開示は、このような状況に鑑みてなされたものであり、レイアウト面積を抑制し、かつ、信頼性の向上を図ることができるようにするものである。
【課題を解決するための手段】
【００１１】
本開示の一側面の半導体記憶装置は、少なくとも１つ以上の選択トランジスタと、一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部とを備える。
【００１２】
本開示の一側面の駆動方法は、少なくとも１つ以上の選択トランジスタと、一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部とを備える半導体記憶装置の駆動方法において、前記抵抗変化素子へのデータの書き込み時に、データを書き込む対象となった所定の前記抵抗変化素子以外の他の前記抵抗素子に接続される前記ビット線の電位をフローティングとする。
【００１３】
本開示の一側面の電子機器は、少なくとも１つ以上の選択トランジスタと、一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部とを有する半導体記憶装置を備える。
【００１４】
本開示の一側面においては、少なくとも１つ以上の選択トランジスタと、一方の端部がビット線に接続されるとともに他方の端部が選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、選択トランジスタと抵抗変化素子との接続点に接続される書き込み制御部とを備え、書き込み制御部により、抵抗変化素子にデータを書き込む際に抵抗変化素子に流れる電流が制御される。
【発明の効果】
【００１５】
本開示の一側面によれば、レイアウト面積を抑制し、かつ、信頼性の向上を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本技術を適用したメモリセルの第１の実施の形態の構成例を示す回路図である。
【図２】従来技術のメモリセルの構成例を示す回路図である。
【図３】記憶素子に流れる電流の変化について説明する図である。
【図４】本技術を適用したメモリセルの第２の実施の形態の構成例を示す回路図である。
【図５】記憶素子に流れる電流の変化について説明する図である。
【図６】メモリアレイの構成例を示す回路図である。
【図７】メモリセルの平面的なレイアウトを示す図である。
【図８】メモリセルの断面的な構造を示す図である。
【図９】メモリアレイがスタンバイ状態であるときの印加電圧の例を示す図である。
【図１０】記憶素子にデータを書き込む際の印加電圧の例を示す図である。
【図１１】本技術を適用した電子機器の一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
図１は、本技術を適用したメモリセルの第１の実施の形態の構成例を示す回路図である。
【００１９】
図１に示すように、メモリセル１１は、１つの記憶素子２１、１つの選択トランジスタ２２、および、１つの書き込み制御用トランジスタ２３を備えて構成される。
【００２０】
記憶素子２１は、固定層３１、トンネル絶縁膜３２、および記憶層３３が積層された磁気トンネル接合により構成され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子である。図１に示す構成例では、記憶素子２１の記憶層３３側の端子がビット線ＢＬに接続され、記憶素子２１の固定層３１側の端子が選択トランジスタ２２のドレイン端子に接続されている。記憶素子２１では、固定層３１は、ある方向に磁化が固定されているとともに、記憶層３３には、磁化が固定されておらず、それらの間に絶縁性を備えたトンネル絶縁膜３２を設けることでトンネル接合が形成される。そして、記憶素子２１は、固定層３１の磁化の向きと記憶層３３の磁化の向きによって磁気トンネル接合の抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、データ「０」または「１」の読み出しを行うことができる。
【００２１】
選択トランジスタ２２は、P型MOS（Metal Oxide Semiconductor）のFET(Field Effect Transistor)である。選択トランジスタ２２のソース端子はソース線ＳＬに接続され、選択トランジスタ２２のドレイン端子は記憶素子２１に接続され、選択トランジスタ２２のゲート電極はワード線ＷＬに接続される。
【００２２】
書き込み制御用トランジスタ２３は、N型MOSのFETであり、記憶素子２１にデータを書き込む際に記憶素子２１に流れる電流を制御する。なお、選択トランジスタ２２と書き込み制御用トランジスタ２３とが互いに異なる極性を備える構成であれば、P型およびN型が逆となっていてもよい。書き込み制御用トランジスタ２３のソース端子およびドレイン端子のどちらか一方の端子にはゲート端子が短絡され、その一方の端子は、記憶素子２１および選択トランジスタ２２の接続点に接続される。また、書き込み制御用トランジスタ２３のソース端子およびドレイン端子のうち、ゲート端子に短絡されていない他方の端子は、書き込み制御配線ＷＳＬに接続される。
【００２３】
このようにメモリセル１１は構成されており、データの書き込み時には、固定層３１を通過するスピン偏極電子が記憶層３３に侵入する際に、その磁性層にトルクを与えることが利用される。従って、ある閾値以上の電流を記憶素子２１に流すことにより、記憶層３３の磁化の向きが反転することによってデータが書き込まれる。即ち、メモリセル１１の書き込みに際しての「０」または「１」の選択は、記憶素子２１に流す電流の極性を変えることにより行われる。
【００２４】
また、記憶層３３の磁化を反転させるための閾値電流は、固定層３１と記憶層３３の磁化の向きを平衡状態から反平衡状態に変化させるときのほうが、必要となる書き込み電流が大きくなる。また、この閾値電流は、記憶素子２１の体積に比例して減少するため、スケーリングが可能となる。
【００２５】
また、メモリセル１１は、従来の構造のメモリセルと比較して、書き込み制御用トランジスタ２３を追加する構成となっていることより、データの書き込み時に、一定以上の電流が記憶素子２１に流れることを回避することができる。これにより、メモリセル１１は、記憶素子２１が破壊されるような過大な電流が流れることを防止することができ、信頼性の向上を図ることができる。
【００２６】
ここで、図２には、従来技術のメモリセル１１Ａの構成例が示されている。
【００２７】
図２に示すように、メモリセル１１Ａは、１つの記憶素子２１、および、１つの選択トランジスタ２２を備えて構成される。記憶素子２１は、図１の記憶素子２１と同様に、固定層３１、トンネル絶縁膜３２、および記憶層３３が積層されて構成されており、選択トランジスタ２２は、図１の選択トランジスタ２２と同様に、P型MOSのFETである。
【００２８】
そして、図２に示すように、メモリセル１１Ａは、図１のメモリセル１１から書き込み制御用トランジスタ２３が除かれた構成となっている。つまり、メモリセル１１Ａは、記憶素子２１の記憶層３３側の端子がビット線ＢＬに接続され、記憶素子２１の固定層３１側の端子が選択トランジスタ２２のドレイン端子に接続されて構成される。また、選択トランジスタ２２のソース端子はソース線ＳＬに接続されており、選択トランジスタ２２のゲート電極はワード線ＷＬに接続されて構成されている。
【００２９】
図３を参照して、本技術を適用したメモリセル１１と、従来技術のメモリセル１１Ａとにおける記憶素子２１に流れる電流の変化について説明する。
【００３０】
図３には、図１に示すメモリセル１１および図２に示すメモリセル１１Ａそれぞれの記憶素子２１に対して、固定層３１から記憶層３３に電流を流したときの回路シミュレーション結果が示されている。図３において、横軸は、ソース線ＳＬの電位［Ｖ］を示し、縦軸は、記憶素子２１に流れる電流［Ａ］を示している。
【００３１】
例えば、回路シミュレーションは、以下のような条件で行われた。ワード線ＷＬ、ビット線ＢＬ、および書き込み制御配線ＷＳＬの電位を０Ｖとし、ソース線ＳＬの電位を０Ｖから電源電圧ＶＤＤまで変化させた。また、選択トランジスタ２２の基盤バイアスを電源電圧ＶＤＤとし、書き込み制御用トランジスタ２３の基板バイアスを０Ｖとし、温度を２５℃とした。
【００３２】
図３に示すように、ソース線ＳＬの電位が増加するのに伴って、メモリセル１１およびメモリセル１１Ａの記憶素子２１に流れる電流が増加する。そして、メモリセル１１Ａでは、記憶素子２１に流れる電流が増加する勾配が略一定であるのに対して、メモリセル１１では、記憶素子２１に流れる電流が増加する勾配が緩やかに変化している。つまり、メモリセル１１では、一定以上の電流が記憶素子２１に流れると、書き込み制御用トランジスタ２３がオン状態となり、電流が書き込み制御配線ＷＳＬに電流が流れることになる。これにより、メモリセル１１は、メモリセル１１Ａと比較して、ソース線ＳＬの電位が増加しても過大な電流が記憶素子２１に流れること、例えば、規定の電流値Ｉｂｄを大きく超えるような電流が記憶素子２１に流れることが回避される。
【００３３】
従って、メモリセル１１は、書き込み制御用トランジスタ２３を追加する構成によって、電源電圧のばらつきや選択トランジスタ２２の特性ばらつきなど、または、記憶素子２１の抵抗値ばらつきによって、過大な電流が記憶素子２１に流れることを抑制することができる。これにより、メモリセル１１は、記憶素子２１に素子破壊が発生することを防止することができ、従来よりも信頼性を向上させることができる。
【００３４】
次に、図４は、本技術を適用したメモリセルの第２の実施の形態の構成例を示す回路図である。なお、図４に示すメモリセル１１Ｂにおいて、図１のメモリセル１１と共通する構成については同一符号を付し、その詳細な説明は省略する。
【００３５】
即ち、図４に示すように、メモリセル１１Ｂは、記憶素子２１、選択トランジスタ２２、および、書き込み制御用トランジスタ２３を備える点で、図１のメモリセル１１と共通する構成となっている。一方、メモリセル１１Ｂは、読み出し制御用トランジスタ２４を備える点で、図１のメモリセル１１とは異なる構成となっている。
【００３６】
読み出し制御用トランジスタ２４は、書き込み制御用トランジスタ２３と同様に、N型MOSのFETである。読み出し制御用トランジスタ２４のソース端子およびドレイン端子のどちらか一方の端子にはゲート端子が短絡され、その一方の端子は、書き込み制御用トランジスタ２３のゲート端子に短絡していない側の端子とともに書き込み制御配線ＷＳＬに接続される。また、読み出し制御用トランジスタ２４のソース端子およびドレイン端子のうち、ゲート端子が短絡されていない他方の端子は、読み出し制御配線ＲＳＬに接続される。
【００３７】
このように構成されるメモリセル１１Ｂは、図１のメモリセル１１と同様に、信頼性の向上を図ることができる。さらに、メモリセル１１Ｂは、従来よりも誤書き込みの発生を防止することができる。
【００３８】
図５を参照して、本技術を適用したメモリセル１１Ｂと、従来技術のメモリセル１１Ａ（図２）とにおける記憶素子２１に流れる電流の変化について説明する。
【００３９】
図５には、図４に示すメモリセル１１Ｂおよび図２に示すメモリセル１１Ａそれぞれの記憶素子２１に対して、記憶素子２１の記憶層３３から固定層３１に電流を流して、記憶素子２１の抵抗値を読みだすときの回路シミュレーション結果が示されている。図５において、横軸は、ビット線ＢＬの電位［Ｖ］を示し、縦軸は、記憶素子２１に流れる電流［Ａ］を示している。また、図５には、読み出し時に誤書き込みを防ぐための電流量Ｉｒｄが示されている。
【００４０】
例えば、回路シミュレーションは、以下のような条件で行われた。メモリセル１１Ａのワード線ＷＬの電位を０Ｖとし、メモリセル１１Ｂのワード線ＷＬの電位を電源電圧ＶＤＤとし、ビット線ＢＬの電位を０Ｖから電源電圧ＶＤＤまで変化させた。また、書き込み制御配線ＷＳＬの電位を０Ｖとし、書き込み制御配線ＷＳＬの電位をフローティングとし、読み出し制御配線ＲＳＬの電位を０Ｖとした。また、選択トランジスタ２２の基盤バイアスを電源電圧ＶＤＤとし、書き込み制御用トランジスタ２３の基板バイアスを０Ｖとし、温度を２５℃とした。
【００４１】
図５に示すように、ビット線ＢＬの電位が増加するのに伴って、メモリセル１１およびメモリセル１１Ａの記憶素子２１に流れる電流が増加する。そして、メモリセル１１Ｂは、メモリセル１１Ａと比較して、ビット線ＢＬの電位に対して、記憶素子２１に流れる電流が少なくなるとなることが示されている。
【００４２】
即ち、メモリセル１１Ｂは、読み出し制御用トランジスタ２４を追加する構成によって、読み出し制御用トランジスタ２４のソースフォロワー効果によってトランジスタ抵抗が上昇する。これにより、メモリセル１１Ｂは、過大な読み出し電圧がメモリセル１１Ｂに印加されても、記憶素子２１に流れる電流を抑制することができるため、誤書き込みの発生を防止することができる。また、メモリセル１１Ｂは、ソースフォロワーによって直列抵抗が増加することにより、読み出し時の電圧を電源電圧ＶＤＤに設定することができる。
【００４３】
次に、図６には、図４のメモリセル１１Ｂがアレイ状に配置されたメモリアレイの構成例が示されている。
【００４４】
図６に示すメモリアレイ５１の構成例では、第１の方向に６個のメモリセル１１Ｂが並び、第２の方向に３個のメモリセル１１Ｂが並ぶように、１８個のメモリセル１１Ｂがアレイ状に配置されている。また、第２の方向に並ぶ複数のメモリセル１１Ｂの行ごとに、書き込み制御用トランジスタ２３および読み出し制御用トランジスタ２４が共有化されている。
【００４５】
例えば、メモリアレイ５１は、第１の方向に延伸している周辺回路部５２と、第１の方向に延伸し、かつ、第２の方向に並んで配置される複数のカラム部５３（図６の例では、３個のカラム部５３ａ乃至５３ｃ）とにより構成される。
【００４６】
周辺回路部５２は、メモリアレイ５１の端部分（図６の例では左端部分）に配置され、メモリセル１１Ｂを構成する書き込み制御用トランジスタ２３と読み出し制御用トランジスタ２４とが第１の方向に繰り返し配置されて構成される。図６に示す構成例では、周辺回路部５２には、６個の書き込み制御用トランジスタ２３−０乃至２３−５と６個の読み出し制御用トランジスタ２４−０乃至２４−５が、第１の方向に繰り返し配置されている。
【００４７】
そして、書き込み制御用トランジスタ２３−０および読み出し制御用トランジスタ２４−０は、メモリセル１１Ｂａ−０乃至１１Ｂｃ−０により共有される。また、書き込み制御用トランジスタ２３−１および読み出し制御用トランジスタ２４−１は、メモリセル１１Ｂａ−１乃至１１Ｂｃ−１により共有される。以下、同様に、書き込み制御用トランジスタ２３−５および読み出し制御用トランジスタ２４−５は、メモリセル１１Ｂａ−５乃至１１Ｂｃ−５により共有される。
【００４８】
書き込み制御用トランジスタ２３−０乃至２３−５それぞれにおいて、ゲート端子はソース端子およびドレイン端子のいずれか一方の端子と短絡され、ゲート端子と短絡していない他方の端子は、書き込み制御用トランジスタ２３の書き込み制御配線ＷＳＬと読み出し制御用トランジスタ２４とに接続される。
【００４９】
読み出し制御用トランジスタ２４−０乃至２４−５それぞれにおいて、ゲート端子はソース端子およびドレイン端子のいずれか一方の端子と短絡され、ゲート端子と短絡していない他方の端子は、読み出し制御用トランジスタ２４とともに読み出し制御配線ＲＳＬに接続される。
【００５０】
カラム部５３は、メモリセル１１Ｂを構成する記憶素子２１と選択トランジスタ２２とが第１の方向に繰り返し配置されて構成される。図６に示す構成例では、カラム部５３には、６個の書き込み記憶素子２１−０乃至２１−５と６個の選択トランジスタ２２−０乃至２２−５が、第１の方向に繰り返し配置されている。
【００５１】
例えば、カラム部５３ａには、記憶素子２１ａ−０乃至２１ａ−５と選択トランジスタ２２ａ−０乃至２２ａ−６とが第１の方向に繰り返し配置されている。同様に、カラム部５３ｂには、記憶素子２１ｂ−０乃至２１ｂ−５と選択トランジスタ２２ｂ−０乃至２２ｂ−６とが第１の方向に繰り返し配置され、カラム部５３ｃには、記憶素子２１ｃ−０乃至２１ｃ−５と選択トランジスタ２２ｃ−０乃至２２ｃ−６とが第１の方向に繰り返し配置されている。
【００５２】
また、ワード線ＷＬ０乃至ＷＬ５は、それぞれ第２の方向に延伸するように配置されている。ワード線ＷＬ０は、１行目の選択トランジスタ２２ａ−０乃至２２ｃ−０のゲート電極に接続され、ワード線ＷＬ１は、２行目の選択トランジスタ２２ａ−１乃至２２ｃ−１のゲート電極に接続されている。以下同様に、ワード線ＷＬ２乃至ＷＬ５は、それぞれ対応する行の選択トランジスタ２２に接続されている。
【００５３】
また、メモリアレイ５１では、周辺回路部５２とカラム部５３ａ乃至５３ｃとを接続する接続配線ＬＷＰ０乃至ＬＷＰ５が、ワード線ＷＬ０乃至ＷＬ５と同様に第２の方向に延伸している。接続配線ＬＷＰ０は、１行目の書き込み制御用トランジスタ２３−０と、選択トランジスタ２２ａ−０乃至２２ｃ−０とを接続し、接続配線ＬＷＰ１は、２行目の書き込み制御用トランジスタ２３−１と、選択トランジスタ２２ａ−１乃至２２ｃ−１とを接続する。以下同様に、接続配線ＬＷＰ２乃至ＬＷＰ５は、それぞれ対応する行の制御用トランジスタ２３と選択トランジスタ２２とを接続する。
【００５４】
このようにメモリアレイ５１は構成されており、書き込み制御用トランジスタ２３および読み出し制御用トランジスタ２４は、１つのワード線ＷＬに対して１組ずつ設けられ、メモリアレイ５１の周辺部分に配置される。そして、各行ごとの記憶素子２１と選択トランジスタ２２により、書き込み制御用トランジスタ２３および読み出し制御用トランジスタ２４を共用することで、メモリアレイ５１の面積が増加することを防止して、レイアウト面積を抑制することができる。
【００５５】
なお、図６では、図４のメモリセル１１Ｂがアレイ状に配置されたメモリアレイ５１について説明したが、図１のメモリセル１１がアレイ状に配置されたメモリアレイにおいても、同様の効果を奏することができる。メモリセル１１がアレイ状に配置されたメモリアレイでは、ある１行に配置される複数の選択トランジスタ２２および記憶素子２１により、書き込み制御用トランジスタ２３が共用される。
【００５６】
次に、図７および図８を参照して、メモリセル１１Ｂの構造について説明する。
【００５７】
図７には、図６において二点鎖線で囲われた領域に配置されるメモリセル１１Ｂａ−２および１１Ｂａ−３の平面的なレイアウトが示されている。図８Ａには、図７に示す一点鎖線Ａ−Ａ’における断面構造が示されており、図８Ｂには、図７に示す一点鎖線Ｂ−Ｂ’における断面構造が示されている。
【００５８】
図７に示すように、平面的に見て、ビット線ＢＬ０およびソース線ＳＬ０は第１の方向に延在するように設けられ、その第１の方向に対して直交する第２の方向に延在するようにワード線ＷＬ２およびＷＬ３が設けられる。そして、第１の方向および第２の方向にそれぞれ等間隔となるように、素子領域（アクティブ領域）となる拡散層６１が形成されている。
【００５９】
選択トランジスタ２２ａ−２は、ワード線ＷＬ２が拡散層６１を通過する箇所に設けられ、選択トランジスタ２２ａ−３は、ワード線ＷＬ３が拡散層６１を通過する箇所に設けられる。図示するように、メモリセル１１Ｂａ−２およびメモリセル１１Ｂａ−３は隣接しており、メモリセル１１Ｂａ−２の選択トランジスタ２２ａ−２とメモリセル１１Ｂａ−３の選択トランジスタ２２ａ−３とにおいてソース端子が共有される。そして、そのソース端子は、コンタクト６２およびビア６３を介してソース線ＳＬ０に接続される。
【００６０】
記憶素子２１ａ−３は、接続配線ＬＷＰ３とビット線ＢＬ０とが交差する箇所に配置され、接続配線ＬＷＰ３を下部電極とし、ビット線ＢＬ０を上部電極として、接続配線ＬＷＰ３およびビット線ＢＬ０を接続する。記憶素子２１ａ−３は、接続配線ＬＷＰ３に接続されるコンタクト６４を介して、選択トランジスタ２２ａ−３のドレイン端子に接続される。
【００６１】
また、接続配線ＬＷＰは、ワード線ＷＬと平行に配置され、複数のメモリセル１１Ｂを繋いで、周辺回路部５２に配置される書き込み制御用トランジスタ２３に接続される。
【００６２】
図８に示すように、メモリセル１１Ｂａ−２および１１Ｂａ−３は、基板層７１に配線層７２が積層された基板に形成される。
【００６３】
基板層７１を構成するＰ型半導体基板７３内の表面領域のうち、素子分離領域７４が設けられていない領域に、素子領域（アクティブ領域）となる拡散層６１が形成される。また、配線層７２には、層間絶縁膜７５により絶縁された状態で複数層の配線が配置されている。
【００６４】
図８Ａに示すように、拡散層６１では、上層にドレイン領域Ｄが形成され、下層にＮ型ウェルＮＷが形成される。ドレイン領域Ｄの直上に形成されるコンタクト６４−１は、ドレイン領域Ｄと上層配線Ｍ１とを接続し、上層配線Ｍ１と接続配線ＬＷＰ３とを接続するようにプラグコンタクト６４−２が形成される。接続配線ＬＷＰ３が記憶素子２１ａ−３の下部電極となるとともに、ビット線ＢＬ０が記憶素子２１ａ−３の下部電極となり、ビット線ＢＬ０と選択トランジスタ２２ａ−３のドレイン領域Ｄとの間に記憶素子２１ａ−３が接続される接続構成となっている。
【００６５】
また、選択トランジスタ２２ａ−３に接続されているソース線ＳＬ０は、ビット線ＢＬ０と平行するように一定の間隔で配置される。また、下部電極となる接続配線ＬＷＰ３は、ワード線ＷＬと平行するように一定の間隔で配置され、図６を参照して説明したように、周辺回路部５２に配置される書き込み制御用トランジスタ２３に接続される。
【００６６】
図８Ｂに示すように、拡散層６１には、ワード線ＷＬ２を挟むように選択トランジスタ２２ａ−２のソース領域Ｓとドレイン領域Ｄが形成され、ワード線ＷＬ３を挟むように選択トランジスタ２２ａ−３のソース領域Ｓとドレイン領域Ｄが形成される。このとき、上述したように、選択トランジスタ２２ａ−２と選択トランジスタ２２ａ−３とでソース領域Ｓが共有されている。また、ワード線ＷＬ２の直下にはゲート酸化膜７６が形成され、ワード線ＷＬ３の直下にはゲート酸化膜７７が形成されており、それらの下にはＮ型ウェルＮＷが形成される。
【００６７】
選択トランジスタ２２ａ−２および２２ａ−３で共有されるソース領域Ｓは、コンタクト６２を介して上層配線Ｍ１に接続され、図７に示したように、ビア６３を介してソース線ＳＬ０に接続されている。選択トランジスタ２２ａ−３のドレイン領域Ｄは、コンタクト６４−１を介して上層配線Ｍ１に接続され、上層配線Ｍ１はプラグコンタクト６４−２を介して接続配線ＬＷＰ３に接続されている。接続配線ＬＷＰ３は、記憶素子２１ａ−３の下部電極となり、記憶素子２１ａ−３は、上部電極となるビット線ＢＬ０に接続されている。
【００６８】
図６乃至図８を参照して説明したようにメモリアレイ５１は構成されており、記憶素子２１の下部電極となる接続配線ＬＷＰが、周辺回路部５２に配置されている書き込み制御用トランジスタ２３および読み出し制御用トランジスタ２４に接続され、記憶素子２１に過大な電流が流れることを抑制することができる。
【００６９】
次に、図９および図１０を参照して、メモリアレイ５１の記憶素子２１に対するアクセス動作について説明する。なお、ここでは、書き込み動作のみについて説明する。
【００７０】
図９には、メモリアレイ５１への書き込みを待機しているスタンバイ状態のときの印加される電圧が示されている。図９に示すように、スタンバイ状態では、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、書き込み制御配線ＷＳＬ、および読み出し制御配線ＲＳＬの全てに対して、ローレベル（Ｌ）の電圧が印加される。
【００７１】
図１０には、記憶素子２１ａ−３にデータ「１」を書き込むときの動作例が示されている。記憶素子２１ａ−３にデータ「１」を書き込むためには、ソース線ＳＬ０からビット線ＢＬ０へ電流を流す必要がある。
【００７２】
そのため、図１０に示すように、ソース線ＳＬ０には、ローレベル（Ｌ）よりも高いハイレベル（Ｈ）の電圧が印加される。そして、ビット線ＢＬ０は、ローレベル（Ｌ）のままで維持され、ビット線ＢＬ１およびＢＬ２の電位をフローティング（Ｆ）に設定する。即ち、メモリアレイ５１では、データを書き込む対象となった記憶素子２１ａ−３以外の他の記憶素子２１に接続されるビット線ＢＬの電位をフローティングとする。一方、ワード線ＷＬ３にはハイレベル（Ｈ）を印加し、その他のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３、およびＷＬ５はローレベル（Ｌ）のまま維持する。
【００７３】
この際、書き込み制御配線ＷＳＬ３にはローレベル（Ｌ）を印加して、読み出し制御配線ＲＳＬ３の電位をフローティング（Ｆ）に設定する。また、その他の書き込み制御配線ＷＳＬ０，ＷＳＬ１，ＷＳＬ２，ＷＳＬ４、およびＷＳＬ５、並びに、読み出し制御配線ＲＳＬ０，ＲＳＬ１，ＲＳＬ２，ＲＳＬ４、およびＲＳＬ０５は、ローレベル（Ｌ）のまま維持する。
【００７４】
このような電圧設定にすることで、図１０に示す矢印Ｒ１の向きに記憶素子２１ａ−３にのみに電流が流れ、記憶素子２１ａ−３の抵抗値が高抵抗状態に変化することによって、記憶素子２１ａ−３にデータ「１」を書き込むことができる。また、この際、記憶素子２１ａ−３を破壊する程の過電流が流れてしまう場合、書き込み制御用トランジスタ２３−３がオン状態となり、一定以上の電流を、書き込み制御配線ＷＳＬ３に逃がすことで、記憶素子２１ａ−３の素子破壊を防ぐことができる。
【００７５】
以上のように、本技術を適用したメモリセル１１によれば、過大な書き込み電流を書き込み制御用トランジスタ２３へ逃がすことで、誤書き込みを抑制し、記憶素子破壊マージンを拡大することができる。また、書き込み制御用トランジスタ２３に読み出し制御用トランジスタ２４を追加したメモリセル１１Ｂでは、読み出し時のビット線ＢＬおよびソース線ＳＬの電源電圧を容易に制御することができる。これにより、メモリセル１１Ｂでは、内部電源が不要で外部電源化が可能となるため、メモリマクロサイズの縮小が可能となる。
【００７６】
さらにメモリアレイ５１では、書き込み制御用トランジスタ２３および読み出し制御用トランジスタ２４をメモリセルアレイの外側である周辺回路部５２に配置することができる。さらに、メモリアレイ５１では、書き込み制御用トランジスタ２３および読み出し制御用トランジスタ２４を、ワード線ＷＬごとに共有化することができる。そのため、メモリセル面積の増大を防止することができる。
【００７７】
さらに、メモリセル１１および１１Ｂでは、記憶素子２１に過大な電流が印加されることを防ぐことが可能となるため、メモリセルのエンデュランス（書換え）回数を改善させることが可能となる。
【００７８】
なお、本実施の形態では、メモリセル１１および１１Ｂは、１つの選択トランジスタ２２を備えた構成例について説明したが、例えば、２つ以上の選択トランジスタ２２を備ええる構成を採用してもよい。また、記憶素子２１は、上述したようなSTT-MRAMに限定されることなく、例えば、ReRAM（Resistive Random Access Memory）などの抵抗変化素子を用いてもよい。
【００７９】
また、上述したようなメモリセル１１および１１Ｂを利用した不揮発性メモリは、様々な電子機器に適用することができる。
【００８０】
図１１は、本技術を適用した不揮発性メモリを備える電子機器の構成例を示すブロック図である。
【００８１】
電子機器１０１において、CPU（Central Processing Unit）１０２，ROM（Read Only Memory）１０３，RAM（Random Access Memory）１０４、および不揮発性メモリ１０５は、バス１０６により相互に接続されている。バス１０６には、さらに、入出力インタフェース１０７が接続されており、入出力インタフェース１０７が外部に接続される。このように構成される電子機器１０１では、CPU１０２が、例えば、ROM１０３および不揮発性メモリ１０５に記憶されているプログラムを、バス１０６を介してRAM１０４にロードして実行することにより、様々な処理を実行することができる。
【００８２】
そして、電子機器１０１の不揮発性メモリ１０５として、上述したようなメモリセル１１を利用することにより、例えば、電子機器１０１は、従来よりも小型で信頼性を向上させることができる。
（１）
少なくとも１つ以上の選択トランジスタと、
一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、
前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部と
を備える半導体記憶装置。
（２）
前記書き込み制御部は、ソース端子およびドレイン端子のどちらか一方の端子にゲート端子が短絡され、その一方の端子が、前記選択トランジスタと前記抵抗変化素子との接続点に接続されるとともに、他方の端子が書き込み制御配線に接続されるトランジスタである
上記（１）に記載の半導体記憶装置。
（３）
前記選択トランジスタと前記書き込み制御用トランジスタとが互いに異なる極性を備える
上記（２）に記載の半導体記憶装置。
（４）
前記書き込み制御部を介して前記抵抗変化素子に接続され、前記抵抗変化素子からデータを読み出す際に前記抵抗変化素子に流れる電流を制御する読み出し制御部
をさらに備える上記（１）から（３）までのいずれかに記載の半導体記憶装置。
（５）
前記書き込み制御部は、ソース端子およびドレイン端子のどちらか一方の端子にゲート端子が短絡され、その一方の端子が、前記選択トランジスタと前記抵抗変化素子との接続点に接続されるとともに、他方の端子が書き込み制御配線に接続されるトランジスタであり、
前記読み出し制御部は、ソース端子およびドレイン端子のどちらか一方の端子にゲート端子が短絡され、その一方の端子が、前記書き込み制御用トランジスタと前記書き込み制御配線との接続点に接続されるとともに、他方の端子が読み出し制御配線に接続される読み出し制御用トランジスタである
上記（４）に記載の半導体記憶装置。
（６）
前記選択トランジスタと前記読み出し制御用トランジスタとが互いに異なる極性を備える
上記（５）に記載の半導体記憶装置。
（７）
前記抵抗変化素子は、ある方向に磁化が固定されている固定層と、磁化が固定されていない記憶層との間に絶縁性を備えたトンネル絶縁膜が設けられる積層構造である
上記（１）から（６）までのいずれかに記載の半導体記憶装置。
（８）
前記選択トランジスタ、前記抵抗変化素子、および前記書き込み制御部を有するメモリセルがアレイ状に配置されたメモリアレイにおいて、ある１行に配置される複数の前記選択トランジスタおよび前記抵抗変化素子により、前記書き込み制御部が共用される
上記（１）から（７）までのいずれかに記載の半導体記憶装置。
（９）
前記選択トランジスタ、前記抵抗変化素子、前記書き込み制御部、および前記読み出し制御部を有するメモリセルがアレイ状に配置されたメモリアレイにおいて、ある１行に配置される複数の前記選択トランジスタおよび前記抵抗変化素子により、前記書き込み制御部および前記読み出し制御部が共用される
上記（４）から（７）までのいずれかに記載の半導体記憶装置。
（１０）
前記抵抗変化素子へのデータの書き込み時に、データを書き込む対象となった所定の前記抵抗変化素子以外の他の前記抵抗素子に接続される前記ビット線の電位をフローティングとする
上記（１）から（９）までのいずれかに記載の半導体記憶装置。
（１１）
少なくとも１つ以上の選択トランジスタと、
一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、
前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部と
を備える半導体記憶装置の駆動方法において、
前記抵抗変化素子へのデータの書き込み時に、データを書き込む対象となった所定の前記抵抗変化素子以外の他の前記抵抗素子に接続される前記ビット線の電位をフローティングとする
駆動方法。
（１２）
少なくとも１つ以上の選択トランジスタと、
一方の端部がビット線に接続されるとともに他方の端部が前記選択トランジスタのドレイン端子に接続され、所定値以上の電流を流すことによって抵抗値が変化する抵抗変化素子と、
前記選択トランジスタと前記抵抗変化素子との接続点に接続され、前記抵抗変化素子にデータを書き込む際に前記抵抗変化素子に流れる電流を制御する書き込み制御部と
を有する半導体記憶装置を備える電子機器。
【００８３】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００８４】
１１  メモリセル，  ２１  記憶素子，  ２２  選択トランジスタ，  ２３  書き込み制御用トランジスタ，  ２４  読み出し制御用トランジスタ，  ３１  固定層，  ３２  トンネル絶縁膜，  ３３  記憶層，  ５１  メモリアレイ，  ５２  周辺回路部，  ５３  カラム部，  ６１  拡散層，  ６２  コンタクト，  ６３  ビア，  ６４  コンタクト，  ７１  基板層，  ７２  配線層，  ７３  Ｐ型半導体基板，  ７４  素子分離領域，  ７５  層間絶縁膜，  ７６および７７  ゲート酸化膜
【図１】
2017199443.tif 000003
【図２】
2017199443.tif 000004
【図３】
2017199443.tif 000005
【図４】
2017199443.tif 000006
【図５】
2017199443.tif 000007
【図６】
2017199443.tif 000008
【図７】
2017199443.tif 000009
【図８】
2017199443.tif 000010
【図９】
2017199443.tif 000011
【図１０】
2017199443.tif 000012
【図１１】
2017199443.tif 000013