(57)【要約】【課題】小さなサイズで且つ低コストで、高い時間分解能を実現できるＰＷＭ信号生成回路を提供する。【解決手段】ＴＤＣ３は基準クロック信号ＣＫＩの周期をＲＤＬ２により生成されるクロック信号により計測し、ＤＰＣ４は入力されるＰＷＭ信号のデューティ比設定データとＴＤＣ３により計測された周期データとを乗算する。ダウンカウンタ５は乗算結果データの上位側ビットがロードされてダウンカウント動作を行い、セレクタ６は乗算結果データの下位側ビットの値に応じてＲＤＬ２により生成される多相クロック信号の１つを選択する。Ｄフリップフロップ５５及びＯＲゲート５６は、ダウンカウンタ５がカウント動作を開始したタイミングで信号PWM＿OUTのレベルを立ち上げ、そのカウント動作を終了した後セレクタ６により選択された多相クロック信号の立上りに同期させて信号PWM＿OUTのレベルを立ち下げてＰＷＭ信号を生成する。【選択図】図１
2017079364.tif 000002
【特許請求の範囲】
【請求項１】
複数個の論理反転回路（１１，１２）をリング状に接続して構成されるリングオシレータ（２）と、
入力される基準クロック信号の周期を、前記リングオシレータにより生成されるクロック信号により計測する周期計測部（３）と、
入力されるＰＷＭ信号のデューティ比設定データと、前記周期計測部により計測された基準クロック信号の周期データとを乗算する乗算器（４）と、
前記乗算結果データの上位側ビットがロードされ、ダウンカウント動作を行うカウンタ（５）と、
前記乗算結果データの下位側ビットの値に応じて、前記リングオシレータにより生成される多相クロック信号の１つを選択する多相クロックセレクタ（６）と、
前記カウンタがダウンカウント動作を開始したタイミングで出力信号のレベルを立ち上げ、前記カウンタがダウンカウント動作を終了した後、前記多相クロックセレクタにより選択された多相クロック信号の立上りに同期させて前記出力信号のレベルを立ち下げることで、前記デューティ比設定データに応じたＰＷＭ信号を生成する信号生成部（５５，５６）とを備えるＰＷＭ信号生成回路。
【請求項２】
前記周期計測部は、前記基準クロック信号の周期を、前記リングオシレータを周回する周回クロック信号により計測する周回数カウンタ（２１）と、
前記リングオシレータにより生成される多相クロック信号を前記基準クロック信号の立上りタイミングでラッチし、ラッチされた信号レベルに基づき、前記多相クロック信号の数に対応するビット数のデータをエンコードするエンコーダ（２２）とを備え、
前記周回数カウンタのカウント値及び前記エンコード値と、前記基準クロック信号の１周期前の前記周回数カウンタのカウント値及びエンコード値との差を、前記周期データとする請求項１記載のＰＷＭ信号生成回路。
【請求項３】
前記信号生成部内に配置され、それぞれの遅延時間が単位時間毎に異なるように設定されている複数の遅延回路（６４（０）〜６４（３））と、
これら複数の遅延回路を介して出力されるＰＷＭ信号の１つを選択する遅延回路セレクタ（６５）とを備え、
前記単位時間差は、前記多相クロック信号の位相差よりも短い時間に設定されており、
前記遅延回路セレクタは、前記下位側ビットにおけるＬＳＢ側の複数ビットのデータ値に応じて前記ＰＷＭ信号の１つを選択し、
前記多相クロックセレクタは、前記下位側ビットにおける前記複数ビットを除いた残りのデータ値に応じて前記多相クロック信号の１つを選択する請求項１又は２記載のＰＷＭ信号生成回路。
【請求項４】
前記遅延回路は、２つのインバータゲートの直列回路と、前記２つの内前段のインバータゲートの出力側の容量値が、それぞれ異なるように設定されている請求項３記載のＰＷＭ信号生成回路。
【請求項５】
前記遅延回路は、２つのインバータゲートの直列回路を備え、前記２つの内何れか一方のインバータゲートの閾値が、それぞれ異なるように設定されている請求項３又は４記載のＰＷＭ信号生成回路。
【請求項６】
前記多相クロックセレクタは、前記多相クロック信号がそれぞれ入力される端子から出力端子までの配線容量がそれぞれ等しくなるように設定されている請求項１から５の何れか一項に記載のＰＷＭ信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号生成回路に関する。
【背景技術】
【０００２】
例えばデジタル制御のスイッチング電源回路に使用されるＰＷＭ信号については、高い時間分解能が要求されることがある。例えばキャリア周波数が５００ｋＨｚで、デューティ比を１２ビットデータで設定しようとすると、４８８ｐｓ（２ＧＨｚ）の時間分解能が必要になる。このような分解能は、カウンタ等を用いる一般的なデジタル回路では実現が困難である。
【０００３】
特許文献１には、時間分解能の粗い部分についてはカウンタとクロックとを用いたデジタル回路で構成し、時間分解能の細かい部分についてはゲート遅延時間を利用して実現する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では、ゲート遅延時間を補正するか又は計測して合わせ込む必要があり、複雑なアナログ回路も必要となるため、サイズが大きくコストも高い回路になってしまう。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、小さなサイズで且つ低コストで、高い時間分解能を実現できるＰＷＭ信号生成回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のＰＷＭ信号生成回路によれば、周期計測部は、入力される基準クロック信号の周期を、リングオシレータにより生成されるクロック信号により計測する。乗算器は、入力されるＰＷＭ信号のデューティ比設定データと周期計測部により計測された基準クロック信号の周期データとを乗算する。カウンタは、前記乗算結果データの上位側ビットがロードされてダウンカウント動作を行い、多相クロックセレクタは、前記乗算結果データの下位側ビットの値に応じて、リングオシレータにより生成される多相クロック信号の１つを選択する。そして、信号生成部は、カウンタがダウンカウント動作を開始したタイミングで出力信号のレベルを立ち上げ、そのカウント動作を終了した後、多相クロックセレクタにより選択された多相クロック信号の立上りに同期させて前記出力信号のレベルを立ち下げることで、前記デューティ比設定データに応じたＰＷＭ信号を生成する。
【０００８】
このように構成すれば、ＰＷＭ信号のデューティ比を、リングオシレータにより生成される多相クロック信号の位相差に相当する分解能で設定することができる。したがって、複雑なアナログ回路を用いることなく、小さなサイズで且つ低コストでＰＷＭ信号生成回路を構成できる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態であり、ＰＷＭ信号生成回路の構成を示す機能ブロック図
【図２】ＲＤＬの構成を示す図
【図３】ＴＤＣの構成を示す図（その１）
【図４】ＴＤＣの構成を示す図（その２）
【図５】プライオリティエンコーダの真理値表を示す図
【図６】ＴＤＣの構成を示す図（その３）
【図７】ＤＰＣの構成を示す図
【図８】シーケンサの構成を示す図
【図９】シーケンサの動作を示すタイミングチャート
【図１０】ダウンカウンタの構成を示す図
【図１１】セレクタの構成を示す図
【図１２】セレクタの真理値表を示す図
【図１３】ＰＷＭ信号の生成状態を示す概略タイミングチャート
【図１４】ＰＷＭ信号の生成状態を示す詳細タイミングチャート
【図１５】第２実施形態であり、ＰＷＭ信号生成回路の構成を示す機能ブロック図
【図１６】遅延バッファの構成を示す図
【図１７】変形例として、遅延バッファの構成を示す図
【図１８】次段ＩＮＶゲートの閾値電圧設定を示す波形図
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、第１実施形態について説明する。図１に示すように、ＰＷＭ信号生成回路１は、ＲＤＬ（Ring Delay Line）２，ＴＤＣ（Time to Digital Converter）３，ＤＰＣ（Digital Processing Circuit）４，ダウンカウンタ５及びセレクタ６等を備えている。ＲＤＬ２は、図２に示すように、論理反転回路として２個の２入力ＮＡＮＤゲート１１（１），１１（２）と、６２個のＩＮＶ（インバータ）ゲート１２（１）〜１２（６２）とを備えている。但し、一部の符号の図示は省略している。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート１１（１）の入力端子の一方はＩＮＶゲート１２（６２）の出力端子に接続され、入力端子の他方には外部からの制御信号ＰＡが与えられている。制御信号ＰＡは、図１に示す外部入力信号ＥＮである。
【００１１】
ＮＡＮＤゲート１１（２）はＩＮＶゲート１２（５０），１２（５１）の間に配置されており、その入力端子の他方は、ＩＮＶゲート１２（１５）の出力端子に接続されている。そして、ＮＡＮＤゲート１１（１）から数えて偶数段目に接続されている論理反転回路の出力端子からは、それぞれ多相クロック信号ＲＰ［０］〜ＲＰ［３１］が出力される。
【００１２】
ＲＤＬ２は、制御信号ＰＡがローレベルであれば、ＮＡＮＤゲート１１（２）の出力レベルがハイとなることで、各論理反転回路の信号レベルは安定した状態にある。そして、制御信号ＰＡをローレベルからハイレベルに変化させると、ＮＡＮＤゲート１１（２）の出力レベルは反転してローに変化する。このレベル反転は、奇数段目の論理反転回路の立下がりエッジ及び偶数段目の論理反転回路の立上がりエッジとして伝搬し（メインエッジ）、次段以降に接続されている論理反転回路も出力レベルを順次反転させて行く。これにより、奇数段目の論理反転回路の立上がりエッジ及び偶数段目の論理反転回路の立下がりエッジとして伝搬するリセットエッジは、前記メインエッジと同一周回上で周回する。したがってＲＤＬ２は、安定状態になることなく両エッジを周回させることで発振する。
【００１３】
以上のように動作するＲＤＬ２の各出力端子からは、各論理反転回路が反転するのに要する時間（即ち、ゲート遅延時間）をＴｄとすると、６４・Ｔｄを１周期とする多相クロック信号ＲＰ［０］〜ＲＰ［３１］が出力される。また、各多相クロック信号ＲＰ［０］〜ＲＰ［３１］は、それぞれ隣接する出力端子より出力されるものに対してＴｇ＝２・Ｔｄずつの位相差を有している。ＲＤＬ２は、リングオシレータに相当する。
【００１４】
また、各多相クロック信号ＲＰ［０］〜ＲＰ［３１］は、２つのＩＮＶゲートの直列回路であるバッファ１３（０）〜１３（３１）を介して外部に出力される。これらの内、多相クロック信号ＲＰ［１５］を出力するバッファ１３（１５）の前段ＩＮＶゲートより分岐するＩＮＶゲート１４を介して、ＲＤＬ２の周回クロック信号ＲＣＫが外部に出力される。例えば、Ｔｄ＝１２５ｐｓとすると、周回クロック信号ＲＣＫの周期は１２５ＭＨｚとなる。
【００１５】
ＴＤＣ３は、クロック信号ＣＫＩの周期を計測する１６ビットのカウンタであり、カウント値ＤＡ［０］〜ＤＡ［１５］をＤＰＣ４に対して出力する。クロック信号ＣＫＩは、後述する図１３に示すように周波数がＰＷＭ信号のキャリア周波数に等しく、デューティ比が５０％のクロック信号である。キャリア周波数は、例えば２ＭＨｚ程度である。ＴＤＣ３は、周期計測部に相当する。また、クロック信号ＣＫＩは基準クロック信号に相当する。
【００１６】
ＴＤＣ３は、図３に示す周回数カウンタ２１及び図４に示すプライオリティエンコーダ２２を備えている。周回数カウンタ２１は１１ビットのフリーランカウンタであり、信号ＥＮがハイレベルになると周回クロック信号ＲＣＫによるカウント動作を開始し、カウント値Ｃ［０］〜Ｃ［１０］を出力する。周回数カウンタ２１は一般的な構成であるから、その詳細については説明を省略する。
【００１７】
プライオリティエンコーダ２２の入力側には、Ｄフリップフロップ２３（０）〜２３（３１）が配置されており、これらの入力端子Ｄには、それぞれ多相クロック信号ＲＰ［０］〜ＲＰ［３１］が入力されている。Ｄフリップフロップ２３（０）〜２３（３１）は、信号ＥＮがハイレベルとなりリセットが解除されると、クロック信号ＣＫＩの立上りエッジでそれぞれ多相クロック信号ＲＰ［０］〜ＲＰ［３１］のレベルをラッチする。
【００１８】
Ｄフリップフロップ２３（０）〜２３（３１）の出力端子Ｑからは信号Ｐ０〜Ｐ３１が出力されて、これらはプライオリティエンコーダ２２に入力される。図５に示すように、プライオリティエンコーダ２２は、入力信号Ｐ０〜Ｐ３１のレベルをエンコードして、５ビットのエンコード値Ｅ０〜Ｅ４を出力する。これらのエンコード値Ｅ０〜Ｅ４は、以下では信号enc＿out［０］〜enc＿out［４］と表記するが、１６ビットカウンタ値の下位側５ビットになる。
【００１９】
図６に示すように、１１ビットのカウント値Ｃ［０］〜Ｃ［１０］は、Ｄフリップフロップ２４（０）〜２４（１０）を介してマルチプレクサ２６の入力端子［０］側に入力されると共に、Ｄフリップフロップ２５（０）〜２５（１０）を介してマルチプレクサ２６の入力端子［１］側に入力されている。Ｄフリップフロップ２４及び２５は、何れも信号ＥＮがハイレベルになるとリセットが解除される。
【００２０】
Ｄフリップフロップ２４は、１段のバッファ２７を介したクロック信号ＣＫＩの立上りエッジでラッチ動作する。一方、Ｄフリップフロップ２５は、上記クロック信号ＣＫＩを、更に８段のバッファ２８（１）〜２８（８）からなる遅延バッファ部２８を経由させた信号でラッチ動作する。マルチプレクサ２６の入力端子［０］，［１］は、信号enc＿out［４］のレベルに応じて選択される。
【００２１】
マルチプレクサ２６を経由した信号ＣＦ［０］〜ＣＦ［１０］は、減算器２９（５）〜２９（１５）に被減算値として与えられると共に、Ｄフリップフロップ３０［０］〜３０［１０］の入力端子Ｄに与えられている。Ｄフリップフロップ３０［０］〜３０［１０］を経由した信号ＣＦＤ［０］〜ＣＦＤ［１０］は、減算器２９（５）〜２９（１５）に減算値として与えられている。
【００２２】
信号enc＿out［０］〜enc＿out［４］は、減算器２９（０）〜２９（４）に被減算値として与えられると共に、Ｄフリップフロップ３１［０］〜３１［４］の入力端子Ｄに与えられている。Ｄフリップフロップ３１［０］〜３１［４］を経由した信号enc＿outd［０］〜enc＿outd［４］は、減算器２９（０）〜２９（４）に減算値として与えられている。そして、減算器２９（０）〜２９（１５）の減算結果が、１６ビットのカウント値ＤＡ［０］〜ＤＡ［１５］となる。
【００２３】
尚、カウント値Ｃ［０］〜Ｃ［１０］について、クロック信号ＣＫＩをバッファ２７のみ介した信号でラッチしたデータと、遅延バッファ部２８を経由させた信号でラッチしたデータとをセレクタ２６により選択しているのは、以下の理由による。周回数カウンタ２１のカウントクロックは周回クロック信号ＲＣＫ，多相クロック信号ＲＰ［１５］である。このため、プライオリティエンコーダ２２の出力信号enc＿out［４］が「１」の場合は、周回クロック信号ＲＣＫが「１；ハイレベル」になった直後で、周回数カウンタ２１のカウント値Ｃ［０］〜Ｃ［１０］が不定の状態にある可能性がある。そこで、その場合には、クロック信号ＣＫＩを遅延バッファ部２８に経由させることで、カウント値Ｃ［０］〜Ｃ［１０］が安定する時間を確保した後、ラッチしたデータを選択する。
【００２４】
図７に示すように、ＤＰＣ４は、並列乗算器３２及びシーケンサ３３を備えている。並列乗算器３２には、カウント値ＤＡ［０］〜ＤＡ［１５］と１２ビットのデューティ比設定データＤＵＴＹ［０］〜ＤＵＴＹ［１１］とが入力されている。並列乗算器３２の入力側には、Ｄフリップフロップ３４（０）〜３４（１１），３５（０）〜３５（１５）が配置されている。設定データＤＵＴＹ［０］〜ＤＵＴＹ［１１］はＤフリップフロップ３４（０）〜３４（１１）を介して、カウント値ＤＡ［０］〜ＤＡ［１５］はＤフリップフロップ３５（０）〜３５（１５）を介してそれぞれ並列乗算器３２に入力される。
【００２５】
並列乗算器３２は、設定データＤＵＴＹ［０］〜ＤＵＴＹ［１１］とカウント値ＤＡ［０］〜ＤＡ［１５］とを乗算し、２８ビットの乗算結果データを出力する。並列乗算器３２の出力側には、Ｄフリップフロップ３６（０）〜３６（２７）が配置されており、乗算結果は、Ｄフリップフロップ３６（０）〜３６（２７）を介すことでデータＭＯ［０］〜ＭＯ［２７］として出力される。Ｄフリップフロップ３４〜３６は、何れも信号ＥＮがハイレベルになるとリセットが解除され、シーケンサ３３より入力される信号ＣＫＣによりラッチ動作を行う。ＤＰＣ４は、乗算器に相当する。
【００２６】
図８に示すように、シーケンサ３３は、周回クロック信号ＲＣＫをＩＮＶゲート３７で反転させ、次段のＤフリップフロップ３８（１）及び３８（２）により４分周してシフトクロック信号ＣＫＳを生成する。次段のＤフリップフロップ３９（１）〜３９（４）は、直列に接続されてシフトレジスタ３９を構成しており、そのシフト動作は、シフトクロック信号ＣＫＳによって行われる。Ｄフリップフロップ３９（１）の入力端子Ｄは、電源にプルアップされている。
【００２７】
Ｄフリップフロップ４０の入力端子Ｄも電源にプルアップされており、クロック端子Ｃには、クロック信号ＣＫＩがバッファ４１を介して与えられている。Ｄフリップフロップ３８は信号ＥＮがハイレベルになるとリセットが解除される。Ｄフリップフロップ４０は、ＡＮＤゲート４２により信号ＥＮがハイレベルとなり、且つＤフリップフロップ３９（４）の反転出力端子ＱＢがハイレベルになるとリセットが解除される。Ｄフリップフロップ３９は、Ｄフリップフロップ４０の出力端子Ｑがハイレベルになるとリセットが解除される。
【００２８】
ＡＮＤゲート４３の入力端子は、Ｄフリップフロップ３９（１）の出力端子Ｑと、Ｄフリップフロップ３９（２）の反転出力端子ＱＢとに接続されている。ＡＮＤゲート４４の入力端子は、Ｄフリップフロップ３９（３）の出力端子Ｑと、Ｄフリップフロップ３９（４）の反転出力端子ＱＢとに接続されている。ＡＮＤゲート４３及び４４の出力端子は、それぞれＯＲゲート４５の入力端子に接続されており、ＯＲゲート４５の出力端子からは信号ＣＫＣが出力される。Ｄフリップフロップ３９（１）の反転出力端子ＱＢからは、信号ＣＥＮＤが出力される。
【００２９】
シーケンサ３３は、図９に示すようにクロック信号ＣＫＩがハイレベルになると、シフトレジスタ３９がシフトクロック信号ＣＫＳによるシフト動作を開始する。信号ＣＫＣは、ＡＮＤゲート４３及び４４並びにＯＲゲート４５により、シフトクロック信号ＣＫＳによるシフト回数「１」及び「３」のタイミングでハイレベルとなる。この信号ＣＫＣにより、図７に示すＤフリップフロップ３４〜３６のラッチ動作が行われる。信号ＣＥＮＤは、シフト回数「１」〜「３」のタイミングでローレベルとなり、ＤＰＣ４の外部に出力される。
【００３０】
図１に示すように、ＤＰＣ４からは、２８ビットの乗算結果のうち、上位１６ビットのデータＭＯ［１２］〜ＭＯ［２７］のみが外部に出力される。これらの内、下位５ビットのデータＭＯ［１２］〜ＭＯ［１６］はＤフリップフロップ７に入力され、上位１１ビットのデータＭＯ［１７］〜ＭＯ［２７］はＤフリップフロップ８に入力されている。Ｄフリップフロップ７及び８は、何れも信号ＥＮがハイレベルになるとリセットが解除される。
【００３１】
ＤＰＣ４より出力される信号ＣＥＮＤは、直列接続された２つのＤフリップフロップ９（１）及び９（２）によりシフトされ、バッファ１０を介してＤフリップフロップ７及び８のクロック端子Ｃに与えられている。Ｄフリップフロップ７によりラッチされたデータＰＷＳ［０］〜ＰＷＳ［４］はセレクタ６に入力され、Ｄフリップフロップ８によりラッチされたデータＰＷＳ［５］〜ＰＷＳ［１５］はダウンカウンタ５に入力されている。
【００３２】
ＡＮＤゲート５１の入力端子は、Ｄフリップフロップ９（１）の出力端子Ｑと、バッファ１０を構成する初段のＩＮＶゲート１０（１）の出力端子とに接続されている。そして、ＡＮＤゲート５１の出力端子は、ダウンカウンタ５のロード制御端子Ｌ／Ｄに接続されており、ロード信号ＬＤを与える。Ｄフリップフロップ９によるシフト動作及びダウンカウンタ５のカウント動作は、多相クロック信号ＲＰ［０］によって行われる。
【００３３】
図１０に示すように、ダウンカウンタ５には、信号ＥＮがハイレベルになりリセットが解除された状態で、ロード信号ＬＤの立下りエッジでデータＰＷＳ［５］〜ＰＷＳ［１５］がロードされる。すると、多相クロック信号ＲＰ［０］によるダウンカウント動作が行われる。信号ＢＲＢは、ダウンカウント動作が行われている期間にハイレベルを示す、ローアクティブのボロー信号である。このダウンカウンタ５の構成も一般的なものであるから、詳細については説明を省略する。
【００３４】
セレクタ６は、図１１及び図１２に示すように、入力される５ビットデータＰＷＳ［０］〜ＰＷＳ［４］の値に応じて多相クロック信号ＲＰ［０］〜ＲＰ「３１」の何れか１つを選択し、信号ＣＫＰとして出力する。そのためセレクタ６は、デコーダ５２と、ＦＥＴラダー５３（０）〜５３（３１）とを備えている。ＦＥＴラダー５３は、電源とグランドとの間に接続される２つのＰチャネルＭＯＳＦＥＴ及び２つのＮチャネルＭＯＳＦＥＴの直列回路で構成されている。セレクタ６は、多相クロックセレクタに相当する。
【００３５】
多相クロック信号ＲＰ［０］〜ＲＰ「３１」は、ＦＥＴラダー５３（０）〜５３（３１）の上から１段目及び４段目のＦＥＴのゲートに入力されている。ハイアクティブであるデコーダ５２のデコード信号Ｓ０〜Ｓ３１は、２段目及び３段目のＦＥＴのゲートに入力されている。２段目及び３段目のＦＥＴの共通接続点はＩＮＶゲート５４の入力端子に共通に接続されている。そのＩＮＶゲート５４を介して信号ＣＫＰが外部に出力される。
【００３６】
ここで、図１１中にＣ０ａ，Ｃ１ａ〜Ｃ３１ａで示す、多相クロック信号ＲＰ［０］〜ＲＰ「３１」から１段目及び４段目のＦＥＴのゲートまでの配線容量は、何れも等しくなるように配線のレイアウトが設定されている。また、図１１中にＣ０ｂ，Ｃ１ｂ〜Ｃ３１ｂで示す、２段目及び３段目のＦＥＴの共通接続点からＩＮＶゲート５４の入力端子までの配線容量も同様に、何れも等しくなるように設定されている。
【００３７】
再び図１を参照する。ダウンカウンタ５のボロー信号ＢＲＢは、Ｄフリップフロップ５５の入力端子Ｄ及びＯＲゲート５６の入力端子の一方に与えられている。また、セレクタ６が出力するパルス信号ＣＫＰは、Ｄフリップフロップ５５のクロック端子Ｃに与えられている。ＯＲゲート５６の入力端子の他方は、Ｄフリップフロップ５５の出力端子Ｑに接続されている。ＯＲゲート５６の出力端子より、設定データＤＵＴＹに応じたデューティ比を有するＰＷＭ信号PWM＿OUTが出力される。Ｄフリップフロップ５５のリセットは、ＤＰＣ４が出力する信号ＣＥＮＤがハイレベルになると解除される。Ｄフリップフロップ５５及びＯＲゲート５６は、信号生成部に相当する。
【００３８】
次に、本実施形態の作用について説明する。図１３に示すように、ＰＷＭ信号生成回路１は信号ＥＮがハイレベルになると動作を開始し、ＴＤＣ３においてクロック信号ＣＫＩの周期を周回クロック信号ＲＣＫでカウントする。ＤＰＣ４において、そのカウント値とデューティ比設定データＤＵＴＹ［０］〜ＤＵＴＹ［１１］との乗算が行われる。乗算結果の上位１６ビット中の上位１１ビットＰＷＳ［５］〜ＰＷＳ［１５］がダウンカウンタ５にロードされ、ダウンカウント動作が行われる。
【００３９】
より詳細には、図１４に示すように、信号ＣＥＮＤがハイレベルになると、以降のクロック信号ＲＰ［０］の１周期のみロード信号ＬＤがハイレベルになる。そして、ロード信号ＬＤの立下りタイミングで、ダウンカウンタ５に１１ビットデータＰＷＳ［５］〜ＰＷＳ［１５］であるカウンタ値ｎがロードされ、クロック信号ＲＰ［０］によるダウンカウント動作が開始される。それに伴い、ボロー信号ＢＲＢがハイレベルに変化するので、ＯＲゲート５６を介してＰＷＭ信号PWM＿OUTが立上る。
【００４０】
図１４では、パルス信号ＣＫＰとなる多相クロック信号が、データＰＷＳ［４］の立ち上がりに伴いＲＰ［５］からＲＰ［１６］に切り替わる状態を示している。すなわち、ＰＷＳ［０，１，２，３，４］＝［１０１００］→［００００１］に変化した結果である。そして、ダウンカウンタ５のカウント値が「０」になると、次のクロック信号ＲＰ［０］の立上りでボロー信号ＢＲＢがローレベルに変化する。すると、次のパルス信号ＣＫＰ＝ＲＰ［１６］の立上りでＤフリップフロップ５５がトリガされ、出力端子Ｑがローレベルに変化する。これにより、ＯＲゲート５６を介してＰＷＭ信号PWM＿OUTが立下る。
【００４１】
以上の過程において、ＰＷＭ信号PWM＿OUTが立上りから立下りまでの間に示すハイレベル期間が、クロック信号ＣＫＩをキャリアとし、設定データＤＵＴＹ［０］〜ＤＵＴＹ［１１］に応じたデューティ比に相当する期間となる。
【００４２】
以上のように本実施形態によれば、ＴＤＣ３は、入力される基準クロック信号ＣＫＩの周期を、ＲＤＬ２により生成されるクロック信号により計測する。ＤＰＣ４は、入力されるＰＷＭ信号のデューティ比設定データＤＵＴＹ［０］〜ＤＵＴＹ［１１］と、ＴＤＣ３により計測された基準クロック信号ＣＫＩの周期データＣ［０］〜Ｃ［１０］とを乗算する。
【００４３】
ダウンカウンタ５は、乗算結果データの上位側ビットＭＯ［２７］〜ＭＯ［１７］がロードされてダウンカウント動作を行い、セレクタ６は、乗算結果データの下位側ビットＭＯ［１６］〜ＭＯ［１２］の値に応じて、ＲＤＬ２により生成される多相クロック信号の１つを選択する。そして、Ｄフリップフロップ５５及びＯＲゲート５６は、ダウンカウンタ５がカウント動作を開始したタイミングで信号PWM＿OUTのレベルを立ち上げ、そのカウント動作を終了した後、セレクタ６により選択された多相クロック信号の立上りに同期させて信号PWM＿OUTのレベルを立ち下げることで、前記設定データに応じたデューティ比のＰＷＭ信号を生成する。
【００４４】
より詳細には、ＴＤＣ３に、基準クロック信号ＣＫＩの周期を周回クロック信号ＲＣＫにより計測する周回数カウンタ２１と、多相クロック信号ＲＰ［０］〜ＲＰ［３１］を基準クロック信号ＣＫＩの立上りタイミングでラッチし、ラッチされた信号レベルに基づき、多相クロック信号数に対応する５ビット数のデータＥ０〜Ｅ４をエンコードするプライオリティエンコーダ２２とを備える。そして、カウンタ値Ｃ［０］〜Ｃ［１０］及びエンコード値enc＿out［０］〜enc＿out［４］の今回の値と基準クロック信号の１周期前の値との差を、周期データＤＡ［０］〜ＤＡ［１５］とする。
【００４５】
このように構成すれば、ＰＷＭ信号のデューティ比を、ＲＤＬ２により生成される多相クロック信号ＲＰの位相差に相当する分解能で設定することができる。そして、複雑なアナログ回路を用いることなく、小さなサイズで且つ低コストでＰＷＭ信号生成回路１を構成できる。
【００４６】
また、セレクタ６については、多相クロック信号ＲＰ［０］〜ＲＰ［３１］がそれぞれ入力される端子から出力端子までの配線容量がそれぞれ等しくなるように、配線レイアウトを設定しているので、多相クロック信号ＲＰの何れを選択した場合でも、出力信号の位相を精確に維持できる。
【００４７】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１５に示すように、第２実施形態のＰＷＭ信号生成回路６１は、ＤＰＣ４がＤＰＣ６２に置き換えられ、Ｄフリップフロップ７がＤフリップフロップ６３に置き換えられている。ＤＰＣ６２は、２８ビットの乗算結果データの内、上位１８ビットのＭＯ［１０］〜ＭＯ［２７］を出力する。それに伴い、Ｄフリップフロップ６３は７ビット構成となっており、ラッチしたデータＰＷＳ［−２］，ＰＷＳ［−１］，ＰＷＳ［０］〜ＰＷＳ［４］を出力する（図７参照）。
【００４８】
また、Ｄフリップフロップ５５とＯＲゲート５６との間には、遅延回路部６４及びセレクタ６５が配置されている。遅延回路部６４は、４つの遅延バッファ６４（０）〜６４（３）を備えており、それらの入力端子はＤフリップフロップ５５の出力端子Ｑに共通に接続されている。遅延バッファ６４（０）〜６４（３）の出力端子は、それぞれセレクタ６５の入力端子に接続されている。セレクタ６５には、ＰＷＳ［−２］，ＰＷＳ［−１］が入力されており、これらの２ビットデータにより遅延バッファ６４（０）〜６４（３）の内、何れか１つを介したボロー信号ＢＲＢを選択してＯＲゲート５６に出力する。遅延バッファ６４は遅延回路に相当し、セレクタ６５は遅延回路セレクタに相当する。
【００４９】
図１６に示すように、遅延バッファ６４（０）〜６４（３）は、何れも２つのＩＮＶゲートの直列回路で構成されている。遅延バッファ６４（０）は、２つのＩＮＶゲートの間に負荷容量が接続されていないが、遅延バッファ６４（１）〜６４（３）には、それぞれ負荷容量Ｃ１，Ｃ２，Ｃ３が接続されている。これらの容量の大小関係は、Ｃ１＜Ｃ２＜Ｃ３となっている。
【００５０】
例えば、一般のＣＭＯＳ１８０ｎｍプロセスでは、遅延バッファ６４（０）の遅延時間はＴＹＰ値で２５０ｐｓ程度となる。この場合、遅延バッファ６４（１）〜６４（３）については、それぞれ負荷容量Ｃ１，Ｃ２，Ｃ３を付加することで、遅延時間がそれぞれ３１２．５ｐｓ，３７５ＰＳ，４３７．５ｐｓとなるよう、つまり６２．５ｐｓ刻みで変化するように設定する。
【００５１】
そして、最下位の２ビットデータＰＷＳ［−２］，ＰＷＳ［−１］により遅延バッファ６４（０）〜６４（３）の何れか１つを選択することで、ＰＷＭ信号PWM＿OUTの時間分解能がＴＹＰ値で６２．５ｐｓとなるように設定できる。
【００５２】
以上のように第２実施形態によれば、Ｄフリップフロップ５５とＯＲゲート５６との間に遅延回路部６４及びセレクタ６５を配置し、遅延バッファ６４（０）〜６４（３）の遅延時間を、多相クロック信号ＲＰの位相差よりも短い単位時間６２．５ｐｓ毎に異なるように設定する。
【００５３】
そして、セレクタ６５は、データＰＷＳの下位側ビットＰＷＳ［−２］〜ＰＷＳ［４］におけるＬＳＢ側の２ビットＰＷＳ［−２］，ＰＷＳ［−１］の値に応じて遅延バッファ６４（０）〜６４（３）の１つを選択する。また、セレクタ６は、残りのビットＰＷＳ［０］〜ＰＷＳ［４］の値に応じて多相クロック信号ＲＰの１つを選択する。これにより、ＰＷＭ信号PWM＿OUTの時間分解能を、多相クロック信号ＲＰの位相差相当時間の２５０ｐｓ未満に設定できる。
【００５４】
この場合、遅延バッファ６４（０）〜６４（３）を、２つのＩＮＶゲートの直列回路と、それらの内前段のＩＮＶゲートの出力側の容量値がそれぞれ異なるように設定して、遅延時間差を調整する。したがって、簡単な構成により遅延バッファ６４（０）〜６４（３）間の遅延時間差を調整できる。
【００５５】
（第２実施形態の変形）
第２実施形態の変形として、図１７に示すように、初段のＩＮＶゲートの入力信号波形を波形Ａ，次段のＩＮＶゲートの入力信号波形を波形Ｂ，同出力信号波形を波形Ｃとする。そして、図１８に示すように、初段のＩＮＶゲートの閾値電圧をＶINとすると、次段のＩＮＶゲートの閾値電圧をＶ０〜Ｖ３のように段階的に低下させる。これにより、遅延バッファ６４（０）〜６４（３）の遅延時間を調整することもできる。尚、初段のＩＮＶゲートの閾値電圧を段階的に低下させても良い。
【００５６】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
周回数カウンタ２１のカウント動作が高速であれば、遅延バッファ部２８を用いたラッチタイミングの調整は不要である。
ＲＤＬ２を構成するＩＮＶゲートの数を適宜変更して、生成する多相クロックの信号数を変更しても良い。
クロック信号の周波数やＩＮＶゲートの遅延時間，各データのビット数等の具体数値については、個別の設計に応じて適宜変更すれば良い。
【符号の説明】
【００５７】
１  ＰＷＭ信号生成回路、２  ＲＤＬ、３  ＴＤＣ、４  ＤＰＣ、５  ダウンカウンタ、６セレクタ、１１  ＮＡＮＤゲート、１２  ＩＮＶゲート、２１  周回数カウンタ、２２プライオリティエンコーダ、５５  Ｄフリップフロップ、５６  ＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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