(57)【要約】【課題】周波数変調された基準クロック信号が入力されるＰＬＬ回路において、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することを容易にする【解決手段】ＰＬＬ回路は、変調された基準クロック信号に基づいて出力クロック信号を生成するＰＬＬ回路であって、前記基準クロック信号の変調周波数を示すデータ又は信号が入力され、前記変調周波数に対応する前記ＰＬＬ回路のループ帯域を設定するループ帯域設定信号を出力するループ帯域制御回路と、前記ループ帯域制御回路から出力される前記ループ帯域設定信号に応じて、前記ＰＬＬ回路のループ帯域を変更するループ帯域変更回路と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
変調された基準クロック信号に基づいて出力クロック信号を生成するＰＬＬ回路であって、
前記基準クロック信号の変調周波数を示すデータ又は信号が入力され、前記変調周波数に対応する前記ＰＬＬ回路のループ帯域を設定するループ帯域設定信号を出力するループ帯域制御回路と、
前記ループ帯域制御回路から出力される前記ループ帯域設定信号に応じて、前記ＰＬＬ回路のループ帯域を変更するループ帯域変更回路と、
を有するＰＬＬ回路。
【請求項２】
前記基準クロック信号と前記ＰＬＬ回路の帰還分周クロック信号との位相差を検出する位相比較器と、
前記位相比較器の出力信号に基づいて、前記基準クロック信号と前記帰還分周クロック信号との位相差が、予め定められた値以下であることを示す位相差検出信号を出力する位相差検出回路と、
前記位相差検出回路から出力される前記位相差検出信号の周期に基づいて、前記基準クロック信号の変調周波数を検出し、検出した前記変調周波数を示すデータ又は信号を前記ループ帯域制御回路に出力する変調周波数検出回路と、
を有する請求項１に記載のＰＬＬ回路。
【請求項３】
前記位相比較器の出力信号に基づいて制御電流を流出又は流入するチャージポンプと、
前記制御電流を平滑化して制御電圧を出力するループフィルタと、
前記制御電圧に応じた周波数の前記出力クロック信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力する前記出力クロック信号を分周して前記帰還分周クロック信号を前記位相比較器に出力する分周回路と、
を有する請求項２に記載のＰＬＬ回路。
【請求項４】
前記ループ帯域変更回路は、前記チャージポンプを含み、
前記チャージポンプは、
前記ループ帯域設定信号に応じて、前記チャージポンプの制御電流の値を変更する請求項３に記載のＰＬＬ回路。
【請求項５】
前記チャージポンプは、
複数の定電流源を有し、
前記複数の定電流源のうち、前記ループ帯域設定信号に応じた前記定電流源を用いて、前記チャージポンプの制御電流を出力する請求項４に記載のＰＬＬ回路。
【請求項６】
前記ループ帯域変更回路は、前記ＰＬＬ回路のループフィルタを含み、
前記ループフィルタは、
前記ループ帯域設定信号に応じて、前記ループフィルタの定数を変更する請求項３乃至５のいずれか一項に記載のＰＬＬ回路。
【請求項７】
前記位相比較器は、
前記基準クロック信号と前記ＰＬＬ回路の帰還分周クロック信号との位相差に応じたアップ信号又はダウン信号を出力し、
前記位相差検出回路は、
前記位相比較器からの前記アップ信号のパルス幅と前記ダウン信号のパルス幅との差と、予め定められた遅延量との大小の判定を、前記基準クロック信号の立ち上がりと、前記帰還分周クロック信号の立ち上がりとで行うことを特徴とする請求項３乃至６のいずれか一項に記載のＰＬＬ回路。
【請求項８】
前記変調周波数検出回路は、
前記位相差検出回路から出力される前記位相差検出信号をカウントするカウンタを含む請求項２乃至７のいずれか一項に記載のＰＬＬ回路。
【請求項９】
前記ループ帯域制御回路は、
予め設定された複数の前記ループ帯域設定信号のうち、前記基準クロック信号の変調周波数に対応する前記ループ帯域設定信号を出力する請求項１乃至８のいずれか一項に記載のＰＬＬ回路。
【請求項１０】
請求項１に記載のＰＬＬ回路と、
前記ＰＬＬ回路に入力される変調された基準クロック信号を生成するスペクトラム拡散クロック発振器と、
を有し、
前記スペクトラム拡散クロック発振器は、
前記生成する基準クロック信号の変調周波数を示すデータ又は信号を前記ＰＬＬ回路に通知する変調周波数通知部を有するクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路、及びクロック生成回路に関する。
【背景技術】
【０００２】
近年、電子機器から放射されるＥＭＩ（Electro Magnetic Interference）ノイズを抑制する解決策の一つとして、ＳＳＣＧ（Spread Spectrum Clock Generator）が用いられている。ＳＳＣＧは、クロックに周波数変調をかけることによりＥＭＩノイズが発生する周波数を分散させＥＭＩの低減を行うもので、例えば、ＰＬＬ回路の基準クロックとして用いることができる。
【０００３】
例えば、出力クロックの周波数の設定値を所定の周期毎に切り替える周波数変調機能を有し、周波数変調機能がオフされた際に変調制御の設定値を切り替えることにより、ロックアップタイムを短縮するＳＳＣＧが知られている（例えば、特許文献１参照）。また、設定された変調感度に基づいて、制御電圧に応じた周波数で発振する電圧制御発振器を有し、設定された変調感度の値と分周器の逓倍率との組合せに基づいて、チャージポンプの制御電流の値を変更するＰＬＬ回路が知られている（例えば、特許文献２参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＰＬＬ回路において、ループ帯域が広いと、外乱の影響等によるジッタが増大するため、ループ帯域をできるだけ狭くしたいという要求がある。しかし、周波数変調された基準クロック信号が入力されるＰＬＬ回路では、ループ帯域を狭くすると、周波数変調された基準クロックに追従できずに、ＰＬＬ回路の出力信号の変調幅が小さくなりＥＭＩの低減効果が十分に得られない場合がある。
【０００５】
このように、従来の技術では、周波数変調された基準クロック信号が入力されるＰＬＬ回路において、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することには困難を伴っていた。
【０００６】
本発明の実施の形態は、上記の問題点に鑑みてなされたものであって、周波数変調された基準クロック信号が入力されるＰＬＬ回路において、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することを容易にすることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の一実施形態に係るＰＬＬ回路は、変調された基準クロック信号に基づいて出力クロック信号を生成するＰＬＬ回路であって、前記基準クロック信号の変調周波数を示すデータ又は信号が入力され、前記変調周波数に対応する前記ＰＬＬ回路のループ帯域を設定するループ帯域設定信号を出力するループ帯域制御回路と、前記ループ帯域制御回路から出力される前記ループ帯域設定信号に応じて、前記ＰＬＬ回路のループ帯域を変更するループ帯域変更回路と、を有する。
【発明の効果】
【０００８】
本発明の一実施形態によれば、周波数変調された基準クロック信号が入力されるＰＬＬ回路において、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することを容易にすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＰＬＬ回路のブロック図である。
【図２】第１の実施形態に係る位相差検出回路の例を示す図である。
【図３】第１の実施形態に係る位相差検出回路のタイミングチャートの例を示す図である。
【図４】第１の実施形態に係る信号ＰＤＥＴの出力タイミングの例を示す図である。
【図５】第１の実施形態に係る変調周波数検出回路の例を示す図である。
【図６】第１の実施形態に係るループ帯域制御回路の例を示す図である。
【図７】第１の実施形態に係るチャージポンプの例を示す図である。
【図８】ループ帯域について説明するための図である。
【図９】第２の実施形態に係るＰＬＬ回路のブロック図である。
【図１０】第２の実施形態に係るループ帯域制御回路の例を示す図である。
【図１１】第２の実施形態に係るループフィルタの例を示す図である。
【図１２】第３の実施形態に係るＰＬＬ回路のブロック図である。
【図１３】第３の実施形態に係るループ帯域制御回路の例を示す図である。
【図１４】第４の実施形態に係るクロック生成回路のブロック図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施の形態について、添付の図面を参照して説明する。
【００１１】
＜システムの構成＞
［第１の実施形態］
＜ＰＬＬ回路の構成＞
（全体の構成）
図１は、第１の実施形態に係るＰＬＬ回路のブロック図である。ＰＬＬ（Phase Locked Loop）回路１００は、変調された基準クロック信号Ｒが入力され、入力された基準クロック信号Ｒに同期した出力クロック信号を出力する。なお、変調された基準クロック信号Ｒは、例えば、ＳＳＣＧ（Spread Spectrum Clock Generator）等によって生成され、入力される。
【００１２】
本実施形態に係るＰＬＬ回路１００は、一般的なＰＬＬ回路と同様に、位相比較器１１０、チャージポンプ１２０、ループフィルタ１３０、ＶＣＯ（Voltage Controlled Oscillator）１４０、分周回路１５０等を有する。
【００１３】
また、本実施形態に係るＰＬＬ回路１００は、上記の各構成要素に加えて、位相差検出回路１６０、変調周波数検出回路１７０、ループ帯域制御回路１８０等を有する。
【００１４】
位相比較器１１０は、基準クロック信号Ｒと、分周回路１５０から出力される帰還分周クロック信号Ｖとの位相差を検出し、検出した位相差に応じたアップ信号ＵＰ、ダウン信号ＤＮ等の信号を出力する。例えば、位相比較器１１０は、基準クロック信号Ｒに対して、帰還分周クロック信号Ｖの位相が遅れているとき、周波数を高く制御することを指示するアップ信号ＵＰを、チャージポンプ１２０等に出力する。また、位相比較器１１０は、基準クロック信号Ｒに対して、帰還分周クロック信号Ｖの位相が進んでいるとき、周波数を低く制御することを指示するダウン信号ＤＮを、チャージポンプ１２０等に出力する。
【００１５】
チャージポンプ１２０は、位相比較器１１０から出力されるアップ信号ＵＰ、ダウン信号ＤＮ等の信号が入力され、入力された信号に応じた制御電流ＣＰＯＵＴを流出、又は流入するチャージポンプの機能を有する。
【００１６】
さらに、本実施形態に係るチャージポンプ１２０は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰに応じて、制御電流ＣＰＯＵＴの値を変更することにより、ＰＬＬ回路１００のループ帯域を変更するループ帯域変更回路として機能する。なお、チャージポンプ１２０の具体的な構成については後述する。
【００１７】
ループフィルタ１３０は、チャージポンプ１２０から出力される制御電流ＣＰＯＵＴを平滑化して制御電圧を出力する。
【００１８】
ＶＣＯ１４０は、ループフィルタ１３０から出力される制御電圧に応じた周波数の出力クロック信号を出力する電圧制御発振器である。
【００１９】
分周回路１５０は、ＶＣＯ１４０から出力される出力クロック信号を、予め設定された分周比で分周し、分周された帰還分周クロック信号Ｖを、位相比較器１１０に出力する。
【００２０】
上記の構成により、ＰＬＬ回路１００は、変調されたクロックＲに同期した、出力クロック信号を生成し、出力する。
【００２１】
さらに、ＰＬＬ回路１００は、位相差検出回路１６０、変調周波数検出回路１７０、ループ帯域制御回路１８０により、基準クロック信号Ｒの変調周波数を検出し、検出した変調周波数に対応するループ帯域設定信号ＩＣＰをチャージポンプ１２０に出力する。
【００２２】
例えば、位相差検出回路１６０は、位相比較器１１０の出力信号に基づいて、基準クロック信号Ｒと帰還分周クロック信号Ｖとの位相差が、予め定められた値以下であることを示す位相差検出信号ＰＤＥＴを出力する。
【００２３】
変調周波数検出回路１７０は、位相差検出回路１６０から出力される位相差データＰＤＥＴの周期に基づいて、基準クロック信号Ｒの変調周波数を示すデータ又は信号であるＦＤＡＴＡを、ループ帯域制御回路１８０に出力する。
【００２４】
ループ帯域制御回路１８０は、変調周波数検出回路１７０から、ＦＤＡＴＡが入力され、ＦＤＡＴＡが示す変調周波数に対応するループ帯域に設定するループ帯域設定信号ＩＣＰを、チャージポンプ１２０に出力する。
【００２５】
例えば、ループ帯域制御回路１８０には、基準クロック信号Ｒの変調周波数に対応する複数のループ帯域設定信号ＩＣＰが予め設定されている。また、ループ帯域制御回路１８０は、変調周波数検出回路１７０からＦＤＡＴＡが入力されると、予め設定された複数のループ帯域設定信号ＩＣＰの中から、ＦＤＡＴＡが示す変調周波数に対応するループ帯域設定信号ＩＣＰを、チャージポンプ１２０に出力する。
【００２６】
なお、ループ帯域制御回路１８０には、ＰＬＬ回路１００のループ帯域を、例えば、基準クロック信号Ｒの変調周波数に必要な変調幅を確保し、かつできるだけ狭いループ帯域となるように設定するループ帯域設定信号ＩＣＰが予め設定されている。
【００２７】
上記の構成により、ＰＬＬ回路１００は、基準クロック信号Ｒの変調周波数に応じて、チャージポンプ１２０が出力する制御電流ＣＰＯＵＴの値を変更し、変調周波数に応じたループ帯域に自動的に設定されるようになる。
【００２８】
これにより、本実施形態によれば、周波数変調された基準クロック信号が入力されるＰＬＬ回路１００において、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することが容易になる。
【００２９】
（位相差検出回路の構成）
図２は、第１の実施形態に係る位相差検出回路の例を示す図である。図２において、位相差検出回路１６０は、入力信号を予め定められた遅延量Ｔｄだけ遅延させる遅延量生成回路２０１、２０２と、ＡＮＤ回路２１１、２１２、ＤＦＦ（Ｄ型フリップフロップ）２２１、２２２、及びＮＯＲ回路２３０を含む。
【００３０】
遅延量生成回路２０１は、位相比較器１１０から出力されるアップ信号ＵＰ（以下、「信号ＵＰ」と呼ぶ）が入力され、信号ＵＰを予め定められた遅延量Ｔｄだけ遅延させた出力信号を、ＡＮＤ回路２１１の一方の入力に出力する。
【００３１】
ＡＮＤ回路２１１は、一方の入力に遅延量生成回路２０１の出力信号が入力されると共に、他方の入力に信号ＵＰが入力され、入力された２つの信号のＡＮＤ（論理積）である信号ＵＰＤをＤＦＦ２２１のＤ端子に出力する。
【００３２】
ＤＦＦ２２１は、Ｄ端子に入力される信号ＵＰＤの値を、ＣＫ端子に入力される帰還分周クロック信号Ｖ（以下、「信号Ｖ」と呼ぶ）の立ち上がりに応じて読込し、次の信号Ｖの立ち上がりまでその値を保持するＤ型のフリップフロップ回路である。また、ＤＦＦ２２１は、保持した値を示す信号ＵＰＤＥＴを、ＮＯＲ回路２３０の一方の入力端子に出力する。
【００３３】
遅延量生成回路２０２は、位相比較器１１０から出力されるダウン信号ＤＮ（以下、「信号ＤＮ」と呼ぶ）が入力され、信号ＤＮを予め定められた遅延量Ｔｄだけ遅延させた出力信号を、ＡＮＤ回路２１２の一方の入力に出力する。
【００３４】
ＡＮＤ回路２１２は、一方の入力に遅延量生成回路２０２の出力信号が入力されると共に、他方の入力には信号ＤＮが入力され、入力された２つの信号のＡＮＤ（論理積）である信号ＤＮＤをＤＦＦ２２２のＤ端子に出力する。
【００３５】
ＤＦＦ２２２は、Ｄ端子に入力される信号ＤＮＤの値を、ＣＫ端子に入力される基準クロックＲの立ち上がりに応じて読込し、次の基準クロックＲの立ち上がりまでその値を保持するＤ型のフリップフロップ回路である。また、ＤＦＦ２２２は、保持した値を示す信号ＤＮＤＥＴを、ＮＯＲ回路２３０の他方の入力端子に出力する。
【００３６】
ＮＯＲ回路２３０は、一方の入力端子にＤＦＦ２２１から出力される信号ＵＰＤＥＴが入力されると共に、他方の入力端子にＤＦＦ２２２から出力される信号ＤＮＤＥＴが入力され、入力された２つの信号のＮＯＲ（否定論理和）である信号ＰＤＥＴを出力する。
【００３７】
（位相差検出回路のタイミングチャート）
次に、タイミングチャートを用いて、位相差検出回路１６０の動作について説明する。図３は、第１の実施形態に係る位相差検出回路のタイミングチャートの例を示す図である。
【００３８】
図３（ａ）は、基準クロック信号Ｒの位相が、信号Ｖの位相より前（進んでいる）場合のタイミングチャートの例を示している。
【００３９】
図３（ａ）において、基準クロック信号Ｒ、信号Ｖ、信号ＵＰ、及び信号ＤＮについては、従来のＰＬＬ回路と同様の動作になる。具体的には、基準クロック信号Ｒの立ち上がりで、信号ＵＰが立ち上がり、信号Ｖの立ち上がりで、信号ＤＮが立ち上がる。また、基準クロック信号Ｒと信号Ｖとが共に立ち上がった後、信号ＵＰと信号ＤＮが立ち下がる。
【００４０】
また、信号ＵＰＤは、信号Ｒの立ち上がりから、予め定められた遅延量Ｔｄだけ遅れて、立ち上がり、信号ＵＰ、信号ＤＮと共に立下がる。さらに、信号ＵＰＤＥＴは、信号Ｖの立ち上がりタイミングで信号ＵＰＤの値を出力し、次の信号Ｖの立ち上がりタイミングまで、その値を保持する。
【００４１】
これにより、図３（ａ）の時間ｔ１の前後に示すように、信号ＵＰのパルス幅と信号ＤＮのパルス幅との差であるＤＴ１が、遅延量生成回路２０１が生成する遅延量Ｔｄより大きいとき、信号Ｖの立ち上がりに応じてＨレベルがＵＰＤＥＴ信号として出力される。
【００４２】
一方、図３（ｂ）の時間ｔ２の前後に示すように、信号ＵＰのパルス幅と信号ＤＮのパルス幅との差であるＤＴ２が、遅延量生成回路２０１が生成する遅延量Ｔｄより小さいとき、信号Ｖの立ち上がりに応じてＬレベルがＵＰＤＥＴ信号として出力される。
【００４３】
図３（ｂ）は、基準クロック信号Ｒの位相が、信号Ｖの位相より後（遅れている）場合のタイミングチャートの例を示している。
【００４４】
図３（ｂ）においても、基準クロック信号Ｒの立ち上がりで信号ＵＰが立ち上がり、信号Ｖの立ち上がりで信号ＤＮが立ち上がる。また、基準クロック信号Ｒと信号Ｖとが共に立ち上がった後、信号ＵＰと信号ＤＮとが立ち下がる。
【００４５】
また、信号ＤＮＤは、信号ＤＮの立ち上がりから、予め定められた遅延量Ｔｄだけ遅れて、立ち上がり、信号ＵＰ、信号ＤＮと共に立下がる。さらに、信号ＤＮＤＥＴは、信号Ｒの立ち上がりタイミングで信号ＤＮＤの値を出力し、次の信号Ｒの立ち上がりタイミングまで、その値を保持する。
【００４６】
これにより、時間ｔ３の前後に示すように、信号ＵＰのパルス幅と信号ＤＮのパルス幅との差であるＤＴ３が、遅延量生成回路２０１が生成する遅延量Ｔｄより大きいとき、基準クロック信号Ｒの立ち上がりに応じてＨレベルがＤＮＤＥＴ信号に出力される。
【００４７】
一方、図３（ｂ）の時間ｔ４の前後に示すように、信号ＵＰのパルス幅と信号ＤＮのパルス幅との差であるＤＴ４が、遅延量生成回路２０１が生成する遅延量Ｔｄより小さいとき、基準クロック信号Ｒの立ち上がりに応じてＬレベルがＵＰＤＥＴ信号に出力される。
【００４８】
図２に示したように、位相差検出回路１６０の出力信号である位相差データＰＤＥＴは、信号ＵＰＤＥＴと信号ＤＮＤＥＴのＮＯＲなので、信号ＵＰＤＥＴと信号ＤＮＤＥＴが共にＬレベルになると、位相差データＰＤＥＴはＨレベルとなる。
【００４９】
ここで、遅延量生成回路２０１、２０２が生成する予め定められた遅延量を遅延量Ｔｄとすると、ＵＰ信号のパルス幅とＤＮ信号のパルス幅との差、つまり、基準クロック信号Ｒと信号Ｖとの位相差が遅延量Ｔｄ以下になると位相差データＰＤＥＴがＨレベルとなる。
【００５０】
つまり、遅延量生成回路２０１、２０２の遅延量Ｔｄにより、位相差データＰＤＥＴがＨレベルとなる基準クロック信号Ｒと信号Ｖとの位相差が決定される。
【００５１】
このように、位相差検出回路１６０は、位相比較器１１０からの信号ＵＰのパルス幅と信号ＤＮのパルス幅との差と、予め定められた遅延量Ｔｄとの大小の判定を、基準クロック信号Ｒの立ち上がりと、信号Ｖの立ち上がりとで行う。
【００５２】
（信号ＰＤＥＴ）
図４は、第１の実施形態に係る信号ＰＤＥＴの出力タイミングの例を示す図である。ＳＳＣＧの出力信号である基準クロック信号Ｒは、図４に示すように、縦軸を出力周波数Ｆ、横軸を時間ｔとすると、一例として、図４に示すような３０ｋＨｚの正弦波のプロファイルとなる。ここで、基準クロック信号Ｒは、中心周波数Ｆ０に対して、例えば、プラスマイナス１％で周波数変調されているものとする。
【００５３】
図４の例では、基準クロック信号Ｒは、３０ｋＨｚの間隔で中心周波数Ｆ０に戻る。また、信号Ｖは、基準クロック信号Ｒに追従して動作しており、基準クロック信号Ｒと信号Ｖとの位相差が、遅延量Ｔｄ以下のときに、位相差検出回路１６０の出力信号である位相差データＰＤＥＴがＨレベルとなる。これにより、例えば、図４の期間ｄｔ１に示されるように、基準クロックＲの周波数の変化量が所定の値以下のときに、位相差データＰＤＥＴとして、Ｈレベルが出力される。
【００５４】
この、位相差データＰＤＥＴがＨレベルとなる期間ｄｔ１は、遅延量Ｔｄの設定によって変更することができる。また、位相差データＰＤＥＴがＨレベルとなるタイミングは、図４に示すように、基準クロック信号Ｒの変調周波数（例えば、３０ｋＨｚ）の２倍（例えば、６０ｋＨｚ）となる。
【００５５】
上記の構成により、位相差検出回路１６０は、基準クロック信号Ｒと信号Ｖとの位相差が、予め定められた値以下であることを示す位相差検出信号ＰＤＥＴを、基準クロック信号Ｒの２倍の周波数で出力する。
【００５６】
（変調周波数検出回路）
図５は、第１の実施形態に係る変調周波数検出回路の例を示す図である。変調周波数検出回路１７０は、例えば、図５に示すように、周波数カウンタ５０１で実現される。図５の例では、周波数カウンタ５０１は、基準クロック信号Ｒを用いて、位相差検出回路１６０が出力する位相差検出信号ＰＤＥＴの周波数をカウントし、基準クロック信号Ｒの変調周波数の値を検出する。例えば、図４で説明したように、位相差検出信号ＰＤＥＴの周波数が６０ｋＨｚである場合、基準クロック信号Ｒの変調周波数の値は、１／２の３０ｋＨｚとなる。
【００５７】
変調周波数検出回路１７０は、検出された基準クロック信号Ｒの変調周波数の値を示すデータ又は信号であるＦＤＡＴＡを、ループ帯域制御回路１８０に出力する。なお、ここでは、ＦＤＡＴＡが基準クロック信号Ｒの変調周波数の値を示すデータであるものとして以下の説明を行う。
【００５８】
（ループ帯域制御回路）
図６は、第１の実施形態に係るループ帯域回路の例を示す図である。ループ帯域制御回路１８０は、図６に示すように、基準クロックＲの変調周波数を示すＦＤＡＴＡの値に応じて、予め設定されたループ帯域設定信号ＩＣＰを出力するように構成されている。
【００５９】
また、ループ帯域制御回路１８０には、ＰＬＬ回路１００のループ帯域を、例えば、基準クロック信号Ｒの変調周波数に必要な変調幅を確保し、かつできるだけ狭いループ帯域となるように設定するループ帯域設定信号ＩＣＰが予め設定されているものとする。
【００６０】
なお、基準クロックＲの変調周波数を示すＦＤＡＴＡは、基準クロックＲの変調周波数に対応して変化する別のデータであっても良い。例えば、基準クロックＲの変調周波数を示すＦＤＡＴＡは、変調周波数検出回路１７０の周波数カウンタ５０１でカウントされた、位相差検出信号ＰＤＥＴのカウント値等であっても良い。
【００６１】
図６の例では、ループ帯域制御回路１８０は、基準クロックＲの変調周波数を示すＦＤＡＴＡが３０ｋＨｚである場合、ループ帯域設定信号ＩＣＰ［２：０］＝０１０を出力する。
【００６２】
上記の構成により、ループ帯域制御回路１８０は、予め設定された複数の周波数範囲に応じた、ループ帯域設定信号ＩＣＰを出力することができる。
【００６３】
（チャージポンプ）
図７は、第１の実施形態に係るチャージポンプの例を示す図である。チャージポンプ１２０は、複数の定電流源７０１〜７０８を有する。
【００６４】
定電流源７０１は、電源電圧＋ＶとＣＰＯＵＴとの間に、スイッチ７２１と直列に接続され、信号ＵＰがＨレベルになると電流ＩをＣＰＯＵＴに流入させる。
【００６５】
定電流源７０２は、ＣＰＯＵＴと接地電位ＧＮＤとの間に、スイッチ７３１と直列に接続され、信号ＤＮがＨレベルになると電流ＩをＣＰＯＵＴから流出させる。
【００６６】
定電流源７０３は、電源電圧＋ＶとＣＰＯＵＴとの間に、スイッチ７１１とスイッチ７２２とに直列に接続されている。定電流源７０３は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰ［２：０］のＩＣＰ０が「１」である場合、信号ＵＰがＨレベルになると電流Ｉ０をＣＰＯＵＴに流入させる。
【００６７】
定電流源７０４は、ＣＰＯＵＴと接地電位ＧＮＤとの間に、スイッチ７３２とスイッチ７１２とに直列に接続されている。定電流源７０４は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰ［２：０］のＩＣＰ０が「１」である場合、信号ＤＮがＨレベルになると電流Ｉ０をＣＰＯＵＴから流出させる。
【００６８】
定電流源７０５は、電源電圧＋ＶとＣＰＯＵＴとの間に、スイッチ７１３とスイッチ７２３とに直列に接続されている。定電流源７０５は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰ［２：０］のＩＣＰ１が「１」である場合、信号ＵＰがＨレベルになると電流Ｉ１をＣＰＯＵＴに流入させる。
【００６９】
定電流源７０６は、ＣＰＯＵＴと接地電位ＧＮＤとの間に、スイッチ７３３とスイッチ７１４とに直列に接続されている。定電流源７０６は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰ［２：０］のＩＣＰ１が「１」である場合、信号ＤＮがＨレベルになると電流Ｉ１をＣＰＯＵＴから流出させる。
【００７０】
定電流源７０７は、電源電圧＋ＶとＣＰＯＵＴとの間に、スイッチ７１５とスイッチ７２４とに直列に接続されている。定電流源７０７は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰ［２：０］のＩＣＰ２が「１」である場合、信号ＵＰがＨレベルになると電流Ｉ２をＣＰＯＵＴに流入させる。
【００７１】
定電流源７０８は、ＣＰＯＵＴと接地電位ＧＮＤとの間に、スイッチ７３４とスイッチ７１６とに直列に接続されている。定電流源７０８は、ループ帯域制御回路１８０から出力されるループ帯域設定信号ＩＣＰ［２：０］のＩＣＰ２が「１」である場合、信号ＤＮがＨレベルになると電流Ｉ２をＣＰＯＵＴから流出させる。
【００７２】
上記の構成により、チャージポンプ１２０は、ＵＰ信号がＨレベルになると、ループ帯域設定信号ＩＣＰ［２：０］によって設定される電流値の電流がＣＰＯＵＴに流入する。また、チャージポンプ１２０は、ＤＮ信号がＨレベルになると、ループ帯域設定信号ＩＣＰ［２：０］によって設定される電流値の電流がＣＰＯＵＴから流出する。
【００７３】
例えば、ＩＣＰ０がＨレベル、ＩＣＰ１がＬレベル、ＩＣＰ２がＬレベルである場合、ループ帯域設定信号ＩＣＰ［２：０］によって設定される電流値は、Ｉ＋Ｉ０となる。また、ＩＣＰ０がＨレベル、ＩＣＰ１がＨレベル、ＩＣＰ２がＬレベルである場合、ループ帯域設定信号ＩＣＰ［２：０］によって設定される電流値は、Ｉ＋Ｉ０＋Ｉ１となる。
【００７４】
このように、チャージポンプ１２０は、ループ帯域設定信号ＩＣＰ［２：０］によってＣＰＯＵＴに流入、流出する電流値が変更される。
【００７５】
なお、図７では、ループ帯域設定信号ＩＣＰが３ビットであるものとして説明を行ったが、ループ帯域設定信号ＩＣＰは、１ビット以上の他のビット数であっても良い。
【００７６】
（ループ帯域について）
図８は、ループ帯域について説明するための図である。
【００７７】
図８（ａ）は、一般的なＰＬＬ回路のブロック図の例を示している。図８（ｂ）は、図８（ａ）に示すＰＬＬ回路のループフィルタ８０３の例を示している。図８（ｃ）は、図８（ａ）に示すＰＬＬ回路のボード線図を示している。
【００７８】
図８（ｃ）において、零点Ｆ１は、Ｆ１＝１／（２π×Ｒ×Ｃ１）で表される。また、ポール点Ｆ２は、Ｆ２＝１／（２π×Ｒ×Ｃ２）で表される。
【００７９】
また、ＰＬＬ回路のループ帯域Ｆｃは、次の式（１）で表される。
【００８０】
Ｆｃ＝Ｋｖ×Ｉｃｐ×Ｒ／（２π×Ｎ）…（１）
なお、式（１）において、Ｋｖは、ＶＣＯ８０４のＶＣＯゲイン（Ｈｚ／Ｖ）であり、Ｉｃｐは、チャージポンプ８０２のチャージポンプ電流である。また、Ｎは、分周回路８０５の分周数である。
【００８１】
図８（ｃ）に示すボード線図において、ＰＬＬ回路が、周波数Ｆｃに安定して収束するためには、Ｆ１＜Ｆｃ＜Ｆ２の関係が必要であり、また位相余裕が十分大きくなるようにＦ１、Ｆ２を設定する必要がある。
【００８２】
また、基準クロック信号に変調が掛かっている場合、出力クロック信号で変調幅を確保するためには、ＰＬＬ回路のループ帯域Ｆｃを、基準クロック信号の変調周波数に対して、十分に高く（例えば、１０倍以上）設定する必要がある。
【００８３】
図１〜７に示す第１の実施形態に係るＰＬＬ回路１００では、基準クロック信号Ｒの変調周波数に応じて、チャージポンプの制御電流ＣＰＯＵＴの電流値を変更することにより、ループ帯域Ｆｃを変更することができる。
【００８４】
例えば、図６に示すように、複数の周波数範囲に応じて、ループ帯域制御信号ＩＣＰ［２：０］が予め設定されており、基準クロック信号Ｒの変調周波数が低いときは、ループ帯域Ｆｃが低く（狭く）なるように設定されている。これにより、外乱の影響等によるジッタが増大を低減させることができる。一方、基準クロック信号Ｒの変調周波数が高いときは、ループ帯域Ｆｃが高く（広く）なるように設定されている。これにより、基準クロック信号Ｒの変調周波数が高いときでも、出力クロック信号の変調幅を確保することができるようになる。
【００８５】
以上、本実施形態に係るＰＬＬ回路１００は、基準クロック信号Ｒと帰還分周クロック信号Ｖとの位相差が所定の値以下となるときの周期を検出することにより、基準クロック信号Ｒの変調周波数を検出する。また、ＰＬＬ回路１００は、チャージポンプ１２０の制御電流ＣＰＯＵＴの値を可変とし、検出された変調周波数に応じた制御電流ＣＰＯＵＴに設定することにより、適切なループ帯域Ｆｃに設定することができる。
【００８６】
これにより、本実施形態に係るＰＬＬ回路１００によれば、周波数変調された基準クロック信号Ｒが入力されるＰＬＬ回路１００において、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することが容易になる。
【００８７】
［第２の実施形態］
第１の実施形態では、チャージポンプ１２０の制御電流を変更することによりループ帯域Ｆｃを変更する場合の例について説明を行ったが、チャージポンプ１２０は、ループ帯域を変更するループ帯域変更回路の一例である。
【００８８】
例えば、式（１）に示したように、ループ帯域Ｆｃは、ループフィルタの抵抗値Ｒを変更することにより、変更することも可能である。この場合、ループフィルタの抵抗値Ｒと共に、ループフィルタの容量値Ｃ１、Ｃ２を変更することにより、ループフィルタを好適な時定数に設定することも可能である。
【００８９】
第２の実施形態では、ループ帯域変更回路がループフィルタである場合の例について説明を行う。
【００９０】
＜ＰＬＬ回路の構成＞
（全体の構成）
図９は、第２の実施形態に係るＰＬＬ回路のブロック図である。図９において、位相比較器１１０、ＶＣＯ１４０、分周回路１５０、位相差検出回路１６０、変調周波数検出回路１７０等の構成は、第１の実施形態と同様なので、ここでは、第１の実施形態との相違点を中心に説明を行う。
【００９１】
本実施形態に係るチャージポンプ９１０は、制御電流ＣＰＯＵＴの値が固定であるものとする。また、本実施形態に係るループフィルタ９２０は、ループ帯域制御回路９３０からのループ帯域設定信号ＬＦに応じて、ループフィルタ９２０の定数を変更することにより、ループ帯域を変更するループ帯域変更回路として機能する。
【００９２】
さらに、本実施形態に係るループ帯域制御回路９３０は、ＰＬＬ回路９００のループ帯域を設定するループ帯域設定信号として、ループフィルタ９２０の定数を設定するためのループ帯域設定信号ＬＦを出力する。
【００９３】
（ループ帯域制御回路）
図１０は、第２の実施形態に係るループ帯域制御回路の例を示す図である。ループ帯域制御回路９３０は、図１０に示すように、基準クロックＲの変調周波数を示すＦＤＡＴＡの値に応じて、予め設定されたループ帯域設定信号ＬＦを出力するように構成されている。
【００９４】
また、ループ帯域制御回路９３０には、ＰＬＬ回路９００のループ帯域を、例えば、基準クロック信号Ｒの変調周波数に必要な変調幅を確保し、かつできるだけ狭いループ帯域となるように設定するループ帯域設定信号ＬＦが予め設定されているものとする。
【００９５】
なお、基準クロックＲの変調周波数を示すＦＤＡＴＡは、基準クロックＲの変調周波数に対応して変化する別のデータ、例えば、変調周波数検出回路１７０の周波数カウンタ５０１でカウントされた、位相差検出信号ＰＤＥＴのカウント値等であっても良い。
【００９６】
図１０の例では、ループ帯域制御回路９３０は、基準クロックＲの変調周波数を示すＦＤＡＴＡが３０ｋＨｚである場合、ループ帯域設定信号ＬＦ［２：０］＝０１０を出力するように構成されている。
【００９７】
上記の構成により、ループ帯域制御回路９３０は、予め設定された複数の周波数範囲に応じた、ループ帯域設定信号ＬＦを出力することができる。
【００９８】
（ループフィルタ）
図１１は、第２の実施形態に係るループフィルタの例を示す図である。ループフィルタ９２０は、ループフィルタ９２０の定数Ｒを構成する複数の抵抗素子１１１１〜１１１３、定数Ｃ１を構成する複数の容量素子１１２１〜１１２３、及び定数Ｃ２の構成する複数の容量素子１１３１〜１１３３を有する。
【００９９】
抵抗素子１１１１は、スイッチ１１４１と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ０が「１」である場合、ループフィルタ９２０の定数Ｒを構成する抵抗素子の１つとして機能する。
【０１００】
抵抗素子１１１２は、スイッチ１１５１と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ１が「１」である場合、ループフィルタ９２０の定数Ｒを構成する抵抗素子の１つとして機能する。
【０１０１】
抵抗素子１１１３は、スイッチ１１６１と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ２が「１」である場合、ループフィルタ９２０の定数Ｒを構成する抵抗素子として機能する。
【０１０２】
上記の構成により、ループ帯域制御回路９３０は、ループ帯域設定信号ＬＦ［２：０］により、ループフィルタ９２０の定数Ｒの値を変更することができる。
【０１０３】
容量素子１１２１は、スイッチ１１４２と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ０が「１」である場合、ループフィルタ９２０の定数Ｃ１を構成する容量素子の１つとして機能する。
【０１０４】
容量素子１１２２は、スイッチ１１５２と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ１が「１」である場合、ループフィルタ９２０の定数Ｃ１を構成する容量素子の１つとして機能する。
【０１０５】
容量素子１１２３は、スイッチ１１６２と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ２が「１」である場合、ループフィルタ９２０の定数Ｃ１を構成する容量素子の１つとして機能する。
【０１０６】
上記の構成により、ループ帯域制御回路９３０は、ループ帯域設定信号ＬＦ［２：０］により、ループフィルタ９２０の定数Ｃ１の値を変更することができる。
【０１０７】
容量素子１１３１は、スイッチ１１４３と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ０が「１」である場合、ループフィルタ９２０の定数Ｃ２を構成する容量素子の１つとして機能する。
【０１０８】
容量素子１１３２は、スイッチ１１５３と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ１が「１」である場合、ループフィルタ９２０の定数Ｃ２を構成する容量素子の１つとして機能する。
【０１０９】
容量素子１１３３は、スイッチ１１６３と直列に接続され、ループ帯域制御回路９３０から出力されるループ帯域設定信号ＬＦ［２：０］のＬＦ２が「１」である場合、ループフィルタ９２０の定数Ｃ２を構成する容量素子の１つとして機能する。
【０１１０】
上記の構成により、ループ帯域制御回路９３０は、ループ帯域設定信号ＬＦ［２：０］により、ループフィルタ９２０の定数Ｃ２の値を変更することができる。
【０１１１】
前述した式（１）で示されるように、ＰＬＬ回路９００のループ帯域Ｆｃは、ループフィルタの抵抗値Ｒを変更することにより、変更可能である。また、ループフィルタの抵抗値Ｒを変更することにより、ループ帯域Ｆｃを変更する際に、適切な値の容量値Ｃ１、Ｃ２に変更することが望ましい。
【０１１２】
上記の構成により、本実施形態に係るＰＬＬ回路９００は、第１の実施形態に係るＰＬＬ回路１００と同様に、基準クロック信号Ｒの変調周波数に応じたループフィルタ９２０の定数に設定し、適切なループ帯域Ｆｃに設定することができる。
【０１１３】
このように、第２の実施形態に係るＰＬＬ回路９００においても、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することが容易になる。
【０１１４】
［第３の実施形態］
第２の実施形態は、第１の実施形態と組合せて実施することが可能である。第３の実施形態では、第１の実施形態と第２の実施形態とを組合せて実施する場合の例について説明する。
【０１１５】
＜ＰＬＬ回路の構成＞
（全体の構成）
図１２は、第３の実施形態に係るＰＬＬ回路のブロック図である。図１２において、位相比較器１１０、チャージポンプ１２０、ＶＣＯ１４０、分周回路１５０、位相差検出回路１６０、変調周波数検出回路１７０等の構成は、第１の実施形態と同様である。また、図１２において、ループフィルタ９２０の構成は、第２の実施形態と同様である。ここでは、第１の実施形態、及び第２の実施形態との相違点を中心に説明を行う。
【０１１６】
本実施形態では、ループ帯域制御回路１２１０は、基準クロック信号Ｒの変調周波数を示ＦＤＡＴＡに応じて、基準クロック信号Ｒの変調周波数に対応するＰＬＬ回路１２００のループ帯域を設定するループ帯域設定信号ＩＣＰ、ＬＦを出力する。
【０１１７】
また、本実施形態では、ループ帯域制御回路１２１０から出力されるループ帯域設定信号ＩＣＰ、ＬＦに応じて、ＰＬＬ回路１２００のループ帯域を変更するループ帯域変更回路に、チャージポンプ１２０とループフィルタ９２０とが含まれる。
【０１１８】
（ループ帯域制御回路）
図１３は、第３の実施形態に係るループ帯域制御回路の例を示す図である。ループ帯域制御回路１２１０は、図１３に示すように、基準クロックＲの変調周波数を示すＦＤＡＴＡの値に応じて、予め設定されたループ帯域設定信号ＩＣＰ［２：０］、ＬＦ［２：０］を出力するように構成されている。
【０１１９】
また、ループ帯域制御回路１２１０には、ＰＬＬ回路１２００のループ帯域を、例えば、基準クロック信号Ｒの変調周波数に必要な変調幅を確保し、かつできるだけ狭いループ帯域となるように設定するループ帯域設定信号ＩＣＰ、ＬＦが予め設定されている。
【０１２０】
なお、基準クロックＲの変調周波数を示すＦＤＡＴＡは、基準クロックＲの変調周波数に対応して変化する別のデータであっても良い。例えば、基準クロックＲの変調周波数を示すＦＤＡＴＡは、変調周波数検出回路１７０の周波数カウンタ５０１でカウントされた、位相差検出信号ＰＤＥＴのカウント値等であっても良い。
【０１２１】
図１３の例では、ループ帯域制御回路９３０は、基準クロックＲの変調周波数を示すＦＤＡＴＡが３０ｋＨｚである場合、ループ帯域設定信号ＩＣＰ［２：０］＝０１０、ＬＦ［２：０］＝０１０を出力するように構成されている。なお、ＩＣＰ［２：０］の値と、ＬＦ［２：０］の値とは、異なる値が設定されていても良い。
【０１２２】
上記の構成により、本実施形態に係るＰＬＬ回路１２００は、第１、第２の実施形態に係るＰＬＬ回路と同様に、基準クロック信号Ｒの変調周波数に応じた適切なループ帯域Ｆｃに設定することができる。
【０１２３】
このように、第３の実施形態に係るＰＬＬ回路１２００においても、出力信号の変調幅を確保しつつ、外乱の影響等によるジッタを抑制することが容易になる。
【０１２４】
［第４の実施形態］
図１４は、第４の実施形態に係るクロック生成回路のブロック図である。図１４に示すクロック生成回路１４００は、例えば、位相比較器１１０、チャージポンプ１２０、ループフィルタ９２０、ＶＣＯ１４０、分周回路１５０、及びループ帯域制御回路１２１０を有するＰＬＬ回路と、ＳＳＣＧ１４１０とを有している。
【０１２５】
なお、位相比較器１１０、チャージポンプ１２０、ループフィルタ９２０、ＶＣＯ１４０、分周回路１５０、及びループ帯域制御回路１２１０は、例えば、第３の実施形態に示す各構成要素と同様である。
【０１２６】
ＳＳＣＧ１４１０は、周波数変調された基準クロックＲを生成するスペクトラム拡散クロック発振器である。本実施形態に係るＳＳＣＧ１４１０は、ＳＳＣＧ１４１０が生成する基準クロック信号Ｒの変調周波数を示すデータ又は信号であるＦＤＡＴＡを、ループ帯域制御回路１２１０に通知する変調周波数通知部１４１１を有している。
【０１２７】
なお、変調周波数通知部１４１１は、例えば、ＳＳＣＧ１４１０の制御回路で実行されるプログラム、又はハードウェア（ロジック回路）等によって実現される。
【０１２８】
これにより、図１４に示すクロック生成回路１４００では、例えば、図１２に示す位相差検出回路１６０、変調周波数検出回路１７０に代えて、ＳＳＣＧ１４１０から、基準クロック信号Ｒの変調周波数を示すＦＤＡＴＡを取得することができる。
【０１２９】
これにより、クロック生成回路１４００は、位相差検出回路１６０、変調周波数検出回路１７０によらずに、第１〜第３の実施形態と同様の効果を得ることができるようになる。
【符号の説明】
【０１３０】
１００、９００、１２００      ＰＬＬ回路
１８０、９３０、１２１０      ループ帯域制御回路
１１０      位相比較器
１２０      チャージポンプ（ループ帯域変更回路の一例）
１４０      ＶＣＯ（電圧制御発振器）
１５０      分周回路
１６０      位相差検出回路
１７０      変調周波数検出回路
７０１〜７０８      定電流源
９２０      ループフィルタ（ループ帯域変更回路の一例）
１４００    クロック生成回路
１４１０    ＳＳＣＧ（スペクトラム拡散クロック発振器）
１４１１    変調周波数通知部
【先行技術文献】
【特許文献】
【０１３１】
【特許文献１】特開２０１２−８０４７８号公報
【特許文献２】特開２００１−１６０７５２号公報
【図１】
2017199999.tif 000003
【図２】
2017199999.tif 000004
【図３】
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【図４】
2017199999.tif 000006
【図５】
2017199999.tif 000007
【図６】
2017199999.tif 000008
【図７】
2017199999.tif 000009
【図８】
2017199999.tif 000010
【図９】
2017199999.tif 000011
【図１０】
2017199999.tif 000012
【図１１】
2017199999.tif 000013
【図１２】
2017199999.tif 000014
【図１３】
2017199999.tif 000015
【図１４】
2017199999.tif 000016