(57)【要約】【課題】  画像処理装置における集積回路内のプロセッサー以外の処理回路に関して、不具合発生時の状態を読み出すことができ、ひいては不具合の解析を効率的に行えるようにする。【解決手段】  ＡＳＩＣ１は、複数の内部回路ブロックと、割込回路１７と、割込レジスター１８とを備える。複数の内部回路ブロックは、ＣＰＵ１１と、処理回路１２とを含み、ＣＰＵ１１は、プログラムに従って動作し、処理回路１２は、画像データに対する所定の画像処理を実行する。割込レジスター１８は、割込レベルをセットされる。割込回路１７は、割込条件が成立したときに、割込レジスター１８にセットされている割込レベルに対応する処理を指定する割込信号を複数の内部回路ブロックに供給し、複数の内部回路ブロックに、割込レベルに応じた処理をそれぞれ実行させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の内部回路ブロックと、割込レジスターと、割込回路とを備える集積回路を備え、
前記複数の内部回路ブロックは、プロセッサーと、処理回路とを含み、
前記プロセッサーは、プログラムに従って動作し、
前記処理回路は、画像データに対する所定の画像処理を実行し、
前記割込レジスターは、割込レベルをセットされ、
前記割込回路は、割込条件が成立したときに、前記割込レジスターにセットされている前記割込レベルに対応する処理を指定する割込信号を前記複数の内部回路ブロックに供給し、前記複数の内部回路ブロックに、前記割込レベルに応じた処理をそれぞれ実行させること、
を特徴とする画像処理装置。
【請求項２】
前記複数の内部回路ブロックは、クロック供給回路をさらに含み、
前記割込回路は、前記割込レベルが所定の値である場合、前記割込条件が成立したときに、前記クロック供給回路から前記処理回路へのクロック供給をただちには停止させずに、前記割込信号を前記クロック供給回路に供給した後で、前記画像処理における所定の処理単位が完了したときに前記クロック供給回路から前記処理回路へのクロック供給を停止させて前記処理回路を停止させること、
を特徴とする請求項１記載の画像処理装置。
【請求項３】
前記所定の処理単位は、１ライン分の画像データに対する前記画像処理であることを特徴とする請求項２記載の画像処理装置。
【請求項４】
メモリーをさらに備え、
前記複数の内部回路ブロックは、前記メモリーへのデータ書き込みを行うメモリーコントローラー回路をさらに含み、
前記割込回路は、前記割込レベルが前記所定の値である場合、前記割込条件が成立したときに、前記割込信号を前記メモリーコントローラー回路に供給することで、前記メモリーコントローラー回路をただちには停止させず、前記画像処理における１ライン分の画像データに対する画像処理結果の、前記メモリーへの書き込みが完了したときに停止させることを特徴とする請求項３記載の画像処理装置。
【請求項５】
前記メモリーは、ダイナミックＲＡＭであり、
前記集積回路は、前記メモリーの自動リフレッシュを実行する自動リフレッシュ回路をさらに備え、
前記割込回路は、前記割込レベルが前記所定の値である場合、前記割込条件が成立したときに、前記割込信号を前記自動リフレッシュ回路に供給することで、前記自動リフレッシュ回路に、前記メモリーの自動リフレッシュを実行させること、
を特徴とする請求項４記載の画像処理装置。
【請求項６】
前記集積回路は、外部のデバッガーと通信して前記集積回路の内部状態を読み出すデバッグ回路をさらに備えることを特徴とする請求項１から請求項５のうちのいずれか１項記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関するものである。
【背景技術】
【０００２】
あるマイクロプログラム制御装置は、マイクロプロセッサーにおいて、メモリーの未使用領域のアドレスがプログラムのジャンプ先のアドレスに指定されると、ＨＡＬＴ端子に割込信号を供給してマイクロプロセッサーの命令実行を停止している（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２２４９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の装置では、不具合発生時にマイクロプロセッサーの命令実行を停止するので、停止後にマイクロプロセッサーの内部状態をデバッガーなどで読み出すことが可能であるが、集積回路内にマイクロプロセッサー以外の処理回路が存在する場合、処理回路が停止せずに動作を継続し続けるため、不具合発生時の処理回路の内部状態をデバッガーなどで読み出すことは困難である。
【０００５】
本発明は、上記の問題に鑑みてなされたものであり、集積回路内のプロセッサー以外の処理回路に関して、不具合発生時の状態を読み出すことができ、ひいては不具合の解析を効率的に行える画像処理装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る画像処理装置は、複数の内部回路ブロックと、割込レジスターと、割込回路とを備える集積回路を備える。前記複数の内部回路ブロックは、プロセッサーと、処理回路とを含み、前記プロセッサーは、プログラムに従って動作し、前記処理回路は、画像データに対する所定の画像処理を実行する。前記割込レジスターは、割込レベルをセットされる。前記割込回路は、割込条件が成立したときに、前記割込レジスターにセットされている前記割込レベルに対応する処理を指定する割込信号を前記複数の内部回路ブロックに供給し、前記複数の内部回路ブロックに、前記割込レベルに応じた処理をそれぞれ実行させる。
【発明の効果】
【０００７】
本発明によれば、集積回路内のプロセッサー以外の処理回路に関して、不具合発生時の状態を読み出すことができ、ひいては不具合の解析を効率的に行える画像処理装置が得られる。
【０００８】
本発明の上記又は他の目的、特徴および優位性は、添付の図面とともに以下の詳細な説明から更に明らかになる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図に基づいて本発明の実施の形態を説明する。
【００１１】
図１は、本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。
【００１２】
図１に示す画像処理装置は、例えば、複合機などといった画像形成装置に内蔵され、画像形成装置において生成される画像データに対して所定の画像処理を実行する。
【００１３】
図１に示す画像処理装置は、ＡＳＩＣ（Application Specific Integrated Circuit）１およびＤＲＡＭ（Dynamic Random Access Memory）２を備える。
【００１４】
ＡＳＩＣ１は、画像処理などを行う集積回路である。
【００１５】
ＤＲＡＭ２は、画像データなどを格納するメモリーである。
【００１６】
ＡＳＩＣ１は、複数の内部回路ブロックとして、プロセッサーとしてのＣＰＵ（Central Processing Unit）１１、処理回路１２、ウォッチドッグタイマー１３、自動リフレッシュ回路１４、ＤＭＡ（Direct Memory Access）制御回路１５、およびＰＬＬ（Phase Locked Loop）回路１６を備える。
【００１７】
ＣＰＵ１１は、プログラムに従って動作し、処理回路１２は、画像データに対する所定の画像処理を実行する。
【００１８】
ウォッチドッグタイマー１３は、所定時間、ウォッチドッグ操作が行われなかった場合に、電源遮断、システムリセットなどの例外処理を実行させるためのタイマーである。
【００１９】
自動リフレッシュ回路１４は、ＤＲＡＭ２の自動リフレッシュを実行するための回路である。
【００２０】
ＤＭＡ制御回路１５は、ＤＲＡＭ２へのデータ書き込みを行うメモリーコントローラー回路である。
【００２１】
ＰＬＬ回路１６は、ＰＬＬでクロック信号を生成し、ＣＰＵ１１、処理回路１２などの内部回路ブロックへ供給するクロック供給回路である。
【００２２】
さらに、ＡＳＩＣ１は、割込回路１７と、割込レジスター１８と、デバッグ回路１９とを備える。
【００２３】
割込レジスター１８は、割込レベルをセットされる。割込回路１７は、割込条件が成立したときに、割込レジスター１８にセットされている割込レベルに対応する処理を指定する割込信号を上述の複数の内部回路ブロックに供給し、複数の内部回路ブロックに、割込レベルに応じた処理をそれぞれ実行させる。
【００２４】
これにより、ＣＰＵ１１が停止され、併せて、他の内部回路ブロックに対してそれぞれ、デバッグに必要な情報を得るための処理が指定される。
【００２５】
なお、ＣＰＵ１１への割込信号でＣＰＵ１１をアイドル状態に移行させたり、ＣＰＵ１１のプログラムカウンターを無終端なループ処理へジャンプさせたりする。これにより、ＣＰＵ１１がロックせずに、デバッグ回路１９によってＣＰＵ１１の処理をストップした位置から再開できる。
【００２６】
割込回路１７は、割込レジスター１８にセットされている割込レベルが所定の値である場合、割込条件が成立したときに、ＰＬＬ回路１６から処理回路１２へのクロック供給をただちには停止させずに、割込信号をＰＬＬ回路１６に供給した後で、処理回路１２による画像処理における所定の処理単位が完了したときにＰＬＬ回路１６から処理回路１２へのクロック供給を停止させて処理回路１２を停止させる。
【００２７】
例えば、この所定の処理単位は、１ライン分の画像データに対する画像処理である。
【００２８】
また、処理回路１２による画像処理結果がＤＭＡ制御回路１５によってＤＲＡＭ２に書き込まれる場合、所定の値が割込レベルとして割込レジスター１８にセットされ、割込回路１７は、割込条件が成立したときに、割込信号をＤＭＡ制御回路１５に供給することで、ＤＭＡ制御回路１５をただちには停止させず、画像処理における１ライン分の画像処理結果の、ＤＲＡＭ２への書き込みが完了したときに停止させる。
【００２９】
さらに、この場合、ＤＲＡＭ２内のデータの消失を防ぐために、割込回路１７は、割込信号を自動リフレッシュ回路１４に供給することで、自動リフレッシュ回路１４に、ＤＲＡＭ２の自動リフレッシュを実行させる。これにより、１ライン分の画像処理結果がＤＲＡＭ２において保持され、デバッグに利用できる。
【００３０】
例えば、ＣＰＵ１１は、デバッグ用のプログラムに従って、予め指定された割込条件を検出すると、割込レジスター１８に、予め指定された割込レベルをセットし、その後、割込回路１７に割込を実行させる。
【００３１】
なお、割込レベルに従ってＣＰＵ１１の動作が停止される場合、例外処理が実行されないように、割込回路１７は、ウォッチドックタイマー１３には、その動作を停止させる割込信号を供給する。
【００３２】
また、デバッグ回路１９は、外部のシリアルデバッガー３と通信してＡＳＩＣ１の内部状態（つまり、ＡＳＩＣ１内の全レジスター（処理回路１２内のレジスターを含む）のすべてまたは一部の値）を読み出す。これにより、シリアルデバッガー３により、不具合の解析を行うことができる。なお、シリアルデバッガー３は、ＤＲＡＭ２に記憶された画像処理結果を読み出し、不具合の解析に使用することができる。
【００３３】
次に、上記画像処理装置のデバッグ時の動作について説明する。
【００３４】
デバッグ時には、割込条件（各種レジスターの値の条件、プログラムのブレークポイントなど）および割込レベルを指定された上でプログラムがＣＰＵ１１により実行される。そして、ＣＰＵ１１は、その割込条件の成立を検出すると、その割込レベルを割込レジスター１８にセットし、割込回路１７に割込動作を実行させる。
【００３５】
割込回路１７は、ＣＰＵ１１を停止させるとともに、セットされた割込レベルに応じた割込信号を内部回路ブロックに供給する。
【００３６】
例えば、ある割込レベルの場合、割込回路１７は、すべての内部回路ブロックをただちに停止させる割込信号を出力する。
【００３７】
また、別の割込レベルの場合、ＰＬＬ回路１６は、割込回路１７からの割込信号を受け付けた後、処理回路１２が割込発生時に実行中の１ラインの画像処理を完了したことを検出すると、処理回路１２へのクロック供給を停止させて処理回路１２を停止させる。また、この場合、ウォッチドッグタイマー１３は、割込回路１７からの割込信号を受け付けると動作を停止する。
【００３８】
これにより、不具合が発生したラインについての画像処理の完了時の処理回路１２内のレジスターの値（つまり、画像処理の完了時の処理回路１２の内部状態を示す値）を、停止後にデバッグのために読み出すことができる。
【００３９】
さらに、この場合、自動リフレッシュ回路１４は、割込回路１７からの割込信号を受け付けると、ＤＲＡＭ２の自動リフレッシュを開始させる。また、この場合、ＤＭＡ制御回路１５は、割込発生時に実行中の１ラインの画像処理結果をＤＲＡＭ２に書き込んだ後、停止する。
【００４０】
これにより、不具合が発生したラインについての画像処理の完了時の処理回路１２内のレジスターの値に加えて、そのラインの画像処理結果を、停止後にデバッグのために読み出すことができる。
【００４１】
その後、シリアルデバッガー３がＡＳＩＣ１に接続されると、デバッグ回路１９は、シリアルデバッガー３からの指令により指定されたＡＳＩＣ１内のレジスターの値をシリアルデバッガー３へ読み出す。シリアルデバッガー３は、読み出したレジスターの値に基づいて不具合の解析を行う。
【００４２】
以上のように、上記実施の形態によれば、ＡＳＩＣ１は、複数の内部回路ブロックと、割込回路１７と、割込レジスター１８とを備える。複数の内部回路ブロックは、ＣＰＵ１１と、処理回路１２とを含み、ＣＰＵ１１は、プログラムに従って動作し、処理回路１２は、画像データに対する所定の画像処理を実行する。割込レジスター１８は、割込レベルをセットされる。割込回路１７は、割込条件が成立したときに、割込レジスター１８にセットされている割込レベルに対応する処理を指定する割込信号を複数の内部回路ブロックに供給し、複数の内部回路ブロックに、割込レベルに応じた処理をそれぞれ実行させる。
【００４３】
これにより、割込条件に合わせて割込発生時に処理回路１２による画像処理結果が保全されるように内部回路ブロックを制御するための割込レベルをセットすることで、ＡＳＩＣ１内のＣＰＵ１１以外の処理回路１２に関して、不具合発生時の状態を読み出すことができ、ひいては不具合の解析を効率的に行える。
【００４４】
なお、上述の実施の形態に対する様々な変更および修正については、当業者には明らかである。そのような変更および修正は、その主題の趣旨および範囲から離れることなく、かつ、意図された利点を弱めることなく行われてもよい。つまり、そのような変更および修正が請求の範囲に含まれることを意図している。
【産業上の利用可能性】
【００４５】
本発明は、例えば、複合機などの画像形成装置に適用可能である。
【符号の説明】
【００４６】
１  ＡＳＩＣ（集積回路の一例）
２  ＤＲＡＭ（メモリーの一例）
１１  ＣＰＵ（プロセッサーの一例，内部回路ブロックの一例）
１２  処理回路（内部回路ブロックの一例）
１３  ウォッチドッグタイマー（内部回路ブロックの一例）
１４  自動リフレッシュ回路（内部回路ブロックの一例）
１５  ＤＭＡ制御回路（メモリーコントローラー回路の一例，内部回路ブロックの一例）
１６  ＰＬＬ回路（クロック供給回路の一例，内部回路ブロックの一例）
１７  割込回路
１８  割込レジスター
１９  デバッグ回路
【図１】
2017199180.tif 000003