(57)【要約】【課題】調整値を記憶する記憶部が制御部側の基板に搭載されていても、誤った調整値を用いてアナログ入出力回路が調整されることを防止できる入出力モジュールを提供する。【解決手段】アナログＩ／Ｏ回路１２１〜１２ｎは、アナログ信号を入力又は出力する。ＣＰＵ１３は、アナログＩ／Ｏ回路を制御する。不揮発性メモリ１４には、アナログＩ／Ｏ回路の調整値と、シリアルナンバーと、が記憶されている。ＣＰＵ及び不揮発性メモリは、第１基板１５に搭載されている。アナログＩ／Ｏ回路は、第１基板とは別体の第２基板１６に搭載されている。この第２基板には、シリアルナンバーを含むオリジナルナンバーが記憶された不揮発性メモリ１７１〜１７ｎが搭載されている。ＣＰＵは、不揮発性メモリに記憶されたシリアルナンバーと、不揮発性メモリに記憶されたオリジナルナンバーと、を照合した結果、合致していない場合にその旨を報知する。【選択図】図２
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【特許請求の範囲】
【請求項１】
アナログ信号を入力又は出力するアナログ入出力回路と、前記アナログ入出力回路を制御する第１制御部と、前記アナログ入出力回路の調整値を記憶する第１記憶部と、前記第１制御部及び前記第１記憶部を搭載する第１基板と、前記アナログ入出力回路を搭載する前記第１基板とは別体の第２基板と、を備えた入出力モジュールにおいて、
前記第１基板に搭載され、識別子を記憶する第２記憶部と、
前記第２基板に搭載され、前記識別子と関連付けられた識別子を記憶する第３記憶部と、をさらに備え、
前記第１制御部は、前記第２記憶部に記憶された識別子と、前記第３記憶部に記憶された識別子と、を照合した結果、合致していない場合にその旨を報知する
ことを特徴とする入出力モジュール。
【請求項２】
前記第１制御部は、前記照合した結果、合致した場合に、前記第１記憶部に記憶された前記調整値を用いて前記アナログ入出力回路を調整できるようにする
ことを特徴とする請求項１に記載の入出力モジュール。
【請求項３】
前記アナログ入出力回路は、前記第１制御部からの命令に従って回路全体を制御する第２制御部を有し、
前記第３記憶部は、前記第２制御部に内蔵された記憶部から構成されている
ことを特徴とする請求項１又は２に記載の入出力モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力モジュールに関し、より具体的には、アナログ信号を入力又は出力する入出力モジュールに関する。
【背景技術】
【０００２】
ペーパレスレコーダ、ＰＬＣ（プログラマブル・ロジック・コントロール）、データロガー等の機器は、測定対象からのアナログ信号（測定信号）を取り込むため、又は、制御対象にアナログ信号を出力するために入出力モジュールが装着できるようになっている（特許文献１）。
【０００３】
上述した入出力モジュールとして、例えば、図５に示されたものが知られている。同図に示すように、入出力モジュール１００は、複数のアナログＩ／Ｏ回路（＝アナログ入出力回路）１０１１〜１０１ｎと、これら複数のＩ／Ｏ回路１０１１〜１０１ｎを制御するＣＰＵ（＝第１制御部）１０２と、を備えている。
【０００４】
複数のアナログＩ／Ｏ回路１０１１〜１０１ｎは、入出力端子Ｔから入力されたアナログ信号をデジタル信号に変換するＡＤ変換回路や、デジタル信号をアナログ信号に変換して入出力端子Ｔから出力するＤＡ変換回路などが内蔵されている。これらアナログＩ／Ｏ回路１０１１〜１０１ｎは、回路毎にその動作特性にばらつきが生じる場合がある。
【０００５】
そこで、従来より、ＣＰＵ１０２のワークメモリとして用いられている不揮発性メモリ１０３に各アナログＩ／Ｏ回路１０１１〜１０１ｎの動作特性のばらつきを補正するオフセット値、ゲイン値などの調整値を記憶させ、ＣＰＵ１０２が、これら調整値を用いてアナログＩ／Ｏ回路１０１１〜１０１ｎの調整を行っている。
【０００６】
ところで、従来は１枚の基板で構成していたところ小型化を図るために、図５に示すように、入出力モジュール１００を２枚の基板１０４、１０５で構成し、２枚の基板１０４、１０５を積層して筐体内に収容するものが考えられている。基板１０４には、ＣＰＵ１０２と不揮発性メモリ１０３が搭載され、基板１０５には、複数のアナログＩ／Ｏ回路１０１１〜１０１ｎが搭載され、基板１０４、１０５同士はコネクタにより電気的に接続されている。
【０００７】
このように、アナログＩ／Ｏ回路１０１１〜１０１ｎの調整値を記憶する不揮発性メモリ１０３と、調整が必要なアナログＩ／Ｏ回路１０１１〜１０１ｎと、が別々の基板１０４、１０５に搭載されると、以下に示すような問題が発生する。例えば、修理などでアナログＩ／Ｏ回路１０１１〜１０１ｎを搭載する基板１０５を交換することがある。そうすると、不揮発性メモリ１０３には、交換後の基板１０５に搭載されたアナログＩ／Ｏ回路１０１１〜１０１ｎの調整値を記憶すべきであるのに、交換前の基板１０５に搭載されたアナログＩ／Ｏ回路１０１１〜１０１ｎの調整値が記憶されたままとなる恐れがあった。
【０００８】
この問題を解決するために、図６に示すように、基板１０５に不揮発性メモリ１０６を搭載し、この不揮発性メモリ１０６にアナログＩ／Ｏ回路１０１１〜１０１ｎの調整値を記憶させることが考えられる。しかしながら、この場合、高価な不揮発性メモリ１０６をさらに設ける必要があり、コスト的に問題となる。しかも、不揮発性メモリ１０６には、複数の回路１０１１〜１０１ｎ分の調整値を記憶するために、通信速度を上げる必要があり、基板設計の複雑度の増加、または放射ノイズの増加につながる恐れがあった。また、不揮発性メモリ１０６として、書替回数が少ない、安価なメモリを用いると、ユーザ調整が可能な製品の場合、ユーザ調整の回数に制限がかかり、市場でのトラブルが発生する恐れがある。
【０００９】
また、ＣＰＵ１０２との通信によりアナログＩ／Ｏ回路１０１１〜１０１ｎを制御するＣＰＵ（図示せず）が、アナログＩ／Ｏ回路１０１１〜１０１ｎ毎に設けられることがある。そこで、図７に示すように、ＣＰＵに内蔵されたフラッシュメモリなどの不揮発性メモ１０７１〜１０７ｎに調整値を記憶させることも考えられる。しかしながら、このフラッシュメモリも書替回数が少ない安価なメモリであり、上で述べたのと同様の問題が生じる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１４−８６０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記事情に鑑みてなされたものであり、調整値を記憶する記憶部が制御部側の基板に搭載されていても、誤った調整値を用いてアナログ入出力回路が調整されることを防止できる入出力モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の入出力モジュールは、アナログ信号を入力又は出力するアナログ入出力回路と、前記アナログ入出力回路を制御する第１制御部と、前記アナログ入出力回路の調整値を記憶する第１記憶部と、前記第１制御部及び前記第１記憶部を搭載する第１基板と、前記アナログ入出力回路を搭載する前記第１基板とは別体の第２基板と、を備えた入出力モジュールにおいて、前記第１基板に搭載され、識別子を記憶する第２記憶部と、前記第２基板に搭載され、前記識別子と関連付けられた識別子を記憶する第３記憶部と、をさらに備え、前記第１制御部は、前記第２記憶部に記憶された識別子と、前記第３記憶部に記憶された識別子と、を照合した結果、合致していない場合にその旨を報知することを特徴とする。
【００１３】
上記第１制御部は、照合した結果、合致した場合に、第１記憶部に記憶された調整値を用いて前記アナログ入出力回路を調整できるようにしてもよい。
【００１４】
また、アナログ入出力回路は、第１制御部からの命令に従って回路全体を制御する第２制御部を有し、第３記憶部は、第２制御部に内蔵された記憶部から構成されていてもよい。
【発明の効果】
【００１５】
本発明によれば、第１記憶部に記憶された調整値が、アナログ入出力回路に対応するものでなければ、照合が合致せず、その旨が報知されるので、調整値を記憶する第１記憶部が制御部側の第１基板に搭載されていても、誤った調整値を用いてアナログ入出力回路が調整されることを防止できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の入出力モジュールの一実施形態を示す斜視図である。
【図２】図１に示す入出力モジュールの構成を示すブロック図である。
【図３】図２に示すＣＰＵの処理手順を示すフローチャートである。
【図４】他の実施形態における図１に示す入出力モジュールの構成を示すブロック図である。
【図５】従来の入出力モジュールの一例を示す図である。
【図６】従来の入出力モジュールの一例を示す図である。
【図７】従来の入出力モジュールの一例を示す図である。
【発明を実施するための形態】
【００１７】
本発明の入出力モジュールの一実施形態を、図１及び図２に基づいて説明する。図１に示すように入出力モジュール１は、ペーパレスレコーダ、ＰＬＣ、データロガー等の機器２に装着され、外部機器からの信号を機器２に入力、または、機器２からの信号を外部機器に出力する。外部機器は、例えば、温度計、圧力計、差圧計等のフィールド機器や、工作機等の制御機器である。
【００１８】
機器２は、箱型の筐体２１を有しており、筐体の背面には開口部２２が設けられ、入出力モジュール接続用のスロット２３が複数設けられている。このスロット２３に入出力モジュール１を実装することにより、機器２と入出力モジュール１とがコネクタを介して電気的に接続される。ただし、入出力モジュール１は機器２から独立して動作可能な装置として構成してもよい。
【００１９】
入出力モジュール１は、図２に示すように、複数の入出力端子１１と、複数のアナログＩ／Ｏ回路（アナログ入出力回路）１２１〜１２ｎと、ＣＰＵ１３（第１制御部）と、不揮発性メモリ１４（第１記憶部、第２記憶部）と、第１基板１５と、第２基板１６と、不揮発性メモリ１７１〜１７ｎ（第３記憶部）と、これらを収容する筐体１８（図１）と、を備えている。
【００２０】
入出力端子１１は、図１に示すように、筐体１８から露出して設けられる。この入出力端子に図示しない外部機器を接続することにより、入出力モジュール１と外部機器が接続される。
【００２１】
アナログＩ／Ｏ回路１２１〜１２ｎは各々、入出力端子１１から入力されたアナログ信号をデジタル信号に変換するＡＤ変換回路や、デジタル信号をアナログ信号に変換して入出力端子１１に出力するＤＡ変換回路、ＣＰＵ１３からの命令に従ってアナログＩ／Ｏ回路１２１〜１２ｎ全体を制御する第２制御部としてのＣＰＵ（図示せず）などが内蔵されている。
【００２２】
ＣＰＵ１３は、これらアナログＩ／Ｏ回路１２１〜１２ｎを制御する。ＣＰＵ１３は、アナログＩ／Ｏ回路１２１〜１２ｎが変換したデジタル信号を受け取って、機器２に対して出力する。また、ＣＰＵ１３は、機器２からの命令に従ってアナログＩ／Ｏ回路１２１〜１２ｎを制御して、アナログ信号を外部機器に出力する。
【００２３】
不揮発性メモリ１４には、アナログＩ／Ｏ回路１２１〜１２ｎ毎の調整値（オフセット値、ゲイン調整値など）と、識別子としてのシリアルナンバー（例：SN1234567890）と、が記憶されている。この不揮発性メモリ１４は、例えば、ＣＰＵ１３のワークメモリとして用いられ、書替可能回数が多く、高速なＦＲＡＭ（登録商標）等から構成されている。
【００２４】
第１基板１５は、上記ＣＰＵ１３及び不揮発性メモリ１４を搭載している。
【００２５】
第２基板１６は、第１基板１５とは別体に設けられ、複数の入出力端子１１及び複数のアナログＩ／Ｏ回路１２１〜１２ｎを搭載している。第１基板１５及び第２基板１６は、積層されて筐体１８に収容されている。第１基板１５と第２基板１６とはコネクタ１９によって、アナログＩ／Ｏ回路１２１〜１２ｎとＣＰＵ１３とが接続されるようになっている。
【００２６】
不揮発性メモリ１７１〜１７ｎは、アナログＩ／Ｏ回路１２１〜１２ｎ毎に設けられ、第２基板１６に搭載されている。不揮発性メモリ１７１〜１７ｎには、識別子としてのオリジナルナンバーが記憶されている。オリジナルナンバーは、上記シリアルナンバーに関連付けられた識別子であり、例えば、上記シリアルナンバーに各アナログＩ／Ｏ回路１２１〜１２ｎを識別する番号を付加したもの（例：SN1234567890-01,SN1234567890-02…SN1234567890-0n）である。
【００２７】
不揮発性メモリ１７１〜１７ｎは、アナログＩ／Ｏ回路１２１〜１２ｎに内蔵された図示しないＣＰＵに内蔵されたフラッシュメモリから構成されている。フラッシュメモリは、上記不揮発性メモリ１４を構成するＦＲＡＭよりも書替可能回数が少なく、低速だが安価である。
【００２８】
次に、上述した構成の入出力モジュール１の動作について説明する。まず、出荷前に、ＣＰＵ１３を初期動作モードにする。初期動作モードにすると、ＣＰＵ１３が、不揮発性メモリ１４にシリアルナンバーを書き込む。また、不揮発性メモリ１７１〜１７ｎにオリジナルナンバーを書き込む。
【００２９】
また、出荷時調整を実施して、各アナログＩ／Ｏ回路１２１〜１２ｎの調整値を求める。そして、ＣＰＵ１３を介して、求めた調整値を不揮発性メモリ１４に書き込む。このときにオリジナルナンバーを書き込んでもよい。
【００３０】
また、出荷後、入出力モジュール１は、機器２に実装され、機器２から電源供給を受ける。入出力モジュール１のＣＰＵ１３は、電源が投入される毎に、図３に示す照合処理を実行する。まず、ＣＰＵ１３は、不揮発性メモリ１４に記憶されたシリアルナンバーを読み込む（ステップＳ１）。次に、ＣＰＵ１３は、アナログＩ／Ｏ回路１２１〜１２ｎを制御して、不揮発性メモリ１７１〜１７ｎに記憶されたオリジナルナンバーを読み込む（ステップＳ２）。
【００３１】
次に、ＣＰＵ１３は、読み込んだシリアルナンバーとオリジナルナンバーとを照合する（ステップＳ３）。ＣＰＵ１３は、照合した結果、合致していれば（ステップＳ４でＹ）、通常の入出力処理を開始して（ステップＳ５）、処理を終了する。通常の入出力処理において、ＣＰＵ１３は、不揮発性メモリ１４に記憶した調整値を用いてアナログＩ／Ｏ回路１２１〜１２ｎの調整を行う。
【００３２】
一方、ＣＰＵ１３は、照合した結果、合致していなければ（ステップ４でＮ）、例えば図示しないＬＥＤを点灯させるなどしてその旨を報知するエラー処理を行った後（ステップＳ６）、処理を終了する。ＣＰＵ１３は、エラー処理を行うと通常の入出力処理は行わない。
【００３３】
上述した実施形態によれば、ＣＰＵ１３は、不揮発性メモリ１４に記憶されたシリアルナンバーと、不揮発性メモリ１７１〜１７ｎに記憶されたオリジナルナンバーと、を照合した結果、合致していない場合にその旨を報知している。これにより、修理などにより第２基板１６が交換され、不揮発性メモリ１４に記憶されている調整値が、交換後のアナログＩ／Ｏ回路１２１〜１２ｎに対応するものでなければ、シリアルナンバーとオリジナルナンバーとが合致せず、その旨が報知される。よって、調整値を記憶する不揮発性メモリ１４がＣＰＵ１３側の第１基板１５に搭載されていても、誤った調整値を用いてアナログＩ／Ｏ回路１２１〜１２ｎが調整されることを防止できる。
【００３４】
また、書替可能回数が少ない不揮発性メモリ１７１〜１７ｎには、出荷時でのオリジナルナンバーの書き込みしかデータ書き換えが生じない。また、書替可能回数が多い不揮発性メモリ１４に調整値が記憶されるため、ユーザにより調整値の調整が可能な場合、その調整回数の制限が緩和される。また、調整値を記憶する不揮発性メモリ１４がＣＰＵ１３側の第１基板１５に搭載されているので、電源投入時にアナログＩ／Ｏ回路１２１〜１２ｎからＣＰＵ１３に調整値を送信する必要がなく、データ量が少なくなり、起動時間を早くすることができる。
【００３５】
また、上述した実施形態によれば、ＣＰＵ１３が、照合した結果、合致した場合に、不揮発性メモリ１４に記憶した調整値を用いてアナログＩ／Ｏ回路１２１〜１２ｎを調整できるようにしている。これにより、合致していれば、通常通りの入出力処理を行うことができる。
【００３６】
また、上述した実施形態によれば、不揮発性メモリ１７１〜１７ｎは、アナログＩ／Ｏ回路１２１が有するＣＰＵに内蔵されたフラッシュメモリから構成されている。これにより、フラッシュメモリとは別にメモリを設ける必要がなく、コストダウンを図ることができる。
【００３７】
なお、上述した実施形態によれば、シリアルナンバーやオリジナルナンバーを識別子としていたが、これに限ったものではない。第１基板１５と第２基板１６との照合が行えるような識別子であればよい。
【００３８】
また、上述した実施形態によれば、アナログＩ／Ｏ回路１２１〜１２ｎに内蔵されたフラッシュメモリから構成される不揮発性メモリ１７１〜１７ｎにオリジナルナンバーを記憶させていたが、これに限ったものではない。例えば、図４に示すように、第２基板１６に、上記フラッシュメモリとは別に不揮発性メモリ１７を搭載し、不揮発性メモリ１７に識別子としてのシリアルナンバーを記憶させるようにしてもよい。不揮発性メモリ１７は、書替不要なシリアルナンバーだけを書き込めればよく、ＥＥＰＲＯＭなどの上記不揮発性メモリ１４を構成するＦＲＡＭよりも書替可能回数が少なく、低速だが安価なメモリが望ましい。
【００３９】
また、上述した実施形態によれば、第２基板１６は１枚しか設けられていなかったが、これに限ったものではない。さらに小型化を図るために、第２基板１６を複数枚設け、それぞれにアナログＩ／Ｏ回路１２１〜１２ｎを搭載する構成であってもよい。その場合、複数の第２基板１６それぞれにシリアルナンバーを記憶した不揮発性メモリを搭載し、ＣＰＵ１３は第２基板１６毎に照合を行う。
【００４０】
また、上述した実施形態によれば、アナログ入出力回路として、アナログ信号の入力及び出力の双方ができるアナログＩ／Ｏ回路１２１〜１２ｎを用いていたが、これに限ったものではない。アナログ入出力回路としては、アナログ信号の入力及び出力の何れか一方が行えればよい。
【００４１】
また、上述した実施形態によれば、不揮発性メモリ１４に、アナログＩ／Ｏ回路１２１〜１２ｎの調整値と、シリアルナンバーとを記憶させていたが、これに限ったものではない。不揮発性メモリ１４とは別のメモリにシリアルナンバーを記憶させるようにしてもよい。
【００４２】
なお、前述した各実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、当業者は、従来公知の知見に従い、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。かかる変形によってもなお本発明の給紙装置の構成を具備する限り、勿論、本発明の範疇に含まれるものである。
【符号の説明】
【００４３】
１  入出力モジュール
１３  ＣＰＵ（第１制御部）
１４  不揮発性メモリ（第１記憶部、第２記憶部）
１７  不揮発性メモリ（第３記憶部）
１２１〜１２ｎ  アナログＩ／Ｏ回路（アナログ入出力回路）
１７１〜１７ｎ  不揮発性メモリ（第３記憶部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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