(57)【要約】【課題】本発明は、インダクターの製造方法及びインダクターに関するものである。【解決手段】本発明の一実施形態は、感光性の特性を有する感光膜を用いて精度の良いパターン膜を有する段差を形成し、上記段差に、感光性金属ペーストに比べて抵抗が低い金属ペーストを充填することで、抵抗が低く微細なコイルパターンを形成するインダクターの製造方法を提供する。【選択図】図３
2017191931.tif 000002
【特許請求の範囲】
【請求項１】
支持部材上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階と、
前記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階と、
前記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階と、
前記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階と、
前記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階と、
前記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階と、
前記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）にビア孔を加工する段階と、を含む、インダクターの製造方法。
【請求項２】
前記ビア孔を加工する段階の後に、
前記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階と、
前記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階と、
前記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階と、
前記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階と、
前記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布して積層体を形成する段階と、をさらに含む、請求項１に記載のインダクターの製造方法。
【請求項３】
前記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階の後に、前記積層体を切断し、焼結する段階をさらに含む、請求項２に記載のインダクターの製造方法。
【請求項４】
前記積層体から支持部材を除去し、前記積層体の外側に外部電極を形成する段階をさらに含む、請求項３に記載のインダクターの製造方法。
【請求項５】
前記金属ペーストは、感光性金属ペーストに比べて抵抗が低い、請求項１〜４の何れか１項に記載のインダクターの製造方法。
【請求項６】
前記ビア孔を加工する段階は、パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を露光及び現像して行われる、請求項１〜５の何れか１項に記載のインダクターの製造方法。
【請求項７】
前記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に形成された前記コイルパターンは、前記ビア孔内に形成されたビアにより互いに連結される、請求項１〜６の何れか１項に記載のインダクターの製造方法。
【請求項８】
コイル部を含む本体と、前記本体の外側に配置され、前記コイル部と連結された外部電極と、を含み、
前記コイル部は、導電性パターンと導電性ビアとを有し、前記導電性パターンと前記導電性ビアは、感光性金属ペーストで形成された導電性パターンに比べて抵抗が低い、インダクター。
【請求項９】
前記導電性パターン及び導電性ビアは、銀（Ａｇ）を含む、請求項８に記載のインダクター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装型（ＳＭＤ  Ｔｙｐｅ）インダクター、その中でも、特に、１００ＭＨｚ以上の高周波帯域で使用されるインダクターの製造方法に関するものである。
【背景技術】
【０００２】
チップインダクターは、回路基板に実装されるＳＭＤ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｄｅｖｉｃｅ）型のインダクター部品である。
【０００３】
そのうち、高周波用インダクターは、１００ＭＨｚ以上の高周波で使用される製品を称する。
【０００４】
高周波用インダクターは、主に、インピーダンス整合（Ｉｍｐｅｄａｎｃｅ  ｍａｔｃｈｉｎｇ）用ＬＣ回路で多く使用される。最近、無線通信市場のマルチバンド化の傾向に伴い様々な周波数が使用されるにつれて、整合（ｍａｔｃｈｉｎｇ）回路の数が多くなり高周波用インダクターの使用も増加している。
【０００５】
高周波用インダクターにおいて最も重要な技術動向は、高Ｑ（Ｈｉｇｈ−Ｑ）特性を有することである。この際、Ｑ＝ｗＬ／Ｒで表される。すなわち、Ｑ値とは、与えられた周波数帯域でのインダクタンスＬと抵抗Ｒとの割合を意味する。特に、電子部品の小型化の傾向のため、素子のサイズは小さくし、且つＱは大きくすることが重要である。
【０００６】
高周波用インダクターは、インピーダンス整合（Ｉｍｐｅｄａｎｃｅ  Ｍａｔｃｈｉｎｇ）回路に使用される部品であることから、特定の公称容量（Ｉｎｄｕｃｔａｎｃｅ）Ｌに応じて製品を製造する。
【０００７】
高Ｑ（Ｈｉｇｈ−Ｑ）特性を実現するとは、所定の公称容量Ｌにおいてより高いＱ値の素子部品を製造することである。
【０００８】
より高いＱを維持しながらサイズが小さくて薄い製品を得るためには、インダクターコイルの微細化及びコイル同士の精度の良い整合が必要となる。
【０００９】
現在、高周波用インダクター工程の際に感光性金属ペーストを使用している。
【００１０】
これは、正確な整合及び製作の後のインダクターの形状を一定に維持できるという利点があるが、金属ペースト上に感光性の特性を付与しなければならないため、一般的な金属ペーストに比べて抵抗が大きい。これは、インダクターの特性上、Ｑ値に影響を及ぼし、インダクターの特性の向上に限界があるためである。
【００１１】
また、金属ペーストに付与した感光性の特性が、固有の感光性の特性に比べて低下し、一般的な感光膜に比べて解像度が劣るという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、インダクター、特に、高周波用インダクターに関するものである。
【００１３】
上述の通り、従来の積層セラミック技術では、導線の厚さを増加させ、段差を解消することが困難であった。
【００１４】
本発明の課題は、積層セラミック技術とは異なる有機絶縁体を用いた工法を提示しており、かかる工法により、回路コイル（導線）の厚さの増加及び段差の解消などの技術的難題を解決することができるチップインダクター、特に、高周波用チップインダクターにある。
【課題を解決するための手段】
【００１５】
本発明の一実施形態は、支持部材上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階と、上記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階と、上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階と、上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階と、上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階と、上記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階と、上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）にビア孔を加工する段階と、を含むインダクターの製造方法を提供する。
【００１６】
本発明の他の実施形態は、コイル部を含む本体と、上記本体の外側に配置され、上記コイル部と連結された外部電極と、を含み、上記コイル部は、導電性パターンと導電性ビアとを有し、上記導電性パターンと上記導電性ビアは、感光性金属ペーストに比べて抵抗が低い金属ペーストで形成されるインダクターを提供する。
【発明の効果】
【００１７】
本発明の一実施形態によると、感光性の特性を有する感光膜を用いて精度の良いパターン膜を有する段差を形成し、上記段差に、感光性金属ペーストに比べて抵抗が低い金属ペーストを充填することで、抵抗が低く微細なコイルパターンを形成することができる。
【００１８】
本発明の一実施形態によると、コイルパターンの抵抗が低いことから、Ｑ特性に優れたインダクターを実現することができる。
【図面の簡単な説明】
【００１９】
【図１ａ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｂ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｃ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｄ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｅ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｆ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｇ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｈ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｉ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｊ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｋ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｌ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｍ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｎ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｏ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｐ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｑ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｒ】本発明の一実施形態によるインダクターの製造工程図である。
【図１ｓ】本発明の一実施形態によるインダクターの製造工程図である。
【図２】図１ａから図１ｓの段階を繰り返して積層した本体の断面図である。
【図３】図２における本体に外部電極を形成したインダクターの断面図である。
【発明を実施するための形態】
【００２０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどはより明確な説明のために誇張されることがある。
【００２１】
以下では、本発明の一実施形態によるインダクターを製作する実施例について説明するが、本発明は、かかる実施例に限定されるものではない。
【００２２】
図１ａから図１ｓは本発明の一実施形態によるインダクターの製造工程図である。
【００２３】
インダクターの製造方法
本発明の一実施形態によると、支持部材上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階と、上記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階と、上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階と、上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階と、上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階と、上記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階と、上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）にビア孔を加工する段階と、を含むインダクターの製造方法を提供する。
【００２４】
以下、各段階別に詳細に説明する。
【００２５】
１．支持部材上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階
図１ａを参照すると、支持部材は、基板１０と、基板１０上に付着された接着剤１１とで構成され、上記接着剤１１は、フォームテープであってもよい。
【００２６】
基板１０は、特に制限されず、支持可能な剛性を有する部材であれば制限なく使用することができる。
【００２７】
上記支持部材上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０を塗布する。
【００２８】
２．上記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階
図１ｂを参照すると、回路パターンを形成するために、パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０上にドライフィルムレジスト（ＤＦＲ）３０をラミネートする。ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０は、露光／現像のための副資材である。
【００２９】
３．上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階
図１ｃ及び図１ｄを参照すると、露光／現像工程により上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する。
【００３０】
４．上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階
図１ｅを参照すると、上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターン４０を形成する。
【００３１】
上記金属ペーストは、感光性金属ペーストに比べて抵抗が低い金属を含む。
【００３２】
一般的に、高周波用インダクター工程の際に感光性金属ペーストを使用している。
【００３３】
これは、正確な整合及び製作の後のインダクターの形状を一定に維持できるという利点があるのに対し、金属ペースト上に感光性の特性を付与しなければならないため、一般的な金属ペーストに比べて抵抗が大きい。抵抗が大きい場合、インダクターの特性上、Ｑ値に影響を及ぼし、インダクターの特性の向上に限界がある。
【００３４】
また、金属ペーストに付与した感光性の特性が、固有の感光性の特性に比べて低下し、一般的な感光膜に比べて解像度が劣るという問題がある。
【００３５】
本発明の一実施形態によると、感光性金属ペーストに比べて抵抗が低い金属を含む金属ペーストを印刷してコイルパターン４０を形成することから、微細なコイルパターンを形成することができる。
【００３６】
また、コイルパターンの抵抗が低いことから、Ｑ特性に優れたインダクターを実現することができる。
【００３７】
５．上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階
図１ｆを参照すると、ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０を除去し、コイルパターン４０を完成する。
【００３８】
６．上記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階
図１ｇを参照すると、上記コイルパターン４０上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０を塗布する。
【００３９】
上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０は、図１ｂにおいて塗布したパッシベーション層と同一である。
【００４０】
７．上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）にビア孔を加工する段階
図１ｇを参照すると、上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０にビア孔５０を加工する。
【００４１】
上記ビア孔５０の加工は、マスクを用いてビア孔５０が形成される部分を遮蔽して露光した後、現像し、ビア孔５０を形成する。
【００４２】
８．上記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階
図１ｈを参照すると、上部回路パターンを形成するために、パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０上のドライフィルムレジスト（ＤＦＲ）３０をラミネートする。ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０は、露光／現像のための副資材である。
【００４３】
９．上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階
図１ｉ及び図１ｊを参照すると、露光／現像工程により、上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する。
【００４４】
１０．上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階
図１ｋを参照すると、上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターン４０を形成する。
【００４５】
１１．上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階
図１ｌを参照すると、ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０を除去し、コイルパターン４０を完成する。
【００４６】
１２．上記コイルパターン上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階
図１ｍを参照すると、上記コイルパターン４０上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０を塗布する。
【００４７】
上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０は、図１ｂにおいて塗布したパッシベーション層と一体化される。
【００４８】
１３．上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）にビア孔を加工する段階
図１ｎを参照すると、上記パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０にビア孔５０を加工する。
【００４９】
上記ビア孔５０の加工は、マスクを用いてビア孔５０が形成される部分を遮蔽して露光した後、現像し、ビア孔５０を形成する。
【００５０】
１４．上記パッシベーション層上にＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）をラミネートする段階
図１ｏを参照すると、上部回路パターンを形成するために、パッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）２０上にドライフィルムレジスト（ＤＦＲ）３０をラミネートする。
【００５１】
１５．上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する段階
図１ｐ及び図１ｑを参照すると、露光／現像工程により上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０を露光及び現像し、ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）を形成する。
【００５２】
１６．上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターンを形成する段階
図１ｒを参照すると、上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に金属ペーストを印刷し、コイルパターン４０を形成する。
【００５３】
１７．上記ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）を除去する段階
図１ｓを参照すると、ＤＦＲ（Ｄｒｙ  Ｆｉｌｍ  Ｒｅｓｉｓｔ）３０を除去し、上部層コイルパターン４０を完成する。
【００５４】
１８．一括積層
上記工程を繰り返すことにより、上記ドライフィルムパターン（Ｄｒｙ  Ｆｉｌｍ  Ｐａｔｔｅｒｎ）上に形成されたコイルパターン４０が、上記ビア孔内に形成されるビアによって互いに連結されるように積層し、積層体を形成する。また、上記コイルパターン４０のうち最上部層のコイルパターン４０上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布することで、積層体を形成する。
【００５５】
図２は図１ａから図１ｓの段階を繰り返して積層した本体の断面図である。
【００５６】
図２を参照すると、上記コイルパターン４０上にパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ、ＰＳＶ）を塗布する段階の後に、積層体を切断し、焼結することで、本体を形成することができる。
【００５７】
図３は図２の本体に外部電極を形成したインダクターの断面図である。
【００５８】
図３を参照すると、上記積層体から支持部材を除去し、本体１２０の外側に外部電極１３１、１３２を形成する段階をさらに行うことにより、本体１２０の内部にコイル部１４０を含み、外側に外部電極１３１、１３２が配置されたインダクターを製造することができる。
【００５９】
インダクター
本発明の他の実施形態によるインダクターは、コイル部１４０を含む本体１２０と、上記本体１２０の外側に配置された外部電極１３１、１３２と、を含む。
【００６０】
また、上記コイル部１４０は、導電性パターン１４１と、導電性ビア１４２とを有する。
【００６１】
上記導電性パターン１４１と上記導電性ビア１４２は、感光性金属ペーストに比べて抵抗が低い金属ペーストで形成されることができる。
【００６２】
インダクターの本体１２０は、ガラスセラミック（Ｇｌａｓｓ  Ｃｅｒａｍｉｃ）、Ａｌ２Ｏ３、フェライト（Ｆｅｒｒｉｔｅ）などのセラミック材料で形成されるが、これに制限されるものではなく、有機成分を含んでもよい。
【００６３】
上記導電性パターン１４１と導電性ビア１４２は、銀（Ａｇ）からなることができる。
【００６４】
一方、上記コイル部１４０は、インダクターの実装面に垂直な形態に配置されてもよいが、必ずしもこれに制限されるものではない。
【００６５】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００６６】
１２０  本体
１４０  コイル部
１４１  導電性パターン
１４２  導電性ビア
１３１、１３２  外部電極
【図１ａ】
2017191931.tif 000003
【図１ｂ】
2017191931.tif 000004
【図１ｃ】
2017191931.tif 000005
【図１ｄ】
2017191931.tif 000006
【図１ｅ】
2017191931.tif 000007
【図１ｆ】
2017191931.tif 000008
【図１ｇ】
2017191931.tif 000009
【図１ｈ】
2017191931.tif 000010
【図１ｉ】
2017191931.tif 000011
【図１ｊ】
2017191931.tif 000012
【図１ｋ】
2017191931.tif 000013
【図１ｌ】
2017191931.tif 000014
【図１ｍ】
2017191931.tif 000015
【図１ｎ】
2017191931.tif 000016
【図１ｏ】
2017191931.tif 000017
【図１ｐ】
2017191931.tif 000018
【図１ｑ】
2017191931.tif 000019
【図１ｒ】
2017191931.tif 000020
【図１ｓ】
2017191931.tif 000021
【図２】
2017191931.tif 000022
【図３】
2017191931.tif 000023