(57)【要約】【課題】簡易な構成により、画素クロックの位相を、画素クロックの周期よりも短い単位で精度良く変更する。【解決手段】画素を形成するタイミングを示す画素クロックを生成するクロック発生装置であって、画素を形成する基準タイミングを示す基準クロックを取得する取得部と、基準クロックを逓倍したサブピクセルクロックを生成する逓倍部と、位相の異なる画素クロックの波形を表す複数のパラレルデータを記憶する波形記憶部と、波形記憶部に記憶された複数のパラレルデータの中から選択したパラレルデータを順次に出力するシーケンサと、シーケンサから出力されたパラレルデータをサブピクセルクロックによりシリアル化したパターンデータを出力するシリアライザと、パターンデータの変化タイミングに同期したエッジを有する画素クロックを出力する出力部と、を備えるクロック発生装置を提供する。【選択図】図２
2017193122.tif 000002
【特許請求の範囲】
【請求項１】
画素を形成するタイミングを示す画素クロックを生成するクロック発生装置であって、
画素を形成する基準タイミングを示す基準クロックを取得する取得部と、
前記基準クロックを逓倍したサブピクセルクロックを生成する逓倍部と、
位相の異なる前記画素クロックの波形を表す複数のパラレルデータを記憶する波形記憶部と、
前記波形記憶部に記憶された複数の前記パラレルデータの中から選択した前記パラレルデータを順次に出力するシーケンサと、
前記シーケンサから出力された前記パラレルデータを前記サブピクセルクロックによりシリアル化したパターンデータを出力するシリアライザと、
前記パターンデータの変化タイミングに同期したエッジを有する前記画素クロックを出力する出力部と、
を備えるクロック発生装置。
【請求項２】
前記シーケンサは、前記シリアライザの変換周期毎に前記パラレルデータを選択して出力する
請求項１に記載のクロック発生装置。
【請求項３】
前記画素クロックの位相の変化方向を指示する指示情報を出力する指示部をさらに備え、
前記シーケンサは、前記指示情報に従って前記画素クロックの位相を変化させるようなパターンで前記パラレルデータを選択して出力する
請求項２に記載のクロック発生装置。
【請求項４】
前記画素クロックのタイミングにおいて出射されるレーザ光の照射位置毎に、理想の画素位置からの光スポットのズレを補正する補正量を示す位相変化情報を記憶する位相変化情報記憶部をさらに備え、
前記指示部は、前記レーザ光の照射位置に応じた前記位相変化情報に従って、前記指示情報を出力する
請求項３に記載のクロック発生装置。
【請求項５】
前記シーケンサは、前記レーザ光の点灯時間を変更せずに前記画素クロックの位相を進めるまたは遅らせるようなパターンで前記パラレルデータを選択する
請求項４に記載のクロック発生装置。
【請求項６】
前記シリアライザは、前記サブピクセルクロックの立ち上がりおよび立ち下がりエッジのタイミング毎にビットを出力する
請求項１から５の何れか１項に記載のクロック発生装置。
【請求項７】
前記逓倍部および前記シリアライザの少なくとも一方は、プログラマブルロジック集積回路に実装され、前記プログラマブルロジック集積回路に形成された固定配線回路を有する
請求項１から６の何れか１項に記載のクロック発生装置。
【請求項８】
前記逓倍部および前記シリアライザの少なくとも一方は、前記プログラマブルロジック集積回路における外部と信号の入出力をするパットを含む領域内に実装される
請求項７に記載のクロック発生装置。
【請求項９】
画素を形成するタイミングを示す画素クロックを生成するクロック発生装置と、
前記クロック発生装置により生成された前記画素クロックにより画像データを変調して駆動信号を生成する変調装置と、
前記駆動信号により光源を駆動してレーザ光を発光し、発光された前記レーザ光を被露光面に対して走査しながら照射して被露光面に画像を形成する光走査装置と、
を備える画像形成装置であって、
前記クロック発生装置は、
画素を形成する基準タイミングを示す基準クロックを取得する取得部と、
前記基準クロックを逓倍したサブピクセルクロックを生成する逓倍部と、
位相の異なる前記画素クロックの波形を表す複数のパラレルデータを記憶する波形記憶部と、
前記波形記憶部に記憶された複数の前記パラレルデータの中から選択した前記パラレルデータを順次に出力するシーケンサと、
前記シーケンサから出力された前記パラレルデータを前記サブピクセルクロックによりシリアル化したパターンデータを出力するシリアライザと、
前記パターンデータの変化タイミングに同期したエッジを有する前記画素クロックを出力する出力部と、
を有する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発生装置および画像形成装置に関する。
【背景技術】
【０００２】
従来より、レーザプリンタ等のデジタルレーザ照射型描画装置が知られている。この装置では、レーザ光の照射位置を制御するための画素クロックを生成するクロック発生装置を備える。クロック発生装置は、基準の画素クロックより数倍以上高い高周波クロックを用いて、画素クロックの位相をサブピクセル単位で制御する。
【０００３】
例えば、クロック発生装置は、高周波クロックをカウンタによりカウントすることにより、画素クロックの位相を制御する。また、例えば、クロック発生装置は、高周波クロックで動作するシフトレジスタを備え、シフトレジスタの途中のタップから画素クロックを選択して出力することにより、画素クロックの位相を制御する。また、例えば、クロック発生装置は、位相の異なる複数の画素クロックを生成し、複数の画素クロックの中から１つの画素クロックを動的に選択して出力することにより、画素クロックの位相を制御する。また、例えば、クロック発生装置は、微小な単位で周波数が変更可能なデジタルＰＬＬ（Phase  Locked  Loop）回路を備え、デジタルＰＬＬ回路の周波数を動的に変更することにより、画素クロックの位相を制御する。
【０００４】
特許文献１には、カウンタを用いて、画素クロックの数倍の周波数の高周波クロックをカウンタによりカウントすることにより、画素クロックの位相を制御する方法が記載されている。特許文献２には、画素クロックの数倍の周波数の高周波クロックをシフトレジスタで遅延させ、各段から出力された信号をマルチプレクサで選択して出力することにより、画素クロックの位相を制御する方法が記載されている。特許文献３には、光源を駆動するためのＰＷＭ波形をパラレル／シリアル変換により任意の形状にする方法が記載されている。特許文献４には、画素クロックの数倍の周波数の高周波クロックをカウンタによりカウントすることにより、画素クロックの位相を制御する方法が記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、このようなクロック発生装置は、制御する位相の精度を細かくすればするほど、コストが高くなる。例えば、基準クロックと比較して非常に高い周波数のクロックを発生する回路が必要となったり、高速で動作する素子が必要となったり、高周波で動作するカウンタまたはシフトレジスタ回路が必要となったりする。また、高速なＡＮＤゲートおよびＯＲゲート等を含む積和論理回路が必要となったり、多相タップを有するカスタム設計が必要なＰＬＬ回路が必要となったり、微小単位で周波数変調が可能で且つ高速な応答性が確保されたデジタルＰＬＬ回路が必要となったりする。
【０００６】
また、これらの回路は、高速になるほど、製造プロセスの変動による動作が不安定となってしまい、例えば温度および電圧等の動作環境の変動に弱くなる。さらに、これらの回路は、ＡＳＩＣ（Application  Specific  Integrated  Circuit）手法によるカスタム設計によらなければ実現できない場合もある。このため、デジタルレーザ照射型描画装置等に用いられるクロック発生装置は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に代表される回路可変のプログラマブルロジック集積回路を用いて実現することは困難であった。
【０００７】
本発明は、上記に鑑みてなされたものであって、簡易な構成により、画素クロックの位相を、画素クロックの周期よりも短い単位で精度良く変更することができるクロック発生装置および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、画素を形成するタイミングを示す画素クロックを生成するクロック発生装置であって、画素を形成する基準タイミングを示す基準クロックを取得する取得部と、前記基準クロックを逓倍したサブピクセルクロックを生成する逓倍部と、位相の異なる前記画素クロックの波形を表す複数のパラレルデータを記憶する波形記憶部と、前記波形記憶部に記憶された前記複数のパラレルデータの中から選択したパラレルデータを順次に出力するシーケンサと、前記シーケンサから出力された前記パラレルデータを前記サブピクセルクロックによりシリアル化したパターンデータを出力するシリアライザと、前記パターンデータの変化タイミングに同期したエッジを有する前記画素クロックを出力する出力部と、を備える。
【発明の効果】
【０００９】
本発明によれば、簡易な構成により、画素クロックの位相を、画素クロックの周期よりも短い単位で精度良く変更することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態に係る画像形成装置の構成を示す図である。
【図２】図２は、クロック発生装置の構成を示す図である。
【図３】図３は、シーケンサの構成の一例を示す図である。
【図４】図４は、状態と画素クロックの基本波形との関係を示す図である。
【図５】図５は、画素クロックの基本波形を表すパラレルデータを示す図である。
【図６】図６は、画素クロックの補助波形を表すパラレルデータを示す図である。
【図７】図７は、画素クロックの位相を維持する場合に、シーケンサが出力するパラレルデータのパターンを示す図である。
【図８】図８は、画素クロックの位相を進める場合に、シーケンサが出力するパラレルデータのパターンを示す図である。
【図９】図９は、画素クロックの位相を遅らせる場合に、シーケンサが出力するパラレルデータのパターンを示す図である。
【図１０】図１０は、クロック発生装置におけるクロックおよびデータの生成例を示すタイミングチャートである。
【図１１】図１１は、図１０に続くタイミングチャートである。
【図１２】図１２は、変形例に係るクロック発生装置の構成を示す図である。
【図１３】図１３は、変形例に係る、画素クロックの基本波形を表すパラレルデータを示す図である。
【図１４】図１４は、変形例において、画素クロックの位相を維持する場合に、シーケンサが出力するパラレルデータのパターンを示す図である。
【図１５】図１５は、変形例において、画素クロックの位相を進める場合に、シーケンサが出力するパラレルデータのパターンを示す図である。
【図１６】図１６は、変形例において、画素クロックの位相を遅らせる場合に、シーケンサが出力するパラレルデータのパターンを示す図である。
【図１７】図１７は、変形例に係るクロック発生装置におけるクロックおよびデータの生成例を示すタイミングチャートである。
【図１８】図１８は、図１７に続くタイミングチャートである。
【図１９】図１９は、光走査装置の構成の一例を示す図である。
【図２０】図２０は、レーザ光の主走査方向の座標（主走査座標）に対する理想の画素位置から主走査方向の光スポットのズレ量を表す図である。
【図２１】図２１は、光スポットのズレ量を主走査座標の領域毎に直線近似量を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明に係る実施形態を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。
【００１２】
図１は、実施形態に係る画像形成装置１０の構成を示す図である。画像形成装置１０は、例えば、レーザプリンタまたは工業用プリント基板を製造するためのレーザ照射型パターン描画露光装置等のデジタルレーザ照射型描画装置に適用される。
【００１３】
画像形成装置１０は、クロック発生装置２０と、変調装置２２と、光走査装置２４とを備える。クロック発生装置２０は、被露光面に画素を形成するタイミングを示す画素クロックを生成する。変調装置２２は、画像データを取得する。変調装置２２は、クロック発生装置２０により生成された画素クロックを、画像データにより変調して駆動信号を生成する。画像データは、被露光面に形成すべき画像を表す。
【００１４】
光走査装置２４は、光源および光学系を有し、変調装置２２から出力された駆動信号に応じて光源を駆動してレーザ光を被露光面へと出射する。光走査装置２４は、被露光面に対して、レーザ光を走査させながら照射する。この場合、光走査装置２４は、レーザ光を、予め定められた方向（主走査方向）における所定の範囲を繰り返して走査させる。また、被露光面は、例えば回転ドラムまたはベルト等により主走査方向に対して垂直な方向（副走査方向）に相対的に移動する。これにより、光走査装置２４は、被露光面に対して２次元的な範囲に対して、レーザ光をラスタ走査しながら照射することができる。
【００１５】
また、光源は、駆動信号に応じてレーザ光を点灯および消灯する。駆動信号は、画素クロックに同期した信号である。従って、光源は、画素クロックに同期してレーザ光を点灯および消灯させる。さらに、駆動信号は、画素クロックを画像データにより変調して生成される。従って、光源は、画像データに応じてレーザ光を点灯および消灯させる。
【００１６】
また、被露光面は、レーザ光が点灯しているタイミングにおいて露光してドットが形成される。従って、被露光面には、画像データに応じた位置にドットが形成される。これにより、画像形成装置１０は、被露光面における２次元的な範囲に対して、画像データに応じた画像を形成することができる。
【００１７】
図２は、クロック発生装置２０の構成を示す図である。クロック発生装置２０は、ＦＰＧＡ等の回路可変のプログラマブルロジック集積回路により実現される。プログラマブルロジック集積回路は、ラッチ回路（例えば、フリップフロップ）以外の積和論理回路が、ＲＡＭ（Random  Access  Memory）に記憶されたテーブルを参照して動作する回路により実現される。また、プログラマブルロジック集積回路は、固定配線回路（可変ができない回路）を含む。本実施形態において用いられるプログラマブルロジック集積回路は、外部と信号を入出力するパットを含む領域に、固定配線回路として、パラレルシリアル変換回路および遅延回路を含む。固定配線回路は、プログラマブルに可変できる回路と比較して、高周波数のクロックでも安定して動作する。
【００１８】
クロック発生装置２０は、取得部３２と、逓倍部３４と、位相変化情報記憶部３６と、指示部３８と、波形記憶部４０と、シーケンサ４２と、シリアライザ４４と、出力部４６とを有する。
【００１９】
取得部３２は、画素を形成する基準タイミングを示す基準クロックを取得する。すなわち、基準クロックは、光走査装置２４が被露光面にレーザ光を走査しながら照射した場合における、画素を形成する基準位置のタイミングを示す。より具体的には、基準クロックは、装置の光学的、機械的および電気的等の特性による走査位置の誤差が存在しないと仮定した場合において、被露光面における理想の画素位置へのレーザ光の照射タイミングを示す。取得部３２は、取得した基準クロックを逓倍部３４に与える。
【００２０】
逓倍部３４は、基準クロックを、予め定められた倍数に逓倍したサブピクセルクロックを生成する。逓倍部３４は、例えば、基準クロックを８倍の周波数に逓倍したサブピクセルクロックを生成する。
【００２１】
逓倍部３４は、例えばＰＬＬ回路により実現される。逓倍部３４は、プログラマブルロジック集積回路における外部と信号の入出力をするパットを含む領域内に実装される。さらに、逓倍部３４は、外部と信号の入出力をするパットを含む領域内における、遅延回路等の固定配線回路を含んでいる。これにより、逓倍部３４は、プログラマブルロジック集積回路における積和論理回路等よりも、高周波で安定して動作する。
【００２２】
位相変化情報記憶部３６は、位相変化情報を記憶する。位相変化情報は、画素クロックのタイミングにおいて出射されるレーザ光の照射位置毎に、理想の画素位置からの光スポットのズレを補正する情報を含む。例えば、位相変化情報は、レーザ光の照射位置毎に、理想の画素位置からの光スポットのズレを補正する、画素クロックの位相の補正量を示す。
【００２３】
指示部３８は、レーザ光の照射位置を取得し、取得した位置に対応する位相変化情報を位相変化情報記憶部３６から読み出す。そして、指示部３８は、読み出した位相変化情報に基づき、画素クロックの位相の変化方向を指示する指示情報を出力する。例えば、指示部３８は、画素クロックの位相を進めるか、位相を遅らせるか、または、位相を維持するかを示す指示情報を含む。指示部３８から出力された指示情報は、シーケンサ４２に与えられる。
【００２４】
波形記憶部４０は、位相の異なる画素クロックの波形を表す複数のパラレルデータを記憶する。パラレルデータは、例えば、サブピクセルクロックの単位で画素クロックの波形を表すデジタルデータである。例えば、逓倍部３４が基準クロックの８倍の周波数のサブピクセルクロックを生成する場合、波形記憶部４０は、８ビットのパラレルデータを記憶する。
【００２５】
シーケンサ４２は、波形記憶部４０に記憶された複数のパラレルデータの中から選択したパラレルデータを順次に出力する。シーケンサ４２から出力されたパラレルデータは、シリアライザ４４に与えられる。
【００２６】
シーケンサ４２は、指示部３８から出力された指示情報に従って画素クロックの位相を変化させるようなパターンでパラレルデータを選択して出力する。具体的には、シーケンサ４２は、画素クロックの位相を進める指示情報が出力された場合には、現在の状態から位相を進めるようなパターンでパラレルデータを選択して出力する。また、シーケンサ４２は、画素クロックの位相を遅らせる指示情報が出力された場合には、現在の状態から位相を遅らせるようなパターンでパラレルデータを選択して出力する。また、シーケンサ４２は、画素クロックの位相を維持する指示情報が出力された場合には、現在の状態で位相を維持するようなパターンでパラレルデータを選択して出力する。
【００２７】
なお、この場合、シーケンサ４２は、それぞれの照射位置において、レーザ光の点灯時間を変更せずに、画素クロックの位相を進めるまたは遅らせるようなパターンでパラレルデータを選択する。例えば、画素クロックのＨ期間がレーザ光の点灯タイミングを示す場合には、シーケンサ４２は、画素クロックの位相の変更によりＨ期間が短くなったり長くなったりしないようなパターンでパラレルデータを選択する。
【００２８】
シリアライザ４４は、シーケンサ４２から出力されたパラレルデータを、逓倍部３４により生成されたサブピクセルクロックによりシリアル化したパターンデータを出力する。シリアライザ４４は、例えば、８ビットのパラレルデータを、基準クロックの８倍の周波数のサブピクセルクロックに同期したシリアルデータに変換する。シリアライザ４４から出力されたパターンデータは、出力部４６に与えられる。
【００２９】
シリアライザ４４は、プログラマブルロジック集積回路における外部と信号の入出力をするパットを含む領域内に実装される。さらに、シリアライザ４４は、外部と信号の入出力をするパットを含む領域内における、固定配線回路として実装されたパラレル／シリアル変換回路により実現される。これにより、シリアライザ４４は、プログラマブルロジック集積回路における積和論理回路等よりも、高周波で安定して動作する。
【００３０】
また、シリアライザ４４は、複数のパラレル／シリアル変換回路をカスケード接続することにより実現されてもよい。これにより、シリアライザ４４は、１つのパラレル／シリアル変換回路により実現される場合よりも詳細な波形を表すパターンデータを生成することができる。
【００３１】
出力部４６は、シリアライザ４４から出力されたパターンデータの変化タイミングに同期したエッジを有する画素クロックを出力する。例えば、出力部４６は、パターンデータが０から１に変化するタイミングで立ち上がり、パターンデータが１から０に変化するタイミングで立ち下がる波形の画素クロックを出力する。また、出力部４６は、パターンデータが１から０に変化するタイミングで立ち上がり、パターンデータが０から１に変化するタイミングで立ち下がる波形の画素クロックを出力してもよい。
【００３２】
このようなクロック発生装置２０では、シーケンサ４２および指示部３８は、シリアライザ４４の変換周期で動作する。具体的には、指示部３８は、シリアライザ４４の変換周期毎に指示情報を出力する。また、シーケンサ４２は、シリアライザ４４の変換周期毎にパラレルデータを出力する。例えば、シリアライザ４４が基準クロックの周期でパラレル／シリアル変換をする場合、シーケンサ４２および指示部３８は、基準クロックの周期で動作する。
【００３３】
これに対して、逓倍部３４およびシリアライザ４４がサブピクセルクロックで動作する。従って、逓倍部３４およびシリアライザ４４は、指示部３８およびシーケンサ４２よりも早い周波数のクロックで動作する。しかし、逓倍部３４およびシリアライザ４４は、プログラマブルロジック集積回路における固定配線回路により実現されるので、高周波でも安定して動作することができる。
【００３４】
図３は、シーケンサ４２の構成の一例を示す図である。シーケンサ４２は、例えば、指示情報取得部５２と、状態管理部５４と、パターン記憶部５６と、選択出力部５８とを含む。
【００３５】
指示情報取得部５２は、指示部３８から指示情報を取得する。本例において、指示情報は、画素クロックの位相を進める指示（−）、画素クロックの位相を遅らせる指示（＋）、または、画素クロックの位相を維持する指示（０）の何れかの指示を含む。本例において、指示部３８は、基準クロックの周期で指示情報を取得する。
【００３６】
状態管理部５４は、現在の画素クロックの位相の状態を管理する。例えば、基準クロックを８倍の周波数に逓倍してサブピクセルクロックを生成した場合、状態管理部５４は、現在の画素クロックの状態が、８種類の位相のうち何れであるかを管理する。
【００３７】
パターン記憶部５６は、出力するパラレルデータのパターンを記憶する。パターン記憶部５６は、現在の画素クロックの状態と指示情報との組毎に、出力するパラレルデータのパターンを記憶する。なお、パターン記憶部５６は、レーザ光の点灯時間を変更せずに画素クロックの位相を進めるまたは遅らせるようにパラレルデータを選択するパターンを記憶する。
【００３８】
選択出力部５８は、現在の画素クロックの状態と指示情報との組に応じて、パターン記憶部５６に記憶されたパターンを特定する。そして、選択出力部５８は、特定したパターンに従って波形記憶部４０からパラレルデータを選択して、シリアライザ４４へと出力する。
【００３９】
図４は、状態と画素クロックの基本波形との関係を示す図である。本例では、基準クロックを８倍の周波数に逓倍してサブピクセルクロックを生成する。この場合、状態管理部５４は、現在の画素クロックの状態を、図４に示すようなＳ０からＳ７までの８種類の位相の何れの状態であるかを管理する。なお、本例では、画素クロックにおけるＨ期間がレーザ光の点灯タイミングを示す。
【００４０】
状態Ｓ０は、画素クロックが、基準クロックに位相同期している状態（基準クロックから遅延も進んでもいない状態）である。状態Ｓ１は、画素クロックが、基準クロックから１／８周期遅延している状態（７／８周期進んでいる状態）である。状態Ｓ２は、画素クロックが、基準クロックから１／４周期遅延している状態（３／４周期進んでいる状態）である。状態Ｓ３は、画素クロックが、基準クロックから３／８周期遅延している状態（５／８周期進んでいる状態）である。
【００４１】
状態Ｓ４は、画素クロックが、基準クロックから１／２周期遅延している状態（１／２周期進んでいる状態）である。状態Ｓ５は、画素クロックが、基準クロックから５／８周期遅延している状態（３／８周期進んでいる状態）である。状態Ｓ６は、画素クロックが、基準クロックから３／４周期遅延している状態（１／４周期進んでいる状態）である。状態Ｓ７は、画素クロックが、基準クロックから７／８周期遅延している状態（１／８周期進んでいる状態）である。
【００４２】
図５は、画素クロックの基本波形を表すパラレルデータを示す図である。本例では、波形記憶部４０は、図５に示すＰ０からＰ７までの８種類の基本波形を表すパラレルデータを記憶する。
【００４３】
Ｐ０は、基準クロックに位相同期している画素クロックの波形を表す。Ｐ１は、基準クロックから１／８周期遅延している画素クロックの波形を表す。Ｐ２は、基準クロックから１／４周期遅延している画素クロックの波形を表す。Ｐ３は、基準クロックから３／８周期遅延している画素クロックの波形を表す。
【００４４】
Ｐ４は、基準クロックから１／２周期遅延している画素クロックの波形を表す。Ｐ５は、基準クロックから５／８周期遅延している画素クロックの波形を表す。Ｐ６は、基準クロックから３／４周期遅延している画素クロックの波形を表す。Ｐ７は、基準クロックから７／８周期遅延している画素クロックの波形を表す。
【００４５】
図６は、画素クロックの補助波形を表すパラレルデータを示す図である。また、波形記憶部４０は、基本波形に加えて、図６に示すような８種類の補助波形を表すパラレルデータを記憶する。
【００４６】
Ｐ０−は、基準クロックに位相同期している画素クロックの位相を、１サブピクセルクロック分（１／８周期分）進める場合に、基本波形の間に挿入される補助波形を表す。Ｐ４＋は、基準クロックから１／２周期遅延している画素クロックの位相を、１サブピクセルクロック分遅延させる場合に、基本波形の間に挿入される補助波形を表す。
【００４７】
Ｐ５−は、基準クロックから５／８周期遅延している画素クロックの位相を、１サブピクセルクロック分進める場合に、基本波形の間に挿入される補助波形を表す。Ｐ５＋は、基準クロックから５／８周期遅延している画素クロックの位相を、１サブピクセルクロック分遅らせる場合に、基本波形の間に挿入される補助波形を表す。
【００４８】
Ｐ６−は、基準クロックから３／４周期遅延している画素クロックの位相を、１サブピクセルクロック分進める場合に、基本波形の間に挿入される補助波形を表す。Ｐ６＋は、基準クロックから３／４周期遅延している画素クロックの位相を、１サブピクセルクロック分遅らせる場合に、基本波形の間に挿入される補助波形を表す。
【００４９】
Ｐ７−は、基準クロックから７／８周期遅延している画素クロックの位相を、１サブピクセルクロック分進める場合に、基本波形の間に挿入される補助波形を表す。Ｐ７＋は、基準クロックから７／８周期遅延している画素クロックの位相を、１サブピクセルクロック分遅らせる場合に、基本波形の間に挿入される補助波形を表す。
【００５０】
画素クロックの位相を変更する場合にこのような補助波形を挿入することにより、シーケンサ４２は、レーザ光の点灯時間（本例の場合には画素クロックのＨ期間）を変更せずに、画素クロックの位相を進めるまたは遅らせるようなパターンでパラレルデータを選択することができる。
【００５１】
図７は、画素クロックの位相を維持する場合に、シーケンサ４２が出力するパラレルデータのパターンを示す図である。シーケンサ４２は、現在の画素クロックが、状態Ｓ０から状態Ｓ７までのそれぞれの場合であって、位相を維持する指示情報（０）が与えられた場合、図７に示すようなパターンでパラレルデータを出力する。
【００５２】
状態Ｓ０において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ０を出力する。また、状態Ｓ１において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ１を出力する。また、状態Ｓ２において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ２を出力する。また、状態Ｓ３において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ３を出力する。
【００５３】
また、状態Ｓ４において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ４を出力する。また、状態Ｓ５において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ５を出力する。また、状態Ｓ６において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ６を出力する。また、状態Ｓ７において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ７を出力する。
【００５４】
図８は、画素クロックの位相を進める場合に、シーケンサ４２が出力するパラレルデータのパターンを示す図である。シーケンサ４２は、現在の画素クロックが、状態Ｓ０から状態Ｓ７までのそれぞれの場合であって、位相を進める指示情報（−）が与えられた場合、図８に示すようなパターンでパラレルデータを出力する。
【００５５】
状態Ｓ０において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ０→Ｐ０−→Ｐ７の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ７に変更させる。また、状態Ｓ１において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ１→Ｐ０の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ０に変更させる。
【００５６】
また、状態Ｓ２において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ２→Ｐ１の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ１に変更させる。また、状態Ｓ３において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ３→Ｐ２の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ２に変更させる。
【００５７】
また、状態Ｓ４において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ４→Ｐ３の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ３に変更させる。また、状態Ｓ５において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ５→Ｐ５−→Ｐ４の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ４に変更させる。
【００５８】
また、状態Ｓ６において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ６→Ｐ６−→Ｐ５の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ５に変更させる。また、状態Ｓ７において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ７→Ｐ７−→Ｐ６の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ６に変更させる。
【００５９】
これにより、シーケンサ４２は、レーザ光の点灯時間を変更せずに、画素クロックの位相を進めるようなパターンでパラレルデータを出力することができる。
【００６０】
図９は、画素クロックの位相を遅らせる場合に、シーケンサ４２が出力するパラレルデータのパターンを示す図である。シーケンサ４２は、現在の画素クロックが、状態Ｓ０から状態Ｓ７までのそれぞれの場合であって、位相を遅らせる指示情報（＋）が与えられた場合、図９に示すようなパターンでパラレルデータを出力する。
【００６１】
状態Ｓ０において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ０→Ｐ１の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ１に変更させる。また、状態Ｓ１において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ１→Ｐ２の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ２に変更させる。
【００６２】
また、状態Ｓ２において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ２→Ｐ３の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ３に変更させる。また、状態Ｓ３において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ３→Ｐ４の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ４に変更させる。
【００６３】
また、状態Ｓ４において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ４→４＋→Ｐ５の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ５に変更させる。また、状態Ｓ５において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ５→Ｐ５＋→Ｐ６の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ６に変更させる。
【００６４】
また、状態Ｓ６において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ６→Ｐ６＋→Ｐ７の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ７に変更させる。また、状態Ｓ７において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ７→Ｐ７＋→Ｐ０の順でパラレルデータを出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ０に変更させる。
【００６５】
これにより、シーケンサ４２は、レーザ光の点灯時間を変更せずに、画素クロックの位相を遅らせるようなパターンでパラレルデータを出力することができる。
【００６６】
図１０は、クロック発生装置２０におけるクロックおよびデータの生成例を示すタイミングチャートである。図１１は、図１０に続くタイミングチャートである。
【００６７】
図１０および図１１において、（ａ）は基準クロックを示し、（ｂ）はサブピクセルクロックを示し、（ｃ）はパラレルデータを示し、（ｄ）はパターンデータおよび画素クロックを示し、（ｅ）は指示情報を示し、（ｆ）は、基準クロックの立ち上がりエッジの時刻（ｔ１〜ｔ７）を示す。
【００６８】
まず、時刻ｔ１において、状態がＳ２であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ１に続く時刻ｔ２の変換タイミングから、Ｐ２のパラレルデータをパラレルシリアル変換して、位相が１／４周期遅れたパターンデータを出力する。
【００６９】
続いて、時刻ｔ２において、状態がＳ２であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ２に続く時刻ｔ３の変換タイミングから、Ｐ２のパラレルデータをパラレルシリアル変換して、位相が１／４周期遅れたパターンデータを出力する。
【００７０】
続いて、時刻ｔ３において、状態がＳ２であり、位相を遅らせる指示情報（＋）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ３に続く時刻ｔ４の変換タイミングから、Ｐ３のパラレルデータをパラレルシリアル変換して、位相が３／８周期遅れたパターンデータを出力する。
【００７１】
この結果、矢印Ａに示すように、クロック発生装置２０は、画素クロックの位相を１サブピクセルクロック分（１／８周期分）遅延させることができる。
【００７２】
続いて、時刻ｔ４において、状態がＳ３であり、位相を進ませる指示情報（−）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ４に続く時刻ｔ５の変換タイミングから、Ｐ２のパラレルデータをパラレルシリアル変換して、位相が１／４周期遅れたパターンデータを出力する。
【００７３】
この結果、矢印Ｂに示すように、クロック発生装置２０は、画素クロックの位相を１サブピクセルクロック分（１／８周期分）進めることができる。
【００７４】
続いて、時刻ｔ５において、状態がＳ２であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ５に続く時刻ｔ６の変換タイミングから、Ｐ２のパラレルデータをパラレルシリアル変換して、位相が１／４周期遅れたパターンデータを出力する。
【００７５】
以上のように、本実施形態に係るクロック発生装置２０は、簡易な構成により、画素クロックの位相を、画素クロックの周期よりも短い単位で精度良く変更することができる。この場合において、クロック発生装置２０は、レーザ光の点灯時間を変更せずに、画素クロックの位相を進めるまたは遅らせることができる。
【００７６】
なお、本実施形態においては、クロック発生装置２０は、１サブピクセル周期の単位で画素クロックの位相を進めたり遅らせたりしている。しかし、クロック発生装置２０は、２サブピクセル周期以上の単位で画素クロックの位相を進めたり遅らせたりしてもよい。
【００７７】
（変形例）
つぎに、変形例について説明する。なお、変形例は、図１から図１１を参照して説明した画像形成装置１０と略同一の機能および構成を有するので、略同一の機能および構成を有する部材および回路等については同一の符号を付けて相違点を除き詳細な説明を省略する。
【００７８】
図１２は、変形例に係るクロック発生装置２０の構成を示す図である。変形例に係るクロック発生装置２０は、シリアライザ４４に代えて、ＤＤＲタイプシリアライザ６２を有する。
【００７９】
ＤＤＲタイプシリアライザ６２は、サブピクセルクロックに対してＤＤＲ（Double-Data  Rate）のタイミングでパターンデータを出力する。すなわち、ＤＤＲタイプシリアライザ６２は、サブピクセルクロックの立ち上がりおよび立ち下がりエッジのタイミング毎にビットを出力する。
【００８０】
また、本変形例では、逓倍部３４は、基準クロックの周波数（ＣＬＫ）を７倍した周波数のサブピクセルクロック（７×ＣＬＫ）を出力する。例えば、基準クロックが１５０ＭＨｚである場合、逓倍部３４は、１０５０ＭＨｚのサブピクセルクロックを出力する。
【００８１】
また、本変形例において、ＤＤＲタイプシリアライザ６２は、７ビットのパラレルデータをシリアル化してパターンデータを出力する。従って、ＤＤＲタイプシリアライザ６２は、基準クロックの２倍の変換周波数でパラレル／シリアル変換をする。また、シーケンサ４２および指示部３８は、ＤＤＲタイプシリアライザ６２の変換周期で指示情報およびパラレルデータを出力する。従って、シーケンサ４２および指示部３８は、基準クロックの２倍の周波数で指示情報およびパラレルデータを出力する。
【００８２】
図１３は、変形例において、画素クロックの基本波形を表すパラレルデータを示す図である。本変形例では、波形記憶部４０は、図１３に示すＰ０からＰ１３までの１４種類の波形を表すパラレルデータを記憶する。
【００８３】
Ｐ０は、基準クロックに位相同期している画素クロックの前半の１／２波形を表す。Ｐ１は、基準クロックから１／７周期遅延している画素クロックの前半の１／２波形を表す。Ｐ２は、基準クロックから２／７周期遅延している画素クロックの前半の１／２波形を表す。Ｐ３は、基準クロックから３／７周期遅延している画素クロックの前半の１／２波形を表す。Ｐ４は、基準クロックから４／７周期遅延している画素クロックの前半の１／２波形を表す。Ｐ５は、基準クロックから５／７周期遅延している画素クロックの前半の１／２波形を表す。Ｐ６は、基準クロックから６／７周期遅延している画素クロックの前半の１／２波形を表す。
【００８４】
Ｐ７は、基準クロックに位相同期している画素クロックの後半の１／２波形を表す。Ｐ８は、基準クロックから１／７周期遅延している画素クロックの後半の１／２波形を表す。Ｐ９は、基準クロックから２／７周期遅延している画素クロックの後半の１／２波形を表す。Ｐ１０は、基準クロックから３／７周期遅延している画素クロックの後半の１／２波形を表す。Ｐ１１は、基準クロックから４／７周期遅延している画素クロックの後半の１／２波形を表す。Ｐ１２は、基準クロックから５／７周期遅延している画素クロックの後半の１／２波形を表す。Ｐ１３は、基準クロックから６／７周期遅延している画素クロックの後半の１／２波形を表す。
【００８５】
図１４は、変形例において、画素クロックの位相を維持する場合に、シーケンサ４２が出力するパラレルデータのパターンを示す図である。本変形例において、シーケンサ４２は、現在の画素クロックが、状態Ｓ０から状態Ｓ６までのそれぞれの場合であって、位相を維持する指示情報（０）が与えられた場合、図１４に示すようなパラレルデータを出力する。
【００８６】
状態Ｓ０において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ０とＰ７とを交互に出力する。また、状態Ｓ１において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ１とＰ８とを交互に出力する。また、状態Ｓ２において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ２とＰ９とを交互に出力する。また、状態Ｓ３において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ３とＰ１０とを交互に出力する。
【００８７】
また、状態Ｓ４において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ４とＰ１１とを交互に出力する。また、状態Ｓ５において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ５とＰ１２とを交互に出力する。また、状態Ｓ６において、指示情報（０）が与えられた場合、シーケンサ４２は、Ｐ６とＰ１３とを交互に出力する。
【００８８】
図１５は、変形例において、画素クロックの位相を進める場合に、シーケンサ４２が出力するパラレルデータのパターンを示す図である。本変形例において、シーケンサ４２は、現在の画素クロックが、状態Ｓ０から状態Ｓ６までのそれぞれの場合であって、位相を進める指示情報（−）が与えられた場合、図１５に示すようなパターンでパラレルデータを出力する。
【００８９】
状態Ｓ０において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ０の後に、Ｐ６とＰ１３とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ６に変更させる。また、状態Ｓ１において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ１→Ｐ８の順で出力した後に、Ｐ０とＰ７とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ０に変更させる。
【００９０】
また、状態Ｓ２において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ２→Ｐ９の順で出力した後に、Ｐ１とＰ８とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ１に変更させる。また、状態Ｓ３において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ３→Ｐ１０の順で出力した後に、Ｐ２とＰ９とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ２に変更させる。
【００９１】
また、状態Ｓ４において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ４→Ｐ１１の順で出力した後に、Ｐ３とＰ１０とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ３に変更させる。また、状態Ｓ５において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ５→Ｐ１２の順で出力した後に、Ｐ４とＰ１１とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ４に変更させる。
【００９２】
また、状態Ｓ６において、指示情報（−）が与えられた場合、シーケンサ４２は、Ｐ６→Ｐ１３の順で出力した後に、Ｐ５とＰ１２とを交互に出力する。そして、シーケンサ４２は、位相を進めた後に状態をＳ５に変更させる。これにより、シーケンサ４２は、ＤＤＲタイプシリアライザ６２を用いた場合も、レーザ光の点灯時間を変更せずに、画素クロックの位相を進ませるようなパターンでパラレルデータを出力することができる。
【００９３】
図１６は、画素クロックの位相を遅らせる場合に、シーケンサ４２が出力するパラレルデータのパターンを示す図である。本変形例において、シーケンサ４２は、現在の画素クロックが、状態Ｓ０から状態Ｓ６までのそれぞれの場合であって、位相を遅らせる指示情報（＋）が与えられた場合、図１６に示すようなパターンでパラレルデータを出力する。
【００９４】
状態Ｓ０において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ０→Ｐ７の順で出力した後に、Ｐ１とＰ８とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ１に変更させる。また、状態Ｓ１において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ１→Ｐ８の順で出力した後に、Ｐ２とＰ９とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ２に変更させる。
【００９５】
また、状態Ｓ２において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ２→Ｐ９の順で出力した後に、Ｐ３とＰ１０とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ３に変更させる。また、状態Ｓ３において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ３→Ｐ１０の順で出力した後に、Ｐ４とＰ１１とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ４に変更させる。
【００９６】
また、状態Ｓ４において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ４→Ｐ１１の順で出力した後に、Ｐ５とＰ１２とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ５に変更させる。また、状態Ｓ５において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ５→Ｐ１２の順で出力した後に、Ｐ６とＰ１３とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ６に変更させる。
【００９７】
また、状態Ｓ６において、指示情報（＋）が与えられた場合、シーケンサ４２は、Ｐ６→Ｐ１３→Ｐ７の順で出力した後に、Ｐ０とＰ７とを交互に出力する。そして、シーケンサ４２は、位相を遅らせた後に状態をＳ０に変更させる。これにより、シーケンサ４２は、ＤＤＲタイプシリアライザ６２を用いた場合も、レーザ光の点灯時間を変更せずに、画素クロックの位相を遅らせるようなパターンでパラレルデータを出力することができる。
【００９８】
図１７は、変形例に係るクロック発生装置２０におけるクロックおよびデータの生成例を示すタイミングチャートである。図１８は、図１７に続くタイミングチャートである。
【００９９】
図１７および図１８において、（ａ）は基準クロックを示し、（ｂ）はサブピクセルクロックを示し、（ｃ）はパラレルデータを示し、（ｄ）はパターンデータおよび画素クロックを示し、（ｅ）は指示情報を示し、（ｆ）は、基準クロックのエッジの時刻（ｔ１〜ｔ７）を示す。
【０１００】
まず、時刻ｔ１において、状態がＳ３であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ１に続く時刻ｔ２の変換タイミングから、Ｐ１０のパラレルデータをパラレルシリアル変換して、位相が３／７周期遅れたパターンデータを出力する。
【０１０１】
続いて、時刻ｔ２において、状態がＳ３であり、位相を進める指示情報（−）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ２に続く時刻ｔ３の変換タイミングから、Ｐ２のパラレルデータをパラレルシリアル変換して、位相が２／７周期遅れたパターンデータを出力する。
【０１０２】
この結果、矢印Ｃに示すように、クロック発生装置２０は、画素クロックの位相を１サブピクセルクロック分（１／７周期分）進めることができる。
【０１０３】
続いて、時刻ｔ３において、状態がＳ２であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ３に続く時刻ｔ４の変換タイミングから、Ｐ９のパラレルデータをパラレルシリアル変換して、位相が２／７周期遅れたパターンデータを出力する。
【０１０４】
続いて、時刻ｔ４において、状態がＳ３であり、位相を遅らせる指示情報（＋）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ４に続く時刻ｔ５の変換タイミングから、Ｐ３のパラレルデータをパラレルシリアル変換して、位相が３／７周期遅れたパターンデータを出力する。
【０１０５】
この結果、矢印Ｄに示すように、クロック発生装置２０は、画素クロックの位相を１サブピクセルクロック分（１／７周期分）遅らせることができる。
【０１０６】
続いて、時刻ｔ５において、状態がＳ３であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ５に続く時刻ｔ６の変換タイミングから、Ｐ１０のパラレルデータをパラレルシリアル変換して、位相が３／７周期遅れたパターンデータを出力する。
【０１０７】
続いて、時刻ｔ６において、状態がＳ３であり、位相を維持する指示情報（０）が与えられる。この指示情報に応じて、クロック発生装置２０は、時刻ｔ６に続く時刻ｔ７の変換タイミングから、Ｐ３のパラレルデータをパラレルシリアル変換して、位相が３／７周期遅れたパターンデータを出力する。
【０１０８】
以上のように、本変形例に係るクロック発生装置２０は、ＤＤＲタイプシリアライザ６２を用いた場合も、簡易な構成により、画素クロックの位相を、画素クロックの周期よりも短い単位で精度良く変更することができる。
【０１０９】
（光走査装置２４）
つぎに、光走査装置２４の構成および画素クロックを補正するための情報の一例について説明する。
【０１１０】
図１９は、光走査装置２４の構成の一例を示す図である。光走査装置２４は、光源７２と、反射鏡７４と、回転多面鏡７６と、走査レンズ７８と、開始位置センサ８０とを有する。
【０１１１】
光源７２は、変調装置２２からの駆動信号に応じてレーザ光を発光する。駆動信号は、画素クロックを画像データにより変調した信号である。従って、レーザ光は、画素クロックのタイミングで点灯／消灯される。反射鏡７４は、光源７２から発光されたレーザ光を回転多面鏡７６の側面へと導く。
【０１１２】
回転多面鏡７６は、ポリゴンミラーとも呼ばれる。回転多面鏡７６は、多角形柱（例えば６角柱）の形状を有しており、側面が鏡となっている。回転多面鏡７６は、反射鏡７４から入射したレーザ光を側面において反射して走査レンズ７８へと導く。
【０１１３】
回転多面鏡７６は、軸を中心に回転する。回転多面鏡７６は、回転をすることにより、レーザ光の出射方向を、所定の角度範囲αで連続的に移動させる。より具体的には、回転多面鏡７６は、所定の角度範囲αにおける開始方向α１からレーザ光の出射方向を回転させる。そして、回転多面鏡７６は、終了方向α２に達すると、反射する側面が切り替わり、レーザ光の出射方向が開始方向α１に戻る。このように回転多面鏡７６は、レーザ光の出射方向を、所定の角度範囲α内において繰り返して走査させる。
【０１１４】
走査レンズ７８は、回転多面鏡７６から出射されたレーザ光を透過して、平面状の被露光面８６へと導く。走査レンズ７８は、例えばｆθレンズである。走査レンズ７８は、所定の角度で入射されたレーザ光を、平面状の被露光面８６に対して垂直な方向にそろえて出射する。
【０１１５】
開始位置センサ８０は、レーザ光の走査の開始位置のタイミングを検出する。例えば、開始位置センサ８０は、レーザ光が開始方向α１に出射されたタイミングを検出する。そして、開始位置センサ８０は、開始位置のタイミングを示すスタート信号をクロック発生装置２０に与える。クロック発生装置２０は、スタート信号に基づきレーザ光の照射位置を検出する。
【０１１６】
このような光走査装置２４は、被露光面８６上における所定の範囲β内を、所定の方向（主走査方向）に走査させることができる。また、被露光面８６は、例えば、回転ドラムまたはベルト等により主走査方向に対して垂直な方向（副走査方向）に相対的に移動する。従って、光走査装置２４は、被露光面８６に対して２次元的な範囲にレーザ光を照射することができる。
【０１１７】
図２０は、レーザ光の主走査方向の座標（主走査座標）に対する理想の画素位置から主走査方向の光スポットのズレ量を表す図である。ここで、光源７２が、基準クロックにより変調した駆動信号に応じてレーザ光を発光する場合を考える。
【０１１８】
レーザ光を走査した場合、各画素の露光位置は、装置の光学的、機械的および電気的等の特性により誤差が生じ、理想の画素位置からずれる。例えば、図２０に示すように、１回の走査中に位相が進んだり遅れたりする。具体的には、図２０の例では、１回の走査中において、最初に位相が進み、次の期間で位相が遅れ、最後に位相が進む。
【０１１９】
本実施形態に係るクロック発生装置２０は、レーザ光の画素位置毎に、このような理想の画素位置からのずれ量を補正するような補正量（位相変化方向）を表す位相変化情報を記憶する。これにより、クロック発生装置２０は、装置の光学的、機械的および電気的等の特性により誤差を予め補正した画素クロックを生成して、レーザ光を理想の画素位置に照射させることができる。
【０１２０】
図２１は、光スポットのズレ量を主走査座標の領域毎に直線近似量を示す図である。例えば、画像形成装置１０の製造者は、装置を製造した後の調整時において、基準クロックにより変調した駆動信号に応じてレーザ光を発光して、各画素の露光位置の理想の画素位置からのずれ量を測定する。
【０１２１】
製造者は、測定結果に基づき、例えば、図２１に示すような、主走査座標の領域（一定の範囲）毎にずれ量を直線近似した値（直線近似量）を算出する。そして、製造者は、主走査座標の領域毎に、直線近似量を補正するような位相変化情報を生成して、クロック発生装置２０に記憶させる。このような位相変化情報を記憶するクロック発生装置２０は、レーザ光が照射される主走査座標の領域毎に、位相変化情報に基づき画素クロックの位相をサブピクセル単位で補正する。これにより、クロック発生装置２０は、より簡易に精度良く画素クロックの位相を補正することができる。
【０１２２】
以上、本発明の実施形態を説明したが、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能である。
【符号の説明】
【０１２３】
１０  画像形成装置
２０  クロック発生装置
２２  変調装置
２４  光走査装置
３２  取得部
３４  逓倍部
３６  位相変化情報記憶部
３８  指示部
４０  波形記憶部
４２  シーケンサ
４４  シリアライザ
４６  出力部
５４  状態管理部
５８  選択出力部
６２  ＤＤＲタイプシリアライザ
７２  光源
７４  反射鏡
７６  回転多面鏡
７８  走査レンズ
８０  開始位置センサ
８６  被露光面
【先行技術文献】
【特許文献】
【０１２４】
【特許文献１】特許第４３０５８２７号公報
【特許文献２】特許第４１６５７４６号公報
【特許文献３】特許第４３４１９０８号公報
【特許文献４】特許第３５１２３９７号公報
【図１】
2017193122.tif 000003
【図２】
2017193122.tif 000004
【図３】
2017193122.tif 000005
【図４】
2017193122.tif 000006
【図５】
2017193122.tif 000007
【図６】
2017193122.tif 000008
【図７】
2017193122.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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