(57)【要約】【課題】実装基板への高密度実装、および、実装基板の小型化を実現できる半導体装置を提供する。【解決手段】半導体装置１は、一対の接続用電極部４ａ，４ｂが備えられた実装面２ｂを有する機能素子本体２と、接続用電極部４ａ，４ｂに接合された一対の突起電極６ａ，６ｂとを含む。この構成において、一対の突起電極６ａ，６ｂは、それぞれ、機能素子本体２に対して脚部を成しており、接続用電極部４ａ，４ｂに接合された一端と、機能素子本体２の実装面２ｂから所定の距離を隔てるように突出している他端とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
一対の接続用電極部が備えられた実装面を有する機能素子本体と、
前記一対の接続用電極部に接合された一対の突起電極とを含み、
前記一対の突起電極は、それぞれ、前記接続用電極部に接合された一端と、前記機能素子本体の前記実装面から所定の距離を隔てるように突出している他端とを含み、前記機能素子本体に対して脚部を成している、半導体装置。
【請求項２】
前記一対の突起電極の露出面をそれぞれ被覆する導電性接合材膜をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記一対の突起電極は、それぞれ、その本体部としてＮｉ層またはＣｕ層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記接続用電極部と前記突起電極との間に介在し、それらを電気的にかつ機械的に接合させる導電性接合材をさらに含み、
前記一対の突起電極は、それぞれ、前記導電性接合材に接合され、本体部を形成するＮｉ層を含む、請求項１または２に記載の半導体装置。
【請求項５】
前記接続用電極部と前記突起電極との間に介在し、それらを電気的にかつ機械的に接合させる導電性接合材をさらに含み、
前記一対の突起電極は、それぞれ、本体部を形成するＣｕ層と、前記Ｃｕ層および前記導電性接合材の間に介在し、前記Ｃｕ層への前記導電性接合材の接合材料の拡散を抑制するためのバリア層とを含む、請求項１または２に記載の半導体装置。
【請求項６】
前記突起電極は、ブロック状、ピラー状または柱状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
一対の接続用電極部が備えられた実装面を有する機能素子本体と、前記一対の接続用電極部に接合された一対の突起電極とを含む半導体装置の製造方法であって、
前記一対の突起電極を、基板上に形成する突起電極形成工程と、
前記一対の突起電極の一方に前記一対の接続用電極部の一方が接合され、かつ、前記一対の突起電極の他方に前記一対の接続用電極部の他方が接合されるように、前記機能素子本体を前記一対の突起電極に接合する接合工程と、
前記基板を除去することにより、前記一対の突起電極を前記基板側から前記機能素子本体側に転写する転写工程と、を含む、半導体装置の製造方法。
【請求項８】
前記転写工程後、前記一対の突起電極の露出面を被覆するように導電性接合材膜を形成する工程をさらに含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記突起電極形成工程は、前記一対の突起電極を形成すべき領域を露出させる開口を有するマスクを前記基板上に形成する工程と、前記開口に電極材料を埋設して電極材料層を形成する工程とを含み、
前記転写工程後、前記マスクを除去する工程をさらに含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記突起電極形成工程は、前記一対の突起電極を形成すべき領域を露出させる開口を有するマスクを前記基板上に形成する工程と、前記開口に電極材料を埋設して電極材料層を形成する工程とを含み、
前記突起電極形成工程の後、前記接合工程に先立って、前記マスクを除去する工程をさらに含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記突起電極形成工程は、前記電極材料層の形成工程の後、前記マスクの表面および前記電極材料層の表面が面一となるように、前記マスクおよび前記電極材料層に対して平坦化処理を施す工程を含む、請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記接合工程は、前記機能素子本体と前記一対の突起電極とを導電性接合材を介して接合させる工程を含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記突起電極形成工程は、前記一対の突起電極を形成すべき領域を露出させる開口を有するマスクを前記基板上に形成する工程と、前記開口の深さ方向途中部まで電極材料を埋設して電極材料層を形成する工程とを含み、
前記突起電極形成工程の後、前記開口内における前記電極材料層上に導電性接合材料を埋設して導電性接合材料層を形成する工程と、
前記導電性接合材料層を形成する工程の後、前記接合工程に先立って、前記マスクの表面および前記導電性接合材料層の表面が面一となるように、前記マスクおよび前記導電性接合材料層に対して平坦化処理を施す工程と、をさらに含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１４】
前記接合工程は、前記機能素子本体と前記一対の突起電極とを前記導電性接合材料層を介して接合させる工程を含む、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるチップ部品と称される超小型の半導体装置およびその製造方法に関する。より詳細には、機能素子本体に接合された一対の突起電極を備え、当該突起電極が半導体製造工程を用いて作られている半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般的に、チップ部品には、一対の接続用電極部が備えられた実装面を有する機能素子本体が含まれる。特許文献１には、このようなチップ部品の一例として、セラミック誘電体層と内部電極とが交互に積層された積層体が機能素子本体として採用された、積層型のセラミック電子部品が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１２７５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置（チップ部品）の微細化に伴って、実装基板への複数個の半導体装置の高密度実装化や、実装基板の小型化が求められている。しかし、特許文献１に開示されたようなチップ部品を実装基板に複数個実装する場合、複数個のチップ部品を同一平面上に並べて配置して実装（いわゆる２Ｄ実装）しなければならないため、複数個のチップ部品による実装基板の専有面積が増大する。複数個のチップ部品を近接配置させて実装することも考えられるが、実際には、複数個のチップ部品は配線ルールの制限を受けるから、近接配置による複数個のチップ部品の高密度実装化や、実装基板の小型化には限界が存在するという課題がある。
【０００５】
そこで、本発明は、実装基板への高密度実装、および、実装基板の小型化を実現できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、一対の接続用電極部が備えられた実装面を有する機能素子本体と、前記一対の接続用電極部に接合された一対の突起電極とを含む。この構成において、前記一対の突起電極は、それぞれ、前記機能素子本体に対して脚部を成しており、前記接続用電極部に接合された一端と、前記機能素子本体の前記実装面から所定の距離を隔てるように突出している他端とを含む。
【発明の効果】
【０００７】
上記半導体装置によれば、実装基板に実装する際、機能素子本体を突起電極の高さの分だけ実装基板から浮かせた状態で実装できる。これにより、機能素子本体と実装基板との間に、別の部品の実装に利用できる空間（領域）を作ることができる。たとえば、この空間（領域）の実装基板上に、小型の部品をさらに配置して実装することによって、機能素子本体と小型の部品とが平面視で少なくとも一部が重なった状態で実装された、いわゆる３Ｄ実装を実現できる。これにより、配線ルールの制限を緩和できるから、２Ｄ実装では達成し得ない実装基板への高密度実装や、実装基板の小型化が実現できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す斜視図である。
【図２】図２は、図１に示すII-II線に沿う縦断面図である。
【図３】図３は、図１に示す半導体装置が実装基板に実装された状態を示す断面図である。
【図４】図４は、図１に示す半導体装置の第１の製造方法を示すフローチャートである。
【図５Ａ】図５Ａは、図４に示す製造方法の一製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す断面図である。
【図６】図６は、図１に示す半導体装置の第２の製造方法を示すフローチャートである。
【図７Ａ】図７Ａは、図６に示す製造方法の一製造工程を示す断面図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す断面図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す断面図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す断面図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す断面図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す断面図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す断面図である。
【図７Ｈ】図７Ｈは、図７Ｇの次の工程を示す断面図である。
【図８】図８は、図１に示す半導体装置の第３の製造方法を示すフローチャートである。
【図９】図９は、本発明の第２実施形態に係る半導体装置を示す斜視図である。
【図１０】図１０は、図９に示すX-X線に沿う縦断面図である。
【図１１】図１１は、図９に示す半導体装置の製造方法を示すフローチャートである。
【図１２Ａ】図１２Ａは、図１１に示す製造方法の一製造工程を示す断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの次の工程を示す断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂの次の工程を示す断面図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの次の工程を示す断面図である。
【図１２Ｅ】図１２Ｅは、図１２Ｄの次の工程を示す断面図である。
【図１２Ｆ】図１２Ｆは、図１２Ｅの次の工程を示す断面図である。
【図１２Ｇ】図１２Ｇは、図１２Ｆの次の工程を示す断面図である。
【図１２Ｈ】図１２Ｈは、図１２Ｇの次の工程を示す断面図である。
【図１２Ｉ】図１２Ｉは、図１２Ｈの次の工程を示す断面図である。
【図１２Ｊ】図１２Ｊは、図１２Ｉの次の工程を示す断面図である。
【図１３】図１３は、本発明の第３実施形態に係る半導体装置を示す縦断面図である。
【図１４】図１４は、図１３に示す半導体装置の製造方法を示すフローチャートである。
【図１５Ａ】図１５Ａは、図１１に示す製造方法の一製造工程を示す断面図である。
【図１５Ｂ】図１５Ｂは、図１５Ａの次の工程を示す断面図である。
【図１５Ｃ】図１５Ｃは、図１５Ｂの次の工程を示す断面図である。
【図１５Ｄ】図１５Ｄは、図１５Ｃの次の工程を示す断面図である。
【図１５Ｅ】図１５Ｅは、図１５Ｄの次の工程を示す断面図である。
【図１５Ｆ】図１５Ｆは、図１５Ｅの次の工程を示す断面図である。
【図１５Ｇ】図１５Ｇは、図１５Ｆの次の工程を示す断面図である。
【図１５Ｈ】図１５Ｈは、図１５Ｇの次の工程を示す断面図である。
【図１５Ｉ】図１５Ｉは、図１５Ｈの次の工程を示す断面図である。
【図１５Ｊ】図１５Ｊは、図１５Ｉの次の工程を示す断面図である。
【図１６】図１６は、図６に示す第２の製造方法の変形例を示すフローチャートである。
【図１７Ａ】図１７Ａは、図１６に示す製造方法の一製造工程を示す断面図である。
【図１７Ｂ】図１７Ｂは、図１７Ａの次の工程を示す断面図である。
【図１７Ｃ】図１７Ｃは、図１７Ｂの次の工程を示す断面図である。
【発明を実施するための形態】
【０００９】
以下では、本発明の実施形態に係る形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１を示す斜視図である。図２は、図１に示すII-II線に沿う縦断面図である。
図１および図２を参照して、半導体装置１は、いわゆるチップ部品と称される超小型の電子部品の一つであり、略直方体の機能素子本体２を含む。機能素子本体２は、セラミック等の絶縁材料により形成されていてもよいし、シリコン等の半導体材料により形成されていてもよい。機能素子本体２の長辺の長さは、たとえば０．６ｍｍ以上２．０ｍｍ以下であり、機能素子本体２の短辺の長さは、たとえば０．３ｍｍ以上１．０ｍｍ以下である。機能素子本体２の厚さは、たとえば０．１ｍｍ程度である。
【００１０】
機能素子本体２は、一対の主面２ａ，２ｂと、一対の主面２ａ，２ｂを接続する４つの側面２ｃとを含む。機能素子本体２の一対の主面２ａ，２ｂのうち一方の主面２ｂは、機能素子本体２が実装基板に実装される際に、当該実装基板に対向する実装面（以下、「実装面２ｂ」という。）とされている。機能素子本体２には、抵抗、コンデンサ、インダクタ、ダイオード等、種々の機能素子が採用される。
【００１１】
機能素子本体２の長手方向両端部には、一対の端子電極３ａ，３ｂが形成されている。一対の端子電極３ａ，３ｂは、いずれも、機能素子本体２の一対の主面２ａ，２ｂおよび３方の側面２ｃを被覆するように形成されている。一対の端子電極３ａ，３ｂにおいて、機能素子本体２の実装面２ｂ側に設けられた部分が、外部と接続される接続用電極部４ａ，４ｂとされている。
【００１２】
半導体装置１の一つの特徴は、一対の接続用電極部４ａ，４ｂにそれぞれ接合された一対の突起電極６ａ，６ｂを備えていることである。半導体装置１は、一対の突起電極６ａ，６ｂを備えることにより、実装基板への高密度実装化、および、実装基板の小型化を実現しようとするものである。
一対の突起電極６ａ，６ｂは、Ｎｉ層をその本体部として含む。一対の突起電極６ａ，６ｂは、Ｎｉ層の単層構造からなる。一対の突起電極６ａ，６ｂは、平面視で一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂに沿って形成されており、機能素子本体２の短手方向に延びるブロック状とされている。一対の突起電極６ａ，６ｂは、ピラー状または柱状に形成されていてもよい。
【００１３】
一対の突起電極６ａ，６ｂは、それぞれ、接続用電極部４ａ，４ｂに電気的にかつ機械的に接合された一端面７と、一端面７の反対面であり、当該一端面７から予め定める距離を隔てて設けられ、実装基板に実装される実装用電極面としての他端面８（以下、「実装用電極面８」という。）と、一端面７および実装用電極面８の各周縁部を接続する４つの側面９とを有している。一対の突起電極６ａ，６ｂにおいて、一端面７と実装用電極面８との間には、所定の高さＨが設定されている。
【００１４】
一対の突起電極６ａ，６ｂは、半田または金属ペーストからなる導電性接合材層５を介して一対の接続用電極部４ａ，４ｂに接合されている。導電性接合材層５は、本実施形態では、Ｓｎ−Ｓｂ合金からなる半田層である。
半導体装置１は、さらに、一対の突起電極６ａ，６ｂの露出面（実装用電極面８および側面９）をそれぞれ被覆する一対の導電性接合材膜２１ａ，２１ｂを備えていることを、もう一つの特徴としている。一対の導電性接合材膜２１ａ，２１ｂは、一対の突起電極６ａ，６ｂの露出面に加えて、一対の端子電極３ａ，３ｂの露出面も被覆している。一対の導電性接合材膜２１ａ，２１ｂは、たとえばＳｎを含む半田めっき膜である。
【００１５】
図３は、図１に示す半導体装置１が実装基板３０に実装された状態を示す断面図である。
図３を参照して、実装基板３０の一方主面側には、一対の第１配線３１および第２配線３２が間隔を空けて配置されている。そして、これら第１配線３１および第２配線３２の間の領域に、一対の第３配線３３および第４配線３４が間隔を空けて配置されている。
【００１６】
半導体装置１は、一方の突起電極６ａが導電性接合材膜２１ａを介して第１配線３１に接合され、他方の突起電極６ｂが導電性接合材膜２１ｂを介して第２配線３２に接合されることによって、実装基板３０に実装されている。機能素子本体２は、一対の突起電極６ａ，６ｂの高さＨの分、実装基板３０から浮かせた状態で実装基板３０に実装されている。
【００１７】
この状態で、機能素子本体２と実装基板３０との間には、別の部品の実装に利用できる空間（領域）Ｓが形成されている。図４では、この空間Ｓ内の実装基板３０上に、半導体装置１よりも小型の電子部品３６が実装されている。小型の電子部品３６は、機能素子本体３７と、一対の端子電極３８ａ，３８ｂとを含む。小型の電子部品３６は、一対の端子電極３８ａ，３８ｂが、半田３５を介して第３配線３３および第４配線３４に接合されることによって、実装基板３０に実装されている。
【００１８】
このように、半導体装置１によれば、機能素子本体２と小型の電子部品３６が平面視で少なくとも一部が重なった状態で実装された、いわゆる３Ｄ実装を実現できる。これにより、配線ルールの制限を緩和できるから、２Ｄ実装では達成し得ない複数個の半導体装置１の高密度実装化や、実装基板３０の小型化が実現される。
また、半導体装置１によれば、一対の突起電極６ａ，６ｂの露出面（実装用電極面８および側面９）が導電性接合材膜２１ａ，２１ｂにより被覆されており、導電性接合材膜２１ａ，２１ｂの溶融によって、一対の突起電極６ａ，６ｂが実装基板３０に実装される。
【００１９】
したがって、実装の際に、半田等の導電性接合材を比較的小さい一対の突起電極６ａ，６ｂに接触するように配置する必要がないので、手間取ることなく半導体装置１を実装できる。また、過不足のない適切な量の導電性接合材膜２１ａ，２１ｂによって、一対の突起電極６ａ，６ｂを実装基板３０に実装できるから、実装の信頼性を高めることができる。
【００２０】
次に、半導体装置１の３つの製造方法について説明する。以下、一つの製造方法を第１の製造方法とし、別の製造方法を第２の製造方法とし、残りの製造方法を第３の製造方法として、順に説明する。
＜第１の製造方法＞
図４は、図１に示す半導体装置１の第１の製造方法を示すフローチャートである。図５Ａ〜図５Ｇは、図４に示す製造方法の一製造工程を示す断面図である。なお、半導体装置１の第１の製造方法では、複数個の半導体装置１が同時に製造されるが、図５Ａ〜図５Ｇでは、１つの半導体装置１が形成される領域のみを取り出して示している。
【００２１】
半導体装置１を製造するにあたり、まず、図５Ａに示すように、後の工程において一対の突起電極６ａ，６ｂを機能素子本体２側に転写するための転写用基板４１が用意される（ステップＳ１）。転写用基板４１は、平板状のＣｕ基板であってもよい。
次に、図５Ｂを参照して、転写用基板４１全域を被覆するようにレジストマスク４３が形成される（ステップＳ２）。次に、一対の突起電極６ａ，６ｂを形成すべき領域を露出させるようにレジストマスク４３が露光および現像される。これにより、レジストマスク４３に一対の開口４４ａ，４４ｂが形成される。
【００２２】
次に、図５Ｃを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する転写用基板４１上にＮｉがめっき成長させられる（ステップＳ３）。この工程において、Ｎｉの成長面が、レジストマスク４３の表面よりも若干転写用基板４１側に位置する深さまで、Ｎｉがめっき成長させられる。これにより、一対の突起電極６ａ，６ｂが形成される。次に、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する一対の突起電極６ａ，６ｂ上にＳｎ−Ｓｂ合金がめっき成長させられる（ステップＳ４）。これにより、導電性接合材層５が形成される。
【００２３】
次に、図５Ｄを参照して、エッチングにより、レジストマスク４３が除去される（ステップＳ５）。次に、図５Ｅを参照して、機能素子本体２が、一対の突起電極６ａ，６ｂに接合される（ステップＳ６）。この工程において、一方の接続用電極部４ａが導電性接合材層５を介して一方の突起電極６ａに接合され、他方の接続用電極部４ｂが導電性接合材層５を介して他方の突起電極６ｂに接合される。
【００２４】
次に、図５Ｆを参照して、たとえばエッチングにより、転写用基板４１が除去される（ステップＳ７）。これにより、一対の突起電極６ａ，６ｂが、転写用基板４１側から機能素子本体２側に転写される。
次に、図５Ｇを参照して、たとえば電界めっきにより、一対の突起電極６ａ，６ｂの露出面および一対の端子電極３ａ，３ｂの露出面にＳｎが成長させられて、それらを被覆する導電性接合材膜２１ａ，２１ｂが形成される。なお、電界めっきとして、複数個の半導体装置１の一対の突起電極６ａ，６ｂの露出面にＳｎを同時にめっき成長させる、バレルめっきが採用されてもよい。このようにして、半導体装置１が製造される。
【００２５】
以上、本実施形態の第１の製造方法によれば、半導体製造工程を用いているから、比較的小さい一対の突起電極６ａ，６ｂを機能素子本体２の接続用電極部４ａ，４ｂと接するように容易に作り込むことができる。
＜第２の製造方法＞
図６は、図１に示す半導体装置１の第２の製造方法を示すフローチャートである。図７Ａ〜図７Ｈは、図６に示す製造方法の一製造工程を示す断面図である。なお、半導体装置１の第２の製造方法では、複数個の半導体装置１が同時に製造されるが、図７Ａ〜図７Ｈでは、１つの半導体装置１が形成される領域のみを取り出して示している。
【００２６】
半導体装置１を製造するにあたり、まず、図７Ａに示すように、後の工程において一対の突起電極６ａ，６ｂを機能素子本体２側に転写するための転写用基板４１が用意される（ステップＳ１１）。転写用基板４１は、平板状のＣｕ基板であってもよい。
次に、図７Ｂを参照して、転写用基板４１全域を被覆するようにレジストマスク４３が形成される（ステップＳ１２）。次に、一対の突起電極６ａ，６ｂを形成すべき領域を露出させるようにレジストマスク４３が露光および現像される。これにより、レジストマスク４３に一対の開口４４ａ，４４ｂが形成される。
【００２７】
次に、図７Ｃを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する転写用基板４１上にＮｉがめっき成長させられる（ステップＳ１３）。この工程において、Ｎｉの成長面が、一対の開口４４ａ，４４ｂの深さ方向途中部に位置する深さまで、Ｎｉがめっき成長させられる。これにより、一対の突起電極６ａ，６ｂとなるＮｉ層４５が形成される。なお、Ｎｉの成長面が、レジストマスク４３の表面よりも上方に突出するようにＮｉ層４５が形成されてもよい。
【００２８】
次に、図７Ｄを参照して、レジストマスク４３の表面およびＮｉ層４５の表面が面一となるように、レジストマスク４３およびＮｉ層４５に対して平坦化処理が施される（ステップＳ１４）。レジストマスク４３の表面およびＮｉ層４５の表面は、研磨または研削によって平坦化されてもよい。これにより、一対の突起電極６ａ，６ｂが形成される。
次に、図７Ｅを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する一対の突起電極６ａ，６ｂ上にＳｎ−Ｓｂ合金がめっき成長させられる（ステップＳ１５）。これにより、導電性接合材層５が形成される。
【００２９】
次に、図７Ｆを参照して、機能素子本体２が、一対の突起電極６ａ，６ｂに接合される（ステップＳ１６）。この工程において、一方の接続用電極部４ａが導電性接合材層５を介して一方の突起電極６ａに接合され、他方の接続用電極部４ｂが導電性接合材層５を介して他方の突起電極６ｂに接合される。
この工程において、機能素子本体２は、平坦化処理が施された後の高さがほぼ揃った一対の突起電極６ａ，６ｂ上に接合される。したがって、機能素子本体２は、転写用基板４１の主面に対して平行（水平）となるように一対の突起電極６ａ，６ｂ上に接合される。
【００３０】
次に、図７Ｇを参照して、たとえばエッチングにより、転写用基板４１が除去される（ステップＳ１７）。これにより、一対の突起電極６ａ，６ｂが、レジストマスク４３と共に、転写用基板４１側から機能素子本体２側に転写される。
次に、図７Ｈを参照して、たとえばエッチングにより、レジストマスク４３が除去される（ステップＳ１８）。次に、たとえば電界めっきにより、一対の突起電極６ａ，６ｂの露出面および一対の端子電極３ａ，３ｂの露出面にＳｎが成長させられて、それらを被覆する導電性接合材膜２１ａ，２１ｂが形成される（ステップＳ１９）。なお、電界めっきとして、複数個の半導体装置１の一対の突起電極６ａ，６ｂの露出面にＳｎを同時にめっき成長させる、バレルめっきが採用されてもよい。このようにして、半導体装置１が製造される。
【００３１】
以上、本実施形態の第２の製造方法によれば、半導体製造工程を用いているから、比較的小さい一対の突起電極６ａ，６ｂを機能素子本体２の接続用電極部４ａ，４ｂと接するように容易に作り込むことができる。
また、第２の製造方法によれば、ステップＳ１４の平坦化処理工程（図７Ｄも参照）が実行されるから、一対の突起電極６ａ，６ｂの高さＨを略等しく形成できる。そして、この高さＨが揃った一対の突起電極６ａ，６ｂに機能素子本体２を水平に接合させることができる。よって、図３を参照して、機能素子本体２と実装基板３０との間の高さばらつきを抑制できるので、小型の電子部品３６との接触を効果的に回避できる。その結果、良好な３Ｄ実装を実現できる半導体装置１を提供できる。
【００３２】
＜第３の製造方法＞
図８は、図１に示す半導体装置１の第３の製造方法を示すフローチャートである。第３の製造方法では、前述のレジストマスク４３を除去する工程（ステップＳ１８）が、導電性接合材層５を形成する工程（ステップＳ１５）の後、機能素子本体２を接合する工程（ステップＳ１６）に先立って実行されている。第３の製造方法におけるその他の工程は、前述の第２の製造方法と同様である。
【００３３】
機能素子本体２の接合工程（ステップＳ１６）では、機能素子本体２に熱が加えられる（図７Ｆも併せて参照）。機能素子本体２の加熱の際にレジストマスク４３が存在していると、当該レジストマスク４３の一部が硬化（変質）する結果、ステップＳ１８におけるレジストマスク４３を除去するためのエッチング時間が長期化する虞がある。
そこで、第３の製造方法では、導電性接合材層５を形成する工程（ステップＳ１５）の後、機能素子本体２を接合する工程（ステップＳ１６）に先立って、レジストマスク４３を除去する工程（ステップＳ１８）を実行している。これにより、レジストマスク４３が加熱されるのを回避できる。よって、加熱される前工程で、レジストマスク４３をエッチングによって容易に除去できるから、一対の突起電極６ａ，６ｂを効率よく、かつ、良好に形成できる。
【００３４】
＜第２実施形態＞
図９は、本発明の第２実施形態に係る半導体装置５１を示す斜視図である。図１０は、図９に示すX-X線に沿う縦断面図である。図９および図１０において、前述の第１実施形態において示された構成については、同一の参照符号を付して説明を省略する。
図９および図１０を参照して、半導体装置５１は、いわゆるチップ部品と称される超小型の部品であり、前述の機能素子本体２を含む。機能素子本体２の長手方向両端部には、前述の一対の端子電極３ａ，３ｂが形成されている。
【００３５】
半導体装置５１の一つの特徴は、一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂにそれぞれ接合された一対の突起電極５２ａ，５２ｂを備えていることである。半導体装置５１は、一対の突起電極５２ａ，５２ｂを備えることにより、実装基板への高密度実装化、および、実装基板の小型化を実現しようとするものである。
一対の突起電極５２ａ，５２ｂは、平面視で一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂに沿って形成されており、機能素子本体２の短手方向に延びるブロック状とされている。一対の突起電極５２ａ，５２ｂは、ピラー状または柱状に形成されていてもよい。
【００３６】
一対の突起電極５２ａ，５２ｂは、それぞれ、接続用電極部４ａ，４ｂに電気的にかつ機械的に接合された一端面５３と、一端面５３の反対面であり、当該一端面５３から予め定める距離を隔てて設けられ、実装基板に実装される実装用電極面としての他端面５４（以下、「実装用電極面５４」という。）と、一端面５３および実装用電極面５４の各周縁部を接続する４つの側面５５とを有している。一対の突起電極５２ａ，５２ｂにおいて、一端面５３と実装用電極面５４との間には、所定の高さＨが設定されている。
【００３７】
一対の突起電極５２ａ，５２ｂは、前述の導電性接合材層５を介して一対の接続用電極部４ａ，４ｂに接合されており、実装用電極面５４側から順に、第１電極層５６、第２電極層５７およびバリア層５８を含む。
第１電極層５６は、複数の電極材料膜が積層された積層構造からなるシード層である。複数の電極材料膜には、実装用電極面５４側から順に、Ｔｉ膜５９およびＣｕ膜６０が含まれる。第１電極層５６において、Ｔｉ膜５９に代えてＮｉ膜が採用されてもよい。第２電極層５７は、Ｃｕめっき層からなり、一対の突起電極５２ａ，５２ｂの本体部を形成している。バリア層５８は、Ｎｉめっき層を含み、導電性接合材層５の接合材料が第２電極層５７中に拡散するのを抑制する。
【００３８】
半導体装置５１は、さらに、一対の突起電極５２ａ，５２ｂの露出面（実装用電極面５４および側面５５）をそれぞれ被覆する一対の導電性接合材膜２１ａ，２１ｂを備えていることを、もう一つの特徴としている。一対の導電性接合材膜２１ａ，２１ｂは、一対の突起電極５２ａ，５２ｂの露出面に加えて、一対の端子電極３ａ，３ｂの露出面も被覆している。一対の導電性接合材膜２１ａ，２１ｂは、たとえばＳｎを含む半田めっき膜である。
【００３９】
以上、本実施形態の構成によっても、前述の第１実施形態において述べた効果とほぼ同様の効果を奏することができる。
図１１は、図９に示す半導体装置５１の製造方法を示すフローチャートである。図１２Ａ〜図１２Ｊは、図１１に示す製造方法の一製造工程を示す断面図である。なお、半導体装置５１の製造方法では、複数個の半導体装置５１が同時に製造されるが、図１２Ａ〜図１２Ｊでは、１つの半導体装置５１が形成される領域のみを取り出して示している。
【００４０】
半導体装置５１を製造するにあたり、まず、図１２Ａに示すように、後の工程において一対の突起電極５２ａ，５２ｂを機能素子本体２側に転写するための転写用基板４１が用意される（ステップＳ２１）。転写用基板４１は、平板状のＳｉ基板であってもよい。
次に、図１２Ｂを参照して、たとえばスパッタ法により、転写用基板４１上に、Ｔｉ膜５９およびＣｕ膜６０が順に形成される。この工程において、Ｔｉ膜５９に代えてＮｉ膜が形成されてもよい。これにより、複数の電極材料膜の積層構造からなる第１電極層５６（シード層）が形成される（ステップＳ２２）。
【００４１】
次に、図１２Ｃを参照して、第１電極層５６全域を被覆するようにレジストマスク４３が形成される（ステップＳ２３）。次に、一対の突起電極５２ａ，５２ｂを形成すべき領域を露出させるようにレジストマスク４３が露光および現像される。これにより、レジストマスク４３に一対の開口４４ａ，４４ｂが形成される。
次に、図１２Ｄを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する第１電極層５６上にＣｕがめっき成長させられる（ステップＳ２４）。この工程において、Ｃｕの成長面が、一対の開口４４ａ，４４ｂの深さ方向途中部に位置する深さまで、Ｃｕがめっき成長させられる。これにより、第２電極層５７が形成される。
【００４２】
次に、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する一対の第２電極層５７上にＮｉがめっき成長させられる（ステップＳ２５）。この工程において、Ｎｉの成長面が、レジストマスク４３の表面よりも若干転写用基板４１側に位置する深さまで、Ｎｉがめっき成長させられる。これにより、バリア層５８が形成される。なお、Ｎｉの成長面が、レジストマスク４３の表面よりも上方に突出するようにバリア層５８が形成されてもよい。
【００４３】
次に、図１２Ｅを参照して、レジストマスク４３の表面およびバリア層５８の表面が面一となるように、レジストマスク４３およびバリア層５８に対して平坦化処理が施される（ステップＳ２６）。レジストマスク４３の表面およびバリア層５８の表面は、研磨または研削によって平坦化されてもよい。このようにして、一対の突起電極５２ａ，５２ｂが形成される。
【００４４】
次に、図１２Ｆを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する一対の突起電極５２ａ，５２ｂ上にＳｎ−Ｓｂ合金がめっき成長させられる（ステップＳ２７）。これにより、導電性接合材層５が形成される。
次に、図１２Ｇを参照して、レジストマスク４３がエッチングにより除去され、第１電極層５６の不要な部分がエッチングにより除去される（ステップＳ２８）。次に、図１２Ｈを参照して、機能素子本体２が、一対の突起電極５２ａ，５２ｂに接合される（ステップＳ２９）。この工程において、一方の接続用電極部４ａが導電性接合材層５を介して一方の突起電極５２ａに接合され、他方の接続用電極部４ｂが導電性接合材層５を介して他方の突起電極５２ｂに接合される。
【００４５】
次に、図１２Ｉを参照して、たとえばエッチングにより、転写用基板４１が除去される（ステップＳ３０）。これにより、一対の突起電極５２ａ，５２ｂが、転写用基板４１側から機能素子本体２側に転写される。
次に、図１２Ｊを参照して、たとえば電界めっきにより、一対の突起電極５２ａ，５２ｂの露出面および一対の端子電極３ａ，３ｂの露出面にＳｎが成長させられて、それらを被覆する導電性接合材膜２１ａ，２１ｂが形成される。なお、電界めっきとして、複数個の半導体装置５１の一対の突起電極５２ａ，５２ｂの露出面にＳｎを同時にめっき成長させる、バレルめっきが採用されてもよい。このようにして、半導体装置５１が製造される。
【００４６】
以上、本実施形態の製造方法によれば、半導体製造工程を用いているから、比較的小さい一対の突起電極５２ａ，５２ｂを機能素子本体２の接続用電極部４ａ，４ｂと接するように容易に作り込むことができる。
＜第３実施形態＞
図１３は、本発明の第３実施形態に係る半導体装置６１を示す縦断面図である。図１３において、前述の第１実施形態において示された構成については、同一の参照符号を付して説明を省略する。
【００４７】
図１３を参照して、半導体装置６１は、いわゆるチップ部品と称される超小型の部品であり、前述の機能素子本体２を含む。機能素子本体２の長手方向両端部には、前述の一対の端子電極３ａ，３ｂが形成されている。
半導体装置６１の一つの特徴は、一対の接続用電極部４ａ，４ｂにそれぞれ接合された一対の突起電極６２ａ，６２ｂを備えていることである。半導体装置６１は、一対の突起電極６２ａ，６２ｂを備えることにより、実装基板への高密度実装化、および、実装基板の小型化を実現しようとするものである。
【００４８】
一対の突起電極６２ａ，６２ｂは、平面視で一対の端子電極３ａ，３ｂの接続用電極部４ａ，４ｂに沿って形成されており、機能素子本体２の短手方向に延びるブロック状とされている。一対の突起電極６２ａ，６２ｂは、ピラー状または柱状に形成されていてもよい。
一対の突起電極６２ａ，６２ｂは、それぞれ、接続用電極部４ａ，４ｂに電気的にかつ機械的に接合された一端面６３と、一端面６３の反対面であり、当該一端面６３から予め定める距離を隔てて設けられ、実装基板に実装される実装用電極面としての他端面６４（以下、「実装用電極面６４」という。）と、一端面６３および実装用電極面６４の各周縁部を接続する４つの側面６５とを有している。一対の突起電極６２ａ，６２ｂにおいて、一端面６３と実装用電極面６４との間には、所定の高さＨが設定されている。
【００４９】
一対の突起電極６２ａ，６２ｂは、いずれも、前述の導電性接合材層５を介して一対の接続用電極部４ａ，４ｂに接合されており、実装用電極面５４側から順に、本体部６６と、バリア層６７とを含む。本体部６６は、Ｃｕめっき層からなる。バリア層６７は、Ｎｉめっき層を含み、導電性接合材層５の接合材料が本体部６６中に拡散するのを抑制する。
半導体装置６１は、さらに、一対の突起電極６２ａ，６２ｂの露出面（実装用電極面６４および側面６５）をそれぞれ被覆する一対の導電性接合材膜２１ａ，２１ｂを備えていることを、もう一つの特徴としている。一対の導電性接合材膜２１ａ，２１ｂは、一対の突起電極６２ａ，６２ｂの露出面に加えて、一対の端子電極３ａ，３ｂの露出面も被覆している。一対の導電性接合材膜２１ａ，２１ｂは、たとえばＳｎを含む半田めっき膜である。
【００５０】
以上、本実施形態の構成によっても、前述の第１実施形態において述べた効果とほぼ同様の効果を奏することができる。
図１４は、図１３に示す半導体装置６１の製造方法を示すフローチャートである。図１５Ａ〜図１５Ｊは、図１４に示す製造方法の一製造工程を示す断面図である。なお、半導体装置６１の製造方法では、複数個の半導体装置６１が同時に製造されるが、図１５Ａ〜図１５Ｊでは、１つの半導体装置６１が形成される領域のみを取り出して示している。
【００５１】
半導体装置６１を製造するにあたり、まず、図１５Ａに示すように、後の工程において一対の突起電極６２ａ，６２ｂを機能素子本体２側に転写するための転写用基板４１が用意される（ステップＳ４１）。転写用基板４１は、平板状のＣｕ基板であってもよい。
次に、図１５Ｂを参照して、たとえばスパッタ法により、転写用基板４１上に、Ｔｉ膜７０およびＣｕ膜７１が順に形成される。この工程において、Ｔｉ膜７０に代えてＮｉ膜が形成されてもよい。これにより、複数の電極材料膜の積層構造からなるシード層７２が形成される（ステップＳ４２）。
【００５２】
次に、図１５Ｃを参照して、シード層７２全域を被覆するようにレジストマスク４３が形成される（ステップＳ４３）。次に、一対の突起電極６２ａ，６２ｂを形成すべき領域を露出させるようにレジストマスク４３が露光および現像される。これにより、レジストマスク４３に一対の開口４４ａ，４４ｂが形成される。
次に、図１５Ｄを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出するシード層７２上にＣｕがめっき成長させられる（ステップＳ４４）。この工程において、Ｃｕの成長面が、一対の開口４４ａ，４４ｂの深さ方向途中部に位置する深さまで、Ｃｕがめっき成長させられる。これにより、一対の突起電極６２ａ，６２ｂの本体部６６が形成される。
【００５３】
次に、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する一対の本体部６６上にＮｉがめっき成長させられる（ステップＳ４５）。この工程において、Ｎｉの成長面が、レジストマスク４３の表面よりも若干転写用基板４１側に位置する深さまで、Ｎｉがめっき成長させられる。これにより、バリア層６７が形成される。なお、Ｎｉの成長面が、レジストマスク４３の表面よりも上方に突出するようにバリア層６７が形成されてもよい。
【００５４】
次に、図１５Ｅを参照して、レジストマスク４３の表面およびバリア層６７の表面が面一となるように、レジストマスク４３およびバリア層６７に対して平坦化処理が施される（ステップＳ４６）。レジストマスク４３の表面およびバリア層６７の表面は、研磨または研削によって平坦化されてもよい。このようにして、一対の突起電極６２ａ，６２ｂが形成される。
【００５５】
次に、図１５Ｆを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する一対の突起電極６２ａ，６２ｂ上にＳｎ−Ｓｂ合金がめっき成長させられる（ステップＳ４７）。これにより、導電性接合材層５が形成される。
次に、図１５Ｇを参照して、機能素子本体２が、一対の突起電極６２ａ，６２ｂに接合される（ステップＳ４８）。この工程において、一方の接続用電極部４ａが導電性接合材層５を介して一方の突起電極５２ａに接合され、他方の接続用電極部４ｂが導電性接合材層５を介して他方の突起電極５２ｂに接合される。
【００５６】
次に、図１５Ｈを参照して、たとえばエッチングにより、転写用基板４１が除去される（ステップＳ４９）。これにより、一対の突起電極６２ａ，６２ｂが、シード層７２と共に、転写用基板４１側から機能素子本体２側に転写される。次に、図５Ｉを参照して、シード層７２がエッチングにより除去され、レジストマスク４３がエッチングにより除去される（ステップＳ５０）。
【００５７】
次に、図１５Ｊを参照して、たとえば電界めっきにより、一対の突起電極６２ａ，６２ｂの露出面および一対の端子電極３ａ，３ｂの露出面にＳｎが成長させられて、それらを被覆する導電性接合材膜２１ａ，２１ｂが形成される。なお、電界めっきとして、複数個の半導体装置の一対の突起電極６２ａ，６２ｂの露出面にＳｎをめっき成長させる、バレルめっきが採用されてもよい。このようにして、半導体装置６１が製造される。
【００５８】
以上、本実施形態の製造方法によれば、半導体製造工程を用いているから、比較的小さい一対の突起電極６２ａ，６２ｂを機能素子本体２の接続用電極部４ａ，４ｂと接するように容易に作り込むことができる。
以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
【００５９】
たとえば、前述の各実施形態では、一対の導電性接合材膜２１ａ，２１ｂが、一対の突起電極６ａ，６ｂ，５２ａ，５２ｂ，６２ａ，６２ｂの露出面に加えて、一対の端子電極３ａ，３ｂの露出面も被覆している例について説明した。しかし、一対の突起電極６ａ，６ｂ，５２ａ，５２ｂ，６２ａ，６２ｂの露出面のみにＳｎめっき処理を施すことにより、当該露出面のみが導電性接合材膜２１ａ，２１ｂにより被覆されている構成が採用されてもよい。また、一対の突起電極６ａ，６ｂ，５２ａ，５２ｂ，６２ａ，６２ｂの実装用電極面８，５４，６４のみにＳｎめっき処理を施すことにより、当該実装用電極面８，５４，６４のみが導電性接合材膜２１ａ，２１ｂにより被覆されている構成が採用されてもよい。
【００６０】
また、前述の第１実施形態に係る第２の製造方法（図６も併せて参照）では、平坦化処理（ステップＳ１４）の後に、導電性接合材層５の形成工程（ステップＳ１５）が実行される例について説明した。しかし、これに代えて、図１６および図１７Ａ〜図１７Ｃに示す製造方法が適用されてもよい。
図１６は、図６に示す第２の製造方法の変形例を示すフローチャートである。図１７Ａ〜図１７Ｃは、図１６に示す製造方法の一製造工程を示す断面図である。
【００６１】
図１６を参照して、第２の製造方法の変形例では、一対の突起電極６ａ，６ｂを形成する工程（ステップＳ１３）の後、平坦化処理工程（ステップＳ１４）に先立って、導電性接合材層５を形成する工程（ステップＳ１５）が実行されている。
より詳細には、図１７Ａを参照して、たとえば電界めっきにより、一対の開口４４ａ，４４ｂから露出する転写用基板４１上にＮｉがめっき成長させられる（ステップＳ１３）。この工程において、Ｎｉの成長面が、一対の開口４４ａ，４４ｂの深さ方向途中部に位置する深さまで、Ｎｉがめっき成長させられる。これにより、一対の突起電極６ａ，６ｂとなるＮｉ層４５が形成される。
【００６２】
次に、図１７Ｂを参照して、一対の開口４４ａ，４４ｂ内において、Ｎｉ層４５上に、Ｓｎ−Ｓｂ合金がめっき成長させられる（ステップＳ１５）。これにより、導電性接合材層５が形成される。なお、Ｓｎ−Ｓｂ合金の成長面が、レジストマスク４３の表面よりも上方に突出するように導電性接合材層５が形成されてもよい。
次に、図１７Ｃを参照して、レジストマスク４３の表面および導電性接合材層５の表面が面一となるように、レジストマスク４３および導電性接合材層５に対して平坦化処理が施される（ステップＳ１４）。レジストマスク４３の表面および導電性接合材層５の表面は、研磨または研削によって平坦化されてもよい。これにより、一対の開口４４ａ，４４ｂ内に導電性接合材層５が形成される。その後、ステップＳ１６〜ステップＳ１９が順に実行されて、半導体装置１が製造される。
【００６３】
このような製造方法によっても、機能素子本体２の実装面２ｂからの一対の突起電極６ａ，６ｂの突出量を揃えることができる。よって、図３を参照して、機能素子本体２と実装基板３０との間の高さばらつきを抑制できるので、小型の電子部品３６との接触を効果的に回避できる。その結果、良好な３Ｄ実装を実現できる半導体装置１を提供できる。
なお、一対の開口４４ａ，４４ｂ内に導電性接合材層５を形成した後、レジストマスク４３の表面および導電性接合材層５の表面に平坦化処理を施すという工程は、前述の第３の製造方法（図８参照）、前述の第２実施形態の製造方法（図１１参照）および前述の第３実施形態の製造方法（図１４参照）にも適用できる。前述の第２実施形態の製造方法（図１１参照）では、ステップＳ２６の平坦化処理工程と、ステップＳ２７の導電性接合材形成工程との工程順序を入れ替えればよい。前述の第３実施形態の製造方法（図１４参照）では、ステップＳ４６の平坦化処理工程と、ステップＳ４７の導電性接合材形成工程との工程順序を入れ替えればよい。
【００６４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６５】
１      半導体装置
２      機能素子本体
４ａ    接続用電極部
４ｂ    接続用電極部
５      導電性接合材
６ａ    突起電極
６ｂ    突起電極
２１ａ  導電性接合材膜
２１ｂ  導電性接合材膜
５１    半導体装置
５２ａ  突起電極
５２ｂ  突起電極
６１    半導体装置
６２ａ  突起電極
６２ｂ  突起電極
【図１】
2017079238.tif 000003
【図２】
2017079238.tif 000004
【図３】
2017079238.tif 000005
【図４】
2017079238.tif 000006
【図５Ａ】
2017079238.tif 000007
【図５Ｂ】
2017079238.tif 000008
【図５Ｃ】
2017079238.tif 000009
【図５Ｄ】
2017079238.tif 000010
【図５Ｅ】
2017079238.tif 000011
【図５Ｆ】
2017079238.tif 000012
【図５Ｇ】
2017079238.tif 000013
【図６】
2017079238.tif 000014
【図７Ａ】
2017079238.tif 000015
【図７Ｂ】
2017079238.tif 000016
【図７Ｃ】
2017079238.tif 000017
【図７Ｄ】
2017079238.tif 000018
【図７Ｅ】
2017079238.tif 000019
【図７Ｆ】
2017079238.tif 000020
【図７Ｇ】
2017079238.tif 000021
【図７Ｈ】
2017079238.tif 000022
【図８】
2017079238.tif 000023
【図９】
2017079238.tif 000024
【図１０】
2017079238.tif 000025
【図１１】
2017079238.tif 000026
【図１２Ａ】
2017079238.tif 000027
【図１２Ｂ】
2017079238.tif 000028
【図１２Ｃ】
2017079238.tif 000029
【図１２Ｄ】
2017079238.tif 000030
【図１２Ｅ】
2017079238.tif 000031
【図１２Ｆ】
2017079238.tif 000032
【図１２Ｇ】
2017079238.tif 000033
【図１２Ｈ】
2017079238.tif 000034
【図１２Ｉ】
2017079238.tif 000035
【図１２Ｊ】
2017079238.tif 000036
【図１３】
2017079238.tif 000037
【図１４】
2017079238.tif 000038
【図１５Ａ】
2017079238.tif 000039
【図１５Ｂ】
2017079238.tif 000040
【図１５Ｃ】
2017079238.tif 000041
【図１５Ｄ】
2017079238.tif 000042
【図１５Ｅ】
2017079238.tif 000043
【図１５Ｆ】
2017079238.tif 000044
【図１５Ｇ】
2017079238.tif 000045
【図１５Ｈ】
2017079238.tif 000046
【図１５Ｉ】
2017079238.tif 000047
【図１５Ｊ】
2017079238.tif 000048
【図１６】
2017079238.tif 000049
【図１７Ａ】
2017079238.tif 000050
【図１７Ｂ】
2017079238.tif 000051
【図１７Ｃ】
2017079238.tif 000052