(57)【要約】      （修正有）【課題】電源電圧の立ち上がりまたは立ち下がり時に発生してしまう、所望しない出力を回避することができる電圧比較回路を提供する。【解決手段】第１の入力電圧Ｖｉｎ＋が与えられる第１ゲート、第１ソース及び第１ドレインを有する第１導電型の第１ＭＯＳトランジスタと、第１の入力電圧と比較される第２の入力電圧Ｖｉｎ−が与えられる第２ゲート、第１ソースに電気的に接続される第２ソース及び第２ドレインを有する第１導電型の第２ＭＯＳトランジスタと、第１の電流源と、負荷と、第１及び第２ドレインのいずれか一方に接続された第３ゲート、第３ソース及び第３ドレインを有する第２導電型の第３ＭＯＳトランジスタと、第２の電流源と、第１及び第２の入力電圧の大小関係に応じて論理出力する第１の論理反転回路と、第３ドレイン、第２の電流源及び第１の論理反転回路に接続されるノード４の電圧を制御する付加回路３と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入力電圧が与えられる第１ゲート、第１ソース、及び第１ドレインを有する第１導電型の第１ＭＯＳトランジスタ（Ｎ１）と、
前記第１の入力電圧と比較される第２の入力電圧が与えられる第２ゲート、前記第１ソースに電気的に接続される第２ソース、及び第３ドレインを有する第１導電型の第２ＭＯＳトランジスタ（Ｎ２）と、
前記第１ソース及び第２ソースに共通に接続された第１の電流源（Ｎ３）と、
前記第１ドレイン及び第２ドレインのそれぞれに接続された負荷（Ｐ１、Ｐ２）と、
前記第１ドレイン及び第２ドレインのいずれか一方に接続された第３ゲート、第３ソース、及び第３ドレインを有する第２導電型の第３ＭＯＳトランジスタ（Ｐ３）と、
前記第３ドレインに接続された第２の電流源（Ｎ４）と、
前記第３ドレインに接続され、前記第１及び第２の入力電圧の大小関係に応じて論理出力する第１の論理反転回路（Ｐ４、Ｎ５）と、
前記第３ドレイン、前記第２の電流源（Ｎ４）及び前記第１の論理反転回路に接続されるノードの電圧を制御する付加回路と、
を備えた電圧比較回路。
【請求項２】
前記第１及び第２の電流源はＭＯＳトランジスタであり、それらのゲートにバイアス回路で生成された生成電圧がカレントミラー形式で与えられる、
請求項１記載の電圧比較回路。
【請求項３】
前記第１及び第２ＭＯＳトランジスタはＮチャネル型であり、前記第３ＭＯＳトランジスタ及び負荷は、Ｐチャネル型ＭＯＳトランジスタである、
請求項１記載の電圧比較回路。
【請求項４】
前記第１及び第２ＭＯＳトランジスタはＰチャネル型であり、前記第３ＭＯＳトランジスタ及び負荷は、Ｎチャネル型ＭＯＳトランジスタである、
請求項１記載の電圧比較回路。
【請求項５】
前記付加回路は、第２の論理反転回路と、前記第２の論理反転回路の出力にゲートが接続された第４ＭＯＳトランジスタ（Ｐ１２）とを含む、
請求項１記載の電圧比較回路。
【請求項６】
前記第１及び第２の電流源は、ＭＯＳトランジスタであり、
前記第４ＭＯＳトランジスタのオン抵抗は、第２電流源のＭＯＳトランジスタのオン抵抗より小さい、
請求項５記載の電圧比較回路。
【請求項７】
前記バイアス回路は、電源電圧と接地の間に設けられ、直列に接続された第１の抵抗とＭＯＳトランジスタを含み、前記トランジスタのソースまたはドレインのいずれか一方、前記第１の抵抗の一端、及び前記トランジスタのゲートが接続されるノードを有し、このノードに生成された電圧を前記第１及び第２の電流源に供給する、
請求項２記載の電圧比較回路。
【請求項８】
前記トランジスタのソースまたはドレインのいずれか一方と前記第１の抵抗の一端の間にさらに第２の抵抗を含み、前記第１及び第２の抵抗の間であって、
前記トランジスタのゲートと接続されるノードに生成された電圧を前記第１及び第２の電流源に供給する、
請求項２記載の電圧比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧比較回路に関する。
【背景技術】
【０００２】
従来、２系統の入力電圧の高低を比較する電圧比較回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５４５０４５号公報
【特許文献２】特許第４８１０９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、例えば、電源電圧の立ち上がり時に発生してしまう、誤動作を回避することができる電圧比較回路を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の電圧比較回路は、第１の入力電圧が与えられる第１ゲート、第１ソース、及び第１ドレインを有する第１導電型の第１ＭＯＳトランジスタと、
前記第１の入力電圧と比較される第２の入力電圧が与えられる第２ゲート、前記第１ソースに電気的に接続される第２ソース、及び第３ドレインを有する第１導電型の第２ＭＯＳトランジスタと、
前記第１ソース及び第２ソースに共通に接続された第１の電流源と、
前記第１ドレイン及び第２ドレインのそれぞれに接続された負荷と、
前記第１ドレイン及び第２ドレインのいずれか一方に接続された第３ゲート、第３ソース、及び第３ドレインを有する第２導電型の第３ＭＯＳトランジスタと、
前記第３ドレインに接続された第２の電流源と、
前記第３ドレインに接続され、前記第１及び第２の入力電圧の大小関係に応じて論理出力する第１の論理反転回路と、
前記第３ドレイン、前記第２の電流源及び前記第１の論理反転回路に接続されるノードの電圧を制御する付加回路と、
を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の電圧比較回路の一例を示す回路図。
【図２】第２の実施形態の電圧比較回路の一例を示す回路図。
【図３】第２の実施形態の電圧比較回路の出力を示す特性図。
【図４】第３の実施形態の電圧比較回路の一例を示す回路図。
【図５】比較例の電圧比較回路を示す回路図。
【図６】比較例の電圧比較回路の電源電圧Ｖｄｄ０立ち上げ時の出力を示す特性図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施の形態について図面を参照して説明する。
【０００８】
なお、図中、同一の構成部分には同一の符号を付して示し、その詳細な説明は省略する。
【０００９】
また、本実施形態の説明において、ＮＭＯＳはＮチャネル型ＭＯＳＦＥＴ、ＰＭＯＳはＰチャネル型ＭＯＳＦＥＴを表す。また、実施形態の電圧比較回路は、例えば、ＣＭＯＳ集積回路などに組み込まれ、民生用、産業用等、様々な製品や機器に適用され得る。
【００１０】
（第１の実施形態）
第１の実施形態の電圧比較回路は、図１に示されるように電圧比較部（コンパレータ）１、電圧発生部（バイアス回路）２、及び付加回路部３から構成される。バイアス回路は、コンパレータと付加回路部に電圧を供給する。
【００１１】
これら３つの回路のそれぞれについて、図１を用いながら以下、説明する。
【００１２】
まず、コンパレータ１について説明する。
【００１３】
コンパレータ１は、ＣＭＯＳ集積回路から構成され、差動対となるＮＭＯＳ（Ｎ１、Ｎ２）のゲートに入力される２系統の入力電圧同士（Ｖｉｎ＋とＶｉｎ−）を比較し、これら電圧の高低に応じてハイレベルまたはローレベルを出力Ｖｏｕｔとして出力する。
【００１４】
コンパレータ１は、ＮＭＯＳ（Ｎ１、Ｎ２、Ｎ３）とＰＭＯＳ（Ｐ１、Ｐ２）により構成される差動増幅回路と、この差動増幅回路の出力ノードにゲートが接続されたＰＭＯＳ（Ｐ３）とこのＰＭＯＳ（Ｐ３）に直列に接続されたＮＭＯＳ（Ｎ４）からなる増幅回路と、さらにこの増幅回路の出力ノードに接続されたＰＭＯＳ（Ｐ４）とＮＭＯＳ（Ｎ５）からなる第１の論理反転回路（第１インバータ）と、から構成される。
【００１５】
ここで、電圧源（図示せず）に接続される端子Ｔ１には、電源電圧Ｖｄｄ０（例えば１．８Ｖ）が供給される。
【００１６】
また、ＮＭＯＳ（Ｎ３、Ｎ４）は電流源である。
【００１７】
差動増幅回路のＮＭＯＳ（Ｎ１）とＮＭＯＳ（Ｎ２）のゲートに２系統の入力電圧（Ｎ１にはＶｉｎ＋、Ｎ２にはＶｉｎ−）が入力され、それぞれのソースは共通接続されて、電流源であるＮＭＯＳ（Ｎ３）の一端に接続される。ＮＭＯＳ（Ｎ３）の他端は接地（ＧＮＤ）に接続される。
【００１８】
ＮＭＯＳ（Ｎ１、Ｎ２）のドレインにはそれぞれ負荷としてのＰＭＯＳ（Ｐ１、Ｐ２）に接続される。この２つのＰＭＯＳ（Ｐ１、Ｐ２）はゲート同士が接続され、カレントミラー対となっている。さらに、ＰＭＯＳ（Ｐ１、Ｐ２）のどちらか一方（この例ではＰ２）のドレインが、ＰＭＯＳ（Ｐ３）のゲートに接続される。前記ドレインの電位が前述した差動増幅回路の出力として、前記ＰＭＯＳ（Ｐ３）のゲートに入力され、オンオフの制御がなされる。
【００１９】
ＰＭＯＳ（Ｐ１、Ｐ２）の他方（この例ではＰ１）のドレインは、自身のゲートと短絡される。また、ＰＭＯＳ（Ｐ１、Ｐ２、Ｐ３）の一端（ソース）は、前記端子Ｔ１に接続される。
【００２０】
ここで、ＰＭＯＳ（Ｐ３）の他端（ドレイン）は、電流源となるＮＭＯＳ（Ｎ４）の一端（ドレイン）に接続されるとともに、第１インバータを構成するＰＭＯＳ（Ｐ４）とＮＭＯＳ（Ｎ５）のゲートに接続される。ＰＭＯＳ（Ｐ４）とＮＭＯＳ（Ｎ５）のゲートは共通に接続される。また、ＮＭＯＳ（Ｎ４）の他端（ソース）は、接地（ＧＮＤ）に接続され、そのゲートは前記ＮＭＯＳ（Ｎ３）のゲートと共通に接続され、これらのゲートには、バイアス回路２から生成された生成電圧Ｖｂが与えられる。
【００２１】
また、ＰＭＯＳ（Ｐ４）の一端（ソース）は前記端子Ｔ２に接続される。また、ＮＭＯＳ（Ｎ５）のＰＭＯＳ（Ｐ４）と接続される側と反対側の端部（ソース）は接地（ＧＮＤ）に接続される。また、ＰＭＯＳ（Ｐ４）とＮＭＯＳ（Ｎ５）の間にあるノードが第１インバータの出力となり、コンパレータ（すなわち電圧比較回路）の出力Ｖｏｕｔとなる。尚、インバータは１段ではなく多段としてもよい。
【００２２】
このコンパレータ１の動作は、以下の通りである。
【００２３】
まず、差動増幅回路のＮＭＯＳ（Ｎ１、Ｎ２）にそれぞれ入力された入力電圧（Ｖｉｎ＋、Ｖｉｎ−）同士を比較し、差動増幅回路の出力をＰＭＯＳ（Ｐ３）とＮＭＯＳ（Ｎ４）からなる増幅回路に入力し、この増幅回路の出力をＰＭＯＳ（Ｐ４）とＮＭＯＳ（Ｎ５）からなる第１インバータに入力し、その反転出力（インバータ出力）を電圧比較回路の出力Ｖｏｕｔとして取り出す。
【００２４】
ここで、前記入力電圧のうち、Ｖｉｎ＋は一定、Ｖｉｎ−は変動するものとして、両者の相対的な電圧の大小関係を経時的に比較するものとする。
【００２５】
コンパレータ１における入力電圧と出力の関係は、典型的には、以下の通りである。前記入力電圧の大小関係が、Ｖｉｎ＋＜Ｖｉｎ−（ここで、両者の差ΔＶｉｎが大）であるとき、Ｖｏｕｔは接地電位（ＧＮＤ＝０Ｖ）とほぼ等しくなり、これをローレベル“Ｌ”とする。一方、前記入力電圧の大小関係が、Ｖｉｎ＋＞Ｖｉｎ−（ここで、両者の差ΔＶｉｎが大）であるとき、Ｖｏｕｔは電源電圧（Ｖｄｄ０）とほぼ等しくなり、これをハイレベル“Ｈ”とする。このように電圧比較回路の出力“Ｌ”、“Ｈ”から前記２系統の入力電圧の大小関係を比較することができる。
【００２６】
尚、前述したように、ＮＭＯＳ（Ｎ３、Ｎ４）は電流源となっており、ＮＭＯＳ（Ｎ３、Ｎ４）の各ゲートに、後述するバイアス回路２で生成された生成電圧Ｖｂが与えられる。すなわち、ＮＭＯＳ（Ｎ３、Ｎ４）は、バイアス回路２のＮＭＯＳ（Ｎ６）とカレントミラー構成になっている。
【００２７】
次に、この生成電圧Ｖｂを生成するためのバイアス回路２について、以下、説明する。
【００２８】
バイアス回路２は、電源電圧Ｖｄｄ０が与えられる端子Ｔ２と接地端子（ＧＮＤ）の間に、抵抗（Ｒ１）とＮＭＯＳ（Ｎ６）が直列に接続されて構成される。
【００２９】
この抵抗（Ｒ１）の一端は端子Ｔ２に接続される。また、抵抗（Ｒ１）の他端は、ＮＭＯＳ（Ｎ６）のゲート及びＮＭＯＳ（Ｎ６）の一方の端子（接地端子に接続されたのと反対側の端子）に接続される。そして、抵抗（Ｒ１）とＮＭＯＳ（Ｎ６）の間にあるノードの電位がバイアス回路２の生成電圧Ｖｂとして、電流源であるＮＭＯＳ（Ｎ３、Ｎ４）に与えられる。
【００３０】
バイアス回路２の端子Ｔ２も、前記コンパレータ１の端子Ｔ１と同様に、外部の電圧源に接続されており、電源電圧Ｖｄｄ０（例えば、１．８Ｖ）が供給される。
【００３１】
このバイアス回路２では、電源電圧Ｖｄｄ０が上昇し、ＮＭＯＳ（Ｎ６）のしきい値電圧（ＶｔｈＮ）より大きくなると、ＮＭＯＳ（Ｎ６）がオンし生成された電圧Ｖｂは、ＮＭＯＳ（Ｎ６）と抵抗（Ｒ１）の特性によって所定の値に定まろうとする。その電圧Ｖｂが電流源ＮＭＯＳ（Ｎ３、Ｎ４）に供給される。
【００３２】
次に、付加回路部３について説明する。
【００３３】
付加回路部３は、ＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）とで構成される第２の論理反転回路（第２インバータ）と、この第２インバータの出力に接続されるＰＭＯＳ（Ｐ１２）と、から構成される。ＰＭＯＳ（Ｐ１１）は、電源電圧Ｖｄｄ０が供給される端子Ｔ３側に、ＮＭＯＳ（Ｎ１１）は接地端子（ＧＮＤ）側に設けられる。ＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）のゲート同士は共通接続され、それぞれのゲートにバイアス回路２から生成された電圧Ｖｂが供給される。第２インバータの出力電圧Ｖｐｐｇは、前記ＰＭＯＳ（Ｐ１２）のゲートに与えられる。ＰＭＯＳ（Ｐ１２）の一端（ソース）は、端子Ｔ３に接続され、他端（ドレイン）は、前記コンパレータ１の中の差動増幅回路の出力ノード４（Ｖａ）（すなわちインバータ（Ｐ４、Ｎ５）の入力）に接続される。
【００３４】
ＰＭＯＳ（Ｐ１２）は、コンパレータ１のＰＭＯＳ（Ｐ３）のドレインと電流源であるＮＭＯＳ（Ｎ４）との間にある、ノード４（Ｖａ）の電圧を制御するためのスイッチ素子であり、ＰＭＯＳ（Ｐ１２）のゲートに与えられる電圧Ｖｐｐｇによってそのオンオフが制御される。
【００３５】
ここで、第２インバータを構成するＮＭＯＳ（Ｎ１１）とＰＭＯＳ（Ｐ１１）は、バイアス回路２から生成された電圧Ｖｂが、それぞれのゲート（共通ゲート）に与えられたときに、両者のドレイン電位がハイレベル“Ｈ”、すなわちＶｄｄ０もしくはＶｄｄ０付近になるよう、ＮＭＯＳ（Ｎ１１）とＰＭＯＳ（Ｐ１１）の電流能力比を決定する必要がある。また、付加回路部３のＰＭＯＳ（Ｐ１２）のオン抵抗は、コンパレータ１の電流源であるＮＭＯＳ（Ｎ４）のオン抵抗よりも小さくなるように電流能力比が決定される。
【００３６】
以上述べた、電圧比較回路のコンパレータ１、バイアス回路２及び付加回路部３の相互の関係及び動作について、以下、詳細に説明を行う。
【００３７】
尚、２系統の入力電圧の関係は初期状態ではＶｉｎ＋＜Ｖｉｎ−（Ｖｉｎ＋は一定）とする。
【００３８】
まず、バイアス回路２の電源電圧Ｖｄｄ０の立ち上がりで、電圧（＜Ｖｄｄ０、本来の電圧Ｖｄｄ０に達する前の電圧）が、ＮＭＯＳ（Ｎ６）のしきい値電圧（ＶｔｈＮ）より大きくなると、ＮＭＯＳ（Ｎ６）がオンする。ＮＭＯＳ（Ｎ６）がオンするとＮＭＯＳ（Ｎ６）を介して接地電位（ＧＮＤ）が供給されるため、一旦上昇したＶｂは下降して、ＮＭＯＳ（Ｎ６）および抵抗（Ｒ１）の特性（分圧比）によって決まる、所定の電圧（＜Ｖｄｄ０）に定まろうとする。
【００３９】
このようにバイアス回路２で生成された電圧Ｖｂは、電源電圧Ｖｄｄ０の立ち上がりとともに立ち上がり、Ｖｄｄ０より低い電圧値の、例えば、１．０Ｖ程度へと遷移しようとする。
【００４０】
その際、コンパレータ１のＮＭＯＳ（Ｎ４）のゲートに生成電圧Ｖｂが供給されることによりＮＭＯＳ（Ｎ４）がオンする。第１の実施形態では、ＮＭＯＳ（Ｎ４）がオンするのとほぼ同時に、付加回路部３のＮＭＯＳ（Ｎ１１）のゲートにも生成電圧Ｖｂ（１．０Ｖ＜Ｖｂ＜Ｖｄｄ０、Ｖｂ≧Ｎ１１のしきい値ＶｔｈＮ）が供給され、ＮＭＯＳ（Ｎ１１）がオンする。これにより、インバータの出力電圧Ｖｐｐｇは低下し、ＰＭＯＳ（Ｐ１２）がオンする。
【００４１】
なお、このとき、コンパレータ１のＰＭＯＳ（Ｐ１、Ｐ２、及びＰ３）の各ソースにも電源電圧Ｖｄｄ０が供給される。また、上述したように、電源投入時、ＮＭＯＳ（Ｎ１，Ｎ２）のゲートには、Ｖｉｎ＋、Ｖｉｎ−がそれぞれ印加され、ＮＭＯＳ（Ｎ１，Ｎ２）はオン状態になっている。そうすると、ＰＭＯＳ（Ｐ１、Ｐ２）のゲートには、例えばＰＭＯＳ（Ｐ１）やＮＭＯＳ（Ｎ１）等の容量に応じて、おおよそ電源電圧Ｖｄｄ０の半分程度の電圧が印加される。なお、ＰＭＯＳ（Ｐ１、Ｐ２）は、この電圧の大きさとＰＭＯＳ（Ｐ１、Ｐ２）のしきい値との大小関係でオンすることになるが、上記電圧の大きさは容量に応じて変化するため、オンするかオフするかは定まらず、いわゆる不定状態となっている。
【００４２】
従って、ＰＭＯＳ（Ｐ３）のゲート電圧も定まらず、ＰＭＯＳ（Ｐ３）も不定状態となり、出力電圧であるノードＶ４の電圧は、ハイレベルかローレベルか定まっていない。
【００４３】
しかし、本実施形態では、コンパレータ１の出力電圧は定まらないが、コンパレータ１のＮＭＯＳ（Ｎ４）と付加回路部３のＰＭＯＳ（Ｐ１２）がほぼ同時にオンするので、付加回路部３側からノード４の電位ＶａはＮＭＯＳ（Ｎ４）とＰＭＯＳ（Ｐ１２）両者が動作するときのオン抵抗バランスによって定まってくる。本実施形態では、Ｐ１２のオン抵抗＜Ｎ４のオン抵抗となるようにしているので、ＰＭＯＳ（Ｐ１２）を介して電源電圧Ｖｄｄ０がノード４に供給される。
【００４４】
ここで、図５に示した比較例の回路図のように図１の付加回路部３がなく、コンパレータ１とバイアス回路２とにより電圧比較回路を構成し、第１の実施形態と同様に電源電圧Ｖｄｄ０を立ち上げ、動作させることを考える。この場合、電源電圧Ｖｄｄ０が立ち上がり、ＮＭＯＳ（Ｎ４）がオンする前までは、ＰＭＯＳ（Ｐ３）もＮＭＯＳ（Ｎ４）もハイ・インピーダンスであり、ノード４の電圧Ｖａは、接地電位（ＧＮＤ）の０Ｖと電源電圧Ｖｄｄ０（例えば、１．８Ｖ）の中間電位である。そのため、電圧比較回路の出力Ｖｏｕｔもハイレベル“Ｈ”（＝Ｖｄｄ）とローレベル“Ｌ”（＝０Ｖ）の中間電位になる。
【００４５】
しかしながら、この比較例の回路では、電源電圧Ｖｄｄ０が立ち上がり、ＮＭＯＳ（Ｎ４）がオンすることで、増幅回路の出力ノード４（インバータの入力側ノード）の電位Ｖａは一時的に下降してしまう。これによって、出力Ｖｏｕｔも一時的にハイレベル“Ｈ”になる。
【００４６】
しかし、２つの入力電圧の関係は、Ｖｉｎ＋＜Ｖｉｎ−（両者の電圧差ΔＶｉｎが大）であるので、Ｖｉｎ−側に電流が流れる。 つまり、ＮＭＯＳ（Ｎ２）がオン、ＮＭＯＳ（Ｎ１）がオフである。この時、ＰＭＯＳ（Ｐ３）のゲートには、ＮＭＯＳ（Ｎ２、Ｎ３）とＰＭＯＳ（Ｐ２）のインピーダンス比で決まる電圧（≧Ｐ３のしきい値ＶｔｈＰ）が供給されることによりＰＭＯＳ（Ｐ３）もＮＭＯＳ（Ｎ４）がオンするタイミングから少しだけ遅れてオンする。これにより、Ｖａが再上昇し、出力Ｖｏｕｔはローレベル“Ｌ”で適正に安定化する。
【００４７】
図６は、これら電源電圧Ｖｄｄ０、ノード４の電位Ｖａ、及び電圧比較回路の出力Ｖｏｕｔのそれぞれの時間変化についてのタイミングチャートを示す。この図は、ある回路定数を設定したときのシミュレーション結果である。
【００４８】
図６をみてわかるように、出力Ｖｏｕｔにおいて、破線で囲まれた箇所に示されるように電源電圧Ｖｄｄの立ち上がり時の増幅回路の出力変化（電圧降下）によって生じる、一時的な電位上昇が見られる。
【００４９】
つまり、出力Ｖｏｕｔは、Ｖｉｎ＋＞Ｖｉｎ−になるまでは、ローレベル“Ｌ”すなわち０Ｖが期待される出力であるにも拘わらず、前述したノード４の電位Ｖａの一時的な電圧降下に伴い、出力Ｖｏｕｔの電位が一時的に上昇してしまう現象が見られる。このことは、電圧比較回路の出力が、一時的にではあるが、期待されるものとは異なる、誤ったものとなること意味する。
【００５０】
さらにこのような出力Ｖｏｕｔに一時的な電位上昇を伴う電圧比較回路を用いて論理回路を構成する場合、その出力Ｖｏｕｔ利用する他の回路の誤動作をも引き起こす可能性がある。
【００５１】
これに対して、第１の実施形態におる電圧比較回路は、前述したように、付加回路部３を備え、Ｐ１２のオン抵抗＜Ｎ４のオン抵抗としているので、コンパレータ１のノード４に、ＰＭＯＳ（Ｐ１２）を介して電源電圧Ｖｄｄ０を供給することが可能である。従って、比較例のようなノード４の電位Ｖａの下降を阻止でき、電圧比較回路の出力Ｖｏｕｔはローレベル“Ｌ”を安定的に保ち続けることができる。
【００５２】
その後、一旦上昇したバイアス回路２の生成電圧Ｖｂが、下降し、前述の定まった値（例えば、１Ｖ＜Ｖｄｄ０）になると、ＮＭＯＳ（Ｎ１１）とＰＭＯＳ（Ｐ１１）の電流能力比の関係から、ノードＶｐｐｇの電位は上昇し、Ｐ１２がオフになる。これにより、ノードＶａに関しては、Ｐ１２の影響が無くなり、電圧比較回路の入力電圧と電圧比較回路の特性だけで、Ｖｏｕｔが決定されるようになる。
【００５３】
さらにその後、Ｖｉｎ＋＞Ｖｉｎ−となるとＮＭＯＳ（Ｎ１）側に電流が流れ、ＮＭＯＳ（Ｎ２）がオフするので、ＰＭＯＳ（Ｐ３）のゲート電位がＶｄｄ０に等しくなり、ＰＭＯＳ（Ｐ３）はオフする。これにより、Ｖａは接地（ＧＮＤ）電位に等しくなり、結果として、Ｖｏｕｔはローレベル“Ｌ”からハイレベル“Ｈ”に移行する。
【００５４】
このように、第１の実施形態の電圧比較回路によれば、ＮＭＯＳ（Ｎ４）よりオン抵抗が小さいＰＭＯＳ（Ｐ１２）を含む付加回路部３を備えることにより、電源電圧Ｖｄｄ０の立ち上げ時に、コンパレータ１の増幅回路の出力ノード４の電位Ｖａの下降を抑制でき、安定した出力を保つことができる。
【００５５】
さらに、第１の実施形態の電圧比較回路の出力結果を利用する他の回路において誤動作する危険性をなくすことができる。
【００５６】
（第２の実施形態）
第２の実施形態について、図２の回路図を用いて説明する。
【００５７】
第２の実施形態は、第１の実施形態で用いたバイアス回路２の構成が異なる。
【００５８】
すなわち、第１の実施形態のバイアス回路２では、ＮＭＯＳ（Ｎ６）のドレインとゲートを直接短絡していたが、第２の実施形態のバイアス回路２ａでは、ＮＭＯＳ（Ｎ６）のドレイン（ＧＮＤと反対側の端子）と抵抗（Ｒ１）の間に抵抗（Ｒ２）が挿入され、ＮＭＯＳ（Ｎ６）のゲートは、抵抗（Ｒ１）と抵抗（Ｒ２）の間に接続された構成となっている。また、ＮＭＯＳ（Ｎ６）の一端（ドレイン）には所定電圧Ｖｇｉｎが与えられ、他端（ソース）は接地（ＧＮＤ）に接続される。
【００５９】
また、電圧Ｖｇｉｎは、第１の実施形態と同様に、付加回路部３のＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）の共通ゲートにも供給されるものとなっている。なお、電圧Ｖｇｉｎは、抵抗（Ｒ１）と抵抗（Ｒ２）の合成抵抗及びＮＭＯＳ（Ｎ６）の特性により、端子Ｔ２に与えられる電源電圧Ｖｄｄ０から降下された電圧が供給される。すなわち、Ｖｇｉｎは、抵抗Ｒ１により電圧降下したＶｂからさらに抵抗Ｒ２による電圧降下分だけ少ない電圧となる（Ｖｄｄ０＞Ｖｂ＞Ｖｇｉｎ）。
【００６０】
次に、第２の実施形態の動作について、以下簡単に説明する。
【００６１】
第１の実施形態では、付加回路部３の第１インバータのＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）のゲートへの入力電圧は、Ｖｂであったが、第２の実施形態では、Ｖｇｉｎ（＜Ｖｂ）である。
【００６２】
これにより、Ｖｂが定まった電圧値（前述の例では１．０Ｖ）になった後、バイアス回路２ａから生成された電圧ＶｇｉｎがＮＭＯＳ（Ｎ１１）とＰＭＯＳ（Ｐ１１）のゲートに供給され、ＮＭＯＳ（Ｎ１１）およびＰＭＯＳ（Ｐ１１）を流れるドレイン電流は、第１の実施形態よりも小さくすることができ、低消費電力化することができる。
【００６３】
図６は、第２の実施形態における電源電圧Ｖｄｄ０、ノード４の電位Ｖａ及び出力Ｖｏｕｔのそれぞれの時間変化について示したタイミングチャートである。さらに、図６にはＶｐｐｇとＶｇｉｎのタイミングチャートもあわせて示した。また、第２の実施形態のバイアス回路２ａで生成された生成電圧Ｖｇｉｎは、第１の実施形態の電圧Ｖｂと同様に、電源電圧Ｖｄｄ０の立ち上がりとともに立ち上がり、Ｖｄｄ０（例えば、１．８Ｖ）及びＶｂ（例えば、１．０Ｖ）よりも低い、例えば、０．５Ｖ程度へ遷移する。
【００６４】
なお、図３も、図６の場合と同様にシミュレーション結果によるものである。
【００６５】
図３から分かるように、電源電圧Ｖｄｄ０の立ち上がりのタイミングで、ノード４の電位Ｖａは一瞬落ち込むものの、第１の実施形態で説明したようにＰＭＯＳ（Ｐ１２）を有する付加回路部３を備えているため、その程度はごく僅かである。このため、この実施形態によれば、図３に示されるように、図６で述べたような電圧比較回路の出力電圧Ｖｏｕｔへの影響は生じない。
【００６６】
尚、この出力電圧Ｖｏｕｔのタイミングチャートの特性図は、前述した第１の実施形態においてもほぼ同様であった。
【００６７】
（第３の実施形態）
第３の実施形態について、図４の回路図を用いて説明する。
【００６８】
第３の実施形態は、第２の実施形態のコンパレータ１のＮＭＯＳ（Ｎ１、Ｎ２）差動入力を、ＰＭＯＳ（Ｐ１、Ｐ２）差動入力のコンパレータに置き換えた構成である。これに伴い、第２の実施形態のコンパレータ１内の他のＮＭＯＳやＰＭＯＳの構成及び接続関係の置き換えがなされている（１ａ）。
【００６９】
ＮＭＯＳ差動入力は、比較的高い電圧同士を比較する場合に用いられるのに対し、ＰＭＯＳ差動入力は、比較的低い電圧同士を比較するのに用いられる。
【００７０】
ここでは、ＮＭＯＳ（Ｎ１、Ｎ２）が負荷となり、電源電圧Ｖｄｄ０が供給される端子Ｔ１に接続されたＰＭＯＳ（Ｐ３、Ｐ４）が電流源となる。また、ＰＭＯＳ（Ｐ３、Ｐ４）のゲートは共通接続されており，そこにバイアス回路２ｂから生成された生成電圧Ｖｂ’が与えられる。ＰＭＯＳ（Ｐ４）とともに増幅回路を構成するＮＭＯＳ（Ｎ３）の一端は、接地（ＧＮＤ）とされ、ゲートはＮＭＯＳ（Ｎ１、Ｎ２）のうちどちらか一方と接続される。
【００７１】
増幅回路の出力ノード４ａの電位Ｖａ’は、付加回路部３ａによって制御される。スイッチ素子であるＮＭＯＳ（Ｎ１２）の一部の端子は接地（ＧＮＤ）に接続され、他方の端子は前記ノード４ａ（Ｖａ’）に接続される。
【００７２】
そのために、第３の実施形態においては、スイッチ素子となるＮＭＯＳ（Ｎ１２）のオン抵抗がＰＭＯＳ（Ｐ４）のオン抵抗よりも低く設定される。
【００７３】
なお、ＮＭＯＳ（Ｎ１２）のゲートに接続され、このゲートに電圧Ｖｎｎｇを与える、ＰＭＯＳ（Ｐ１１）とＮＭＯＳ（Ｎ１１）からなるインバータの構成は、第２の実施形態の場合とほぼ同様である。
【００７４】
さらに、バイアス回路２ｂや付加回路部３ａのＰＭＯＳ（Ｐ１２）も、ＮＭＯＳ（Ｎ１２）等に置き換えられている）。
【００７５】
以上、述べたように、第１、第２及び第３の実施形態において、電源電圧Ｖｄｄ０の立ち上がり時の電圧レベルの遷移の際に生じる、ノード４（Ｖａ）の一時的な下降（実施形態１、２の場合）またはノード４ａ（Ｖａ’）の一時的な上昇（実施形態３の場合）を抑制し、電圧比較回路の出力Ｖｏｕｔを安定化させる点は各実施例において共通である。
【００７６】
従って、各実施形態のそれぞれの電圧比較部（コンパレータ）は、デジタル回路やデジタル回路システムの、例えば発振器などに組み込んで用いると、より信頼性の高いシステムを提供することが可能となる。
【００７７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。
【００７８】
また、前記第１乃至第３の各実施形態の、ＮＭＯＳ、ＰＭＯＳ、抵抗などは、同一の符号が付されたものであっても、まったく同じものでなくてもよく、それぞれの実施形態において、適宜、最適に設計されるものとする。
【００７９】
これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１、１ａ  電圧比較部（コンパレータ）
２、２ａ、２ｂ  電圧発生部（バイアス回路）
３、３ａ  付加回路部
４、４ａ  ノード
Ｎ１〜Ｎ６、Ｎ１１、Ｎ１２  ＮＭＯＳトランジスタ
Ｐ１〜Ｐ５、Ｐ１１〜Ｐ１３  ＰＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｔ１〜Ｔ３  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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