(57)【要約】【課題】保護膜にクラックが発生することを防止することが可能な電子装置を提供する。【解決手段】実施形態に係る電子装置は、下地領域１０上に設けられたＭＥＭＳ素子２０と、第１の層３１と、第１の層上に設けられた第２の層３２と、第２の層上に設けられた第３の層３３とを備え、ＭＥＭＳ素子を覆い、その内側にキャビティ４０を形成する保護膜３０とを備え、下地領域の表面に対して垂直な方向から見て、第２の層の外周がキャビティの外周よりも内側に位置する。【選択図】図１
2016172291.tif 000002
【特許請求の範囲】
【請求項１】
下地領域上に設けられたＭＥＭＳ素子と、
第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に設けられた第３の層とを備え、前記ＭＥＭＳ素子を覆い、その内側にキャビティを形成する保護膜と、
を備え、
前記下地領域の表面に対して垂直な方向から見て、前記第２の層の外周が前記キャビティの外周よりも内側に位置する
ことを特徴とする電子装置。
【請求項２】
前記第１の層は、前記下地領域上に固定された第１の部分と、前記下地領域の上方に位置し且つ前記下地領域の表面に略平行な第２の部分と、前記第１の部分と前記第２の部分との間に位置し且つ傾斜した第３の部分とを含み、
前記第２の層の外周は前記第２の部分上に位置する
ことを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第２の層は、前記第１の層の前記第２の部分に設けられた複数の穴を塞ぐ
ことを特徴とする請求項２に記載の電子装置。
【請求項４】
前記第３の層は、前記第２の層の外周を覆っている
ことを特徴とする請求項１に記載の電子装置。
【請求項５】
前記第２の層は、有機物で形成されている
ことを特徴とする請求項１に記載の電子装置。
【請求項６】
凸状の上面を有する下地領域上にＭＥＭＳ素子を形成する工程と、
第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に設けられた第３の層とを備え、前記ＭＥＭＳ素子を覆い、その内部にキャビティを形成する保護膜を形成する工程と、
を備えることを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置及び電子装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上にＭＥＭＳ（micro electro mechanical systems）素子が設けられた電子装置が提案されている。この電子装置では通常、ＭＥＭＳ素子は複数の層を有する保護膜によって覆われている。
【０００３】
しかしながら、上述した電子装置では、保護膜にクラックが発生する場合がある。クラックが発生すると、ＭＥＭＳ素子の特性や信頼性に悪影響を与える。
【０００４】
したがって、保護膜にクラックが発生することを防止することが可能な電子装置及び電子装置の製造方法が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１８４５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
保護膜にクラックが発生することを防止することが可能な電子装置及び電子装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る電子装置は、下地領域上に設けられたＭＥＭＳ素子と、第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に設けられた第３の層とを備え、前記ＭＥＭＳ素子を覆い、その内側にキャビティを形成する保護膜と、を備え、前記下地領域の表面に対して垂直な方向から見て、前記第２の層の外周が前記キャビティの外周よりも内側に位置する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電子装置の構成を模式的に示した断面図である。
【図２】第１の実施形態に係り、保護膜の構成の一部を模式的に示した断面図である。
【図３】第１の実施形態に係り、保護膜の第２の層とキャビティとの平面的な位置関係を模式的に示した図である。
【図４】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図５】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図６】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図７】第１の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図８】第１の実施形態に係り、保護膜の応力のシミュレーション結果を示した図である。
【図９】第１の実施形態に係り、図８の応力のシミュレーション箇所等を示すための図である。
【図１０】第２の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１１】第２の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１２】第２の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１３】第２の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１４】第２の実施形態に係る電子装置の製造方法の一部を模式的に示した断面図である。
【図１５】第２の実施形態に係り、下地領域の形状を模式的に示した図である。
【図１６】第２の実施形態に係り、半導体ウェハの反り量と保護膜のクラック不良率との関係を示した図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
【００１０】
（実施形態１）
図１は、第１の実施形態に係る電子装置の構成を模式的に示した断面図である。
【００１１】
下地領域１０上にＭＥＭＳ素子２０が設けられ、ＭＥＭＳ素子２０はドーム状の保護膜３０によって覆われている。
【００１２】
下地領域１０は、半導体基板１１と、半導体基板１１上に設けられた絶縁領域１２と、半導体基板１１の表面領域に設けられたトランジスタ１３と、絶縁領域１２内に設けられた配線１４とを含む。
【００１３】
ＭＥＭＳ素子２０は、可変キャパシタとして用いられる。具体的には、ＭＥＭＳ素子（可変キャパシタ）２０は、下部電極２１と、上部電極２２と、アンカー部２３と、上部電極２２とアンカー部２３とを接続するバネ部２４とを含む。下部電極２１と上部電極２２との間に電圧を印加すると、静電力によって下部電極２１と上部電極２２との間の距離が変化し、ＭＥＭＳ素子（可変キャパシタ）２０のキャパシタンスが変化する。
【００１４】
保護膜３０は、第１の層３１と、第１の層３１上に設けられた第２の層３２と、第２の層３２上に設けられた第３の層３３とを備えている。保護膜３０はＭＥＭＳ素子２０を覆い、保護膜３０の内側にはキャビティ４０が形成されている。
【００１５】
図２は、図１に示した保護膜３０の構成の一部を模式的に示した断面図である。図３は、図１に示した保護膜３０の第２の層３２とキャビティ４０との平面的な位置関係を模式的に示した図である。
【００１６】
図１、図２及び図３に示すように、下地領域１０の表面に対して垂直な方向から見て、保護膜３０の第２の層３２の外周３２ｐがキャビティ４０の外周４０ｐよりも内側に位置している。図２に示すように、第２の層３２の外周３２ｐは、第２の層３２の終端位置に対応する。キャビティ４０の外周４０ｐは、キャビティ４０の終端位置に対応する。
【００１７】
また、保護膜３０の第１の層３１は、下地領域１０上に固定された第１の部分３１ａと、下地領域１０の上方に位置し且つ下地領域１０の表面に略平行な第２の部分３１ｂと、第１の部分３１ａと第２の部分３１ｂとの間に位置し且つ傾斜した第３の部分３１ｃとを含んでいる。上述した第２の層３２の外周３２ｐは、第２の部分３１ｂ上に位置している。第１の層３１の第２の部分３１ｂには複数の穴３１ｈが設けられ、第２の層３２はこれらの複数の穴３１ｈを塞いでいる。また、第３の層３３は、第２の層３２の外周３２ｐを覆っている。
【００１８】
図２に示すように、第１の層３１の第２の部分３１ｂの高さをＨとし、第３の部分３１ｃの傾斜角度をφとすると、第２の層３２の外周３２ｐとキャビティ４０の外周４０ｐとの水平方向の距離Ｄは、Ｈ／ｔａｎφよりも大きい。例えば、第２の部分３１ｂの高さＨが１０μｍであり、第３の部分３１ｃの傾斜角度が４５度であるとすると、距離Ｄは１０μｍよりも大きくなる。また、第２の層３２の外周３２ｐが確実に第２の部分３１ｂ上に位置するように、第２の層３２の外周３２ｐは、第２の部分３１ｂと第３の部分３１ｃとの境界から１μｍ以上離れていることが好ましい。また、第３の部分３１ｃの両端はラウンドしているため、距離Ｄは１５μｍよりも大きいことが好ましい。
【００１９】
第１の層３１は、シリコン及び酸素を含有する材料で形成されている。具体的には、第１の層３１は、シリコン酸化物で形成されている。第１の層３１に設けられた複数の穴３１ｈは、後述する犠牲膜を除去してキャビティ４０を形成するために設けられている。
【００２０】
第２の層３２は、有機物で形成されている。具体的には、第２の層３２は、ポリイミドで形成されている。第２の層３２は、キャビティ４０を形成した後、第１の層３１に設けられた複数の穴３１ｈを塞ぐために用いられる。
【００２１】
第３の層３３は、シリコン及び窒素を含有する材料で形成されている。具体的には、第３の層３３は、シリコン窒化物で形成されている。第３の層３３は、防湿性に優れており、キャビティ４０への水分の侵入を防止することが可能である。すなわち、第３の層３３は、第２の層３２よりも水分の透過率が低い。
【００２２】
次に、本実施形態に係る電子装置の製法方法を、図４〜図７及び図１を参照して説明する。
【００２３】
まず、図４に示すように、下地領域１０上にＭＥＭＳ素子２０を形成する。具体的には、まず、絶縁領域１２上に金属膜（例えば、アルミニウム合金膜）を形成する。続いて、異方性エッチングによって金属膜をパターニングして、下部電極２１のパターン及びアンカー部２３の下部パターンを形成する。
【００２４】
次に、下部電極２１上にキャパシタ用の絶縁膜（図示せず）としてシリコン窒化膜を形成する。続いて、下部電極と上部電極との間にスペースを設けるために犠牲膜５１を全面に形成し、さらに犠牲膜５１をパターニングする。
【００２５】
次に、全面に上部電極用の金属膜を形成し、この金属膜をパターニングする。続いて、上部電極とアンカー部とを接続するバネ部を形成するために、シリコン窒化膜等の脆性材料を全面に形成し、この脆性材料をパターニングする。このようにして、上部電極２２のパターン、アンカー部２３の上部パターン及びバネ部２４のパターンが形成される。
【００２６】
次に、図５に示すように、キャビティを形成するために犠牲膜５２を全面に形成し、さらに犠牲膜５２をパターニングする。続いて、保護膜３０の第１の層３１を全面に形成する。第１の層３１には、シリコン酸化膜が用いられる。
【００２７】
次に、図６に示すように、第１の層３１をパターニングして、第１の層３１に複数の穴３１ｈを形成する。図１及び図２で示したように、複数の穴３１ｈは全て、第１の層３１の第２の部分３１ｂに形成される。続いて、犠牲膜５１及び５２をアッシングによって除去する。具体的には、複数の穴３１ｈを通してアッシングガスを供給することで、犠牲膜５１及び５２が除去される。その結果、第１の層３１の内側にキャビティ４０が形成される。
【００２８】
次に、図７に示すように、保護膜３０の第２の層３２を全面に形成し、第２の層３２をパターニングする。第２の層３２には、ポリイミドが用いられる。第２の層３２により、第１の層３１に形成された複数の穴３１ｈが全て塞がれる。本工程では、第２の層３２のパターンの外周がキャビティ４０の外周よりも内側に位置するように、第２の層３２をパターニングする。第２の層３２は、第１の層３１上に形成されており、穴３１ｈ内にも形成されている。
【００２９】
最後に、図１に示すように、保護膜３０の第３の層３３を全面に形成し、第３の層３３をパターニングする。第３の層３３には、シリコン窒化膜が用いられる。第３の層３３は防湿性に優れており、キャビティ４０への水分の侵入を防止することが可能である。
【００３０】
このようにして、第１の層３１、第２の層３２及び第３の層３３を備えた保護膜（薄膜ドーム）３０が形成される。
【００３１】
以上のように、本実施形態では、下地領域１０の表面に対して垂直な方向から見て、保護膜３０の第２の層３２の外周３２ｐがキャビティ４０の外周４０ｐよりも内側に位置している。このような構成により、保護膜３０の応力を低減することができ、保護膜３０にクラックが発生することを防止することが可能となる。その結果、ＭＥＭＳ素子２０の特性や信頼性の悪化を防止することが可能となる。
【００３２】
図８は、保護膜３０の応力のシミュレーション結果を示した図である。図９は、図８の応力のシミュレーション箇所等を示すための図である。
【００３３】
図９において、Ｐ１点は、キャビティ４０の外周上の点であり、図８の横軸の原点に対応する。Ｐ２点は、保護膜３０の第２の層３２の外周上の点ある。Ｐ１点を原点としたＰ２点の横方向の距離Ｘが、図８の横軸に対応する。図９のＸの矢印の方向が、図８の横軸の正方向に対応する。Ｐ３点は、応力シミュレーション箇所を示している。
【００３４】
なお、図８では、第３の層（シリコン窒化膜）３３の成膜後の２０℃の常圧での応力のシミュレーション結果を示している。
【００３５】
図８に示すように、Ｘ値がゼロから正方向に増加すると応力も増加するが、Ｘ値が負の場合には大きな応力は生じていない。したがって、Ｘ値が負の場合、すなわち、保護膜３０の第２の層３２の外周がキャビティ４０の外周よりも内側に位置している場合に、保護膜３０の応力が低減されることがわかる。
【００３６】
したがって、本実施形態の構成を用いることにより、保護膜３０の応力を低減することができ、保護膜３０にクラックが発生することを防止することが可能となる。
【００３７】
また、本実施形態では、保護膜３０の第２の層３２の外周３２ｐがキャビティ４０の外周４０ｐよりも内側に位置しているため、保護膜３０の面積を小さくすることができる。したがって、コンパクトな電子装置を得ることが可能である。
【００３８】
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項は上述した第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【００３９】
図１０〜図１４は、本実施形態に係る電子装置の製法方法を模式的に示した断面図である。
【００４０】
まず、図１０の工程では、図１５に示すように、凸状の上面を有する下地領域１０を形成する。下地領域１０は、半導体基板（半導体ウェハ）１１と、半導体基板１１上に設けられた絶縁領域１２とを含み、絶縁領域１２に含まれる絶縁膜が圧縮応力を有している。この絶縁膜は、シリコン及び酸素を含有する材料で形成されている。具体的には、この絶縁膜は、シリコン酸化物で形成されている。成膜条件を制御することで、圧縮応力を有する絶縁膜を形成することができる。圧縮応力を有する絶縁膜により、絶縁領域１２全体も圧縮応力を有している。その結果、凸状の上面を有する下地領域１０を形成することができる。
【００４１】
次に、第１の実施形態の図４の工程と同様にして、凸状の上面を有する下地領域１０上にＭＥＭＳ素子２０及び犠牲層５１を形成する。
【００４２】
次に、図１１に示すように、第１の実施形態の図５の工程と同様にして、犠牲膜５２及び保護膜３０の第１の層３１を形成する。
【００４３】
次に、図１２に示すように、第１の実施形態の図６の工程と同様にして、第１の層３１に複数の穴３１ｈを形成し、第１の層３１の内側にキャビティ４０を形成する。
【００４４】
次に、図１３に示すように、第１の実施形態の図７の工程と同様にして、保護膜３０の第２の層３２を形成する。ただし、本実施形態では、第２の層３２のパターンの外周がキャビティ４０の外周よりも外側に位置している。第１の実施形態と同様に、第２の層３２のパターンの外周がキャビティ４０の外周よりも内側に位置していてもよい。
【００４５】
最後に、図１４に示すように、保護膜３０の第３の層３３を形成する。
【００４６】
このようにして、第１の層３１と、第１の層３１上に設けられた第２の層３２と、第２の層３２上に設けられた第３の層３３とを備え、ＭＥＭＳ素子２０を覆い、その内部にキャビティ４０を形成する保護膜（薄膜ドーム）３０が形成される。
【００４７】
図１６は、半導体基板（半導体ウェハ）１１上に絶縁領域１２の絶縁膜としてシリコン酸化膜を形成した後の、半導体ウェハの反り量と保護膜３０のクラック不良率との関係を示した図である。絶縁膜の厚さは５μｍである。
【００４８】
図１６に示すように、反り量が負の場合（半導体ウェハ及び絶縁膜が凹状の上面を有する場合）には、クラック不良率が大きくなっているのに対し、反り量が正の場合（半導体ウェハ及び絶縁膜が凸状の上面を有する場合、本実施形態の場合）には、クラック不良率が非常に小さくなっている。したがって、本実施形態のように、凸状の上面を有する下地領域１０を形成しておくことで、保護膜３０の応力が低減され、保護膜３０のクラック不良率を大幅に減少させることが可能である。
【００４９】
以上のように、本実施形態では、凸状の上面を有する下地領域１０上にＭＥＭＳ素子２０及び保護膜３０を形成する。このような方法により、保護膜３０の応力を低減することができ、保護膜３０にクラックが発生することを防止することが可能となる。その結果、ＭＥＭＳ素子２０の特性や信頼性を向上させることが可能となる。
【００５０】
なお、上述した第１及び第２の実施形態では、可変キャパシタ（ＭＥＭＳ素子）は、静電力で電極を駆動する方式であったが、圧電力で電極を駆動する方式でもよい。
【００５１】
また、上述した可変キャパシタの構成を部分的に変更してスイッチとして用いることも可能である。具体的には、キャパシタ用の絶縁膜の一部を除去して下部電極を露出させる。このような構成により、上部電極と下部電極とを直接接触させることができ、スイッチを構成することができる。
【００５２】
また、上述した第１及び第２の実施形態では、下部電極は固定され上部電極のみ可動であったが、下部電極及び上部電極の両方が可動であってもよい。
【００５３】
また、上述した第１及び第２の実施形態では、下部電極及び上部電極の２つの電極を用いてＭＥＭＳ素子を構成したが、３つ以上の電極を用いてＭＥＭＳ素子を構成してもよい。例えば、下部電極及び上部電極を固定し、下部電極と上部電極との間に可動な中間電極を設けてもよい。
【００５４】
また、図１等では、トランジスタ１３とＭＥＭＳ素子２０との接続については示されていないが、トランジスタ１３とＭＥＭＳ素子２０とがコンタクトによって接続されていてもよい。
【００５５】
また、図１等では、絶縁領域１２内のシールド層が全面に設けられているが、例えば図１等の中央部分でシールド層が分断されていてもよい。
【００５６】
また、図１等では、ＭＥＭＳ素子２０の信号出力配線は示されていないが、実際には信号出力配線及び端子も設けられている。
【００５７】
以下、上述した実施形態の内容を付記する。
【００５８】
［付記１］
下地領域上に設けられたＭＥＭＳ素子と、
第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に設けられた第３の層とを備え、前記ＭＥＭＳ素子を覆い、その内側にキャビティを形成する保護膜と、
を備え、
前記下地領域の表面に対して垂直な方向から見て、前記第２の層の外周が前記キャビティの外周よりも内側に位置する
ことを特徴とする電子装置。
【００５９】
［付記２］
前記第１の層は、前記下地領域上に固定された第１の部分と、前記下地領域の上方に位置し且つ前記下地領域の表面に略平行な第２の部分と、前記第１の部分と前記第２の部分との間に位置し且つ傾斜した第３の部分とを含み、
前記第２の層の外周は前記第２の部分上に位置する
ことを特徴とする付記１に記載の電子装置。
【００６０】
［付記３］
前記第２の層は、前記第１の層の前記第２の部分に設けられた複数の穴を塞ぐ
ことを特徴とする付記２に記載の電子装置。
【００６１】
［付記４］
前記第３の層は、前記第２の層の外周を覆っている
ことを特徴とする付記１に記載の電子装置。
【００６２】
［付記５］
前記第１の層は、シリコン及び酸素を含有する
ことを特徴とする付記１に記載の電子装置。
【００６３】
［付記６］
前記第２の層は、有機物で形成されている
ことを特徴とする付記１に記載の電子装置。
【００６４】
［付記７］
前記第２の層は、ポリイミドで形成されている
ことを特徴とする付記１に記載の電子装置。
【００６５】
［付記８］
前記第３の層は、シリコン及び窒素を含有する
ことを特徴とする付記１に記載の電子装置。
【００６６】
［付記９］
前記下地領域は、半導体基板と、前記半導体基板上に設けられた絶縁領域とを含む
ことを特徴とする付記１に記載の電子装置。
【００６７】
［付記１０］
前記ＭＥＭＳ素子は、可変キャパシタとして用いられる
ことを特徴とする付記１に記載の電子装置。
【００６８】
［付記１１］
凸状の上面を有する下地領域上にＭＥＭＳ素子を形成する工程と、
第１の層と、前記第１の層上に設けられた第２の層と、前記第２の層上に設けられた第３の層とを備え、前記ＭＥＭＳ素子を覆い、その内部にキャビティを形成する保護膜を形成する工程と、
を備えることを特徴とする電子装置の製造方法。
【００６９】
［付記１２］
前記下地領域は、半導体基板と、前記半導体基板上に設けられた絶縁領域とを含む
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００７０】
［付記１３］
前記絶縁領域に含まれる絶縁膜は、圧縮応力を有する
ことを特徴とする付記１２に記載の電子装置の製造方法。
【００７１】
［付記１４］
前記絶縁領域に含まれる絶縁膜は、シリコン酸化膜を含む
ことを特徴とする付記１３に記載の電子装置の製造方法。
【００７２】
［付記１５］
前記第１の層は、シリコン及び酸素を含有する
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００７３】
［付記１６］
前記第２の層は、有機物で形成されている
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００７４】
［付記１７］
前記第２の層は、ポリイミドで形成されている
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００７５】
［付記１８］
前記第３の層は、シリコン及び窒素を含有する
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００７６】
［付記１９］
前記ＭＥＭＳ素子は、可変キャパシタとして用いられる
ことを特徴とする付記１１に記載の電子装置の製造方法。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１０…下地領域      １１…半導体基板      １２…絶縁領域
１３…トランジスタ      １４…配線
２０…ＭＥＭＳ素子      ２１…下部電極      ２２…上部電極
２３…アンカー部      ２４…バネ部
３０…保護膜      ３１…第１の層      ３１ｈ…穴
３２…第２の層      ３２ｐ…第２の層の外周      ３３…第３の層
４０…キャビティ      ４０ｐ…キャビティの外周
５１…犠牲膜      ５２…犠牲膜
【図１】
2016172291.tif 000003
【図２】
2016172291.tif 000004
【図３】
2016172291.tif 000005
【図４】
2016172291.tif 000006
【図５】
2016172291.tif 000007
【図６】
2016172291.tif 000008
【図７】
2016172291.tif 000009
【図８】
2016172291.tif 000010
【図９】
2016172291.tif 000011
【図１０】
2016172291.tif 000012
【図１１】
2016172291.tif 000013
【図１２】
2016172291.tif 000014
【図１３】
2016172291.tif 000015
【図１４】
2016172291.tif 000016
【図１５】
2016172291.tif 000017
【図１６】
2016172291.tif 000018