(57)【要約】【課題】不要な導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体ウエハ１１０の上に形成された層間絶縁膜１１４に、有効チップ領域及び無効チップ領域の上において複数の凹部６０４を形成する工程と、層間絶縁膜１１４上に、複数の凹部６０４を埋め込むように銅膜１２１を形成する工程と、有効チップ領域上に銅膜１２１を残しつつ、無効チップ領域上の銅膜１２１を除去する工程と、有効チップ領域上に残された銅膜１２１の内、複数の凹部６０４の外側の部分を除去する工程と、を有し、複数の凹部６０４の内、ウエハへの投影面積が１０μｍ２以下である凹部６０４の面積占有率が、有効チップ領域よりも無効チップ領域で高い。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
第１領域及び前記第１領域よりも外側の第２領域を有するウエハの上に形成された絶縁膜に、前記第１領域及び前記第２領域の上において複数の凹部を形成する工程と、
前記絶縁膜上に、前記複数の凹部を埋め込むように導電膜を形成する工程と、
前記第１領域上に前記導電膜を残しつつ、前記第２領域上の前記導電膜を除去する工程と、
前記第１領域上に残された前記導電膜の内、前記複数の凹部の外側の部分を除去する工程と、を有し、
前記複数の凹部の内、前記ウエハへの投影面積が１０μｍ２以下である凹部の面積占有率が、前記第１領域よりも前記第２領域で高いことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数の凹部の内、前記ウエハへの投影面積が１０μｍ２を超える凹部の面積占有率が、前記第２領域よりも前記第１領域で高いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数の凹部は、前記第２領域において、前記ウエハへの投影面積が１０μｍ２以下である前記凹部のみを有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２領域における前記凹部の最大幅は、前記第１領域における前記凹部の最大幅以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記複数の凹部の内、前記ウエハへの投影面積が１０μｍ２以下であるパターンの面積占有率は、前記第２領域において３５％以上１００％未満であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２領域における投影面積が１０μｍ２以下である前記凹部の、前記ウエハに沿った第１方向における寸法は、前記第１方向に直交し前記ウエハに沿った第２方向における寸法の１倍以上１０００倍以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ウエハには、複数の光電変換素子が形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ウエハを分割して複数のチップを得る工程をさらに有し、
前記第１領域からは四角形のチップが得られ、前記第２領域からは四角形でないチップが得られることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造法方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の製造プロセスでは、配線形成プロセスとして、いわゆるダマシンプロセスが広く用いられている。ダマシンプロセスでは、絶縁膜に凹部（トレンチ）又はビアホールを含む凹部を形成した後、銅を含む金属材料をめっき法等により凹部に埋め込む。次いで、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により凹部の外の金属材料を除去して平坦化する。
【０００３】
ビアホールや凹部に銅を埋め込む際には、シリコンウエハ等の半導体ウエハの表面の外周部や側面、裏面にも部分的に銅膜が成膜される。ウエハの外周部、側面、裏面に銅膜が露出したまま、次の工程に用いられる装置に搬入されると、ウエハ上に露出した銅膜の銅が、ウエハステージ、ウエハキャリア、コンベア等の表面に付着して装置が銅で汚染される。装置の表面に付着した銅がウエハに付着すると、付着した銅は、ウエハ内部に拡散し、素子領域の特性を変動させてしまう。そのため、銅膜を成膜した後は、次の工程に搬送する前に、ウエハの外周部、側面、及び裏面の不要な銅膜を除去する必要がある。この不要な銅膜の除去には、例えば、硝酸や濃硫酸が用いられている（特許文献１）。
【０００４】
一方、ウエハ面内の加工寸法及び加工形状を均一なものとするため、ウエハ外周部にダミーショットを配することが提案されている（特許文献２）。また、ウエハの端部からの微細パターンの剥がれを防止するため、ウエハの周辺領域に、ウエハ内部領域に存在するパターン最小寸法を少なくとも上回る最小寸法を有するダミーパターンを形成することが提案されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２０３９１２号公報
【特許文献２】特開平６−２０９０３号公報
【特許文献３】特開平５−３０４０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、不要な銅膜の除去が行われた領域の境界部付近においては、銅膜が一部除去されるが部分的に銅膜が残存している領域が存在している。このように部分的に銅膜が残存している領域では、銅膜の除去に用いた除去液により、残存している銅膜の表面に改質層が形成される。こうして形成された改質層は、これを起点として上層の膜が剥がれる膜剥がれの一因になり、製品の歩留まりの低下を招く。さらには、膜剥がれにより銅膜が露出すると、製造装置が銅で汚染され、その製造装置を用いて製造するすべての製品に影響が及ぶ場合がある。
【０００７】
本発明の目的は、不要な導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点による半導体装置の製造方法は、第１領域及び前記第１領域よりも外側の第２領域を有するウエハの上に形成された絶縁膜に、前記第１領域及び前記第２領域の上において複数の凹部を形成する工程と、前記絶縁膜上に、前記複数の凹部を埋め込むように導電膜を形成する工程と、前記第１領域上に前記導電膜を残しつつ、前記第２領域上の前記導電膜を除去する工程と、前記第１領域上に残された前記導電膜の内、前記複数の凹部の外側の部分を除去する工程と、を有し、前記複数の凹部の内、前記ウエハへの投影面積が１０μｍ２以下である凹部の面積占有率が、前記第１領域よりも前記第２領域で高いことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、不要な導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体ウエハにおける露光領域等を示す平面模式図である。
【図２】参考形態による半導体装置の製造方法に用いるマスクパターンを示す平面模式図である。
【図３】参考形態による半導体装置の製造方法を示す断面模式図（その１）である。
【図４】参考形態による半導体装置の製造方法を示す断面模式図（その２）である。
【図５】参考形態による半導体装置の製造方法を示す断面模式図（その３）である。
【図６】参考形態による半導体装置の製造方法を示す断面模式図（その４）である。
【図７】銅膜の表面に形成された改質層を起点とする膜剥がれを説明する断面模式図である。
【図８】本発明の第１実施形態による半導体装置の製造方法に用いるマスクパターンを示す平面模式図である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す断面模式図（その１）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す断面模式図（その２）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す断面模式図（その３）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す断面模式図（その４）である。
【図１３】本発明の第２実施形態による半導体装置を示す平面模式図である。
【発明を実施するための形態】
【００１１】
（参考形態）
一般に、銅配線を形成するダマシンプロセスにおいては、絶縁膜に溝等の凹部を配する。そのうえで、めっき法等により凹部に銅を埋め込み、硝酸等の除去液により、ウエハの外周部、側面及び裏面の不要な銅膜を除去する。ウエハの外周部において、不要な銅膜の除去が行われた領域の境界部付近には、銅膜の除去の程度が異なる領域が存在する。すなわち、その境界付近には、銅膜が完全に除去されている領域と、銅膜が一部除去されるが部分的に銅膜が残存している領域と、銅膜が除去されていない領域とが存在する。
【００１２】
上記除去の後、ダマシンプロセスでは、ＣＭＰ法により凹部外の銅膜等の導電膜を除去して平坦化する。次いで、凹部が銅膜等の導電膜で埋め込まれた絶縁膜上に銅の拡散を防止するバリア絶縁膜を形成し、そのバリア絶縁膜上に、層間膜となる絶縁膜（層間絶縁膜）、膜応力が比較的高いパッシベーション膜等の膜を順次形成する。その後、シリコンと酸化シリコン膜との界面での界面準位を低減するため、水素ガスを含む雰囲気中でウエハを熱処理する水素シンター処理を行う。これにより、シリコンのダングリングボンドを水素で終端させる。
【００１３】
しかしながら、上記不要な銅膜の除去が行われた境界部付近においては、銅膜が一部除去されるが部分的に銅膜が残存している領域が存在している。このように部分的に銅膜が残存している領域においては、銅膜の除去に用いた除去液により、残存している銅膜の表面に銅の改質層が形成される。こうして形成された前記改質層は、銅膜の上層に形成されたバリア絶縁膜とその下地との密着性を悪化させる。
【００１４】
一方、層間絶縁膜の上層には、膜応力が比較的高いパッシベーション膜が形成されることになる。また、水素シンター処理等の熱処理により、ウエハには熱応力が加わることにもなる。上記銅の改質層によりバリア絶縁膜とその下地との密着性が悪化した状態でこれら膜応力や熱応力のような応力がウエハに加わると、改質層を起点として上層の膜が剥がれる膜剥がれが発生するという問題が生じている。また、ウエハの外周部に配された凹部の寸法を大きくしてしまうと、改質層の面積が大きくなり、この結果、さらに膜剥がれが発生しやすくなると考えられる。
【００１５】
上述のように膜剥がれが発生すると、パーティクルが発生し、その結果、製品の歩留りが低下してしまうことになる。さらには、膜剥がれにより銅膜が露出することで銅により製造装置が汚染され、その製造装置を用いるすべての製品に影響が及ぶ場合がある。このため、上述した銅の改質層に起因する膜剥がれを抑制する必要がある。
【００１６】
ここで、本発明の実施形態の説明に先立ち、参考形態として、上記ダマシンプロセスにより配線層を形成した場合であって、膜剥がれが生じる場合について図１乃至図７を用いてさらに詳細に説明する。
【００１７】
図１（ａ）は、半導体装置が製造される半導体ウエハ（以下、ウエハとも称する）１における露光領域、配線層を構成する導電膜の除去領域等を示す平面模式図である。
【００１８】
図１（ａ）は、ウエハ１の素子形成面である主面に対し、ウエハ１の中心１０の直上から見たときのウエハ１を示している。外周１０１は、ウエハ１の外周であり、ウエハ１の主面の外縁である。以下の説明では、ウエハ１の主面上のある地点又は領域に対して、ウエハ１の中心１０の側を内側、ウエハ１の外周１０１の側を外側とする。また、図１（ａ）には、露光領域について説明する格子が示されている。後述するように、格子で示された露光領域になされる露光は、あるレイヤについて凹部を形成するエッチングのためのレジストパターンを形成する工程における露光であるとする。
【００１９】
ここで、一般に、１枚の半導体ウエハからは、複数の半導体装置（半導体チップ）が製造される。図１（ａ）においては、１枚のウエハ１に、製造されるチップに対応するチップ領域１０２が複数配されている。ウエハ１上の複数のチップ領域１０２は、スクライブラインにより画定されており、半導体装置の製造時には、スクライブラインに沿って切断されて有効チップ或いは無効チップとして分割されることになる。有効チップは四角形であり、半導体装置として用いられる。無効チップは四角形であるものや四角形でないものを含み、例えば、四角形でないものは、外周１０１を含む形状を有し得る。
【００２０】
ウエハ１は、半導体装置が形成可能な有効領域１０６と、有効領域１０６以外の、半導体装置が形成されない無効領域１０５と、を有する。外周１０１と有効領域１０６との間の領域は全て無効領域１０５であり得る。図１（ａ）では、有効領域１０６にはハッチングを付けており、無効領域１０５にはハッチングを付けていない。ウエハ１上では、ウエハ１の外周部を除く外縁１０４を有する領域が、配線層を構成する導電パターンを形成するための導電膜が形成される領域となる。複数のチップ領域１０２の内、有効領域１０６に含まれるチップ領域１０２が、有効チップ領域１０２ａである。有効チップ領域１０２ａは、複数の有効チップ領域１０２ａの各々が、導電膜が形成される領域の外縁１０４よりも内側に配置されている。複数のチップ領域１０２の内、無効領域１０５に含まれるチップ領域１０２が、無効チップ領域１０３である。詳細には、無効領域１０５において、外縁１０４と交差するように配置されているチップ領域１０２が無効チップ領域１０３ａ、外縁１０４の外側に配置されているチップ領域１０２が無効チップ領域１０３ｂである。つまり、有効チップ領域１０２ａの全体が、外縁１０４よりも内側に配置されて初めて一つの半導体装置として成り立つ。図１（ａ）に示すウエハ１において、完成する半導体装置は、７２個であり、これらは半導体装置が形成可能な有効領域１０６に含まれる７２個の有効チップ領域１０２ａから得られる。
【００２１】
図１（ｂ）は、図１（ａ）において破線で囲まれた注目領域１０７を拡大して示す平面模式図である。図２は、図１（ｂ）のＸ−Ｙ線における配線層の凹部を形成するためのマスクパターンを示す平面模式図である。図２に示すマスクパターン４００は、無効チップ領域１０３におけるレジストパターンを形成するためのフォトレジスト膜の露光に用いるレチクルに形成されたものである。図２では、図１（ｂ）のＸ−Ｙ線に対応する直線をＸ１−Ｙ１線で示している。図２に示すように、Ｘ−Ｙ線における配線層の凹部を形成するためのマスクパターン４００は、凹部の形状に対応したパターン４０１を有している。マスクパターン４００を用いた露光により得られるレジストパターンにおいて、パターン４０１に対応するパターンは、ドライエッチングされる絶縁膜を露出する開口部パターンとなる。第１無効チップ領域１０３ａに用いられるマスクパターン４００は、半導体装置が形成可能な有効領域１０６における有効チップ領域１０２ａに用いられるマスクパターンと同一のマスクパターンである。なお、第２無効チップ領域１０３ｂに用いられるマスクパターンも、有効チップ領域１０２ａに用いられるマスクパターンと同一のマスクパターンである。
【００２２】
以下、図２に示すＸ１−Ｙ１線における配線層を含む半導体装置の製造方法について図３乃至図７を用いて説明する。図３乃至図６は、図２に示すＸ１−Ｙ１線における配線層を含む半導体装置の製造方法を示す断面模式図である。図７は、銅膜の表面に形成された改質層を起点とする膜剥がれを説明する断面模式図である。
【００２３】
まず、シリコン単結晶からなるシリコンウエハ等の半導体ウエハ（半導体基板）１１０上に、トランジスタ、バイポーラトランジスタ、抵抗素子、容量素子等の種々の半導体素子を形成する。なお、図３乃至図６には、半導体素子としてゲート電極１１１を有するトランジスタを形成した場合を例として示している。また、半導体素子の形成には、通常の半導体製造プロセスを用いることができる。
【００２４】
次に、半導体ウエハ１１０上に、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、半導体ウエハ１１０上に形成された半導体素子を覆うように層間絶縁膜１１２を形成する。層間絶縁膜１１２は、例えばシリコン酸化膜（ＳｉＯ膜）とすることができる。なお、この層間絶縁膜１１２の表面をＣＭＰ法により平坦化してもよい。
【００２５】
次に、層間絶縁膜１１２上に、例えばＣＶＤ法により、ストッパ絶縁膜１１３を堆積する。ストッパ絶縁膜１１３は、エッチングストッパとして機能し、例えば、シリコン炭化膜（ＳｉＣ膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン炭窒化膜（ＳｉＣＮ膜）等とすることができる。
【００２６】
次に、図３（ａ）に示すように、ストッパ絶縁膜１１３上に、例えばＣＶＤ法により、配線形成用の層間絶縁膜１１４を堆積する。層間絶縁膜１１４は、例えばＳｉＯ膜とすることができる。
【００２７】
次に、層間絶縁膜１１４上にフォトレジスト膜５００を塗布する。続いて、フォトレジスト膜５００に対して露光を行い、図３（ｂ）に示すように、フォトレジスト膜５００に凹部形成用のパターンを形成する。パターンが形成されたフォトレジスト膜５００は、凹部の形成予定領域に開口部５０１を有する。この際、図１（ａ）に示す有効チップ領域１０２ａ、及び無効チップ領域１０３ａ、１０３ｂについて、同一のマスクパターンを用いてフォトレジスト膜５００に凹部形成用のパターンを形成する。すなわち、上述したように、有効チップ領域１０２ａ及び無効チップ領域１０３ａ、１０３ｂについて、図２に示すマスクパターン４００を用いる。これにより、半導体ウエハ１１０の面内の加工寸法、加工形状及び平坦性を安定化する。
【００２８】
次に、フォトレジスト膜５００をマスクとして、層間絶縁膜１１４及びストッパ絶縁膜１１３を順次ドライエッチングする。これにより、図３（ｃ）に示すように、層間絶縁膜１１４及びストッパ絶縁膜１１３に、配線形成用の溝である複数の凹部６００を形成する。
【００２９】
次に、例えばアッシングにより、フォトレジスト膜５００を除去する。
【００３０】
次に、複数の凹部６００を有する層間絶縁膜１１４上に、例えばスパッタ法により、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）等のバリアメタル膜（不図示）を形成する。次に、バリアメタル膜上に、例えばスパッタ法により、銅膜（Ｃｕ膜）のシード膜（不図示）を形成する。次に、図４（ａ）に示すように、シード膜上に、例えば電解めっき法により、前記複数の凹部６００を埋め込むように、導電膜として銅膜１２１を形成する。
【００３１】
その後、図４（ｂ）に示すように、外縁１０４を有する領域上に銅膜１２１を残しつつ、半導体ウエハ１１０の外周部、側面、及び裏面に成膜された不要な導電膜である銅膜１２１を除去する。これにより、半導体ウエハ１１０の主面上では、外縁１０４を境界として、外縁１０４の内側の領域には銅膜１２１が残され、外縁１０４の外側の領域からは銅膜１２１が除去される。この除去には、除去液として、例えば硝酸、濃硫酸、硫酸過水等の水溶液を用いる。また、除去の態様は、半導体ウエハ１１０の外周部、側面、及び裏面を除去液により除去することができるものであれば特に限定されるものではない。
【００３２】
この際、不要な銅膜１２１を除去するための工程が行われた領域の境界部付近、すなわち外縁１０４付近においては、銅膜１２１が一部除去されるが部分的に銅膜１２１が残存している領域３００が形成される。この部分的に銅膜１２１が残存している領域３００における銅膜１２１の表面は、上記の除去に用いられた除去液により改質される。この結果、領域３００における銅膜１２１の表面には、銅の改質層３０１が形成される。
【００３３】
次に、図４（ｃ）に示すように、ＣＭＰ法を用いて層間絶縁膜１１４上の銅膜１２１、シード膜及びバリアメタル膜を研磨する。これにより、銅膜１２１、シード膜及びバリアメタル膜の内、複数の凹部６００の外側の層間絶縁膜１１４上の部分を選択的に除去する。こうして、凹部６００に埋め込まれた銅膜１２１を有する配線層６０１が形成される。この際、部分的に銅膜１２１が残存している領域３００には、銅膜１２１が除去されることにより段差が発生するため、ＣＭＰ法による研磨に用いたスラリが詰まるスラリ詰まりが発生しやすい。
【００３４】
次に、配線層６０１が埋め込まれた層間絶縁膜１１４上に、例えばＣＶＤ法により、銅の拡散を防止する機能を有するバリア絶縁膜１１５を堆積する。バリア絶縁膜１１５は、例えば、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣ膜等とすることができる。
【００３５】
次に、図５（ａ）に示すように、バリア絶縁膜１１５上に、例えばＣＶＤ法により、層間絶縁膜１１６を堆積する。層間絶縁膜１１６は、例えば、ＳｉＯ膜、ＦＳＧ（Fluorinated Silicate Glass）膜、シリコン炭酸化膜（ＳｉＯＣ膜）等とすることができる。
【００３６】
部分的に銅膜１２１が残存している領域３００においては、上述のように銅膜１２１の表面に改質層３０１が存在している。改質層３０１は、上層に形成されたバリア絶縁膜１１５とその下地との密着性を低下させる。また、領域３００は、ＣＭＰ法による研磨時にスラリ詰まりが発生しやすくなっている。このため、改質層３０１は、その上層の膜が剥がれる膜剥がれの起点となりやすい。
【００３７】
その後、図３（ｂ）乃至図５（ａ）を用いて説明した配線形成工程を繰り返す。これにより、図５（ｂ）に示すように、複数の配線層を含む多層配線を形成する。図５（ｂ）に示す例では、層間絶縁膜１１６上にストッパ絶縁膜１１７及び層間絶縁膜１１８が形成され、これらに形成された凹部６０２に埋め込まれた銅膜１２２を有する配線層６０３が形成されている。領域３００に残存している銅膜１２２の表面には、改質層３０１と同様の改質層３０２が形成されている。配線層６０３が埋め込まれた層間絶縁膜１１８上には、バリア絶縁膜１１９と、層間絶縁膜１２０とが順次堆積されている。
【００３８】
次に、図６に示すように、層間絶縁膜１２０上に、例えばＣＶＤ法により、パッシベーション膜１２５を形成する。パッシベーション膜１２５は、例えばＳｉＮ膜とすることができる。
【００３９】
パッシベーション膜１２５は、比較的高い膜応力を有している。また、パッシベーション膜１２５の形成後の工程において、シリコンと酸化シリコン膜界面での界面準位を低減するため、水素ガスを含んだ雰囲気中で、多層配線が形成された半導体ウエハ１１０に対して熱処理を行う。これにより、シリコンのダングリングボンドを水素で終端させる。その際の熱処理は、例えば４００℃程度の熱処理である。このような熱処理により、層間絶縁膜、配線層等を含む半導体ウエハ１１０に熱応力が加わる。
【００４０】
このようにパッシベーション膜１２５による膜応力、熱処理による熱応力等の応力が、層間絶縁膜等を含む半導体ウエハ１１０に加わると、銅膜の表面に形成された前述の改質層を起点として膜剥がれを引き起こす。図７は、膜剥がれの例として、改質層３０１を起点とする膜剥がれを示す断面模式図である。図示するように、改質層３０１を起点として、改質層３０１の上層の膜が剥がれた膜剥がれ領域３０３が生じている。膜剥がれ領域３０３では、改質層３０１の上層に位置するバリア絶縁膜１１５、層間絶縁膜１１６、ストッパ絶縁膜１１７、層間絶縁膜１１８、バリア絶縁膜１１９、層間絶縁膜１２０、及びパッシベーション膜１２５が剥がれている。なお、図７では改質層３０１を起点とした膜剥がれの例を示しているが、改質層３０２についても、これを起点として同様の膜剥がれが生じうる。
【００４１】
上述のようにして膜剥がれが起きると、パーティクルが発生し、その結果、製品の歩留りが低下してしまうことになる。さらには、膜剥がれにより銅膜が露出することで、露出した銅膜の銅により製造装置が汚染されると、その製造装置を用いるすべての製品に影響が及ぶ場合があるため重大な問題である。
【００４２】
本発明による半導体装置の製造方法は、上述した不要な銅膜等の導電膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上するとともに、導電膜の露出に伴う導電膜材料による汚染を抑制するものである。以下、本発明の実施形態について詳述する。
【００４３】
（第１実施形態）
本発明の第１実施形態による半導体装置の製造方法について図８乃至図１２を用いて説明する。図８は、本実施形態による半導体装置の製造方法で用いるマスクパターンを説明する平面模式図である。図９乃至図１２は、本実施形態による半導体装置の製造方法を示す断面模式図である。なお、上記参考形態と同様の構成要素については同一の符号を付し、説明を省略し又は簡略にする。また、参考形態の説明に用いた図面も適宜参照することにする。
【００４４】
本実施形態による半導体装置の製造方法では、上述した半導体装置が形成可能な有効領域１０６における有効チップ領域１０２ａの露光に用いるマスクパターンとは異なるマスクパターンを、無効チップ領域１０３ａ、１０３ｂの露光に用いることを特徴とする。
【００４５】
図８（ａ）及び図８（ｂ）は、本実施形態において凹部を形成するためのマスクパターンを示している。図８（ａ）及び図８（ｂ）に示すマスクパターン４００、４０２は、レジストパターンを形成するためのネガ型のフォトレジスト膜の露光に用いるレチクルに形成されたものである。
【００４６】
本実施形態では、凹部を形成するための露光に際して、有効チップ領域１０２ａについては、例えば、図８（ａ）に示すマスクパターン４００を用いて露光する。図８（ａ）に示すマスクパターン４００は、図２に示すマスクパターン４００と同様のものであり、凹部の形状に対応したパターン４０１を有している。
【００４７】
一方、同じく凹部を形成するための露光に際して、無効チップ領域１０３ａ、１０３ｂについては、図８（ｂ）に示すマスクパターン４０２を用いて露光する。図８（ｂ）に示すマスクパターン４０２は、複数のアイランドパターン４０３を有している。マスクパターン４０２により得られるレジストパターンにおいて、アイランドパターン４０３に対応する部分は、露光時に遮光されており、現像後には現像液に可溶となることで、ドライエッチングされる絶縁膜を露出する開口部となる。同様のレジストパターンは、マスクパターン４０２を反転させたマスクパターンを用いて、ポジ型のフォトレジスト膜を露光することでも形成することができる。なお、露光に際しては、レチクルに形成されたパターンを等倍もしくは縮小してフォトレジスト膜に露光される。本例では１／４倍に縮小される。また、レチクルには複数のチップ領域用のマスクパターンが形成されて、一回の露光ショットで複数のチップ領域が同時に形成される。
【００４８】
図８（ｂ）では、矩形状の平面形状を有する複数のアイランドパターン４０３が千鳥格子状に配列されている場合を例に示している。なお、アイランドパターン４０３の平面形状及び配列の態様は、図８（ｂ）に示すものに限定されるものではない。アイランドパターン４０３の平面形状は、例えば、円形状、楕円形状であってもよい。また、複数のアイランドパターン４０３は、例えば正方格子状に配列されてもよい。
【００４９】
また、各アイランドパターン４０３は、その開口部から形成される凹部の投影面積で１０μｍ２以下になっている。なお、ここにいう投影面積とは、露光によりフォトレジスト膜に転写されたパターンをマスクとして形成された凹部のウエハへの投影面積のことをいう。すなわち、マスクパターン４０２を用いた露光により得られたレジストパターンにおけるアイランドパターン４０３に対応するアイランドパターンを反転させた仮想的なパターンは、ウエハへの投影面積が１０μｍ２以下になる。
【００５０】
各アイランドパターン４０３に対応して形成される、投影面積が１０μｍ２以下である凹部の、ウエハ１１０に沿った第１方向における寸法は、第１方向に直交しウエハ１１０に沿った第２方向における寸法の１倍以上１０００倍以下であることが好ましい。さらに、投影面積が１０μｍ２以下である凹部の、ウエハ１に沿った第１方向における寸法は、第１方向に直交しウエハ１に沿った第２方向における寸法の１倍以上１０倍以下であることがより好ましい。例えば、アイランドパターン４０３に対応して形成される凹部の形状を１辺が３．１μｍ以下の正方形、あるいは、半径が１．７μｍ以下の円形とすることができる。このような凹部の最大幅は、図８（ａ）に示すマスクパターン４００によって有効領域１０６に形成された凹部の最大幅以下であることが望ましい。ここで凹部が長手方向と短手方向を有する場合、「幅」とは、短手方向における寸法を指す。マスクパターン４０２を用いた露光により無効領域１０５に形成された凹部の最大幅は、マスクパターン４００を用いた露光により得られた凹部の最大幅以下であることが望ましい。マスクパターン４０２を用いた露光により得られた凹部の最大幅は、適宜設定することができるが、具体的には例えば０．１μｍ〜１０μｍである。このように無効チップ領域１０３ａ、１０３ｂにおけるレジストパターンの最大幅を比較的小さくすることにより、上述した改質層の面積を小さくすることができる。
【００５１】
なお、図８（ａ）に示すマスクパターン４００も、アイランドパターン４０３と同様の、面積が投影面積で１０μｍ２以下の凹部に対応したアイランドパターンを含みうる。ただし、このような場合、面積が投影面積で１０μｍ２以下の凹部に対応したアイランドパターンの面積占有率が、図８（ａ）に示すマスクパターン４００と、図８（ｂ）に示すマスクパターン４０２とで異なる。
【００５２】
具体的には、無効チップ領域１０３ａ、１０３ｂに形成される、投影面積が１０μｍ２以下の凹部の面積占有率が、有効チップ領域１０２ａに形成される、投影面積が１０μｍ２以下の凹部の面積占有率よりも高くなっている。ここで、無効チップ領域１０３ａ、１０３ｂに形成される凹部の面積占有率とは、無効チップ領域１０３ａ、１０３ｂが配された無効領域１０５の総面積に対する、凹部の投影面積の総和の比率（百分率）のことである。また、有効チップ領域１０２ａに形成される凹部の面積占有率とは、全ての有効チップ領域１０２ａが配された有効領域１０６の総面積に対する、凹部の投影面積の総和の比率（百分率）のことである。
【００５３】
上記のマスクパターン４００、４０２を用いた露光により得られたレジストパターンによれば、複数の凹部の内、ウエハへの投影面積が１０μｍ２以下である凹部の面積占有率が、有効チップ領域１０２ａよりも無効チップ領域１０３ａ、１０３ｂで高くなる。ここにいう面積占有率は、全無効チップ領域又は全有効チップ領域の総面積に対する、全無効チップ領域又は全有効チップ領域における当該アイランドパターンに対応して形成される凹部のウエハへの投影面積の総和の比率（百分率）のことである。このように無効チップ領域１０３ａ、１０３ｂにおけるレジストパターンのアイランドパターンに対応して形成される凹部の面積占有率を比較的高く設定することが好ましい。これにより、上述した改質層が大きな面積で形成されるのを抑制することができ、改質層を起点とする膜剥がれを抑制することができる。
【００５４】
なお、無効チップ領域１０３ａ、１０３ｂにおける、ウエハへの投影面積が１０μｍ２以下の凹部の面積占有率は、適宜設定することができるが、具体的には例えば３５％以上である。なお、凹部同士の間隔を確保する必要があるため、無効チップ領域１０３ａ、１０３ｂにおける、ウエハへの投影面積が１０μｍ２以下の凹部の面積占有率は、１００％未満であり、典型的には７０％以下で有り得る。このように、無効チップ領域１０３ａ、１０３ｂにおける、ウエハへの投影面積が１０μｍ２以下の凹部の面積占有率は、例えば３５％以上１００％未満に設定し得る。
【００５５】
なお、マスクパターン４０２は、面積が投影面積で１０μｍ２以下となる凹部に対応したアイランドパターン４０３のみを有するものとすることができる。この場合、無効チップ領域１０３ａ、１０３ｂにおいては、ウエハへの投影面積が１０μｍ２以下の凹部のみが形成される。このように小面積の凹部のみとすることにより、改質層を起点とする膜剥がれをより確実に抑制することができる。
【００５６】
また、マスクパターン４００、４０２のいずれも、面積が投影面積で１０μｍ２を超える凹部に対応したアイランドパターンである１０μｍ２超パターンを含みうる。ただし、このような場合、１０μｍ２超パターンの面積占有率も、両マスクパターン４００、４０２で異なることが望ましい。
【００５７】
具体的には、有効チップ領域１０２ａに形成される、投影面積が１０μｍ２を超える凹部の面積占有率が、無効チップ領域１０３ａ、１０３ｂに形成される、投影面積が１０μｍ２を超える凹部の面積占有率よりも高くなっていることが望ましい。ここで、有効チップ領域１０２ａに形成される凹部の面積占有率とは、全ての有効チップ領域１０２ａが配された有効領域１０６の総面積に対する、凹部の投影面積の総和の比率（百分率）のことである。また、無効チップ領域１０３ａ、１０３ｂに形成される凹部の面積占有率とは、無効チップ領域１０３ａ、１０３ｂが配された無効領域１０５の総面積に対する、凹部の投影面積の総和の比率（百分率）のことである。
【００５８】
上記のマスクパターン４００、４０２を用いた露光により得られたレジストパターンによれば、複数の凹部の内、ウエハへの投影面積が１０μｍ２を超える凹部の面積占有率が、無効チップ領域１０３ａ、１０３ｂよりも有効チップ領域１０２ａで高くなる。ここにいう面積占有率は、全無効チップ領域又は全有効チップ領域の総面積に対する、全無効チップ領域又は全有効チップ領域における当該アイランドパターンに対応して形成される凹部のウエハへの投影面積の総和の比率（百分率）のことである。
【００５９】
上述のように、本実施形態では、無効チップ領域１０３ａ、１０３ｂについては、図８（ｂ）に示すような、投影面積が１０μｍ２以下の凹部に対応した比較的小さなアイランドパターン４０３を含むマスクパターン４０２を用いる。これにより、本実施形態によれば、不要な銅膜の除去により形成される改質層３０１、３０２の面積を小さくすることができるため、改質層を起点とする膜剥がれを抑制することができる。
【００６０】
以下、上記マスクパターンを用いた本実施形態による半導体装置の製造方法についてさらに図９乃至図１２を用いて説明する。ここで、図８（ｂ）では、図１（ｂ）のＸ−Ｙ線に対応する直線をＸ２−Ｙ２線で示している。図９乃至図１２に示す断面模式図は、Ｘ２−Ｙ２線における配線層を含む半導体装置の製造方法を示している。
【００６１】
まず、参考形態と同様に、シリコン単結晶からなる半導体ウエハ（半導体基板）１１０上に、トランジスタ、バイポーラトランジスタ、抵抗素子、容量素子等の種々の半導体素子を形成する。なお、図９乃至図１２には、半導体素子としてゲート電極１１１を有するトランジスタを形成した場合を例として示している。
【００６２】
次に、図９（ａ）に示すように、参考形態と同様に、層間絶縁膜１１２、ストッパ絶縁膜１１３、配線形成用の層間絶縁膜１１４を堆積する。
【００６３】
次に、層間絶縁膜１１４上にフォトレジスト膜５０２を塗布する。続いて、フォトレジスト膜５０２に対して露光を行い、図９（ｂ）に示すように、フォトレジスト膜５０２に凹部形成用のパターンを形成する。パターンが形成されたフォトレジスト膜５０２は、アイランドパターン４０３に対応する開口部５０３を有する。この際、図１（ａ）に示すように、有効チップ領域１０２ａ及び無効チップ領域１０３ａ、１０３ｂのパターンを形成する。これにより、半導体ウエハ１１０の面内の加工寸法、加工形状及び平坦性を安定化する。ただし、有効チップ領域１０２ａについて用いるマスクパターンと、無効チップ領域１０３ａ、１０３ｂについて用いるマスクパターンとは互いに異なるものとする。すなわち、上述したように、有効チップ領域１０２ａについては、図８（ａ）に示すマスクパターン４００を用いる。一方、無効チップ領域１０３ａ、１０３ｂについては、図８（ｂ）に示すマスクパターン４０２を用いる。
【００６４】
無効チップ領域１０３ａ、１０３ｂについて用いる図８（ｂ）に示すマスクパターン４０２は、上述のように、複数のアイランドパターン４０３を含んでいる。各アイランドパターン４０３は、面積が投影面積で１０μｍ２以下の凹部に対応したものになっている。また、各アイランドパターン４０３の最大幅は、図８（ａ）に示すマスクパターン４００におけるパターン４０１を含むパターンの最大幅以下であることが望ましい。
【００６５】
また、無効チップ領域１０３ａ、１０３ｂについて用いるマスクパターン４０２のパターン密度は、有効チップ領域１０２ａについて用いるマスクパターン４００のパターン密度より低いことが望ましい。なお、ここにいうパターン密度とは、フォトレジスト膜に形成されるレジストパターンの開口部に対応するパターンの密度のことをいう。
【００６６】
次に、フォトレジスト膜５０２をマスクとして、層間絶縁膜１１４及びストッパ絶縁膜１１３を順次ドライエッチングする。これにより、図９（ｃ）に示すように、層間絶縁膜１１４及びストッパ絶縁膜１１３に、配線形成用の溝である複数の凹部６０４を形成する。
【００６７】
次に、例えばアッシングにより、フォトレジスト膜５０２を除去する。
【００６８】
次に、複数の凹部６０４を有する層間絶縁膜１１４上に、例えばスパッタ法により、Ｔｉ膜、ＴｉＮ膜等のバリアメタル膜（不図示）を形成する。次に、バリアメタル膜上に、例えばスパッタ法により、銅膜のシード膜（不図示）を形成する。次に、図１０（ａ）に示すように、シード膜上に、例えば電解めっき法により、前記複数の凹部６０４を埋め込むように、導電膜として銅膜１２１を形成する。
【００６９】
その後、図１０（ｂ）に示すように、外縁１０４を有する領域上に銅膜１２１を残しつつ、半導体ウエハ１１０の外周部、側面、及び裏面に成膜された不要な導電膜である銅膜１２１を除去する。これにより、半導体ウエハ１１０の主面上では、外縁１０４を境界として、内側の領域の銅膜１２１が残され、外側の領域の銅膜１２１が除去される。この除去には、上述したように、除去液として、例えば硝酸、濃硫酸、硫酸過水等の水溶液を用いる。また、除去の態様は、半導体ウエハ１１０の外周部、側面、及び裏面を除去液により除去することができるものであれば特に限定されるものではない。
【００７０】
この際、本実施形態においても、不要な銅膜１２１を除去するための工程が行われた領域の境界部付近、すなわち外縁１０４付近においては、銅膜１２１が一部除去されるが部分的に銅膜１２１が残存している領域３００が形成される。この部分的に銅膜１２１が残存している領域３００における銅膜１２１の表面は、上記の除去に用いられた除去液により改質される。この結果、領域３００における銅膜１２１の表面には、銅の改質層３０１が形成される。
【００７１】
本実施形態では、無効チップ領域１０３ａ、１０３ｂにおいては、図８（ｂ）に示すアイランドパターン４０３を含むマスクパターン４０２を用いて、凹部６０４を形成するためのフォトレジスト膜５０２のレジストパターンを形成している。こうして形成されたフォトレジスト膜５０２によれば、上述のように、ウエハへの投影面積が１０μｍ２以下の凹部の面積占有率が、有効チップ領域１０２ａよりも無効チップ領域１０３ａ、１０３ｂで高くなる。このように凹部の面積占有率に応じてパターニングされたフォトレジスト膜５０２を用いて凹部６０４を形成することにより、不要な銅膜１２１の除去において、領域３００に残存する銅膜１２１の面積を小さくすることができる。したがって、本実施形態において改質層３０１が形成される面積は、参考形態の場合（図４（ｂ）参照）と比較して小さくなる。
【００７２】
次に、図１０（ｃ）に示すように、ＣＭＰ法を用いて層間絶縁膜１１４上の銅膜１２１、シード膜及びバリアメタル膜を研磨する。これにより、銅膜１２１、シード膜及びバリアメタル膜の内、複数の凹部６０４の外側の層間絶縁膜１１４上の部分を選択的に除去する。こうして、凹部６０４に埋め込まれた銅膜１２１を有する配線層６０５が形成される。この際、本実施形態では、上述のように、図８（ｂ）に示すアイランドパターン４０３を含むマスクパターン４０２を用いて凹部６０４が形成されている。このため、本実施形態では、部分的に銅膜１２１が残存している領域３００において、参考形態の場合（図４（ｃ）参照）と比較して段差が発生しにくくなり、スラリ詰まりが発生しにくくなる。
【００７３】
次に、図１１（ａ）に示すように、配線層６０５が埋め込まれた層間絶縁膜１１４上に、参考形態と同様に、バリア絶縁膜１１５及び層間絶縁膜１１６を順次堆積する。ここで、バリア絶縁膜１１５として、層間絶縁膜１１４よりも屈折率の高い高屈折率膜を用いることができる。具体的には、シリコン酸化膜よりなる層間絶縁膜１１４に対して、シリコン窒化膜よりなるバリア絶縁膜１１５を用いることができる。
【００７４】
本実施形態でも、部分的に銅膜１２１が残存している領域３００においては、上述のように銅膜１２１の表面に改質層３０１が存在している。しかしながら、本実施形態では、参考形態の場合（図５（ａ）参照）と比較して、改質層３０１が形成される面積が小さくなるため、上層に形成されたバリア絶縁膜１１５とその下地との密着性の低下を抑制することができる。また、本実施形態では、領域３００においてＣＭＰ法による研磨時にスラリ詰まりが発生しにくくなっていることから、改質層３０１が膜剥がれの起点となりにくい。
【００７５】
その後、図９（ｂ）乃至図１１（ａ）を用いて説明した配線形成工程を繰り返す。これにより、図１１（ｂ）に示すように、複数の配線層を含む多層配線を形成する。図１１（ｂ）に示す例では、層間絶縁膜１１６上に、ストッパ絶縁膜１１７及び層間絶縁膜１１８が形成され、これらに形成された凹部６０６に埋め込まれた銅膜１２２を有する配線層６０７が形成されている。領域３００に残存している銅膜１２２の表面には、改質層３０１と同様の改質層３０２が形成されている。配線層６０７が埋め込まれた層間絶縁膜１１８上には、バリア絶縁膜１１９と、層間絶縁膜１２０とが順次堆積されている。本実施形態では、凹部６０６についても、凹部６０４と同様に、アイランドパターンを含むマスクパターンを用いて形成する。これにより、改質層３０２が形成される面積も、参考形態の場合と比較して小さくすることができる。
【００７６】
次に、参考形態と同様に、図１２に示すように、層間絶縁膜１２０上にパッシベーション膜１２５を形成する。また、パッシベーション膜１２５の形成後の工程において、参考形態と同様に、水素ガスを含んだ雰囲気中で、多層配線が形成された半導体ウエハ１１０に対して熱処理を行う。その後、多層配線が形成された半導体ウエハ１０を分割して複数のチップを得る。有効領域６の有効チップ領域１０２ａからは四角形のチップが得られ、無効領域５の無効チップ領域１０３ａ、１０３ｂからは四角形のチップや四角形でないチップが得られる。
【００７７】
本実施形態においては、前述の改質層３０１、３０２の面積が小さいため、バリア絶縁膜１１５、１１９とその下地との密着性の低下を抑制することができる。また、領域３００においてＣＭＰ法による研磨時のスラリ詰まりが発生しにくくなっている。このため、改質層３０１、３０２は、膜剥がれの起点となりにくくなっている。したがって、本実施形態によれば、パッシベーション膜１２５による膜応力、熱処理による熱応力等の応力が、層間絶縁膜等を含む半導体ウエハ１１０に加わっても、改質層３０１、３０２を起点とする膜剥がれを抑制することができる。
【００７８】
このように、本実施形態によれば、不要な銅膜の除去が行われた領域の境界部近傍における膜剥がれを抑制して歩留まりを向上することができる。さらに、膜剥がれを抑制することで、銅膜の露出に伴う銅による汚染を抑制することができる。
【００７９】
（第２実施形態）
本発明の第２実施形態による半導体装置について図１３を用いて説明する。図１３は、本実施形態による半導体装置の構成を示す平面模式図である。なお、上記参考形態及び第１実施形態と同様の構成要素については同一の符号を付し、説明を省略し又は簡略にする。また、参考形態の説明に用いた図面も適宜参照することにする。
【００８０】
本実施形態では、本発明の半導体装置の一例として、固体撮像装置の構成について説明する。
【００８１】
本実施形態による固体撮像装置１０００は、図１（ａ）に示す１つの領域（半導体装置）１０２に相当し、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像装置である。図１３に示すように、固体撮像装置１０００は、画素部１０１１と、垂直走査回路１０１２と、２つの読み出し回路１０１３と、２つの水平走査回路１０１４と、２つの出力アンプ１０１５を備えている。なお、画素部１０１１以外の領域を周辺回路部１０１６とする。
【００８２】
画素部１０１１は、複数の画素が２次元状に配列されて構成される。各画素は、少なくとも光電変換素子を有し、加えて読み出しのためのトランジスタ等を含みうる。読み出し回路１０１３は、例えば、列アンプ、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路、加算回路等を含む。読み出し回路１０１３は、垂直走査回路１０１２によって選択された行の画素から垂直信号線を介して読み出された信号に対して増幅、加算等を行う。列アンプ、ＣＤＳ回路、加算回路等は、例えば、画素列又は複数の画素列毎に配置される。水平走査回路１０１４は、読み出し回路１０１３の信号を順番に読み出すための信号を生成する。出力アンプ１０１５は、水平走査回路１０１４によって選択された列の信号を増幅して出力する。読み出し回路１０１３と水平走査回路１０１４と出力アンプ１０１５とは、２系統の出力経路を構成するため、画素部１０１１を挟んで上下に１つずつ配置されている。しかし、出力経路は３つ以上設けられていてもよい。
【００８３】
上記固体撮像装置１０００の配線層を形成する際、図１（ａ）に示す無効チップ領域１０３ａ、１０３ｂについて用いるマスクパターン４０２では、少なくとも周辺回路部１０１６の配線パターン形成用のパターンを、アイランドパターン４０３とする。また、各アイランドパターン４０３に対応する凹部の面積は、投影面積で１０μｍ２以下とする。
【００８４】
無効チップ領域１０３ａ、１０３ｂにおいて、画素部１０１１の配線パターン形成用のパターンは、有効な固体撮像装置１０００を形成するためのマスクパターンと同一のマスクパターンであってもよいし、上述のアイランドパターン４０３であってもよい。これは、一般に、周辺回路部１０１６に比べ、画素部１０１１の方が、配線幅が細く設計されており、膜剥がれが発生しにくいためである。以上の構成とすることで、膜剥がれを抑制しつつ、ウエハ面内の加工寸法、加工形状及び平坦性を安定化することができる。
【００８５】
以上の構成は、固体撮像装置の一つの構成例にすぎず、これに限定されるものではない。例えば、固体撮像装置１０００はＣＣＤ（Charged Coupled Device）型であってもよい。
【００８６】
（変形実施形態）
本発明は、上記実施形態に限らず、種々の変形が可能である。
【００８７】
例えば、上記実施形態では、凹部に埋め込まれる導電膜として銅膜を用いる場合を例に説明したが、導電膜は銅膜に限定されるものではない。凹部に埋め込まれる導電膜としては、銅膜又は銅を主成分とする銅合金膜のほか、配線層を構成しうる種々の金属材料の膜を用いることができる。
【００８８】
また、上記実施形態では、ダマシンプロセスとしてシングルダマシンプロセスにより配線層を形成する場合を例に説明したが、配線層は、例えば、デュアルダマシンプロセスにより、導体プラグとともに配線層を一体的に形成することもできる。
【００８９】
また、上記第２実施形態では、本発明を適用することができる半導体装置の例として固体撮像装置について説明したが、本発明はメモリ等の他の半導体装置に適用可能である。
【符号の説明】
【００９０】
１：半導体ウエハ
１０２ａ：有効チップ領域
１０３ａ、１０３ｂ：無効チップ領域 
１１０：半導体ウエハ
１１１：ゲート電極
１１２、１１４、１１６、１１８、１２０：層間絶縁膜
１１３、１１７：ストッパ絶縁膜
１１５、１１９：バリア絶縁膜
１２１、１２２：銅膜
３０１、３０２：改質層
３０３：膜剥がれ領域
４００：マスクパターン
４０１：パターン
４０２：マスクパターン
４０３：アイランドパターン
５００、５０２：フォトレジスト膜
６００、６０２、６０４、６０６：凹部
６０１、６０３、６０５、６０７：配線層
【図１】
2016134544.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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