(57)【要約】【課題】  データの書き換え回数に応じてメモリセルの特性の変化を補償する不揮発性半導体記憶装置の消去方法を提供する。【解決手段】  本発明の消去方法は、選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去するステップと、消去電圧を印加後に、選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムするステップとを有する。消去電圧を繰り返し印加する場合には消去電圧を徐々に大きくし（Vers1<Vers2<Vers3<Vers4）、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする（Vsf_pgm1>Vsf_pgm2>Vsf_pgm3>Vsf_pgm4）。【選択図】  図９
2017037696.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
前記メモリアレイから消去すべきメモリセルを選択するステップと、
選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去するステップと、
前記消去電圧を印加後に、選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムするステップとを有し、
前記消去するステップは、消去電圧を繰り返し印加する場合には消去電圧を徐々に大きくし、前記ソフトプログラムするステップは、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする、消去方法。
【請求項２】
前記ソフトプログラムするステップは、消去ベリファイを介在することなく前記消去するステップの直後に実行される、請求項１に記載の消去方法。
【請求項３】
前記消去電圧が繰り返し印加される回数は、前記ソフトプログラム電圧が繰り返し印加される回数と等しい、請求項１または２に記載の消去方法。
【請求項４】
消去方法はさらに、メモリセルの消去の合否を判定する消去ベリファイステップを含み、当該消去ベリファイステップは、前記ソフトプログラムするステップの後に実行され、前記消去ベリファイステップにより不合格と判定された場合に、前記消去するステップおよび前記ソフトプログラムするステップが実行される、請求項１ないし３いずれか１つに記載の消去方法。
【請求項５】
消去方法はさらに、前記消去ベリファイステップの後に、ソフトプログラムの合否を判定するソフトプログラムベリファイステップと、前記ソフトプログラムベリファイステップにより不合格と判定された場合に、不合格と判定されたメモリセルのソフトプログラムを実行するステップとを含む、請求項１ないし４いずれか１つに記載の消去方法。
【請求項６】
制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、
前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、
前記消去手段は、選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去し、前記消去電圧を印加後に、選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムし、
消去電圧を繰り返し印加する場合には消去電圧を徐々に大きし、かつ、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする、不揮発性半導体記憶装置。
【請求項７】
前記消去手段は、メモリセルの消去後に消去ベリファイを行うことなくソフトプログラムを実行する、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記消去手段はさらに、ソフトプログラムの後に、メモリセルの消去の合否を判定する消去ベリファイを実行し、前記消去ベリファイにより不合格と判定された場合に、メモリセルの消去およびソフトプログラムを実行する、請求項６または７に記載の不揮発性半導体記憶装置。
【請求項９】
前記消去手段はさらに、前記消去ベリファイの後に、ソフトプログラムの合否を判定するソフトプログラムベリファイを含み、前記ソフトプログラムベリファイにより不合格と判定された場合に、不合格と判定されたメモリセルのソフトプログラムを実行する、請求項６ないし８いずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリアレイは、ＮＡＮＤ型のストリングを含み、前記選択手段は、メモリアレイの中から消去すべきブロックを選択し、前記消去手段は、選択されたブロックのメモリセルの消去およびソフトプログラムを実行する、請求項６ないし９いずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ等の半導体装置の信頼性に関し、特に、書込み消去を繰り返しても信頼性劣化の少ないフラッシュメモリの消去方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのセルアレイの概略断面図を図１に示す。Ｐ型のシリコン基板１０内にＮウエル１２が形成され、Ｎウエル１２内にＰウエル１４が形成される。Ｐウエル１４内には、ＮＡＮＤストリングを構成する複数のトランジスタが形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、メモリセルの一方の端部に接続されたソース線選択トランジスタと、他方の端部に接続されたビット線選択トランジスタとを有する。図１には、直列に接続された複数のメモリセル２０、ソース線側選択トランジスタ２２、ビット線側選択トランジスタ２４が示されている。Ｐウエル１４内には、このようなＮＡＮＤストリングが行方向に複数形成され、１つのＰウエル１４内のＮＡＮＤストリングが１つのブロックを構成する。
【０００３】
ソース線ＳＬは、ソース線選択トランジスタ２２のｎ−拡散領域（ソース領域）２３に電気的に接続され、ビット線ＢＬは、ビット線選択トランジスタ２４のｎ−拡散領域（ドレイン領域）２３に電気的に接続される。また、Ｐウエル１４には、コンタクト用のｐ＋拡散領域２６が形成され、Ｎウエル１２には、ｎ＋拡散領域２７が形成され、これら２つの拡散領域２６、２７は、Ｎウエル／Ｐウエルの共通のコンタクト２８によって接続される。後述するように、選択されたブロックの消去を行うとき、共通のコンタクト２８を介してＰウエルの高電圧の消去パルスが印加される。
【０００４】
図２に、メモリセルアレイの等価回路を示す。同図に示すように、ＮＡＮＤストリングと交差する行方向に複数のワード線ＷＬ１、ＷＬ２．．．ＷＬｎが形成され、各ワード線ＷＬは、行方向の対応するメモリセル２０の制御ゲートに共通に接続される。選択ゲート線ＳＧＳは、行方向のソース線選択トランジスタ２２のゲートに共通に接続され、選択ゲート線ＤＳＧは、行方向のビット線選択トランジスタ２４のゲートに共通に接続される。選択ゲート線ＳＧＳによってソース線選択トランジスタ２２が導通されるとき、ＮＡＮＤストリングがソース線ＳＬに電気的に接続され、選択ゲート線ＳＧＤによってビット線選択トランジスタ２４が導通されるとき、ＮＡＮＤストリングがビット線ＢＬに電気的に接続される。
【０００５】
図３は、ＮＡＮＤ型フラッシュメモリの消去動作時の消去選択ブロック内の各ノードの電圧波形を示す図である。ノードＮ１は、Ｎウエル／Ｐウエルの共通のコンタクト２８、Ｎ２は、ソース線ＳＬのコンタクト用の拡散領域２３、Ｎ３は、ソース線側選択トランジスタ２２のゲート、Ｎ４は、同一ブロック内のメモリセル２０のワード線（制御ゲート）、Ｎ５は、ビット線側選択トランジスタ２４のゲート、Ｎ６は、ビット線ＢＬのコンタクト用の拡散領域２３の波形を示している。尚、非選択ブロックでは、Ｎ４が、消去選択ブロック内のＮ３ないしＮ５同様の波形になる。
【０００６】
ＮＡＮＤ型フラッシュメモリでは、データ消去がブロック単位で行われる。このとき、選択されたブロックのワード線を０ＶまたはＰウエル１４より低い電圧にし、メモリセルアレイを形成するＰウエル１４に短冊型の正電圧の消去パルスＰｓを印加し、消去パルスＰｓを印加した後、Ｐウエル１４の電位が０Ｖに戻される。このとき、各ノードＮ２、Ｎ３、Ｎ５、Ｎ６は、Ｐウエル１４との容量結合により自動的に昇圧される。消去後に、ベリファイ読み出しにより、選択ブロック内のメモリセルの閾値が或る値以下に成っているか判定する。ブロック内の全セルの閾値が或る値以下であれば、消去動作は完了するが、一部のセルの閾値が或る値以上で有れば、再度、消去パルスＰＳを印加し、再度ベリファイ読み出しを行う（例えば、特許文献１）。
【０００７】
また、消去されたメモリセルの閾値分布幅の下限値を制御するため、消去されたメモリセルに対してソフトプログラムを行い、ソフトプログラムベリファイを行うことも提案されている（例えば、特許文献２）。そのフローを図４に示す。同図に示すように、選択されたメモリセルのデータを消去するために消去パルスＰｓが印加され（Ｓ１０）、次に、メモリセルの閾値の上限値が一定以下になっているか否かを検証するための消去ベリファイが実行され（Ｓ２０）、消去ベリファイで合格と判定されと、メモリセルの閾値の下限値が一定以上になっているか否かを検証するためのソフトプログラムベリファイが実行され（Ｓ４０）、このベリファイで不合格と判定されたメモリセルに対してソフトプログラムを実行し（Ｓ３０）、閾値分布幅の下限値が一定以上になるような制御を行っている。
【０００８】
一方、書込み（プログラム）では、Ｐウエル１４を０Ｖにし、選択されたワード線に高電圧を与える。ビット線ＢＬに、０Ｖないし正の電位を与えるが、０Ｖの場合、選択セルのシリコン表面が０Ｖとなり、シリコン基板より浮遊ゲートへ電子のトンネル電流が流れる。それによりセルの閾値が或る規定値より高くなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−０２７９７９号公報
【特許文献２】特開２００７１０２９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のＮＡＮＤ型等のフラッシュメモリにおいて、書込み／消去（データの書き換え）を繰り返すと浮遊ゲート下の酸化膜の膜質劣化が起こり、酸化膜の正孔／電子のトラップによりコンダクタンス（Ｇｍ）が劣化し、またデータの保持特性も悪化する。このような問題に対処する１つの方法は、特許文献２に示されるように、消去時にオーバーイレースされたメモリセルに対してソフトプログラムを行い、メモリセルの分布幅を狭帯化することである。これにより、データ書き換えによる信頼性の劣化を抑制することが可能になる。
【００１１】
しかしながら、ソフトプログラムは、それ自身、副次的な悪影響を与える可能性がある。図５は、データの書き換え回数とメモリセルとの閾値との関係を示す実験結果である。横軸に書込み（プログラム）／消去のサイクル数を示し、縦軸にメモリセルの閾値（Ｖｔｈ）を示す。ある実験結果では、最初にメモリセルがプログラムされるとき、メモリセルの閾値が２Ｖ、最初にメモリセルが消去されるとき、メモリセルの閾値が−４Ｖになるように書込み／消去の条件を設定し、その後、同一の条件で書込み／消去を繰り返したものである。
【００１２】
その結果、プログラムされたメモリセルの閾値（線ＭＰ）はサイクル数の増加とともに徐々に大きくなり、サイクル数が１０万回に到達したとき、閾値は、２Ｖから約５Ｖにまで変化する。この変化は、サイクル数が増加するにつれ、チャンネル領域から浮遊ゲート（電荷蓄積層）に電子が注入され易くなったこと、つまりオーバープログラムされ易くなり、プログラム時間が速くなることを意味する。一方、消去されたメモリセルの閾値（線ＭＥ）もまたサイクル数の増加とともに徐々に大きくなり、サイクル数が１０万回に到達したとき、閾値は、−４Ｖから約１．５Ｖにまで上昇する。この変化は、サイクル数が増加するにつれ、浮遊ゲートからチャンネル領域への電子のトンネリングが容易でなくなったこと、つまりメモリセルのデータの消去が難くなり、消去時間が遅くなることを意味する。
【００１３】
このように、データの書き換え回数が増加すると、メモリセルの特性が変化するため、メモリセルの消去後に、同一条件で一律にソフトプログラムを実行すると、メモリセルが簡単にオーバープログラムされてしまい、その結果、閾値が正の方向に急激にシフトし、却って、メモリセルの閾値の分布幅に悪影響を及ぼしてしまう。
【００１４】
本発明は、このような従来の課題を解決するものであり、データの書き換え回数に応じてメモリセルの特性の変化を補償する不揮発性半導体記憶装置の消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る消去方法は、制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置のものであって、前記メモリアレイから消去すべきメモリセルを選択するステップと、選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去するステップと、前記消去電圧を印加後に、選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムするステップとを有し、前記消去するステップは、消去電圧を繰り返し印加する場合には消去電圧を徐々に大きくし、前記ソフトプログラムするステップは、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする。
【００１６】
好ましくは前記ソフトプログラムするステップは、消去ベリファイを介在することなく前記消去するステップの直後に実行される。好ましくは前記消去電圧が繰り返し印加される回数は、前記ソフトプログラム電圧が繰り返し印加される回数と等しい。好ましくは消去方法はさらに、メモリセルの消去の合否を判定する消去ベリファイステップを含み、当該消去ベリファイステップは、前記ソフトプログラムするステップの後に実行され、前記消去ベリファイステップにより不合格と判定された場合に、前記消去するステップおよび前記ソフトプログラムするステップが実行される。好ましくは消去方法はさらに、前記消去ベリファイステップの後に、ソフトプログラムの合否を判定するソフトプログラムベリファイステップと、前記ソフトプログラムベリファイステップにより不合格と判定された場合に、不合格と判定されたメモリセルのソフトプログラムを実行するステップとを含む。
【００１７】
本発明に係る不揮発性半導体記憶装置は、制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、前記消去手段は、選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去し、前記消去電圧を印加後に、選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムし、消去電圧を繰り返し印加する場合には消去電圧を徐々に大きし、かつ、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする。
【００１８】
好ましくは前記消去手段は、メモリセルの消去後に消去ベリファイを行うことなくソフトプログラムを実行する。好ましくは前記消去手段はさらに、ソフトプログラムの後に、メモリセルの消去の合否を判定する消去ベリファイを実行し、前記消去ベリファイにより不合格と判定された場合に、メモリセルの消去およびソフトプログラムを実行する。好ましくは前記消去手段はさらに、前記消去ベリファイの後に、ソフトプログラムの合否を判定するソフトプログラムベリファイを含み、前記ソフトプログラムベリファイにより不合格と判定された場合に、不合格と判定されたメモリセルのソフトプログラムを実行する。好ましくは前記メモリアレイは、ＮＡＮＤ型のストリングを含み、前記選択手段は、メモリアレイの中から消去すべきブロックを選択し、前記消去手段は、選択されたブロックのメモリセルの消去およびソフトプログラムを実行する。
【発明の効果】
【００１９】
本発明によれば、消去の直後に、ソフトプログラムを実施するようにしたので、データ書き換え回数の増加に伴うメモリセルの特性の変化を補償したメモリセルの消去を行うことができ、データの書き換えに伴う信頼性の劣化を抑制することができる。さらに、消去後にソフトプログラムを即座に実行した場合には、消去後に消去ベリファイを実行する場合と比較して、消去時に引き起こされた絶縁膜中の電荷のトラップを抑制し、絶縁膜の劣化を抑制し、その結果、信頼性を保証できるデータ書き換え回数を増やすことが可能となる。
【図面の簡単な説明】
【００２０】
【図１】ＮＡＮＤ型フラッシュメモリのセルアレイ部の構成を示す概略断面図である。
【図２】ＮＡＮＤ型フラッシュメモリの等価回路図である。
【図３】従来のＮＡＮＤ型フラッシュメモリにおいて、消去パルス印加時の各ノードの電圧波形を示す図である。
【図４】従来のフラッシュメモリのソフトプログラム方法を示す図である。
【図５】メモリセルの書込み／消去のサイクル数とメモリセルの閾値の変化の実験結果を示すグラフである。
【図６】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体構成の一例を示すブロック図である。
【図７】フラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。
【図８】本発明の実施例に係るフラッシュメモリの消去動作を示すフローチャートである。
【図９】本発明の第１の実施例に係る消去動作時の消去電圧とソフトプログラム電圧の印加例を示すタイミングチャートである。
【図１０】本発明の第１の実施例に係るソフトプログラム時のバイアス条件を説明する図である。
【図１１】メモリセルのＩ−Ｖ特性の消去から書込みまでの間隔依存性を表すグラフであり、図１１（Ａ）は、初期のＩ−Ｖ特性と１０，０００回のデータ書き換え後のＩ−Ｖ特性を示すグラフ、図１１（Ｂ）は、消去／書込みのサイクル数と閾値のシフト量の関係を示すグラフである。
【図１２】本発明の第２の実施例に係る消去動作を示すフローチャートである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
【００２２】
図６は、本実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラム（書込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers、ソフトプログラム電圧Vst_pgm等）を生成する内部電圧発生回路１９０と、内部システムクロックＣＬＫを発生するシステムクロック発生回路２００とを含んで構成される。但し、ここに示す構成は一つの例示である。
【００２３】
メモリアレイ１１０は、図２に示したように、複数のメモリセルを直列に接続したＮＡＮＤストリングから構成される。メモリセルは、Ｐウエル内に形成されたｎ＋拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル領域上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された浮遊ゲート（電荷蓄積層）と、浮遊ゲート上に誘電体膜を介して形成された制御ゲートとを含むＭＯＳ構造を有する。典型的に、浮遊ゲートに正電荷が蓄積されているとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、制御ゲートが０Ｖでオンである。浮遊ゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、制御ゲートが０Ｖでオフである。但し、メモリセルは、単ビットを記憶するものに限らず、多ビットを記憶するものであってもよい。
【００２４】
図７は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタ、ソース線選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間のパス電圧（例えば１０Ｖ）を印加し、選択ゲート線ＳＧＤに電源電圧Ｖｃｃを印加し、ビット線選択トランジスタをオンさせ、選択ゲート線ＳＧＳに０Ｖを印加し、ソース線選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線ＧＢＬに供給する。
【００２５】
消去動作では、ブロック内の選択されたワード線、すなわち制御ゲートに或る電圧（例えば０Ｖ）を印加し、Ｐウエルに高電圧（例えば１８Ｖ〜）の消去パルスを印加し、浮遊ゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。本実施例の消去方法は、消去パルスを印加後にソフトプログラムを実行するが、詳細は後述する。
【００２６】
次に、第１の実施例のフラッシュメモリの消去動作について説明する。本実施例の好ましい態様では、メモリセルのデータの消去をより効果的に行うために、ＩＳＰＥ（Incremental Step Pulse Erase）方式を用いる。ＩＳＰＥ方式は、選択されたブロックのメモリセルに消去パルスを印加し、消去されたメモリセルの閾値が合格しているか否かを判定し、不合格と判定された場合には、前回よりも高い消去パルスを印加し、最終的に、ブロック内のすべての消去セルが合格と判定されるまで消去パルスの印加を繰り返す方法である。データの書き換え回数が増加するにつれ、メモリセルのデータの消去がし難くなるが、ＩＳＰＥ方式により、そのような特性の変化に対処することができる。
【００２７】
図８は、本実施例の消去動作を示すフローである。先ず、コントローラ１５０は、消去コマンドや消去すべきメモリセルのアドレス等を受け取ると、消去動作を開始する（Ｓ１００）。具体的には、ワード線選択回路１６０により消去すべきブロックが選択され、選択されたブロックのワード線に０Ｖが印加され、かつ、内部電圧発生回路１９０によって生成された消去パルスがＰウエルに印加される。これにより、浮遊ゲート直下の酸化膜が高電界になり、浮遊ゲートからシリコン基板側に電子のトンネル電流が流れ、ブロック内のメモリセルの閾値が負の方向へシフトされる。
【００２８】
次に、コントローラ１５０は、選択されたブロックの全てのメモリセルについてソフトプログラムを実行する（Ｓ１１０）。図１０に、ソフトプログラムのバイアス条件の一例を示す。選択されたブロックの全てのメモリセルのワード線ＷＬ１〜ＷＬｎに、通常のプログラム時に印加するプログラム電圧Vpgmよりも低いソフトプログラム電圧Vsf_pgmを印加し、選択ゲート線ＳＧＤ、ＳＧＳに電源電圧Vcc（例えば、５Ｖ）を印加し、ビット線ＧＢＬ、ソース線ＳＬ、Ｐウエルにそれぞれ０Ｖを印加する。これにより、チャンネル領域から浮遊ゲートに電子が軽く注入され、メモリセルの閾値が正の方向にシフトされる。ソフトプログラムでは、相対的に、閾値分布幅の下限値近傍のオーバーイレース状態のメモリセルに電荷が注入され易く、上限値近傍のメモリセルに電荷が注入され難い。こうして、選択されたブロック内の全メモリセルに対して一括してソフトプログラムが実施される。
【００２９】
ソフトプログラムを実行した後、メモリセルの閾値が消去ベリファイ電圧以下になっているか否かを検証するための消去ベリファイが実行される（Ｓ１２０）。消去ベリファイでは、選択ブロックの全てのワード線に消去ベリファイ電圧が印加され、通常の読出し動作と同様のバイアス条件で読出しが行われる。消去ベリファイで不合格と判定された場合には、選択されたブロックのメモリセルの消去が再度実行される。この際、消去電圧は、前回の消去電圧よりも大きい値が設定され、ソフトプログラム電圧は、前回のソフトプログラム電圧よりも小さい値が設定される。すなわち、消去電圧Vers＝Vers＋ΔVers、ソフトプログラム電圧Vsf_pgm=Vsf_pgm−ΔVsfが設定される（Ｓ１３０）。そして、選択されたブロックの全メモリセルに対して消去およびソフトプログラムが実施される（Ｓ１００、Ｓ１１０）。選択されたブロックの全てのメモリセルの閾値が消去ベリファイ電圧以下になったことが検証されると、消去動作が終了される。第１の実施例の消去方法で留意すべき点は、消去パルスの印加とソフトプログラムのパルスの印加がセットになって行われることであり、その結果、印加される消去パルスの数とソフトプログラムのパルスの数は等しい。
【００３０】
図９に、消去パルスの印加とソフトプログラムパルスの印加のタイミングチャートを示す。図９（Ａ）は、書込み／消去サイクルが比較的少ない段階の例である。図５に示したように、書込み／消去サイクル数が少ないとき、メモリセルの閾値の変動は小さく、それ故、選択されたブロックの消去は、比較的少ない数の消去パルスの印加によって終了する。最初に印加される消去パルスは、消去電圧Vers1（波高値）であり、２回目に印加される消去パルスは、消去電圧Vesr1よりもΔVersだけ大きい消去電圧Vesr2である。つまり、ＩＳＰＥ方式により、消去パルスの電圧が徐々に大きくされる。
【００３１】
また、最初の消去パルスの印加の直後に、最初のソフトプログラムパルスが印加される。最初のソフトプログラムパルスは、ソフトプログラム電圧Vsf_pgm1を有する。２回目に印加されるソフトプログラムパルスは、ソフトプログラム電圧Vsf_pgm1よりもΔVsfだけ小さいソフトプログラム電圧Vsf_pgm2である。つまり、本実施例では、ＤＳＰＳＰ(Decremental Step Soft Program)方式により、ソフトプログラムパルスの電圧が徐々に小さくされる。
【００３２】
図９（Ｂ）は、書込み／消去サイクル数が比較的多くなった段階の例である。書込み／消去サイクル数が多くなると、メモリセルの閾値の変動が大きくなり、浮遊ゲートからチャンネル領域への電子のトンネリングがし難くなるため、消去パルスの印加回数が増加する。ここには、４回の消去パルスが印加する例が示され、消去パルスの消去電圧の関係は、Vers1<Vers2<Vers3<Vers4（差分＝ΔVers）である。消去パルスの印加後に、消去パルスの回数と等しい数のソフトプログラムのパルスが印加される。ソフトプログラムパルスの電圧の関係は、Vsf_pgm1>Vsf_pgm2>Vf_pgm3>Vsf_pgm4（差分＝ΔVsf）である。
【００３３】
このように本実施例の消去方法は、ＩＳＰＥ方式で消去パルスを印加し、かつＤＳＰＳＰ方式でソフトプログラムパルスを印加することにより、書込み／消去のサイクル数の増加に伴うメモリセルの特性の変化を補償した消去を行うことができる。つまり、データの書き換え回数が増加すると、メモリセルの消去がし難くなるので、ＩＳＰＥ方式により消去電圧を徐々に増加し、他方、メモリセルのプログラムがし易くなるので、ＤＳＰＳＰ方式によりソフトプログラム電圧を徐々の減少させ、これにより、メモリセルの閾値の分布幅をより正確に制御し、絶縁膜の劣化に伴う信頼性の劣化を抑制している。
【００３４】
上記実施例では、ＩＳＰＥ方式により印加される消去パルスの差分（ΔVers）が一定としたが、これは一例であり、消去電圧の差分は、必ずしも一定である必要はない。例えば、差分（ΔVers）が徐々に小さくなるようにしてもよいし、反対に大きくなるようにしてもよい。また、ＤＳＰＳＰ方式によるソフトプログラムのパルスの差分（ΔVsf）が一定としたが、これは一例であり、ソフトプログラム電圧の差分は、必ずしも一定である必要はない。例えば、差分（ΔVsf）が徐々に小さくなるようにしてもよいし、反対に大きくなるようにしてもよい。さらに、消去パルスおよびソフトプログラムのパルス波形を矩形状としたが、これは一例である。消去パルスおよびソフトプログラムのパルス波形は、期間中、一定である必要はなく、変化するものであってもよい。例えば、パルス波形は、三角形状の部分を包含するものであってもよい。
【００３５】
さらに本実施例の消去方法は、消去パルスの印加後にソフトプログラムを行い、その後に消去ベリファイを実行するようにしたため、次のような副次的な効果を得ることができる。
【００３６】
浮遊ゲートとチャンネル領域間の絶縁膜（例えば、シリコン酸化膜）の劣化の要因は幾つか有るが、１つの要因は、Ｐウエルへの消去パルス印加後に書込みに移るまでの間の酸化膜劣化に有ることは判明している。Ｐウエルへの消去パルスの印加後、ワード線への書込みパルス印加までの間隔（インターバル）を変えてデータ書き換えを繰り返し、プログラム状態のメモリセルのＩ−Ｖ特性を測定したときの実験結果を図１１に示す。ここでは、消去から書込みまでの間隔を０．０５秒（一点鎖線）、０．５秒（破線）、５秒（点線）の３種類を用意し、書込み／消去（Ｐ／Ｅ）のサイクル数が１０，０００回のときのＩ−Ｖ特性を、初期のプログラムされていないフレッシュなメモリセルのＩ−Ｖ特定と対比している。この実験結果から、間隔が小さいものほど、初期のフレッシュなメモリセルのＩ−Ｖ特性に近いことがわかる。つまり、間隔の大きいメモリセルほど、シリコン界面のトッラプ準位が増え、Ｉ−Ｖ特性の乖離が大きくなり、コンダクタンスＧｍの劣化が大きくなり、Ｉ−Ｖ特性の制御ゲート電位依存性が減る。このように、メモリセルの消去パルス印加後の放置時間に応じて酸化膜の劣化の程度が変化することがわかる。
【００３７】
Ｐウエルに消去パルスが印加されると、浮遊ゲートの直下のトンネル酸化膜には高電圧が掛り、それにより電子が浮遊ゲートからシリコン基板側にＦＮトンネル効果により流れる。シリコン基板に到達した電子は、高エネルギーに成り、高エネルギーの正孔を発生させ、その一部が酸化膜中に注入される。その結果、酸化膜中にトラップされた正孔が界面準位を形成し、酸化膜の劣化が引き起こされる。
【００３８】
消去パルスの印加後に、消去ベリファイを行うことなくソフトプログラムを行うことで、シリコン基板のチャンネル領域から酸化膜を介して浮遊ゲートに電子が注入されるが、その際、電子の一部は、酸化膜中にトラップされている正孔と結合することで、酸化膜中の一部の正孔または大部分の正孔が消滅し得る。メモリセルの消去後の放置時間が長くなればなるほど、酸化膜の劣化が大きくなるので、消去パルス印加の直後に、消去ベリファイを行うことなくソフトプログラムを実行することは、酸化膜の劣化の抑制にとって非常に有益である。
【００３９】
次に、本発明の第２の実施例について説明する。図１２（Ａ）は、第２の実施例の消去動作を示すフローチャートであり、図中、ステップＳ１００〜Ｓ１３０までのフローは、第１の実施例のときと同様である。第２の実施例では、消去ベリファイにより合格と判定された場合、ソフトプログラムのベリファイを実行する（Ｓ２００）。選択ブロック内の全ワード線に、ソフトプログラムのＳＦベリファイ電圧が印加され、センス回路によって合否が判定される。具体的には、メモリセルの閾値がＳＦベリファイ電圧以下であれば不合格であり、ＳＦベリファイ電圧より大きければ合格である。
【００４０】
ソフトプログラムのベリファイが不合格と判定された場合には、ソフトプログラムが行われる（Ｓ２１０）。このソフトプログラムは、ステップＳ１１０のソフトプログラムとは独立して実行されるものであり、かつステップＳ１１０のソフトプログラムと異なり、ソフトプログラムのパルスを繰り返し印加する場合には、ソフトプログラム電圧を徐々に大きく設定する。この場合の開始のソフトプログラム電圧は、ステップＳ１１０のソフトプログラムで最後に設定されたときのソフトプログラム電圧である。ソフトプログラムベリファイにおいて合格と判定されたビット線には、プログラム禁止の電圧（例えば、或る正の電圧）が供給され、不合格とされたビット線にプログラム可能な電圧（例えば、０Ｖ）が供給され、不合格とされたビット線のメモリセルの閾値がさらに正の方向へシフトされる。このようなソフトプログラムおよびベリファイ（Ｓ２００、Ｓ２１０）が、すべてのビット線で合格するまで繰り返される。
【００４１】
図１２（Ｂ）は、消去パルスを４回印加したときに消去ベリファイが合格と判定され、その後のソフトプログラムにおいてソフトプログラムパルスが２回印加された例を示している。消去ベリファイで合格と判定され（Ｓ１２０）、ソフトプログラムベリファイにおいて不合格の判定がされたとき（Ｓ２００）、ソフトプログラムは、４回目の消去パルスが印加されたときのソフトプログラム電圧Vsf_pgm4をソフトプログラムの開始電圧とする。つまり、ソフトプログラム電圧Vsf_pgm4が印加される。ソフトプログラムベリファイにおいて、再度、不合格の判定が成された場合には、ソフトプログラムは、前回よりもΔVsfだけ大きいソフトプログラム電圧Vsf_pgm3(Vsf_pgm3>Vsf_pgm4)を印加する。
【００４２】
データ書き換え回数の増加と共にプログラムされ易くなっていることを考慮して、ＤＳＰＳＰ方式でソフトプログラムパルスを印加するが、メモリセルの特性にはバラツキがあり、必ずしもすべてのメモリセルの閾値の分布幅の下限値が一定以上になっているとは限らない。そこで、本実施例では、消去ベリファイ後にソフトプログラムベリファイを実行し、メモリセルの閾値の分布幅の下限値をより正確に制御する。また、ソフトプログラムベリファイ後のソフトプログラムは、ソフトプログラム電圧が徐々に大きくなるように設定される。プログラムされ易いメモリセルであれば、ステップＳ１１０のソフトプログラムによってメモリセルの閾値が十分に正の方向にシフトするはずであるが、ソフトプログラムベリファイによって不合格と判定されたメモリセルは、十分に正の方向にシフトされていない、すなわちプログラムされ易いメモリセルではないと推測される。このため、ソフトプログラム電圧は徐々に大きくなるように印加される。
【００４３】
第１の実施例では、消去パルスの数とソフトプログラムのパルスの数は常に等しいが、第２の実施例では、消去パルスの数よりもソフトプログラムのパルスの数が大きくなる場合がある。第２の実施例では、ソフトプログラムのベリファイを行うことで、メモリセルの閾値の分布幅をより正確に制御し、データの書き換え回数に伴う信頼性の劣化を補償する。
【００４４】
上記実施例では、ＮＡＮＤ型のフラッシュメモリについて例示したが、本発明は、メモリセルが制御ゲートおよび浮遊ゲートを有するＮＯＲ型のフラッシュメモリの消去方法にも適用することが可能である。さらに上記実施例では、シリコン基板表面にメモリセル等が２次元的に形成されるフラッシュメモリを例示したが、本発明は、シリコン基板上にメモリセル等が３次元的に形成されるフラッシュメモリにも適用することができる。
【００４５】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１０：ｐ型シリコン基板
１２：Ｎウエル
１４：Ｐウエル
２０：メモリセル
２２：ソース線選択トランジスタ
２３：ｎ−拡散領域
２４：ビット線選択トランジスタ
２６：ｐ＋拡散領域
２７：ｎ＋拡散領域
２８：Ｎウエル/Ｐウエルの共通コンタクト
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：システムクロック発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成28年11月15日(2016.11.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
前記メモリアレイから消去すべきメモリセルを選択するステップと、
前記選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去するステップと、
前記消去電圧を印加後に、前記選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムするステップとを有し、
前記ソフトプログラムするステップは、消去ベリファイを介在することなく前記消去するステップの直後に実行され、
前記消去するステップは、消去電圧を繰り返し印加する場合には消去電圧を徐々に大きくし、前記ソフトプログラムするステップは、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする、消去方法。
【請求項２】
前記消去するステップは、前記電荷蓄積層の電荷を絶縁膜を介して前記チャンネル領域に注入させ、前記ソフトプログラムするステップは、前記チャンネル領域の電荷を前記絶縁膜を介して前記電荷蓄積層に注入させる、請求項１に記載の消去方法。
【請求項３】
前記消去電圧が繰り返し印加される回数は、前記弱いプログラム電圧が繰り返し印加される回数と等しい、請求項１または２に記載の消去方法。
【請求項４】
消去方法はさらに、メモリセルの消去の合否を判定する消去ベリファイステップを含み、当該消去ベリファイステップは、前記ソフトプログラムするステップの後に実行され、前記消去ベリファイステップにより不合格と判定された場合に、前記消去するステップおよび前記ソフトプログラムするステップが実行される、請求項１ないし３いずれか１つに記載の消去方法。
【請求項５】
消去方法はさらに、前記消去ベリファイステップの後に、ソフトプログラムの合否を判定するソフトプログラムベリファイステップと、前記ソフトプログラムベリファイステップにより不合格と判定された場合に、不合格と判定されたメモリセルのソフトプログラムを実行するステップとを含む、請求項４に記載の消去方法。
【請求項６】
制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、
前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、
前記消去手段は、選択されたメモリセルのチャンネル領域に消去電圧を印加することで電荷蓄積層の電荷を消去し、前記消去電圧を印加後に、選択されたメモリセルの制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加することで電荷蓄積層に電荷をソフトプログラムし、
前記消去手段は、メモリセルの消去後に消去ベリファイを行うことなくソフトプログラムを実行し、
消去電圧を繰り返し印加する場合には消去電圧を徐々に大きくし、かつ、弱いプログラム電圧を繰り返し印加する場合には弱いプログラム電圧を徐々に小さくする、不揮発性半導体記憶装置。
【請求項７】
前記消去手段は、前記電荷蓄積層の電荷を絶縁膜を介して前記チャンネル領域に注入させることで消去を行い、前記チャンネル領域の電荷を前記絶縁膜を介して前記電荷蓄積層に注入させることでソフトプログラムを行う、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記消去手段はさらに、ソフトプログラムの後に、メモリセルの消去の合否を判定する消去ベリファイを実行し、前記消去ベリファイにより不合格と判定された場合に、メモリセルの消去およびソフトプログラムを実行する、請求項６または７に記載の不揮発性半導体記憶装置。
【請求項９】
前記消去手段はさらに、前記消去ベリファイの後に、ソフトプログラムの合否を判定するソフトプログラムベリファイを含み、前記ソフトプログラムベリファイにより不合格と判定された場合に、不合格と判定されたメモリセルのソフトプログラムを実行する、請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリアレイは、ＮＡＮＤ型のストリングを含み、前記選択手段は、メモリアレイの中から消去すべきブロックを選択し、前記消去手段は、選択されたブロックのメモリセルの消去およびソフトプログラムを実行する、請求項６ないし９いずれか１つに記載の不揮発性半導体記憶装置。