(57)【要約】【課題】簡易かつ小規模の構成で効率的に低周波数のクロック信号を出力できること。【解決手段】発振装置１０は、リング発振回路１、遅延回路２および信号循環回路１１を備える。リング発振回路１は、３個以上の奇数個のインバータ素子５を含む回路である。遅延回路２は、リング発振回路１における全てのインバータ素子５の遅延時間の合計よりも入出力信号間の遅延時間が長い回路である。信号循環回路１１は、リング発振回路１における中間信号経路の信号を遅延回路２へ複数回経由させる回路である。【選択図】図２
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【特許請求の範囲】
【請求項１】
３個以上の奇数個のインバータ素子を含むリング発振回路と、
前記リング発振回路における全ての前記インバータ素子の遅延時間の合計よりも入出力信号間の遅延時間が長い遅延回路と、
前記リング発振回路における中間信号経路の信号を前記遅延回路へ複数回経由させる信号循環回路と、を備える発振装置。
【請求項２】
前記信号循環回路は、
前記リング発振回路における複数箇所の信号を入力とする論理演算により周期的に変化する制御信号を出力する制御信号出力回路と、
前記リング発振回路における第１インバータ素子とその１つ後段に位置する第２インバータ素子との間の第１中間信号経路における前記第１インバータ素子側の第１信号経路および前記第２インバータ素子側の第２信号経路と、前記リング発振回路における前記第２インバータ素子とその１つ後段に位置する第３インバータ素子との間の第２中間信号経路における前記第２インバータ素子側の第３信号経路および前記第３インバータ素子側の第４信号経路と、前記遅延回路の入力端および出力端の各々に繋がる第５信号経路および第６信号経路との電気的な接続状態を、前記制御信号に同期して第１接続状態と第２接続状態とに順次切り替える信号経路切替回路と、を備え、
前記第１接続状態は、前記第１信号経路と前記第５信号経路とが接続され、さらに前記第１信号経路と前記第２信号経路との間が遮断されているとともに前記第６信号経路と前記第２信号経路とが接続され、さらに前記第３信号経路と前記第４信号経路とが接続された状態であり、
前記第２接続状態は、前記第１信号経路と前記第２信号経路とが接続され、さらに前記第３信号経路と前記第５信号経路とが接続され、さらに前記第３信号経路と前記第４信号経路との間が遮断されているとともに前記第６信号経路と前記第４信号経路とが接続された状態である、請求項１に記載の発振装置。
【請求項３】
前記リング発振回路、前記制御信号出力回路および前記信号経路切替回路が、半導体の第１基材にパターン形成された集積回路であり、
前記遅延回路が、前記第１基材とは異なる第２基材に実装されたインダクタを含む回路である、請求項２に記載の発振装置。
【請求項４】
前記信号経路切替回路が、
前記第１信号経路に接続された第１入力端とその他の第２入力端と前記第２信号経路に接続された第１出力端とを有し、前記制御信号に同期して、前記第２入力端と前記第１出力端とを接続する状態、および前記第１入力端と前記第１出力端とを接続する状態の２状態に選択的に切り替わる第１セレクタ部と、
前記第３信号経路に接続された第３入力端とその他の第４入力端と前記第４信号経路に接続された第２出力端とを有し、前記制御信号に同期して、前記第３入力端と前記第２出力端とを接続する状態、および前記第４入力端と前記第２出力端とを接続する状態の２状態に選択的に切り替わる第２セレクタ部と、
前記制御信号に同期して、前記第１信号経路と前記第５信号経路とを接続するとともに前記第６信号経路と前記第２入力端とを接続し、さらに前記第３信号経路と前記第５信号経路との間を遮断する状態、および前記第３信号経路と前記第５信号経路とを接続するとともに前記第６信号経路と前記第４入力端とを接続する状態の２状態に選択的に切り替わる第３セレクタ部と、を含む、請求項２または請求項３に記載の発振装置。
【請求項５】
前記制御信号出力回路が、前記リング発振回路における前記第１インバータ素子の入力端に繋がる信号経路の信号と前記第２信号経路の信号との排他的論理和または否定排他的論理和の回路である、請求項２から請求項４のいずれか１項に記載の発振装置。
【請求項６】
請求項１から請求項５のいずれか１項に記載の発振装置を備える画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング発振回路を含む発振装置およびそれを備える画像処理装置に関する。
【背景技術】
【０００２】
プリンター、スキャナーおよび複合機などの画像処理装置において、制御部がデバッグ機能を備える場合がある。前記デバッグ機能は、制御系の機器が設計通りに動作しない場合に利用され、内部回路の各箇所の信号をサンプリングして出力する機能などを含む。
【０００３】
前記デバッグ機能を有する前記制御部は、サンプリングのタイミングを制御するクロック信号を生成するための発振回路を備える。
【０００４】
一般に、前記デバッグ機能においては比較的低い周波数で信号のサンプリングが行われる。そのため、低周波数の発振回路が前記デバッグ機能用の発振回路として採用される。また、前記デバッグ機能用の発振回路は、ユーザーの利便性向上に直接寄与しない。そのため、前記デバッグ機能用の発振回路の構成が簡易であることが望まれる。
【０００５】
一般に、ごく簡易な構成の発振回路として、３個以上の奇数個のインバータ素子を含むリング発振回路が知られている。前記リング発振回路は、複数のインバータ素子が直列接続された回路である。また、前記リング発振回路と、前記リング発振回路のフィードバック経路に接続された複数の遅延回路とを備え、低周波数のクロック信号を出力する発振回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７１１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、インバータ素子の入出力信号間の遅延時間はごく短い。そのため、一般的な前記リング発振回路によって低周波数の発振回路を実現するためには、非常に多数の前記インバータ素子が必要となり、回路規模が大きくなる。
【０００８】
また、遅延回路が前記リング発振回路のフィードバック経路に接続される場合、必要とされるクロック信号の周期の２分の１程度の遅延時間分だけ信号を遅延させる遅延回路が必要となる。
【０００９】
しかしながら、前記デバッグ機能用の回路の省スペース化およびコスト低減のため、簡易かつ小規模の構成でより効率的に低周波数のクロック信号を出力できる発振装置が求められている。
【００１０】
本発明の目的は、簡易かつ小規模の構成で効率的に低周波数のクロック信号を出力できる発振装置およびそれを備える画像処理装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一の局面に係る発振装置は、リング発振回路と、遅延回路と、信号循環回路とを備える。前記リング発振回路は、３個以上の奇数個のインバータ素子を含む回路である。前記遅延回路は、前記リング発振回路における全ての前記インバータ素子の遅延時間の合計よりも入出力信号間の遅延時間が長い回路である。前記信号循環回路は、前記リング発振回路における中間信号経路の信号を前記遅延回路へ複数回経由させる回路である。
【００１２】
本発明の他の局面に係る画像処理装置は、本発明の一の局面に係る前記発振装置を備える画像形成装置である。
【発明の効果】
【００１３】
本発明によれば、簡易かつ小規模の構成で効率的に低周波数のクロック信号を出力できる発振装置およびそれを備える画像処理装置を提供することが可能になる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１実施形態に係る発振装置を備える画像処理装置のブロック図である。
【図２】図２は、第１実施形態に係る発振装置のブロック図である。
【図３】図３は、第１実施形態に係る発振装置の第１接続状態を表すブロック図である。
【図４】図４は、第１実施形態に係る発振装置の第２接続状態を表すブロック図である。
【図５】図５は、第１実施形態に係る発振装置における複数の信号の変化を表すタイムチャートである。
【図６】図６は、第２実施形態に係る発振装置のブロック図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定する性格を有さない。
【００１６】
［画像処理装置１００の構成］
まず、図１を参照しつつ、第１実施形態に係る発振装置１０を備える画像処理装置１００の概略構成について説明する。画像処理装置１００は、発振装置１０の適用例の１つである。
【００１７】
図１が示す画像処理装置１００は、原稿から画像を読み取る画像読取装置の機能および記録シートへ画像を形成する画像形成装置の機能を兼ね備えた複合機である。なお、画像処理装置１００が、前記画像形成装置、前記画像読取装置、前記画像形成装置および前記画像読取装置の機能を備える複写機または前記画像読取装置の機能および画像送信機能を備えるファクシミリ装置などであることも考えられる。
【００１８】
画像処理装置１００は、スキャン部２０、スキャン制御部３０、プリント部４０、プリント制御部５０、通信制御部６０および画像処理部７０などを備える。
【００１９】
スキャン制御部３０、プリント制御部５０、通信制御部６０および画像処理部７０は、それぞれバス８０に接続されており、バス８０を通じて相互にデータの受け渡しが可能である。また、スキャン制御部３０、プリント制御部５０および通信制御部６０は、後述する発振装置１０を備える。
【００２０】
スキャン部２０は、前記原稿に光を走査する不図示の光学系、および原稿からの反射光の光量を画素ごとに検出して原稿画像データを出力する不図示のイメージセンサーなどを備える。
【００２１】
スキャン制御部３０は、スキャン部２０を制御して前記原稿画像データを取得する。さらに、スキャン制御部３０は、バス８０を通じて前記原稿画像データを画像処理部７０などの他の機器に転送する。
【００２２】
プリント部４０は、周知の電子写真方式の画像形成処理によって前記記録シートに画像を形成する。プリント部４０は、不図示の像担持体およびその周辺機器を備え、前記像担持体から前記記録シートに現像剤の画像を転写するとともにその画像を前記記録シートに定着させる。
【００２３】
プリント制御部５０は、プリント部４０を制御する。プリント制御部５０は、画像処理部７０から記録用画像データを取得し、その記録用画像データに基づく画像を前記記録シートに形成する処理をプリント部４０に実行させる。
【００２４】
通信制御部６０は、パーソナルコンピューターなどの外部装置との間でデータの送受信を行うとともに、バス８０を通じて他の機器とデータの受け渡しを行う。例えば、通信制御部６０は、前記外部機器から画像形成用のジョブデータを受信し、そのジョブデータをバス８０を通じて画像処理部７０に転送する。
【００２５】
また、通信制御部６０は、スキャン制御部３０から画像処理部７０を介して前記原稿画像データを取得し、その原稿画像データを含むデータを前記外部装置へ送信する機能も備える。
【００２６】
画像処理部７０は、バス８０を通じて他の機器から得た画像データなどに対する各種のデータ処理を実行する。画像処理部７０によるデータ処理の対象は、例えば、スキャン制御部３０から得られる前記原稿画像データまたは前記外部装置から通信制御部６０を通じて得られる前記ジョブデータなどである。
【００２７】
例えば、画像処理部７０は、スキャン制御部３０から得られる前記原稿画像データに対し、画像回転処理、ハーフトーン処理またはサイズカット処理などの画像処理を施す。また、画像処理部７０は、スキャン制御部３０から得られる前記原稿画像データおよび通信制御部６０から得られる前記ジョブデータを前記記録用画像データへ変換し、プリント制御部５０へ転送する処理なども実行する。
【００２８】
スキャン制御部３０、プリント制御部５０および通信制御部６０は、デバッグ機能を備える。前記デバッグ機能は、制御系の機器が設計通りに動作しない場合に利用され、内部回路の各箇所の信号をサンプリングして出力する機能などを含む。
【００２９】
前記デバッグ機能を有するスキャン制御部３０、プリント制御部５０および通信制御部６０は、サンプリングのタイミングを制御するクロック信号を生成するための発振装置１０を備える。
【００３０】
前記デバッグ機能用の発振装置１０は、比較的低周波数のクロック信号を出力する必要がある。発振装置１０は、画像処理装置１００のユーザーの利便性向上に直接寄与しない。そのため、発振装置１０の構成が簡易であることが望まれる。発振装置１０において、周知のリング発振回路が採用されれば、簡易な構成によって発振装置１０を実現できる可能性がある。前記リング発振回路は、複数のインバータ素子が直列接続された回路である。
【００３１】
ところで、前記インバータ素子の入出力信号間の遅延時間はごく短い。そのため、一般的な前記リング発振回路によって低周波数の発振回路を実現するためには、非常に多数の前記インバータ素子が必要となり、回路規模が大きくなる。
【００３２】
また、遅延回路が前記リング発振回路のフィードバック経路に接続される場合、必要とされるクロック信号の周期の２分の１程度の遅延時間分だけ信号を遅延させる遅延回路が必要となる。
【００３３】
しかしながら、前記デバッグ機能用の回路の省スペース化およびコスト低減のため、簡易かつ小規模の構成でより効率的に低周波数のクロック信号を出力できる発振装置が求められている。
【００３４】
発振装置１０は、以下に示される構成を備えることにより、簡易かつ小規模の構成で効率的に低周波数のクロック信号を出力できる。
【００３５】
［第１実施形態：発振装置１０の構成］
図２が示すように、発振装置１０は、リング発振回路１と、遅延回路２と、信号循環回路１１とを備える。信号循環回路１１は、制御信号出力回路３と、信号経路切替回路４とを備える。リング発振回路１、制御信号出力回路３および信号経路切替回路４は、半導体の第１基材９１にパターン形成された集積回路である。
【００３６】
より具体的には、第１基材９１の集積回路は、ＡＳＩＣ（Application Specific Integrated Circuit）である。一方、遅延回路２は、インダクタ２１を含む周知の回路である。一般に、インダクタ２１をＡＳＩＣに形成することは現実的でない。そのため、遅延回路２は、第１基材９１とは異なる第２基材９２に実装された回路である。第２基材９２は、例えばプリント基板などである。
【００３７】
第１基材９１には、不図示の制御系回路とサンプリング回路８とが形成されている。サンプリング回路は、前記制御系回路における複数の箇所各々の信号をサンプリングし、サンプリング信号Ｓｍを出力する回路である。サンプリング回路８は、前記制御系回路が設計通りに動作しない場合に利用される。
【００３８】
より具体的には、発振装置１０が出力する低周波数のクロック信号がサンプリング回路８に供給されると、サンプリング回路８は、そのクロック信号に同期して前記制御系回路の信号をサンプリングして出力する。
【００３９】
図２が示す例では、発振装置１０の出力信号をサンプリング回路８に供給するか否かを選択的に切り替えるスイッチ回路８１が第１基材９１に形成されている。スイッチ回路８１は、前記デバッグ機能をオンにするかオフにするかを選択するモード信号Ｍｄに従って、前記クロック信号をサンプリング回路８に供給するか否かを切り替える。
【００４０】
モード信号Ｍｄは、例えば画像処理装置１００のメンテナンス時にバス８０に接続される不図示のデバッグ装置からスイッチ回路８１へ出力される。
【００４１】
リング発振回路１は、３個以上の奇数個のインバータ素子５を含む回路である。複数のインバータ素子５は、信号経路切替回路４および遅延回路２を介して電気的に直列に接続されている。図２が示す例では、リング発振回路１は３つのインバータ素子５を備える。
【００４２】
遅延回路２は、入力した信号を予め定められた時間経過した後に出力する回路である。遅延回路２の入力信号が変化してから遅延回路２の出力信号が変化するまでの遅延時間は、リング発振回路１が備える全てのインバータ素子５各々の遅延時間の合計よりも長い。例えば、遅延回路２の遅延時間が、リング発振回路１における全てのインバータ素子５の遅延時間の合計の１００倍以上であることが考えられる。
【００４３】
以下の説明において、リング発振回路１における信号経路の上流側から下流側へ順番に並ぶ３つのインバータ素子５のことを、上流側から順に第１インバータ素子５ａ、第２インバータ素子５ｂおよび第３インバータ素子５ｃと称する。即ち、第２インバータ素子５ｂは第１インバータ素子５ａの１つ後段に位置し、第３インバータ素子５ｃは第２インバータ素子５ｂの１つ後段に位置する。
【００４４】
また、リング発振回路１における第１インバータ素子５ａと第２インバータ素子５ｂとの間の経路のことを第１中間信号経路と称する。さらに、リング発振回路１における第２インバータ素子５ｂと第３インバータ素子５ｃとの間の経路のことを第２中間信号経路と称する。
【００４５】
また、発振装置１０における所定の６つの信号経路のことをそれぞれ第１信号経路Ｐ１、第２信号経路Ｐ２、第３信号経路Ｐ３、第４信号経路Ｐ４、第５信号経路Ｐ５および第６信号経路Ｐ６と称する。
【００４６】
第１信号経路Ｐ１および第２信号経路Ｐ２は、それぞれリング発振回路１の前記第１中間信号経路における第１インバータ素子５ａ側の信号経路および第２インバータ素子５ｂ側の信号経路である。
【００４７】
第３信号経路Ｐ３および第４信号経路Ｐ４は、それぞれリング発振回路１の前記第２中間信号経路における第２インバータ素子５ｂ側の信号経路および第３インバータ素子５ｃ側の信号経路である。
【００４８】
第５信号経路Ｐ５および第６信号経路Ｐ６は、それぞれ遅延回路２の入力端および出力端に繋がる経路である。
【００４９】
また、リング発振回路１における第１インバータ素子５ａの入力端に直接繋がる信号経路のことを第１インバータ入力経路Ｐｘと称する。さらに、リング発振回路１における最も後段のインバータ素子５の出力端に直接繋がる信号経路のことを出力信号経路Ｐｙと称する。
【００５０】
本実施形態におけるリング発振回路１は３段構成のインバータ素子５を備える。そのため、出力信号経路Ｐｙは第１インバータ入力経路Ｐｘに直結している。即ち、出力信号経路Ｐｙから第１インバータ入力経路Ｐｘまでが、リング発振回路１のフィードバック経路である。
【００５１】
制御信号出力回路３は、リング発振回路１における複数箇所の信号を入力とする論理演算により周期的に変化する制御信号Ｃｔを出力する回路である。本実施形態における制御信号出力回路３は、第１インバータ入力経路Ｐｘの信号と第２信号経路Ｐ２の信号との論理演算を行う回路である。
【００５２】
例えば、制御信号出力回路３が、第１インバータ入力経路Ｐｘの信号と第２信号経路Ｐ２の信号とを入力とする排他的論理和回路または否定排他的論理和回路であることが考えられる。図２が示す制御信号出力回路３は否定排他的論理和回路である。
【００５３】
信号経路切替回路４は、第１信号経路Ｐ１、第２信号経路Ｐ２、第３信号経路Ｐ３、第４信号経路Ｐ４、第５信号経路Ｐ５および第６信号経路Ｐ６の電気的な接続状態を、制御信号Ｃｔに同期して２つの接続状態に順次切り替える回路である。
【００５４】
以下、信号経路切替回路４が切り替える２つの前記接続状態のことをそれぞれ第１接続状態および第２接続状態と称する。以下に示される例では、制御信号Ｃｔがアクティブ（真）であるときに信号経路切替回路４が前記第１接続状態とし、制御信号Ｃｔが非アクティブ（偽）であるときに信号経路切替回路４が前記第２接続状態とすることが考えられる。
【００５５】
なお、制御信号出力回路３が排他的論理和回路である場合、制御信号Ｃｔに対する動作が上記と逆になる信号経路切替回路４が採用される。
【００５６】
図３は、発振装置１０の前記第１接続状態を表すブロック図である。図３において、信号経路切替回路４が接続関係を変更する信号経路のうち電気的に接続された経路が太線で示されている。
【００５７】
前記第１接続状態において、第１信号経路Ｐ１と第５信号経路Ｐ５とが接続されている。さらに、前記第１接続状態において、第１信号経路Ｐ１と第２信号経路Ｐ２との間が遮断されているとともに、第６信号経路Ｐ６と第２信号経路Ｐ２とが接続されている。さらに、前記第１接続状態において、第３信号経路Ｐ３と第４信号経路Ｐ４とが接続されている。
【００５８】
図４は、発振装置１０の前記第２接続状態を表すブロック図である。図４において、信号経路切替回路４が接続関係を変更する信号経路のうち電気的に接続された経路が太線で示されている。
【００５９】
前記第２接続状態において、第１信号経路Ｐ１と第２信号経路Ｐ２とが接続されている。さらに、前記第２接続状態において、第３信号経路Ｐ３と第５信号経路Ｐ５とが接続されている。さらに、前記第２接続状態において、第３信号経路Ｐ３と第４信号経路Ｐ４との間が遮断されているとともに、第６信号経路Ｐ６と第４信号経路Ｐ４とが接続されている。
【００６０】
図２〜４が示す例では、信号経路切替回路４は、第１セレクタ部６ａと、第２セレクタ部６ｂと、第３セレクタ部７とを含む。第１セレクタ部６ａおよび第２セレクタ部６ｂは、２入力１出力の信号切替回路である。第３セレクタ部７は、３入力２出力の信号切替回路である。
【００６１】
以下、第１セレクタ部６ａの２つの信号入力部および１つの信号出力部のことを、それぞれ第１入力端６１、第２入力端６２および第１出力端６３と称する。また、第２セレクタ部６ｂの２つの信号入力部および１つの信号出力部のことを、それぞれ第３入力端６４、第４入力端６５および第２出力端６６と称する。また、第３セレクタ部７の３つの信号入力部および２つの信号入力部のことを、それぞれ第５入力端７１、第６入力端７２、第７入力端７３、第３出力端７４および第４出力端７５と称する。
【００６２】
さらに、第１セレクタ部６ａ、第２セレクタ部６ｂおよび第３セレクタ部７の各々は、制御信号Ｃｔの入力部である選択入力端４１を有している。
【００６３】
第１入力端６１が第１信号経路Ｐ１に接続され、第２入力端６２が第４出力端７５に接続され、第１出力端６３が第２信号経路Ｐ２に接続されている。第３入力端６４が第３信号経路Ｐ３に接続され、第４入力端６５が第６信号経路Ｐ６に接続され、第２出力端６６が第４信号経路Ｐ４に接続されている。
【００６４】
また、第５入力端７１が第１信号経路Ｐ１に接続され、第６入力端７２が第３信号経路Ｐ３に接続され、第７入力端７３が第６信号経路Ｐ６に接続され、第３出力端７４が第５信号経路Ｐ５に接続され、第４出力端７５が第２入力端６２に接続されている。
【００６５】
第１セレクタ部６ａは、制御信号Ｃｔに同期して以下のように２つの状態に選択的に切り替わる。即ち、第１セレクタ部６ａは、制御信号Ｃｔが非アクティブであるときに、第２入力端６２と第１出力端６３とを接続する状態になり、制御信号Ｃｔがアクティブであるときに第１入力端６１と第１出力端６３とを接続する状態になる。
【００６６】
第２セレクタ部６ｂは、制御信号Ｃｔに同期して以下のように２つの状態に選択的に切り替わる。即ち、第２セレクタ部６ｂは、制御信号Ｃｔが非アクティブであるときに、第３入力端６４と第２出力端６６とを接続する状態になり、制御信号Ｃｔがアクティブであるときに第４入力端６５と第２出力端６６とを接続する状態になる。
【００６７】
第３セレクタ部７は、制御信号Ｃｔに同期して以下のように２つの状態に選択的に切り替わる。即ち、第３セレクタ部７は、制御信号Ｃｔが非アクティブであるときに、第１信号経路Ｐ１と第５信号経路Ｐ５とを接続するとともに第６信号経路Ｐ６と第２入力端６２とを接続し、さらに第３信号経路Ｐ３と第５信号経路Ｐ５との間を遮断する状態になる。また、第３セレクタ部７は、制御信号Ｃｔがアクティブであるときに、第３信号経路Ｐ３と第５信号経路Ｐ５とを接続するとともに第６信号経路Ｐ６と第４入力端６５とを接続する状態になる。
【００６８】
［発振装置１０の動作］
次に、図５を参照しつつ、発振装置１０の動作について説明する。図５は、発振装置１０における複数の信号の変化を表すタイムチャートである。以下の説明において、信号のアクティブ状態をオンと称し、信号の非アクティブ状態をオフと称する。さらに、インバータ素子５の遅延時間のことを第１遅延時間Ｔｄ１と称し、遅延回路２の遅延時間のことを第２遅延時間Ｔｄ２と称する。
【００６９】
＜発振装置１０の第１動作＞
まず、発振装置１０の第１動作について説明する。第３インバータ素子５ｃの作用によって出力信号経路Ｐｙの信号がオフからオンへ変化すると、第１インバータ入力経路Ｐｘの信号もオフからオンへ変化する。
【００７０】
第１インバータ入力経路Ｐｘの信号がオンになると、第１インバータ素子５ａの作用により、第１遅延時間Ｔｄ１の経過後に第１信号経路Ｐ１の信号がオフになる。
【００７１】
第１信号経路Ｐ１の信号がオフになった時点では、第１インバータ入力経路Ｐｘの信号がオン、かつ、第２信号経路Ｐ２の信号がオンであるので、制御信号Ｃｔがオンである。従って、第１信号経路Ｐ１の信号は、遅延回路２を経由して第２信号経路Ｐ２に到達する。これにより、第１信号経路Ｐ１の信号がオフになった時点から第２遅延時間Ｔｄ２の経過後に第２信号経路Ｐ２の信号がオフになる。これにより、制御信号Ｃｔがオフになる。
【００７２】
第２信号経路Ｐ２の信号がオフになると、第２インバータ素子５ｂの作用により、第１遅延時間Ｔｄ１の経過後に第３信号経路Ｐ３の信号がオンになる。
【００７３】
第３信号経路Ｐ３の信号がオンになった時点では、第１インバータ入力経路Ｐｘの信号がオン、かつ、第２信号経路Ｐ２の信号がオフであるので、制御信号Ｃｔがオフである。従って、第３信号経路Ｐ３の信号は、再び遅延回路２を経由して第４信号経路Ｐ４に到達する。これにより、第３信号経路Ｐ３の信号がオンになった時点から第２遅延時間Ｔｄ２の経過後に第４信号経路Ｐ４の信号がオンになる。
【００７４】
第４信号経路Ｐ４の信号がオンになると、第３インバータ素子５ｃの作用により、第１遅延時間Ｔｄ１の経過後に出力信号経路Ｐｙの信号がオフになる。この出力信号経路Ｐｙの信号は第１インバータ入力経路Ｐｘへフィードバックされるため、第１インバータ入力経路Ｐｘの信号もオンからオフへ変化する。これにより、制御信号Ｃｔがオンになる。
【００７５】
＜発振装置１０の第２動作＞
次に、発振装置１０の第２動作について説明する。第１インバータ入力経路Ｐｘの信号がオフになると、第１インバータ素子５ａの作用により、第１遅延時間Ｔｄ１の経過後に第１信号経路Ｐ１の信号がオンになる。
【００７６】
第１信号経路Ｐ１の信号がオンになった時点では、第１インバータ入力経路Ｐｘの信号がオフ、かつ、第２信号経路Ｐ２の信号がオフであるので、制御信号Ｃｔがオンである。従って、第１信号経路Ｐ１の信号は、遅延回路２を経由して第２信号経路Ｐ２に到達する。これにより、第１信号経路Ｐ１の信号がオンになった時点から第２遅延時間Ｔｄ２の経過後に第２信号経路Ｐ２の信号がオンになる。これにより、制御信号Ｃｔがオフになる。
【００７７】
第２信号経路Ｐ２の信号がオンになると、第２インバータ素子５ｂの作用により、第１遅延時間Ｔｄ１の経過後に第３信号経路Ｐ３の信号がオフになる。
【００７８】
第３信号経路Ｐ３の信号がオフになった時点では、第１インバータ入力経路Ｐｘの信号がオフ、かつ、第２信号経路Ｐ２の信号がオンであるので、制御信号Ｃｔがオフである。従って、第３信号経路Ｐ３の信号は、再び遅延回路２を経由して第４信号経路Ｐ４に到達する。これにより、第３信号経路Ｐ３の信号がオフになった時点から第２遅延時間Ｔｄ２の経過後に第４信号経路Ｐ４の信号がオフになる。
【００７９】
第４信号経路Ｐ４の信号がオフになると、第３インバータ素子５ｃの作用により、第１遅延時間Ｔｄ１の経過後に出力信号経路Ｐｙの信号がオンになる。この出力信号経路Ｐｙの信号は第１インバータ入力経路Ｐｘへフィードバックされるため、第１インバータ入力経路Ｐｘの信号もオフからオンへ変化する。これにより、制御信号Ｃｔがオンになる。
【００８０】
本実施形態において、２値信号である制御信号Ｃｔが２状態の一方および他方の各々を保持する第１保持時間Ｔｃ１および第２保持時間Ｔｃ２は、第２遅延時間Ｔｄ２に対して第１遅延時間Ｔｄ１または第１遅延時間Ｔｄ１の２倍の時間を加えた時間である。
【００８１】
図５が示す例では、制御信号Ｃｔがオンの状態を保持する第１保持時間Ｔｃ１は、第２遅延時間Ｔｄ２に対して第１遅延時間Ｔｄ１を加えた時間である。また、制御信号Ｃｔがオフの状態を保持する第２保持時間Ｔｃ２は、第２遅延時間Ｔｄ２に対して第１遅延時間Ｔｄ１の２倍の時間を加えた時間である。
【００８２】
発振装置１０は、前記第１動作と前記第２動作とを順次繰り返すことにより、出力信号経路Ｐｙからクロック信号を出力する。発振装置１０において、信号循環回路１１は、リング発振回路１における中間信号経路の信号を１つの遅延回路２へ２回経由させる。この場合、発振装置１０が出力するクロック信号におけるパルスの周期は、遅延回路２の遅延時間の概ね４倍程度になる。従って、発振装置１０は、１つの遅延回路２によって効率的に低周波数のクロック信号を出力することが可能である。
【００８３】
また、インダクタ２１を含む遅延回路２は、ＡＳＩＣの第１基材９１とは異なる第２基材９２において、ごく小規模で簡易な構成によって長い遅延時間を実現可能である。さらに、インダクタ２１を含まないリング発振回路１および信号循環回路１１が、ＡＳＩＣ内に小規模な回路として実現される。
【００８４】
従って、発振装置１０は、簡易かつ小規模の構成で効率的に低周波数のクロック信号を出力できる。
【００８５】
［第２実施形態：発振装置１０Ｘの構成］
次に、図６を参照しつつ、第２実施形態に係る発振装置１０Ｘについて説明する。図６は、発振装置１０Ｘのブロック図である。図６において、図２に示される構成要素と同じ構成要素は、同じ参照符号が付されている。
【００８６】
発振装置１０Ｘは、図２が示す発振装置１０と比較して、信号経路切替回路４が信号経路切替回路４Ｘに置き換えられた構成を有している。以下、発振装置１０Ｘにおける発振装置１０と異なる点について説明する。
【００８７】
発振装置１０Ｘの信号経路切替回路４Ｘは、第１セレクタ部６ａと第２セレクタ部６ｂと第３セレクタ部７Ｘとを備える。即ち、信号経路切替回路４Ｘは、信号経路切替回路４と比較して第３セレクタ部７が第３セレクタ部７Ｘに置き換えられた構成を有している。
【００８８】
第３セレクタ部７Ｘは、第４セレクタ部７ａおよび第５セレクタ部７ｂを含む。第４セレクタ部７ａおよび第５セレクタ部７ｂは、２入力１出力の信号切替回路である。第４セレクタ部７ａの２つの入力端および１つの出力端は、それぞれ第３セレクタ部７の第５入力端７１、第６入力端７２および第３出力端７４に相当する。また、第５セレクタ部７ｂの２つの入力端の一方および１つの出力端は、それぞれ第３セレクタ部７の第７入力端７３および第４出力端７５に相当する。第５セレクタ部７ｂの２つの入力端のうちの残りの一方である第８入力端７６は、未接続状態である。
【００８９】
発振装置１０Ｘの第３セレクタ部７Ｘも、制御信号Ｃｔに同期して、発振装置１０の第３セレクタ部７と同じ動作を行う。発振装置１０Ｘが採用されても、発振装置１０が採用される場合と同様の効果が得られる。
【００９０】
[応用例]
以上に示された発振装置１０，１０Ｘにおいて、制御信号出力回路３および信号経路切替回路４，４Ｘの一方または両方が、同様の動作をする他の回路に置き換えられることも考えられる。
【００９１】
また、発振装置１０，１０Ｘにおいて、リング発振回路１が５つのインバータ素子５を備える場合、そのリング発振回路１は４つの中間信号経路を有する。この場合、制御信号出力回路３および信号経路切替回路４，４Ｘを、発振装置１０，１０Ｘにおける２段階の経路切替動作から４段階の経路切替動作へ拡張された回路に置き換えることが考えられる。これにより、リング発振回路１における中間信号経路の信号を１つの遅延回路２へ４回経由させることも可能になる。同様の考え方で、リング発振回路１における中間信号経路の信号を１つの遅延回路２へ２×Ｎ回経由させることも可能になる。
【００９２】
なお、本発明に係る発振装置および画像処理装置は、各請求項に記載された発明の範囲において、以上に示された実施形態及び応用例を自由に組み合わせること、或いは実施形態及び応用例を適宜、変形する又は一部を省略することによって構成されることも可能である。
【符号の説明】
【００９３】
１      ：リング発振回路
２      ：遅延回路
３      ：制御信号出力回路
４，４Ｘ：信号経路切替回路
５      ：インバータ素子
５ａ    ：第１インバータ素子
５ｂ    ：第２インバータ素子
５ｃ    ：第３インバータ素子
６ａ    ：第１セレクタ部
６ｂ    ：第２セレクタ部
７，７Ｘ：第３セレクタ部
７ａ    ：第４セレクタ部
７ｂ    ：第５セレクタ部
８      ：サンプリング回路
１０，１０Ｘ：発振装置
１１    ：信号循環回路
２０    ：スキャン部
２１    ：インダクタ
３０    ：スキャン制御部
４０    ：プリント部
４１    ：選択入力端
５０    ：プリント制御部
６０    ：通信制御部
６１    ：第１入力端
６２    ：第２入力端
６３    ：第１出力端
６４    ：第３入力端
６５    ：第４入力端
６６    ：第２出力端
７０    ：画像処理部
７１    ：第５入力端
７２    ：第６入力端
７３    ：第７入力端
７４    ：第３出力端
７５    ：第４出力端
７６    ：第８入力端
８０    ：バス
８１    ：スイッチ回路
９１    ：第１基材
９２    ：第２基材
１００  ：画像処理装置
Ｃｔ    ：制御信号
Ｍｄ    ：モード信号
Ｐ１    ：第１信号経路
Ｐ２    ：第２信号経路
Ｐ３    ：第３信号経路
Ｐ４    ：第４信号経路
Ｐ５    ：第５信号経路
Ｐ６    ：第６信号経路
Ｐｘ    ：第１インバータ入力経路
Ｐｙ    ：出力信号経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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