(57)【要約】【課題】端子数を増加させることなく、半導体チップ間の遅延故障の検査を行うことを可能とする。【解決手段】半導体装置の検査方法であって、前記半導体装置は、第１の半導体チップと第２の半導体チップとが積層されて構成され、第１の半導体チップは、クロックが供給されて動作する第１の回路と、クロックの供給を不要とする第２の回路とを含み、第２の半導体チップは、クロックが供給されて動作する第３の回路と、クロックの供給を不要とする第４の回路とを含み、検査方法は、第１の回路、第２の回路及び第４の回路により形成される第１の経路を設定する工程と、検査用データを第１の回路に入力する工程と、検査用データを第１の経路を介して第１の回路が受信する工程と、第１の回路が受信したデータに基づき、第１の半導体チップと第２の半導体チップとの接続における遅延故障の有無を判定する第１の判定工程とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の検査方法であって、
前記半導体装置は、第１の半導体チップと第２の半導体チップとが積層されて構成され、
前記第１の半導体チップは、クロックが供給されて動作する第１の回路と、クロックの供給を不要とする第２の回路とを含み、
前記第２の半導体チップは、クロックが供給されて動作する第３の回路と、クロックの供給を不要とする第４の回路とを含み、
前記検査方法は、
前記第１の回路、前記第２の回路及び前記第４の回路により形成される第１の経路を設定する工程と、
検査用データを前記第１の回路に入力する工程と、
前記検査用データを前記第１の経路を介して前記第１の回路が受信する工程と、
前記第１の回路が受信したデータに基づき、前記第１の半導体チップと前記第２の半導体チップとの接続における遅延故障の有無を判定する第１の判定工程と
を有することを特徴とする方法。
【請求項２】
前記第１の経路は、前記第１の回路に入力されたデータを、前記第２の回路、前記第４の回路、前記第２の回路を介して前記第１の回路が再び受信する経路であることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の経路における信号伝搬の遅延時間に基づく周波数を有するクロックを設定する工程を更に有し、
前記検査用データは、前記設定されたクロックの第１の立ち上がりに応じて前記第１の回路に入力され、
前記第１の判定工程では、前記設定されたクロックの前記第１の立ち上がりの後の第２の立ち上がりに応じて前記第１の回路が受信したデータが、前記検査用データと一致するか否かに基づき前記遅延故障の有無を判定することを特徴とする請求項１または２に記載の方法。
【請求項４】
前記クロックを設定する工程では、前記第１の経路の配線長及びチップ間容量に基づき前記クロックが設定されることを特徴とする請求項３に記載の方法。
【請求項５】
前記第１の回路及び前記第３の回路は、入力段及び出力段のフリップフロップをそれぞれ含み、
前記第２の回路及び前記第４の回路は、入力段及び出力段のバッファをそれぞれ含むことを特徴とする請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記第１の経路は、
前記第２の回路の出力段のバッファと前記第４の回路の入力段のバッファとを接続するための前記第１の半導体チップと前記第２の半導体チップとの間の第１の端子と、
前記第４の回路の出力段のバッファと前記第２の回路の入力段のバッファとを接続するための前記第１の半導体チップと前記第２の半導体チップとの間の第２の端子と
を含むように設定されることを特徴とする請求項５に記載の方法。
【請求項７】
前記第２の回路の出力段のバッファは、前記第１の回路の入力段のフリップフロップと接続され、前記第１の回路に入力された前記検査用データを前記第４の回路の前記入力段のバッファに出力し、
前記第２の回路の入力段のバッファは、前記第１の回路の出力段のフリップフロップと接続され、前記第４の回路の前記出力段のバッファから受信した前記検査用データを前記第１の回路の前記出力段のフリップフロップに出力する
ことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１の半導体チップは第１のコア回路を含み、前記第１のコア回路は、
前記検査用データを前記第１の回路に入力し、
前記第１の回路が受信したデータに基づき、前記遅延故障の有無を判定する
ことを特徴とする請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
前記半導体装置が、前記第１の半導体チップに前記第２の半導体チップが積層され、かつ、前記第２の半導体チップに第３の半導体チップが更に積層されて構成されている場合であって、
前記第３の半導体チップは、クロックが供給されて動作する第５の回路と、前記クロックの供給を不要とする第６の回路とを含み、
前記検査方法は、
前記第５の回路、前記第６の回路及び前記第４の回路により形成される第２の経路を設定する工程と、
検査用データを前記第６の回路に入力する工程と、
前記検査用データを前記第２の経路を介して前記第６の回路が受信する工程と、
前記第６の回路が受信したデータに基づき、前記第２の半導体チップと前記第３の半導体チップとの接続における遅延故障の有無を判定する第２の判定工程と
を更に有することを特徴とする請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
第１の半導体チップと第２の半導体チップとが積層されて構成された半導体装置であって、
前記第１の半導体チップは、クロックが供給されて動作する第１の回路と、クロックの供給を不要とする第２の回路とを含み、
前記第２の半導体チップは、クロックが供給されて動作する第３の回路と、クロックの供給を不要とする第４の回路と、前記第３の回路と前記第４の回路との接続を切り替える切替手段とを含み、
前記第１の半導体チップと前記第２の半導体チップとの遅延故障の有無を検査する場合、
前記切替手段は、前記第１の半導体チップの前記第１の回路と前記第２の回路とを経て前記第４の回路に入力されたデータを前記第３の回路を経ずに前記第４の回路から前記第１の半導体チップに戻す第１の経路を形成するように前記接続を切替え、
前記第１の回路は、入力された検査用データを前記第１の経路を介して受信し、
前記第１の回路が受信したデータに基づき、前記第１の半導体チップと前記第２の半導体チップとの接続における遅延故障の有無が判定される
ことを特徴とする半導体装置。
【請求項１１】
前記第１の半導体チップは、前記クロックの周波数を調整する調整手段を更に備え、
前記遅延故障の有無を検査する場合、前記調整手段は、前記第１の経路における信号伝搬の遅延時間に基づくクロック周波数を設定して前記第１の回路に前記クロック周波数を有する第１のクロックを供給することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記調整手段は、前記第１の経路の配線長及びチップ間容量に基づき前記クロック周波数を設定することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１の回路及び前記第３の回路は、入力段及び出力段のフリップフロップをそれぞれ含み、
前記第２の回路及び前記第４の回路は、入力段及び出力段のバッファをそれぞれ含むことを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１の経路は、
前記第２の回路の出力段のバッファと前記第４の回路の入力段のバッファとを接続するための前記第１の半導体チップと前記第２の半導体チップとの間の第１の端子と、
前記第４の回路の出力段のバッファと前記第２の回路の入力段のバッファとを接続するための前記第１の半導体チップと前記第２の半導体チップとの間の第２の端子と
を含むように設定されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の回路の出力段のバッファは、前記第１の回路の入力段のフリップフロップと接続され、前記第１の回路に入力された前記検査用データを前記第４の回路の前記入力段のバッファに出力し、
前記第２の回路の入力段のバッファは、前記第１の回路の出力段のフリップフロップと接続され、前記第４の回路の前記出力段のバッファから受信した前記検査用データを前記第１の回路に出力する
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の半導体チップは第１のコア回路を含み、前記第１のコア回路は、
前記検査用データを前記第１の回路に入力し、
前記第１の回路が受信したデータに基づき、前記遅延故障の有無を判定する
ことを特徴とする請求項１０乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体装置は、前記第１の半導体チップに前記第２の半導体チップが積層され、かつ、前記第２の半導体チップに第３の半導体チップが更に積層されて構成され、
前記第３の半導体チップは、クロックが供給されて動作する第５の回路と、前記クロックの供給を不要とする第６の回路とを含み、
前記第２の半導体チップと前記第３の半導体チップとの遅延故障の有無を検査する場合、
前記切替手段は、前記第３の半導体チップの前記第５の回路と前記第６の回路とを経て前記第４の回路に入力されたデータを前記第３の回路を経ずに前記第４の回路から前記第３の半導体チップに戻すように前記接続を切替え、
前記第５の回路は、入力された検査用データを前記第６の回路及び前記第４の回路を介して受信し、
前記第５の回路が受信したデータに基づき、前記第２の半導体チップと前記第３の半導体チップとの接続における遅延故障の有無が判定される
ことを特徴とする請求項１０乃至１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の検査方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラをはじめ各種デジタル機器において、軽薄短小化が進んでいる。それに伴い、半導体装置も小型化、高密度化が求められている。そこで、複数の半導体チップに設けた貫通電極を、マイクロバンプを介し接続し、３次元積層構造とすることにより小型で高密度な実装を可能とした技術が注目されている。貫通電極を備える積層半導体装置を製造する際には、貫通電極、マイクロバンプを含めた半導体チップ間の接続故障の検査を行うことが必要となる。
【０００３】
半導体チップ間の接続故障の原因として、経路上の信号の論理値が０或いは１に固定される縮退故障等の導通状態に関する故障と、経路上の信号の遅延値が規定値以上に増加する遅延故障等のタイミングに関する故障が存在する。導通状態に関する故障の検査方法として、第１の半導体チップのフリップフロップ（以下、ＦＦ）から第２の半導体チップのＦＦにデータを送信し、第２の半導体チップのＦＦの受信データと期待値を比較し、故障の有無の判定を行う方法が存在する（特許文献１）。
【０００４】
特許文献１では、第１の半導体チップにおいて、ホールド時間及びセットアップ時間を満たすように送信データとクロックの位相を調整し、位相調整したクロックを、第２の半導体チップに供給する構成を提案している。第１、第２の半導体チップのＦＦ間で共通のクロックを用いることで、第１、第２の半導体チップ間のＦＦのクロックの位相の調整を容易にし、遅延故障の検査も可能としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２６９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、第１の半導体チップから、第２の半導体チップへクロックを供給するためのクロック供給端子が必要となる。そのため、検査対象となるインタフェース毎に異なるクロックを供給する場合、インタフェースの数に対応するクロック供給端子数が必要となり、端子数の増加という問題が生じる。
【０００７】
また、検査対象となるインタフェース全てにおいて共通のクロック１本を供給する場合は、クロック供給端子から離れた位置のＦＦではクロック供給のための配線が長くなるため、遅延が増加してしまう。そのため、高速動作では、クロックの遅延の影響が大きくなってしまうため、純粋な半導体チップ間の遅延故障の検査には適していない。
【０００８】
そこで、本発明は、端子数を増加させることなく、半導体チップ間の遅延故障の検査を行うことを可能とすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決する本発明は、半導体装置の検査方法であって、
前記半導体装置は、第１の半導体チップと第２の半導体チップとが積層されて構成され、
前記第１の半導体チップは、クロックが供給されて動作する第１の回路と、クロックの供給を不要とする第２の回路とを含み、
前記第２の半導体チップは、クロックが供給されて動作する第３の回路と、クロックの供給を不要とする第４の回路とを含み、
前記検査方法は、
前記第１の回路、前記第２の回路及び前記第４の回路により形成される第１の経路を設定する工程と、
検査用データを前記第１の回路に入力する工程と、
前記検査用データを前記第１の経路を介して前記第１の回路が受信する工程と、
前記第１の回路が受信したデータに基づき、前記第１の半導体チップと前記第２の半導体チップとの接続における遅延故障の有無を判定する第１の判定工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、端子数を増加させることなく、半導体チップ間の遅延故障の検査を行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】発明の実施形態１に対応する半導体装置の一構成例を示す図。
【図２】発明の実施形態１に対応する半導体チップが積層された半導体装置の内部構成の一例を示す図。
【図３】発明の実施形態１に対応する半導体装置の遅延故障の検査方法を説明するための図。
【図４】発明の実施形態１に対応する半導体装置の遅延故障の検査方法を説明するためのタイミングチャート。
【図５】発明の実施形態に対応する半導体装置の遅延故障の検査方法の一例を示すフローチャート。
【図６】発明の実施形態２に対応する半導体装置の一構成例を示す図。
【図７】発明の実施形態２に対応する半導体チップが積層された半導体装置の内部構成の一例を示す図。
【図８】発明の実施形態２に対応する半導体装置の遅延故障の検査方法を説明するための図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、添付の図面に基づいて詳細に説明する。以下では、半導体チップを単にチップと称する。
【００１３】
［実施形態１］
図１は発明の第１の実施形態における２枚のチップが積層された半導体装置の断面図を示す。図１の半導体装置は、第１のチップ１００ａ、第２の半導体チップ１００ｂが順にインタポーザ１０１上に積層された構造を有する。貫通電極１０２は、第１、第２のチップ１００ａ、１００ｂを各々貫通する形で設けられている。マイクロバンプ１０３は、第１の半導体チップ１００ａ、第２の半導体チップ１００ｂの下面に設けられている。第１のチップ１００ａを貫通する貫通電極１０２と、第２のチップ１００ｂを貫通する貫通電極１０２は、マイクロバンプ１０３を介して接続される。また、第１の半導体チップ１００ａを貫通する貫通電極１０２はマイクロバンプ１０３を介してインタポーザ１０１上面のインタポーザ接続パッド１０４と接続される。インタポーザ１０１は、端子ピッチが異なるチップと実装基板との間を中継する。インタポーザ接続パッド１０４からは、不図示のスルーホール電極及び再配線層１０５を介し下面に電極が引き出され、外部端子１０６に接続される。外部端子１０６は不図示の実装基板と電気的に接続される。
【００１４】
図２に発明の実施形態に対応する２枚のチップが積層された半導体装置の内部構成の一例を示す。なお、図２では貫通電極１０２、マイクロバンプ１０３は省略している。コア回路２００aは第１のチップ１００aの内部回路を構成しＩＯ回路２０５a、２０６ａからの信号が入力される回路ブロックやＩＯ回路２０５a、２０６aに信号を出力する回路ブロックを含む。同様に、コア回路２００ｂは第２のチップ１００ｂの内部回路を構成しＩＯ回路２０５ｂ、２０６ｂからの信号が入力される回路ブロックやＩＯ回路２０５ｂ、２０６ｂに信号を出力する回路ブロックを含む。図２では省略しているが、ＩＯ回路２０５ａとＩＯ回路２０５ｂとは貫通電極１０２及びマイクロバンプ１０３介して接続され、同様にＩＯ回路２０６ａとＩＯ回路２０５６とが貫通電極１０２及びマイクロバンプ１０３介して接続される。周波数調整回路２０９ａでは、コア回路２００ａから供給されるクロック信号を入力とし、出力するクロックの周波数の調整を行う。
【００１５】
フリップフロップ（ＦＦ）２０１ａ〜２０４ａは全て周波数調整回路２０９ａにより周波数の調整が行われたクロック信号に同期して動く。また、ＦＦ２０１ｂ〜２０４ｂは全てコア回路２００ｂから供給されるクロック信号に同期して動く。ＦＦ２０１ａ、２０３ａはコア回路２００ａから各ＩＯ回路２０５ａ、２０６ａへの出力最終段であり、かつ、本実施形態の遅延故障の検査処理においては検査対象の信号経路に対する検査用データの入力段のＦＦとして機能する。また、ＦＦ２０２ａ、２０４ａは各ＩＯ回路２０５ａ、２０６ａからコア回路２００ａへの入力初段となると同時に、本実施形態の遅延故障の検査処理においては検査対象の信号経路における検査用データの出力段のＦＦとして機能する。同様に、ＦＦ２０２ｂ、２０４ｂはコア回路２００ｂから各ＩＯ回路２０５ｂ、２０６ｂへの出力最終段であり、かつ、本実施形態の遅延故障の検査処理における検査用データの入力段のＦＦとして機能する。また、ＦＦ２０１ｂ、２０３ｂは各ＩＯ回路２０５ｂ、２０６ｂからコア回路２００ｂへの入力初段であり、かつ、本実施形態の遅延故障の検査処理における検査用データの出力段のＦＦとして機能する。
【００１６】
このように、第１のチップ１００ａは、コア回路２００ａに対し、クロックが供給されて動作するフリップフロップ群で構成される第１の回路２１１と、当該クロックの供給を必要としないバッファ群で構成される第２の回路２１２とが接続され、当該第１の回路２１１と第２の回路２１２を経て第２のチップ１００ｂと接続している。同様に、第２のチップ１００ｂは、コア回路２００ｂに対し、クロックが供給されて動作するフリップフロップ群で構成される第３の回路２１３と、当該クロックの供給を必要としないバッファ群で構成される第４の回路２１４とが接続され、当該第３の回路２１３と第４の回路２１４を経て第１のチップ１００ａと接続している。
【００１７】
なお、本実施形態では、コア回路２００ａ、２００ｂの外に第１の回路２１１及び第３の回路２１３、即ち各ＦＦ２０１ａ〜２０４ａ、２０１ｂ〜２０４ｂを備える構成としているが、コア回路２００ａにＦＦ２０１ａ〜２０４ａを、コア回路２００ｂにＦＦ２０１ｂ〜２０４ｂを各々含む構成としてもよい。セレクタ２０７は出力バッファ２０５１ｂへ出力する信号を、通常動作時はＦＦ２０２ｂからの信号に、チップ間の遅延故障の検査時は入力バッファ２０６２ｂからの信号に切り替える機能を有する。同様にセレクタ２０８は出力バッファ２０６１ｂへ出力する信号を、通常動作時はＦＦ２０４ｂからの信号に、チップ間の遅延故障時は入力バッファ２０５２ｂからの信号に切り替える機能を有する。
【００１８】
次に、図３及び図４のタイミングチャートと図５のフローチャートを参照し、第１のチップ１００ａと第２のチップ１００ｂのＩＯ回路２０５ａ、２０５ｂ間及びＩＯ回路２０６ａ、２０６ｂ間の遅延故障の検査時のデータの流れを説明する。図３（ａ）は、ＩＯ回路２０５ａの出力バッファ２０５１ａからＩＯ回路２０５ｂの入力バッファ２０５２ｂへの信号経路、及びＩＯ回路２０６ｂの出力バッファ２０６１ｂからＩＯ回路２０６ａの入力バッファ２０６２ａまでの信号経路に関する遅延故障の検査時のデータの流れを示す。
【００１９】
図３（ａ）の例では、検査対象の信号経路は、下記で詳細に説明するＦＦ２０１ａのデータ出力ピン（Ｐ１）からＦＦ２０４ａのデータ入力ピン（Ｐ６）までの経路である。ここでは、図２で示した第１の回路２１１、第２の回路２１２、第４の回路２１４を使用して経路が形成される。即ち、クロック入力を必要とするフリップフロップ群で構成される第３の回路２１３は経路から除外され、遅延故障の検査においては、第１のチップ１００ａから第２のチップ１００ｂに対するクロック供給が不要となる。
【００２０】
まず、コア回路２００ａから検査対象の信号経路における入力段となるＦＦ２０１ａに検査用データが書き込まれる。次に、ＦＦ２０１ａに書き込まれた検査用データはデータ出力ピン（Ｐ１）より出力され、ＩＯ回路２０５ａの入出力端子（Ｐ２）を介し、ＩＯ回路２０５ｂの入出力端子（Ｐ３）に入力される。次に、セレクタ２０８、ＩＯ回路２０６ｂの入出力端子（Ｐ４）、ＩＯ回路２０６ａの入出力端子（Ｐ５）、ＦＦ２０４ａのデータ入力ピン（Ｐ６）を介し、出力段のＦＦ２０４ａに検査用データが書き込まれる。
【００２１】
ＦＦ２０４aに書き込まれた検査用データは、例えば、第１のチップ１００ａが有する期待値データ比較回路において所定の期待値を比較され、正常なデータが受信されたか否かが判定される。そして、一致しているか否かの診断データが、専用の貫通電極により外部端子１０６から外部に読み出されてもよい。また、ＦＦ２０４aに書き込まれた検査用データを外部からの読み出し要求信号に従い、不図示の検査用データ読み出し貫通電極によりマイクロバンプ１０３、インタポーザ１０１等を介し外部端子１０６から外部に読み出してもよい。この場合、読み出されたデータと正常なデータである期待値とを比較することにより、遅延故障の有無を検査できる。
【００２２】
図４は図３（ａ）で説明したデータの流れにおけるＰ１からＰ６までの各ポイントとクロックとのタイミング関係の一例を示したタイミングチャートであり、図５は遅延故障の検査時の処理の一例を示すフローチャートである。当該処理は、コア回路２００ａが対応する処理プログラムを実行することにより実現できる。
【００２３】
まず、Ｓ５０１において検査対象となるＩＯ回路への信号経路を確保するための調停処理を行う。本実施形態において、各チップ内を貫通する貫通電極１０２は上述したようにマイクロバンプ１０３を介して接続されており、全てのチップのデータ通信において共通に使用される経路となる。従って、上述したチップ間の遅延故障の検査を行う際は、検査対象のチップ間のみが貫通電極１０２を占有するために全チップで調停を行う必要がある。そこで、チップ間の遅延故障の検査の前に、第１のチップ１００ａは、第２のチップ１００ｂの検査対象となるＩＯ回路への信号経路の使用要求を、各チップが備える不図示の調停信号貫通電極を介して第１の半導体チップ１００ａが備える調停回路から送信する。調停回路は調停信号貫通電極を介して全チップに貫通電極１０２の占有権を通知することにより、調停を行う。なお、調停信号貫通電極は、他のテスト用の貫通電極との兼用としてもよい。
【００２４】
Ｓ５０１における調停要求に応じて、Ｓ５０２では第２のチップ１００ｂは検査対象となるＩＯ回路への信号経路を設定すべくセレクタ２０７または２０８を検査モードに切替える。例えば、図３（ａ）に示す経路の場合、セレクタ２０８は出力バッファ２０６１ｂへ出力する信号を、入力バッファ２０５２ｂからの信号に切り替える。
【００２５】
次にＳ５０３では、周波数調整回路２０９ａが検査対象の信号経路における信号伝搬の遅延時間を考慮したクロック周波数を設定する。例えば図４中のＣＬＫは、ＦＦ２０１ａ及びＦＦ２０４ａへ供給されるクロック信号の波形であり、周波数調整回路２０９ａにより、検査対象の信号経路（Ｐ１〜Ｐ６）に応じて、周波数の調整が行われる。ここで調整される周波数とは、Ｐ１からＰ６までの信号経路で想定される信号伝搬の遅延時間を考慮し、正常な遅延時間であれば、Ｐ１から出力されたデータが、Ｐ６に到達するまでに、必要最小のセットアップ時間を十分に満たすことが可能な周波数である。また、遅延時間は配線長やチップ間容量等により信号経路毎に異なるため、検査対象となる信号経路毎に周波数調整を行うことができる。
【００２６】
続くＳ５０４では、周波数調整回路２０９ａで調整された周波数により供給されるクロック信号の立ち上がりエッジで検査用データを入力側のＦＦに書き込む。図４の場合、クロック信号の立ち上がりエッジ（Ｒ１）でコア回路２００ａからＦＦ２０１ａに検査用データが書き込まれる。その後、Ｐ１からＰ５を介し、Ｒ１の次の立ち上がりエッジ（Ｒ２）でＦＦ２０４ａのデータ入力ピン（Ｐ６）に到達しているデータが出力側のＦＦ２０４ａに書き込まれる。
【００２７】
Ｓ５０５では、出力側のＦＦで受信した検査用データが正常であるか否かを、正常な検査用データの期待値と比較して判定する。具体的に、Ｐ１からＰ６までの信号経路の遅延時間が正常であれば、検査用データは、立ち上がりエッジＲ２に対し、必要最小のセットアップ時間Ｓｈよりも早くＰ６に到達するため、正常なデータがＦＦ２０４ａに書き込まれる。この場合は、Ｓ５０６で正常判定となり、遅延故障はないと判断できる。一方、信号経路の遅延時間が規定値以上の場合、即ち遅延故障が発生している場合には、検査用データは、立ち上がりエッジＲ２に対し、必要最小のセットアップ時間Ｓｈよりも遅くＰ６に到達するため、正常なデータは書き込まれない。この場合は、Ｓ５０７で異常判定となり、遅延故障があると判断できる。
【００２８】
図４中のＰａｔｔｅｒｎ１は、Ｐ１からＰ６までの経路に遅延故障がない場合を示し、検査用データは立ち上がりエッジＲ２に対し、セットアップ時間Ｓｈよりも早くＰ６に到達している。一方、Ｐａｔｔｅｒｎ２は、遅延故障がある場合を示し、検査用データは立ち上がりエッジＲ２に対し、セットアップ時間Ｓｈよりも遅くＰ６に到達している。
【００２９】
次に図３（ａ）で説明した経路と、入出力方向を逆としたＩＯ回路２０５ａ、２０５ｂ間及びＩＯ回路２０６ａ、２０６ｂ間の遅延故障の検査時のデータの流れを説明する。図３（ｂ）は、ＩＯ回路２０６ａの出力バッファ２０６１aからＩＯ回路２０６ｂの入力バッファ２０６２ｂの信号経路及びＩＯ回路２０５ｂの出力バッファ２０５１ｂからＩＯ回路２０５ａの入力バッファ２０５２ａまでの信号経路に関する遅延故障の検査時のデータの流れを示す。図３（ｂ）ではＰ１がＦＦ２０３aの出力ピン、Ｐ２がＩＯ回路２０６ａの入出力端子、Ｐ３がＩＯ回路２０６ｂの入出力端子となる。また、Ｐ４がＩＯ回路２０５ｂの入出力端子、Ｐ５がＩＯ回路２０５ａの入出力端子、Ｐ６がＦＦ２０２aの入力ピンとなる。Ｐ１からＰ６までのデータの流れ、タイミングチャート及び検査処理の全体的な流れは、図３（ａ）、図４、図５を参照し説明したＰ１からＰ６までのデータの流れ、タイミングチャート及び処理と同様であるためここでは説明を省略する。
【００３０】
以上のように発明の実施形態では、検査対象となる２枚のチップ間で、クロックの供給対象を一方のチップに限定し、他方のチップはクロック供給を不要とすることで、インタフェースの数に対応するクロック供給端子数を増やすことなくチップ間での遅延故障の検査を行うことができる。また、検査対象となるインタフェースの全てに共通のクロックを供給する必要もなく、一方のチップ内に閉じた形でクロック供給が行われるので、クロック供給に伴う配線遅延を回避することができる。さらに、データとクロックの両方の位相調整を行うことなく、クロックのみの周波数調整によりチップ間での遅延故障の検査を行うことが可能となる。
【００３１】
［実施形態２］
次に発明の第２の実施形態について説明する。上述の実施形態１では、２枚のチップが積層された場合を説明したが、本実施形態では３枚のチップが積層された場合を説明する。図６は発明の実施形態に対応する３枚のチップが積層された半導体装置の断面図の一例を示す。図６の半導体装置は下層から上層にかけて順に第１のチップ１００ａ、第２のチップ１００ｂ、第３のチップ１００ｃが積層された構造を有する。２枚のチップを積層した場合と同様に、第１から３のチップ１００ａから１００ｃを各々貫通する貫通電極１０２は第１のチップ１００ａと第２のチップ１００ｂ間、第２のチップ１００ｂと第３のチップ１００ｃ間でマイクロバンプ１０３を介して接続される。第１のチップ１００ａとインタポーザ１０１、インタポーザ１０１と外部端子１０６との接続は図１を参照し説明したものと同様であるため、ここでは説明を省略する。
【００３２】
次に、図７に３枚のチップが積層された半導体装置の内部構成の一例を示す。第１のチップ１００ａ及び第２のチップ１００ｂの内部構成は全て図２を参照し説明した内部構成と同様である。また、第３のチップ１００ｃの内部構成は全て第１のチップ１００ａと同様である。なお、第３のチップ１００ｃは、コア回路２００ｃに対し、クロックが供給されて動作するフリップフロップ群で構成される第５の回路２１５と、当該クロックの供給を必要としないバッファ群で構成される第６の回路２１６とが接続され、当該第５の回路２１５と第６の回路２１６を経て第２のチップ１００ｂと接続している。
次に、３枚のチップが積層された半導体装置における第１のチップ１００ａと第２のチップ１００ｂのＩＯ回路２０５ａ、２０５ｂ間及び２０６ａ、２０６ｂ間の遅延故障の検査時のデータの流れを、図８（ａ）、（ｂ）を参照し説明する。図８（ａ）は、図３（ａ）と同様に、ＩＯ回路２０５ａの出力バッファ２０５１ａからＩＯ回路２０５ｂの入力バッファ２０５２ｂへの信号経路及びＩＯ回路２０６ｂの出力バッファ２０６１ｂからＩＯ回路２０６ａの入力バッファ２０６２ａまでの信号経路に関する遅延故障の検査時のデータの流れを示す。  また、図８（ｂ）は、図３（ｂ）と同様に、ＩＯ回路２０６ａの出力バッファ２０６１aからＩＯ回路２０６ｂの入力バッファ２０６２ｂの信号経路及びＩＯ回路２０５ｂの出力バッファ２０５１ｂからＩＯ回路２０５ａの入力バッファ２０５２ａまでの信号経路に関する遅延故障の検査時のデータの流れを示す。図８（ａ）でのデータの流れは図３（ａ）を参照し説明したデータの流れと同様であり、また、図８（ｂ）のデータの流れは図３（ｂ）を参照し説明したデータの流れと同様であるため、ここでは説明を省略する。
【００３３】
次に、第２のチップ１００ｂと第３のチップ１００ｃのＩＯ回路２０５ｂ、２０５ｃ間及び２０６ｂ、２０６ｃ間の遅延故障の検査時のデータの流れを、図８（ｃ）、（ｄ）を参照し説明する。図８（ｃ）は、ＩＯ回路２０５ｃの出力バッファ２０５１ｃからＩＯ回路２０５ｂの入力バッファ２０５２ｂへの信号経路及び、ＩＯ回路２０６ｂの出力バッファ２０６１ｂからＩＯ回路２０６ｃの入力バッファ２０６２ｃまでの信号経路に関する遅延故障の検査時のデータの流れを示す。図８（ｃ）ではＰ１がＦＦ２０１ｃの出力ピン、Ｐ２がＩＯ回路２０５ｃの入出力端子、Ｐ３がＩＯ回路２０５ｂの入出力端子となる。また、Ｐ４がＩＯ回路２０６ｂの入出力端子、Ｐ５がＩＯ回路２０６ｃの入出力端子、Ｐ６がＦＦ２０４ｃの入力ピンとなる。なお、Ｐ１からＰ６までのデータの流れは図３（ａ）のＰ１からＰ６までのデータの流れと同様であるため、詳細な説明は省略する。
【００３４】
図８（ｄ）は、ＩＯ回路２０６ｃの出力バッファ２０６１ｃからＩＯ回路２０６ｂの入力バッファ２０６２ｂの信号経路及び、ＩＯ回路２０５ｂの出力バッファ２０５１ｂからＩＯ回路２０５ｃの入力バッファ２０５２ｃまでの信号経路に関する遅延故障の検査時のデータの流れを示す。図８（ｄ）ではＰ１がＦＦ２０３ｃの出力ピン、Ｐ２がＩＯ回路２０６ｃの入出力端子、Ｐ３がＩＯ回路２０６ｂの入出力端子となる。また、Ｐ４がＩＯ回路２０５ｂの入出力端子、Ｐ５がＩＯ回路２０５ｃの入出力端子、Ｐ６がＦＦ２０２ｃの入力ピンとなる。Ｐ１からＰ６までのデータの流れは図３（ａ）のＰ１からＰ６までのデータの流れと同様であるため、詳細な説明は省略する。なお、図８（a）〜（ｄ）のデータの流れにおけるＰ１からＰ６までの各ポイントとクロックとのタイミング関係及び検査処理の全体的な流れは図４を参照し説明したタイミングチャート及び図５のフローチャートと全て同様である。
【００３５】
以上、３枚のチップが積層された場合のチップ間の遅延故障の検査方法について述べたが、４枚以上のチップが積層された場合に関しても、全てのチップ間の信号経路の接続を網羅的に検査することが可能となる。即ち、複数枚のチップが積層された半導体装置において、検査対象となる対のチップのうちクロックの供給対象を一方のチップに限定し、他方のチップはクロック供給を不要とすることで、インタフェースの数に対応するクロック供給端子数を増やすことなくチップ間での遅延故障の検査を行うことができる。このとき、例えば、インタポーザ１０１上に積層される順に、奇数番目のチップは第１のチップ１００ａ、第３のチップ１００ｃ、偶数番目のチップは第２のチップ１００ｂと同様の構成を備えることにより実現可能となる。また、この例に限らず、偶数番目のチップを第１のチップ１００ａや第３のチップ１００ｃと同様の構成とし、奇数番目のチップは第２のチップ１００ｂと同様の構成としてもよい。いずれの場合においても対となるチップのいずれか一方のみにクロック供給を行うことで遅延故障の検査が可能となる。
【００３６】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【００３７】
（その他の実施例）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【符号の説明】
【００３８】
第１のチップ：１００ａ、第２のチップ：１００ｂ、コア回路：２００ａ、２００ｂ、第１の回路：２１１、第２の回路：２１２、第３の回路：２１３、第４の回路：２１４、第５の回路：２１５、第６の回路：２１６
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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