(57)【要約】【課題】製造コストの削減を図りつつ、反りの発生を防止することができる半導体素子内蔵配線板及びその製造方法を提供する。【解決手段】半導体素子内蔵配線板１は、ベース基板２０と、ベース基板２０に埋設される半導体素子１０と、ベース基板２０を挟むようにその両側に形成される第１ビルドアップ層３０と第２ビルドアップ層４０とを備える。第１ビルドアップ層３０は、絶縁層３００と、導体パッド３０１と、導体パッド３０１及びベース基板２０の導体層２０１を接続するビア導体３０２とを有する。第２ビルドアップ層４０は、絶縁層４００と、導体パッド４０１と、導体パッド４０１及ベース基板２０の導体層２０５を接続するビア導体４０２とを有する。絶縁層３００及び４００は補強材を含む樹脂材料により形成されている。ベース基板２０のビア導体２０８，２０９はビア導体３０２と異なる方向に拡径され、ビア導体４０２と同じ方向に拡径されている。【選択図】図１
2016201508.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板に埋設される半導体素子と、
前記ベース基板を挟むようにその両側に形成される第１ビルドアップ層と第２ビルドアップ層と、
を備える半導体素子内蔵配線板であって、
前記ベース基板は、一方の主面側に形成される第１導体層と、他方の主面側に形成される第２導体層と、前記第１導体層及び前記第２導体層を電気的に接続する複数の第１ビア導体とを有し、
前記半導体素子は、端子を有するアクティブ面と該アクティブ面の反対側の非アクティブ面とを有し、且つ、前記アクティブ面が前記他方の主面側に向くように前記ベース基板に埋設され、
前記第１ビルドアップ層は、前記半導体素子の前記非アクティブ面側に形成される第１絶縁層と、前記第１絶縁層の前記ベース基板と反対する面側から外部に露出する複数の第１導体パッドと、前記第１絶縁層の内部に形成されるとともに前記第１導体パッド及び前記第１導体層を電気的に接続する複数の第２ビア導体とを有し、
前記第２ビルドアップ層は、前記半導体素子の前記アクティブ面側に形成される第２絶縁層と、前記第２絶縁層の前記ベース基板と反対する面側から外部に露出する複数の第２導体パッドと、前記第２絶縁層の内部に形成されるとともに前記第２導体パッド及び前記第２導体層を電気的に接続する複数の第３ビア導体とを有し、
前記第１絶縁層及び前記第２絶縁層は、補強材を含む樹脂材料により形成され、
前記第１ビア導体は、前記第２ビア導体と異なる方向に拡径され、且つ、前記第３ビア導体と同じ方向に拡径されている。
【請求項２】
請求項１に記載の半導体素子内蔵配線板において、
前記第１絶縁層と前記第２絶縁層は、同じ材料により形成されている。
【請求項３】
請求項１又は２に記載の半導体素子内蔵配線板において、
前記補強材は、少なくともガラスクロス、炭素繊維、ガラス不織布、アラミドクロス、及びアラミド不織布から選ばれる１種類以上である。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体素子内蔵配線板において、
前記第１ビルドアップ層は、前記第１絶縁層と配線層とを交互に積層することにより形成され、
前記第２ビルドアップ層は、前記第２絶縁層と配線層とを交互に積層することにより形成されている。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体素子内蔵配線板において、
前記ベース基板は、
前記第１ビルドアップ層の前記第１絶縁層の上に並設される前記第１導体層とプレーン層と、
前記第１導体層及び前記プレーン層の上に、少なくとも一層ずつ積層される第３絶縁層と第３導体層と、
前記第３絶縁層及び前記第３導体層の上に積層され、その上に導体層が形成されていない第４絶縁層と、
前記第３絶縁層及び前記第４絶縁層を貫通して前記プレーン層の少なく一部を底面とする前記半導体素子を収容するための凹部と、
前記第４絶縁層の上に積層されるとともに、前記凹部に収容される前記半導体素子を埋設する第５絶縁層とを更に有する。
【請求項６】
請求項５に記載の半導体素子内蔵配線板において、
前記第５絶縁層の内部には、前記半導体素子の前記端子と前記第２導体層とを電気的に接続する複数の第４ビア導体が形成され、
前記第４ビア導体は、前記第１ビア導体と同じ方向に拡径されている。
【請求項７】
請求項５又は６に記載の半導体素子内蔵配線板において、
前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層は、無機フィラー３０ｗｔ％以上を含有する樹脂材料により形成されている。
【請求項８】
請求項５〜７のいずれか一項に記載の半導体素子内蔵配線板において、
前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層のうち、前記第４絶縁層は最も薄く形成されている。
【請求項９】
請求項５〜８のいずれか一項に記載の半導体素子内蔵配線板において、
積層方向において、前記第４絶縁層の上表面は、前記凹部に収容される前記半導体素子のアクティブ面よりも低い。
【請求項１０】
請求項５〜９のいずれか一項に記載の半導体素子内蔵配線板において、
前記プレーン層は、銅箔、無電解銅めっき及び電解銅めっきにより形成されている。
【請求項１１】
請求項５〜１０のいずれか一項に記載の半導体素子内蔵配線板において、
前記プレーン層は、グランド層である。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体素子内蔵配線板において、
前記第１ビア導体、前記第２ビア導体及び第３ビア導体のうち、少なくとも一部は直線状に積み重ねられてスタックビア構造をなしている。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体素子内蔵配線板において、
少なくとも前記第２絶縁層の前記ベース基板と反対の面には、前記第２導体パッドの少なくとも一部を外部に露出する開口を有するソルダーレジスト層が形成されている。
【請求項１４】
支持板を用いて、一方の主面側に位置する第１導体層と他方の主面側に位置する第２導体層とを有するベース基板を形成するとともに、その内部に半導体素子を埋設する第１工程と、
前記ベース基板から前記支持板を取り外し、前記ベース基板の前記一方の主面側に少なくとも第１絶縁層と第１導体パッドとを有する第１ビルドアップ層を形成し、同時に、前記ベース基板の前記他方の主面側に少なくとも第２絶縁層と第２導体パッドとを有する第２ビルドアップ層を形成する第２工程と、
を備える半導体素子内蔵配線板の製造方法であって、
前記第１工程は、
前記支持板の上に前記第１導体層とプレーン層とを並設し、前記プレーン層の上に該プレーン層の少なくとも一部を覆う剥離層を形成するステップと、
前記支持板、前記第１導体層、前記プレーン層及び前記剥離層の上に、第３絶縁層と第３導体層とを少なくとも一層ずつ積層し、更にその上に第４絶縁層を積層するステップと、
レーザ加工で前記剥離層の上方の前記第３絶縁層及び前記第４絶縁層を取り除き、更に前記剥離層を除去することで、前記プレーン層の少なくとも一部を底面として露出させるように凹部を形成するステップと、
前記凹部に前記半導体素子を載置し、前記半導体素子及び前記第４絶縁層を覆う第５絶縁層を積層し、前記第５絶縁層の上に前記第２導体層を形成するステップとを有する。
【請求項１５】
請求項１４に記載の半導体素子内蔵配線板の製造方法において、
前記半導体素子は、端子を有するアクティブ面と、該アクティブ面の反対側の非アクティブ面とを有し、
前記半導体素子は、前記アクティブ面が前記他方の主面側に向くように前記凹部に搭載される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子内蔵配線板及びその製造方法に関する。
【背景技術】
【０００２】
従来、このような分野の技術として、例えば下記特許文献に記載されるものがある。特許文献１では、絶縁層に内蔵される半導体素子と、絶縁層の上に形成される導体層と、絶縁層に埋められ、外部電子部品と電気的に接続するための外部端子とを備える配線板が開示されている。また、特許文献２では、絶縁層の上に形成される複数の導体層と、導体層同士の間に配置される半導体素子と、導体層及び半導体素子を電気的に接続するビア導体とを備える配線板が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３８８０５号公報
【特許文献２】特開２０１２−１９１２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上述の半導体素子内蔵配線板は、いずれもコア基板を有しないので、コアレス工法で作製されることが予想される。すなわち、支持板を利用し、その支持板の片側に絶縁層と導体層とを順次に積層し、その後に支持板を除去する工法である。このため、コア基板を用いてその両側にそれぞれ絶縁層及び導体層を同時に積層してなる配線板と比べて、製造工程数が増えるので、製造コストが高くなることが考えられる。また、上述の配線板では、絶縁層と導体層との積層は片側にのみ行われるため、材料の熱膨張係数の違いによる熱応力が発生し、それに起因する反りが生じやすいと推察される。
【０００５】
本発明は、製造コストの削減を図りつつ、反りの発生を防止することができる半導体素子内蔵配線板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決する本発明の半導体素子内蔵配線板は、ベース基板と、前記ベース基板に埋設される半導体素子と、前記ベース基板を挟むようにその両側に形成される第１ビルドアップ層と第２ビルドアップ層と、を備える半導体素子内蔵配線板であって、前記ベース基板は、一方の主面側に形成される第１導体層と、他方の主面側に形成される第２導体層と、前記第１導体層及び前記第２導体層を電気的に接続する複数の第１ビア導体とを有し、前記半導体素子は、端子を有するアクティブ面と該アクティブ面の反対側の非アクティブ面とを有し、且つ、前記アクティブ面が前記他方の主面側に向くように前記ベース基板に埋設され、前記第１ビルドアップ層は、前記半導体素子の前記非アクティブ面側に形成される第１絶縁層と、前記第１絶縁層の前記ベース基板と反対する面側から外部に露出する複数の第１導体パッドと、前記第１絶縁層の内部に形成されるとともに前記第１導体パッド及び前記第１導体層を電気的に接続する複数の第２ビア導体とを有し、前記第２ビルドアップ層は、前記半導体素子の前記アクティブ面側に形成される第２絶縁層と、前記第２絶縁層の前記ベース基板と反対する面側から外部に露出する複数の第２導体パッドと、前記第２絶縁層の内部に形成されるとともに前記第２導体パッド及び前記第２導体層を電気的に接続する複数の第３ビア導体とを有し、前記第１絶縁層及び前記第２絶縁層は、補強材を含む樹脂材料により形成され、前記第１ビア導体は、前記第２ビア導体と異なる方向に拡径され、且つ、前記第３ビア導体と同じ方向に拡径されている。
【発明の効果】
【０００７】
本発明によれば、製造コストの削減を図りつつ、反りの発生を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体素子内蔵配線板を示す断面図である。
【図２】半導体素子内蔵配線板を用いたＰＯＰ構造の半導体パッケージを示す説明図である。
【図３】半導体素子内蔵配線板を用いたＰＯＰ構造の半導体パッケージを示す説明図である。
【図４Ａ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図４Ｂ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図４Ｃ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図４Ｄ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図５Ａ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図５Ｂ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図５Ｃ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図５Ｄ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図６Ａ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図６Ｂ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図６Ｃ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図６Ｄ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図７Ａ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図７Ｂ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図７Ｃ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図８Ａ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図８Ｂ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図８Ｃ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図８Ｄ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図９Ａ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図９Ｂ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図９Ｃ】半導体素子内蔵配線板の製造方法を説明する工程図である。
【図１０Ａ】凹部の他の製造方法を説明する工程図である。
【図１０Ｂ】凹部の他の製造方法を説明する工程図である。
【図１０Ｃ】凹部の他の製造方法を説明する工程図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る半導体素子内蔵配線板の実施形態について説明する。図面の説明において同一の要素には同一符号を付し、重複説明は省略する。
【００１０】
図１に示すように、本実施形態に係る半導体素子内蔵配線板１は、中央位置に配置されるベース基板２０と、ベース基板２０の内部に埋設される半導体素子１０と、ベース基板２０を挟むように下側に配置される第１ビルドアップ層３０と、上側に配置される第２ビルドアップ層４０とを備えている。
【００１１】
ベース基板２０は、いわゆるコア基板を有しないコアレス基板であり、複数の絶縁層及び導体層を積層することにより形成されている。このベース基板２０は、略平板状を呈しており、互いに対向する一方の主面２０ａと、他方の主面２０ｂとを有する。本実施形態における導体層は、電気回路を構成する配線層であり、その配置位置によって導体パッドと配線パターン等を含む場合もあれば、導体パッドのみを含む場合もある。
【００１２】
ベース基板２０の一方の主面２０ａ側には、導体層２０１とプレーン層２０７とが設けられている。導体層２０１とプレーン層２０７とは、後述する第１ビルドアップ層３０の絶縁層３００の上に並設されている。導体層２０１は、特許請求の範囲に記載の「第１導体層」に相当し、例えば電解めっき層によって構成されている。プレーン層２０７は、導体層２０１と同様に、電解めっき層によって構成されている。
【００１３】
図１に示すように、プレーン層２０７の一部と導体層２０１とは、その上に積層された絶縁層２００によって覆われている。絶縁層２００は、特許請求の範囲に記載の「第３絶縁層」に相当し、無機フィラー３０ｗｔ％以上を含有する樹脂材料により形成されている。本実施形態では、絶縁層２００は、３０〜８０ｗｔ％のＳｉＯ２の無機フィラーを含有する樹脂絶縁材料によって形成されている。
【００１４】
絶縁層２００の上には、導体層２０３が形成されている。導体層２０３は、特許請求の範囲に記載の「第３導体層」に相当し、例えば無電解めっき層と電解めっき層によって構成されている。絶縁層２００及び導体層２０３の上には、更に絶縁層２０２が積層されている。絶縁層２０２は、特許請求の範囲に記載の「第４絶縁層」に相当し、無機フィラー３０ｗｔ％以上を含有する樹脂材料により形成されている。絶縁層２０２の上には、導体層が形成されておらず、絶縁層２０４が積層されている。
【００１５】
図１に示すように、ベース基板２０には、絶縁層２００及び絶縁層２０２を貫通し、プレーン層２０７の一部を底面とする凹部２０６が設けられている。凹部２０６はその内部に半導体素子１０を収容できる大きさに形成されている。また、凹部２０６の側壁２０６ａは、半導体素子１０を内部にスムーズに搭載できるように下方から上方に向かって広がるように形成されている。
【００１６】
半導体素子１０は、複数の端子１１が形成されるアクティブ面１０ｂと、該アクティブ面１０ｂの反対側の非アクティブ面１０ａとを有する。半導体素子１０は、そのアクティブ面１０ｂがベース基板２０の他方の主面２０ｂ側に向くように、凹部２０６に収容されている。半導体素子１０の非アクティブ面１０ａには、ダイアタッチフィルム１２が設けられている。
【００１７】
絶縁層２００,２０２の積層方向において、絶縁層２０２の上表面は、凹部２０６に収容された半導体素子１０のアクティブ面１０ｂよりも低くなっている。このようにすれば、例えば搭載装置を用いて半導体素子１０をピックアップし凹部２０６に搭載する際に、搭載装置と絶縁層２０２との干渉を防止することができ、搭載作業をよりスムーズに行える効果を奏する。そして、凹部２０６内に搭載された半導体素子１０は、ダイアタッチフィルム１２を介してプレーン層２０７と仮固定され、更にその周り及び上に形成される絶縁層２０４によって埋設されている。
【００１８】
絶縁層２０４は、特許請求の範囲に記載の「第５絶縁層」に相当し、絶縁層２００,２０２と同様に、無機フィラー３０ｗｔ％以上を含有する樹脂材料により形成されている。絶縁層２０４の上には、更に導体層２０５が形成されている。導体層２０５は、特許請求の範囲に記載の「第２導体層」に相当し、導体層２０３と同様に無電解めっき層と電解めっき層によって構成されている。また、導体層２０５は、半導体素子１０の上方の範囲に配置する部分と、該範囲以外に配置する部分とで分けられている。図１に示すように、これらの２つの部分の一部が互いに連結されている。このようにすれば、構成される配線が信号の伝送だけではなく、例えば電源又はグランド配線としての利用も可能である。
【００１９】
ベース基板２０の絶縁層２００、２０２及び２０４のうち、絶縁層２００は最も下側に位置し、絶縁層２０４は最も上側に位置している。従って、絶縁層２００の下表面はベース基板２０の一方の主面２０ａを構成し、絶縁層２０４の上表面はベース基板２０の他方の主面２０ｂを構成する。また、導体層２０１及びプレーン層２０７の下表面は、一方の主面２０ａと同一平面に位置している。
【００２０】
絶縁層２０２は、絶縁層２００及び２０４と異なり、その上に導体層が形成されていない。この絶縁層２０２は、凹部２０６の形成後に行うプレーン層２０７のデスミア処理時に、デスミア処理による導体層２０３への影響を防止し、導体層２０３を保護する保護層として設けられている。また、ベース基板２０の絶縁層２００、２０２及び２０４のうち、絶縁層２０２は最も薄く形成されている。このようにすることで、ベース基板２０の薄型化を図ることができる。
【００２１】
絶縁層２００の内部には、導体層２０１と導体層２０３とを電気的に接続するビア導体２０８が複数形成されている。絶縁層２０２及び２０４の内部には、導体層２０３と導体層２０５とを電気的に接続するビア導体２０９が複数形成されている。すなわち、ビア導体２０８は１つの絶縁層にわたって形成されており、ビア導体２０９は２つの絶縁層にわたって形成されている。
【００２２】
ビア導体２０８,２０９は、特許請求の範囲に記載の「第１ビア導体」に相当し、それぞれ円錐台形状を呈し、同じ方向に向かって拡径されている。具体的には、ビア導体２０８,２０９の全ては、一方の主面２０ａから他方の主面２０ｂに向かう方向に沿って直径が拡がるように形成されている。そして、ビア導体２０８,２０９の形成によって、一方の主面２０ａ側に形成される導体層２０１及び他方の主面２０ｂ側に形成される導体層２０５の一部が、互いに電気的に接続される。
【００２３】
また、絶縁層２０４の内部には、半導体素子１０の端子１１と導体層２０５とを電気的に接続するビア導体２１０が複数形成されている。ビア導体２１０は、特許請求の範囲に記載の「第４ビア導体」に相当しており、円錐台形状を呈し、導体２０８,２０９と同じ方向に拡径されている。具体的には、ビア導体２１０の全ては、一方の主面２０ａから他方の主面２０ｂに向かう方向に沿って直径が拡がるように形成されている。
【００２４】
第１ビルドアップ層３０は、半導体素子１０の非アクティブ面１０ａ側であって、ベース基板２０の一方の主面２０ａの下方に形成される絶縁層３００と、絶縁層３００に形成される複数の導体パッド３０１とを有する。絶縁層３００は、特許請求の範囲に記載の「第１絶縁層」に相当し、補強材を含む樹脂材料によって形成されている。ここで、補強材は、少なくともガラスクロス、炭素繊維、ガラス不織布、アラミドクロス、及びアラミド不織布から選ばれる１種類以上である。本実施形態では、絶縁層３００はガラスクロス入りのプリプレグ材により形成されている。
【００２５】
導体パッド３０１は、特許請求の範囲に記載の「第１導体パッド」に相当し、例えば無電解めっき層と電解めっき層によって構成されている。導体パッド３０１は、絶縁層３００のベース基板２０と反対の面（すなわち、ベース基板２０の一方の主面２０ａから遠ざかる面）３００ａ上に形成され、該面３００ａ側から外部に露出している。導体パッド３０１は、例えば半導体素子内蔵配線板１をマザーボードに搭載する際に、半田バンプを介してマザーボードの接続パッドと電気的に接続される。
【００２６】
絶縁層３００の内部には、導体パッド３０１とベース基板２０の最も下側に位置する導体層２０１とを電気的に接続するビア導体３０２と、導体パッド３０１とプレーン層２０７とを電気的に接続するビア導体３０３とが、それぞれ複数形成されている。ビア導体３０２は、特許請求の範囲に記載の「第２ビア導体」に相当し、円錐台形状を呈している。ビア導体３０２の全ては、ベース基板２０の他方の主面２０ｂから一方の主面２０ａに向かう方向に沿って拡径されている。すなわち、ビア導体３０２の拡径方向は、ベース基板２０のビア導体２０８，２０９，２１０の拡径方向と異なっている。ビア導体３０３は、円錐台形状を呈し、ビア導体３０２と同じ方向に拡径されている。
【００２７】
第２ビルドアップ層４０は、半導体素子１０のアクティブ面１０ｂ側であって、ベース基板２０の他方の主面２０ｂの上に形成される絶縁層４００と、絶縁層４００の上に形成される複数の導体パッド４０１とを有する。絶縁層４００は、特許請求の範囲に記載の「第２絶縁層」に相当し、絶縁層３００と同様に、補強材を含む樹脂材料によって形成されている。本実施形態では、絶縁層４００はガラスクロス入りのプリプレグ材により形成されている。
【００２８】
導体パッド４０１は、特許請求の範囲に記載の「第２導体パッド」に相当し、例えば無電解めっき層と電解めっき層によって構成されている。導体パッド４０１は、絶縁層４００のベース基板２０と反対の面（すなわち、ベース基板２０の他方の主面２０ｂから遠ざかる面）４００ａ上に形成され、該面４００ａ側から外部に露出している。導体パッド４０１は、例えばチップやプリント配線板等の外部電子部品と実装する際に、半田バンプを介して外部電子部品の接続端子等と電気的に接続される。
【００２９】
絶縁層４００の内部には、導体パッド４０１とベース基板２０の最も上側に位置する導体層２０５とを電気的に接続するビア導体４０２が複数形成されている。ビア導体４０２は、特許請求の範囲に記載の「第３ビア導体」に相当し、円錐台形状を呈している。ビア導体４０２の全ては、ベース基板２０の一方の主面２０ａから他方の主面２０ｂに向かう方向に沿って拡径されている。すなわち、ビア導体４０２の拡径方向は、ベース基板２０のビア導体２０８，２０９，２１０の拡径方向と同じであるが、第１ビルドアップ層３０のビア導体３０２の拡径方向と異なっている。
【００３０】
図１に示すように、複数のベース基板２０のビア導体２０８，２０９、第１ビルドアップ層３０のビア導体３０２、及び第２ビルドアップ層４０のビア導体４０２のうち、一部が積層方向に沿って直線状に積み重ねてスタックビア構造をなしている。これによって、第１ビルドアップ層３０の導体パッド３０１は、ビア導体３０２、２０８、２０９、４０２及び導体層２０１、２０３、２０５を介して第２ビルドアップ層４０の導体パッド４０１と電気的に接続される。また、図示していないが、ベース基板２０のビア導体２０８，２０９、第１ビルドアップ層３０のビア導体３０２、及び第２ビルドアップ層４０のビア導体４０２のうち、一部が積層方向に沿って位置をずらして積み重ねてオフセットビア構造をなしている。
【００３１】
絶縁層４００のベース基板２０と反対の面４００ａには、導体パッド４０１の一部を外部に露出する開口４０３ａを有するソルダーレジスト層４０３が形成されている。このようにすれば、半導体素子内蔵配線板１の表面を保護することができ、実装の際に必要でない部分への半田付着を防止でき、実装の信頼性を高める効果がある。一方、絶縁層３００のベース基板２０と反対の面３００ａには、ソルダーレジスト層が形成されていない。
【００３２】
以上の構成を有する半導体素子内蔵配線板１では、ベース基板２０のビア導体２０８，２０９，２１０は、第１ビルドアップ層３０のビア導体３０２，３０３と異なる方向に拡径され、且つ第２ビルドアップ層４０のビア導体４０２と同じ方向に拡径されるので、コアレス工法を用いてベース基板２０を作製し、その後にベース基板２０をコア基板としてその両側に第１ビルドアップ層３０と第２ビルドアップ層４０を同時に形成することにより、半導体素子内蔵配線板１を作製することができる。従って、コアレス工法のみを用いた場合と比べて製造工程数を削減し、製造コストを低減することができる。
【００３３】
また、絶縁層３００及び絶縁層４００は補強材を含む樹脂材料により形成されているため、それらの間に挟まれたベース基板２０の強度を強化することができる。これによって、材料の熱膨張係数の違いに起因する反りの発生を防止することができる。従って、例えば、ベース基板２０の反り発生の予測状況に基づいて、両側に配置される絶縁層３００と絶縁層４００に用いられる補強材を含む樹脂材料の種類を変えたり、それぞれの厚さを調整したりすることで、半導体素子内蔵配線板１の反り発生を抑制することが可能になる。例えば、ベース基板２０の一方の主面２０ａ側よりも他方の主面２０ｂ側の反りが大きいと予測される場合に、一方の主面２０ａ側に位置する絶縁層３００よりも、他方の主面２０ｂ側に位置する絶縁層４００に強度の大きい材料を用いることで、反りの発生を確実に防止することができる。
【００３４】
更に、複数のベース基板２０のビア導体２０８，２０９、第１ビルドアップ層３０のビア導体３０２、及び第２ビルドアップ層４０のビア導体４０２のうち、一部が積層方向に沿って直線状に積み重ねてスタックビア構造をなしているので、オフセットビアの構造を採用する場合と比べて、半導体素子内蔵配線板１の小型化を容易に実現できるとともに、半導体素子内蔵配線板１の設計自由度の向上が図られる。
【００３５】
また、プレーン層２０７及び導体パッド３０１はビア導体３０３により電気的に接続されるので、ビア導体３０３を介して半導体素子１０から発生した熱を効率良く導体パッド３０１に伝えて外部に放出することができる。その結果、熱応力の発生を抑制することができ、反り発生の防止効果を高めることができる。更に、プレーン層２０７がビア導体３０３を介してグランド層に繋がる場合には、ノイズを低減することができる。
【００３６】
以下、図２及び図３を参照して半導体素子内蔵配線板１を用いたＰＯＰ（パッケージオンパッケージ）構造の半導体パッケージについて説明する。
【００３７】
図２に示す半導体パッケージでは、半導体素子内蔵配線板１の第２ビルドアップ層４０側に、プリント配線板２が実装されている。プリント配線板２の電極又は端子は、半田バンプ５２を介して第２ビルドアップ層４０の導体パッド４０１と電気的に接続されている。プリント配線板２の上には、チップ３が更に実装されている。チップ３の電極又は端子は、半田バンプ５３を介してプリント配線板２の電極又は端子と電気的に接続されている。
【００３８】
図３に示す半導体パッケージでは、半導体素子内蔵配線板１の第２ビルドアップ層４０側に、チップ４及びプリント配線板５がそれぞれ実装されている。チップ４及びプリント配線板５は、上下方向（すなわち、絶縁層２００、２０２の積層方向）に積み重ねるように配置されている。チップ４の端子又は電極は、半田バンプ５４を介して第２ビルドアップ層４０の導体パッド４０１の一部と電気的に接続されている。プリント配線板５はチップ４の上方に配置され、その端子又は電極は半田バンプ５５を介して第２ビルドアップ層４０の導体パッド４０１の一部と電気的に接続されている。
【００３９】
チップ４とプリント配線板５との間には、モールド樹脂層７が形成されている。チップ４は、このモールド樹脂層７の内部に封止されている。また、プリント配線板５の上には、他のチップ６が更に実装されている。チップ６の電極又は端子は、半田バンプ５６を介してプリント配線板５の電極又は端子と電気的に接続されている。
【００４０】
＜半導体素子内蔵配線板の製造方法＞
以下、図４Ａ〜図９Ｃを参照して半導体素子内蔵配線板１の製造方法について説明する。本実施形態に係る半導体素子内蔵配線板１の製造方法は、支持板５０にベース基板２０を形成するとともに、内部に半導体素子１０を埋設する第１工程と、支持板５０を取り外し、ベース基板２０の両側に第１ビルドアップ層３０と第２ビルドアップ層４０を同時に形成する第２工程とを備えている。
【００４１】
＜第１工程＞
まず、支持板５０を用意する（図４Ａ参照）。支持板５０には、銅張積層板が用いられる。この銅張積層板は、プリプレグ材からなる絶縁層５０ａ、絶縁層５０ａの両面に積層される第１銅箔５０ｂ、及び第１銅箔５０ｂの外側に積層される第２銅箔５０ｃにより形成されている。第１銅箔５０ｂの厚さは１５〜２０μｍ、第２銅箔５０ｃの厚さは３〜５μｍである。第１銅箔５０ｂと第２銅箔５０ｃとの間には、剥離層（図示せず）が形成されている。
【００４２】
次に、第２銅箔５０ｃの上に並列する導体層２０１及びプレーン層２０７を形成する（図４Ｂ参照）。具体的には、まず、第２銅箔５０ｃの上に感光性のレジスト層を塗布し、その後に露光処理及び現像処理を施すことにより、所定のレジストパターンを形成する。続いて、レジストパターンが形成されていない第２銅箔５０ｃの上に電解めっきを施すことで、導体層２０１及びプレーン層２０７を形成する。その後、レジストパターンを除去する。
【００４３】
次に、プレーン層２０７の上であって凹部２０６を形成しようとする位置に剥離層５７を形成する（図４Ｃ参照）。剥離層５７の面積はプレーン層２０７の面積よりも小さく、これによって、形成される凹部２０６がプレーン層２０７の上に位置することになる。剥離層５７の厚さは、例えば１〜２０μｍである。なお、剥離層５７には、例えば耐熱マスキング材（例えば（株）アサヒ化学研究所製、商品名：＃５０３Ｂ−ＳＨ）、又は高耐熱マスキング材（例えば（株）アサヒ化学研究所製、商品名：＃８０１Ｂ−Ｒ）等が用いられる。
【００４４】
次に、第２銅箔５０ｃ、導体層２０１、プレーン層２０７及び剥離層５７の上に絶縁層２００を積層する（図４Ｄ参照）。絶縁層２００には、例えば無機フィラー３０ｗｔ％以上を含有する樹脂材料が用いられる。続いて、絶縁層２００の所定位置にレーザ加工でビアホール２１１を形成する（図５Ａ参照）。ビアホール２１１は円錐台形状に形成され、その直径は支持板５０から離れる方向（すなわち、ベース基板２０の一方の主面２０ａから他方の主面２０ｂに向かう方向）に沿って大きくなっている。ビアホール２１１の深さは、導体層２０１の表面に至っている。
【００４５】
続いて、絶縁層２００の上表面ならびにビアホール２１１の内壁面及び底面に粗化処理を施し、その後にスパッタリング法でシード層２０３ａを形成する（図５Ｂ参照）。シード層２０３ａの材料としては、チタン、チタンナイトライド、クロム、銅等が挙げられている。
【００４６】
次に、シード層２０３ａの上に所定のレジストパターン５１を形成する（図５Ｃ参照）。具体的には、シード層２０３ａの上に感光性のレジスト層を塗布し、その後に露光処理及び現像処理を施すことにより、所定のレジストパターン５１を形成する。続いて、レジストパターン５１が形成されていないシード層２０３ａの上に、銅めっき層２０３ｂを形成する（図５Ｄ参照）。銅めっき層２０３ｂは、無電解めっき層、電解めっき層、又は無電解めっき層及び電解めっき層を積層してなる層であっても良い。
【００４７】
次に、シード層２０３ａ上に形成された所定のレジストパターン５１を除去する。続いて、レジストパターン５１の除去により外部に露出するシード層２０３ａの部分をエッチング処理で除去する。そして、絶縁層２００に残されたシード層２０３ａ及び銅めっき層２０３ｂは、導体層２０３を構成する。また、銅めっき層２０３ｂの形成により、ビアホール２１１の内部に銅が充填される。この充填された銅と、ビアホール２１１の内壁面及び底面に形成されたシード層２０３ａとはビア導体２０８を構成する（図６Ａ参照）。ビア導体２０８は、円錐台形状に形成され、その直径が支持板５０から離れる方向に沿って拡がっている。
【００４８】
次に、絶縁層２００及び導体層２０３の上に絶縁層２０２を積層する（図６Ｂ参照）。このとき、後述の半導体素子１０の搭載作業をスムーズに行うことを考慮し、絶縁層２０２の上表面が搭載された状態の半導体素子１０のアクティブ面１０ｂより低くなるように、絶縁層２０２を形成する。なお、絶縁層２０２には、絶縁層２００と同様に無機フィラー３０ｗｔ％以上を含有する樹脂材料が用いられる。また、ベース基板２０の薄型化を図るために、絶縁層２０２の厚さを絶縁層２００及び後述の絶縁層２０４のいずれよりも薄くする。
【００４９】
次に、半導体素子１０を収容するための凹部２０６を形成する。具体的には、凹部形成用切断ライン５８に沿ってレーザ光を照射し（図６Ｃ参照）、剥離層５７の上方の絶縁層２０２及び絶縁層２００を除去し、剥離層５７を露出させる。続いて、剥離層５７を除去し、プレーン層２０７の上表面の一部を底面として露出させる凹部２０６を形成する（図６Ｄ参照）。
【００５０】
次に、プレーン層２０７のうち、凹部２０６の底面とする露出した部分にデスミア処理を施す。これによって、プレーン層２０７の露出した部分の表面に付着した絶縁層２００，２０２の樹脂残渣が除去される。本実施形態では、導体層２０３の上に絶縁層２０２が形成されるので、プレーン層２０７にデスミア処理を施す際に、デスミア処理による導体層２０３への影響を防止することができる。すなわち、絶縁層２０２は、導体層２０３を保護する保護層の役割を果たしている。
【００５１】
次に、事前に用意された半導体素子１０を凹部２０６に搭載する（図７Ａ参照）。例えば、搭載装置を用いて半導体素子１０をピックアップし、非アクティブ面１０ａが下方に向くように、半導体素子１０を凹部２０６の底面に搭載する。上述したように絶縁層２０２の上表面が搭載された状態の半導体素子１０のアクティブ面１０ｂよりも低いため、搭載装置を用いて半導体素子１０を凹部２０６に搭載する際に、搭載装置と絶縁層２０２との干渉を防止することができ、搭載作業をスムーズに行える。
【００５２】
半導体素子１０の非アクティブ面１０ａには、ダイアタッチフィルム１２が設けられている。そして、半導体素子１０の搭載後に、ダイアタッチフィルム１２を加熱で硬化することで、半導体素子１０をプレーン層２０７に仮固定させる（図７Ｂ参照）。次に、絶縁層２０２及び半導体素子１０の上に絶縁層２０４を積層する（図７Ｃ参照）。これによって、半導体素子１０は絶縁層２０４に封止される。絶縁層２０４には、絶縁層２００，２０２と同様に、無機フィラー３０ｗｔ％以上を含有する樹脂材料が用いられる。
【００５３】
続いて、レーザ加工で、導体層２０３を覆う絶縁層２０２及び絶縁層２０４の所定位置にビアホール２０４ａと、半導体素子１０を覆う絶縁層２０４の所定位置にビアホール２０４ｂとをそれぞれ形成する（図８Ａ参照）。ビアホール２０４ａは、絶縁層２０４及び絶縁層２０２を貫通し、その深さが導体層２０３の表面に至るまで形成されている。ビアホール２０４ｂは、その深さが半導体素子１０の端子１１の表面に至るまで形成されている。
【００５４】
次に、上述の方法で絶縁層２０４の上に導体層２０５、ビアホール２０４ａの内部にビア導体２０９、ビアホール２０４ｂの内部にビア導体２１０をそれぞれ形成する（図８Ｂ参照）。なお、ビア導体２０９，２１０は、円錐台形状に形成され、その直径が支持板５０から離れる方向に沿って拡がっている。これによって、ベース基板２０は形成される。
【００５５】
＜第２工程＞
次に、支持板５０を取り外す。例えば、支持板５０に加熱することで、第１銅箔５０ｂと第２銅箔５０ｃとの間の剥離層を軟化させ、第２銅箔５０ｃと第１銅箔５０ｂとを剥離させる。このとき、第２銅箔５０ｃはベース基板２０の絶縁層２００側に残留されている（図８Ｃ参照）。続いて、残留した第２銅箔５０ｃをエッチング処理で除去することで、支持板５０を完全に取り外す（図８Ｄ参照）。これによって、絶縁層２００はベース基板２０の最も下側に位置し、絶縁層２０４は最も上側に位置することになる。そして、絶縁層２００の下表面はベース基板２０の一方の主面２０ａ、絶縁層２０４の上表面はベース基板２０の他方の主面２０ｂをそれぞれ構成する。
【００５６】
次に、ベース基板２０の両側に第１ビルドアップ層３０と第２ビルドアップ層４０とを形成する。具体的には、ベース基板２０の一方の主面２０ａに絶縁層２００、導体層２０１及びプレーン層２０７を覆う絶縁層３００と、他方の主面２０ｂに絶縁層２０４及び導体層２０５を覆う絶縁層４００とを同時に形成する。絶縁層３００，４００には、ガラスクロス入りのプリプレグ材が用いられる。
【００５７】
続いて、絶縁層３００、絶縁層４００の所定位置にレーザ加工でビアホール３０４，４０４をそれぞれ複数形成する（図９Ａ参照）。絶縁層３００に形成されるビアホール３０４は、円錐台形状に形成され、その直径がベース基板２０の他方の主面２０ｂから一方の主面２０ａに向かう方向に沿って大きくなっている。一方、絶縁層４００に形成されるビアホール４０４は、円錐台状に形成され、その直径がベース基板２０の一方の主面２０ａから他方の主面２０ｂに向かう方向に沿って大きくなっている。
【００５８】
次に、上述の方法で、第１ビルドアップ層３０の導体パッド３０１及びビア導体３０２，３０３と、第２ビルドアップ層４０の導体パッド４０１及びビア導体４０２とを同時に形成する（図９Ｂ参照）。導体パッド３０１及び導体パッド４０１は、例えばシード層と電解銅めっき層により構成されている。ビア導体３０２及び導体３０３は、ビアホール３０４の内部に形成され、ベース基板２０の他方の主面２０ｂから一方の主面２０ａに向かう方向に拡径されている。ビア導体３０２は、導体パッド３０１とベース基板２０の導体層２０１とを電気的に接続する。一方、ビア導体３０３は、導体パッド３０１とベース基板２０のプレーン層２０７とを電気的に接続する。
【００５９】
ビア導体４０２は、ビアホール４０４の内部に形成され、ベース基板２０の一方の主面２０ａから他方の主面２０ｂに向かう方向に拡径されている。このビア導体４０２は、導体パッド４０１とベース基板２０の導体層２０５とを電気的に接続する。続いて、絶縁層４００及び導体パッド４０１の上にソルダーレジスト層４０３を形成し、その後にソルダーレジスト層４０３にリソグラフィ処理等を行い、導体パッド４０１の一部を外部に露出させる開口４０３ａを形成する（図９Ｃ参照）。これによって、半導体素子内蔵配線板１が完成する。
【００６０】
上述した製造方法によれば、先にコアレス工法でベース基板２０を作製し、その後、ベース基板２０をコア基板としてその両側に第１ビルドアップ層３０と第２ビルドアップ層４０を同時に形成することで、半導体素子内蔵配線板１を作製することが可能になる。このようにコアレス工法及びコア有りの工法を併用することで、コアレス工法のみを用いて半導体素子内蔵配線板を作製する場合と比べて、製造工程数を削減することができ、製造コストを低減することができる。
【００６１】
＜半導体素子内蔵配線板の製造方法の変形例＞
以下、図１０Ａ〜図１０Ｃを参照して半導体素子内蔵配線板１の製造方法の変形例を説明する。本変形例は、凹部の形成方法において上述した内容と異なるが、その他は上述した内容と同様である。
【００６２】
まず、上述した図４Ａ〜図４Ｂの内容に沿って、支持板５０の第２銅箔５０ｃの上に並列する導体層２０１及びプレーン層２０７を形成する。次に、プレーン層２０７の上に剥離層５７を形成せずに、第２銅箔５０ｃ、導体層２０１及びプレーン層２０７の上に絶縁層２００を積層する（図１０Ａ参照）。続いて、上述の方法で絶縁層２００の上に導体層２０３と、絶縁層２００の内部にビア導体２０８とをそれぞれ形成する。その後、絶縁層２００及び導体層２０３の上に絶縁層２０２を積層する（図１０Ｂ参照）。
【００６３】
次に、絶縁層２０２の所定位置にレーザ加工で、絶縁層２０２及びその下に位置する絶縁層２００を貫通して、プレーン層２０７の上表面の一部を底面として露出させる凹部２０６を形成する（図１０Ｃ参照）。形成される凹部２０６の底面積はプレーン層２０７の面積よりも小さく、凹部２０６の底面全体はプレーン層２０７のみで形成される。このようにして、図６Ｄと同じものを得ることができる。次に、凹部２０６の底面とする露出したプレーン層２０７にデスミア処理を施した後、上述した図７Ａ〜図９Ｃの内容に沿って半導体素子内蔵配線板１を作製する。
【００６４】
以上、本発明の実施形態について詳述したが、本発明は、上述の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。例えば、上述の実施形態では、絶縁層と導体層（導体パッド）とを１層ずつ積層してなる第１ビルドアップ層３０及び第２ビルドアップ層４０について説明したが、これらのビルドアップ層を複数の絶縁層と配線層とを交互に積層してなる構造としても良い。
【００６５】
また、絶縁層３００及び絶縁層４００には同じ材料を用いたが、異なる材料を用いても良い。また、ノイズ低減を図るために、プレーン層をグランド層としても良い。更に、必要に応じて、プレーン層を銅箔、無電解銅めっき及び電解銅めっきにより形成しても良い。また、半導体素子内蔵配線板の第１ビルドアップ層側にもソルダーレジスト層を形成しても良い。
【符号の説明】
【００６６】
１    半導体素子内蔵配線板
１０    半導体素子
１０ａ    非アクティブ面
１０ｂ    アクティブ面
１１    端子
１２    ダイアタッチフィルム
２０    ベース基板
２０ａ    一方の主面
２０ｂ    他方の主面
３０    第１ビルドアップ層
４０    第２ビルドアップ層
５０    支持板
２００    絶縁層（第３絶縁層）
２０１    導体層（第１導体層）
２０２    絶縁層（第４絶縁層）
２０３    導体層（第３導体層）
２０４    絶縁層（第５絶縁層）
２０５    導体層（第２導体層）
２０６    凹部
２０７    プレーン層
２０８，２０９    ビア導体（第１ビア導体）
２１０    ビア導体（第４ビア導体）
３００    絶縁層（第１絶縁層）
３０１    導体パッド（第１導体パッド）
３０２    ビア導体（第２ビア導体）
３０３    ビア導体
４００    絶縁層（第２絶縁層）
４０１    導体パッド（第２導体パッド）
４０２    ビア導体（第３ビア導体）
４０３    ソルダーレジスト層
４０３ａ    開口
【図１】
2016201508.tif 000003
【図２】
2016201508.tif 000004
【図３】
2016201508.tif 000005
【図４Ａ】
2016201508.tif 000006
【図４Ｂ】
2016201508.tif 000007
【図４Ｃ】
2016201508.tif 000008
【図４Ｄ】
2016201508.tif 000009
【図５Ａ】
2016201508.tif 000010
【図５Ｂ】
2016201508.tif 000011
【図５Ｃ】
2016201508.tif 000012
【図５Ｄ】
2016201508.tif 000013
【図６Ａ】
2016201508.tif 000014
【図６Ｂ】
2016201508.tif 000015
【図６Ｃ】
2016201508.tif 000016
【図６Ｄ】
2016201508.tif 000017
【図７Ａ】
2016201508.tif 000018
【図７Ｂ】
2016201508.tif 000019
【図７Ｃ】
2016201508.tif 000020
【図８Ａ】
2016201508.tif 000021
【図８Ｂ】
2016201508.tif 000022
【図８Ｃ】
2016201508.tif 000023
【図８Ｄ】
2016201508.tif 000024
【図９Ａ】
2016201508.tif 000025
【図９Ｂ】
2016201508.tif 000026
【図９Ｃ】
2016201508.tif 000027
【図１０Ａ】
2016201508.tif 000028
【図１０Ｂ】
2016201508.tif 000029
【図１０Ｃ】
2016201508.tif 000030