(57)【要約】【課題】高信頼性で書き込み動作をする不揮発性記憶装置を提供することである。【解決手段】実施形態の不揮発性記憶装置は、第１方向に延在し、第２方向に配列され、幅が第１の幅を有する第１群と、幅が第２の幅を有し第１群の両側に配置された第２群とを有する複数のワード線と、複数のワード線の上側もしくは下側に設けられ、第２方向に延在し、第１方向に配列され、幅が第３の幅を有する第３群と、幅が第４の幅を有し前記第３群の両側に配置された第４群とを有する複数のビット線と、複数のワード線のそれぞれと、複数のビット線のそれぞれと、が交差する位置に設けられた複数の記憶素子と、複数のワード線および複数のビット線のうち、選択する記憶素子に接続された選択ワード線および選択ビット線以外の複数の非選択ワード線および複数の非選択ビット線のうちの少なくとも一方に対して、その線幅に応じて印加する電位を制御する制御回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延在し、前記第１方向に交差する第２方向に配列され、前記第２方向における幅が第１の幅を有する第１群と、前記第２方向における幅が前記第１の幅よりも広い第２の幅を有し前記第１群の両側に配置された第２群とを有する複数のワード線と、
前記複数のワード線の上側もしくは下側に設けられ、前記第２方向に延在し、前記第１方向に配列され、前記第１方向における幅が第３の幅を有する第３群と、前記第１方向における幅が前記第３の幅よりも広い第４の幅を有し前記第３群の両側に配置された第４群とを有する複数のビット線と、
前記複数のワード線のそれぞれと、前記複数のビット線のそれぞれと、が交差する位置に設けられた複数の記憶素子と、
前記複数のワード線および前記複数のビット線のうち、選択する記憶素子に接続された選択ワード線および選択ビット線以外の複数の非選択ワード線および複数の非選択ビット線のうちの少なくとも一方に対して、その線幅に応じて印加する電位を制御する制御回路と、
を備えた不揮発性記憶装置。
【請求項２】
前記記憶素子は、
金属イオン源層と、
前記金属イオン源層に接し、前記金属イオン源層から放出される金属イオンが、その内部に拡散することが可能な抵抗変化層と、
を有する請求項１に記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、
選択する前記記憶素子に繋がれていない前記複数のワード線、および前記選択する前記記憶素子に繋がれていない前記複数のビット線に対しては、前記ワード線の前記幅に応じて前記第１群に印加する電位と前記第２群に印加する電位とを変え、前記ビット線の前記幅に応じて前記第３群に印加する電位と前記第４群に印加する電位とを変える請求項１または２に記載の不揮発性記憶装置。
【請求項４】
選択する前記記憶素子に繋がれていない前記複数のワード線、および前記選択する前記記憶素子に繋がれていない前記複数のビット線において、
前記第１群と前記第３群との間に印加される電圧の最大値よりも、前記第１群と前記第４群との間および前記第２群と前記第３群との間に印加される電圧の最大値のほうが低い請求項３に記載の不揮発性記憶装置。
【請求項５】
選択する前記記憶素子に繋がれていない前記複数のワード線、および前記選択する前記記憶素子に繋がれていない前記複数のビット線において、
前記第１群と前記第４群との間および前記第２群と前記第３群との間に印加される電圧の最大値よりも前記第２群と前記第４群との間に印加される電圧の最大値のほうが低い請求項３に記載の不揮発性記憶装置。
【請求項６】
前記制御回路は、セット動作をする際に、
前記第１群と前記第３群との間に位置する複数の記憶素子のうちから選択された第１記憶素子に印加する第１電圧と、
前記第２群と前記第３群の間に位置する複数の記憶素子のうちから選択された第２記憶素子、または前記第１群と前記第４群との間に位置する複数の記憶素子のうちから選択された第３記憶素子に印加する第２電圧と、
前記第２群と前記第４群との間に位置する複数の記憶素子のうちから選択された第４記憶素子に印加する第３電圧と、の関係において、
前記第１電圧を前記第２電圧よりも高く、前記第２電圧を前記第３電圧よりも高く制御する請求項３に記載の不揮発性記憶装置。
【請求項７】
前記制御回路は、前記選択された前記第１記憶素子をリセット状態からセット状態にする際に、
前記選択された前記第１記憶素子に繋がれた前記ワード線には第１電位を印加し、前記選択された前記第１記憶素子に繋がれた前記ビット線には、前記選択された前記第１記憶素子が前記リセット状態から前記セット状態に移行する第２電位を印加し、
前記選択された前記第１記憶素子に繋がっていない前記第１群の前記ワード線には、前記第１電位よりも大きく前記第２電位よりも小さい第３電位を印加し、
前記選択された前記第１記憶素子に繋がっていない前記第３群の前記ビット線には、前記第３電位を印加し、
前記第４群の前記ビット線には、前記第３電位に、係数α（０．５＜α＜１．０）を掛けた電位を印加し、
前記第２群の前記ワード線には、前記第３電位に係数β（１．０＜β＜１．５）を掛けた電位を印加する請求項６に記載の不揮発性記憶装置。
【請求項８】
前記制御回路は、
前記第１記憶素子に前記第１電圧を複数回印加することに伴い、前記第２記憶素子の抵抗もしくは前記第３記憶素子の抵抗が閾値抵抗より低くなったときに、
前記第２記憶素子の前記抵抗もしくは前記第３記憶素子の前記抵抗をリセット状態に戻すリセット電圧を、前記第２記憶素子もしくは前記第３記憶素子に印加することが可能な請求項６に記載の不揮発性記憶装置。
【請求項９】
前記制御回路は、
前記第１記憶素子に前記第１電圧を印加する回数が閾値回数になったときに、
前記第２記憶素子の抵抗もしくは前記第３記憶素子の抵抗をリセット状態に戻すリセット電圧を、前記第２記憶素子もしくは前記第３記憶素子に印加することが可能な請求項６に記載の不揮発性記憶装置。
【請求項１０】
前記制御回路は、
前記第１記憶素子に前記第１電圧を印加する回数が閾値回数になったときに、
前記第１記憶素子の抵抗、前記第２記憶素子の抵抗、前記第３記憶素子の抵抗、および前記第４記憶素子の抵抗をリセット状態に戻すリセット電圧を、前記第１記憶素子、前記第２記憶素子、前記第３記憶素子、および前記第４記憶素子に印加することが可能な請求項６に記載の不揮発性記憶装置。
【請求項１１】
前記制御回路は、
前記第１記憶素子の抵抗、前記第２記憶素子の抵抗、前記第３記憶素子の抵抗、および前記第４記憶素子の抵抗をリセット状態に戻すリセット動作の頻度を、前記第１乃至前記第４記憶素子のそれぞれに繋がれた前記ワード線の幅と前記ビット線の幅の組み合わせに応じて変えることが可能な請求項６に記載の不揮発性記憶装置。
【請求項１２】
前記制御回路は、
前記第２記憶素子、前記第３記憶素子、および前記第４記憶素子のいずれかの抵抗を定期的にリセット状態に戻すリセット電圧を前記第２記憶素子、前記第３記憶素子、および前記第４記憶素子のいずれかに印加することが可能な請求項３〜１１のいずれか１つに記載の不揮発性記憶装置。
【請求項１３】
前記２方向において、前記第１群に属すワード線のピッチよりも、前記第２群に属すワード線のピッチのほうが大きい請求項１〜１２のいずれか１つに記載の不揮発性記憶装置。
【請求項１４】
前記１方向において、前記第３群に属すビット線のピッチよりも、前記第４群に属すビット線のピッチのほうが大きい請求項１〜１３のいずれか１つに記載の不揮発性記憶装置。
【請求項１５】
第１方向に延在し、前記第１方向に交差する第２方向に配列され、前記第２方向における幅が第１の幅を有する第１群と、前記第２方向における幅が前記第１の幅よりも広い第２の幅を有し、前記第１群の両側に配置された第２群と、を有する複数のワード線と、
前記複数のワード線の上側もしくは下側に設けられ、前記第２方向に延在し、前記第１方向に配列され、前記第１方向における幅が第３の幅を有する第３群と、前記第１方向における幅が前記第３の幅よりも広い第４の幅を有し、前記第３群の両側に配置された第４群と、を有する複数のビット線と、
前記複数のワード線のそれぞれと、前記複数のビット線のそれぞれと、が交差する位置に設けられた複数の記憶素子と、
を備えた不揮発性記憶装置の制御方法であり、
前記複数のワード線および前記複数のビット線のうち、選択する記憶素子に接続された選択ワード線および選択ビット線以外の複数の非選択ワード線および複数の非選択ビット線のうちの少なくとも一方に対して、その線幅に応じて印加する電位を制御する不揮発性記憶装置の制御方法。
【請求項１６】
選択する前記記憶素子に繋がれていない前記複数のワード線、および前記選択する前記記憶素子に繋がれていない前記複数のビット線において、
前記第１群と前記第３群との間に印加される電圧の最大値よりも、前記第１群と前記第４群との間および前記第２群と前記第３群との間に印加される電圧の最大値のほうが低くなるように制御する請求項１５に記載の不揮発性記憶装置の制御方法。
【請求項１７】
選択する前記記憶素子に繋がれていない前記複数のワード線、および前記選択する前記記憶素子に繋がれていない前記複数のビット線において、
前記第１群と前記第４群との間および前記第２群と前記第３群との間に印加される電圧の最大値よりも前記第２群と前記第４群との間に印加される電圧の最大値のほうが低くなるように制御する請求項１５または１６に記載の不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
三次元型の不揮発性記憶装置では、複数のワード線のそれぞれと複数のビット線のそれぞれとが交差するように配置され、それらが交差する位置に記憶素子が設けられている場合がある。
【０００３】
しかし、同じ線幅且つ同じピッチの複数のワード線をリソグラフィ技術、およびエッチング技術で形成しようとすると、配列された複数のワード線群の端部では周期性が損失し、その端部においてワード線の線幅やピッチにばらつきが生じる場合がある。
【０００４】
このばらつきによって、ワード線の線幅が目標値よりも太くなったり、ピッチが狭くなったりした場合には、隣り合うワード線同士が短絡する可能性がある。あるいは、ワード線自体の線幅が目標値よりも細くなった場合は、ワード線が断線する可能性がある。この現象は、複数のビット線群についても起こり得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４９８７９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、高い信頼性で書き込み動作をする不揮発性記憶装置およびその制御方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性記憶装置は、第１方向に延在し、前記第１方向に交差する第２方向に配列され、前記第２方向における幅が第１の幅を有する第１群と、前記第２方向における幅が前記第１の幅よりも広い第２の幅を有し前記第１群の両側に配置された第２群とを有する複数のワード線と、前記複数のワード線の上側もしくは下側に設けられ、前記第２方向に延在し、前記第１方向に配列され、前記第１方向における幅が第３の幅を有する第３群と、前記第１方向における幅が前記第３の幅よりも広い第４の幅を有し前記第３群の両側に配置された第４群とを有する複数のビット線と、前記複数のワード線のそれぞれと、前記複数のビット線のそれぞれと、が交差する位置に設けられた複数の記憶素子と、前記複数のワード線および前記複数のビット線のうち、選択する記憶素子に接続された選択ワード線および選択ビット線以外の複数の非選択ワード線および複数の非選択ビット線のうちの少なくとも一方に対して、その線幅に応じて印加する電位を制御する制御回路と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る不揮発性記憶装置の記憶セルアレイを表す模式的平面図である。
【図２】図２（ａ）〜図２（ｃ）は、実施形態に係る不揮発性記憶装置の記憶素子を表す模式的断面図である。
【図３】図３は、実施形態に係る記憶セルアレイを含む不揮発性記憶装置のブロック図である。
【図４】図４は、実施形態に係る不揮発性記憶装置における参考例の制御方法を説明する模式的平面図である。
【図５】図５は、記憶素子内を流れる電流と記憶素子に印加される電圧とのＩ−Ｖ曲線を説明する図である。
【図６】図６は、実施形態に係る不揮発性記憶装置の制御方法を説明する模式的平面図である。
【図７】図７は、実施形態に係る不揮発性記憶装置の別の制御方法を説明する模式的平面図である。
【図８】図８は、実施形態に係る不揮発性記憶装置のさらに別の制御方法を説明する模式的平面図である。
【図９】図９は、実施形態に係る不揮発性記憶装置のさらに別の制御方法を説明する模式的平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
図１は、実施形態に係る不揮発性記憶装置の記憶セルアレイを表す模式的平面図である。
【００１１】
不揮発性記憶装置１は、抵抗変化型のメモリであり、記憶セルアレイ１ＭＡにおいて、複数のワード線１０と、複数のビット線２０と、抵抗が変化する記憶素子と、を備える。記憶素子は、複数のワード線１０のそれぞれと、複数のビット線２０のそれぞれと、が交差する位置に設けられている（後述）。
【００１２】
不揮発性記憶装置１において、複数のワード線１０は、Ｘ方向（第１方向）に延在し、Ｘ方向に交差するＹ方向（第２方向）に配列されている。複数のビット線２０は、複数のワード線１０の上側に設けられ、Ｙ方向に延在し、Ｘ方向に配列されている。
【００１３】
不揮発性記憶装置１において、複数のビット線２０は、複数のワード線１０の下側に設けられてもよい。あるいは、Ｘ方向とＹ方向とに交差するＺ方向に、複数のワード線１０の群と、複数のビット線２０の群が交互に配列されてもよい。
【００１４】
Ｚ方向から不揮発性記憶装置１を見た場合、複数のワード線１０は、第１群Ｇ１と、第１群Ｇ１の両側に配置された第２群Ｇ２と、を有する。換言すれば、第１群Ｇ１は、複数のワード線１０の中央部の群であり、第２群Ｇ２は、端部の群である。
【００１５】
第１群Ｇ１に属すワード線１０ｎでは、Ｙ方向における幅（線幅）が幅Ｗ１（第１の幅）になっている。第２群Ｇ２に属すワード線１０ｗでは、Ｙ方向における幅が幅Ｗ２（第２の幅）になっている。幅Ｗ２は、幅Ｗ１よりも広い。また、Ｙ方向において、第１群Ｇ１に属すワード線１０のピッチＰ１よりも、第２群Ｇ２に属すワード線のピッチＰ２のほうが大きくなっている。
【００１６】
また、Ｚ方向から不揮発性記憶装置１を見た場合、複数のビット線２０は、第３群Ｇ３と、第３群Ｇ３の両側に配置された第４群Ｇ４と、を有する。換言すれば、第３群Ｇ３は、複数のビット線２０の中央部の群であり、第４群Ｇ４は、端部の群である。
【００１７】
第３群Ｇ３に属すビット線２０ｎでは、Ｘ方向における幅が幅Ｗ３（第３の幅）になっている。第４群Ｇ４に属すビット線２０ｗでは、Ｘ方向における幅が幅Ｗ４（第４の幅）になっている。幅Ｗ４は、幅Ｗ３よりも広い。また、Ｘ方向において、第３群Ｇ３に属すビット線２０のピッチＰ３よりも、第４群Ｇ４に属すビット線２０のピッチＰ４のほうが大きくなっている。
【００１８】
不揮発性記憶装置１の記憶素子について説明する。
【００１９】
図２（ａ）〜図２（ｃ）は、実施形態に係る不揮発性記憶装置の記憶素子を表す模式的断面図である。
【００２０】
図２（ａ）〜図２（ｃ）には、一例として、図１のＡ−Ａ’線断面が表されている。
【００２１】
図２（ａ）に表す記憶素子３０は、書き込み前の状態が表されている。記憶素子３０は、ワード線１０とビット線２０とが交差する位置に設けられている。記憶素子３０は、ワード線１０とビット線２０との間において、金属イオン源層３１と、抵抗変化層３２と、を有する。例えば、金属イオン源層３１は、ビット線２０側、抵抗変化層３２は、ワード線１０側に配置されている。金属イオン源層３１は、Ａｇ、Ｃｕ、Ｎｉ等を用いることが可能であるが、以下の説明では一例として、Ａｇを含んでいる。抵抗変化層３２は、例えば、シリコン（Ｓｉ）を含む。例えば、抵抗変化層３２は、シリコン酸化物層、ポリシリコン層、または、シリコン酸化物層とポリシリコン層との積層体層等である。尚、抵抗変化層はシリコンを含む層に限られるものではない。ＧＳＴやＨｆＯｘ、ＡｌＯｘなども使用可能である。抵抗変化層３２は、金属イオン源層３１に接し、金属イオン源層３１から放出される金属イオンが内部に拡散される。
【００２２】
次に、図２（ｂ）に表すように、ワード線１０とビット線２０との間に所定の電圧を印加する。ここでは、ワード線１０に対してビット線２０に高い電位が印加される。これにより、金属イオン源層３１から金属イオン（例えば、Ａｇイオン）３１ａが抵抗変化層３２の側に放出され、金属イオン３１ａを含むフィラメント３１ｆが形成される。
【００２３】
電圧を印加し続けることにより、フィラメント３１ｆの下端がワード線１０に接触すると、記憶素子３０の抵抗が高抵抗状態「０」から低抵抗状態「１」に移行し、記憶素子３０にデータの書き込みが行われたことになる。この動作をセット動作と呼ぶ。また、セット動作を行うときの電圧をセット電圧と呼ぶ。また、セット動作後の記憶素子３０の状態をセット状態と呼称する場合がある。
【００２４】
次に、図２（ｃ）では、ワード線１０に対してビット線２０に低い電位が印加される（逆バイアス状態）。これにより、抵抗変化層３２から金属イオン（例えば、Ａｇイオン）３１ａが金属イオン源層３１の側に戻り、フィラメント３１ｆの下端がワード線１０から離れる。つまり、フィラメント３１ｆとワード線１０とが非接触になる。これにより、記憶素子３０の抵抗が低抵抗状態「１」から高抵抗状態「０」に移行し、記憶素子３０に書き込まれたデータが消去されたことになる。この動作をリセット動作と呼ぶ。リセット動作を行うときの電圧をリセット電圧と呼ぶ。また、リセット動作後の記憶素子３０の状態をリセット状態と呼称する場合がある。
【００２５】
実施形態に係る不揮発性記憶装置１では、複数のワード線１０において、その端部（第２群Ｇ２）が中央部（第１群Ｇ１）に比べて、予め線幅が広く、且つピッチが長く設計されている。従って、上述した端部での周期性損失による線幅やピッチの加工ばらつきが起き難くなっている。
【００２６】
従って、複数のワード線１０のそれぞれの線幅が目標値よりも太くなったり、ピッチが狭くなったりすることが抑制される。これにより、隣り合うワード線１０同士が短絡したり、ワード線１０が断線し難くなる。同様の効果は、複数のビット線２０についても生じている。
【００２７】
さらに、実施形態に係る不揮発性記憶装置１を以下に説明する。
【００２８】
図３は、実施形態に係る記憶セルアレイを含む不揮発性記憶装置のブロック図である。
【００２９】
不揮発性記憶装置１は、記憶セルアレイ１ＭＡのほか、複数のワード線１０のそれぞれと複数のビット線２０のそれぞれとに電位を供給したり、それぞれの記憶素子３０の抵抗を検知したりすることができる制御回路１Ｃを備える。さらに、不揮発性記憶装置１は、記憶素子３０の書き込み回数をカウントとするリードカウンタ１ＲＣ、キャッシュメモリ１ＣＭ等を備える。
【００３０】
次に、不揮発性記憶装置１の制御方法（動作方法）について説明する。
【００３１】
まず、実施形態に係る不揮発性記憶装置１における参考例の制御方法について説明する。
【００３２】
図４は、実施形態に係る不揮発性記憶装置における参考例の制御方法を説明する模式的平面図である。
【００３３】
図４には、一例として、第１群Ｇ１に属すワード線１０ｎとして、２本のワード線１０ｎ−１、１０ｎ−２が表され、第２群Ｇ２に属すワード線１０ｗとして、２本のワード線１０ｗ−１、１０ｗ−２が表されている。
【００３４】
さらに、一例として、第３群Ｇ３に属すビット線２０ｎとして、２本のビット線２０ｎ−１、２０ｎ−２が表され、第４群Ｇ４に属すビット線２０ｗとして、２本のビット線２０ｗ−１、２０ｗ−２が表されている。
【００３５】
ここで、第１群Ｇ１に属すワード線１０ｎ（細）と第３群Ｇ３に属すビット線２０ｎ（細）との間に位置する記憶素子３０を第１記憶素子３０１、第２群Ｇ２に属すワード線１０ｗ（太）と第３群Ｇ３に属すビット線２０ｎ（細）との間に位置する記憶素子３０を第２記憶素子３０２、第１群Ｇ１に属すワード線１０ｎ（細）と第４群Ｇ４に属すビット線２０ｗ（太）との間に位置する記憶素子３０を第３記憶素子３０３、および第２群Ｇ２に属すワード線１０ｗ（太）と第４群Ｇ４に属すビット線２０ｗ（太）との間に位置する記憶素子３０を第４記憶素子３０４とする。
【００３６】
例えば、ワード線１０ｎ−１とビット線２０ｎ−２との間に設けられた第１記憶素子３０１（矢印Ａ）にデータの書き込みを行うときには、制御回路１Ｃは、ワード線１０ｎ−１に、０Ｖが印加されるように制御し、ビット線２０ｎ−２に、Ｖｓｅｔ（Ｖ）が印加されるように制御する。ここで、Ｖｓｅｔ（Ｖ）とは、セット動作が可能な電圧を意味している。そして、制御回路１Ｃは、ワード線１０ｎ−１およびビット線２０ｎ−２以外のワード線１０とビット線２０とには、Ｖｓｅｔ（Ｖ）の半分の（１／２）Ｖｓｅｔ（Ｖ）を印加されるように制御する。
【００３７】
なお、図４では、ビート線とワード線が交差する位置に、それぞれの記憶素子に印加される電圧が数値で表されている。ここで、この数値からは「Ｖｓｅｔ」が略されている。つまり、「１」がＶｓｅｔであり、「１／２」は、（１／２）Ｖｓｅｔを意味している。
【００３８】
これにより、例えば、符号３０１で示す、ワード線１０ｎ−１とビット線２０ｎ−２との間に設けられた第１記憶素子３０１には、選択的にセット電圧Ｖｓｅｔ（Ｖ）が印加されてデータの書き込みが行われる。
【００３９】
なお、矢印Ａで示された第１記憶素子３０１以外の記憶素子３０は、ワード線１０とビット線２０との間には、セット状態に移行しない程度の（１／２）Ｖｓｅｔ（Ｖ）が印加されている。
【００４０】
このように、制御回路１Ｃによって記憶セルアレイ１ＭＡ中の特定の記憶素子３０のみに書き込みが行われる。
【００４１】
但し、制御回路１Ｃによって、ワード線１０ｎ−１に０Ｖ、ビット線２０ｎ−２にＶｓｅｔ（Ｖ）が印加され、ワード線１０ｎ−１およびビット線２０ｎ−２以外のワード線１０とビット線２０に（１／２）Ｖｓｅｔ（Ｖ）が印加されているときは、ワード線１０ｎ−１とビット線２０ｗ−１との間、およびワード線１０ｎ−１とビット線２０ｗ−２との間に設けられた第３記憶素子３０３に、（１／２）Ｖｓｅｔ（Ｖ）が印加されることになる。
【００４２】
ここで、ビット線２０ｗの幅Ｗ４は、ビット線２０ｎの幅Ｗ３よりも広くなっている。従って、ワード線１０ｎ−１とビット線２０ｗ−１との間、およびワード線１０ｎ−１とビット線２０ｗ−２との間にセット電圧よりも低い（１／２）Ｖｓｅｔ（Ｖ）が印加されたとしても、ビット線の線幅が広くなっている分、第１記憶素子３０１に書き込みがなされるときの電流値に近い電流がワード線１０ｎ−１とビット線２０ｗ−１との間、およびワード線１０ｎ−１とビット線２０ｗ−２との間に設けられた第３記憶素子３０３内に流れる場合がある。
【００４３】
この現象を、図５を用いて説明する。  
図５は、記憶素子内を流れる電流と記憶素子に印加される電圧とのＩ−Ｖ曲線を表す図である。
【００４４】
ラインＡの曲線は、上述した書き込みを行った第１記憶素子３０１のＩ−Ｖ曲線である。ワード線１０ｎ−１とビット線２０ｎ−２との間に、Ｖｓｅｔ（Ｖ）を印加すると、第１記憶素子３０１の抵抗が高抵抗状態（リセット状態）から所定の閾値抵抗（第１の閾値抵抗）以下になり、この閾値抵抗以下の低抵抗状態（セット状態）に移行し、第１記憶素子３０１内に流れる電流が大きくなることが分かる。ここで、閾値電流を超えると、セット状態になる。つまり、フィラメント３１ｆがワード線１０に接触した直後に流れる電流閾値電流とし、その後は、セット状態に移行する。
【００４５】
次いで、ラインＢの曲線は、ワード線１０ｎ−１とビット線２０ｗ−１との間、およびワード線１０ｎ−１とビット線２０ｗ−２との間に設けられた第３記憶素子３０３のＩ−Ｖ曲線である。
【００４６】
ワード線１０ｎ−１とビット線２０ｗ−１との間、およびワード線１０ｎ−１とビット線２０ｗ−２との間にセット電圧よりも低い電圧（例えば、（１／２）Ｖｓｅｔ（Ｖ））が印加されたとしても、ビット線２０ｗ−１、２０ｗ−２の線幅が広くなっている分、実質的に、閾値電流に近い電流が流れる場合がある。これにより、（１／２）Ｖｓｅｔ（Ｖ）を印加し続けると、ワード線１０ｎ−１とビット線２０ｗ−１との間、およびワード線１０ｎ−１とビット線２０ｗ−２との間に設けられた第３記憶素子３０３（図４）がセット状態に移行する可能性がある。すなわち、データ書き込みの誤動作が起きる可能性がある。また、第３記憶素子３０３に限らず、ワード線１０ｗとビット線２０ｎとの間、およびワード線１０ｎとビット線２０ｗとの間に設けられた他の記憶素子もセット状態に移行する可能性がある。
【００４７】
さらに、ラインＣの曲線は、第４記憶素子３０４のＩ−Ｖ曲線である。この場合、ワード線もビット線も共に幅の広いワード線１０ｗ、ビット線２０ｗとなるので、Ｉ−Ｖ曲線は、ラインＡ、Ｂよりもさらに低い電圧で高抵抗状態（リセット状態）から低抵抗状態（セット状態）に移行することになる。換言すれば、第４記憶素子３０４では、（１／２）Ｖｓｅｔ（Ｖ）よりもさらに低い電圧を印加し続けると、セット状態に移行する可能性がある。
【００４８】
このような可能性を確実に防止するために、制御回路１Ｃは、以下に説明する制御を行っている。
【００４９】
制御回路１Ｃは、複数の記憶素子３０のうち、リセット状態からセット状態にする（書き込み）記憶素子を選択した後、選択された記憶素子３０をリセット状態からセット状態にするセット動作をする。
【００５０】
セット動作時、選択した記憶素子に繋がれる選択ワード線および選択ビット線に対しては、選択した記憶素子に対して所定のセット電圧を与えるような電位、例えば選択ビット線にＶｓｅｔ（Ｖ）、選択ワード線に０（Ｖ）を印加する。
【００５１】
一方、選択した記憶素子に繋がれていない非選択ワード線および非選択ビット線に対しては、その線幅に応じて印加電位を制御する。具体的には、これら非選択ワード線および非選択ビット線のうち、線幅が相対的に広いワード線またはビット線のいずれかに接続されている非選択の記憶素子に対して印加される電圧が、（１／２）Ｖｓｅｔ（Ｖ）未満であり誤セット状態が生じない電圧となるように、非選択ワード線および非選択ビット線のうち少なくとも一方に対し、線幅に応じて印加電位を制御する。
【００５２】
一例として、上述の条件下において、非選択ワード線および非選択ビット線のいずれかと接続されている非選択の記憶素子に対して印加される電圧のうち、第２群Ｇ２のワード線１０ｗおよび第４群Ｇ４のビット線２０ｗのいずれかに接続される非選択の記憶素子に対して印加される電圧の最大値が、第１群Ｇ１のワード線１０ｎおよび第３群Ｇ３のビット線２０ｎとの交差部に接続される非選択の記憶素子に対して印加される電圧の最大値以下となるような制御を行う。
【００５３】
言い換えれば、線幅が相対的に広い非選択ワード線または非選択ビット線のいずれかに接続されている非選択の記憶素子に対して印加される電圧の最大値が、線幅が相対的に狭い非選択ワード線および非選択ビット線との交差部に接続されている非選択の記憶素子に対して印加される電圧の最大値以下となるように、非選択ワード線および非選択ビット線のうち少なくとも一方に対し、線幅に応じて印加電位を制御する。
【００５４】
例えば、制御回路１Ｃは、選択する記憶素子に繋がれていないワード線１０においては、第１群Ｇ１のワード線１０ｎに印加する電位と、第２群Ｇ２のワード線１０ｗに印加する電位とを、それぞれの幅に応じて変える制御する。また、制御回路１Ｃは、選択する記憶素子に繋がれていないビット線２０においては、第３群Ｇ３のビット線２０ｎに印加する電位と、第４群Ｇ４のビット線２０ｗに印加する電位と、を、それぞれの幅に応じて変える制御をする。
【００５５】
これは、選択する記憶素子３０に繋がれていないビット線２０ｎとビット線２０ｗとに、同じ電位（（１／２）Ｖｓｅｔ）を印加すると、上述したように、記憶素子３０等がセット状態に移行してしまう可能性があるからである。これを回避するために、制御回路１Ｃは、例えば、選択する記憶素子３０に繋がれていないビット線２０ｎよりも、選択する記憶素子３０に繋がれていないビット線２０ｗには低い電位を供給する。
【００５６】
また、制御回路１Ｃは、選択する記憶素子３０に繋がれていない複数のワード線１０および複数のビット線２０において、第１群Ｇ１のワード線１０ｎと第３群Ｇ３のビット線２０ｎとの間に印加される電圧の最大値よりも、第１群Ｇ１のワード線１０ｎと第４群Ｇ４のビット線２０ｗとの間および第２群Ｇ２のワード線１０ｗと第３群Ｇ３のビット線２０ｎとの間に印加される電圧の最大値のほうが低くなるように制御する。
【００５７】
また、制御回路１Ｃは、選択する記憶素子３０に繋がれていない複数のワード線１０、および複数のビット線２０において、第１群Ｇ１のワード線１０ｎと第４群Ｇ４のビット線２０ｗとの間および第２群Ｇ２のワード線１０ｗと第３群Ｇ３のビット線２０ｎとの間に印加される電圧の最大値よりも第２群Ｇ２のワード線１０ｗと第４群Ｇ４のビット線２０ｗとの間に印加される電圧の最大値のほうが低くなるように制御する。
【００５８】
以下、図６から図９を用いて、不揮発性記憶装置１の書き込みの誤動作を抑制する方法の具体例について、選択ワード線、選択ビット線、非選択ワード線、非選択ビット線に対して印加する電位をより具体的な数値を用いて説明する。
【００５９】
なお、実施形態では、選択された第１記憶素子３０１をリセット状態からセット状態にする際に第１記憶素子３０１に印加される電圧を、第１電圧（Ｖｓｅｔ１）、選択された第２記憶素子３０２、または選択された第３記憶素子３０３のそれぞれをリセット状態からセット状態にする際に第２記憶素子３０２および第３記憶素子３０３に印加される電圧を、第２電圧（Ｖｓｅｔ２）、選択された第４記憶素子３０４をリセット状態からセット状態にする際に第４記憶素子３０４に印加される電圧を、第３電圧（Ｖｓｅｔ３）とする。制御回路１Ｃは、第１乃至第４記憶素子のそれぞれに繋がれたワード線１０の幅とビット線２０の幅の組み合わせに応じて、これら第１電圧〜第３電圧を変えて、セット動作を行う。
【００６０】
例えば、第１電圧と第２電圧との間を例にとると、Ｖｓｅｔ２＝ｋ・Ｖｓｅｔ１（ｋ：係数（ｋ＜０．５）の関係がある。
【００６１】
制御回路１Ｃは、第１乃至第４記憶素子のいずれかをリセット状態からセット状態にする際には、第１電圧を第２電圧よりも高く、第２電圧を第３電圧よりも高く制御する。  
図６は、実施形態に係る不揮発性記憶装置の制御方法を説明する模式的平面図である。
【００６２】
図６には、狭いワード線１０ｎ−１と狭いビット線２０ｎ−２との間に設けられた第１記憶素子３０１に選択的に書き込みを行うときの動作の一例が表されている。
【００６３】
制御回路１Ｃは、選択された第１記憶素子３０１をリセット状態からセット状態にする際に、この第１記憶素子３０１に繋がれたワード線にはグランド電位（第１電位）を印加し、この第１記憶素子３０１に繋がれたビット線には、第１記憶素子３０１がリセット状態からセット状態に移行するＶｓｅｔ電位（第２電位）を印加する。
【００６４】
また、選択された第１記憶素子３０１に繋がっていない第１群Ｇ１のワード線には、（１／２）・Ｖｓｅｔ電位（第３電位）を印加する。ここで、（１／２）・Ｖｓｅｔ電位（第３電位）は、グランド電位よりも大きくセット電位よりも小さい。また、選択された第１記憶素子３０１に繋がっていない第３群Ｇ３のビット線には、（１／２）・Ｖｓｅｔを印加する。
【００６５】
また、選択された第１記憶素子３０１に繋がっていない第２群Ｇ２のワード線には、選択された第１記憶素子３０１に繋がっていない第１群Ｇ１のワード線と違う電位を印加する。さらに、選択された第１記憶素子３０１に繋がっていない第４群Ｇ４のビット線には、選択された第１記憶素子３０１に繋がっていない第３群Ｇ３のビット線と違う電位を印加する。
【００６６】
例えば、選択された第１記憶素子３０１に繋がっていない第４群Ｇ４のビット線には、（１／２）・Ｖｓｅｔ電位に係数α（０．５＜α＜１．０）を掛けた電位を印加する。また、選択された第１記憶素子３０１に繋がっていない第２群Ｇ２のワード線には、（１／２）・Ｖｓｅｔ電位に係数β（１．０＜β＜１．５）を掛けた電位を印加する。
【００６７】
例えば、ワード線１０ｎ−１には、０Ｖを印加し、ワード線１０ｎ−２には、（１／２）・Ｖｓｅｔを印加し、ビット線２０ｎ−２には、Ｖｓｅｔを印加し、ビット線２０ｎ−１には、（１／２）・Ｖｓｅｔを印加する。そして、太いビット線２０ｗ−１、２０ｗ−２には、（１／２）・Ｖｓｅｔに係数α（０．５＜α＜１）を掛けたα・（１／２）・Ｖｓｅｔを印加し、太いワード線１０ｗ−１、１０ｗ−２には、係数β（１＜β＜１．５）を掛けたβ・（１／２）・Ｖｓｅｔを印加する。
【００６８】
図６には、それぞれの記憶素子に印加される電圧が数式（数値）で示されている。上述したように、この数式（数値）からは「Ｖｓｅｔ」が略されている。
【００６９】
すなわち、ワード線１０ｎ−１とビット線２０ｎ−２との間に設けられた第１記憶素子３０１には、数値「１」、すなわち、「Ｖｓｅｔ」が印加される。これにより、第１記憶素子３０１は、リセット状態からセット状態に移行する。また、狭いワード線１０ｎと狭いビット線２０ｎとの間に設けられた記憶素子のうち、第１記憶素子３０１以外の記憶素子には、「Ｖｓｅｔ」よりも低い電圧が印加される。これにより、これらの記憶素子は、リセット状態からセット状態に移行しないことになる。
【００７０】
一方、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子には、「α・（１／２）」、「（α−１）・（１／２）」、「（１−β）・（１／２）」、「１−β・（１／２）」で示される電圧が印加される（「Ｖｓｅｔ」は、同様に省略）。
【００７１】
ここで、α＝０．６、β＝１．４とした場合、「α・（１／２）」、「（α−１）・（１／２）」、「（１−β）・（１／２）」、「１−β・（１／２）」のそれぞれは、「０．３」、「−０．２」、「−０．２」、「０．３」となり、それぞれの値が「０．５」より小さくなっている。例えば、第２記憶素子３０２には、０．３Ｖｓｅｔが印加され、第３記憶素子３０３には、０．３Ｖｓｅｔが印加される。なお、マイナス値の場合は、リセット動作を意味し、セット状態にはならないことを意味する。
【００７２】
ここで、第２記憶素子３０２または第３記憶素子３０３に印加される電圧の最大値「０．３」であり、選択されない第１記憶素子３０１に印加される電圧の最大値「０．５」よりも低くなっている。
【００７３】
これにより、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子は、リセット状態からセット状態に移行しないことになる。
【００７４】
また、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子には、「（α−β）（１／２）」の値の電圧が印加される。ここで、α＝０．６、β＝１．４とした場合、「（α−β）（１／２）」は、−０．４となる。例えば、第４記憶素子３０４には、−０．４Ｖｓｅｔが印加されている。すなわち、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子には、マイナス電圧が印加され、リセット状態を維持する。
【００７５】
図７は、実施形態に係る不揮発性記憶装置の別の制御方法を説明する模式的平面図である。
【００７６】
図７には、太いワード線１０ｗ−２と狭いビット線２０ｎ−２との間に設けられた第２記憶素子３０２に選択的に書き込みを行うときの動作の一例が表されている。
【００７７】
制御回路１Ｃは、選択された第２記憶素子３０２をリセット状態からセット状態にする際に、この第２記憶素子３０２に繋がれたワード線にはグランド電位を印加し、この第２記憶素子３０２に繋がれたビット線には、Ｖｓｅｔ電位に係数αを掛けた電位を印加する。上述したように、第２記憶素子３０２においては、Ｖｓｅｔよりも低い電圧、すなわちα・Ｖｓｅｔが印加されると、リセット状態からセット状態に移行する。
【００７８】
また、選択された第２記憶素子３０２に繋がっていない第２群Ｇ２のワード線には、（１／２）・Ｖｓｅｔ電位に係数βを掛けた電位を印加する。また、選択された第２記憶素子３０２に繋がっていない第３群Ｇ３のビット線には、（１／２）・Ｖｓｅｔ電位に係数αを掛けた電位を印加する。
【００７９】
また、第１群Ｇ１のワード線には、（１／２）・Ｖｓｅｔ電位を印加する。また、第４群Ｇ４のビット線には、（１／２）・Ｖｓｅｔ電位に係数γ（０．１＜γ＜０．５）を掛けた電位を印加する。図７の例では、第１群Ｇ１のワード線および第４群Ｇ４のビット線がともに、選択された第２記憶素子３０２に繋がっていない。
【００８０】
例えば、ワード線１０ｎ−１、１０ｎ−２には、（１／２）・Ｖｓｅｔを印加する。ビット線２０ｎ−１には、（１／２）・Ｖｓｅｔに係数α（０．５＜α＜１）を掛けたα・（１／２）・Ｖｓｅｔを印加する。ビット線２０ｎ−２には、Ｖｓｅｔに係数αを掛けたα・Ｖｓｅｔを印加する。
【００８１】
また、ビット線２０ｗ−１、２０ｗ−２には、（１／２）・Ｖｓｅｔに係数γ（０．１＜γ＜０．５）を掛けたγ・（１／２）・Ｖｓｅｔを印加する。また、ワード線１０ｗ−１には、（１／２）・Ｖｓｅｔに係数β（１＜β＜１．５）を掛けたβ・（１／２）・Ｖｓｅｔを印加する。
【００８２】
図７には、それぞれの記憶素子に印加される電圧が数式（数値）で示されている。上述したように、この数式（数値）からは「Ｖｓｅｔ」が略されている。
【００８３】
すなわち、ワード線１０ｗ−２とビット線２０ｎ−２との間に設けられた第２記憶素子３０２には、数値「α」、すなわち、「α・Ｖｓｅｔ」が印加されて、第２記憶素子３０２は、リセット状態からセット状態に移行する。
【００８４】
また、狭いワード線１０ｎと狭いビット線２０ｎとの間に設けられた記憶素子には、「Ｖｓｅｔ」よりも低い電圧が印加され（例えば、０．１Ｖ以下）、これらの記憶素子は、リセット状態からセット状態に移行しないことになる。
【００８５】
一方、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、および狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子のうち、第２記憶素子３０２以外の記憶素子には、「（γ−１）／２」、「（α−β）／２」、「α／２」の電圧が印加される（「Ｖｓｅｔ」は、同様に省略）。
【００８６】
ここで、α＝０．６、β＝１．４、γ＝０．４とした場合、「（γ−１）／２」、「（α−β）／２」、「α／２」のそれぞれは、「−０．３」、「−０．４」、「０．３」となり、それぞれの値が０．５より小さくなっている。つまり、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、および狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子のうち、第２記憶素子３０２以外の記憶素子は、セット状態にはならない。なお、マイナス値の場合は、記憶素子にリセット動作が行われていることを意味している。
【００８７】
また、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子には、「（γ−β）／２」、「γ／２」の値の電圧が印加される。ここで、β＝１．４とした場合、「（γ−β）／２」、「γ／２」のそれぞれは、「−０．５」、「０．２」となる。すなわち、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子はセット状態にならない。
【００８８】
図８は、実施形態に係る不揮発性記憶装置の別の制御方法を説明する模式的平面図である。
【００８９】
図８には、狭いワード線１０ｎ−１と太いビット線２０ｗ−１との間に設けられた第３記憶素子３０３に選択的に書き込みを行うときの動作の一例が表されている。
【００９０】
制御回路１Ｃは、選択された第３記憶素子３０３をリセット状態からセット状態にする際に、この第３記憶素子３０３に繋がれたワード線にはグランド電位を印加し、この第３記憶素子３０３に繋がれたビット線には、Ｖｓｅｔ電位に係数αを掛けた電位を印加する。
【００９１】
また、選択された第３記憶素子３０３に繋がっていない第１群Ｇ１のワード線には、（１／２）・Ｖｓｅｔ電位を印加し、選択された第３記憶素子３０３に繋がっていない第４群Ｇ４のビット線には、（１／２）・Ｖｓｅｔ電位に係数αを掛けた電位を印加する。
【００９２】
また、第３群Ｇ３のビット線には、（１／２）・Ｖｓｅｔ電位を印加する。また、第２群Ｇ２のワード線には、（１／２）・Ｖｓｅｔ電位に係数βを掛けた電位を印加する。図８の例では、第３群Ｇ３のビット線および第２群Ｇ２のワード線がともに、選択された第３記憶素子３０３に繋がっていない。
【００９３】
例えば、ワード線１０ｎ−１には、０Ｖを印加し、ワード線１０ｎ−２には、（１／２）・Ｖｓｅｔを印加し、ビット線２０ｎ−１、２０ｎ−２には、（１／２）・Ｖｓｅｔを印加する。
【００９４】
また、ワード線１０ｗ−１、１０ｗ−２には、係数β（１＜β＜１．５）を掛けたβ・（１／２）・Ｖｓｅｔを印加する。また、ビット線２０ｗ−１には、Ｖｓｅｔに係数α（０．５＜α＜１）を掛けたα・Ｖｓｅｔを印加し、ビット線２０ｗ−２には、（１／２）・Ｖｓｅｔに係数αを掛けたα・（１／２）・Ｖｓｅｔを印加する。
【００９５】
図８には、それぞれの記憶素子に印加される電圧が数式（数値）で示されている。上述したように、この数式（数値）からは「Ｖｓｅｔ」が略されている。
【００９６】
すなわち、ワード線１０ｎ−１とビット線２０ｗ−１との間に設けられた第３記憶素子３０３には、数値「α」、すなわち、「α・Ｖｓｅｔ」が印加されて、第３記憶素子３０３は、リセット状態からセット状態に移行する。
【００９７】
また、狭いワード線１０ｎと狭いビット線２０ｎとの間に設けられた記憶素子には、「Ｖｓｅｔ」よりも低い電圧が印加され（例えば、０．５Ｖ以下）、これらの記憶素子は、リセット状態からセット状態に移行しないことになる。
【００９８】
一方、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、および狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子のうち、第３記憶素子３０３以外の記憶素子には、「α−１／２」、「（１−β）／２」、「α・（１／２）」、「（α−１）／２」の電圧が印加される（「Ｖｓｅｔ」は、同様に省略）。
【００９９】
ここで、α＝０．６、β＝１．４とした場合、「α−１／２」、「（１−β）／２」、「α・（１／２）」、「（α−１）／２」のそれぞれは、「０．１」、「−０．２」、「０．３」、「−０．２」となり、それぞれの値が０．５より小さくなっている。つまり、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、および狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子のうち、第３記憶素子３０３以外の記憶素子は、セット状態にはならない。
【０１００】
また、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子には、「α−β・（１／２）」、「（α−β）／２」の値の電圧が印加される。ここで、α＝０．６、β＝１．４とした場合、「（α−β）（１／２）」は、−０．１となり、「（α−β）／２」は、−０．４となる。すなわち、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子には、マイナス電圧が印加され、リセット状態を維持する。
【０１０１】
このように、図７、図８においては、第１群Ｇ１のワード線１０ｎと第４群Ｇ４のビット線２０ｗとの間および第２群Ｇ２のワード線１０ｗと第３群Ｇ３のビット線２０ｎとの間に印加される電圧の最大値（図７：０．３、図８：０．３）よりも第２群Ｇ２のワード線１０ｗと第４群Ｇ４のビット線２０ｗとの間に印加される電圧の最大値（図７：０．２、図８：−０．１）のほうが低くなるように制御される。
【０１０２】
図９は、実施形態に係る不揮発性記憶装置のさらに別の制御方法を説明する模式的平面図である。
【０１０３】
図９には、太いワード線１０ｗ−１と太いビット線２０ｗ−１との間に設けられた第４記憶素子３０４に選択的に書き込みを行うときの動作の一例が表されている。
【０１０４】
制御回路１Ｃは、選択された第４記憶素子３０４をリセット状態からセット状態にする際に、この第４記憶素子３０４に繋がれたワード線にはグランド電位を印加し、この第４記憶素子３０４に繋がれたビット線には、Ｖｓｅｔ電位に係数αを掛けた電位を印加する。
【０１０５】
また、選択された第４記憶素子３０４に繋がっていない第２群Ｇ２のワード線には、（１／２）・Ｖｓｅｔ電位に係数βを掛けた電位を印加し、この第４記憶素子に繋がっていない第４群Ｇ４のビット線には、（１／２）・Ｖｓｅｔ電位に係数γ（０．１＜γ＜０．５）を印加する。
【０１０６】
また、第３群Ｇ３のビット線には、（１／２）・Ｖｓｅｔ電位に係数αを掛けた電位を印加する。また、第１群Ｇ１のワード線には、（１／２）・Ｖｓｅｔ電位に係数αを掛けた電位を印加する。図９の例では、第３群Ｇ３のビット線および第１群Ｇ１のワード線がともに選択された第４記憶素子３０４に繋がっていない。
【０１０７】
例えば、ワード線１０ｎ−１、１０ｎ−２には、α・（１／２）Ｖｓｅｔを印加し、ビット線２０ｎ−１、２０ｎ−２には、α・（１／２）・Ｖｓｅｔを印加する。
【０１０８】
また、ワード線１０ｗ−１には、０Ｖを印加し、ワード線１０ｗ−２には、（１／２）・Ｖｓｅｔに係数β（１＜β＜１．５）を掛けたβ・（１／２）・Ｖｓｅｔを印加する。また、ビット線２０ｗ−１には、Ｖｓｅｔに係数α（０．５＜α＜１）を掛けたα・Ｖｓｅｔを印加し、ビット線２０ｗ−２には、（１／２）・Ｖｓｅｔに係数γ（０．１＜γ＜０．５）を掛けたγ・（１／２）・Ｖｓｅｔを印加する。
【０１０９】
図９には、それぞれの記憶素子に印加される電圧が数式（数値）で示されている。上述したように、この数式（数値）からは「Ｖｓｅｔ」が略されている。
【０１１０】
すなわち、ワード線１０ｗ−１とビット線２０ｗ−１との間に設けられた第４記憶素子３０４には、数値「α」、すなわち、「α・Ｖｓｅｔ」が印加されて、第４記憶素子３０４は、リセット状態からセット状態に移行する。また、狭いワード線１０ｎと狭いビット線２０ｎとの間に設けられた記憶素子には、「Ｖｓｅｔ」よりも低い電圧が印加され（例えば、０Ｖ）、これらの記憶素子は、リセット状態からセット状態に移行しないことになる。
【０１１１】
一方、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、および狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子には、「α・（１／２）」、「（α−β）／２」、「（γ−α）／２」の電圧が印加される（「Ｖｓｅｔ」は、同様に省略）。
【０１１２】
ここで、α＝０．６、β＝１．４、γ＝０．４とした場合、「α・（１／２）」、「（α−β）／２」、「（γ−α）／２」のそれぞれは、「０．３」、「−０．４」、「−０．１」となり、それぞれの値が０．２５より小さくなっている。つまり、太いワード線１０ｗと狭いビット線２０ｎとの間に設けられた記憶素子、および狭いワード線１０ｎと太いビット線２０ｗとの間に設けられた記憶素子は、セット状態にはならない。
【０１１３】
また、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子のうち、第４記憶素子３０４以外の記憶素子には、「α−β・（１／２）」、「α・（１／２）」、「（γ-β）／２」の値の電圧が印加される。ここで、α＝０．６、β＝１．４、γ＝０．４とした場合、「α−β・（１／２）」、「α・（１／２）」、「（γ-β）／２」のそれぞれは、「−０．１」、「０．２」、「−０．５」となり、それぞれの値が０．２５より小さくなっている。すなわち、第４記憶素子３０４以外の、太いワード線１０ｗと太いビット線２０ｗとの間に設けられた記憶素子は、セット状態にはならない。
【０１１４】
このような制御によって、書き込みの誤動作が抑制されている。
【０１１５】
さらに、制御回路１Ｃは、第１記憶素子３０１に第１電圧を複数回印加することに伴い、第２記憶素子３０２の抵抗もしくは第３記憶素子３０３の抵抗が第２の閾値抵抗より低くなったときに、第２記憶素子３０２の抵抗もしくは第３記憶素子３０３の抵抗をリセット状態に戻すリセット電圧を、第２記憶素子３０２もしくは第３記憶素子３０３に印加することができる。なお、第２の閾値抵抗は、上述した第１の閾値抵抗と同じであってもよい。
【０１１６】
すなわち、制御回路１Ｃは、第１記憶素子３０１のセット動作を繰り返すことにより、第２記憶素子３０２の抵抗もしくは第３記憶素子３０３の抵抗が第２の閾値抵抗より低くなったときには、第２記憶素子３０２もしくは第３記憶素子３０３がセット状態になったとみなし、第２記憶素子３０２もしくは第３記憶素子３０３をリセット状態に戻すことができる。このような制御によっても、データ書き込みの誤動作が抑制される。
【０１１７】
また、制御回路１Ｃは、第１記憶素子３０１に第１電圧を印加する回数が閾値回数になったときに、第２記憶素子３０２の抵抗もしくは第３記憶素子３０３の抵抗をリセット状態に戻すリセット電圧を、第２記憶素子３０２もしくは第３記憶素子３０３に印加することができる。
【０１１８】
すなわち、リードカウンタ１ＲＣは、第１記憶素子３０１に対するデータ書き込み回数を数え、制御回路１Ｃによって、この回数が閾値回数になったと判断されたときに、制御回路１Ｃは、第２記憶素子３０２もしくは第３記憶素子３０３をセット状態に移行したとみなし、第２記憶素子３０２もしくは第３記憶素子３０３をリセット状態に戻すことができる。このような制御によっても、データ書き込みの誤動作が抑制される。
【０１１９】
また、制御回路１Ｃは、第１記憶素子３０１に第１電圧を印加する回数が閾値回数になったときに、第１記憶素子３０１の抵抗、第２記憶素子３０２の抵抗、第３記憶素子３０３の抵抗、および第４記憶素子３０４の抵抗をリセット状態に戻すリセット電圧を、第１記憶素子３０１、第２記憶素子３０２、第３記憶素子３０３、および第４記憶素子３０４に印加することができる。
【０１２０】
すなわち、リードカウンタ１ＲＣは、第１記憶素子３０１に対するデータ書き込み回数を数え、制御回路１Ｃによって、この回数が閾値回数になったと判断されたときに、制御回路１Ｃは、全ての記憶素子３０をリセット状態に戻すことができる。このような制御によっても、データ書き込みの誤動作が抑制される。なお、第１記憶素子３０１に記録されたリセット前のデータは、制御回路１Ｃによって、キャッシュメモリ１ＣＭに保存される。
【０１２１】
また、制御回路１Ｃは、第１記憶素子３０１の抵抗、第２記憶素子３０２の抵抗、第３記憶素子３０３の抵抗、および第４記憶素子３０４の抵抗をリセット状態に戻すリセット動作の頻度を、第１乃至前記第４記憶素子のそれぞれに繋がれたワード線１０の幅とビット線２０の幅の組み合わせに応じて変えることができる。例えば、ワード線１０の幅とビット線２０の幅がより狭くなる組み合わせほど、誤動作になる確率が高い。従って、ワード線１０の幅とビット線２０の幅がより狭くなる組み合わせほど、リセット動作の頻度を高く設定する。
【０１２２】
また、制御回路１Ｃは、記憶セルアレイの端部にある第２記憶素子３０２、第３記憶素子３０３、および第４記憶素子３０４のいずれかの抵抗を定期的にリセット状態に戻すリセット電圧を第２記憶素子３０２、第３記憶素子３０３、および第４記憶素子３０４のいずれかに印加することができる。
【０１２３】
例えば、端部にある第２記憶素子３０２、第３記憶素子３０３、および第４記憶素子３０４を記憶素子として実際には使わない場合、これらがリセット状態からセット状態に誤動作した場合を想定する。例えば、第４記憶素子３０４は記憶素子として実際には使われない場合、第４記憶素子３０４が誤動作すると第４記憶素子３０４に繋がれたワード線１０とビット線２０とが短絡する。従って、この第４記憶素子３０４と導通したワード線１０とビット線２０に繋がれた他の記憶素子には、書き込み、消去ができなってしまう。これを回避するため、上記の制御を行う。
【０１２４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１２５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
１  不揮発性記憶装置、  １Ｃ  制御回路、  １ＣＭ  キャッシュメモリ、  １ＭＡ  記憶セルアレイ、  １ＲＣ  リードカウンタ、  １０、１０ｎ、１０ｗ  ワード線、  ２０、２０ｎ、２０ｗ  ビット線、  ３０  記憶素子、  ３１  金属イオン源層、  ３１ａ  金属イオン、  ３１ｆ  フィラメント、  ３２  抵抗変化層、  ３０１  第１記憶素子、  ３０２  第２記憶素子、  ３０３  第３記憶素子、  ３０４  第４記憶素子、  Ｇ１  第１群、  Ｇ２  第２群、  Ｇ３  第３群、  Ｇ４  第４群、  Ｐ１  ピッチ、  Ｐ２  ピッチ、  Ｐ３  ピッチ、  Ｐ４  ピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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