(57)【要約】      （修正有）【課題】電力変換装置が軽負荷状態であるか検出し得る電力変換装置用のコントローラーを提供する。【解決手段】電力変換装置１１０が軽負荷状態である場合、スイッチング周波数が、可聴ノイズ範囲内であり得る。コントローラー１３０が軽負荷状態を検出した場合、スイッチング周波数が可聴ノイズ範囲内ではなくなるように、コントローラーが、電力スイッチ１１２のスイッチング周波数を調整する。コントローラーは、初期電流限界値信号１３５を生成することとフィーバック信号１２８を受信することとを行うように接続された電流限界値生成器１３４を備える。コントローラーは、電力変換装置の軽負荷状態を検出して、軽負荷信号１４２を出力する。軽負荷信号の結果として、コントローラーは、電力スイッチのスイッチング周波数を、軽負荷状態を示す軽負荷信号に応答して、初期電流限界値により調整する。【選択図】図１Ａ
2016201985.tif 000002
【特許請求の範囲】
【請求項１】
電力スイッチを備える電力変換装置で使用されるコントローラーであって、
前記電力スイッチにより伝導されるスイッチ電流を表す電流検出信号と電流限界値とを比較するように接続された比較器であって、
当該比較器が、前記スイッチ電流が前記電流限界値に達したか否かを表す比較器出力信号を出力する、
当該比較器と、
前記電力変換装置の出力を表すフィードバック信号と前記比較器出力信号とを受信するように接続された駆動回路であって、
当該駆動回路が、前記比較器出力信号に応答して、前記電力スイッチのスイッチングを制御して前記電力変換装置の出力を調節する駆動信号を生成するように接続されており、
前記スイッチ電流が前記電流限界値に達した場合、当該駆動回路が前記電力スイッチをオフに切り替える、
当該駆動回路と、
前記フィードバック信号を受信することと、初期電流限界値信号を生成することとを行うように接続された電流限界値生成器であって、
前記電流限界値が、前記初期電流限界値に応答する、
当該電流限界値生成器と、
前記電力変換装置の軽負荷状態の出力と検出とをすることと、軽負荷信号を出力することとを行うように接続された軽負荷検出回路と、
変調信号を出力することと、軽負荷状態を示す前記軽負荷信号に応答して、前記初期電流限界値を変調することとを行うように接続された電流限界値変調回路と、
を備えるコントローラー。
【請求項２】
前記軽負荷状態が検出されない場合、前記電流限界値が実質的に前記初期電流限界値であり、
前記軽負荷状態が検出された場合、前記電流限界値が実質的に前記変調信号により変調された前記電流限界値である、
請求項１のコントローラー。
【請求項３】
前記初期電流限界値が閾値未満である場合、前記軽負荷検出回路は、前記軽負荷状態であると判定する、
請求項１のコントローラー。
【請求項４】
前記初期電流限界値信号が、複数の異なる値の１つであり得る、
請求項１のコントローラー。
【請求項５】
前記変調信号が、三角波形、または、のこぎり波形であり得る。
請求項１のコントローラー。
【請求項６】
前記電流限界値変調回路が、
クロック信号を受信することと、前記クロック信号に応答して、カウントをインクリメントまたはデクリメントすることとを行うように接続されたカウンターをさらに備え、 
前記変調信号が、前記カウントの前記インクリメントまたはデクリメントに応答する、
請求項１のコントローラー。
【請求項７】
前記コントローラーが、
前記変調信号と前記初期電流限界値とを受信することと、前記電流限界値を出力することとを行うように接続された算術演算素子であって、
前記電流限界値が、前記変調信号と前記初期電流限界値との算術演算に応答する、
当該算術演算素子と、
前記軽負荷信号によって制御されるように接続されたスイッチであって、
当該スイッチがオンである場合、前記算術演算素子が、前記変調信号を受信し得る、
当該スイッチと、
をさらに備える、請求項１のコントローラー。
【請求項８】
前記算術演算素子が、端末装置である、
請求項７のコントローラー。
【請求項９】
前記変調信号が、デジタルステップ信号であり得る、
請求項１のコントローラー。
【請求項１０】
前記コントローラーが、ジッタ信号を出力するように接続されたジッタ発生器をさらに含み、
前記ジッタ発生器が、前記電力スイッチのスイッチング周波数を変調し得る、
請求項１のコントローラー。
【請求項１１】
前記ジッタ信号が、算術演算素子により、または、クロック信号を生成するように接続された発振器により受信され得る、
請求項１０のコントローラー。
【請求項１２】
前記コントローラーが、前記フィードバック信号を受信することと、イネーブル信号を出力することとを行うように接続されたイネーブル回路をさらに含み、
前記イネーブル回路が、前記電力スイッチをオンに切り替えることを判定し得る、
請求項９のコントローラー。
【請求項１３】
前記ジッタ信号が、前記イネーブル回路により受信され得る、
請求項１１のコントローラー。
【請求項１４】
電力スイッチを備えるスイッチング電力変換装置用のコントローラーであって、
前記電力スイッチにより伝導される電流を表す電流検出信号と電流限界値とを比較することと、前記電力スイッチにより伝導される前記電流が前記電流限界値を上回ったことを示す前記比較に応答して、それを示す信号を出力することとを行う比較器と、
前記電流が前記電流限界値を上回ったことを示す前記信号に応答して、前記電力スイッチをオフ状態に切り替える電力スイッチ駆動回路と、
前記スイッチング電力変換装置における軽負荷を検出することと、それに応答して、軽負荷信号を出力することとを行うように接続された軽負荷検出回路と、
前記スイッチング電力変換装置における軽負荷を示す前記軽負荷信号に応答して、前記電流限界値を変調する電流限界値変調回路と、
を備えるコントローラー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、電力変換装置を制御することに関する。より具体的には、本発明の例は、変化する負荷条件下でスイッチング電力変換装置を制御することに関する。
【０００２】
（関連出願の相互参照）
本出願は、２０１５年４月１０日に出願された米国仮特許出願第６２／１４５，８２０号の利益を主張し、同出願の内容は、参照により本明細書に援用される。
【背景技術】
【０００３】
電子装置（例えば、携帯電話、タブレット、ノートパソコンなど）は、動作に電力を使用する。スイッチング電力変換装置は、それらが高効率であり、寸法が小さく、さらに、重さが軽いという理由から、現在の多くの電子機器に給電するために一般的に使用される。従来の壁のコンセント差込口は、高電圧の交流を提供する。スイッチング電力変換装置では、エネルギー変換素子を使用して、高電圧の交流（ＡＣ）入力が変換されて、適切に調節された直流電流（ＤＣ）出力を負荷に提供する。動作時、スイッチング電力変換装置において、デューティ比（典型的には、総スイッチング周期に対するスイッチのオン期間の比）を変化させることにより、スイッチング周波数を変化させることにより、または、スイッチの単位時間あたりのオン／オフパルスの数を変化させることにより、所望の出力を提供するように、スイッチがオン及びオフに切り替えられる。
【０００４】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、別段の指定がない限り、異なる図の中の同様の参照番号は、同様の部分を示す。
【図面の簡単な説明】
【０００５】
【図１Ａ】図１Ａは、本発明の教示に従った、入力電圧を受信して、負荷における出力電圧及び出力電流を生成する例示的な電力変換システムを示すブロック図である。
【図１Ｂ】図１Ｂは、本発明の教示に従った、例示的な電力変換装置での様々な動作モードにおける例示的なスイッチ電流のタイミング図を示す。
【図１Ｃ】図１Ｃは、本発明の教示に従った、電力変換システムが軽負荷であると例示的な軽負荷検出回路が判定したときの、例示的な変調信号、初期電流限界値、及び結果として得られる電流限界値のタイミング図を示す。
【図２】図２は、本発明の教示に従った、例示的な電力変換装置に含まれ得る例示的なコントローラーを示す。
【図３】図３Ａは、本発明の教示に従った、例示的な電力変換装置の例示的なコントローラーに含まれ得る例示的な変調回路を示す。図３Ｂは、本発明の教示に従った、例示的な変調回路に含まれ得る例示的な結果として得られる変調信号を示す。
【図４】図４Ａは、本発明の教示に従った、例示的な電力変換装置例示的なコントローラーに含まれ得る他の例示的な変調回路を示す。図４Ｂは、本発明の教示に従った、例示的な変調回路に含まれ得る例示的な結果として得られる変調信号を示す。
【図５】図５は、本発明の教示に従った例示的な電力変換装置に含まれ得る他の例示的なコントローラーを示す。
【発明を実施するための形態】
【０００６】
図面中の複数の図にわたり、対応する参照符号は、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていること、及び、必ずしも一定の縮尺で描かれていないことを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張されている場合がある。さらに、市販に適した実施形態で有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくならないように、描かれていない。
【０００７】
以下の説明では、本発明を十分に理解できるように、多くの具体的な詳細事項が記載されている。本発明を実施する際に具体的な詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、本発明が理解しにくくならないように、よく知られた材料または方法は、詳細には説明されていない。
【０００８】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例に関連して説明されている特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所における「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句の出現は、必ずしもすべてが同じ実施形態または実施例を参照しているわけではない。さらに、１つ以上の実施形態または例において、特定の特徴、構造または特性が、任意の適切な組み合わせ、及び／または、部分的組み合せで組み合わされ得る。特定の特徴、構造または特性は、説明されている機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていること、及び、図面が必ずしも一定の縮尺で描かれているわけではないことが理解される。
【０００９】
本発明の例において、電力変換装置のコントローラーは、電力変換装置が軽負荷状態であるか検出し得る。電力変換装置が軽負荷状態である場合、スイッチング周波数は、可聴ノイズ範囲内であり得る。コントローラーが軽負荷状態を検出すると、コントローラーは、スイッチング周波数がもはや可聴ノイズ範囲内ではなくなるように、電力スイッチのスイッチング周波数を変調し得る。一例において、電力スイッチは、オンに切り替わり、電力スイッチにより伝導される電流（スイッチ電流と呼ばれる）が電流限界値に達するまで、オフに切り替わらない。電流限界値を変調することにより、電力スイッチのスイッチング周波数が、変調され得る。さらに、電流限界値は、結果として得られる変調されたスイッチング周波数が可聴ノイズ範囲外となるように、変調される。一例において、電流限界値の１５％の変調は、電力スイッチのスイッチング周波数における約３０％の変調をもたらし得る。コントローラーは、さらに、事前変調された電流限界値から、電力変換装置が軽負荷状態であるか判定し得る。事前変調された電流限界値が閾値未満である場合、コントローラーは、電力変換装置が軽負荷状態であると判定する。他の例において、事前変調された電流限界値は、電流限界値のリストから選択され得る。事前変調されたものが電流限界値の最小値である場合、コントローラーは、電力変換装置が軽負荷状態であると判定し得る。
【００１０】
図１Ａは、入力電圧ＶＩＮ１０６を受信して、負荷１２４における出力電圧ＶＯ１２０と出力電流ＩＯ１２２とを生成する例示的な電力変換システム１００を示す。一例において、入力電圧ＶＩＮ１０６は、入力電圧源（図示せず）から受信された、整流されてフィルタに通されたＡＣ入力電圧ＶＲＥＣＴ１０２である。入力電圧ＶＩＮ１０６及び出力電圧ＶＯ１２０は、入力の戻り１０８に対して正である。電力変換システム１００は、出力電流ＩＯ１２２、出力電圧ＶＯ１２０、またはその両方などの出力を調節するため、コントローラー１３０によって制御される電力変換装置１１０を含む。電力変換装置ブロック１１０は、典型的には、少なくとも１つの電力スイッチＳ１  １１２と、少なくとも１つのエネルギー変換素子１１４と、少なくとも１つのコンデンサ１１６とを含む。電力スイッチＳ１  １１２は、一次スイッチとも呼ばれ得る。電力変換システム１１０は、それに応じて、電力変換装置ブロック１１０のスイッチとエネルギー変換素子とコンデンサとを配設することによるバック型変換器の多くの変形例の１つであるように構成され得る。電力変換装置の任意の数の形態が、本発明の教示による利益を享受することが理解されるべきである。
【００１１】
コントローラー１３０は、電力スイッチＳ１  １１２により伝導されるスイッチ電流を表すスイッチ電流検出信号１４７を受信するように接続されている。コントローラー１３０は、さらに、電力変換装置の出力（出力電圧ＶＯ１２０、出力電流ＩＯ１２２、またはその両方）を表すフィードバック信号ＵＦＢ１２８を受信するように接続されている。コントローラー１３０は、フィードバック信号ＵＦＢ１２８とスイッチ電流検出信号１４７とに応答して、電力スイッチＳ１  １１２のスイッチングを制御するため、駆動信号１３３を出力する。フィードバック信号ＵＦＢ１２８は、検出回路１２６から受信され得る。図１Ａに示されるように、コントローラー１３０は、駆動回路１３２、比較器１４６、電流限界値生成器１３４、軽負荷検出回路１３６、及び変調回路１４０を含む。コントローラー１３０は、さらに、発振器１５０、二次スイッチ１４４、及び算術演算素子１３８も含む。
【００１２】
示されている例において、コントローラー１３０は、単一のコントローラーとして示されているが、コントローラー１３０に示されている要素は、別の一次コントローラー、二次コントローラー、またはその両方に含まれ得る。一次コントローラーは、一次スイッチのスイッチング（電力スイッチＳ１  １１２など）を制御し、二次コントローラーは、二次スイッチのスイッチングを制御する。同期整流器は、電源の二次側に実装され得る。一次コントローラーと二次コントローラーとは、通信リンクを介して通信し得る。一例において、一次コントローラーと二次コントローラーとは、コントローラー１３０として示されているハイブリッドまたはモノリシック集積回路のいずれかとして製造される集積回路の一部として形成され得る。一例において、一次スイッチ１１２も、コントローラー１３０と共に、単一の集積回路パッケージに一体化され得る。他の例において、二次スイッチは、コントローラー１３０と共に、単一の集積回路パッケージに一体化され得る。しかし、他の例において、一次コントローラーと二次コントローラーとの両方が、単一のコントローラーパッケージに含まれる必要はなく、例えば、別のコントローラーパッケージに実装され得ることが理解されるべきである。加えて、一例において、一次コントローラーと二次コントローラーとが、別の集積回路として形成され得る。
【００１３】
駆動回路１３２及び電流限界値生成器１３４は、フィードバック信号ＵＦＢ１２８を受信するように接続されている。駆動回路１３２は、フィードバック信号ＵＦＢ１２８に応答して、電力スイッチ１１２のスイッチングを制御し得る。例えば、駆動回路１３２は、電力スイッチ１１２のオン期間、オフ期間、スイッチング周波数、または単位時間あたりのパルス数を制御する駆動信号１３３を出力し得る。駆動信号は、長さの変化する論理ハイ値と論理ロー値とをとる方形パルス波形であり得、前エッジ間の時間は、スイッチング周期ＴＳＷと呼ばれ得る。スイッチング周期ＴＳＷは、ＡＣライン周期ＴＡＣよりかなり小さいものであり得る。加えて、駆動回路１３２は、電流限界値比較器１４６の出力を受信し得る。図示されるように、電流限界値比較器１４６は、（その反転入力で）スイッチ電流検出信号１４７を介してスイッチ電流ＩＳＷ１１８を受信することと、（その非反転入力で）電流限界値ＵＬＩＭ１４５を受信することとを行うように接続されている。スイッチ電流ＩＳＷ１１８が電流限界値ＵＬＩＭ１４５に達したとき、駆動回路１３２は、（図１Ｂでさらに図示されるように）電力スイッチ１１２をオフに切り替える駆動信号１３３を出力する。電流限界値生成器１３４は、フィードバック信号ＵＦＢ１２８に応答して、コントローラー１３０に対する初期電流限界値ＵＰＬ１３５を決定し得る。一例において、コントローラーが軽負荷状態でないとき、電流限界値ＵＬＩＭ１４５は、実質的に初期電流限界値ＵＰＬ１３５である。
【００１４】
コントローラー１３０は、さらに、任意選択的に、イネーブル回路１２７（破線で図示）を含み得、イネーブル回路１２７は、フィードバック信号ＵＦＢ１２８を受信し、イネーブル信号ＵＥＮ１２９を出力し得る。イネーブル信号ＵＥＮ１２９は、電力スイッチ１１２を有効化または無効化するための情報を、コントローラー１３０に提供する。さらに、イネーブル信号ＵＥＮ１２９は、１つ以上の有効化イベントを含み得、これにより、電力スイッチ１１２を有効化（または、無効化）する。例えば、イネーブル信号ＵＥＮ１２９内の有効化イベントが受信されると、電力スイッチ１１２が有効化され（すなわち、オンに切り替えられ）得る。一例において、イネーブル回路１２７は、イネーブル信号ＵＥＮ１２９を出力し、イネーブル信号ＵＥＮ１２９は、一例において、あるパルス長の方形パルス波形である。イネーブル信号ＵＥＮ１２９内の有効化イベントは、電力スイッチ１１２を有効化（または無効化）するパルスまたはパルス列であり得る。駆動回路１３２は、イネーブル信号ＵＥＮ１２９に応答して、駆動信号１３３を出力し得る。一例において、駆動回路１３２がイネーブル信号ＵＥＮ１２９から有効化パルスを受信すると、駆動回路１３２が電力スイッチ１１２をオンに切り替える。さらに、電流限界値生成器１３４は、イネーブル信号１２９に応答して、初期電流限界値ＵＰＬ１３５の値を決定し得る。一例において、電流限界値生成器１３４は、イネーブル信号ＵＥＮ１２９内の有効化パルスの周波数（または、時間間隔）に応答して、初期電流限界値信号ＵＰＬ１３５の値を決定し得る。
【００１５】
軽負荷検出回路１３６は、初期電流限界値信号ＵＰＬ１３５と閾値ＵＴＨ１３７とを受信するように接続されている。本例において図１Ａに示す、軽負荷検出回路１３６は、比較器１３６として示されており、その非反転入力で閾値ＵＴＨ１３７が受信される間に、その反転入力で初期電流限界値信号ＵＰＬ１３５が受信される。軽負荷検出回路１３６は、初期電流限界値信号ＵＰＬ１３５が閾値ＵＴＨ１３７未満である場合、電力変換システム１００が軽負荷状態であるか判定する。図示されるように、軽負荷検出回路１３６の出力は、初期電流限界値信号ＵＰＬ１３５が閾値ＵＴＨ１３７未満である場合に論理ハイであり得、その他の場合に論理ローであり得る軽負荷信号ＵＬＬ１４２である。一例において、閾値は、初期電流限界値ＵＰＬ１３５の最大値の５０％に、実質的に等しい値であり得る。
【００１６】
変調回路１４０は、変調信号ＵＭＯＤ１４１を出力するように接続されており、電力変換システムが軽負荷状態であると軽負荷検出回路１３６が判定した場合に、初期電流限界値ＵＰＬ１３５を変調する。図示されるように、変調回路１４０は、発振器１５０からシステムクロック１４３を受信し得、システムクロック１４３は、周期ＴＳＹＳをもち得る。変調回路１４０は、システムクロック１４３に応答して、変調信号ＵＭＯＤ１４１を出力し得る。一例において、変調信号ＵＭＯＤ１４１は、Ｎ×ＴＳＹＳに実質的に等しい周期の、のこぎり波形または三角波形であり得る。一例において、Ｎの値は、８×１６であり得る。Ｎの値は、システム周期が変調された回数と、一周期あたりのサイクル数とを表す。変調信号ＵＭＯＤ１４１の振幅は、初期電流限界値ＵＰＬ１３５の値のＸ％であり得る。一例において、Ｘ％の値は、１５％であり得る。他の例において、Ｘの範囲は、５％と４０％との間であり得る。さらに、図３Ｂ及び４Ｂで図示されるように、変調信号ＵＭＯＤ１４１は、ステップ状のこぎり波形またはステップ状三角波形であり得る。しかし、その波形が十分な振幅をもつ場合、あらゆる波形が、変調信号ＵＭＯＤ１４１として使用され得ることが理解されるべきである。
【００１７】
さらに、コントローラー１３０には、二次スイッチ１４４と算術演算素子１３８とが含まれ得る。算術演算素子は、初期電流限界値信号ＵＰＬ１３５を受信するように接続されている。一例において、算術演算素子は、端末装置であり得る。算術演算素子は、さらに、二次スイッチ１４４が閉状態の時、または導通している時に、変調信号ＵＭＯＤ１４１を受信する。軽負荷検出回路１３６から出力される軽負荷信号ＵＬＬ１４２は、スイッチＳ２  １４４のスイッチングを制御し得る。電力変換システム１００が軽負荷状態であることを軽負荷信号ＵＬＬ１４２が示す場合、二次スイッチ１４４がオンになり（言い換えると、閉状態になる、または、導通する）、及び、算術演算素子１３８により変調信号ＵＭＯＤ１４１が受信され得る。電力変換システム１００が軽負荷状態であることを軽負荷信号ＵＬＬ１４２が示さない場合、二次スイッチ１４４がオフ（言い換えると、非導通または開状態）になり、及び、算術演算素子１３８が変調信号ＵＭＯＤ１４１を受信しない。一例において、算術演算素子１３８は、変調信号ＵＭＯＤ１４１と初期電流限界値信号ＵＰＬ１３５とに任意の数の算術関数（加算、減算、乗算、除算）を実行して、電流限界値ＵＬＩＭ１４５を出力し得る。しかし、（軽負荷状態であることを軽負荷検出回路１３６が検出していないため）算術演算素子１３８が変調信号ＵＭＯＤ１４１を受信しない場合、出力された電流限界値ＵＬＩＭ１４５は、実質的に、初期電流限界値ＵＰＬ１３５である。一例において、軽負荷状態が検出された場合、算術演算素子１３８は、変調信号ＵＭＯＤ１４１を初期電流限界値ＵＰＬ１３５に加算し得る。
【００１８】
図１Ｂは、様々な動作モード、特に、連続的な導通モード（ＣＣＭ）と不連続な導通モード（ＤＣＭ）とにおける例示的なスイッチ電流ＩＳＷ１１８のタイミング図１０１を示す。任意のスイッチング周期ＴＳＷ１５２中、一次スイッチ１１２は、駆動信号１３３に応答して、導通し得る。スイッチング周期ＴＳＷ１５２は、オン期間ｔＯＮ１５０とオフ期間ｔＯＦＦ１５１との２つの時間セクションに区分され得る。スイッチオン期間ｔＯＮ１５０は、スイッチング周期ＴＳＷ１５２のうち、スイッチＳ１  １１２が導通し得る部分を表す。スイッチオフ期間ｔＯＦＦ１５１は、スイッチング周期ＴＳＷ１５２のうち、一次スイッチ１１２が導通できない残りの部分を表す。図１Ｂの電流波形は、２つの基本的な動作モードを示す。図の右側の台形は、連続的な導通モード（ＣＣＭ）の特徴であるのに対し、図の左側の三角形は、不連続な導通モード（ＤＣＭ）の特徴である。ＣＣＭ中、スイッチ電流ＩＳＷ１１８は、スイッチオン期間ｔＯＮ１５０の開始の直後では、実質的に非ゼロである。ＤＣＭ時、スイッチ電流ＩＳＷ１１８は、スイッチオン期間ｔＯＮ１５０の開始の直後では、実質的にゼロである。スイッチオフ期間ｔＯＦＦ１５１の間、スイッチ電流ＩＳＷ１１８は、実質的にＣＣＭとＤＣＭとの両方でゼロである。加えて、スイッチ１１８は、スイッチ電流が電流限界値ＵＬＩＭ１３５に達すると、オフに切り替わり得る。加えて、最小スイッチング周期ＴＳＷ１５２は、システムクロックＴＳＹＳの期間と実質的に等しい値であり得ることに注意すべきである。
【００１９】
図１Ｃは、例示的な変調信号ＵＭＯＤ１４１と、初期電流限界値ＵＰＬ１３５と、電力変換システム１００が軽負荷状態である（すなわち、二次スイッチ１４４が導通している）と軽負荷検出回路１３６が判定した場合に結果として得られる電流限界値ＵＬＩＭ１４５とのタイミング図１０３を示す。示される例において、変調信号ＵＭＯＤ１４１は、周期をＮ×ＴＳＹＳ１５４（システムクロック１４３の周期のＮ倍）とする、のこぎり波形であり、振幅１５６は、初期電流限界値ＵＰＬ１３５の値のＸ％に実質的に等しい。示される例において、変調信号ＵＭＯＤ１４１の最小値は、実質的にゼロである。初期電流限界値ＵＰＬ１３５は、一定の非ゼロ値として図示される。図１Ｃの例の場合、算術演算素子は、変調信号ＵＭＯＤ１４１を初期電流限界値ＵＰＬ１３５に加算して、電流限界値ＵＬＩＭ１４５を出力し得る。従って、結果として得られる電流限界値ＵＬＩＭ１４５は、実質的に、周期Ｎ×ＴＳＹＳ１５４と初期電流限界値ＵＰＬ１３５の値のＸ％に実質的に等しい振幅１５６とをもつ、のこぎり波形である。電流限界値ＵＬＩＭ１４５の最小値は、初期電流限界値ＵＰＬ１３５の値（非ゼロ値として示されている）に実質的に等しい。
【００２０】
図２は、コントローラー１３０の一例であり得る、例示的なコントローラー２３０を示す。コントローラー２３０は、コントローラー１３０と同様であるが、変調回路２４０は、カウンター２４８とデジタル・アナログ変換器（ＤＡＣ）２４９とを含むものとして図示される。加えて、電流限界値生成器２３４は、複数の値の１つから初期電流限界値ＵＰＬ２３５を選択し得、軽負荷検出回路は、初期電流限界値ＵＰＬ２３５が複数の値の最小値である場合に、軽負荷信号ＵＬＬ２３９を出力し得る。
【００２１】
電流限界値生成器２３４は、フィードバック信号ＵＦＢ２２８に応答して、または、代替的にイネーブル信号ＵＥＮ２２９に応答して、複数の値から初期電流限界値ＵＰＬ２３５を選択し得る。示される例において、電流限界値生成器２３４は、ＬＩＭ＿１、ＬＩＭ＿２からＬＩＭ＿Ｍまでの、列記したＭ個の値をとり得る。軽負荷信号ＵＬＬ２３９は、初期電流限界値ＵＰＬ２３５が値ＬＩＭ＿１（複数の値の最小値として図示されている）に実質的に等しい場合、軽負荷状態であると判定（及び、論理ハイ値を出力）し得る。そうではない場合、軽負荷検出信号ＵＬＬ２３９は、軽負荷状態であることを示さない（及び、論理ローである）。しかし、選択された複数の値が電力変換システムの軽負荷状態を示す場合には、初期電流限界値ＵＰＬ２３５が、複数の値の２つ以上（ＬＩＭ＿１及びＬＩＭ＿２など）に実質的に等しいとき、軽負荷信号ＵＬＬ２３９が論理ハイであり得ることが理解されるべきである。
【００２２】
変調回路２４０は、カウンター２４８とＤＡＣ２４９とを含むものとして図示される。カウンター２４８は、システムクロック２４３を受信するように接続し得、システムクロック２４３に応答して、そのカウント値をインクリメントまたはデクリメントする。図示されるように、カウンターは、Ｚビットカウンターであり、そのカウント値は、ＤＡＣ２４９に出力される。Ｂ１は、カウンター２４８の最下位ビット（ＬＳＢ）であり、ＢＺは、最上位ビット（ＭＳＢ）である。図示されるように、カウンター２４８の内部カウントにおけるＭＳＢ（ＢＺ）と前の２ビットとが、ＤＡＣ２４９に出力される。ＤＡＣ２４９は、カウンター２４８からビットを受信して、変調信号ＵＭＯＤ２４１を出力する。一例において、変調信号ＵＭＯＤ２４１は、ステップ状三角波形、若しくはステップ状のこぎり波形、または、あらゆる他のステップ状波形であり得る。しかし、任意の数のビットが、ＤＡＣ２４９へ出力され得ることが理解されるべきである。出力されるビットの数は、変調信号ＵＭＯＤ２４１の粒度に対応し得る。例えば、変調信号ＵＭＯＤ２４１がステップ状波形である場合、カウンター２４８により出力されるビットの数は、変調信号ＵＭＯＤ２４１のステップ数に対応し得る。一例において、１ステップは、１６スイッチングサイクルを含み得る。一例において、３ビットは、８ステップに対応する。加えて、使用されるビット数は、さらに、変調信号ＵＭＯＤ２４１の周期ＮＴＳＹＳを決定し得、Ｎは、変調信号ＵＭＯＤ２４１のステップとスイッチングサイクル数とを乗算することを含む。例えば、３ビットは、システムクロック周期ＴＳＹＳの（８×１６）倍の期間に対応する。
【００２３】
図３Ａ及び図３Ｂは、図２に関連して示される変調回路と変調信号との一例であり得る、例示的な変調回路３４０と、結果として得られる変調信号ＵＭＯＤ３４１とを示す。示される例において、変調回路３４０は、変調信号ＵＭＯＤ３４１として、ステップ状のこぎり波を出力する。変調回路３４０は、カウンター３４８とＤＡＣ３４９とを含むものとして図示される。カウンター３４８は、システムクロック３４３を受信するように接続し得、システムクロック３４３に応答して、そのカウント値インクリメントまたはデクリメントする。図示されるように、カウンターは、Ｚビットカウンターであり、そのカウント値は、ＤＡＣ３４９に出力される。ＤＡＣ３４９は、いくつかの電流源（３５８、３６０、及び３６２）とスイッチ（３５９、３６１、及び３６３）とを含むものとして図示される。電流源の値は、それに関連するカウンター３４８のビットに応じて重み付けされる。例えば、スイッチ３５９は、ビットＢＺによって制御され、関連する電流源３５８は、値
2016201985.tif 000003
をもつ。スイッチ３６１は、ビットＢＺ−１により制御され、関連する電流源３６０は、値
2016201985.tif 000004
をもつ。スイッチ３６３は、ビットＢＺ−２によって制御され、関連する電流源３６２は、値
2016201985.tif 000005
をもつ。従って、電流源３５８の値は、電流源３６０の値の２倍であり、以降も同様である。一例において、スイッチ（３５９、３６１、及び３６３）により受信される論理ハイ値は、閉状態の（または、言い換えると、有効化された）スイッチに対応し得、論理ロー値の場合は逆となる。図示されるように、変調信号ＵＭＯＤ３４１が、スイッチ（３５９、３６１、及び３６３）が閉状態にある電流源（３５８、３６０、及び３６２）の合計となるように、電流源（３５８、３６０、及び３６２）が接続される。
【００２４】
図３Ｂは、図３Ａの変調回路３４０の場合に出力された変調信号ＵＭＯＤ３４１を示す。ビット（ＢＺ−２）３６８、（ＢＺ−１）３６６、及びＢＺ３６４がすべて、論理ローである場合、スイッチ（３５９、３６１、及び３６３）が開状態になり、さらに、変調信号ＵＭＯＤ３４１が実質的にゼロとなる。システムクロック３４３に応答して、カウンター３４８がインクリメントするとき、各ビットもインクリメントし、スイッチ（３５９、３６１、及び３６３）が、それぞれ、開状態及び閉状態になる。加えて、変調信号ＵＭＯＤ３４１の各ステップは、変調信号ＵＭＯＤ３４１の値を実質的に
2016201985.tif 000006
ぶん増やす。変調信号ＵＭＯＤ３４１の最大値は、振幅Ｘ％ＬＩＭ＿１であり、
2016201985.tif 000007
である。変調信号ＵＭＯＤ３４１のグラフの下方のビット（ＢＺ−２）３６８、（ＢＺ−１）３６６、及びＢＺ３６４の表は、変調信号ＵＭＯＤ３４１の各値に対するビット（ＢＺ−２）３６８、（ＢＺ−１）３６６、及びＢＺ３６４の値を示す。
【００２５】
図４Ａ及び図４Ｂは、図２に関連して示される変調回路と変調信号との一例であり得る、例示的な変調回路４４０と結果として得られる変調信号ＵＭＯＤ４４１とを示す。図４Ａの変調回路４４０は、図３Ａと同様であるが、カウンター４４８は、（Ｚ＋１）ビットカウンターであり、変調回路４４０は、さらに、論理回路４９０を含む。変調回路４４０は、変調信号ＵＭＯＤ４４１としてステップ状三角波形を出力する。論理回路４９０は、ビット（ＢＺ−２）４６８と（ＢＺ−１）４６６とＢＺ４６４と（ＢＺ＋１）４９２とを受信することと、ビット（ＣＺ−２）と（ＣＺ＋１）とＣＺとを出力することとを行うように接続されており。本例の場合、ビット（ＢＺ＋１）は、ＭＳＢである。ビット（ＢＺ＋１）４９２が論理ローである場合、ビット（ＣＺ−２）と（ＣＺ＋１）とＣＺとが、それぞれ、ビット（ＢＺ−２）４６８、（ＢＺ−１）４６６、及びＢＺ４６４に実質的に等しい。従って、ビット（ＢＺ＋１）４９２が論理ローである場合、ビット（ＣＺ−２）と（ＣＺ＋１）とＣＺとが、（０，０，０）からカウントアップし、変調信号ＵＭＯＤ４４１が、変調信号ＵＭＯＤ３４１と同様になる。ビット（ＢＺ−１）が論理ハイである場合、論理回路４９０は、ビット（ＢＺ−２）４６８と（ＢＺ−１）４６６とＢＺ４６４とを反転させ、出力されるビット（ＣＺ−２）と（ＣＺ＋１）とＣＺとが実質的にビット（ＢＺ−２）４６８と（ＢＺ−１）４６６とＢＺ４６４とを反転させたものとなる。従って、ビット（ＣＺ−２）と（ＣＺ＋１）とＣＺとが、（１、１、１）からカウントダウンし、変調信号ＵＭＯＤ４４１が減少する。変調信号ＵＭＯＤ３４１のグラフの下方のビット（ＢＺ−２／ＣＺ−２）４６８、（ＢＺ−１／ＣＺ−１）４６６、（ＢＺ／ＣＺ）４６４、及び（ＢＺ＋１）４９２の表は、変調信号ＵＭＯＤ４４１の各値に対する各ビットの値を示す。変調信号ＵＭＯＤ４４１の結果として得られる波形は、図３Ｂに示す変調信号と同様であるが、周期は、実質的に１６×Ｎ×ＴＳＹＳ、すなわち、図３Ｂに示す変調信号の周期の２倍である。変調信号ＵＭＯＤ４４１の各ステップは、変調信号ＵＭＯＤ４４１の値を実質的に
2016201985.tif 000008
ぶん増加または減少させる。変調信号ＵＭＯＤ４４１の最大値は、振幅Ｘ％ＬＩＭ＿１であり、
2016201985.tif 000009
である。
【００２６】
図５は、図１Ａ及び図２に関連して説明されたコントローラーと同様の、他の例示的なコントローラー５３０を示す。しかし、図示されたコントローラー５３０は、ジッタ信号ＵＪＴＲ５７１を出力するジッタ発生器５７０をさらに含む。出力されるジッタ信号ＵＪＴＲ５７１は、電力スイッチのスイッチング周波数に継続的にジッタを発生させることに使用され得る。一例において、ジッタ発生器５７０は、ジッタ信号ＵＪＴＲ５７１を生成して、電源の電磁妨害（ＥＭＩ）放射、特に、電源のＥＭＩ放射の大きさを低減する。周波数ジッタは、スイッチング周波数の高調波におけるエネルギーを広げて、いくつかの種類のＥＭＩ放射の大きさを低減させることに使用され得る。
【００２７】
示される例において、ジッタ信号ＵＪＴＲ５７１は、イネーブル回路５２７で導入され得、さらに、周波数にジッタを発生させ得、これにより、イネーブル信号ＵＥＮ５２９のパルスの生成を可能にする。ジッタ信号ＵＪＴＲ５７１は、算術演算素子５３８を介して初期電流限界値ＵＰＬ５３５にも導入され得る。本例の場合、初期電流限界値ＵＰＬ５３５は、ジッタ信号ＵＪＴＲ５７１により継続的に変調され得、電力変換装置が軽負荷状態である場合、変調信号ＵＭＯＤ５４１によりさらに変調され得る。加えて、ジッタ信号は、システムクロック５４３の周波数にジッタを発生させる発振器５５０にも導入され得る。
【００２８】
本発明に関して示された例についての上記の説明は、要約で説明されている事項を含め、網羅的であることも、開示されている形態そのものに限定されることも意図されていない。本発明の特定の実施形態及び例は、本明細書において例示を目的として説明されており、本発明のより広い趣旨および範囲から逸脱することなく、様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力領域値、時間などは、説明のために提示されること、及び、本発明の教示に従った他の実施形態および実施例において他の値が使用され得ることが理解される。
【００２９】
実施形態
本発明は、添付された請求項で規定されるが、本発明は、さらに（代替的に）、以下の実施形態に従って規定され得ることが理解されるべきである。
【００３０】
１．電力スイッチを備える電力変換装置で使用されるコントローラーであって、
電力スイッチにより伝導されるスイッチ電流を表す電流検出信号と電流限界値とを比較するように接続された比較器であって、
スイッチ電流が電流限界値に達したか否かを表す比較器出力信号を当該比較器が出力する、
当該比較器と、
電力変換装置の出力を表すフィードバック信号と比較器出力信号とを受信するように接続されている駆動回路であって、
比較器出力信号に応答して、電力スイッチのスイッチングを制御して電力変換装置の出力を調節する駆動信号を生成するように当該駆動回路が接続されており、
スイッチ電流が電流限界値に達した場合、当該駆動回路が電力スイッチをオフに切り替える、
当該駆動回路と、
フィードバック信号を受信して初期電流限界値信号を生成するように接続された電流限界値生成器であって、
電流限界値が、初期電流限界値に応答する、
当該電流限界値生成器と、
電力変換装置の軽負荷状態の出力と検出とをすることと、軽負荷信号を出力することとを行うように接続された軽負荷検出回路と、
軽負荷状態を示す軽負荷信号に応答して、変調信号を出力することと、初期電流限界値を変調することとを行うように接続された電流限界値変調回路と、
を備えるコントローラー。
【００３１】
２．軽負荷状態が検出されない場合、電流限界値が実質的に初期電流限界値であり、
軽負荷状態が検出された場合、電流限界値が実質的に、変調信号により変調された電流限界値である、
実施形態１のコントローラー。
【００３２】
３．軽負荷検出回路は、初期電流限界値が閾値未満である場合、軽負荷状態であると判定する、
実施形態１のコントローラー。
【００３３】
４．初期電流限界値信号が、複数の異なる値の１つであり得る、
実施形態１のコントローラー。
【００３４】
５．軽負荷検出回路は、初期電流限界値が複数の異なる値の最小値である場合、軽負荷状態であると判定する、
実施形態４のコントローラー。
【００３５】
６．変調回路が、最小でも、初期電流限界値の大きさの５％ぶん初期電流限界値を変調する、
実施形態１のコントローラー。
【００３６】
７．変調回路が、初期電流限界値の大きさの実質的に１５％ぶん初期電流限界値を変調する、
実施形態１のコントローラー。
【００３７】
８．変調回路が、初期電流限界値の大きさの５〜４０％の波形であり得る、または、初期電流限界値の大きさの５〜４０％の振幅距離をもち得る、
実施形態１のコントローラー。
【００３８】
９．変調回路が、三角波形、または、のこぎり波形であり得る、
実施形態８のコントローラー。
【００３９】
１０．変調回路が、
クロック信号を受信することと、クロック信号に応答してカウントをインクリメントまたはデクリメントすることとを行うように接続されたカウンターをさらに備え、
変調信号が、カウントのインクリメントまたはデクリメントに応答する
実施形態１のコントローラー。
【００４０】
１１．コントローラーが、
変調信号と初期電流限界値とを受信することと、電流限界値を出力することとを行うように接続された算術演算素子であって、
電流限界値が、変調信号と初期電流限界値との算術演算に応答する、
当該算術演算素子と、
軽負荷信号によって制御されるように接続されたスイッチであって、
当該スイッチがオンである場合、算術演算素子が変調信号を受信し得る、
当該スイッチと、
をさらに備える、実施形態１のコントローラー。
【００４１】
１２．算術演算素子が、端末装置である、
実施形態１０のコントローラー。
【００４２】
１３．変調信号が、デジタルステップ信号であり得る、
実施形態１のコントローラー。
【００４３】
１４．コントローラーが、ジッタ信号を出力するように接続されたジッタ発生器をさらに含み、
ジッタ発生器が、電力スイッチのスイッチング周波数を変調し得る、
実施形態１のコントローラー。
【００４４】
１５．ジッタ信号が、算術演算素子により、または、クロック信号を生成するように接続された発振器により受信され得る、
実施形態１３のコントローラー。
【００４５】
１６．コントローラーが、フィードバック信号を受信することと、イネーブル信号を出力することとを行うように接続されたイネーブル回路をさらに含み、
イネーブル回路が、電力スイッチをオンに切り替えることを判定し得る、
実施形態１３のコントローラー。
【００４６】
１７．ジッタ信号が、イネーブル回路により受信され得る、
実施形態１５のコントローラー。
【００４７】
１８．電力スイッチを備えるスイッチング電力変換装置用のコントローラーであって、
電力スイッチにより伝導される電流を表す電流検出信号と電流限界値とを比較することと、電力スイッチにより伝導される電流が電流限界値を上回ったことを示す比較に応答して、それを示す信号を出力することとを行う比較器と、
電流限界値を上回る電流を示す信号に応答して電力スイッチをオフ状態に切り替える電力スイッチ駆動回路と、
スイッチング電力変換装置における軽負荷を検出することと、それに応答して軽負荷信号を出力することとを行うように接続された軽負荷検出回路と、
スイッチング電力変換装置における軽負荷を示す軽負荷信号に応答して、電流限界値を変調する電流限界値変調回路と、
を備えるコントローラー。
【００４８】
１９．軽負荷が、全負荷での電力消費の実質的に２５％未満の電力消費を有する負荷である、
先行するいずれか１つの実施形態のコントローラー。
【００４９】
２０．電流限界値変調回路が、電流限界値を少なくとも５％ぶん変調する、
先行するいずれか１つの実施形態のコントローラー。
【００５０】
２１．軽負荷検出回路が、事前変調された電流限界値が閾値未満であることに応答して、軽負荷を検出する、
先行するいずれか１つの実施形態のコントローラー。
【００５１】
２２．閾値が、電流限界値の最大値より実質的に５０％小さい、
実施形態２１のコントローラー。
【００５２】
２３．電力スイッチ駆動回路により出力される電力スイッチ駆動信号のスイッチング周波数を変調するように接続された周波数変調回路をさらに備え、
駆動信号のスイッチング周波数は、電力スイッチがいつオフ状態からオン状態に切り替わるか規定する、
先行するいずれか１つの実施形態のコントローラー。
【００５３】
２４．コントローラーが、フィードバック信号に応答して事前変調電流限界値を生成する電流限界値生成回路をさらに備え、
電流限界値変調回路が、
変調信号を生成する変調回路と、
変調信号と事前変調電流限界値とを受信するように接続された算術演算回路であって、
当該算術演算回路が、変調信号を使用して事前変調電流限界値を変調し、変調電流限界値を生成する、
当該算術演算回路と、
を備える、
先行するいずれか１つの実施形態のコントローラー。
【００５４】
２５．変調回路が、
クロック信号を出力するように接続された発振器と、
クロック信号を受信することと、クロック信号に応答して、カウントをインクリメントまたはデクリメントすることとを行うように接続されたカウンターと、
を備え、
変調信号が、カウントのインクリメントまたはデクリメントに応答する、
実施形態２３のコントローラー。
【００５５】
２６．フィードバック信号に応答して、電流限界値生成回路が、事前変調電流限界値を複数の異なる値の１つに設定する、
実施形態２３〜２４のいずれか１つのコントローラー。
【００５６】
２７．軽負荷検出回路は、事前変調電流限界値が複数の異なる値の１つの最小値に設定された場合、軽負荷であると判定する、
実施形態２５のコントローラー。
【００５７】
２８．電流限界値生成回路が、イネーブル回路により生成されたイネーブル信号に応答して、事前変調電流限界値を生成し、
イネーブル回路が、フィードバック信号に応答して、電力スイッチを有効化するか判定する、
実施形態２３〜２４のいずれか１つのコントローラー。
【００５８】
２９．コントローラーが、周波数変調回路を備え、
周波数変調回路が、ジッタ信号を生成するジッタ発生器を備える、
実施形態２３〜２５または２７のいずれか１つのコントローラー。
【００５９】
３０．算術演算回路が、ジッタ信号を受信することと、ジッタ信号と変調信号との両方を使用して事前変調電流限界値を変調することとを行うように接続されている、
実施形態２８のコントローラー。
【００６０】
３１．発振器が、ジッタ信号を受信することと、ジッタ信号を使用してクロック信号を変調することとを行うように接続されている、
実施形態２８のコントローラー。
【００６１】
３２．イネーブル回路が、ジッタ信号を受信することと、ジッタ信号を使用してイネーブル信号を変調することとを行うように接続されている、
実施形態２８のコントローラー。
【００６２】
３３．電力スイッチを備えるスイッチング電力変換装置用のコントローラーであって、
電力スイッチに対する駆動信号のスイッチング周波数を変調するように接続された周波数変調回路であって、
駆動信号のスイッチング周波数が、電力スイッチがいつオフ状態からオン状態に切り替わるか規定する、
当該周波数変調回路と、
電流限界値を変調する電流限界値変調回路であって、
電流限界値が、電力スイッチがいつオン状態からオフ状態に切り替わるか規定する、
当該電流限界値変調回路と、
を備えるコントローラー。
【００６３】
３４．スイッチング電力変換装置における軽負荷を検出することと、それに応答して、軽負荷信号を出力することとを行うように接続された軽負荷検出回路と、
軽負荷信号に応答して電流限界値の変調をオンとオフとに切り替えるスイッチと、
をさらに備える、実施形態３３のコントローラー。
【００６４】
３５．軽負荷が、全負荷での電力消費の実質的に２５％の電力消費を有する負荷である、
実施形態３４のコントローラー。
【００６５】
３６．軽負荷検出回路が、事前変調された電流限界値が閾値未満であることに応答して、軽負荷を検出する、
先行するいずれか１つの実施形態のコントローラー。
【００６６】
３７．電流限界値変調回路が、
変調信号を生成する変調回路と、
変調信号と事前変調電流限界値とを受信するように接続された算術演算回路であって、
当該算術演算回路が、変調信号を使用して事前変調電流限界値を変調して変調電流限界値を生成する、
当該算術演算回路と、
を備える、実施形態３３〜３６のいずれか１つのコントローラー。
【００６７】
３８．変調回路が、
クロック信号を出力するように接続された発振器と、
クロック信号を受信することと、クロック信号に応答して、カウントをインクリメントまたはデクリメントすることとを行うように接続されたカウンターと、
を備え、
変調信号が、カウントのインクリメントまたはデクリメントに応答する、
実施形態３７のコントローラー。
【００６８】
３９．フィードバック信号に応答して、電流限界値生成回路が、事前変調電流限界値を複数の異なる値の１つに設定する、
実施形態３７〜３８のいずれか１つのコントローラー。
【００６９】
４０．周波数変調回路が、ジッタ信号を生成するジッタ発生器を備える、
実施形態３７〜３９のいずれか１つのコントローラー。
【００７０】
４１．算術演算回路が、ジッタ信号を受信することと、ジッタ信号と変調信号との両方を使用して事前変調電流限界値を変調することとを行うように接続されている、
実施形態４０のコントローラー。
【００７１】
４２．発振器が、ジッタ信号を受信することと、ジッタ信号を使用してクロック信号を変調することとを行うように接続されている、
実施形態４０のコントローラー。
【図１Ａ】
2016201985.tif 000010
【図１Ｂ】
2016201985.tif 000011
【図１Ｃ】
2016201985.tif 000012
【図２】
2016201985.tif 000013
【図３】
2016201985.tif 000014
【図４】
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【図５】
2016201985.tif 000016
【外国語明細書】
LOAD RESPONSIVE JITTER
CROSS-REFERENCE TO RELATED APPLICATION
[0001]   This application claims the benefit of U.S. Provisional Application No.  62/145,820, filed April 10, 2015, the contents of which are incorporated herein by reference.
BACKGROUND INFORMATION
Field of the Disclosure
[0002]   The present invention relates generally to controlling a power converter.  More specifically, examples of the present invention are related to controlling switch mode power converters under varying load conditions. 
Background
[0003]   Electronic devices (such as cell phones, tablets, laptops, etc.) use power to operate.  Switched mode power converters are commonly used due to their high efficiency, small size, and low weight to power many of today’s electronics.  Conventional wall sockets provide a high voltage alternating current.  In a switching power converter, a high voltage alternating current (ac) input is converted to provide a well-regulated direct current (dc) output through an energy transfer element to a load.  In operation, a switch is turned ON and OFF to provide the desired output by varying the duty cycle (typically the ratio of the on time of the switch to the total switching period), varying the switching frequency, or varying the number of on/off pulses per unit time of the switch in a switched mode power converter.
BRIEF DESCRIPTION OF THE DRAWINGS
[0004]   Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0005]   FIG. 1A is a block diagram that illustrates an example power conversion system that receives an input voltage to produce an output voltage and an output current at a load in accordance with the teachings of the present invention.
[0006]   FIG. 1B illustrates a timing diagram of an example switch current for various modes of operation in an example power converter in accordance with the teachings of the present invention.
[0007]   FIG. 1C illustrates a timing diagram of an example modulation signal, an initial current limit, and a resultant current limit when an example light load sense circuit determines that the power conversion system is in a light load in accordance with the teachings of the present invention.
[0008]   FIG. 2 illustrates an example controller that may be included in an example power converter in accordance with the teachings of the present invention.
[0009]   FIG. 3A illustrates an example modulation circuit that may be included in an example controller of an example power converter in accordance with the teachings of the present invention.
[0010]   FIG. 3B illustrates an example resultant modulation signal that may be included in an example modulation circuit in accordance with the teachings of the present invention.
[0011]   FIG. 4A illustrates another example modulation circuit that may be included in an example controller of an example power converter in accordance with the teachings of the present invention.
[0012]   FIG. 4B illustrates an example resultant modulation signal that may be included in an example modulation circuit in accordance with the teachings of the present invention.
[0013]   FIG. 5 illustrates another example controller that may be included in an example power converter in accordance with the teachings of the present invention.
[0014]   Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0015]   In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention.  In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0016]   Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality.  In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0017]   In examples of the present invention, the controller for a power converter may sense whether the power converter is in a light load condition.  If the power converter is in a light load condition, the switching frequency may be within the audible noise range.  Once the controller senses the light load condition, the controller may modulate the switching frequency of the power switch such that the switching frequency is no longer within the audible noise range.  In one example, the power switch turns ON and doesn’t turn OFF until the current conducted by the power switch (referred to as the switch current) has reached the current limit.  The switching frequency of the power switch may be modulated by modulating the current limit.  Further, the current limit is modulated such that the resultant modulated switching frequency is outside of the audible noise range.  In one example, 15% modulation of the current limit may result in approximately 30% modulation of the switching frequency of the power switch.  The controller may further determine whether the power converter is in a light load condition from the pre-modulated current limit.  If the pre-modulated current limit is less than a threshold, then the controller determines that the power converter is in a light load condition.  In another example, the pre-modulated current limit may be selected from a list of current limit values.  If the pre-modulated is the smallest of the current limit values, then the controller may determine that the power converter is in the light load condition.
[0018]   FIG. 1A illustrates an example power conversion system 100 that receives an input voltage VIN 106 to produce an output voltage VO 120 and an output current IO 122 at a load 124.  In one example, the input voltage VIN 106 is a rectified and filtered ac input voltage VRECT 102 received from an input voltage source (not shown).  Input voltage VIN 106 and output voltage VO 120 are positive with respect to an input return 108. Power conversion system 100 includes a power converter 110 that is controlled by a controller 130 to regulate an output, such as an output current IO 122, an output voltage VO 120, or both.  Power converter block 110 typically includes at least one power switch S1 112, at least one energy transfer element 114, and at least one capacitor 116. Power switch S1 112 may also be referred to as a primary switch.  Power conversion system 110 can be configured to be one of many variants of a buck converter by arranging the switches, energy transfer elements, and capacitors of power converter block 110 accordingly.  It should be appreciated that any number of topologies for a power converter may benefit from the teachings of the present invention. 
[0019]   The controller 130 is coupled to receive a switch current sense signal 147 which is representative of the switch current conducted by the power switch S1 112. Controller 130 is also coupled to receive the feedback signal UFB 128 which is representative of the output (output voltage VO 120, output current IO 122, or both) of the power converter.  The controller 130 outputs the drive signal 133 to control switching of the power switch S1 112 in response to the feedback signal UFB 128 and the switch current sense signal 147.  The feedback signal UFB 128 may be received from a sense circuit 126.  As illustrated in FIG. 1A, the controller 130 includes a drive circuit 132, comparator 146, current limit generator 134, light load sense circuitry 136, and a modulation circuit 140.  The controller 130 may also further include an oscillator 150, a secondary switch 144, and an arithmetic operator 138.
[0020]   In the illustrated example, controller 130 is shown as a single controller, however the elements shown in controller 130 may be in a separate primary controller, a secondary controller, or both.  Primary controller controls the switching of the primary switch (such as power switch S1 112), while the secondary controller controls the switching of the secondary switch.  A synchronous rectifier may be implemented on the secondary side of the power supply.  The primary controller and secondary controller may communicate via communication link.  In one example, primary controller and secondary controller may be formed as part of an integrated circuit that is manufactured as either a hybrid or monolithic integrated circuit, which is shown as controller 130. In one example, the primary switch 112 may also be integrated in a single integrated circuit package with controller 130.  In another example, the secondary switch may be integrated in a single integrated circuit package with controller 130.  However, in another example, it should be appreciated that both the primary controller and the secondary controller need not be included in a single controller package, and for example may be implemented in separate controller packages.  In addition, in one example, primary controller and secondary controller may be formed as separate integrated circuits.
[0021]   The drive circuit 132 and the current limit generator 134 are coupled to receive the feedback signal UFB 128.  The drive circuit 132 may control switching of the power switch 112 in response to the feedback signal UFB 128.  For example, the drive circuit 132 may output the drive signal 133 to control the on-time, off-time, switching frequency, or the number of pulses per unit time of the power switch 112. The drive signal may be a rectangular pulse waveform with varying lengths of logic high and logic low value and the time between leading edges may be referred to as the switching period TSW.  The switching period TSW may be much smaller than the ac line period TAC.   In addition, the drive circuit 132 may receive the output of current limit comparator 146.  As illustrated, current limit comparator 146 is coupled to receive the switch current ISW 118 (at its inverting input) through the switch current sense signal 147 and the current limit ULIM 145 (at its non-inverting input).  When the switch current ISW 118 has reached the current limit ULIM 145, the drive circuit 132 outputs the drive signal 133 to turn off the power switch 112 (as further illustrated in FIG. 1B).  The current limit generator 134 may determine an initial current limit UPL 135 for the controller 130 in response to the feedback signal UFB 128.  In one example, when the controller is not in a light load condition, the current limit ULIM 145 is substantially the initial current limit UPL 135.  
[0022]   The controller 130 may also optionally include an enable circuit 127 (illustrated in dashed lines) which may receive the feedback signal UFB 128 and output the enable signal UEN 129.  The enable signal UEN 129 provides information to the controller 130 to enable or disable the power switch 112.  Further, the enable signal UEN 129 may include one or more enable events, which cause the power switch 112 to be enabled (or disabled). For example, the power switch 112 may be enabled (i.e., turned ON) when an enable event in enable signal UEN 129 is received.  In one example, the enable circuit 127 outputs enable signal UEN 129, which in one example is a rectangular pulse waveform with pulse lengths.  An enable event in enable signal UEN 129 may be a pulse or a series of pulses that enable (or disable) the power switch 112.  The drive circuit 132 may output the drive signal 133 in response to the enable signal UEN 129.  In one example, when the drive circuit 132 receives an enable pulse from the enable signal UEN 129, the drive circuit 132 turns ON the power switch 112.  Further, the current limit generator 134 may determine the value of the initial current limit UPL 135 in response to the enable signal 129.  In one example, the current limit generator 134 may determine the value of the initial current limit signal UPL 135 in response to the frequency of (or the amount of time between) enable pulses in the enable signal UEN 129.  
[0023]    The light load sense circuit 136 is coupled to receive the initial current limit signal UPL 135 and a threshold UTH 137.  In the example shown in FIG. 1A, the light load sense circuit 136 is shown as a comparator 136 and the threshold UTH 137 is received at its non-inverting input while the initial current limit signal UPL 135 is received at its inverting input.  The light load sense circuit 136 determines if the power conversion system 100 is in a light load condition when the initial current limit signal UPL 135 is less than the threshold UTH 137.  As illustrated, the output of the light load sense circuit 136 is the light load signal ULL 142 which may be logic high when the initial current limit signal UPL 135 is less than the threshold UTH 137 and logic low otherwise.  In one example, the threshold may be substantially equal to 50% of the maximum value of the initial current limit UPL 135.
[0024]   The modulation circuit 140 is coupled to output a modulation signal UMOD 141 and modulates the initial current limit UPL 135 when the light load sense circuit 136 determines that the power conversion system is in a light load condition.  As illustrated, the modulation circuit 140 may receive a system clock 143 from an oscillator 150 and the system clock 143 has period TSYS.  The modulation circuit 140 may output the modulation signal UMOD 141 in response to the system clock 143.  In one example, the modulation signal UMOD 141 may be a sawtooth or triangle waveform with a period substantially equal to N*TSYS.  In one example, the value of N may be 8*16. The value of N represents the number of times the system period is modulated and how many cycles per period. The amplitude swing of the modulation signal UMOD 141 may be X% of the value of the initial current limit UPL 135.  In one example, the value for X% may be 15%.  In another example, the range for X may be between 5% and 40%.  Further, the modulation signal UMOD 141 may be a stepped sawtooth or stepped triangular waveform as illustrated in FIGS. 3B and 4B.  However, it should be appreciated that any waveform may be used as the modulation signal UMOD 141 if the waveform has sufficient amplitude swing.  
[0025]   Further included in controller 130 may be secondary switch 144 and the arithmetic operator 138.  The arithmetic operator is coupled to receive the initial current limit signal UPL 135.  In one example, the arithmetic operator may be a terminal.  The arithmetic operator further receives the modulation signal UMOD 141 when the secondary switch 144 is closed or conducting.  The light load signal ULL 142 outputted by the light load sense circuit 136 may control switching of the switch S2 144.  When the light load signal ULL 142 indicates that the power conversion system 100 is in a light load condition, the secondary switch 144 is ON (in other words closed or conducting) and the modulation signal UMOD 141 may be received by the arithmetic operator 138.  When the light load signal ULL 142 does not indicate that the power conversion system 100 is in a light load condition, the secondary switch 144 is OFF (in other words not conducting or open) and the arithmetic operator 138 does not receive the modulation signal UMOD 141.  In one example, the arithmetic operator 138 may perform any number of arithmetic functions (addition, subtraction, multiplication, division) to the modulation signal UMOD 141 and the initial current limit signal UPL 135 to output the current limit ULIM 145.  However, when the arithmetic operator 138 does not receive the modulation signal UMOD 141 (because the light load sense circuit 136 did not sense a light load condition), the outputted current limit ULIM 145 is substantially the initial current limit UPL 135.  In one example, the arithmetic operator 138 may add the modulation signal UMOD 141 to the initial current limit UPL 135 when a light load condition is sensed.
[0026]   FIG. 1B illustrates a timing diagram 101 of an example switch current ISW 118 for various modes of operation, in particular continuous conduction mode (CCM) and discontinuous conduction mode (DCM).  During any switching period TSW 152, the primary switch 112 may conduct in response to the drive signal 133.  The switching period TSW 152 may be separated into two sections of time: the on-time tON 150 and the off-time tOFF 151.  Switch on-time tON 150 denotes the portion of the switching period TSW 152 where the switch S1 112 may conduct.  Switch off-time tOFF 151 denotes the remaining portion of the switching period TSW 152 when the primary switch 112 cannot conduct.  The current waveform of FIG. 1B illustrates two fundamental modes of operation.  The trapezoidal shape on the right side of the figure is characteristic of continuous conduction mode (CCM) whereas the triangular shape on the left side of the figure is characteristic of discontinuous conduction mode (DCM).  During CCM, the switch current ISW 118 is substantially non-zero immediately after the start of the switch on-time tON 150.  At DCM, the switch current ISW 118 is substantially zero immediately after the beginning of the switch on-time tON 150.  During the switch off-time tOFF 151, the switch current ISW 118 is substantially zero for both CCM and DCM.  In addition, the switch 118 may turn OFF once the switch current reaches the current limit ULIM 135.  In addition, it should be noted that the minimum switching period TSW 152 may be substantially equal to the period of the system clock TSYS. 
[0027]   FIG. 1C illustrates a timing diagram 103 of an example modulation signal UMOD 141, initial current limit  UPL 135 and the resultant current limit ULIM 145 when the light load sense circuit 136 determines that the power conversion system 100 is in a light load condition (i.e., secondary switch 144 is conducting).  In the example shown, the modulation signal UMOD 141 is a sawtooth waveform with a period of N*TSYS 154 (N times the period of the system clock 143) and an amplitude swing 156 substantially equal to X% of the value of the initial current limit  UPL 135.  In the example shown, the minimum value of the modulation signal UMOD 141 is substantially zero.  The initial current limit UPL 135 is illustrated as a constant non-zero value.  For the example of FIG. 1C, the arithmetic operator may add the modulation signal UMOD 141 to the initial current limit UPL  135 to output the current limit ULIM 145.  As such, the resultant current limit ULIM 145 is substantially a sawtooth waveform with a period of N(TSYS 154 and an amplitude swing 156 substantially equal to X% of the value of the initial current limit UPL  135.  The minimum value of the current limit ULIM 145 is substantially equal to the value of the initial current limit UPL 135 (which is shown as a non-zero value).  
[0028]   FIG. 2 illustrates an example controller 230 which may be one example of controller 130.  The controller 230 is similar to controller 130 however the modulation circuit 240 is illustrated as including a counter 248 and digital to analog converter (DAC) 249.  In addition, the current limit generator 234 may select the initial current limit UPL  235 from one of a plurality of values and the light load sense circuit may output a light load signal ULL 239 when the initial current limit UPL 235 is the smallest of the plurality of values.
[0029]   Current limit generator 234 may select the initial current limit UPL 235 from a plurality of values in response to the feedback signal UFB 228 or alternatively the enable signal  UEN 229.  In the example shown, the current limit generator 234 may have M number of values, listed as LIM_1, LIM_2, and up to LIM_M.  The light load signal ULL 239 may determine a light load condition (and output a logic high value) when the initial current limit UPL 235 is substantially equal to the value LIM_1 (illustrated as the lowest value of the plurality of values).  Otherwise, the light load sense signal ULL 239 does not indicate a light load condition (and is logic low).  However, it should be appreciated that the light load signal ULL 239 may be logic high when the initial current limit UPL  235 is substantially equal to more than one of the plurality of values (such as LIM_1 and LIM_2) if the selected plurality of values indicate a light load condition of the power conversion system.
[0030]   The modulation circuit 240 is illustrated as including counter 248 and DAC 249.  The counter 248 may couple to receive the system clock 243 and increment or decrement its count value in response to the system clock 243.  As illustrated, the counter is a Z-bit counter and its count value is outputted to the DAC 249.  B1 is the least significant bit (LSB) of the counter 248 while BZ is the most significant bit (MSB).  As illustrated, the MSB (BZ) and prior 2 bits of the internal count of counter 248 are outputted to the DAC 249.  The DAC 249 receives the bits from the counter 248 and outputs the modulation signal UMOD 241.  In one example, the modulation signal UMOD 241 may be a stepped triangle or stepped sawtooth waveform or any other stepped waveform.  However, it should be appreciated that any number of bits may be outputted to the DAC 249.  The number of bits outputted may correspond to the granularity of the modulation signal UMOD 241.  For example, if the modulation signal UMOD 241 is a stepped waveform, the number of bits outputted by the counter 248 may correspond to the number of steps of the modulation signal UMOD 241. In one example, 1 step may include 16 switching cycles. In one example, 3 bits would correspond with 8 steps. In addition, the number of bits used may also determine the period NTSYS of the modulation signal UMOD 241, where N comprises of multiplying the steps of the modulation signal UMOD 241 to the number of switching cycles.  For example, 3 bits would correspond to a period of (8 *16) times the system clock period TSYS. 
[0031]   FIG. 3A and FIG. 3B illustrate an example modulation circuit 340 and resultant modulation signal UMOD 341 which may be one example of the modulation circuit and modulation signal shown with respect to FIG. 2.  For the example shown, modulation circuit 340 outputs a stepped sawtooth waveform for the modulation signal UMOD 341.  The modulation circuit 340 is illustrated as including counter 348 and DAC 349.  The counter 348 may couple to receive the system clock 343 and increments or decrements its count value in response to the system clock 343.  As illustrated, the counter is a Z-bit counter and its count value is outputted to the DAC 349.  The DAC 349 is illustrated as including several current sources (358, 360, and 362) and switches (359, 361, and 363).  The values of the current sources are weighted depending on the bit of the counter 348 with which it is associated.  For example, switch 359 is controlled by bit BZ and the associated current source 358 has a value of
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Switch 361 is controlled to by bit BZ-1 and the associated current source 360 has a value of 
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Switch 363 is controlled by bit BZ-2 and the associated current source 362 has a value of 
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As such, the value of current source 358 is double the value of current source 360 and so on.  In one example, a logic high value received by the switches (359, 361, and 363) may correspond to a closed (or in other words enabled) switch and vice versa for a logic low value.  As illustrated, the current sources (358, 360, and 362) are coupled such that the modulation signal UMOD 341 is the sum of the current sources (358, 360, and 362) when the switches (359, 361, and 363) are closed.
[0032]   FIG. 3B illustrates the outputted modulation signal UMOD 341 for the modulation circuit 340 of FIG. 3A.  When bits (BZ-2) 368, (BZ-1) 366, and BZ 364 are all logic low, switches (359, 361, and 363) are open and the modulation signal UMOD 341 is substantially zero. As the counter 348 increments in response to the system clock 343, each bit also increments and the switches (359, 361, and 363) are opened and closed respectively.  In addition, each step of the modulation signal UMOD 341 increases the value of the modulation signal UMOD 341 by substantially
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The maximum value of the modulation signal UMOD 341 is the amplitude swing, X%LIM_1 and
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The table of bits (BZ-2) 368, (BZ-1) 366, and BZ 364 below the graph of the modulation signal UMOD 341 illustrates the value of bits (BZ-2) 368, (BZ-1) 366, and BZ 364 for each value of the modulation signal UMOD 341.
[0033]   FIG. 4A and FIG. 4B illustrate an example modulation circuit 440 and resultant modulation signal UMOD 441 which may be one example of the modulation circuit and modulation signal shown with respect to FIG. 2.  The modulation circuit 440 of FIG. 4A is similar to FIG. 3A, however the counter 448 is a (Z+1) bit counter and the modulation circuit 440 further includes a logic circuit 490.  The modulation circuit 440 outputs a stepped triangle waveform for the modulation signal UMOD 441. The logic circuit 490 is coupled to receive the bits (BZ-2) 468, (BZ-1) 466, BZ 464, and (BZ+1) 492 and output bits (CZ-2), (CZ+1) and CZ.  For this example, bit (BZ+1) is the MSB.  When bit (BZ+1) 492 is logic low, bits (CZ-2), (CZ+1) and CZ is substantially equal to the bits (BZ-2) 468, (BZ-1) 466, and BZ 464, respectively.  As such, when the bit (BZ+1) 492 is logic low, bits (CZ-2), (CZ+1) and CZ count up from (0, 0, 0) and the modulation signal UMOD 441 is similar to modulation signal UMOD 341.  When bit (BZ-1) is logic high, the logic circuit 490 inverts bits (BZ-2) 468, (BZ-1) 466, and BZ 464 and the outputted bits (CZ-2), (CZ+1) and CZ are substantially the inverse of bits (BZ-2) 468, (BZ-1) 466, and BZ 464.  As such, bits (CZ-2), (CZ+1) and CZ count down from (1, 1, 1) and the modulation signal UMOD 441 decreases.  The table of bits (BZ-2/CZ-2) 468, (BZ-1/CZ-1) 466, (BZ/CZ) 464, and (BZ+1) 492 below the graph of the modulation signal UMOD 341 illustrates the value of each bit for each value of the modulation signal UMOD 441.  The resultant waveform of the modulation signal UMOD 441 is similar to the modulation signal shown in FIG. 3B, however the period is substantially 16*N*TSYS, or double the period of the modulation signal shown in FIG. 3B.  Each step of the modulation signal UMOD 441 increases or decreases the value of the modulation signal UMOD 441 by substantially
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The maximum value of the modulation signal UMOD 441 is the amplitude swing, X%LIM_1 and
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[0034]   FIG. 5 illustrates another example controller 530 which is similar to the controllers discussed with respect to FIG. 1A and FIG. 2.  However, the controller 530 illustrated also includes a jitter generator 570 which outputs a jitter signal UJTR 571.  The outputted jitter signal UJTR 571 may be utilized to constantly jitter the switching frequency of the power switch.  In one example, the jitter generator 570 generates a jitter signal UJTR 571 to reduce the electromagnetic interference (EMI) emissions of the power supply, particularly the magnitude of the EMI emissions of the power supply.  Frequency jittering may be utilized to spread the energy in the harmonics of the switching frequency to reduce the magnitude of some types of EMI emissions.  
[0035]   In the example shown, the jitter signal UJTR 571 may be introduced at the enable circuit 527 and may jitter the frequency which enable pulses of the enable signal UEN 529 are generated.  The jitter signal UJTR 571 may also be introduced to the initial current limit UPL 535 through the arithmetic operator 538.  For this example, the initial current limit UPL 535 may be constantly modulated by the jitter signal UJTR 571 and further modulated by the modulation signal UMOD 541 when the power converter is in a light load condition.  In addition, the jitter signal may also be introduced to the oscillator 550 which would jitter the frequency of the system clock 543.  
[0036]   The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed.  While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
EMBODIMENTS
Although the present invention is defined in the attached claims, it should be understood that the present invention can also (alternatively) be defined in accordance with the following embodiments:
1.  A controller for use in a power converter comprising a power switch, the controller comprising:
a comparator coupled to compare a current sense signal representing a switch current conducted by the power switch with a current limit, wherein the comparator outputs a comparator output signal representative of whether the switch current has reached the current limit;
a drive circuit coupled to receive a feedback signal representative of an output of the power converter and the comparator output signal, the drive circuit coupled to generate a drive signal to control switching of the power switch to regulate an output of the power converter in response to the comparator output signal, wherein the drive circuit turns off the power switch when the switch current reaches the current limit;
a current limit generator coupled to receive the feedback signal and generate an initial current limit signal, wherein the current limit is responsive to the initial current limit;
a light load sense circuitry coupled to output and sense a light load condition of the power converter and output a light load signal; and
a current limit modulation circuitry coupled to output a modulation signal and modulate the initial current limit in response to the light load signal indicating a light load condition.
2.  The controller of embodiment 1, wherein the current limit is substantially the initial current limit when the light load condition is not sensed and wherein the current limit is substantially the current limit modulated by the modulation signal when the light load condition is sensed.
3.  The controller of embodiment 1, wherein the light load sense circuitry determines the light load condition when the initial current limit is less than a threshold.
4.  The controller of embodiment 1, wherein the initial current limit signal may be one of a plurality of discrete values.
5.  The controller of embodiment 4, wherein the light load sense circuitry determines the light load condition when the initial current limit is the lowest value of the plurality of discrete values.
6.  The controller of embodiment 1, wherein the modulation circuit modulates the initial current limit by a minimum of 5% of a magnitude of the initial current limit.
7.  The controller of embodiment 1, wherein the modulation circuit modulates the initial current limit by substantially 15% of a magnitude of the initial current limit.
8.  The controller of embodiment 1, wherein the modulation circuit may be a waveform or a with an amplitude distance of 5-40% of a magnitude of the initial current limit.
9.  The controller of embodiment 8, wherein the modulation circuit may be a triangular waveform or a sawtooth waveform.
10.  The controller of embodiment 1, wherein the modulation circuit further comprises:
a counter coupled to receive a clock signal and increment or decrement a count in response to the clock signal, wherein the modulation signal is responsive to the increment or decrement of the count.
11.  The controller of embodiment 1, wherein the controller further comprises:
an arithmetic operator coupled to receive the modulation signal and the initial current limit and output the current limit, wherein the current limit is responsive to an arithmetic operation of the modulation signal and the initial current limit; and
a switch coupled to be controlled by the light load signal, wherein the arithmetic operator may receive the modulation signal when the switch is ON.
12.  The controller of embodiment 10, wherein the arithmetic operator is a terminal.
13.  The controller of embodiment 1, wherein the modulation signal may be a digital step signal.
14.  The controller of embodiment 1, wherein the controller further includes a jitter generator coupled to output a jitter signal, wherein the jitter generator may modulate a switching frequency of the power switch.
15.  The controller of embodiment 13, wherein the jitter signal may be received by an arithmetic operator or an oscillator coupled to generate a clock signal.
16.  The controller of embodiment 13, wherein the controller further includes an enable circuit coupled to receive the feedback signal and output an enable signal, wherein the enable circuit may determine to turn ON the power switch.
17.  The controller of embodiment 15, wherein the jitter signal may be received by the enable circuit.
18.  A controller for a switch mode power converter that comprises a power switch, the controller comprising:
a comparator to compare a current sense signal representing current conducted by the power switch with a current limit and, in response to the comparison indicating that the current conducted by the power switch exceeds the current limit, output a signal indicative thereof;
power switch drive circuitry responsive to the signal indicative of the current exceeding the current limit to switch the power switch into an off-state;
light load sense circuitry coupled to sense a light load on the switch mode power converter and output a light load signal in response thereto;
current limit modulation circuitry to modulate the current limit in response to the light load signal indicating a light load on the switch mode power converter.
19.  The controller of any preceding embodiment, wherein a light load is a load having a power consumption less than substantially 25% of power consumption at full load.
20.  The controller of any preceding embodiment, wherein the current limit modulation circuitry modulates the current limit by at least 5%.
21.  The controller of any preceding embodiment, wherein the light load sense circuitry senses the light load in response to the pre-modulated current limit being less than a threshold.
22.  The controller of embodiment 21, wherein the threshold is substantially 50% less than a maximum value of the current limit.
23.  The controller of any preceding embodiment, further comprising frequency modulation circuitry coupled to modulate a switching frequency of a power switch drive signal output by the power switch drive circuitry, the switching frequency of the drive signal defining when the power switch is to switch from the off-state into the on-state.
24.  The controller of any preceding embodiment, wherein:
the controller further comprises current limit generation circuitry to generate a pre-modulation current limit responsive to a feedback signal; and
the current limit modulation circuitry comprises 
modulation circuitry to generate a modulation signal; and 
arithmetic operation circuitry coupled to receive the modulation signal and the pre-modulation current limit, the arithmetic operation circuitry to modulate the pre-modulation current limit with the modulation signal to generate the modulated current limit.
25.  The controller of embodiment 23, wherein the modulation circuitry comprises:
an oscillator coupled to output a clock signal; and 
a counter coupled to receive the clock signal and increment or decrement a count in response to the clock signal, 
wherein the modulation signal is responsive to the incrementing or decrementing of the count.
26.  The controller of any one of embodiments 23 to 24, wherein, responsive to the feedback signal, the current limit generation circuitry sets the pre-modulation current limit to one of a plurality of discrete values. 
27.  The controller of embodiment 25, wherein the light load sense circuitry determines a light load when the pre-modulation current limit is set to the smallest of one of the plurality of discrete values.
28.  The controller of any of embodiments 23 to 24, wherein the current limit generation circuitry generates the pre-modulation current limit in response to an enable signal generated by an enable circuit, wherein the enable circuit determines whether to enable the power switch in response to the feedback signal. 
29.  The controller of any one of embodiments 23 to 25 or 27, wherein:
the controller comprises frequency modulation circuitry;
the frequency modulation circuitry comprises a jitter generator to generate a jitter signal.
30.  The controller of embodiment 28, wherein the arithmetic operation circuitry is coupled to receive the jitter signal and to modulate the pre-modulation current limit with both the jitter signal and the modulation signal.
31.  The controller of embodiment 28, wherein the oscillator is coupled to receive the jitter signal and to modulate the clock signal with the jitter signal.
32.  The controller of embodiment 28, wherein the enable circuit is coupled to receive the jitter signal and to the modulate the enable signal with the jitter signal.
33.  A controller for a switch mode power converter that comprises a power switch, the controller comprising:
frequency modulation circuitry coupled to modulate a switching frequency of a drive signal for the power switch, the switching frequency of the drive signal defining when the power switch is to switch from an off-state into an on-state; and
current limit modulation circuitry to modulate a current limit, the current limit defining when the power switch is to switch from the on-state into the off-state.
34.  The controller of embodiment 33, further comprising:
light load sense circuitry coupled to sense a light load on the switch mode power converter and output a light load signal in response thereto;
a switch responsive to the light load signal to switch the modulation of the current limit on and off. 
35.  The controller of embodiment 34, wherein a light load is a load having a power consumption of substantially 25% of the power consumption at full load. 
36.  The controller of any preceding embodiment, wherein the light load sense circuitry senses the light load in response to the pre-modulated current limit being less than a threshold.
37.  The controller of any one of embodiments 33 to 36, wherein the current limit modulation circuitry comprises: 
modulation circuitry to generate a modulation signal; and 
arithmetic operation circuitry coupled to receive the modulation signal and the pre-modulation current limit, the arithmetic operation circuitry to modulate the pre-modulation current limit with the modulation signal to generate the modulated current limit.
38.  The controller of embodiment 37, wherein the modulation circuitry comprises:
an oscillator coupled to output a clock signal; and 
a counter coupled to receive the clock signal and increment or decrement a count in response to the clock signal, 
wherein the modulation signal is responsive to the incrementing or decrementing of the count.
39.  The controller of any one of embodiments 37 to 38, wherein, responsive to the feedback signal, the current limit generation circuitry sets the pre-modulation current limit to one of a plurality of discrete values. 
40.  The controller of any one of embodiments 37 to 39, wherein the frequency modulation circuitry comprises a jitter generator to generate a jitter signal.
41.  The controller of embodiment 40, wherein the arithmetic operation circuitry is coupled to receive the jitter signal and to modulate the pre-modulation current limit with both the jitter signal and the modulation signal.
42.  The controller of embodiment 40, wherein the oscillator is coupled to receive the jitter signal and to modulate the clock signal with the jitter signal.
1.  A controller for use in a power converter comprising a power switch, the controller comprising:
a comparator coupled to compare a current sense signal representing a switch current conducted by the power switch with a current limit, wherein the comparator outputs a comparator output signal representative of whether the switch current has reached the current limit;
a drive circuit coupled to receive a feedback signal representative of an output of the power converter and the comparator output signal, the drive circuit coupled to generate a drive signal to control switching of the power switch to regulate an output of the power converter in response to the comparator output signal, wherein the drive circuit turns off the power switch when the switch current reaches the current limit;
a current limit generator coupled to receive the feedback signal and generate an initial current limit signal, wherein the current limit is responsive to the initial current limit;
a light load sense circuitry coupled to output and sense a light load condition of the power converter and output a light load signal; and
a current limit modulation circuitry coupled to output a modulation signal and modulate the initial current limit in response to the light load signal indicating a light load condition.
2.  The controller of claim 1, wherein the current limit is substantially the initial current limit when the light load condition is not sensed and wherein the current limit is substantially the current limit modulated by the modulation signal when the light load condition is sensed.
3.  The controller of claim 1, wherein the light load sense circuitry determines the light load condition when the initial current limit is less than a threshold.
4.  The controller of claim 1, wherein the initial current limit signal may be one of a plurality of discrete values.
5.  The controller of claim 1, wherein the modulation signal may be a triangular waveform or a sawtooth waveform.
6.  The controller of claim 1, wherein the current limit modulation circuitry further comprises:
a counter coupled to receive a clock signal and increment or decrement a count in response to the clock signal, wherein the modulation signal is responsive to the increment or decrement of the count.
7.  The controller of claim 1, wherein the controller further comprises:
an arithmetic operator coupled to receive the modulation signal and the initial current limit and output the current limit, wherein the current limit is responsive to an arithmetic operation of the modulation signal and the initial current limit; and
a switch coupled to be controlled by the light load signal, wherein the arithmetic operator may receive the modulation signal when the switch is ON.
8.  The controller of claim 7, wherein the arithmetic operator is a terminal.
9.  The controller of claim 1, wherein the modulation signal may be a digital step signal.
10.  The controller of claim 1, wherein the controller further includes a jitter generator coupled to output a jitter signal, wherein the jitter generator may modulate a switching frequency of the power switch.
11.  The controller of claim 10, wherein the jitter signal may be received by an arithmetic operator or an oscillator coupled to generate a clock signal.
12.  The controller of claim 9, wherein the controller further includes an enable circuit coupled to receive the feedback signal and output an enable signal, wherein the enable circuit may determine to turn ON the power switch.
13.  The controller of claim 11, wherein the jitter signal may be received by the enable circuit.
14.  A controller for a switch mode power converter that comprises a power switch, the controller comprising:
a comparator to compare a current sense signal representing current conducted by the power switch with a current limit and, in response to the comparison indicating that the current conducted by the power switch exceeds the current limit, output a signal indicative thereof;
power switch drive circuitry responsive to the signal indicative of the current exceeding the current limit to switch the power switch into an off-state;
light load sense circuitry coupled to sense a light load on the switch mode power converter and output a light load signal in response thereto;
current limit modulation circuitry to modulate the current limit in response to the light load signal indicating a light load on the switch mode power converter.
A controller for a power converter that may sense whether the power converter is in a light load condition.  If the power converter is a light load condition, the switching frequency may be within the audible noise range.  Once the controller senses the light load condition, the controller may modulate the switching frequency of the power switch such that the switching frequency is no longer within the audible noise range. The controller comprises of a current limit generator coupled to generate an initial current limit signal and receive a feedback signal. The controller may sense a light load condition of the power converter and output a light load signal. As a result of the light load signal, the controller may modulate the initial current limit in response to the light load signal indicating a light load condition.
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