(57)【要約】【課題】メモリセルから得られる読み出し信号の有効な信号振幅が大きい磁気メモリを提供する。【解決手段】磁気メモリが、メモリセルと、データ識別回路とを具備する。メモリセルは、ブリッジ回路を構成するように接続された第１乃至第４スピンデバイス素子を備えている。第１スピンデバイス素子と第３スピンデバイス素子とは、同一状態をとり、第２スピンデバイス素子と第４スピンデバイス素子とは、同一状態をとる。第１スピンデバイス素子と第３スピンデバイス素子は、第２スピンデバイス素子と第４スピンデバイス素子と異なる状態をとる。データ識別回路は、第１スピンデバイス素子と第２スピンデバイス素子とを接続するノードに発生する電圧と、第３スピンデバイス素子と第４スピンデバイス素子とを接続するノードに発生する電圧とに基づいてメモリセルに記憶されているデータを識別する。【選択図】図３
2016194964.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
データ識別回路
とを具備し、
前記メモリセルは、
前記メモリセルからのデータ読み出し時に第１電圧が印加される第１バイアスノードと、
前記データ読み出し時に前記第１電圧より低い第２電圧が印加される第２バイアスノードと、
第１接続ノードと、
第２接続ノードと、
前記第１バイアスノードと前記第１接続ノードの間に接続される第１スピンデバイス素子と、
前記第１接続ノードと前記第２バイアスノードの間に接続される第２スピンデバイス素子と、
前記第１バイアスノードと前記第２接続ノードの間に接続される第３スピンデバイス素子と、
前記第２接続ノードと前記第２バイアスノードの間に接続される第４スピンデバイス素子
とを含み、
前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、前記第１磁化の方向により第１状態と前記第１状態よりも抵抗値が低い第２状態をとり得るように構成され、
前記第１スピンデバイス素子と前記第４スピンデバイス素子とは、同一状態をとり、
前記第２スピンデバイス素子と前記第３スピンデバイス素子とは、同一状態をとり、
前記第２スピンデバイス素子と前記第３スピンデバイス素子とは、前記第１スピンデバイス素子と前記第４スピンデバイス素子とが前記第１状態をとる場合に前記第２状態をとり、前記第１スピンデバイス素子と前記第４スピンデバイス素子とが前記第２状態をとる場合に前記第１状態をとり、
前記データ識別回路は、前記第１接続ノードに発生する第３電圧と、前記第２接続ノードに発生する第４電圧とに基づいて前記メモリセルに記憶されているデータを識別する
磁気メモリ。
【請求項２】
メモリセルと、
データ識別回路
とを具備し、
前記メモリセルは、
読み出し動作時に第１電圧が印加される第１バイアスノードと、
前記読み出し動作時に前記第１電圧より低い第２電圧が印加される第２バイアスノードと、
第１接続ノードと、
第２接続ノードと、
前記第１バイアスノードと前記第１接続ノードの間に接続される第１スピンデバイス素子と、
前記第１接続ノードと前記第２バイアスノードの間に接続される第１抵抗素子と、
前記第１バイアスノードと前記第２接続ノードの間に接続される第２スピンデバイス素子と、
前記第２接続ノードと前記第２バイアスノードの間に接続される第２抵抗素子
とを含み、
前記第１スピンデバイス素子及び前記第２スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、前記第１磁化の方向により第１状態と前記第１状態よりも抵抗値が低い第２状態をとり得るように構成され、
前記第１スピンデバイス素子と前記第２スピンデバイス素子とは、同一状態をとり、
前記データ識別回路は、前記第１接続ノードに発生する第３電圧と、前記第２接続ノードに発生する第４電圧とに基づいて前記メモリセルに記憶されているデータを識別する
磁気メモリ。
【請求項３】
請求項１又は２に記載の磁気メモリであって、
前記データ識別回路は、前記第３電圧と前記第４電圧のいずれが高いかに基づいて前記メモリセルに記憶されている前記データを識別する
磁気メモリ。
【請求項４】
請求項１に記載の磁気メモリであって、
前記第１スピンデバイス素子は、第３接続ノードと前記第１接続ノードとの間に接続され、
前記第２スピンデバイス素子は、前記第１接続ノードと第５接続ノードとの間に接続され、
前記第３スピンデバイス素子は、第４接続ノードと前記第２接続ノードとの間に接続され、
前記第４スピンデバイス素子は、前記第２接続ノードと前記第５接続ノードとの間に接続され、
前記第３接続ノードは、前記第１バイアスノードに接続され、
前記メモリセルが、更に、
前記第４接続ノードを、所定の電圧を有する第３バイアスノードと前記第１バイアスノードのうちから選択された一方に接続するための第１スイッチング素子と、
前記第５接続ノードと前記第２バイアスノードとの間に接続された第２スイッチング素子
とを含む
磁気メモリ。
【請求項５】
請求項４に記載の磁気メモリであって、
前記データ読み出し時に、前記第１スイッチング素子は、前記第４接続ノードを前記第１バイアスノードに接続し、前記第２スイッチング素子が前記第５接続ノードを前記第２バイアスノードに接続する
磁気メモリ。
【請求項６】
請求項４又は５に記載の磁気メモリであって、
前記メモリセルへのデータ書き込み時に、前記第１スイッチング素子が前記第４接続ノードを前記第３バイアスノードに接続し、前記第２スイッチング素子が前記第５接続ノードを前記第２バイアスノードから切り離し、
前記データ書き込み時に、前記第１バイアスノードに、前記メモリセルに書き込むべきデータに応じて前記第３バイアスノードの前記所定の電圧よりも高い電圧又は低い電圧が印加される
磁気メモリ。
【請求項７】
請求項１に記載の磁気メモリであって、
前記第１スピンデバイス素子は、第３接続ノードと前記第１接続ノードとの間に接続され、
前記第２スピンデバイス素子は、前記第１接続ノードと第５接続ノードとの間に接続され、
前記第３スピンデバイス素子は、第４接続ノードと前記第２接続ノードとの間に接続され、
前記第４スピンデバイス素子は、前記第２接続ノードと前記第５接続ノードとの間に接続され、
前記第４接続ノードは、前記第１バイアスノードに接続され、
前記メモリセルが、更に、
前記第３接続ノードを、所定の電圧を有する第３バイアスノードと前記第１バイアスノードのうちから選択された一方に接続するための第１スイッチング素子と、
前記第５接続ノードと前記第２バイアスノードとの間に接続された第２スイッチング素子
とを含む
磁気メモリ。
【請求項８】
請求項７に記載の磁気メモリであって、
前記データ読み出し時に、前記第１スイッチング素子は、前記第３接続ノードを前記第１バイアスノードに接続し、前記第２スイッチング素子が前記第５接続ノードを前記第２バイアスノードに接続する
磁気メモリ。
【請求項９】
請求項７又は８に記載の磁気メモリであって、
前記メモリセルへのデータ書き込み時に、前記第１スイッチング素子が前記第３接続ノードを前記第３バイアスノードに接続し、前記第２スイッチング素子が前記第５接続ノードを前記第２バイアスノードから切り離し、
前記データ書き込み時に、前記第１バイアスノードに、前記メモリセルに書き込むべきデータに応じて前記第３バイアスノードの前記所定の電圧よりも高い電圧又は低い電圧が印加される
磁気メモリ。
【請求項１０】
請求項４乃至９のいずれかに記載の磁気メモリであって、
前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子のそれぞれは、
前記第１磁化を有する記録層と、
固定された第２磁化を有する参照層と、
前記記録層と前記参照層との間に設けられたスペーサー層
とを備え、
前記第３接続ノードと前記第４接続ノードとを、前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子を介して接続する経路において、前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子のうち隣接する２つのスピンデバイス素子は、前記２つのスピンデバイス素子の前記記録層が互いに接続され、又は、前記２つのスピンデバイス素子の前記参照層が互いに接続される
磁気メモリ。
【請求項１１】
請求項１に記載の磁気メモリであって、
更に、
前記メモリセルに近接して、第１方向に延伸するように設けられた書き込み電流線
を具備し、
前記第１スピンデバイス素子と前記第３スピンデバイス素子とは、前記書き込み電流線に対して前記第１方向に垂直な第２方向にずれて位置しており、
前記第２スピンデバイス素子と前記第４スピンデバイス素子とは、前記書き込み電流線に対して前記第２方向と反対の第３方向にずれて位置しており、
前記メモリセルへの書き込み動作時に、前記書き込み電流線に、前記メモリセルに書き込むべきデータに応じた方向に書き込み電流が流される
磁気メモリ。
【請求項１２】
請求項１に記載の磁気メモリであって、
更に、
可変形基板と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子が前記可変形基板に接合され、
前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している
磁気メモリ。
【請求項１３】
請求項１２に記載の磁気メモリであって、
前記曲げ機構が、圧電効果を用いて前記可変形基板を曲げるように構成された
磁気メモリ。
【請求項１４】
請求項１２又は１３に記載の磁気メモリであって、前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子が、前記可変形基板を挟んで前記空間に対向するように配置されている
磁気メモリ。
【請求項１５】
請求項１４に記載の磁気メモリであって、
前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子が、前記可変形基板の上面に接合され、
前記可変形基板の下面が、固体で占められていない前記空間に面している
磁気メモリ。
【請求項１６】
請求項１２乃至１５のいずれかに記載の磁気メモリであって、
前記曲げ機構が、前記可変形基板の側面に接合された圧電層を備えている
磁気メモリ。
【請求項１７】
メモリセルと、
データ識別回路
とを具備し、
前記メモリセルは、
前記メモリセルからのデータ読み出し時に正電圧である第１電圧が印加される第１バイアスノードと、
前記データ読み出し時に、前記第１電圧と同一の絶対値を有し、且つ、負電圧である第２電圧が印加される第２バイアスノードと、
接続ノードと、
前記第１バイアスノードと前記接続ノードの間に接続される第１スピンデバイス素子と、
前記接続ノードと前記第２バイアスノードの間に接続される第２スピンデバイス素子
とを含み、
前記第１スピンデバイス素子及び前記第２スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、前記第１磁化の方向により第１状態と前記第１状態よりも抵抗値が低い第２状態をとり得るように構成され、
前記第２スピンデバイス素子は、前記第１スピンデバイス素子が前記第１状態をとる場合に前記第２状態をとり、前記第１スピンデバイス素子が前記第２状態をとる場合に前記第１状態をとり、
前記データ識別回路は、前記接続ノードに発生する電圧の極性に基づいて前記メモリセルに記憶されている前記データを識別する
磁気メモリ。
【請求項１８】
請求項１７に記載の磁気メモリであって、
前記第１スピンデバイス素子及び前記第２スピンデバイス素子のそれぞれは、
前記第１磁化を有する記録層と、
固定された第２磁化を有する参照層と、
前記記録層と前記参照層との間に設けられたスペーサー層
とを備え、
前記第１スピンデバイス素子及び前記第２スピンデバイス素子は、それぞれの前記記録層が互いに接続され、又は、それぞれの前記参照層が互いに接続される
磁気メモリ。
【請求項１９】
請求項１７に記載の磁気メモリであって、
更に、
可変形基板と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記第１スピンデバイス素子及び前記第２スピンデバイス素子が前記可変形基板に接合され、
前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している
磁気メモリ。
【請求項２０】
請求項１９に記載の磁気メモリであって、
前記曲げ機構が、圧電効果を用いて前記可変形基板を曲げるように構成された
磁気メモリ。
【請求項２１】
メモリセルを含んだ磁気メモリの動作方法であって、
前記メモリセルが、第１及び第２バイアスノードと、第１及び第２接続ノードと、前記第１バイアスノードと前記第１接続ノードの間に接続される第１スピンデバイス素子と、前記第１接続ノードと前記第２バイアスノードの間に接続される第２スピンデバイス素子と、前記第１バイアスノードと前記第２接続ノードの間に接続される第３スピンデバイス素子と、前記第２接続ノードと前記第２バイアスノードの間に接続される第４スピンデバイス素子とを含み、
前記第１スピンデバイス素子、前記第２スピンデバイス素子、前記第３スピンデバイス素子及び前記第４スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、前記第１磁化の方向により第１状態と前記第１状態よりも抵抗値が低い第２状態をとり得るように構成され、
前記第１スピンデバイス素子と前記第４スピンデバイス素子とは、同一状態をとり、
前記第２スピンデバイス素子と前記第３スピンデバイス素子とは、同一状態をとり、
前記第２スピンデバイス素子と前記第３スピンデバイス素子とは、前記第１スピンデバイス素子と前記第４スピンデバイス素子とが前記第１状態をとる場合に前記第２状態をとり、前記第１スピンデバイス素子と前記第４スピンデバイス素子とが前記第２状態をとる場合に前記第１状態をとり、
前記動作方法は、
前記第１バイアスノードに第１電圧を印加し、前記第２バイアスノードに前記第１電圧より低い第２電圧を印加することと、
前記第１接続ノードに発生する第３電圧と、前記第２接続ノードに発生する第４電圧とに基づいて前記メモリセルに記憶されているデータを識別すること
とを備える
磁気メモリの動作方法。
【請求項２２】
メモリセルを含んだ磁気メモリの動作方法であって、
前記メモリセルが、第１及び第２バイアスノードと、接続ノードと、前記第１バイアスノードと前記接続ノードの間に接続される第１スピンデバイス素子と、前記接続ノードと前記第２バイアスノードの間に接続される第２スピンデバイス素子とを含み、
前記第１スピンデバイス素子及び前記第２スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、前記第１磁化の方向により第１状態と前記第１状態よりも抵抗値が低い第２状態をとり得るように構成され、
前記第２スピンデバイス素子は、前記第１スピンデバイス素子が前記第１状態をとる場合に前記第２状態をとり、前記第１スピンデバイス素子が前記第２状態をとる場合に前記第１状態をとり、
前記動作方法は、
前記第１バイアスノードに正電圧である第１電圧を印加し、前記第２バイアスノードに前記第１電圧と同一の絶対値を有し、且つ、負電圧である第２電圧を印加することと、
前記メモリセルに記憶されているデータを、前記接続ノードに発生する電圧の極性に基づいて識別すること
とを具備する
磁気メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ及びその動作方法に関する。
【背景技術】
【０００２】
磁気メモリは、磁性層の自発磁化（以下では、単に「磁化」という）の方向としてデータを記憶するデバイスであり、高速動作、大容量及び低消費電力を期待できる不揮発性メモリとして研究・開発が盛んに進められている。磁気メモリは、最も典型的には、トンネル磁気抵抗効果（TMR: tunnel magnetoresistance effect）や巨大磁気抵抗効果（GMR: giant magnetoresistance effect）のような磁気抵抗効果を用いてデータ読み出しを行うように構成される。２つの磁性層とその間に設けられたスペーサー層とを備える素子（以下では、「スピンデバイス素子」ということがある）は、磁気抵抗効果により、２つの磁性層の磁化の相対方向に依存した抵抗値を示す。最も典型的には、２つの磁性層の磁化が“平行”である場合にスピンデバイス素子が“低抵抗”状態になり、２つの磁性層の磁化が“反平行”である場合にスピンデバイス素子が“高抵抗”状態になる。スピンデバイス素子をメモリセルとして用いる磁気メモリでは、当該スピンデバイス素子の抵抗値に依存した信号（電圧信号又は電流信号）の信号レベルからメモリセルに記憶されたデータを識別することができる。
【０００３】
図１は、磁気メモリの読み出し動作の一例を示す概念図である。ここで、メモリセル１０１としてスピンデバイス素子が用いられ、メモリセル１０１は、抵抗値ＲＨｉｇｈを有する“高抵抗”状態と、抵抗値ＲＬｏｗを有する“低抵抗”状態の２つの状態をとり得るとする。ただし、ＲＨｉｇｈ＞ＲＬｏｗである。
【０００４】
メモリセル１０１からのデータ読み出しが行われる場合、最も典型的には、メモリセル１０１に、読み出し電流Ｉｓｅｎｓｅが流される。読み出し電流Ｉｓｅｎｓｅがメモリセル１０１に流されると、メモリセル１０１に読み出し電圧Ｖｍｅｍｏｒｙが発生する。読み出し電圧Ｖｍｅｍｏｒｙは、メモリセル１０１の状態、即ち、メモリセル１０１の抵抗値に依存しており、メモリセル１０１から得られる読み出し信号として用いることができる。メモリセル１０１に発生した読み出し電圧Ｖｍｅｍｏｒｙを、例えば、センスアンプ１０２によって所定のリファレンス電圧Ｖｒｅｆと比較することで、メモリセル１０１に記憶されているデータを識別することができる。詳細には、メモリセル１０１が高抵抗状態にある場合に期待される読み出し電圧ＶｍｅｍｏｒｙをＶＨｉｇｈ（＝ＲＨｉｇｈ・Ｉｓｅｎｓｅ）、低抵抗状態にある場合に期待される読み出し電圧ＶｍｅｍｏｒｙをＶＬｏｗ（＝ＲＬｏｗ・Ｉｓｅｎｓｅ）とすると、リファレンス電圧Ｖｒｅｆを電圧ＶＨｉｇｈ、ＶＬｏｗの間に設定し、読み出し電圧Ｖｍｅｍｏｒｙをこのように設定されたリファレンス電圧Ｖｒｅｆと比較することで、メモリセル１０１に記憶されているデータを識別できる。例えば、“高抵抗”状態がデータ“０”に対応付けられ、“低抵抗”状態がデータ“１”に対応づけられている場合、読み出し電圧Ｖｍｅｍｏｒｙがリファレンス電圧Ｖｒｅｆよりも高い場合にはメモリセル１０１に記憶されているデータがデータ”０“であると識別することができ、低い場合にはメモリセル１０１に記憶されているデータがデータ”１“であると識別することができる。
【０００５】
上記の読み出し動作においては、メモリセル１０１から得られる読み出し信号の、データの識別のために有効な信号振幅は、電圧ＶＨｉｇｈ、ＶＬｏｗの差ΔＶである。信号振幅ΔＶが大きいほど、メモリセル１０１に記憶されているデータを確実に識別することができる。
【０００６】
なお、上記には、所定の読み出し電流Ｉｓｅｎｓｅをメモリセル１０１に流すことでメモリセル１０１に記憶されているデータに依存する読み出し電圧Ｖｍｅｍｏｒｙを得る動作を説明しているが、所定の読み出し電圧をメモリセル１０１に印加することにより、メモリセル１０１に記憶されているデータに依存する読み出し電流を得る読み出し動作も可能である。この場合、メモリセル１０１から得られる読み出し信号の有効な信号振幅は、メモリセル１０１が“低抵抗”状態にある場合に流れる電流と、“高抵抗”状態にある場合に流れる電流の差となる。
【０００７】
磁気メモリの現状の課題の一つは、メモリセルから得られる読み出し信号の有効な信号振幅が不十分であることである。メモリセルから得られる読み出し信号は、スピンデバイス素子（メモリセル）の抵抗値のばらつきや、長い配線による配線抵抗のばらつきにより、分布を持つ。また、リファレンス信号（図１の動作の例では、リファレンス電圧Ｖｒｅｆ）の信号レベルも同様に、該リファレンス信号を生成する回路のばらつきにより、分布を持つ。図２は、このような読み出し信号の信号レベル及びリファレンス信号の分布の一例を示している。図２は、読み出し信号として読み出し電圧Ｖｍｅｍｏｒｙを得る場合における、メモリセル１０１が高抵抗状態にある場合の読み出し電圧ＶＨｉｇｈ、低抵抗状態にある場合の読み出し電圧ＶＬｏｗ及びリファレンス電圧Ｖｒｅｆの分布を示している。ここで図２のグラフの横軸は電圧Ｖ、縦軸は頻度Ｎを示している。図２から理解されるように、読み出し信号の有効な信号振幅が十分でないと、読み出し電圧ＶＬｏｗの分布とリファレンス電圧Ｖｒｅｆの分布、及び、読み出し電圧ＶＨｉｇｈの分布とリファレンス電圧Ｖｒｅｆの分布が重なり、読み出しエラーが発生する。
【０００８】
メモリセルから得られる読み出し信号の有効な信号振幅は、スピンデバイス素子のＭＲ比（磁気抵抗比）に依存するから、十分な信号振幅を得るためには、ＭＲ比を十分に増大することが望ましい。しかしながら、現状の技術では、十分な信号振幅を得るだけのＭＲ比を実現できていない。ＭＲ比の増大は、スピンデバイス素子を構成する材料における大きなブレークスルーが必要であり、技術的には困難である。
【０００９】
なお、本発明に関係し得る技術としては、米国特許出願公開第２０１３／０１２１０６６号明細書（特許文献１）は、４つのスピンデバイス素子を含む磁気メモリのメモリセルの構成を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２０１３／０１２１０６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
したがって、本発明の目的は、磁気メモリにおいて、メモリセルから得られる読み出し信号の有効な信号振幅を増大することにある。本発明の他の目的及び新規な特徴は、添付図面及び下記の開示から当業者には理解されるであろう。
【課題を解決するための手段】
【００１２】
本発明の一の観点では、磁気メモリが、メモリセルと、データ識別回路とを具備する。メモリセルは、該メモリセルからのデータ読み出し時に第１電圧が印加される第１バイアスノードと、データ読み出し時に第１電圧より低い第２電圧が印加される第２バイアスノードと、第１及び第２接続ノードと、第１バイアスノードと第１接続ノードの間に接続される第１スピンデバイス素子と、第１接続ノードと第２バイアスノードの間に接続される第２スピンデバイス素子と、第１バイアスノードと第２接続ノードの間に接続される第３スピンデバイス素子と、第２接続ノードと第２バイアスノードの間に接続される第４スピンデバイス素子とを含む。第１スピンデバイス素子、第２スピンデバイス素子、第３スピンデバイス素子及び第４スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、第１磁化の方向により第１状態と第１状態よりも抵抗値が低い第２状態をとり得るように構成される。第１スピンデバイス素子と第４スピンデバイス素子とは、同一状態をとり、第２スピンデバイス素子と第３スピンデバイス素子とは、同一状態をとる。第２スピンデバイス素子と第３スピンデバイス素子とは、第１スピンデバイス素子と第４スピンデバイス素子とが第１状態をとる場合に第２状態をとり、第１スピンデバイス素子と第４スピンデバイス素子とが第２状態をとる場合に第１状態をとる。データ識別回路は、第１接続ノードに発生する第３電圧と、第２接続ノードに発生する第４電圧とに基づいてメモリセルに記憶されているデータを識別する。
【００１３】
本発明の他の観点では、メモリセルは、読み出し動作時に第１電圧が印加される第１バイアスノードと、読み出し動作時に第１電圧より低い第２電圧が印加される第２バイアスノードと、第１及び第２接続ノードと、第１バイアスノードと第１接続ノードの間に接続される第１スピンデバイス素子と、第１接続ノードと第２バイアスノードの間に接続される第１抵抗素子と、第１バイアスノードと第２接続ノードの間に接続される第２スピンデバイス素子と、第２接続ノードと第２バイアスノードの間に接続される第２抵抗素子とを含む。この場合も、第１スピンデバイス素子及び第２スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、第１磁化の方向により第１状態と第１状態よりも抵抗値が低い第２状態をとり得るように構成される。第１スピンデバイス素子と第２スピンデバイス素子とは、同一状態をとる。データ識別回路は、第１接続ノードに発生する第３電圧と、第２接続ノードに発生する第４電圧とに基づいてメモリセルに記憶されているデータを識別する。
【００１４】
本発明の更に他の観点では、メモリセルは、メモリセルからのデータ読み出し時に正電圧である第１電圧が印加される第１バイアスノードと、データ読み出し時に、第１電圧と同一の絶対値を有し、且つ、負電圧である第２電圧が印加される第２バイアスノードと、接続ノードと、第１バイアスノードと接続ノードの間に接続される第１スピンデバイス素子と、接続ノードと第２バイアスノードの間に接続される第２スピンデバイス素子とを含む。第１スピンデバイス素子及び第２スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、第１磁化の方向により第１状態と第１状態よりも抵抗値が低い第２状態をとり得るように構成される。第２スピンデバイス素子は、第１スピンデバイス素子が第１状態をとる場合に第２状態をとり、第１スピンデバイス素子が第２状態をとる場合に第１状態をとる。データ識別回路は、接続ノードに発生する電圧の極性に基づいてメモリセルに記憶されているデータを識別する。
【００１５】
本発明の更に他の観点では、メモリセルを含んだ磁気メモリの動作方法が提供される。メモリセルが、第１及び第２バイアスノードと、第１及び第２接続ノードと、第１バイアスノードと第１接続ノードの間に接続される第１スピンデバイス素子と、第１接続ノードと第２バイアスノードの間に接続される第２スピンデバイス素子と、第１バイアスノードと第２接続ノードの間に接続される第３スピンデバイス素子と、第２接続ノードと第２バイアスノードの間に接続される第４スピンデバイス素子とを含む。第１スピンデバイス素子、第２スピンデバイス素子、第３スピンデバイス素子及び第４スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、第１磁化の方向により第１状態と第１状態よりも抵抗値が低い第２状態をとり得るように構成される。第１スピンデバイス素子と第４スピンデバイス素子とは、同一状態をとり、第２スピンデバイス素子と第３スピンデバイス素子とは、同一状態をとる。第２スピンデバイス素子と第３スピンデバイス素子とは、第１スピンデバイス素子と第４スピンデバイス素子とが第１状態をとる場合に第２状態をとり、第１スピンデバイス素子と第４スピンデバイス素子とが第２状態をとる場合に第１状態をとる。該動作方法は、第１バイアスノードに第１電圧を印加し、第２バイアスノードに第１電圧より低い第２電圧を印加することと、第１接続ノードに発生する第３電圧と、第２接続ノードに発生する第４電圧とに基づいてメモリセルに記憶されているデータを識別することとを備える。
【００１６】
本発明の更に他の観点では、メモリセルを含んだ磁気メモリの動作方法が提供される。該メモリセルは、第１及び第２バイアスノードと、接続ノードと、前記第１バイアスノードと前記接続ノードの間に接続される第１スピンデバイス素子と、前記接続ノードと前記第２バイアスノードの間に接続される第２スピンデバイス素子とを含む。第１スピンデバイス素子及び前記第２スピンデバイス素子のそれぞれは、反転可能な第１磁化を有し、且つ、前記第１磁化の方向により第１状態と前記第１状態よりも抵抗値が低い第２状態をとり得るように構成される。第２スピンデバイス素子は、前記第１スピンデバイス素子が前記第１状態をとる場合に前記第２状態をとり、前記第１スピンデバイス素子が前記第２状態をとる場合に前記第１状態をとる。該動作方法は、第１バイアスノードに正電圧である第１電圧を印加し、前記第２バイアスノードに前記第１電圧と同一の絶対値を有し、且つ、負電圧である第２電圧を印加することと、前記メモリセルに記憶されている前記データを、前記接続ノードに発生する電圧の極性に基づいて識別すること
とを備える。
【発明の効果】
【００１７】
本発明によれば、メモリセルから得られる読み出し信号の有効な信号振幅が大きい磁気メモリを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】磁気メモリの読み出し動作の一例を示す概念図である。
【図２】読み出し信号の信号レベル及びリファレンス信号の分布の一例を示すグラフである。
【図３】本発明の一実施形態における磁気メモリのメモリセルの原理的な構成を示す回路図である。
【図４】本実施形態における各スピンデバイス素子の構成の例を示す断面図である。
【図５】本実施形態におけるメモリセルの２つの状態を図示する概念図である。
【図６】本実施形態における読み出し電圧の分布、及び、メモリセルから得られる読み出し電圧の有効な信号振幅の一例を示すグラフである。
【図７Ａ】本発明の他の実施形態における磁気メモリのメモリセルの原理的な構成を示す回路図である。
【図７Ｂ】本発明の他の実施形態における磁気メモリのメモリセルの原理的な構成を示す回路図である。
【図８】図７Ａに図示された構成のメモリセルの２つの状態を図示する概念図である。
【図９】本発明の更に他の実施形態における磁気メモリのメモリセルの原理的な構成を示す回路図である。
【図１０Ａ】図９に図示されたメモリセルの２つの状態を図示する概念図である。
【図１０Ｂ】図９に図示されたメモリセルの読み出し電圧の分布、及び、メモリセルから得られる読み出し電圧の有効な信号振幅の一例を示すグラフである。
【図１１Ａ】一実施形態の磁気メモリがＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）として構成される場合における、メモリセルの構成の一例を示す概念図である。
【図１１Ｂ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の他の例を示す概念図である。
【図１１Ｃ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の更に他の例を示す概念図である。
【図１１Ｄ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の更に他の例を示す概念図である。
【図１１Ｅ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の更に他の例を示す概念図である。
【図１１Ｆ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の更に他の例を示す概念図である。
【図１２Ａ】図１１Ａの構成のメモリセルへのデータ書き込みを示す図である。
【図１２Ｂ】図１１Ａの構成のメモリセルへのデータ書き込みを示す図である。
【図１３Ａ】図１１Ａの構成のメモリセルからのデータ読み出しを示す図である。
【図１３Ｂ】図１１Ａの構成のメモリセルからのデータ読み出しを示す図である。
【図１４Ａ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の更に他の例を示す概念図である。
【図１４Ｂ】磁気メモリがＳＴＴ−ＭＲＡＭとして構成される場合における、メモリセルの構成の更に他の例を示す概念図である。
【図１５Ａ】図１４Ａの構成のメモリセルへのデータ書き込みを示す図である。
【図１５Ｂ】図１４Ａの構成のメモリセルへのデータ書き込みを示す図である。
【図１６】図１４Ａの構成のメモリセルからのデータ読み出しを示す図である。
【図１７Ａ】磁気メモリが電流磁界によってデータ書き込みを行うように構成される場合における、メモリセルの構成の一例を概念的に示す平面図である。
【図１７Ｂ】図１７Ａに図示されているメモリセルの構成を示す側面図である。
【図１７Ｃ】図１７Ａの断面Ａ−Ａにおけるメモリセルの構造を示す断面図である。
【図１７Ｄ】図１７Ａの断面Ｂ−Ｂにおけるメモリセルの構造を示す断面図である。
【図１８Ａ】図１７Ａに図示されているメモリセルへの書き込み動作を示す図である。
【図１８Ｂ】図１７Ａに図示されているメモリセルへの書き込み動作を示す図である。
【図１９】一実施形態において、磁気メモリが電流磁界によってデータ書き込みを行うように構成される場合における、メモリセルにおけるスピンデバイス素子の間の電気的接続と、該メモリセルからの読み出し動作を示す概念図である。
【図２０】一実施形態における、スピンデバイス素子が可変形基板の上に設けられる磁気メモリのメモリセルアレイの構成の例を示す平面図である。
【図２１】図２０のメモリセルセルアレイの各ブロックの構成を示す平面図である。
【図２２Ａ】図２１の断面Ｃ−Ｃにおける各ブロックの構成を示す断面図である。
【図２２Ｂ】図２１の断面Ｄ−Ｄにおける各ブロックの構成を示す断面図である。
【図２３】各ブロックの構成を示す斜視図である。
【図２４】図２０の断面Ｅ−Ｅにおけるメモリセルアレイの構造を示す断面図である。
【図２５Ａ】図２０〜図２４に図示されているメモリセルへのデータ書き込みの手順を示す断面図である。
【図２５Ｂ】図２０〜図２４に図示されているメモリセルへのデータ書き込みの手順を示す断面図である。
【図２５Ｃ】図２０〜図２４に図示されているメモリセルへのデータ書き込みの手順を示す断面図である。
【図２５Ｄ】図２０〜図２４に図示されているメモリセルへのデータ書き込みの手順を示す断面図である。
【図２６Ａ】スピンデバイス素子が可変形基板の上に設けられる磁気メモリのメモリセルアレイの構成の他の例を示す断面図である。
【図２６Ｂ】スピンデバイス素子が可変形基板の上に設けられる磁気メモリのメモリセルアレイの構成の他の例を示す断面図である。
【図２７】スピンデバイス素子が可変形基板の上に設けられる磁気メモリのメモリセルアレイの構成の更に他の例を示す平面図である。
【図２８】スピンデバイス素子が可変形基板の上に設けられる磁気メモリのメモリセルアレイの構成の更に他の例を示す断面図である。
【図２９】一実施形態において、スピンデバイス素子が可変形基板の上に設けられ、且つ、電流磁界を用いてメモリセルにデータを書き込む場合における、メモリセルセルアレイの各ブロックの構成を示す斜視図である。
【図３０】図２９に図示されているブロックの構成を示す平面図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら本発明の実施形態を説明する。以下の説明において、同一又は類似する構成要素は、同一又は対応する参照符号で参照されることがある。なお、添付図面では、各実施形態の動作原理の理解を容易にするように各構成要素が図示されており、各構成要素の実際の寸法が反映されない場合があることに留意されたい。
【００２０】
（磁気メモリの構成と動作）
図３は、本発明の一実施形態における磁気メモリのメモリセル１の原理的な構成を示す回路図である。本実施形態の磁気メモリでは、メモリセル１が、４つのスピンデバイス素子１１を備えている。なお、以下において、スピンデバイス素子１１を互いに区別する場合には、添字“Ａ１”、“Ａ２”、“Ｂ１”、“Ｂ２”が付されることがある。
【００２１】
図４は、各スピンデバイス素子１１の構成の例を示す断面図である。本実施形態では、各スピンデバイス素子１１は、参照層２１と、スペーサー層２２と、記録層２３とを備えている。参照層２１と記録層２３とは、スペーサー層２２を挟んで互いに対向している。図４の構成では、スペーサー層２２が参照層２１の上面に接合されており、記録層２３がスペーサー層２２の上面に接合されている。ただし、参照層２１と記録層２３の位置は入れ替えてもよい。
【００２２】
参照層２１と記録層２３は、磁化を有するように構成されており、それぞれ少なくとも一の磁性膜を含んでいる。一方、スペーサー層２２は、非磁性体で形成されている。参照層２１は、その磁化の方向が固定されており、一方、記録層２３は、その磁化の方向が反転可能である。一実施形態では、参照層２１、記録層２３が、垂直磁気異方性を有するように形成される。この場合、参照層２１は、参照層２１の膜厚方向に磁化が固定されるように形成され、記録層２３は、記録層２３の膜厚方向において磁化が反転可能であるように形成される。図４には、参照層２１の磁化が上方向（＋Ｚ方向）に固定され、記録層２３の磁化が上方向（＋Ｚ方向）と下方向（−Ｚ方向）の間で反転可能である構成が図示されている。ただし、参照層２１、記録層２３は、面内磁気異方性を有するように形成されてもよい。
【００２３】
参照層２１及び記録層２３は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）のような磁性金属の単体、又は、これらの磁性金属のうちの少なくとも一の元素を含有する強磁性合金で形成されてもよい。参照層２１及び記録層２３は、これらの磁性金属に非磁性元素を含む合金で形成されてもよい。参照層２１及び記録層２３に含まれ得る非磁性元素としては、ボロン、炭素、窒素、酸素、アルミニウム、シリコン、チタン、バナジウム、マンガン、銅、亜鉛、ジルコニウム、ニオブ、モリブデン、ルテニウム、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金等が挙げられる。
【００２４】
一実施形態では、スペーサー層２２は、トンネル電流が流れる程度に薄い膜厚の絶縁体で形成され、このような場合、スピンデバイス素子１１は、トンネル磁気抵抗効果（TMR: tunnel magnetoresistance effect）を発現するＴＭＲ素子として動作する。ＴＭＲ効果を得る場合には、スペーサー層２２は、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯｘ）などで形成されることが好ましい。また、これら以外でも、スペーサー層２２は、Ｍｇ、Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔａなどの酸化物、窒化物、酸窒化物で形成してもよい。スピンデバイス素子１１の抵抗値を小さくするためには、スペーサー層２２は、金属導電体で形成されてもよく、この場合、スピンデバイス素子１１は、巨大磁気抵抗効果（GMR: giant magnetoresistance effect）を発現するスピンバルブ素子として構成される。ＧＭＲ効果を得る場合、スペーサー層２２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）などの非磁性金属やそれらの合金材料で形成されてもよい。また、スペーサー層２２として、酸化物層の一部に金属層が膜面垂直に貫通したコンポジットスペーサー層を用いてもよい。スペーサー層２２の膜厚は、１〜３ｎｍが好ましい。
【００２５】
このように構成された各スピンデバイス素子１１は、“低抵抗”状態と“高抵抗”状態との２つの状態をとり得る。詳細には、参照層２１と記録層２３の磁化が“平行”である場合、スピンデバイス素子１１は“低抵抗”状態になり、参照層２１と記録層２３の磁化が“反平行”である場合にスピンデバイス素子１１は“高抵抗”状態になる。言い換えれば、スピンデバイス素子１１は、参照層２１と記録層２３の磁化の相対方向に依存した抵抗値を示す可変抵抗素子として機能する。
【００２６】
なお、図４においては、スピンデバイス素子１１の最も単純な構成が図示されているが、スピンデバイス素子１１の構造は、様々に変更され得る。例えば、参照層２１は、磁性膜と、該磁性膜の磁化を固定する反強磁性膜とを含む積層構造として形成されていてもよい。また、記録層２３は、複数の磁性膜と、該複数の磁性膜の隣接する２つを強磁性的に結合する非磁性膜との積層体として形成されてもよい。
【００２７】
図３を参照して、本実施形態の磁気メモリのメモリセル１においては、４つのスピンデバイス素子１１が、ブリッジ回路を構成している。詳細には、スピンデバイス素子１１Ａ１がノードＮｂｉａｓ１とノードＮ１との間に接続されており、スピンデバイス素子１１Ｂ１がノードＮ１とノードＮｂｉａｓ２との間に接続されている。ここで、ノードＮｂｉａｓ１は、読み出し動作時に、第１電圧が印加される第１のバイアスノードであり、ノードＮｂｉａｓ２は、読み出し動作時に、第１電圧より低い第２電圧が印加される第２のバイアスノードである。一実施形態では、読み出し動作時に、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加され、ノードＮｂｉａｓ２が接地される。また、ノードＮ１は、スピンデバイス素子１１Ａ１と、スピンデバイス素子１１Ｂ１とを電気的に接続する第１の接続ノードである。更に、スピンデバイス素子１１Ｂ２がノードＮｂｉａｓ１とノードＮ２との間に接続されており、スピンデバイス素子１１Ａ２がノードＮ２とノードＮｂｉａｓ２との間に接続されている。ここで、ノードＮ２は、スピンデバイス素子１１Ｂ２と、スピンデバイス素子１１Ａ２とを電気的に接続する第２の接続ノードである。
【００２８】
図３の構成のメモリセル１は、４つのスピンデバイス素子１１を用いて２つの状態を実現し、１ビットのデータを記憶するように構成されている。図５は、メモリセル１の２つの状態を図示している。本実施形態では、メモリセル１は、下記の第１状態と第２状態の一方をデータ“０”、他方をデータ“１”に対応づけてデータを記憶する。
第１状態：スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態である状態
第２状態：スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“低抵抗”状態である状態
図５は、第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合のメモリセル１の２つの状態を示している。ここで、スピンデバイス素子１１Ａ１、１１Ａ２は、常に同一状態をとるスピンデバイス素子の対であり、また、スピンデバイス素子１１Ｂ１、１１Ｂ２は、常に同一状態をとるスピンデバイス素子の対である。また、スピンデバイス素子１１Ａ１、１１Ａ２の状態は、常に、スピンデバイス素子１１Ｂ１、１１Ｂ２の状態と異なっていることに留意されたい。
【００２９】
メモリセル１からのデータ読み出しは、ノードＮｂｉａｓ１に第１電圧を印加し、ノードＮｂｉａｓ２に第１電圧よりも低い第２電圧を印加した状態で、データ識別回路、例えば、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とを比較することによって行われる。例えば、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加され、ノードＮｂｉａｓ２が接地された状態で、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とが比較される。ノードＮｂｉａｓ１に第１電圧を印加し、ノードＮｂｉａｓ２に第１電圧よりも低い第２電圧を印加すると（例えば、ノードＮｂｉａｓ２が接地された状態でノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓを印加すると）、スピンデバイス素子１１Ａ１、１１Ｂ１を通過する読み出し電流Ｉｓｅｎｓｅ１と、スピンデバイス素子１１Ｂ２、１１Ａ２を通過する読み出し電流Ｉｓｅｎｓｅ２とが発生し、これらの読み出し電流Ｉｓｅｎｓｅ１、Ｉｓｅｎｓｅ２により、ノードＮ１に電圧Ｖ１が、ノードＮ２に電圧Ｖ２が発生する。例えば、図５に図示されているように、上記の第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合、電圧Ｖ１が電圧Ｖ２より高い場合には、メモリセル１に記憶されているデータがデータ“０”であると判別され、電圧Ｖ１が電圧Ｖ２より低い場合には、メモリセル１に記憶されているデータがデータ“１”であると判別される。
【００３０】
このような構成のメモリセル１は、４つのスピンデバイス素子１１が差動信号を生成するブリッジ回路を構成しているため、スピンデバイス素子１１のＭＲ比が必ずしも大きくなくても、相対的に大きな信号振幅ΔＶを得ることができる。したがって、図６に図示されているように、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２に多少のばらつきがあっても、メモリセル１からのデータ読み出しの信頼性を高めることができる。
【００３１】
加えて、１つのメモリセル１を構成する４つのスピンデバイス素子１１を近接して設けることにより、スピンデバイス素子１１の特性のばらつきの影響を抑制することができる。仮に磁気メモリの製造工程において製造ばらつきが発生するような状況であっても、近接して設けられたスピンデバイス素子１１は特性の差異が小さいので、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２への影響を抑制することができる。
【００３２】
図７Ａは、本実施形態のメモリセル１の一変形例を示している。図７Ａに図示されたメモリセル１の構成では、２つのスピンデバイス素子１１と、抵抗値が固定された２つの抵抗素子１３とがハーフブリッジ回路を構成している。なお、以下において、抵抗素子１３を互いに区別する場合には、添字“Ａ１”、“Ａ２”、“Ｂ１”、“Ｂ２”が付されることがある。
【００３３】
図７Ａに図示されているメモリセル１は、図３に図示されている構成のメモリセル１のスピンデバイス素子１１Ｂ１、１１Ｂ２を、抵抗値が固定された抵抗素子に置換した構成を有している。詳細には、図７Ａの構成では、メモリセル１が、２つのスピンデバイス素子１１Ａ１、１１Ａ２と、抵抗値が固定された２つの抵抗素子１３Ｂ１、１３Ｂ２とを備えている。スピンデバイス素子１１Ａ１がノードＮｂｉａｓ１とノードＮ１との間に接続されており、抵抗素子１３Ｂ１がノードＮ１とノードＮｂｉａｓ２との間に接続されている。また、抵抗素子１３Ｂ２がノードＮｂｉａｓ１とノードＮ２との間に接続されており、スピンデバイス素子１１Ａ２がノードＮ２とノードＮｂｉａｓ２との間に接続されている。上述のように、ノードＮｂｉａｓ１は、読み出し動作時に第１電圧が印加される第１のバイアスノードであり、ノードＮｂｉａｓ２は、読み出し動作時に第１電圧より低い第２電圧が印加される第２のバイアスノードである。
【００３４】
抵抗素子１３Ｂ１、１３Ｂ２の抵抗値Ｒｘは、スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態にある場合の抵抗値ＲＨｉｇｈと“低抵抗”状態にある場合の抵抗値ＲＬｏｗの間の抵抗値、より望ましくは抵抗値ＲＨｉｇｈ、ＲＬｏｗの平均の値であることが望ましい。実際には、スピンデバイス素子１１Ａ１、１１Ａ２の製造ばらつきに起因して抵抗値ＲＨｉｇｈ、ＲＬｏｗもばらつくので、設計段階において、抵抗素子１３Ｂ１、１３Ｂ２の抵抗値Ｒｘの設計値を、スピンデバイス素子１１Ａ１、１１Ａ２の抵抗値ＲＨｉｇｈ、ＲＬｏｗの設計値の平均となるようにメモリセル１を設計することが好ましい。
【００３５】
図７Ａに図示されているメモリセル１は、２つのスピンデバイス素子１１を用いて２つの状態を実現し、１ビットのデータを記憶するように構成されている。図８は、図７Ａの構成のメモリセル１の２つの状態を図示している。図７Ａの構成では、メモリセル１は、下記の第１状態と第２状態の一方をデータ“０”、他方をデータ“１”に対応づけてデータを記憶する。
第１状態：スピンデバイス素子１１Ａ１、１１Ａ２が、いずれも、“低抵抗”状態である状態
第２状態：スピンデバイス素子１１Ａ１、１１Ａ２が、いずれも、“高抵抗”状態である状態
図８は、第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合のメモリセル１の２つの状態を示している。ここで、スピンデバイス素子１１Ａ１、１１Ａ２は常に同一状態であることに留意されたい。
【００３６】
図７Ａに図示された構成のメモリセル１からのデータ読み出しは、ノードＮｂｉａｓ１に第１電圧を印加し、ノードＮｂｉａｓ２に第１電圧よりも低い第２電圧を印加した状態で、データ識別回路、例えば、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とを比較することによって行われる。一実施形態では、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加され、ノードＮｂｉａｓ２が接地された状態で、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とが比較される。例えば、図８に図示されているように、上記の第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合、電圧Ｖ１が電圧Ｖ２より高い場合には、メモリセル１に記憶されているデータがデータ“０”であると判別され、電圧Ｖ１が電圧Ｖ２より低い場合には、メモリセル１に記憶されているデータがデータ“１”であると判別される。
【００３７】
図７Ａに図示されている構成でも、２つのスピンデバイス素子１１と２つの抵抗素子１３とが差動信号を生成するブリッジ回路を構成しているため、スピンデバイス素子１１のＭＲ比が必ずしも大きくなくても、相対的に大きな信号振幅を得ることができる。したがって、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２に多少のばらつきがあっても、メモリセル１からのデータ読み出しの信頼性を高めることができる。
【００３８】
図７Ｂは、本実施形態のメモリセル１の更に他の変形例を示している。図７Ｂに図示されたメモリセル１の構成においても、２つのスピンデバイス素子１１と、抵抗値が固定された２つの抵抗素子１３とがハーフブリッジ回路を構成している。
【００３９】
図７Ｂに図示されているメモリセル１は、図３に図示されている構成のメモリセル１のスピンデバイス素子１１Ａ１、１１Ａ２を、抵抗値が固定された抵抗素子に置換した構成を有している。詳細には、図７Ｂの構成では、メモリセル１が、２つのスピンデバイス素子１１Ｂ１、１１Ｂ２と、抵抗値が固定された２つの抵抗素子１３Ａ１、１３Ａ２とを備えている。抵抗素子１３Ａ１は、ノードＮｂｉａｓ１とノードＮ１との間に接続されており、スピンデバイス素子１１Ｂ１がノードＮ１とノードＮｂｉａｓ２との間に接続されている。また、スピンデバイス素子１１Ｂ２がノードＮｂｉａｓ１とノードＮ２との間に接続されており、抵抗素子１３Ａ２がノードＮ２とノードＮｂｉａｓ２との間に接続されている。
【００４０】
図７Ｂに図示されたメモリセル１も、図７Ａの構成と同様に、２つのスピンデバイス素子１１を用いて２つの状態を実現し、１ビットのデータを記憶するように構成されている。図７Ｂの構成では、メモリセル１は、下記の第１状態と第２状態の一方をデータ“０”、他方をデータ“１”に対応づけてデータを記憶する。
第１状態：スピンデバイス素子１１Ｂ１、１１Ｂ２が、いずれも、“高抵抗”状態である状態
第２状態：スピンデバイス素子１１Ｂ１、１１Ｂ２が、いずれも、“低抵抗”状態である状態
ここで、スピンデバイス素子１１Ｂ１、１１Ｂ２は常に同一状態であることに留意されたい。
【００４１】
図７Ｂに図示された構成のメモリセル１からのデータ読み出しは、図７Ａに図示された構成と同様に、ノードＮｂｉａｓ１に第１電圧を印加し、ノードＮｂｉａｓ２に第１電圧よりも低い第２電圧を印加した状態で、データ識別回路、例えば、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とを比較することによって行われる。一実施形態では、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加され、ノードＮｂｉａｓ２が接地された状態で、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とが比較される。例えば、上記の第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合、電圧Ｖ１が電圧Ｖ２よりも高い場合には、メモリセル１に記憶されているデータがデータ“０”であると判別され、電圧Ｖ１が電圧Ｖ２よりも低い場合には、メモリセル１に記憶されているデータがデータ“１”であると判別される。
【００４２】
図７Ｂに図示されている構成でも、２つのスピンデバイス素子１１と２つの抵抗素子１３とが差動信号を生成するブリッジ回路を構成しているため、スピンデバイス素子１１のＭＲ比が必ずしも大きくなくても、相対的に大きな信号振幅を得ることができる。したがって、ノードＮ１の電圧Ｖ１、ノードＮ２の電圧Ｖ２に多少のばらつきがあっても、メモリセル１からのデータ読み出しの信頼性を高めることができる。
【００４３】
図９は、本実施形態のメモリセル１の更に他の変形例を示している。図９に図示されたメモリセル１の構成では、２つのスピンデバイス素子１１が、ノードＮｂｉａｓ１とノードＮｂｉａｓ２の間に直列に接続されている。詳細には、スピンデバイス素子１１Ａが、ノードＮｂｉａｓ１とノードＮ１の間に接続され、スピンデバイス素子１１Ｂが、ノードＮ１とノードＮｂｉａｓ２の間に接続されている。
【００４４】
図９に図示されたメモリセル１は、２つのスピンデバイス素子１１を用いて２つの状態を実現し、１ビットのデータを記憶するように構成されている。図９の構成では、図１０Ａに図示されているように、メモリセル１は、下記の第１状態と第２状態の一方をデータ“０”、他方をデータ“１”に対応づけてデータを記憶する。
第１状態：スピンデバイス素子１１Ａが“低抵抗”状態であり、スピンデバイス素子１１Ｂが“高抵抗”状態である状態
第２状態：スピンデバイス素子１１Ａが“高抵抗”状態であり、スピンデバイス素子１１Ｂが“低抵抗”状態である状態
図１０Ａは、第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合のメモリセル１の２つの状態を示している。
【００４５】
図９に図示されている構成では、メモリセル１からのデータ読み出しは、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓを印加し、ノードＮｂｉａｓ２に負のバイアス電圧−Ｖｂｉａｓを印加した状態で、センスアンプ１２によってノードＮ１の電圧Ｖ１の極性を判断することによって行われる。ここで、ノードＮｂｉａｓ１、Ｎｂｉａｓ２に印加されるバイアス電圧は、その絶対値（大きさ）が等しいが極性が反対であることに留意されたい。例えば、図１０Ａに図示されているように、上記の第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合、電圧Ｖ１の極性が正であるとき、メモリセル１に記憶されているデータがデータ“０”であると判別され、電圧Ｖ１の極性が負である場合には、メモリセル１に記憶されているデータがデータ“１”であると判別される。
【００４６】
図９に図示されている構成では、２つのスピンデバイス素子１１が差動動作を行うため、スピンデバイス素子１１のＭＲ比が必ずしも大きくなくても、相対的に大きな信号振幅を得ることができる。したがって、図１０Ｂに図示されているように、ノードＮ１の電圧Ｖ１に多少のばらつきがあっても、メモリセル１からのデータ読み出しの信頼性を高めることができる。図１０Ｂにおいては、信号振幅が記号ΔＶ１で示されている。加えて、図１０に図示されている構成では、電圧Ｖ１の極性の判断という単純なデータ判別手法が採用可能であり、データ読み出しに用いられる回路の簡素化が可能である。
【００４７】
以下では、本実施形態の磁気メモリのメモリセルのより具体的な構成、特に、メモリセルへのデータ書き込みを考慮した構成について説明する。
【００４８】
図１１Ａは、本実施形態の磁気メモリが、ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）として構成される場合のメモリセル１Ａの構成の一例を概念的に示す図である。ＳＴＴ−ＭＲＡＭでは、メモリセルへのデータ書き込みがスピントランスファートルク（ＳＴＴ）を用いて行われる。図１１Ａに図示されているメモリセル１Ａは、図３に図示されているメモリセルの構成に対応した構成を有している。以下、図１１Ａに図示されたメモリセル１Ａの構成を詳細に説明する。
【００４９】
メモリセル１Ａは、４つのスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２と、スイッチング素子ＳＷ１、ＳＷ２とを備えている。４つのスピンデバイス素子１１のそれぞれは、参照層２１、スペーサー層２２及び記録層２３を備えている。スピンデバイス素子１１の構成は、図４を参照して説明したとおりである。
【００５０】
スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２は、それぞれ、下部電極２４Ａ１、２４Ａ１、２４Ｂ１、２４Ｂ２の上面に形成されている。詳細には、下部電極２４Ａ１、２４Ａ１、２４Ｂ１、２４Ｂ２の上面にスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の参照層２１がそれぞれ形成されている。各スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２では、参照層２１の上面にスペーサー層２２が形成され、スペーサー層２２の上面に記録層２３が形成されている。
【００５１】
下部電極２４Ａ１は、ノードＮ１１に接続されており、下部電極２４Ｂ２は、ノードＮ１２に接続されている。ここで、ノードＮ１１、Ｎ１２は、それぞれ、スピンデバイス素子１１Ａ１、１１Ｂ２との電気的接続に用いられる接続ノードである。即ち、下部電極２４Ａ１は、スピンデバイス素子１１Ａ１をノードＮ１１に電気的に接続するための導電体（interconnection）として機能し、下部電極２４Ｂ２は、スピンデバイス素子１１Ｂ２をノードＮ１２に接続するための導電体として機能する。ノードＮ１１はノードＮｂｉａｓ１に接続され、ノードＮ１２は、スイッチング素子ＳＷ１に接続されている。後述されるように、ノードＮｂｉａｓ１は、データ書き込み時及びデータ読み出し時にバイアス電圧が印加されるバイアスノードである。
【００５２】
また、下部電極２４Ｂ１及び下部電極２４Ａ２は、ノードＮ１３に共通に接続されている。即ち、下部電極２４Ｂ１及び下部電極２４Ａ２は、スピンデバイス素子１１Ｂ１、１１Ａ２をノードＮ１３に接続するための導電体として機能する。ここで、ノードＮ１３は、スピンデバイス素子１１Ｂ１、１１Ａ２を電気的に接続するための接続ノードである。
【００５３】
スピンデバイス素子１１Ａ１、１１Ｂ１の上面には上部電極２５１が形成され、スピンデバイス素子１１Ａ２、１１Ｂ２の上面には上部電極２５２が形成される。上部電極２５１は、スピンデバイス素子１１Ａ１、１１Ｂ１を電気的に接続するための導電体として機能し、図３に図示されているメモリセル１のノードＮ１に相当する構成要素である。同様に、上部電極２５２は、スピンデバイス素子１１Ｂ２、１１Ａ２を電気的に接続するための導電体として機能し、図３に図示されているメモリセル１のノードＮ２に相当する構成要素である。
【００５４】
スイッチング素子ＳＷ１は、ノードＮ１２を、ノードＮｂｉａｓ１、Ｎｂｉａｓ３のいずれかに選択的に接続する。ここで、ノードＮｂｉａｓ３は、所定の電圧に維持されるバイアスノードであり、本実施形態ではノードＮｂｉａｓ３は接地される。後述のように、ノードＮｂｉａｓ３は、書き込み動作において用いられる。スイッチング素子ＳＷ２は、ノードＮ１３を、ノードＮｂｉａｓ２に電気的に接続し、又は、電気的に切り離す。ここで、ノードＮｂｉａｓ２は、所定の電圧に維持されるバイアスノードであり、本実施形態ではノードＮｂｉａｓ２は接地される。後述のように、ノードＮｂｉａｓ２は、読み出し動作において用いられる。スイッチング素子ＳＷ１、ＳＷ２は、メモリセル１Ａを、データ書き込みとデータ読み込みとで切り替えるために用いられる。データ書き込みを行う場合、スイッチング素子ＳＷ１は、ノードＮ１２をノードＮｂｉａｓ３（即ち、接地ノード）に接続する状態に設定され、スイッチング素子ＳＷ２は、オフ状態に設定される。一方、データ読み込みを行う場合、スイッチング素子ＳＷ１は、ノードＮ１２をノードＮｂｉａｓ１に接続する状態に設定され、スイッチング素子ＳＷ２は、オン状態に設定される。
【００５５】
図１１Ａの構成のメモリセル１Ａは、図３の構成のメモリセル１と同様に、下記の第１状態と第２状態の一方をデータ“０”、他方をデータ“１”に対応づけてデータを記憶するように構成されている。
第１状態：スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態である状態
第２状態：スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“低抵抗”状態である状態
ここで、スピンデバイス素子１１Ａ１、１１Ａ２は常に同一状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２は常に同一状態であり、また、スピンデバイス素子１１Ａ１、１１Ａ２の状態は、常に、スピンデバイス素子１１Ｂ１、１１Ｂ２の状態と異なっていることに留意されたい。
【００５６】
図１１Ａの構成では、スピンデバイス素子１１Ａ１、１１Ｂ１、１１Ａ２、１１Ｂ２が、この順序で、ノードＮ１１とノードＮ１２の間に直列に接続されている。ここで、隣接する２つのスピンデバイス素子１１の間の接続では、該２つのスピンデバイス素子１１の参照層２１が互いに接続されるか、又は、記録層２３が互いに接続されている。詳細には、スピンデバイス素子１１Ａ１の記録層２３とスピンデバイス素子１１Ｂ１の記録層２３とが、上部電極２５１を介して電気的に接続され、スピンデバイス素子１１Ｂ２の記録層２３とスピンデバイス素子１１Ａ２の記録層２３とが、上部電極２５２を介して電気的に接続されている。また、スピンデバイス素子１１Ｂ１の参照層２１とスピンデバイス素子１１Ａ２の参照層２１とが、下部電極２４Ｂ１、ノードＮ１３及び下部電極２４Ａ２を介して電気的に接続されている。
【００５７】
このように、隣接する２つのスピンデバイス素子１１の参照層２１が互いに接続されるか、又は、記録層２３が互いに接続されている構成のメモリセル１Ａにおいて書き込み電流を流すと、スペーサー層２２を介して参照層２１と記録層２３の間を流れる書き込み電流の方向が、スピンデバイス素子１１Ａ１とスピンデバイス素子１１Ｂ１とで異なる。スピントランスファートルクを用いた磁化反転では、電流の方向により磁化方向が決定されるので、電流の流れる方向が異なるスピンデバイス素子１１Ａ１、１１Ｂ１では、そのうちの一方が“高抵抗”状態に設定され、他方が“低抵抗”状態に設定されることになる。この議論は、スピンデバイス素子１１Ａ２、１１Ｂ２についても成立する。上記のような電気的接続は、隣接する２つのスピンデバイス素子１１の一方を“高抵抗”状態に設定し、他方を“低抵抗”状態に設定するためのものである。
【００５８】
即ち、上記の構成のメモリセル１Ａでは、ノードＮ１１、Ｎ１２の間に書き込み電流を流すことで、メモリセル１Ａを、上記の第１状態又は第２状態のいずれかに設定可能である。例えば、ノードＮ１１からノードＮ１２に書き込み電流を流すと、スピンデバイス素子１１Ａ１、１１Ａ２では、参照層２１から記録層２３に該書き込み電流が流れ、スピンデバイス素子１１Ｂ１、１１Ｂ２では、記録層２３から参照層２１に該書き込み電流が流れる。これにより、メモリセル１Ａを、上記の第１状態に設定することができる。一方、ノードＮ１２からノードＮ１１に書き込み電流を流すと、スピンデバイス素子１１Ａ１、１１Ａ２では、記録層２３から参照層２１に該書き込み電流が流れ、スピンデバイス素子１１Ｂ１、１１Ｂ２では、参照層２１から記録層２３に該書き込み電流が流れる。これにより、メモリセル１Ａを、上記の第２状態に設定することができる。
【００５９】
なお、図１１Ｂに図示されているように、各スピンデバイス素子１１において参照層２１と記録層２３の位置が交換されてもよい。この場合でも、隣接する２つのスピンデバイス素子１１の間の接続は、該２つのスピンデバイス素子１１の参照層２１が互いに接続されるか、又は、記録層２３が互いに接続されている。詳細には、図１１Ｂの構成においても、スピンデバイス素子１１Ａ１の参照層２１とスピンデバイス素子１１Ｂ１の参照層２１とが、上部電極２５１を介して電気的に接続され、スピンデバイス素子１１Ｂ２の参照層２１とスピンデバイス素子１１Ａ２の参照層２１とが、上部電極２５２を介して電気的に接続されている。また、スピンデバイス素子１１Ｂ１の記録層２３とスピンデバイス素子１１Ａ２の記録層２３とが、下部電極２４Ｂ１、ノードＮ１３及び下部電極２４Ａ２を介して電気的に接続されている。この場合でも、ノードＮ１１、Ｎ１２の間に書き込み電流を流すことで、メモリセル１Ａを、上記の第１状態又は第２状態のいずれかに設定可能なことは、当業者には容易に理解されよう。
【００６０】
また、図１１Ａのメモリセル１Ａは、ノードＮ１１がノードＮｂｉａｓ１に接続され、スイッチング素子ＳＷ１が、ノードＮ１２をノードＮｂｉａｓ１、Ｎｂｉａｓ３のいずれかに選択的に接続するように構成されているが、図１１Ｃに図示されているように、メモリセル１Ａが、ノードＮ１２がノードＮｂｉａｓ１に接続され、スイッチング素子ＳＷ１が、ノードＮ１１を、ノードＮｂｉａｓ１、Ｎｂｉａｓ３のいずれかに選択的に接続するように構成されてもよい。この場合も、図１１Ｄに図示されているように、各スピンデバイス素子１１において参照層２１と記録層２３の位置が交換されてもよい。
【００６１】
更に、図１１Ｅに図示されているように、スピンデバイス素子１１Ａ１、１１Ｂ１が、下部電極２４１を介して電気的に接続され、スピンデバイス素子１１Ｂ２、１１Ａ２が、下部電極２４２を介して電気的に接続されてもよい。この場合、スピンデバイス素子１１Ａ１の上面に形成された上部電極２５Ａ１がノードＮ１１に接続され、スピンデバイス素子１１Ｂ２の上面に形成された上部電極２５Ｂ２がノードＮ１２に接続される。また、スピンデバイス素子１１Ｂ１、１１Ａ２の上面に形成された上部電極２５Ｂ１、２５Ａ２が、ノードＮ１３に共通に接続される。この構成においても、隣接する２つのスピンデバイス素子１１の間の接続は、該２つのスピンデバイス素子１１の参照層２１が互いに接続されるか、又は、記録層２３が互いに接続されていることに留意されたい。
【００６２】
また、図１１Ｆに図示されているように、スピンデバイス素子１１Ａ１、１１Ｂ１が、下部電極２４１を介して電気的に接続され、スピンデバイス素子１１Ｂ２、１１Ａ２が、下部電極２４２を介して電気的に接続される場合においても、メモリセル１Ａが、ノードＮ１２がノードＮｂｉａｓ１に接続され、スイッチング素子ＳＷ１が、ノードＮ１１を、ノードＮｂｉａｓ１、Ｎｂｉａｓ３のいずれかに選択的に接続するように構成されてもよい。なお、図１１Ｅ、図１１Ｆのいずれの場合においても、各スピンデバイス素子１１において参照層２１と記録層２３の位置が交換されてもよい。
【００６３】
続いて、図１１Ａの構成のメモリセル１Ａへのデータ書き込み及びメモリセル１Ａからのデータ読み出しについて説明する。図１２Ａ、図１２Ｂは、図１１Ａの構成のメモリセル１Ａへのデータ書き込みを示す図である。ここで、図１２Ａ、図１２Ｂは、上記の第１状態（スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態である状態）がデータ“０”に対応づけられており、上記の第２状態（スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“低抵抗”状態である状態）がデータ“１”に対応づけられている場合の書き込み動作を示している。
【００６４】
データ書き込みが行われる場合、スイッチング素子ＳＷ１は、ノードＮ１２をノードＮｂｉａｓ３に接続する状態に設定され、スイッチング素子ＳＷ２は、オフ状態に設定される。更に、書き込むデータに応じたバイアス電圧がノードＮｂｉａｓ１に印加されて、ノードＮ１１とノードＮ１２の間に書き込み電流ＩＷが流される。
【００６５】
詳細には、データ“０”を書き込む場合、図１２Ａに図示されているように、ノードＮｂｉａｓ１にノードＮｂｉａｓ３の電圧よりも低い電圧が印加される。ノードＮｂｉａｓ３が接地される本実施形態では、ノードＮｂｉａｓ１に負のバイアス電圧−Ｖｂｉａｓが印加される。これにより、ノードＮ１２からノードＮ１１に書き込み電流が流れ、スピンデバイス素子１１Ａ１、１１Ａ２では、参照層２１、記録層２３の磁化が“平行”に向けられ、スピンデバイス素子１１Ｂ１、１１Ｂ２では、参照層２１、記録層２３の磁化が“反平行”に向けられる。これにより、メモリセル１Ａが、スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態である第１状態に設定される。この動作において、隣接するスピンデバイス素子１１Ａ１、１１Ｂ１では、異なる方向に電流が流れることになるため、“低抵抗”状態と“高抵抗”状態の対の状態が形成されることに留意されたい。これは、スピンデバイス素子１１Ａ２、１１Ｂ２についても同様である。
【００６６】
一方、データ“１”を書き込む場合、図１２Ｂに図示されているように、ノードＮｂｉａｓ１にノードＮｂｉａｓ３の電圧よりも高い電圧が印加される。ノードＮｂｉａｓ３が接地される本実施形態では、ノードＮｂｉａｓ１に正のバイアス電圧＋Ｖｂｉａｓが印加される。これにより、ノードＮ１１からノードＮ１２に書き込み電流が流れ、スピンデバイス素子１１Ａ１、１１Ａ２では、参照層２１、記録層２３の磁化が“反平行”に向けられ、スピンデバイス素子１１Ｂ１、１１Ｂ２では、参照層２１、記録層２３の磁化が“平行”に向けられる。これにより、メモリセル１Ａが、スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“低抵抗”状態である第２状態に設定される。
【００６７】
図１３Ａ、図１３Ｂは、図１１Ａのメモリセル１Ａからのデータ読み出しを図示している。データ読み出しが行われる場合、スイッチング素子ＳＷ１が、ノードＮ１２をノードＮｂｉａｓ１に接続する状態に設定され、スイッチング素子ＳＷ２は、オン状態に設定される。更に、ノードＮｂｉａｓ１に、ノードＮｂｉａｓ２の電圧よりも高い電圧が印加される。ノードＮｂｉａｓ２が接地される本実施形態では、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加される。これにより、スピンデバイス素子１１Ａ１、１１Ｂ１を通過する読み出し電流Ｉｓｅｎｓｅ１と、スピンデバイス素子１１Ａ１、１１Ｂ１を通過する読み出し電流Ｉｓｅｎｓｅ２とが発生する。これらの読み出し電流Ｉｓｅｎｓｅ１、Ｉｓｅｎｓｅ２により、ノードＮ１に相当する上部電極２５１に電圧Ｖ１が、ノードＮ２に相当する上部電極２５２に電圧Ｖ２が発生する。
【００６８】
メモリセル１Ａに記憶されているデータの識別方法は、図３のメモリセル１と同様である。図１３Ａに図示されているように、上部電極２５１の電圧Ｖ１が、上部電極２５２の電圧Ｖ２より高い場合、スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態であるから、メモリセル１Ａに記憶されているデータがデータ“０”であると判別される。一方、図１３Ｂに図示されているように、上部電極２５２の電圧Ｖ２が、上部電極２５１の電圧Ｖ１より高い場合、スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“低抵抗”状態であるから、メモリセル１Ａに記憶されているデータがデータ“１”であると判別される。
【００６９】
図１１Ｂ〜図１１Ｆの構成が採用される場合も、類似の手順でデータ書き込み及びデータ読み出しを行うことができる。データ書き込みが行われる場合、スイッチング素子ＳＷ１は、ノードＮ１１又はノードＮ１２をノードＮｂｉａｓ３（即ち、接地ノード）に接続する状態に設定され、スイッチング素子ＳＷ２は、オフ状態に設定される。更に、ノードＮｂｉａｓ１に書き込むべきデータに対応するバイアス電圧が印加されて、ノードＮ１１とノードＮ１２の間に書き込み電流ＩＷが流される。また、データ読み出しが行われる場合、スイッチング素子ＳＷ１は、ノードＮ１１又はノードＮ１２をノードＮｂｉａｓ１に接続する状態に設定され、スイッチング素子ＳＷ２は、オン状態に設定される。
【００７０】
図１４Ａは、本実施形態の磁気メモリが、ＳＴＴ−ＭＲＡＭとして構成される場合のメモリセルの構成の他の例を概念的に示す図である。図１４に図示されているメモリセル１Ｂは、図９に図示されているメモリセルの構成に対応した構成を有している。
【００７１】
メモリセル１Ｂは、２つのスピンデバイス素子１１Ａ、１１Ｂを備えている。２つのスピンデバイス素子１１のそれぞれは、参照層２１、スペーサー層２２及び記録層２３を備えている。スピンデバイス素子１１の構成は、図４を参照して説明したとおりである。
【００７２】
スピンデバイス素子１１Ａ、１１Ｂは、それぞれ、下部電極２４Ａ、２４Ｂの上面に形成されている。詳細には、下部電極２４Ａ、２４Ｂの上面にスピンデバイス素子１１Ａ、１１Ｂの参照層２１がそれぞれ形成されている。各スピンデバイス素子１１Ａ、１１Ｂでは、参照層２１の上面にスペーサー層２２が形成され、スペーサー層２２の上面に記録層２３が形成されている。
【００７３】
下部電極２４Ａは、ノードＮｂｉａｓ１に接続されており、下部電極２４Ｂは、ノードＮｂｉａｓ２に接続されている。ここで、ノードＮｂｉａｓ１、Ｎｂｉａｓ２は、読み出し動作及び書き込み動作が行われる場合にバイアス電圧が印加されるバイアスノードである。即ち、下部電極２４Ａは、スピンデバイス素子１１ＡをノードＮｂｉａｓ１に電気的に接続するための導電体として機能し、下部電極２４Ｂは、スピンデバイス素子１１ＢをノードＮｂｉａｓ２に接続するための導電体として機能する。
【００７４】
スピンデバイス素子１１Ａ、１１Ｂの上面には上部電極２５が形成されている。上部電極２５は、スピンデバイス素子１１Ａ、１１Ｂを電気的に接続するための導電体として機能し、図９に図示されているメモリセルのノードＮ１に相当する構成要素である。
【００７５】
図１４Ｂに図示されているように、スピンデバイス素子１１Ａ、１１Ｂが、下部電極２４を介して電気的に接続されてもよい。この場合、スピンデバイス素子１１Ａの上面に形成された上部電極２５ＡがノードＮｂｉａｓ１に接続され、スピンデバイス素子１１Ｂの上面に形成された上部電極２５ＢがノードＮｂｉａｓ２に接続される。
【００７６】
また、図１４Ａ、図１４Ｂのいずれの構成においても、各スピンデバイス素子１１において参照層２１と記録層２３の位置が交換されてもよい。
【００７７】
図１４Ａ、図１４Ｂの構成のメモリセル１Ａは、図９の構成のメモリセル１と同様に、下記の第１状態と第２状態の一方をデータ“０”、他方をデータ“１”に対応づけてデータを記憶するように構成されている。
第１状態：スピンデバイス素子１１Ａが“低抵抗”状態であり、スピンデバイス素子１１Ｂが“高抵抗”状態である状態
第２状態：スピンデバイス素子１１Ａが“高抵抗”状態であり、スピンデバイス素子１１Ｂが“低抵抗”状態である状態
【００７８】
図１４Ａ、図１４Ｂの構成においても、２つのスピンデバイス素子１１Ａ、１１Ｂの間の接続は、該２つのスピンデバイス素子１１Ａ、１１Ｂの参照層２１が互いに接続されるか、又は、記録層２３が互いに接続されている。このような接続は、ノードＮｂｉａｓ１、Ｎｂｉａｓ２の間に書き込み電流を流すことで、メモリセル１Ｂを、上記の第１状態又は第２状態のいずれかに設定可能にするためのものである。例えば、図１４Ａの構成については、ノードＮｂｉａｓ１からノードＮｂｉａｓ２に書き込み電流を流すと、スピンデバイス素子１１Ａでは参照層２１から記録層２３に該書き込み電流が流れ、スピンデバイス素子１１Ｂでは記録層２３から参照層２１に該書き込み電流が流れる。これにより、メモリセル１Ｂを、上記の第１状態に設定することができる。一方、ノードＮｂｉａｓ２からノードＮｂｉａｓ１に書き込み電流を流すと、スピンデバイス素子１１Ａでは記録層２３から参照層２１に該書き込み電流が流れ、スピンデバイス素子１１Ｂでは、参照層２１から記録層２３に該書き込み電流が流れる。これにより、メモリセル１Ｂを、上記の第２状態に設定することができる。図１４Ｂの構成についても同様の議論が成立することは容易に理解されよう。
【００７９】
続いて、図１４Ａの構成のメモリセル１Ａへのデータ書き込み及びメモリセル１Ａからのデータ読み出しについて説明する。図１５Ａ、図１５Ｂは、図１４Ａの構成のメモリセル１Ｂへのデータ書き込みを示す図である。ここで、図１５Ａ、図１５Ｂは、上記の第１状態（スピンデバイス素子１１Ａが“低抵抗”状態であり、スピンデバイス素子１１Ｂが“高抵抗”状態である状態）がデータ“０”に対応づけられており、上記の第２状態（スピンデバイス素子１１Ａが“高抵抗”状態であり、スピンデバイス素子１１Ｂが“低抵抗”状態である状態）がデータ“１”に対応づけられている場合の書き込み動作を示している。
【００８０】
データ書き込みが行われる場合、書き込むデータに応じたバイアス電圧がノードＮｂｉａｓ１、Ｎｂｉａｓ２に印加されて、ノードＮ１１とノードＮ１２の間に書き込み電流ＩＷが流される。
【００８１】
詳細には、データ“０”を書き込む場合、図１５Ａに図示されているように、ノードＮｂｉａｓ１にノードＮｂｉａｓ２の電圧よりも低い電圧が印加される。より具体的には、図１５Ａに図示されている動作では、ノードＮｂｉａｓ２が接地される一方で、ノードＮｂｉａｓ１に負のバイアス電圧−Ｖｂｉａｓが印加される。これにより、ノードＮｂｉａｓ２からノードＮｂｉａｓ１に書き込み電流が流れ、スピンデバイス素子１１Ａでは参照層２１、記録層２３の磁化が“平行”に向けられ、スピンデバイス素子１１Ｂでは参照層２１、記録層２３の磁化が“反平行”に向けられる。これにより、メモリセル１Ｂが、スピンデバイス素子１１Ａが“低抵抗”状態であり、スピンデバイス素子１１Ｂが“高抵抗”状態である第１状態に設定される。
【００８２】
一方、データ“１”を書き込む場合、図１５Ｂに図示されているように、ノードＮｂｉａｓ１にノードＮｂｉａｓ３の電圧よりも高い電圧が印加される。より具体的には、図１５Ｂに図示されている動作では、ノードＮｂｉａｓ２が接地される一方で、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加される。これにより、ノードＮｂｉａｓ１からノードＮｂｉａｓ２に書き込み電流が流れ、スピンデバイス素子１１Ａでは参照層２１、記録層２３の磁化が“反平行”に向けられ、スピンデバイス素子１１Ｂでは、参照層２１、記録層２３の磁化が“平行”に向けられる。これにより、メモリセル１Ｂが、スピンデバイス素子１１Ａが“高抵抗”状態であり、スピンデバイス素子１１Ｂが“低抵抗”状態である第２状態に設定される。
【００８３】
図１６は、図１４Ａに図示されているメモリセル１Ｂからのデータ読み出しを図示している。データ読み出しが行われる場合、ノードＮｂｉａｓ１に正のバイアス電圧＋Ｖｂｉａｓが印加され、ノードＮｂｉａｓ２に負のバイアス電圧−Ｖｂｉａｓが印加される。ここで、ノードＮｂｉａｓ１、Ｎｂｉａｓ２に印加されるバイアス電圧は、その大きさ（絶対値）が等しいが極性が反対であることに留意されたい。ノードＮｂｉａｓ１に正のバイアス電圧＋Ｖｂｉａｓが印加され、ノードＮｂｉａｓ２に負のバイアス電圧−Ｖｂｉａｓが印加されると、スピンデバイス素子１１Ａ、１１Ｂを通過する読み出し電流ＩＲが発生し、読み出し電流ＩＲにより、ノードＮ１に相当する上部電極２５１に電圧Ｖ１が発生する。
【００８４】
メモリセル１Ｂに記憶されているデータの識別方法は、図９のメモリセルと同様である。例えば、上記の第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合、電圧Ｖ１の極性が正であるとき、メモリセル１に記憶されているデータがデータ“０”であると判別され、電圧Ｖ１の極性が負である場合には、メモリセル１に記憶されているデータがデータ“１”であると判別される。
【００８５】
図１７Ａは、本実施形態の磁気メモリが、電流磁界によってデータ書き込みを行うように構成される場合のメモリセル１Ｃの構成の一例を概念的に示す平面図であり、図１７Ｂは、メモリセル１Ｃの構成を示す側面図である。図１７Ａの構成においても、メモリセル１Ｃは、４つのスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２を備えている。電流磁界によってデータ書き込みを行う場合には、加えて、各メモリセル１Ｃに近接して書き込み電流線２６が設けられる。書き込み電流線２６は、Ｘ軸方向に延伸するように設けられている。スピンデバイス素子１１Ａ１、１１Ａ２と、スピンデバイス素子１１Ｂ１、１１Ｂ２とは、書き込み電流線２６を挟んで反対側に位置している。より具体的には、スピンデバイス素子１１Ａ１、１１Ａ２は、書き込み電流線２６に対して＋Ｙ方向（第１方向）にずれて位置しており、スピンデバイス素子１１Ｂ１、１１Ｂ２は、書き込み電流線２６に対して−Ｙ方向（第１方向と反対の第２方向）にずれて位置している。このような配置によれば、一の書き込み電流線２６のみを用いて、スピンデバイス素子１１Ａ１、１１Ａ２の記録層２３とスピンデバイス素子１１Ｂ１、１１Ｂ２の記録層２３の磁化を反対方向に向けるような磁界を発生することができ、好適である。また、スピンデバイス素子１１Ａ２は、スピンデバイス素子１１Ａ１に対して＋Ｘ方向に位置しており、スピンデバイス素子１１Ｂ１は、スピンデバイス素子１１Ｂ２に対して＋Ｘ方向に位置している。
【００８６】
図１７Ｃ、図１７Ｄは、それぞれ、図１７Ａの断面Ａ−Ａ、Ｂ−Ｂにおける、メモリセル１Ｃの構造を示す断面図である。図１７Ｃ、図１７Ｄに図示されているように、スピンデバイス素子１１Ａ１、１１Ａ２は、それぞれ、下部電極２４Ａ１、２４Ａ２の上面に形成されており、スピンデバイス素子１１Ｂ１、１１Ｂ２は、それぞれ、下部電極２４Ｂ１、２４Ｂ２の上面に形成されている。詳細には、下部電極２４Ａ１、２４Ａ１、２４Ｂ１、２４Ｂ２の上面にスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の参照層２１がそれぞれ形成されている。各スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２では、参照層２１の上面にスペーサー層２２が形成され、スペーサー層２２能上面に記録層２３が形成されている。スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の記録層２３の上面に、それぞれ、上部電極２５Ａ１、２５Ａ１、２５Ｂ１、２５Ｂ２が形成されている。
【００８７】
図１７Ａ〜図１７Ｄに図示されている構造のメモリセル１Ｃは、書き込み電流線２６に書き込み電流ＩＷを流して電流磁界を発生させることにより、メモリセル１Ｃにデータを書き込むことができる。書き込み電流ＩＷの向きは、メモリセル１Ｃに書き込むべきデータに応じて決定される。
【００８８】
例えば、スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態である第１状態が、データ“０”に対応づけられ、スピンデバイス素子１１Ａ１、１１Ａ２が“高抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“低抵抗”状態である第２状態が、データ“１”に対応づけられているとする。
【００８９】
データ“０”を書き込む場合、図１８Ａに図示されているように、＋Ｘ方向の書き込み電流ＩＷが書き込み電流線２６に流される。＋Ｘ方向の書き込み電流ＩＷが流れると、スピンデバイス素子１１Ａ１、１１Ａ２の記録層２３に＋Ｚ方向の成分を有する電流磁界が印加され、スピンデバイス素子１１Ｂ１、１１Ｂ２の記録層２３に−Ｚ方向の成分を有する電流磁界が印加される。これにより、スピンデバイス素子１１Ａ１、１１Ａ２の記録層２３の磁化を＋Ｚ方向に向けてスピンデバイス素子１１Ａ１、１１Ａ２を“低抵抗”状態にし、スピンデバイス素子１１Ｂ１、１１Ｂ２の記録層２３の磁化を−Ｚ方向に向けてスピンデバイス素子１１Ｂ１、１１Ｂ２を“高抵抗”状態にすることができる。このように、書き込み電流ＩＷを＋Ｘ方向に流すことにより、メモリセル１Ｃにデータ“０”を書き込むことができる。
【００９０】
一方、データ“１”を書き込む場合、図１８Ｂに図示されているように、−Ｘ方向の書き込み電流ＩＷが書き込み電流線２６に流される。−Ｘ方向の書き込み電流ＩＷが流れると、スピンデバイス素子１１Ａ１、１１Ａ２の記録層２３に−Ｚ方向の成分を有する電流磁界が印加され、スピンデバイス素子１１Ｂ１、１１Ｂ２の記録層２３に＋Ｚ方向の成分を有する電流磁界が印加される。これにより、スピンデバイス素子１１Ａ１、１１Ａ２の記録層２３の磁化を−Ｚ方向に向けてスピンデバイス素子１１Ａ１、１１Ａ２を“高抵抗”状態にし、スピンデバイス素子１１Ｂ１、１１Ｂ２の記録層２３の磁化を＋Ｚ方向に向けてスピンデバイス素子１１Ｂ１、１１Ｂ２を“低抵抗”状態にすることができる。このように、書き込み電流ＩＷを−Ｘ方向に流すことにより、メモリセル１Ｃにデータ“１”を書き込むことができる。
【００９１】
図１９は、メモリセル１Ｃにおける、読み出し動作のためのスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の間の電気的接続を概念的に示す斜視図である。メモリセル１Ｃにおいても、スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の電気的接続は、図３に図示されているメモリセル１と同様である。
【００９２】
詳細には、スピンデバイス素子１１Ａ１に接合された下部電極２４Ａ１とスピンデバイス素子１１Ｂ２に接合された下部電極２４Ｂ２は、ノードＮｂｉａｓ１に接続されており、スピンデバイス素子１１Ａ２に接合された下部電極２４Ａ２とスピンデバイス素子１１Ｂ１に接合された下部電極２４Ｂ１は、ノードＮｂｉａｓ２に接続されている。また、スピンデバイス素子１１Ａ１に接合された上部電極２５Ａ１とスピンデバイス素子１１Ｂ１に接合された上部電極２５Ｂ１は、いずれも、ノードＮ１に接続されており、スピンデバイス素子１１Ｂ２に接合された上部電極２５Ｂ２とスピンデバイス素子１１Ａ２に接合された上部電極２５Ａ２は、いずれも、ノードＮ２に接続されている。
【００９３】
メモリセル１Ｃからのデータ読み出しは、ノードＮｂｉａｓ１に、ノードＮｂｉａｓ２の電圧よりも高い電圧が印加された状態で、センスアンプ１２によってノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２とを比較することによって行われる。図１９に図示されている動作では、ノードＮｂｉａｓ２が接地された状態で、ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓが印加される。ノードＮｂｉａｓ１に正のバイアス電圧Ｖｂｉａｓを印加すると、スピンデバイス素子１１Ａ１、１１Ｂ１を通過する読み出し電流Ｉｓｅｎｓｅ１と、スピンデバイス素子１１Ｂ２、１１Ａ２を通過する読み出し電流Ｉｓｅｎｓｅ２とが発生し、これらの読み出し電流Ｉｓｅｎｓｅ１、Ｉｓｅｎｓｅ２により、ノードＮ１に電圧Ｖ１が、ノードＮ２に電圧Ｖ２が発生する。例えば、上記の第１状態がデータ“０”に対応づけられ、第２状態がデータ“１”に対応づけられている場合、電圧Ｖ１が電圧Ｖ２よりも高い場合には、メモリセル１に記憶されているデータがデータ“０”であると判別され、電圧Ｖ１が電圧Ｖ２よりも低い場合には、メモリセル１に記憶されているデータがデータ“１”であると判別される。
【００９４】
（可変形基板の上へのスピンデバイス素子の集積化）
磁気メモリの実用化における一つの課題として、読み出し感度、データ安定性、書き込み電力（データ書き込み動作において消費する電力）の３つの要求を同時に満たすことが困難であるという問題が知られている。この問題は、３つの相反性を包含している。読み出し動作のエラーレートを下げるために読み出し感度を上げるべく、ＭＲ比(magnetoresistance ratio)を上げると、ＳＴＴによる書き込み電力を低く抑えることが困難となる。逆も同様である。更に、書き込み電力とデータ安定性に関しては、データ安定性は磁気異方性エネルギーＫｕＶに比例するが（ここで、Ｋｕは、磁気異方性定数であり、Ｖは体積である）、書き込み電力も磁気異方性エネルギーＫｕＶに比例するため、データ安定性を高めると、必然的に書き込み電力が増大することになる。このように、上記の３つの要求のそれぞれを単独で満たすことは、現在の技術でも可能であるが、３つの要求を同時に満たすことは、トレードオフの関係が存在し、現在の技術では困難である。したがって、上記の問題に関連する３つの要求のうちの２つの相反性を解消することができれば、磁気メモリの実用化に寄与するであろう。
【００９５】
発明者は、上記のトレードオフ問題を解消するために、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和するための一つの手法としてメモリセルを構成するスピンデバイス素子を可変形基板（deformable base plate）の上に集積化し、更に、該可変形基板を曲げるための曲げ機構を設けることを検討している。可変形基板を曲げるための曲げ機構としては、例えば、圧電効果を利用した機構やキャパシタ電極の間に作用する力を利用した機構が使用され得る。
【００９６】
このような構成の磁気メモリでは、可変形基板を曲げることにより、スピンデバイス素子に歪みを発生することができる。スピンデバイス素子に歪みが発生すると、磁歪効果により、スピンデバイス素子に磁歪が発生し、スピンデバイス素子の記録層の磁化方向が、記録層の本来の磁気異方性の磁化方向から傾く。磁歪効果とは、磁化状態によって磁性体の歪みが変わる現象、及び、逆に磁性体に歪みが印加されたときに磁性体の磁化状態が変わる現象である。厳密には、後者は逆磁歪効果というが、狭義の磁歪効果、逆磁歪効果ともに合わせて広義の磁歪効果なため、本明細書では総称して磁歪効果と呼ぶ。記録層の磁化方向が、記録層の本来の磁気異方性の磁化方向から傾いた状態では、記録層の磁化は反転しやすい。このような現象を利用すれば、スピンデバイス素子の記録層としてデータ安定性に優れた材料を採用しても、少ない書き込み電力でデータ書き込みを行うことができる。以下では、メモリセルを構成するスピンデバイス素子が可変形基板の上に集積化された実施形態について説明する。
【００９７】
図２０は、一実施形態における磁気メモリのメモリセルアレイの構成の例を示す平面図であり、図２１は、図２０のメモリセルセルアレイの各ブロックの構成を示す平面図である。ここで、ブロックとは、メモリセルアレイの一構成単位であり、後に説明するように、各ブロックは、複数のメモリセルを備えている。図２０、図２１は、本実施形態の磁気メモリが、ＳＴＴ−ＭＲＡＭとして構成される場合のメモリセルセルアレイ及びその各ブロックの構成を概念的に示している。
【００９８】
図２０に図示されているように、本実施形態では、メモリセルアレイが、行列に並べられたブロック２を備えている。各ブロック２は、図２１に図示されているように、複数のメモリセル１Ａを備えている。図２０、図２１の構成では、各ブロック２が４つのメモリセル１Ａを備えている。各メモリセル１Ａの構成は、基本的には、図１１Ａ〜図１１Ｆのいずれかに図示されている構成と同様であり、従って、同一の参照符号“１Ａ”によって参照される。
【００９９】
図２２Ａは、図２１の断面Ｃ−Ｃにおける各ブロック２の構成を示す断面図であり、図２２Ｂは、図２１の断面Ｄ−Ｄにおける各ブロック２の構成を示す断面図であり、図２３は、各ブロック２の構成を示す斜視図である。図２２Ａ、図２２Ｂに図示されているように、各ブロック２は、可変形基板３３を備えている。可変形基板３３は、変形可能に、即ち、曲げることが可能であるように構成されている。可変形基板３３は、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成されてもよい。可変形基板３３の形成には、ＳＯＮ（Si on nothing）と呼ばれる技術で用いられる材料、プロセスも適用可能である。可変形基板３３の膜厚は、例えば、２００ｎｍ〜５μｍ程度が好ましい。
【０１００】
可変形基板３３の上面に下部電極２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２が形成されており、下部電極２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２の上面に、それぞれ、スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２が形成されている。スピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の上面に、それぞれ、上部電極２５Ａ１、２５Ａ２、２５Ｂ１、２５Ｂ２が形成されている。上部電極２５Ａ１、２５Ｂ１は、配線によって電気的に接続されており、上部電極２５Ｂ２、２５Ａ２は、配線によって電気的に接続されている。このような電気的接続は、図１１Ａ〜図１１Ｆに図示されているような、スピンデバイス素子１１Ａ１、１１Ｂ１の上面に上部電極２５１が接合され、スピンデバイス素子１１Ｂ２、１１Ａ２の上面に上部電極２５２が接合される構成に対応していることは、容易に理解されよう。
【０１０１】
可変形基板３３の両側面（Ｘ軸方向に面する側面）には、圧電層３４、３５が接合されている。圧電層３４、３５は、圧電効果を発現する材料、例えば、ＡｌＮ、チタン酸ジルコン酸鉛（ＰＺＴ）、ジルコニウム酸化物（ＺｎＯ）等で形成される。後述されるように、本実施形態では、データ書き込み時に、可変形基板３３が圧電層３４、３５に生じる圧電効果を利用して曲げられる。圧電層３４、３５は、固定基体３２の上面に接合されて固定される。固定基体３２は、トランジスタ回路が集積化された半導体基板３１の上面に接合される。
【０１０２】
圧電層３４、３５の可変形基板３３の側面に接合されている面と反対側の面には、電極層３６、３７が接合されている。圧電層３４には、更に、電極層３６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。図２２Ａ、図２２Ｂには、電極層３６との間で電位差を発生するための他の電極層は図示されていないが、該他の電極層は、スピンデバイス素子１１に接続された下部電極２４などと兼用することも可能である。
【０１０３】
本実施形態では、可変形基板３３は、可変形基板３３の下面（即ち、可変形基板３３のスピンデバイス素子１１が形成される面と反対側の面）又は上面（即ち、可変形基板３３のスピンデバイス素子１１が形成される面）の少なくとも一方が“固体で占められていない空間”に面するように構成される。ここでいう“固体で占められていない空間”は、気体（例えば、空気、窒素）や液体のような流動体で占められてもよく、また、真空であってもよい。可変形基板３３の下面又は上面の少なくとも一方が“固体で占められていない空間”に面する構成により、可変形基板３３が十分な大きさの変位で変形可能である。これは、スピンデバイス素子１１の記録層２３に十分な大きさの歪み、即ち、磁歪効果を発生させるために有効である。
【０１０４】
図２０を再度に参照して、本実施形態では、Ｙ軸方向に隣接するブロック２の可変形基板３３は、間隙３９によって分離されている。間隙３９は、空間３８と同様に、固体で示されていない空間である。図２４は、図２０に示されている断面Ｅ−Ｅの構造を概念的に示す断面図である。Ｙ軸方向に隣接する可変形基板３３は、間隙３９を挟んで対向している。間隙３９は、空間３８に連通している。このような構成によれば、Ｙ軸方向に隣接する可変形基板３３が機械的に分離され、Ｙ軸方向に隣接するブロックの可変形基板３３を個別に曲げることができる。
【０１０５】
このような構成の磁気メモリでは、圧電層３４、３５に接合された電極層（電極層３６、３７及び図示されない他の電極層）を用いて圧電層３４、３５に電界を印加することにより、可変形基板３３を曲げることができる。詳細には、圧電層３４、３５に電界を印加すると、圧電効果により圧電層３４、３５に歪みが生じる。圧電層３４、３５が歪むことにより、可変形基板３３に力が作用し、可変形基板３３が曲がる。可変形基板３３が曲げられた状態で、上述のように書き込み電流Ｉｗを各スピンデバイス素子１１に流す動作を行うことで、データ安定性と書き込み電力との間の相反性を軽減することができる。
【０１０６】
また、本実施形態の構成では、可変形基板３３を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことにも留意されたい。図２０〜図２４に図示されている機構では、圧電効果を用いて可変形基板３３を曲げるので、可変形基板３３を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【０１０７】
図２５Ａ〜図２５Ｄは、図２０〜図２４に図示されているメモリセル１Ａへのデータ書き込みの手順を示す断面図である。図２５Ａは、書き込み対象のメモリセル１Ａの初期状態を示している。図２５Ａには、メモリセル１Ａのうち、スピンデバイス素子１１Ａ１、１１Ｂ１の状態のみが図示されている。初期状態において、メモリセル１Ａには、データ“１”が記憶されているとする。この場合、スピンデバイス素子１１Ａ１は、“高抵抗”状態に設定され、スピンデバイス素子１１Ｂ１は、“低抵抗”状態に設定される。また、図２５Ａには図示されていないが、スピンデバイス素子１１Ａ２は、“高抵抗”状態に設定され、スピンデバイス素子１１Ｂ２は、“低抵抗”状態に設定される。
【０１０８】
図２５Ｂに図示されているように、メモリセル１Ａにデータを書き込む場合、可変形基板３３が曲げられる。上述のように、圧電層３４、３５に接合された電極層（電極層３６、３７及び図示されない他の電極層）を用いて圧電層３４、３５に電界を印加することにより、可変形基板３３を曲げることができる。可変形基板３３が曲げられると、各スピンデバイス素子１１に歪みが印加されるので、磁歪効果により、各スピンデバイス素子１１の記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾く。
【０１０９】
記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾くことで、記録層２３は、その磁化が反転しやすい状態になる。可変形基板３３を曲げて各スピンデバイス素子１１に歪みを印加することで、磁歪効果により、各スピンデバイス素子１１を一時的にデータ安定性が低い状態にすることができる。各スピンデバイス素子１１に十分な大きさの歪みを作用させるためには、可変形基板３３の変位（曲げ量）を増大することが有用である。また、大きな磁歪効果を得るためには記録層２３の磁歪値が大きいことが好ましい。
【０１１０】
ここで、本実施形態では、可変形基板３３の下面又は上面の少なくとも一方が“固体で占められていない空間”に面する構成により、可変形基板３３が十分な大きさの変位で変形可能である。ここでいう“固体で占められていない空間”は、気体（例えば、空気、窒素）や液体のような流動体で占められてもよく、また、真空であってもよい。
【０１１１】
より具体的には、図２２Ａ、図２２Ｂに図示されているように、可変形基板３３の下面（可変形基板３３のスピンデバイス素子１１が形成される面と反対側の面）の一部が、固体で占められていない空間３８に面しており、各スピンデバイス素子１１は、可変形基板３３を挟んで空間３８に対向するように配置されている。このような構造は、可変形基板３３の変位を増大し、スピンデバイス素子１１に作用する歪みを増大するために特に有用である。なお、可変形基板３３の上面のうちスピンデバイス素子１１が形成されていない部分は、保護のために、適宜の絶縁膜で被覆されてもよい。
【０１１２】
更に、図２５Ｃに図示されているように、可変形基板３３が曲げられた状態で、メモリセル１Ａの各スピンデバイス素子１１に、所望のデータを記録する書き込み電流Ｉｗが流される。磁歪効果は一方向性ではなく、一軸性の効果であるため、磁歪効果だけでは記録層２３の磁化方向（データ“０”又は“１”に対応）を決定することはできない。記録層２３に生じる磁歪効果では、最大でも記録層２３の磁気異方性の方向から磁化を約９０度傾ける効果が得られるにとどまる。記録層２３の磁化方向を一方向に定めるために、所望のデータを記録する書き込み電流Ｉｗが流される。
【０１１３】
図２５Ｃには、データ“０”を書き込む場合の動作が図示されている。書き込み電流ＩＷは、スピンデバイス素子１１Ａ１、１１Ａ２において参照層２１、記録層２３の磁化が“平行”に向けられ、スピンデバイス素子１１Ｂ１、１１Ｂ２において参照層２１、記録層２３の磁化が“反平行”に向けられるような向きに流される。これにより、メモリセル１Ａが、スピンデバイス素子１１Ａ１、１１Ａ２が“低抵抗”状態であり、スピンデバイス素子１１Ｂ１、１１Ｂ２が“高抵抗”状態である第１状態に設定される。
【０１１４】
その後、可変形基板３３を曲げることが止められる。このような手順により、データ書き込みが完了する。図２５Ｄは、データ書き込みが完了した状態のメモリセル１Ａを図示しており、図２５Ｄでは、スピンデバイス素子１１Ａ１、１１Ｂ１の記録層２３の磁化が図２５Ａに図示されている元の状態（初期状態）と反対方向に向けられている。
【０１１５】
上述されている動作によれば、メモリセル１Ａの各スピンデバイス素子１１の記録層２３としてデータ安定性に優れた材料を採用しても、スピンデバイス素子１１に印加された歪みによる磁歪効果によって書き込みが容易化されるので、少ない書き込み電力でデータ書き込みを行うことができる。即ち、本実施形態の磁気メモリ及びデータ書き込み方法は、データ安定性と書き込み電力との間の相反性を軽減し、上述された“トリレンマ”問題の解消に有用である。
【０１１６】
図２０〜図２４に図示されている機構では、圧電効果を用いて可変形基板３３が曲げられるが、可変形基板３３を曲げる曲げ機構としては、他の様々な機構が採用され得る。例えば、キャパシタ電極間に作用する力を利用して可変形基板３３を曲げることも可能である。図２６Ａ、図２６Ｂは、この場合の各ブロック２の構成を示す断面図である。
【０１１７】
図２６Ａ、図２６Ｂの構成では、固定基体３２に、キャパシタ電極４１が形成されている。キャパシタ電極４１は、平板部４１ａとコンタクト部４１ｂとを備えている。平板部４１ａの下面は、固体で占められていない空間３８Ａに面している。
【０１１８】
固定基体３２の上面に可変形基板３３が接合されている。可変形基板３３は、固体で占められていない空間３８Ｂを挟んでキャパシタ電極４１の平板部４１ａに対向している。即ち、可変形基板３３は、その下面において固体で占められていない空間３８Ｂに面している。
【０１１９】
可変形基板３３は、誘電層４２と、キャパシタ電極層４３と、基板本体４４とを備えている。誘電層４２は、固定基体３２の上面に接合されており、キャパシタ電極層４３は、誘電層４２の上面に接合されている。基板本体４４は、キャパシタ電極層４３の上面に接合されている。キャパシタ電極層４３は、誘電層４２及び固体で占められていない空間３８Ｂを挟んでキャパシタ電極４１の平板部４１ａに対向しており、キャパシタ電極４１とキャパシタ電極層４３とでキャパシタが形成されている。
【０１２０】
可変形基板３３の上面（基板本体４４の上面）に下部電極２４Ａ１、２４Ｂ１、２４Ａ２、２４Ｂ２が形成され、下部電極２４Ａ１、２４Ｂ１、２４Ａ２、２４Ｂ２の上面にスピンデバイス素子１１Ａ１、１１Ｂ１、１１Ａ２、１１Ｂ２が形成されている。各スピンデバイス素子１１の構成は、図４を参照しながら上述したとおりである。スピンデバイス素子１１Ａ１、１１Ｂ１、１１Ａ２、１１Ｂ２の記録層２３の上面に、それぞれ、上部電極２５Ａ１、２５Ｂ１、２５Ａ２、２５Ｂ２が形成されている。
【０１２１】
このような構成では、キャパシタ電極４１とキャパシタ電極層４３の間に電圧を印加することにより、可変形基板３３を曲げることができる。詳細には、キャパシタ電極４１とキャパシタ電極層４３の間に電圧を印加すると、キャパシタ電極４１とキャパシタ電極層４３の間に電界が発生し、この電界がキャパシタ電極層４３に発生する電荷に作用してキャパシタ電極層４３をキャパシタ電極４１に向けて引き寄せる力、即ち、可変形基板３３をキャパシタ電極４１に向けて引き寄せる力が発生する。可変形基板３３の下面は、固定基体３２に部分的にしか接合されておらず、固体で占められていない空間３８Ｂに面しているので、可変形基板３３をキャパシタ電極４１に向けて引き寄せる力により可変形基板３３が曲がる。
【０１２２】
ここで、図２６Ａ、図２６Ｂに図示されている構成では、可変形基板３３の下面の一部が、固体で占められていない空間３８Ｂに面している。可変形基板３３のスピンデバイス素子１１が形成される面と反対側の面が固体で占められていない空間３８Ｂに面する構造は、可変形基板３３の変位を増大可能にするために有効である。
【０１２３】
図２６Ａ、図２６Ｂに図示されている機構においても、可変形基板３３を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が流れないことに留意されたい。図２６Ａ、図２６Ｂに図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板３３を曲げるので、可変形基板３３を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
【０１２４】
また、図１４Ａ、図１４Ｂに図示されているような、２つのスピンデバイス素子１１を含んでいる構成の各メモリセル１Ｂが、可変形基板３３の上に集積化されてもよい。図２７は、このような構成の磁気メモリにおける各ブロック２の構成を示す平面図であり、図２８は、図２７のＦ−Ｆ断面における各ブロック２の構成を示す断面図である。
【０１２５】
可変形基板３３の上面に下部電極２４Ａ、２４Ｂが形成されており、下部電極２４Ａ、２４Ｂの上面に、それぞれ、スピンデバイス素子１１Ａ、１１Ｂが形成されている。スピンデバイス素子１１Ａ、１１Ｂの上面に、上部電極２５が形成されている。上部電極２５は、スピンデバイス素子１１Ａ、１１Ｂを電気的に接続する接続ノードとして機能する。
【０１２６】
図２７、図２８に図示された構成においても、可変形基板３３を曲げた状態でメモリセル１Ｂの各スピンデバイス素子１１Ａ、１１Ｂに書き込み電流を流すことにより、データ書き込みが行われる。詳細には、書き込み対象のメモリセル１Ｂにデータを書き込む場合、可変形基板３３が曲げられる。上述のように、圧電層３４、３５に接合された電極層（電極層３６、３７及び図示されない他の電極層）を用いて圧電層３４、３５に電界を印加することにより、可変形基板３３を曲げることができる。可変形基板３３が曲げられると、各スピンデバイス素子１１に歪みが印加されるので、磁歪効果により、各スピンデバイス素子１１の記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾く。記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾くことで、記録層２３は、その磁化が反転しやすい状態になる。
【０１２７】
更に、可変形基板３３が曲げられた状態で、書き込み対象のメモリセル１Ｂに書き込み電流が流される。書き込み電流の向きは、該メモリセル１Ｂに書き込むべきデータの値に応じて決定される。このような動作により、該メモリセル１Ｂに所望のデータを書き込むことができる。その後、可変形基板３３を曲げることが止められ、データ書き込みが完了する。
【０１２８】
図２７、図２８に図示された構成においても、上述されている動作によれば、スピンデバイス素子１１に印加された歪みによる磁歪効果によって書き込みが容易化されるので、少ない書き込み電力でデータ書き込みを行うことができる。なお、可変形基板３３を曲げる曲げ機構としては、図２６Ａ、図２６Ｂに図示されているようなキャパシタ電極間に作用する力を利用する構成も採用可能である。
【０１２９】
更に、可変形基板３３の上にメモリセルの各スピンデバイス素子１１が形成される構成においても、電流磁界を用いてメモリセルにデータを書き込むことも可能である。図２９は、電流磁界を用いてメモリセル１Ｃにデータを書き込む場合におけるメモリセルセルアレイの各ブロックの構成を示す斜視図であり、図３０は、該ブロックの構成を示す平面図である。
【０１３０】
図２９、図３０の構成では、各メモリセル１Ｃに近接して書き込み電流線２６が設けられる。図２９、図３０には、可変形基板３３の下方に書き込み電流線２６が設けられる構成が図示されている。書き込み電流線２６は、Ｘ軸方向に延伸するように設けられている。各メモリセル１Ｃのスピンデバイス素子１１Ａ１、１１Ａ２と、スピンデバイス素子１１Ｂ１、１１Ｂ２とは、対応する書き込み電流線２６を挟んで反対側に位置している。より具体的には、図３０に図示されているように、各メモリセル１Ｃのスピンデバイス素子１１Ａ１、１１Ａ２は、当該メモリセル１Ｃに対応する書き込み電流線２６に対して＋Ｙ方向（第１方向）にずれて位置しており、スピンデバイス素子１１Ｂ１、１１Ｂ２は、書き込み電流線２６に対して−Ｙ方向（第１方向と反対の第２方向）にずれて位置している。このような配置によれば、一の書き込み電流線２６しか用いずに、スピンデバイス素子１１Ａ１、１１Ａ２の記録層２３とスピンデバイス素子１１Ｂ１、１１Ｂ２の記録層２３の磁化を反対方向に向けるような磁界を発生することができ、好適である。また、スピンデバイス素子１１Ａ２は、スピンデバイス素子１１Ａ１に対して＋Ｘ方向に位置しており、スピンデバイス素子１１Ｂ１は、スピンデバイス素子１１Ｂ２に対して＋Ｘ方向に位置している。
【０１３１】
図２９、図３０には各メモリセル１Ｃにおけるスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２の間の電気的接続は図示されていないが、各メモリセル１Ｃのスピンデバイス素子１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２は、図１９に図示されている構成と同様に電気的に接続される。
【０１３２】
図２９、図３０に図示された構成においても、可変形基板３３を曲げた状態でメモリセル１Ｃの各スピンデバイス素子１１の記録層２３に電流磁界を印加することにより、データ書き込みが行われる。詳細には、書き込み対象のメモリセル１Ｃにデータを書き込む場合、可変形基板３３が曲げられる。上述のように、圧電層３４、３５に接合された電極層（電極層３６、３７及び図示されない他の電極層）を用いて圧電層３４、３５に電界を印加することにより、可変形基板３３を曲げることができる。可変形基板３３が曲げられると、各スピンデバイス素子１１に歪みが印加されるので、磁歪効果により、各スピンデバイス素子１１の記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾く。記録層２３の磁化方向が、記録層２３の本来の磁気異方性の磁化方向から傾くことで、記録層２３は、その磁化が反転しやすい状態になる。
【０１３３】
更に、可変形基板３３が曲げられた状態で、書き込み対象のメモリセル１Ｃに対応する書き込み電流線２６に書き込み電流Ｉｗが流される。書き込み電流Ｉｗの向きは、該メモリセル１Ｃに書き込むべきデータの値に応じて決定される。書き込み電流線２６に書き込み電流Ｉｗが流されることにより、該メモリセル１Ｃの各スピンデバイス素子１１の記録層２３に電流磁界が印加され、該メモリセル１Ｃに所望のデータを書き込むことができる。その後、可変形基板３３を曲げることが止められ、データ書き込みが完了する。
【０１３４】
電流磁界を用いてデータ書き込みが行われる場合においても、上述されている動作によれば、スピンデバイス素子１１に印加された歪みによる磁歪効果によって書き込みが容易化されるので、少ない書き込み電力でデータ書き込みを行うことができる。なお、可変形基板３３を曲げる曲げ機構としては、図２６Ａ、図２６Ｂに図示されているようなキャパシタ電極間に作用する力を利用する構成も採用可能である。
【０１３５】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
【符号の説明】
【０１３６】
１、１Ａ、１Ｂ、１Ｃ：メモリセル
２        ：ブロック
１１、１１Ａ、１１Ｂ、１１Ａ１、１１Ａ２、１１Ｂ１、１１Ｂ２：スピンデバイス素子
１２      ：センスアンプ
１３、１３Ａ１、１３Ａ２、１３Ｂ１、１３Ｂ２：抵抗素子
２１      ：参照層
２２      ：スペーサー層
２３      ：記録層
２４、２４１、２４２、２４Ａ、２４Ｂ、２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２：下部電極
２５、２５１、２５２、２５Ａ１、２５Ａ２、２５Ｂ１、２５Ｂ２：上部電極
２６      ：書き込み電流線
３１      ：半導体基板
３２      ：固定基体
３３      ：可変形基板
３４、３５：圧電層
３６、３７：電極層
３８、３８Ａ、３８Ｂ：空間
３９      ：間隙
４１：キャパシタ電極
４１ａ：平板部
４１ｂ：コンタクト部
４２：誘電層
４３：キャパシタ電極層
４４：基板本体
【図１】
2016194964.tif 000003
【図２】
2016194964.tif 000004
【図３】
2016194964.tif 000005
【図４】
2016194964.tif 000006
【図５】
2016194964.tif 000007
【図６】
2016194964.tif 000008
【図７Ａ】
2016194964.tif 000009
【図７Ｂ】
2016194964.tif 000010
【図８】
2016194964.tif 000011
【図９】
2016194964.tif 000012
【図１０Ａ】
2016194964.tif 000013
【図１０Ｂ】
2016194964.tif 000014
【図１１Ａ】
2016194964.tif 000015
【図１１Ｂ】
2016194964.tif 000016
【図１１Ｃ】
2016194964.tif 000017
【図１１Ｄ】
2016194964.tif 000018
【図１１Ｅ】
2016194964.tif 000019
【図１１Ｆ】
2016194964.tif 000020
【図１２Ａ】
2016194964.tif 000021
【図１２Ｂ】
2016194964.tif 000022
【図１３Ａ】
2016194964.tif 000023
【図１３Ｂ】
2016194964.tif 000024
【図１４Ａ】
2016194964.tif 000025
【図１４Ｂ】
2016194964.tif 000026
【図１５Ａ】
2016194964.tif 000027
【図１５Ｂ】
2016194964.tif 000028
【図１６】
2016194964.tif 000029
【図１７Ａ】
2016194964.tif 000030
【図１７Ｂ】
2016194964.tif 000031
【図１７Ｃ】
2016194964.tif 000032
【図１７Ｄ】
2016194964.tif 000033
【図１８Ａ】
2016194964.tif 000034
【図１８Ｂ】
2016194964.tif 000035
【図１９】
2016194964.tif 000036
【図２０】
2016194964.tif 000037
【図２１】
2016194964.tif 000038
【図２２Ａ】
2016194964.tif 000039
【図２２Ｂ】
2016194964.tif 000040
【図２３】
2016194964.tif 000041
【図２４】
2016194964.tif 000042
【図２５Ａ】
2016194964.tif 000043
【図２５Ｂ】
2016194964.tif 000044
【図２５Ｃ】
2016194964.tif 000045
【図２５Ｄ】
2016194964.tif 000046
【図２６Ａ】
2016194964.tif 000047
【図２６Ｂ】
2016194964.tif 000048
【図２７】
2016194964.tif 000049
【図２８】
2016194964.tif 000050
【図２９】
2016194964.tif 000051
【図３０】
2016194964.tif 000052