(57)【要約】【課題】チップのコーナー部にて生じる静電破壊を防止する。【解決手段】Ｘ方向に延在するエッジＥＧ１及びＹ方向に延在するエッジＥＧ３，ＥＧ４を有するＰ型シリコン基板３１と、エッジＥＧ１に沿ってＸ方向に配列された外部端子１５と、外部端子１５の一部と平面視で重なる位置においてシリコン基板３１に設けられたＮ型のウェル領域２２Ｂと、エッジＥＧ３，ＥＧ４とウェル領域２２Ｂとの間に配置され、ウェル領域２２Ｂに蓄積した電荷をシリコン基板３１に放電する静電保護素子６０とを備える。本発明によれば、ウェル領域に蓄積された電荷による静電破壊を防止することが可能となる。【選択図】図１２
2016033936.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１のエッジと、前記第１の方向と交差する第２の方向に延在する第２のエッジとを有する第１導電型の半導体基板と、
前記第１のエッジに沿って前記第１の方向に配列された複数の外部端子と、
前記複数の外部端子の一部と平面視で重なる位置において前記半導体基板に設けられた第２導電型のウェル領域と、
前記第２のエッジと前記ウェル領域との間に配置され、前記ウェル領域に蓄積した電荷を前記半導体基板に放電する静電保護素子と、を備えることを特徴とする半導体装置。
【請求項２】
前記ウェル領域に設けられた前記第１導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域の間に位置するチャネル領域を覆うゲート電極と、をさらに備え、
前記ソース領域及び前記ドレイン領域には第１の電源電位が供給され、前記ゲート電極には第２の電源電位が供給されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
データ入出力回路をさらに備え、
前記複数の外部端子は、前記データ入出力回路によって駆動されるデータ入出力端子を含み、
前記データ入出力回路は、前記データ入出力端子を前記第１及び第２の電源電位の一方に駆動することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板には第３の電源電位が供給され、
前記第３の電源電位は、前記第２の電源電位と同電位であり、且つ、前記第２の電源電位とは分離されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電源電位は、主電源である第４の電源電位と同電位であり、且つ、前記第４の電源電位とは分離されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記静電保護素子は、ダイオードであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記静電保護素子は、ダイオード接続されたトランジスタであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項８】
前記第２のエッジと前記静電保護素子との間には、他の素子が配置されていないことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
複数の半導体装置がマトリクス状に集積されてなる第１導電型の半導体ウェーハであって、
前記複数の半導体装置はそれぞれ第２導電型のウェル領域を含み、隣接する半導体装置に設けられた前記ウェル領域は、接続配線を介して互いに短絡されていることを特徴とする半導体ウェーハ。
【請求項１１】
前記ウェル領域は、前記半導体装置の角部に位置していることを特徴とする請求項１０に記載の半導体ウェーハ。
【請求項１２】
前記隣接する半導体装置を区画するスクライブ領域と、前記ウェル領域に蓄積した電荷を前記スクライブ領域に放電する静電保護素子と、を備えることを特徴とする請求項１０又は１１に記載の半導体ウェーハ。
【請求項１３】
前記ウェル領域は、外部端子と平面視で重なる位置に設けられていることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体ウェーハ。
【請求項１４】
前記ウェル領域には、データ出力用の電源電位が供給されることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体ウェーハ。
【請求項１５】
複数の半導体装置がマトリクス状に集積されてなる第１導電型の半導体ウェーハであって、
前記複数の半導体装置はそれぞれ第２導電型のウェル領域を含み、
前記複数の半導体装置を区画するスクライブ領域には、前記ウェル領域に蓄積した電荷を放電する静電保護素子が設けられていることを特徴とする半導体ウェーハ。
【請求項１６】
前記ウェル領域は、前記半導体装置の角部に位置していることを特徴とする請求項１５に記載の半導体ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える半導体ウェーハに関し、特に、製造プロセスにおける静電破壊が防止された半導体装置及びこれを備える半導体ウェーハに関する。
【背景技術】
【０００２】
半導体装置の多くは、外部端子を介して侵入する静電気から内部の回路素子を保護するための静電保護回路を備えている（特許文献１参照）。これにより、各外部端子に印加される高電圧の静電気から内部の回路素子が保護される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体装置の製造プロセスにおいては半導体ウェーハ全体が静電気を帯びることがあり、この場合、静電気の蓄積しやすい領域において静電破壊が生じる。しかも、静電破壊によって放出された電荷は他のチップに伝搬し、該チップをさらに静電破壊させることがある。このような連鎖的な破壊が生じると、半導体ウェーハ上の多くのチップが不良品になるという問題があった。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、第１の方向に延在する第１のエッジと、前記第１の方向と交差する第２の方向に延在する第２のエッジとを有する第１導電型の半導体基板と、前記第１のエッジに沿って前記第１の方向に配列された複数の外部端子と、前記複数の外部端子の一部と平面視で重なる位置において前記半導体基板に設けられた第２導電型のウェル領域と、前記第２のエッジと前記ウェル領域との間に配置され、前記ウェル領域に蓄積した電荷を前記半導体基板に放電する静電保護素子と、を備えることを特徴とする。
【０００６】
本発明の一側面による半導体ウェーハは、複数の半導体装置がマトリクス状に集積されてなる第１導電型の半導体ウェーハであって、前記複数の半導体装置はそれぞれ第２導電型のウェル領域を含み、隣接する半導体装置に設けられた前記ウェル領域は、接続配線を介して互いに短絡されていることを特徴とする。
【０００７】
本発明の他の側面による半導体ウェーハは、複数の半導体装置がマトリクス状に集積されてなる第１導電型の半導体ウェーハであって、前記複数の半導体装置はそれぞれ第２導電型のウェル領域を含み、前記複数の半導体装置を区画するスクライブ領域には、前記ウェル領域に蓄積した電荷を放電する静電保護素子が設けられていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ウェル領域に蓄積された電荷による静電破壊を防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。
【図３】周辺回路領域ＦＳＩＤＥのレイアウトを説明するための略平面図である。
【図４】補償容量の構造を説明するための模式的な断面図である。
【図５】補償容量の等価回路図である。
【図６】本発明を完成する課程で検討したプロトタイプによる周辺回路領域ＰＳＩＤＥのレイアウトを説明するための略平面図である。
【図７】静電破壊によって放出された電荷が斜め方向に位置するチップＣＰに伝搬する様子を説明するための模式図である。
【図８】主電源領域２１及び専用電源領域２２の構造を説明するための模式的な断面図である。
【図９】専用電源領域２２Ａ，２２Ｂと電源配線ＶＬ，ＳＬとの接続関係を説明するための模式図である。
【図１０】半導体ウェーハ上において隣接する４つの半導体チップＣＰを示す模式図である。
【図１１】本発明の第１の実施形態による周辺回路領域ＰＳＩＤＥのレイアウトを説明するための略平面図である。
【図１２】本発明の第２の実施形態による周辺回路領域ＰＳＩＤＥのレイアウトを説明するための略平面図である。
【図１３】静電保護素子６０の回路例を示す図である。
【図１４】本発明の第３の実施形態による半導体ウェーハＷＦの一部を拡大して示す模式図である。
【図１５】ＡＳＩＣチップ８０の構成を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１２】
図１に示すように、本実施形態による半導体装置は、複数のバンクＢＫ０，ＢＫ１，ＢＫ２・・からなるメモリセルアレイ１０を有している。バンクとはコマンドを実行可能な単位であり、各バンクは互いに非排他的に動作を行うことができる。メモリセルアレイ１０へのアクセスはアクセス制御回路１１によって行われ、メモリセルアレイ１０に対するデータの入出力はリードライト制御回路１２によって行われる。アクセス制御回路１１は、外部端子１３を介して供給される各種制御信号（コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、クロック信号ＣＫ，／ＣＫ、クロックイネーブル信号ＣＫＥなど）を受け、これらに基づいてメモリセルアレイ１０へのアクセスを行う。
【００１３】
例えば、コマンド信号ＣＭＤがリードコマンドを示している場合、アクセス制御回路１１はアドレス信号ＡＤＤによって特定されるメモリセルからリードデータを読み出す。読み出されたリードデータは、リードライト制御回路１２を介してデータ入出力回路１４に供給される。図１に示すように、リードライト制御回路１２とデータ入出力回路１４は、データバスＤＢによって接続されている。したがって、リードライト制御回路１２から出力されるリードデータは、データバスＤＢを介してデータ入出力回路１４に転送される。データ入出力回路１４はデータ入出力端子１５ごとに設けられており、データバスＤＢを介してパラレルに供給されたリードデータをシリアル変換して、対応するデータ入出力端子１５からシリアルに出力する役割を果たす。図１に示す例では、データ入出力端子１５が３２個設けられており、したがって３２ビットのリードデータＤＱ０〜ＤＱ３１が同時に出力される。
【００１４】
一方、ライト動作時においては、外部からデータ入出力端子１５にライトデータがシリアルに入力される。シリアルに入力されたライトデータは、データ入出力回路１４によってパラレル変換され、パラレル変換されたライトデータがデータバスＤＢを介してリードライト制御回路１２に転送される。そして、リードライト制御回路１２は、アドレス信号ＡＤＤによって特定されるメモリセルに該ライトデータを書き込む。
【００１５】
本実施形態による半導体装置は、例えばＤＤＲ３型のＤＲＡＭである。ＤＤＲ３型のＤＲＡＭは、１個のデータ入出力端子１５からバースト出力される８ビットのリードデータを、メモリセルアレイ１０からパラレルに読み出す８ビットプリフェッチ方式が採用されている。このため、図１に示す例のようにデータ入出力端子１５の数が３２個である場合、データバスＤＢに必要な本数は２５６本（＝８×３２）となる。
【００１６】
なお、図１に示す半導体装置は、電源端子１６〜１９を介してそれぞれ供給される電源電位ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱを動作電源として動作する。電源電位ＶＤＤＱ，ＶＳＳＱは、データ入出力回路１４に含まれる出力バッファの専用電源である。例えば、ハイレベルのリードデータを出力する場合、データ入出力端子１５は電源電位ＶＤＤＱレベルに駆動され、ローレベルのリードデータを出力する場合、データ入出力端子１５は電源電位ＶＳＳＱレベルに駆動される。
【００１７】
半導体装置を構成する他の回路には、電源電位ＶＤＤ，ＶＳＳ又はこれに基づいて生成される内部電源が主電源として用いられる。尚、電源電位ＶＤＤとＶＤＤＱは互いに同電位であり、電源電位ＶＳＳとＶＳＳＱは互いに同電位である。しかしながら、データ入出力回路１４にて発生する電源ノイズが他の回路に伝搬しないよう、電源電位ＶＤＤ，ＶＤＤＱを供給する電源配線はチップ上で互いに分離されており、同様に、電源電位ＶＳＳ，ＶＳＳＱを供給する電源配線はチップ上で互いに分離されている。
【００１８】
図２は、本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。図２に示す例では、メモリセルアレイ１０が４つのバンクＢＫ０〜ＢＫ３によって構成されている。
【００１９】
図２に示すように、本実施形態による半導体装置は、４つのメモリバンクＢＫ０〜ＢＫ３が形成されたメモリ領域ＭＡと、メモリ領域ＭＡのＹ方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。
【００２０】
周辺回路領域には、半導体チップのエッジＥＧ１に沿って配置されたパッドエリアＤＱＰＡＤを含む周辺回路領域ＰＳＩＤＥと、周辺回路領域ＰＳＩＤＥとは反対側の半導体チップのエッジＥＧ２に沿って配置され、パッドエリアＣＡＰＡＤを含む周辺回路領域ＦＳＩＤＥとが含まれている。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データ入出力端子１５の数が多い場合（例えば３２個）には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。
【００２１】
周辺回路領域ＰＳＩＤＥには、パッドエリアＤＱＰＡＤに設けられたデータ入出力端子１５にリードデータを出力するための出力バッファや、データ入出力端子１５を介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。周辺回路領域ＦＳＩＤＥには、パッドエリアＣＡＰＡＤに設けられた外部端子１３を介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。
【００２２】
メモリ領域ＭＡは、周辺回路領域ＰＳＩＤＥと周辺回路領域ＦＳＩＤＥとの間に配置されている。メモリ領域ＭＡに形成されたメモリバンクＢＫ０〜ＢＫ３は、周辺回路領域ＰＳＩＤＥと周辺回路領域ＦＳＩＤＥとを結ぶ方向（Ｙ方向）に沿って順番に配列されている。
【００２３】
メモリ領域ＭＡ内に設けられたメモリバンクＢＫ０〜ＢＫ３の各々は、メモリセルアレイ領域ＡＲＹと、メモリセルアレイ領域ＡＲＹとＸ方向（Ｙ方向と直交する方向）に隣接して設けられたロウデコーダＸＤＥＣと、メモリセルアレイ領域ＡＲＹとＹ方向に隣接して設けられたカラムデコーダＹＤＥＣと、カラムデコーダ領域とＹ方向に隣接して設けられた複数のメインアンプＡＭＰとを備えている。図２に示す例では、各バンクに含まれるメモリセルアレイ領域ＡＲＹが８分割されている。
【００２４】
図３は、周辺回路領域ＦＳＩＤＥのレイアウトを説明するための略平面図である。
【００２５】
図３に示すように、周辺回路領域ＦＳＩＤＥには、半導体チップのエッジＥＧ２に沿ってパッドエリアＣＡＰＡＤが設けられており、パッドエリアＣＡＰＡＤにおいてはＸ方向に配列された複数の外部端子１３が配列されている。さらに、周辺回路領域ＦＳＩＤＥは、平面視でパッドエリアＣＡＰＡＤと重なる部分を含んで全体が主電源領域２１を構成している。主電源領域２１とは、電源電位ＶＤＤ，ＶＳＳが用いられる領域であり、各種論理回路の他、電源電位ＶＤＤ，ＶＳＳを安定化させるための補償容量などが設けられる。尚、周辺回路領域ＦＳＩＤＥにおいては電源電位ＶＤＤＱ，ＶＳＳＱは使用されない。
【００２６】
図４は、補償容量の構造を説明するための模式的な断面図である。
【００２７】
図４に示す補償容量Ｃは、平面視で外部端子１３と重なる位置に設けられたＭＯＳ容量によって構成される。具体的に説明すると、外部端子１３を構成するパッド配線Ｍ４は、その下部に位置する配線Ｍ３に接続され、図示しない回路に接続される。パッド配線Ｍ４の開口部ＯＰは、外部端子１３を構成する。配線Ｍ３の下部には、配線Ｍ２，Ｍ１が存在している。配線Ｍ１は、ＭＯＳ容量を構成するトランジスタのソース／ドレイン領域ＳＤ及びゲート電極Ｇにそれぞれ接続される。ここで、ＭＯＳ容量を構成するトランジスタのソース／ドレイン領域ＳＤには電源電位ＶＤＤが印加され、ゲート電極Ｇには電源電位ＶＳＳが印加される。これにより、図５に示す等価回路が構成されることから、そのゲート容量が補償容量となり、電源電位ＶＤＤ，ＶＳＳが安定化される。
【００２８】
図４に示すように、本実施形態による半導体装置はＰ型シリコン基板（Ｐｓｕｂ）３１によって構成されており、ＭＯＳ容量はＮウェル領域（ＮＷｅｌｌ）３２内に形成される。Ｐ型シリコン基板３１は電源電位ＶＳＳに固定される。
【００２９】
図６は、本発明を完成する課程で検討したプロトタイプによる周辺回路領域ＰＳＩＤＥのレイアウトを説明するための略平面図である。
【００３０】
図６に示すように、プロトタイプによる周辺回路領域ＰＳＩＤＥには、半導体チップのエッジＥＧ１に沿ってパッドエリアＤＱＰＡＤが設けられており、パッドエリアＤＱＰＡＤにおいてはＸ方向に配列された複数のデータ入出力端子１５が配列されている。さらに、周辺回路領域ＰＳＩＤＥにおいては、主電源領域２１と専用電源領域２２が混在している。専用電源領域２２とは、データ出力用の電源電位ＶＤＤＱ，ＶＳＳＱが用いられる領域である。専用電源領域２２は、チップのエッジＥＧ１に沿って４箇所設けられている。このうち２つの専用電源領域２２ＡはエッジＥＧ１の中央部近傍に設けられ、残り２つの専用電源領域２２Ｂはチップのコーナー部に設けられている。
【００３１】
このようなプロトタイプによるレイアウトを採用した場合、製造プロセスにおいて静電破壊が発生し、これにより半導体ウェーハ上の半導体装置が不良品となることがあった。図７に示すように、半導体ウェーハＷＦは複数の半導体装置がマトリクス状に集積されてなり、静電破壊によってあるチップＣＰから電荷が放出されると、図７に示すように他のチップＣＰに伝搬し、該チップＣＰをさらに静電破壊させることがある。このような連鎖的な破壊が生じると、半導体ウェーハＷＦ上の多くのチップＣＰが不良品となってしまう。
【００３２】
図７に示す例では、静電破壊によって放出された電荷が斜め方向に位置するチップＣＰに伝搬し、これにより斜め方向に配列された複数のチップＣＰが次々と破壊される様子が示されている。静電破壊によって放出された電荷が斜め方向に伝搬する理由については必ずしも明らかではないが、本発明者らの研究によれば、チップＣＰのコーナー部に位置する専用電源領域２２Ｂが原因であるものと考えられる。
【００３３】
図８は、主電源領域２１及び専用電源領域２２の構造を説明するための模式的な断面図である。
【００３４】
図８には、主電源領域２１に設けられたＮチャンネル型ＭＯＳトランジスタ４１と、専用電源領域２２に設けられたＮチャンネル型ＭＯＳトランジスタ４２と、専用電源領域２２に設けられた補償容量４３が示されている。
【００３５】
まず、主電源領域２１に設けられたＮチャンネル型ＭＯＳトランジスタ４１は、Ｐ型のシリコン基板３１に設けられたＮチャンネル型のソース領域４１Ｓ及びドレイン領域４１Ｄと、ソース領域４１Ｓとドレイン領域４１Ｄとの間に位置するチャネル領域を覆うゲート電極４１Ｇによって構成されている。シリコン基板３１及びソース領域４１Ｓは電源電位ＶＳＳに固定されている。そして、ドレイン領域４１Ｄ及びゲート電極４１Ｇは、図示しない他の回路に接続されている。
【００３６】
これに対し、専用電源領域２２に設けられたＮチャンネル型ＭＯＳトランジスタ４２は、Ｐ型のウェル領域３３に形成されている。Ｐ型のウェル領域３３は、ディープＮウェル領域３４によってシリコン基板３１から分離されている。そして、Ｐ型のウェル領域３３内には、ソース領域４２Ｓ及びドレイン領域４２Ｄが設けられ、ソース領域４２Ｓとドレイン領域４２Ｄとの間に位置するチャネル領域はゲート電極４２Ｇで覆われている。Ｐ型のウェル領域３３及びソース領域４２Ｓは電源電位ＶＳＳＱに固定されている。そして、ドレイン領域４２Ｄ及びゲート電極４２Ｇは、図示しない他の回路に接続されている。このように、専用電源領域２２に設けられたＮチャンネル型ＭＯＳトランジスタ４２は、ソース領域４２Ｓ及び基板電位がＶＳＳＱに固定されるため、これらがＶＳＳに固定されるトランジスタ４１とは分離されている。
【００３７】
さらに、専用電源領域２２に設けられた補償容量４３は、Ｎ型のウェル領域３５に形成されている。Ｎ型のウェル領域３５内には、ソース／ドレイン領域４３ＳＤが設けられ、ソース／ドレイン領域４３ＳＤ間に位置するチャネル領域はゲート電極４３Ｇで覆われている。そして、Ｎ型のウェル領域３５及びソース／ドレイン領域４３ＳＤには電源電位ＶＤＤＱが印加され、ゲート電極４３Ｇには電源電位ＶＳＳＱが印加される。これにより、図５と同様の等価回路が形成されることから、そのゲート容量が補償容量となり、電源電位ＶＤＤＱ，ＶＳＳＱが安定化される。但し、電源電位ＶＤＤＱ，ＶＳＳＱは、それぞれ電源電位ＶＤＤ，ＶＳＳとは分離されているため、Ｎ型のウェル領域３５は、図４に示したＮ型のウェル領域３２とは接続されておらず、チップ上で互いに分離されている。
【００３８】
このような構造においてシリコン基板３１が静電気を帯びると、ＰＮ接合を介して電荷がシリコン基板３１からＮ型のウェル領域３３又は３５に伝搬する。ここで、ウェル領域３３は主電源である電源電位ＶＤＤに固定されているため、その容量は比較的大きい。このため、電荷がウェル領域３３に伝搬してもウェル領域３３の電圧はそれほど高くならず、静電破壊も生じにくい。これに対し、ウェル領域３５は出力用の専用電源である電源電位ＶＤＤＱに固定されているため、その容量は小さい。このため、電荷がウェル領域３５に伝搬するとウェル領域３５の電圧が直ちに高くなり、容易に静電破壊が生じてしまう。実際には、ソース／ドレイン領域４３ＳＤとゲート電極４３Ｇとの間で放電が発生し、ゲート絶縁膜が破壊される。このような破壊が生じると、電源電位ＶＤＤＱとＶＳＳＱが短絡された状態となることから、この箇所にて大電流が流れ、該チップは不良品となる。
【００３９】
上述した静電破壊は、エッジＥＧ１の中央部付近に位置する専用電源領域２２Ａよりも、コーナー部に位置する専用電源領域２２Ｂにおいて顕著に発生する。その理由については必ずしも明らかではないが、次の理由によるものと考えられる。
【００４０】
図９は、専用電源領域２２Ａ，２２Ｂと電源配線ＶＬ，ＳＬとの接続関係を説明するための模式図である。図面の見やすさを考慮して、図９にはデータ入出力端子１５などの外部端子は図示されていない。
【００４１】
図９に示す電源配線ＶＬは電源電位ＶＤＤＱを伝送するための配線であり、電源配線ＳＬは電源電位ＶＳＳＱを伝送するための配線である。これらの電源配線ＶＬ，ＳＬはいずれも専用電源領域２２Ａ，２２Ｂに接続されており、専用電源領域２２Ａ，２２Ｂに設けられたトランジスタ又は補償容量に接続されている。そして、電源配線ＶＬ，ＳＬにはいくつかのＥＳＤ保護素子５０が接続されており、これにより電源配線ＶＬ，ＳＬを伝搬する静電気が除去される。
【００４２】
しかしながら、電源配線ＶＬ，ＳＬに接続可能なＥＳＤ保護素子５０の数には限りがある。図９に示す例では、専用電源領域２２Ａにおいては電源配線ＶＬ，ＳＬにそれぞれ１個のＥＳＤ保護素子５０が接続されているのに対し、専用電源領域２２Ｂにおいては電源配線ＶＬ，ＳＬのいずれか一方に１個のＥＳＤ保護素子５０が接続されている。このため、専用電源領域２２Ａと比べると、専用電源領域２２Ｂに伝搬した電荷は抜けにくく、その結果、専用電源領域２２Ｂにおいては容易に静電破壊を起こす電圧に達してしまう。これがコーナー部に位置する専用電源領域２２Ｂにおいて静電破壊が発生しやすい理由であると考えられる。
【００４３】
また、図１０に示すように、半導体ウェーハ上においてはＸ方向に隣接する２つのチップＣＰの専用電源領域２２Ｂが近接した状態となる。このため、あるチップの専用電源領域２２Ｂに静電気が蓄積されると、隣接するチップの専用電源領域２２Ｂ間が高電圧となるため、静電破壊によって放出された電荷が隣接するチップに伝搬しやすくなる。
【００４４】
以上のようなメカニズムにより、専用電源領域２２Ａよりもコーナー部に位置する専用電源領域２２Ｂにおいて静電破壊が顕著に発生するものと考えられる。
【００４５】
尚、製造プロセスにおいてシリコン基板３１が静電気を帯びる理由は、いくつか考えられる。例えば、ロボットを用いて半導体ウェーハＷＦを所定のアライメント装置に搬送する場合、アライメント装置が静電気を帯びていると、アライメント装置と半導体ウェーハＷＦが接触する際に放電が起こり、シリコン基板３１に電荷が流入する。或いは、半導体ウェーハＷＦの表面にバックグラインド用テープを貼り付けた状態で半導体ウェーハＷＦの裏面を研削した後、バックグラインド用テープを剥離すると、剥離時に静電気が発生することもある。いずれにしても、このような原因によってシリコン基板３１が静電気を帯びると、上述したように、コーナー部に位置する専用電源領域２２Ｂにおいて静電破壊が発生し、これが他のチップに伝搬するという問題があった。
【００４６】
図１１は、本発明の第１の実施形態による周辺回路領域ＰＳＩＤＥのレイアウトを説明するための略平面図である。
【００４７】
図１１に示すように、第１の実施形態においては、コーナー部に位置する専用電源領域２２ＢとＹ方向に延在するエッジＥＧ３，ＥＧ４との距離が確保されている。専用電源領域２２ＢとエッジＥＧ３，ＥＧ４との距離Ｗは、１００μｍ以上確保することが好ましい。専用電源領域２２ＢとエッジＥＧ３，ＥＧ４との間には、後述する静電保護素子を除き、他の回路素子を配置しないことが好ましい。例えば、Ｐ型のシリコン基板３１がそのまま残存している状態とすることが好ましい。
【００４８】
このような構成によれば、Ｘ方向に隣接するチップ間において専用電源領域２２Ｂの距離が離れることから、仮に、あるチップの専用電源領域２２Ｂにおいて静電破壊が発生したとしても、放出された電荷が他のチップに伝搬しにくくなる。これにより、半導体ウェーハ上の多くのチップが不良品となる問題を解消することが可能となる。
【００４９】
図１２は、本発明の第２の実施形態による周辺回路領域ＰＳＩＤＥのレイアウトを説明するための略平面図である。
【００５０】
図１２に示すように、第２の実施形態においては、コーナー部に位置する専用電源領域２２ＢとＹ方向に延在するエッジＥＧ３，ＥＧ４との間に静電保護素子６０が配置されている。静電保護素子６０としては、図１３（ａ）に示すようにダイオード接続されたＭＯＳトランジスタであっても構わないし、図１３（ｂ）に示すようにダイオードであっても構わない。図１３（ａ）に示すＭＯＳトランジスタは、ソース領域に電源電位ＶＤＤＱが供給され、ドレイン領域及びゲート電極に電源電位ＶＳＳが供給されるため、図１３（ｂ）に示すダイオードと同じ機能を有する。そして、電源電位ＶＤＤＱを伝搬する電源配線ＶＬに静電気が印加されるとダイオードがオンするため、専用電源領域２２Ｂに蓄積した電荷がシリコン基板３１へと放出される。図示しないが、電源電位ＶＳＳＱを伝搬する電源配線ＳＬについても同様の対策を行うことができる。
【００５１】
このように、第２の実施形態においては、専用電源領域２２ＢとエッジＥＧ３，ＥＧ４との間に静電保護素子６０を配置していることから、専用電源領域２２Ｂにて静電破壊が発生する前に蓄積した電荷をシリコン基板３１に放出することが可能となる。
【００５２】
図１４は、本発明の第３の実施形態による半導体ウェーハＷＦの一部を拡大して示す模式図である。
【００５３】
図１４には４つのチップＣＰのコーナー部が示されており、各チップＣＰに設けられた専用電源領域２２Ａ，２２Ｂが接続配線７０によって相互に接続されている。接続配線７０は、各チップＣＰを区画するスクライブ領域７１上に配置され、例えば上層の配線Ｍ３又はＭ４を用いて構成される。これにより、専用電源領域２２Ａ，２２Ｂの容量が増大することから、静電破壊が発生しにくくなる。
【００５４】
さらに、本実施形態では、スクライブ領域７１にいくつかの静電保護素子６０が形成されており、これら静電保護素子６０に接続配線７０が接続されている。これにより、あるチップの専用電源領域２２Ａ，２２Ｂに電荷が蓄積した場合、スクライブ領域７１に設けられた静電保護素子６０を介して電荷がシリコン基板３１へと放出される。
【００５５】
このように、本実施形態によれば、各チップＣＰのレイアウトを大幅に変更することなく、ウェーハ状態で発生する静電破壊を効果的に防止することが可能となる。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５７】
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。したがって、図１５に示すＡＳＩＣチップ８０に本発明を適用することも可能である。図１５に示すＡＳＩＣチップ８０は、ソフトマクロ８１〜８３とハードマクロ８４を有し、チップのエッジに沿って複数の外部端子８５が設けられている。このようなチップにおいても、チップのエッジ近傍に主電源とは分離されたＮ型のウェル領域３６が存在することがある。このようなウェル領域３６においても上述した静電破壊が発生しやすいことから、上記実施形態と同様の対策を行うことによって、製造プロセス中における連鎖的な静電破壊を防止することが可能となる。
【００５８】
また、上記実施形態では、出力バッファの専用電源である電源電位ＶＤＤＱ，ＶＳＳＱが使用される専用電源領域に対して対策を行ったが、主電源とは異なる他の電源、例えばワード線の活性化電位である昇圧電位ＶＰＰや、ＤＬＬ回路専用の電源電位ＶＰＥＲＩＤなどが使用される専用電源領域に対しても同様の対策を行うことが可能である。
【符号の説明】
【００５９】
１０      メモリセルアレイ
１１      アクセス制御回路
１２      リードライト制御回路
１３      外部端子
１４      データ入出力回路
１５      データ入出力端子
１６〜１９    電源端子
２１      主電源領域
２２，２２Ａ，２２Ｂ    専用電源領域
３１      シリコン基板
３１    シリコン基板
３２〜３６    ウェル領域
４１      トランジスタ
４１Ｄ    ドレイン領域
４１Ｇ    ゲート電極
４１Ｓ    ソース領域
４２      トランジスタ
４２Ｄ    ドレイン領域
４２Ｇ    ゲート電極
４２Ｓ    ソース領域
４３      補償容量
４３Ｇ    ゲート電極
４３ＳＤ  ドレイン領域
５０      保護素子
６０      静電保護素子
７０      接続配線
７１      スクライブ領域
８０      ＡＳＩＣチップ
８１〜８３    ソフトマクロ
８４      ハードマクロ
８５      外部端子
ＡＭＰ    メインアンプ
ＡＲＹ    メモリセルアレイ領域
ＢＫ０〜ＢＫ３    バンク
Ｃ        補償容量
ＣＡＰＡＤ    パッドエリア
ＣＰ      半導体チップ
ＤＢ      データバス
ＤＱＰＡＤ    パッドエリア
ＥＧ１〜ＥＧ４    エッジ
ＦＳＩＤＥ    周辺回路領域
Ｇ        ゲート電極
Ｍ１〜Ｍ４    配線
ＭＡ      メモリ領域
ＯＰ      開口部
ＰＳＩＤＥ  周辺回路領域
ＳＤ      ドレイン領域
ＳＬ，ＶＬ    電源配線
ＷＦ      半導体ウェーハ
ＸＤＥＣ  ロウデコーダ
ＹＤＥＣ  カラムデコーダ
【図１】
2016033936.tif 000003
【図２】
2016033936.tif 000004
【図３】
2016033936.tif 000005
【図４】
2016033936.tif 000006
【図５】
2016033936.tif 000007
【図６】
2016033936.tif 000008
【図７】
2016033936.tif 000009
【図８】
2016033936.tif 000010
【図９】
2016033936.tif 000011
【図１０】
2016033936.tif 000012
【図１１】
2016033936.tif 000013
【図１２】
2016033936.tif 000014
【図１３】
2016033936.tif 000015
【図１４】
2016033936.tif 000016
【図１５】
2016033936.tif 000017