(57)【要約】      （修正有）【課題】表示デバイスに流れ込む電流が集中する状態を回避すると共に、輝度ムラの無い高品質な画像を表示させることが可能な表示デバイスのドライバを提供する。【解決手段】複数の画素駆動電圧を夫々異なるタイミングで表示デバイスの各データラインに印加する為に用いる複数の遅延クロック信号を、可変遅延回路が直列に接続された可変遅延回路群と、基準クロック信号に対して遅延クロック信号に生じている位相差を検出し、この位相差をゼロに収束させるように各可変遅延回路の遅延量を調整する位相比較器とを含むＤＬＬ回路にて生成する。【選択図】図５
2016045458.tif 000002
【特許請求の範囲】
【請求項１】
画像データ信号にて示される画素毎の輝度レベルに対応したＫ個（Ｋは、２以上の整数）の画素駆動電圧を表示デバイスのＫ個のデータラインに夫々印加する前記表示デバイスのドライバであって、
基準クロック信号に基づいて互いに位相が異なる第１〜第ｔ（ｔはＫ以下であり且つ２以上の整数）の遅延クロック信号を生成する遅延クロック生成部と、
前記第１〜第ｔの前記遅延クロック信号に基づきＫ個の前記画素駆動電圧を夫々異なるタイミングでＫ個の前記データラインに印加させる第１〜第Ｋの出力イネーブル信号を生成する出力イネーブル生成部と、を有し、
前記遅延クロック生成部は、夫々が前記基準クロック信号の周期の１／（ｔ＋１）の基本遅延時間を有する（ｔ＋１）個の可変遅延回路が直列に接続された可変遅延回路群と、位相比較器と、を含み、
前記基準クロック信号が前記可変遅延回路群内の第１段目の前記可変遅延回路に供給され、前記可変遅延回路群内の前記第１段目〜第ｔ段目の前記可変遅延回路各々の出力が前記第１〜第ｔの前記遅延クロック信号となり、
前記位相比較器は、前記可変遅延回路群内の第（ｔ＋１）段目の前記可変遅延回路から出力された信号と前記基準クロック信号との位相差に基づいて前記可変遅延回路群内の前記可変遅延回路各々の遅延時間を調整することを特徴とする表示デバイスのドライバ。
【請求項２】
前記可変遅延回路は、前記基本遅延時間の素子遅延を有する可変遅延素子であることを特徴とする請求項１記載の表示デバイスのドライバ。
【請求項３】
前記出力イネーブル生成部は、直列に接続された第１〜第Ｋのフリップフロップを含むシフトレジスタからなり、
前記第１〜第Ｋの前記フリップフロップの各々には前記第１〜第ｔの前記遅延クロック信号のうちのいずれか１つが供給されており、前記第１〜第Ｋの前記フリップフロップ各々の出力が前記第１〜第Ｋの前記出力イネーブル信号となることを特徴とする請求項１又は２記載の表示デバイスのドライバ。
【請求項４】
前記シフトレジスタは、出力開始信号を前記第１〜第Ｋの前記フリップフロップの順に次段のフリップフロップにシフトさせることにより、前記第１〜第Ｋの前記出力イネーブル信号の順に前記画素駆動電圧を前記データラインに印加するタイミングを遅らせる第１シフトモードと、
前記出力開始信号を前記第Ｋ〜前記第１の前記フリップフロップの順に前段のフリップフロップにシフトさせることにより、前記第Ｋ〜前記第１の前記出力イネーブル信号の順に前記画素駆動電圧を前記データラインに印加するタイミングを遅らせる第２シフトモードと、を有し、
前記第１シフトモード又は前記第２シフトモードのうちのいずれで動作させるのかを設定する遅延モード設定部を更に備えたことを特徴とする請求項３記載のドライバ。
【請求項５】
画像データ信号にて示される画素毎の輝度レベルに対応した第１〜第ｎ（ｎは、２以上の整数）の画素駆動電圧のうちの前記第１〜第Ｋ（Ｋはｎ／２）の前記画素駆動電圧を表示デバイスの第１〜第Ｋのデータラインに夫々印加する第１ドライバと、前記第１〜第ｎの前記画素駆動電圧のうちの第（Ｋ＋１）〜第ｎの前記画素駆動電圧を前記表示デバイスの第（Ｋ＋１）〜第ｎのデータラインに夫々印加する第２ドライバとを含む前記表示デバイスのドライバであって、
前記第１及び前記第２ドライバの各々は、
基準クロック信号に基づいて互いに位相が異なる第１〜第ｔ（ｔはＫ以下であり且つ２以上の整数）の遅延クロック信号を生成する遅延クロック生成部と、
前記第１〜第ｔの前記遅延クロック信号に基づきＫ個の前記画素駆動電圧を夫々異なるタイミングでＫ個の前記データラインに印加させる第１〜第Ｋの出力イネーブル信号を生成する出力イネーブル生成部と、を有し、
前記遅延クロック生成部は、夫々が前記基準クロック信号の周期の１／（ｔ＋１）の基本遅延時間を有する（ｔ＋１）個の可変遅延回路が直列に接続された可変遅延回路群と、位相比較器と、を含み、
前記基準クロック信号が前記可変遅延回路群内の第１段目の前記可変遅延回路に供給され、前記可変遅延回路群内の前記第１段目〜第ｔ段目の前記可変遅延回路各々の出力が前記第１〜前記第ｔの前記遅延クロック信号であり、
前記位相比較器は、前記可変遅延回路群内の第（ｔ＋１）段目の前記可変遅延回路から出力された信号と前記基準クロック信号との位相差に基づいて前記可変遅延回路群内の前記可変遅延回路各々の遅延時間を調整することを特徴とする表示デバイスのドライバ。
【請求項６】
前記可変遅延回路は、前記基本遅延時間の素子遅延を有する可変遅延素子であることを特徴とする請求項５記載の表示デバイスのドライバ。
【請求項７】
前記出力イネーブル生成部は、直列に接続された第１〜第Ｋのフリップフロップを含むシフトレジスタからなり、
前記第１〜第Ｋの前記フリップフロップの各々には前記第１〜第ｔの前記遅延クロック信号のうちのいずれか１つが供給されており、前記第１〜第Ｋの前記フリップフロップ各々の出力が前記第１〜第Ｋの前記出力イネーブル信号となることを特徴とする請求項５又は６記載の表示デバイスのドライバ。
【請求項８】
前記シフトレジスタは、出力開始信号を前記第１〜第Ｋの前記フリップフロップの順に次段のフリップフロップにシフトさせることにより、前記第１〜第Ｋの前記出力イネーブル信号の順に前記画素駆動電圧を前記データラインに印加するタイミングを遅らせる第１シフトモードと、
前記出力開始信号を前記第Ｋ〜前記第１の前記フリップフロップの順に前段のフリップフロップにシフトさせることにより、前記第Ｋ〜前記第１の前記出力イネーブル信号の順に前記画素駆動電圧を前記データラインに印加するタイミングを遅らせる第２シフトモードと、を有し、
前記第１及び前記第２ドライバを共に前記第１シフトモードで動作させるか、又は前記第１及び前記第２ドライバを共に前記第２シフトモードで動作させるか、或いは前記第１ドライバを前記第１シフトモードで動作させると共に前記第２ドライバ前記第２シフトモードで動作させるのかを設定する遅延モード設定部を更に備えたことを特徴とする請求項７記載の表示デバイスのドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号に応じて表示デバイスを駆動する表示デバイスのドライバに関する。
【背景技術】
【０００２】
表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。ゲートラインの各々とソースラインの各々との交叉部には、画素を担う表示セルが形成されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調表示電圧をソースラインの各々に印加するソースドライバと、走査信号をゲートラインに印加するゲートドライバと、が搭載されている。尚、このようなソースドライバとして、１水平同期期間分の複数の表示データ片を複数のラッチに個別に取り込み、各ラッチに取り込まれた表示データ片に対応した階調表示電圧をソースラインに印加するようにしたものが提案されている（例えば特許文献１参照）。かかるソースドライバでは、上記したラッチ各々による表示データの取り込みタイミングを、インバータ素子の素子遅延を利用した遅延回路によってずらすことにより、各ソースラインに流れ込む電流が集中する状態を回避し、このような状態で発生するノイズを防止するようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３０１９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記したようなインバータ素子の素子遅延を利用した遅延回路では、その遅延量が製造上のバラツキ、或いは環境温度等によって変動する。従って、階調表示電圧がソースラインを介して表示セルに印加されるタイミングと、走査信号がゲートラインを介して表示セルに印加されるタイミングとが一致しなくなる場合があり、表示画面内で輝度ムラが発生する虞があった。
【０００５】
そこで、本発明は、表示デバイスに流れ込む電流が集中する状態を回避すると共に、輝度ムラの無い高品質な画像を表示させることが可能な表示デバイスのドライバを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る表示デバイスのドライバは、画像データ信号にて示される画素毎の輝度レベルに対応したＫ個（Ｋは、２以上の整数）の画素駆動電圧を表示デバイスのＫ個のデータラインに夫々印加する前記表示デバイスのドライバであって、基準クロック信号に基づいて互いに位相が異なる第１〜第ｔ（ｔはＫ以下であり且つ２以上の整数）の遅延クロック信号を生成する遅延クロック生成部と、前記第１〜第ｔの前記遅延クロック信号に基づきＫ個の前記画素駆動電圧を夫々異なるタイミングでＫ個の前記データラインに印加させる第１〜第Ｋの出力イネーブル信号を生成する出力イネーブル生成部と、を有し、前記遅延クロック生成部は、夫々が前記基準クロック信号の周期の１／（ｔ＋１）の基本遅延時間を有する（ｔ＋１）個の可変遅延回路が直列に接続された可変遅延回路群と、位相比較器と、を含み、前記基準クロック信号が前記可変遅延回路群内の第１段目の前記可変遅延回路に供給され、前記可変遅延回路群内の前記第１段目〜第ｔ段目の前記可変遅延回路各々の出力が前記第１〜第ｔの前記遅延クロック信号となり、前記位相比較器は、前記可変遅延回路群内の第（ｔ＋１）段目の前記可変遅延回路から出力された信号と前記基準クロック信号との位相差に基づいて前記可変遅延回路群内の前記可変遅延回路各々の遅延時間を調整する。
【０００７】
また、本発明に係る表示デバイスのドライバは、画像データ信号にて示される画素毎の輝度レベルに対応した第１〜第ｎ（ｎは、２以上の整数）の画素駆動電圧のうちの前記第１〜第Ｋ（Ｋはｎ／２）の前記画素駆動電圧を表示デバイスの第１〜第Ｋのデータラインに夫々印加する第１ドライバと、前記第１〜第ｎの前記画素駆動電圧のうちの第（Ｋ＋１）〜第ｎの前記画素駆動電圧を前記表示デバイスの第（Ｋ＋１）〜第ｎのデータラインに夫々印加する第２ドライバとを含む前記表示デバイスのドライバであって、前記第１及び前記第２ドライバの各々は、基準クロック信号に基づいて互いに位相が異なる第１〜第ｔ（ｔはＫ以下であり且つ２以上の整数）の遅延クロック信号を生成する遅延クロック生成部と、前記第１〜第ｔの前記遅延クロック信号に基づきＫ個の前記画素駆動電圧を夫々異なるタイミングでＫ個の前記データラインに印加させる第１〜第Ｋの出力イネーブル信号を生成する出力イネーブル生成部と、を有し、前記遅延クロック生成部は、夫々が前記基準クロック信号の周期の１／（ｔ＋１）の基本遅延時間を有する（ｔ＋１）個の可変遅延回路が直列に接続された可変遅延回路群と、位相比較器と、を含み、前記基準クロック信号が前記可変遅延回路群内の第１段目の前記可変遅延回路に供給され、前記可変遅延回路群内の前記第１段目〜第ｔ段目の前記可変遅延回路各々の出力が前記第１〜前記第ｔの前記遅延クロック信号であり、前記位相比較器は、前記可変遅延回路群内の第（ｔ＋１）段目の前記可変遅延回路から出力された信号と前記基準クロック信号との位相差に基づいて前記可変遅延回路群内の前記可変遅延回路各々の遅延時間を調整する。
【発明の効果】
【０００８】
本発明によれば、複数の画素駆動電圧を表示デバイスのデータライン各々に印加するタイミングを強制的に異ならせたので、各データラインに流れ込む電流が同一時点で集中する状態が回避される。
【０００９】
更に、本発明では、複数の画素駆動電圧を夫々異なるタイミングで印加する為に用いる複数の遅延クロック信号を、可変遅延回路が直列に接続された可変遅延回路群と、位相比較器とを含むＤＬＬ回路にて生成するようにしている。かかるＤＬＬ回路では、基準クロック信号に対して各遅延クロック信号に生じている位相差をゼロに収束させるように各可変遅延回路の遅延量が調整される。よって、製造上のバラツキ、或いは環境温度に拘わらず、水平走査パルスが水平走査ラインを介して表示セルに印加されるタイミングに、画素駆動電圧をデータラインに印加するタイミングを合致させることが可能となるので、輝度ムラの無い高品質な画像を表示させることが可能となる。
【００１０】
従って、本発明によれば、表示デバイスに流れ込む電流が集中する際に生じるノイズを抑制し、且つ製造上のバラツキ、或いは環境温度に拘わらず、輝度ムラの無い高品質な画像を表示させることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る表示デバイスのドライバを含む表示装置を示すブロック図である。
【図２】ドライバＩＣ３ａの内部構成の一例を示すブロック図である。
【図３】出力遅延制御部１３４の内部構成の一例を示すブロック図である。
【図４】遅延クロック信号ＣＬ1〜ＣＬ(t+1)を示すタイムチャートである。
【図５】遅延クロック生成部１３４１の内部構成を示す回路図である。
【図６】クロックセレクタ１３４２の動作を示す図である。
【図７】出力イネーブル生成部１３４４の内部構成を示す回路図である。
【図８】Ｌシフトモード時でのシフト方向切替スイッチＳＷ1〜ＳＷKの状態を示す図である。
【図９】Ｌシフトモード時の出力イネーブル信号ＥＮ1〜ＥＮKを示すタイムチャートである。
【図１０】Ｒシフトモード時でのシフト方向切替スイッチＳＷ1〜ＳＷKの状態を示す図である。
【図１１】Ｒシフトモード時の出力イネーブル信号ＥＮ1〜ＥＮKを示すタイムチャートである。
【図１２】出力回路１３６の内部構成の一部を示す回路図である。
【図１３】遅延モード（Ｌシフトモード、Ｒシフトモード、Ｖシフトモード）毎の出力遅延の形態を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１３】
図１は、本発明に係る表示デバイスのドライバを含む表示装置の概略構成を示す図である。図１に示すように、かかる表示装置は、駆動制御部１、走査ドライバ２Ａ、２Ｂ、データドライバ３及び表示デバイス２０を含む。
【００１４】
表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータラインの各交叉部には、画素を担う表示セルが形成されている。
【００１５】
駆動制御部１は、映像信号中から水平同期信号を抽出しこれを水平同期信号ＨＳとして走査ドライバ２Ａ及び２Ｂに供給すると共に、この水平同期信号に同期して、画素駆動電圧の出力開始を指示する出力開始信号ＯＳを生成しこれをデータドライバ３に供給する。また、駆動制御部１は、かかる映像信号に基づき、各画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成し、これにクロックタイミングを表すクロック情報ＲＳを重畳した画素データ信号ＰＤＳをデータドライバ３に供給する。更に、駆動制御部１は、データドライバ３内に形成されているドライバＩＣ（後述する）各々の初期設定を行う為の初期設定信号ＩＳＳをデータドライバ３に供給する。尚、初期設定信号ＩＳＳは、例えば、上記した出力開始信号ＯＳが供給されてから実際に画素駆動電圧の出力を開始するまでの出力開始遅延時間を指定する出力開始遅延情報ＬＩと、遅延モード（後述する）を指定する遅延モード情報ＤＭとを含む。
【００１６】
走査ドライバ２Ａは水平走査ラインＳ1〜Ｓm各々の一端に接続されており、走査ドライバ２Ｂは水平走査ラインＳ1〜Ｓm各々の他端に接続されている。走査ドライバ２Ａ及び２Ｂは、上記した水平同期信号ＨＳに同期させて水平走査パルスＳＰを生成し、これを表示デバイス２０の水平走査ラインＳ1〜Ｓm各々に順次印加する。
【００１７】
データドライバ３は、画素データ信号ＰＤＳ中の画素データＰＤの系列を取り込む。そして、１水平走査ライン分、つまりデータラインの総数であるｎ個の画素データＰＤの取り込みが為される度に、データドライバ３は、取り込んだｎ個の画素データＰＤを、夫々が示す輝度レベルに対応した電圧値を有する画素駆動電圧Ｇ1〜Ｇnに変換する。そして、データドライバ３は、上記した初期設定信号ＩＳＳに含まれる遅延モード情報ＤＭにて指定された遅延モードに従った遅延形態をもって、画素駆動電圧Ｇ1〜Ｇnを表示デバイス２０のデータラインＤ1〜Ｄnに印加する。
【００１８】
尚、データドライバ３は、夫々が同一回路構成を有する複数の半導体ＩＣ（Integrated Circuit）チップ、例えば図１に示す実施例では、夫々が独立した半導体ＩＣチップである２つのドライバＩＣ３ａ及び３ｂによって形成されている。
【００１９】
ドライバＩＣ３ａは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第１列〜第Ｋ列［Ｋ＝（ｎ／２）］に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧Ｇ1〜ＧKを表示デバイス２０のデータラインＤ1〜ＤKに印加する。
【００２０】
ドライバＩＣ３ｂは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第（Ｋ＋１）列〜第ｎ列に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧ＧK+1〜Ｇnを表示デバイス２０のデータラインＤK+1〜Ｄnに印加する。
【００２１】
すなわち、表示デバイス２０の画面左領域の駆動を担うドライバＩＣ３ａと、画面右領域の駆動を担うドライバＩＣ３ｂが、図１に示すように、表示デバイス２０の一辺に沿って配置されているのである。
【００２２】
尚、各ドライバＩＣ３ａ及び３ｂ内に形成されている回路は同一であるので、以下に、ドライバＩＣ３ａを抜粋して各ドライバＩＣに形成されている構成について説明する。
【００２３】
図２は、ドライバＩＣ３ａ内に形成されている回路を示すブロック図である。図２に示すように、各ドライバＩＣには、受信回路１３１、第１データラッチ部１３２、第２データラッチ部１３３、出力遅延制御部１３４、階調電圧変換回路１３５、及び出力回路１３６が形成されている。
【００２４】
受信回路１３１は、駆動制御部１から供給された画素データ信号ＰＤＳ中から画素データＰＤの系列を取り込み、１水平走査ライン分（ｎ個）の画素データＰＤのうちから、Ｋ個の画素データＰ1〜ＰKを第１データラッチ部１３２に供給する。
【００２５】
また、受信回路１３１に設けられている基準クロック生成部１３１ａは、画素データ信号ＰＤＳ中からクロック情報ＲＳを抽出し、当該クロック情報ＲＳにて示されるクロックタイミングに位相同期した基準クロック信号ＣＫを生成する。受信回路１３１は、基準クロック信号ＣＫを第１データラッチ部１３２、第２データラッチ部１３３、及び出力遅延制御部１３４に供給する。
【００２６】
第１データラッチ部１３２は、受信回路１３１から供給された画素データＰ1〜ＰKの各々を、基準クロック信号ＣＫに基づくタイミングで順に取り込み、夫々を画素データＲ1〜ＲKとして次段の第２データラッチ部１３３に供給する。
【００２７】
第２データラッチ部１３３は、第１データラッチ部１３２から供給された画素データＲ1〜ＲKの各々を、基準クロック信号ＣＫに基づくタイミングで取り込み、夫々を画素データＹ1〜ＹKとして階調電圧変換回路１３５に供給する。
【００２８】
階調電圧変換回路１３５は、上記画素データＹ1〜ＹKを、夫々の輝度レベルに対応した電圧値を有するアナログの画素駆動電圧Ｖ1〜ＶKに変換して出力回路１３６に供給する。
【００２９】
出力遅延制御部１３４は、駆動制御部１から供給された初期設定信号ＩＳＳに応じて初期設定を行う。出力遅延制御部１３４は、その初期設定に基づく遅延モードにて、上記した出力開始信号ＯＳに応じて、エッジ部の開始タイミングが異なるＫ個の出力イネーブル信号ＥＮ1〜ＥＮKを生成する。
【００３０】
図３は、出力遅延制御部１３４の内部構成の一例を示すブロック図である。図３に示すように、出力遅延制御部１３４は、遅延クロック生成部１３４１、クロックセレクタ１３４２、遅延モード設定部１３４３及び出力イネーブル生成部１３４４を含む。
【００３１】
遅延クロック生成部１３４１は、基準クロック信号ＣＫに基づき、図４に示すように、夫々のフロントエッジ部のタイミング、つまり位相が異なる（ｔ＋１）個（ｔは２以上であり且つＫ以下の自然数）の遅延クロック信号ＣＬ1〜ＣＬ(t+1)を生成する。
【００３２】
図５は、遅延クロック生成部１３４１の内部構成の一例を示すブロック図である。
図５に示すように、遅延クロック生成部１３４１は、例えば直列に接続された（ｔ＋１）個の可変遅延回路ＣＤ1〜ＣＤ(t+1)及び位相比較器ＰＦを含むＤＬＬ（Delay-Locked Loop）回路からなる。可変遅延回路ＣＤ1〜ＣＤ(t+1)の各々は、例えば図５に示すように、直列に接続された一対の可変遅延インバータＶ１及びＶ２からなる。
【００３３】
可変遅延回路ＣＤ1〜ＣＤ(t+1)各々の設計上において基本となる遅延時間は、図４に示す基準クロック信号ＣＫの周期ＴＷの１／（ｔ＋１）の時間と等しい基本遅延時間ＤＬＹである。可変遅延回路ＣＤ1〜ＣＤ(t+1)の各々は、後述する遅延調整信号ＣＴＲＬに応じて遅延時間の調整が施される。
【００３４】
可変遅延回路ＣＤ1は、基準クロック信号ＣＫを基本遅延時間ＤＬＹだけ遅延させたものを遅延クロック信号ＣＬ1として生成し、これを次段の可変遅延回路ＣＤ2に供給する。可変遅延回路ＣＤ2は、この遅延クロック信号ＣＬ1を基本遅延時間ＤＬＹだけ遅延させたものを遅延クロック信号ＣＬ2として生成し、これを次段の可変遅延回路ＣＤ3に供給する。以下、同様にして、可変遅延回路ＣＤX（Ｘは、３〜ｔの自然数）は、前段の可変遅延回路ＣＤ(X-1)から供給された遅延クロック信号ＣＬ(X-1)を基本遅延時間ＤＬＹだけ遅延させたものを遅延クロック信号ＣＬXとして生成し、これを次段の可変遅延回路ＣＤ(X+1)に供給する。つまり、可変遅延回路ＣＤ3〜ＣＤtは遅延クロック信号ＣＬ3〜ＣＬtを生成し、夫々を次段の可変遅延回路ＣＤに供給するのである。
【００３５】
最終段の可変遅延回路ＣＤ(t+1)は、遅延クロック信号ＣＬtを基本遅延時間ＤＬＹだけ遅延させたものを遅延クロック信号ＣＬ(t+1)として生成し、これを位相比較器ＰＦに供給する。ここで、可変遅延回路ＣＤ1〜ＣＤ(t+1)各々の実際の遅延時間が基本遅延時間ＤＬＹと等しい場合には、図４に示すように、遅延クロック信号ＣＬ(t+1)は、基準クロック信号ＣＫと同位相となる。
【００３６】
位相比較器ＰＦは、基準クロック信号ＣＫと遅延クロック信号ＣＬ(t+1)との位相を比較し、その位相差を示す遅延調整信号ＣＴＲＬを生成する。位相比較器ＰＦは、遅延調整信号ＣＴＲＬを可変遅延回路ＣＤ1〜ＣＤ(t+1)の各々に供給する。これにより、可変遅延回路ＣＤ1〜ＣＤ(t+1)の各々は、遅延調整信号ＣＴＲＬにて示される位相差の分だけ現時点での自身の遅延時間を進み方向又は遅れ方向に調整する。
【００３７】
要するに、遅延クロック生成部１３４１は、基準クロック信号ＣＫに同期させて、夫々のフロントエッジ部が、ＣＫのフロントエッジ部からｈ・ＤＬＹ［ｈは、１〜（ｔ＋１）の整数］だけ遅延した遅延クロック信号ＣＬh、つまり図４に示す遅延クロック信号ＣＬ1〜ＣＬ(t+1)を生成する。この際、遅延クロック生成部１３４１では、位相比較器ＰＦで生成された遅延調整信号ＣＴＲＬにより、製造上のバラツキ及び環境温度に拘わらず、遅延クロック信号ＣＬ1〜ＣＬ(t+1)各々の遅延時間が、常に基本遅延時間ＤＬＹと等しくなるように調整される。
【００３８】
遅延クロック生成部１３４１は、上述したように生成した遅延クロック信号ＣＬ1〜ＣＬ(t+1)のうちのＣＬ1〜ＣＬtをクロックセレクタ１３４２に供給する。
【００３９】
クロックセレクタ１３４２は、初期設定信号ＩＳＳに含まれる遅延モード情報ＤＭに基づく、遅延クロック信号ＣＬ1〜ＣＬtの各々とクロックラインＬＬ1〜ＬＬtの各々との対応関係にて、遅延クロック信号ＣＬ1〜ＣＬtを夫々、対応するクロックラインＬＬに送出する。なお、遅延モード情報ＤＭでは、Ｌシフトモード（第１シフトモード）、Ｒシフトモード（第２シフトモード）、及びＶシフトモード（第３シフトモード）のうちの１つが指定される。
【００４０】
すなわち、クロックセレクタ１３４２は、遅延モード情報ＤＭがＬシフトモードを示す場合には、図６（ａ）に示すような一対一の対応関係にて、遅延クロック信号ＣＬ1〜ＣＬtをクロックラインＬＬ1〜ＬＬtに送出する。また、遅延モード情報ＤＭがＲシフトモードを示す場合には、クロックセレクタ１３４２は、図６（ｂ）に示すような一対一の対応関係にて、遅延クロック信号ＣＬt〜ＣＬ1をクロックラインＬＬ1〜ＬＬtに送出する。また、遅延モード情報ＤＭがＶシフトモードを示す場合には、ドライバＩＣ３ａのクロックセレクタ１３４２は、図６（ａ）に示すような一対一の対応関係にて、遅延クロック信号ＣＬ1〜ＣＬtをクロックラインＬＬ1〜ＬＬtに送出する。一方、ドライバＩＣ３ｂのクロックセレクタ１３４２は、図６（ｂ）に示すような一対一の対応関係にて、遅延クロック信号ＣＬt〜ＣＬ1をクロックラインＬＬ1〜ＬＬtに送出する。
【００４１】
なお、クロックセレクタ１３４２は、必ずしも全ての遅延クロック信号ＣＬ1〜ＣＬtをクロックラインＬＬ1〜ＬＬtに送出する必要はない。例えば、クロックセレクタ１３４２は、遅延クロック信号ＣＬ1〜ＣＬtのうちの奇数番目（又は偶数番目）の遅延クロック信号ＣＬを一対二の対応関係でクロックラインＬＬ1〜ＬＬtに送出するようにしても良い。要するに、クロックセレクタ１３４２は、遅延クロック信号ＣＬ1〜ＣＬtのうちの特定の複数の遅延クロック信号ＣＬをクロックラインＬＬ1〜ＬＬtに送出するものであっても良いのである。
【００４２】
図３に示す遅延モード設定部１３４３は、先ず、駆動制御部１から供給された初期設定信号ＩＳＳにて示される出力開始遅延情報ＬＩ及び遅延モード情報ＤＭを内蔵レジスタ（図示せぬ）に記憶する。
【００４３】
遅延モード設定部１３４３は、上記遅延モード情報ＤＭにて指定された遅延モードがＬシフトモードである場合には、論理レベル０の切替信号Ｃ１を出力イネーブル生成部１３４４に供給する。一方、上記遅延モードがＲシフトモードである場合には、遅延モード設定部１３４３は、論理レベル１の切替信号Ｃ１を出力イネーブル生成部１３４４に供給する。
【００４４】
なお、上記遅延モードがＶシフトモードである場合には、ドライバＩＣ３ａの遅延モード設定部１３４３は、遅延モードがＬシフトモードである場合と同様に論理レベル０の切替信号Ｃ１を出力イネーブル生成部１３４４に供給する。また、遅延モードがＶシフトモードである場合には、ドライバＩＣ３ｂの遅延モード設定部１３４３は、遅延モードがＲシフトモードである場合と同様に論理レベル１の切替信号Ｃ１を出力イネーブル生成部１３４４に供給する。
【００４５】
更に、遅延モード設定部１３４３は、駆動制御部１から送出された出力開始信号ＯＳを受け取ってから、出力開始遅延情報ＬＩにて示される出力開始遅延時間が経過した時点で論理レベル０（又は１）の状態から論理レベル１（又は０）の状態に遷移する出力開始信号ＯＰを生成する。遅延モード設定部１３４３は、出力開始信号ＯＰを出力イネーブル生成部１３４４に供給する。
【００４６】
出力イネーブル生成部１３４４は、出力開始信号ＯＰを取り込みこれを次段又は前段のＤフリップフロップに供給するＫ個のＤフリップフロップＤＦ1〜ＤＦKを有するシフトレジスタからなる。
【００４７】
以下、”Ｋ”が、クロックラインＬＬ1〜ＬＬtの個数の２倍、つまり２・ｔである場合を例にとって、上記したシフトレジスタとしての出力イネーブル生成部１３４４の構成について説明する。図３に示すように、ＤＦ1〜ＤＦKのうちのＤＦ1〜ＤＦK/2各々のクロック端子は、クロックラインＬＬ1〜ＬＬtに夫々接続されている。ＤＦ1〜ＤＦKのうちのＤＦ(K/2)+1〜ＤＦK各々のクロック端子は、クロックラインＬＬ1〜ＬＬtに夫々接続されている。
【００４８】
なお、出力イネーブル生成部１３４４には、上記したＤＦ1〜ＤＦKの他に、図７に示すように、シフト方向の切り替えを行う為のシフト方向切替スイッチＳＷ1〜ＳＷKが設けられている。
【００４９】
図７において、ＤフリップフロップＤＦ1〜ＤＦKは、夫々の前段に設けられたシフト方向切替スイッチＳＷを介して直列に接続されている。ＤＦ1〜ＤＦK各々の出力が出力イネーブル信号ＥＮ1〜ＥＮKとなる。
【００５０】
ここで、シフト方向切替スイッチＳＷ1は、上記した出力開始信号ＯＰ及びＤＦ2から出力された出力イネーブル信号ＥＮ2のうちの一方を切替信号Ｃ１に応じて選択し、これをＤＦ1に供給する。シフト方向切替スイッチＳＷr（ｒは、２〜［Ｋ−１］の自然数）は、ＤＦr-1から出力された出力イネーブル信号ＥＮr-1、及びＤＦr+1から出力された出力イネーブル信号ＥＮr+1のうちの一方を切替信号Ｃ１に応じて選択し、これをＤＦrに供給する。シフト方向切替スイッチＳＷKは、上記した出力開始信号ＯＰ及びＤＦK-1から出力された出力イネーブル信号ＥＮK-1のうちの一方を切替信号Ｃ１に応じて選択し、これをＤＦKに供給する。
【００５１】
すなわち、遅延モード情報ＤＭにて指定された遅延モードがＬシフトモードである場合には、論理レベル０の切替信号Ｃ１に応じて、図８に示すように、シフト方向切替スイッチＳＷ1は、出力開始信号ＯＰを選択してこれをＤＦ1に供給する。更に、Ｌシフトモード時には、図８に示すように、シフト方向切替スイッチＳＷS（Ｓは、２〜Ｋの自然数）は、ＤＦS-1から出力された出力イネーブル信号ＥＮS-1を選択しこれをＤＦSに供給する。
【００５２】
これにより、Ｌシフトモード時には、出力開始信号ＯＰが図４に示す遅延クロック信号ＣＬ1に同期して先ずＤＦ1に取り込まれ、引き続き遅延クロック信号ＣＬ2〜ＣＬtに夫々同期して、ＤＦ2、ＤＦ3、・・・、ＤＦK-1、ＤＦKの順に次段のＤＦにシフトしつつ取り込まれる。よって、Ｌシフトモード時には、ＤＦ1〜ＤＦKは、出力開始信号ＯＰに応じて、夫々のフロントエッジ部が出力開始信号ＯＰのフロントエッジ部からｈ・ＤＬＹ［ｈは、１〜（ｔ＋１）の整数］だけ遅延した出力イネーブル信号ＥＮh、つまり図９に示す出力イネーブル信号ＥＮ1〜ＥＮKを生成する。
【００５３】
一方、遅延モードがＲシフトモードである場合には、論理レベル１の切替信号Ｃ１に応じて、図１０に示すように、シフト方向切替スイッチＳＷKは、出力開始信号ＯＰを選択してこれをＤＦKに供給する。更に、Ｒシフトモード時には、シフト方向切替スイッチＳＷJ（Ｊは１〜Ｋ−１の自然数）が、ＤＦJ+1から出力された出力イネーブル信号ＥＮJ+1を選択しこれをＤＦJに供給する。
【００５４】
これにより、Ｒシフトモード時には、出力開始信号ＯＰが図４に示す遅延クロック信号ＣＬ1に同期して先ずＤＦKに取り込まれ、引き続き遅延クロック信号ＣＬ2〜ＣＬtに夫々同期して、ＤＦK-1、ＤＦK-2、・・・、ＤＦ2、ＤＦ1の順に前段のＤＦにシフトしつつ取り込まれる。よって、Ｒシフトモード時には、ＤＦ1〜ＤＦKは、出力開始信号ＯＰに応じて、夫々のフロントエッジ部が出力開始信号ＯＰのフロントエッジ部からｈ・ＤＬＹ［ｈは、１〜（ｔ＋１）の整数］だけ遅延した出力イネーブル信号ＥＮh、つまり図１１に示す出力イネーブル信号ＥＮ1〜ＥＮKを生成する。
【００５５】
なお、遅延モードがＶシフトモードである場合には、ドライバＩＣ３ａの出力イネーブル生成部１３４４は、上記したＬシフトモードの動作を実行することにより、図９に示す出力イネーブル信号ＥＮ1〜ＥＮKを生成する。更に、当該Ｖシフトモードにおいて、ドライバＩＣ３ｂの出力イネーブル生成部１３４４は、上記したＲシフトモードの動作を実行することにより、図１１に示す出力イネーブル信号ＥＮ1〜ＥＮKを生成する。
【００５６】
上記した構成により、出力遅延制御部１３４は、初期設定信号ＩＳＳにて示される遅延モードに従って、夫々のフロントエッジ部が出力開始信号ＯＰのフロントエッジ部からｈ・ＤＬＹ［ｈは、１〜（ｔ＋１）の整数］だけ遅延した、図９又は図１１に示す出力イネーブル信号ＥＮ1〜ＥＮKを生成する。そして、出力遅延制御部１３４は、出力イネーブル信号ＥＮ1〜ＥＮKを出力回路１３６に供給する。
【００５７】
出力回路１３６は、図１２に示すように、トランスミッションゲートとしてのトランジスタＱ1〜ＱKを含む。トランジスタＱ1〜ＱK各々のソース端子には、階調電圧変換回路１３５から供給された画素駆動電圧Ｖ1〜ＶKが夫々供給されている。トランジスタＱ1〜ＱK各々のドレイン端子は、表示デバイス２０のＫ個のデータラインＤに夫々接続されている。
【００５８】
更に、トランジスタＱ1〜ＱK各々のゲート端子には、出力イネーブル信号ＥＮ1〜ＥＮKが夫々個別に供給されている。これにより、トランジスタＱ1〜ＱKは、出力イネーブル信号ＥＮ1〜ＥＮKに基づいて夫々個別にオン・オフ制御される。つまり、トランジスタＱj（ｊは１〜Ｋの自然数）は、出力イネーブル信号ＥＮjが論理レベル０を示す場合にはオフ状態となる。一方、出力イネーブル信号ＥＮjが論理レベル１を示す場合にはトランジスタＱjはオン状態となり、画素駆動電圧Ｖjを画素駆動電圧Ｇjとして表示デバイス２０のデータラインＤに印加する。
【００５９】
以下に、上記した構成を有するドライバＩＣ３ａ及び３ｂを含むデータドライバ３の動作について、以下のＬシフトモード、Ｒシフトモード及びＶシフトモード毎に説明する。
【００６０】
［Ｌシフトモード］
Ｌシフトモードでは、駆動制御部１は、Ｌシフトモードを指定する遅延モード情報ＤＭを含む初期設定信号ＩＳＳをドライバＩＣ３ａ及び３ｂに供給する。更に、ドライバＩＣ３ａに対しては、駆動制御部１は、出力遅延時間ゼロを示す出力開始遅延情報ＬＩを含ませた初期設定信号ＩＳＳを供給する。また、ドライバＩＣ３ｂに対しては、駆動制御部１は、出力遅延時間Ｔ１を示す出力開始遅延情報ＬＩを含ませた初期設定信号ＩＳＳを供給する。尚、出力遅延時間Ｔ１は、例えば出力開始信号ＯＳが供給されてから、ドライバＩＣ３ａにおいて最も遅く印加される画素駆動電圧Ｇの印加開始時点までの時間である。
【００６１】
よって、Ｌシフトモードでは、先ず、ドライバＩＣ３ａが、図１３（ａ）に示すように、Ｇ1、Ｇ2、Ｇ3、・・・、ＧKの順にその印加タイミングを遅らせた画素駆動電圧Ｇ1〜ＧKを、表示デバイス２０のデータラインＤ1、Ｄ2、Ｄ3、・・・、ＤKに順次印加して行く。そして、出力開始信号ＯＳが供給されてから出力遅延時間Ｔ１の経過後、ドライバＩＣ３ｂが、ＧK+1、ＧK+2、ＧK+3、・・・、Ｇnの順にその印加タイミングを遅らせた画素駆動電圧ＧK+1〜Ｇnを、表示デバイス２０のデータラインＤK+1、ＤK+2、ＤK+3、・・・、Ｄnに順次印加して行く。
【００６２】
［Ｒシフトモード］
Ｒシフトモードでは、駆動制御部１は、Ｒシフトモードを指定する遅延モード情報ＤＭを含む初期設定信号ＩＳＳをドライバＩＣ３ａ及び３ｂに供給する。更に、ドライバＩＣ３ａに対しては、駆動制御部１は、出力遅延時間Ｔ１を示す出力開始遅延情報ＬＩを含ませた初期設定信号ＩＳＳを供給する。また、ドライバＩＣ３ｂに対しては、駆動制御部１は、出力遅延時間ゼロを示す出力開始遅延情報ＬＩを含ませた初期設定信号ＩＳＳを供給する。尚、出力遅延時間Ｔ１は、例えば出力開始信号ＯＳが供給されてから、ドライバＩＣ３ｂにおいて最も遅く印加される画素駆動電圧Ｇの印加開始時点までの時間である。
【００６３】
よって、Ｒシフトモードでは、先ず、ドライバＩＣ３ｂが、図１３（ｂ）に示すように、Ｇn、Ｇn-1、Ｇn-2、・・・、ＧK+1の順にその印加タイミングを遅らせた画素駆動電圧Ｇn〜ＧK+1を、表示デバイス２０のデータラインＤn、Ｄn-1、Ｄn-2、・・・、ＤK+1に順次印加して行く。そして、出力開始信号ＯＳが供給されてから出力遅延時間Ｔ１の経過後、ドライバＩＣ３ａが、ＧK、ＧK-1、ＧK-2、・・・、Ｇ1の順にその印加タイミングを遅らせた画素駆動電圧ＧK〜Ｇ1を、表示デバイス２０のデータラインＤK、ＤK-1、ＤK-2、・・・、Ｄ1に順次印加して行く。
【００６４】
［Ｖシフトモード］
Ｖシフトモードでは、駆動制御部１は、Ｌシフトモードを指定する遅延モード情報ＤＭ及び出力遅延時間ゼロを示す出力開始遅延情報ＬＩを含ませた初期設定信号ＩＳＳをドライバＩＣ３ａに供給する。更に、駆動制御部１は、Ｒシフトモードを指定する遅延モード情報ＤＭ及び出力遅延時間ゼロを示す出力開始遅延情報ＬＩを含ませた初期設定信号ＩＳＳをドライバＩＣ３ｂに供給する。
【００６５】
よって、Ｖシフトモードでは、ドライバＩＣ３ａが、図１３（ｃ）に示すように、Ｇ1、Ｇ2、Ｇ3、・・・、ＧKの順にその印加タイミングを遅らせた画素駆動電圧Ｇ1〜ＧKを、表示デバイス２０のデータラインＤ1、Ｄ2、Ｄ3、・・・、ＤKに順次印加して行く。更に、かかるドライバＩＣ３ａの動作と並行して、ドライバＩＣ３ｂが、図１３（ｃ）に示すように、Ｇn、Ｇn-1、Ｇn-2、・・・、ＧK+1の順にその印加タイミングを遅らせた画素駆動電圧Ｇn〜ＧK+1を、表示デバイス２０のデータラインＤn、Ｄn-1、Ｄn-2、・・・、ＤK+1に順次印加して行く。
【００６６】
ここで、表示デバイス２０の水平走査ラインＳ1〜Ｓmのうちで、水平走査パルスＳＰが印加された水平走査ラインＳに属する表示セルにおいて、データラインＤ1〜Ｄn各々に印加された画素駆動電圧Ｇに対応した輝度の表示が為される。
【００６７】
以上のように、データドライバ３は、各画素駆動電圧ＧをデータラインＤの各々に印加するタイミングを図１３（ａ）、図１３（ｂ）又は図１３（ｃ）に示すように、強制的にずらしている。これにより、各データラインに流れ込む電流が同一時点で集中する状態が回避される。従って、このような状態で発生するノイズが抑制される。
【００６８】
ところで、表示デバイス２０が大画面化すると、特に２次元画面の水平方向に伸張する水平走査ラインＳの配線抵抗が大となる。そこで、配線抵抗に伴う走査ドライバの負荷を低減する為に、図１に示す表示装置では、走査ドライバ（２Ａ、２Ｂ）を水平走査ラインＳの両端に設けるようにしている。この際、水平走査ラインＳ1〜Ｓmの各々上において、走査ドライバ２Ａ及び２Ｂの双方から遠い位置、つまり画面中央に近い位置ほど、配線抵抗に起因する水平走査パルスＳＰの遅延量が大きくなる。よって、走査ドライバ２Ａ及び２Ｂが水平走査パルスＳＰを水平走査ラインＳに印加すると、画面左（又は右）端領域に属するデータラインＤ1（又はＤn）との交叉部で生じる水平走査パルスＳＰに対して、画面中央領域に属するデータラインＤn/2（又はＤ(n/2)+1）との交叉部では遅れて水平走査パルスＳＰが到達する。
【００６９】
この際、上記したＶシフトモードによれば、水平走査パルスＳＰが到達するまでの遅延時間に追従させて、画面中央に近い位置に配置されているデータラインＤほど画素駆動電圧Ｇの印加タイミングを遅らせることができる。これにより、水平走査パルスＳＰ及び画素駆動電圧Ｇの印加タイミングを一致させることが可能となる。
【００７０】
更に、図３に示す出力遅延制御部１３４では、図１３（ａ）〜図１３（ｃ）に示すように画素駆動電圧Ｇ1〜Ｇn各々の表示デバイス２０への出力タイミングをずらす為に、遅延クロック生成部１３４１にて、互いに位相が異なる遅延クロック信号ＣＬ1〜ＣＬtを生成している。この際、遅延クロック生成部１３４１では、素子遅延（基本遅延時間ＤＬＹ）を利用して信号遅延を為す可変遅延回路ＣＤ1〜ＣＤ(t+1)を図５に示すように直列に接続し、その初段の可変遅延回路ＣＤ1に基準クロック信号ＣＫを供給する。これにより、可変遅延回路ＣＤ1〜ＣＤ(t+1)の各出力として、図４に示すように、基準クロック信号ＣＫのフロントエッジ部からｈ・ＤＬＹ［ｈは、１〜（ｔ＋１）の整数］だけ夫々のフロントエッジ部が遅延した遅延クロック信号ＣＬ1〜ＣＬ(t+1)を得るのである。
【００７１】
ここで、基準クロック信号ＣＫの周期ＴＷに対して基本遅延時間ＤＬＹは、
ＴＷ＝（ｔ＋１）・ＤＬＹ
なる関係にある。
【００７２】
よって、可変遅延回路ＣＤ1〜ＣＤ(t+1)各々の実際の遅延量が、設計値である基本遅延時間ＤＬＹと等しくなる場合には、遅延クロック信号ＣＬ(t+1)の位相は、基準クロック信号ＣＫの位相と一致することになる。しかしながら、可変遅延回路ＣＤ1〜ＣＤ(t+1)各々の素子遅延量は、製造上のバラツキ、或いは環境温度等によって変動する。
【００７３】
そこで、遅延クロック生成部１３４１では、位相比較器ＰＦにより、基準クロック信号ＣＫの位相と遅延クロック信号ＣＬ(t+1)の位相との位相差を検出する。そして、遅延クロック生成部１３４１では、この位相差をゼロに収束させるように、当該位相差を示す遅延調整信号ＣＴＲＬに基づき、可変遅延回路ＣＤ1〜ＣＤ(t+1)各々の遅延量を調整しているのである。
【００７４】
従って、遅延クロック生成部１３４１を含む出力遅延制御部１３４によれば、製造上のバラツキ、或いは環境温度等によって可変遅延回路ＣＤ1〜ＣＤ(t+1)の素子遅延量が変動するような場合にも、これを常に一定の基本遅延時間ＤＬＹに維持させることができる。
【００７５】
これにより、製造上のバラツキ、或いは環境温度に拘わらず、水平走査パルスが水平走査ラインを介して表示セルに印加されるタイミングに、画素駆動電圧をデータラインに印加するタイミングを合致させることが可能となる。よって、輝度ムラの無い高品質な画像を表示させることが可能となる。
【００７６】
以上のように、データドライバ３に含まれるドライバＩＣ３ａ又はＩＣ３ｂは、夫々以下の遅延クロック生成部（１３４１）及び出力イネーブル生成部（１３４４）を有する。つまり、遅延クロック生成部は、基準クロック信号（ＣＫ）に基づいて互いに位相が異なる第１〜第ｔの遅延クロック信号（ＣＬ1〜ＣＬt）を生成する。出力イネーブル生成部は、第１〜第ｔの遅延クロック信号に基づきＫ個の画素駆動電圧（Ｇ1〜ＧK）を夫々異なるタイミングでＫ個のデータラインに印加させる第１〜第Ｋの出力イネーブル信号（ＥＮ1〜ＥＮK）を生成する。なお、遅延クロック生成部は、夫々が基準クロック信号の周期（ＴＷ）の１／（ｔ＋１）の基本遅延時間（ＤＬＹ）を有する（ｔ＋１）個の可変遅延回路（ＣＤ1〜ＣＤt）が直列に接続された可変遅延回路群と、位相比較器（ＰＦ）と、を含む。この際、基準クロック信号が可変遅延回路群内の第１段目の可変遅延回路（ＣＤ1）に供給され、可変遅延回路群内の第１段目〜第ｔ段目の可変遅延回路各々（ＣＤ1〜ＣＤt）の出力が第１〜第ｔの遅延クロック信号となる。そして、位相比較器が、可変遅延回路群内の第（ｔ＋１）段目の可変遅延回路（ＣＤt+1）から出力された信号（ＣＬt+1）と基準クロック信号との位相差に基づいて可変遅延回路群内の可変遅延回路各々の遅延時間を調整するのである。
【００７７】
かかる構成により、表示デバイスに流れ込む電流が集中する際に生じるノイズが抑制され、且つ製造上のバラツキ、或いは環境温度に拘わらず、輝度ムラの無い高品質な画像を表示させることが可能となる。
【符号の説明】
【００７８】
１                駆動制御部
３ａ、３ｂ        ドライバＩＣ
１３１ａ          クロック生成部
１３４            出力遅延制御部
１３４１          遅延クロック生成部
１３４４          シフトレジスタ
ＣＤ1〜ＣＤ(t+1)  可変遅延回路
ＤＦ1〜ＤＦK      Ｄフリップフロップ
ＰＦ              位相比較器
【図１】
2016045458.tif 000003
【図２】
2016045458.tif 000004
【図３】
2016045458.tif 000005
【図４】
2016045458.tif 000006
【図５】
2016045458.tif 000007
【図６】
2016045458.tif 000008
【図７】
2016045458.tif 000009
【図８】
2016045458.tif 000010
【図９】
2016045458.tif 000011
【図１０】
2016045458.tif 000012
【図１１】
2016045458.tif 000013
【図１２】
2016045458.tif 000014
【図１３】
2016045458.tif 000015