(57)【要約】【課題】最適なタイミングで出力電圧制御情報となる電圧のサンプリングを行えるようにして、構成部品がダメージを受けるのを防止する。【解決手段】トランスの一次巻線に接続されたスイッチング素子をオン、オフ制御する駆動パルスを出力する一次側制御回路を備えた絶縁型直流電源装置において、一次側制御回路に、補助巻線に誘起される電圧もしくは該電圧に比例した電圧が印加される端子の電圧を所定のタイミングで取り込むサンプルホールド回路と、該サンプルホールド回路により取り込まれた電圧および一次巻線に流れる電流に比例した電圧に基づいてスイッチング素子をオフさせるタイミングを与える検出回路と、スイッチング素子をオンさせるタイミングを与えるタイマ回路とを設け、サンプルホールド回路は、スイッチング素子のオフ後、二次巻線の電流がゼロになるタイミングもしくはゼロになる前のタイミングでサンプリングを行うように構成した。【選択図】図２
2016116319.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線と二次巻線と補助巻線を有する電圧変換用のトランスと、該トランスの一次巻線に間欠的に電流を流すためのスイッチング素子と、前記トランスの一次巻線に流れる電流に比例した電圧と前記トランスの補助巻線に誘起される電圧に比例した電圧が入力されることで前記スイッチング素子をオン、オフ制御する駆動パルスを生成し出力する一次側制御回路とを備えた絶縁型直流電源装置であって、
前記一次側制御回路は、
前記トランスの補助巻線に誘起される電圧もしくは該電圧に比例した電圧が印加される端子の電圧を所定のタイミングで取り込んで保持するサンプルホールド回路と、
前記サンプルホールド回路により取り込まれた電圧および前記トランスの一次巻線に流れる電流に比例した電圧に基づいて前記スイッチング素子をオフさせるタイミングを与える検出回路と、
前記スイッチング素子をオンさせるタイミングを与えるタイマ回路と、
を備え、前記サンプルホールド回路は、前記スイッチング素子のオフ後、前記トランスの二次巻線から放電される電流がゼロ近傍まで減少し、前記端子の電圧が急激に立下り始めるタイミングで、取り込んだ電圧を保持するように構成されていることを特徴とする絶縁型直流電源装置。
【請求項２】
前記端子の電圧を遅延させる遅延手段と、該遅延手段により遅延された電圧にオフセットを与えるオフセット付加手段と、該オフセット付加手段によりオフセットが付加された電圧と前記端子の電圧とを比較する電圧比較回路とを備え、
前記サンプルホールド回路は、前記電圧比較回路が入力電圧の一致を検出したタイミングで、前記遅延手段により遅延された電圧を保持するように構成されていることを特徴とする請求項１に記載の絶縁型直流電源装置。
【請求項３】
前記端子の電圧を遅延させる遅延手段と、該遅延手段により遅延された電圧にオフセットを与えるオフセット付加手段と、該オフセット付加手段によりオフセットが付加された電圧と前記端子の電圧とを比較する電圧比較回路とを備え、
前記サンプルホールド回路は、前記電圧比較回路が入力電圧の一致を検出したタイミングで、前記端子の電圧を保持するように構成されていることを特徴とする請求項１に記載の絶縁型直流電源装置。
【請求項４】
前記タイマ回路は、前記スイッチング素子がオンされたタイミングで次のスイッチング周期の計時を開始するように構成されていることを特徴とする請求項２または３に記載の絶縁型直流電源装置。
【請求項５】
前記タイマ回路は、前記サンプルホールド回路により取り込まれた電圧に応じて計時する時間が可変に構成されていることを特徴とする請求項４に記載の絶縁型直流電源装置。
【請求項６】
前記サンプルホールド回路は、サンプリング用の第１スイッチと該第１スイッチを介して前記端子に接続された第１容量素子を備え、前記第１スイッチと第１容量素子との接続ノードに入力端子が接続された第１バッファを介して、前記第１容量素子に取り込んだ電圧を前記検出回路に伝達するように構成されていることを特徴とする請求項２〜５のいずれかに記載の絶縁型直流電源装置。
【請求項７】
前記サンプルホールド回路は、前記第１バッファの出力電圧を取り込んで保持するサンプリング用の第２スイッチと第２容量素子とを備え、該第２容量素子に取り込んだ電圧を、第２バッファを介して前記検出回路に伝達するように構成されていることを特徴とする請求項６に記載の絶縁型直流電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換用トランスを備えた絶縁型直流電源装置に関し、特に一次側で取得した情報のみで二次側の出力電圧の制御を行ういわゆる Primary Side Regulation (以下ＰＳＲ)方式の絶縁型ＤＣ−ＤＣコンバータにおける一次側制御回路に利用して有効な技術に関する。
【背景技術】
【０００２】
直流電源装置には、電圧変換用トランスの一次巻線と直列に接続されたスイッチング素子をオン、オフ駆動して一次巻線に流れる電流を制御し、二次巻線に誘起される電圧を制御するようにしたスイッチング制御方式の絶縁型ＤＣ−ＤＣコンバータが知られている。
また、スイッチング制御方式の絶縁型ＤＣ−ＤＣコンバータのひとつに、電流モード制御のフライバックコンバータがある。
この電流モードコンバータでは、二次側の出力電圧もしくは出力電流を検出して一次側へ帰還をかけ、スイッチング素子の電流ピークを制御することで、出力電圧もしくは出力電流を制御するようにしている。
【０００３】
一方、二次側から一次側へ帰還をかけずに、一次側で取得した情報のみで二次側の出力電圧の制御を行うＰＳＲ方式の絶縁型ＤＣ−ＤＣコンバータがある。このＰＳＲ方式のコンバータは、二次側の回路がシンプルであるとともに一次側の制御回路の大部分を半導体集積回路で構成することができるため、部品点数が少なく、低コストのコンバータを実現できるという利点がある。そして、このＰＳＲ方式の絶縁型ＤＣ−ＤＣコンバータにおけるスイッチング制御に関する発明として例えば特許文献１に記載されているものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７３４９２２９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８に、特許文献１に開示されているＰＳＲ方式の絶縁型ＤＣ−ＤＣコンバータにおけるスイッチング制御のタイミングチャートを示す。特許文献１に記載されているコンバータにおいては、１周期ごとにトランスの消磁開始タイミングｔ1から消磁が完了しＬＣ共振に入った直後までの期間Ｔ２を検出し、次の周期には前記検出期間Ｔ２から固定時間ΔＴを減じた時間Ｔ１にて、トランスの補助巻線の誘起電圧を分圧した電圧Ｖｓのサンプリングを行い出力電圧制御情報としている。なお、図８において、Ｓｗはスイッチング素子のオン、オフ制御信号、Ｓｐはサンプリングタイミングを与えるパルスである。
【０００６】
特許文献１の絶縁型ＤＣ−ＤＣコンバータにあっては、前の周期の検出期間Ｔ２の情報がない場合には次の周期における電圧Ｖｓのサンプリングができないため、別途追加回路を設けて擬似的な時間Ｔ１を生成する必要がある。また、前の周期に比べて次の周期の消磁期間が著しく変動した場合には、適切なタイミングで電圧Ｖｓのサンプリングを行うことができない。特に消磁期間が前周期よりも短くなった場合には、ＬＣ共振期間でサンプリングを行うこととなり、消磁期間よりも低い電圧をサンプリングしてしまうため、出力電圧を上昇させる制御が働き、スイッチング素子やトランス、ダイオードなどの構成部品の耐圧オーバーによる損傷、破壊を招くおそれがあるという課題がある。
【０００７】
本発明の目的は、電圧変換用のトランスを備え一次巻線に流れる電流をオン、オフして出力を制御するＰＳＲ方式の絶縁型直流電源装置において、一次側にて最適なタイミングで出力電圧制御情報となる電圧のサンプリングを行えるようにして、スイッチング素子やトランス、ダイオードなどの構成部品がダメージを受けるのを防止することができる技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため本発明は、
一次巻線と二次巻線と補助巻線を有する電圧変換用のトランスと、該トランスの一次巻線に間欠的に電流を流すためのスイッチング素子と、前記トランスの一次巻線に流れる電流に比例した電圧と前記トランスの補助巻線に誘起される電圧に比例した電圧が入力されることで前記スイッチング素子をオン、オフ制御する駆動パルスを生成し出力する一次側制御回路とを備えた絶縁型直流電源装置であって、
前記一次側制御回路は、
前記トランスの補助巻線に誘起される電圧もしくは該電圧に比例した電圧が印加される端子の電圧を所定のタイミングで取り込んで保持するサンプルホールド回路と、
前記サンプルホールド回路により取り込まれた電圧および前記トランスの一次巻線に流れる電流に比例した電圧に基づいて前記スイッチング素子をオフさせるタイミングを与える検出回路と、
前記スイッチング素子をオンさせるタイミングを与えるタイマ回路と、
を備え、前記サンプルホールド回路は、前記スイッチング素子のオフ後、二次巻線から放電される電流がゼロ近傍まで減少し、前記端子の電圧が急激に立下り始めるタイミングで、取り込んだ電圧を保持するように構成した。
【０００９】
上記した手段によれば、１周期内の情報で、補助巻線に誘起される電圧もしくは該電圧に比例した電圧が印加される端子の電圧を取り込むサンプルホールド回路による最適なサンプリングタイミングを決定できるため、消磁期間が前周期よりも短くなったような場合に、ＬＣ共振期間でサンプリングを行なってしまうのを回避することができる。その結果、消磁期間中よりも低い電圧をサンプリングして出力電圧を上昇させる制御が働くのを防止し、スイッチング素子やトランス、ダイオードなどの構成部品が耐圧オーバーによって損傷、破壊に至るのを防止することができる。
【００１０】
ここで、望ましくは、前記端子の電圧を遅延させる遅延手段と、該遅延手段により遅延された電圧にオフセットを与えるオフセット付加手段と、該オフセット付加手段によりオフセットが付加された電圧と前記端子の電圧とを比較する電圧比較回路とを備え、前記サンプルホールド回路は、前記電圧比較回路が入力電圧の一致を検出したタイミングで、前記遅延手段により遅延された電圧を保持するように構成する。
これにより、簡単な回路を設けるだけで最適なサンプリングタイミングを決定することができる。なお、遅延手段により遅延させた電圧を保持する代わりに、前記タイミングで前記端子（ＶＳ）の電圧（Ｖｓ）を保持するようにしても良い。
【００１１】
また、望ましくは、前記タイマ回路は、前記スイッチング素子がオンされたタイミングで次のスイッチング周期の計時を開始するように構成する。
これにより、タイマ回路によって一次側のスイッチング周期を決定することができる。
【００１２】
また、望ましくは、前記タイマ回路は、前記サンプルホールド回路により取り込まれた電圧に応じて計時する時間が可変に構成する。
これにより、補助巻線に誘起される電圧に応じて一次側のスイッチング周期を変化させることができ、それによって二次側の出力電圧を容易に一定に維持する制御が可能となる。
【００１３】
さらに、望ましくは、前記サンプルホールド回路は、サンプリング用の第１スイッチと該第１スイッチを介して前記端子に接続された第１容量素子を備え、前記第１スイッチと第１容量素子との接続ノードに入力端子が接続された第１バッファを介して、前記第１容量素子に取り込んだ電圧を前記検出回路に伝達するように構成する。
これにより、後段の回路の入力インピーダンスが低いような場合に、サンプリングした電圧が後段の回路の影響を受けて変動するのを回避することができる。
【００１４】
また、望ましくは、前記サンプルホールド回路は、前記第１バッファの出力電圧を取り込んで保持するサンプリング用の第２スイッチと第２容量素子とを備え、該第２容量素子に取り込んだ電圧を、第２バッファを介して前記検出回路に伝達するように構成する。
これにより、第１スイッチとしてエンハンスメント型のＮチャネルＭＯＳトランジスタを使用した場合に、ゲート電位がゼロ、サンプリング対象の端子（ＶＳ）の電位が負になると、上記スイッチがオンして第１容量素子の電荷が抜けてしまいサンプリングした電圧を保持できなくなってしまうのを回避することができるとともに、後段の回路の入力インピーダンスが低いような場合に、サンプリングした電圧が後段の回路の影響を受けて変動するのを回避することができる。
【発明の効果】
【００１５】
本発明によれば、電圧変換用のトランスを備え一次巻線に流れる電流をオン、オフして出力を制御するＰＳＲ方式の絶縁型直流電源装置において、一次側にて最適なタイミングで出力電圧制御情報となる電圧のサンプリングを行えるようにして、スイッチング素子やトランス、ダイオードなどの構成部品がダメージを受けるのを防止することができるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る絶縁型直流電源装置としての絶縁型ＤＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
【図２】図１の絶縁型ＤＣ−ＤＣコンバータにおけるトランスの一次側制御回路（一次側制御用ＩＣ）の構成例を示すブロック図である。
【図３】実施例の一次側制御用ＩＣを構成するサンプルホールド回路の構成例を示す回路構成図である。
【図４】図３の実施例のサンプルホールド回路を構成するスイッチコントロール回路の構成例を示す回路構成図である。
【図５】実施例の一次側制御用ＩＣ内部における各種信号の変化の様子を示すタイミングチャートである。
【図６】一次側制御用ＩＣを構成するサンプルホールド回路の第１の変形例を示す回路構成図である。
【図７】一次側制御用ＩＣを構成するサンプルホールド回路の第２の変形例を示す回路構成図である。
【図８】特許文献１に開示されているＰＳＲ方式の絶縁型ＤＣ−ＤＣコンバータにおけるスイッチング制御のタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の好適な実施形態を図面に基づいて説明する。
図１は、本発明を、一例として二次側から一次側へ帰還をかけずに、一次側で取得した情報のみで二次側の出力電圧の制御を行ういわゆる Primary Side Regulation (以下ＰＳＲ)方式の絶縁型ＤＣ−ＤＣコンバータに適用した場合の一実施形態を示す回路構成図である。
【００１８】
この実施形態のＤＣ−ＤＣコンバータは、一次巻線Ｎｐと二次巻線Ｎｓおよび補助巻線Ｎａとを有する電圧変換用のトランスＴＲ１と、このトランスＴＲ１の一次巻線Ｎｐと直列に接続されたＮチャネルＭＯＳＦＥＴからなるスイッチング素子としてのスイッチングトランジスタＳＷと、該スイッチングトランジスタＳＷを駆動する電源制御回路１０を有する。特に限定されるものではないが、この実施形態では、電源制御回路１０は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路（以下、一次側制御用ＩＣと称する）として形成されている。
【００１９】
また、図１のＤＣ−ＤＣコンバータは、一次側制御用ＩＣ１０がスイッチングトランジスタＳＷをオン、オフするための発振回路を持たず、自励式でスイッチング制御を行うとともに、トランスＴＲ１として二次巻線Ｎｓの極性が一次巻線Ｎｐの極性と逆極性のものを使用し疑似共振フライバックコンバータとして動作して、スイッチング素子の電流ピークを制御することで出力電圧を制御するように構成されている。
なお、図１のＤＣ−ＤＣコンバータは、前段に、ノイズ遮断用のフィルタや、交流電圧（ＡＣ）を整流し直流電圧に変換するダイオード・ブリッジ回路、整流後の電圧を平滑する平滑用コンデンサを設けてＡＣ−ＤＣコンバータ（いわゆるＡＣアダプタ）として構成されることもある。
【００２０】
上記トランスＴＲ１の二次側には、二次巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられている。
また、この実施形態のＤＣ−ＤＣコンバータの一次側には、上記補助巻線Ｎａと直列に接続された整流用ダイオードＤ１と、このダイオードＤ１のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ１とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が上記一次側制御用ＩＣ１０の電源電圧端子ＶＤＤに印加されている。一次巻線の入力電圧Ｖｉｎを直接またはダイオードや抵抗を介して一次側制御用ＩＣ１０の電源端子に印加して、該電圧によって内部回路を動作させるように構成しても良い。
【００２１】
さらに、本実施形態においては、スイッチングトランジスタＳＷのソース端子と接地点ＧＮＤとの間に、スイッチングトランジスタＳＷに流れる電流を電圧に変換する電流検出用の抵抗Ｒｓが接続され、該電流検出用抵抗Ｒｓにより変換されたノードＮ０の電圧Ｖcsが一次側制御用ＩＣ１０の電流検出端子ＣＳに入力されている。これとともに、補助巻線Ｎａと直列に接続された整流用ダイオードＤ１のアノード端子と接地点ＧＮＤとの間に補助巻線Ｎａの誘起電圧を分圧する分圧用の抵抗Ｒ１，Ｒ２が直列形態に接続され、該抵抗Ｒ１，Ｒ２の接続ノードＮ１の電位Ｖｓが一次側制御用ＩＣ１０の電圧検出端子ＶＳに入力されている。ここで、端子ＶＳの電位Ｖｓは二次側の出力電圧Ｖoutに比例するため、一次側制御用ＩＣ１０は端子ＶＳの電位が一定になるように制御することで、出力電圧Ｖoutを所定の電圧に維持するように構成されている。
【００２２】
補助巻線Ｎａには、二次巻線Ｎｓに誘起される電圧に比例した電圧が誘起される。従って、端子ＶＳの電位は、補助巻線と二次巻線の巻線比をＮａ／Ｎ2、二次巻線の端子間電圧をＶ2、二次側のダイオードＤ２の順方向電圧をＶFとすると、次式（１）
【数１】
2016116319.tif 000003
で表される。上記式（１）より分かるように、端子ＶＳの電位は二次巻線の端子間電圧Ｖ2（＝Ｖout+ＶF）に比例する。つまり、電位Ｖｓに応じて制御される出力電圧ＶoutはＶFに依存することとなる。
【００２３】
しかるに、二次側のダイオードＤ２の順方向電圧ＶFは、二次側の放電電流の電流値に応じて変化するため、出力端子に接続される負荷やスイッチング周期によらず、常にＶFが一定すなわち二次側電流が一定のタイミングで端子ＶＳの電圧をサンプリングして、その電圧に基づいてスイッチング制御を行う必要があり、そのためには二次側電流（二次巻線の電流）がゼロもしくはゼロよりもやや大きい程度のタイミングで端子ＶＳの電圧のサンプリングを行うのが望ましい。なお、二次巻線や補助巻線の誘起電圧すなわち端子ＶＳの電圧は、図５（Ｅ）に示すように、二次側電流がゼロになった直後から急速に立ち下がり始めるので、端子ＶＳの電圧のサンプリングは立ち下がり始めるタイミングで行うのが望ましい。
そこで、以下に説明する実施例では、二次側電流がゼロになる前のタイミングで端子ＶＳの電圧のサンプリングを開始して立ち下がり始めるタイミングでホールドするように回路が構成されている。
【００２４】
次に、図２〜図４を用いて、上記一次側制御用ＩＣ１０の具体的な構成例について説明する。図２〜図４のうち、図２は一次側制御用ＩＣ１０の実施例を示すブロック図、図３は一次側制御用ＩＣ１０内のサンプルホールド回路の構成例を示す回路構成図、図４はサンプルホールド回路内のスイッチコントロール回路の構成例を示す回路構成図である。
本実施例の一次側制御用ＩＣ１０は、電流検出電圧Ｖcsに基づいてスイッチングトランジスタＳＷのオフタイミングを決定して一次巻線のピーク電流を制御するとともに、二次側電流がゼロになる近傍のタイミングで端子ＶＳの電圧のサンプリングを行い、サンプリングした電圧ＶSHに応じてスイッチング周期を制御してスイッチングトランジスタＳＷのオンタイミングを決定する機能を備えている。
【００２５】
上記オフタイミング決定機能を実現するため、本実施例の一次側制御用ＩＣ１０は、図２に示すように、端子ＶＳに入力されている補助巻線の誘起電圧を分圧した電圧Ｖｓを所望のタイミングでサンプリングを行うサンプルホールド回路１１と、電圧ＶｓをサンプリングしたＶSHと所定の電圧Ｖref1との電位差に応じた電圧を生成する誤差増幅回路（以下、誤差アンプ）１２と、端子ＣＳに入力されている電流検出電圧Ｖcsと誤差アンプ１２の出力電圧Ｖcontとを比較するコンパレータ１３とを備え、該コンパレータ１３の出力がＲＳフリップフロップ１４のリセット端子Ｒに入力されている。
【００２６】
そして、上記フリップフロップ１４の出力は駆動回路（ドライバ）１５に供給され、駆動回路１５からの出力がスイッチングトランジスタＳＷをオン、オフ駆動する駆動パルスＤＲＶとなる。この実施例では、電流検出電圧Ｖcsが誤差アンプ１２の出力電圧Ｖcontを越えるとコンパレータ１３の出力がハイレベルに変化してＲＳフリップフロップ１４がリセットされてその出力がローレベルに変化し、駆動回路１５から出力される駆動パルスＤＲＶがローレベルに変化してスイッチングトランジスタＳＷがオフされるように構成されている。
【００２７】
また、上記オンタイミング決定機能を実現するため、一次側制御用ＩＣ１０は、上記フリップフロップ１４の出力によって起動されるタイマ回路１６を備え、このタイマ回路１６が所定の時間を計時するとフリップフロップ１４がセットされ、駆動回路１５から出力される駆動パルスＤＲＶがハイレベルに変化してスイッチングトランジスタＳＷがオンされるように構成されている。
しかも、このタイマ回路１６は、上記誤差アンプ１２の出力電圧Ｖcontに応じて計時する時間が変化し、それによりスイッチング周期が変化する。具体的には、前述の一次巻線のピーク電流制御のことを考えなければ、誤差アンプ１２の出力電圧Ｖcontが高くなるとタイマ回路１６が計時する時間が短くなってスイッチング周期が短くなり、誤差アンプ１２の出力電圧Ｖcontが低くなるとタイマ回路１６が計時する時間が長くなってスイッチング周期が長くなるように構成されている。これにより、補助巻線に誘起される電圧に応じて一次側のスイッチング周期を変化させることができる。
【００２８】
より厳密に説明すると、本実施例の場合には、上記のようなスイッチング周期の制御と前述の一次巻線のピーク電流制御とが合わさることで、二次側の出力電圧を一定に維持する制御を行うので、電圧Ｖcontが上昇してもスイッチング周期が変化しないもしくは減少することもある。
なお、上記のように、計時する時間が可変なタイマ回路は、例えば可変電流源と該可変電流源からの電流によって充電されるキャパシタと、該キャパシタの充電電圧と所定の参照電圧とを比較するコンパレータとを備え、可変電流源が流す電流を誤差アンプ１２の出力電圧Ｖcontに比例して増減させるように構成することによって実現することができる。
【００２９】
図３には、上記一次側制御用ＩＣ１０を構成するサンプルホールド回路１１の構成例が示されている。
図３のサンプルホールド回路１１は、補助巻線の誘起電圧を分圧した電圧Ｖｓが入力される端子ＶＳと接地点との間に直列に接続されたスイッチＳＷ１およびキャパシタＣ３と、端子ＶＳとスイッチＳＷ１およびキャパシタＣ３の接続ノードＮ２との間に直列に接続されたスイッチＳＷ２および抵抗Ｒ３と、接続ノードＮ２の電位に負電圧オフセットＶSHoff（例えば−100mＶ）を付与する演算増幅回路などからなるオフセット回路１８と、該オフセット回路１８の出力と端子ＶＳに入力されている補助巻線の誘起電圧を分圧した電圧Ｖｓとを比較するコンパレータ１９とを備える。オフセット回路１８はレベルシフト回路で構成することも可能である。
【００３０】
また、図３のサンプルホールド回路１１は、上記誤差アンプ１２の出力電圧Ｖcontと、フリップフロップ１４の出力信号Ｓと、端子ＶＳに入力されている補助巻線の誘起電圧を分圧した電圧Ｖｓと、上記コンパレータ１９の出力信号ＳＫを入力とするスイッチコントロール回路２０を備える。
図４には、上記サンプルホールド回路１１を構成するスイッチコントロール回路２０の構成例が示されている。図４のスイッチコントロール回路２０は、コンパレータＣＭＰ１やＡＮＤゲートＧ１、フリップフロップＦＦ１などから構成され前記フリップフロップ１４の出力信号Ｓと端子ＶＳの電圧Ｖｓとに基づいてトランスの消磁開始タイミングを検出する消磁開始点検出回路２１を備える。
【００３１】
また、スイッチコントロール回路２０は、消磁開始で立ち上がり前記誤差アンプ１２の出力電圧Ｖcontで制御される幅を持つパルス信号Ｓ１を生成する第１パルス生成回路２２と、前記誤差アンプ１２の出力電圧Ｖcontを入力とし上記パルス信号Ｓ１の立ち下がりから消磁完了までの幅を持つパルス信号Ｓ２を生成するフリップフロップＦＦ３からなる第２パルス生成回路２３とを備える。第１パルス生成回路２２は、誤差アンプ１２の出力電圧Ｖcontに比例した時間を計時するタイマを備え、該タイマの計時時間に相当するパルス幅を有するパルス信号Ｓ１を生成する。
【００３２】
上記消磁開始点検出回路２１は、端子Ｓの入力信号（フリップフロップ１４の出力信号）がローレベルであって、端子ＶＳの電圧Ｖｓが参照電圧Ｖref1よりも高くなってコンパレータＣＭＰ１の出力がハイレベルに変化すると、ＡＮＤゲートＧ１の出力がハイレベルになり、フリップフロップＦＦ１がセットされてその出力Ｑがハイレベルに変化する。また、端子Ｓの入力信号がハイレベルに変化すると、フリップフロップＦＦ１がリセットされてその出力Ｑがローレベル、／Ｑがハイレベルに変化する。
上記第１パルス生成回路２２は、例えば定電流源ＣＩと該定電流源ＣＩからの定電流によって充電されるキャパシタＣ５と、キャパシタＣ５の電荷を放電するスイッチＳＷ３、キャパシタＣ５の充電電圧と誤差アンプ１２の出力電圧Ｖcontとを比較するコンパレータＣＭＰ２とによって構成されたタイマ回路やフリップフロップＦＦ２等を備え、タイマ回路の計時時間に相当するパルス幅を有するパルス信号Ｓ１を生成するように構成される。なお、図４に示されている回路は一例であり、このような構成に限定されるものでない。
【００３３】
なお、この第１パルス生成回路２２内のタイマ回路（ＣＩ，Ｃ５，ＳＷ３）は、上記誤差アンプ１２の出力電圧Ｖcontに応じて計時する時間が変化する。具体的には、誤差アンプ１２の出力電圧Ｖcontに比例し、かつ二次巻線に電流が流れ始めてからゼロになるまでの期間Ｔ２（図５参照）よりも少しだけ短い時間を計時する、つまり図５に示されている期間Ｔ４を極力短くするように構成されている。
後に詳しく説明するが、図５のタイミングｔ３〜ｔ４の期間は電圧ＶSHが電圧ＶＳに対して遅れるため、Ｔ４がＴ３に比べて長い場合、ＶSHのＶＳに対するずれが大きくなり、出力電圧の制御の精度が低下するので、期間Ｔ４はできるだけ短い方が良い。
【００３４】
そこで、本実施例では、期間Ｔ４を極力短くするための手段として、誤差アンプ１２の出力電圧Ｖcontと二次巻線に電流が流れる期間（消磁期間）Ｔ２とが比例関係であることを利用し、Ｖcontに比例しかつＴ２よりも短い時間Ｔ３を得るタイマ（ＣＩ，Ｃ５，ＳＷ３）を設け、このタイマによりパルス信号Ｓ１のパルス幅を決定するように構成したものである。これにより、今回の消磁期間が前周期よりも著しく短くなったような場合においても、誤ってＬＣ共振期間でサンプリングを行なってしまうのを回避することができる。
【００３５】
なお、誤差アンプ１２の出力電圧Ｖcontと消磁期間Ｔ２とが比例関係にあることは以下に示す式から導き出すことができる。すなわち、トランスの一次巻線のインダクタンスをＬ１、二次巻線のインダクタンスをＬ２、一次巻線の巻数をＮｐ、二次巻線の巻数をＮｓ、一次側の電流ピークをＩ1pk、二次側の電流ピークをＩ2pk、二次側の整流ダイオードＤ２の順方向電圧をＶFとおくと、先ず、消磁期間Ｔ２は、次式
【数２】
2016116319.tif 000004
で表わされる。ここで、Ｌ２、Ｉ1pk、Ｉ2pkは、それぞれ次式
【数３】
2016116319.tif 000005
で表わされる。なお、Ｒｓは電流検出用のセンス抵抗（図１参照）の抵抗値である。そして、式（２）に式（３）を代入して整理することで、次式
【数４】
2016116319.tif 000006
が得られる。式（４）より、ＶcontとＴ２とが比例関係にあることが分かる。
【００３６】
次に、一次側制御用ＩＣ１０を構成する各回路の機能および動作を、図５のタイミングチャートを参照しながら説明する。なお、図５（Ｆ）、（Ｇ）に上記第１パルス生成回路２２と第２パルス生成回路２３によって生成されるパルス信号Ｓ１，Ｓ２のタイミングが、また図５（Ｈ）に上記コンパレータ１９から出力される信号ＳＫのタイミングが示されている。
一次側制御用ＩＣ１０においては、タイマ回路１６がタイムアップすることでフリップフロップ１４がセットされると、図５（Ａ）に示すように、駆動回路１５の出力信号ＤＲＶがローレベルからハイレベルに立ち上がる（タイミングｔ１）。すると、スイッチングトランジスタＳＷがオンされて、図５（Ｂ）に示すように、一次巻線に電流Ｉ１が流れ始めその後徐々に増加する（期間Ｔ１）。
【００３７】
そして、図５（Ｃ）に示すように、電流Ｉ１を検出するセンス抵抗Ｒｓの検出電圧Ｖcsが誤差アンプ１２の出力電圧Ｖcont（もしくはＶcontに比例した電圧）まで達すると、コンパレータ１３の出力がハイレベルとなり、フリップフロップ１４がリセットされ、駆動回路１５から出力される駆動パルスＤＲＶがローレベルに変化してスイッチングトランジスタＳＷがオフされる（タイミングｔ２）。これにより、図５（Ｄ）に示すように、トランスの二次巻線に電流Ｉ２が流れ始めて、トランスの消磁すなわち二次側への放電が開始される。また、このとき、図３のサンプルホールド回路１１では、図５（Ｆ）に示すように、スイッチコントロール回路２０（第１パルス生成回路２２）から出力されるパルス信号Ｓ１がハイレベルに変化してスイッチＳＷ１がオンされる。すると、そのときの端子ＶＳの電圧Ｖｓに応じた電荷がキャパシタＣ３にチャージされる。
【００３８】
その後、誤差アンプ１２の出力電圧Ｖcontに比例した時間を計時する第１パルス生成回路２２内のタイマがタイムアップした時点でパルス信号Ｓ１がローレベルに変化してスイッチＳＷ１がオフされる（タイミングｔ３）。すると、直前の端子ＶＳの電圧Ｖｓに応じた電荷がキャパシタＣ３に保持される。また、これと同時に、スイッチコントロール回路２０（第２パルス生成回路２３）から出力されるパルス信号Ｓ２がハイレベルに変化してスイッチＳＷ２がオンされる。すると、図５（Ｅ）に破線で示すように、端子ＶＳの電圧Ｖｓを、スイッチＳＷ２と直列に接続された抵抗Ｒ３とキャパシタＣ３の時定数に応じた遅延時間分だけ遅延させた電圧ＶSHがノードＮ２に現われる。
【００３９】
その後、ノードＮ２の電圧ＶSHに負電圧のオフセットΔＶoffを付与した電圧ＶSHoffが端子ＶＳの電圧Ｖｓと交差するタイミングｔ５で、パルス信号Ｓ２がローレベルに変化してスイッチＳＷ２がオフされる。すると、そのときのノードＮ２の電位ＶSHがキャパシタＣ３に保持される。そして、その電位が誤差アンプ１２（図２参照）に供給され、参照電圧Ｖref1との電位差に応じた出力電圧Ｖcontが生成される。なお、上記タイミングｔ５で、抵抗Ｒ３とキャパシタＣ３の時定数により遅延させた電圧を保持する代わりに、端子ＶＳの電圧Ｖｓを保持するように構成しても良い。
【００４０】
すると、その出力電圧Ｖcontを受けたタイマ回路１６が、Ｖcontに応じた時間を計時するとフリップフロップ１４がセットされ、駆動回路１５から出力される駆動パルスＤＲＶがハイレベルに変化してスイッチングトランジスタＳＷがオンされる（タイミングｔ６）。この際、タイマ回路１６は、駆動パルスＤＲＶがハイレベルに変化した時点から次の周期の計時を開始する。つまり、タイマ回路１６によって、スイッチング周期が決定され、そのスイッチング周期は誤差アンプ１２の出力電圧Ｖcontに応じた周期となる。
なお、誤差アンプ１２へ供給されるノードＮ２の電位ＶSHはコンパレータ１９の遅延により、理想よりも小さな電圧となるが、抵抗Ｒ３とキャパシタＣ３とからなるフィルタにより傾きが小さくされるため、理想に近い電圧をサンプルすることができる。
【００４１】
（変形例）
次に、上記実施形態の一次側制御用ＩＣ１０の変形例について、図６および図７を用いて説明する。
図６に示す変形例は、図３のサンプルホールド回路１１における抵抗Ｒ３とキャパシタＣ３との接続ノードＮ２と、オフセット回路１８との間に、接続ノードＮ２の電位ＶSHが入力端子に印加されバッファとして機能するボルテージフォロワ１７Ａを追加したものである。ボルテージフォロワ１７Ａを設けたのは、接続ノードＮ３の電位が供給される後段の誤差アンプ１２の入力インピーダンスが低いような場合、誤差アンプ１２の影響を受けて接続ノードＮ３の電位が変動するおそれがあるので、これを回避するためである。
【００４２】
図７に示す変形例は、図６のサンプルホールド回路１１に対して、ボルテージフォロワ１７Ａの後段に、スイッチＳＷ３とキャパシタＣ４からなるサンプルホールド回路と、スイッチＳＷ３とキャパシタＣ４の接続ノードＮ４の電位が入力端子に印加されバッファとして機能するボルテージフォロワ１７Ｂとを追加したものである。なお、図５（Ｉ）に、スイッチＳＷ３をオン、オフ制御する制御信号Ｓ３のタイミングを示す。この制御信号Ｓ３は、例えばフリップフロップＦＦ１（図４参照）の出力Ｑをラッチ信号とし信号ＳＫの反転信号をリセット信号とするＤフリップフロップ、あるいは制御信号Ｓ１とＳ２の論理和をとるＯＲゲートを設けることで生成することができる。
【００４３】
スイッチＳＷ３とキャパシタＣ４からなるサンプルホールド回路を設けたのは、スイッチＳＷ１，ＳＷ２としてエンハンスメント型のＮチャネルＭＯＳトランジスタを使用した場合に、ゲート電位がゼロ、サンプリング対象の端子（ＶＳ）の電位が負になると、スイッチＳＷ１，ＳＷ２がオンしてキャパシタＣ４の電荷が抜けてしまいサンプリングした電圧を保持できなくなってしまうのを回避することができるようにするためである。また、ボルテージフォロワ１７Ｂを設けたのは、接続ノードＮ４の電位が供給される後段の誤差アンプ１２の入力インピーダンスが低いような場合、誤差アンプ１２の影響を受けて接続ノードＮ４の電位が変動するおそれがあるので、これを回避するためである。なお、図７において、ボルテージフォロワ１７ＡとスイッチＳＷ３とキャパシタＣ４を省略した構成も可能である。
【００４４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施例（図１）では、一次側に補助巻線Ｎａの誘起電圧を分圧する分圧用の抵抗Ｒ１，Ｒ２を設け、該抵抗で分圧された電圧を一次側制御用ＩＣ１０の電圧検出端子ＶＳに印加しているが、補助巻線Ｎａの誘起電圧を直接一次側制御用ＩＣ１０の電圧検出端子ＶＳに印加するように構成しても良い。
【００４５】
また、図１に示すＤＣ−ＤＣコンバータでは、二次側回路として整流用のダイオードＤ２と平滑用コンデンサＣ２を設けた最もシンプルな構成のものを一例として示したが、本発明は、整流用のダイオードの代わりにＭＯＳトランジスタを接続するとともに、該トランジスタのソース電圧およびドレイン電圧を監視してオン、オフ制御信号を生成する制御回路を設けて、ダイオードに電流が流れるタイミングで整流用ＭＯＳトランジスタを導通させる同期整流方式のＤＣ−ＤＣコンバータにも適用することができる。
【符号の説明】
【００４６】
１０  一次側制御回路（一次側制御用ＩＣ）
１１  サンプルホールド回路
１２  誤差増幅回路（誤差アンプ）
１３  コンパレータ（電流検出回路）
１４  ＲＳフリップフロップ
１５  駆動回路（ドライバ）
１６  タイマ回路
１７  ボルテージフォロワ（バッファ）
１８  オフセット回路
１９  コンパレータ（電圧検出回路）
２０  スイッチコントロール回路
２１  消磁開始点検出回路
２２，２３  パルス生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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