(57)【要約】【課題】消費電力を軽減することが出来る半導体記憶装置とその駆動方法を提供すること。【解決手段】半導体記憶装置は、ゲートとドレインがクロス接続された第１と第２のＴＦＥＴを有する。第１のＴＦＥＴのドレインは第１のノードに接続され、第２のＴＦＥＴのドレインは第２のノードに接続される。第１のノードを第１の書込用ビット線に接続する第１のアクセストランジスタと、第２のノードを第２の書込用ビット線に接続する第２のアクセストランジスタと、前記第１のノードを第１の読出用ビット線に接続する第３のアクセストランジスタを有する。第１のアクセストランジスタは、オン状態になった時に前記第１のノードから第１の書込用ビット線に電流が流れる様に接続されるＴＦＥＴで構成され、第２のアクセストランジスタはオン状態になった時に前記第２のノードから第２の書込用ビット線に電流が流れる様に接続されるＴＦＥＴで構成される。【選択図】図１
2016126811.tif 000002
【特許請求の範囲】
【請求項１】
ゲートとドレインがクロス接続された第１のトンネルトランジスタと第２のトンネルトランジスタと、
前記第１のトンネルトランジスタのドレインが接続される第１のノードと、
前記第２のトンネルトランジスタのドレインが接続される第２のノードと、
前記第１のノードを第１の書込用ビット線に接続する第１のアクセストランジスタと、
前記第２のノードを第２の書込用ビット線に接続する第２のアクセストランジスタと、
前記第１のノードを第１の読出用ビット線に接続する第３のアクセストランジスタを備え、
前記第１のアクセストランジスタは、オン状態になった時に前記第１のノードから前記第１の書込用ビット線に電流が流れる様に接続されるトンネルトランジスタで構成され、
前記第２のアクセストランジスタは、オン状態になった時に前記第２のノードから前記第２の書込用ビット線に電流が流れる様に接続されるトンネルトランジスタで構成されることを特徴とする半導体記憶装置。
【請求項２】
前記第２のノードを第２の読出用ビット線に接続する第４のアクセストランジスタを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３のアクセストランジスタは、オン状態になった時に前記第１の読出用ビット線から前記第１のノードに電流が流れる様に接続されるトンネルトランジスタで構成されることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１のトンネルトランジスタと前記第２のトンネルトランジスタ、及び、前記第１のアクセストランジスタと前記第２のアクセストランジスタはＮ型トンネルトランジスタであり、前記第３のアクセストランジスタと前記第４のアクセストランジスタはＰ型トンネルトランジスタであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第３のアクセストランジスタは、ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項６】
リフレッシュ動作時に、前記第１のアクセストランジスタと前記第２のアクセストランジスタのソース・ドレイン間を逆バイアスする電圧を前記第１の書込用ビット線と前記第２の書込用ビット線に印加することを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項７】
リフレッシュ動作時に、前記第１の書込用ビット線と前記第２の書込用ビット線には、高電位側の電源電圧が印加されることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項８】
リテンション時に、前記第１の書込用ビット線と前記第２の書込用ビット線に高電位側の電源電圧と接地電位の間の予め設定された電圧を印加することを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項９】
ゲートとドレインがクロス接続された第１のトンネルトランジスタと第２のトンネルトランジスタと、
前記第１のトンネルトランジスタのドレインが接続される第１のノードと、
前記第２のトンネルトランジスタのドレインが接続される第２のノードと、
前記第１のノードと第１の書込用ビット線の間に主電流路が接続され、書込用ワード線に印加される電圧によってオン／オフが制御される第１のアクセストランジスタと、
前記第２のノードと第２の書込用ビット線との間に主電流路が接続され、前記書込用ワード線に印加される電圧によってオン／オフが制御される第２のアクセストランジスタを備え、
前記第１のアクセストランジスタは、オン状態になった時に前記第１のノードから前記第１の書込用ビット線に電流が流れる様に接続されるトンネルトランジスタで構成され、
前記第２のアクセストランジスタは、オン状態になった時に前記第２のノードから前記第２の書込用ビット線に電流が流れる様に接続されるトンネルトランジスタで構成される半導体記憶装置の駆動方法において、
リフレッシュ動作時に、前記書込用ワード線に前記第１のアクセストランジスタと前記第２のアクセストランジスタをオフさせる電圧を印加し、前記第１のアクセストランジスタと前記第２のアクセストランジスタのソース・ドレイン間を逆バイアスする電圧を前記第１の書込用ビット線と前記第２の書込用ビット線に印加することを特徴とする半導体記憶装置の駆動方法。
【請求項１０】
前記リフレッシュ動作時に、前記第１の書込用ビット線と前記第２の書込用ビット線に高電位側の電源電圧を印加することを特徴とする請求項９に記載の半導体記憶装置の駆動方法。
【請求項１１】
前記第１のノードと第１の読出用ビット線との間に主電流路が接続され、読出用ワード線に印加される電圧によってオン／オフが制御される第３のアクセストランジスタと、前記第２のノードと第２の読出用ビット線との間に主電流路が接続され、前記読出用ワード線に印加される電圧によってオン／オフが制御される第４のアクセストランジスタを具備することを特徴とする請求項９または１０に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置とその駆動方法に関する。
【背景技術】
【０００２】
従来、トンネルトランジスタを用いてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ｍｅｍｍｏｒｙ）を構成する技術が開示されている。トンネルトランジスタ（ＴＦＥＴ）は、低電圧動作が可能である。ＳＲＡＭは、本来、リフレッシュ動作が不要であるが、メモリセルを流れる漏れ電流によってデータの保持状態を維持する。低電圧動作が可能なトンネルトランジスタの特性を生かし、かつ、データの保持に要する消費電力を軽減できる半導体記憶装置が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、消費電力を軽減することが出来る半導体記憶装置とその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、半導体記憶装置は、ゲートとドレインがクロス接続された第１のトンネルトランジスタと第２のトンネルトランジスタを有する。前記第１のトンネルトランジスタのドレインが接続される第１のノードと、前記第２のトンネルトランジスタのドレインが接続される第２のノードを有する。前記第１のノードを第１の書込用ビット線に接続する第１のアクセストランジスタを有する。前記第２のノードを第２の書込用ビット線に接続する第２のアクセストランジスタを有する。前記第１のノードを第１の読出用ビット線に接続する第３のアクセストランジスタを有する。前記第１のアクセストランジスタは、オン状態になった時に前記第１のノードから前記第１の書込用ビット線に電流が流れる様に接続されるトンネルトランジスタで構成される。前記第２のアクセストランジスタは、オン状態になった時に前記第２のノードから前記第２の書込用ビット線に電流が流れる様に接続されるトンネルトランジスタで構成される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第1の実施形態の半導体記憶装置のメモリセルの構成を示す図である。
【図２】図２は、トンネルトランジスタの動作特性を説明する為の図である。
【図３】図３は、書込み動作を説明する為の図である。
【図４】図４は、読出し動作を説明する為の図である。
【図５】図５は、リテンション動作を説明する為の図である。
【図６】図６は、リフレッシュ動作を説明する為の図である。
【図７】図７は、第２の実施形態の半導体記憶装置のシステム構成を示す図である。
【図８】図８は、第２の実施形態の半導体記憶装置の駆動方法のタイミングチャートを示す図である。
【図９】図９は、第３の実施形態の半導体記憶装置のシステム構成を示す図である。
【図１０】図１０は、第３の実施形態の半導体記憶装置の駆動方法のタイミングチャートを示す図である。
【図１１】図１１は、第４の実施形態の半導体記憶装置のメモリの構成を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置とその駆動方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置のメモリセルの構成を示す図である。本実施形態の半導体記憶装置のメモリセル１０は、Ｎ型トンネルトランジスタ１５とＮ型トンネルトランジスタ１６を有する。以降、Ｎ型トンネルトランジスタをＮＴＦＥＴと表記する。ＮＴＦＥＴ１５のソースとＮＴＦＥＴ１６のソースは端子２２に共通接続され、端子２２は接地されている。ＮＴＦＥＴ１５とＮＴＦＥＴ１６は、Ｐ型のソース領域（図示せず）とＮ型のドレイン領域（図示せず）を有する。以降、ＮＴＦＥＴにおいてはＮ型のドレイン領域に高電位側の電圧を印加しソース領域に低電位側の電圧を印加したバイアス状態を順バイアス状態と呼ぶ。この順バイアス状態で流れる電流の向きを矢印で示している。以降、同様である。ＮＴＦＥＴ１５のゲートは、ＮＴＦＥＴ１６のドレインに接続され、ＮＴＦＥＴ１６のゲートは、ＮＴＦＥＴ１５のドレインに接続されている。すなわち、ＮＴＦＥＴ１５とＮＴＦＥＴ１６のゲートとドレインがクロス接続されている。
【０００９】
本実施形態のメモリセル１０は、ＮＴＦＥＴ１５のドレインと第１の読出用ビット線３０との間に、ＮＴＦＥＴで構成されるアクセストランジスタ１３を有する。アクセストランジスタ１３の主電流路であるソース・ドレイン路が、第１の読出用ビット線３０と第１のノード２０との間に接続される。ＮＴＦＥＴで構成されるアクセストランジスタ１３のオン／オフは、読出用ワード線５１に印加される電圧によって制御される。同様に、ＮＴＦＥＴ１６のドレインと第２の読出用ビット線３１との間に、ＮＴＦＥＴで構成されるアクセストランジスタ１４を有する。アクセストランジスタ１４の主電流路であるソース・ドレイン路が、第２の読出用ビット線３１と第２のノード２１との間に接続される。ＮＴＦＥＴで構成されるアクセストランジスタ（１３、１４）のオン／オフは、読み出し用ワード線５１に印加される電圧によって制御される。
【００１０】
本実施形態のメモリセル１０は、ＮＴＦＥＴ１５のドレインと第１の書込用ビット線４０との間に、Ｐ型トンネルトランジスタで構成されるアクセストランジスタ１１を有する。アクセストランジスタ１１の主電流路であるソース・ドレイン路が、第１の書込用ビット線４０と第１のノード２０との間に接続される。同様に、ＮＴＦＥＴ１６のドレインと第２の書き込み用ビット線４１との間に、Ｐ型トンネルトランジスタで構成されるアクセストランジスタ１２を有する。アクセストランジスタ１２の主電流路であるソース・ドレイン路が、第２の書込用ビット線４１と第２のノード２１との間に接続される。以降、Ｐ型トンネルトランジスタをＰＴＦＥＴと表記する。ＰＴＦＥＴ１１とＰＴＦＥＴ１２は、Ｎ型のソース領域（図示せず）とＰ型のドレイン領域（図示せず）を有する。以降、ＰＴＦＥＴにおいてはＮ型のソース領域に高電位側の電圧を印加しドレイン領域に低電位側の電圧を印加したバイアス状態を順バイアス状態と呼ぶ。この順バイアス状態で流れる電流の向きを矢印で示している。以降、同様である。ＰＴＦＥＴで構成されるアクセストランジスタ（１１、１２）のオン／オフは、書き込み用ワード線５０に印加される電圧によって制御される。
【００１１】
本実施形態においては、メモリセル１０は全てＴＦＥＴで構成される。従って、低電圧での動作が可能となる。
【００１２】
図２は、ＴＦＥＴの動作特性を示す図である。一つの例としてＮＴＦＥＴの動作特性を示す。図２の横軸は、ＮＴＦＥＴのソース・ドレイン間に印加される電圧Ｖｄｓを示す。図２の縦軸は、ドレイン電流Ｉｄを示す。順バイアス状態においては、ゲート・ソース間の電圧Ｖｇｓを増加させることにより、ドレイン電流Ｉｄが増加する。一方、順バイアスの状態では、ゲート・ソース間の電圧Ｖｇｓがゼロの時にソース・ドレイン間に流れる電流は小さい特性を有する。ＮＴＦＥＴは、順バイアス状態においては、リーク電流が小さい特性を有する。順バイアス状態において、リーク電流が小さい特性は、ＰＴＦＥＴにおいても同様である。逆バイアス状態においては、所定の閾値を超えるとドレイン電流Ｉｄが急激に増加する。これは、ＮＴＦＥＴに形成されるダイオード（図示せず）がバイアスされることによりダイオードのフォワード特性によって、順バイアス状態におけるドレイン電流とは逆向きの電流が流れることによる。ダイオードによる電流はドレイン電流Ｉｄとは逆向きであるが、説明の便宜上、順バイアス状態におけるＮＴＦＥＴのドレイン電流Ｉｄと同じ向きに表示している。
【００１３】
以下、図面を用いて半導体記憶装置の動作方法を説明する。まず、図３を用いて書込み動作を説明する。書込み動作においては、読出用ワード線５１に、例えば接地電位ＶＳＳが印加される。接地電位ＶＳＳが読出用ワード線５１に印加されることにより、読出用ワード線５１にゲートが接続されたアクセストランジスタ（１３、１４）は、オフする。読出用ビット線（３０、３１）には、Ｈｉｇｈレベルの電位、例えば、高電位側の電源電圧ＶＤＤを印加する。読出用ビット線（３０、３１）には、Ｈｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤを印加する。これにより、ＮＴＦＥＴで構成されるアクセストランジスタ（１３、１４）は、ドレインにＨｉｇｈレベルの電圧が印加される順バイアス状態になる。すなわち、アクセストランジスタ（１３、１４）は低リーク状態に維持される。
【００１４】
書込用ワード線５０に、Ｌｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。書込用ワード線５０にＬｏｗレベルの電圧を印加することにより書込用ワード線５０にゲートが接続されたアクセストランジスタ１１とアクセストランジスタ１２がオン状態となる。これにより、例えば、第１のノード２０がＨｉｇｈのデータを保持した状態で、第１の書込用ビット線４０の電位がＬｏｗレベルの場合、アクセストランジスタ１１が導通することで第１のノード２０の電位がＬｏｗレベルに引き下げられる。これにより、第１のノード２０にＬｏｗレベルのデータを書き込むことが出来る。第１のノード２０がＬｏｗレベルになることにより、ＮＴＦＥＴ１６はオフとなり、第２のノード２１はＨｉｇｈレベルとなる。すなわち、アクセストランジスタ（１１、１２）をオンさせることにより、書込用ビット線（４０、４１）のデータをメモリセル１０に書き込むことが出来る。
【００１５】
次に、図４を用いて読出し動作を説明する。読出し動作においては、書込用ワード線５０にＨｉｇｈレベルの電圧、例えば、高電位側の電源電圧ＶＤＤを印加する。これにより、ゲートが書込用ワード線５０に接続されたアクセストランジスタ（１１、１２）がオフになる。書込用ビット線（４０、４１）には、Ｌｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。これにより、ＰＴＦＥＴで構成されるアクセストランジスタ（１１、１２）は、ドレインにＬｏｗレベルの電圧が印加される順バイアス状態になる。すなわち、アクセストランジスタ（１１、１２）は低リーク状態に維持される。
【００１６】
読出用ワード線５１にＨｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤを印加する。これにより、ゲートが読出用ワード線５１に接続されたアクセストランジスタ（１３、１４）がオンする。これにより、例えば、第２のノード２１にＬｏｗレベルのデータが保持され、第１のノード２０にＨｉｇｈレベルのデータが保持されている場合、アクセストランジスタ１４がオンすることで第２の読出用ビット線３１の電位が低下し、第２の読出用ビット線３１の電位がＬｏｗレベルになる。一方、第１の読出用ビット線３０はＨｉｇｈレベルを維持する。第１の読出用ビット線３０と第２の読出用ビット線３１との間に生じる電圧差を、センスアンプ（図示せず）で検知することにより、メモリセル１０に書き込まれたデータを読み出すことが出来る。
【００１７】
次に、図５を用いてデータの保持、すなわち、リテンション動作を説明する。リテンション動作においては、書込用ワード線５０にＨｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤを印加する。書込用ワード線５０にＨｉｇｈレベルの電圧を印加することにより、ゲートが書込用ワード線５０に接続されたアクセストランジスタ（１１、１２）がオフする。
【００１８】
リテンション動作においては、読出用ワード線５１にＬｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。読出用ワード線５１にＬｏｗレベルの電圧を印加することにより、ゲートが読み出し用ワード線５１に接続されたアクセストランジスタ（１３、１４）がオフする。
【００１９】
第１の書込用ビット線４０と第２の書込用ビット線４１には、Ｌｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。これにより、ＰＴＦＥＴで構成されるアクセストランジスタ（１１、１２）は、ソースにはＬｏｗレベルの電圧が印加される順バイアス状態になり、低リーク状態に維持される。これにより、リテンション時のリーク電流を抑制することが出来る。
【００２０】
第１の読出用ビット線３０と第２の読出用ビット線３１には、Ｈｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤを印加する。これにより、ＮＴＦＥＴで構成されるアクセストランジスタ（１３、１４）のドレインにＨｉｇｈレベルの電圧が印加され、アクセストランジスタ（１３、１４）は順バイアス状態になり、低リークの状態に維持される。すなわち、リテンション動作において、アクセストランジスタ（１１、１２、１３、１４）を順バイアスの状態にすることによりリーク電流を抑制することが出来る為、低リークの状態でデータを保持することが出来る。
【００２１】
次に、図６を用いてリフレッシュ動作を説明する。リフレッシュ動作は、例えば、リテンション状態が継続する場合に、メモリセル１０のデータが消失しないようにする為の動作である。リフレッシュ動作においては、書込用ワード線５０にＬｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加し、第１の書込用ビット線４０と第２の書込用ビット線４１にＨｉｇｈレベルの電圧を印加する。Ｈｉｇｈレベルの電圧としては、例えば、電源電圧ＶＤＤを印加する。第１の書込用ビット線４０と第２の書込用ビット線４１にＨｉｇｈレベルの電圧を印加することにより、ＰＴＦＥＴで構成されるアクセストランジスタ１１とアクセストランジスタ１２のソース・ドレイン間には逆バイアスの電圧が印加される。この逆バイアスの電圧の印加により、アクセストランジスタ（１１、１２）のＰ型のドレイン領域（図示せず）とＮ型のソース領域（図示せず）により構成されるダイオード（図示せず）が順バイアスされる。ダイオードをバイアスする電圧がダイオードをオンさせる閾値を越えるとダイオードのフォワード特性による電流が、アクセストランジスタ１１のドレインから第１のノード２０に流れ、アクセストランジスタ１２のドレインから第２のノード２１に流れる。
【００２２】
例えば、第１のノード２０がＨｉｇｈのデータを保持し、第２のノード２１がＬｏｗレベルのデータを保持している場合には、ＮＴＦＥＴ１６がオン状態で、ＮＴＦＥＴ１５がオフ状態である。アクセストランジスタ１１、及びアクセストランジスタ１２からの電流が、第１のノード２０と第２のノード２１に流れることにより、オフ状態のＮＴＦＥＴ１５のドレインが接続されている第１のノード２０の電位は上昇し、一方、オン状態のＮＴＦＥＴ１６のドレインが接続された第２のノード２１の電位は低下する。これにより、メモリセル１０の保持データのリフレッシュを行うことが出来る。
【００２３】
書込用ワード線５０の電位をＬｏｗレベルにしたままの状態で、書込用ビット線（４０、４１）にＨｉｇｈレベルの電圧を印加するだけで、一括して全メモリセル１０に対するリフレッシュ動作を行うことが出来る。従って、リフレッシュ動作に伴う、書込用ワード線５０の電圧の上げ下げ、あるいは、書込用ビット線（４０、４１）の電圧の上げ下げの動作が不要になる為、リフレッシュ動作における消費電力を削減することが出来る。
【００２４】
本実施形態の半導体記憶装置のメモリセルの構成によれば、オン状態になった時に第１のノード２０から第１の書込用ビット線４０にドレイン電流が流れる様に接続されるＰＴＦＥＴで構成されるアクセストランジスタ１１と、同様に、オン状態になった時に第２のノード２１から第２の書込用ビット線４１にドレイン電流が流れる様に接続されたＰＴＦＥＴで構成されるアクセストランジスタ１２を介して書込み動作を行う。これにより、順バイアス状態のアクセストランジスタにより書込み動作を行うことが出来る。
【００２５】
読出し動作は、オン状態になった時に第１の読出用ビット線３０から第１のノード２０にドレイン電流が流れる様に接続されるＮＴＦＥＴで構成されたアクセストランジスタ１３と、同様に、オン状態になった時に第２の読出用ビット線３１から第２のノード２１にドレイン電流が流れる様に接続されたＮＴＦＥＴで構成されるアクセストランジスタ１４を介して行う。すなわち、順バイアス状態のアクセストランジスタを用いて読出し動作を行うことが出来る。
【００２６】
また、リテンション時には、アクセストランジスタ（１１、１２、１３、１４）は、順バイアス状態に維持される為、低リーク状態でデータの保持を行うことが出来る。更に、リフレッシュ動作を、書込用ワード線５０の電圧の上げ下げを行う事なく行う事が出来る為、リフレッシュ動作における消費電力を抑制することが出来る。
【００２７】
本実施形態によれば、書込み動作を順バイアス状態で動作するアクセストランジスタ（１１、１２）で行い、同様に、読出し動作を順バイアス状態で動作するアクセストランジスタ（１３、１４）で行う構成とすることにより、消費電力が抑制される半導体記憶装置が提供される。書込み動作と読出し動作を、個別に、且つ専用に設けたアクセストランジスタ（１１、１２、１３、１４）を介して行うことにより書込み動作と読出し動作の制御性を上げることが出来、また、リフレッシュ動作を全メモリセル１０に対して一括で行うことが出来る半導体記憶装置を提供することが出来る。
【００２８】
（第２の実施形態）
図７は、第２の実施形態の半導体記憶装置のシステム構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の半導体記憶装置は、複数の書込用ワード線（ＷＷＬ０、ＷＷＬ１）と複数の読出用ワード線（ＲＷＬ０、ＲＷＬ１）を有する。書込用ワード線（ＷＷＬ０、ＷＷＬ１）は書込用カラムデコーダ（図示せず）に接続され、書込動作時にアクセストランジスタ（１１、１２）をオンさせる電圧が印加される。読出用ワード線（ＲＷＬ０、ＲＷＬ１）は読出用カラムデコーダ（図示せず）に接続され、読出動作時にアクセストランジスタ（１３、１４）をオンさせる電圧が印加される。
【００２９】
本実施形態の半導体記憶装置は複数の第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）と複数の第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）を有する。同様に、複数の第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と複数の第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）を有する。メモリセル１０が、第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）と第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）、及び、第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）、並びに、書込用ワード線（ＷＷＬ０、ＷＷＬ１）と読出用ワード線（ＲＷＬ０、ＲＷＬ１）に夫々接続される。
【００３０】
本実施形態の半導体記憶装置は、プリチャージ・イコライザ回路６０を備える。プリチャージ・イコライザ回路６０は、プリチャージ信号ＰＲＥに応答する。プリチャージ・イコライザ回路６０は、３つのＰＭＯＳトランジスタ（６１、６２、６３）を有する。
【００３１】
本実施形態の半導体記憶装置は、書込回路７０を有する。書込回路７０は、インバータを構成するトランジスタ（７１、７２）と、同様にインバータを構成するトランジスタ（７３、７４）を有する。端子７５に印加される電源電圧ＶＤＤが、書込回路７０のバイアス電圧として印加される。書込回路７０には、ゲート回路１００を介して入力データ（ＤＩＮ、／ＤＩＮ）が供給される。
【００３２】
ゲート回路１００は、２つのＮＯＲ回路（１０１、１０２）を有する。ＮＯＲ回路（１０１、１０２）には、ＡＮＤ回路（１０３、１０４）の出力とリフレッシュ制御信号ＲＥＦＲＥＨが供給される。ＡＮＤ回路１０３には入力データ／ＤＡＴＡとＡＮＤ回路１１０の出力信号が供給され、ＡＮＤ回路１０４には入力データＤＡＴＡとＡＮＤ回路１１０の出力信号が供給される。ＡＮＤ回路１１０には、書込制御信号ＷＲＩＴＥとカラム選択信号ＣＯＬ０−７が供給される。
【００３３】
本実施形態の半導体記憶装置は、読出回路８０を有する。読出回路８０は、２つのＰＭＯＳトランジスタ（８１、８２）を有する。読出回路８０は、ＮＡＮＤ回路９０から供給される読出信号ＣＯＬＳＥＬＲに応答して、第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）をセンスアンプ１２０に接続する。ＮＡＮＤ回路９０には、読出制御信号ＲＥＡＤとカラム選択信号ＣＯＬ０−７が供給される。
【００３４】
センスアンプ１２０は、ＰＭＯＳトランジスタ（１２１、１２２）とＮＭＯＳトランジスタ（１２３、１２４）を有する。センスアンプ１２０と接地電位ＶＳＳとの間に接続されたＮＭＯＳトランジスタ１２５のゲートに、センスアンプ制御信号ＳＡＥが供給される。ＮＭＯＳトランジスタ１２５のオン／オフをセンスアンプ制御信号ＳＡＥにより制御することで、センスアンプ１２０が制御される。センスアンプ１２０で増幅された信号が、出力信号（ＤＯＵＴ、／ＤＯＵＴ）として出力される。
【００３５】
本実施形態の半導体記憶装置は、リフレッシュ制御信号ＲＥＦＲＥＨに応答して、書込回路７０が、第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）及び第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）に電源電圧ＶＤＤを印加する。これにより、既述した動作により、書込用ビット線に接続されたアクセストランジスタ（１１、１２）を介して各メモリセル１０の第１のノード２０と第２のノード２１に第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）及び第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）から電流が流れ込み、全メモリセル１０に対して、一括でリフレッシュ動作が行われる。このリフレッシュ動作においては、書込用ワード線（ＷＷＬ０、ＷＷＬ１）にはＨｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤが印加されたままで有る為、書込用ワード線（ＷＷＬ０、ＷＷＬ１）の電圧の上げ下げに伴う消費電力の増加を抑制することが出来る。
【００３６】
図８は、第２の実施形態の半導体記憶装置の駆動方法のタイミングチャートを示す図である。リテンション時Ｒｅｔｅｎｔｉｏｎでは、書込用ワード線ＷＷＬにはＨｉｇｈレベルの電圧である電源電圧ＶＤＤが印加される。これにより、書込用ワード線ＷＷＬに接続された書込用のアクセストランジスタ（１１、１２）がオフ状態になる。読出用ワード線ＲＷＬにはＬｏｗレベルの電圧である接地電位ＶＳＳが印加される。これにより、読出用のアクセストランジスタ（１３、１４）はオフ状態になる。
【００３７】
動作状態Ｏｐｅｒａｔｉｏｎの読出し動作では、読出用ワード線ＲＷＬにＨｉｇｈレベルの電圧である電源電圧ＶＤＤが印加される。これにより、選択された読出用ワード線ＲＷＬに接続されたアクセストランジスタ（１３、１４）はオン状態になる。選択された読出用ビット線（ＲＢＬ、／ＲＢＬＢ）（選択）のデータが読み出される。読出し動作時には、プリチャージ・イコライズ制御信号ＰＲＥはＨｉｇｈレベルである。読出信号ＣＯＬＳＥＬＲとセンスアンプ制御信号ＳＡＥが供給され、センスアンプ１２０の動作により、出力信号（ＤＯＵＴ、／ＤＯＵＴ）が出力される。
【００３８】
書込動作Ｗｒｉｔｅにおいては、書込用ワード線ＷＷＬにＬｏｗレベルの接地電位ＶＳＳが印加される。これにより、選択された書込用ワード線ＷＷＬに接続された書込用のアクセストランジスタ（１１、１２）がオン状態になる。読出用ワード線ＲＷＬにはＬｏｗレベルの電圧である接地電位ＶＳＳが印加される。これにより、読出用のアクセストランジスタ（１３、１４）はオフ状態になる。選択された書込用ビット線（ＷＢＬ、／ＷＢＬＢ）（選択）に接続されたメモリセル１０に入力データ（ＤＩＮ、／ＤＩＮ）が書き込まれる。
【００３９】
リフレッシュ動作Ｒｅｆｒｅｓｈにおいては、リフレッシュ制御信号ＲＥＦＲＥＨがＨｉｇｈレベルになる。リフレッシュ動作Ｒｅｆｒｅｓｈにおいては、書込制御信号ＷＲＩＴＥはＬｏｗレベルであるため、ＡＮＤ回路１１０からは、Ｌｏｗレベルの信号が出力され、ゲート回路１００に供給される。これによりＬｏｗレベルの信号がゲート回路１００から書込回路７０に供給される。これにより、書込回路７０のＰＭＯＳトランジスタ（７１、７３）がオンとなり、電源電圧ＶＤＤが第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）と第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）に供給される。これにより、既述した動作により書込用ワード線５０の電位をＬｏｗレベルにしたままの状態で、一括して全メモリセル１０に対するリフレッシュ動作を行うことが出来る。
【００４０】
（第３の実施形態）
図９は、第３の実施形態の半導体記憶装置のシステム構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。重複した記載は、必要な場合にのみ行う。本実施形態は、電圧切替回路１４０を有する。電圧切替回路１４０は、ＰＭＯＳトランジスタ１４１とＰＭＯＳトランジスタ１４３を有する。ＰＭＯＳトランジスタ１４１のゲートには、リテンション制御信号ＲＥＴＥＮＨが供給される。ＰＭＯＳトランジスタ１４３のゲートには、インバータ１４２を介してリテンション制御信号ＲＥＴＥＮＨが供給される。リテンション制御信号ＲＥＴＥＮＨは、インバータ１４４を介して、ゲート回路１００のＮＯＲ回路（１０１、１０２）に供給される。
【００４１】
ＰＭＯＳトランジスタ１４１は、中間電圧生成回路１３０に接続される。中間電圧生成回路１３０は、例えば、電源電圧ＶＤＤと接地電位ＶＳＳの中間電圧ＶＭを生成する。この中間電圧ＶＭは、アクセストランジスタ（１１、１２）を構成するＴＦＥＴのソースとドレイン間に形成されるダイオード（図示せず）が、オン状態にならない程度の電圧に設定される。リテンション状態において、中間電圧ＶＭが第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）と第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）に印加される。これにより、メモリセル１０におけるデータの保持を、アクセストランジスタ（１１、１２）のリーク電流により行う。
【００４２】
本実施形態の駆動方法を、図１０のタイミングチャートを用いて説明する。図８のタイミングチャートと重複する説明を回避する為、リテンション動作Ｒｅｔｅｎｔｉｏｎについて説明する。本実施形態の動作方法においては、リテンション動作Ｒｅｔｅｎｔｉｏｎにおいて、リテンション制御信号ＲＥＴＥＮＨは、Ｌｏｗレベルである。電圧切替回路１４０のＰＭＯＳトランジスタ１４１がオン状態となり、中間電圧生成回路１３０の中間電圧ＶＭが書込用ビット線（ＷＢＬ、ＷＢＬＢ）に供給される。これにより、例えば、Ｌｏｗレベルのデータを第１のノード２０が保持している場合、第１のノード２０と書込用ビット線との間に接続されているアクセストランジスタ１１は、逆バイアス状態となる。これにより、アクセストランジスタ１１のリーク電流が、ノード２０に向かって流れ込み、アクセストランジスタ１１のリーク電流によりデータの保持が可能である。
【００４３】
（第４の実施形態）
図１１は、第４の実施形態の半導体記憶装置のメモリセルの構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態のメモリセル１０は、ソースが読出用ワード線５１に印加され、ゲートが第１のノード２０に接続されたＮＭＯＳトランジスタ２３を有する。ＮＭＯＳトランジスタ２３のドレインは、第１の読出用ビット線３０に接続される。ＮＭＯＳトランジスタ２３は、読出用ワード線５１に印加される電圧に応答し、第１のノード２０の電圧に応じた電圧を第１の読出用ビット線３０に供給する。
【００４４】
本実施形態の半導体記憶装置のメモリセル１０は、ソースが読出用ワード線５１に印加され、ゲートが第２のノード２１に接続されたＮＭＯＳトランジスタ２４を有する。ＮＭＯＳトランジスタ２４のドレインは、第２の読出用ビット線３１に接続される。ＮＭＯＳトランジスタ２４は、読出用ワード線５１に印加される電圧に応答し、第２のノード２１の電圧に応じた電圧を第２の読出用ビット線３１に供給する。
【００４５】
本実施形態のメモリセル１０は、読出動作はＮＭＯＳトランジスタ（２３、２４）を用いて行われる。データの読出動作を、駆動能力が高いＮＭＯＳトランジスタ（２３、２４）を用いて行うことにより、半導体記憶装置の読出動作の高速化を図ることが出来る。
【００４６】
既述の実施形態においては、ゲートとドレインがクロス接続された第１のトンネルトランジスタ１５と第２のトンネルトランジスタ１６をＮＴＦＥＴで構成したが、ＰＴＦＥＴで構成しても良い。この場合には、ＰＴＦＥＴのソースが共通接続される端子２２には、高電位側の電源電圧ＶＤＤが印加される。また、読出用ビット線を対の構成、すなわち、第１の読出用ビット線３０と第２の読出用ビット線３１を備える構成に代え、第１の読出用ビット線３０のみを有する構成であっても良い。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１０  メモリセル、１１及び１２  Ｐ型トンネルトランジスタ、１３乃至１６  Ｎ型トンネルトランジスタ、３０及び３１  読出用ビット線、４０及び４１  書込用ビット線、５０  書込用ワード線、５１  読出用ワード線、２３及び２４  ＮＭＯＳトランジスタ、７０  書込み回路、１３０  中間電圧生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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