(57)【要約】      （修正有）【課題】電圧伝達デバイスを有するメモリユニットを提供する。【解決手段】フローティングゲートトランジスタＦＧＴ１は、ビットライン信号を受け取るための第１の端子、第２の端子、及びフローティングゲートを有している。ワードライントランジスタＷＬＴ１は、フローティングゲートトランジスタの第２の端子に接続される第１の端子、第３の電圧ＧＮＤを受け取るように構成される第２の端子、及びワードライン信号を受け取るための制御端子を有している。第１の電圧伝達デバイス１３０は、禁止動作の間の第２の電圧、及びプログラム動作又は消去動作の間の第１の電圧を出力するためのものである。第１のキャパシタンス素子１１０は、第１の電圧伝達デバイス及びフローティングゲートに接続されるとともに、第１の制御信号ＣＳ１を受け取るためのものである。【選択図】図１
2016194965.tif 000002
【特許請求の範囲】
【請求項１】
メモリユニットであって、
当該メモリユニットの動作に従って電圧を出力するように構成される第１の電圧伝達デバイスと、
第１のビットライン信号を受け取るように構成される第１の端子、第２の端子、及びフローティングゲートを有する第１のフローティングゲートトランジスタ、並びに、
前記第１の電圧伝達デバイスに接続される第１の端子、第２の端子、前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続される制御端子、及び第１の制御信号を受け取るように構成される主要部を有する第１のキャパシタンス素子
を含む第１のメモリセルとを備え、
前記第１のキャパシタンス素子及び前記第１の電圧伝達デバイスが第１のＮ−ウェルに配置され、
前記第１のキャパシタンス素子の前記第１の端子が、前記第１のメモリセルのプログラム動作又は消去動作の間に前記第１の電圧伝達デバイスから出力される第１の電圧を受け取るとともに、前記第１のメモリセルの禁止動作の間に前記第１の電圧伝達デバイスから出力される第２の電圧を受け取り、
前記第１の電圧が前記第２の電圧より大きい、メモリユニット。
【請求項２】
前記第１の電圧伝達デバイスが、
禁止信号を受け取るように構成される第１の端子、前記第１のキャパシタンス素子の前記第１の端子に接続される第２の端子、及び伝達ゲート制御信号を受け取るように構成される制御端子を有する第１の伝達ゲートトランジスタを備える、請求項１に記載のメモリユニット。
【請求項３】
当該メモリユニットの前記プログラム動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が第４の電圧から第３の電圧までの範囲にあり、前記禁止信号が前記第１の電圧であり、前記伝達ゲート制御信号が第５の電圧であり、そして前記第１の伝達ゲートトランジスタの前記第１の端子が前記第１の電圧を受け取り、
当該メモリユニットのプログラム禁止動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、前記禁止信号が前記第２の電圧であり、前記伝達ゲート制御信号が前記第５の電圧であり、そして前記第１の伝達ゲートトランジスタの前記第１の端子が前記第２の電圧を受け取り、
前記第３の電圧が前記第４の電圧より小さく、前記第４の電圧が前記第５の電圧より小さく、前記第５の電圧が前記第２の電圧より小さい、請求項２に記載のメモリユニット。
【請求項４】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、前記第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有する第１のワードライントランジスタを更に備え、
当該メモリユニットの前記プログラム動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、
当該メモリユニットの前記プログラム禁止動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にある、請求項３に記載のメモリユニット。
【請求項５】
前記第１のワードライントランジスタが低いスレショルド電圧を有する、請求項４に記載のメモリユニット。
【請求項６】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、少なくとも第２の制御信号を受け取るように構成される第２のキャパシタンス素子を更に備え、
当該メモリユニットの前記プログラム動作の間、前記第２の制御信号が前記第１の電圧であり、
当該メモリユニットの前記プログラム禁止動作の間、前記第２の制御信号が前記第１の電圧である、請求項３に記載のメモリユニット。
【請求項７】
当該メモリユニットの前記消去動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が第４の電圧から第３の電圧までの範囲にあり、前記禁止信号が前記第１の電圧であり、前記伝達ゲート制御信号が第５の電圧であり、そして前記第１の伝達ゲートトランジスタの前記第１の端子が前記第１の電圧を受け取り、
当該メモリユニットの消去禁止動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、前記禁止信号が前記第２の電圧であり、前記伝達ゲート制御信号が前記第５の電圧であり、そして前記第１の伝達ゲートトランジスタの前記第１の端子が前記第２の電圧を受け取り、
前記第３の電圧が前記第４の電圧より小さく、前記第４の電圧が前記第５の電圧より小さく、前記第５の電圧が前記第２の電圧より小さい、請求項２に記載のメモリユニット。
【請求項８】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、前記第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有する第１のワードライントランジスタを更に備え、
当該メモリユニットの前記消去動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、
当該メモリユニットの前記消去禁止動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にある、請求項７に記載のメモリユニット。
【請求項９】
前記第１のワードライントランジスタが低いスレショルド電圧を有する、請求項８に記載のメモリユニット。
【請求項１０】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、少なくとも第２の制御信号を受け取るように構成される第２のキャパシタンス素子を更に備え、
当該メモリユニットの前記消去動作の間、前記第２の制御信号が前記第３の電圧であり、
当該メモリユニットの前記消去禁止動作の間、前記第２の制御信号が前記第３の電圧である、請求項７に記載のメモリユニット。
【請求項１１】
前記第１の電圧伝達デバイスが、
禁止信号を受け取るように構成される第１の端子、前記第１のキャパシタンス素子の前記第１の端子に接続される第２の端子、及び第１の伝達ゲート制御信号を受け取るように構成される制御端子を有する第１の伝達ゲートトランジスタと、
前記第１のキャパシタンス素子の前記第２の端子に接続される第１の端子、前記第１の電圧又は前記第１の制御信号を受け取るように構成される第２の端子、及び第２の伝達ゲート制御信号を受け取るように構成される制御端子を有する第２の伝達ゲートトランジスタとを備える、請求項１に記載のメモリユニット。
【請求項１２】
当該メモリユニットの前記プログラム動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が第４の電圧から第３の電圧までの範囲にあり、前記禁止信号が前記第２の電圧であり、前記第１の伝達ゲート制御信号が前記第１の電圧であり、そして前記第２の伝達ゲート制御信号が第５の電圧であり、
当該メモリユニットのプログラム禁止動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、前記禁止信号が前記第２の電圧であり、前記第１の伝達ゲート制御信号が前記第５の電圧であり、そして前記第２の伝達ゲート制御信号が前記第１の電圧であり、
前記第３の電圧が前記第４の電圧より小さく、前記第４の電圧が前記第５の電圧より小さく、前記第５の電圧が前記第２の電圧より小さい、請求項１１に記載のメモリユニット。
【請求項１３】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、前記第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有する第１のワードライントランジスタを更に備え、
当該メモリユニットの前記プログラム動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、
当該メモリユニットの前記プログラム禁止動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にある、請求項１２に記載のメモリユニット。
【請求項１４】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、少なくとも第２の制御信号を受け取るように構成される第２のキャパシタンス素子を更に備え、
当該メモリユニットの前記プログラム動作の間、前記第２の制御信号が前記第１の電圧であり、
当該メモリユニットの前記プログラム禁止動作の間、前記第２の制御信号が前記第１の電圧である、請求項１２に記載のメモリユニット。
【請求項１５】
当該メモリユニットの前記消去動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が第４の電圧から第３の電圧までの範囲にあり、前記禁止信号が前記第２の電圧であり、前記第１の伝達ゲート制御信号が前記第１の電圧であり、そして前記第２の伝達ゲート制御信号が第５の電圧であり、
当該メモリユニットの消去禁止動作の間、前記第１の制御信号が前記第１の電圧であり、前記第１のビットライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、前記禁止信号が前記第２の電圧であり、前記第１の伝達ゲート制御信号が前記第５の電圧であり、そして前記第２の伝達ゲート制御信号が前記第１の電圧であり、
前記第３の電圧が前記第４の電圧より小さく、前記第４の電圧が前記第５の電圧より小さく、前記第５の電圧が前記第２の電圧より小さい、請求項１１に記載のメモリユニット。
【請求項１６】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、前記第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有する第１のワードライントランジスタを更に備え、
当該メモリユニットの前記プログラム動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にあり、
当該メモリユニットの前記プログラム禁止動作の間、前記ワードライン信号が前記第４の電圧から前記第３の電圧までの範囲にある、請求項１５に記載のメモリユニット。
【請求項１７】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、少なくとも第２の制御信号を受け取るように構成される第２のキャパシタンス素子を更に備え、
当該メモリユニットの前記プログラム動作の間、前記第２の制御信号が前記第１の電圧であり、
当該メモリユニットの前記プログラム禁止動作の間、前記第２の制御信号が前記第１の電圧である、請求項１５に記載のメモリユニット。
【請求項１８】
前記第１のメモリセルが、
前記第１のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有する第１のワードライントランジスタと、
前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、少なくとも第２の制御信号を受け取るように構成される第２のキャパシタンス素子とを更に備え、
当該メモリユニットが、
前記禁止信号を受け取るように構成される第１の端子、第２の端子、及び前記第２の伝達ゲート制御信号を受け取るように構成される制御端子を有する第３の伝達ゲートトランジスタ、並びに、
第１の端子、前記第１の電圧又は前記第１の制御信号を受け取るように構成される第２の端子、及び前記第１の伝達ゲート制御信号を受け取るように構成される制御端子を有する第４の伝達ゲートトランジスタ
を含む第２の電圧伝達デバイスと、
前記第３の伝達ゲートトランジスタの前記第２の端子及び前記第４の伝達ゲートトランジスタの前記第１の端子に接続されるとともに、前記第１の制御信号及び前記第２の電圧伝達デバイスから出力される電圧を受け取るように構成される第３のキャパシタンス素子、
前記第２の制御信号を受け取るように構成される第４のキャパシタンス素子、
第２のビットライン信号を受け取るように構成される第１の端子、第２の端子、及び前記第３のキャパシタンス素子と前記第４のキャパシタンス素子に接続されるフローティングゲートを有する第２のフローティングゲートトランジスタ、並びに、
前記第２のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、前記第３の電圧を受け取るように構成される第２の端子、及び前記ワードライン信号を受け取るように構成される制御端子を有する第２のワードライントランジスタ
を含む第２のメモリセルとを更に備える、請求項１１に記載のメモリユニット。
【請求項１９】
Ｎ個の付加的なメモリセルであって、それぞれが、
付加的な第１のキャパシタンス素子と、
付加的な第２のキャパシタンス素子と、
対応するビットライン信号を受け取るように構成される第１の端子、第２の端子、及び前記付加的な第１のキャパシタンス素子と前記付加的な第２のキャパシタンス素子に接続されるフローティングゲートを有する付加的なフローティングゲートトランジスタと、
前記付加的なフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、第３の電圧を受け取るように構成される第２の端子、及び対応するワードライン信号を受け取るように構成される制御端子を有する付加的なワードライントランジスタと
を含む前記Ｎ個の付加的なメモリセルを更に備え、
Ｎが正の整数である、請求項１に記載のメモリユニット。
【請求項２０】
前記第１の電圧伝達デバイスが、禁止信号を受け取るように構成される第１の端子、前記第１のキャパシタンス素子の前記第１の端子に接続される第２の端子、及び伝達ゲート制御信号を受け取るように構成される制御端子を有する第１の伝達ゲートトランジスタを備え、
前記Ｎ個の付加的なメモリセルのＮ個の付加的な第１のキャパシタンス素子が、前記第１のキャパシタンス素子と直列に接続される、請求項１９に記載のメモリユニット。
【請求項２１】
前記第１の電圧伝達デバイスが、禁止信号を受け取るように構成される第１の端子、前記第１のキャパシタンス素子の前記第１の端子に接続される第２の端子、及び伝達ゲート制御信号を受け取るように構成される制御端子を有する第１の伝達ゲートトランジスタを備え、
前記付加的な第１のキャパシタンス素子が、前記第１のキャパシタンス素子の前記第１の端子に接続される第１の端子、前記第１のキャパシタンス素子の前記第２の端子に接続される第２の端子、及び前記付加的なフローティングゲートトランジスタの前記フローティングゲートに接続される制御端子を有する、請求項１９に記載のメモリユニット。
【請求項２２】
前記第１の電圧伝達デバイスが、
禁止信号を受け取るように構成される第１の端子、前記第１のキャパシタンス素子の前記第１の端子に接続される第２の端子、及び第１の伝達ゲート制御信号を受け取るように構成される制御端子を有する第１の伝達ゲートトランジスタと、
第１の端子、前記第１の電圧又は前記第１の制御信号を受け取るように構成される第２の端子、及び第２の伝達ゲート制御信号を受け取るように構成される制御端子を有する第２の伝達ゲートトランジスタとを備え、
前記Ｎ個の付加的なメモリセルのＮ個の付加的な第１のキャパシタンス素子が、前記第１のキャパシタンス素子の前記第２の端子と前記第２の伝達ゲートトランジスタの前記第１の端子との間に直列に接続される、請求項１９に記載のメモリユニット。
【請求項２３】
前記第１の電圧伝達デバイスが、
禁止信号を受け取るように構成される第１の端子、前記第１のキャパシタンス素子の前記第１の端子に接続される第２の端子、及び第１の伝達ゲート制御信号を受け取るように構成される制御端子を有する第１の伝達ゲートトランジスタと、
第１の端子、前記第１の電圧又は前記第１の制御信号を受け取るように構成される第２の端子、及び第２の伝達ゲート制御信号を受け取るように構成される制御端子を有する第２の伝達ゲートトランジスタとを備え、
前記付加的な第１のキャパシタンス素子が、前記第１のキャパシタンス素子の前記第１の端子に接続される第１の端子、前記第２の伝達ゲートトランジスタの前記第１の端子に接続される第２の端子、及び前記付加的なフローティングゲートトランジスタの前記フローティングゲートに接続される制御端子を有する、請求項１９に記載のメモリユニット。
【請求項２４】
当該メモリユニットの前記プログラム動作又は前記消去動作の間に前記第１の電圧を出力するとともに、当該メモリユニットの前記禁止動作の間に前記第２の電圧を出力するように構成される第２の電圧伝達デバイスと、
前記第１のフローティングゲートトランジスタの前記フローティングゲート及び前記第２の電圧伝達デバイスに接続されるとともに、前記第２の電圧伝達デバイスから出力される電圧を受け取るように構成される第２のキャパシタンス素子とを更に備える、請求項１に記載のメモリユニット。
【請求項２５】
少なくとも１行のメモリユニットを備えるメモリアレイであって、同じ行にある各メモリユニットが、
禁止信号を受け取るとともに、第１の伝達ゲート制御信号に従って電圧を出力するように構成される第１の電圧伝達デバイスと、
前記禁止信号を受け取るとともに、第２の伝達ゲート制御信号に従って電圧を出力するように構成される第２の電圧伝達デバイスと、
第１のビットライン信号を受け取るように構成される第１の端子、第２の端子、及びフローティングゲートを有する第１のフローティングゲートトランジスタ、
前記第１の電圧伝達デバイスに接続される第１の端子、第２の端子、前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続される制御端子、及び第１の制御信号を受け取るように構成される主要部を有する第１のキャパシタンス素子、
前記第１のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有する第１のワードライントランジスタ、並びに、
前記第１のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、第２の制御信号を受け取るように構成される第２のキャパシタンス素子
を含む第１のメモリセルと、
第２のビットライン信号を受け取るように構成される第１の端子、第２の端子、及びフローティングゲートを有する第２のフローティングゲートトランジスタ、
前記第２の電圧伝達デバイスに接続される第１の端子、第２の端子、前記第２のフローティングゲートトランジスタの前記フローティングゲートに接続される制御端子、及び前記第１の制御信号を受け取るように構成される主要部を有する第３のキャパシタンス素子、
前記第２のフローティングゲートトランジスタの前記第２の端子に接続される第１の端子、前記第３の電圧を受け取るように構成される第２の端子、及び前記ワードライン信号を受け取るように構成される制御端子を有する第２のワードライントランジスタ、並びに、
前記第２のフローティングゲートトランジスタの前記フローティングゲートに接続されるとともに、前記第２の制御信号を受け取るように構成される第４のキャパシタンス素子
を含む第２のメモリセルとを備え、
同じ行にあるメモリユニットが、同じ禁止信号、同じ第１の制御信号、同じ第２の制御信号、及び同じワードライン信号を受け取り、
前記同じ行にあるメモリユニットが、異なる第１のビットライン信号、異なる第２のビットライン信号、異なる第１の伝達ゲート制御信号、及び異なる第２の伝達ゲート制御信号を受け取る、メモリアレイ。
【請求項２６】
異なる行にあるメモリユニットが、異なる禁止信号、異なる第１の制御信号、異なる第２の制御信号、及び異なるワードライン信号を受け取り、
異なる行にあるがしかし同じ列にあるメモリユニットが、同じ第１のビットライン信号、同じ第２のビットライン信号、同じ第１の伝達ゲート制御信号、及び同じ第２の伝達ゲート制御信号を受け取る、請求項２５に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリユニットに関し、より詳細には、電圧伝達デバイスを有するメモリユニットに関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリは、電力がメモリブロックに供給されない場合でさえも、それが記憶する情報を保持するとともに、プログラムのオンボード書き換えを可能にするメモリの一種である。様々な使用のための広範囲のアプリケーションが原因で、特に回路領域に対する厳密な必要条件を有するパーソナル電子装置に関して、不揮発性メモリが主回路と同じチップに埋め込まれる必要性が高まっている。
【０００３】
従来技術の不揮発性メモリセルは、データを保持するための１つのフローティングゲートトランジスタ、及びフローティングゲートトランジスタが対応する動作を実行することを可能にするための１つ又は２つの選択トランジスタを備える。プログラム動作、消去動作、禁止動作、及び読み取り動作を含むメモリセルの全ての動作は、全て選択トランジスタにより制御される。すなわち、選択トランジスタは、高電圧によって動作しなければならない可能性があり、高いスレショルド電圧を有するトランジスタで作られるべきである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、選択トランジスタの高いスレショルド電圧に起因して、メモリセルの読み取り動作は高電圧を必要とすることになり、それは、読み取り処理を低速化するとともに、不必要な電力消費をもたらし得る。したがって、読み取り処理を増強するとともに、読み取り電圧要求を減少させる方法が解決されるべき問題になった。
【課題を解決するための手段】
【０００５】
本発明の一実施例は、メモリユニットを開示する。メモリユニットは、第１の電圧伝達デバイスと、第１のメモリセルとを含む。第１の電圧伝達デバイスは、メモリユニットの動作に従って電圧を出力する。第１のメモリセルは、第１のフローティングゲートトランジスタ、及び第１のキャパシタンス素子を含む。
【０００６】
第１のフローティングゲートトランジスタは、第１のビットライン信号を受け取るための第１の端子、第２の端子、及びフローティングゲートを有している。第１のキャパシタンス素子は、第１の電圧伝達デバイスに接続される第１の端子、第２の端子、第１のフローティングゲートトランジスタのフローティングゲートに接続される制御端子、及び第１の制御信号を受け取るように構成される主要部を有している。
【０００７】
第１のキャパシタンス素子及び第１の電圧伝達デバイスは、第１のＮ−ウェルに配置される。第１のキャパシタンス素子の第１の端子は、第１のメモリセルのプログラム動作又は消去動作の間に第１の電圧伝達デバイスから出力される第１の電圧を受け取るとともに、第１のメモリセルの禁止動作の間に第１の電圧伝達デバイスから出力される第２の電圧を受け取る。第１の電圧は、第２の電圧より大きい。
【０００８】
本発明の別の実施例は、メモリアレイを開示する。メモリアレイは、少なくとも１行のメモリユニットを含む。同じ行にある各メモリユニットは、第１の電圧伝達デバイスと、第２の電圧伝達デバイスと、第１のメモリセルと、第２のメモリセルとを含む。
【０００９】
第１の電圧伝達デバイスは、禁止信号を受け取るとともに、第１の伝達ゲート制御信号に従って電圧を出力するためのものである。第２の電圧伝達デバイスは、禁止信号を受け取るとともに、第２の伝達ゲート制御信号に従って電圧を出力するためのものである。
【００１０】
第１のメモリセルは、第１のフローティングゲートトランジスタ、第１のキャパシタンス素子、第１のワードライントランジスタ、及び第２のキャパシタンス素子を含む。第１のフローティングゲートトランジスタは、第１のビットライン信号を受け取るように構成される第１の端子、第２の端子、及びフローティングゲートを有している。第１のキャパシタンス素子は、第１の電圧伝達デバイスに接続される第１の端子、第２の端子、第１のフローティングゲートトランジスタのフローティングゲートに接続される制御端子、及び第１の制御信号を受け取るように構成される主要部を有している。第１のワードライントランジスタは、第１のフローティングゲートトランジスタの第２の端子に接続される第１の端子、第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有している。第２のキャパシタンス素子は、第１のフローティングゲートトランジスタのフローティングゲートに接続されるとともに、第２の制御信号を受け取るためのものである。
【００１１】
第２のメモリセルは、第２のフローティングゲートトランジスタ、第３のキャパシタンス素子、第２のワードライントランジスタ、及び第４のキャパシタンス素子を含む。第２のフローティングゲートトランジスタは、第２のビットライン信号を受け取るように構成される第１の端子、第２の端子、及びフローティングゲートを有している。第３のキャパシタンス素子は、第２の電圧伝達デバイスに接続される第１の端子、第２の端子、第２のフローティングゲートトランジスタのフローティングゲートに接続される制御端子、及び第１の制御信号を受け取るように構成される主要部を有している。第２のワードライントランジスタは、第２のフローティングゲートトランジスタの第２の端子に接続される第１の端子、第３の電圧を受け取るように構成される第２の端子、及びワードライン信号を受け取るように構成される制御端子を有している。第４のキャパシタンス素子は、第２のフローティングゲートトランジスタのフローティングゲートに接続されるとともに、第２の制御信号を受け取るためのものである。
【００１２】
同じ行にあるメモリユニットは、同じ禁止信号、同じ第１の制御信号、同じ第２の制御信号、及び同じワードライン信号を受け取る。同じ行にあるメモリユニットは、異なる第１のビットライン信号、異なる第２のビットライン信号、異なる第１の伝達ゲート制御信号、及び異なる第２の伝達ゲート制御信号を受け取る。
【００１３】
本発明のこれら及び他の目的は、様々な図表及び図面において例示される好ましい実施例の下記の詳細な説明を読んだあとで、当業者に疑いなく明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例によるメモリユニットを示す。
【図２】本発明の一実施例による図１におけるメモリユニットのレイアウトの平面図を示す。
【図３】図２における第１のキャパシタンス素子及び第１の電圧伝達デバイスの構造を示す。
【図４】本発明の別の実施例によるメモリユニットを示す。
【図５】本発明の別の実施例によるメモリユニットを示す。
【図６】本発明の一実施例によるメモリアレイを示す。
【図７】本発明の別の実施例によるメモリユニットを示す。
【図８】本発明の別の実施例によるメモリユニットを示す。
【図９】本発明の別の実施例によるメモリユニットを示す。
【図１０】図９における第１のキャパシタンス素子及び第１の電圧伝達デバイスの構造を示す。
【図１１】本発明の別の実施例によるメモリユニットを示す。
【図１２】本発明の別の実施例によるメモリユニットを示す。
【発明を実施するための形態】
【００１５】
図１は、本発明の一実施例によるメモリユニット１０を示す。メモリユニット１０は、第１のメモリセル１００と、第１の電圧伝達デバイス１３０とを含む。第１のメモリセル１００は、第１のフローティングゲートトランジスタＦＧＴ１と、第１のワードライントランジスタＷＬＴ１と、第１のキャパシタンス素子１１０と、第２のキャパシタンス素子１２０とを含む。第１の電圧伝達デバイス１３０は、メモリユニット１０の動作に従って電圧を出力する。
【００１６】
第１のフローティングゲートトランジスタＦＧＴ１は、第１の端子、第２の端子、及びフローティングゲートを有している。第１のフローティングゲートトランジスタＦＧＴ１の第１の端子は、第１のビットライン信号ＢＬを受け取る。第１のワードライントランジスタＷＬＴ１は、第１の端子、第２の端子、及び制御端子を有している。第１のワードライントランジスタＷＬＴ１の第１の端子は、第１のフローティングゲートトランジスタＦＧＴ１の第２の端子に接続され、第１のワードライントランジスタＷＬＴ１の第２の端子は、第３の電圧ＧＮＤを受け取るとともに、第１のワードライントランジスタＷＬＴ１の制御端子は、ワードライン信号ＷＬを受け取るためのものである。
【００１７】
第１のキャパシタンス素子１１０は、第１の電圧伝達デバイス１３０、及び第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートに接続される。第１のキャパシタンス素子１１０は、第１の制御信号ＣＳ１、及び第１の電圧伝達デバイス１３０から出力される電圧を受け取ることができる。第２のキャパシタンス素子１２０は、第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートに接続されるとともに、第２の制御信号ＣＳ２を受け取ることができる。第１の電圧伝達デバイス１３０は、メモリユニット１０の異なる動作の間に、第１のキャパシタンス素子１１０に対して異なる電圧を出力することができるとともに、第１のメモリセル１００がプログラムされるか又は消去されることを禁止するのを支援することができる。
【００１８】
図２は、本発明の一実施例によるメモリユニット１０のレイアウトの平面図を示す。図２において、第１のキャパシタンス素子１１０及び第１の電圧伝達デバイス１３０は、実質的に、第１のＮ−ウェルＮＷ１における活性領域ＡＡ１に配置される。第１のフローティングゲートトランジスタＦＧＴ１及び第１のワードライントランジスタＷＬＴ１は、第１のＮ−ウェルＮＷ１に隣接するＰ−ウェルＰＷ１における活性領域ＡＡ２に部分的に配置されるとともに、第２のキャパシタンス素子１２０は、実質的に、Ｐ−ウェルＰＷ１に隣接する第２のＮ−ウェルＮＷ２における活性領域ＡＡ３に配置される。活性領域ＡＡ１、ＡＡ２、及びＡＡ３は、メモリユニット１０により必要とされるトランジスタの構造を形成するために、ドープ領域を含み得る。第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートＦＧ１は、第１のキャパシタンス素子１１０及び第２のキャパシタンス素子１２０につながるように、第１のＮ−ウェルＮＷ１及び第２のＮ−ウェルＮＷ２まで伸びる。第１のキャパシタンス素子１１０は、第１のＮ−ウェルＮＷ１から第１の制御信号ＣＳ１を直接的に受け取ることができ、第２のキャパシタンス素子１２０は、第２のＮ−ウェルＮＷ２から第２の制御信号ＣＳ２を直接的に受け取ることができる。
【００１９】
図２において、第１のキャパシタンス素子１１０上のフローティングゲートＦＧ１の領域は、第２のキャパシタンス素子１２０上のフローティングゲートＦＧ１の領域より大きい。しかしながら、本発明の他の実施例において、第１のキャパシタンス素子１１０及び第２のキャパシタンス素子１２０上のフローティングゲートＦＧ１の領域の比率は、プログラム動作及び／又は消去動作の効率を向上させるためのシステム条件に従って調整されることができる。
【００２０】
図３は、図２において示される第１のキャパシタンス素子１１０及び第１の電圧伝達デバイス１３０の構造を更に示す。図３において、第１のキャパシタンス素子１１０は、第１の端子、第２の端子、制御端子、及び主要部を有していることができる。第１のキャパシタンス素子１１０の第１の端子及び第２の端子は、第１の電圧伝達デバイス１３０に接続され、第１のキャパシタンス素子１１０の制御端子は、第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートＦＧ１に接続される。第１のキャパシタンス素子１１０の主要部は、第１のＮ−ウェルＮＷ１の一部分であるとともに、第１の制御信号ＣＳ１を受け取ることができる。
【００２１】
第１の電圧伝達デバイス１３０は、第１の伝達ゲートトランジスタＰＧ１と、第２の伝達ゲートトランジスタＰＧ２とを含む。第１の伝達ゲートトランジスタＰＧ１は、第１の端子１３１、第２の端子１３２、及び制御端子１３３を有している。第１の伝達ゲートトランジスタＰＧ１の第１の端子１３１及び第２の端子１３２は、Ｐ型ドープ領域であり、第１の伝達ゲートトランジスタＰＧ１の制御端子１３３は、ゲート構造である。第１の伝達ゲートトランジスタＰＧ１の第１の端子１３１は、禁止信号ＩＮＨを受け取ることができ、第１の伝達ゲートトランジスタＰＧ１の第２の端子１３２は、第１のキャパシタンス素子１１０の第１の端子に接続されるとともに、第１の伝達ゲートトランジスタＰＧ１の制御端子１３３は、第１の伝達ゲート制御信号ＰＬを受け取ることができる。
【００２２】
第２の伝達ゲートトランジスタＰＧ２は、第１の端子１３４、第２の端子１３５、及び制御端子１３６を有している。第２の伝達ゲートトランジスタＰＧ２の第１の端子１３４及び第２の端子１３５は、Ｐ型ドープ領域であり、第２の伝達ゲートトランジスタＰＧ２の制御端子１３６は、ゲート構造である。第２の伝達ゲートトランジスタＰＧ２の第１の端子１３４は、第１のキャパシタンス素子１１０の第２の端子に接続され、第２の伝達ゲートトランジスタＰＧ２の第２の端子１３５は、第１の電圧ＶＰＰ又は第１の制御信号ＣＳ１を受け取ることができるとともに、第２の伝達ゲートトランジスタＰＧ２の制御端子１３６は、第２の伝達ゲート制御信号ＰＬ’を受け取ることができる。
【００２３】
第１の伝達ゲートトランジスタＰＧ１及び第２の伝達ゲートトランジスタＰＧ２を制御することにより、第１のキャパシタンス素子１１０は、異なる動作の間に異なる電圧を受け取ることができるとともに、第１のキャパシタンス素子１１０のキャパシタンスが調整されることができ、それは、第１のメモリセル１００がプログラムされるか又は消去されることを禁止するのを更に支援し得る。
【００２４】
テーブル１は、本発明の一実施例による、第１のメモリセル１００の異なる動作に対して使用される信号の電圧を示す。
【００２５】
【表１】
2016194965.tif 000003
【００２６】
第３の電圧ＧＮＤは第４の電圧ＶＤＤより小さく、第４の電圧ＶＤＤは第５の電圧ＶＸより小さく、第５の電圧ＶＸは第２の電圧ＶＺより小さく、そして第２の電圧ＶＺは第１の電圧ＶＰＰより小さい。例えば、第３の電圧ＧＮＤは０Ｖのグランド電圧であることができ、第２の電圧ＶＺは４Ｖであることができ、第１の電圧ＶＰＰは１０Ｖであることができ、第４の電圧ＶＤＤは０．５Ｖから１．２Ｖであることができ、そして第５の電圧ＶＸは３Ｖであることができる。
【００２７】
テーブル１において、第１のキャパシタンス素子１１０は、主として、プログラム動作のために使用され、第２のキャパシタンス素子１２０は、主として、消去動作のために使用される。メモリユニット１０のプログラム動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第１の電圧ＶＰＰであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第２の電圧ＶＺであり、第１の伝達ゲート制御信号ＰＬは第１の電圧ＶＰＰであり、そして第２の伝達ゲート制御信号ＰＬ’は第５の電圧ＶＸである。
【００２８】
言い換えれば、第１のメモリセル１００のプログラム動作の間、第１の伝達ゲートトランジスタＰＧ１はターンオフされ、第２の伝達ゲートトランジスタＰＧ２はターンオンされる。それにより、第１のキャパシタンス素子１１０により受け取られる、第１の制御信号ＣＳ１及び第１の電圧伝達デバイス１３０から出力される電圧の両方が、第１の電圧ＶＰＰになる。フローティングゲートＦＧ１は、ＦＮ電子トンネル注入を引き起こすのに十分に高い電圧に接続されることができる。したがって、第１のメモリセル１００はプログラムされることができる。
【００２９】
第１のメモリセル１００のプログラム禁止動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第１の電圧ＶＰＰであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第２の電圧ＶＺであり、第１の伝達ゲート制御信号ＰＬは第５の電圧ＶＸであり、そして第２の伝達ゲート制御信号ＰＬ’は第１の電圧ＶＰＰである。
【００３０】
すなわち、メモリユニット１０のプログラム禁止動作の間、第１の伝達ゲートトランジスタＰＧ１はターンオンされ、第２の伝達ゲートトランジスタＰＧ２はターンオフされる。それにより、第１のキャパシタンス素子１１０は、第１の電圧ＶＰＰである第１の制御信号ＣＳ１を受け取るだけでなく、第２の電圧ＶＺである第１の電圧伝達デバイス１３０から出力される電圧も受け取る。第２の電圧ＶＺは第１の電圧ＶＰＰより小さいので、フローティングゲートＦＧ１は、ＦＮ電子トンネル注入を引き起こすのに十分に高い電圧に接続されることはない。したがって、第１のメモリセル１００はプログラムされることを禁止される。
【００３１】
その結果、第１の伝達ゲート制御信号ＰＬ及び第２の伝達ゲート制御信号ＰＬ’は、第１のメモリセル１００のプログラム動作及びプログラム禁止動作を達成するように、第１の伝達ゲートトランジスタＰＧ１及び第２の伝達ゲートトランジスタＰＧ２を制御することができる。禁止動作が第１の電圧伝達デバイス１３０により達成されることができるので、第１のワードライントランジスタＷＬＴ１は高電圧を全く受け取らないことになる。すなわち、第１のワードライントランジスタＷＬＴ１は、より低い電圧によって動かされることができるとともに、低いスレショルド電圧を有することができる。例えば、従来技術において使用されるワードライントランジスタは、約０．７Ｖのスレショルド電圧を有しているかもしれないが、しかし、第１のワードライントランジスタＷＬＴ１のスレショルド電圧は、０．３Ｖから０．４Ｖであり得る。本発明のいくつかの実施例において、第１のワードライントランジスタＷＬＴ１は、ゲート酸化膜の厚さを調整することにより、ネイティブデバイスを使用することにより、又はウェル埋め込みにより、作成されることができる。その結果、テーブル１において示されたように、メモリセルの読み取り処理は、第３の電圧ＧＮＤ及び第４の電圧ＶＤＤのような低電圧によって達成されることができる。低電圧動作は、読み取り処理を高速化するとともに、電力消費を削減することを促進することができる。
【００３２】
本発明のいくつかの実施例において、メモリユニットにおける全てのメモリセルは初めに消去されることができ、それにより、メモリセルのステータスは、プログラム動作及びプログラム禁止動作により制御されることができる。この場合に、消去動作は、リセット動作として使用されることができる。すなわち、メモリセルがプログラムされることになるまえにいつも、メモリユニットは、全て最初に消去されることになる。したがって、消去禁止動作は、そのような種類のメモリユニットの場合には必要とされない。
【００３３】
しかしながら、本発明のいくつかの他の実施例において、メモリユニットにおける全てのメモリセルは初めにプログラムされることができる。メモリセルのステータスは、消去動作及び消去禁止動作により制御されることができる。この場合に、プログラム動作は、リセット動作として使用されることができる。テーブル２は、本発明の別の実施例による、第１のメモリセル１００の異なる動作に対して使用される信号の電圧を示す。テーブル２において、第１のキャパシタンス素子１１０は、主として、消去動作のために使用され、第２のキャパシタンス素子１２０は、主として、プログラム動作のために使用される。
【００３４】
【表２】
2016194965.tif 000004
【００３５】
テーブル２において、第１のメモリセル１００の消去動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第３の電圧ＧＮＤであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第２の電圧ＶＺであり、第１の伝達ゲート制御信号ＰＬは第１の電圧ＶＰＰであり、そして第２の伝達ゲート制御信号ＰＬ’は第５の電圧ＶＸである。
【００３６】
言い換えれば、第１のメモリセル１００の消去動作の間、第１の伝達ゲートトランジスタＰＧ１はターンオフされ、第２の伝達ゲートトランジスタＰＧ２はターンオンされる。それにより、第１の制御信号ＣＳ１及び第１の電圧伝達デバイス１３０から出力される電圧の両方が、第１の電圧ＶＰＰになる。第２のキャパシタンス素子１２０が第３の電圧ＧＮＤに接続されるので、第１のキャパシタンス素子１１０と第２のキャパシタンス素子１２０との間の電圧差は、ＦＮ電子トンネル放出を引き起こすことができる。したがって、第１のメモリセル１００は消去されることができる。
【００３７】
第１のメモリセル１００の消去禁止動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第３の電圧ＧＮＤであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第２の電圧ＶＺであり、第１の伝達ゲート制御信号ＰＬは第５の電圧ＶＸであり、そして第２の伝達ゲート制御信号ＰＬ’は第１の電圧ＶＰＰである。
【００３８】
すなわち、第１のメモリセル１００の消去禁止動作の間、第１の伝達ゲートトランジスタＰＧ１はターンオンされ、第２の伝達ゲートトランジスタＰＧ２はターンオフされる。それにより、第１のキャパシタンス素子１１０は、第１の電圧ＶＰＰである第１の制御信号ＣＳ１を受け取るだけでなく、第２の電圧ＶＺである第１の電圧伝達デバイス１３０から出力される電圧も受け取る。第２の電圧ＶＺは第１の電圧ＶＰＰより小さいので、第１のキャパシタンス素子１１０と第２のキャパシタンス素子１２０との間の電圧差は、ＦＮ電子トンネル放出を引き起こすのに十分に高くない。したがって、第１のメモリセル１００は消去されることを禁止される。
【００３９】
その結果、第１の伝達ゲート制御信号ＰＬ及び第２の伝達ゲート制御信号ＰＬ’は、第１のメモリセル１００の消去動作及び消去禁止動作を達成するように、第１の伝達ゲートトランジスタＰＧ１及び第２の伝達ゲートトランジスタＰＧ２を制御することができる。禁止動作が第１の電圧伝達デバイス１３０により達成されることができるので、第１のワードライントランジスタＷＬＴ１は高電圧を全く受け取らないことになる。すなわち、第１のワードライントランジスタＷＬＴ１は、より低い電圧によって動かされることができるとともに、低いスレショルド電圧を有することができる。したがって、テーブル２において示されたように、メモリユニット１０の読み取り処理は、第３の電圧ＧＮＤ及び第４の電圧ＶＤＤのような低電圧によって達成されることができる。低電圧動作は、読み取り処理を高速化するとともに、電力消費を削減することを促進することができる。
【００４０】
本発明のいくつかの実施例において、メモリユニットは、プログラム禁止動作及び消去禁止動作の両方を必要とし得る。この場合、メモリユニットは、第２のキャパシタンス素子に接続される別の第２の電圧伝達デバイスを含み得る。図４は、本発明の別の実施例によるメモリユニット２０を示す。
【００４１】
メモリユニット２０は、メモリユニット１０と同様の構造を有しているが、しかし、第２の電圧伝達デバイス２３０を更に含む。メモリユニット２０の第２のキャパシタンス素子１２０は、第２の電圧伝達デバイス２３０に接続されることができるとともに、第２の電圧伝達デバイス２３０から出力される電圧を受け取ることができる。第２の電圧伝達デバイス２３０は、メモリセル１００のプログラム動作又は消去動作の間、第１の電圧ＶＰＰを出力することができるとともに、メモリセル１００の禁止動作の間、第２の電圧ＶＺを出力することができる。すなわち、第１の電圧伝達デバイス１３０が、テーブル１において示される、プログラム禁止動作のための制御信号により動かされる場合に、第２の電圧伝達デバイス２３０は、テーブル２において示される、消去禁止動作のための制御信号により動かされることができる。この場合、メモリユニット２０は、第１の電圧伝達デバイス１３０によってプログラム禁止動作を達成することができるとともに、第２の電圧伝達デバイス２３０によって消去禁止動作を達成することができる。一方、第１のワードライントランジスタＷＬＴ１は、それでもやはり、より低い電圧によって動かされることができ、それにより、メモリユニット２０の読み取り処理により必要とされる時間及び電力消費は、両方とも削減されることができる。
【００４２】
図５は、本発明の別の実施例によるメモリユニット３０を示す。メモリユニット３０は、第１のメモリセル１００、第２のメモリセル３００、第１の電圧伝達デバイス１３０、及び第２の電圧伝達デバイス３３０を含む。第２のメモリセル３００は、第１のメモリセル１００と同様の構造を有しているが、しかし、異なる信号接続を有している。第２のメモリセル３００は、第２のフローティングゲートトランジスタＦＧＴ２、第２のワードライントランジスタＷＬＴ２、第３のキャパシタンス素子３１０、及び第４のキャパシタンス素子３２０を含む。
【００４３】
第２の電圧伝達デバイス３３０は、第３の伝達ゲートトランジスタＰＧ３と、第４の伝達ゲートトランジスタＰＧ４とを含む。第３の伝達ゲートトランジスタＰＧ３は、第１の端子、第２の端子、及び制御端子を有している。第３の伝達ゲートトランジスタＰＧ３の第１の端子は、禁止信号ＩＮＨを受け取ることができるとともに、第３の伝達ゲートトランジスタＰＧ３の制御端子は、第２の伝達ゲート制御信号ＰＬ’を受け取ることができる。
【００４４】
第４の伝達ゲートトランジスタＰＧ４は、第１の端子、第２の端子、及び制御端子を有している。第４の伝達ゲートトランジスタＰＧ４の第２の端子は、第１の電圧ＶＰＰ又は第１の制御信号ＣＳ１を受け取ることができるとともに、第４の伝達ゲートトランジスタＰＧ４の制御端子は、第１の伝達ゲート制御信号ＰＬを受け取ることができる。
【００４５】
第３のキャパシタンス素子３１０は、第３の伝達ゲートトランジスタＰＧ３の第２の端子及び第４の伝達ゲートトランジスタＰＧ４の第１の端子に接続される。第３のキャパシタンス素子３１０は、第１の制御信号ＣＳ１及び第２の電圧伝達デバイス３３０から出力される電圧を受け取ることができる。第４のキャパシタンス素子３２０は、第２の制御信号ＣＳ２を受け取ることができる。
【００４６】
さらに、第２のフローティングゲートトランジスタＦＧＴ２は、第１の端子、第２の端子、及びフローティングゲートＦＧ２を有している。第２のフローティングゲートトランジスタＦＧＴ２の第１の端子は、第２のビットライン信号ＢＬ’を受け取ることができるとともに、第２のフローティングゲートトランジスタＦＧＴ２のフローティングゲートＦＧ２は、第３のキャパシタンス素子３１０及び第４のキャパシタンス素子３２０に接続される。第２のワードライントランジスタＷＬＴ２は、第１の端子、第２の端子、及び制御端子を有している。第２のワードライントランジスタＷＬＴ２の第１の端子は、第２のフローティングゲートトランジスタＦＧＴ２の第２の端子に接続され、第２のワードライントランジスタＷＬＴ２の第２の端子は、第３の電圧ＧＮＤを受け取ることができるとともに、第２のワードライントランジスタＷＬＴ２の制御端子は、ワードライン信号ＷＬを受け取ることができる。
【００４７】
本発明のいくつかの実施例において、第１の伝達ゲート制御信号ＰＬ及び第２の伝達ゲート制御信号ＰＬ’は、相互に相補的である。第１の伝達ゲートトランジスタＰＧ１が第１の伝達ゲート制御信号ＰＬを受け取り、第３の伝達ゲートトランジスタＰＧ３が第２の伝達ゲート制御信号ＰＬ’を受け取るので、第１の伝達ゲートトランジスタＰＧ１及び第３の伝達ゲートトランジスタＰＧ３は、異なる動作を実行することになる。例えば、第１の伝達ゲートトランジスタＰＧ１がターンオンされる場合に、第３の伝達ゲートトランジスタＰＧ３はターンオフされるであろう。また、第１の伝達ゲートトランジスタＰＧ１がターンオフされる場合に、第３の伝達ゲートトランジスタＰＧ３はターンオンされるであろう。同様に、第２の伝達ゲートトランジスタＰＧ２及び第４の伝達ゲートトランジスタＰＧ４が異なる伝達ゲート制御信号ＰＬ’及びＰＬを受け取るので、それらは、異なる時点においてターンオン又はターンオフされることになる。言い換えれば、第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートＦＧ１が第２の伝達ゲートトランジスタＰＧ２を用いてプログラムされる間、第２のフローティングゲートトランジスタＦＧＴ２のフローティングゲートＦＧ２は、第３の伝達ゲートトランジスタＰＧ３を用いて、プログラムされることが禁止される。同様に、第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートＦＧ１が、第１の伝達ゲートトランジスタＰＧ１を用いて、プログラムされることが禁止される間、第２のフローティングゲートトランジスタＦＧＴ２のフローティングゲートＦＧ２は、第４の伝達ゲートトランジスタＰＧ４を用いてプログラムされる。
【００４８】
すなわち、メモリユニット３０のプログラム動作のあとで、第１のメモリセル１００と第２のメモリセル３００は、異なるステータスになるであろう。したがって、メモリユニット３０は、システム条件に従って差動信号を出力することができる。
【００４９】
さらに、高電圧ＶＰＰが伝達ゲートトランジスタにより制御されることができるので、第１の電圧ＶＰＰを供給するための高電圧ドライバは、第１の電圧伝達デバイス１３０及び第２の電圧伝達デバイス３３０により共有されることができ、それは、メモリユニットの設計を更に簡単にする。すなわち、本発明のいくつかの実施例において、第１の電圧伝達デバイス１３０及び第２の電圧伝達デバイス３３０は、高電圧ドライバにより生成される第１の電圧ＶＰＰを受け取るように、同じ高電圧ドライバに接続されることができる。
【００５０】
図６は、本発明の一実施例によるメモリアレイ４０を示す。メモリアレイ４０は、Ｍ個のワードＷ１からＷＭを含む。各ワードＷ１からＷＭは、Ｋ個のメモリユニット３０１から３０Ｋを有している。図５において示されたように、各メモリユニットは、メモリユニット３０と同じ構造を有し得る。Ｍ個のワードＷ１からＷＭは、異なる第１の制御信号ＣＳ１１からＣＳ１Ｍ、異なる第２の制御信号ＣＳ２１からＣＳ２Ｍ、異なる禁止制御信号ＩＮＨ１からＩＮＨＭ、及び異なるワードライン信号ＷＬ１からＷＬＭを受け取る。したがって、Ｍ個のワードＷ１からＷＭは、独立して動かされることができる。
【００５１】
また、同じワードにおける、例えばワードＷ１におけるメモリユニット３０１から３０Ｋは、異なるビットライン信号ＢＬ１からＢＬＫ及びＢＬ’１からＢＬ’Ｋと、異なる伝達ゲート制御信号ＰＬ１からＰＬＫ及びＰＬ’１からＰＬ’Ｋを受け取る。したがって、メモリユニット３０１から３０Ｋは、同様に独立して動かされることができる。
【００５２】
図７は、本発明の一実施例によるメモリユニット５０を示す。メモリユニット５０及び１０は、同様の構造を有しているが、しかしながら、メモリユニット５０は、Ｎ個の付加的なメモリセル５００１から５００Ｎを更に含む。Ｎ個の付加的なメモリセル５００１から５００Ｎと第１のメモリセル１００は、同様の構造を有している。各付加的なメモリセル５００１から５００Ｎは、付加的な第１のキャパシタンス素子５１０、付加的な第２のキャパシタンス素子５２０、付加的なフローティングゲートトランジスタＡＦＧＴ、及び付加的なワードライントランジスタＡＷＬＴを含む。Ｎは正の整数である。本発明のいくつかの実施例において、Ｎ個の付加的なメモリセル５００１から５００ＮのＮ個の付加的な第１のキャパシタンス素子５１０、第１のキャパシタンス素子１１０、及び第１の電圧伝達デバイス１３０は、同じＮ−ウェルに配置される。
【００５３】
Ｎ個の付加的なメモリセル５００１から５００ＮのＮ個の付加的な第１のキャパシタンス素子５１０、及び第１のキャパシタンス素子１１０は、同じ構造を有しているとともに、同じＮ−ウェルに配置される。Ｎ個の付加的なメモリセル５００１から５００ＮのＮ個の付加的な第１のキャパシタンス素子５１０は、第１のキャパシタンス素子１１０の第２の端子と第２の伝達ゲートトランジスタＰＧ２の第１の端子との間に直列に接続される。言い換えれば、付加的なメモリセル５００１の付加的な第１のキャパシタンス素子５１０の第１の端子は、第１のキャパシタンス素子１１０の第２の端子に接続され、付加的なメモリセル５００２の付加的な第１のキャパシタンス素子５１０の第１の端子は、付加的なメモリセル５００１の付加的な第１のキャパシタンス素子５１０の第２の端子に接続され、そしてそれ以降も同様に接続される。最終的に、付加的なメモリセル５００Ｎの付加的な第１のキャパシタンス素子５１０の第２の端子は、第２の伝達ゲートトランジスタＰＧ２の第１の端子に接続される。付加的なフローティングゲートトランジスタＡＦＧＴは、第１の端子、第２の端子、及びフローティングゲートを有している。付加的なフローティングゲートトランジスタＡＦＧＴのそれぞれの第１の端子は、ビットライン信号ＡＢＬ１からＡＢＬＮのうちの対応するビットライン信号を受け取るとともに、付加的なフローティングゲートトランジスタＡＦＧＴのフローティングゲートは、付加的な第１のキャパシタンス素子５１０及び付加的な第２のキャパシタンス素子５２０に接続される。
【００５４】
付加的なワードライントランジスタＡＷＬＴは、第１の端子、第２の端子、及び制御端子を有している。付加的なワードライントランジスタＡＷＬＴの第１の端子は、付加的なフローティングゲートトランジスタＡＦＧＴの第２の端子に接続され、付加的なワードライントランジスタＡＷＬＴの第２の端子は、第３の電圧ＧＮＤを受け取るとともに、付加的なワードライントランジスタＡＷＬＴの制御端子は、ワードライン信号ＡＷＬ１からＡＷＬＮのうちの対応するワードライン信号を受け取る。
【００５５】
電圧が付加的な第１のキャパシタンス素子５１０と第１のキャパシタンス素子１１０の間のＮ−ウェルを通って伝達されることができるので、異なるメモリセルは、回路領域を更に減少させるために、同じ電圧伝達デバイスを共有することができる。例えば、図７において、第１の伝達ゲートトランジスタＰＧ１がターンオンされる場合に、Ｎ個の付加的なメモリセル５００１から５００Ｎの付加的な第１のキャパシタンス素子５１０は、全て、第２の電圧ＶＺである禁止信号ＩＮＨを受け取ることができる。同様に、第２の伝達ゲートトランジスタＰＧ２がターンオンされる場合に、Ｎ個の付加的なメモリセル５００１から５００Ｎの付加的な第１のキャパシタンス素子５１０は、全て、第２の伝達ゲートトランジスタＰＧ２を通して第１の制御信号ＣＳ１（又は第１の電圧ＶＰＰ）を受け取ることができる。
【００５６】
本発明のいくつかの実施例において、Ｎ個の付加的なメモリセル５００１から５００ＮのＮ個の付加的なフローティングゲートトランジスタＡＦＧＴは、異なるビットライン信号ＡＢＬ１からＡＢＬＮにより制御されることができるとともに、Ｎ個の付加的なメモリセル５００１から５００ＮのＮ個の付加的なワードライントランジスタＡＷＬＴは、異なるワードライン信号ＡＷＬ１からＡＷＬＮにより制御されることができる。しかしながら、本発明のいくつかの実施例において、Ｎ個の付加的なメモリセル５００１から５００Ｎの付加的なフローティングゲートトランジスタＡＦＧＴは、同じビットライン信号を受け取ることができる。同様に、Ｎ個の付加的なメモリセル５００１から５００Ｎの付加的なワードライントランジスタＡＷＬＴは、同じワードライン信号を受け取ることができる。この場合、Ｎ個の付加的なメモリセル５００１から５００Ｎの付加的なフローティングゲートトランジスタＡＦＧＴと第１のフローティングゲートトランジスタＦＧＴ１は、同時にそして一貫して、すなわち同時にプログラムされるか又は消去されるように、動かされることができる。
【００５７】
図８は、本発明の一実施例によるメモリユニット６０を示す。メモリユニット６０及び５０は、同様の構造を有している。メモリユニット６０は、Ｎ個の付加的なメモリセル５００１から５００Ｎの代わりに、Ｎ個の付加的なメモリセル６００１から６００Ｎを有している。付加的なメモリセル６００１から６００Ｎ及び付加的なメモリセル５００１から５００Ｎは、同様の構造を有しているが、しかし異なる接続を有している。
【００５８】
付加的なメモリセル６００１から６００Ｎの付加的な第１のキャパシタンス素子６１０、及び第１のキャパシタンス素子１１０は、同じ構造を有しているとともに、同じＮ−ウェルに配置される。付加的なメモリセル６００１から６００Ｎのそれぞれの付加的な第１のキャパシタンス素子６１０は、第１のキャパシタンス素子１１０の第１の端子に接続される第１の端子、第２の伝達ゲートトランジスタＰＧ２の第１の端子に接続される第２の端子、及び対応する付加的なフローティングゲートトランジスタＡＦＧＴのフローティングゲートに接続される制御端子を有している。
【００５９】
図８において、第１の伝達ゲートトランジスタＰＧ１がターンオンされる場合に、付加的なメモリセル６００１から６００Ｎの全ての付加的な第１のキャパシタンス素子６１０は、禁止信号ＩＮＨを受け取ることができる。同様に、第２の伝達ゲートトランジスタＰＧ２がターンオンされる場合に、付加的なメモリセル６００１から６００Ｎの全ての付加的な第１のキャパシタンス素子６１０は、第１の制御信号ＣＳ１（又は第１の電圧ＶＰＰ）を受け取ることができる。この場合、異なるメモリセルは、回路領域を更に減少させるために、同じ電圧伝達デバイスを共有することができる。
【００６０】
さらに、メモリユニット５０及び６０は、メモリユニット５０及び６０の全体に第１の電圧ＶＰＰを供給するための高電圧ドライバを更に含むことができ、それは、メモリユニットの設計を更に簡単にする。
【００６１】
図９は、本発明の一実施例によるメモリユニット７０を示す。メモリユニット７０は、メモリセル１００、及び第１の電圧伝達デバイス７３０を含む。図１０は、第１のキャパシタンス素子１１０及び第１の電圧伝達デバイス７３０の構造を示す。
【００６２】
図１０において、第１の電圧伝達デバイス７３０は、第１の伝達ゲートトランジスタＰＧ１’を含む。第１の伝達ゲートトランジスタＰＧ１’は、第１の端子７３１、第２の端子７３２、及び制御端子７３３を有している。第１の伝達ゲートトランジスタＰＧ１’の第１の端子７３１及び第２の端子７３２は、Ｐ型ドープ領域であり、第１の伝達ゲートトランジスタＰＧ１’の制御端子７３３は、ゲート構造である。第１の伝達ゲートトランジスタＰＧ１’の第１の端子７３１は、禁止信号ＩＮＨを受け取ることができ、第１の伝達ゲートトランジスタＰＧ１’の第２の端子７３２は、第１のキャパシタンス素子１１０の第１の端子に接続されるとともに、第１の伝達ゲートトランジスタＰＧ１’の制御端子７３３は、第１の伝達ゲート制御信号ＰＬを受け取ることができる。
【００６３】
この実施例において、第１のキャパシタンス素子１１０の第１の端子は、第１の電圧伝達デバイス７３０に接続されるとともに、第１のキャパシタンス素子１１０の制御端子は、第１のフローティングゲートトランジスタＦＧＴ１のフローティングゲートＦＧ１に接続される。第１のキャパシタンス素子１１０の主要部は、第１のＮ−ウェルＮＷ１の一部分であるとともに、第１の制御信号ＣＳ１を受け取ることができる。さらに、図１０において、第１のキャパシタンス素子１１０の第２の端子１１２は、フローティング状態のＰ型ドープ領域である。しかしながら、本発明のいくつかの実施例において、第１のキャパシタンス素子１１０の第２の端子１１２は、同様に、シャロートレンチアイソレーション領域により実施されることができる。
【００６４】
テーブル３は、本発明の一実施例による、メモリユニット７０の異なる動作に対して使用される信号の電圧を示す。
【００６５】
【表３】
2016194965.tif 000005
【００６６】
テーブル３において、第１のキャパシタンス素子１１０は、主として、プログラム動作のために使用され、第２のキャパシタンス素子１２０は、主として、消去動作のために使用される。メモリセル１００のプログラム動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第１の電圧ＶＰＰであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第１の電圧ＶＰＰであり、そして第１の伝達ゲート制御信号ＰＬは第５の電圧ＶＸである。
【００６７】
言い換えれば、メモリユニット７０のメモリセル１００のプログラム動作の間、第１の伝達ゲートトランジスタＰＧ１’はターンオンされるとともに、禁止信号ＩＮＨは第１の電圧ＶＰＰである。したがって、第１の電圧伝達デバイス７３０により出力される出力電圧が第１の電圧ＶＰＰになり、フローティングゲートＦＧ１は、ＦＮ電子トンネル注入を引き起こすのに十分に高い電圧に接続されることができる。したがって、メモリユニット７０のメモリセル１００はプログラムされることができる。
【００６８】
メモリユニット７０のメモリセル１００のプログラム禁止動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第１の電圧ＶＰＰであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第２の電圧ＶＺであり、そして第１の伝達ゲート制御信号ＰＬは第５の電圧ＶＸである。
【００６９】
すなわち、メモリユニット７０のメモリセル１００のプログラム禁止動作の間、第１の伝達ゲートトランジスタＰＧ１’はターンオンされるとともに、禁止信号ＩＮＨは第２の電圧ＶＺである。したがって、第１の電圧伝達デバイス７３０により出力される出力電圧は第２の電圧ＶＺになる。この場合、第１のキャパシタンス素子１１０は、第１の電圧ＶＰＰである第１の制御信号ＣＳ１を受け取るだけでなく、第１の電圧伝達デバイス７３０から出力される第２の電圧ＶＺも受け取る。第２の電圧ＶＺは第１の電圧ＶＰＰより小さいので、フローティングゲートＦＧ１は、ＦＮ電子トンネル注入を引き起こすのに十分に高い電圧に接続されることはない。したがって、メモリユニット７０のメモリセル１００はプログラムされることを禁止される。
【００７０】
その結果、第１の伝達ゲート制御信号ＰＬ及び禁止信号ＩＮＨは、メモリユニット７０のプログラム動作及びプログラム禁止動作を達成するように、第１の伝達ゲートトランジスタＰＧ１’を制御することができる。禁止動作が第１の電圧伝達デバイス７３０により達成されることができるので、第１のワードライントランジスタＷＬＴ１は高電圧を全く受け取らないことになる。すなわち、第１のワードライントランジスタＷＬＴ１は、より低い電圧によって動かされることができるとともに、低いスレショルド電圧を有することができる。したがって、テーブル３において示されたように、メモリユニットの読み取り処理は、第３の電圧ＧＮＤ及び第４の電圧ＶＤＤのような低電圧によって達成されることができる。低電圧動作は、読み取り処理を高速化するとともに、電力消費を削減することを促進することができる。
【００７１】
テーブル４は、本発明の別の実施例による、メモリユニット７０の異なる動作に対して使用される信号の電圧を示す。テーブル４において、第１のキャパシタンス素子１１０は、主として、消去動作のために使用され、第２のキャパシタンス素子１２０は、主として、プログラム動作のために使用される。
【００７２】
【表４】
2016194965.tif 000006
【００７３】
テーブル４において、メモリユニット７０におけるメモリセル１００の消去動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第３の電圧ＧＮＤであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第１の電圧ＶＰＰであり、そして第１の伝達ゲート制御信号ＰＬは第５の電圧ＶＸである。
【００７４】
言い換えれば、メモリユニット７０におけるメモリセル１００の消去動作の間、第１の伝達ゲートトランジスタＰＧ１’はターンオンされるとともに、禁止信号ＩＮＨは第１の電圧ＶＰＰである。それにより、第１の制御信号ＣＳ１及び第１の電圧伝達デバイス７３０から出力される電圧の両方が、第１の電圧ＶＰＰになる。第２のキャパシタンス素子１２０が第３の電圧ＧＮＤに接続されるので、第１のキャパシタンス素子１１０と第２のキャパシタンス素子１２０との間の電圧差は、ＦＮ電子トンネル放出を引き起こすことができる。したがって、メモリユニット７０におけるメモリセル１００は消去されることができる。
【００７５】
メモリユニット７０におけるメモリセル１００の消去禁止動作の間、第１の制御信号ＣＳ１は第１の電圧ＶＰＰであり、第２の制御信号ＣＳ２は第３の電圧ＧＮＤであり、第１のビットライン信号ＢＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、ワードライン信号ＷＬは第４の電圧ＶＤＤから第３の電圧ＧＮＤまでの範囲にあり、禁止信号ＩＮＨは第２の電圧ＶＺであり、そして第１の伝達ゲート制御信号ＰＬは第５の電圧ＶＸである。
【００７６】
すなわち、メモリユニット７０におけるメモリセル１００の消去禁止動作の間、第１の伝達ゲートトランジスタＰＧ１’はターンオンされるとともに、禁止信号ＩＮＨは第２の電圧ＶＺである。それにより、第１のキャパシタンス素子１１０は、第１の電圧ＶＰＰである第１の制御信号ＣＳ１を受け取るだけでなく、第２の電圧ＶＺである第１の電圧伝達デバイス７３０から出力される電圧も受け取る。第２の電圧ＶＺは第１の電圧ＶＰＰより小さいので、第１のキャパシタンス素子１１０と第２のキャパシタンス素子１２０との間の電圧差は、ＦＮ電子トンネル放出を引き起こすのに十分に高くない。したがって、メモリユニット７０におけるメモリセル１００は消去されることを禁止される。
【００７７】
その結果、第１の伝達ゲート制御信号ＰＬ及び禁止信号ＩＮＨは、メモリユニット７０におけるメモリセル１００の消去動作及び消去禁止動作を達成するように、第１の伝達ゲートトランジスタＰＧ１’を制御することができる。禁止動作が第１の電圧伝達デバイス７３０により達成されることができるので、第１のワードライントランジスタＷＬＴ１は高電圧を全く受け取らないことになる。すなわち、第１のワードライントランジスタＷＬＴ１は、より低い電圧によって動かされることができるとともに、低いスレショルド電圧を有することができる。したがって、テーブル４において示されたように、メモリユニット７０の読み取り処理は、第３の電圧ＧＮＤ及び第４の電圧ＶＤＤのような低電圧によって達成されることができる。低電圧動作は、読み取り処理を高速化するとともに、電力消費を削減することを促進することができる。
【００７８】
本発明のいくつかの実施例において、メモリユニットは、プログラム禁止動作及び消去禁止動作の両方を必要とし得る。この場合、メモリユニットは、図４において示されるメモリユニット２０のように、第２のキャパシタンス素子に接続される別の第２の電圧伝達デバイスを含み得る。さらに、本発明のいくつかの実施例において、メモリユニット２０における第１の電圧伝達デバイス１３０及び第２の電圧伝達デバイス２３０は、第１の電圧伝達デバイス７３０と同じ構造を有する電圧伝達デバイスにより置き換えられることができる。テーブル３及びテーブル４において示された信号を適用することによって、プログラム禁止動作及び消去禁止動作の両方が達成されることができる。
【００７９】
さらに、図１１は、本発明の一実施例によるメモリユニット８０を示す。メモリユニット８０及び７０は、同様の構造を有している。メモリユニット８０は、Ｎ個の付加的なメモリセル８００１から８００Ｎを更に含む。Ｎは正の整数である。Ｎ個の付加的なメモリセル８００１から８００Ｎの付加的な第１のキャパシタンス素子８１０、及び第１のキャパシタンス素子１１０は、同じ構造を有しているとともに、第１の電圧伝達デバイス７３０と同じＮ−ウェルに配置される。
【００８０】
Ｎ個の付加的なメモリセル８００１から８００ＮのＮ個の付加的なキャパシタンス素子８１０は、第１のキャパシタンス素子１１０と直列に接続される。言い換えれば、付加的なメモリセル８００１の付加的なキャパシタンス素子８１０の第１の端子は、第１のキャパシタンス素子１１０の第２の端子に接続され、付加的なメモリセル８００２の付加的なキャパシタンス素子８１０の第１の端子は、付加的なメモリセル８００１の付加的なキャパシタンス素子８１０の第２の端子に接続され、そしてそれ以降も同様に接続される。また、付加的なメモリセル８００Ｎの付加的な第１のキャパシタンス素子８１０の第２の端子は、フローティング状態にされることができる。
【００８１】
図１１において、第１の伝達ゲートトランジスタＰＧ１’がターンオンされる場合に、Ｎ個の付加的なメモリセル８００１から８００Ｎの全ての付加的なキャパシタンス素子８１０は、禁止信号ＩＮＨを受け取ることができる。電圧がＮ−ウェルを通って伝達されることができるので、異なるメモリセルは、回路領域を更に減少させるために、同じ第１の電圧伝達デバイス７３０を共有することができる。本発明のいくつかの実施例において、Ｎ個の付加的なメモリセル８００１から８００ＮのＮ個の付加的なフローティングゲートトランジスタＡＦＧＴは、異なるビットライン信号ＡＢＬ１からＡＢＬＮにより制御されることができるとともに、Ｎ個の付加的なメモリセル８００１から８００ＮのＮ個の付加的なワードライントランジスタＡＷＬＴは、異なるワードライン信号ＡＷＬ１からＡＷＬＮにより制御されることができる。
【００８２】
しかしながら、本発明のいくつかの実施例において、Ｎ個の付加的なメモリセル８００１から８００Ｎの付加的なフローティングゲートトランジスタＡＦＧＴ、及び第１のフローティングゲートトランジスタＦＧＴ１は、同じビットライン信号ＢＬを受け取ることができる。同様に、Ｎ個の付加的なメモリセル８００１から８００Ｎの付加的なワードライントランジスタＡＷＬＴ、及び第１のワードライントランジスタＷＬＴ１は、同じワードライン信号ＷＬを受け取ることができる。この場合、付加的なフローティングゲートトランジスタＡＦＧＴと第１のフローティングゲートトランジスタＦＧＴ１は、同時にそして一貫して、すなわち同時にプログラムされるか又は消去されるように、動かされることができる。
【００８３】
図１２は、本発明の一実施例によるメモリユニット９０を示す。メモリユニット９０及び８０は、同様の構造を有している。メモリユニット９０は、Ｎ個の付加的なメモリセル８００１から８００Ｎの代わりに、Ｎ個の付加的なメモリセル９００１から９００Ｎを含む。Ｎ個の付加的なメモリセル９００１から９００Ｎの付加的な第１のキャパシタンス素子９１０、及び第１のキャパシタンス素子１１０は、同じ構造を有しているとともに、第１の電圧伝達デバイス７３０と同じＮ−ウェルに配置される。
【００８４】
Ｎ個の付加的なメモリセル９００１から９００Ｎのそれぞれの付加的な第１のキャパシタンス素子９１０は、第１の端子、第２の端子、及び制御端子を有している。付加的な第１のキャパシタンス素子９１０の第１の端子は、第１のキャパシタンス素子１１０の第１の端子に接続され、付加的な第１のキャパシタンス素子９１０の第２の端子は、第１のキャパシタンス素子１１０の第２の端子に接続されることができるとともに、フローティング状態にされることができ、そして付加的な第１のキャパシタンス素子９１０の制御端子は、Ｎ個の付加的なメモリセル９００１から９００Ｎのうちの対応する付加的なフローティングゲートトランジスタＡＦＧＴに接続される。
【００８５】
図１２において、第１の伝達ゲートトランジスタＰＧ１’がターンオンされる場合に、Ｎ個の付加的なメモリセル９００１から９００Ｎの全ての付加的な第１のキャパシタンス素子９１０は、禁止信号ＩＮＨを受け取ることができる。この場合、異なるメモリセルは、回路領域を更に減少させるために、同じ電圧伝達デバイスを共有することができる。
【００８６】
さらに、上記で説明された各種の実施例のメモリユニットは、禁止動作における異なるバイアス状態を可能にするように、対応するビットライン信号を受け取るために対応するフローティングゲートトランジスタにそれぞれが接続される複数の選択トランジスタを更に含み得る。すなわち、各ビットライン信号は、対応する選択トランジスタを通して、対応するフローティングゲートトランジスタにより受け取られ得る。
【００８７】
要するに、本発明の実施例により提供されるメモリユニットは、電圧伝達デバイスにより禁止動作を実行することができる。したがって、ワードライントランジスタは、より低い電圧によって動かされることができるとともに、低いスレショルド電圧を有することができ、それは、読み取り処理を高速化するとともに、電力消費を削減することを促進する。さらに、伝達ゲートトランジスタが高電圧を制御するために使用されることができるので、高電圧電源が、同じワード内のメモリユニット、又は同じメモリユニット内のキャパシタンス素子により、共有されることができ、それは、メモリユニットの回路領域を更に減少させる。
【００８８】
当業者は、本発明の教示を保持しながらデバイス並びに方法の多くの修正及び変更が行われ得ることに容易に気づくことになる。したがって、上記の開示は、添付された請求項の境界及び範囲によってのみ限定されると解釈されるべきである。
【図１】
2016194965.tif 000007
【図２】
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【図３】
2016194965.tif 000009
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
2016194965000001.pdf