(57)【要約】【課題】簡素な回路構成により高速かつ低消費電力でＰＡＭ用の多値のＬＤ駆動信号を生成する。【解決手段】ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、電流引き抜き回路ＤＲkにより、当該ビットｋのビット値Ｄkに応じて、ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御する。【選択図】  図２
2016122898.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）ビットのディジタル入力信号に基づいてＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力する送信フロントエンドで用いられるＤＭＬドライバであって、
前記ディジタル入力信号のビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、
前記電流引き抜き回路ＤＲkは、当該ビットｋのビット値Ｄkに応じて、前記ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御する
ことを特徴とするＤＭＬドライバ。
【請求項２】
請求項１に記載のＤＭＬドライバにおいて、
前記ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ0とした場合、前記設定電流値Ｉkは、Ｉk＝２k×Ｉ0に設定されていることを特徴とするＤＭＬドライバ。
【請求項３】
請求項２に記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記基準電流値Ｉ0分の電流が流れる抵抗素子と、前記ビット値Ｄkに応じてオン／オフ動作するトランジスタとの直列回路が、２k個だけ互いに並列接続されてなることを特徴とするＤＭＬドライバ。
【請求項４】
請求項２に記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記設定電流値Ｉk分の電流が流れる抵抗素子と、当該抵抗素子に直列接続されて、前記ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタとからなることを特徴とするＤＭＬドライバ。
【請求項５】
請求項１に記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記設定電流値Ｉk分の引き抜きを行う電流源と、前記ビット値Ｄkに応じてオン／オフ動作するスイッチとの直列回路と等価であることを特徴とするＤＭＬドライバ。
【請求項６】
請求項１〜請求項５のいずれかに記載のＤＭＬドライバにおいて、
前記電流引き抜き回路ＤＲkは、前記一定電流ＩCCから前記設定電流値Ｉk分の引き抜きを行う電流源として、設定電流値Ｉ0，Ｉ1，…，Ｉn-1を可変設定できる可変電流源を有することを特徴とするＤＭＬドライバ。
【請求項７】
ｎ（ｎは２以上の整数）ビットのディジタル入力信号ＤＩＮに基づいて、請求項１〜請求項５のいずれかに記載のＤＭＬドライバによりＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力することを特徴とする送信フロントエンド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤ（Laser Diode：レーザダイオード）を駆動するＬＤドライバに関し、特に直接変調半導体レーザ（ＤＭＬ：Directly Modulated Laser）を駆動するＤＭＬドライバに関する。
【背景技術】
【０００２】
近年、通信トラヒックの増大に伴い、光ファイバを利用した光通信ネットワークの大容量化が求められている。特に、光通信ネットワークの主要要素であるイーサネット（Ｅｔｈｅｒｎｅｔ、登録商標、以下同じ）の大容量化が進みつつある。２０１４年現在、イーサネットの規格として、１０ＧｂＥおよび４０ＧｂＥの標準化が完了しており、より大容量な１００ＧｂＥの標準化も完了しつつある。また、今後予想される更なるトラヒックの増大に対応するため、更なる大容量化を目指した４００ＧｂＥの標準化の議論も行われている。
【０００３】
従来の１００ＧｂＥまでの規格に対応した光通信ネットワークでは、１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムのように、伝送方式としてＮＲＺ（Non-Return-to-Zero）を用いていた。しかし、現在議論されている４００ＧｂＥの規格に対応した光通信ネットワークでは、伝送方式として、ＮＲＺ以外にＤＭＴ（Discrete MultiTone modulation）やＰＡＭ（Pulse Amplitude Modulation）などの多値変調方式が検討されている。特に、検討されている多値変調方式の中で、伝送システム構成の簡易性および低消費電力化の観点からＰＡＭが注目されている。
【０００４】
図２７は、従来の１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムの概略構成を示す図である。この例では、送信側において、光送信部としてチャネルごとに設けられた送信フロントエンドで２５ＧｂｐｓのＮＲＺからなる入力データ（ベースバンド）が光伝送信号に変換された後、波長合波器で合波されて送信される。一方、受信側では、光ファイバを介して送信側からの光伝送信号を受信し、波長分波器でチャネルごとに分波した後、チャネルごとに設けられた受信フロントエンドで２５ＧｂｐｓのＮＲＺからなる受信データに変換されて出力される。
【０００５】
これら送信フロントエンドでは、低消費電力で高速動作可能なＬＤドライバとして、シャント型回路構成を用いたＬＤドライバが報告されている（例えば、非特許文献１など参照）。図２８は、従来の送信フロントエンドの構成例である。この送信フロントエンドは、ＬＤ部に対してシャント型のＬＤドライバが並列接続された構成と等価であり、ＬＤドライバは、入力されたディジタル入力信号ＤINでオン・オフ動作するスイッチＳＷと、このＳＷに直列接続された電流源ＩSとで表現され、ＬＤ部は、ＬＤ（素子）と、このＬＤに並列接続されてＬＤに電流を供給する定電流源ＩSCとで表現される。
【０００６】
図２９は、従来の送信フロントエンドのＯＦＦ動作を示す説明図であり、図２９（ａ）は等価回路、図２９（ｂ）は動作特性を示す説明図である。図２９に示すように、ＤINによりＳＷがＯＦＦした場合、ＬＤドライバのＩSから供給される電流Ｉがゼロとなり、ＬＤ素子に流れるＬＤ駆動電流ＩLDは、ＬＤ部のＩSCからの一定電流ＩCCと等しくなり、これに応じた光出力ＰでＬＤから光伝送信号が出力される。
【０００７】
図３０は、従来の送信フロントエンドのＯＮ動作を示す説明図であり、図３０（ａ）は等価回路、図３０（ｂ）は動作特性を示す説明図である。図３０に示すように、ＤINによりＳＷがＯＮした場合、ＬＤドライバのＩSから電流Ｉが供給されて、ＬＤ素子に流れるＬＤ駆動電流ＩLDはＩCC−Ｉとなり、これに応じた光出力ＰでＬＤから光伝送信号が出力される。
【０００８】
このように、ＬＤ部に対して並列にシャント型ＬＤドライバ部を付加することでＬＤドライバ部のスイッチをオン／オフ動作させて、図２９、図３０のように情報を載せることが可能である。また、シャント型ＬＤドライバは出力抵抗が高いため、ＬＤとモノリシックに集積されるか、もしくはＬＤと同一のパッケージ内に実装される。そのため、インピーダンス整合を取る必要がなく、低消費電力で高速動作可能である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】A. Moto, T. Ikagawa, S. Sato, Y. Yamasaki, Y. Onishi, and K. Tanaka, "A low power quad 25.78-Gbit/s 2.5 V laser diode driver using shunt-driving in 0.18 μm SiGe-BiCMOS", CompounＤＳemiconductor Integrated Circuit Symposium, 2013
【発明の概要】
【発明が解決しようとする課題】
【００１０】
標準化議論されている４００ＧｂＥのように光伝送信号フォーマットがＮＲＺだけではなく、多値変調であるＰＡＭも検討されている場合、シャント型ＬＤドライバにおいて高線形入出力特性が必要となるが、多値変調対応のシャント型ＬＤドライバはまだ報告されていない。
図３１は、従来のＰＡＭ伝送における送信システムの構成例である。ＰＡＭ伝送における送信システム構成では、高度な変調波形を生成するために、送信フロントエンドの前段にＤＳＰ（Digital Signal Processor）が設けられている。すなわち、入力されたディジタルの入力データＤＳ（ベースバンド）がＤＳＰにより多値変調された後、ディジタル入力信号ＤINとして送信フロントエンドに入力される。このため、図２７と比較して送信フロントエンドにＤＡＣ（Digital-to-Analog Converter）が必要になり、ＤＡＣが付加された分、実装面積及び消費電力が増加する。
【００１１】
このように、光伝送信号フォーマットにＮＲＺを用いた場合、送信フロントエンドにおけるＬＤドライバとしてシャント型ＬＤドライバを用いることで、低消費電力な送信フロントエンド構成が可能である。しかし、図３１のように光伝送信号にＰＡＭを用いた場合、送信フロントエンドのＬＤドライバには高線形性が求められており、低消費電力構成でＰＡＭ伝送に対応した高線形シャント型ＬＤドライバは報告されていない。さらに、ＤＡＣが付加される分、送信フロントエンドの消費電力が増加してしまうという問題があった。
【００１２】
本発明はこのような課題を解決するためのものであり、簡素な回路構成により高速かつ低消費電力でＰＡＭ用の多値のＬＤ駆動信号を生成できるＬＤドライバを提供することを目的としている。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明にかかるＤＭＬドライバは、ｎ（ｎは２以上の整数）ビットのディジタル入力信号に基づいてＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力する送信フロントエンドで用いられるＤＭＬドライバであって、前記ディジタル入力信号のビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、前記電流引き抜き回路ＤＲkは、当該ビットｋのビット値Ｄkに応じて、前記ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御するようにしたものである。
【００１４】
また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ0とした場合、前記設定電流値Ｉkは、Ｉk＝２k×Ｉ0に設定されているものである。
【００１５】
また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記基準電流値Ｉ0分の電流が流れる抵抗素子と、前記ビット値Ｄkに応じてオン／オフ動作するトランジスタとの直列回路が、２k個だけ互いに並列接続されてなるものである。
【００１６】
また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記設定電流値Ｉk分の電流が流れる抵抗素子と、当該抵抗素子に直列接続されて、前記ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタとからなるものである。
【００１７】
また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記設定電流値Ｉk分の引き抜きを行う電流源と、前記ビット値Ｄkに応じてオン／オフ動作するスイッチとの直列回路と等価であるものである。
【００１８】
また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲkが、前記一定電流ＩCCから前記設定電流値Ｉk分の引き抜きを行う電流源として、設定電流値Ｉ0，Ｉ1，…，Ｉn-1を可変設定できる可変電流源を有するものである。
【００１９】
また、本発明にかかる送信フロントエンドは、ｎ（ｎは２以上の整数）ビットのディジタル入力信号ＤINに基づいて、前述したいずれかのＤＭＬドライバによりＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力するようにしたものである。
【発明の効果】
【００２０】
本発明によれば、ＤＡＣを介すことなく、多値変調されたディジタル入力信号をそのままＤＭＬドライバに入力するだけで、ディジタル入力信号に応じた多値のＬＤ駆動信号をＬＤに供給することができる。このため、簡素な回路構成により高速かつ低消費電力でＰＡＭ用のＬＤ駆動信号を生成することが可能となる。
したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなるため、従来の送信フロントエンド構成において必要であったＤＡＣを省くことができ、結果としてＰＡＭ伝送用送信フロントエンドにおける回路規模および消費電力を大幅に削減できるとともに、高速応答性を改善することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態にかかるＤＭＬドライバを用いた送信フロントエンドの構成を示すブロック図である。
【図２】第１の実施の形態にかかる送信フロントエンド１０（２ビット入力）の構成を示す回路図である。
【図３】第１の実施の形態にかかる送信フロントエンド（２ビット入力）の入出力特性を示す説明図である。
【図４】第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，０）における動作例を示す説明図である。
【図５】第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，１）における動作例を示す説明図である。
【図６】第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，０）における動作例を示す説明図である。
【図７】第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，１）における動作例を示す説明図である。
【図８】第１の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。
【図９】第１の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。
【図１０】第１の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。
【図１１】第１の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。
【図１２】第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の構成を示す回路図である。
【図１３】第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の入出力特性を示す説明図である。
【図１４】第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。
【図１５】第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。
【図１６】第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の構成を示す回路図である。
【図１７】第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の他の構成を示す回路図である。
【図１８】第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の構成を示す回路図である。
【図１９】第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の他の構成を示す回路図である。
【図２０】第２の実施の形態にかかる送信フロントエンド（２ビット入力）の構成例である。
【図２１】第３の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。
【図２２】第３の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。
【図２３】第３の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。
【図２４】第３の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。
【図２５】第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。
【図２６】第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。
【図２７】従来の１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムの概略構成を示す図である。
【図２８】従来の送信フロントエンドの構成例である。
【図２９】従来の送信フロントエンドのＯＦＦ動作を示す説明図である。
【図３０】従来の送信フロントエンドのＯＮ動作を示す説明図である。
【図３１】従来のＰＡＭ伝送における送信システムの構成例である。
【発明を実施するための形態】
【００２２】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる送信フロントエンド１０と、この送信フロントエンド１０で用いられるＰＡＭ（Pulse Amplitude Modulation）用ＤＡ変換機能付きのＤＭＬ（Directly Modulated Laser）ドライバ１１とについて説明する。図１は、第１の実施の形態にかかるＤＭＬドライバを用いた送信フロントエンドの構成を示すブロック図である。
【００２３】
送信フロントエンド１０は、入力されたディジタルの入力データＤS（ベースバンド）を多値変調するＤＳＰ（Digital Signal Processor）２０から出力されたｎ（ｎは２以上の整数）ビット幅を持つディジタル入力信号ＤINから、ＰＡＭ光伝送信号フォーマットの光伝送信号ＰOUTを出力する機能を有している。本実施の形態にかかる送信フロントエンド１０は、ＬＤ部１２のＬＤ（Laser Diode：レーザダイオード）を駆動するＬＤドライバとして、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１を用いていることを特徴とする。
【００２４】
一般に、ＰＡＭ伝送における送信システムでは、入力されたディジタルの入力データＤS（ベースバンド）がＤＳＰ２０により多値変調された後、ディジタル入力信号ＤINとして送信フロントエンドに入力される。前述の図３１に示した従来の送信フロントエンドでは、ＬＤドライバの前段にＤＡＣ（Digital-to-Analog Converter）を設けて、多値変調されたディジタル入力信号ＤINを多値のアナログ信号に変換した後、ＬＤドライバに入力する構成となっていた。
【００２５】
本実施の形態では、送信フロントエンド１０のＬＤドライバとして、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１を用いている。このため、ＤＳＰ２０で多値変調されたディジタル入力信号ＤINをそのままＤＭＬドライバ１１に入力し、このＤＭＬドライバ１１からディジタル入力信号ＤINに応じた多値のＬＤ駆動信号をＬＤ部１２に供給することができる。したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなり、従来の送信フロントエンド構成において必要であったＤＡＣを省くことが可能となる。
【００２６】
次に、図２および図３を参照して、本実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０の構成について詳細に説明する。図２は、第１の実施の形態にかかる送信フロントエンド１０（２ビット入力）の構成を示す回路図である。図３は、第１の実施の形態にかかる送信フロントエンド（２ビット入力）の入出力特性を示す説明図である。
【００２７】
本実施の形態にかかる送信フロントエンド１０は、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１と、ＬＤ部１２とから構成されている。本実施の形態では、送信フロントエンド１０に入力されるディジタル入力信号ＤINが、ビット値Ｄ1，Ｄ0からなる２（ｎ＝２）ビット幅の並列ディジタル信号である場合を例として説明する。
【００２８】
ＬＤ部１２は、ＬＤに対して一定電流ＩCCを常時供給する定電流源ＩＳCと、この一定電流ＩCCとＤＭＬドライバ１１による引き抜き電流ＩＰとの差分からなる駆動電流ＩLDに応じた強度の光出力Ｐで光伝送信号ＰOUTを出力するＬＤ（素子）とが並列接続された構成を有している。
【００２９】
ＤＭＬドライバ１１は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲKが、ＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、ディジタル入力信号ＤINのビット値Ｄ0，Ｄ1…，Ｄkに応じた引き抜き電流ＩＰを一定電流ＩCCから引き抜く機能を有するＬＤドライバである。図２では、ＤＭＬドライバ１１において、２ビット分の電流引き抜き回路ＤＲ0，ＤＲ1が並列接続されており、これらＤＲ0，ＤＲ1に流れる電流の合計値が引き抜き電流ＩＰとなる。
【００３０】
電流引き抜き回路ＤＲ0は、ビット０（ｋ＝０）に対して予め設定されている設定電流値Ｉ0の電流を一定電流ＩCCから引き抜く電流源ＩＳ0と、ビット値Ｄ0に応じてオン／オフ動作することにより、電流源ＩＳ0による設定電流値Ｉ0分の電流の引き抜きの実施有無を制御するスイッチＳＷ0との直列回路から構成されている。
電流引き抜き回路ＤＲ1は、ビット１（ｋ＝１）に対して予め設定されている設定電流値Ｉ1の電流を一定電流ＩCCから引き抜く電流源ＩＳ1と、ビット値Ｄ1に応じてオン／オフ動作することにより、電流源ＩＳ1による設定電流値Ｉ1分の電流の引き抜きの実施有無を制御するスイッチＳＷ1との直列回路から構成されている。
【００３１】
本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ0とした場合、電流引き抜き回路ＤＲ0，ＤＲ1で引き抜かれる設定電流値Ｉkは、基準電流Ｉ0を２のｋ乗倍した電流値、すなわちＩk＝２k×Ｉ0に設定されている。具体的には、ビット値Ｄ0に対応するｋ＝０のビットの出力電流Ｉ0＝２0×Ｉ0＝Ｉ0であり、ビット値Ｄ1に対応するｋ＝１のビットの出力電流Ｉ1＝２1×Ｉ0＝２×Ｉ0である。
【００３２】
また、ＩCCはＩLDに対して順方向に印加されているが、ＤＭＬドライバ１１による引き抜き電流ＩＰは、ＩLDに対して逆方向に印加されている。このため、ＤＭＬドライバ１１からの出力電流、すなわち引き抜き電流ＩＰが大きいほど、ＬＤへ供給されるＩLDが低減し、ＬＤからの光出力Ｐは小さくなる。
したがって、２ビットのビット値Ｄ1，Ｄ0に従ってスイッチＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ1，Ｄ0の組み合わせ（０，０），（０，１），（１，０），（１，１）ごとに、図３に示すようにＩLDが変化し、等間隔の４値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4を持つ光伝送信号ＰOUTが生成可能となる。
【００３３】
図４は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，０）における動作例を示す説明図であり、図４（ａ）は等価回路図、図４（ｂ）は駆動電流特性図、図４（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（０，０）の場合、ＤＭＬドライバ１１のスイッチＳＷ0，ＳＷ1はともにＯＦＦとなるため、ＬＤの駆動電流ＩLDはＩCCに等しくなる。これによりＬＤから最大の光出力Ｐ4を持つ光伝送信号ＰOUTが出力される。
【００３４】
図５は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（０，１）における動作例を示す説明図であり、図５（ａ）は等価回路図、図５（ｂ）は駆動電流特性図、図５（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（０，１）の場合、ＤＭＬドライバ１１のスイッチＳＷ0がＯＮとなりＳＷ1がＯＦＦとなるため、ＬＤの駆動電流ＩLDはＩCC−Ｉ0となる。これによりＬＤから光出力Ｐ3を持つ光伝送信号ＰOUTが出力される。
【００３５】
図６は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，０）における動作例を示す説明図であり、図６（ａ）は等価回路図、図６（ｂ）は駆動電流特性図、図６（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（１，０）の場合、ＤＭＬドライバ１１のスイッチＳＷ0がＯＦＦとなりＳＷ1がＯＮとなるため、ＬＤの駆動電流ＩLDはＩCC−Ｉ1＝ＩCC−２×Ｉ0となる。これによりＬＤから光出力Ｐ2を持つ光伝送信号ＰOUTが出力される。
【００３６】
図７は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ1，Ｄ0）＝（１，１）における動作例を示す説明図であり、図７（ａ）は等価回路図、図７（ｂ）は駆動電流特性図、図７（ｃ）は光出力特性図である。
ディジタル入力信号ＤINのビット値が（Ｄ1，Ｄ0）＝（１，１）の場合、ＤＭＬドライバ１１のスイッチＳＷ0がともにＯＮとなるため、ＬＤの駆動電流ＩLDはＩCC−Ｉ1−Ｉ0＝ＩCC−３×Ｉ0となる。これによりＬＤから最小の光出力Ｐ1を持つ光伝送信号ＰOUTが出力される。
【００３７】
次に、図８〜図１１を参照して、ディジタル入力信号ＤINが、ビット値Ｄ2，Ｄ1，Ｄ0からなる３（ｎ＝３）ビット幅の並列ディジタル信号である場合を例として説明する。図８は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。図９は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。図１０は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。図１１は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。
【００３８】
本実施の形態にかかるＤＭＬドライバ１１は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，２）ごとに設けられた電流引き抜き回路ＤＲ0，ＤＲ1，ＤＲ2がＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、これらＤＲ0，ＤＲ1，ＤＲ2に流れる電流の合計値が引き抜き電流ＩＰとなる。
【００３９】
電流引き抜き回路ＤＲ0，ＤＲ1は、図２と同様の構成を有している。電流引き抜き回路ＤＲ2は、ビット２（ｋ＝２）に対して予め設定されている設定電流値Ｉ2の電流を一定電流ＩCCから引き抜く電流源ＩＳ2と、ビット値Ｄ2に応じてオン／オフ動作することにより、電流源ＩＳ2による設定電流値Ｉ1分の電流の引き抜きの実施有無を制御するスイッチＳＷ2との直列回路から構成されている。
【００４０】
本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ0とした場合、電流引き抜き回路ＤＲ0，ＤＲ1で引き抜かれる設定電流値Ｉkは、基準電流Ｉ0を２のｋ乗倍した電流値、すなわちＩk＝２k×Ｉ0に設定されている。具体的には、ビット値Ｄ0に対応するｋ＝０のビットの出力電流Ｉ0＝２0×Ｉ0＝Ｉ0であり、ビット値Ｄ1に対応するｋ＝１のビットの出力電流Ｉ1＝２1×Ｉ0＝２×Ｉ0であり、ビット値Ｄ2に対応するｋ＝２のビットの出力電流Ｉ2＝２2×Ｉ0＝４×Ｉ0である。
【００４１】
したがって、３ビットのビット値Ｄ2，Ｄ1，Ｄ0に従ってスイッチＳＷ2，ＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ2，Ｄ1，Ｄ0の組み合わせ（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）ごとに、図１０に示すようにＩLDが変化し、図１１に示すように等間隔の８値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4，Ｐ5，Ｐ6，Ｐ7，Ｐ8を持つ光伝送信号ＰOUTが生成可能となる。
【００４２】
次に、図１２〜図１５を参照して、ディジタル入力信号ＤINが、ビット値Ｄ0，Ｄ1，…，Ｄn-1からなるｎビット幅の並列ディジタル信号である場合を例として説明する。図１２は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の構成を示す回路図である。図１３は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の入出力特性を示す説明図である。図１４は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。図１５は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。
【００４３】
本実施の形態にかかるＤＭＬドライバ１１は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ0，ＤＲ1，…，ＤＲn-1がＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、これらＤＲ0，ＤＲ1，…，ＤＲn-1に流れる電流の合計値が引き抜き電流ＩＰとなる。
【００４４】
電流引き抜き回路ＤＲkは、図２と同様に、ビットｋに対して予め設定されている設定電流値Ｉkの電流を一定電流ＩCCから引き抜く電流源ＩＳkと、ビット値Ｄkに応じてオン／オフ動作することにより、電流源ＩＳkによる設定電流値Ｉk分の電流の引き抜きの実施有無を制御するスイッチＳＷkとの直列回路から構成されている。
【００４５】
本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ0とした場合、電流引き抜き回路ＤＲ0，ＤＲ1で引き抜かれる設定電流値Ｉkは、基準電流Ｉ0を２のｋ乗倍した電流値、すなわちＩk＝２k×Ｉ0に設定されている。具体的には、ビット値Ｄ0に対応するｋ＝０のビットの出力電流Ｉ0＝２0×Ｉ0＝Ｉ0であり、ビット値Ｄ1に対応するｋ＝１のビットの出力電流Ｉ1＝２1×Ｉ0＝２×Ｉ0であり、ビット値Ｄn-1に対応するｋ＝ｎ−１のビットの出力電流Ｉn-1＝２n-1×Ｉ0である。
【００４６】
したがって、ｎビットのビット値Ｄn-1，…，Ｄ1，Ｄ0に従ってスイッチＳＷ2，…，ＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄn-1，…，Ｄ1，Ｄ0の組み合わせ（０，０，…，０），（０，０，…，１），…，（１，１，…，１）ごとに、図１４に示すようにＩLDが変化し、図１５に示すように２n＝ｍ値の光出力Ｐ1，Ｐ2，…，Ｐmを持つ光伝送信号ＰOUTが生成可能となる。
【００４７】
［第１の実施の形態の効果］
このように、本実施の形態は、ディジタル入力信号ＤINのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲkを備え、電流引き抜き回路ＤＲkにより、当該ビットｋのビット値Ｄkに応じて、ＬＤに供給されている一定電流ＩCCからの、当該ビットｋに対して予め設定されている設定電流値Ｉk分の引き抜きを制御するようにしたものである。
【００４８】
これにより、ＤＡＣを介すことなく、ＤＳＰ２０で多値変調されたディジタル入力信号ＤINをそのままＤＭＬドライバ１１に入力するだけで、ディジタル入力信号ＤINに応じた多値のＬＤ駆動信号をＬＤに供給することができる。このため、簡素な回路構成により高速かつ低消費電力でＰＡＭ用のＬＤ駆動信号を生成することが可能となる。
したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなるため、従来の送信フロントエンド構成において必要であったＤＡＣを省くことができ、結果としてＰＡＭ伝送用送信フロントエンドにおける回路規模および消費電力を大幅に削減できるとともに、高速応答性を改善することが可能となる。
【００４９】
また、本実施の形態では、ディジタル入力信号ＤINのビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ0とし、各ビットｋの設定電流値Ｉkを、Ｉk＝２k×Ｉ0に設定するようにしたので、ディジタル入力信号ＤINのビット値に応じて等間隔で線形に変化する光出力Ｐを得ることが可能となる。
【００５０】
［第２の実施の形態］
次に、図１６および図１７を参照して、本発明の第２の実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０の構成について詳細に説明する。図１６は、第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の構成を示す回路図である。図１７は、第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の他の構成を示す回路図である。
【００５１】
本実施の形態では、ＤＭＬドライバ１１で用いる電流引き抜き回路ＤＲkの具体的な回路構成について説明する。なお、第１の実施の形態で説明したように、ＤＭＬドライバ１１の電流引き抜き回路ＤＲkは、設定電流値Ｉkを一定電流ＩCCから引き抜く電流源と、ビット値Ｄkに応じてオン／オフ動作するスイッチＳＷkとの直列回路と等価な回路であればよく、本実施の形態にかかる回路構成に限定されるものではない。
【００５２】
図１６の構成例では、ビット０に対応する電流引き抜き回路ＤＲ0は、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ0に応じてオン／オフ動作するトランジスタＱとの直列回路から構成されている。また、ビット１に対応する電流引き抜き回路ＤＲ1は、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ1に応じてオン／オフ動作するトランジスタＱとの直列回路が、２個だけ互いに並列接続された構成を有している。なお、本実施の形態ではトランジスタＱとしてバイポーラトランジスタを用いた場合を例として説明するが、ＭＯＳトランジスタなど他の一般的なスイッチング素子やスイッチング回路を用いてもよい。
【００５３】
ここで、抵抗素子Ｒ0に流れる基準電流値Ｉ0は、トランジスタＱとのオン抵抗を無視すると、ＶLDを抵抗素子Ｒ0の抵抗値で除算した電流値で一定となる。これにより、１つの直列回路では、基準電流値Ｉ0分の電流の引き抜き有無が制御されるため、電流引き抜き回路ＤＲ1では、２×Ｉ0分の電流の引き抜き有無が制御される。
【００５４】
一方、図１７の構成例では、ビット０に対応する電流引き抜き回路ＤＲ0は、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ0に応じてオン／オフ動作するトランジスタＱとの直列回路から構成されている。また、ビット１に対応する電流引き抜き回路ＤＲ1は、ビット１に対応する設定電流値Ｉ1分の電流が流れる抵抗素子Ｒ1と、ビット値Ｄ1に応じてオン／オフ動作する、互いに並列接続された２個のトランジスタＱとが直列接続された構成を有している。
【００５５】
ここで、抵抗素子Ｒ0，Ｒ1に流れる設定電流値Ｉ0，Ｉ1は、それぞれＶLDを抵抗素子Ｒ0，Ｒ1の抵抗値で除算した電流値で一定となる。この際、抵抗素子Ｒ1の抵抗値が抵抗素子Ｒ0の基準抵抗値の１／２に設定されており、電流引き抜き回路ＤＲ1では、２×Ｉ0分の電流の引き抜き有無が制御される。したがって、図１６の回路構成と比較して、ＤＭＬドライバ１１内の抵抗素子数を２個に削減することができる。
【００５６】
また、図１８は、第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の構成を示す回路図であり、図１６の回路構成をｎビットに一般化したものである。すなわち、ビットｋに対応する電流引き抜き回路ＤＲkは、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄ1に応じてオン／オフ動作するトランジスタＱとの直列回路が、２k個だけ互いに並列接続された構成を有している。これにより、１つの直列回路では、基準電流値Ｉ0分の電流の引き抜き有無が制御されるため、電流引き抜き回路ＤＲkでは、２×Ｉ0分の電流の引き抜き有無が制御される。
【００５７】
一方、図１９は、第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の他の構成を示す回路図であり、図１７の回路構成をｎビットに一般化したものである。すなわち、ビットｋに対応する電流引き抜き回路ＤＲkは、ビットｋに対応する設定電流値Ｉk分の電流が流れる抵抗素子Ｒkと、ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタＱとが直列接続された構成を有している。この際、抵抗素子Ｒkの抵抗値が抵抗素子Ｒ0の基準抵抗値の１／２kに設定されており、電流引き抜き回路ＤＲkでは、２k×Ｉ0分の電流の引き抜き有無が制御される。したがって、図１８の回路構成と比較して、ＤＭＬドライバ１１内の抵抗素子数をｎ個に削減することができる。
【００５８】
［第２の実施の形態の効果］
このように、本実施の形態は、電流引き抜き回路ＤＲkを、基準電流値Ｉ0分の電流が流れる抵抗素子Ｒ0と、ビット値Ｄkに応じてオン／オフ動作するトランジスタＱとの直列回路が、２k個だけ互いに並列接続された構成とするようにしたので、ＤＭＬドライバ１１の回路構成を簡素化することができ、ＤＭＬドライバ１１による回路占有面積を削減できる。
【００５９】
また、本実施の形態は、電流引き抜き回路ＤＲkを、設定電流値Ｉk分の電流が流れる抵抗素子Ｒkと、当該抵抗素子Ｒkに直列接続されて、ビット値Ｄkに応じてオン／オフ動作する、互いに並列接続された２k個のトランジスタＱとから構成したので、ＤＭＬドライバ１１の回路構成をさらに簡素化することができ、ＤＭＬドライバ１１による回路占有面積を大幅に削減できる。
【００６０】
［第３の実施の形態］
次に、図２０を参照して、本発明の第３の実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０について説明する。図２０は、第２の実施の形態にかかる送信フロントエンド（２ビット入力）の構成例であり、図２０（ａ）は等価回路図、図２０（ｂ）は駆動電流特性図、図２０（ｃ）は光出力特性図である。
【００６１】
第１および第２の実施の形態では、ディジタル入力信号ＤINのビット値に応じて等間隔で線形に変化する光出力Ｐを得る場合を例として説明した。本実施の形態では、光出力Ｐを不等間隔で得る場合について説明する。
【００６２】
本実施の形態において、各ビット０，１の設定電流値Ｉ0，Ｉ1は不等間隔で設定されている。例えば、図２０の例では、ビット０に対応する設定電流値Ｉ0、ビット１に対応する設定電流値Ｉ1、およびＬＤに供給されている一定電流ＩCCの関係式は、０＜Ｉ0＜Ｉ1≦ＩCC−Ｉ0で表される。したがって、電流引き抜き回路ＤＲ0，ＤＲ1の電流源ＩＳ0，ＩＳ1として、設定電流値Ｉ0，Ｉ1を可変設定できる可変電流源を用いて、上記関係式を満たす範囲で設定電流値Ｉ0，Ｉ1を可変にすることで、ディジタル入力信号ＤINのビット値に対する光出力Ｐを不等間隔とすることができる。
【００６３】
これにより、２ビットのビット値Ｄ1，Ｄ0に従ってスイッチＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ1，Ｄ0の組み合わせ（０，０），（０，１），（１，０），（１，１）ごとに、図３に示すようにＩLDが変化し、不等間隔の４値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4を持つ光伝送信号ＰOUTが生成可能となる。
【００６４】
次に、図２１〜図２４を参照して、ディジタル入力信号ＤINが、ビット値Ｄ2，Ｄ1，Ｄ0からなる３（ｎ＝３）ビット幅の並列ディジタル信号である場合を例として説明する。図２１は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。図２２は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。図２３は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。図２４は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。
【００６５】
この例では、各ビット０，１，２の設定電流値Ｉ0，Ｉ1，Ｉ2は不等間隔で設定されている。例えば、図２１の例では、ビット０に対応する設定電流値Ｉ0、ビット１に対応する設定電流値Ｉ1、ビット２に対応する設定電流値Ｉ2、およびＬＤに供給されている一定電流ＩCCの関係式は、０＜Ｉ0＜Ｉ1、Ｉ1＋Ｉ0＜Ｉ2≦ＩCC−Ｉ1−Ｉ0で表される。したがって、電流引き抜き回路ＤＲ0，ＤＲ1，ＤＲ2の電流源ＩＳ0，ＩＳ1，ＩＳ2として、設定電流値Ｉ0，Ｉ1，Ｉ2を可変設定できる可変電流源を用いて、上記関係式を満たす範囲で設定電流値Ｉ0，Ｉ1，Ｉ2を可変にすることで、ディジタル入力信号ＤINのビット値に対する光出力Ｐを不等間隔とすることができる。
【００６６】
これにより、３ビットのビット値Ｄ2，Ｄ1，Ｄ0に従ってスイッチＳＷ2，ＳＷ1，ＳＷ0をオン／オフ動作させることにより、Ｄ2，Ｄ1，Ｄ0の組み合わせ（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）ごとに、図２３に示すようにＩLDが不等間隔で変化し、図２４に示すように不等間隔の８値の光出力Ｐ1，Ｐ2，Ｐ3，Ｐ4，Ｐ5，Ｐ6，Ｐ7，Ｐ8を持つ光伝送信号ＰOUTが生成可能となる。
【００６７】
なお、以上では、ディジタル入力信号ＤINが２ビット幅または３ビット幅である場合を例として、各設定電流値に関する関係式を説明したが、これに限定されるものではない。これらをｎビット幅に一般化した場合、ディジタル入力信号ＤINのビット組み合わせのビット合計値が増加するにしたがって、隣接するビット組み合わせで得られる引き込み電流値が単調増加すること、引き込み電流値の最大値が一定電流ＩCC以下であること、および、Ｉ0が０より大きいことが条件となる。
【００６８】
図２５は、第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。図２６は、第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。この場合、ｋ＝１，２，…，ｎ−１とすると、ビット０に対応する設定電流値Ｉ0、ビット１に対応する設定電流値Ｉ1、ビット１に対応する設定電流値Ｉ2、ビットｋ−１に対応する設定電流値Ｉk-1、ビットｋに対応する設定電流値Ｉk、ビットｎ−２に対応する設定電流値Ｉn-2、ビットｎ−１に対応する設定電流値Ｉn-1、およびＬＤに供給されている一定電流ＩCCの関係式は、０＜Ｉ0＜Ｉ1＜Ｉ2＜…＜Ｉk-1＜Ｉk＜…＜Ｉn-2＜Ｉn-1、Ｉ0＋Ｉ1＋Ｉ2＋…＋Ｉk-1＋Ｉk＋…＋Ｉn-2＜Ｉn-1、Ｉ0＋Ｉ1＋Ｉ2＋…＋Ｉk-1＋Ｉk＋…＋Ｉn-2＋Ｉn-1≦ＩCCで表すことができる。
【００６９】
したがって、これらを整理すると、Ｉk-1＜Ｉk、Σi=0n-2Ｉi＜Ｉn-1、Σi=0n-1Ｉi≦ＩCC、かつ、０＜Ｉ0という関係式で表すことができ、この関係式を満たす範囲で設定電流値Ｉ0，Ｉ1，…，Ｉn-1を可変設定すればよい。
【００７０】
［第３の実施の形態の効果］
このように、電流引き抜き回路ＤＲkは電流源ＩＳkとして、設定電流値Ｉkを可変設定できる可変電流源を用いるようにしたので、ディジタル入力信号ＤINのビット値に対して不等間隔な光出力Ｐを出力することが可能となる。
【００７１】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【００７２】
１０…送信フロントエンド、１１…ＤＭＬドライバ、ＤS…入力データ、ＤIN…ディジタル入力信号、ＤＲ0，ＤＲ1，ＤＲ2，〜，ＤＲn-1，ＤＲk…電流引き抜き回路、ＳＷ0，ＳＷ1，ＳＷ2，〜，ＳＷn-1，ＳＷk…スイッチ、ＩＳ0，ＩＳ1，ＩＳ2，〜，ＩＳn-1，ＩＳk…電流源、Ｉ0，Ｉ1，Ｉ2，〜，Ｉn-1，Ｉk…設定電流値、ＩＰ…引き抜き電流、１２…ＬＤ部、ＬＤ…レーザダイオード、ＩLD…駆動電流、ＩＳC…定電流源、ＩCC…定電流、Ｐ，Ｐ1，Ｐ2，〜，Ｐ8，Ｐm…光出力、ＰOUT…光伝送信号、２０…ＤＳＰ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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