(57)【要約】      （修正有）【課題】ボルテージフォロワとして用いた場合における入出力電圧のずれを解消する差動増幅回路を提供する。【解決手段】電源ＶｄｄとグランドＧＮＤの間に配置され、一対のトランジスタＭ１、Ｍ２を有し入力信号（Ｖｉｎ＋、Ｖｉｎ−）に応じて差動動作する差動入力部１０と、電源とグランドの間に配置され、一対のトランジスタＭ３、Ｍ４を有し差動入力部からの電流を流すカレントミラー部１２と、差動入力部とカレントミラー部の接続部に接続され、入力信号に応じた出力信号を出力する出力端Ｖｏｕｔと、差動入力部に入力される入力信号の電圧変動に応じてカレントミラー部における一対のトランジスタの共通接続端の電位を変動させる入力フォロワ回路１４と、を含む。【選択図】図１
2016201772.tif 000002
【特許請求の範囲】
【請求項１】
電源とグランドの間に配置され、一対のトランジスタを有し入力信号に応じて差動動作する差動入力部と、
電源とグランドの間に配置され、一対のトランジスタを有し前記差動入力部からの電流を流すカレントミラー部と、
前記差動入力部と前記カレントミラー部の接続部に接続され、前記入力信号に応じた出力信号を出力する出力部と、
前記差動入力部に入力される前記入力信号の電圧変動に応じて前記カレントミラー部における前記一対のトランジスタの共通接続端の電位を変動させる入力フォロワ回路と、
を含む、
差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力部と、カレントミラー部を有する、差動増幅回路に関する。
【背景技術】
【０００２】
特許文献１には、電源からの電流を流すカレントミラー部と、カレントミラー部からの電流を受けて、一対の入力に応じて差動動作する差動入力部を有し、カレントミラー部と、差動入力部の接続部から出力を取り出す差動増幅回路が示されている。また、この差動増幅回路では、出力部と差動入力部の負入力部が短絡され、ボルテージフォロワ回路を構成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３１８５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の回路では、制御端への入力が所定のしきい値を超えるとカレントミラーを構成する一対のトランジスタにおけるドレインソース間電圧に差が生じ、チャネル長変調効果により一対のトランジスタにおけるドレイン電流がずれ、入力と出力にずれが発生する。
【課題を解決するための手段】
【０００５】
本発明は、電源とグランドの間に配置され、一対のトランジスタを有し入力信号に応じて差動動作する差動入力部と、電源とグランドの間に配置され、一対のトランジスタを有し前記差動入力部からの電流を流すカレントミラー部と、前記差動入力部と前記カレントミラー部の接続部に接続され、前記入力信号に応じた出力信号を出力する出力部と、前記差動入力部に入力される前記入力信号の電圧変動に応じて前記カレントミラー部における前記一対のトランジスタの共通接続端の電位を変動させる入力フォロワ回路と、を含む。
【発明の効果】
【０００６】
カレントミラーを構成するトランジスタのドレインソース間電圧を入力信号の電圧変動に応じて調整することで、チャネル長変調効果の影響を低減して入出力におけるずれの発生を防止する。
【図面の簡単な説明】
【０００７】
【図１】実施形態１−０の構成を示す図である。
【図２】実施形態１−１の構成を示す図である。
【図３】実施形態１−２の構成を示す図である。
【図４】実施形態１−３の構成を示す図である。
【図５】実施形態１−３の切り換え状態を示す図である。
【図６】実施形態２−０の構成を示す図である。
【図７】実施形態２−１の構成を示す図である。
【図８】実施形態２−２の構成を示す図である。
【図９】実施形態２−２の切り換え状態を示す図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について、図面に基づいて説明する。なお、本発明は、ここに記載される実施形態に限定されるものではない。
【０００９】
「実施形態１−０」
図１に実施形態１−０の構成を示す。電源Ｖｄｄには、基準電流源Ｉ１の上側が接続されている。この基準電流源Ｉ１は、一定電流Ｉ１を電源Ｖｄｄから下側に流す。
【００１０】
基準電流源Ｉ１の下側には、差動入力部１０が接続されている。この差動入力部１０は、一対のトランジスタＭ１，Ｍ２から構成されている。図示の例では、トランジスタＭ１，Ｍ２にはｐ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が利用されており、トランジスタＭ１，Ｍ２のソースが基準電流源Ｉ１に共通接続される。トランジスタＭ１の制御端であるゲートには、入力信号（入力電圧Ｖｉｎ＋）が入力され、トランジスタＭ２のゲートには、入力信号（入力電圧Ｖｉｎ−）が入力されている。入力電圧Ｖｉｎ＋，Ｖｉｎ−は、Ｖｉｎ＋が電圧が変化する信号、Ｖｉｎ−が電圧一定の信号であってもよいし、両者の位相が１８０°異なる相補的な信号であってもよい。
【００１１】
差動入力部１０の下側には、カレントミラー部１２が接続されている。カレントミラー部１２は、一対のトランジスタＭ３，Ｍ４から構成されている。図示の例では、トランジスタＭ３，Ｍ４にはｎ型ＭＯＳＦＥＴが利用されており、トランジスタＭ３，Ｍ４のドレインがトランジスタＭ１，Ｍ２のドレインにそれぞれ接続されている。また、カレントミラー部であり、トランジスタＭ３，Ｍ４のゲートは共通接続され、トランジスタＭ３，Ｍ４のソースが共通接続されている。そして、トランジスタＭ３のゲートドレイン間が短絡されているため、トランジスタＭ３のドレインからソースに流れる電流とトランジスタＭ４のドレインからソースに流れる電流が同一になる。
【００１２】
また、差動入力部１０とカレントミラー部１２の接続点である、トランジスタＭ２とトランジスタＭ４の接続点には出力端（出力部）Ｖｏｕｔが接続され、ここから差動増幅回路の出力電圧Ｖｏｕｔが出力される。
【００１３】
差動入力部１０のトランジスタＭ１，Ｍ２は合計で電流Ｉ１を流す。一方、カレントミラー部１２のトランジスタＭ３，Ｍ４は同一の電流を流す。このため、トランジスタＭ１，Ｍ２のゲート入力電圧Ｖｉｎ＋，Ｖｉｎ−に応じて、トランジスタＭ１，Ｍ２が差動動作し、ゲート入力電圧Ｖｉｎ＋，Ｖｉｎ−の変化に応じてトランジスタＭ１，Ｍ２のドレイン電圧が変化し、入力電圧Ｖｉｎ＋に応じた出力電圧Ｖｏｕｔが出力端に得られる。
【００１４】
そして、カレントミラー部１２の下側（トランジスタＭ３，Ｍ４の共通ソース）は、入力フォロワ回路１４を介し、グランドＧＮＤに接続されている。
【００１５】
入力フォロワ回路１４は、電源Ｖｄｄが接続されているとともに、入力電圧Ｖｉｎ＋が入力されている。入力フォロワ回路１４は、電源Ｖｄｄからの電力で動作し、入力信号に応じて、カレントミラー部１２の共通ソース電圧Ｖｓを変更する。
【００１６】
このように、本実施形態では、入力フォロワ回路１４によって、カレントミラー部の共通ソース電圧Ｖｓが入力電圧Ｖｉｎ＋に追従して変化する。このため、カレントミラー部１２のトランジスタＭ３，Ｍ４のドレインソース間電圧Ｖｄｓ３，Ｖｄｓ４のマッチングを保て、４つのトランジスタのＶｄｓをほぼ同一にできる。従って、トランジスタＭ３，Ｍ４のチャネル長変調効果によるドレイン電流のずれを抑制して、出力電圧Ｖｏｕｔにおけるオフセット電圧の入力依存を抑制することができる。
【００１７】
なお、トランジスタＭ１，Ｍ２をｎ型、トランジスタＭ３，Ｍ４をｐ型としてもよく、またＭＯＳＦＥＴではなく、ＢＪＴ（Bipolar junction transistor）などを採用してもよい。
【００１８】
「実施形態１−１」
図２に、実施形態１−１の構成を示す。この実施形態１−１では、入力フォロワ回路１４としてソースフォロワトランジスタＭ５と定電流源Ｉ２を用いる。
【００１９】
本実施形態では、差動入力部１０の入力電圧の内の一方の入力電圧Ｖｉｎ−が入力されるトランジスタＭ２のゲートが差動増幅回路の出力端Ｖｏｕｔと短絡されている。入力電圧Ｖｉｎ＋とＶｉｎ−は相補的な信号である。
【００２０】
カレントミラー部１２の共通ソースを定電流源Ｉ２を介しグランドＧＮＤに接続する。そして、電源Ｖｄｄと、カレントミラー部１２のトランジスタＭ３，Ｍ４の共通ソースの間にｎ型のソースフォロワトランジスタＭ５を配置し、このソースフォロワトランジスタＭ５のゲートに入力電圧Ｖｉｎ＋を供給する。
【００２１】
ここで、ソースフォロワトランジスタＭ５のトランジスタサイズは、トランジスタＭ３，Ｍ４以下とする。また、定電流源Ｉ２の電流Ｉ２は、Ｉ２＞Ｉ１に設定してあり、Ｉ３＝Ｉ２−Ｉ１の電流Ｉ３がソースフォロワトランジスタＭ５に流れる。また、Ｉ３＜Ｉ１となるように設定する。
【００２２】
このような回路によれば、ソースフォロワトランジスタＭ５によって、共通ソース電圧Ｖｓを入力電圧Ｖｉｎ＋に応じて変化させることができる。従って、カレントミラー部１２のトランジスタＭ３，Ｍ４のマッチングを保て、チャネル長変調効果によるドレイン電流のずれを抑制して、出力電圧Ｖｏｕｔにおけるオフセット電圧が入力に応じて変化するのを抑制することができる。
【００２３】
なお、本実施形態の構成は、ボルテージフォロワ回路に限定されるものではない。
【００２４】
「実施形態１−２」
図３に、実施形態１−２の構成を示す。実施形態１−２においては、電源Ｖｄｄ側から、グランドに向けて、定電流源Ｉ２、カレントミラー部１２、差動入力部１０、基準電流源Ｉ１の順で配置されている。カレントミラー部１２の一対のトランジスタＭ３，Ｍ４がｐ型であり、差動入力部１０の一対のトランジスタＭ１，Ｍ２がｎ型である。
【００２５】
電源Ｖｄｄには、定電流源Ｉ２を介しトランジスタＭ３，Ｍ４のソースが接続され、トランジスタＭ３，Ｍ４のドレインに、トランジスタＭ１，Ｍ２のドレインが接続されている。トランジスタＭ１，Ｍ２のソースが基準電流源Ｉ１を介しグランドに接続されている。なお、トランジスタＭ３のゲートドレイン間が短絡され、トランジスタＭ３，Ｍ４の共通ソース電圧がＶｓである。
【００２６】
そして、トランジスタＭ３，Ｍ４の共通ソースには、ｐ型のソースフォロワトランジスタＭ５のソースが接続されている。ソースフォロワトランジスタＭ５のゲートには、入力電圧Ｖｉｎ＋が供給され、ドレインはグランドＧＮＤに接続されている。
【００２７】
この構成においても、ソースフォロワトランジスタＭ５には、Ｉ３＝Ｉ２−Ｉ１の電流が流れ、ソースフォロワトランジスタＭ５のソースは入力電圧Ｖｉｎ＋に応じて変化する。従って、上述の実施形態と同様に、カレントミラー部１２のトランジスタＭ３，Ｍ４の共通ソース電圧Ｖｓが入力電圧Ｖｉｎ＋に応じて変化することで、入出力のオフセットを抑制することができる。
【００２８】
「実施形態１−３」
図４に、実施形態１−３の構成を示す。実施形態１−３では、トランジスタのしきい値電圧Ｖｔｈの製造ばらつきに起因するオフセットをキャンセルするため、２つの別々のタイミングでオンする複数のスイッチＳＷ（ＳＷ１−１〜ＳＷ１−４、ＳＷ２−１〜ＳＷ２−４）を用意し、差動増幅回路の入出力経路を切り換える。
【００２９】
入力電圧Ｖｉｎ＋の入力端とトランジスタＭ２のゲートを結ぶ経路にはスイッチＳＷ１−１が設けられ、入力電圧Ｖｉｎ＋の入力端とトランジスタＭ１のゲートを結ぶ経路にはスイッチＳＷ２−１が設けられる。また、トランジスタＭ１のゲートドレイン間を結ぶ経路にはスイッチＳＷ１−２が設けられ、トランジスタＭ２のゲートドレイン間を結ぶ経路にはスイッチＳＷ２−２が設けられる。トランジスタＭ４のゲートドレイン間を結ぶ経路にはスイッチＳＷ１−３が設けられ、トランジスタＭ３のゲートドレイン間を結ぶ経路にはスイッチＳＷ２−３が設けられる。そして、トランジスタＭ１のゲートと出力電圧Ｖｏｕｔの出力端を結ぶ経路にはスイッチＳＷ１−４が設けられ、トランジスタＭ２のゲートと出力電圧Ｖｏｕｔの出力端を結ぶ経路にはスイッチＳＷ２−４が設けられる。
【００３０】
このような回路において、タイミング２では、スイッチＳＷ２−１〜ＳＷ２−４がオンし、スイッチＳＷ１−１〜ＳＷ１−４がオフする。そこで、図５（ａ）の回路構成となる。すなわち、図２と同じ回路であり、入力電圧Ｖｉｎ＋は、トランジスタＭ１のゲートに供給され、トランジスタＭ３のゲートドレインが短絡され、トランジスタＭ２のゲートドレインが接続されてここから出力電圧Ｖｏｕｔが出力される。
【００３１】
一方、タイミング１では、スイッチＳＷ１−１〜ＳＷ１−４がオンし、スイッチＳＷ２−１〜ＳＷ２−４がオフする。そこで、図５（ｂ）の回路構成となる。すなわち、図２とは異なり、入力電圧Ｖｉｎ＋は、トランジスタＭ２のゲートに供給され、トランジスタＭ４のゲートドレインが短絡され、トランジスタＭ１のゲートドレインが接続されてここから出力電圧Ｖｏｕｔが出力される。
【００３２】
このように、タイミング１，２において、入出力を切り換え、トランジスタＭ１，Ｍ２、トランジスタＭ３，Ｍ４の役割を交互に入れ替える。これによって、製造ばらつきによるオフセットがキャンセルされ、より正確な出力を得ることができる。
【００３３】
「実施形態２−０」
図６に、実施形態２−０の構成を示す。本実施形態では、ソースフォロワトランジスタＭ５のドレインと電源Ｖｄｄとの間にレベルシフト回路１６を有している。このレベルシフト回路１６には、入力電圧Ｖｉｎ＋が入力されており、レベルシフト回路１６は、ソースフォロワトランジスタＭ５のドレイン（Ｘ点）電圧をトランジスタＭ３，Ｍ４のドレイン（Ｙ点、Ｚ点）電圧と概ね同じ電圧に制御する。
【００３４】
このために、ソースフォロワトランジスタＭ５のサイズは、トランジスタＭ３，Ｍ４のトランジスタサイズと比例関係となるように設定する。すなわち、トランジスタサイズを、Ｍ３：Ｍ５＝Ｍ４：Ｍ５とする。また、トランジスタＭ３，Ｍ４，Ｍ５に流れる電流をＩ３，Ｉ４，Ｉ５とした場合に、これら電流は、Ｉ３：Ｉ５＝Ｉ４：Ｉ５に設定される。なお、この回路においてＩ２＝Ｉ１＋Ｉ５となる。
【００３５】
このように、本実施形態によれば、ソースフォロワトランジスタＭ５のドレイン電位が、トランジスタＭ３，Ｍ４のドレインと概ね揃う。すなわち、図におけるＸ，Ｙ，Ｚ点の電位がほぼ同じになる。
【００３６】
従って、トランジスタＭ３，Ｍ４，Ｍ５のドレイン電流密度、ドレインソース間電圧Ｖｄｓ３，Ｖｄｓ４，Ｖｄｓ５を揃えることができ、入出力のオフセットをより低減できる。
【００３７】
「実施形態２−１」
図７に、実施形態２−１の構成を示す。本実施形態では、レベルシフト回路１６を２つのトランジスタＭ６，Ｍ７で構成する。
【００３８】
電源Ｖｄｄには、ｐ型トランジスタＭ６のソースが接続され、トランジスタＭ６のドレインには、ｎ型トランジスタＭ７のドレインが接続されている。トランジスタＭ７のゲートドレインは短絡されており、ダイオードとして機能する。そして、トランジスタＭ６のゲートがトランジスタＭ７のソースに接続されており、このトランジスタＭ７のソースにソースフォロワトランジスタＭ５のドレインが接続されている。従って、トランジスタＭ６，Ｍ７により所定の電圧降下が得られ、ソースフォロワトランジスタＭ５のドレイン側（Ｘ点）の電位レベルが調整される。トランジスタＭ６，Ｍ７での電圧降下は、基準電流源Ｉ１、トランジスタＭ１（またはトランジスタＭ２）での電圧降下にほぼ対応するため、トランジスタＭ７，Ｍ１，Ｍ２の下側である、Ｘ，Ｙ，Ｚ点の電圧がほぼ揃い、Ｖｄｓ３，Ｖｄｓ４のマッチングを取って、入出力におけるオフセットの発生を防止することができる。
【００３９】
なお、この実施形態においても、トランジスタサイズをＭ３：Ｍ５＝Ｍ４：Ｍ５、トランジスタＭ３，Ｍ４，Ｍ５に流れる電流をＩ３，Ｉ４，Ｉ５とした場合に、これら電流は、Ｉ３：Ｉ５＝Ｉ４：Ｉ５に設定され、Ｉ２＝Ｉ１＋Ｉ５である。
【００４０】
「実施形態２−２」
図８，９に実施形態２−２の構成を示す。この例では、実施形態１−３と同様に、スイッチＳＷ１−１〜ＳＷ１−４、ＳＷ２−１〜ＳＷ２−４を有しており、これらを切り換えて入出力側のトランジスタを切り換えて利用することで、トランジスタのばらつきの影響を相殺する。レベルシフト回路１６を備えていることが相違するだけで、その他の構成作用は実施形態１−３と同様である。
【００４１】
「その他の構成」
レベルシフト回路１６を有する実施形態２においても、実施形態１−２のように、差動入力部１０とカレントミラー部１２の位置を入れ替えることもできるし、実施形態１−２のような構成においてスイッチＳＷを設けることもできる。すなわち、上記実施例の構成を適宜組み合わせることができる。
【００４２】
また、上記実施形態では、位相補償用のコンデンサについては記述を省略した。また、トランジスタはＢＪＴなどでもよく、線路に適宜抵抗などを配置してもよい。
【符号の説明】
【００４３】
１０  差動入力部、１２  カレントミラー部、１４  入力フォロワ回路、１６  レベルシフト回路、Ｉ１  基準電流源、Ｉ２  定電流源、Ｍ１〜Ｍ４，Ｍ６，Ｍ７  トランジスタ、Ｍ５  ソースフォロワトランジスタ、ＳＷ（ＳＷ１−１〜ＳＷ１−４，ＳＷ２−１〜ＳＷ２−４）  スイッチ、Ｖｄｄ  電源、Ｖｏｕｔ  出力端。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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