(57)【要約】【課題】  高速な割り込み処理性能を維持しながらも、待機期間中の消費電力を低減することを可能にする。【解決手段】  複数の割り込み要求源からの割り込み要求信号を入力するための複数の割り込み信号入力端子と、各割り込み信号を処理する複数の割り込み処理部と、割り込み処理部それぞれからの処理後の割り込み信号の論理和して１本の割り込み信号を生成し、プロセッサに向けて出力するためのＯＲ回路と、複数の割り込み信号入力端子の各々に対し、割り込みの信号を受け付け可を示す割り込みイネーブル信号を入力するための複数のイネーブル信号入力端子と、割り込み信号処理のためのクロック信号を入力するクロック入力端子と、複数の割り込み処理部の各々に駆動クロック信号を供給するための複数のクロックゲーティング部とを有する。クロックゲーティング部それぞれは、イネーブル信号とクロック信号を入力し、当該イネーブル信号がアサートされている期間で、入力したクロックを、該当する割り込み処理部の駆動クロック信号として供給する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロック信号を入力する手段と、
複数の割り込み要求源からの割り込み信号を入力するための複数の入力部と、
前記複数の入力部により入力された割り込み信号を処理する複数の割り込み処理部と、
前記複数の割り込み処理部それぞれからの処理後の割り込み信号の一つをプロセッサに出力する出力部と、
前記複数の入力部により入力される割り込みの信号を受け付けることができるようにする割り込みイネーブル信号を入力する手段と、
前記複数の割り込み処理部の各々に駆動クロック信号を供給するための複数のクロックゲーティング部とを有し、
前記クロックゲーティング部それぞれは、前記イネーブル信号と前記クロック信号を入力し、当該イネーブル信号により割り込みの信号を受け付けることができるようにされている期間で、入力したクロックを、該当する割り込み処理部の駆動クロック信号として供給し、他の期間で供給しないようにする
ことを特徴とする割り込みコントローラ。
【請求項２】
前記入力したクロック信号を、複数の分周比で分周して、複数種類の周波数のクロック信号を生成する分周部と、
前記複数のクロックゲーティング部それぞれが、いずれの周波数のクロック信号を選択すべきかを示すデータを格納するための複数のレジスタとを更に有し、
前記クロックゲーティング部の各々は、自身に対応するレジスタで示された周波数のクロック信号をゲーティングの対象として選択する
ことを特徴とする請求項１に記載の割り込みコントローラ。
【請求項３】
請求項１又は２に記載の割り込みコントローラを有する電子機器であって、
前記割り込み信号を入力するための前記複数の入力部に接続され、前記割り込み要求源として機能する複数の処理回路と、
前記イネーブル信号を入力する手段に接続され、前記複数の処理回路の駆動の開始、停止を制御すると共に、各処理回路が割り込み要求信号を発生するタイミングを包含する期間を示すイネーブル信号を出力する信号を生成する同期部と
を有することを特徴とする電子機器。
【請求項４】
前記複数の処理回路には、撮像するセンサを制御するセンサ制御部、表示部を制御する表示制御部、機器の揺れを検出するジャイロを制御するジャイロ制御部が含まれることを特徴とする請求項３に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は割り込みコントローラに関するものである。
【背景技術】
【０００２】
従来より、複数の信号処理モジュールそれぞれがＣＰＵに対して割り込み信号を発行し、ＣＰＵはそれらの割り込み信号に応じた割り込み処理を行う技術が知られている。近年の装置は多機能化しており、割り込みコントローラを搭載することになる。しかし、割り込み要求数は増大する傾向にあり、必然、それらを処理する割り込みコントローラの回路規模も増大するばかりである。割り込みコントローラは、多数の割り込み要求に対するサンプリング処理を迅速に行う必要がある。そのため、割り込みコントローラには、常時高速なクロックを供給する必要があり、その結果として割り込みコントローラにおける消費電力の増大を招くことになる。
【０００３】
一般的に割り込みコントローラは、それに搭載されている各割り込み要求に対するマスク制御部でマスク対象外、すなわち、割り込み処理対象となっている割り込み要求に対してのみサンプリングを行うことで、その消費電力の低減を図っている(特許文献１)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２３６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の従来技術では割り込み処理対象となっている割り込み要求に対するサンプリングはシステム稼働期間中常に行われることになる。一方でシステム稼働期間における割り込み要求がアサートされる期間の割合は非常に低い。すなわち割り込み要求がアサートされる期間以外の待機時電力が無駄になるという課題がある。
【０００６】
本発明は係る問題に鑑みなされたものである。そして、本明細書では、高速な割り込み処理性能を維持しながらも、待機期間中の消費電力を低減することを可能にする技術を提供しようとするものである。
【課題を解決するための手段】
【０００７】
この課題を解決するため、例えば本発明の割り込みコントローラは以下の構成を備える。すなわち、
クロック信号を入力する手段と、
複数の割り込み要求源からの割り込み信号を入力するための複数の入力部と、
前記複数の入力部により入力された割り込み信号を処理する複数の割り込み処理部と、
前記複数の割り込み処理部それぞれからの処理後の割り込み信号の一つをプロセッサに出力する出力部と、
前記複数の入力部により入力される割り込みの信号を受け付けることができるようにする割り込みイネーブル信号を入力する手段と、
前記複数の割り込み処理部の各々に駆動クロック信号を供給するための複数のクロックゲーティング部とを有し、
前記クロックゲーティング部それぞれは、前記イネーブル信号と前記クロック信号を入力し、当該イネーブル信号により割り込みの信号を受け付けることができるようにされている期間で、入力したクロックを、該当する割り込み処理部の駆動クロック信号として供給し、他の期間で供給しないようにすることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、高速な割り込み処理性能を維持しながらも、従来よりも待機期間中の消費電力を低減可能な割り込みコントローラを提供できる。従って、それを用いた電子機器の消費電力も削減可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における割り込みコントローラの構成例を示すブロック図。
【図２】第１の実施形態の割り込みコントローラのタイミングチャート。
【図３】第２の実施形態の割り込みコントローラを搭載した撮像装置のブロック図。
【図４】第２の実施形態の割り込みコントローラを搭載した撮像装置のタイミングチャート。
【図５】第３の実施形態の割り込みコントローラを搭載した撮像装置のブロック図。
【図６】第４の実施形態の割り込みコントローラを搭載した撮像装置のタイミングチャート。
【図７】第１の実施形態の割り込みコントローラを搭載した電子機器のブロック図。
【発明を実施するための形態】
【００１０】
以下、添付図面に従って本発明に係る実施の形態を詳細に説明する。
【００１１】
［第１の実施形態］
図１は第１の実施形態における割り込みコントローラ１０１のブロック図である。ただし説明中で詳細に触れない機能ブロックについては、簡略化ないし省略して記載する。また、割り込み要求源であるモジュールが３つ存在するものとして説明するが、あくまで一例であり、その数は問わない。
【００１２】
割り込みコントローラ１０１には、割り込み要求信号Ａ，Ｂ，Ｃを入力するための複数の信号入力端子(入力部）、サンプリングイネーブル信号を入力する複数の信号入力端子、並びに、クロックを入力するクロック入力端子を有する。また、割り込みコントローラ１０１は、割り込み要求Ａ、Ｂ，Ｃそれぞれに対して、サンプリング並びにマスク制御を行う割り込み要求処理部１１１、１２１，１３１を有する。また、割り込みコントローラ１０１は、割り込み要求処理部１１１、１２１，１３１のいずれかが発生した割り込み信号をＣＰＵ（もしくはプロセッサ）１０２に供給するためのＯＲ回路（論理和回路：出力部）１４０を有する。更に、割り込みコントローラ１０１は、割り込み要求処理部１１１、１２１，１３１に対して、クロック信号（駆動クロック信号）の供給する／しないを制御するためのクロックゲーティング部１１２，１２２，１３２を有する。これらクロックゲーティング部１１２，１２２，１３２におけるゲーティングは、各々サンプリングイネーブル信号Ａ，Ｂ，Ｃに基づいて行う。また本図面には図示していないが、例えば割り込み要求Ａ、Ｂ，Ｃのサンプリングタイミングが共通であれば、サンプリング信号及びクロックゲーティング部は共通に一つ持つ構成としてもよい。また、割り込みコントローラ１０１には、レジスタ１５０を有する。割り込み要求処理部１１１、１２１、１３１は、処理して割り込み信号をＯＲゲートに対して出力するときに、自身が割り込み信号を発したことを示すため、レジスタ１５０の該当するビットをＯＮにする。このレジスタ１５０はＣＰＵ１０２から参照可能であり、ＣＰＵ１０２が割り込みベクタを決定する際に参照される。
【００１３】
上記構成の割り込みコントローラ１０１を利用する電子機器の構成を図７に示す。図示のごとく、割り込み要求Ａ，Ｂ，Ｃの各端子に、割り込み要求信号の発生源となる回路７０１乃至７０３に接続する。また、割り込みコントローラ１０１におけるサンプリングイネーブルＡ，Ｂ，Ｃの各端子に、各割り込み要求の発生期間を表す信号を生成するシステム同期部７０４を接続する。クロック生成部７０５は装置全体の同期クロックを発生する。
【００１４】
回路７０１乃至７０３の種類は特に問わない。例えば或る状態を検出するセンサ（検出したことをＣＰＵに通知するための割り込み要求を発生する回路）、要求した処理を実行し、その処理を完了した場合にＣＰＵに通知するめの割り込み要求を発生する回路等である。システム同期部７０４は、回路７０１乃至７０３に対して予め設定されたタイミングに従い処理開始信号を供給すると共に、各処理回路が割り込み発生するタイミングを包含する期間を表す信号を、サンプリングイネーブルＡ，Ｂ，Ｃとして出力する。
【００１５】
図７の電子機器の構成における割り込みコントローラ１０１の動作を、図２のタイミングチャートを用いて説明する。システム同期部７０４は、各回路７０１乃至７０３に対して、それぞれについて予め設定されたタイミングで処理開始信号を供給する。この結果、各回路７０１乃至７０３は、それぞれの処理開始信号に従って与えられた処理を実行し、それぞれの条件に合致したタイミングで割り込み要求信号を発生する。システム同期部７０４は、それぞれの回路７０１乃至７０３に処理開始信号を出力してから、それぞれが割り込み要求信号を発生するであろう期間を示す信号を、サンプリングイネーブル信号Ａ，Ｂ，Ｃとして、割り込みコントローラ１０１に供給する。この結果、サンプリングイネーブル信号Ａ，Ｂ，Ｃがクロックゲーティング部１１２，１２２，１３２に供給されることになる。
【００１６】
図２における参照符号２０１〜２０３は、回路７０１乃至７０３が割り込み要求Ａ，Ｂ，Ｃを発生するタイミングである。タイミング２０１において、割り込み要求Ａのアサートに先駆けて、システム同期部７０４が出力するサンプリングイネーブルＡがアサートされる。これを受けてクロックゲーティング部１１２は割り込み要求処理部１１１に対するクロックの供給を開始する。その後、割り込み要求がアサートされるタイミングにおいては、割り込み要求処理部１１１に対して既にクロックが供給されているため、ＣＰＵ１０１に対して遅滞なくＣＰＵ割り込み要求をアサートする。ＣＰＵ１０１はこれを受け割り込み要求Ａに対する割り込み処理を行い、割り込み要求Ａをクリアする。その後、サンプリングイネーブルＡはネゲートされ、割り込み要求処理部１１１に対するクロックの供給は停止する。上記のような制御を行って割り込み要求処理部１１１に対するクロックの供給期間を限定する。この結果、割り込み要求処理部１１１は、クロックゲーティング部１１２の出力信号がアサートされる期間だけ、クロック生成部７０５からのクロックの供給を受けて駆動することになり、その消費電力を低減することができる。同様に割り込み要求Ｂ、Ｃに対してタイミング２０２、２０３内で示したような制御を行うことで、割り込み要求処理部１２１、１３１においても消費電力を低減することができる。
【００１７】
以上のように、本実施形態の割り込みコントローラ１０１は、割り込み要求のサンプリングタイミングを外部より制御可能な構成とすることで、割り込み要求の発生しないタイミングにおける消費電力を低減することができる。
【００１８】
［第２の実施形態］
次に、電子機器の具体例として、撮像装置に組み込んだ場合の例を第２の実施形態として説明する。図３は本第２の実施形態の撮像装置３００のハードウェア構成の主要部分を示すブロック図である。
【００１９】
撮像装置３００は割り込みコントローラ３０１を含むシステム全体へクロック供給を行うクロック生成部３０２、及び、撮像装置３００の全体動作の同期制御を行うシステム同期部３０３を備える。これらに加え撮像装置３００は、被写体を撮像するセンサ３１５とそれを制御するセンサ制御部３１４、及び撮像画像や種々の情報を表示する表示部３２５それを制御する表示制御部３２４を備える。上記に含まれないキー操作部(非図示)等の制御部はその他制御部３３４として記載している。センサ制御部３１４、表示制御部３２４、及び、その他制御部３３４は、割り込みコントローラ３０１の割り込み要求入力の端子のそれぞれに接続されている。またシステム同期部３０３は、予め設定されたタイミングで、センサ制御部３１４に対してセンサ制御開始要求を、表示制御部３２４に対して表示制御開始要求を出力する。また、システム同期部３０３は、割り込みコントローラ３０１に対し、センサ制御部３１４が割り込み要求を発生するタイミングの包含期間を示すサンプリングイネーブル信号を出力する。更に、システム同期部３０３は、表示制御部３２５が割り込み要求を発生するタイミングの包含期間を示すサンプリングイネーブルを出力する。
【００２０】
本第２の実施形態における割り込みコントローラ３０１の内部構成について、先に説明した第１の実施形態の割り込みコントローラ１０１と異なる点について説明する。本第２の実施形態における割り込みコントローラ３０１は、クロック生成部３０２から受けたクロックを分周するクロック分周部３４１を有する。このクロック分周部３４１は、クロック生成部３０２から入力したクロック信号を、複数の分周比率で分周して、複数種類の周波数のクロック信号を生成し、それらをクロックゲーティング部３１２、３２２，３３２それぞれに供給する。また、クロックゲーティング部３１２、３２２，３３２は、レジスタ３１３，３２３，３３３と接続されている。レジスタ３１３は、クロックゲーティング部３１２の選択対象とする、複数種類の周波数のクロックの１つを特定するためのデータを格納する。そして、クロックゲーティング部３１２は、選択したクロックを、サンプリングイネーブル信号がアサートされている期間だけ、割り込み要求処理部３１１に供給する。レジスタ３２３とクロックゲーティング部３２２、レジスタ３３３とクロックゲーティング部３３２との関係も同様である。割り込み要求処理部３１１，３２１，３３１は割り込み要求群の各要求に対して個別にマスク制御処理を行い、その処理後の割り込み要求信号をＯＲ回路３４０に出力する。ＯＲ回路３４０は、端子の信号を論理和し、一本の割り込み信号としてＣＰＵに出力する。
【００２１】
なお、レジスタ３１３、３２３、３３３には、ＣＰＵ１０２が、動作モードに応じた値をセットする。例えば、センサ３１５の解像度を最大にするモードがユーザによって選択された場合、単位時間当たりに取り込む画素数が多くなるので、レジスタ３１３には、より高い周波数のクロックを選択するための値をセットする。
【００２２】
本第２の実施形態の撮像装置３００に搭載した割り込みコントローラ３０１の動作の詳細を、図４のタイミングチャートに従って説明を行う。
【００２３】
説明を簡単にするため、センサ制御部３１４からの割り込み要求群から１本をセンサ制御部割り込み要求とする。また、表示制御部３２４からの割り込み要求群から１本を表示制御部割り込み要求とする。更に、その他制御部３３４からの割り込み要求群から１本をその他制御部割り込み要求とする。以下、これらを各割り込み要求群の代表例として説明する。
【００２４】
動画像撮影時において、システム同期部３０３は垂直同期信号(図３には非図示)を基準としてセンサ制御部３１４に対してセンサ制御開始要求及び表示制御部３２４に表示制御開始要求を行うことで撮像装置システム全体の同期制御を行う。
【００２５】
図４における参照符号４０１〜４０３はそれぞれセンサ制御部割り込み要求、表示制御部割り込み要求、その他制御部割り込み要求の発生タイミングである。タイミング４０１において、システム同期部３０３は垂直同期信号発生タイミングから所定の遅延時間Ｔｓａ後にセンサ制御開始要求を発行する。これを受けセンサ制御部３１４はセンサ３１５から画像データの読み出し処理を実行し、処理完了後にセンサ制御部割り込み要求をアサートする。ＣＰＵ１０１はセンサ制御部割り込み要求を受けて、直ちに次のセンサ制御の準備としてセンサ制御部３１４やセンサ３１５に対して設定を行う必要がある。このためセンサ制御部割り込み要求に対する応答速度は高速である必要があり、レジスタＡ３１３にはクロック生成部３０２により分周されない最高速のクロックを選択する設定をする。一方、システム同期部３０３は垂直同期信号発生タイミングから所定の遅延時間Ｔｅａ後にセンサ制御部割り込み要求サンプリングイネーブルをＴｗａの期間アサートする。これによりセンサ制御部割り込み要求がアサートされるタイミングでクロックＡが供給されているため、ＣＰＵ１０１は遅滞なく割り込み要求を受け付け、前述のセンサ制御の準備を行うことができる。ここでＴｓａ，Ｔｅａ，Ｔｗａは、システム同期部３０３内のレジスタ(図３には非図示)により調整可能となっている。撮像装置３００の動作モードとセンサ制御部３１４の処理時間からセンサ制御部割り込み要求サンプリングイネーブルのアサートタイミング及び期間を最適化することで、高速な割り込み応答と消費電力の低減の両立を図ることが可能となる。
【００２６】
次に表示制御部割り込み要求について説明する。表示制御部割り込み要求に対してもセンサ制御部割り込み要求と同様の理由から高速な割り込み応答が求められているため、レジスタ３２３にはクロック生成部３０２により分周されない最高速のクロックを選択する設定をする。ここで４０２に示すようにＴｓｂ，Ｔｅｂ，Ｔｗｂ調整により表示制御部割り込み要求サンプリングイネーブルのアサートタイミング及び期間を最適化することで高速な割り込み応答と消費電力の低減を実現することができる。
【００２７】
次にその他制御部割り込み要求について説明する。これらの割り込み要求は、アサートされるタイミングがシステム同期部３０３には同期していない。すなわちサンプリングイネーブルのアサートタイミングを事前に知ることができないため、その他制御部割り込み要求サンプリングイネーブルは常にイネーブルとなるように“１”に固定している。一方でこれらの割り込み要求に対しては前述のセンサ制御部割り込み要求や表示制御部割り込み要求ほど高速な割り込み応答が要求されないため、レジスタ３３３にはクロック生成部３０２により４分周されたクロックを選択する設定を行う。結果としてクロックＣにはゲーティングされない４分周クロックが供給されることとなるが、最高速のクロック供給時と比較して消費電力を低減することができる。上述のように各割り込み要求に対してアサートタイミングに応じたサンプリングイネーブルを供給することで割り込みコントローラ３０１全体の消費電力を低減することができる。
【００２８】
ここで本第２の実施形態においてはレジスタ３１３，３２３に対して最高速のクロック、レジスタ３３３には４分周クロックを選択する設定を行ったが、各割り込み要求の応答要求速度に応じて異なるクロックを選択してもよい。またサンプリングイネーブルはシステム同期部３０３以外から供給する構成としてもよい。また本第２の実施形態で説明した以外の割り込み要求に対しても同様の制御を行ってもよい。
【００２９】
以上のように、本第２の実施形態の撮像装置３００に搭載した割り込みコントローラ３０１は、システムの動作に同期したサンプリングイネーブル供給を行う制御を行うことで、高速な割り込み応答と消費電力の低減の両立を図ることが可能となる。
【００３０】
［第３の実施形態］
次に、割り込みコントローラを搭載した、別の撮像装置の例を第３の実施形態として説明する。
【００３１】
図５は本実施形態の撮像装置の主要部のブロック構成図である。説明を簡単にするため、図３との違いについてのみ説明する。撮像装置５００にはその他制御部３３４に代わって、撮像装置５００に加わる手振れ等の振動を検出するためのジャイロ５３５及びジャイロ制御部５３４を備える。ジャイロ制御部５３４からの割り込み要求群は割り込み要求処理部３３１にて処理する。ジャイロ制御部割り込み要求を受けてＣＰＵ１０２はジャイロ５３５から撮像装置５００に加わった振動の向きや大きさを取得する。
本第３の実施形態の撮像装置５００に搭載した割り込みコントローラ３０１の動作をさらに詳細に説明するため、図６に動画像撮影時を例にした各信号のタイミングチャートを用いて説明を行う。
【００３２】
説明を簡単にするため、図４と同様に、割り込みコントローラ３０１には、センサ制御部３１４からの割り込み要求群からの１本がセンサ制御部割り込み要求として出力されるものとする。また、表示制御部３２４からの割り込み要求群から１本が、表示制御部割り込み要求として出力されるものとする。そして、ジャイロ制御部５３４からの割り込み要求群から１本がジャイロ制御部割り込み要求として出力されるものとする。以下、これらを各割り込み要求に対する処理を説明する。
【００３３】
図６における参照符号６０１ａ，６０１ｂ、６０２ａ、６０２ｂ、６０３は、それぞれセンサ制御部割り込み要求、表示制御部割り込み要求、ジャイロ制御部割り込み要求の発生タイミングを示している。
【００３４】
タイミング６０１ａにおいて、システム同期部３０３は垂直同期信号発生タイミングからＴｓａ後にセンサ制御開始要求を、Ｔｅａ１後にセンサ制御部割り込み要求サンプリングイネーブルをＴｗａ１の期間アサートする。続いてタイミング６０１ｂにおいて、システム同期部３０３は垂直同期信号発生タイミングからＴｓａ後にセンサ制御開始要求を、Ｔｅａ２後にセンサ制御部割り込み要求サンプリングイネーブルをＴｗａ２の期間アサートする。ここでタイミング６０１ａと６０１ｂの間には、タイミング６０３に示したようにジャイロ制御部割り込み要求が発生し、ＣＰＵ１０２は撮像装置５００に所定値を超える大きさの振動が加わったことを検出する。このときＣＰＵ１０２は撮像装置５００の動作に対するこの振動の影響を抑制するようにセンサ制御部３１４に対して、多イニング６０１ｂでセンサ３１５の読み出し範囲の拡大及び位置の変更を指示する。具体的にはタイミング６０１ｂで拡大した読み出し画像から切り出しを行って、センサ制御部３１４の処理結果がタイミング６０１ａと連続性を保つようにする。これを実現するためにシステム同期部３０３内のレジスタ設定値をＴｅａ１＜Ｔｅａ２、Ｔｗａ１＜Ｔｗａ２となるようにし、読み出し範囲の拡大に伴う処理時間の増大及び完了時間の変動に対応する。同様にタイミング６０２ａにおいて、システム同期部３０３は垂直同期信号発生タイミングからＴｓｂ１後に表示制御開始要求を、Ｔｅｂ１後に表示制御部割り込み要求サンプリングイネーブルをＴｗａの期間アサートする。続いてタイミング６０２ｂにおいて、システム同期部３０３は垂直同期信号発生タイミングからＴｓｂ２後に表示制御開始要求を、Ｔｅｂ２後に表示制御部割り込み要求サンプリングイネーブルをＴｗａの期間アサートする。これにより上記のセンサ制御部３１４における処理時間の増大に対応する。
【００３５】
以上のように、本第３の実施形態の撮像装置５００に搭載した割り込みコントローラ５０１は、撮像装置５００の状態に応じて処理時間の変動に追従したサンプリングイネーブル供給を行う制御を行う。この結果、高速な割り込み応答と消費電力の低減の両立を図ることが可能となる。
【００３６】
（その他の実施例）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【符号の説明】
【００３７】
１０１，３０１…割り込みコントローラ、１０２…ＣＰＵ、１１１，１２１，１３１、３１１，３２１，３３１…割り込み要求処理部、１１２，１２２，１３２，３１２，３２２，３３２…クロックゲーティング部、１４０，３４０…ＯＲ回路、３１３，３２３，３３３…レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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