(57)【要約】【課題】製造プロセスを通しての炭化珪素（ＳｉＣ）半導体層の表面の総後退量を一定に保つ。【解決手段】ＳｉＣエピタキシャル層１ｂ上に第１の酸化膜を形成し、ドライエッチング法により当該第１の酸化膜をエッチングしてフィールド酸化膜８を形成した後、そのエッチングによるＳｉＣエピタキシャル層１ｂの表面の後退量を測定する。その後、ＳｉＣエピタキシャル層１ｂ上に第２の酸化膜として犠牲酸化膜またはゲート酸化膜９を形成する。第２の酸化膜を形成する際、ＳｉＣエピタキシャル層１ｂの表面が後退するが、その後退量は、第１の酸化膜のエッチングによるＳｉＣエピタキシャル層１ｂの表面の後退量の測定結果に基づいて調整される。【選択図】図３
2016201405.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体層上に第１の酸化膜を形成する工程と、
ドライエッチング法により前記第１の酸化膜をエッチングする工程と、
前記第１の酸化膜のエッチングによる前記炭化珪素半導体層の表面の後退量を測定する工程と、
前記炭化珪素半導体層上に第２の酸化膜を形成する工程と、
を備え、
前記第２の酸化膜を形成する工程では、前記第２の酸化膜の形成によって生じる前記炭化珪素半導体層の表面の後退量が、前記第１の酸化膜のエッチングによる前記炭化珪素半導体層の表面の後退量の測定結果に基づいて調整される
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第２の酸化膜の形成によって生じる前記炭化珪素半導体層の表面の後退量は、前記炭化珪素半導体装置の製造プロセス全体を通しての前記炭化珪素半導体層の表面の総後退量が予め定められた値になるように調整される
請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記炭化珪素半導体層の表面の後退量の測定は、光学的手法によって行われる
請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１の酸化膜は、フィールド酸化膜である
請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第２の酸化膜は、犠牲酸化膜である
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第２の酸化膜は、ゲート酸化膜である
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ゲート酸化膜は、熱酸化法とＣＶＤ法とを組み合わせて形成される
請求項６に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体材料として炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置；以下「ＳｉＣ半導体装置」ともいう）の開発が進んでいる。例えば、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などが、ＳｉＣ半導体装置として実用化されつつある。
【０００３】
ＳｉＣ半導体装置の製造では、例えば、フィールド酸化膜の形成工程、コンタクトホールの形成工程などにおいて、ＳｉＣ半導体基板（ＳｉＣ基板）上に形成した酸化膜のドライエッチングが行われる。その際、酸化膜をオーバーエッチするとＳｉＣ基板の表面が削られて後退するが、その表面の後退量（削れ量）は、エッチング装置の電極メンテナンスからの積算処理時間に応じて徐々に変化する。その理由は、エッチング装置の積算処理時間が長くなると、エッチング選択比に変化が生じるためである。本発明者の実験では、エッチング装置の積算処理時間が長くなると、ＳｉＣ基板表面の後退量が大きくなり、それに伴って、しきい値電圧が高くなることが確認された。
【０００４】
下記の特許文献１には、エッチング処理される被処理体の寸法をスキャトロメトリー法で測定し、その測定値を予め設定された許容値と比較して、その比較結果に基づき、当該エッチング処理の継続または中断を決定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０３３１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化膜のドライエッチングによるＳｉＣ基板表面の後退量が変化すると、ＳｉＣ基板の表面部における不純物濃度が変化するため、ＳｉＣ半導体装置のしきい値電圧やコンタクト抵抗などの特性にロット間でのバラツキが生じる。ＳｉＣは、Ｓｉ（シリコン）と比較して不純物が拡散しにくい性質があり、不純物濃度プロファイルが急峻になりやすいため、この問題は特にＳｉＣ半導体装置に顕著に現れる。
【０００７】
本発明は以上のような課題を解決するためになされたものであり、製造プロセスを通しての炭化珪素半導体層の表面の総後退量を一定に保つことができる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体層上に第１の酸化膜を形成する工程と、ドライエッチング法により前記第１の酸化膜をエッチングする工程と、前記第１の酸化膜のエッチングによる前記炭化珪素半導体層の表面の後退量を測定する工程と、前記炭化珪素半導体層上に第２の酸化膜を形成する工程と、を備え、前記第２の酸化膜を形成する工程では、前記第２の酸化膜の形成によって生じる前記炭化珪素半導体層の表面の後退量が、前記第１の酸化膜のエッチングによる前記炭化珪素半導体層の表面の後退量の測定結果に基づいて調整される。
【発明の効果】
【０００９】
本発明によれば、第１の酸化膜のエッチングによる炭化珪素半導体層の表面の後退量に基づいて、第２の酸化膜の形成によって生じる炭化珪素半導体層の表面の後退量が調整されるため、それによって、製造プロセスにおける炭化珪素半導体層の表面の総後退量を調整できる。従って、炭化珪素半導体層の表面の総後退量を一定に維持することが可能である。その結果、ＳｉＣ半導体装置の特性にバラツキが生じることを抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【図２】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【図３】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【図４】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【図５】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【図６】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【図７】本発明に係る炭化珪素半導体装置の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
本発明の実施の形態１に係る炭化珪素半導体装置（ＳｉＣ半導体装置）の製造方法を、図１〜図７を参照しつつ説明する。ここでは、ＳｉＣ半導体装置の例としてＭＯＳＦＥＴを示す。
【００１２】
まず、ｎ＋型のＳｉＣ基板１ａの上にｎ−型のＳｉＣエピタキシャル層１ｂ（炭化珪素半導体層）を成長させて成るＳｉＣエピタキシャル基板１を用意する。そして、ＳｉＣエピタキシャル層１ｂの表層部に、選択的なイオン注入により不純物を注入することによって、図１のように、ｐ型のウェル領域３、ｐ＋型のコンタクト領域４、ｎ型のソース領域５およびｐ型のガードリング６をそれぞれ形成する。図２は、このときのセル領域（ＭＯＳＦＥＴセルの形成領域）の拡大図であり、１つのユニットセルに対応する部分が示されている。
【００１３】
セル領域に形成したウェル領域３、コンタクト領域４およびソース領域５は、ＭＯＳＦＥＴセルを構成することとなる。図２のように、ソース領域５は、ウェル領域３内の表層部に形成され、コンタクト領域４はソース領域５を貫通してウェル領域３に達するように形成される。ソース領域５に隣接するウェル領域３の部分（ＳｉＣエピタキシャル層１ｂの表層部のｎ型領域とソース領域５との間の部分）が、ＭＯＳＦＥＴのチャネルが形成されるチャネル領域３ａとなる。
【００１４】
一方、ガードリング６は、セル領域を囲む終端領域に形成される。なお、図１の例において、セル領域の外周部（終端領域の内周部）に形成されたウェル領域３内には、ソース領域５が形成されておらず、コンタクト領域４のみが形成されており、ＭＯＳＦＥＴセルを構成していない。これらは、ガードリング６と同様に電界を緩和するのに役立っている。
【００１５】
上記のイオン注入工程の後、ＳｉＣエピタキシャル基板１に対し、活性化アニールを行う。それにより、イオン注入された不純物が活性化されると共に、イオン注入時に生じた結晶欠陥が修復される。
【００１６】
次に、ＳｉＣエピタキシャル層１ｂ上の全面にフィールド酸化膜８（図３参照）の材料としてのシリコン酸化膜（第１の酸化膜）を成膜し、その上にセル領域の上方を開口したレジスト７を形成する。そして、レジスト７をマスクにするドライエッチングにより、セル領域のシリコン酸化膜を除去して、セル領域のＳｉＣエピタキシャル層１ｂを露出する開口を形成する。それにより、図３のように、終端領域を覆うフィールド酸化膜８が形成される。
【００１７】
その後、例えばスキャトロメトリー法などの光学的手法の形状測定法により、ＳｉＣエピタキシャル層１ｂ表面の後退量（削れ量）を測定する。このとき測定される後退量は、フィールド酸化膜８の形成工程でのシリコン酸化膜のドライエッチングによる後退量である。
【００１８】
続いて、セル領域のＳｉＣエピタキシャル層１ｂ表面に、犠牲酸化処理を行う。つまり、ＳｉＣエピタキシャル層１ｂの表面に犠牲酸化膜（第２の酸化膜）を形成した後、その犠牲酸化膜をウェットエッチングにより除去する。犠牲酸化膜の厚さは、先に測定したＳｉＣエピタキシャル層１ｂ表面の後退量に基づいて、製造プロセス全体を通してのＳｉＣエピタキシャル層１ｂ表面の総後退量が所望の値になるように調整される。つまり、フィールド酸化膜８の形成工程でのＳｉＣエピタキシャル層１ｂ表面の後退量が既定値よりも大きければ、その分だけ犠牲酸化膜を薄くして、犠牲酸化膜の形成によって生じるＳｉＣエピタキシャル層１ｂ表面の後退量を抑える。逆に、フィールド酸化膜８の形成工程でのＳｉＣエピタキシャル層１ｂ表面の後退量が既定値よりも小さければ、その分だけ犠牲酸化膜を厚くして、犠牲酸化膜の形成によって生じるＳｉＣエピタキシャル層１ｂ表面の後退量を大きくする。なお、犠牲酸化膜を除去するウェットエッチングでは、酸化されていない部分のＳｉＣエピタキシャル層１ｂは除去されないので、犠牲酸化処理の全体を通して生じるＳｉＣエピタキシャル層１ｂ表面の後退量は、犠牲酸化膜の厚さによって規定される。
【００１９】
以降の工程はユニットセルの部分のみを示す図を参照して説明する。犠牲酸化処理の後、図４のように、ゲート酸化膜９（図７参照）の材料としてのシリコン酸化膜９ａをＳｉＣエピタキシャル層１ｂ上の全面に形成する。続いて、図５のように、例えばポリシリコンを材料とするゲート電極１０をシリコン酸化膜９ａ上に形成し、その上を層間絶縁膜１１で覆う。
【００２０】
次に、レジスト（不図示）をマスクにした選択的なドライエッチングより、層間絶縁膜１１およびシリコン酸化膜９ａをエッチングして、図６のように、層間絶縁膜１１およびシリコン酸化膜９ａを貫通してＳｉＣエピタキシャル層１ｂ（コンタクト領域４およびソース領域５）に達するコンタクトホール１２を形成する。
【００２１】
その後、図７のように、コンタクトホール１２の底部にシリサイド層１３を形成し、コンタクトホール１２内を含む層間絶縁膜１１上にソース電極１４を形成する。さらに、ＳｉＣ基板１ａの底面にドレイン電極１５を形成する。図示は省略するが、さらに、ゲート電極１０に接続するパッドや、ＳｉＣエピタキシャル基板１上を覆う保護膜などを形成することで、ＭＯＳＦＥＴが完成する。
【００２２】
実施の形態１に係るＳｉＣ半導体装置の製造方法によれば、フィールド酸化膜８の形成工程でのＳｉＣエピタキシャル層１ｂ表面の後退量に基づき、ＳｉＣエピタキシャル層１ｂの犠牲酸化工程での後退量を調整することにより、製造プロセス全体を通してのＳｉＣエピタキシャル層１ｂ表面の総後退量が一定に保たれる。その結果、チャネル領域３ａを含むＳｉＣエピタキシャル層１ｂ表面部の不純物濃度におけるロット間のバラツキが低減され、しきい値電圧のバラツキを低減できる。また、コンタクトホール１２の形成領域におけるＳｉＣエピタキシャル層１ｂ表面の総後退量のバラツキが抑えられることから、ソース電極１４とコンタクト領域４およびソース領域５との間のコンタクト抵抗のバラツキも抑制される。
【００２３】
また、ＳｉＣエピタキシャル層１ｂ表面の後退量の測定が必要となるが、ＳｉＣエピタキシャル層１ｂがダメージを受けるような工程を追加することなく、ＳｉＣエピタキシャル層１ｂ表面の総後退量を調整することが可能である（例えば、ＳｉＣエピタキシャル層１ｂ表面の後退量を調整するための追加エッチングを行うと、ＳｉＣエピタキシャル基板１が受けるダメージが増大する）。さらに、ＳｉＣエピタキシャル層１ｂ表面の後退量の測定に、光学的な手法を用いているため、後退量の測定を非破壊で行うことができる。
【００２４】
以上では、ＳｉＣ半導体装置の例としてＭＯＳＦＥＴを示したが、本発明はＩＧＢＴにも適用可能である。すなわち、上記したＭＯＳＦＥＴの製造方法に対して、ＳｉＣ基板１ａをｐ型にする、あるいはＳｉＣ基板１ａの裏面にｐ型の半導体層を形成することによって、ＩＧＢＴを作製することができる。
【００２５】
＜実施の形態２＞
実施の形態１では、酸化膜のドライエッチングによるＳｉＣエピタキシャル層１ｂ表面の総後退量を調整する目的で、犠牲酸化膜の形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量を調整したが、実施の形態２では、それと同じ目的で、ゲート酸化膜９の材料であるシリコン酸化膜９ａの形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量を調整する。
【００２６】
実施の形態２では、シリコン酸化膜のドライエッチングを行ってフィールド酸化膜８を形成する工程（図３）の後に、ＳｉＣエピタキシャル層１ｂ表面の後退量を測定する工程までは、実施の形態１と同様である。しかし、その測定結果は、ゲート酸化膜９の材料であるシリコン酸化膜９ａの形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量に反映させる（つまり、実施の形態２では、シリコン酸化膜９ａが第２の酸化膜となる）。すなわち、実施の形態２では、シリコン酸化膜９ａの形成工程（図４）において、製造プロセス全体を通してのＳｉＣエピタキシャル層１ｂ表面の総後退量が所望の値になるように、シリコン酸化膜９ａの形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量が調整される。
【００２７】
具体的には、シリコン酸化膜９ａの形成を、熱酸化法とＣＶＤ（Chemical Vapor Deposition）法とを組み合わせて行い、シリコン酸化膜９ａを熱酸化法で形成する厚さとＣＶＤ法で形成する厚さとの比率を調整する。例えば、フィールド酸化膜８の形成工程でのＳｉＣエピタキシャル層１ｂ表面の後退量が既定値よりも大きければ、その分だけ熱酸化法を用いる比率を下げてシリコン酸化膜９ａを形成し、シリコン酸化膜９ａの形成によって生じるＳｉＣエピタキシャル層１ｂ表面の後退量を小さくする。逆に、フィールド酸化膜８の形成工程でのＳｉＣエピタキシャル層１ｂ表面の後退量が既定値よりも小さければ、その分だけ熱酸化法を用いる比率を上げてシリコン酸化膜９ａを形成し、シリコン酸化膜９ａの形成によって生じるＳｉＣエピタキシャル層１ｂ表面の後退量を小さくする。それにより、ＳｉＣエピタキシャル層１ｂ表面の総後退量を一定にできる。なお、シリコン酸化膜９ａの厚さが変わると、ゲート酸化膜９の厚さが変わり、しきい値電圧等のデバイス特性が変わってしまうため、熱酸化法とＣＶＤ法の比率を変えてもシリコン酸化膜９ａの厚さは変わらないようにすることが好ましい。
【００２８】
その後は、実施の形態１で図５〜図７を用いて説明したものと同様の工程が行われることによって、ＭＯＳＦＥＴが完成する。
【００２９】
実施の形態２に係るＳｉＣ半導体装置の製造方法によれば、フィールド酸化膜８の形成工程でのＳｉＣエピタキシャル層１ｂ表面の後退量に基づき、ゲート酸化膜９の材料となるシリコン酸化膜９ａの形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量を調整することにより、製造プロセス全体を通してのＳｉＣエピタキシャル層１ｂ表面の総後退量が一定に保たれる。その結果、チャネル領域３ａを含むＳｉＣエピタキシャル層１ｂ表面部の不純物濃度におけるロット間のバラツキが低減され、しきい値電圧のバラツキを低減できる。また、コンタクトホール１２の形成領域におけるＳｉＣエピタキシャル層１ｂ表面の総後退量のバラツキが抑えられることから、ソース電極１４とコンタクト領域４およびソース領域５との間のコンタクト抵抗のバラツキも抑制できる。
【００３０】
実施の形態２でＳｉＣエピタキシャル層１ｂの犠牲酸化処理を行う場合には、実施の形態１の技術を組み合わせて、犠牲酸化膜の形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量とシリコン酸化膜９ａの形成に伴うＳｉＣエピタキシャル層１ｂ表面の後退量の両方を調整することにより、ＳｉＣエピタキシャル層１ｂ表面の総後退量が一定になるようにしてもよい。
【００３１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００３２】
１  ＳｉＣエピタキシャル基板、１ａ  ＳｉＣ基板、１ｂ  ＳｉＣエピタキシャル層、３  ウェル領域、３ａ  チャネル領域、４  コンタクト領域、５  ソース領域、６  ガードリング、７  レジスト、８  フィールド酸化膜、９  ゲート酸化膜、９ａ  シリコン酸化膜、１０  ゲート電極、１１  層間絶縁膜、１２  コンタクトホール、１３  シリサイド層、１４  ソース電極、１５  ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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