(57)【要約】【課題】  積層集積回路パッケージにおける複数の統合受動コンポーネントが記載されている。【解決手段】  一実施形態において、装置は、基板と、その基板の上においてその基板に結合され、電力を受信するべくその基板に結合された電源回路を含む第１のダイと、処理コアを有し、その処理コアに電力を供給するべく電源回路に結合された第１のダイの上においてその第１のダイに結合された第２のダイと、第１のダイを通るビアと、第１のダイのビアにおいて形成され電源回路に結合された受動デバイスと、を有する。【選択図】図１
2016122832.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上において該基板に結合され、電力を受信するべく前記基板に結合された電源回路を有する第１のダイと、
処理コアを有し、該処理コアに電力を供給するべく前記電源回路に結合された前記第１のダイの上において該第１のダイに結合された第２のダイと、
前記第１のダイを通るビアと、
前記第１のダイの前記ビアに形成され、前記電源回路に結合された受動デバイスと、
を備える装置。
【請求項２】
前記第１のダイは、前記基板に向いている回路を含む表側部および前記第２のダイに向いている裏側部を有し、前記受動デバイスは前記裏側部におけるシリコン貫通ビアに配置されている、請求項１に記載の装置。
【請求項３】
前記第１のダイの表側部は、前記第１のダイを通る複数の追加のシリコン貫通結合ビアを用いて前記第２のダイに結合されている、請求項２に記載の装置。
【請求項４】
前記第１のダイの前記裏側部は、複数のボンディングワイヤを用いて前記基板に結合されている、請求項２または３に記載の装置。
【請求項５】
前記受動デバイスは、キャパシタを形成するべく、前記ビアをライニングするｈｉｇｈ−ｋの誘電性材料および前記ライニング内の電極によって形成される、請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記受動デバイスは、インダクタを形成するべく、前記ビアをライニングする磁気インダクタ材料および前記ライニング内の電極によって形成される、請求項１から４のいずれか一項に記載の装置。
【請求項７】
前記受動デバイスは、複数のインダクタに結合された複数のキャパシタを含み、前記複数のキャパシタおよび前記複数のインダクタは、前記第１のダイの複数のビアに形成されている、請求項１から６のいずれか一項に記載の装置。
【請求項８】
前記第１のダイはシリコンダイであって、前記複数のキャパシタは複数の金属−絶縁体−金属キャパシタである、請求項７に記載の装置。
【請求項９】
前記受動デバイスは、複数の３Ｄ金属‐絶縁体‐金属キャパシタ、複数の平坦金属‐絶縁体‐金属キャパシタ、複数の磁芯インダクタ、複数のストライプインダクタ、複数のスパイラルインダクタ、複数のソレノイドインダクタ、または複数のトーラスインダクタのいずれかを備える、請求項７に記載の装置。
【請求項１０】
前記電源回路は、電圧変換器、スイッチ型キャパシタ電圧変換器、電圧レギュレータ、または完全に統合型の電圧レギュレータのいずれかを備える、請求項９に記載の装置。
【請求項１１】
前記受動デバイスは、電源回路が形成される前に前記ビアに形成される、請求項１から１０のいずれか一項に記載の装置。
【請求項１２】
前記第１および前記第２のダイを物理的に隔離し且つ保護するべく、前記第１および前記第２のダイの上に成形材料をさらに備えている、請求項１から１１のいずれか一項に記載の装置。
【請求項１３】
複数の処理コアを有するコアーズ・ダイと、
各処理コアに対して電源回路を有する非コア・ダイであって、各電源回路がそれぞれの各処理コアに電力を供給するべくそれぞれの前記処理コアに無関係に結合されている、非コア・ダイと、
外部のソースから電力を受信し、前記非コア・ダイの前記電源回路に電力を提供するべく前記非コア・ダイに結合されているパッケージ基板と、
前記コアーズ・ダイから前記パッケージ基板へ複数のデータ信号を運ぶべく前記非コア・ダイを通る第１の複数のシリコン貫通ビアと、
複数の受動デバイスが形成される前記非コア・ダイを通る第２の複数のシリコン貫通ビアと、
を備える積層ダイパッケージであって、前記複数の受動デバイスは電源回路に結合されている、積層ダイパッケージ。
【請求項１４】
前記複数の受動デバイスは、前記非コア・ダイの表側部において、各ビアにおける誘電性ライニングおよび該ライニング内の電極によって形成され取り付けられた複数のキャパシタである、請求項１３に記載の積層ダイパッケージ。
【請求項１５】
システムボードと、
該システムボードに接続された通信パッケージと、
基板と、前記基板上において前記基板に結合され、電力を受信するべく前記基板に結合された電源回路を含む非コア・ダイと、処理コアを有し、該処理コアに電力を供給するべく前記電源回路に結合された前記非コア・ダイの上において該非コア・ダイに結合されたコアーズ・ダイと、第１のダイを通るビアと、前記第１のダイの前記ビアにおいて形成され、前記電源回路に結合された受動デバイスと、を有するプロセッサパッケージと、
を備えるコンピューティングデバイス。
【請求項１６】
前記非コア・ダイは、前記コアーズ・ダイに向いている回路を含む表側部および前記基板に向いている裏側部を有し、前記非コア・ダイの前記表側部に前記ビアが形成されている、請求項１５に記載のコンピューティングデバイス。
【請求項１７】
前記受動デバイスは、複数のインダクタに結合された複数のキャパシタを有し、前記複数のキャパシタおよび前記複数のインダクタは、前記第１のダイの複数のビアに形成されている、請求項１５または１６に記載のコンピューティングデバイス。
【請求項１８】
シリコンウェハ内に複数のビアを形成する段階と、
前記複数のビアにおける一部分に複数の受動デバイスを形成する段階と、
前記複数の受動デバイスを形成した後に前記ウェハに複数の電源回路を形成する段階と、
それぞれが電源回路を有している複数の非コア・ダイを生成するべく、前記ウェハをダイシングする段階と、
前記複数の非コア・ダイの１つを基板に取り付ける段階と、
処理コアを有するコアーズ・ダイを前記複数の非コア・ダイの前記１つの上から前記複数の非コア・ダイの前記１つに取り付ける段階と、を備える方法であって、前記コアーズ・ダイは、前記処理コアに電力を供給するべく前記複数の非コア・ダイの前記１つの受動デバイスを通って前記電源回路に結合されている。
【請求項１９】
基板と、
前記基板の上において該基板に結合され、電力を受信するべく前記基板に結合された電源回路を有する第１のダイと、
前記第１のダイを、シンニングの間に物理的に隔離し且つ保護するべく前記第１のダイの上にある成形材料と、
処理コアを有し、前記第１のダイの上において且つ前記成形材料の上において前記第１のダイに結合された第２のダイであって、前記第１のダイは前記処理コアに電力を供給するべく前記電源回路に結合されている、第２のダイと、
前記第１のダイに付着され、前記電源回路に結合された受動デバイスと、
を備える装置。
【請求項２０】
前記第１のダイを通るビアと、前記第１のダイの前記ビアに形成され、前記電源回路に結合された受動デバイスとをさらに備える、請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本記載は、積層プロセッサパッケージにおける複数のダイの複数のビアにおける複数の受動コンポーネントを統合すること、特に、電力供給のための複数のコンポーネントを統合することの分野に関する。
【背景技術】
【０００２】
高電力プロセッサパッケージは、より多くの処理コアおよび複数の異なるタイプの処理コアを有するように発展している。これらのコアは、外部電源からの電力供給を要求する。多くの場合、統合電圧レギュレータが、処理コアの一部としてダイにおいて含まれている。上記電圧レギュレータは、ある外部の位置において配置される複数のインダクタおよび複数のキャパシタなどの複数の大型受動コンポーネントを要する。より多くのコアが使用されることで、より多くの外部の受動コンポーネントが要求される。
【０００３】
他の複数の例において、その電圧レギュレータは、非コア回路を持つ個別のダイ（Ｉ／Ｏ、メモリコントローラおよびパワーコントロールユニット等）において存在し、複数のプロセッサコアが上から積層されたダイおよびそれぞれのコアに対する電圧レギュレータでパッケージングされる。これは、複数のマイクロプロセッサ・コアを持つダイにおいてより大きな空間がもたらされることを可能にし、電力回路をコア処理回路から隔離する。いまだに、電圧レギュレータ用の複数の大型受動インダクタおよびキャパシタは、複数のビア、複数の接続バンプまたは任意の他の手段によって到達される任意の外部の位置に配置される。その複数の受動コンポーネントは、高速デジタル回路および複数の高密度相互接続グリッドから隔離されるとき、より高いＱ値を提供する。それらは、また、処理ダイの複数のコンポーネントに比較して大型であるとき、またはさらに電圧レギュレータダイに比較して大型であるとき、より高いＱ値を提供する。さらに、それらの受動コンポーネントは、コア処理回路の近くに位置しているとき、より良く機能する。
【図面の簡単な説明】
【０００４】
本発明の複数の実施形態は、同様の参照番号が同様の要素を指す複数の添付の図面の形式において例として示され、限定することを目的としてはいない。
【図１】実施形態による第１および第２のダイにおける複数の電力供給コンポーネントを持つ3-D積層フェイス・ツー・バック（Ｆａｃｅ−ｔｏ−Ｂａｃｋ）パッケージの断面側面図である。
【図２】実施形態による代替の積層フェイス・ツー・バック・パッケージの断面側面図である。
【図３】実施形態による積層フェイス・ツー・フェイス（Ｆａｃｅ−ｔｏ−Ｆａｃｅ）パッケージの断面側面図である。
【図４】実施形態による代替の積層フェイス・ツー・フェイス・パッケージの断面側面図である。
【図５】実施形態によるダイの凹部において形成された複数の磁芯インダクタの断面側面図である。
【図６】実施形態による傾斜した側面を持つダイの凹部において形成された複数の磁芯インダクタの断面側面図である。
【図７】実施形態によるダイの複数の孔において形成された複数の磁芯キャパシタの断面側面図である。
【図８】実施形態による基板に搭載された積層フェイス・ツー・バック（Ｆａｃｅ−ｔｏ−Ｂａｃｋ）パッケージの断面側面図である。
【図９】実施形態による複数の受動コンポーネントを持つパッケージを組み入れたコンピューティングデバイスのブロック図である。
【図１０】実施形態による複数のシリコンビアにおける複数の受動デバイスを持つシリコンダイの裏側の断面部分図である。
【図１１】実施形態による複数のビアを持つオーバーモールドされたダイの断面側面図である。
【図１２】実施形態による単一のオーバーモールドを持つ複数のダイの断面側面図である。
【発明を実施するための形態】
【０００５】
複数の実施形態において、磁芯インダクタ（ＭＣＩ）としてもまた既知である、複数の磁性体を持つインダクタが、３Ｄ積層プロセッサの底部（非コア（ｕｎｃｏｒｅ））ダイ上に統合されている。上記積層プロセッサは、ＦＩＶＲ（Ｆｕｌｌｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ（完全に統合型の電圧レギュレータ））を複数のダイの中に統合するのに特に適しているトポロジーにある。非コア・ダイは、入出力回路、メモリコントローラ、パワーコントロールユニットなどのコア以外の回路を含む。いくつかの実施形態は、また、底部（非コア）ダイの裏側において複数の高密度キャパシタを、上部（コア）ダイの多層ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（金属−絶縁体−金属））キャパシタの代替としてまたはそれに加えて含んでよい。この手法は、複数のパッケージがより少ない設計制限およびより少ない層を要求することから、パッケージ設計を簡素化する。この手法はさらに、複数の有効ＶＩＮ（Ｉｎｐｕｔ  Ｖｏｌｔａｇｅ（入力電圧））デカップリング・キャパシタに対するパッケージにおいてより多くの使用可能な場所をもたらす。底部（非コア）ダイが複数のインダクタの追加によってより複雑になる一方で、それは、ＦＩＶＲ回路とパッケージにおける複数のインダクタとの間の底部ダイを通る複数の接続を除去することによって簡素化される。
【０００６】
複数の磁芯インダクタは、上記の非コア（底部）ダイの裏側または表側のいずれに統合されてよい。これは、ＦＩＶＲ出力が、上部または底部ダイからパッケージの中へ戻り、そのパッケージにおける複数のインダクタに接続することを回避する。それはさらに、非コア（底部）ダイにおける接続バンプの数を減らす。上記底部ダイにおける複数のＭＣＩは、パッケージにおけるＡＣＩに比較して二十倍または三十倍高いインダクタンス密度と、かなり小さい体積と厚さとを提供することができ、コアエリアのスケーリングの影響を軽減する。底部ダイに位置されたＦＩＶＲ設計が、上部ダイにおける複数のコアに対して電力を供給するために、複数のインダクタに対する最適な位置は、同じ底部ダイである。上部ダイにおける多層ＭＩＭキャパシタを作成するコストおよび複雑さを回避するべく、複数の高密度３ＤＭＩＭキャパシタおよび平坦なＭＩＭキャパシタが、さらに底部（非コア）ダイの裏または表に追加されてもよい。加えて、ＭＣＩを、ＦＩＶＲと一緒に同じダイに含めることによって、そのＦＩＶＲはパッケージ・アセンブリとは独立してテストされ得る。
【０００７】
図１は、３Ｄ積層サーバコンフィギュレーションパッケージ１０２の側断面図である。パッケージ基板１０４または直接またはソケットを介して回路基板に結合される基板がある。上記基板は、その基板の上部の表面における複数の接続パッド１３２、１３６および底部の表面における複数の接続パッド１３０、１３４、および上部と底部との間の接続ルーティングならびにその基板上のまたは基板におけるいくつかの回路コンポーネントを提供するべく、セラミック、シリコン、複数のビルドアップ層または他の任意の材料で形成されてよい。非コア・ダイ（ｕｎｃｏｒｅ  ｄｉｅ）１０６は上記基板に接続されており、基板の上に位置している。コアーズ・ダイ（ｃｏｒｅｓ  ｄｉｅ）１０８は、非コア・ダイに結合されており、その非コア・ダイの上に位置している。非コア・ダイは通常コアーズ・ダイに対し、電力マネージメント、入出力シグナリングおよび他の機能を提供する。その下方のダイが非コア・ダイとして本明細書で称される一方、同様の複数の機能を実行する任意の他の種類の支援するダイが使用されてもよく、そのダイは異なる名称で呼ばれてもよい。非コア・ダイは、さらに、処理リソース、無線、増幅器、または例えばシステムオンチップ（ＳＯＣ）等、使用される他の複数のタイプの回路を含んでもよい。
【０００８】
コアーズ・ダイは、ダイの上に組み込まれた１または複数の処理コアを用いて、高速計算機能および処理機能を提供する。コアーズ・ダイは、回路１２２が基板の方に向いており、それが、ヒートシンク１２４がそのコアーズ・ダイの裏側部に付着されることを可能にするように、付着される。汎用計算、デジタル信号処理および複数のグラフィック処理コアを含む異なる機能に対し最適化された異なるタイプの複数のコアがあってもよい。それらのダイの複数の特定機能は、異なる複数の用途に適するように適合されてよい。より多くのコアーズ・ダイがあってよく、且つメモリ、入出力、入力／出力シグナリングおよび共処理などの他の複数の機能に対し、非コアのものの上に複数の追加のダイがあってもよい。
【０００９】
上記非コア（底部）ダイにおいて、その直接上に位置するコアに電力を供給するＦＩＶＲブロック（図示せず）がそれぞれのランディング・スロット（図示せず）にある。また、上記非コア・ダイ自体に電力を供給する複数のＦＩＶＲブロックがある。本明細書において掲載された複数の技術は、電力供給されているコンポーネントに関わらず、複数のＦＩＶＲコンポーネントに対する複数の統合ＬＣフィルタ・コンポーネントに適用されてよい。加えて、本明細書における記載が概してＦＩＶＲを対象とする一方で、記載の構造および技術は他のタイプの電圧レギュレータまたは電圧変換器に適合されてよい。上記電圧レギュレータは、スイッチ型電圧レギュレータ（一般にバック電圧レギュレータとして既知である）、スイッチ型キャパシタ電圧レギュレータ、電荷ポンプ、低ドロップ・アウト電圧レギュレータ、リニア電圧レギュレータ、または組み合わされたハイブリッドスイッチ型キャパシタ等のこれらの種類の電圧レギュレータの組み合わせであってよい。これらの全ての種類の電圧レギュレータがインダクタを使用するわけではないが、キャパシタは通常、回路切り替えからのノイズを減らすべく、全ての電圧レギュレータにおいて使用される。受動デバイスの特定の選択は、対応する電源回路に適するように適合されてよい。「ＦＩＶＲ」という用語の使用は、いかなる特定の電圧レギュレータ回路、接続またはコンポーネントを必要とすることも目的としない。
【００１０】
非コア・ダイ１０６は、そのダイの表側部が基板に向いているようにその基板に取り付けられる。これはダイの表側部の回路１２０が、結合接続パッド１３２、１３６を通して基板に直接結合されることを可能にする。上記で言及されたように、この回路は、特定の応用に応じて電力、クロッキング、入出力および他の回路を含んでもよい。コアーズ・ダイが同様に非コア・ダイに取り付けられてもよく、それによってコアーズ・ダイの表側部は、非コア・ダイの裏側部を向く。これは、Ｆ２Ｂ（フロント・ツー・バック（ｆｒｏｎｔ-ｔｏ-ｂａｃｋ））またはフェイス・ツー・バック（ｆａｃｅ-ｔｏ-ｂａｃｋ））の構成として称され得る。コアーズ・ダイの回路１２２は、非コア・ダイの裏側部に直接結合され、複数のＴＳＶ（シリコン貫通ビア）または他の様々な技術のいずれかを用いて非コア・ダイの回路に接続され得る。
【００１１】
磁芯インダクタ１１０は、非コア・ダイの裏側に統合される一方、複数の高密度ＭＩＭキャパシタ１１２は、上部ダイに統合される。複数のキャパシタは、多層平面設計を含む様々な異なる技術のいずれかを用いて形成され得る。通常、必ずしも回路基板上にあるわけではない外部のソースからの入力電圧ＶＩＮは、パッド１３４を介して基板１０４に結合され、且つ基板接続１３６を介してＦＩＶＲ等の電圧レギュレータ回路１１４に結合される。電圧レギュレータは、コアーズ・ダイの少なくとも一部に電力供給するべく、ＭＣＩ１１０に電力を結合させ、次にキャパシタ１１２の中を通して結合させる。上記コアーズ・ダイからの電流に対する戻り経路および上記キャパシタへの複数の接続は、基板接続１３２を通って、その基板から接地接続ＧＮＤ１３０へ向かい、非コア・ダイおよび基板を通ってループバックさせられる。
【００１２】
定電圧回路は、コアーズ・ダイ１０８に供給される電力のパルス幅変調（ＰＷＭ）を示唆するべくトランジスタ１１４によって表わされる。いくつかの実施形態において、調節された電源は、入力電圧の調節可能なデューティ・サイクルを生成するべく、スイッチ切り替えの１または複数の電力トランジスタに基づいている。スイッチ切り替えの電力トランジスタの動作は、トランジスタ・ゲートを駆動するべく制御信号を受信する電力調節回路（図示せず）によって制御される。電源パルスは次に、パルス状の電力を一定の電圧レベルにするべく、インダクタ１１０およびキャパシタ１１２に供給される。  他のタイプの電源が特定のコアに適するように代替として使用されてよい。
【００１３】
本開示は、ＦＩＶＲまたは他のタイプの電圧レギュレータとの関連で提供されるが、記載される複数の構成および複数の実施形態は、様々な異なる電源回路およびシステムに適用されてよく、そのようないかなるシステムの複数の受動コンポーネントにも適用されてよい。電源回路１１４は、記載されたような電圧レギュレータ、電圧変換器または任意の他の種類の電源回路であってよい。同様に、インダクタ１１０およびキャパシタ１１２の双方が示されているが、複数の受動コンポーネントおよびこれらの回路への接続の数および種類が、特定の電源回路に適するように適合されてよい。１つだけの電圧レギュレータが示されているが、コアーズ・ダイのそれぞれの処理コアに対し１または複数の電圧レギュレータがあってもよい。さらに、非コア・ダイにおける複数の電力コンポーネントに対して複数の電圧レギュレータがあってもよい。コアーズ・ダイは、同様のまたは異なるタイプの２または２より多くの処理コアを有してよい。一実施形態において、高速、低電力、グラフィックス、アクセラレータおよびＦＰＧＡ（フィールドプログラマブルゲートアレイ）プロセッサを含む３６個のコアが、単一のコアーズ・ダイに含まれ得る。他のおよび追加の複数のコアが特定の実装に応じて使用され得る。
【００１４】
図１のパッケージおよび他の実施形態のいずれもが、カバー、ヒートスプレッダ、または他のもしくは追加のコンポーネントを加えることによって完了され得る。代替的に、複数の接続がパッケージに対し非コア・ダイの外周の周りで複数のボンディングワイヤを用いて作成され得る。複数のダイは、保護および安定性のために成形材料において覆われてよい。増幅器、高周波コンポーネントおよびデジタル信号プロセッサなどの複数の追加部分が、さらにパッケージ上にまたはパッケージにおいて追加され得る。
【００１５】
図２は、キャパシタ２１２がコアーズ・ダイ２０８から非コア（底部）ダイ２０６の裏側に移動している代替の積層サーバコンフィギュレーションパッケージ２０２の断面側面図である。上記キャパシタは、インダクタと同じ空間に形成され得る。上記パッケージは、パッケージ基板２０４、または基板２０４に向かいあっており且つ結合されている非コア・ダイの表側部の回路２２０を備えた基板を有する。コアーズ・ダイ２０８の表側部の回路２２２は、非コア・ダイの裏側に結合されている。
【００１６】
上記基板はＶＩＮコネクタ２３４に直接またはソケットを通して結合されている。ＶＩＮは、非コア・ダイの裏側におけるインダクタ２１０へと電圧レギュレータ２１４を介して調節される。このインダクタは、図１のインダクタ１１０と同様に構築され位置させられる。インダクタ２１０は、コアーズ・ダイに電力を送るべく、今は非コア・ダイの裏側にあるキャパシタ２１２に結合され、結局その非コア・ダイ２０６および基板２０４を通ってＧＮＤ接続２３０へと折り返して帰還させられる。非コア・ダイにおけるキャパシタ２１２の位置決めは、さらにコアーズ・ダイの構築を簡素化し、且つ非コア・ダイとコアーズ・ダイとの間の接続をさらに簡素化する。キャパシタ２１２は、平坦ＭＩＭキャパシタまたは３Ｄ  ＭＩＭキャパシタであってよい。
【００１７】
図３は、Ｆ２Ｆ（ｆａｃｅ-ｔｏ-ｆａｃｅ）積層に好適なパッケージの代替実装の同様の断面側面図である。この実施形態において、パッケージ３０２は、例えば、パワー、ＶＩＮ、ＧＮＤ、およびデータおよび制御のための他の複数の外部接続を備えた基板３０４を有する。非コア・ダイ３０６は、それの裏側部を介して基板に結合されている。シリコン貫通ビア３３８は、上記基板をダイの裏側部を通って接続し、そのダイの表側部における電圧レギュレータ３１４に接続する。代替的に、非コア・ダイ３０６の外周の周囲において回路３２０に接続されたボンディングワイヤは、基板に接続するべく使用され得る。非コア・ダイの表側部は、コア・ダイ３０８の表側部に向いている。２つのダイは、例えばはんだボールグリッドまたはマイクロバンプはんだグリッド３４０を用いて接続される。インダクタ３１０は、複数のはんだバンプの間において非コア・ダイの表側部に形成され、電圧レギュレータに結合される。キャパシタ３１２は、コアーズ・ダイの表側部に形成され、複数のはんだボール接続の１または複数を介してインダクタに結合される。上記キャパシタは次に、処理コアを形成するダイの表側部の回路に結合される。
【００１８】
この例において、第１のダイ３０６の表側部は、フォトリソグラフィーおよび他の複数のプロセスによってダイ上に形成される回路３２０を含む側として識別される。同様に、第２のダイ３０８の表側は、第２のダイ上に形成される回路３２２を含む側として識別される。
【００１９】
インダクタ３１０は、例えばＭＣＩ（複数の磁芯インダクタまたは磁性体を持つ複数のインダクタ）として磁性体で形成されてよく、複数のキャパシタはＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（金属−絶縁体−金属））キャップとして形成され得る。双方が、複数のトランジスタと同じ側である、非コア・ダイの表側部または上部に作成され得る。図３および４の実施形態において、ＶＩＮの複数のＴＳＶ３３８を通る電流は、電圧レギュレータと複数のインダクタおよびキャパシタとの間の電流を運ぶＴＳＶに比較して減らされる。電圧レギュレータの前の電力は、より高い電圧およびより低い電流を有する。結果として、基板において複数のインダクタを持つシステムと対比して、より少ないＴＳＶが要求され、複数のダイの間における複数の信号は、より短い移動距離を有する。ダイ間の信号に対する距離を減少させることは、より低いコストでパフォーマンスを向上させる。それは、ダイ間の信号はより少ないバッファおよびより低い増幅を有する可能性が高く且つより数が多い可能性が高いからである。
【００２０】
図４は、４１２キャパシタがコアーズ・ダイ４０８の表側部から非コア・ダイ４０６の表側部へ移動させられている図３の断面側面図と同様の断面側面図である。加えて、複数の３Ｄ高密度キャパシタは、電圧レギュレータによる使用のために非コア・ダイの表側部に組み込まれてよく、デカップリングのために電圧レギュレータへの入力Ｖｃｃに対し非コア・ダイの裏側部に組み込んでよい。
【００２１】
図４において、図３と同じＦ２Ｆ構成が使用される。パッケージ４０２は、基板４０４に結合されており且つその上にある第１のダイ４０６を有する。第２のダイ４０８は、第１のダイの回路４２０が第２のダイの回路４２２に向いているように、第１のダイにＦ２Ｆ構成において結合されている。第１のダイは、ＦＩＶＲ等の電圧レギュレータ４１４と、電圧レギュレータに結合された１または複数のインダクタ４１０および１または複数のキャパシタ４１２を含む。複数のインダクタおよびキャパシタは、第１および第２のダイを互いに接続する複数のはんだバンプ間において第１のダイの表側部において形成される。図３の例のようにこの実施形態において、外部電源へ向かう複数のビア３３８は、基板に接続するべく、第１のダイを通ってその第１のダイの裏側へと通り抜ける。追加のビア３４８は、複数のはんだバンプを通って外部電源へ接続するべく基板の中を通り抜ける。結果として、電圧レギュレータと対応する処理コアとの間の複数の接続は短く、シリコン貫通ビアはいずれも必要としない。外部のパワーへの複数の接続は比較的長い。代替的に、複数のボンディングワイヤは、基板への電気的接続をするべく非コア・ダイの周囲に沿って使用され得る。
【００２２】
図１―４において、複数のインダクタおよびキャパシタが非コア・ダイとコアーズ・ダイとの間の間隙において配置されている。この空間の鉛直方向の高さは、通常、２個のダイの間の接続の高さによって決定される。これらの接続は、金属マイクロバンプ接続、はんだバンプ、成型スタッド、銅-銅、金-金、または他の金属もしくは導電性ポリマーを使用したサーモソニックまたは熱圧縮接合、またはテープ・アンド・リール・プロセスであってよい。例えばサーモソニック接合またはウェッジ接合を用いたワイヤ接合は、さらに、基板に非コア・ダイを接続するべく使用され得る。いくつかの実施形態において、金属と金属の接触が無い非コア・ダイと基板との間の接合の結果として小さな空間が生じる。電気絶縁接着剤がこの空間におけるアンダーフィルとして使用されてよい。上記アンダーフィルは、より強い機械接続を提供し、熱ブリッジを提供し、且つ複数のはんだ接合が複数のチップの示差加熱によって圧迫されないことを確実にする。上記アンダーフィルはさらに、複数のチップの間において熱膨張ミスマッチを分布させる。
【００２３】
複数のインダクタおよびキャパシタの構築と要されるＬ、Ｃおよび他の値とに応じて、ＬおよびＣコンポーネントの高さは、複数のマイクロバンプ接続によって生成される鉛直方向の間隙より大きくてよい。上記ＬおよびＣコンポーネントに対しさらに空間を提供するべく、複数の凹部が適切なダイの対応する表面に形成されてよい。上記ＬおよびＣコンポーネントは次にこれらの凹部において形成されるかまたは配置されてよい。
【００２４】
図５は、ダイの凹部において形成された複数の磁芯インダクタの一例を示す。同じ手法が複数のキャパシタおよび他のタイプのインダクタに適用されてよい。ダイ５０２が断面で示される。垂直の壁部５１２と底部床５１０とを伴ってダイにおいてノッチ５０４が切り込まれている。ノッチは、エッチング、ドリリング、レーザ加工、または凹部またはくぼみを形成するべくダイから材料を除去する他のプロセスによって凹部またはくぼみとして形成される。ノッチは、非コア・ダイにおける上部ダイからノッチの底部床までの距離を増加させる。複数の統合受動コンポーネントは、パッケージ構成に応じて、底部ダイの裏側またはそれの表側部にも１または複数の異なるノッチにおいて構築され得る。
【００２５】
示されるように、磁芯インダクタ５０６がノッチにおいて形成または配置されている。上記インダクタは、磁芯材料５１４によって囲まれている複数の銅の巻線５１６を有する。上記インダクタは、様々な異なる方法のいずれかにおいて形成され得る。上記インダクタデバイスは、ストライプインダクタ、スパイラルインダクタ、ソレノイドインダクタ、トーラスインダクタ、シリコンにエッチングされたＶ溝に形成されたインダクタであってよく、あるいは結合されたインダクタまたはトランスフォーマであってよい。いくつかの実施形態において、磁性体の下半分は最初に堆積される。銅導体は、その下半分に形成され、次に上半分が堆積される。絶縁体が上記複数の銅ワイヤを上記磁性体から隔離するべく使用される。上記複数のインダクタは、ノッチから適切な配線ラインまたは非コア・ダイのはんだバンプまで横切る複数の配線ライントレース（図示せず）に結合される。この配線ラインは、上記インダクタが、一方の側で電圧レギュレータに結合され、他方の側において１または複数のキャパシタに結合され、あるいは実装に応じて所望され得る他のいずれかのコンポーネントに結合されることを可能にする。
【００２６】
図６は、さらなる変形形態の断面側面図であって、その変化形において、シリコンダイ６０２におけるノッチ６０４が、そのインダクタ６０８の磁性体６１４のステップ被覆を向上するべく先細くされてよく、その磁性体はインダクタの品質係数を向上する。ノッチは底部床６１０および側壁６１２を有しているが、この場合、側壁はその壁部がノッチの床に向かって先細くなるように角度をなして形成されている。磁芯材料６１４は、次に、ノッチの底部床の上およびノッチの傾斜した側面にまで上って直接コア材料を堆積することによって下半分について形成されてよい。これは、そのステップ被覆およびインダクタの性能を、磁束に対してより良い経路を提供することによって向上する。複数の銅の巻線６１６はコアの下半分の上において形成され、次に、インダクタの上半分がその銅の巻線の上に形成される。示されるように、それぞれのノッチは単一のインダクタを収容するべく、あるサイズで形成されてよい。ノッチを形成するプロセスは、インダクタのサイズを制御するべく使用されてよい。図５の例のように、配線トレースが他のコンポーネントにインダクタを接続するべく堆積されるかまたは他の任意のやり方で形成されてよい。
【００２７】
複数の高密度キャパシタが、さらに、シリコンダイの表側部において形成されてもよい。図７はシリコンダイ７０２を示す。複数の孔７０４は、一連の平行なチャネルまたは溝を見せるべく、示されるように非コア・ダイ７０２の表側部または裏側部の中にエッチングされ得る。複数のチャネルは、次に、ＴｉＮ、ＴａＮ、Ｃｕ、または他の任意の所望の材料等の第１導電層７０８で覆われ得る。上記第１導電層は、次に、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＮ、ＳｉＯ２、または他の任意の所望の誘電体等の誘電体層７１０で被覆され得る。上記誘電体は、次に、第１層７０８と同じもしくは異なる材料の第２導電層７１２で被覆され得る。図７の例において、複数の孔は第２導電層で完全に充填されている。複数の３Ｄトレンチまたは複数の平坦表面においてこれらの層を形成するための堆積技術は、アトミック層堆積（ＡＬＤ）、電気めっき、無電解めっき、化学気相成長（ＣＶＤ）スパッタリング、および蒸着を含む。
【００２８】
結果として生じるＭＩＭキャパシタは、複数のダイ間における鉛直方向の空間はほとんど取らない。それは、その材料の殆どがダイの中に切り込まれた複数の孔の中に埋め込まれるからである。金属と絶縁体との交互の層は、特定のキャパシタンスを生成するべく形成され得る。これらのキャパシタは、図２および４のように非コアのものにおいて、または図１および３のようにコアを有するダイのいずれか一方において形成され得る。それらは、電圧レギュレータ出力に対して使用され得る。それらは、さらに、マイクロチップの入力電圧ＶＩＮに対してデカップリング・キャパシタとして使用され得る。誘電体の厚さは、出力電圧から入力電圧用のより高い電圧に別々に適合するべく調整され得る。
【００２９】
図８は、Ｆ２Ｂ積層を用いて３‐Ｄ積層システムにおいて統合された複数の磁芯インダクタ８１０および３Ｄ  ＭＩＭキャパシタ８１２を含む３Ｄ積層Ｆ２Ｂパッケージ８０２の各部の断面側面図である。インダクタおよびキャパシタの双方は、底部ダイの回路層８１６におけるＦＩＶＲ回路から上部ダイの回路層８１８における負荷までの自然な経路を可能にするべく、底部ダイ８０６の裏側部に埋め込まれている。
【００３０】
再配線層８２２は、底部ダイ８０６における複数のＴＳＶ８２０と上部ダイ８０８における複数のマイクロバンプ８２４との間における複数のインダクタおよびキャパシタを接続するべく、ダイの裏側部に形成され得る。複数のＴＳＶは、底部ダイの表側部における電圧レギュレータに複数のインダクタおよびキャパシタを接続する。特定の複数のルーティング層８２６が、インダクタ８１０をキャパシタ８１２に接続するべく使用され得る。底部ダイは、さらに、複数の外部コンポーネントへの接続のために基板８０４にも結合されている。再配線層８２２は、さらに、非コア・ダイによって生成される熱を取り除くことを支援するべく、ヒートスプレッダとしても使用され得る。ヒートシンク（図示せず）は、非コア・ダイの外周に接触するべく追加され得る。非コア・ダイは、その非コア・ダイとの簡易な物理的接触を提供すべく、コアーズ・ダイよりも大きく作成され得る。
【００３１】
本明細書に記載の複数の積層パッケージは、大きな利益を提供する。例として、１つのコアのフットプリントにフィットしなければいけない複数のＦＩＶＲ  ＬＣフィルタ・コンポーネントに関するエリア・スケーリングの懸念が軽減される。底部ダイ上のまたは底部ダイにおける複数のＬＣフィルタ・コンポーネントの形成または位置決めによって、より簡易な基板におけるより高い精度を強制することなく且つ高速高密度製作技術処理コアにおいて広大な空間を消費することなく、高いＱ値が取得され得る。
【００３２】
複数のＬＣコンポーネントを基板から除去することによって、その基板のコストおよび複雑さが低減される。加えて、ＦＩＶＲサポートをサポートするべく、非コア・ダイにおいてより少ない接続バンプが必要とされる。複数のバンプを用いて基板に複数のＬＣ受動コンポーネントを接続する代わりに、ＦＩＶＲは、複数のＴＳＶおよび上部コアにおける再分配層を用いて複数のＬＣコンポーネントに直接接続する。上部ダイの基板に対する複数の接続バンプは、もはや必要でない。
【００３３】
図９は、本発明の一実装によるコンピューティングデバイス１００を示す。コンピューティングデバイス１００は、システムボード２を収納する。ボード２は、プロセッサ４および少なくとも１つの通信パッケージ６を含むがそれらに限定されない多数のコンポーネントを含んでよい。上記通信パッケージは、１または複数のアンテナ１６に結合されている。プロセッサ４は、物理的且つ電気的にボード２に結合されている。
【００３４】
それの応用に応じてもよく、コンピューティングデバイス１００は、ボード２に物理的且つ電気的に結合されていてもよく、または結合されていなくてもよい複数の他のコンポーネントを含んでよい。これらの他のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ）８、不揮発性メモリ（例えば、ＲＯＭ）９、フラッシュメモリ（図示せず）、グラフィックプロセッサ１２、デジタル信号プロセッサ（図示せず）、クリプトプロセッサ（図示せず）、チップセット１４、アンテナ１６、タッチスクリーンディスプレイ等のディスプレイ１８、タッチスクリーンコントローラ２０、バッテリ２２、オーディオコーデック（図示せず）、動画コーデック（図示せず）、電力増幅器２４、グローバルポジショニングシステム（ＧＰＳ）デバイス２６、コンパス２８、アクセラレータ（図示せず）、ジャイロスコープ（図示せず）、スピーカ３０、カメラ３２、および大容量記憶装置（ハードディスクドライブ１０など）、コンパクトディスク（ＣＤ）（図示せず）、デジタル多用途ディスク（ＤＶＤ）（図示せず）等）を含むがそれらに限定されない。これらのコンポーネントは、システムボード２に接続されるか、そのシステムボードに搭載されるか、あるいは他のコンポーネントのいずれかと組み合わせられてよい。
【００３５】
通信パッケージ６は、コンピューティングデバイス１００へのおよびそれからのデータの移行のための無線および／あるいは有線の通信を可能にする。「無線」という用語およびそれの派生語は、非個体の媒体を介して変調された電磁放射の使用によってデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するべく使用されてよい。上記用語は、複数の関連するデバイスは、いくつかの実施形態においてはワイヤを含まない可能性があるものの、いかなるワイヤも含まないということは示唆しない。通信パッケージ６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２.２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）の派生物を含むがそれらに限定されない無線または有線規格もしくはプロトコル、および他の任意の３Ｇ、４Ｇ，５Ｇおよびそれ以降の世代として指定された多数の無線および有線のプロトコルのいずれかを実装し得る。コンピューティングデバイス１００は、複数の通信パッケージ６を含んでよい。例えば、第１通信パッケージ６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）等のより短距離の無線通信専用のものであり、第２通信パッケージ６は、ＧＰＳ（登録商標）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ等のより長距離の無線通信専用のものであってよい。
【００３６】
複数のチップのいずれの１または複数が本明細書において記載されたようにパッケージングされてよく、あるいは複数のチップのいくつかが記載されたような電力供給のための複数の受動コンポーネントを用いて単一パッケージの中に組み合わされてもよい。
【００３７】
様々な実装において、コンピューティングデバイス１００は、サーバ、ワークステーション、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレイヤー、またはデジタル動画レコーダーまたはモノのインターネット（ＩｏＴ）と呼ばれる複数のデバイスであってよい。複数のさらなる実装において、コンピューティングデバイス１００は、ペン、ウォレット、時計またはデータを処理するアプライアンス等の他の任意のデバイスであってよい。
【００３８】
複数の実施形態は、１または複数のメモリチップ、コントローラ、ＣＰＵ（中央処理ユニット）、マイクロチップまたはマザーボードを用いて相互接続された集積回路、特定用途向け集積回路（ＡＳＩＣ）、および/あるいはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の一部として実装され得る。
【００３９】
他の実施形態において、ビア‐ファースト手法が、低コストのシリコン貫通ビア（ＴＳＶ）を形成すべく、使用され得る。ＴＳＶは次に、ＨＳＧ  ＰｏｌｙまたはＴａ２Ｏ５等のｈｉｇｈ‐ｋの誘電体材料で覆われる。電極が、インチップ・ディキャップの目的で次に使用され得る複数の高密度キャパシタを形成するべく、それぞれの覆われたビアの中に挿入される。
【００４０】
これはビア‐ファースト処理であることから、より高い堆積温度が誘電体フィルムを堆積するために使用され得、それは、通常より高い温度で堆積されるｈｉｇｈ‐ｋの誘電体酸化物を用いる可能性を広げる。ＴＳＶは代替的に、後述の標準の相互接続処理を使用して正しい回路位置に次に接続され得るインダクタを生成するべく、磁性体で覆われてもよい。複数のビアは、複数のキャパシタおよびインダクタの双方が再分配層または銅トレースを用いて結合されることを提供するべく、使用され得る。これは、非コア・ダイのシリコンのビア内の複数の受動的回路を統合するための経路を提供する。
【００４１】
図１０は、シリコン貫通ビア９０４を持つ非コア・ダイ等のシリコンダイ９０２の裏側部の断面部分図である。複数のビアは、複数の受動デバイスを形成するべく充填され、次に複数の銅トレース等のパターニングが施された導電層９０６が、複数の受動デバイスを互いに接続するように形成され、且つ所望のいかなる接続もサポートするべく他の回路に接続するように形成される。追加のパターニングが施された層９０８は、誘電体の複数の層の上に形成され、複数のビア９０４の上に再配線層を形成する。
【００４２】
複数の接続パッド９１０が再分配層の上に形成され、複数のビアにおける複数の受動デバイスが複数の他のコンポーネントに結合されることを可能にし、且つ複数の他の接続を複数の他のビアまたは複数の他の回路に提供してよい。上記で言及されたように、複数の受動デバイスは、電源回路と非コア・ダイとの間において結合されてよい。電源回路と非コア・ダイとの双方は、再配線層またはワイヤボンド等の他のやり方を用いて接続され得る。複数のビアを持つ非コア・ダイ９０２は、受動デバイスのいくつかまたは全てを提供するべく、図１‐４に示されるように使用され得る。シリコン貫通ビアにおいて複数の受動デバイスを形成することによって、複数の受動デバイスは上記に記載されたように、ダイの外側の表面においていかなる空間も必要としない。
【００４３】
キャパシタ等の受動デバイスは、様々な異なる方法で形成され得る。１つの例において、複数の深穴が、深堀反応性イオンエッチングによって最初にエッチングされる。二酸化シリコン等の誘電体パッシベーション層が、次に、複数の深穴において堆積される。金属−絶縁体−金属構造が次にパッシベーション層上に形成されてよい。ＴｉＮは、金属有機化学蒸着によって堆積され、続いて酸化アルミニウム等の誘電体が堆積され、続いて金属の他の層が堆積され得る。ビアファーストプロセスは、上記デバイスのキャパシタンスを増加させるべく、より高い誘電率の値の材料が使用されることを可能にし得る。
【００４４】
パターニングが施されたプラズマエッチングが、次に、シリコンダイの上部をクリアにするべく且つ底部の金属層の一部分を露出させるべく使用されてよい。これは、複数の上側の電極が上記ビア上に取り付けられることを可能にする。上記ビアは上部の金属層を隔離するべく、誘電体でさらに充填されてよい。インダクタは、Ｍ−Ｉ−Ｍ構造を用いて同様のやり方で形成され得る。
【００４５】
いくつかの実施形態において、シリコンダイは、より容易なハンドリング且つより大きな強度を可能にするべく、薄層化の前に成型され得る。図１２は、表側部の回路を持つダイ９２２およびＣ４、ＢＧＡ、または様々な他の接続システムのいずれかを用いて基板９２８に結合された接続層９２６の横の断面側面図である。基板は、さらに、マザーボードまたは他のダイ等の外部デバイスに付着するべく、ＢＧＡ、表面マウント、または任意の他の種類等のより大きなピッチ接続アレイ９３０を有する。このダイは、本明細書において記載されているように、非コア・ダイまたはコアーズ・ダイであってよい。
【００４６】
ダイ９２２は、それに形成された複数のＴＳＶ９２４を有し、それらは、複数の他のデバイスの接続を可能にし、且つそれは、複数の受動デバイスを含んでよい。上記ダイおよび基板は、さらに、成形材料または封止剤９３２でオーバーモールドされる。モールド化合物は、充填されたエポキシ樹脂または様々な他の複数のポリマーおよび他の複数の材料のいずれかであってよい。モールド化合物９３２は、搭載されたダイの上に塗布され、次にダイの裏側は、図１１において上部に示されるように、シンニング（ｔｈｉｎｎｉｎｇ）されてよい。これは、図１―４の様々な積層構成がより高くないことを可能にする。ダイ９２２の性質に応じて、示されるように、それはコアーズ・ダイの上に積層されるか、あるいは非コア・ダイがそれの上に積層される準備ができている。
【００４７】
図１２は、基板９４８に付着された３個のダイ９４２、９４４、９４６がある代替構成の断面側面図である。複数のダイは全て、図１０と同じやり方で基板に付着される。しかし、その複数の実施形態はそれに限定されない。それらのダイは、１または全てのダイにおいてＴＳＶ９５４、９５６を含み、その複数のダイは、封止剤９５８でオーバーモールドされている。これは、３個のダイの全てが封止剤で同時に且つ単一工程でシンニングされることを可能にする。上記で言及されたように、図１―４の複数の積層されたダイは、積層のそれぞれのレベルで１より多くのダイを有してよい。図１１の実施形態は、複数のダイが、積層ダイパッケージの底部または上部の層としての使用のために封止剤によって所定の位置にしっかりと保持されることを可能にする。
【００４８】
「一実施形態」、「ある実施形態」、「例示的実施形態」、「様々な実施形態」などへの参照は、そのように記載された本発明の(複数の)実施形態が、特有の特徴、構造、または特性を含んでよく、必ずしも全ての実施形態がその特有の特徴、構造、または特性を含まないことを示す。さらに、いくつかの実施形態は、記載されたいくつかの特徴または全ての特徴を他の実施形態に対して有してよく、あるいは記載された特徴を１つも他の実施形態に対して有さなくてもよい。
【００４９】
以下の記載および請求項において、「結合」という用語はそれの派生語とともに使用され得る。「結合」は、２またはそれより多くの要素が協働または相互作用することを示すべく使用されるが、それらは、それらの間に介在する複数の物理的または電気的コンポーネントを有してもよいし、有さなくてもよい。
【００５０】
請求項において使用されるように、ほかに規定がない限り、一般的な要素を説明するための順序を示す形容詞、「第１」、「第２」、「第３」などの使用は、単に、同様の要素の異なる例が参照されることを示しており、そのように記載されたこれら要素が、時間的、空間的、順位上、あるいは任意の他の態様のいずれかの所与の順序にある必要があることを示唆しようとする意図はない。
【００５１】
図面および上述の記載は、複数の実施形態の例を提供する。当業者は、１または複数の記載の要素が当然、単一の機能要素に組み合わせられ得ることを理解するであろう。代替的に、ある特定の要素が、複数の機能要素に分かれてもよい。一実施形態からの複数の要素が、他の実施形態に追加されてもよい。例えば、本明細書において記載された複数のプロセスの複数の順序は、変更されてよく、本明細書において記載された様式に限定されない。さらに、いかなるフロー図の複数の動作も示された順序で実装される必要はなく、複数の動作の全てが必ず実行される必要があるわけではない。さらに、他の動作に依存しないそれらの動作は、他の動作と平行して実行されてよい。複数の実施形態の範囲は、決してこれらの特定の例によって限定されない。構造、寸法、および材料の使用における違いなどの多数の変更が、明細書において明記されたか否かにかかわらず可能である。複数の実施形態の範囲は、少なくとも以下の請求項によって与えられる範囲と同じ広さである。
【００５２】
以下の複数の例は、さらなる複数の実施形態に関する。複数の異なる実施形態または例の様々な特徴は、様々な異なる用途に適合させるべく、いくつかの特徴を含み、その他の特徴を含めず、多様に組み合わされてよい。いくつかの実施形態は、基板と、その基板の上においてその基板に結合され、電力を受け取るべくその基板に結合された電源回路を含む第１のダイと、処理コアを有し且つその処理コアに電力を供給するべく電源回路に結合されている第１のダイの上において第１のダイに結合されている第２のダイと、第１のダイを通るビアと、第１のダイのビアにおいて形成され、電源回路に結合された受動デバイスと、を備える実施形態に関する。
【００５３】
いくつかの実施形態において、第１のダイは、基板に向いている回路を含む表側部と第２のダイに向いている裏側部とを有し、上記受動デバイスはその裏側部におけるシリコン貫通ビアに位置している。
【００５４】
いくつかの実施形態において、第１のダイの表側部は、その第１のダイを通る追加の複数のシリコン貫通結合ビアを用いて第２のダイに結合される。
【００５５】
いくつかの実施形態において、第１のダイの裏側部は、ボンディングワイヤを用いて基板に結合されている。
【００５６】
いくつかの実施形態において、上記受動デバイスは、キャパシタを形成するべく、ビアをライニングするｈｉｇｈ‐ｋの誘電性材料およびそのライニング内の電極によって形成される。
【００５７】
いくつかの実施形態において、上記受動デバイスは、インダクタを形成するべく、ビアを覆う磁気インダクタ材料およびライニング内の電極によって形成される。
【００５８】
いくつかの実施形態において、上記受動デバイスは、複数のインダクタに結合された複数のキャパシタを含み、複数のキャパシタおよび複数のインダクタは、第１のダイの複数のビアにおいて形成されている。
【００５９】
いくつかの実施形態において、第１のダイはシリコンダイであり、複数のキャパシタは金属−絶縁体−金属キャパシタである。
【００６０】
いくつかの実施形態において、上記受動デバイスは、複数の３Ｄ金属‐絶縁体‐金属キャパシタ、複数の平面金属‐絶縁体‐金属キャパシタ、複数の磁芯インダクタ、複数のストライプインダクタ、複数のスパイラルインダクタ、複数のソレノイドインダクタ、または複数のトーラスインダクタのいずれかを備える。
【００６１】
いくつかの実施形態において、上記電源回路は、電圧変換器、スイッチ型キャパシタ電圧変換器、電圧レギュレータ、または完全に統合型の電圧レギュレータのいずれかを備える。
【００６２】
いくつかの実施形態において、上記受動デバイスは、電源回路が形成される前にビアにおいて形成される。
【００６３】
複数のさらなる実施形態は、第１および第２のダイの上において、これらのダイを物理的に隔離し保護するべく、成形材料を含む。
【００６４】
いくつかの実施形態は、複数の処理コアを有するコアーズ・ダイと、それぞれの処理コアに対して電源回路を有する非コア・ダイであって、それぞれの電源回路が各自それぞれの処理コアに電力を供給するべくそれぞれの処理コアに独立して結合されている、非コア・ダイと、外部のソースから電力を受信し、非コア・ダイの複数の電源回路に電力を提供するべく非コア・ダイに結合されたパッケージ基板と、コアーズ・ダイからパッケージ基板へと複数のデータ信号を運ぶべく非コア・ダイを通る第１の複数のシリコン貫通ビアと、電源回路結合されている複数の受動デバイスが形成される非コア・ダイを通る第２の複数のシリコン貫通ビアと、を含む積層ダイパッケージに関する。
【００６５】
いくつかの実施形態において、複数の受動デバイスは、非コア・ダイの表側部において、それぞれのビアにおける誘電性ライニングおよびそのライニング内の電極によって形成される付着された複数のキャパシタである。
【００６６】
いくつかの実施形態は、システムボードと、そのシステムボードに接続された通信パッケージと、基板と、上記基板の上においてその基板に結合された非コア・ダイであって、電力を受信するべく基板に結合された電源回路を含む非コア・ダイと、処理コアを有し且つその処理コアに電力を供給するべく電源回路に結合されている非コア・ダイの上においてその非コア・ダイに結合されたコアーズ・ダイと、第１のダイを通るビアと、第１のダイのビアにおいて形成され且つ電源回路に結合された受動デバイスとを有するプロセッサパッケージと、を含むコンピューティングデバイスに関する。
【００６７】
いくつかの実施形態において、非コア・ダイは、コアーズ・ダイに向いている回路を含む表側部と基板に向いている裏側部とを有し、その非コア・ダイの表側部にビアが形成されている。
【００６８】
いくつかの実施形態において、受動デバイスは、複数のインダクタに結合された複数のキャパシタを含み、複数のキャパシタおよびインダクタは、第１のダイの複数のビアにおいて形成されている。
【００６９】
いくつかの実施形態は、シリコンウェハにおいて複数のビアを形成する段階と、複数のビアにおける一部分において複数の受動デバイスを形成する段階と、複数の受動デバイスを形成した後にウェハにおいて電源回路を形成する段階と、それぞれが電源回路を有している複数の非コア・ダイを生成するべく、ウェハをダイシングする段階と、複数の非コア・ダイの１つを基板に取り付ける段階と、処理コアを有するコアーズ・ダイを非コア・ダイの上から非コア・ダイに取り付ける段階とを含む方法に関し、上記コアーズ・ダイは、処理コアに電力を供給するべく非コア・ダイの受動デバイスを通って電源回路に結合されている。
【００７０】
いくつかの実施形態は、基板と、その基板の上において基板に結合され、電力を受け取るべくその基板に結合された電源回路を含む第１のダイと、第１のダイをシンニングの間に物理的に隔離し保護するべく、第１のダイの上にある成形材料と、処理コアを有しており、処理コアに電力を供給するべく電源回路に結合された第１のダイの上において且つ成形材料の上において第１のダイに結合された第２のダイと、第１のダイに取り付けられ、電源回路に結合された受動デバイスとを含む装置に関する。
【００７１】
複数のさらなる実施形態は、第１のダイを通るビアおよび第１のダイのビアにおいて形成され、電源回路に結合された受動デバイスを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
2016122832000001.pdf