(57)【要約】【課題】不良メモリセルを冗長メモリセルに置換して救済するように構成された半導体装置において、後工程で使用可能なヒューズセットの数を増やして半導体装置の歩留まりを向上させること。【解決手段】半導体装置は、不良が生じたメモリセルのアドレスを保持する複数のヒューズセットと、前記メモリセルを後工程で救済する際に使用するヒューズセットを、前記複数のヒューズセットの中から選択する選択回路とを備えている。複数のヒューズセットは、それぞれ、ヒューズセットが使用済か否かを示す第１フラグを保持する第１ヒューズを含む複数のヒューズから成る。また、選択回路は、不良が生じたメモリセルのアドレスおよび第１フラグを参照するとともに複数のヒューズセットに割り当てられた優先順位に従って、メモリセルを後工程で救済する際に使用するヒューズセットを選択する。【選択図】図１
2016126806.tif 000002
【特許請求の範囲】
【請求項１】
不良が生じたメモリセルのアドレスを保持する複数のヒューズセットと、
前記メモリセルを後工程で救済する際に使用するヒューズセットを前記複数のヒューズセットの中から選択する選択回路と、を備え、
前記複数のヒューズセットは、それぞれ、ヒューズセットが使用済か否かを示す第１フラグを保持する第１ヒューズを含む複数のヒューズを有し、
前記選択回路は、不良が生じたメモリセルのアドレスおよび前記第１フラグを参照するとともに、前記複数のヒューズセットに割り当てられた優先順位に従って、前記メモリセルを後工程で救済する際に使用するヒューズセットを選択する、
ことを特徴とする半導体装置。
【請求項２】
各ヒューズセットは、対応する冗長信号線上に不良が存在するか否かを示す第２フラグを保持する第２ヒューズを含み、
前記選択回路は、さらに前記第２フラグを参照して、前記メモリセルを後工程で救済する際に使用するヒューズセットを選択する、
請求項１に記載の半導体装置。
【請求項３】
前記複数のヒューズセットは、救済可能なアドレスに関して相対的に厳しい制約が課された第１のヒューズセットと、
救済可能なアドレスに関して相対的に緩い制約が課され、前記第１ヒューズセットよりも優先順位が低い第２ヒューズセットと、を含む、
請求項１または２に記載の半導体装置。
【請求項４】
前記第１ヒューズセットは、不良が生じたメモリセルのアドレスの下位ビットが所定のビットに一致する場合、該メモリセルの救済に使用可能なヒューズセットであり、
前記第２ヒューズセットは、不良が生じたメモリセルのアドレスに依らず、該メモリセルの救済に使用可能なヒューズセットである、
請求項３に記載の半導体装置。
【請求項５】
前記第１ヒューズセットに含まれるヒューズの個数は、前記第２ヒューズセットに含まれるヒューズの個数よりも少ない、
請求項４に記載の半導体装置
【請求項６】
前記複数のヒューズセットは、不良が生じたメモリセルのアドレスに依らず、該メモリセルの救済に使用可能なヒューズセットである、
請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不良メモリセルを冗長メモリセルで置換して救済することができる半導体記憶装置に関する。
【背景技術】
【０００２】
微細化技術の進展に伴って、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の大容量化が進んでいる。しかし、容量が増大するに従って、結晶欠陥や不純物等に起因するメモリセルの不良が増加しつつある。
【０００３】
ＤＲＡＭ等において、不良が生じたメモリセル（不良メモリセル）は予備のメモリセル（冗長メモリセル）に置換される。不良メモリセルを冗長メモリセルに置換する際、従前は主としてレーザーヒューズが用いられてきたが、近年のプロセスの微細化に伴い、レーザーヒューズからアンチヒューズへの移行が進んでいる。ここで、アンチヒューズとは、デバイス内部でトランジスタに高電圧を掛けトランジスタを破壊することにより、不良メモリセルのアドレスを保持するＲＯＭ（Read Only Memory）として機能するヒューズをいう。なお、アンチヒューズは、電気ヒューズとも呼ばれる。
【０００４】
関連技術として、特許文献１には、１回目の置換救済では電気ヒューズを昇順に選択し、２回目の置換救済では電気ヒューズを降順に選択する技術が記載されている。
【０００５】
また、特許文献２には、メモリの不良診断によって検出された不良検出順に応じて、予め設定した順番に基づいて置換対象の冗長素子を決定する技術が記載されている。
【０００６】
さらに、特許文献３には、レーザーヒューズと結合するための冗長メモリライン（冗長信号線）の良否を調べ、不良のない冗長メモリラインが残っている場合、残った不良のない冗長メモリラインをポストリペア用に割り当てる技術が記載されている。
【０００７】
なお、半導体業界団体のＪＥＤＥＣ（Joint Electron Device Engineering Council）において、ＤＲＡＭにおいてアンチヒューズ素子を用いて不良メモリセルが存在するワード線を冗長救済する技術に関連して、ＰＰＲ（Post Package Repair）という仕様が提案されている（非特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−０２３３９３号公報
【特許文献２】特開２００６−３０２４６４号公報
【特許文献３】特開２００３−２８８７９５号公報
【非特許文献】
【０００９】
【非特許文献１】"DDR4 Post Package Repair (Optional feature)," JEDEC, Committee Letter Ballot,  Committee: JC42.3B, Committee Item Number: 1795.81, 2011.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献および非特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【００１１】
ウエハ段階（前工程）のＤＲＡＭ等では、不良メモリセルが存在するワード線を冗長ワード線も用いてロウ救済する際、デバイス内にロウ救済用に設けられたすべてのヒューズセットを使用することができる。例えば、ＤＲＡＭに１，０２４セット（８バンク×１２８セット）のヒューズセットが設けられている場合、前工程においては、これらのすべてのヒューズセットをロウ救済に使用することができる。
【００１２】
一方、ＤＲＡＭ単体に組み上げられた以降（後工程）の段階では、ロウ救済に使用することができるヒューズセットはＰＰＲ（非特許文献１）との論理が存在するヒューズセットに限定される。実際、ＤＲＡＭに設けられた１，０２４セット（８バンク×１２８セット）のヒューズセットのうち、ＰＰＲの論理が取られているヒューズセットは３２セット（８バンク×４セット）に過ぎないケースもある。このように、後工程でロウ救済に使用可能なヒューズセットの個数は、前工程と比較して非常に限られている。
【００１３】
図１５は、関連技術に係る半導体装置における冗長回路の構成を示す図である。図１５に例示した冗長回路では、ヒューズセット０〜７は、救済対象のロウアドレスの下位ビット（Ｘ０〜Ｘ２）が所定のビットである場合に限って使用可能なヒューズセットである。一方、ヒューズセット８，９，Ａ〜Ｆは、救済対象のロウアドレスに依らず、ロウ救済に使用可能なヒューズセットである。
【００１４】
前工程でも後工程でもアンチヒューズのみを使用するように構成された、全面アンチヒューズ化したＤＲＡＭにおいても、後工程で不良を救済できる冗長ワード線の本数は限られている。そこで、救済可能なロウアドレスに関する制約（アドレス制約）を回避するため、後工程救済用の冗長ワード線と論理を取るヒューズセットを、救済可能な下位アドレスのビットに関する制限がないヒューズセット（図１５の場合、ヒューズセットＥ，Ｆ）に絞っている。一方、ヒューズセット０〜７にはアドレス制約が課されており、後工程で使用するには不向きであるため、後工程救済用の論理が取られていない。
【００１５】
このように、図１５に示した冗長回路では、ヒューズセット０〜９，Ａ〜Ｄは前工程でのみ使用可能であり、ＰＰＲとの論理が取られ、後工程におけるロウ救済で使用可能なヒューズセットはヒューズセットＥ，Ｆのみである。かかる構成によると、仮にヒューズセット０〜９、Ａ〜Ｄが前工程でのロウ救済に未使用であっても、後工程におけるロウ救済で使用することができず、未使用のヒューズセットを後工程で有効に活用することができないという問題がある。
【００１６】
また、後工程用に救済論理を取っている冗長ワード線上に不良が存在することが前工程で検出された場合、一般に、当該冗長ワード線は後工程では使用不能とする論理が取られている。したがって、後工程で使用可能な冗長ワード線の本数はますます少なくなり、後工程における歩留まりを向上させることがさらに困難となる。
【００１７】
以上のように、後工程では使用可能なヒューズセットの個数が少なく（上記の例では、１，０２４セット中の３２セット）、前工程と比較して救済効率が低いという問題がある。
【００１８】
特許文献１ないし３に記載された技術によると、それぞれ、ヒューズセットの重複使用を回避すること、冗長回路を設置する面積を低減すること、または、冗長信号線を有効に活用することに寄与しうる。しかしながら、特許文献１ないし３に記載された技術を用いた場合においても、後工程で使用可能なヒューズセットの個数を十分に確保することは困難である。また、特許文献１ないし３に記載された技術によると、救済可能なアドレスに関する制約条件が異なる複数種類のヒューズセットが混在するような場合、後工程において、制約条件の緩いヒューズセットを十分に確保することができない。
【課題を解決するための手段】
【００１９】
本発明の第１の態様によると、半導体装置が提供される。前記半導体装置は、不良が生じたメモリセルのアドレスを保持する複数のヒューズセットを備えている。また、前記半導体装置は、前記メモリセルを後工程で救済する際に使用するヒューズセットを、前記複数のヒューズセットの中から選択する選択回路を備えている。さらに、前記複数のヒューズセットは、それぞれ、ヒューズセットが使用済か否かを示す第１フラグを保持する第１ヒューズを含む複数のヒューズから成る。また、前記選択回路は、不良が生じたメモリセルのアドレスおよび前記第１フラグを参照するとともに前記複数のヒューズセットに割り当てられた優先順位に従って、前記メモリセルを後工程で救済する際に使用するヒューズセットを選択する。
【発明の効果】
【００２０】
本発明に係る半導体装置によると、不良メモリセルを冗長メモリセルに置換して救済するように構成された半導体装置において、後工程で使用可能なヒューズセットの数を増やして半導体装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る半導体装置における冗長回路の構成を例示するブロック図である。
【図２】本発明の第１の実施形態に係る半導体装置の構成を例示するブロック図である。
【図３】本発明の第１の実施形態に係る半導体装置における冗長回路の構成を例示する図である。
【図４】本発明の第１の実施形態に係る半導体装置における冗長回路の構成を例示する回路図である。
【図５】本発明の第１の実施形態に係る半導体装置の冗長回路におけるヒューズセットの周辺回路の構成を例示する回路図である。
【図６】本発明の第１の実施形態に係る半導体装置における冗長回路の動作を説明するための真理値の表である。
【図７】本発明の第１の実施形態に係る半導体装置における冗長回路の動作を説明するための図である。
【図８】本発明の第１の実施形態に係る半導体装置における冗長回路の動作を説明するための図である。
【図９】本発明の第１の実施形態に係る半導体装置における冗長回路の動作を説明するための図である。
【図１０】本発明の第２の実施形態に係る半導体装置における冗長回路の構成を例示する回路図である。
【図１１】本発明の第２の実施形態に係る半導体装置における冗長回路の動作を説明するための真理値の表である。
【図１２】本発明の第２の実施形態に係る半導体装置における冗長回路の動作を説明するための図である。
【図１３】本発明の第２の実施形態に係る半導体装置における冗長回路の動作を説明するための図である。
【図１４】本発明の第２の実施形態に係る半導体装置における冗長回路の動作を説明するための図である。
【図１５】関連技術に係る半導体装置における冗長回路の構成を示す図である。
【発明を実施するための形態】
【００２２】
はじめに、本発明の一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００２３】
図１は、本発明の一実施形態に係る半導体装置１０における冗長回路１の構成を例示するブロック図である。図１を参照すると、半導体装置１０は、不良が生じたメモリセルのアドレスを保持する複数のヒューズセット２−０〜２−（Ｍ−１）と、不良が生じたメモリセルを後工程で救済する際に使用するヒューズセットを複数のヒューズセット２−０〜２−（Ｍ−１）の中から選択する選択回路４とを備えている。ここで、複数のヒューズセット２−０〜２−（Ｍ−１）は、それぞれ、ヒューズセットが使用済か否かを示す第１フラグ（例えば、後述のＥＮフラグ）を保持する第１ヒューズを含む複数のヒューズ３−０〜３−（Ｎ−１）を有する。また、選択回路４は、不良が生じたメモリセルのアドレスおよび第１フラグを参照するとともに、複数のヒューズセット２−０〜２−（Ｍ−１）に割り当てられた優先順位に従って、不良が生じたメモリセルを後工程で救済する際に使用するヒューズセットを選択する。
【００２４】
かかる半導体装置１０によると、後工程で使用可能なヒューズセットの数を増やして半導体装置１０の歩留まりを向上させることが可能となる。なぜなら、選択回路４は、ヒューズセットに割り付けられた優先順位に従ってヒューズセットを探査し、各ヒューズセットの第１フラグを参照して未使用のヒューズセットを後工程における冗長救済用のヒューズセットとして選択することができるからである。全面アンチヒューズ化したＤＲＡＭにおいて、従来は、例えば、１２８セットのヒューズセットのうちの４セットのみが後工程で使用可能であったが、一実施形態の半導体装置１０によると、１２８セットのすべてのヒューズセットが（少なくとも前工程で未使用であれば）後工程でも使用可能となる。これにより、後工程でも前工程と同等の救済効率を実現することができ、半導体装置の歩留まりを飛躍的に向上させることが可能となる。
【００２５】
また、各ヒューズセットは、対応する冗長信号線上に不良が存在するか否かを示す第２フラグ（例えば、後述のＮＧフラグ）を保持する第２ヒューズを含むことが好ましい。このとき、選択回路４は、さらに第２フラグを参照して、不良が生じたメモリセルを後工程で救済する際に使用するヒューズセットを選択する。
【００２６】
かかる半導体装置１０によると、例えば、前工程で冗長信号線上に不良が存在することを記録して、不良が存在することが記録された冗長信号線に対応するヒューズセットを、後工程で選択対象から適切に除外することが可能となる。
【００２７】
さらに、複数のヒューズセット２−０〜２−（Ｍ−１）は、救済可能なアドレスに関して相対的に厳しい制約が課された第１のヒューズセットと、救済可能なアドレスに関して相対的に緩い制約が課され、第１ヒューズセットよりも優先順位が低い第２ヒューズセットと、を含んでいてもよい。例えば、第１ヒューズセットは、不良が生じたメモリセルのアドレスの下位ビットが所定のビットに一致する場合、当該メモリセルの救済に使用可能なヒューズセットであり、一方、第２ヒューズセットは、不良が生じたメモリセルのアドレスに依らず、当該メモリセルの救済に使用可能なヒューズセットであってもよい。このとき、第１ヒューズセットに含まれるヒューズの個数は、前記第２ヒューズセットに含まれるヒューズの個数よりも少なくてもよい。
【００２８】
かかる半導体装置１０によると、救済可能なアドレスに関する制約が厳しい第１のヒューズセットを優先的に使用し、かかる制約が緩い第２のヒューズセットを未使用のまま後工程用に多数確保することが可能となる。これにより、救済可能なアドレスに関する制約条件が異なる複数種類のヒューズセットが混在するような場合において、後工程において、制約条件の緩いヒューズセットを十分に確保し、半導体装置１０の歩留まりの向上を図ることが可能となる。また、救済可能なアドレスに関する制約が厳しい第１のヒューズセットに含まれるヒューズの個数を、第２のヒューズセットに含まれるヒューズの個数よりも削減することにより、すべて同一個数のヒューズから成るヒューズセットを採用した場合と比較して冗長回路１の配置に必要な面積を削減することができる。
【００２９】
さらに、複数のヒューズセット２−０〜２−（Ｍ−１）は、不良が生じたメモリセルのアドレスに依らず、当該メモリセルの救済に使用可能なヒューズセットとしてもよい。
【００３０】
かかる構成によると、上記の構成（すなわち、救済可能なアドレスに関する制約条件が異なる複数種類のヒューズセットを設けた上で制約条件が厳しいヒューズセットに含まれるヒューズの個数を削減した構成）と比較して冗長回路の面積は増大するものの、救済効率をさらに向上させることが可能となる。
【００３１】
＜実施形態１＞
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。
【００３２】
図２は、本実施形態に係る半導体装置１０の構成を例示するブロック図である。図２を参照すると、半導体装置１０はメモリセルアレイ１１を備えたＤＲＡＭ（Dynamic Random Access Memory）である。メモリセルアレイ１１には、複数のワード線ＷＬおよび複数のビット線ＢＬが設けられている。ワード線ＷＬとビット線ＢＬの交点には、メモリセルＭＣが配置されている。ただし、図２においては１本のワード線ＷＬ、１本のビット線ＢＬおよび１個のメモリセルＭＣのみを図示している。メモリセルＭＣは、揮発性記憶素子を有する。
【００３３】
ワード線ＷＬの選択はロウデコーダ１２によって行われる。ロウデコーダ１２には、アドレス端子２１、アドレスバッファ回路２３およびロウ冗長アドレス判定回路２４を介してアドレス信号Ａ０〜Ａｎが供給される。ロウ冗長アドレス判定回路２４は、制御回路３３より供給されるアクティブ信号ＡＣＴが活性化している場合、アドレスバッファ回路２３から出力されるアドレス信号Ａ０〜Ａｎを取り込み、ロウデコーダ１２または冗長ロウデコーダ１２Ｒを制御する。アクティブ信号ＡＣＴは、コマンド端子３１を介して外部から供給されるコマンド信号が所定の組み合わせ（アクティブコマンド）を示しているとコマンドデコーダ３２が判定した場合に活性化される信号である。コマンド端子３１に供給されるコマンド信号には、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、ライトイネーブル信号／ＷＥが含まれる。
【００３４】
図２を参照すると、半導体装置１０には、さらに冗長メモリセルアレイ１１Ｒが設けられている。冗長メモリセルアレイ１１Ｒは、冗長ワード線ＲＷＬおよび冗長ビット線ＲＢＬを含む。冗長ワード線ＲＷＬは、冗長ロウデコーダ１２Ｒによって選択される。冗長ロウデコーダ１２Ｒは、アクセスが要求されたロウアドレスが不良ワード線に対応するロウアドレスである場合、ロウ冗長アドレス判定回路２４によって活性化される。これにより、不良ワード線は冗長ワード線ＲＷＬに置換される。
【００３５】
一方、メモリセルアレイ１１に含まれるビット線ＢＬは、センス回路１３に含まれるセンスアンプ（非図示）に接続される。センスアンプの選択は、カラムデコーダ１４によって行われる。カラムデコーダ１４には、アドレス端子２１、アドレスバッファ回路２３およびカラム冗長アドレス判定回路２５を介してアドレス信号Ａ０〜Ａｎが供給される。カラム冗長アドレス判定回路２５は、制御回路３３から供給されるカラム信号ＣＯＬが活性化している場合、アドレスバッファ回路２３から出力されるアドレス信号Ａ０〜Ａｎを取り込み、カラムデコーダ１４または冗長カラムデコーダ１４Ｒを制御する。
【００３６】
図２に示すように、冗長メモリセルアレイ１１Ｒに対応して冗長センス回路１３Ｒおよび冗長カラムデコーダ１４Ｒが設けられている。冗長ビット線ＲＢＬおよびこれに接続された冗長センスアンプは、冗長カラムデコーダ１４Ｒによって選択される。冗長カラムデコーダ１４Ｒは、アクセスが要求されたカラムアドレスが不良ビット線に対応するカラムアドレスである場合、カラム冗長アドレス判定回路２５によって活性化される。これにより、不良ビット線は冗長ビット線ＲＢＬに置換される。
【００３７】
カラムデコーダ１４または冗長カラムデコーダ１４Ｒによって選択されたセンスアンプまたは冗長センスアンプは、データ入出力部３４を介してデータ入出力端子３５に接続される。これにより、コマンド信号がリード動作を示している場合、アドレス信号Ａ０〜Ａｎによって特定されるメモリセルＭＣから読み出されたリードデータＤＱ０〜ＤＱｍがデータ入出力端子３５から外部に出力される。一方、コマンド信号がライト動作を示している場合、外部からデータ入出力端子３５に入力されるライトデータＤＱ０〜ＤＱｍが、アドレス信号Ａ０〜Ａｎによって特定されるメモリセルＭＣに書き込まれる。
【００３８】
図１は、半導体装置１０に設けられた冗長回路１の概略構成を例示するブロック図である。冗長回路１は、複数のヒューズセット（ＦＳ：Fuse Set）２−０〜２−（Ｍ−１）と選択回路４を備えている。ヒューズセット２−０〜２−（Ｍ−１）は、不良が生じたメモリセルのアドレスを保持する。また、選択回路４は、不良が生じたメモリセルを後工程で救済する際に使用するヒューズセットをヒューズセット２−０〜２−（Ｍ−１）の中から選択する。
【００３９】
図１に示した冗長回路１は、例えば、図２のロウ冗長アドレス判定回路２４に設けられる。ロウ冗長アドレス判定回路２４は、冗長回路１のヒューズセット２−０〜２−（Ｍ−１）に書き込まれたロウアドレスを参照して、アクセスが要求されたロウアドレスが不良ワード線（不良メモリセルが存在するワード線）に対応するロウアドレスであるか否かを判定する。アクセスが要求されたロウアドレスが不良ワード線に対応するロウアドレスである場合、ロウ冗長アドレス判定回路２４は冗長ロウデコーダ１２Ｒを活性化する。これにより、不良ワード線は冗長ワード線ＲＷＬに置換される。
【００４０】
図３は、本実施形態に係る冗長回路１に含まれる各ヒューズセットに課された制約と、優先順位について説明するための図である。図１５に示した関連技術に係る半導体装置においては、後工程で使用可能なヒューズセットはヒューズセットＥ，Ｆのみに限られていた。一方、図３を参照すると、本実施形態では、すべてのヒューズセット０〜９，Ａ〜Ｆを後工程における冗長救済においても使用可能としている。具体的には、図３のヒューズセットのそれぞれに優先順位を付け、優先順位の高いものから順にヒューズセットを選択するようにしている。すなわち、順位が高いヒューズセットから順に使用可能か否かを探査し、あるヒューズセットが使用不能である場合、次段のヒューズセットが使用可能かどうか探査する。
【００４１】
前工程では、テスタプログラミングにより不良ビットに対応するヒューズセットの選択が可能である。後工程でも、同様にして、救済したい不良ビットに応じて、救済制約が複数存在する場合であっても使用可能なヒューズセットを自動選択可能とする。本実施形態では、救済制約にも優先順位を付けるものとし、救済制約が相対的に厳しいヒューズセットを優先的に使用する。
【００４２】
図３においては、ヒューズセット２〜７は、アドレスの下位３ビットが固定のヒューズセットであり、アドレスの下位３ビットが所定の値であるときに当該アドレスに対応する不良を救済可能なヒューズセットである。具体的には、ヒューズセット０〜７は、それぞれ、アドレスの下位３ビットが０〜７のアドレスを救済可能である。一方、ヒューズセット８〜Ｆは、任意のアドレスを救済可能なヒューズセットである。本実施形態では、ヒューズセット０〜７の優先順位を相対的に高くすることで、ヒューズセット８〜Ｆよりも優先的に使用する。
【００４３】
図４は、本実施形態における冗長回路１の詳細な構成を例示する回路図である。図４を参照すると、冗長回路１は、ヒューズセット（ＦＳ：Fuse Set）２−０〜２−Ｆと、選択回路４（図４の論理素子群に相当）を備えている。ヒューズセット２−０〜２−７は、ヒューズＦＥＮ，ＦＮＧ，ＦＸＡ３〜ＦＸＡ１０を有する。一方、ヒューズセット２−８〜２−Ｆは、ヒューズＦＥＮ，ＦＮＧ，ＦＸＡ０〜ＦＸＡ１０を有する。これらのヒューズとして、例えば、電気的に破壊可能なアンチヒューズ（電気ヒューズ）を用いることができる。
【００４４】
ヒューズＦＸＡ０〜ＦＸＡ１０は、それぞれロウアドレスＸ０〜Ｘ１０を保持する。一方、ヒューズＦＥＮは、当該ヒューズセットが前工程または後工程において不良アドレスを救済するために使用済であるか否かを示すフラグ（「ＥＮフラグ」という。）を保持する。ここでは、ＥＮフラグが１である場合、当該ヒューズセットは使用済であることを表し、ＥＮフラグが０である場合、当該ヒューズセットは未使用であることを表すものとする。また、ヒューズＦＮＧは、当該ヒューズセットと対になる冗長ワード線上に不良が存在することが前工程において検出されたか否かを示すフラグ（「ＮＧフラグ」という。）を保持する。ここでは、ＮＧフラグが１である場合、当該ヒューズセットと対になる冗長ワード線上に不良が存在することを表し、ＮＧフラグが０である場合、当該ヒューズセットと対になる冗長ワード線上に不良が存在しないことを表すものとする。
【００４５】
ヒューズセット２−０〜２−７は、アドレスの下位３ビットが固定のヒューズセットであり、アドレスの下位３ビットが所定の値であるときに当該アドレスに対応する不良を救済可能なヒューズセットである。具体的には、ヒューズセット２−０〜２−７は、それぞれ、アドレスの下位３ビットが０〜７のアドレスを救済可能である。一方、ヒューズセット２−８〜２−Ｆは、任意のアドレスを救済可能なヒューズセットである。
【００４６】
図５は、ヒューズセット２−０と選択回路４を拡大して示す図である。図５は、ヒューズセット２−０の周辺回路であるヒューズ選択部５およびアドレス比較部６と、選択回路４を構成するヒューズセット選択部７の構成を示す。ヒューズセット２−０は、救済対象のアドレスの下位ビットＸ０〜Ｘ２がいずれも「ロウ」の場合にのみ使用可能なヒューズセットである。
【００４７】
ここで、図５において、各入力端子に供給される信号について説明する。まず、信号ＳＥＬ＿ＸＲｅｄ＜０＞は、ヒューズＦＸＡ３〜ＦＸＡ１０，ＦＥＮ，ＦＮＧを破壊する場合にイネーブルとなる信号である。なお、不良アドレスを救済するのに使用するヒューズセットを選択するモード（「自動冗長回路選択モード」という。）においては、信号ＳＥＬ＿ＸＲｅｄ＜０＞はロウ状態をとる。また、信号ＳＥＬ＿ＦＡ３〜ＳＥＬ＿ＦＡ１０は、アドレスに応じて破壊すべきヒューズを選択するための信号である。さらに、信号ＳＥＬ＿ＥＮは、ヒューズＦＥＮを破壊してＥＮフラグの値を書き変えるための信号である。また、信号ＳＥＬ＿ＮＧは、ヒューズＦＮＧを破壊してＮＧフラグの値を書き変えるための信号である。さらに、信号ＲＷＬＳＥＬＴは、自動冗長回路選択モードにおいて、ヒューズを破壊するときにイネーブルとなる信号である。
【００４８】
ヒューズ選択部５は、信号ＳＥＬ＿ＦＡ３〜ＳＥＬ＿ＦＡ１０，ＳＥＬ_ＥＮ，ＳＥＬ＿ＮＧに応じて、ヒューズセット２−０に含まれるヒューズのうちの電圧ストレスを印加すべきヒューズを選択する論理回路である。選択されたヒューズに電圧を印加することにより、ヒューズセット２−０をアドレスを保持するＲＯＭ（Read Only Memory）として機能させることができる。
【００４９】
アドレス比較部６は、アクセスが要求されたアドレスＸＡ３〜ＸＡ１０と、ヒューズセット２−０のヒューズＦＸＡ３〜ＦＸＡ１０が保持するアドレスＸ３〜Ｘ１０とを比較し、両者が一致したか否かを示すヒット信号を出力する回路である。なお、ヒューズセット２−０は救済可能な下位アドレスが固定であるため、アクセス要求されたアドレスの下位ビットについては、３入力ＮＯＲ素子ＮＯＲ１を用いてアドレスを判定する。アドレス比較部６は、アクセスが要求されたアドレスＸＡ３〜ＸＡ１０とヒューズセット２−０のヒューズＦＸＡ３〜ＦＸＡ１０が保持するアドレスＸ３〜Ｘ１０とが一致し、アクセス要求されたアドレスの下位ビットＸＡ０〜ＸＡ２がいずれも０であり、ヒューズＦＥＮが保持するＥＮフラグが１であり、かつ、ヒューズＦＮＧが保持するＮＧフラグが０である場合、冗長ワード線が選択されるようにヒット信号を生成する。
【００５０】
図５のヒューズセット選択部７において、３入力ＮＡＮＤ素子ＮＡＮＤ１は、救済対象のアドレスの下位ビットがヒューズセット２−０で救済可能なアドレスに該当するか否か（すなわち、救済可能な下位アドレスＸ０〜Ｘ２が固定であるという、ヒューズセット２−０に課された制約条件を満たすか否か）を判定するデコーダである。３入力ＮＡＮＤ素子ＮＡＮＤ１は、信号ＳＥＬ＿ＦＡＢ＜２：０＞がいずれも「ハイ」に一致する場合に限り、選択信号として「ロウ」を生成する。
【００５１】
ヒューズセット選択部７において、３入力ＯＲ素子ＯＲ１は、３入力ＮＡＮＤ素子ＮＡＮＤ１からの出力、ヒューズＦＥＮが保持するＥＮフラグ、および、ヒューズＦＮＧが保持するＮＧフラグがいずれも「ロウ」の場合、「ロウ」を出力する。すなわち、３入力ＯＲ素子ＯＲ１は、救済対象のアドレスの下位ビットがヒューズセット２−０で救済可能なアドレスに一致し、ヒューズセット２−０が未使用であり、かつ、ヒューズセット２−０に対応する冗長ワード線上に前工程で不良が検出されていない場合、「ロウ」を出力する。これにより、ヒューズセット２−０は、救済に使用するヒューズセットとして選択される。
【００５２】
ヒューズセット選択部７において、２入力ＮＯＲ素子ＮＯＲ２は、自動冗長回路選択モードにおいて、ヒューズを破壊したいときに生成される信号ＲＷＬＳＥＬＴの逆相（インバータ素子ＩＮＶ１を経由するため）の信号と、３入力ＯＲ素子ＯＲ１の出力信号に基づいて、両信号が「ロウ」である場合に限り、「ハイ」を出力する。ヒューズ選択部５は、２入力ＮＯＲ素子ＮＯＲ２の出力が「ハイ」である場合、ヒューズセット２−０に含まれるヒューズへの書き込みが可能となる。
【００５３】
図４のヒューズセット２−０〜２−Ｆにおいて後工程で使用可能なヒューズセットの余りが存在し、かつ、救済対象のアドレスが余ったヒューズセットに課された制約を満たす場合、選択回路４を構成する複数のヒューズセット選択部７のうちのいずれか１つのヒューズセット選択部７に含まれる２入力ＮＯＲ素子ＮＯＲ２の出力信号が「ハイ」となる。また、２入力ＮＯＲ素子ＮＯＲ２の出力信号が「ハイ」となるヒューズセット選択部７に対応するヒューズセットが不良アドレスの救済に用いられる。
【００５４】
次に、図４に示した冗長回路１の動作について、具体例に基づいて説明する。図６は、冗長回路１の３通りの動作を例示する真理値表である。図６の真理値表において、ＳＥＴの欄はヒューズセット２−０〜２−Ｆのインデックスを示し、ＦＳの欄は各ヒューズセットの仕様(Ｆｉｘ０〜Ｆｉｘ７はアドレスの下位３ビットが固定、Ａｎｙは任意のアドレスを救済可能)を示す。また、ＥＮおよびＮＧの欄は各ヒューズセットにおけるＥＮフラグおよびＮＧフラグの値を示す。すなわち、ＥＮフラグはヒューズセットが使用済であれば「１」となり、それ以外の場合には「０」となる。一方、ＮＧフラグはヒューズセットに対応する冗長ワード線上不良が存在し、前工程において使用禁止と判定されている場合には「１」となり、それ以外の場合には「０」となる。さらに、ＳＥＬの欄は後工程における不良アドレスの救済用のヒューズセットとして選択されたか否かを示し、選択された場合には「１」となり、それ以外の場合には「０」となる。
【００５５】
ここでは、図３のＢＫ０アレイ側の動作を考えるものとする。また、後工程において救済対象とする不良アドレスをＸ＝♯１７（１６進数）＝０００１０１１１（２進数）とする。
【００５６】
図７は、図６の真理値表１の場合における選択回路４（ヒューズセット選択部７）に含まれる論理素子の入出力値を具体的に示す。この場合、ヒューズセット２−０，２−１，２−４，２−８，２−９はＥＮフラグが「１」であり、すでに他の不良アドレスを救済するために使用済である。ここで、ヒューズセット２−８、２−９は、救済領域内のいずれのアドレスにも対応可能なヒューズセットではあるが、既に他の不良アドレスを救済するために使用済となっている。また、ヒューズセット２−６，２−Ｄは、ＮＧフラグが「１」であり、前工程の段階でそのヒューズセットに対応する冗長ワード線上に不良セルが存在し、後工程救済では使用することができないヒューズセットである。このとき、ヒューズセット２−２，２−３、２−５は未使用であるものの、救済可能な下位アドレスを固定したヒューズセットであるため、不良アドレスＸ＝＃１７を救済する際には使用することができない。救済対象の不良アドレスがＸ＝＃１７であるため、真理値表１において救済可能なヒューズセットはヒューズセット２−７，２−Ａ〜２−Ｃ，２−Ｅ，２−Ｆとなる。ここでは、これらのヒューズセットのうちの最も優先順位が高いヒューズセット２−７（アドレスの下位３ビットが「１１１」のときに使用可能）が後工程救済用のヒューズセットとして選択される。
【００５７】
図８は、図６の真理値表２の場合における選択回路４（ヒューズセット選択部７）に含まれる論理素子の入出力値を具体的に示す。真理値表２は、真理値表１において、さらに、ヒューズセット２−７が使用済（ＥＮフラグが「１」）の場合に相当する。救済対象の不良アドレスＸ＝♯１７を救済可能なヒューズセットの候補として、ヒューズセット２−７〜２−Ｆが考えられる。しかし、ヒューズセット２−７〜２−９はいずれも使用済であるため、これらの候補のうちの最も優先順位が高いヒューズセット２−Ａが後工程救済用のヒューズセットとして選択される。
【００５８】
図９は、図６の真理値表３の場合における選択回路４（ヒューズセット選択部７）に含まれる論理素子の入出力値を具体的に示す。救済対象の不良アドレスＸ＝♯１７を救済可能なヒューズセットの候補として、ヒューズセット２−７〜２−Ｆが考えられる。しかし、真理値例３では、ヒューズセット２−７〜２−９，２−Ｃ，２−Ｅ，２−Ｆはいずれも使用済であり、一方、ヒューズセット２−Ａ，２−Ｂ，２−Ｄはヒューズセットと対となる冗長ワード線上のセルに不良があり後工程救済用には使用することができない。このとき、不良アドレスＸ＝＃１７は、後工程でも救済不可となる。
【００５９】
本実施形態の半導体装置１０によると、後工程以降において使用可能なヒューズセットの個数を大幅に増やすことが可能となる。これにより、半導体装置１０の歩留まりも向上させることができる。
【００６０】
＜実施形態２＞
次に、第２の実施形態に係る半導体装置について図面を参照して説明する。本実施形態の半導体装置では、冗長回路に含まれるすべてのヒューズセットが任意のアドレスを救済可能である点で、第１の実施形態の半導体装置と相違する。
【００６１】
図１０は、本実施形態における冗長回路１の詳細な構成を例示する回路図である。図１０を参照すると、冗長回路１は、ヒューズセット２−１〜２−１６と、選択回路４（図１０の論理素子群に相当）を備えている。ヒューズセット２−１〜２−１６は、いずれも、ヒューズＦＥＮ，ＦＮＧ，ＦＸＡ０〜ＦＸＡ１０を有し、任意のアドレスを救済可能である。
【００６２】
本実施形態の冗長回路１（図１０）によると、ヒューズセット２−１〜２−８も、ヒューズＦＸＡ０〜ＦＸＡ２を有するため、第１の実施形態の冗長回路１（図４）のヒューズセット２−０〜２−７と比較して、本実施形態のヒューズセット２−１〜２−８のレイアウト面積は増大する。しかしながら、本実施形態によると、救済対象の不良アドレスに対して、候補となるヒューズセットの数を増やすことができるため、第１の実施形態と比較して、後工程における救済効率をさらに高めることが可能となる。
【００６３】
次に、図１０に示した冗長回路１の動作について、具体例に基づいて説明する。図１１は、冗長回路１（図１０）の３通りの動作を例示する真理値表である。図１１の審理値表の各欄の内容は、図６の真理値表と同様である。ここでは、後工程において救済対象とする不良アドレスをＸ＝♯１７（１６進数）＝０００１０１１１（２進数）とする。
【００６４】
図１２は、図１１の真理値表１の場合における選択回路４に含まれる論理素子の入出力値を具体的に示す。この場合、ヒューズセット２−１，２−２，２−４，２−５はＥＮフラグが「１」であり、すでに他の不良アドレスを救済するために使用済である。また、ヒューズセット２−３，２−１１，２−１２，２−１４はＮＧフラグが「１」であり、前工程の段階でそのヒューズセットに対応する冗長ワード線上に不良セルが存在し、後工程救済では使用することができないヒューズセットである。真理値表１において不良アドレスを救済可能なヒューズセットはヒューズセット２−６〜２−１０、２−１３、２−１５、２−１６となる。ここでは、これらのヒューズセットのうちの最も優先順位が高いヒューズセット２−６が後工程救済用のヒューズセットとして選択される。
【００６５】
図１３は、図１１の真理値表２の場合における選択回路４に含まれる論理素子の入出力値を具体的に示す。真理値表２は、真理値表１において、さらに、ヒューズセット２−６〜２−１０が使用済（ＥＮフラグが「１」）の場合に相当する。このとき、不良アドレスを救済可能なヒューズセットの候補として、ヒューズセット２−１３、２−１５、２−１６が考えられる。そこで、これらの候補のうちの最も優先順位が高いヒューズセット２−１３が後工程救済用のヒューズセットとして選択される。
【００６６】
図１４は、図１１の真理値表３の場合における選択回路４（ヒューズセット選択部７）に含まれる論理素子の入出力値を具体的に示す。真理値表３は、真理値表１において、ヒューズセット２−２、２−４、２−５が未使用（ＥＮフラグが「０」）の場合に相当する。このとき不良アドレスを救済可能なヒューズセットの候補として、ヒューズセット２−２，２−４〜２−１０，２−１３、２−１５，２−１６が考えられる。そこで、これらの候補のうちの最も優先順位が高いヒューズセット２−２が後工程救済用のヒューズセットとして選択される。
【００６７】
本実施形態の半導体装置１０によると、第１の実施形態の半導体装置と同様に、後工程以降において使用可能なヒューズセットの個数を大幅に増やすことが可能となる。これにより、半導体装置１０の歩留まりも向上させることができる。さらに、本実施形態の半導体装置によると、第１の実施形態に係る半導体装置と比較して冗長回路１のレイアウト面積は増大しうるものの、救済対象の不良アドレスに対して候補となるヒューズセットの数を増やすことができるため、後工程における救済効率を第１の実施形態よりもさらに高めることが可能となる。
【００６８】
上記実施形態では、ヒューズセットに対して救済可能なアドレスに関する制約が課されている場合について説明したが、本発明は、ヒューズセットに対してその他の制約が存在する場合にも適用可能である。例えば、フライングリダンダンシ制約、イネーブルヒューズなし制約、バンク制約等に対しても、本発明を適用することが可能である。
【００６９】
ここで、フライングリダンダンシ方式とは、ロウ冗長ワード線の活性化よりも早く、外部から入力されたロウアドレス(救済対象のワード線)がフライングで一瞬活性され、後を追って冗長ワード線が活性される方式である。このとき、救済対象のワードは一瞬選択され、セル電位がビットラインに流れる可能性がある。後に、任意の冗長ワード線が活性化される際、先に一瞬だけセル電位がビットラインに流れ、差電位が付加されると、任意冗長ワード線上のセル電位が逆データである場合、ビットライン上のデータの差電位がセンスに間に合わず誤センスを起こすおそれがある。かかる不良モードを回避するために、フライングリダンダンシ方式では、冗長ワード線に対し、不良ビットの存在が同一Ｘマット(センスアンプとセンスアンプに囲まれた)領域とその両隣のＸマット上の不良である場合、救済させない制約（フライングリダンダンシ制約）を持たせている。
【００７０】
また、イネーブルヒューズなし制約とは、次の制約をいう。ロウ冗長回路（ヒューズセット）として、イネーブルヒューズを省略した構成が知られている。一例として、ロウアドレスの上位ビットＸ１１〜Ｘ１３用にヒューズが存在すると仮定する。これらのヒューズの出力の論理和（ＯＲ）をとることで、これらのヒューズのうちの少なくともいずれかが電界で破壊されたことを判定し、イネーブルヒューズの役割を持たせる。実例として、８通りのアドレスＸ１１〜Ｘ１３の組み合わせ冗長回路が存在する。ただし、冗長ワード線自体がその論理が取られたＸ１１〜Ｘ１３の状態と同一の領域で発生している不良ビットを救済しようとした場合、Ｘ１１〜Ｘ１３はアドレスマッチしてしまっているため、１本もヒューズを破壊しないことになり、イネーブルヒューズの役割が果たせず、救済不可となる。すなわち、冗長ワード線が存在する同一Ｘマット上の不良は救済できないという制約（イネーブル制約）が存在する。
【００７１】
さらに、バンク制約とは、次の制約をいう。例えば、４ＧビットＤＲＡＭ製品において、ロウ冗長回路（ヒューズセット）は、全部で１，０２４本のワード線が救済できるように設けられている。このとき、バンク（５１２Ｍビット）当たり１２８本分のロウ冗長回路が割り当てられることになるため、救済対象のアドレスに対して、バンク領域に関する制約（バンク制約）が課されることになる。
【００７２】
なお、上記特許文献および非特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７３】
１    冗長回路
２−０〜２−（Ｍ−１）    ヒューズセット
３−０〜３−（Ｎ−１）    ヒューズ
４    選択回路
５    ヒューズ選択部
６    アドレス比較部
７    ヒューズセット選択部
１０    半導体装置
１１    メモリセルアレイ
１１Ｒ    冗長メモリセルアレイ
１２    ロウデコーダ
１２Ｒ    冗長ロウデコーダ
１３    センス回路
１３Ｒ    冗長センス回路
１４      カラムデコーダ
１４Ｒ    冗長カラムデコーダ
２１、２２    アドレス端子
２３    アドレスバッファ回路
２４    ロウ冗長アドレス判定回路
２５    カラム冗長アドレス判定回路
３１    コマンド端子
３２    コマンドデコーダ
３３    制御回路
３４    データ入出力部
３５    データ入出力端子
Ａ０〜Ａｎ    アドレス信号
ＡＣＴ    アクティブ信号
ＢＡ    バンクアドレス
ＢＬ    ビット線
／ＣＡＳ    カラムアドレスストローブ信号
ＣＯＬ    カラム信号
／ＣＳ    チップ選択信号
ＤＱ０〜ＤＱｍ    リードデータ／ライトデータ
ＦＥＮ、ＦＮＧ、ＦＸＡ３〜ＦＸＡ１０    ヒューズ
ＩＮＶ１    インバータ素子
ＭＣ    メモリセル
ＮＡＮＤ１    ３入力ＮＡＮＤ素子
ＮＯＲ１    ３入力ＮＯＲ素子
ＮＯＲ２    ２入力ＮＯＲ素子
ＯＲ１    ３入力ＯＲ素子
／ＲＡＳ    ロウアドレスストローブ信号
ＲＢＬ    冗長ビット線
ＲＷＬ    冗長ワード線
／ＷＥ    ライトイネーブル信号
ＷＬ    ワード線
【図１】
2016126806.tif 000003
【図２】
2016126806.tif 000004
【図３】
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【図４】
2016126806.tif 000006
【図５】
2016126806.tif 000007
【図６】
2016126806.tif 000008
【図７】
2016126806.tif 000009
【図８】
2016126806.tif 000010
【図９】
2016126806.tif 000011
【図１０】
2016126806.tif 000012
【図１１】
2016126806.tif 000013
【図１２】
2016126806.tif 000014
【図１３】
2016126806.tif 000015
【図１４】
2016126806.tif 000016
【図１５】
2016126806.tif 000017