(57)【要約】【課題】フィールドリミッティングリング（ＦＬＲ）を有する半導体装置において、ＦＬＲ内の電界集中の抑制と、クリープ現象の発生の抑制を図ることができ、デバイス特性の劣化を抑えることができる半導体装置を提供する。【解決手段】半導体領域２０と、該半導体領域２０に埋め込まれた埋込みゲート領域２６と、半導体領域２０のうち、埋込みゲート領域２６の周りに形成された電界緩和領域１６とを有する半導体装置１０であって、電界緩和領域１６は、１本以上のＦＬＲ１８を有し、半導体領域２０の表面とＦＬＲ１８との間に、高濃度のｐ型不純物領域４２が形成されている。【選択図】図２
2016187006.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域に埋め込まれた埋込み領域と、前記半導体領域のうち、前記埋込み領域の周りに形成された電界緩和領域とを有する半導体装置であって、
前記電界緩和領域は、１本以上のフィールドリミッティングリングを有し、
前記半導体領域の表面と前記フィールドリミッティングリングとの間に、高濃度不純物領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記フィールドリミッティングリングは前記半導体領域に埋め込まれていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体領域は、第１導電型半導体領域と、該第１導電型半導体領域上に形成された第１導電型のエピタキシャル層にて構成され、
前記第１導電型半導体領域と前記エピタキシャル層との接合面を境に、前記第１導電型半導体領域側に第２導電型の前記埋込み領域の下部と第２導電型の前記フィールドリミッティングリングの下部が形成され、
前記接合面を境に、前記エピタキシャル層側に前記埋込み領域の上部と前記フィールドリミッティングリングの上部が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記エピタキシャル層のうち、前記電界緩和領域の不純物濃度は、前記第１導電型半導体領域の不純物濃度よりも高く、
前記高濃度不純物領域の不純物濃度は、前記エピタキシャル層の前記不純物濃度よりも高いことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記埋込み領域の不純物濃度をＮｇ、前記第１導電型半導体領域の不純物濃度をＮｂ、前記エピタキシャル層の前記不純物濃度をＮｅ、前記高濃度不純物領域の不純物濃度をＮｐとしたとき、
Ｎｇ：Ｎｂ＝１：１０-7〜１０-2
Ｎｇ：Ｎｅ＝１：１０-6〜１０-1
Ｎｇ：Ｎｐ＝１：１０0〜１０1
であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記電界緩和領域上に、絶縁層が形成され、
前記絶縁層は、下から順にＳｉＯ2膜、ＳｉＮ膜及びポリイミド膜による３層構造の絶縁層であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記高濃度不純物領域上に、前記絶縁層に形成されたコンタクトホールを介して金属層が接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタやトランジスタ等のパワーデバイス全般に用いられる半導体装置の絶縁構造に関する。
【背景技術】
【０００２】
一般に、サイリスタやトランジスタ等のパワーデバイスは、例えば特許文献１及び２に示すように、オフ動作時の耐圧を向上させるために、ｐ型のゲート領域の周りにフィールドリミッティングリング（以下、ＦＬＲと記す）を形成している。ＦＬＲは、通常、ｎ型半導体領域にｐ型半導体領域をリング状に形成することで構成される例が多い。
【０００３】
ゲート領域とその周りのｎ型半導体領域とでｐｎ接合ができることから、半導体装置のオフ動作によって、ｐｎ接合に逆バイアスが加わると、ＦＬＲ下にも空乏層ができ、ゲート領域下の空乏層とつながる。これにより、ゲート領域下の空乏層が横方向にも延びることになり、その結果、電界集中を緩和することができ、絶縁破壊電圧を高めることができる。
【０００４】
なお、非特許文献１に、ＦＬＲとｎ型半導体領域との接合部分、特に、外側の接合部分における電界集中についての記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１１９０１４号公報
【特許文献２】特開２００３−１５８２５８号公報
【非特許文献】
【０００６】
【非特許文献１】Ｃ．Ｎ．Ｌｉａｏ，Ｆ．Ｔ．Ｃｈｉｅｎ，ａｎｄ  Ｙ．Ｔ．Ｔｓａｉ“Ｐｏｔｅｎｔｉａｌ  ａｎｄ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ａｎａｌｙｓｉｓ  ｏｆ  Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ  ａｎｄ  Ｆｉｅｌｄ  Ｐｌａｔｅ  ｂｙ  Ｄｅｖｉｃｅ  Ｓｉｍｕｌａｔｏｒ”ＰＥＤＳ  ２００７  ｐ．４５１〜４５５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１及び２に示すように、ＦＬＲは、ｎ型半導体領域の表面にｐ型不純物を拡散させて形成されていることから、電界が集中する部分はｎ型半導体領域の表面に現れることになる。通常、ｎ型半導体領域の表面に絶縁層を形成しているため、ｐ型のＦＬＲとｎ型半導体領域と絶縁層との三重点で電界が集中することになる。ｎ型半導体領域の表面において電界が集中する部分が存在すると、ｎ型半導体領域上に形成される各種回路に影響を及ぼし、動作が不安定になるおそれがある。
【０００８】
一方、半導体装置でのスイッチング動作により、半導体領域の表面に電荷が蓄積し、電圧が時間的に変動する、いわゆるクリープ現象が生じ、デバイス特性の劣化を引き起こす場合がある。そのため、クリープ現象も考慮したデバイス設計が望ましい。
【０００９】
本発明はこのような課題を考慮してなされたものであり、ＦＬＲを有する半導体装置において、ＦＬＲ内の電界の集中と、クリープ現象の発生の抑制を図ることができ、デバイス特性の劣化を抑えることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］  本発明に係る半導体装置は、半導体領域と、前記半導体領域に埋め込まれた埋込み領域と、前記半導体領域のうち、前記埋込み領域の周りに形成された電界緩和領域とを有する半導体装置であって、前記電界緩和領域は、１本以上のフィールドリミッティングリング（以下、ＦＬＲと記す）を有し、前記半導体領域の表面と前記ＦＬＲとの間に、高濃度不純物領域が形成されていることを特徴とする。
【００１１】
［２］  本発明において、前記ＦＬＲは前記半導体領域に埋め込まれていることが好ましい。
【００１２】
［３］  この場合、前記半導体領域は、第１導電型半導体領域と、該第１導電型半導体領域上に形成された第１導電型のエピタキシャル層にて構成され、前記第１導電型半導体領域と前記エピタキシャル層との接合面を境に、前記第１導電型半導体領域側に前記埋込み領域の下部と第２導電型の前記ＦＬＲの下部が形成され、前記接合面を境に、前記エピタキシャル層側に前記埋込み領域の上部と前記ＦＬＲの上部が形成されていてもよい。
【００１３】
［４］  さらに、前記エピタキシャル層のうち、前記電界緩和領域の不純物濃度は、前記第１導電型半導体領域の不純物濃度よりも高く、前記高濃度不純物領域の不純物濃度は、前記エピタキシャル層の前記不純物濃度よりも高いことが好ましい。
【００１４】
［５］  この場合、前記埋込み領域の不純物濃度をＮｇ、前記第１導電型半導体領域の不純物濃度をＮｂ、前記エピタキシャル層の前記不純物濃度をＮｅ、前記高濃度不純物領域の不純物濃度をＮｐとしたとき、
Ｎｇ：Ｎｂ＝１：１０-7〜１０-2
Ｎｇ：Ｎｅ＝１：１０-6〜１０-1
Ｎｇ：Ｎｐ＝１：１０0〜１０1
であることが好ましい。
【００１５】
［６］  本発明において、前記電界緩和領域上に、絶縁層が形成され、前記絶縁層は、下から順にＳｉＯ2膜、ＳｉＮ膜及びポリイミド膜による３層構造の絶縁層であることが好ましい。
【００１６】
［７］  この場合、前記高濃度不純物領域に、前記絶縁層に形成されたコンタクトホールを介して金属層が接続されていることが好ましい。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、ＦＬＲを有する半導体装置において、ＦＬＲ内の電界集中の抑制と、クリープ現象の発生の抑制を図ることができ、デバイス特性の劣化を抑えることができる。
【図面の簡単な説明】
【００１８】
【図１】本実施の形態に係る半導体装置を上面から見て示す図である。
【図２】図１におけるＩＩ−ＩＩ線上の断面図である。
【図３】図３Ａは比較例に係る半導体装置の半導体領域の表面、特に、電界緩和領域の表面での電界強度の位置による大小の変化を示す特性図であり、図３Ｂは比較例に係る半導体装置の電界緩和領域の構造を示す断面図である。
【図４】図４Ａは実施例における電界緩和領域の表面並びにエピタキシャル層と半導体基板との境界での電界の位置による大小の変化を示す特性図であり、図４Ｂは実施例に係る半導体装置の電界緩和領域の構造を示す断面図である。
【図５】半導体装置の変形例を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る半導体装置を例えば埋め込みゲート型静電誘導型サイリスタに適用した実施の形態例を図１〜図５を参照しながら説明する。なお、本明細書において数値範囲を示す「〜」は、その前後に記載される数値を下限値及び上限値として含む意味として使用される。
【００２０】
本実施の形態に係る半導体装置１０は、図１に示すように、例えば上面から見た外形がほぼトラック形状とされ、中央部分に、ほぼ矩形状とされた素子領域１２が配置され、最外周の部分にチャネルストップリング（以下、ＣＳＲ１４と記す）が配置されている。また、素子領域１２の周囲、すなわち、素子領域１２とＣＳＲ１４の間に、電界集中を緩和するための電界緩和領域１６（網掛けにて示した領域）が配置されている。図１では、電界緩和領域１６に、１本以上のフィールドリミッティングリング（以下、ＦＬＲ１８と記す）を形成した例を示す。なお、電界緩和領域１６には、素子耐圧に比例して５本〜２０本のＦＬＲ１８が形成される。
【００２１】
半導体装置１０は、図２に示すように、半導体領域２０と、該半導体領域２０の一方の表面側に形成されたｎ型の高い不純物濃度のカソード領域２２と、半導体領域２０の他方の表面側に形成されたｐ型のアノード領域２４と、半導体領域２０のうち、カソード領域２２寄りの位置に形成されたｐ型の複数の埋込みゲート領域２６とを有する。
【００２２】
半導体領域２０は、半導体基板２８のｎ型半導体領域３０と、該ｎ型半導体領域３０上に形成されたｎ型のエピタキシャル層３２とを有する。
【００２３】
半導体装置１０は、さらに、半導体領域２０の一方の表面のうち、カソード領域２２に対応した部分にカソード電極３４が形成され、半導体領域２０の他方の表面のうち、アノード領域２４に対応した部分にアノード電極３６が形成されている。複数の埋込みゲート領域２６は、ゲート電極（シンボル「Ｇ」で示す）に電気的に接続されている。隣接する埋込みゲート領域２６間の領域がチャネル領域３８を構成している。
【００２４】
すなわち、本実施の形態に係る半導体装置１０は、上記半導体領域２０と、半導体領域２０に埋め込まれたｐ型の埋込みゲート領域２６と、半導体領域２０のうち、埋込みゲート領域２６の周りに形成されたｐ型のＦＬＲ１８とを有する。そして、本実施の形態において、ＦＬＲ１８は半導体領域２０に埋め込まれている。
【００２５】
半導体基板２８のｎ型半導体領域３０とエピタキシャル層３２との接合面４０を境に、ｎ型半導体領域３０側に埋込みゲート領域２６の下部とＦＬＲ１８の下部が形成され、上記接合面４０を境に、エピタキシャル層３２側に埋込みゲート領域２６の上部とＦＬＲ１８の上部が形成されている。
【００２６】
従って、埋込みゲート領域２６並びにＦＬＲ１８とその周りの半導体領域２０とでそれぞれｐｎ接合ができることから、半導体装置１０のオフ動作によって、ｐｎ接合に逆バイアスが加わると、ＦＬＲ１８下にも空乏層ができ、埋込みゲート領域２６下の空乏層とつながる。これにより、埋込みゲート領域２６下の空乏層が横方向にも延びることになり、その結果、電界集中を緩和することができ、絶縁破壊電圧を高めることができる。
【００２７】
また、本実施の形態において、エピタキシャル層３２のうち、少なくとも電界緩和領域１６に対応する部分の不純物濃度は、ｎ型半導体領域３０の不純物濃度と同じでもよいが、高いことが好ましい。エピタキシャル層３２の上記不純物濃度をｎ型半導体領域３０の不純物濃度よりも高くすることで、半導体基板２８の下部への空乏層の広がりは進むが、ｎ型半導体領域３０より高濃度なｎ型不純物の効果により、エピタキシャル層３２の表面への空乏層の広がりが抑えられ、電界の変動が半導体装置１０の表面側に伝わることを抑制することができる。
【００２８】
さらに、本実施の形態では、半導体領域２０の表面からＦＬＲ１８にかけて、高濃度のｐ型不純物領域４２が形成されている。
【００２９】
ここで、埋込みゲート領域２６の不純物濃度をＮｇ、半導体基板２８の不純物濃度をＮｂ、エピタキシャル層３２のうち、電界緩和領域１６に対応する部分の不純物濃度をＮｅ、ｐ型不純物領域４２の不純物濃度をＮｐとしたとき、
Ｎｇ：Ｎｂ＝１：１０-7〜１０-2
Ｎｇ：Ｎｅ＝１：１０-6〜１０-1
Ｎｇ：Ｎｐ＝１：１０0〜１０1
であることが好ましい。例えば埋込みゲート領域２６の不純物濃度Ｎｇを１０18ｃｍ-3としたとき、半導体基板２８の不純物濃度Ｎｂとして例えば１０13ｃｍ-3、エピタキシャル層３２の上記不純物濃度Ｎｅとして例えば１０15ｃｍ-3、ｐ型不純物領域４２の不純物濃度Ｎｐとして例えば１０19ｃｍ-3が挙げられる。
【００３０】
さらに、ＦＬＲ１８上には、絶縁層が形成される。絶縁層として、下から順にＳｉＯ2膜、ＳｉＮ膜及びポリイミド膜による３層構造の絶縁層４４を形成することが好ましい。水分や汚れを透過しにくくすることができる。
【００３１】
通常、ＦＬＲ１８上に絶縁層を形成した場合、半導体装置１０でのスイッチング動作により、半導体領域２０の表面に電荷が蓄積し、電圧が時間的に変動する、いわゆるクリープ現象が生じ、デバイス特性の劣化を引き起こすおそれがある。
【００３２】
しかし、本実施の形態では、半導体領域２０の表面からＦＬＲ１８にかけて、高濃度のｐ型不純物領域４２を形成するようにしている。これにより、ｐ型不純物領域４２を通じて電荷を逃がすことができ、クリープ現象の発生を回避することができる。
【００３３】
すなわち、本実施の形態においては、ＦＬＲ１８を有する半導体装置１０において、ＦＬＲ１８内の電界集中の抑制と、クリープ現象の発生の抑制を図ることができ、デバイス特性の劣化を抑えることができる。
【００３４】
もちろん、半導体領域２０の一方の表面側であって、ＦＬＲ１８と対応する箇所に金属膜４６を形成し、さらに、金属膜４６をコンタクトホール４８を介してｐ型不純物領域４２に接続するようにしてもよい。これにより、ｐ型不純物領域４２及び金属膜４６を通じて電荷を逃がすことができ、クリープ現象の発生を回避することができる。
【００３５】
ここで、実施例と比較例の電界緩和作用の違いを図３Ａ〜図４Ｂを参照しながら説明する。説明を簡単にするために、電界緩和領域１６に１本のＦＬＲ１８を形成した場合について説明する。
【００３６】
図３Ａは、比較例に係る半導体装置１００（図３Ｂ参照）の半導体領域２０の表面、特に、電界緩和領域１６の表面での電界強度の位置による大小の変化を示す特性図であり、図３Ｂは、比較例に係る半導体装置１００の電界緩和領域１６の構造を示す断面図である。
【００３７】
同様に、図４Ａは、実施例における電界緩和領域１６の表面並びにエピタキシャル層３２と半導体基板２８との境界での電界の位置による大小の変化を示す特性図である。図４Ｂは実施例における電界緩和領域１６の構造を示す断面図である。図４Ａにおいて破線Ｌ１で示す特性が電界緩和領域１６の表面での電界の位置による大小の変化を示し、実線Ｌ２で示す特性がエピタキシャル層３２と半導体基板２８との境界での電界の位置による大小の変化を示す。
【００３８】
先ず、比較例に係る半導体装置１００は、図３Ｂに示すように、電界緩和領域１６における半導体領域２０の表面に１本のＦＬＲ１８を形成した構成を有する。そして、ゲート電極５０にマイナス電圧を印加して、半導体装置１００をオフ動作させると、ゲート領域５２とその周りの半導体領域２０とのｐｎ接合に逆バイアスが加わり、ＦＬＲ１８下にも空乏層５４ができ、ゲート領域５２下の空乏層５４とつながる。これにより、ゲート領域５２下の空乏層５４が最外周のチャネルストップリング１４に向かって横方向にも延びることになる。
【００３９】
空乏層５４が広がることによって、半導体領域２０の表面のうち、ゲート領域５２と半導体領域２０との接合部分並びにＦＬＲ１８と半導体領域２０との接合部分、特に、それぞれの外側の接合部分Ｐａ及びＰｂにおいて電界が集中することになる。この場合、図３Ａに示すように、ゲート領域５２と半導体領域２０との接合部分Ｐａでの電界強度Ｅｍが最も高く、例えばチャネルストップリング１４（位置Ｐｃ）での電界強度Ｅｓよりも大きくなり、限界電界強度Ｅｃｒに近づくことになる。
【００４０】
一方、実施例に係る半導体装置１０は、図４Ｂに示すように、ＦＬＲ１８が半導体領域２０に埋め込まれていることから、半導体基板２８とエピタキシャル層３２との境界部分では、ゲート領域５２と半導体領域２０との接合部分のうち、外側の接合部分Ｐ１、並びにＦＬＲ１８と半導体領域２０との接合部分のうち、外側の接合部分Ｐ２において電界が集中することになる。この場合、従来のような三重点で電界が集中するということがなく、外側の接合部分Ｐ１及びＰ２の面において電界が集中することになり、電界集中を分散化することができる。これは、図４Ａの実線Ｌ２からもわかるように、チャネルストップリング１４における半導体領域２０の表面の位置Ｐｃでの電界強度Ｅｓを除けば、ゲート領域５２と半導体領域２０との接合部分Ｐ１での電界強度Ｅｍが最も高いが、比較例よりも低くなっている。
【００４１】
半導体領域２０の表面では、ゲート取出し領域５６と半導体領域２０との接合部分のうち、外側の接合部分Ｐａ、並びにｐ型不純物領域４２と半導体領域２０との接合部分のうち、外側の接合部分Ｐｂにおいて電界が集中することになる。実施例では、エピタキシャル層３２のうち、電界緩和領域１６の不純物濃度をｎ型半導体領域３０の不純物濃度よりも高くしていることから、エピタキシャル層３２の表面、すなわち、半導体領域２０の表面への空乏層５４の広がりが抑えられ、半導体領域２０の表面での電界集中が抑えられる。従って、図４Ａの破線Ｌ１に示すように、半導体領域２０の表面での電界は、半導体基板２８とエピタキシャル層３２との境界部分での電界よりも全体的に低くなる。
【００４２】
このように、実施例に係る半導体装置１０では、電界緩和領域１６での電界の集中を比較例よりも大幅に緩和できていることがわかる。
【００４３】
なお、上述の例では、ＦＬＲ１８と対応する箇所に金属膜４６を形成するようにしたが、ｐ型不純物領域４２を通じて電荷を逃がすことができるため、例えば図５に示す変形例に係る半導体装置１０ａのように、金属膜４６の形成を省略してもよい。
【００４４】
上述した例は、カソード領域２２、アノード領域２４及び埋込みゲート領域２６を有する静電誘導型サイリスタに適用した例を示したが、その他、縦型パワーＭＯＳＦＥＴ等にも適用することができる。この場合、ｎ型のカソード領域２２に代えてｎ型のソース領域とし、ｐ型のアノード領域２４に代えてｎ型のドレイン領域にすればよい。
【００４５】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、ＳｉＣやＧａＮ等、化合物半導体素材での適用等、種々の構成を採り得ることはもちろんである。
【符号の説明】
【００４６】
１０…半導体装置                          １２…素子領域
１４…ＣＳＲ（チャネルストップリング）
１６…電界緩和領域
１８…ＦＬＲ（フィールドリミッティングリング）
２０…半導体領域                          ２２…カソード領域
２４…アノード領域                        ２６…埋込みゲート領域
２８…半導体基板                          ３０…ｎ型半導体領域
３２…エピタキシャル層                    ３４…カソード電極
３６…アノード電極                        ３８…チャネル領域
４０…接合面                              ４２…ｐ型不純物領域
４４…絶縁層（３層構造）                  ４６…金属膜
４８…コンタクトホール                    ５４…空乏層
【図１】
2016187006.tif 000003
【図２】
2016187006.tif 000004
【図３】
2016187006.tif 000005
【図４】
2016187006.tif 000006
【図５】
2016187006.tif 000007