(57)【要約】【課題】縦型ＭＩＳＦＥＴの提供【解決手段】Ｓｉ基板１上に一部に導電膜３が埋め込まれた絶縁膜２が設けられ、絶縁膜２上に絶縁膜（４、６）により絶縁分離されたＳｉ層（第１の半導体層）５が選択的に設けられ、Ｓｉ層５上に幅が狭い第２領域８ｂを幅が広い第１領域８ａ及び第３領域８ｃで上下に挟んだ３段構造のＳｉ層（第２の半導体層）８が設けられ、第２領域８ｂの側面にゲート酸化膜１０を介して一部に横方向配線を有する包囲型ゲート電極９が設けられ、第１領域８ａ及びＳｉ層５にソース領域（１１、１２）が設けられ、第３領域８ｃにドレイン領域（１３、１４）が設けられ、第２領域８ｂにチャネル領域が設けられ、ソース領域１１が設けられたＳｉ層５の下面に導電膜（下層配線）３が接続され、ドレイン領域１４が設けられた第３領域８ｃと包囲型ゲート電極９に上層配線２１が接続されている縦型ＭＩＳＦＥＴ。【選択図】図２
2016122678.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第１の半導体層と、前記第１の半導体層上に選択的に設けられた、幅の狭い第２領域が、相対する幅の広い第１領域及び第３領域により上下に挟まれた３段構造からなる第２の半導体層と、前記第２の半導体層の前記第２領域の全側面にゲート絶縁膜を介して、前記第２の半導体層の前記第１領域及び前記第３領域間に埋め込まれ、一部が横（水平）方向に延在した包囲型ゲート電極と、前記第１の半導体層及び前記第２の半導体層の前記第１領域に設けられたソース領域（あるいはドレイン領域）と、前記第２の半導体層の前記第３領域に設けられたドレイン領域（あるいはソース領域）と、前記第２の半導体層の前記第２領域に設けられたチャネル領域と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域に配設された配線体と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを備えてなることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層は前記第２の半導体層の前記第１領域及び前記第３領域より幅が広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層の前記第１領域及び前記第３領域は等しい幅を有していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の半導体層の前記第１領域の上面及び前記第３領域の下面の外周からの長さを一致させて前記第２の半導体層の前記第２領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の半導体層及び前記第２の半導体層の前記第１領域に設けられたソース領域（あるいはドレイン領域）への接続は前記第１の半導体層の下面に設けられた配線体によりなされ、前記第２の半導体層の前記第３領域に設けられたドレイン領域（あるいはソース領域）への接続は前記第２の半導体層の前記第３領域の上面に設けられた配線体によりなされ、前記包囲型ゲート電極への接続は前記包囲型ゲート電極の上面あるいは下面に設けられた配線体によりなされていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板上に絶縁膜を介して選択的に設けられた第１の半導体層において、前記第１の半導体層上に第１の絶縁膜、導電膜及び前記第１の絶縁膜と同じ材料からなる第２の絶縁膜を順次積層する工程と、選択的に開孔したフォトレジストをマスク層として、前記第２の絶縁膜、前記導電膜及び前記第１の絶縁膜を順次異方性ドライエッチングして前記第１の半導体層の一部表面を露出する第１の開孔部を形成する工程と、前記第１の開孔部を介して前記第２の絶縁膜及び前記第１の絶縁膜を横方向に等方性ドライエッチングし、前記第１の開孔部を３段構造の第２の開孔部に変換する工程と、前記フォトレジストを除去して後、前記第２の開孔部を埋めるように前記第１の半導体層からエピタキシャル成長させ、３段構造の第２の半導体層を形成したことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の半導体層上に選択的に設けられた前記３段構造の第２の半導体層において、幅の広い領域間で、幅の狭い領域の全側面にゲート絶縁膜を介して包囲型ゲート電極を埋め込む工程と、前記包囲型ゲート電極の側面から横（水平）方向に選択気相成長導電膜を形成する工程と、前記選択気相成長導電膜を選択的にパターニング形成し、配線部を有する包囲型ゲート電極を形成したことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積な縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３４は本出願人により以前に出願された従来の半導体装置の模式側断面図で、シリコン基板を使用し、選択的３段階エピタキシャル成長法（ＳＴＥ）により形成した横（水平）方向エピタキシャルシリコン層及び縦（垂直）方向エピタキシャルシリコン層からなるＳＯＩ基板に形成した縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２はＳＯＩ用兼素子分離領域のシリコン酸化膜、５３はｐ型の横（水平）方向エピタキシャルシリコン層、５４は素子分離領域形成用の埋め込み絶縁膜、５５はシリコン酸化膜、５６はシリコン窒化膜、５７はｐ型の縦（垂直）方向エピタキシャルシリコン層、５８はｎ＋型ソース領域、５９はｎ型ドレイン領域、６０はｎ＋型ドレイン領域、６１はゲート酸化膜、６２はゲート電極、６３はゲート電極配線形成用のマスク層、６４は燐珪酸ガラス（ＰＳＧ）膜、６５はシリコン窒化膜、６６はシリコン酸化膜、６７はエッチングストッパー膜、６８はバリアメタル、６９は導電プラグ、７０は層間絶縁膜、７１はバリアメタル、７２はＣｕ配線、７３はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板５１上にシリコン酸化膜５２を介して、ｐ型の横（水平）方向エピタキシャルシリコン層５３が設けられ、このｐ型の横方向エピタキシャルシリコン層５３は素子分離領域形成用の埋め込み絶縁膜５４及びＳＯＩ用兼素子分離領域のシリコン酸化膜５２により、島状に絶縁分離されている。この絶縁分離されたｐ型の横方向エピタキシャルシリコン層５３上に選択的にｐ型の縦（垂直）方向エピタキシャルシリコン層５７が設けられ、このｐ型の縦方向エピタキシャルシリコン層５７の上部にはｎ＋型ドレイン領域６０及びｎ型ドレイン領域５９が設けられ、ｐ型の横方向エピタキシャルシリコン層５３全体及びｐ型の縦方向エピタキシャルシリコン層５７の下部にはｎ＋型ソース領域５８が設けられ、ｐ型の縦方向エピタキシャルシリコン層５７の側面にはゲート酸化膜６１を介してゲート電極６２が設けられ、ｎ＋型ドレイン領域６０、ｎ＋型ソース領域５８及びゲート電極６２には、それぞれバリアメタル６８を有する導電プラグ６９を介してバリアメタル７１を有するＣｕ配線７２が接続されているＳＯＩ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
したがって、貼り合わせＳＯＩ構造の半導体基板（シリコンウエハーコストが高い）を使用することなく、あるいはＳＩＭＯＸ法により形成したＳＯＩ構造の半導体基板（プロセス時間の増大によるコスト高）を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をＳＯＩ基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能であった。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができた。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることが可能であった。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することも可能であった。
しかしチャネル領域に対向する領域のみにゲート電極を形成できなかったため、比較的浮遊容量が大きかったので、高速化が難しかった。
また柱状構造の縦方向エピタキシャル半導体層にチャネル領域、ドレイン領域及びソース領域（ソース領域の一部は延在して横方向エピタキシャル半導体層にも形成）を形成するため、縦方向エピタキシャル半導体層の幅を狭く形成すればドレイン領域の抵抗が増大すること及びドレイン領域に接続する配線体のコンタクト抵抗が増大することから高速化に難があったこと、逆に縦方向エピタキシャル半導体層を完全空乏化させる範囲で、幅を広げれば、キャリアの散乱が大きくなり、移動度が低下するため、やはり高速化が難しかったこと等より、現状においても高速化が難しく、さらに高集積化させた場合、さらなる高速化に対応できる技術が見当たらなかったことである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ほぼチャネル領域のすべてに対向して、微細な包囲構造のゲート電極およびゲート電極配線を形成できなかったため、浮遊容量を低減できなかったこと。
（２）ドレイン領域（あるいはソース領域）の抵抗を低減した完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
（３）ドレイン領域（あるいはソース領域）への配線体のコンタクト抵抗を低減した完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
（４）キャリア（電子）の散乱が極めて小さく、移動度を向上させた完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、微細なＳＯＩ構造の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び低電力化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第１の半導体層と、前記第１の半導体層上に選択的に設けられた、幅の狭い第２領域が、相対する幅の広い第１領域及び第３領域により上下に挟まれた３段構造からなる第２の半導体層と、前記第２の半導体層の前記第２領域の全側面にゲート絶縁膜を介して、前記第２の半導体層の前記第１領域及び前記第３領域間に埋め込まれ、一部が横（水平）方向に延在した包囲型ゲート電極と、前記第１の半導体層及び前記第２の半導体層の前記第１領域に設けられたソース領域（あるいはドレイン領域）と、前記第２の半導体層の前記第３領域に設けられたドレイン領域（あるいはソース領域）と、前記第２の半導体層の前記第２領域に設けられたチャネル領域と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域に配設された配線体と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを備えてなる本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、貼り合わせＳＯＩ構造の半導体基板あるいはＳＩＭＯＸ法により形成したＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横(水平)方向エピタキシャル半導体層（第１の半導体層）及び幅の狭い第２領域を、幅の広い第１領域及び第３領域で上下に挟んだ３段構造の縦（垂直）方向エピタキシャル半導体層（第２の半導体層）をＳＯＩ基板とし、３段構造の第２の半導体層の第２領域の側面にゲート酸化膜を介して、第２の半導体層の第１領域及び第２の半導体層の第３領域間に埋め込まれ、一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極を形成し、３段構造の第２の半導体層の第１領域及び第１の半導体層にソース領域を形成し、３段構造の第２の半導体層の第３領域にドレイン領域を形成し、３段構造の第２の半導体層の第２領域にチャネル領域を形成したＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを構成できるため、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また３段構造の第２の半導体層の第２領域に極薄のチャネル領域を形成できることにより、キャリアの散乱を抑制し、移動度を向上できることによる高速化が可能である。
また３段構造の第２の半導体層の第２領域の全周囲に形成したチャネル領域のみに対向して微細な包囲型ゲート電極を形成でき、且つ包囲型ゲート電極に側面接続したゲート電極配線を形成できるため、浮遊容量を大幅に低減できることによる高速化が可能である。
また幅の広いドレイン領域あるいはソース領域に配線体を形成できるため、コンタクト抵抗を低減できることによる高速化が可能である。
また幅の広いドレイン領域の直上あるいは幅の広いソース領域直下に配線体を形成できるため、配線体の自由度を向上させることができることによる高集積化が可能である。
また３段構造の第２の半導体層を自己整合して形成できるため、微細化及びプロセスの簡略化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良い第２の半導体層の第２領域の成長膜厚（実際にはあらかじめ形成される導電膜の膜厚に依存）及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また第１の半導体層上に形成する３段構造の第２の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、包囲型ゲート電極及びゲート電極配線等)を微細に形成することもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またドレイン領域を、厚膜形成の第２の半導体層の第３領域に形成したり、いわゆるメタルソースドレイン領域で形成したり、第３領域の一部に低抵抗の導電膜を埋め込み形成したり、して抵抗の低減化をはかり、より高速化を可能にすることもできる。
また包囲型ゲート電極及びゲート電極配線への接続を下層配線から取ることも可能で、配線の自由度を増すことができるため、より高集積化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体装置を得ることができる。
本発明者は当該技術を極薄チャネルと埋設包囲型ゲート電極を有する絶縁膜上の縦型のＭＩＳ電界効果トランジスタ（Ｖｅｒｔｉｃａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｔｈｉｎ  Ｃｈａｎｎｅｌ  ａｎｄ  Ｂｕｒｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）と命名し、以後この技術をＶＥＭＴＣＢＵＳＵＧ（ベントシーバザッグ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２１】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２２】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２３】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２４】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２５】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２６】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２７】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２８】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２９】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３０】本発明の半導体装置における第２の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３１】本発明の半導体装置における第３の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３２】本発明の半導体装置における第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３３】本発明の半導体装置における第５の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３４】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなるＳｉ基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャルＳｉ層の選択成長による第１及び第２の半導体層の形成。
（２）同材料の絶縁膜の等方性ドライエッチングを利用した自己整合の３段構造の開孔部形成。
（３）第１の半導体層上に形成した３段構造の開孔部に選択成長した縦（垂直）方向エピタキシャルＳｉ層による自己整合の３段構造の第２の半導体層の形成。
（４）庇構造を有する３段構造の第２の半導体層の第２領域側面へのゲート絶縁膜を介する包囲型ゲート電極の埋め込み形成。
（５）３段構造の第２の半導体層に自己整合した第３領域、第１領域及び第１の半導体層へのソース領域あるいはドレイン領域の形成。
（６）埋め込み包囲型ゲート電極の側面から横（水平）方向に延在されたゲート電極配線の形成。
等の技術を使用し、
半導体基板上に絶縁膜が設けられ、絶縁膜上に第１の半導体層が選択的に設けられ、第１の半導体層上に、幅の狭い第２領域が、相対する幅の広い第１領域及び第３領域により上下に挟まれた３段構造からなる第２の半導体層が選択的に設けられ、第２の半導体層の第２領域の全側面にゲート絶縁膜を介して、第２の半導体層の第１領域及び第３領域間に埋め込まれ、一部が横（水平）方向に延在した包囲型ゲート電極が設けられ、第１の半導体層及び第２の半導体層の第１領域にソース領域（あるいはドレイン領域）が設けられ、第２の半導体層の第３領域にドレイン領域（あるいはソース領域）が設けられ、第２の半導体層の第２領域にチャネル領域が設けられ、包囲型ゲート電極、ソース領域及びドレイン領域にそれぞれ配線体が配設されている縦型（垂直方向動作）のＭＩＳ電界効果トランジスタからなる半導体装置を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２９は本発明の半導体装置における第１の実施例で、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図）、図３は模式側断面図（ｑ−ｑ矢視断面図）、図４〜図２２は第１の製造方法の工程断面図、図２３〜図２９は第２の製造方法の工程断面図の一部である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、極薄チャネルと埋設包囲型ゲート電極を有するＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタ（ＶＥＭＴＣＢＵＳＵＧ）を含む半導体集積回路の一部を示しており、１は１０１６ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は１００ｎｍ程度の導電膜（ＷＳｉ、下層配線）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）、６は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、７は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、８は１０１７ｃｍ−３程度の３段構造のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）、８ａは８０ｎｍ程度の３段構造のＳｉ層（第２の半導体層）の第１領域（ソース領域形成箇所）、８ｂは４０ｎｍ程度の３段構造のＳｉ層（第２の半導体層）の第２領域（チャネル領域形成箇所）、８ｃは８０ｎｍ程度の３段構造のＳｉ層（第２の半導体層）の第３領域（ドレイン領域形成箇所）、９は一部にゲート電極配線（４０ｎｍ程度）を有する包囲型ゲート電極（３０ｎｍ程度）、９ａは包囲型ゲート電極部（３０ｎｍ程度）、９ｂは側面接続ゲート電極配線部（３０ｎｍ〜４０ｎｍ程度）、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１は１０２０ｃｍ−３程度のｎ＋型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１５は５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１においては、極薄チャネルと埋設包囲型ゲート電極を有するＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタの模式平面図が示されており、中央の破線の長方形で描かれた３段構造のＳｉ層（第２の半導体層）の第２領域（チャネル領域形成箇所）８ｂの外側に、同じ大きさからなる、かどが丸められた形状の長方形で描かれた３段構造のＳｉ層（第２の半導体層）の第１領域（ソース領域形成箇所、下部に存在）８ａ及び第３領域（ドレイン領域形成箇所、上部に存在）８ｃが設けられ、さらに外側には、長方形で描かれたＳｉ層（第１の半導体層、延在したソース領域形成箇所）５が設けられ、３段構造のＳｉ層（第２の半導体層）の第３領域（ドレイン領域形成箇所、上部に存在）８ｃと３段構造のＳｉ層（第２の半導体層）の第１領域（ソース領域形成箇所、下部に存在）８ａ間には埋め込まれ、一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極９が設けられ、３段構造のＳｉ層（第２の半導体層）の第３領域（ドレイン領域形成箇所、上部に存在）８ｃと一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極９には上部からＣｕ配線２１がそれぞれ接続され、Ｓｉ層（第１の半導体層、延在したソース領域形成箇所）５には下部から導電膜（ＷＳｉ、下層配線）３が接続されている。
【００１２】
図２（ｐ−ｐ矢視断面図）においては、ｐ型のシリコン基板1上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部には導電膜（ＷＳｉ、下層配線）３が平坦に埋め込まれ、シリコン酸化膜（ＳｉＯ２）２及び導電膜（ＷＳｉ、下層配線）３上には、底部の一部を導電膜（ＷＳｉ、下層配線）３に接してｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）５が選択的に設けられ、Ｓｉ層（第１の半導体層）５はシリコン窒化膜（Ｓｉ３Ｎ４）４及び埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）６により島状に絶縁分離されている。Ｓｉ層（第１の半導体層）５上には幅の狭い第２領域８ｂを、幅の広い第１領域８ａ及び第３領域８ｃで上下に挟んだ３段構造のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）８が選択的に設けられ、Ｓｉ層（第２の半導体層）８の第２領域８ｂの側面にはゲート酸化膜（ＳｉＯ２）１０を介して、Ｓｉ層（第２の半導体層）８の第１領域８ａ及びＳｉ層（第２の半導体層）８の第３領域８ｃ間に埋め込まれ、一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極９が設けられ、Ｓｉ層（第２の半導体層）８の第１領域８ａにはｎ＋型及びｎ型ソース領域（１１、１２）が設けられ、延在してＳｉ層（第１の半導体層）５にはｎ＋型ソース１１領域が設けられ、Ｓｉ層（第２の半導体層）８の第３領域８ｃにはｎ＋型及びｎ型ドレイン領域（１３、１４）が設けられ、Ｓｉ層（第２の半導体層）８の第２領域８ｂにはチャネル領域が形成され、ｎ＋型ソース領域１１が設けられたＳｉ層（第１の半導体層）５の下面には導電膜（ＷＳｉ、下層配線）３が接続され、ｎ＋型ドレイン領域１４が設けられたＳｉ層（第２の半導体層）８の第３領域８ｃと一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極９の上面にはそれぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＳＯＩ構造の極薄チャネルを有する縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。（実際にはソースドレイン領域は若干Ｓｉ層（第２の半導体層）８の第２領域８ｂに拡散している。）
【００１３】
図３（ｑ−ｑ矢視断面図）においては、ｐ型のシリコン基板1上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部には導電膜（ＷＳｉ、下層配線）３が平坦に埋め込まれ、シリコン酸化膜（ＳｉＯ２）２及び導電膜（ＷＳｉ、下層配線）３上には、底部の一部を導電膜（ＷＳｉ、下層配線）３に接してｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）５が選択的に設けられ、Ｓｉ層（第１の半導体層）５はシリコン窒化膜（Ｓｉ３Ｎ４）４により島状に絶縁分離されている。Ｓｉ層（第１の半導体層）５上には幅の狭い第２領域８ｂを、幅の広い第１領域８ａ及び第３領域８ｃで上下に挟んだ３段構造のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）８が選択的に設けられ、Ｓｉ層（第２の半導体層）８の第２領域８ｂの側面にはゲート酸化膜（ＳｉＯ２）１０を介して、Ｓｉ層（第２の半導体層）８の第１領域８ａ及びＳｉ層（第２の半導体層）８の第３領域８ｃ間に埋め込まれた包囲型ゲート電極９が設けられ、Ｓｉ層（第２の半導体層）８の第１領域８ａにはｎ＋型及びｎ型ソース領域（１１、１２）が設けられ、Ｓｉ層（第１の半導体層）５にはｎ＋型ソース領域１１が設けられ、Ｓｉ層（第２の半導体層）８の第３領域８ｃにはｎ＋型及びｎ型ドレイン領域（１３、１４）が設けられ、Ｓｉ層（第２の半導体層）８の第２領域８ｂにはチャネル領域が形成され、ｎ＋型ソース領域１１が設けられたＳｉ層（第１の半導体層）５の下面には導電膜（ＷＳｉ、下層配線）３が接続され、ｎ＋型ドレイン領域１４が設けられたＳｉ層（第２の半導体層）８の第３領域８ｃの上面にはバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＳＯＩ構造の極薄チャネル（ｑ−ｑ矢視断面図においては、チャネル幅を稼ぐために幅広く描かれている）を有する縦型(垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。（実際にはソースドレイン領域は若干Ｓｉ層（第２の半導体層）８の第２領域８ｂに拡散している。）
【００１４】
したがって、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横(水平)方向エピタキシャル半導体層（第１の半導体層）及び幅の狭い第２領域を、幅の広い第１領域及び第３領域で上下に挟んだ３段構造の縦（垂直）方向エピタキシャル半導体層（第２の半導体層）をＳＯＩ基板とし、３段構造の第２の半導体層の第２領域の側面にゲート酸化膜を介して、第２の半導体層の第１領域及び第２の半導体層の第３領域間に埋め込まれ、一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極を形成し、３段構造の第２の半導体層の第１領域及び第１の半導体層にソース領域を形成し、３段構造の第２の半導体層の第３領域にドレイン領域を形成し、３段構造の第２の半導体層の第２領域にチャネル領域を形成したＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを構成できるため、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また３段構造の第２の半導体層の第２領域に極薄のチャネル領域を形成できることにより、キャリアの散乱を抑制し、移動度を向上できることによる高速化が可能である。
また３段構造の第２の半導体層の第２領域の全周囲に形成したチャネル領域のみに対向して微細な包囲型ゲート電極を形成でき、且つ包囲型ゲート電極に側面接続したゲート電極配線を形成できるため、浮遊容量を大幅に低減できることによる高速化が可能である。
また幅の広いドレイン領域あるいはソース領域に配線体を形成できるため、コンタクト抵抗を低減できることによる高速化が可能である。
また幅の広いドレイン領域の直上あるいは幅の広いソース領域直下に配線体を形成できるため、配線体の自由度を向上させることができることによる高集積化が可能である。
また３段構造の第２の半導体層を自己整合して形成できるため、微細化及びプロセスの簡略化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良い第２の半導体層の第２領域の成長膜厚（実際にはあらかじめ形成される導電膜の膜厚に依存）及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また第１の半導体層上に形成する３段構造の第２の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、包囲型ゲート電極及びゲート電極配線等)を微細に形成することもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体装置を得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図４〜図２２及び図２（ｐ−ｐ矢視断面図）、図３（ｑ−ｑ矢視断面図）を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１６】
図４（ｐ−ｐ矢視断面図）
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２を１００ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図５（ｐ−ｐ矢視断面図）
次いで化学気相成長により、１００ｎｍ程度の導電膜（ＷＳｉ）３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、開孔部に導電膜（ＷＳｉ）３を平坦に埋め込み下層配線体を形成する。
【００１８】
図６（ｐ−ｐ矢視断面図）
次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図７（ｐ−ｐ矢視断面図）
次いで露出したｐ型のシリコン基板１上に５５０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。
【００２０】
図８（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２３の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２１】
図９（ｐ−ｐ矢視断面図）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２３の側面からｐ型の横（水平）方向エピタキシャルＳｉ層５（第１の半導体層）を成長し、開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
【００２２】
図１０（ｐ−ｐ矢視断面図）
次いで横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。次いでシリコン酸化膜（ＳｉＯ２）２５及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２４及び縦（垂直）方向エピタキシャルＳｉ層２３を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）
【００２３】
図１１（ｐ−ｐ矢視断面図）
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）６を成長する。次いで横（水平）方向エピタキシャルＳｉ層５の平坦面より上に存在するシリコン窒化膜（Ｓｉ３Ｎ４）６及びシリコン酸化膜（ＳｉＯ２）２５を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）６を開孔部（最大幅は１００ｎｍ程度）に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００２４】
図１２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いで化学気相成長により、４０ｎｍ程度の導電膜（ＷＳｉ）２６を成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。
【００２５】
図１３（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、導電膜（ＷＳｉ）２６及びシリコン酸化膜（ＳｉＯ２）７を順次異方性ドライエッチングし、横（水平）方向エピタキシャルＳｉ層５の表面の一部を露出する開孔部を形成する。連続してシリコン酸化膜（ＳｉＯ２）２７及びシリコン酸化膜（ＳｉＯ２）７を４０ｎｍ程度等方性ドライエッチングし、３段構造の開孔部に変形する。次いでレジスト（図示せず）を除去する。
【００２６】
図１４（ｐ−ｐ矢視断面図）
次いで露出した横（水平）方向エピタキシャルＳｉ層５の表面から縦（垂直）方向及び横（水平）方向にエピタキシャルＳｉ層８を成長し、３段構造の開孔部を埋め込む。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７の平坦面より突出したエピタキシャルＳｉ層８を平坦化し、幅が広い第１領域８ａ、幅が狭い第２領域８ｂ及び幅が広い第３領域８ｃからなる３段構造のエピタキシャルＳｉ層８（第２の半導体層）を形成する。（ここで第１領域８ａと第３領域８ｃは、第２領域８ｂに対し、外側に等距離広げられた幅を有して形成されている。）
【００２７】
図１５（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びＳｉ層８（第２の半導体層）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、導電膜（ＷＳｉ）２６及びシリコン酸化膜（ＳｉＯ２）７を順次異方性ドライエッチングし、Ｓｉ層５（第１の半導体層）の表面の一部を露出する開孔部を形成する。連続して導電膜（ＷＳｉ）２６を４０ｎｍ程度等方性ドライエッチングし、Ｓｉ層８（第２の半導体層）の第３領域８ｃの庇部直下の導電膜（ＷＳｉ）２６を完全にエッチング除去する。（この際近傍のシリコン酸化膜（ＳｉＯ２）２７の一部の直下部からも導電膜（ＷＳｉ）２６がエッチング除去される。）次いでレジスト（図示せず）を除去する。
【００２８】
図１６（ｐ−ｐ矢視断面図）
次いで熱酸化により５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いでタングステンシリサイド膜（ＷＳｉ）を全面異方性ドライエッチングし、Ｓｉ層８（第２の半導体層）の第３領域８ｃの庇部及びシリコン酸化膜（ＳｉＯ２）２７の庇部にタングステンシリサイド膜（ＷＳｉ）を埋め込み、包囲型ゲート電極９ａ及びゲート電極配線の一部を形成する。次いでＳｉ層８（第２の半導体層）に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度で熱処理し、Ｓｉ層８（第２の半導体層）の濃度を制御する。
【００２９】
図１７（ｐ−ｐ矢視断面図）
次いでＳｉ層８（第２の半導体層）及びＳｉ層５（第１の半導体層）にｎ型ソースドレイン領域形成用の燐のイオン注入をおこなう。連続してｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、不純物を拡散させて、Ｓｉ層８（第２の半導体層）の第３領域８ｃにｎ＋型ドレイン領域１４及びｎ型ドレイン領域１３を、対向してＳｉ層８（第２の半導体層）の第１領域８ａにｎ型ソース領域１２及びｎ＋型ソース領域１１を、延在してＳｉ層５（第１の半導体層）にｎ＋型ソース領域１１を形成する。（実際には、Ｓｉ層８（第２の半導体層）の第２領域８ｂにもソースドレイン領域は若干拡散される。）
【００３０】
図１８（ｐ−ｐ矢視断面図）
次いで選択化学気相成長により、露出しているタングステンシリサイド膜（ＷＳｉ）（９ａ、２６）の側面間に、側面接続ゲート電極配線９ｂとなるタングステンシリサイド膜（ＷＳｉ）を横（水平）方向に成長する。
【００３１】
図１９（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）２７を全面異方性ドライエッチングする。（この際Ｓｉ層８（第２の半導体層）の第３領域８ｃの上面及び側面のゲート酸化膜（ＳｉＯ２）１０もエッチング除去される。）
【００３２】
図２０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びＳｉ層８（第２の半導体層）をマスク層として、タングステンシリサイド膜（ＷＳｉ）を異方性ドライエッチングし、、一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極９を形成する。次いでレジスト（図示せず）を除去する。
【００３３】
図２１
次いで化学気相成長により、５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。
【００３４】
図２２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
【００３５】
図２（ｐ−ｐ矢視断面図）及び図３（ｑ−ｑ矢視断面図）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＶＥＭＴＣＢＵＳＵＧ構造の半導体装置を完成する。
【００３６】
次いで本発明に係る半導体装置における第１の実施例の第２の製造方法について図２３〜図２９を参照して説明する。
第１の実施例の第１の製造方法に示される図４〜図１２の工程をおこなった後、次の図２３の工程をおこなう。
【００３７】
図２３
次いで化学気相成長により、１００ｎｍ程度の導電膜（ＴｉＮ）２８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、導電膜（ＴｉＮ）２８を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００３８】
図２４
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２９を全面異方性ドライエッチングし、導電膜（ＴｉＮ）２８の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２９を残す。
【００３９】
図２５
次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）２９及び導電膜（ＴｉＮ）２８をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、導電膜（ＷＳｉ）２６及びシリコン酸化膜（ＳｉＯ２）７を順次異方性ドライエッチングし、横（水平）方向エピタキシャルＳｉ層５の表面の一部を露出する開孔部を形成する。連続してシリコン酸化膜（ＳｉＯ２）２７及びシリコン酸化膜（ＳｉＯ２）７を４０ｎｍ程度等方性ドライエッチングし、３段構造の開孔部に変形する。
【００４０】
図２６
次いで露出した横（水平）方向エピタキシャルＳｉ層５の表面から縦（垂直）方向及び横（水平）方向にエピタキシャルＳｉ層８（第２の半導体層）を成長し、３段構造の開孔部を埋め込む。
【００４１】
図２７
次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）２９を異方性ドライエッチングする。
【００４２】
図２８
次いで導電膜（ＴｉＮ）２８及びＳｉ層８（第２の半導体層）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、導電膜（ＷＳｉ）２６及びシリコン酸化膜（ＳｉＯ２）７を順次異方性ドライエッチングし、Ｓｉ層５（第１の半導体層）の表面の一部を露出する開孔部を形成する。連続して導電膜（ＷＳｉ）２６を４０ｎｍ程度等方性ドライエッチングし、Ｓｉ層８（第２の半導体層）の第３領域８ｃの庇部直下の導電膜（ＷＳｉ）２６を完全にエッチング除去する。（この際近傍のシリコン酸化膜（ＳｉＯ２）２７の一部の直下部からも導電膜（ＷＳｉ）２６がエッチング除去される。）
【００４３】
図２９
次いで残された導電膜（ＴｉＮ）２８を異方性ドライエッチングする。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７の平坦面より突出したＳｉ層８（第２の半導体層）を平坦化し、幅が広い第１領域８ａ、幅が狭い第２領域８ｂ及び幅が広い第３領域８ｃからなる３段構造のエピタキシャルＳｉ層８（第２の半導体層）を形成する。（ここで第１領域８ａと第３領域８ｃは、第２領域８ｂに対し、外側に等距離広げられた幅を有して形成されている。）
【００４４】
次いで第１の製造方法の図１６〜図２２及び図２（ｐ−ｐ矢視断面図）、図３（ｑ−ｑ矢視断面図）をおこない、本願発明のＶＥＭＴＣＢＵＳＵＧ構造の半導体装置を完成する。
【００４５】
第２の製造方法においては、第１の製造方法に比較し、やや製造工程は複雑になるが、フォトマスクを１枚減らすことが可能である。
【実施例２】
【００４６】
図３０は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、極薄チャネルと埋設包囲型ゲート電極を有するＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタ（ＶＥＭＴＣＢＵＳＵＧ）を含む半導体集積回路の一部を示しており、１〜２２は図２と同じ物を示している。
同図においては、３段構造のＳｉ層（第２の半導体層）８の第３領域８ｃが厚く形成され、ｎ＋型ドレイン領域１４が深く形成されていること以外は図２とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例３】
【００４７】
図３１は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、極薄チャネルと埋設包囲型ゲート電極を有するＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタ（ＶＥＭＴＣＢＵＳＵＧ）を含む半導体集積回路の一部を示しており、１〜２２は図２と同じ物を、３０はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、３段構造のＳｉ層（第２の半導体層）８の第３領域８ｃの上部に、不純物からなるドレイン領域１４に接してサリサイド層（ＣｏＳｉ２）３０が形成され、いわゆるメタルソースドレインを形成していること（ソース領域は慣例的な不純物からなるソース領域）以外は図２とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例４】
【００４８】
図３２は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、極薄チャネルと埋設包囲型ゲート電極を有するＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタ（ＶＥＭＴＣＢＵＳＵＧ）を含む半導体集積回路の一部を示しており、１〜２２は図２と同じ物を、３１はバリアメタル（ＴｉＮ）、３２は導電プラグ（Ｗ）を示している。
同図においては、包囲型ゲート電極及びゲート電極配線９への接続が、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介して上層配線のＣｕ配線２１から取られておらず、替りにバリアメタル（ＴｉＮ）３１を有する導電プラグ（Ｗ）３２を介して下層配線（ＷＳｉ）３から取られていること以外は図２とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また配線の自由度を上げることができるため、高集積化が可能である。
【実施例５】
【００４９】
図３３は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、極薄チャネルと埋設包囲型ゲート電極を有するＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタ（ＶＥＭＴＣＢＵＳＵＧ）を含む半導体集積回路の一部を示しており、１〜２２は図２と同じ物を、３３は燐珪酸ガラス（ＰＳＧ）膜、３４は埋め込み導電膜（ＷＳｉ）を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層で形成されていること及び３段構造のＳｉ層（第２の半導体層）８の第３領域８ｃが、幅が狭く、周囲を低抵抗の導電膜（ＷＳｉ）３４で包囲された構造に形成されていること以外は図２とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またドレイン領域を微小な不純物領域と低抵抗の導電膜で形成できるため、ドレイン領域の抵抗をさらに低減できるので、さらなる高速化が可能である。
【００５０】
上記実施例の説明においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板に限らず、化合物半導体基板を使用し、化合物半導体層を成長させてもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、３段構造の半導体層を形成する場合、同じ膜の同時等方性ドライエッチングにより、同じ幅の幅広の第１領域と第３領域を有する３段構造の半導体層を形成しているが、異なる膜を別々に等方性ドライエッチングすることにより、異なる幅の第１領域と第３領域を有する３段構造の半導体層を形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべては縦方向エピタキシャル半導体層の上部にドレイン領域を形成し、下部及び横方向エピタキシャル半導体層にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００５１】
本願発明は、特に極めて高速で、高集積なＳＯＩ構造の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタに利用できる可能性がある。
【符号の説明】
【００５２】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    下層配線（ＷＳｉ）
４    シリコン窒化膜（Ｓｉ３Ｎ４）
５    ｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）
６    埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
７    シリコン酸化膜（ＳｉＯ２）
８    ３段構造のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）
８ａ  第２の半導体層の第１領域（ソース領域形成箇所）
８ｂ  第２の半導体層の第２領域（チャネル領域形成箇所）
８ｃ  第２の半導体層の第３領域（ドレイン領域形成箇所）
９    一部が横（水平）方向に延在したゲート電極配線を有する包囲型ゲート電極
９ａ  包囲型ゲート電極部
９ｂ  側面接続ゲート電極配線部
１０  ゲート酸化膜（ＳｉＯ２）
１１  ｎ＋型ソース領域
１２  ｎ型ソース領域
１３  ｎ型ドレイン領域
１４  ｎ＋型ドレイン領域
１５  燐珪酸ガラス（ＰＳＧ）膜
１６  シリコン窒化膜（Ｓｉ３Ｎ４）
１７  バリアメタル（ＴｉＮ）
１８  導電プラグ（Ｗ）
１９  層間絶縁膜（ＳｉＯＣ）
２０  バリアメタル（ＴａＮ）
２１  Ｃｕ配線（Ｃｕシード層含む）
２２  バリア絶縁膜（Ｓｉ３Ｎ４）
２３  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２４  選択化学気相成長導電膜（Ｗ）
２５  シリコン酸化膜（ＳｉＯ２）
２６  導電膜（一部はゲート電極配線となる、ＷＳｉ）
２７  シリコン酸化膜（ＳｉＯ２）
２８  マスク層（ＴｉＮ）
２９  シリコン窒化膜（Ｓｉ３Ｎ４）
３０  サリサイド層（ＣｏＳｉ２）
３１  バリアメタル（ＴｉＮ）
３２  導電プラグ（Ｗ）
３３  燐珪酸ガラス（ＰＳＧ）膜
３４  埋め込み導電膜（ＷＳｉ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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