(57)【要約】      （修正有）【課題】統合キャパシタンス検知モジュールおよび関連システムを提供する。【解決手段】シリコン基板510、第1、第2および第3の中間誘電体層520、532、533、複数の導電層521〜52ｍ、遮蔽層530、下側および上側検知電極層541、542、保護被膜層545を具備する。シリコン基板(510)には、埋め込みメモリおよび検知回路が構成されている。第1の中間誘電体層520は、シリコン基板510を覆っている。複数の導電層521〜52mは、第1の中間誘電体層520の上に形成されている。遮蔽層530は、複数の導電層５21〜52mの上に形成されている。第2の中間誘電体層532は、遮蔽層530を覆っている。下側および上側検知電極層541、542、保護被膜層545は、第2の中間誘電体層532の上に形成されている。【選択図】図５Ｅ
2016122433.tif 000002
【特許請求の範囲】
【請求項１】
同時に製造された埋め込みメモリおよび検知回路が中に構成されているシリコン基板と、
前記シリコン基板を覆っている第１の中間誘電体層と、
前記第１の中間誘電体層の上に形成された複数の導電層と、
前記複数の導電層の上に形成された遮蔽層と、
前記遮蔽層を覆っている第２の中間誘電体層と、
前記第２の中間誘電体層の上に形成された下側検知電極層と、
前記下側検知電極層の上に形成された第３の中間誘電体層と、
前記第３の中間誘電体層の上に形成された上側検知電極層と、
前記上側検知電極層を覆っている保護被膜層と、を備え、
前記上側検知電極層および前記下側検知電極層が、前記導電層を介して前記検知回路と電気的に接続された、統合キャパシタンス検知モジュール。
【請求項２】
前記埋め込みメモリが不揮発性メモリであり、前記埋め込みメモリが、ワンタイムプログラミング不揮発性メモリ、マルチタイムプログラミング不揮発性メモリ、または混合モード不揮発性メモリのいずれかである、請求項１に記載の統合キャパシタンス検知モジュール。
【請求項３】
前記遮蔽層が電磁干渉の防止のために前記埋め込みメモリ領域と位置合わせされ、前記埋め込みメモリが正常に動作するようにされた、請求項１に記載の統合キャパシタンス検知モジュール。
【請求項４】
ノイズ低減回路をさらに備え、前記ノイズ低減回路が、前記複数の導電層を介して前記遮蔽層に制御電圧を供給する、請求項１に記載の統合キャパシタンス検知モジュール。
【請求項５】
前記下側検知電極層が複数の第１の電極を備え、前記上側検知電極層が複数の第２の電極を備え、前記第１の電極および前記第２の電極が互いに垂直であり、協調的にキャパシタアレイとして形成され、前記下側検知電極層、前記上側検知電極層、および前記検知回路が協調的にキャパシタセンサとして形成され、前記キャパシタセンサが前記複数の導電層を介して前記埋め込みメモリと電気的に接続された、請求項１に記載の統合キャパシタンス検知モジュール。
【請求項６】
シリコン基板に構成された埋め込みメモリおよびキャパシタセンサを備えた統合キャパシタンス検知モジュールと、
前記統合キャパシタンス検知モジュールに対して電気的に接続された処理回路であって、前記キャパシタセンサを制御してユーザスキャンデータを生成し、前記ユーザスキャンデータが前記埋め込みメモリに格納される、処理回路と、を備えた、システム。
【請求項７】
入出力インターフェース回路をさらに備え、前記入出力インターフェース回路が前記処理回路に接続され、前記処理回路、前記入出力インターフェース回路、および前記統合キャパシタンス検知モジュールが、回路基板上に固定された、請求項６に記載のシステム。
【請求項８】
前記埋め込みメモリが誤り訂正回路をさらに備え、前記誤り訂正回路により前記ユーザスキャンデータに対する誤り訂正プロセスが行われた後、前記ユーザスキャンデータが前記埋め込みメモリに格納される、請求項６に記載のシステム。
【請求項９】
前記埋め込みメモリが不揮発性メモリであり、前記埋め込みメモリが、ワンタイムプログラミング不揮発性メモリ、マルチタイムプログラミング不揮発性メモリ、または混合モード不揮発性メモリのいずれかであり、前記埋め込みメモリが、ビット当たり２セルまたは多セルの設計を採用して前記ユーザスキャンデータを保護可能である、請求項６に記載のシステム。
【請求項１０】
前記埋め込みメモリが、前記ユーザスキャンデータを格納する第１の格納ゾーンと、前記処理回路のプログラムコードを格納する第２の格納ゾーンとを備えた、請求項９に記載のシステム。
【請求項１１】
前記統合キャパシタンス検知モジュールが、
前記シリコン基板を覆っている第１の中間誘電体層と、
前記第１の中間誘電体層の上に形成された複数の導電層と、
前記複数の導電層の上に形成された遮蔽層と、
前記遮蔽層を覆っている第２の中間誘電体層と、
前記第２の中間誘電体層の上に形成された下側検知電極層と、
前記下側検知電極層の上に形成された第３の中間誘電体層と、
前記第３の中間誘電体層の上に形成された上側検知電極層と、
前記上側検知電極層を覆っている保護被膜層と、を備え、
前記上側検知電極層および前記下側検知電極層が、前記導電層を介して前記検知回路と電気的に接続された、請求項６に記載のシステム。
【請求項１２】
前記遮蔽層が電磁干渉の防止のために前記埋め込みメモリ領域と位置合わせされ、前記埋め込みメモリが正常に動作するようにされた、請求項１１に記載のシステム。
【請求項１３】
ノイズ低減回路をさらに備え、前記ノイズ低減回路が、前記複数の導電層を介して前記遮蔽層に制御電圧を供給する、請求項１１に記載のシステム。
【請求項１４】
前記下側検知電極層が複数の第１の電極を備え、前記上側検知電極層が複数の第２の電極を備え、前記第１の電極および前記第２の電極が互いに垂直であり、協調的にキャパシタアレイとして形成され、前記下側検知電極層、前記上側検知電極層、および前記検知回路が協調的に前記キャパシタセンサとして形成され、前記キャパシタセンサが前記複数の導電層を介して前記埋め込みメモリと電気的に接続された、請求項１１に記載のシステム。
【請求項１５】
前記埋め込みメモリが、当該埋め込みメモリの信頼性を強化する不良ブロック管理回路をさらに備えた、請求項６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタンスセンサに関し、より詳細には、統合キャパシタンス検知モジュールおよび関連システムに関するものである。
【背景技術】
【０００２】
近年、ノートブックコンピュータ、タブレットコンピュータ、またはスマートフォン等のハイテク電子機器は、そのデータセキュリティの保護のため、指紋照合システムに統合されている。さらに、指紋照合システムの適用が徐々に拡がっている。
指紋照合システムの例としては、車両用指紋照合システムまたは車両もしくはドアロック指紋照合システムが挙げられる。結果として、指紋照合システムの適用範囲が拡大している。
【０００３】
図１は、指紋照合システムを示した概略機能ブロック図である。図１に示すように、指紋照合システム１００は、回路基板１１０、キャパシタンスセンサ１０２、メモリ１０４、処理回路１０６、および入出力インターフェース回路１０８を備える。キャパシタンスセンサ１０２、メモリ１０４、処理回路１０６、および入出力インターフェース回路１０８は、回路基板１１０上に搭載されている。
【０００４】
一般的に、キャパシタンスセンサ１０２の検知領域１２２には、レイアウト設定に従って、複数のキャパシタ（図示せず）が配置されている。
【０００５】
データ作成モードにおいては、キャパシタンスセンサ１０２の検知領域１２２上にユーザの指１２０が置かれる。キャパシタンスセンサ１０２の検知回路（図示せず）は、検知領域１２２の電界の変化に従って、複数のキャパシタのキャパシタンス値の変化を実現する。キャパシタンスセンサ１０２の検知回路は、複数のキャパシタのキャパシタンス値の変化に従って、ユーザの指１２０のバイオメトリックデータ（スキャンデータとも称する）を取得する。そして、処理回路１０６によりスキャンデータがユーザスキャンデータとして規定され、このユーザスキャンデータがメモリ１０４に格納される。メモリ１０４の一例には、ユーザスキャンデータを保存できる不揮発性メモリがある。
【０００６】
データ識別モードにおいて、キャパシタンスセンサ１０２の検知領域１２２上にユーザの指１２０が置かれた場合、検知回路は、ユーザの指１２０の第１のスキャンデータを取得する。さらに、処理回路１０６は、第１のスキャンデータとメモリ１０４のユーザスキャンデータとを比較する。
【０００７】
処理回路１０６は、第１のスキャンデータがユーザスキャンデータに適合することを確認した場合、承認信号を発行するように入出力インターフェース回路１０８を制御する。これに対して、処理回路１０６は、第１のスキャンデータがユーザスキャンデータに適合しないことを確認した場合、非承認信号を発行するように入出力インターフェース回路１０８を制御する。
【０００８】
指紋照合システム１００は、たとえば、ドアロック指紋照合システムである。電子ドアロックは、承認信号を受信すると、非ロック状態に切り替えられ、これによりドアが開けられる。これに対して、電子ドアロックは、非承認信号を受信すると、非ロック状態に維持され、ドアは開けられない。
【０００９】
指紋照合システム１００の電子コンポーネントの製造プロセスが異なるため、指紋照合システム１００の製造業者は、キャパシタンスセンサ１０２、メモリ１０４、処理回路１０６、および入出力インターフェース回路１０８を異なる供給業者から購入する必要がある。回路基板１１０のレイアウトトレースが設計されて電子コンポーネントが回路基板１１０上に搭載されると、これらの電子コンポーネントは、レイアウトトレースを介して互いに電気的に接続される。たとえば、特許文献１は、カード体（プリント回路基板）上に搭載された別々の電子コンポーネントを有するこの種の指紋照合システムを開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第７，２５７，７１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、統合キャパシタンス検知モジュールおよび関連システムを提供することである。
【課題を解決するための手段】
【００１２】
論理回路プロセス（たとえば、ＣＭＯＳプロセス）によって、キャパシタセンサおよびメモリが同じ基板に構成され、同時に製造されることにより、統合キャパシタンス検知モジュールとして形成される。
【００１３】
本発明の第１の実施形態は、統合キャパシタンス検知モジュールを提供する。統合キャパシタンス検知モジュールは、シリコン基板、第１の中間誘電体層、複数の導電層、遮蔽層、第２の中間誘電体層、下側検知電極層、第３の中間誘電体層、上側検知電極層、および保護被膜層を具備する。シリコン基板には、埋め込みメモリおよび検知回路が構成されている。第１の中間誘電体層は、シリコン基板を覆っている。複数の導電層は、第１の中間誘電体層の上に形成されている。遮蔽層は、複数の導電層の上に形成されている。第２の中間誘電体層は、遮蔽層を覆っている。下側検知電極層は、第２の中間誘電体層の上に形成されている。第３の中間誘電体層は、下側検知電極層の上に形成されている。上側検知電極層は、第３の中間誘電体層の上に形成されている。保護被膜層は、上側検知電極層を覆っている。上側検知電極層および下側検知電極層は、導電層を介して検知回路と電気的に接続されている。
【００１４】
本発明の第２の実施形態は、システムを提供する。このシステムは、統合キャパシタンス検知モジュールおよび処理回路を具備する。統合キャパシタンス検知モジュールは、シリコン基板に構成された埋め込みメモリおよびキャパシタセンサを具備する。処理回路は、統合キャパシタンス検知モジュールに対して電気的に接続されている。処理回路は、キャパシタセンサを制御してユーザスキャンデータを生成し、当該ユーザスキャンデータは、メモリに格納される。
【００１５】
本発明の上記目的および利点は、以下の詳細な説明および添付の図面を精査することによって、当業者にはより容易に明らかとなるであろう。
【図面の簡単な説明】
【００１６】
【図１】指紋照合システムを示す概略機能ブロック図である（先行技術）。
【図２Ａ】ワンタイムプログラミング不揮発性メモリを示す概略断面図である。
【図２Ｂ】図２Ａのワンタイムプログラミング不揮発性メモリを示す概略上面図である。
【図２Ｃ】図２Ａのワンタイムプログラミング不揮発性メモリを示す概略等価回路図である。
【図３Ａ】マルチタイムプログラミング不揮発性メモリを示す概略上面図である。
【図３Ｂ】図３Ａの第１の方向（ａ１−ａ２）に沿うマルチタイムプログラミング不揮発性メモリを示す概略断面図である。
【図３Ｃ】図３Ａの第２の方向（ｂ１−ｂ２）に沿うマルチタイムプログラミング不揮発性メモリを示す概略断面図である。
【図３Ｄ】マルチタイムプログラミング不揮発性メモリの概略等価回路図である。
【図４Ａ】別のワンタイムプログラミング不揮発性メモリを示す概略断面図である。
【図４Ｂ】図４Ａのワンタイムプログラミング不揮発性メモリを示す概略上面図である。
【図４Ｃ】図４Ａの別のワンタイムプログラミング不揮発性メモリを示す概略等価回路図である。
【図５Ａ】本発明の一実施形態に係る、統合キャパシタンス検知モジュールを製造するステップを概略的に示す図である。
【図５Ｂ】本発明の一実施形態に係る、統合キャパシタンス検知モジュールを製造するステップを概略的に示す図である。
【図５Ｃ】本発明の一実施形態に係る、統合キャパシタンス検知モジュールを製造するステップを概略的に示す図である。
【図５Ｄ】本発明の一実施形態に係る、統合キャパシタンス検知モジュールを製造するステップを概略的に示す図である。
【図５Ｅ】本発明の一実施形態に係る、統合キャパシタンス検知モジュールを製造するステップを概略的に示す図である。
【図６】本発明の統合キャパシタンス検知モジュールを備えたシステムの動作を概略的に示す図である。
【発明を実施するための形態】
【００１７】
添付の図面と併せて本発明の実施形態に関する以下の詳細な説明を読めば、本発明の多くの目的、特徴、および利点が容易に明らかとなるであろう。ただし、本明細書において採用する図面は、説明を目的としたものであり、限定的に捉えるべきではない。
【００１８】
一般的に、不揮発性メモリは、フローティングゲートトランジスタを備える。フローティングゲートトランジスタを製造するには、２つのゲート（すなわち、フローティングゲートおよび制御ゲート）を備えたゲート構造を形成する必要がある。言い換えると、フローティングゲートトランジスタを製造するプロセスは、現行の論理回路プロセスと互換性がない。
【００１９】
本発明は、単一ポリフローティングゲートトランジスタを提供する。単一ポリフローティングゲートトランジスタを製造するプロセスは、現行の論理回路プロセスと互換性がある。また、本発明は、単一ポリフローティングゲートトランジスタを備えた不揮発性メモリをさらに提供する。単一ポリフローティングゲートトランジスタの構造に応じて、不揮発性メモリは、ワンタイムプログラミング不揮発性メモリ（ＯＴＰメモリとも称する）およびマルチタイムプログラミング不揮発性メモリ（ＭＴＰメモリとも称する）に分類される。
【００２０】
図２Ａは、ワンタイムプログラミング不揮発性メモリを示した概略断面図である。図２Ｂは、図２Ａのワンタイムプログラミング不揮発性メモリを示した概略上面図である。図２Ｃは、図２Ａのワンタイムプログラミング不揮発性メモリを示した概略等価回路図である。
【００２１】
図２Ａ〜図２Ｃを参照する。ワンタイムプログラミング不揮発性メモリは、直列接続された２つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。第１のＰＭＯＳトランジスタは、選択トランジスタとして用いられる。第１のＰＭＯＳトランジスタの選択ゲート２４は、ワード線として用いられ、選択ゲート電圧ＶＳＧに接続されている。また、ｐ型ドープソース領域２１がソース線電圧ＶＳＬに接続されている。さらに、ｐ型ドープドレイン領域２２は、第１のＰＭＯＳトランジスタのｐ型ドープドレイン領域および第２のＰＭＯＳトランジスタの第１のｐ型ドープ領域の組み合わせと考えられてもよい。
【００２２】
第２のＰＭＯＳトランジスタは、フローティングゲートトランジスタである。フローティングゲート２６は、第２のＰＭＯＳトランジスタの上に配設されている。第２のＰＭＯＳトランジスタの第２のｐ型ドープ領域２３は、ビット線電圧ＶＢＬに接続されている。さらに、２つのＰＭＯＳトランジスタは、Ｎウェル領域（ＮＷ）に構成されている。Ｎウェル領域は、Ｎウェル電圧ＶＮＷに接続されている。
【００２３】
選択ゲート電圧ＶＳＧ、ソース線電圧ＶＳＬ、ビット線電圧ＶＢＬ、およびＮウェル電圧ＶＮＷを適正に制御することによって、ワンタイムプログラミング不揮発性メモリがプログラムサイクルまたは読み出しサイクルで動作するようになっていてもよい。プログラムサイクルにおいては、フローティングゲート２６にホットキャリアが選択的に注入されて、異なる記憶状態を有する。読み出しサイクルにおいては、第２のＰＭＯＳトランジスタの記憶状態が読み出される。ワンタイムプログラミング不揮発性メモリの２つのＰＭＯＳトランジスタがゲート２４および２６をそれぞれ有することから、ワンタイムプログラミング不揮発性メモリを製造するプロセスは、現行の論理回路プロセスと互換性がある。なお、ワンタイムプログラミング不揮発性メモリの構成は、実用上の要求に従って改良されてもよい。たとえば、ワンタイムプログラミング不揮発性メモリは、直列接続された２つのｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタを備える。
【００２４】
図３Ａは、マルチタイムプログラミング不揮発性メモリを示した概略上面図である。図３Ｂは、図３Ａの第１の方向（ａ１−ａ２）に沿うマルチタイムプログラミング不揮発性メモリを示した概略断面図である。図３Ｃは、図３Ａの第２の方向（ｂ１−ｂ２）に沿うマルチタイムプログラミング不揮発性メモリを示した概略断面図である。図３Ｄは、マルチタイムプログラミング不揮発性メモリの概略等価回路図である。
【００２５】
図３Ａおよび図３Ｂに示すように、マルチタイムプログラミング不揮発性メモリは、直列接続された２つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。これら２つのＰＭＯＳトランジスタは、Ｎウェル領域（ＮＷ）に構成されている。Ｎウェル領域（ＮＷ）には、３つのｐ型ドープ領域３１、３２、および３３が形成されている。また、３つのｐ型ドープ領域３１、３２、および３３の間の領域上には、２つのポリシリコンゲート３４および３６が広がっている。
【００２６】
第１のＰＭＯＳトランジスタは、選択トランジスタである。第１のＰＭＯＳトランジスタの選択ゲート３４は、ワード線として用いられ、選択ゲート電圧ＶＳＧに接続されている。ｐ型ドープ領域３１は、ｐ型ドープソース領域であり、ソース線電圧ＶＳＬに接続されている。ｐ型ドープ領域３２は、ｐ型ドープドレイン領域であり、第１のＰＭＯＳトランジスタのｐ型ドープドレイン領域および第２のＰＭＯＳトランジスタの第１のｐ型ドープ領域の組み合わせと考えられてもよい。
【００２７】
第２のＰＭＯＳトランジスタは、フローティングゲートトランジスタである。フローティングゲート３６は、第２のＰＭＯＳトランジスタの上に配設されている。ｐ型ドープ領域３３は、第２のＰＭＯＳトランジスタの第２のｐ型ドープ領域であり、ビット線電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）は、Ｎウェル電圧ＶＮＷに接続されている。
【００２８】
図３Ａおよび図３Ｃに示すように、マルチタイムプログラミング不揮発性メモリは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタまたはフローティングゲート３６および消去ゲート領域３５の組み合わせを備える。また、ｎ型ドープ領域３８がＰウェル領域（ＰＷ）に形成されている。言い換えると、消去ゲート領域３５は、Ｐウェル領域（ＰＷ）およびｎ型ドープ領域３８を備える。
【００２９】
図３Ｃに示すように、フローティングゲート３６は、消去ゲート領域３５まで延びて隣接配置されている。その結果、フローティングゲート３６は、ＮＭＯＳトランジスタのゲートと考えられ、ｎ型ドープ領域３８は、ＮＭＯＳトランジスタのｎ型ドープソース領域およびｎ型ドープドレイン領域の組み合わせと考えられてもよい。ｎ型ドープ領域３８は、消去線電圧ＶＥＬに接続されている。また、Ｐウェル領域（ＰＷ）は、Ｐウェル電圧ＶＰＷに接続されている。図３Ｃに示すように、Ｐウェル領域（ＰＷ）とＮウェル領域（ＮＷ）との間には、分離構造３９が形成されている。たとえば、分離構造３９は、シャロートレンチ分離（ＳＴＩ）構造である。
【００３０】
消去線電圧ＶＥＬ、選択ゲート電圧ＶＳＧ、ソース線電圧ＶＳＬ、ビット線電圧ＶＢＬ、Ｎウェル電圧ＶＮＷ、およびＰウェル電圧ＶＰＷを適正に制御することによって、マルチタイムプログラミング不揮発性メモリがプログラムサイクル、消去サイクル、または読み出しサイクルで動作するようになっていてもよい。プログラムサイクルにおいては、フローティングゲート３６にホットキャリアが選択的に注入されて、異なる記憶状態を有する。消去サイクルにおいては、フローティングゲート３６からホットキャリアがはじき出される。読み出しサイクルにおいては、第２のＰＭＯＳトランジスタの記憶状態が読み出される。マルチタイムプログラミング不揮発性メモリの３つのトランジスタがそれぞれ対応するゲート３４または３６を有することから、マルチタイムプログラミング不揮発性メモリを製造するプロセスは、現行の論理回路プロセスと互換性がある。
【００３１】
図４Ａは、別のワンタイムプログラミング不揮発性メモリを示した概略断面図である。図４Ｂは、図４Ａのワンタイムプログラミング不揮発性メモリを示した概略上面図である。図４Ｃは、図４Ａの別のワンタイムプログラミング不揮発性メモリを示した概略等価回路図である。
【００３２】
図４Ａおよび図４Ｂを参照する。ワンタイムプログラミング不揮発性メモリは、Ｐウェル領域４１０を備えた基板を有する。Ｐウェル領域４１０の上には、第１のゲート構造、第２のゲート構造、および第３のゲート構造が形成されている。第１のゲート構造は、ゲート酸化物層４１１と、当該ゲート酸化物層４１１を覆っている第１のポリシリコンゲート４１２とを備える。第２のゲート構造は、ゲート酸化物層４２１と、当該ゲート酸化物層４２１を覆っている第２のポリシリコンゲート４２２とを備える。第３のゲート構造は、ゲート酸化物層（図示せず）と、当該ゲート酸化物層を覆っている第３のポリシリコンゲート４３２とを備える。
【００３３】
図４Ｂを参照する。３つのゲート構造を注入マスクとして用いることによりイオン注入プロセスを行うと、Ｐウェル領域４１０には、第１のＮ＋拡散領域４４１および第２のＮ＋拡散領域４４２が形成される。第１のＮ＋拡散領域４４１は、第１のゲート構造の一側面近くに配置されている。第２のＮ＋拡散領域４４２は、第１のゲート構造の別の側面、第２のゲート構造の一側面、および第３のゲート構造の一側面の近くに配置されている。さらに、第１のＮ＋拡散領域４４１上には第１のコンタクト４５１が形成され、第１のポリシリコンゲート４１２上には第２のコンタクト４５２が形成され、第２のポリシリコンゲート４２２上には第３のコンタクト４５３が形成され、第３のポリシリコンゲート４３２上には第４のコンタクト４５４が形成されている。
【００３４】
図４Ａを参照する。金属線形成プロセスを行うと、第１のコンタクト４５１がビット線ＢＬと接続され、第２のコンタクト４５２がワード線ＷＬと接続され、第３のコンタクト４５３が第１のプログラム線ＰＬ１と接続され、第４のコンタクト４５４が第２のプログラム線ＰＬ２と接続される。
【００３５】
さらに、第１のＮ＋拡散領域４４１、第１のゲート構造、および第２のＮ＋拡散領域４４２は、協調的にｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタＴとして規定され、第２のゲート構造および第２のＮ＋拡散領域４４２は、協調的にｎ型金属酸化物半導体（ＮＭＯＳ）キャパシタＣとして規定される。同様に、第３のゲート構造および第２のＮ＋拡散領域４４２は、協調的に別のＮＭＯＳキャパシタＣ’（図示せず）として規定される。
【００３６】
図４Ｃを参照する。ＮＭＯＳトランジスタＴのゲート端子は、ワード線ＷＬと接続されている。ＮＭＯＳトランジスタＴの第１のＮ＋拡散領域４４１は、ビット線ＢＬと接続されている。ＮＭＯＳトランジスタＴの第２のＮ＋拡散領域４４２は、ＮＭＯＳキャパシタＣの第１の端部およびＮＭＯＳキャパシタＣ’の第１の端部と接続されている。ＮＭＯＳキャパシタＣの第２の端部は、第１のプログラム線ＰＬ１と接続されている。ＮＭＯＳキャパシタＣ’の第２の端部は、第２のプログラム線ＰＬ２と接続されている。
【００３７】
一般的に、ワンタイムプログラミング不揮発性メモリのメモリセルは、プログラミング前、ＮＭＯＳキャパシタＣまたはＣ’のゲート酸化物層が破断していないため、高抵抗記憶状態を有する。一方、ワンタイムプログラミング不揮発性メモリのメモリセルは、プログラミング後、ＮＭＯＳキャパシタＣまたはＣ’のゲート酸化物層が破断していないため、低抵抗記憶状態を有する。
【００３８】
ワード線ＷＬ、ビット線ＢＬ、第１のプログラム線ＰＬ１、および第２のプログラム線ＰＬ２の電圧を適正に制御することによって、ワンタイムプログラミング不揮発性メモリがプログラムサイクルまたは読み出しサイクルで動作するようになっていてもよい。
【００３９】
ワンタイムプログラミング不揮発性メモリのＮＭＯＳトランジスタＴならびに２つのＮＭＯＳキャパシタＣおよびＣ’がゲート４１２、４２２、および４３２をそれぞれ有することから、ワンタイムプログラミング不揮発性メモリを製造するプロセスは、論理回路プロセスと互換性がある。
【００４０】
本発明は、統合キャパシタンス検知モジュールを提供する。統合キャパシタンス検知モジュールは、論理回路プロセスにより製造される。統合キャパシタンス検知モジュールのキャパシタセンサおよびメモリは、半導体基板上に形成される。
【００４１】
図５Ａ〜図５Ｅは、本発明の一実施形態に係る、統合キャパシタンス検知モジュールを製造するステップを概略的に示した図である。
【００４２】
まず、図５Ａに示すように、論理回路プロセスによって、ノイズ低減回路５１２、埋め込みメモリ５１４、および検知回路５１６をシリコン基板５１０に構成する。埋め込みメモリ５１４は、ワンタイムプログラミング不揮発性メモリ（ＯＴＰメモリとも称する）およびマルチタイムプログラミング不揮発性メモリ（ＭＴＰメモリとも称する）である。
【００４３】
その後、図５Ｂに示すように、シリコン基板５１０の表面上に第１の中間誘電体（ＩＬＤ）層５２０を形成して、ノイズ低減回路５１２、埋め込みメモリ５１４、および検知回路５１６を覆う。
【００４４】
その後、図５Ｃに示すように、第１の中間誘電体層５２０の上に複数の導電層５２１〜５２ｍを形成する。導電層５２１〜５２ｍは、金属層５２１ａ〜５２ｍａおよび金属間誘電体（ＩＭＤ）層５２１ｂ〜５２ｍｂをそれぞれ備える。ノイズ低減回路５１２、埋め込みメモリ５１４、および検知回路５１６は、金属層５２１ａ〜５２ｍａを介して互いに電気的に接続されている。
【００４５】
その後、図５Ｄに示すように、導電層５２１〜５２ｍの上に遮蔽層５３０を形成して、埋め込みメモリ５１４と位置合わせする。本発明によれば、遮蔽層５３０は、埋め込みメモリ５１４の上に配置される。なお、遮蔽層５３０のサイズは、実用上の要求に従って拡張するようにしてもよい。たとえば、遮蔽層５３０は、ノイズ低減回路５１２および埋め込みメモリ５１４の上に配置される。
【００４６】
さらに、ノイズ低減回路５１２は、導電層５２１〜５２ｍを介して遮蔽層５３０に制御電圧を供給する。制御電圧は、固定電圧（たとえば、接地電圧）である。一般的に、遮蔽層５３０は、電磁干渉（ＥＭＩ）の防止によって埋め込みメモリ５１４の正常な動作を可能とするために用いられる。
【００４７】
その後、図５Ｅに示すように、遮蔽層５３０の上に第２の中間誘電体（ＩＬＤ）層５３２を形成して、遮蔽層５３０および導電層５２１〜５２ｍを覆う。引き続き、第２の中間誘電体層５３２の上に下側検知電極層５４１を形成し、第２の中間誘電体層５３２および下側検知電極層５４１の上に第３の中間誘電体（ＩＬＤ）層５３３を形成して、第２の中間誘電体層５３２および下側検知電極層５４１を覆い、第３の中間誘電体層５３３の上に上側検知電極層５４２を形成する。その後、第３の中間誘電体層５３３および上側検知電極層５４２の上に保護被膜層５４５を形成して、第３の中間誘電体層５３３および上側検知電極層５４２を覆う。上側検知電極層５４２および下側検知電極層５４１は、導電層５２１〜５２ｍを介して検知回路５１６と電気的に接続されている。
【００４８】
言い換えると、下側検知電極層５４１、上側検知電極層５４２、および検知回路５１６は、協調的にキャパシタセンサとして形成されている。さらに、下側検知電極層５４１は、複数の第１の電極を備え、上側検知電極層５４２は、複数の第２の電極を備える。第１の電極および第２の電極は、互いに垂直であり、協調的にキャパシタアレイとして形成されている。
【００４９】
図６は、本発明の統合キャパシタンス検知モジュールを備えたシステムの動作を概略的に示した図である。本実施形態において、このシステムは、指紋照合システムである。
【００５０】
指紋照合システムは、回路基板６１０、キャパシタンス検知モジュール６０２、処理回路６０６、および入出力インターフェース回路６０８を備える。キャパシタンスセンサ６０２、処理回路６０６、および入出力インターフェース回路６０８は、回路基板６１０上に搭載されている。キャパシタンス検知モジュール６０２は、キャパシタセンサ５１２および埋め込みメモリ５１４を統合したものである。さらに、処理回路６０６は、キャパシタンス検知モジュール６０２および入出力インターフェース回路６０８と接続されている。
【００５１】
結果として、キャパシタンス検知モジュール６０２は、下側検知電極層５４１と上側検知電極層５４２との間に形成された複数のキャパシタを備える。あるいは、入出力インターフェース回路６０８が処理回路６０６に統合されていてもよい。
【００５２】
データ作成モードにおいては、キャパシタンス検知モジュール６０２の検知領域６２２上にユーザの指６２０が置かれる。キャパシタンス検知モジュール６０２の検知回路５１６は、検知領域６２２の電界の変化に従って、キャパシタンス検知モジュール６０２の複数のキャパシタのキャパシタンス値の変化を実現する。検知回路５１６は、複数のキャパシタのキャパシタンス値の変化に従って、ユーザの指６２０のバイオメトリックデータ（スキャンデータとも称する）を取得する。そして、処理回路６０６によりスキャンデータがユーザスキャンデータとして規定され、このユーザスキャンデータが埋め込みメモリ５１４に格納される。
【００５３】
データ識別モードにおいて、キャパシタンス検知モジュール６０２の検知領域６２２上にユーザの指６２０が置かれた場合、検知回路５１６は、ユーザの指６２０の第１のスキャンデータを取得する。さらに、処理回路６０６は、第１のスキャンデータと埋め込みメモリ５１４のユーザスキャンデータとを比較する。処理回路６０６は、第１のスキャンデータがユーザスキャンデータに適合することを確認した場合、承認信号を発行するように入出力インターフェース回路６０８を制御する。これに対して、処理回路６０６は、第１のスキャンデータがユーザスキャンデータに適合しないことを確認した場合、非承認信号を発行するように入出力インターフェース回路６０８を制御する。
【００５４】
たとえば、指紋照合システムは、ドアロック指紋照合システムである。電子ドアロックは、承認信号を受信すると、非ロック状態に切り替えられ、これによりドアが開けられる。これに対して、電子ドアロックは、非承認信号を受信すると、非ロック状態に維持され、ドアは開けられない。
【００５５】
以上の説明から、本発明は、統合キャパシタンス検知モジュールおよび関連システムを提供する。メモリが統合キャパシタンス検知モジュールに埋め込まれているため、この統合キャパシタンス検知モジュールを備えたシステムは、サイズが小さい。
【００５６】
その他いくつかの実施形態において、統合キャパシタンス検知モジュールは、ノイズ低減回路５１２を具備しない。この状況において、遮蔽層５３０は、金属ワイヤを介して固定電圧（たとえば、接地電圧）に直接接続される。その結果、遮蔽層５３０は、電磁干渉（ＥＭＩ）を防止可能である。
【００５７】
さらに、統合キャパシタンス検知モジュールの埋め込みメモリ５１４は、少なくとも２つの格納ゾーンに分割されている。第１の格納ゾーンは、スキャンデータを格納するデータ格納ゾーンである。第２の格納ゾーンは、処理回路６０６のプログラムコードを格納する作業ゾーンである。プログラムコードを格納する作業ゾーンは、ワンタイムプログラミング不揮発性メモリで実現されていてもよく、スキャンデータを格納するデータ格納ゾーンは、マルチタイムプログラミング不揮発性メモリで実現されていてもよい。言い換えると、埋め込みメモリ５１４は、ＯＴＰ／ＭＴＰ混合モード不揮発性メモリで実現されている。さらに、埋め込みメモリは、ビット当たり２セルまたは多セルの設計を採用することによって、第１の格納ゾーン（スキャンデータを格納するデータ格納ゾーン）を保護するようにしてもよい。
【００５８】
任意選択として、埋め込みメモリ５１４は、データの誤った書き込みまたはデータの消失の可能性を最小限に抑える誤り訂正回路（ＥＣＣ回路）をさらに備える。誤り訂正回路によりユーザスキャンデータに対する誤り訂正プロセスが行われた後、当該ユーザスキャンデータが埋め込みメモリ５１４に格納される。
【００５９】
別の任意選択として、埋め込みメモリは、当該埋め込みメモリの信頼性を強化する不良ブロック管理回路をさらに備えていてもよい。埋め込みメモリの容量が大きくなると、当該埋め込みメモリにおける不良ブロックの発生頻度が高くなる。したがって、不良ブロック管理回路を用いることにより、埋め込みメモリの不良ブロックをマークおよびブロックして継続動作を可能にする。
【００６０】
さらに、製造プロセスが論理回路プロセスと互換性がある場合、処理回路６０６および入出力インターフェース回路６０８は、同じシリコン基板に統合される。その結果、システム全体のサイズが小さくなる。
【００６１】
以上、現時点で最も実用的かつ好適な実施形態と考えられる観点で本発明を説明したが、本発明は、開示された実施形態に限定する必要がないことが理解されるべきである。それどころか、種々改良および類似の構造をすべて包含する最も広い解釈と一致する添付の特許請求の範囲の主旨および範囲に含まれる当該改良および類似の構成を網羅することが意図される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【外国語明細書】
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【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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