(57)【要約】      （修正有）【課題】ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ−Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いたデータ処理装置において、ＣＰＵ起動時にＤＤＲ−ＳＤＲＡＭの信号線の波形のひずみを低減して、正確な動作を実現する。【解決手段】第１のＤＤＲ−ＳＤＲＡＭ２０がセルフリフレッシュモードに入っており、第２のＤＤＲ−ＳＤＲＡＭ２１を用いてＣＰＵが起動する場合、第２のＤＤＲ−ＳＤＲＡＭ２１のオンダイターミネーション（ＯＤＴ）を有効とし、第２のＤＤＲ−ＳＤＲＡＭ２１の内部で信号線を終端することにより信号の反射を吸収し、信号線上の信号の波形のひずみを防止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックイネーブル信号がスイッチ回路を通して入力される第１のクロックイネーブル信号入力ポートと、第１のオンダイターミネーション信号が入力される第１のオンダイターミネーション信号入力ポートを有する第１のＤＤＲ−ＳＤＲＡＭと、
クロックイネーブル信号が入力される第２のクロックイネーブル信号入力ポートと、第２のオンダイターミネーション信号が入力される第２のオンダイターミネーション信号入力ポートを有する第２のＤＤＲ−ＳＤＲＡＭと、
クロックイネーブル信号を出力するクロックイネーブル信号出力ポートと、前記第１のオンダイターミネーション信号を出力する第１のオンダイターミネーション信号出力ポートと、前記第２のオンダイターミネーション信号を出力する第２のオンダイターミネーション信号出力ポートを有するメモリコントローラと、
前記メモリコントローラを介して前記第１のＤＤＲ−ＳＤＲＡＭと前記第２のＤＤＲ−ＳＤＲＡＭにアクセスするＣＰＵと、
前記スイッチ回路及び前記第１のＤＤＲ−ＳＤＲＡＭに電源を供給する第１の電源線と、前記第２のＤＤＲ−ＳＤＲＡＭ、前記メモリコントローラ及び前記ＣＰＵに電源を供給する第２の電源線とを備え、第２の電源線をオン・オフする電源回路を備え、
省電力モードでは、前記第１の電源線により前記スイッチ回路及び第１のＤＤＲ−ＳＤＲＡＭに電力を供給し、前記スイッチ回路により第１のクロックイネーブル信号入力ポートを無効レベルに保持し、前記第１のＤＤＲ−ＳＤＲＡＭをセルフリフレッシュモードで動作させ、
省電力モードを解除する場合には、前記第１の電源線により前記スイッチ回路及び第１のＤＤＲ−ＳＤＲＡＭに電力を供給すると共に、前記第２の電源線により前記第２のＤＤＲ−ＳＤＲＡＭ、前記ＣＰＵ及び前記メモリコントローラに電力供給し、
前記メモリコントローラは、前記第２のオンダイターミネーション信号を有効にして第２のＤＤＲ−ＳＤＲＡＭのオンダイターミネーションを有効とし、前記ＣＰＵは、第２のＤＤＲ−ＳＤＲＡＭをワークエリアとして起動処理を行い、前記ＣＰＵが起動を完了すると、前記スイッチＩＣは前記クロックイネーブル信号出力ポートを前記第１のクロックイネーブル入力信号ポートに接続し、前記メモリコントローラはクロックイネーブル信号出力ポートを有効レベルとして前記第１のＤＤＲ−ＳＤＲＡＭのセルフリフレッシュモードを解除することを特徴とするデータ処理装置。
【請求項２】
前記ＣＰＵに接続される不揮発性メモリを備え、前記ＣＰＵが起動するときには、前記不揮発性メモリから読み出したブートプログラムを前記第２のＤＤＲ−ＳＤＲＡＭに展開する請求項１記載のデータ処理装置。
【請求項３】
前記省電力モード中に、前記第１の電源線から電源の供給を受けて動作するサブＣＰＵを備え、前記サブＣＰＵは、省電力モードからの復帰を指示する信号を入力する割込み信号ポートと、前記電源回路へ第２の電源線をオンする信号を出力する電源制御信号出力ポートと、前記スイッチ回路の動作を制御するスイッチ制御信号出力ポートを備え、前記ＣＰＵから起動を完了した通知信号を受けると、前記スイッチ制御信号出力ポートを有効レベルとする請求項１又は２いずれか１項記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）を備え、省電力モードにおいてＤＤＲ-ＳＤＲＡＭがセルフリフレッシュモードに移行するデータ処理装置に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processor Unit）を備えたデータ処理装置においては、高速化を図るため、そのメモリとしてクロック信号に同期して書き込み／読み出しを行えるＳＤＲＡＭが利用される。さらに、クロック信号の立ち上がりと立下りの両方に同期するＤＤＲ−ＳＤＲＡＭも広く使われるようになっている。
【０００３】
一方、データ処理装置においては、環境の面からも省電力化が求められている。そこで、データ処理装置は処理の負荷が少なくなると省電力モードに移行し、ＣＰＵの電源を遮断する構成が知られている（例えば、特許文献１）。省電力モードに移行する際には、ＤＤＲ−ＳＤＲＡＭをセルフリフレッシュモードに移行させる。セルフリフレッシュモードでは、ＣＰＵからのリフレッシュ処理が無くても、ＤＤＲ−ＳＤＲＡＭ自身がリフレッシュ処理を行い記憶したデータを保持し続ける。
【０００４】
ＳＤＲＡＭをセルフリフレッシュモードにするには、そのクロックイネーブル（Clock Enable、以下ＣＫＥという）信号を無効レベルにする。省電力モードから復帰する際には、ＣＰＵに電力が供給され、ＣＰＵがリセットされて再起動する。起動中のＣＰＵのＣＫＥ信号出力ポートの値は有効レベルになってしまうこともあり、ＣＰＵが起動中でもＤＤＲ−ＳＤＲＡＭのセルフリフレッシュ動作が解除される。しかし、ＣＰＵが起動中はＤＤＲ−ＳＤＲＡＭのリフレッシュ処理を行うことができないため、ＤＤＲ−ＳＤＲＡＭに保持されたデータが消えるおそれがある。
【０００５】
そこで、特許文献１では、ＣＰＵのＣＫＥ信号出力ポートとＤＤＲ−ＳＤＲＡＭのＣＫＥ信号入力ポートとの間に電界効果トランジスタを設け、ＣＰＵが起動中はＤＤＲ−ＳＤＲＡＭのＣＫＥ信号入力ポートの値を無効レベルに保持するよう構成されている。
【０００６】
一方、ＣＰＵに複数のＤＤＲ−ＳＤＲＡＭが接続される場合もある。省電力モードで複数のＤＤＲ−ＳＤＲＡＭをすべてセルフリフレッシュモードに移行させると、省電力モード中の消費電力が十分に低減できない。そこで、特許文献２では、複数のＤＤＲ−ＳＤＲＡＭの内、省電力モード中セルフリフレッシュモードに移行するＤＤＲ−ＳＤＲＡＭと、省電力モード中にセルフリフレッシュモードに移行しないＤＤＲ−ＳＤＲＡＭとに分け、省電力モード中にセルフリフレッシュモードに移行しないＤＤＲ−ＳＤＲＡＭの電力の供給を停止し省電力モード中の消費電力を低減するようにしたメモリ制御装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１２５３９８号公報
【特許文献２】特開２０１２−１６４３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＤＤＲ−ＳＤＲＡＭには、ＤＤＲ−ＳＤＲＡＭの各種信号線の終端抵抗をＤＤＲ−ＳＤＲＡＭの内部に持たせるオンダイターミネーション（On Die Termination、以下ＯＤＴという）が用いられている。ＯＤＴは終端抵抗を有効にして各種信号線の信号反射を低減する技術であり、ＤＤＲ−ＳＤＲＡＭのＯＤＴ信号入力ポートを有効レベルにすることによりＯＤＴを有効にできる。
【０００９】
複数のＤＤＲ−ＳＤＲＡＭが使われている場合、ＣＰＵからアクセスされているＤＤＲ−ＳＤＲＡＭのＯＤＴは無効とし、アクセスされていないＤＤＲ−ＳＤＲＡＭのＯＤＴは有効にして、アクセスされていないＤＤＲ−ＳＤＲＡＭ内の終端抵抗で反射信号を吸収し、信号の劣化を抑え、高速にＤＤＲ−ＳＤＲＡＭにアクセスすることができる。
【００１０】
複数のＤＤＲ−ＤＲＡＭがＣＰＵに接続されており、省電力モードから復帰する際には、ＣＰＵがブートプログラムをＤＤＲ−ＳＤＲＡＭに展開して起動する。この場合、セルフリフレッシュモードに移行しているＤＤＲ−ＳＤＲＡＭはＣＰＵ起動時には使えないため、セルフリフレッシュモードに移行していないＤＤＲ−ＳＤＲＡＭを使用して、ブートプログラムを展開することになる。
【００１１】
この場合、本来ならばセルフリフレッシュモードに移行しているＤＤＲ−ＳＤＲＡＭのＯＤＴを有効にすべきであるが、セルフリフレッシュモードに移行しているＤＤＲ−ＳＤＲＡＭでは、ＯＤＴ信号入力ポートがネゲートされＯＤＴを有効にすることができない。したがって、セルフリフレッシュモードに移行していないＤＤＲ−ＳＤＲＡＭの信号線に反射信号が乗ることにより信号波形がひずみ、正確な動作が保障できなくなる問題があった。
【００１２】
この発明は、上記課題を解決するためなされたものであり、ＤＤＲ−ＳＤＲＡＭの信号波形の劣化を抑え、正確な動作を保障できるデータ処理装置の提供を目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明のデータ処理装置は、クロックイネーブル（ＣＫＥ）信号がスイッチ回路を通して入力されるＣＫＥ信号入力ポートと、第１のオンダイターミネーション（ＯＤＴ）信号が入力される第１のＯＤＴ信号入力ポートを有する第１のＤＤＲ−ＳＤＲＡＭと、ＣＫＥ信号が入力されるＣＫＥ信号入力ポートと、第２のＯＤＴ信号が入力される第２のＯＤＴ信号入力ポートを有する第２のＤＤＲ−ＳＤＲＡＭと、ＣＫＥ信号を出力するＣＫＥ信号出力ポートと、前記第１のＯＤＴ信号を出力する第１のＯＤＴ信号出力ポートと、前記第２のＯＤＴ信号を出力する第２のＯＤＴ信号出力ポートを有するメモリコントローラと、前記メモリコントローラを介して前記第１のＤＤＲ−ＳＤＲＡＭと前記第２のＤＤＲ−ＳＤＲＡＭにアクセスするＣＰＵと、前記スイッチ回路及び前記第１のＤＤＲ−ＳＤＲＡＭに電源を供給する第１の電源線と、前記第２のＤＤＲ−ＳＤＲＡＭ、前記メモリコントローラ及び前記ＣＰＵに電源を供給する第２の電源線とを備え、第２の電源線をオン・オフする電源回路を備えている。
【００１４】
省電力モードでは、前記第１の電源線により前記スイッチ回路及び第１のＤＤＲ−ＳＤＲＡＭに電力を供給し、前記スイッチ回路により第１のＯＤＴ信号入力ポートを無効レベルに保持し、前記第１のＤＤＲ−ＳＤＲＡＭをセルフリフレッシュモードで動作させ、省電力モードを解除する場合には、前記第１の電源線により前記スイッチ回路及び第１のＤＤＲ−ＳＤＲＡＭに電力を供給すると共に、前記第２の電源線により前記第２のＤＤＲ−ＳＤＲＡＭ、前記ＣＰＵ及び前記メモリコントローラに電力供給し、前記メモリコントローラは前記第２のＯＤＴ信号を有効にして第２のＤＤＲ−ＳＤＲＡＭのＯＤＴを有効とし、前記ＣＰＵは、第２のＤＤＲ−ＳＤＲＡＭをワークエリアとして起動処理を行い、前記ＣＰＵが起動を完了すると、前記スイッチ回路は前記ＣＫＥ信号出力ポートを前記第１のＤＤＲ−ＳＤＲＡＭのＣＫＥ入力ポートに接続し、前記メモリコントローラはＣＫＥ信号出力ポートを有効レベルとし、前記第１のＤＤＲ−ＳＤＲＡＭのセルフリフレッシュモードを解除することを特徴としている。
【００１５】
また、本発明は、前記ＣＰＵに接続される不揮発性メモリを備え、前記ＣＰＵが起動するときには、前記不揮発性メモリから読み出したブートプログラムを前記第２のＤＤＲ−ＳＤＲＡＭに展開する。
【００１６】
さらに、本発明は、省電力モード中に、前記第１の電源線から電源の供給を受けて動作するサブＣＰＵを備え、前記サブＣＰＵは、省電力モードからの復帰を指示する信号を入力する割込み信号入力ポートと、前記電源回路へ第２の電源線をオンする信号を出力する電源制御信号出力ポートと、前記スイッチ回路の動作を制御するスイッチ制御信号出力ポートを備え、前記ＣＰＵから起動を完了した通知信号を受けると、前記スイッチ制御信号出力ポートを有効レベルとする。
【発明の効果】
【００１７】
本発明のデータ処理装置は、ＣＰＵ起動時には、前記第２のＤＤＲ−ＳＤＲＡＭのＯＤＴ信号入力ポートを有効レベルにし、第２のＤＤＲ−ＳＤＲＡＭ内で信号線を終端して反射信号を吸収するため、信号波形のひずみが少なくなり正確な動作を可能とする。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係るデータ処理装置の構成を説明するブロック図である。
【図２】本発明の一実施形態に係るデータ処理装置の信号の遷移を説明するタイミングチャートである。
【発明を実施するための形態】
【００１９】
本発明の一実施の形態を、図１及び図２を参照しながら以下に説明する。この実施の形態でのＣＰＵは、ＣＰＵコア、メモリコントローラ、処理モジュール、Ｉ／Ｏ等を一つのチップ（ダイ）上に形成したシステムオンチップ（System on Chip、ＳｏＣ）とした例を説明する。なお、本発明はＳｏＣに限定されるものではなく、ＣＰＵとメモリコントローラを別のチップとしたシステムにも適用できる。
【００２０】
この実施の形態のデータ処理装置は、全ての要素に電力が供給されデータ処理を実行している稼働モードと、一部の要素にのみ電力を供給し消費電力を抑えた省電力モードの２つのモードを有している。
【００２１】
図１は、実施の形態のデータ処理装置１の構成を示すブロック図であり、符号１０はＣＰＵを示している。図１では、ＣＰＵコア１１とメモリコントローラ１２のみを示し、その他の処理モジュール、Ｉ／Ｏ等は省略している。メモリコントローラ１２は、クロックイネーブル信号（以下ＣＫＥ信号という）を出力するポートＣＫＥ（ＣＰＵ）、第１のオンダイターミネーション信号（以下ＯＤＴ信号という）を出力するポートＯＤＴ＿０（ＣＰＵ）、第２のＯＤＴ信号を出力するポートＯＤＴ＿１（ＣＰＵ）を有している。
【００２２】
ＣＰＵ１０には、２つのＤＤＲ−ＳＤＲＡＭ２０、２１が接続される。第１のＤＤＲ−ＳＤＲＡＭ２０は、ＣＫＥ信号を入力する第１のＣＫＥ信号入力ポートＣＫＥ＿０、第１のＯＤＴ信号を入力するポートＯＤＴ＿０を有している。ポートＣＫＥ＿０は、スイッチＩＣ（Integrated Circuit）３０を介して、メモリコントローラ１２のポートＣＫＥ（ＣＰＵ）に接続される。また、ポートＯＤＴ＿０は、メモリコントローラ１２のポートＯＤＴ＿０（ＣＰＵ）に接続されている。
【００２３】
第２のＤＤＲ−ＳＤＲＡＭ２１は、第１のＤＤＲ−ＳＤＲＡＭ２２と同じ構成であり、ＣＫＥ信号を入力する第２のＣＫＥ信号入力ポートＣＫＥ＿１、第２のＯＤＴ信号の入力ポートＯＤＴ＿１を有している。ポートＣＫＥ＿１は、メモリコントローラ１２のＣＫＥ信号出力ポートＣＫＥ（ＣＰＵ）に直接接続されている。
【００２４】
メモリコントローラ１２、第１のＤＤＲ−ＳＤＲＡＭ２０、第２のＤＤＲ−ＳＤＲＡＭ２１は、アドレス／データバス（以下ＡＤＲ／ＤＡＴＡバスという）で接続され、アドレスとデータがメモリコントローラ１２と、第１のＤＤＲ−ＳＤＲＡＭ２０及び第２のＤＤＲ−ＳＤＲＡＭ２１との間でやり取りされる。すなわち、メモリコントローラ１２側からアドレスを指定して、ＤＤＲ−ＳＤＲＡＭ２０、２１からデータの読み出し及びＤＤＲ−ＳＤＲＡＭ２０、２１へのデータの書き込みが行われる。
【００２５】
第１のＯＤＴ信号が有効レベルになると、第１のＤＤＲ−ＳＤＲＡＭ２０はＡＤＲ／ＤＡＴＡバス等の各信号線を適宜な値の抵抗を用いて終端する。同様に、第２のＯＤＴ信号が有効レベルになると、第２のＤＤＲ−ＳＤＲＡＭ２１は、各信号線を適宜な値の抵抗を用いて終端する。稼働モードでは、ＣＰＵ１０はアクセスされていないＤＤＲ−ＳＤＲＡＭのＯＤＴを有効にする。すなわち、ＣＰＵ１０が第１のＤＤＲ−ＳＤＲＡＭ２０にアクセスするときには、第１のＯＤＴ信号を無効レベル、第２のＯＤＴ信号を有効レベルとし、第２のＤＤＲ−ＳＤＲＡＭ２１の内部で各信号線を終端する。また、ＣＰＵ１０が第２のＤＤＲ−ＳＤＲＡＭ２１にアクセスする場合には、第１のＯＤＴ信号を有効レベル、第２のＯＤＴ信号を無効レベルとし、第１のＤＤＲ−ＳＤＲＡＭ２０の内部で各信号線を終端する。
【００２６】
符号４０は、ブート用のリードオンリーメモリ（Read Only Memory以下ＲＯＭという）であり、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等が適用される。このＲＯＭ４０にはＣＰＵ１０を起動するプログラムが格納されており、ＣＰＵ１０はＲＯＭ４０からブートプログラムを読み出し、第２のＤＤＲ−ＳＤＲＡＭ２１にブートプログラムを展開して起動処理を行う。
【００２７】
省電力モードにおいて、ＳＵＢ−ＣＰＵ５０は省電力モードからの復帰の要因の有無を監視し、復帰要因が検出された場合にはＣＰＵ１０を起動するため、スイッチＩＣ３０及び後述の電源回路６０を制御する。ＳＵＢ−ＣＰＵ５０は、シリアルバス５１でＣＰＵ１０と接続され、ＣＰＵ１０との間でステータスやコマンドをやり取りする。また、ＳＵＢ−ＣＰＵ５０は、前記復帰要因を検出するための割り込み信号ポート（ＩＮＴ）を有している。さらにＳＵＢ−ＣＰＵ５０は、前記スイッチＩＣ３０を制御するスイッチ制御信号出力ポート（以下ＳＷ＿Ｃｏｎという）、電源回路５０を制御する電源制御信号出力ポート（以下ＰＷ＿Ｃｏｎという）を有している。
【００２８】
電源回路６０は、商用電源又は電池から２系統の電源出力Ｖ１、Ｖ２を生成する。電源出力Ｖ１は常時電源が供給される電源出力であり、破線で示す第１の電源線６１を介して前記第１のＤＤＲ−ＳＤＲＡＭ２０、スイッチＩＣ３０及びＳＵＢ−ＣＰＵ５０に電力を供給する。電源出力Ｖ２は電力モード中は電源供給が停止される電源出力であり、一点鎖線で示す第２の電源線６２を介してＣＰＵ１０、第２のＤＤＲ−ＳＤＲＡＭ２１、ＲＯＭ４０に電力を供給する。
【００２９】
データ処理装置１は、稼働モードの場合には、電源出力１、Ｖ２から電力が供給され、ＣＰＵ１０、ＤＤＲ−ＳＤＲＡＭ２０，２１、スイッチＩＣ３０、ＲＯＭ４０及びＳＵＢ−ＣＰＵ５０が動作する。ＣＰＵ１０のデータ処理が少ない状態（アイドル状態）が一定時間続くと、データ処理装置１は省電力モードに移行し、ＣＰＵ１０、ＤＤＲ−ＳＤＲＡＭ２１、ＲＯＭ４０の電源供給が停止され（電源出力Ｖ２がオフにされ）、消費電力が抑制される。
【００３０】
稼働モードから省電力モードに移行するときは、ＣＰＵ１０は必要なプログラム及びデータを第１のＤＤＲ−ＳＤＲＡＭに書き込み、ＣＫＥ（ＣＰＵ）を無効レベルとして、第１のＤＤＲ−ＳＤＲＡＭ２０をセルフリフレッシュモードに移行させる。その後ＳＵＢ−ＣＰＵ５０により電源線６２がオフとされ、ＣＰＵ１０、第２のＤＤＲ−ＳＤＲＡＭ２１、ＲＯＭ４０の電源供給が遮断される。第１のＤＤＲ−ＳＤＲＡＭ２０は、省電力モード中もセルフリフレッシュモードを維持し、必要なプログラム及びデータが保持される。なお、ＣＰＵ１０の電源供給が停止された後は、スイッチＩＣ３０によりＣＫＥ＿０の無効レベル状態を維持し、省電力モード中に第１のＤＤＲ−ＳＤＲＡＭ２１のセルフリフレッシュモードが解除されないようにする。
【００３１】
次に、データ処理装置１が省電力モードから稼働モードに復帰する処理について、図２を参照しながら説明する。省電力モード（Ｔ０−Ｔ１間）では、上述のように、スイッチ回路３０及びＳＵＢ−ＣＰＵ５０が電源線６１により電源が供給されて動作している。ＳＵＢ−ＣＰＵ５０は、スイッチＩＣ３０に無効レベルのスイッチ制御信号ＳＷ＿Ｃｏｎを与え続けてスイッチＩＣ３０の出力ＯＵＴを無効レベルに維持し、ＣＫＥ＿０を無効レベルに維持している。また、ＳＵＢ−ＣＰＵ５０は、復帰を要求する信号が割り込み入力信号ポートＩＮＴに入力されているかどうかを監視している。
【００３２】
時刻Ｔ１において復帰要求信号が割り込み信号入力ポートＩＮＴに入力されると、ＳＵＢ−ＣＰＵ５０は電源制御信号ＰＷ＿Ｃｏｎを有効レベルにし、電源回路６０は、電源線６２への電力の供給を再開する。電源線６２に電力が供給されると、ＣＰＵ１０は起動を開始する（時刻Ｔ２）。そして、時刻Ｔ３においてＣＰＵ１０は起動を完了する。この間、ＣＰＵ１０のＣＫＥ（ＣＰＵ）は有効レベルとなるが、スイッチＩＣ３０でＣＫＥ＿０の入力ポートは無効レベルに保持されているため、第１のＤＤＲ−ＳＤＲＡＭ２０のリフレッシュモードは解除されない。
【００３３】
起動中のＣＰＵ１０は、ＤＤＲ−ＳＤＲＡＭのリフレッシュ処理を行うことができないので、第１のＤＤＲ−ＳＤＲＡＭ２０のＣＫＥ＿０が有効レベルとなり、セルフリフレッシュモードが解除されると、第１のＤＤＲ−ＳＤＲＡＭ２０に保持されていたプログラムやデータが消えてしまうおそれがある。そこで、このデータ処理装置１では、スイッチＩＣ３０を設け、ＣＰＵ起動中に第１のＤＤＲ−ＳＤＲＡＭ２０のセルフリフレッシュモードが解除されるのを防止している。
【００３４】
起動中のＣＰＵ１０は、ＲＯＭ４０よりブートプログラムを読み出す。読み出したブートプログラムは、第２のＤＤＲ−ＳＤＲＡＭ２１に展開される。すなわち、起動中のＣＰＵ１０は、第２のＤＤＲ−ＳＤＲＡＭ２１をワークエリアとして起動処理を行う。このとき、本来であれば、第１のＤＤＲ−ＳＤＲＡＭ２０でＯＤＴを行うべきであるが、第１のＤＤＲ−ＳＤＲＡＭ２０はセルフリフレッシュモードにあり、ポートＯＤＴ＿０の入力は無視され、第１のＳＤＲＡＭ２０で各種信号線を終端することはできない。そこで、ＣＰＵ１０はＯＤＴ＿１（ＣＰＵ）も有効レベルとし、第２のＤＤＲ−ＳＤＲＡＭ２１内で各種信号線を終端する。
【００３５】
ＣＰＵ１０の起動が完了すると（時刻Ｔ３）、起動の完了がシリアルバス５１を介してＳＵＢ−ＣＰＵ５０に通知される。時刻Ｔ４において、ＳＵＢ−ＣＰＵ５０がスイッチ制御信号ＳＷ＿Ｃｏｎを有効レベルとし、スイッチ回路３０の出力ＯＵＴは、ＣＫＥ（ＣＰＵ）の信号レベルが反映されるようになる。時刻Ｔ５で、ＣＰＵ１０がＣＫＥ（ＣＰＵ）を有効レベルとすると、第１のＤＤＲ−ＳＤＲＡＭ２０はセルフリフレッシュモードが解除され、その後はＣＰＵ１０により第１のＤＤＲ−ＳＤＲＡＭ２０のリフレッシュ処理が行われるようになる。ＣＰＵ１０は第１のＤＤＲ−ＳＤＲＡＭ２０に保持されているプログラムやデータにアクセスすることができる。
【００３６】
稼働モードに復帰したＣＰＵ１０は、第１のＤＤＲ−ＳＤＲＡＭ２０にアクセスするときには、第２のＤＤＲ−ＳＤＲＡＭ２１のＯＤＴを有効にする。また、ＣＰＵ１０は、第２のＤＤＲ−ＳＤＲＡＭ２１にアクセスするときには、第１のＤＤＲ−ＳＤＲＡＭ２０のＯＤＴを有効にする。
【００３７】
なお、この実施の形態では、省電力モード時にセルフリフレッシュモードに移行するのが第１のＤＤＲ−ＳＤＲＡＭに固定されているが、省電力モード移行時に複数のＤＤＲ−ＳＤＲＡＭの一つを任意に選んでセルフリフレッシュモードに移行させるように構成してもよい。
【産業上の利用可能性】
【００３８】
本発明は、ＣＰＵ及びＤＤＲ−ＳＤＲＡＭを備え、省電力モードに移行して消費電力を低減するデータ処理装置に広く適用できる。
【符号の説明】
【００３９】
１  データ処理装置
１０  ＣＰＵ
１１  ＣＰＵコア
１２  メモリコントローラ
２０  第１のＤＤＲ−ＳＤＲＡＭ
２１  第２のＤＤＲ−ＳＤＲＡＭ
３０  スイッチＩＣ
４０  ＲＯＭ
５０  ＳＵＢ−ＣＰＵ
５１  シリアルバス
６０  電源回路
６１  第１の電源線
６２  第２の電源線
ＣＫＥ（ＣＰＵ）  クロックイネーブル信号出力ポート
ＣＫＥ＿０  第１のクロックイネーブル信号入力ポート
ＣＫＥ＿１  第２のクロックイネーブル信号入力ポート
ＩＮＴ  割り込み信号入力ポート
ＯＤＴ＿０（ＣＰＵ）  第１のオンダイターミネーション信号出力ポート
ＯＤＴ＿０  第１のオンダイターミネーション信号入力ポート
ＯＤＴ＿１（ＣＰＵ）  第２のオンダイターミネーション信号出力ポート
ＯＤＴ＿１  第２のオンダイターミネーション信号入力ポート
【図１】
2016224787.tif 000003
【図２】
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