(57)【要約】【課題】信号帯域幅が広くビット数が大きな入力信号に対応した歪み補償回路を実現する。【解決手段】入力信号の電力を増幅し、出力端子へ出力する電力増幅器と、入力端子へ入力される入力信号に対し、電力増幅器の非線形特性を補償する信号を出力する歪み補償部と、歪み補償部の出力信号をＮ（Ｎは２以上の整数）個にビット分割するビット分割部と、ビット分割部によってＮ個に分割された各出力信号を入力信号とし、デジタルアナログ変換を行うＮ個のデジタルアナログ変換器と、Ｎ個のデジタルアナログ変換器の出力信号を合成し、電力増幅器へ出力する合成器とを有する。【選択図】図１
2016201684.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電力を増幅し、出力端子へ出力する電力増幅器と、
入力端子へ入力される入力信号に対し、前記電力増幅器の非線形特性を補償する信号を出力する歪み補償部と、
前記歪み補償部の出力信号をＮ（Ｎは２以上の整数）個にビット分割するビット分割部と、
前記ビット分割部によってＮ個に分割された各出力信号を入力信号とし、デジタルアナログ変換を行うＮ個のデジタルアナログ変換器と、
前記Ｎ個のデジタルアナログ変換器の出力信号を合成し、前記電力増幅器へ出力する合成器と、
を有することを特徴とする歪み補償回路。
【請求項２】
前記電力増幅器の出力信号をアナログデジタル変換するアナログデジタル変換器と、
前記アナログデジタル変換器の出力信号と、前記入力端子へ入力される入力信号との相関値を計算し、相関値が規定値を上回るように遅延の指示を出力する制御部と、
前記ビット分割部と前記デジタルアナログ変換器の間に接続され、前記指示に従って前記ビット分割部の出力信号を遅延させる複数のタイミング調整部と
を有することを特徴とする請求項１に記載の歪み補償回路。
【請求項３】
前記入力端子へ入力される入力信号と前記アナログデジタル変換器の出力信号から前記電力増幅器の非線形特性を推定し、新たな係数を出力する係数更新部を有し、
前記歪み補償部は、前記係数更新部が出力した新たな係数を用いて前記電力増幅器の非線形特性を補償する信号を出力することを特徴とする請求項２に記載の歪み補償回路。
【請求項４】
前記電力増幅器の出力信号をアナログデジタル変換するアナログデジタル変換器と、
前記入力端子へ入力される入力信号と前記アナログデジタル変換器の出力信号から前記電力増幅器の非線形特性を推定し、新たな係数を出力する係数更新部と
を有し、
前記歪み補償部は、前記係数更新部が出力した新たな係数を用いて前記電力増幅器の非線形特性を補償する信号を出力することを特徴とする請求項１に記載の歪み補償回路。
【請求項５】
前記歪み補償部の出力信号と前記アナログデジタル変換器の出力信号から前記電力増幅器の非線形特性を推定し、新たな係数を出力する係数更新部を有し、
前記歪み補償部は、前記係数更新部が出力した新たな係数を用いて前記電力増幅器の非線形特性を補償する信号を出力することを特徴とする請求項２に記載の歪み補償回路。
【請求項６】
前記電力増幅器の出力信号をアナログデジタル変換するアナログデジタル変換器と、
前記歪み補償部の出力信号と前記アナログデジタル変換器の出力信号から前記電力増幅器の非線形特性を推定し、新たな係数を出力する係数更新部と
を有し、
前記歪み補償部は、前記係数更新部が出力した新たな係数を用いて前記電力増幅器の非線形特性を補償する信号を出力することを特徴とする請求項１に記載の歪み補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅器で発生する非線形歪みを補償する回路に関する。
【背景技術】
【０００２】
従来の歪み補償回路では、入力端子から入力される入力信号を第１のデジタルアナログ変換器から出力し、電力増幅器の非線形歪みを補償する信号を第２のデジタルアナログ変換器から出力し、合成器を用いて第１のデジタルアナログ変換器の出力信号と、第２のデジタルアナログ変換器の出力信号を合成し、電力増幅器へ入力することで実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第ＷＯ０１／００８３１９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の歪み補償回路では、歪み補償処理により入力信号の平均電力に対する瞬時電力率（ＰＡＰＲ：Ｐｅａｋ  ｔｏ  Ａｖｅｒａｇｅ  Ｐｏｗｅｒ  Ｒａｔｉｏ）が大きくなるため、信号精度を維持したまま、信号のダイナミックレンジを大きくするためには、デジタルアナログ変換器のビット数を大きくする必要がある。これに対し、特許文献１では、第１のデジタルアナログ変換器から入力信号を出力し、第２のデジタルアナログ変換器から歪み補償信号を出力することにより歪み補償処理を行い、信号のＰＡＰＲを大きくすることなく歪み補償回路を実現している。
しかし、特許文献１の歪み補償回路では、入力信号自体のビット数が大きい場合、第１のデジタルアナログ変換器のビット数を大きくする必要がある。また、数百ＭＨｚ以上の信号を取り扱う場合、デジタルアナログ変換器に求められる動作速度はＧＨｚ級となる。このような、ビット数が大きく、高速に動作するデジタルアナログ変換器を実現することは困難であるため、信号帯域幅が広くビット数が大きな入力信号に対応した歪み補償回路を実現することができなかった。
【課題を解決するための手段】
【０００５】
本発明の歪み補償回路は、入力信号の電力を増幅し、出力端子へ出力する電力増幅器と、入力端子へ入力される入力信号に対し、電力増幅器の非線形特性を補償する信号を出力する歪み補償部と、歪み補償部の出力信号をＮ個に分割するビット分割部と、ビット分割部によってＮ（Ｎは２以上の整数）個にビット分割された各出力信号を入力信号とし、デジタルアナログ変換を行うＮ個のデジタルアナログ変換器と、Ｎ個のデジタルアナログ変換器の出力信号を合成し、電力増幅器へ出力する合成器とを備える。
【発明の効果】
【０００６】
本発明によれば、信号帯域幅が広くビット数が大きな入力信号に対応した歪み補償回路を実現することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】この発明の実施の形態１に係る歪み補償回路を示す構成図である。
【図２】この発明の実施の形態２に係る歪み補償回路を示す構成図である。
【図３】この発明の実施の形態２に係る制御部２０１の動作を示すフロー図である。
【図４】この発明の実施の形態３に係る歪み補償回路を示す構成図である。
【図５】この発明の実施の形態３に係る歪み補償回路を示す構成図である。
【発明を実施するための形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態１に係る歪み補償回路の構成図である。
図１において、１００は入力端子、１０１は歪み補償部、１０２はビット分割部、１０３は第１のデジタルアナログ変換器（第１Ｄ／Ａ変換器）、１０４は第２のデジタルアナログ変換器（第２Ｄ／Ａ変換器）、１０５は合成器、１０６は電力増幅器、１０７は出力端子である。
【０００９】
入力端子１００は、入力信号Ｓ（ｔ）が入力される端子である。ｔは時刻である。
歪み補償部１０１は、入力信号Ｓ（ｔ）を用いて電力増幅器１０６の非線形特性を補償する信号ＰＤ（ｔ）を出力する。
ビット分割部１０２は、歪み補償部１０１の出力信号ＰＤ（ｔ）を２つの信号に分割し、分割した信号の一方を第１のデジタルアナログ変換器１０３に出力し、他方を第２のデジタルアナログ変換器１０４に出力する。
第１のデジタルアナログ変換器１０３は、ビット分割部１０２で分割されたデジタル信号の一方を入力とし、アナログ信号である出力信号ＰＤ１（ｔ）を合成器１０５の第１の入力端子に出力する。
第２のデジタルアナログ変換器１０４は、ビット分割部１０２で分割されたデジタル信号のうち、第１のデジタルアナログ変換器１０３が入力としているデジタル信号とは別のデジタル信号を入力とし、アナログ信号である出力信号ＰＤ２（ｔ）を合成器１０５の第２の入力端子に出力する。
合成器１０５は、入力された複数のアナログ信号を合成し、合成したアナログ信号を電力増幅器１０６へ出力する。
電力増幅器１０６は、合成器１０５から出力されたアナログ信号の電力を増幅し、出力端子１０７へ出力する。
【００１０】
次に動作について説明する。なお、本実施の形態では、説明を判りやすくするため、電力増幅器１０６の増幅率は１とし、電力増幅器１０６の入力信号に対する出力信号の関係のうち、電力増幅器１０６の入力信号の値が１３であった場合、電力増幅器１０６の出力信号の値は本来１３となるべきところ、１２になるとする。
また、この電力増幅器１０６の非線形特性を補償する歪み補償部１０１の入力信号に対する出力信号の関係のうち、歪み補償部１０１の入力信号の値が１２であった場合、歪み補償部１０１の出力信号の値は１３になるとする。
また、入力信号Ｓ（ｔ）は、４ビットで表現されるデジタル信号とし、時刻Ｔ０における入力信号Ｓ（Ｔ０）は、１２であるとする。
【００１１】
入力端子１００から入力された入力信号Ｓ（ｔ）は、歪み補償部１０１に入力される。
歪み補償部１０１では、入力されたデジタル信号に応じた歪み補償信号ＰＤ（ｔ）を出力する。時刻Ｔ０では、歪み補償部１０１に入力されるＳ（Ｔ０）は、１２であるため、歪み補償部１０１から出力される歪み補償信号ＰＤ（Ｔ０）は１３となる。歪み補償部１０１の出力信号はビット分割部１０２に入力される。
【００１２】
ビット分割部１０２は、ビット分割部１０２に接続されているデジタルアナログ変換器の個数で入力信号のビットを分割する。本実施の形態の例では、第１のデジタルアナログ変換器１０３と第２のデジタルアナログ変換器１０４の２つがビット分割部１０２に接続されているため、ビット分割部１０２は入力信号のビットを２つの信号に分割し、一方の信号を第１のデジタルアナログ変換器１０３に出力し、他方の信号を第２のデジタルアナログ変換器１０４に出力する。
なお、分割方法の一例として、本実施の形態では、ビット分割部１０２の入力信号を２で除算し、除算後の信号を図示されていない小数点切り上げ部と図示されていない小数点切り捨て部に入力し、小数点切り上げ部の演算結果を第１のデジタルアナログ変換器１０３、小数点切り捨て部の演算結果を第２のデジタルアナログ変換器１０４へ出力するものとする。これにより、時刻Ｔ０において、ビット分割部１０２の入力信号ＰＤ（Ｔ０）は１３であるため、２で除算すると６．５となる。小数点切り上げ部では、入力信号の小数点以下を切り上げた結果である７が第１のデジタルアナログ変換器１０３に出力され、小数点切り捨て部では入力信号の小数点以下を切り捨てた結果である６が第２のデジタルアナログ変換器１０４に出力される。
【００１３】
本実施の形態では、２つのデジタルアナログ変換器を用い、２で除算しているため、第１のデジタルアナログ変換器１０３および第２のデジタルアナログ変換器１０４の最大出力レベルは同じであって問題ない。また、第１のデジタルアナログ変換器１０３および第２のデジタルアナログ変換器１０４のビット数は、入力信号のビット数４より小さい３で十分である。
【００１４】
合成器１０５には、第１のデジタルアナログ変換器１０３および第２のデジタルアナログ変換器１０４の出力が入力される。
合成器１０５の出力信号ＰＡＩｎ（Ｔ０）は、
ＰＡＩｎ（Ｔ０）＝  ＰＤ１（Ｔ０）  ＋  ＰＤ２（Ｔ０）  ＝  １３
となる。
合成器１０５の出力信号ＰＡＩｎ（Ｔ０）は、電力増幅器１０６に入力される。
【００１５】
電力増幅器１０６は、入力信号に対する出力信号の増幅率を１としたが、入力信号に対する出力信号の関係のうち、入力信号の値が１３であった場合、出力信号の値は１２になるともしたため、入力信号１３に対する出力信号は、その非線形特性により１２となる。即ち、入力端子１００から入力される入力信号が１２の時に、電力増幅器１０６の出力信号が１２となり、歪み補償部１０１により非線形特性が補償されている。
【００１６】
以上のように構成したので、入力信号のビット数よりも少ないビット数のデジタルアナログ変換器で、デジタルアナログ変換を行うことが可能となる。
また、従来の歪み補償回路では、入力信号と非線形歪みを補償する信号とを用いて補償回路を実現している。非線形歪みを補償する信号は、入力信号と比べ、小さいため、デジタルアナログ変換器の出力するノイズが一定だとすると、非線形歪みを補償する信号に対するシグナルノイズの比が悪くなる課題があった。
本実施の形態のような構成を取ることにより、入力信号を均等の電力で分配してデジタルアナログ変換器に入力するため、つまり、電力比が同じレベルで分配されるようにビット分割を行うので、従来の非線形歪みを補償する信号に対する信号レベルを大きくできる。その結果、従来に比べ、デジタルアナログ変換器から出力される信号のシグナルノイズ比を改善することが可能となる。
【００１７】
なお、本実施の形態では入力信号のビット数を４としたが本発明はこれに限られるものではない。また、本実施の形態では、デジタルアナログ変換器の数を２としたが、２以上であってもよい。例えば、デジタルアナログ変換器の数を４とした場合にデジタルアナログ変換器のビット数は２で十分であり、デジタルアナログ変換器の数を８とした場合にデジタルアナログ変換器のビット数は１で十分となる。
【００１８】
デジタルアナログ変換器を３つとした場合、ビット分割部１０２は、ビット分割部１０２に入力される入力信号を３で除算し、剰余が０だった場合には、商を各デジタルアナログ変換器に対し出力する。剰余が０以外であった場合、剰余の数と同等の数のデジタルアナログ変換器に対しては、商に１を足した値を出力し、残りのデジタルアナログ変換器に対しては、商の値を出力する。
例えば、デジタルアナログ変換器を３つとし、ビット分割部１０２に１３が入力された場合について説明する。ビット分割部１０２は、入力信号の値である１３を、デジタルアナログ変換器の総数である３で除算する。ビット分割部１０２が除算した結果、商は４で剰余は１となるため、第１のデジタルアナログ変換器には、商である４に１を足した５を出力し、第２のデジタルアナログ変換器と第３のデジタルアナログ変換器には、４を出力する。
【００１９】
実施の形態２．
本実施の形態では、実施の形態１において、第１のデジタルアナログ変換器１０３と合成器１０５との間に遅延時間ΔＴが生じた場合について説明する。なお、第２のデジタルアナログ変換器１０４と合成器１０５との間には遅延が発生していないものとする。
図２は、本発明の実施の形態２に係る歪み補償回路の構成図である。
図２において、２００はアナログデジタル変換器（Ａ／Ｄ変換器）、２０１は制御部、２０２はタイミング調整部である。
アナログデジタル変換器２００は、電力増幅器１０６の出力を入力とし、入力されたアナログ信号をデジタル信号に変換して制御部２０１へ出力する。
制御部２０１は、アナログデジタル変換器２００および入力信号の相関値を計算し、タイミング調整部２０２へ調整の指示を出力する。
なお、相関値の最大値は１とならない場合がありうるため、閾値として例えば０．７を予め定めておき、相関値が閾値を越えていた場合に、出力信号に対する非線形特性が補償されていると判断しても良い。また、制御部２０１が、タイミング調整部２０２に対し、調整の指示を出力するにあたって、遅延の段階を予め複数、例えば５つ用意しておき、各段階を試すように指示を出しても良い。
タイミング調整部２０２は、ビット分割部１０２と遅延が発生していない方のデジタルアナログ変換器、つまり本実施の形態の場合では、第２のデジタルアナログ変換器１０４との間にあり、制御部２０１の指示に従ってビット分割部１０２が出力してくる信号に遅延を発生させる。例えば、制御部２０１から具体的な時間の数値を受け取り、その受け取った時間の分だけ遅延を発生させた信号をビット分割部１０２へ出力してもよい。
図２において、図１と同一の符号は、同一または相当する部分を表しており、アナログデジタル変換器２００と制御部２０１とタイミング調整部２０２以外については、実施の形態１で用いた図１で記載したものと同じ動作をする。
【００２０】
次に動作について説明する。
なお、時刻ｍにおいて、ビット分割部１０２から第１のデジタルアナログ変換器１０３に対して信号ＢＤ１（ｍ）が出力されており、ビット分割部１０２からタイミング調整部２０２に対してＢＤ２（ｍ）が出力されているとする。
同様に、時刻ｎにおいて、ビット分割部１０２から第１のデジタルアナログ変換器１０３に対してＢＤ１（ｎ）が出力されており、ビット分割部１０２からタイミング調整部２０２に対してＢＤ２（ｎ）が出力されているとする。
最初に時刻ｍの場合について説明する。時刻ｍにおいて、タイミング調整部２０２は、入力信号をそのまま第２のデジタルアナログ変換器１０４へ出力する。従って、タイミング調整部２０２の出力信号はＢＤ２（ｍ）である。
【００２１】
実施の形態１において、入力信号Ｓ（ｔ）に対する第１のデジタルアナログ変換器１０３の出力信号はＰＤ１（ｔ）、第２のデジタルアナログ変換器１０４の出力信号はＰＤ２（ｔ）としており、これにあわせると、本実施の形態での第１のデジタルアナログ変換器１０３からはＰＤ１（ｍ）が出力され、第２のデジタルアナログ変換器１０４からはＰＤ２（ｍ）が出力される。つまり、
ＰＤ１（ｍ）＝ＢＤ１（ｍ）、ＰＤ２（ｍ）＝ＢＤ２（ｍ）
である。
第１のデジタルアナログ変換器１０３と合成器１０５の第１の入力端子の間には、遅延時間ΔＴがあるため、合成器１０５の第１の入力端子の信号はＰＤ１（ｍ−ΔＴ）となる。しかし、第２のデジタルアナログ変換器１０４と合成器１０５の第２の入力端子の間には遅延時間がないため、合成器１０５の第２の入力端子の信号はＰＤ２（ｍ）のままとなる。従って、合成器１０５の出力信号ｓｕｍ（ｍ）は、
ｓｕｍ（ｍ）  ＝  ＰＤ１（ｍ‐ΔＴ）  ＋  ＰＤ２（ｍ）
となる。
【００２２】
この合成器１０５の出力信号ｓｕｍ（ｍ）をそのまま電力増幅器１０６へ入力しても、異なるタイミングの信号が合成されているため、正しい歪み補償効果が得られない。その結果、電力増幅器１０６の出力信号には、歪み成分が含まれたままとなる。
そこで、正しい歪み補償効果が得るにあたり、アナログデジタル変換器２００を介した電力増幅器１０６の出力信号を、制御部２０１に入力する。なお、この信号を帰還信号ＦＢ（ｍ）とする。
制御部２０１では、時刻ｍの入力信号Ｓ（ｍ）と時刻ｍの帰還信号ＦＢ（ｍ）の相関値を計算する。しかし、時刻ｍでは、帰還信号ＦＢ（ｍ）には歪み成分が含まれているため、相関値は閾値未満である。
【００２３】
次に時刻ｎの場合の動作について説明する。時刻ｎにおいて、ビット分割部１０２は、第１のデジタルアナログ変換器１０３に対して、ＢＤ１（ｎ）を出力する。その一方で、ビット分割部１０２は、タイミング調整部２０２に対して、ＢＤ２（ｎ）を出力する。
タイミング調整部２０２は、制御部２０１からの指示により入力信号をΔＴだけ遅延させる。
このとき、タイミング調整部２０２の出力信号はＢＤ２（ｎ‐ΔＴ）となる。時刻ｍの時と同様、第１のデジタルアナログ変換器１０３からはＰＤ１（ｎ）が出力され、第２のデジタルアナログ変換器１０４からはＰＤ２（ｎ）が出力される。このため、時刻ｎでの第１のデジタルアナログ変換器１０３の出力及び第２のデジタルアナログ変換器１０４の出力は、
ＰＤ１（ｎ）＝ＢＤ１（ｎ）、ＰＤ２（ｎ）＝ＢＤ２（ｎ‐ΔＴ）
である。
【００２４】
本実施の形態では、第１のデジタルアナログ変換器１０３と合成器１０５の第１の入力端子の間には遅延時間ΔＴがあるとしているため、合成器１０５の第１の入力端子の信号はＰＤ１（ｎ‐ΔＴ）となる。
一方、第２のデジタルアナログ変換器１０４と合成器１０５の第２の入力端子の間には遅延時間が発生しないとしているため、合成器１０５の第２の入力端子の信号はＰＤ２（ｎ）となる。
従って、合成器１０５の出力信号ｓｕｍ（ｎ）は
ｓｕｍ（ｎ）  ＝  ＰＤ１（ｎ‐ΔＴ）  ＋  ＰＤ２（ｎ）
＝  ＢＤ１（ｎ‐ΔＴ）  ＋  ＢＤ２（ｎ‐ΔＴ）
となり、ビット分割部１０２から出力された２つの信号が正しいタイミングで合成されることが可能となる。つまり、電力増幅器１０６の非線形特性を補償することができ、その出力端子１０７から出力される出力信号に歪み成分は含まれない。
【００２５】
この歪み成分が含まれていない電力出力信号１０６の出力信号に対し、アナログデジタル変換器２００を介した時刻ｎにおける信号を帰還信号ＦＢ（ｎ）とする。
制御部２０１では時刻ｎの入力信号Ｓ（ｎ）と時刻ｎの帰還信号ＦＢ（ｎ）の相関値が計算される。時刻ｍの時と違い、時刻ｎでは、帰還信号ＦＢ（ｎ）に対する電力増幅器１０６の非線形特性が補償されているため、相関値は閾値以上となる。
【００２６】
制御部２０１の動作の詳細について、図３を用いて説明する。
制御部２０１は、アナログデジタル変換器２００から出力される信号と入力端子１００に入力される入力信号から相関値を計算する（Ｓ１０１）。
制御部２０１は、相関値と閾値を比較し（Ｓ１０２）、相関値が閾値以上であった場合、つまり、調整を行わなくても問題が無い場合には、タイミング調整部２０２には指示を出さずに処理を完了する。タイミング調整部２０２は制御部２０１の指示を受けないため、現在の状態、つまり、相関値が閾値以上である状態を維持する。
相関値が閾値未満であった場合、制御部２０１は、遅延時間の選定を行う（Ｓ１０３）。遅延時間の選定方法として、例えば、異なる遅延時間を予め複数用意しておき、それぞれの遅延時間を順番にタイミング調整部２０２へ指示し、指示した遅延時間に対応する相関値をそれぞれ計算し、相関値が最も高かった遅延時間を選定してもよい。
その後、制御部２０１は、選定した遅延時間をタイミング調整部２０２に指示する（Ｓ１０４）。
なお、本実施の形態では、複数用意した遅延時間全てに対し、相関値を計算し、最も相関値が高いものを選定する例の説明をしたが、途中で閾値を越える相関値があったら、その遅延時間を選定し、Ｓ１０３の処理を終了させてもよい。
【００２７】
以上のように構成したので、第１のデジタルアナログ変換器１０３と合成器１０５との間に遅延時間がある場合でも、ビット分割部１０２と第２のデジタルアナログ変換器１０４との間にタイミング調整部２０２を設けたので、第１のデジタルアナログ変換器１０３の出力信号と第２のデジタルアナログ変換器１０４の出力信号のタイミングを正しく整えた状態で合成することが可能となり、出力信号に対する非線形特性が補償された歪み補償回路を実現することが可能である。
なお、本実施の形態２では、第１のデジタルアナログ変換器１０３と合成器１０５の第１の入力端子の間に遅延時間があるとしたが、第２のデジタルアナログ変換器１０４と合成器１０５の第２の入力端子の間に遅延時間があっても良い。
なお、本実施の形態では、ビット分割部１０２の第２の出力端子と第２のデジタルアナログ変換器１０４との間にタイミング調整部２０２を設けたが、ビット分割部１０２の第１の出力端子と第１のデジタルアナログ変換器１０３との間に設けても良い。
また、本実施の形態では、デジタルアナログ変換器が２つの場合について説明したが、３つ以上あった場合でもよい。例えば、デジタルアナログ変換器が３つあり、それぞれをデジタルアナログ変換器１０３ａ、デジタルアナログ変換器１０３ｂ、デジタルアナログ変換器１０３ｃとした場合、デジタルアナログ変換器１０３ａとビット分割部１０２との間にタイミング調整部２０２ａ、デジタルアナログ変換器１０３ｂとビット分割部１０２との間にタイミング調整部２０２ｂ、デジタルアナログ変換器１０３ｃとビット分割部１０２との間にタイミング調整部２０２ｃを設置し、制御部２０１は、タイミング調整部２０２ａ、タイミング調整部２０２ｂ、タイミング調整部２０２ｃの３つが取りうる遅延時間の組み合わせ、この場合だと５×５×５の１２５通りに対する相関値のうち、最も相関値が高いものを選定する、あるいは、３つのタイミング調整部が取りうる遅延時間の組み合わせに対する相関値を試している過程で、相関値が予め定められた閾値を越えた時点で、その組み合わせを最適値とし、各タイミング調整部に指示するようにしてもよい。
【００２８】
実施の形態３．
本実施の形態では、電力増幅器１０６の特性が、温度や経年変化によって変化しても最適な補償係数を算出する場合について説明する。
図４は、本発明の実施の形態３に係る歪み補償回路の構成図である。
図４において、３００は、係数更新部である。係数更新部３００の第１の入力端子は、入力端子１００に接続され、係数更新部３００の第２の入力端子は、アナログデジタル変換器２００の出力端子に接続され、係数更新部３００の出力端子は、歪み補償部１０１の制御端子に接続される。
図４において、図２と同一の符号は、同一または相当する部分を表しており、係数更新部３００以外については、実施の形態２で用いた図２で記載したものと同じ動作をする。
なお、本実施の形態において、歪み補償部１０１は、係数更新部３００から係数を更新する指示があった場合に係数を更新することを行っているが、これ以外の、入力端子１００から入力された入力信号Ｓ（ｔ）に応じた歪み補償信号ＰＤ（ｔ）を出力する動作は、実施の形態２で用いた図２で記載したものと同じ動作をする。
【００２９】
次に動作について説明する。なお、本実施の形態では、実施の形態２の動作が終了した後に動作するものである。つまり、実施の形態２で説明したように、第１のデジタルアナログ変換器１０３と合成器１０５の第１の入力端末の間には遅延時間ΔＴがあったが、制御部２０１が、図３に示す処理を行い、アナログデジタル変換器２００および入力信号の相関値が閾値以上となっているものとする。
まず、入力端子１００に入力される入力信号が係数更新部３００の第１の入力端子に入力とされる。そして、電力増幅器１０６の出力信号が、アナログデジタル変換器２００を介してアナログ信号に変換され、帰還信号として係数更新部３００の第２の入力端子に入力される。
係数更新部３００は、第１の入力端子から入力された入力信号と、第２の入力端子から入力された帰還信号を用いて、電力増幅器１０６の非線形特性を推定する。電力増幅器１０６の非線形特性を推定する方法として、ＬＵＴ（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）法や、ＭＰ（Ｍｅｍｏｒｙ  Ｐｏｌｙｎｏｍｉｎａｌ）法などが挙げられる。
係数更新部３００は、電力増幅器１０６の非線形特性を推定した後、新たな係数を出力端子から歪み補償部１０１の制御端子に出力する。なお、係数更新部３００が出力する新たな係数は、ＬＵＴ法であった場合には入力信号の瞬時電力に対する補償係数であり、入力信号と帰還信号を比較し、２つの信号の誤差が最小となるように係数を求める。また、ＭＰ法であった場合には、係数更新部３００が出力する新たな係数は、歪み補償部１０１に実装される多項式に用いられる係数であり、入力信号と帰還信号の誤差が最小となるように係数を求める。また、電力増幅器１０６の非線形特性を推定する方法として他の手法を用いた場合にはその手法に応じた係数を求めるようにする。
歪み補償部１０１は、制御端子から入力された係数更新３００から入力される新たな係数を用いて、入力信号に応じた歪み補償信号を出力する。
以上のように構成したので、電力増幅器１０６の特性が温度や経年変化などによって変化した場合でも、最適な補償係数を算出することが可能である。
なお、本実施の形態では係数更新部３００の第１の入力端子と入力端子１００と接続したが、図５に示すように、係数更新部３００の第１の入力端子と歪み補償部１０１の出力端子とを接続しても良い。
【符号の説明】
【００３０】
１００  入力信号、１０１  歪み補償部、１０２  ビット分割部、１０３  第１のデジタルアナログ変換器（第１Ｄ／Ａ変換器）、１０４  第２のデジタルアナログ変換器（第２Ｄ／Ａ変換器）、１０５  合成器、１０６電力増幅器、１０７  出力端子、２００  アナログデジタル変換器（Ａ／Ｄ変換器）、２０１  制御部、２０２  タイミング調整部、３００  係数更新部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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