(57)【要約】      （修正有）【課題】半導体装置において、パワーゲーティングを行う際の処理の簡便化を図る。【解決手段】データを保持することが可能な揮発性の保持ノードと、キャパシタ２０と、当該保持ノードと当該キャパシタを電気的に接続させるか否かを選択するチャネルが酸化物半導体層に形成されるトランジスタ２１とを設ける。そして、当該トランジスタが、半導体装置に対するパワーゲーティングが行われる期間以外のほぼ全ての期間においてオン状態を維持する。よって、キャパシタが常時保持ノードのデータと対応するデータを有することになるとともに、当該トランジスタをオフ状態とすることのみによって当該保持ノードから当該キャパシタへのデータの退避が完了する。すなわち、簡便な処理（当該トランジスタをオフ状態とすること）によってパワーゲーティングを行うための準備を完了させることが可能となる。【選択図】図１
2016187178.tif 000002
【特許請求の範囲】
【請求項１】
回路と、キャパシタと、トランジスタと、を有し、
前記回路は、データを保持することが可能な揮発性の保持ノードを有し、
前記キャパシタは、前記回路への電源電圧の供給が停止される期間中に前記データを保持する機能を有し、
前記トランジスタは、前記保持ノードと前記キャパシタを電気的に接続させるか否かを選択する機能を有し、
前記トランジスタは、チャネルが酸化物半導体層に形成されており、
前記トランジスタは、
前記回路への電源電圧の供給が停止される期間が開始される前にオフ状態となってから前記回路への電源電圧の供給が停止される期間中に渡ってオフ状態を維持し、
前記回路への電源電圧の供給が停止される期間経過後にオン状態となってから再度前記回路への電源電圧の供給が停止される期間が開始される前までに渡ってオン状態を維持する、ことを繰り返し行う機能を有することを特徴とする半導体装置。
【請求項２】
回路と、キャパシタと、トランジスタと、を有し、
前記回路は、データを保持することが可能な揮発性の保持ノードを有し、
前記キャパシタは、前記回路への電源電圧の供給が停止される期間中に前記データを保持する機能を有し、
前記トランジスタは、前記保持ノードと前記キャパシタを電気的に接続させるか否かを選択する機能を有し、
前記トランジスタは、チャネルが酸化物半導体層に形成されており、
前記トランジスタは、
前記回路への電源電圧の供給が停止される際にオフ状態となってから前記回路への電源電圧の供給が停止される期間中に渡ってオフ状態を維持し、
前記回路への電源電圧の供給が停止される期間経過後にオン状態となってから再度前記回路への電源電圧の供給が停止される期間が開始されるまでに渡ってオン状態を維持する、ことを繰り返し行う機能を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記回路は、前記回路への電源電圧の供給が停止される期間経過後に前記トランジスタがオン状態となる際に、前記保持ノードを浮遊状態とする機能を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその駆動方法に関する。特に、パワーゲーティングが行われ
る半導体装置及びその駆動方法に関する。なお、本明細書において半導体装置とは、半導
体特性を利用することで機能しうる装置を指すこととする。
【背景技術】
【０００２】
Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＣＰＵ）等の消費電力を低減する
技術として、パワーゲーティングが注目されている。パワーゲーティングは、当該ＣＰＵ
の一部又は全部が動作しない場合に、その一部又は全部に対する電源電圧の供給を停止す
る技術である。これにより、静的な消費電力（ＣＰＵの一部又は全部の状態を維持するた
めに消費される電力）の抑制を図ることが可能である。
【０００３】
ただし、パワーゲーティングを行った場合には、各種のノードにおける論理状態の消失
及び各種のメモリに保持されているデータ（以下、単に「データ」という）の消失などが
生じることになる。そのため、パワーゲーティングが終了（電源電圧の供給を再開）した
後、即座に動作を再開することはできない。この場合には、動作の再開に先だって、消失
されたデータを復元することが必要となるからである。よって、各種の半導体装置に対し
てパワーゲーティングを行う場合、当該半導体装置の動作遅延が生じることになる。
【０００４】
これに対して、パワーゲーティング前に各種のノードに保持されているデータを不揮発
性のメモリに退避させ、そして、当該パワーゲーティング後にそれらを復元することで動
作遅延の発生を抑制する技術が開発されている。例えば、特許文献１では、Ｓｔａｔｉｃ
Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＲＡＭ）に保持されているデータを不
揮発性のメモリに退避する技術が開示されている。なお、特許文献１では、チャネルが酸
化物半導体層に形成されるトランジスタ（容量用スイッチング素子）と、当該トランジス
タがオフ状態となることによって一方の端子が電気的に接続するノードが浮遊状態となる
キャパシタ（容量素子）とによって当該メモリが構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１７１７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、パワーゲーティングを行う際の処理の簡便化を図ることを目的の一
とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置では、データを保持することが可能な揮発性の保持ノード
と、キャパシタと、当該保持ノードと当該キャパシタを電気的に接続させるか否かを選択
するチャネルが酸化物半導体層に形成されるトランジスタとを設ける。そして、当該トラ
ンジスタが、半導体装置に対するパワーゲーティングが行われる期間以外のほぼ全ての期
間においてオン状態を維持することを要旨とする。
【０００８】
例えば、本発明の一態様は、データを保持することが可能な揮発性の保持ノードと、パ
ワーゲーティング期間中にデータを保持するキャパシタと、保持ノードとキャパシタを電
気的に接続させるか否かを選択する、チャネルが酸化物半導体層に形成されるトランジス
タと、を有し、トランジスタが、パワーゲーティング期間以前にオフ状態となってからパ
ワーゲーティング期間中に渡ってオフ状態を維持する第１の行程と、パワーゲーティング
期間後にオン状態となってからパワーゲーティング期間前までに渡ってオン状態を維持す
る第２の行程と、を繰り返す半導体装置の駆動方法である。
【発明の効果】
【０００９】
本発明の一態様の半導体装置の駆動方法では、半導体装置が動作中のほぼ全ての期間に
おいて、保持ノードとキャパシタの間に設けられているトランジスタがオン状態を維持す
る。よって、キャパシタが常時保持ノードのデータと対応するデータを有することになる
とともに、当該トランジスタをオフ状態とすることのみによって当該保持ノードから当該
キャパシタへのデータの退避が完了する。すなわち、簡便な処理（当該トランジスタをオ
フ状態とすること）によってパワーゲーティングを行うための準備を完了させることが可
能となる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置の（Ａ）構成例を示す図、（Ｂ）、（Ｃ）動作例を示すタイミングチャート。
【図２】半導体装置の（Ａ）構成例を示す図、（Ｂ）、（Ｃ）動作例を示すタイミングチャート。
【図３】（Ａ）、（Ｂ）半導体装置の具体例を示す回路図。
【図４】（Ａ）、（Ｂ）半導体装置の具体例を示す回路図。
【図５】（Ａ）、（Ｂ）半導体装置の具体例を示す回路図。
【図６】（Ａ）、（Ｂ）半導体装置の具体例を示す回路図。
【図７】半導体装置の構造例を示す図。
【図８】半導体装置の構造例を示す図。
【図９】半導体装置の構造例を示す図。
【図１０】携帯用の電子機器のブロック図。
【図１１】電子書籍のブロック図。
【発明を実施するための形態】
【００１１】
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限
定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得
る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
【００１２】
＜半導体装置＞
図１、２を参照して半導体装置の構成例及び動作例について説明する。
【００１３】
＜構成例１：図１（Ａ）＞
図１（Ａ）は、本発明の一態様に係る半導体装置の構成例を示す図である。図１（Ａ）
に示す半導体装置は、特定のノード（Ｎｏｄｅ）においてデータを保持することが可能な
揮発性の回路１と、パワーゲーティング期間中に当該データを保持する不揮発性のメモリ
２とを有する。具体的には、図１（Ａ）に示す半導体装置では、パワーゲーティング期間
以前に回路１がノード（Ｎｏｄｅ）において保持するデータをメモリ２に退避させ、当該
パワーゲーティング期間後にメモリ２に退避されているデータを用いて回路１のノード（
Ｎｏｄｅ）におけるデータを復元することが可能な半導体装置である。
【００１４】
なお、回路１には、電源電位Ｖ１を供給する配線及び電源電位Ｖ２を供給する配線が設
けられている。電源電位Ｖ１は、高電源電位（ＶＤＤ）とパワーゲーティング電位のいず
れかの電位となる電圧であり、電源電位Ｖ２は、低電源電位（ＶＳＳ）と当該パワーゲー
ティング電位のいずれかの電位となる電圧である。なお、本明細書において、パワーゲー
ティング電位とは、パワーゲーティング期間において電源電位Ｖ１及び電源電位Ｖ２がと
る電位である。例えば、パワーゲーティング電位として、接地電位、０（Ｖ）、任意の値
の固定電位を適用することが可能である。図１（Ａ）に示す半導体装置においては、当該
パワーゲーティング電位として低電源電位（ＶＳＳ）を適用することとする。また、回路
１には、データの復元が行われる際にノード（Ｎｏｄｅ）を浮遊状態とする手段を設けら
れていることが好ましい。仮に、論理ゲートの出力がノード（Ｎｏｄｅ）と電気的に接続
されている場合には、データの復元時にメモリ２に保持されているデータ（電荷）が消失
する可能性があるためである。
【００１５】
また、メモリ２には、パワーゲーティング期間中にデータを保持するキャパシタ２０と
、ノード（Ｎｏｄｅ）とキャパシタ２０を電気的に接続させるか否かを選択するトランジ
スタ２１とが設けられている。なお、トランジスタ２１は、チャネルが酸化物半導体層に
形成されるトランジスタである。さらに、トランジスタ２１のスイッチングは、ゲートに
入力されるパワーゲーティング制御信号（ＰＣＴＲＬ）によって制御されている。なお、
パワーゲーティング制御信号（ＰＣＴＲＬ）は、高電源電位（ＶＤＤ）及び低電源電位（
ＶＳＳ）並びにパワーゲーティング電位のいずれかの電位となる信号である。そして、こ
れらの電位の具体的な値は、トランジスタ２１のゲートに高電源電位（ＶＤＤ）が供給さ
れる際にトランジスタ２１がオン状態となり、低電源電位（ＶＳＳ）又はパワーゲーティ
ング電位が供給される際にトランジスタ２１がオフ状態になるように設定されている。
【００１６】
＜構成例１の動作例１：図１（Ｂ）＞
図１（Ｂ）は、図１（Ａ）に示す半導体装置の動作例を示すタイミングチャートである
。図１（Ｂ）に示すタイミングチャートでは、パワーゲーティング期間（ＰＧ１、ＰＧ２
、ＰＧ３）において電源電位Ｖ１及び電源電位Ｖ２並びにパワーゲーティング制御信号（
ＰＣＴＲＬ）が共にパワーゲーティング電位（ここでは、低電源電位ＶＳＳとする）とな
る。また、パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）以外の期間において電源
電位Ｖ１が高電源電位（ＶＤＤ）となり、電源電位Ｖ２が低電源電位（ＶＳＳ）となり、
パワーゲーティング制御信号（ＰＣＴＲＬ）が高電源電位（ＶＤＤ）又は低電源電位（Ｖ
ＳＳ）となる。
【００１７】
以下、図１（Ｂ）に示すタイミングチャートにおけるパワーゲーティング制御信号（Ｐ
ＣＴＲＬ）について詳細に述べる。パワーゲーティング制御信号（ＰＣＴＲＬ）は、パワ
ーゲーティングが開始される前に低電源電位（ＶＳＳ）となる。そして、パワーゲーティ
ングが終了後も一定期間に渡って低電源電位（ＶＳＳ）となる。なお、当該一定期間が経
過した後に高電源電位（ＶＤＤ）となる。この状態は、再度パワーゲーティングが行われ
る前まで維持される。
【００１８】
これにより、トランジスタ２１は、パワーゲーティング前にオフ状態となってからパワ
ーゲーティング終了後一定期間が経過するまでに渡ってオフ状態を維持することになる。
そして、トランジスタ２１がオフ状態となる期間に渡って、キャパシタ２０に蓄積されて
いる電荷（データ）も保持されることになる。チャネルが酸化物半導体層に形成されるト
ランジスタ２１は、オフ電流値が極めて小さいからである。また、トランジスタ２１は、
当該期間経過後にオン状態となってから再度パワーゲーティングが開始される前までに渡
ってオン状態を維持することになる。なお、図１（Ｂ）に示すタイミングチャートに従っ
て図１（Ａ）に示す半導体装置が動作する場合、パワーゲーティング前にトランジスタ２
１がオフ状態となることによってデータの退避が行われ、パワーゲーティング後にトラン
ジスタ２１がオン状態になることによってデータの復元が行われることになる。よって、
この場合には、簡便な処理によってパワーゲーティングを行う際におけるデータの退避を
行うことが可能である。
【００１９】
＜構成例１の動作例２：図１（Ｃ）＞
図１（Ｃ）は、図１（Ａ）に示す半導体装置の動作例を示すタイミングチャートである
。図１（Ｃ）に示すタイミングチャートは、パワーゲーティング期間（ＰＧ１、ＰＧ２、
ＰＧ３）の間の期間において、パワーゲーティング制御信号（ＰＣＴＲＬ）が高電源電位
（ＶＤＤ）となった後に低電源電位（ＶＳＳ）とならない（パワーゲーティング期間（Ｐ
Ｇ１、ＰＧ２、ＰＧ３）が開始する際に、高電源電位（ＶＤＤ）から直接的にパワーゲー
ティング電位へと変化する）点を除き、図１（Ｂ）に示すタイミングチャートと同様のタ
イミングチャートである。
【００２０】
図１（Ｃ）に示すタイミングチャートに従って図１（Ａ）に示す半導体装置が動作する
場合、パワーゲーティングを行うための準備を行うことなくパワーゲーティングが開始さ
れることになる。よって、図１（Ｂ）に示すタイミングチャートに従って図１（Ａ）に示
す半導体装置が動作する場合よりも簡便な処理によってパワーゲーティングを行うことが
可能となる。他方、図１（Ｂ）に示すタイミングチャートに従って図１（Ａ）に示す半導
体装置が動作する場合には、データの退避を確実に行うことが可能である。
【００２１】
＜構成例２：図２（Ａ）＞
図２（Ａ）は、図１（Ａ）とは異なる半導体装置の構成例を示す図である。図２（Ａ）
に示す半導体装置は、２種のノード（Ｎｏｄｅ１、Ｎｏｄｅ２）において同一のデータを
保持することが可能な揮発性の回路３と、パワーゲーティング期間中に当該データを保持
する不揮発性のメモリ４とを有する。具体的には、図２（Ａ）に示す半導体装置では、パ
ワーゲーティング期間以前に回路３が第１のノード（Ｎｏｄｅ１）において保持するデー
タをメモリ２に退避させ、当該パワーゲーティング期間後にメモリ２に退避されているデ
ータを用いて回路３の第２のノード（Ｎｏｄｅ２）におけるデータを復元することが可能
な半導体装置である。
【００２２】
なお、回路３には、図１（Ａ）に示す半導体装置における回路１と同様に、電源電位Ｖ
１を供給する配線及び電源電位Ｖ２を供給する配線が設けられている。また、回路３には
、図１（Ａ）に示す半導体装置における回路１と同様に、データの復元が行われる際に第
２のノード（Ｎｏｄｅ２）を浮遊状態とする手段を設けられていることが好ましい。
【００２３】
また、メモリ４には、パワーゲーティング期間中にデータを保持するキャパシタ４０と
、第１のノード（Ｎｏｄｅ１）とキャパシタ４０を電気的に接続させるか否かを選択する
トランジスタ４１と、第２のノード（Ｎｏｄｅ２）とキャパシタ４０を電気的に接続させ
るか否かを選択するトランジスタ４２とが設けられている。なお、トランジスタ４１、４
２は、チャネルが酸化物半導体層に形成されるトランジスタである。さらに、トランジス
タ４１のスイッチングは、ゲートに入力される第１のパワーゲーティング制御信号（ＰＣ
ＴＲＬ＿１）によって制御され、トランジスタ４２のスイッチングは、ゲートに入力され
る第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）によって制御されている。なお
、第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）は、
高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）並びにパワーゲーティング電位のいずれ
かの電位となる信号である。そして、これらの電位の具体的な値は、トランジスタ４１、
４２のゲートに高電源電位（ＶＤＤ）が供給される際にトランジスタ４１、４２がオン状
態となり、低電源電位（ＶＳＳ）又はパワーゲーティング電位が供給される際にトランジ
スタ４１、４２がオフ状態になるように設定されている。
【００２４】
＜構成例２の動作例１：図２（Ｂ）＞
図２（Ｂ）は、図２（Ａ）に示す半導体装置の動作例を示すタイミングチャートである
。図２（Ｂ）に示すタイミングチャートでは、パワーゲーティング期間（ＰＧ１、ＰＧ２
、ＰＧ３）において電源電位Ｖ１及び電源電位Ｖ２並びに第１及び第２のパワーゲーティ
ング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２）が共にパワーゲーティング電位（ここ
では、低電源電位ＶＳＳとする）となる。また、パワーゲーティング期間（ＰＧ１、ＰＧ
２、ＰＧ３）以外の期間において電源電位Ｖ１が高電源電位（ＶＤＤ）となり、電源電位
Ｖ２が低電源電位（ＶＳＳ）となり、第１及び第２のパワーゲーティング制御信号（ＰＣ
ＴＲＬ＿１、ＰＣＴＲＬ＿２）が高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）となる
。
【００２５】
以下、第１及び第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿１、ＰＣＴＲＬ＿２
）について詳細に述べる。第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）は、パ
ワーゲーティングが開始される前に低電源電位（ＶＳＳ）となる。そして、パワーゲーテ
ィング終了後も一定期間に渡って低電源電位（ＶＳＳ）となる。なお、当該一定期間が経
過した後に高電源電位（ＶＤＤ）となる。この状態は、再度パワーゲーティングが行われ
る前まで維持される。また、第２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）は、
パワーゲーティング終了後の一定期間に渡って低電源電位（ＶＳＳ）となる。そして、当
該一定期間が経過した後に高電源電位（ＶＤＤ）となる。その後、第１のパワーゲーティ
ング制御信号（ＰＣＴＲＬ＿１）が高電源電位（ＶＤＤ）となる際に第２のパワーゲーテ
ィング制御信号（ＰＣＴＲＬ＿２）は低電源電位（ＶＳＳ）となる。この状態は、再度パ
ワーゲーティングが行われるまで維持される。
【００２６】
これにより、トランジスタ４１、４２は、パワーゲーティング前にトランジスタ４１が
オフ状態となってからパワーゲーティング終了後一定期間が経過する（トランジスタ４２
がオン状態となる）までに渡ってオフ状態を維持することになる。そして、トランジスタ
４１、４２がオフ状態となる期間に渡って、キャパシタ４０に蓄積されている電荷（デー
タ）も保持されることになる。チャネルが酸化物半導体層に形成されるトランジスタ４１
、４２は、オフ電流値が極めて小さいからである。また、トランジスタ４１は、当該期間
経過後にオン状態となってから再度パワーゲーティングが開始される前までに渡ってオン
状態を維持することになる。なお、図２（Ｂ）に示すタイミングチャートに従って図２（
Ａ）に示す半導体装置が動作する場合、パワーゲーティング前にトランジスタ４１がオフ
状態となることによって第１のノード（Ｎｏｄｅ１）に保持されていたデータの退避が行
われ、パワーゲーティング後にトランジスタ４２がオン状態になることによって第２のノ
ードに対してデータの復元が行われることになる。よって、この場合には、簡便な処理に
よってパワーゲーティングを行う際におけるデータの退避を行うことが可能である。
【００２７】
＜構成例２の動作例２：図２（Ｃ）＞
図２（Ｃ）は、図２（Ａ）に示す半導体装置の動作例を示すタイミングチャートである
。図２（Ｃ）に示すタイミングチャートは、パワーゲーティング期間（ＰＧ１、ＰＧ２、
ＰＧ３）の間の期間において、第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）が
高電源電位（ＶＤＤ）となった後に低電源電位（ＶＳＳ）とならない（パワーゲーティン
グ期間（ＰＧ１、ＰＧ２、ＰＧ３）が開始する際に、高電源電位（ＶＤＤ）から直接的に
パワーゲーティング電位へと変化する）点、及び、第２のパワーゲーティング制御信号（
ＰＣＴＲＬ＿２）が高電源電位（ＶＤＤ）となる前に低電源電位（ＶＳＳ）とならない（
パワーゲーティング期間（ＰＧ１、ＰＧ２、ＰＧ３）が終了する際に、パワーゲーティン
グ電位から直接的に高電源電位（ＶＤＤ）へと変化する）点を除き、図２（Ｂ）に示すタ
イミングチャートと同様のタイミングチャートである。
【００２８】
図２（Ｃ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する
場合、パワーゲーティングを行うための準備を行うことなくパワーゲーティングが開始さ
れることになる。よって、図２（Ｂ）に示すタイミングチャートに従って図２（Ａ）に示
す半導体装置が動作する場合よりも簡便な処理によってパワーゲーティングを行うことが
可能となる。他方、図２（Ｂ）に示すタイミングチャートに従って図２（Ａ）に示す半導
体装置が動作する場合には、データの退避を確実に行うことが可能である。
【００２９】
また、図２（Ｃ）に示す第１のパワーゲーティング制御信号（ＰＣＴＲＬ＿１）は、第
２のパワーゲーティング制御信号（ＰＣＴＲＬ＿２）の反転信号となる。よって、図２（
Ｂ）に示すタイミングチャートに従って図２（Ａ）に示す半導体装置が動作する場合、回
路動作に必要な信号の生成が容易である。
【実施例１】
【００３０】
本実施例においては、図１を参照して説明した半導体装置の具体例について図３、４を
参照して説明する。なお、図３、４は、図１（Ａ）に示す回路１としてＳｔａｔｉｃ  Ｒ
ａｎｄａｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＲＡＭ）を適用した場合の半導体装置の
回路構成例を示す図である。
【００３１】
＜具体例１：図３（Ａ）＞
図３（Ａ）に示す半導体装置は、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力するか
否かを選択するトランジスタ１１と、ノード（Ｎｏｄｅ）の電位が入力されるインバータ
１２と、インバータ１２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか
否かを選択するトランジスタ１３と、インバータ１２の出力信号が入力されるインバータ
１４と、インバータ１４の出力信号をノード（Ｎｏｄｅ）に出力するか否かを選択するト
ランジスタ１５と、図１（Ａ）に示すメモリ２とを有する。なお、図１（Ａ）に示す電源
電位Ｖ１及び電源電位Ｖ２は、インバータ１２、１４に供給されている（図示しない）。
【００３２】
なお、トランジスタ１１のスイッチングはゲートに入力される入力制御信号（ＩＮ＿Ｃ
ＴＲＬ）によって制御され、トランジスタ１３のスイッチングはゲートに入力される出力
制御信号（ＯＵＴ＿ＣＴＲＬ）によって制御され、トランジスタ１５のスイッチングはゲ
ートに入力される復元制御信号（Ｒｅ＿ＣＴＲＬ）によって制御されている。具体的には
、トランジスタ１１は、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力する場合にオン状
態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ１３は、イン
バータ１２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力する場合にオン状態
となり、それ以外の期間においてはオフ状態となる。また、トランジスタ１５は、メモリ
２に退避されているデータを用いてノード（Ｎｏｄｅ）におけるデータを復元する際にオ
フ状態となり、それ以外の期間（パワーゲーティング期間は除く）においてはオン状態と
なる。また、トランジスタ１５をノード（Ｎｏｄｅ）におけるデータを復元する際のみな
らず入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力する際にもオフ状態としてもよい。
【００３３】
図３（Ａ）に示す半導体装置においては、図１（Ａ）、（Ｂ）に示すタイミングチャー
トに従って動作させることでパワーゲーティングによって消失するノード（Ｎｏｄｅ）の
データを簡便に復元することが可能である。
【００３４】
なお、図３（Ａ）では、トランジスタ１１、１３、１５としてＮチャネル型のトランジ
スタを適用する例について示したが、これらのトランジスタの一部又は全部をＰチャネル
型のトランジスタとすることも可能である。また、図３（Ａ）に示す構成からトランジス
タ１５を削除した構成とすることも可能である。この場合には、回路面積の縮小を図るこ
とが可能である。他方、図３（Ａ）に示すようにトランジスタ１５を設けることによって
、データの復元時にノード（Ｎｏｄｅ）を浮遊状態とすることが可能となる。これにより
、インバータ１４の状態に依存することなくデータの復元を行うことが可能となる。すな
わち、データの復元時にメモリ２に保持されているデータ（電荷）が消失する蓋然性を低
減することが可能である。
【００３５】
＜具体例２：図３（Ｂ）＞
図３（Ｂ）に示す半導体装置は、入力信号（ＩＮ）及び出力信号（ＯＵＴ）が供給され
る配線が共通化されている点を除き、図３（Ａ）に示す半導体装置と同様の構成を有する
。具体的には、図３（Ｂ）に示す半導体装置は、図３（Ａ）に示すトランジスタ１１、１
３を、入力信号（ＩＮ）をノード（Ｎｏｄｅ）に入力するか否か、及びインバータ１４の
出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するトランジス
タ１６に置換した構成を有する。
【００３６】
なお、トランジスタ１６のスイッチングはゲートに入力される入出力制御信号（ＩＮ／
ＯＵＴ＿ＣＴＲＬ）によって制御されている。具体的には、トランジスタ１６は、入力信
号（ＩＮ）をノード（Ｎｏｄｅ）に入力する場合及びインバータ１４の出力信号を半導体
装置の出力信号（ＯＵＴ）として出力する場合にオン状態となり、それ以外の期間におい
てはオフ状態となる。
【００３７】
図３（Ｂ）に示す半導体装置においても図３（Ａ）に示す半導体装置と同様にノード（
Ｎｏｄｅ）のデータを簡便に復元することが可能である。
【００３８】
なお、図３（Ｂ）では、トランジスタ１６としてＮチャネル型のトランジスタを適用す
る例について示したが、トランジスタ１６をＰチャネル型のトランジスタとすることも可
能である。また、図３（Ｂ）に示す構成からトランジスタ１５を削除した構成とすること
も可能である。
【００３９】
＜具体例３：図４（Ａ）＞
図４（Ａ）に示す半導体装置は、トランジスタ１５及びメモリ２がインバータ１４の出
力側ではなくインバータ１２の出力側に電気的に接続されている点を除き、図３（Ａ）に
示す半導体装置と同様の構成を有する。
【００４０】
図４（Ａ）に示す半導体装置においても図３（Ａ）、（Ｂ）に示す半導体装置と同様に
ノード（Ｎｏｄｅ）のデータを簡便に復元することが可能である。また、図４（Ａ）に示
す構成からトランジスタ１５を削除した構成とすることも可能である。
【００４１】
＜具体例４：図４（Ｂ）＞
図４（Ｂ）に示す半導体装置は、トランジスタ１５及びメモリ２がインバータ１４の出
力側ではなくインバータ１２の出力側のノード（Ｎｏｄｅ）に電気的に接続されている点
を除き、図３（Ｂ）に示す半導体装置と同様の構成を有する。
【００４２】
図４（Ｂ）に示す半導体装置においても図３（Ａ）、（Ｂ）、図４（Ａ）に示す半導体
装置と同様にノード（Ｎｏｄｅ）のデータを簡便に復元することが可能である。また、図
４（Ｂ）に示す構成からトランジスタ１５を削除した構成とすることも可能である。
【００４３】
＜付記＞
なお、本実施例においては、図１（Ａ）に示す回路１としてＳＲＡＭが適用された半導
体装置について示したが、回路１としてフリップフロップ又はレジスタなどを適用するこ
とも可能である。
【実施例２】
【００４４】
本実施例においては、図２を参照して説明した半導体装置の具体例について図５、６を
参照して説明する。なお、図５、６は、図２（Ａ）に示す回路３としてＳＲＡＭを適用し
た場合の半導体装置の回路構成例を示す図である。
【００４５】
＜具体例５：図５（Ａ）＞
図５（Ａ）に示す半導体装置は、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入
力するか否かを選択するトランジスタ３１と、第２のノード（Ｎｏｄｅ２）の電位が入力
されるインバータ３２と、インバータ３２の出力信号を半導体装置の出力信号（ＯＵＴ）
として出力するか否かを選択するトランジスタ３３と、インバータ３２の出力信号が入力
されるインバータ３４と、第１のノード（Ｎｏｄｅ１）と第２のノード（Ｎｏｄｅ２）を
電気的に接続させるか否かを選択するトランジスタ３５と、図２（Ａ）に示すメモリ４と
を有する。なお、図１（Ａ）に示す電源電位Ｖ１及び電源電位Ｖ２は、インバータ３２、
３４に供給されている。
【００４６】
なお、トランジスタ３１のスイッチングはゲートに入力される入力制御信号（ＩＮ＿Ｃ
ＴＲＬ）によって制御され、トランジスタ３３のスイッチングはゲートに入力される出力
制御信号（ＯＵＴ＿ＣＴＲＬ）によって制御され、トランジスタ３５のスイッチングはゲ
ートに入力される復元制御信号（Ｒｅ＿ＣＴＲＬ）によって制御されている。具体的には
、トランジスタ３１は、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力する場合
にオン状態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ３３
は、インバータ３２の出力信号を半導体装置の出力信号（ＯＵＴ）として出力する場合に
オン状態となり、それ以外の期間においてはオフ状態となる。また、トランジスタ３５は
、メモリ２に退避されているデータを用いて第２のノード（Ｎｏｄｅ２）におけるデータ
を復元する際にオフ状態となり、それ以外の期間（パワーゲーティング期間は除く）にお
いてはオン状態となる。また、トランジスタ３５を第２のノード（Ｎｏｄｅ２）における
データを復元する際のみならず入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力す
る際にもオフ状態としてもよい。
【００４７】
また、復元制御信号（Ｒｅ＿ＣＴＲＬ）として、第１のパワーゲーティング制御信号（
ＰＣＴＲＬ＿１）を適用することも可能である。この場合、回路動作に必要な信号数を削
減することが可能である。
【００４８】
図５（Ａ）に示す半導体装置においては、図２（Ａ）、（Ｂ）に示すタイミングチャー
トに従って動作させることでパワーゲーティングによって消失する第２のノード（Ｎｏｄ
ｅ２）のデータを簡便に復元することが可能である。
【００４９】
なお、図５（Ａ）では、トランジスタ３１、３３、３５としてＮチャネル型のトランジ
スタを適用する例について示したが、これらのトランジスタの一部又は全部をＰチャネル
型のトランジスタとすることも可能である。さらに、トランジスタ３５としてＰチャネル
型のトランジスタを適用する場合には、復元制御信号（Ｒｅ＿ＣＴＲＬ）として、第２の
パワーゲーティング制御信号（ＰＣＴＲＬ＿２）を適用することも可能である。
【００５０】
＜具体例６：図５（Ｂ）＞
図５（Ｂ）に示す半導体装置は、入力信号（ＩＮ）及び出力信号（ＯＵＴ）が供給され
る配線が共通化されている点を除き、図５（Ａ）に示す半導体装置と同様の構成を有する
。具体的には、図５（Ｂ）に示す半導体装置は、図５（Ａ）に示すトランジスタ３１、３
３を、入力信号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力するか否か、及びインバー
タ３４の出力信号を半導体装置の出力信号（ＯＵＴ）として出力するか否かを選択するト
ランジスタ３６に置換した構成を有する。
【００５１】
なお、トランジスタ３６のスイッチングはゲートに入力される入出力制御信号（ＩＮ／
ＯＵＴ＿ＣＴＲＬ）によって制御されている。具体的には、トランジスタ３６は、入力信
号（ＩＮ）を第２のノード（Ｎｏｄｅ２）に入力する場合及びインバータ３４の出力信号
を半導体装置の出力信号（ＯＵＴ）として出力する場合にオン状態となり、それ以外の期
間においてはオフ状態となる。
【００５２】
図５（Ｂ）に示す半導体装置においても図５（Ａ）に示す半導体装置と同様に第２のノ
ード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
【００５３】
なお、図５（Ｂ）では、トランジスタ３６としてＮチャネル型のトランジスタを適用す
る例について示したが、トランジスタ３６をＰチャネル型のトランジスタとすることも可
能である。
【００５４】
＜具体例７：図６（Ａ）＞
図６（Ａ）に示す半導体装置は、トランジスタ３５及びメモリ４がインバータ３４の出
力側ではなくインバータ３２の出力側に電気的に接続されている点を除き、図５（Ａ）に
示す半導体装置と同様の構成を有する。
【００５５】
図６（Ａ）に示す半導体装置においても図５（Ａ）、（Ｂ）に示す半導体装置と同様に
第２のノード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
【００５６】
＜具体例８：図６（Ｂ）＞
図６（Ｂ）に示す半導体装置は、トランジスタ３５及びメモリ４がインバータ３４の出
力側ではなくインバータ３２の出力側に電気的に接続されている点を除き、図５（Ｂ）に
示す半導体装置と同様の構成を有する。
【００５７】
図６（Ｂ）に示す半導体装置においても図５（Ａ）、（Ｂ）、図６（Ａ）に示す半導体
装置と同様に第２のノード（Ｎｏｄｅ２）のデータを簡便に復元することが可能である。
【００５８】
＜付記＞
なお、本実施例においては、図２（Ａ）に示す回路３としてＳＲＡＭが適用された半導
体装置について示したが、回路３としてフリップフロップ又はレジスタなどを適用するこ
とも可能である。
【実施例３】
【００５９】
本実施例においては、上述した半導体装置の構造例について図７〜９を参照して説明す
る。具体的には、図７〜９は、図１（Ａ）、図２（Ａ）に示す回路１、３に含まれるイン
バータと、メモリ２、４に含まれるチャネルが酸化物半導体層に形成されるトランジスタ
及びキャパシタとが重畳して設けられる場合の構造例を示す図である。なお、図７に示す
インバータは回路１、３に含まれる論理ゲートの一例であり、回路１、３がインバータを
含む回路に限定される訳ではない。
【００６０】
図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５
０を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有する。
【００６１】
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とす
ることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコ
ンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材
料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラ
ンジスタは、その特性により長時間の電荷保持を可能とする。
【００６２】
半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶
半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  
ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成
領域は、半導体基板中、又は半導体基板上に形成することができる。図７に示す半導体装
置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例であ
る。
【００６３】
図７に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該単結
晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の半導
体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トランジ
スタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０及び
トランジスタ７５０によってインバータ７６０が構成されている。
【００６４】
なお、ここでは、基板７００としてｐ型の導電型を有する単結晶シリコン基板を用いて
いるため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ型を付
与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル形成領
域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ
素（Ａｓ）等を用いることができる。
【００６５】
よって、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導
電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加す
ることによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（
Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【００６６】
一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不
純物元素を添加してｐウェルを形成してもよい。
【００６７】
トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅ
ｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソ
ース領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、
ゲート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不
純物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられ
ており、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が
異なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができ
る。
【００６８】
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域
として機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型
不純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型
不純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５
１の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７
５６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域
７５５を自己整合的に形成することができる。
【００６９】
基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８
９により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８
、及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６
８７に形成された開口においてｎ型不純物領域７４５に接する配線層６４７と、絶縁膜７
８８及び絶縁膜６８７に形成された開口においてｐ型不純物領域７５５に接する配線層６
５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５
０を電気的に接続させる配線層７４８が形成されている。配線層７４８は、絶縁膜７８８
及び絶縁膜６８７に形成された一対の開口の一方においてｎ型不純物領域７４５に接し、
他方においてｐ型不純物領域７５５と接する。
【００７０】
また、絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が
設けられている。また、絶縁膜６８６上に配線層６５８が形成されている。なお、配線層
６５８は、絶縁膜７８８、絶縁膜６８７、絶縁膜６８６に形成された開口においてゲート
配線と電気的に接続されている。そして、ゲート配線は、ゲート絶縁膜７４２上に形成さ
れており、ゲート配線がそれぞれ分岐してゲート電極層７４１及びゲート電極層７５１と
なっている。
【００７１】
なお、本発明の半導体装置の構造は図７に示す構成に限定されず、トランジスタ７４０
、７５０として、シリサイド（サリサイド）を有するトランジスタ、又は側壁絶縁層を有
さないトランジスタを適用してもよい。シリサイド（サリサイド）を有する構造であると
、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の動作の高速化を図るこ
とが可能である。また、低電圧で動作できるため、半導体装置の消費電力の低減を図るこ
とが可能である。
【００７２】
次に、図７の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を
説明する。
【００７３】
絶縁膜６８６及び配線層６５８上に絶縁膜６８４が設けられている。また、絶縁膜６８
４上に、導電層４９１及び配線層６９２が形成されている。なお、配線層６９２は、絶縁
膜６８４に形成された開口において配線層６５８と接する。さらに、導電層４９１及び配
線層６９２上に絶縁膜４３４が設けられ、その上に絶縁膜４３５が設けられている。
【００７４】
絶縁膜４３５上には、酸化物半導体層４０３が設けられている。そして、酸化物半導体
層４０３上に、ドレイン電極層４０５ａ、及びソース電極層４０５ｂが設けられている。
酸化物半導体層４０３のうち、ドレイン電極層４０５ａ及びソース電極層４０５ｂと重な
っていない領域（チャネル形成領域）上に接してゲート絶縁膜４０２が設けられ、その上
にゲート電極層４０１ａ、４０１ｂが設けられている。
【００７５】
また、キャパシタ６９０もトランジスタ６１０と同一の絶縁膜４３５上に工程を増やす
ことなく形成されており、キャパシタ６９０は、ドレイン電極層４０５ａを一方の電極と
し、電極層６９３ａ、６９３ｂをもう一方の電極とし、それらの間に設けられたゲート絶
縁膜４０２と同じ工程で形成される絶縁膜６８２を誘電体とするキャパシタである。なお
、電極層６９３ａ、６９３ｂはゲート電極層４０１ａ、４０１ｂと同じ工程で形成される
。
【００７６】
また、トランジスタ６１０及びキャパシタ６９０上に絶縁膜４０７及び層間絶縁膜４８
５が設けられている。さらに、層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線
上方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよ
い。
【００７７】
導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の
電気的特性を制御するバッグゲートとして機能する。なお、導電層４９１は静電気に対す
る静電遮蔽機能も有する。ただし、導電層４９１を用いずともトランジスタ６１０をノー
マリーオフのトランジスタとできる場合、又は、トランジスタ６１０をノーマリーオフの
トランジスタとする必要がない場合には、導電層４９１を設けなくともよい。また、ある
特定の回路の一部にトランジスタ６１０を用いる場合に導電層４９１を設けると支障がで
る恐れがある場合には、その回路には設けなくともよい。
【００７８】
絶縁膜４３４は半導体装置において下部と上部の間に設けられており、上部のトランジ
スタ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しな
いように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶
縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。ま
た、同様の理由から、ゲート絶縁膜４０２及び絶縁膜４０７としてもこれらの膜を用いる
ことが好ましい。
【００７９】
また、上述した半導体装置の構造として図８、９に示す構造を適用することも可能であ
る。
【００８０】
図８に示す半導体装置の構造は、トランジスタ６１０が設けられている層上に配線層が
設けられている点で図７に示す構造と異なる。具体的には、図８に示す半導体装置は、ト
ランジスタ６１０が設けられている層上に設けられている配線層８０１と、層間絶縁膜４
８５及び配線層８０１上に設けられている層間絶縁膜８０２と、層間絶縁膜８０２上に設
けられている配線層８０３と、層間絶縁膜８０２及び配線層８０３上に設けられている層
間絶縁膜８０４とを有する。なお、配線層８０１は、層間絶縁膜４８５及び絶縁膜４０７
に形成された開口においてトランジスタ６１０のソース電極層４０５ｂと接する。また、
配線層８０３は、層間絶縁膜８０２に形成された開口において配線層８０１と接する。そ
して、図８に示す半導体装置においては、トランジスタ６１０のソース電極層４０５ｂと
、インバータ７６０を構成するトランジスタ７４０のゲート電極層７４１及びトランジス
タ７５０のゲート電極層７５１とが配線層８０１及び配線層８０３並びに層間絶縁膜４８
５、８０２などに形成される開口に設けられる配線層（図示しない）を介して電気的に接
続させることが可能である。なお、図８においては、トランジスタ６１０が設けられてい
る層上に２つの配線層が設けられている構造を示したが、当該配線層を１つ又は３つ以上
としてもよい。
【００８１】
図９に示す半導体装置の構造は、トランジスタ６１０が設けられている層と、インバー
タ７６０（トランジスタ７４０及びトランジスタ７５０）が設けられている層との間に配
線層が設けられている点で図７に示す構造と異なる。具体的には、図８に示す半導体装置
は、配線層６５８上に設けられている層間絶縁膜９０１と、層間絶縁膜９０１上に設けら
れている配線層９０２と、層間絶縁膜９０１及び配線層９０２上に設けられている層間絶
縁膜９０３と、層間絶縁膜９０３上に設けられている配線層９０４とを有する。なお、配
線層９０２は、層間絶縁膜９０１に形成された開口において配線層６５８と接する。また
、配線層９０４は、層間絶縁膜９０３に形成された開口において配線層９０２と接し、且
つ絶縁膜６８４に形成された開口において配線層６９２と接する。なお、図９においては
、トランジスタ６１０が設けられている層と、インバータ７６０（トランジスタ７４０及
びトランジスタ７５０）が設けられている層との間に２つの配線層が設けられている構造
を示したが、当該配線層を１つ又は３つ以上としてもよい。
【実施例４】
【００８２】
本実施例においては、上述した半導体装置を、携帯電話、スマートフォン、電子書籍な
どの携帯用の電子機器に応用した場合について説明する。
【００８３】
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲ
Ｆ回路１４２１、アナログベースバンド回路１４２２、デジタルベースバンド回路１４２
３、バッテリー１４２４、電源回路１４２５、アプリケーションプロセッサ１４２６、フ
ラッシュメモリ１４３０、ディスプレイコントローラ１４３１、メモリ回路１４３２、デ
ィスプレイ１４３３、タッチセンサ１４３９、音声回路１４３７、キーボード１４３８な
どより構成されている。ディスプレイ１４３３は表示部１４３４、ソースドライバ１４３
５、ゲートドライバ１４３６によって構成されている。アプリケーションプロセッサ１４
２６はＣＰＵ１４２７、ＤＳＰ１４２８、インターフェース１４２９を有している。図１
０に示す電子機器においては、ＣＰＵ１４２７が上述した半導体装置を有する構成とする
ことが可能である。
【００８４】
図１１は電子書籍のブロック図である。電子書籍はバッテリー１４５１、電源回路１４
５２、マイクロプロセッサ１４５３、フラッシュメモリ１４５４、音声回路１４５５、キ
ーボード１４５６、メモリ回路１４５７、タッチパネル１４５８、ディスプレイ１４５９
、ディスプレイコントローラ１４６０によって構成される。図１１に示す電子機器におい
ては、マイクロプロセッサ１４５３が上述した半導体装置を有する構成とすることが可能
である。
【符号の説明】
【００８５】
１        回路
２        メモリ
３        回路
４        メモリ
１１      トランジスタ
１２      インバータ
１３      トランジスタ
１４      インバータ
１５      トランジスタ
１６      トランジスタ
２０      キャパシタ
２１      トランジスタ
３１      トランジスタ
３２      インバータ
３３      トランジスタ
３４      インバータ
３５      トランジスタ
３６      トランジスタ
４０      キャパシタ
４１      トランジスタ
４２      トランジスタ
４０１ａ  ゲート電極層
４０１ｂ  ゲート電極層
４０２    ゲート絶縁膜
４０３    酸化物半導体層
４０５ａ  ドレイン電極層
４０５ｂ  ソース電極層
４０７    絶縁膜
４３４    絶縁膜
４３５    絶縁膜
４８５    層間絶縁膜
４９１    導電層
６１０    トランジスタ
６４７    配線層
６５７    配線層
６５８    配線層
６８２    絶縁膜
６８４    絶縁膜
６８６    絶縁膜
６８７    絶縁膜
６９０    キャパシタ
６９２    配線層
６９３ａ  電極層
６９３ｂ  電極層
７００    基板
７４０    トランジスタ
７４１    ゲート電極層
７４２    ゲート絶縁膜
７４３    チャネル形成領域
７４４    ｎ型不純物領域
７４５    ｎ型不純物領域
７４６    側壁絶縁層
７４８    配線層
７５０    トランジスタ
７５１    ゲート電極層
７５２    ゲート絶縁膜
７５３    チャネル形成領域
７５４    ｐ型不純物領域
７５５    ｐ型不純物領域
７５６    側壁絶縁層
７６０    インバータ
７８８    絶縁膜
７８９    素子分離領域
８０１    配線層
８０２    層間絶縁膜
８０３    配線層
８０４    層間絶縁膜
９０１    層間絶縁膜
９０２    配線層
９０３    層間絶縁膜
９０４    配線層
１４２１  ＲＦ回路
１４２２  アナログベースバンド回路
１４２３  デジタルベースバンド回路
１４２４  バッテリー
１４２５  電源回路
１４２６  アプリケーションプロセッサ
１４２７  ＣＰＵ
１４２８  ＤＳＰ
１４２９  インターフェース
１４３０  フラッシュメモリ
１４３１  ディスプレイコントローラ
１４３２  メモリ回路
１４３３  ディスプレイ
１４３４  表示部
１４３５  ソースドライバ
１４３６  ゲートドライバ
１４３７  音声回路
１４３８  キーボード
１４３９  タッチセンサ
１４５１  バッテリー
１４５２  電源回路
１４５３  マイクロプロセッサ
１４５４  フラッシュメモリ
１４５５  音声回路
１４５６  キーボード
１４５７  メモリ回路
１４５８  タッチパネル
１４５９  ディスプレイ
１４６０  ディスプレイコントローラ
【図１】
2016187178.tif 000003
【図２】
2016187178.tif 000004
【図３】
2016187178.tif 000005
【図４】
2016187178.tif 000006
【図５】
2016187178.tif 000007
【図６】
2016187178.tif 000008
【図７】
2016187178.tif 000009
【図８】
2016187178.tif 000010
【図９】
2016187178.tif 000011
【図１０】
2016187178.tif 000012
【図１１】
2016187178.tif 000013