(57)【要約】【課題】表示ドライバの消費電力を低減する。【解決手段】表示装置が、表示パネルと、表示パネルを駆動する表示ドライバとを具備する。表示ドライバは、ＭＩＰＩ−ＤＳＩを用いてホストと通信を行う。表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、該内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動する駆動部とを備えている。制御回路は、クロックレーンとデータレーンとがＨＳモードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号の駆動部への供給を開始するように構成されている。【選択図】図１
2016194562.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルを駆動する表示ドライバ
とを具備し、
前記表示ドライバは、クロックレーンと少なくとも一のデータレーンとによってホストに接続され、
前記表示ドライバは、
前記クロックレーンを介して前記ホストから外部クロック信号を受け取り、前記データレーンを介して前記ホストからデータ信号を受け取り、前記データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、
前記外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、
前記制御回路から供給された前記内部クロック信号に同期しながら前記受信データに含まれる画像データに応じて前記表示パネルを駆動するように構成された駆動部
とを備え、
前記クロックレーンと前記データレーンとが第１モードに設定された場合、前記インターフェース回路は、前記データレーンにより伝送される前記データ信号に対してクロック再生を行い、前記クロック再生で得られた再生クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
前記クロックレーンと前記データレーンとが第２モードに設定された場合、前記インターフェース回路は、前記クロックレーンにより伝送される前記外部クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
前記制御回路は、前記クロックレーンと前記データレーンとが前記第２モードに設定されているとき、前記受信データに含まれる受信パケットの種別に応じて前記内部クロック信号を前記駆動部に供給するように構成された
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記制御回路は、画素カウンタを備えており、
前記制御回路は、前記受信データにおいて、前記画像データの前記ホストから前記表示ドライバへの伝送の開始を示す第１パケットを検知した場合に前記内部クロック信号の出力を開始すると共に前記画素カウンタのカウント動作を開始するように構成され、且つ、前記画素カウンタのカウント値が所定値に到達したことに応答して前記内部クロック信号の出力を停止するように構成された
表示装置。
【請求項３】
請求項１又は２に記載の表示装置であって、
前記制御回路は、前記インターフェース回路から受け取った前記受信データにおいて所定の種別の受信パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
表示装置。
【請求項４】
請求項１又は２に記載の表示装置であって、
前記制御回路は、前記インターフェース回路から受け取った前記受信データにおいて水平同期期間の開始を示す第２パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
表示装置。
【請求項５】
請求項１又は２に記載の表示装置であって、
前記制御回路は、前記受信データにおいてコマンドを格納する第３パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
表示装置。
【請求項６】
請求項１乃至５のいずれかに記載の表示装置であって、
前記表示ドライバと前記ホストとの間の通信にＭＩＰＩ−ＤＳＩ（mobile industry processor interface- display serial interface）が用いられ、
前記第１モードがＬＰ（low power）モードであり、
前記第２モードがＨＳ（high speed）モードである
表示装置。
【請求項７】
クロックレーンと少なくとも一のデータレーンとによりホストと接続され、表示パネルを駆動する表示ドライバであって、
前記クロックレーンを介して前記ホストから外部クロック信号を受け取り、前記データレーンを介して前記ホストからデータ信号を受け取り、前記データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、
前記外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、
前記制御回路から供給された前記内部クロック信号に同期しながら前記受信データに含まれる画像データに応じて前記表示パネルを駆動するように構成された駆動部
とを備え、
前記クロックレーンと前記データレーンとが第１モードに設定された場合、前記インターフェース回路は、前記データレーンにより伝送される前記データ信号に対してクロック再生を行い、前記クロック再生で得られた再生クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
前記クロックレーンと前記データレーンとが第２モードに設定された場合、前記インターフェース回路は、前記クロックレーンにより伝送される前記外部クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
前記制御回路は、前記クロックレーンと前記データレーンとが前記第２モードに設定されているとき、前記受信データに含まれる受信パケットの種別に応じて前記内部クロック信号を前記駆動部に供給するように構成された
表示ドライバ。
【請求項８】
請求項７に記載の表示ドライバであって、
前記制御回路は、画素カウンタを備えており、
前記制御回路は、前記受信データにおいて、前記画像データの前記ホストから前記表示ドライバへの伝送の開始を示す第１パケットを検知した場合に前記内部クロック信号の出力を開始すると共に前記画素カウンタのカウント動作を開始するように構成され、且つ、前記画素カウンタのカウント値が所定値に到達したことに応答して前記内部クロック信号の出力を停止するように構成された
表示ドライバ。
【請求項９】
請求項７又は８に記載の表示ドライバであって、
前記制御回路は、前記インターフェース回路から受け取った前記受信データにおいて所定の種別の受信パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
表示ドライバ。
【請求項１０】
請求項７又は８に記載の表示ドライバであって、
前記制御回路は、前記インターフェース回路から受け取った前記受信データにおいて水平同期期間の開始を示す第２パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
表示ドライバ。
【請求項１１】
請求項７又は８に記載の表示ドライバであって、
前記制御回路は、前記受信データにおいてコマンドを格納する第３パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
表示ドライバ。
【請求項１２】
請求項７乃至１１のいずれかに記載の表示ドライバであって、
前記表示ドライバと前記ホストとの間の通信にＭＩＰＩ−ＤＳＩ（mobile industry processor interface- display serial interface）が用いられ、
前記第１モードがＬＰ（low power）モードであり、
前記第２モードがＨＳ（high speed）モードである
表示ドライバ。
【請求項１３】
ホストと、
表示装置
とを具備し、
前記表示装置は、
表示パネルと、
前記表示パネルを駆動する表示ドライバ
とを備え、
ホストと前記表示ドライバとは、クロックレーンと少なくとも一のデータレーンとで接続され、
前記表示ドライバは、
前記クロックレーンを介して前記ホストから外部クロック信号を受け取り、前記データレーンを介して前記ホストからデータ信号を受け取り、前記データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、
前記外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、
前記制御回路から供給された前記内部クロック信号に同期しながら前記受信データに含まれる画像データに応じて前記表示パネルを駆動するように構成された駆動部
とを備え、
前記クロックレーンと前記データレーンとが第１モードに設定された場合、前記インターフェース回路は、前記データレーンにより伝送される前記データ信号に対してクロック再生を行い、前記クロック再生で得られた再生クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
前記クロックレーンと前記データレーンとが第２モードに設定された場合、前記インターフェース回路は、前記クロックレーンにより伝送される前記外部クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
前記制御回路は、前記クロックレーンと前記データレーンとが前記第２モードに設定されているとき、前記受信データに含まれる受信パケットの種別に応じて前記内部クロック信号を前記駆動部に供給するように構成された
表示装置システム。
【請求項１４】
請求項１３に記載の表示装置システムであって、
各水平同期期間の全体に渡り、前記クロックレーンと前記データレーンとが前記第２モードに設定される
表示装置システム。
【請求項１５】
請求項１３又は１４に記載の表示装置システムであって、
前記表示ドライバと前記ホストとの間の通信にＭＩＰＩ−ＤＳＩ（mobile industry processor interface- display serial interface）が用いられ、
前記第１モードがＬＰ（low power）モードであり、
前記第２モードがＨＳ（high speed）モードである
表示装置システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ、表示装置及び表示装置システムに関する。
【背景技術】
【０００２】
ＭＩＰＩ（mobile industry processor interface）アライアンスが規定するＭＩＰＩ−ＤＳＩ（display serial interface）は、携帯機器においてプロセッサと周辺装置（例えば、表示装置）との間の通信に用いられるシリアルインターフェースの規格であり、高速且つ低消費電力で通信を行うことができるという特徴を有している。
【０００３】
ＭＩＰＩ−ＤＳＩでは、１つのクロックレーンと、１つ以上４つ以下のデータレーンとを用いてデータ通信を行う。各レーンは、差動信号を伝送する２本の信号線（１対の信号線）を含んでいる。詳細には、クロックレーンは、差動クロック信号を伝送する２本の信号線（一対の信号線）を含んでおり、各データレーンは、差動データ信号を伝送する２本の信号線を含んでいる。ＭＩＰＩ−ＤＳＩには、２つの通信モード：ＬＰ（low power）モード及びＨＳ（high speed）モードが規定されている。ＬＰモードは、低速であるが低消費電力で通信を行うための通信モードであり、一方、ＨＳモードは、高速でデータを通信するための通信モードである。
【０００４】
ＭＩＰＩ−ＤＳＩは、液晶表示パネルその他の表示パネルを駆動する表示ドライバと、ホスト（例えば、ＣＰＵ（central processing unit））との間の通信にしばしば用いられる。表示ドライバとホストの間の通信においては、画像データを含む多くのデータを送信する必要があり、ＭＩＰＩ−ＤＳＩは、このような目的に好適である。ＭＩＰＩ−ＤＳＩが表示ドライバとホストの間の通信に用いられる場合、一般的には、画像データはＨＳモードを用いて伝送される。これは、長さが限定されている各水平同期期間に相当な量の画像データを送る必要があるためである。その一方で、ＨＳモードを使用すると、表示ドライバの消費電力は増大してしまう。
【０００５】
なお、液晶表示装置におけるＭＩＰＩ−ＤＳＩに準拠した通信については、例えば、特開２０１２−１５０１５２号公報（特許文献１）に開示されている。
【０００６】
近年の表示ドライバは、多機能化により、消費電力は増大する傾向にあるが、その一方で、ユーザは、表示ドライバの消費電力の低減を求めている。このような要求を満たすことは、特に、携帯機器に搭載される表示ドライバにおいて重要である。したがって、表示ドライバの消費電力を低減することには技術的なニーズが存在する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１５０１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、表示ドライバの消費電力を低減するための技術を提供することにある。本発明の他の目的、新規な特徴は、本明細書の記載から当業者には理解されよう。
【課題を解決するための手段】
【０００９】
本発明の一の観点では、表示装置が、表示パネルと、表示パネルを駆動する表示ドライバとを具備する。表示ドライバは、クロックレーンと少なくとも一のデータレーンとによってホストに接続される。表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、制御回路から供給された内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動するように構成された駆動部とを備えている。クロックレーンとデータレーンとが第１モードに設定された場合、インターフェース回路は、データレーンにより伝送されるデータ信号に対してクロック再生を行い、クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。クロックレーンとデータレーンとが第２モードに設定された場合、インターフェース回路は、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。制御回路は、クロックレーンとデータレーンとが第２モードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号を駆動部に供給するように構成されている。
【００１０】
本発明の他の観点では、クロックレーンと少なくとも一のデータレーンとによりホストと接続され、表示パネルを駆動する表示ドライバが提供される。該表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、制御回路から供給された内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動するように構成された駆動部とを備えている。クロックレーンとデータレーンとが第１モードに設定された場合、インターフェース回路は、データレーンにより伝送されるデータ信号に対してクロック再生を行い、クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。クロックレーンとデータレーンとが第２モードに設定された場合、インターフェース回路は、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。制御回路は、クロックレーンとデータレーンとが第２モードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号を駆動部に供給するように構成されている。
【００１１】
本発明の更に他の観点では、表示装置システムが、ホストと、表示装置とを具備する。表示装置は、表示パネルと、表示パネルを駆動する表示ドライバとを備えている。ホストと表示ドライバとは、クロックレーンと少なくとも一のデータレーンとで接続されている。表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、制御回路から供給された内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動するように構成された駆動部とを備えている。クロックレーンとデータレーンとが第１モードに設定された場合、インターフェース回路は、データレーンにより伝送されるデータ信号に対してクロック再生を行い、クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。一方、クロックレーンとデータレーンとが第２モードに設定された場合、インターフェース回路は、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。制御回路は、クロックレーンとデータレーンとが第２モードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号を駆動部に供給するように構成されている。
【発明の効果】
【００１２】
本発明によれば、表示ドライバの消費電力を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態の表示装置の構成を示すブロック図である。
【図２】一般的な液晶表示装置の各水平同期期間における動作を示すタイミングチャートである。
【図３】本発明の一実施形態における表示ドライバの動作の例を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
図１は、本発明の一実施形態の表示装置の構成を示すブロック図である。本実施形態の表示装置は、液晶表示装置１として構成されており、この液晶表示装置１とホスト４とで例えば携帯機器に組み込まれる表示装置システムが構成される。
【００１５】
液晶表示装置１は、液晶表示パネル２と表示ドライバ３とを備えている。液晶表示パネル２は、行列に配置された画素と、複数のゲート線と、複数のソース線とを備えている（ただし、画素、ゲート線、ソース線は、いずれも、図１には図示されていない）。各画素は、対応するゲート線及びソース線に接続されている。
【００１６】
表示ドライバ３は、ホスト４と通信可能に接続されており、ホスト４から受け取ったデータに応答して液晶表示パネル２を駆動する。本実施形態では、表示ドライバ３とホスト４の間の通信に、ＭＩＰＩ−ＤＳＩが用いられる。詳細には、表示ドライバ３とホスト４とが、クロックレーンと４つのデータレーンとで接続されている。クロックレーンは、差動クロック信号（外部クロック信号）をホスト４から表示ドライバ３に供給するために用いられ、各データレーンは、差動データ信号をホスト４から表示ドライバ３に供給するために用いられる。各レーンは、差動信号を伝送する一対の信号線を含んでいる。図１においては、記号ＤＳＩ＿ＣＬＫＰ、ＤＳＩ＿ＣＬＫＮは、クロックレーンを構成する一対の信号線を示している。また、記号ＤＳＩ＿ＤＡＴＡ０Ｐ、ＤＳＩ＿ＤＡＴＡ０Ｎは、データレーン“０”を構成する一対の信号線を示しており、記号ＤＳＩ＿ＤＡＴＡ１Ｐ、ＤＳＩ＿ＤＡＴＡ１Ｎは、データレーン“１”を構成する一対の信号線を示している。同様に、記号ＤＳＩ＿ＤＡＴＡ２Ｐ、ＤＳＩ＿ＤＡＴＡ２Ｎは、データレーン“２”を構成する一対の信号線を示しており、記号ＤＳＩ＿ＤＡＴＡ３Ｐ、ＤＳＩ＿ＤＡＴＡ３Ｎは、データレーン“３”を構成する一対の信号線を示している。なお、図１には、４つのデータレーンが設けられている構成が図示されているが、ＭＩＰＩ−ＤＳＩ規格では、データレーンの数は１以上４以下であると規定されており、データレーンの数は、４に限定されない。
【００１７】
表示ドライバ３は、インターフェース回路１１と、制御回路１２と、駆動部１３と、電源回路１４とを備えている。
【００１８】
インターフェース回路１１は、ホスト４から差動クロック信号及び差動データ信号を受信するレシーバとして動作する。インターフェース回路１１は、ＭＩＰＩ−ＤＳＩに対応した動作を行うように構成されている。上述のように、ＭＩＰＩ−ＤＳＩの規格には、ＬＰ（low power）モード及びＨＳ（high speed）モードが規定されている。ＬＰモードとＨＳモードとの間の切り換えは、クロックレーンとデータレーンとで個別に行われ得る。ただし、クロックレーンがＬＰモードに設定され、データレーンがＨＳモードに設定される状態は許容されない。ＬＰモードからＨＳモードの遷移及びＨＳモードからＬＰモードへの遷移は、ホスト４が、クロックレーン又はデータレーンの２本の信号線の電位を、特定のシーケンスで変化させることによって行われる。インターフェース回路１１は、クロックレーン及びデータレーンのそれぞれの２本の信号線の電位からクロックレーン及びデータレーンのそれぞれの通信モードの遷移を認識する。
【００１９】
インターフェース回路１１の動作は、クロックレーン及びデータレーンが設定される通信モードに応じて切り替えられる。データレーンがＬＰモードに設定されると、クロックレーンがＨＳモード、ＬＰモードのいずれに設定されていても、インターフェース回路１１は、各データレーンにより伝送される差動データ信号に対してクロック再生を行い、このクロック再生で得られた再生クロック信号に同期して各差動データ信号をサンプリングすることにより差動データ信号で伝送される受信データを受信する。
【００２０】
一方、クロックレーンとデータレーンとがいずれもＨＳモードに設定されると、インターフェース回路１１は、クロックレーンで伝送される差動クロック信号に同期して差動データ信号をサンプリングすることにより差動データ信号で伝送される受信データを受信する。インターフェース回路１１は、受信した受信データを逐次に出力する。図１では、インターフェース回路１１から出力される受信データが、記号“ＤＳＩ＿ＤＡＴＡ”によって示されている。
【００２１】
加えて、インターフェース回路１１は、クロックレーンがＨＳモードに設定されている場合には、差動クロック信号をシングルエンド信号に変換することによってクロック信号ＤＳＩ＿ＣＬＫを生成し、生成したクロック信号ＤＳＩ＿ＣＬＫを出力する。クロック信号ＤＳＩ＿ＣＬＫは、クロックレーンで伝送される差動クロック信号に同期しており、同一の周波数を有している。ＨＳモードにおいてクロックレーンによって差動クロック信号の周波数は、ＬＰモードにおいて各データレーンにより伝送される差動データ信号のクロック再生によって得られる再生クロック信号の周波数よりも高く、よって、クロック信号ＤＳＩ＿ＣＬＫの周波数も該再生クロック信号の周波数より高い。
【００２２】
また、インターフェース回路１１は、表示ドライバ３からホスト４に差動データ信号を送信するトランスミッタとしても動作する。表示ドライバ３からホスト４への差動データ信号の送信には、信号線ＤＳＩ＿ＤＡＴＡ０Ｐ、ＤＳＩ＿ＤＡＴＡ０Ｎで構成されるデータレーン“０”が用いられる。表示ドライバ３からホスト４に差動データ信号を送信する場合、データレーン“０”がＬＰモードに設定され、データレーン“０”を介して表示ドライバ３からホスト４に差動データ信号が送信される。
【００２３】
制御回路１２は、インターフェース回路１１から受け取ったクロック信号ＤＳＩ＿ＣＬＫと受信データＤＳＩ＿ＤＡＴＡとを処理する回路である。制御回路１２は、概略的には、下記のように動作する。
【００２４】
第１に、制御回路１２は、クロック信号ＤＳＩ＿ＣＬＫから内部クロック信号ＩＮＴ＿ＣＬＫを生成する。内部クロック信号ＩＮＴ＿ＣＬＫは、クロック信号ＤＳＩ＿ＣＬＫに同期した信号であり、後述されるように、液晶表示パネル２を駆動する回路群に供給される。
【００２５】
第２に、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットを解析し、受信パケットの内容に応じた様々な動作を行う。例えば、受信パケットがコマンドパケットである場合、制御回路１２は、コマンドパケットの内容に応じて、レジスタ回路２１への制御データのアクセスを行う。図１では、レジスタ回路２１に書き込まれる制御データが記号“ｗｒｉｔｅ＿ＤＡＴＡ”として示されており、レジスタ回路２１から読み出される制御データが記号“ｒｅａｄ＿ＤＡＴＡ”として示されている。また、受信パケットが画像データを格納している場合、制御回路１２は、該受信パケットに格納されている画像データを画像ＩＰコア１５に転送する。図１では、画像ＩＰコア１５に転送される画像データが記号“ＰＩＸＥＬ＿ＤＡＴＡ”で示されている。後述されるように、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットの種別に応じて、内部クロック信号ＩＮＴ＿ＣＬＫの出力の開始、出力の停止を制御する機能を有している。
【００２６】
一実施形態では、制御回路１２は、内部クロック生成回路３０と、パケット解析回路３１と、画素カウンタ３２と、ＯＲ回路３３と、セレクタ３４とを備えている。図１では、制御回路１２の構成が簡略化して部分的に図示されているが、実際には、制御回路１２が、他の回路を含み得ることに留意されたい。
【００２７】
内部クロック生成回路３０は、クロック信号ＤＳＩ＿ＣＬＫから内部クロック信号ＩＮＴ＿ＣＬＫを生成する。一実施形態では、内部クロック生成回路３０は、クロック信号ＤＳＩ＿ＣＬＫを分周することによって内部クロック信号ＩＮＴ＿ＣＬＫを生成する。
【００２８】
パケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットを解析し、その解析結果に応じた様々な動作を行う。本実施形態では、パケット解析回路３１は、下記のように動作する。
【００２９】
第１に、パケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいて特定の種別の受信パケットを検知するとパケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴをアサートする。本実施形態では、パケット解析回路３１は、水平同期パケット（Hsync packet）又はコマンドパケット（command packet）を検知すると、所定の期間、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴをアサートする。水平同期パケット（Hsync packet）とは、水平同期期間の開始を示すパケットであり、コマンドパケットとは、表示ドライバ３の動作を制御するコマンドを格納しているパケットである。水平同期パケット、コマンドパケットは、いずれも、ＭＩＰＩ−ＤＳＩの規格に規定されたパケットである。パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがアサートされる期間の長さは、パケット解析回路３１によって検知されたパケットの種別に依存して決められていてもよいし、また、コマンドパケットに含まれるコマンドの種別に依存して決められていてもよい。
【００３０】
第２に、パケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知すると、所定の期間、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴをアサートする。packed pixel streamとは、画像データのホスト４から表示ドライバ３への伝送の開始を示すパケット（画像データのホスト４から表示ドライバ３への伝送の開始を表示ドライバ３に通知するパケット）であり、ＭＩＰＩ−ＤＳＩの規格に規定されている。
【００３１】
画素カウンタ３２は、各水平同期期間において現時刻が有効表示期間にあるか否かを示す表示期間信号ＳＤＳＰ＿ＰＲＤを生成する。詳細には、画素カウンタ３２は、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＲＲＴのアサートに応答して、表示期間信号ＳＤＳＰ＿ＰＲＤをアサートすると共に、カウント動作を開始する。カウント動作により、画素カウンタ３２が保持するカウント値がカウントアップされる。画素カウンタ３２は、カウント値が所定値に到達すると、表示期間信号ＳＤＳＰ＿ＰＲＤをネゲートする。
【００３２】
ＯＲ回路３３は、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴと画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴの論理和を演算し、該論理和に対応する信号レベルを有する出力信号を出力する。ＯＲ回路３３の出力信号は、内部クロック信号ＩＮＴ＿ＣＬＫの制御回路１２からの出力を許可し、又は、禁止する内部クロックイネーブル信号ＳＣＬＫ＿ＥＮとして用いられる。即ち、ＯＲ回路３３は、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴと表示期間信号ＳＤＳＰ＿ＰＲＤとに応じて内部クロックイネーブル信号ＳＣＬＫ＿ＥＮを生成するクロック制御回路として機能することになる。
【００３３】
セレクタ３４は、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮに応答して内部クロック信号ＩＮＴ＿ＣＬＫを出力するクロックゲーティング回路として動作する。詳細には、セレクタ３４は、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがアサートされている場合、内部クロック信号ＩＮＴ＿ＣＬＫを出力し、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがネゲートされている場合、内部クロック信号ＩＮＴ＿ＣＬＫの出力を停止する。内部クロック信号ＩＮＴ＿ＣＬＫの出力が停止される場合、セレクタ３４の出力は、論理“０”に対応する電位（例えば、Ｌｏｗ電位又は接地電位）に設定される。
【００３４】
駆動部１３は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作し、制御回路１２から受け取った画像データＰＩＸＥＬ＿ＤＡＴＡに応答して液晶表示パネル２を駆動する。本実施形態では、駆動部１３は、画像ＩＰコア（intellectual property core）１５と、メモリ１６と、データラッチ１７と、階調電圧選択回路１８と、ソースドライバ回路１９と、ゲート制御ドライバ２０と、レジスタ回路２１と、タイミングジェネレータ２２とを備えている。
【００３５】
画像ＩＰコア１５は、制御回路１２から受け取った画像データＰＩＸＥＬ＿ＤＡＴＡに対して所定の画像処理を行い、該画像処理によって得られた画像データをメモリ１６に格納する。
【００３６】
メモリ１６は、画像ＩＰコア１５から受け取った画像データを一時的に保存する。一実施形態では、メモリ１６は、１フレーム画像の画像データを保存するように構成される。データラッチ１７は、メモリ１６から読み出された画像データをラッチし、階調電圧選択回路１８に転送する。一実施形態では、データラッチ１７は、液晶表示パネル２の１ラインの画素（一のゲート線に接続された画素）に対応する画像データを同時にラッチするように構成される。階調電圧選択回路１８は、データラッチ１７から受け取った画像データに対応する階調電圧を選択し、選択した階調電圧をソースドライバ回路１９に供給する。ソースドライバ回路１９には、液晶表示パネル２の各ソース線に対応する階調電圧が階調電圧選択回路１８から供給される。ソースドライバ回路１９は、液晶表示パネル２の各ソース線を、階調電圧選択回路１８から受け取った階調電圧に対応する電圧に駆動する。
【００３７】
ゲート制御ドライバ２０は、液晶表示パネル２のゲート線を駆動する。なお、液晶表示パネル２にゲート線を駆動するゲートドライバ回路が内蔵される場合（このようなゲートドライバ回路は、ＧＩＰ（gate-in-panel）回路と呼ばれることがある）、ゲート制御ドライバ２０は、該ゲートドライバ回路を制御する制御信号を液晶表示パネル２に供給してもよい。
【００３８】
レジスタ回路２１とタイミングジェネレータ２２は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作して画像ＩＰコア１５、メモリ１６、データラッチ１７、階調電圧選択回路１８、ソースドライバ回路１９及びゲート制御ドライバ２０を制御する制御部を構成している。詳細には、レジスタ回路２１は、コマンドレジスタ２１ａとパラメータレジスタ２１ｂとを備えている。コマンドレジスタ２１ａは、表示ドライバ３の動作を制御するコマンドを保持し、パラメータレジスタ２１ｂは、表示ドライバ３の動作を制御する各種のパラメータを保持する。タイミングジェネレータ２２は、コマンドレジスタ２１ａに保持されているコマンドとパラメータレジスタ２１ｂに保持されている各種のパラメータとに応じて表示ドライバ３の各回路（例えば、画像ＩＰコア１５、メモリ１６、データラッチ１７、階調電圧選択回路１８、ソースドライバ回路１９及びゲート制御ドライバ２０）の動作タイミングを制御する。
【００３９】
電源回路１４は、外部から供給される電源電圧から表示ドライバ３の各回路の動作に用いられる各種の電源電圧を生成し、生成した電源電圧を各回路に供給する。
【００４０】
以下では、上記のように構成された本実施形態の表示ドライバ３の動作の概要について説明する。
【００４１】
本実施形態では、表示ドライバ３が、各水平同期期間において内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給が不必要な期間に内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止するように構成される。内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止することで、駆動部１３の動作が停止し、更に、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給するクロックツリー（信号線やバッファ）の電位の変動が起こらなくなるので、表示ドライバ３の消費電力を低減することができる。
【００４２】
より具体的には、図２を参照して、各水平同期期間は、一般に、水平バックポーチ期間（ＢＰ）と、有効表示期間と、水平フロントポーチ期間（ＦＰ）の３つの期間を含んでいる。有効表示期間においては、画像データの駆動部１３への供給が行われるため、内部クロック信号ＩＮＴ＿ＣＬＫが駆動部１３に供給される。この場合、駆動部１３は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作する。例えば、駆動部１３の画像ＩＰコア１５は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して制御回路１２から画像データを受け取り、また、メモリ１６は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作して画像ＩＰコア１５から出力される画像データを格納する。
【００４３】
一方、水平バックポーチ期間、水平フロントポーチ期間においては、駆動部１３は画像データを処理する必要が無いので、基本的には、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給は不要である。水平バックポーチ期間、水平フロントポーチ期間は、一般的には、一水平同期期間の２０％程度を占めるため、水平バックポーチ期間、水平フロントポーチ期間において内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止することで、相当な消費電力の低減が期待できる。
【００４４】
ただし、水平バックポーチ期間、水平フロントポーチ期間においても、制御回路１２が受け取った受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットの種別によっては、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給が必要になる場合がある。例えば、制御回路１２が受信データＤＳＩ＿ＤＡＴＡとしてコマンドパケットを受け取った場合、該コマンドパケットに指定されたコマンドを駆動部１３のレジスタ回路２１のコマンドレジスタ２１ａに格納すると共に、駆動部１３は、該コマンドによって指定された動作を行う必要がある。このような場合、水平バックポーチ期間、水平フロントポーチ期間においても、内部クロック信号ＩＮＴ＿ＣＬＫが駆動部１３に供給される。
【００４５】
このような技術的検討に基づき、本実施形態の表示ドライバ３は、各水平同期期間の各時刻における内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給する必要性の有無を、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットの種別によって判断するように構成されている。本実施形態では、表示ドライバ３の制御回路１２は、逐次に受信する受信データＤＳＩ＿ＤＡＴＡに（１）水平同期パケット（Hsync packet）、（２）コマンドパケット（command packet）、（３）packed pixel streamを検知すると、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給するように構成される。上述のように、水平同期パケットは、水平同期期間の開始を示すパケットであり、コマンドパケットとは、表示ドライバ３の動作を制御するコマンドを格納しているパケットである。また、Packed Pixel Streamとは、以後、画像データがホスト４から表示ドライバ３に伝送されることを表示ドライバ３に通知するパケットである。
【００４６】
より具体的には、制御回路１２は、下記のように動作する。
【００４７】
制御回路１２は、受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット又はコマンドパケットを検知した場合、所定の期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する。内部クロック信号ＩＮＴ＿ＣＬＫが供給される期間の長さは、パケットの種別（水平同期パケット又はコマンドパケット）に依存して決められていてもよいし、また、コマンドパケットに含まれるコマンドの種別に依存して決められていてもよい。
【００４８】
詳細には、制御回路１２のパケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット又はコマンドパケットを検知すると、所定の期間、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴをアサートする。パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがアサートされると、ＯＲ回路３３から出力される内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがアサートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を開始する。その後、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがネゲートされると、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがネゲートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を停止する。制御回路１２の各回路のこのような動作により、受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット又はコマンドパケットを検知した場合、所定の期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する動作が実現される。
【００４９】
また、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知した場合、有効表示期間に相当する長さの期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する。
【００５０】
詳細には、制御回路１２のパケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知すると、所定の期間、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴをアサートする。画素カウンタ３２は、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴのアサートに応答して表示期間信号ＳＤＳＰ＿ＰＲＤをアサートすると共に、カウント動作を開始する。表示期間信号ＳＤＳＰ＿ＰＲＤがアサートされると、ＯＲ回路３３から出力される内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがアサートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を開始する。このとき、カウント動作により、画素カウンタ３２が保持するカウント値がカウントアップされる。なお、画素カウンタ３２は、各水平同期期間の開始時にリセットされる。その後、カウント値が所定値に到達すると、画素カウンタ３２は、表示期間信号ＳＤＳＰ＿ＰＲＤをネゲートする。該所定値は、表示期間信号ＳＤＳＰ＿ＰＲＤがアサートされる期間（即ち、内部クロック信号ＩＮＴ＿ＣＬＫが駆動部１３に供給される期間）の長さが、有効表示期間に相当する長さ（例えば、有効表示期間と同一の長さ）になるように決められている。パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがネゲートされると、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがネゲートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を停止する。制御回路１２の各回路のこのような動作により、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知した場合、有効表示期間に相当する期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する動作が実現される。
【００５１】
なお、どの種別のパケットが受信データＤＳＩ＿ＤＡＴＡにおいて検知されたときに内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給が行われるかは、表示ドライバ３の設計に応じて決定されていてもよい。
【００５２】
図３は、本実施形態の表示ドライバ３の動作の例を示すタイミングチャートである。図３には、第ｋ水平同期期間及び第ｋ＋１水平同期期間の一部における表示ドライバ３の動作が図示されている。各水平同期期間においては、ホスト４から表示ドライバ３への通信は、ＨＳモードで行われる。即ち、各水平同期期間の全体において、クロックレーン及びデータレーンは、ＨＳモードに設定される。したがって、クロックレーンを介して差動クロック信号がホスト４から表示ドライバ３に供給され続け、また、クロック信号ＤＳＩ＿ＣＬＫがインターフェース回路１１から制御回路１２に供給され続ける。このような動作が行われるのは、各水平同期期間の長さはそれほど長くないため、各水平同期期間においては、ＨＳモードとＬＰモードとの切り替えを行うのに十分な時間がないことによる。
【００５３】
ホスト４から表示ドライバ３への通信を、ＨＳモードで行うことは、消費電力の増大の原因になり得る。しかしながら、以下に述べられるように、本実施形態の表示ドライバ３では、下記のような動作が行われることにより、表示ドライバ３の消費電力が低減されている。
【００５４】
各水平同期期間の開始時に、ホスト４は、水平同期パケット（Hsync Packet）をデータリンクで伝送される差動データ信号によって表示ドライバ３に送る。表示ドライバ３の制御回路１２は、該差動データ信号から得られた受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット５１を検知すると、水平同期信号Ｈｓｙｎｃをアサートすると共に、内部クロック信号ＩＮＴ＿ＣＬＫを所定の期間だけ駆動部１３に供給する。これにより、駆動部１３は、水平同期期間が開始された直後に行うべき動作を内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行することができる。なお、図３では、水平同期信号Ｈｓｙｎｃがローアクティブの信号であるとして図示されている。
【００５５】
続く水平バックポーチ期間においてホスト４がブランキングパケット（blanking packet）やヌルパケット（Null packet）を表示ドライバ３に送信しても、制御回路１２は、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を開始しない。これは、ブランキングパケット及びヌルパケットは駆動部１３の動作に関係が無いためである。ここで、ブランキングパケット、ヌルパケットは、ＭＩＰＩ−ＤＳＩの規格に規定されたパケットであり、所定の間隔で受信側に送信することがＭＩＰＩ−ＤＳＩの規格に決められている。図３では、ブランキングパケット及びヌルパケットが、符号５２によって参照されており、３つのブランキングパケット又はヌルパケット５２が、第ｋ水平同期期間の水平バックポーチ期間に表示ドライバ３に送信される場合の表示ドライバ３の動作が図示されている。
【００５６】
その後、画像データの表示ドライバ３への送信を開始するとき、ホスト４は、packed pixel streamをデータリンクで伝送される差動データ信号によって表示ドライバ３に送る。表示ドライバ３の制御回路１２は、該差動データ信号から得られた受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel stream５３を検知すると、内部クロック信号ＩＮＴ＿ＣＬＫを有効表示期間に相当する期間、駆動部１３に供給する。制御回路１２は、packed pixel stream５３に続いてホスト４から送られる画像データを駆動部１３に転送する。駆動部１３では、画像ＩＰコア１５によって転送された画像データに対して画像処理が行われ、画像処理がなされた画像データがメモリ１６に格納される。その一方で、メモリ１６から読み出された画像データに応答して液晶表示パネル２のソース線が駆動される。このような駆動部１３の動作は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行される。
【００５７】
有効表示期間が終了すると、制御回路１２は、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止する。
【００５８】
その後の水平フロントポーチ期間においてホスト４が、ブランキングパケット（blanking packet）やヌルパケット（Null packet）を表示ドライバ３に送信しても、制御回路１２は、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を開始しない。図３では、３つのブランキングパケット又はヌルパケット５２が、第ｋ水平同期期間の水平フロントポーチ期間に表示ドライバ３に送信される場合の表示ドライバ３の動作が図示されている。
【００５９】
水平バックポーチ期間又は水平フロントポーチ期間において、ホスト４が表示ドライバ３にコマンドパケット５４を送信した場合、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡにおいてコマンドパケットを検知すると、所定の期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する。図３には、第ｋ＋１水平同期期間の水平フロントポーチ期間においてコマンドパケット５４が表示ドライバ３に送信される場合の表示ドライバ３の動作が図示されている。これにより、駆動部１３は、コマンドパケット５４に格納されたコマンドに指定された動作を内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行することができる。
【００６０】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、以上には、本発明が液晶表示パネルを備える液晶表示装置において実施される実施形態が記載されているが、本発明は、他の表示パネル（例えば、ＯＬＥＤ(organic light emitting diode)表示パネル）を備える表示装置にも適用され得る。
【００６１】
また、以上には、表示ドライバ３とホスト４との間の通信にＭＩＰＩ−ＤＳＩが用いられる実施形態が記述されているが、本発明は、表示ドライバとホストとの間の通信にＭＩＰＩ−ＤＳＩに類似した通信プロトコルを用いるような表示装置システムに適用可能である。例えば、本発明は、表示ドライバとホストとが、
（１）クロックレーンとデータレーンとが第１モードに設定された場合、データレーンにより伝送されるデータ信号に対してクロック再生を行い、該クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることによって表示ドライバがデータ信号で伝送される受信データを受信し、
（２）クロックレーンとデータレーンとが第２モードに設定された場合、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることによって表示ドライバがデータ信号で伝送される受信データを受信する
ような通信プロトコルを用いる表示装置システム一般に適用可能である。
【符号の説明】
【００６２】
１        ：液晶表示装置
２        ：液晶表示パネル
３        ：表示ドライバ
４        ：ホスト
１１      ：インターフェース回路
１２      ：制御回路
１３      ：駆動部
１４      ：電源回路
１５      ：画像ＩＰコア
１６      ：メモリ
１７      ：データラッチ
１８      ：階調電圧選択回路
１９      ：ソースドライバ回路
２０      ：ゲート制御ドライバ
２１      ：レジスタ回路
２１ａ    ：コマンドレジスタ
２１ｂ    ：パラメータレジスタ
２２      ：タイミングジェネレータ
３０      ：内部クロック生成回路
３１      ：パケット解析回路
３２      ：画素カウンタ
３３      ：ＯＲ回路
３４      ：セレクタ
５１      ：水平同期パケット
５２      ：ブランキングパケット及びヌルパケット
５３      ：packed pixel stream
５４      ：コマンドパケット
【図１】
2016194562.tif 000003
【図２】
2016194562.tif 000004
【図３】
2016194562.tif 000005
【手続補正書】
【提出日】平成28年4月14日(2016.4.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
加えて、インターフェース回路１１は、クロックレーンがＨＳモードに設定されている場合には、差動クロック信号をシングルエンド信号に変換することによってクロック信号ＤＳＩ＿ＣＬＫを生成し、生成したクロック信号ＤＳＩ＿ＣＬＫを出力する。クロック信号ＤＳＩ＿ＣＬＫは、クロックレーンで伝送される差動クロック信号に同期しており、同一の周波数を有している。ＨＳモードにおいてクロックレーンによって伝送される差動クロック信号の周波数は、ＬＰモードにおいて各データレーンにより伝送される差動データ信号のクロック再生によって得られる再生クロック信号の周波数よりも高く、よって、クロック信号ＤＳＩ＿ＣＬＫの周波数も該再生クロック信号の周波数より高い。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
各水平同期期間の開始時に、ホスト４は、水平同期パケット（Hsync Packet）をデータレーンで伝送される差動データ信号によって表示ドライバ３に送る。表示ドライバ３の制御回路１２は、該差動データ信号から得られた受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット５１を検知すると、水平同期信号Ｈｓｙｎｃをアサートすると共に、内部クロック信号ＩＮＴ＿ＣＬＫを所定の期間だけ駆動部１３に供給する。これにより、駆動部１３は、水平同期期間が開始された直後に行うべき動作を内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行することができる。なお、図３では、水平同期信号Ｈｓｙｎｃがローアクティブの信号であるとして図示されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
その後、画像データの表示ドライバ３への送信を開始するとき、ホスト４は、packed pixel streamをデータレーンで伝送される差動データ信号によって表示ドライバ３に送る。表示ドライバ３の制御回路１２は、該差動データ信号から得られた受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel stream５３を検知すると、内部クロック信号ＩＮＴ＿ＣＬＫを有効表示期間に相当する期間、駆動部１３に供給する。制御回路１２は、packed pixel stream５３に続いてホスト４から送られる画像データを駆動部１３に転送する。駆動部１３では、画像ＩＰコア１５によって転送された画像データに対して画像処理が行われ、画像処理がなされた画像データがメモリ１６に格納される。その一方で、メモリ１６から読み出された画像データに応答して液晶表示パネル２のソース線が駆動される。このような駆動部１３の動作は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行される。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2016194562.tif 000006