(57)【要約】【課題】不揮発性半導体メモリにおける書込特性の改善とスナップバック現象発生の抑制とのバランスを取ることである。【解決手段】不揮発性半導体メモリ用の書込制御回路３０は、ビット線１４側に接続されるドレイン、ワード線１６側に接続される制御ゲート及び、接地側に接続されるソースを有する不揮発性半導体メモリ１２に用いられる書込制御回路であって、不揮発性半導体メモリ１２のソースと接地との間に接続されゲート電圧が一定値に設定される接地トランジスタ３２と、不揮発性半導体メモリ１２のドレイン・ソース間電圧を制御ゲート・ソース間電圧に対し所定電圧値だけ高く設定して制御ゲートに出力する電圧差設定部３４とを備える。【選択図】図１
2016201158.tif 000002
【特許請求の範囲】
【請求項１】
ビット線側に接続されるドレイン、ワード線側に接続される制御ゲート及び、接地側に接続されるソースを有する不揮発性半導体メモリに用いられる書込制御回路であって、
不揮発性半導体メモリのソースと接地との間に接続されゲート電圧が一定値に設定される接地トランジスタと、
不揮発性半導体メモリのドレイン・ソース間電圧を制御ゲート・ソース間電圧に対し所定電圧値だけ高く設定して制御ゲートに出力する電圧差設定部と、
を備えることを特徴とする不揮発性半導体メモリ用の書込制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ用の書込制御回路に関する。
【背景技術】
【０００２】
フローティングゲート方式の不揮発性半導体メモリでは、ドレイン・ソース間に所定の電圧をかけて生じるインパクト電子をゲート電圧によってフローティングゲートに導入して書込みを行う。このときに、インパクト電子と共に発生するインパクトホールがＰ型基板を介して接地電位に流れると、Ｐ型基板が正電位となり、Ｎ型のドレイン・ソースとの間の寄生ＮＰＮトランジスタがオンし、ドレイン・ソース間に過大電流が流れるスナップバック現象が生じることがある。
【０００３】
特許文献１には、フローティングゲート方式の不揮発性半導体メモリにおいて消去された状態は、電荷をすべて放出した状態で安定するものではなく、消去時間や消去電圧に依存して変化し、これによるフローティングゲート内の残留電荷ばらつきが書き込み特性に影響することを指摘している。
【０００４】
残留電荷が多く書込が難しいときでも書込負荷曲線を低抵抗側に変更することで書込可能とできるが、その場合、書込完了前にスナップバック現象が生じることがある。特許文献１では、制御ゲート電圧として、書込当初は低い電圧で書込み、その後高い電圧で書込する遅延回路を設ける。これによりスナップバック現象を生じないで書込できると述べている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−３７５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術における書込負荷曲線を低抵抗側に変更する方法においては、書込特性の改善とスナップバック現象発生の抑制とは互いに背反する事象である。本発明の目的は、不揮発性半導体メモリにおける書込特性の改善とスナップバック現象発生の抑制とのバランスが取れる書込制御回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る不揮発性半導体メモリ用の書込制御回路は、ビット線側に接続されるドレイン、ワード線側に接続される制御ゲート及び、接地側に接続されるソースを有する不揮発性半導体メモリに用いられる書込制御回路であって、不揮発性半導体メモリのソースと接地との間に接続されゲート電圧が一定値に設定される接地トランジスタと、不揮発性半導体メモリのドレイン・ソース間電圧を制御ゲート・ソース間電圧に対し所定電圧値だけ高く設定して制御ゲートに出力する電圧差設定部と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明に係る不揮発性半導体メモリ用の書込制御回路は、ゲート電圧が一定の接地トランジスタが不揮発性半導体メモリのソースと接地との間に設けられ、不揮発性半導体メモリのドレイン・ソース間電圧を制御ゲート・ソース間電圧に対し所定電圧値だけ高く設定する電圧差設定部を有する。所定電圧値を十分高くすることで、ドレイン端における水平方向の電界がインパクトイオンを発生させる臨界電界より高くなり、書込が可能になる。インパクトイオンによってホール電流が生じても接地トランジスタが抵抗の役割をして寄生ＮＰＮトランジスタがオンすることを抑制するのでスナップバック現象の発生を抑制できる。これにより、不揮発性半導体メモリにおける書込特性の改善とスナップバック現象発生の抑制とのバランスを取ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る実施の形態の書込制御回路を不揮発性半導体メモリに接続した図である。
【図２】図１の書込制御回路の動作特性図である。
【図３】従来技術において生じるスナップ現象を示す図である。
【図４】図１の構成において、スナップバック現象が抑制されることを示す図である。
【図５】図１の構成において、ドレイン端の水平方向の電界に関する説明図である。
【図６】不揮発性半導体メモリについての一般的な読出回路である。
【図７】図６の読出回路を用いて、１＝消去状態、０＝書込状態が区別できることを示す図である。
【図８】従来技術における不揮発性半導体メモリ用の書込制御回路の例を示す図である。
【図９】従来技術における不揮発性半導体メモリの書込特性を示す図である。
【発明を実施するための形態】
【００１０】
以下に図面を用いて、本発明の実施の形態を詳細に説明する。以下では、トランジスタはすべてＮチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）として述べるが、これは説明のための例示であり、電圧関係を適当に変更した上で、Ｐチャネル型ＭＯＳＦＥＴを用いるものとしてもよい。場合によっては、不揮発性半導体メモリ以外のトランジスタとしてバイポーラトランジスタを用いるものとしてもよい。以下で述べる寸法、電圧、電界等の数値は説明のための例示であって、不揮発性半導体メモリ用の書込制御回路の仕様等により適宜変更が可能である。以下では、全ての図面において対応する要素には同一の符号を付し、重複する説明を省略する。
【００１１】
図１は、不揮発性半導体メモリ書込システム１０の構成図で、不揮発性半導体メモリ１２に書込制御回路３０を接続した図である。不揮発性半導体メモリ１２は、Ｎチャネル型ＭＯＳＦＥＴを基本構造とするフローティングゲート方式メモリである。フローティングゲート方式メモリの断面構造等については、図３で後述する。
【００１２】
不揮発性半導体メモリ１２は、メモリチップにおいてマトリクス状に複数のメモリ素子が配置されているうちの１つのメモリ素子である。以下では、特に断らない限り、不揮発性半導体メモリ１２をメモリ素子１２と呼ぶ。マトリクス状に配置されている複数のメモリ素子の中で１つのメモリ素子１２を選択して読み書きするために、一方向に沿って延伸する複数のビット線１４と、これに直交する方向に延伸する複数のワード線１６が配置され、ビット線１４にＹセレクタ１８、ワード線１６にＸデコーダ２０が設けられる。
【００１３】
メモリ素子１２は、ビット線１４側に接続されるドレイン（Ｄ）、ワード線１６側に接続される制御ゲート（ＣＧ）、接地（ＧＮＤ）側に接続されるソース（Ｓ）を有する。ビット線１４は、電源電圧ＶPPとの間に、書込信号によって制御されるビット書込回路２２と、Ｙセレクタ１８が接続される。ワード線１６は、ワード線に関する書込信号が入力されるＸデコーダ２０と、書込制御回路３０に含まれるＣＧ側トランジスタ４０が接続される。
【００１４】
書込制御回路３０は、メモリ素子１２のソース（Ｓ）側に設けられる接地トランジスタ３２と、メモリ素子１２の制御ゲート（ＣＧ）側に設けられる電圧差設定部３４とを含む。
【００１５】
接地トランジスタ３２は、Ｎチャネル型ＭＯＳＦＥＴで、そのソース（Ｓ）は接地（ＧＮＤ）に接続され、ドレイン（Ｄ）はメモリ素子１２のソース（Ｓ）と接続点５０において接続される。そのゲート（Ｇ）の電圧は、電源電圧ＶPPとは別の一定値の電圧ＶCCに設定される。
【００１６】
したがって、接地トランジスタ３２は、常にオン状態で、非線形の電圧・電流特性を有する抵抗素子として機能し、接続点５０の電圧は、メモリ素子１２の動作電流（ＩDS）に合わせて変化する。例えば、メモリ素子１２がオフでその動作電流（ＩDS）がゼロのときは、（接続点５０の電圧値）＝（メモリ素子１２のソース電圧ＶS）はＧＮＤ＝０Ｖである。メモリ素子１２がオンのときは、その動作電流（ＩDS）に応じて（接続点５０の電圧値）＝（メモリ素子１２のソース電圧ＶS）が変化する。その詳細な内容は、図２を用いて後述する。
【００１７】
電圧差設定部３４は、メモリ素子１２のドレイン・ソース間電圧ＶDSが制御ゲート・ソース間電圧ＶGSに対し所定電圧値だけ高くなるように設定する回路で、メモリ素子１２の制御ゲート（ＣＧ）に接続される。
【００１８】
電圧差設定部３４は、ＣＧ側トランジスタ４０と、電圧分割用の２つの抵抗素子４２，４４と、分割電圧供給トランジスタ４６とを含む。
【００１９】
ＣＧ側トランジスタ４０は、Ｎチャネル型ＭＯＳＦＥＴで、そのドレイン（Ｄ）はＸデコーダ２０の出力側に接続され、そのソース（Ｓ）は、メモリ素子１２の制御ゲート（ＣＧ）に接続される。そのゲート（Ｇ）は、電圧分割用の２つの抵抗素子４２，４４の接続点４３に接続される。
【００２０】
電圧分割用の２つの抵抗素子４２，４４は、それぞれの一方側端子が接続点４３において互いに接続されたもので、抵抗素子４２の他方側端子が電源電圧ＶPPに接続され、抵抗素子４４の他方側端子が分割電圧供給トランジスタ４６のドレイン（Ｄ）に接続される。
【００２１】
分割電圧供給トランジスタ４６は、Ｎチャネル型ＭＯＳＦＥＴで、そのドレイン（Ｄ）は抵抗素子４４の他方側端子に接続され、そのソース（Ｓ）は接地＝ＧＮＤに接続される。そのゲート（Ｇ）には、ワード線に関する書込信号が入力される。
【００２２】
ワード線に関する書込信号の入力によって分割電圧供給トランジスタ４６がオンすると、抵抗素子４２の抵抗値をＲ1とし、抵抗素子４４の抵抗値をＲ2として、電圧分割用の２つの抵抗素子４２，４４の接続点４３には電圧分割されたＶPP’が出力される。ここで、ＶPP’＝［｛Ｒ2／（Ｒ1＋Ｒ2）｝×｛ＶPP−（分割電圧供給トランジスタ４６のオンのときのＶDS）｝］で求められる。ＶPPに対し（分割電圧供給トランジスタ４６のオンのときのＶDS）が無視できる程度に小さい値のとき、ＶPP’＝［｛Ｒ2／（Ｒ1＋Ｒ2）｝×ＶPP］である。
【００２３】
ワード線に関する書込信号が入力されるときの動作は以下の通りである。ワード線に関する書込信号が入力されるとき、Ｘデコーダ２０はＶPPを出力する。したがって、ＣＧ側トランジスタ４０のドレイン（Ｄ）には、ＶPPが印加される。ＣＧ側トランジスタ４０のゲート（Ｇ）には、上記のＶPP’が印加される。これによってＣＧ側トランジスタ４０はオンするが、そのソース（Ｓ）の電圧はＶPPまで上がらず、｛ＶPP’−（ＣＧ側トランジスタ４０の閾値電圧Ｖth）｝で上げ止まり、これ以上の電圧にはならない。したがって、ワード線に関する書込信号が入力されるとき、ＣＧ側トランジスタ４０は、メモリ素子１２の制御ゲート（ＣＧ）に対し、（ＶPP’−Ｖth）の電圧を出力する。
【００２４】
電圧差設定部３４は、メモリ素子１２の制御ゲート・ソース間電圧ＶGSとして、ＶGS＝｛（ＶPP’−Ｖth）−（接続点５０の電圧）｝を設定する。メモリ素子１２のドレイン・ソース間電圧ＶDSは、［ＶPP−（ビット書込回路２２の両端電圧）−（Ｙセレクタ１８の両端電圧）−（接続点５０の電圧）］である。ここで、ビット書込回路２２とＹセレクタ１８を低抵抗化すると、ほぼＶDS＝［ＶPP−（接続点５０の電圧）］とできる。この場合、メモリ素子１２のドレイン・ソース間電圧ＶDSは、制御ゲート・ソース間電圧ＶGSに対し、（ＶPP−ＶPP’＋Ｖth）だけ高く設定することができる。一例を挙げると、ＶPP＝２０Ｖ、ＶPP’＝１５Ｖ、Ｖth＝１Ｖとすると、ＶDS−ＶGS＝（２０Ｖ−１５Ｖ＋１Ｖ）＝６Ｖとできる。これが電圧差設定部３４の作用である。
【００２５】
図２は、上記構成の書込制御回路３０をメモリ素子１２に接続したときの不揮発性半導体メモリ書込システム１０の動作図である。横軸は、メモリ素子１２のドレイン・ソース間電圧（ＶDS）であり、縦軸はメモリ素子１２のドレイン・ソース電流（ＩDS）である。
【００２６】
負荷曲線６０は、メモリ素子１２が動作するときにおける負荷の電圧・電流特性線である。メモリ素子１２が動作するときの負荷は、ビット書込回路２２と、Ｙセレクタ１８と、接地トランジスタ３２である。ここで、ビット書込回路２２とＹセレクタ１８の負荷特性は、接地トランジスタ３２の負荷特性に比較して低抵抗の特性に設定する。これによって、メモリ素子１２のドレイン（Ｄ）には、ほぼＶPPに近い電圧が印加される。以下では、メモリ素子１２のドレイン（Ｄ）にＶPPが印加されるものとする。そのことを図２の動作点６２で示した。
【００２７】
メモリ素子１２のソース（Ｓ）の電圧は、接地トランジスタ３２の電圧・電流特性で決まる。単体としての接地トランジスタ３２の電圧・電流特性は以下の通りである。電流の非飽和領域で動作しているときは抵抗的な特性で、電流の飽和領域で動作しているときは定電流源的な特性となる。このことを図２の動作点６４で示した。動作点６４における電流値は、接地トランジスタ３２の飽和電流値ＩDS(SAT)である。動作点６２と動作点７５の間は、抵抗的な特性となる。このように、負荷曲線６０は、動作点６２と動作点６４を含み、動作点６２〜動作点７５付近では抵抗的特性で、動作点７１〜動作点６４は、定電流源的特性を有する非線形特性を有する。
【００２８】
特性線７０，７２は、消去済みのメモリ素子１２の動作特性線である。フローティングゲート方式のＮチャネル型不揮発性メモリの消去状態は、書込によって注入された電子が引き抜かれて閾値電圧が低くなった状態である。消去状態は、消去時間や消去電圧に依存して変化し、フローティングゲート内の電荷ばらつきがあることが知られている。特性線７０は、閾値がより低い消去状態における特性線で、特性線７２は、特性線７０に比較すると閾値電圧がより高い消去状態における特性線である。特性線７８は、書込済みのメモリ素子１２の動作特性線である。フローティングゲート方式のＮチャネル型不揮発性メモリの書込状態は、書込によってフローティングゲートに電子が注入され閾値電圧が高くなった状態である。
【００２９】
なお、従来技術の書込制御回路による特性線を図９で後述するが、従来技術の消去済みの特性線や書込済みの特性線に比べ、図２の特性線７０，７２，７８はかなり異なっている。従来技術の書込制御回路では、メモリ素子１２のソース（Ｓ）は接地（ＧＮＤ）に接続され、制御ゲート・ソース間電圧（ＶGS）が制御ゲート（ＣＧ）の電圧で一意に定まる。これに対し、図１で述べた書込制御回路３０では、メモリ素子１２のソース（Ｓ）は接地トランジスタ３２を介して接地されるので、制御ゲート・ソース間電圧（ＶGS）が上昇すると、ドレイン・ソース間電圧（ＶDS）も上昇する。そのために、図１と図９で特性線の形状等が異なる。
【００３０】
上記構成の作用について、具体的な数値を一例として用いながら、さらに詳細に説明する。消去状態にあるメモリ素子１２に書込を行うと、メモリ素子１２の動作特性線は、図２において、消去されて閾値＝０Ｖと低い状態の特性線７０と負荷曲線６０とが交差する動作点７１から、特性線７０よりは高い閾値＝２Ｖの状態の特性線７２と負荷曲線６０とが交差する動作点７３を経て、最終的に、閾値＝６Ｖの書込完了状態の特性線７８と負荷曲線６０が交差する動作点７５に落ち着く。
【００３１】
書込のためにメモリ素子１２のドレイン・ソース間電圧（ＶDS）を高くしてゆくと、従来技術では書込完了前にスナップバック現象が生じることがあるが、図１の構成ではスナップバック現象が生じない。これについて、図３と図４を用いて説明する。なお、図１の構成では、メモリ素子１２のソース（Ｓ）は非線形的な電圧・電流特性を有する素子として働く接地トランジスタ３２を介して接地されるが、従来技術のメモリ素子１１では、ソース（Ｓ）が直接的に接地に接続されることが相違する。
【００３２】
図３は、従来技術のメモリ素子１１の構造断面図である。フローティングゲート方式のＮチャネル型メモリ素子１１は、Ｐ型基板８０のデバイス側表面において、予め定めたチャネル長を隔てて、拡散深さＸjのＮ型のドレイン（Ｄ）８２とＮ型のソース（Ｓ）とが配置される。そして、チャネルが形成されるＰ型基板の表面上に厚さｔOXのゲート絶縁膜を介してフローティングゲート（ＦＧ）を設け、さらに適当な厚さの絶縁膜を介して制御ゲート（ＣＧ）が配置される。従来技術では、ソース（Ｓ）は接地（ＧＮＤ）に接続され、ドレイン８２にはドレイン電圧ＶDが印加され、制御ゲート（ＣＧ）には制御ゲート電圧ＶCGが印加される。
【００３３】
ドレイン電圧ＶDと制御ゲート電圧ＶCGとを適当に高くしてゆくと、図３で黒塗によって示したチャネルがピンチオフし、チャネル端８６の電圧が飽和電圧ＶD(SAT)に達してそれ以上は上がらなくなる。ドレイン端８８の電圧はＶDであるので、Ｐ型基板８０の表面に平行な水平方向の電界は｛ＶD−ＶD(SAT)｝に比例するが、この電界が臨界値を超えると、図３に示すように、衝突電離と呼ばれるインパクトイオン化が生じる。インパクトイオン化で発生した電子がフローティングゲート（ＦＧ）に注入され、メモリ素子１２の閾値電圧が高くなって書込状態となる。インパクトイオン化が生じる臨界電界に対応するドレイン電圧ＶDと書込電流との組み合わせを結んだ線が、書込開始臨界軌跡線である（後述の図９に書込開始臨界軌跡線１１０を示した）。この書込臨界軌跡線を越えるドレイン電圧ＶDを印加することで、書込が行われる。
【００３４】
図３に示すように、インパクトイオン化によって正孔も発生する。この正孔は、Ｐ型基板８０を通って接地（ＧＮＤ）に流れ、Ｐ型基板８０の電位がプラス側に上昇する。Ｐ型基板８０の電位がプラス側に上昇すると、電圧ＶDのドレイン８２と、接地（ＧＮＤ）に接続されるソース（Ｓ）と、Ｐ型基板８０とによる寄生ＮＰＮトランジスタがオンすることが生じる。寄生ＮＰＮトランジスタがオンすると、図３において白抜矢印で示したように、ドレイン８２から接地（ＧＮＤ）のソース（Ｓ）へ向かって大電流が流れる。これが従来技術のメモリ素子１１に生じるスナップバック現象である。スナップ現象が生じると、メモリ素子１１のドレイン端８８近傍のゲート絶縁膜中や、Ｐ型基板８０とゲート絶縁膜との間の界面に電子が捕捉され、読出時におけるドレイン・ソース電流が少なくなり、書込状態と消去状態との間の区別判断に誤差が生じやすい等の問題が発生する。
【００３５】
図４は、図１の構成におけるメモリ素子１２と接地トランジスタ３２の構造図である。ここでは、１つの半導体チップにメモリ素子１２と接地トランジスタ３２が組み込まれる。すなわち、Ｐ型基板８０において、予め定めたメモリ素子用チャネル長を隔てて、メモリ素子１２のＮ型のドレイン８２と、メモリ素子１２のＮ型のソースと接地トランジスタ３２のＮ型のドレインとを一体化したＮ型の接続点５０が配置される。さらに、Ｎ型の接続点５０から予め定められた接地トランジスタ用チャネル長を隔てて、接地トランジスタ３２のＮ型のソース８４が配置される。そして、メモリ素子用チャネルが形成されるＰ型基板の表面上に厚さｔOXのゲート絶縁膜を介してフローティングゲート（ＦＧ）を設け、さらに適当な厚さの絶縁膜を介して制御ゲート（ＣＧ）が配置される。また、接地トランジスタ用チャネルが形成されるＰ型基板の表面上に適当な厚さの絶縁膜を介して接地トランジスタ３２のゲート（Ｇ）が配置される。
【００３６】
図１の構成では、メモリ素子１２のドレイン８２にはドレイン電圧ＶD（＝ＶPP）が印加され、制御ゲート（ＣＧ）には制御ゲート電圧ＶCG（＝ＶPP’−Ｖth）が印加される。ここでドレイン電圧ＶDと制御ゲート電圧ＶCGとを適当に高くしてゆくと、図４で黒塗によって示したチャネルがピンチオフし、チャネル端８６の電圧が飽和電圧ＶD(SAT)に達してそれ以上は上がらなくなり、図３で説明したようにインパクトイオン化が生じる。これによって書込が行われるが、インパクトイオン化によって正孔も発生し、図３で説明したように、正孔はＰ型基板８０を通って接地（ＧＮＤ）に流れ、Ｐ型基板８０の電位がプラス側に上昇する。
【００３７】
これにより電圧ＶDのドレイン８２と、接続点５０と、Ｐ型基板８０とによる寄生ＮＰＮトランジスタがオンすることが生じ得るが、ドレイン８２から接続点５０へ流れた正孔電流は、非線形的な電圧・電流特性を有する抵抗素子として働く接地トランジスタ３２のソース８４を介して接地（ＧＮＤ）に流れる。このように、図１の構成によれば、寄生ＮＰＮトランジスタがオンすることで生じる正孔電流は、非線形的な電圧・電流特性を有する抵抗素子として働く接地トランジスタ３２によって電流の大きさが抑制され、結果としてスナップバック現象が抑制されて自動的に消滅する。
【００３８】
次に、図１の構成によれば、図２において、特性線７０の消去状態から特性線７２の状態を経て、特性線７８で示される書込完了の状態に安定して移ることについて説明する。
【００３９】
書込動作が行われるには、書込開始臨界軌跡線を越えることが必要である。書込開始臨界軌跡線を越えるというのは、ドレイン（Ｄ）近傍の水平方向の強い電界で加速された電子が珪素（Ｓｉ）の格子に衝突し、インパクトイオン化して新たに電子と正孔を発生することである。電子のインパクトイオン化係数αは、一般的に、α＝Ａｅ(-B/E)で示されることが知られ、いくつかの近似式や実験式が提案されている。ここでＡ，Ｂは実験的に定まる係数であり、Ｅは、ドレイン（Ｄ）近傍の水平方向の電界である。Ｆｕｌｏｐの近似式を用いて、α＝１０になる電界Ｅを求めると、１．２８×１０5（Ｖ／ｃｍ）＝０．１２８（ＭＶ／ｃｍ）である。
【００４０】
再び図４に戻り、この構造におけるドレイン端８８における電界を求める。図５は、図４のドレイン端８８の近傍を拡大した図である。ここで、ｘjはドレイン（Ｄ）の拡散深さ、ｔOXはゲート絶縁膜の厚さ、ΔＬはチャネル端８６とドレイン端８８との間の距離、ＥSはチャネル端８６における電界、ＥMはドレイン端８８における電界である。ドレイン端８８における電圧はドレイン・ソース間電圧ＶDSであり、チャネル端８６の電圧は飽和電圧ＶD(SAT)である。飽和電圧ＶD(SAT)はドレイン・ソース間電圧ＶDSがこれ以上上がることができない電圧で、制御ゲート・ソース間電圧ＶGSからメモリ素子１２の閾値電圧Ｖth(MEMORY)を引いた値である。すなわち、ＶD(SAT)＝｛ＶGS−Ｖth(MEMORY)｝である。
【００４１】
ここで規格化長さａ＝｛（εS／εOX）ｘjｔOX｝1/2を用いる。εSは珪素（Ｓｉ）の誘電率、εOXはゲート絶縁膜の誘電率である。経験式でａ＝０．２２ｘj1/2ｔOX1/3と示される。規格化長さａを用いた衝突電離の計算によれば、ＥM＝ＥSｃｏｓｈ（ΔＬ／ａ）で示される。ｃｏｓｈを書き直すと、ＥM＝ＥSｃｏｓｈ（ΔＬ／ａ）＝［｛（ＶDS−ＶD(SAT)）2／ａ2｝＋ＥS2］となり、近似的にＥM＝｛（ＶDS−ＶD(SAT)）／ａ｝となる。ここで、（ＶDS−ＶD(SAT)）＝［ＶDS−｛ＶGS−Ｖth(MEMORY)｝］である。したがって、図４の構造におけるドレイン端８８の電界ＥMは、ＥM＝［｛ＶDS−（ＶGS−Ｖth(MEMORY)）｝／ａ］で求められる。
【００４２】
ここで、書込制御回路３０における電圧差設定部３４について説明したように、ワード線に関する書込信号が入力されるとき、ＣＧ側トランジスタ４０は、メモリ素子１２の制御ゲート（ＣＧ）に対し、（ＶPP’−Ｖth）の電圧を出力する。これによりＶGS＝｛（ＶPP’−Ｖth）−（接続点５０の電圧）｝となる。また、負荷曲線６０について説明したように、メモリ素子１２のドレイン（Ｄ）にはＶPPが印加される。これにより、ＶDS＝｛ＶPP−（接続点５０の電圧）｝となる。これをドレイン端８８の電界ＥMの式に代入すると、ＥM＝［｛ＶDS−（ＶGS−Ｖth(MEMORY)）｝／ａ］＝［｛ＶPP−（ＶPP’−Ｖth）＋Ｖth(MEMORY)｝／ａ］となる。
【００４３】
図４の構造の具体的数値の一例として、ｘj＝１０-7ｍ、ｔOX＝１．５×１０-8ｍとすると、経験式からａ＝９．５１×１０-8ｍである。ここで、ＶPP＝２０Ｖ、ＶPP’＝１５Ｖ、Ｖth＝１Ｖ、消去時のＶth(MEMORY)＝−２Ｖとすると、ドレイン・ソース間電圧ＶDSと制御ゲート・ソース間電圧ＶGSの差電圧は、（ＶDS−ＶGS）＝ＶPP−（ＶPP’−Ｖth）＝６Ｖとなる。そして、ドレイン端８８の電界ＥMは、ＥM＝［｛（ＶDS−ＶGS）＋Ｖth(MEMORY)｝／ａ］＝［｛ＶPP−（ＶPP’−Ｖth）＋Ｖth(MEMORY)｝／ａ］＝［｛２０Ｖ−（１５Ｖ−１Ｖ）−２Ｖ｝／９．５１×１０-8ｍ］＝（４Ｖ／９．５１×１０-8ｍ）＝４．２１×１０7（Ｖ／ｍ）＝０．４２１（ＭＶ／ｃｍ）である。
【００４４】
上記計算例から、図４の構造と電圧条件等の下におけるドレイン端８８の電界は、０．４２１（ＭＶ／ｃｍ）となり、Ｆｕｌｏｐの近似式を用いて計算されたインパクトイオン化係数α＝１０になる電界Ｅである０．１２８（ＭＶ／ｃｍ）に比較すると、十分大きな電界となる。したがって、図１の構成によれば、図２において、特性線７０の消去状態から特性線７２の状態を経て、特性線７８で示される書込完了の状態に安定して移ることができる。さらに、図４で説明したように、スナップバック現象を効果的に抑制できる。
【００４５】
電圧差設定部３４がドレイン・ソース間電圧ＶDSと制御ゲート・ソース間電圧ＶGSの差電圧として設定する所定電圧値は、インパクトイオン化係数α＝１０になる電界Ｅである０．１２８（ＭＶ／ｃｍ）に相当する差電圧であればよい。仮に、消去時のＶth(MEMORY)＝−２Ｖの条件をそのままとすると、インパクトイオン化係数α＝１０になる電界Ｅである０．１２８（ＭＶ／ｃｍ）に相当するドレイン・ソース間電圧ＶDSと制御ゲート・ソース間電圧ＶGSの差電圧は、［｛（ＶDS−ＶGS）−２Ｖ｝／０．４２１］＝（４Ｖ／０．１２８）から、｛（ＶDS−ＶGS）−２Ｖ｝＝４Ｖ×０．３＝１．２Ｖとなり、（ＶDS−ＶGS）＝３．２Ｖである。したがって、上記の例であれば、電圧差設定部３４は、所定電圧値として、（ＶDS−ＶGS）≧３．２Ｖで設定すればよい。これらの数値は、説明のための一例であり、メモリ素子１２に用いられる書込制御回路３０の仕様に応じて適宜変更が可能である。
【００４６】
ここで、図６、図７を用いて、メモリ素子１２の書込状態と消去状態について説明する。図６は、メモリ素子１２の読出回路９０を示す図である。読出回路９０では、予め準備されたフローティングゲートの電子量がゼロである基準メモリセル１３を用いる。そして、基準メモリセル１３のゲート電圧が所定の電圧ＶCCのときに流れる電流を基準電流ＩREFとして、メモリ素子１２が選択されたときにメモリ素子１２に流れる電流ＩMと基準電流ＩREFとの間の電流差を差動増幅器９１で検出する。
【００４７】
図７は、図６の読出回路９０を用いてメモリ素子１２の状態を読み出した結果を示す図である。横軸は、メモリ素子１２の制御ゲート・ソース間電圧ＶGSで、縦軸は、メモリ素子１２に流れる電流ＩDSである。特性線９２は、基準メモリセル１３の特性で、ＶGS＝ＶCCのとき、ＩDS＝ＩREFである。特性線９４は、メモリ素子１２が消去状態のときの特性で、閾値が低いので、ＶGS＝ＶCCのときのＩDSはＩREFより大きい。この読出状態が“１”の消去状態である。特性線９６は、メモリ素子１２が書込完了状態のときの特性で、閾値が高いので、ＶGS＝ＶCCのときのＩDSはＩREFより小さい。この読出状態が“０”の書込状態である。
【００４８】
図８は、従来技術における不揮発性半導体メモリ用の書込制御回路の例を示す図である。ここでは、特許文献１で述べられている書込制御回路１００を示す。書込制御回路１００以外の部分は図１と同じ構成であるので、詳細な説明を省略する。書込制御回路１００は、書込信号を遅延させる遅延回路１０２と、遅延回路１０２の出力と書込信号とを入力信号とするＡＮＤ回路１０４を含み、ＡＮＤ回路１０４の出力が分割電圧供給トランジスタ４６のゲート（Ｇ）に供給される。
【００４９】
ワード線に関する書込信号が入力されるとき、Ｘデコーダ２０はＶPPを出力する。したがって、ＣＧ側トランジスタ４０のドレイン（Ｄ）には、ＶPPが印加される。ＣＧ側トランジスタ４０のゲート（Ｇ）には、当初、ＶPP’が印加される。これによってＣＧ側トランジスタ４０はオンするが、そのソース（Ｓ）の電圧はＶPP’まで上がらず、｛ＶPP’−（ＣＧ側トランジスタ４０の閾値電圧Ｖth）で上げ止まり、これ以上の電圧にはならない。そして、遅延回路１０２の作用により、遅延時間ｔdが経過すると、ＣＧ側トランジスタ４０のゲート（Ｇ）に書込信号のＶPPが印加される。これによってＣＧ側トランジスタ４０はオンするが、そのソース（Ｓ）の電圧はＶPPまで上がらず、｛ＶPP−（ＣＧ側トランジスタ４０の閾値電圧Ｖth）｝で上げ止まり、これ以上の電圧にはならない。
【００５０】
したがって、メモリ素子１２の制御ゲート（ＣＧ）に印加される電圧波形１０６は、当初が（ＶPP’−Ｖth）と低い電圧となり、スナップバック現象の心配がなく書込が行われる。そして、フローティングゲートに電子がある程度注入されてメモリ素子１２の閾値が上がったところで、メモリ素子１２の制御ゲート（ＣＧ）に（ＶPP−Ｖth）の高い電圧が印加される。これによってフローティングゲートに電子がさらに注入されて、書込完了となる。この方法によれば、メモリ素子１２に対する負荷特性であるビット書込回路２２とＹセレクタ１８の抵抗値を低くすることなく書込完了できるので、スナップバック現象が生じにくい。その代り、遅延回路１０２とＡＮＤ回路１０４が必要で、遅延時間ｔdの適切な設定も必要となる。
【００５１】
図９は、特許文献１の書込制御回路１００を用いない従来技術におけるメモリ素子１２の書込特性を示す図である。横軸は、メモリ素子１２のドレイン・ソース間電圧（ＶDS）であり、縦軸はメモリ素子１２のドレイン・ソース電流（ＩDS）である。
【００５２】
ここでは、書込開始臨界軌跡線１１０を示した。書込開始臨界軌跡線１１０を越える領域で書込を行うことができる。図９の紙面上で、書込開始臨界軌跡線１１０を境としてその右側にメモリ素子１２の動作点が来れば書込を行うことができる。特性線１２０，１２２は、メモリ素子１２が消去状態のときの特性である。特性線１２０は、消去状態における閾値が低い例で、特性線１２２は、消去状態における閾値が高い例である。負荷曲線１１２は、メモリ素子１２が動作するときの負荷の電圧・電流特性線である。従来技術では図１で説明した接地トランジスタ３２が設けられないので、負荷曲線１１２としては、ビット書込回路２２とＹセレクタ１８との負荷曲線となる。
【００５３】
負荷曲線１１２と特性線１２０とが交差する動作点Ａは、書込開始臨界軌跡線１１０の左側にあるので、書込出来ない。一方、負荷曲線１１２と特性線１２２とが交差する動作点Ｂは、書込開始臨界軌跡線１１０の右側にあるので、書込出来る。すなわち、消去状態における閾値が低い特性線１２０は、書込が難しい。
【００５４】
そこで、従来技術では、ビット書込回路２２とＹセレクタ１８とを低抵抗化した負荷曲線１１４を用いることが行われる。負荷曲線１１４と特性線１２０とが交差する動作点Ｃは、書込開始臨界軌跡線１１０の右側に来るので、書込完了することができる。
【００５５】
特性線１２８は、書込されたメモリ素子１２の特性である。書込されたメモリ素子１２のドレイン・ソース電圧を上げてゆくと、負荷曲線１１４と交差する前にドレイン・ソース電流が急増するスナップバック現象が生じる。このように、負荷曲線を低抵抗化して書込完了させることと、スナップバック現象の抑制とは背反事項となり、両者を満たす動作範囲の設定がかなり困難である。
【００５６】
図１の構成の書込制御回路３０を用いれば、書込特製の改善とスナップバック現象の抑制とのバランスを図ることができる。また、ドレイン端の電界を高くできるので、接地トランジスタ３２の特性ばらつきや、電源電圧ＶPPのばらつきに対する影響を少なくできる。また、図２に示すように、負荷曲線６０は定電流的特性を有するので、書込時の電流値をクランプ出来る。
【符号の説明】
【００５７】
１０  不揮発性半導体メモリ書込システム、１１，１２  不揮発性半導体メモリ（メモリ素子）、１３  基準メモリセル、１４  ビット線、１６  ワード線、１８  Ｙセレクタ、２０  Ｘデコーダ、２２  ビット書込回路、３０，１００  書込制御回路、３２  接地トランジスタ、３４  電圧差設定部、４０  ＣＧ側トランジスタ、４２，４４  抵抗素子、４３，５０  接続点、４６  分割電圧供給トランジスタ、６０，１１２，１１４  負荷曲線、６２，６４，７１，７３，７５  動作点、７０，７２，７８，９２，９４，９６，１２０，１２２，１２８  特性線、８０  Ｐ型基板、８２  ドレイン、８４  ソース、８６  チャネル端、８８  ドレイン端、９０  読出回路、９１  差動増幅器、１０２  遅延回路、１０４  ＡＮＤ回路、１０６  電圧波形、１１０  書込開始臨界軌跡線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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