(57)【要約】【課題】配線構造体の小型化及び設計自由度の向上を図るとともに、副ビア導体の接続信頼性を高めることができる多層配線板を提供する。【解決手段】多層配線板１は、主配線板２０と該主配線板２０に搭載される配線構造体と１０を備える。配線構造体１０は、副絶縁層１００，１０２，１０４と副導体層１０１、１０３，１１０とを交互に積層して構成されている。副ビア導体１０７，１０８は、副絶縁層１０２，１０４に設けられたビアホール１１１，１１２に充填され、円錐台状に形成されている。副ビア導体１０７，１０８の径が３〜１０μｍ、且つ、副導体層１０３，１１０の厚さとビアホール１１１,１１２の深さとの和に対する副ビア導体１０７，１０８の径の比が１．５以下である。【選択図】図３
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【特許請求の範囲】
【請求項１】
主配線板と、該主配線板に搭載される配線構造体とを備える多層配線板であって、
前記配線構造体は、
絶縁材料からなる副絶縁層と、
前記副絶縁層の上に形成される副導体層と、
前記副絶縁層に設けられたビアホールに充填され、円柱状または円錐台状に形成される複数の副ビア導体と、を有し、
前記副ビア導体の径が３〜１０μｍ、且つ、前記副導体層の厚さと前記ビアホールの深さとの和に対する前記副ビア導体の径の比が１．５以下であり、
前記副ビア導体が円柱状に形成された場合、前記副ビア導体の径がその直径であり、
前記副ビア導体が円錐台状に形成された場合、前記副ビア導体の径がその最も幅狭な部分の直径である。
【請求項２】
請求項１に記載の多層配線板において、
前記配線構造体は、前記副絶縁層と前記副導体層とを交互に積層して構成され、
前記複数の副ビア導体のうち、少なくとも一部の前記副ビア導体は、前記副絶縁層と前記副導体層との積層方向に沿って直線状に積み重ねられている。
【請求項３】
請求項１又は２に記載の多層配線板において、
前記配線構造体は、前記主配線板の内部に埋設されている。
【請求項４】
請求項１又は２に記載の多層配線板において、
前記配線構造体は、外部に露出するように前記主配線板に搭載されている。
【請求項５】
請求項１〜４のいずれか一項に記載の多層配線板において、
前記主配線板は、主絶縁層と主導体層とを交互に積層して構成され、
前記副絶縁層は、前記主絶縁層と同じ又は同等な熱膨張率を有する材料によって形成されている。
【請求項６】
請求項１〜５のいずれか一項に記載の多層配線板において、
前記副絶縁層は、熱膨張率が６０ｐｐｍ以下、弾性率が２．５ＧＰａ以上、吸水率が１ｗｔ％以下の感光性樹脂により形成されている。
【請求項７】
請求項１〜６のいずれか一項に記載の多層配線板において、
前記配線構造体には、前記主配線板に固定するための接着層が形成されている。
【請求項８】
請求項１〜７のいずれか一項に記載の多層配線板において、
前記配線構造体は更に放熱部材を有する。
【請求項９】
請求項８に記載の多層配線板において、
前記放熱部材は、前記接着層が形成される側に設けられている。
【請求項１０】
請求項８又は９に記載の多層配線板において、
前記放熱部材は、金属板、金属めっき層又はナノカーボン材料によって形成されている。
【請求項１１】
請求項８〜１０のいずれか一項に記載の多層配線板において、
前記放熱部材の厚さは１０〜８０μｍである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品を実装するための多層配線板に関する。
【背景技術】
【０００２】
従来、このような分野の技術として、例えば特許文献１に記載のものがある。この公報に記載された多層配線板は、主配線板と、該主配線板の内部に埋設される配線構造体とを備えている。配線構造体は、副絶縁層と副導電層とを交互に積層して構成されている。副絶縁層の内部には、副導電層と電気的に接続する副ビア導体が複数形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２１４５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の多層配線板では、配線構造体の小型化の実現及び設計自由度の向上を図るため、複数の副ビア導体を直線状に積み重ねてなるスタックビアの構造が望まれている。しかしながら、スタックビアの構造を採用した場合には、副ビア導体の底部に応力集中が生じやすい。このため、応力集中に起因する副ビア導体のクラックが発生しやすく、副ビア導体の接続信頼性に影響しかねないと考えられる。また、副ビア導体の形成時に、促進剤の過剰等の原因でビアホールの内部にめっきが十分に充填されず、副ビア導体の上に形成される副導体層の表面の中央が窪む現象（いわゆるリセス）が発生する場合がある。このリセスの発生によって平坦な副絶縁層と副導体層の積層状態を確保し難く、副ビア導体の接続信頼性に影響を及ぼす可能性があると推察される。
【０００５】
本発明は、配線構造体の小型化及び設計自由度の向上を図るとともに、副ビア導体の接続信頼性を高めることができる多層配線板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決する本発明の多層配線板は、主配線板と、該主配線板に搭載される配線構造体とを備える多層配線板であって、前記配線構造体は、絶縁材料からなる副絶縁層と、前記副絶縁層の上に形成される副導体層と、前記副絶縁層に設けられたビアホールに充填され、円柱状または円錐台状に形成される複数の副ビア導体と、を有し、前記副ビア導体の径が３〜１０μｍ、且つ、前記副導体層の厚さと前記ビアホールの深さとの和に対する前記副ビア導体の径の比が１．５以下であり、前記副ビア導体が円柱状に形成された場合、前記副ビア導体の径がその直径であり、前記副ビア導体が円錐台状に形成された場合、前記副ビア導体の径がその最も幅狭な部分の直径である。
【発明の効果】
【０００７】
本発明の実施形態によれば、配線構造体の小型化及び設計自由度の向上を図るとともに、副ビア導体の接続信頼性を高めることができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る多層配線板を示す部分断面図である。
【図２】図１の配線構造体を示す拡大断面図である。
【図３】図２の第１副ビア導体を示す拡大断面図である。
【図４】第２実施形態に係る多層配線板の配線構造体を示す部分断面図である。
【図５】図４の第１副ビア導体を示す拡大断面図である。
【図６】第３実施形態に係る多層配線板を示す部分断面図である。
【図７】図６の配線構造体を示す拡大断面図である。
【図８】第４実施形態に係る多層配線板を示す部分断面図である。
【図９】図８の配線構造体を示す拡大断面図である。
【図１０】第５実施形態に係る多層配線板の配線構造体を示す部分断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る多層配線板の実施形態について説明する。図面の説明において同一の要素には同一符号を付し、重複する説明は省略する。
【００１０】
＜第１実施形態＞
図１に示すように、第１実施形態に係る多層配線板１は、主配線板２０と主配線板２０に搭載される配線構造体１０とを備えている。主配線板２０は、その真中に配置されたコア基板２００を挟んで、コア基板２００の主面Ｆ１及びＦ２の上にそれぞれ主絶縁層と主導体層とを交互に積層してなるビルドアップ多層積層配線板である。主配線板２０は、配線構造体１０の埋設部分を除いて、コア基板２００の中心軸Ｌを挟んで同じ工程により同様の機能を有する層を順次積層することで形成されている。従って、以下の説明においては、片側（コア基板２００の主面Ｆ１側）のみを用いて説明する。また、本実施形態において、主導体層及び後述の副導体層は、電気回路を構成する配線層であり、その配置位置によってパッドと配線パターン等を含む場合もあれば、電子部品を実装するための実装パッドのみを含む場合もある。
【００１１】
コア基板２００の上には、無電解めっき層２０１ａ及び電解めっき層２０１ｂを有する第１主導体層２０１が形成されている。第１主導体層２０１は、その上に形成された第１主絶縁層２０２によって覆われている。第１主絶縁層２０２は、例えば熱硬化性エポキシ樹脂により形成されている。
【００１２】
第１主絶縁層２０２の上には、更に、第２主導体層２０３、第２主導体層２０３を覆う第２主絶縁層２０４、第３主導体層２０５、第３主導体層２０５を覆う第３主絶縁層２０６、第４主導体層２０７、第４主導体層２０７を覆う第４主絶縁層２０８が、この順番で積層されている。第２主導体層２０３、第３主導体層２０５及び第４主導体層２０７は、第１主導体層２０１と同様に無電解めっき層及び電解めっき層から構成されている。一方、第２主絶縁層２０４、第３主絶縁層２０６及び第４主絶縁層２０８は、第１主絶縁層２０２と同様に熱硬化性エポキシ樹脂により形成されている。
【００１３】
第１主絶縁層２０２の内部には第１主ビア導体２１０、第２主絶縁層２０４の内部には第２主ビア導体２１１、第３主絶縁層２０６の内部には第３主ビア導体２１２が、それぞれ複数形成されている。これらの主ビア導体２１０，２１１，２１２は、それぞれ円錐台状に形成されている。そして、第１主導体層２０１及び第２主導体層２０３はその間に配置された第１主ビア導体２１０、第２主導体層２０３及び第３主導体層２０５はその間に配置された第２主ビア導体２１１、第３主導体層２０５及び第４主導体層２０７はその間に配置された第３主ビア導体２１２によって、それぞれ電気的に接続されている。なお、コア基板２００の主面Ｆ１に形成された第１主導体層２０１は、コア基板２００の内部に設けられたスルーホール導体２０９を介して、反対側の主面Ｆ２に形成された第１主導体層２０１と電気的に接続されている。
【００１４】
主面Ｆ１側の主配線板２０の内部には、配線構造体１０が埋設されている。配線構造体１０は、主配線板２０の第３主導体層２０５の上に配置され、第４主導体層２０７及び第３主ビア導体２１２と並設されている。配線構造体１０は、第４主導体層２０７とともに、多層配線板１の最外層である主配線板２０の第４主絶縁層２０８により覆われ、配線構造体１０の内部に封止されている。
【００１５】
第４主絶縁層２０８の上表面２０８ａには、隣接するＭＰＵ（Micro-Processing Unit）２及びＤＲＡＭ（Dynamic Random Access Memory）３を実装するための第１主実装パッド２１３、第２主実装パッド２１４、第３主実装パッド２１５及び第４主実装パッド２１６がそれぞれ複数形成されている。これらの第１主実装パッド２１３、第２主実装パッド２１４、第３主実装パッド２１５及び第４主実装パッド２１６の上表面は、同一平面に位置している。
【００１６】
具体的には、上表面２０８ａにおける配線構造体１０に対応する位置（すなわち、配線構造体１０の直上位置）には、ＭＰＵ２を実装するための第１主実装パッド２１３と、ＤＲＡＭ３を実装するための第２主実装パッド２１４がそれぞれ複数形成されている。これらの第１主実装パッド２１３及び第２主実装パッド２１４は、所定の間隔を開けて配列されている。そして、第１主実装パッド２１３は、第４主絶縁層２０８の内部に設けられた第４主ビア導体２１７を介して、その下方に配置された配線構造体１０と電気的に接続されている。一方、第２主実装パッド２１４は、第４主絶縁層２０８の内部に設けられた第５主ビア導体２１８を介して、その下方に配置された配線構造体１０と電気的に接続されている。
【００１７】
第１主実装パッド２１３及び第２主実装パッド２１４を挟んで第４主絶縁層２０８の上表面２０８ａの一方側（図１では、第１主実装パッド２１３及び第２主実装パッド２１４の左側）には、複数の第３主実装パッド２１５が形成されている。これらの第３主実装パッド２１５は、第１主実装パッド２１３と同様にＭＰＵ２を実装するためのパッドであるが、その配線幅が第１主実装パッド２１３よりも広い。言い換えれば、第１主実装パッド２１３は、第３主実装パッド２１５より狭い配線幅で形成されている。そして、第３主実装パッド２１５は、第４主絶縁層２０８の内部に設けられた第６主ビア導体２１９を介して、第４主導体層２０７と電気的接続されている。図１に示すように、第３主実装パッド２１５及び第１主実装パッド２１３は、半田バンプ４を介してそれぞれＭＰＵ２と電気的に接続されている。
【００１８】
また、第１主実装パッド２１３及び第２主実装パッド２１４を挟んで第４主絶縁層２０８の上表面２０８ａの他方側（図１では、第１主実装パッド２１３及び第２主実装パッド２１４の右側）には、複数の第４主実装パッド２１６が形成されている。これらの第４主実装パッド２１６は、第２主実装パッド２１４と同様にＤＲＡＭ３を実装するためのパッドであるが、その配線幅が第２主実装パッド２１４よりも広い。言い換えれば、第２主実装パッド２１４は、第４主実装パッド２１６より狭い配線幅で形成されている。第４主実装パッド２１６は、第４主絶縁層２０８の内部に設けられた第７主ビア導体２２０を介して、第４主導体層２０７と電気的接続されている。そして、第４主実装パッド２１６及び第２主実装パッド２１４は、半田バンプ４を介してそれぞれＤＲＡＭ３と電気的に接続されている。
【００１９】
図２に示すように、配線構造体１０は、断面矩形を呈し、三次元的には直方体に形成されている。この配線構造体１０は、その底部に配置された接着層１０９を介して、主配線板２０の第３主導体層２０５に固定されている。接着層１０９の上には、第１副絶縁層１００が形成されている。更に、第１副絶縁層１００の上には、第１副導体層１０１、第２副絶縁層１０２、第２副導体層１０３及び第３副絶縁層１０４がこの順番で積層されている。
【００２０】
第１副絶縁層１００、第２副絶縁層１０２及び第３副絶縁層１０４は、絶縁材料からなる絶縁層であり、例えば感光性樹脂によって形成されている。そして、感光性樹脂を用いた場合、感光性樹脂の熱膨張率が６０ｐｐｍ以下、弾性率が２．５ＧＰａ以上、吸水率が１ｗｔ％以下であることが好ましい。さらに、熱膨張率が３０ｐｐｍ以下、弾性率が８ＧＰａ以上、低損失誘電正接が０．０３以下の感光性樹脂が望ましい。このようにすれば、副絶縁層に小径のビアホール及び狭い配線幅の副導体層を容易に形成することができるとともに、クラックを抑制する効果をもたらし、さらに電気特性の向上を図ることができる。第１副導体層１０１及び第２副導体層１０３は、シード層と銅めっき層とから構成され、主配線板２０の主導体層２０１，２０３，２０５，２０７よりも狭い配線幅で形成されている。
【００２１】
第３副絶縁層１０４の上には、複数の第１副導電パッド１０５及び第２副導電パッド１０６を含む第３副導体層１１０が形成されている。具体的には、第１副導電パッド１０５及び第２副導電パッド１０６は、第３副絶縁層１０４の上表面１０４ａにそれぞれ形成されている。第１副導電パッド１０５は、第１主実装パッド２１３の下方に位置し、第１主実装パッド２１３と同じ配線幅で配列されている。第１副導電パッド１０５は、第４主ビア導体２１７を介して第１主実装パッド２１３と電気的に接続されている。一方、第２副導電パッド１０６は、第２主実装パッド２１４の下方に位置し、第２主実装パッド２１４と同じ配線幅で配列されている。第２副導電パッド１０６は、第５主ビア導体２１８を介して第２主実装パッド２１４と電気的に接続されている。なお、第１副導電パッド１０５及び第２副導電パッド１０６は、第１副導体層１０１と第２副導体層１０３と同様に、シード層と銅めっき層とから構成されている。
【００２２】
第２副絶縁層１０２の内部には、第１副ビア導体１０７が複数形成されている。第１副ビア導体１０７は、例えば第２副絶縁層１０２に設けられたビアホール１１１内に銅を充填することにより構成される。これらの第１副ビア導体１０７は、円錐台状に形成され、第１副導体層１０１と第２副導体層１０３とを電気的に接続する。また、第３副絶縁層１０４の内部には、第２副ビア導体１０８が複数形成されている。第２副ビア導体１０８は、例えば第３副絶縁層１０４に設けられたビアホール１１２内に銅を充填することにより構成される。これらの第２副ビア導体１０８は、円錐台状に形成され、第１副導電パッド１０５及び第２副導体層１０３、又は第２副導電パッド１０６及び第２副導体層１０３を電気的に接続する。
【００２３】
第１副ビア導体１０７及び第２副ビア導体１０８は、コア基板２００に向かって直径が小さくなっている。従って、第１副ビア導体１０７及び第２副ビア導体１０８は、ビアホール１１１，１１２の開口部に位置する部分が最も幅広で、ビアホール１１１，１１２の底部に位置する部分が最も幅狭である。
【００２４】
また、複数の第１副ビア導体１０７及び第２副ビア導体１０８のうち、その一部が副絶縁層と副導体層との積層方向に沿って直線状に積み重ねてスタックビアを形成し、一部が積層方向に沿って位置をずらして積み重ねてオフセットビアを形成している。具体的には、図２に示す複数の第１副ビア導体１０７及び第２副ビア導体１０８のうち、両側に位置する第１副ビア導体１０７及び第２副ビア導体１０８は、副絶縁層と副導体層との積層方向に沿って直線状に積み重ねられている。一方、内側に位置する第１副ビア導体１０７及び第２副ビア導体１０８は、積層方向に沿って位置をずらして積み重ねられている。
【００２５】
本実施形態において、第１副ビア導体１０７の直径が３〜１０μｍ、且つ、第２副導体層１０３の厚さとビアホール１１１の深さとの和に対する第１副ビア導体１０７の径の比が１．５以下である。ここでは、第１副ビア導体１０７の径は第１副ビア導体１０７の最も幅狭な部分の直径、第２副導体層１０３の厚さは第２副導体層１０３の上表面から第２副絶縁層１０２の上表面までの距離、ビアホール１１１の深さは第２副絶縁層１０２の上表面からビアホール１１１底面までの距離である。なお、第１副ビア導体１０７は、第２副絶縁層１０２の上表面より下方に配置され、ビアホール１１１内に充填される部分である。第２副導体層１０３は、第１副ビア導体１０７の上方に配置され、第１副ビア導体１０７を覆い被せる蓋状の部分である。
【００２６】
そして、図３に示すように第２副導体層１０３の厚さをｔ、ビアホール１１１の深さをｈ、第１副ビア導体１０７の径をｄとしたときに、第１副ビア導体１０７は、３μｍ≦ｄ≦１０μｍ、且つ、ｄ／（ｔ＋ｈ）≦１．５の関係を満たす。同様に、第２副ビア導体１０８の直径が３〜１０μｍ、且つ、第３副導体層１１０の厚さとビアホール１１２の深さとの和に対する第２副ビア導体１０８の径の比が１．５以下である。
【００２７】
以上の構成を有する多層配線板１では、副ビア導体（第１副ビア導体１０７、第２副ビア導体１０８）の径が３〜１０μｍであるので、副ビア導体１０７，１０８の底部にかかる応力を低減することができ、応力を緩和する効果をもたらす。このため、応力集中に起因する副ビア導体１０７，１０８のクラックの発生を抑制することができ、副ビア導体１０７，１０８により構成されるスタックビアを採用しても、これらの副ビア導体の接続信頼性を高めることができる。また、スタックビアの構造を用いることが可能になるため、オフセットビアの構造を採用する場合と比べて配線構造体１０の小型化を容易に実現できるとともに、配線構造体１０の設計自由度の向上を図ることができる。
【００２８】
加えて、副導体層（第２副導体層１０３、第３副導体層１１０）の厚さとビアホール１１１，１１２の深さとの和に対する副ビア導体１０７，１０８の径の比が１．５以下であるので、副ビア導体１０７，１０８を形成する際にリセスの発生を確実に防止することができる。その結果、平坦な副絶縁層１０２，１０４と副導体層１０３，１１０の積層状態を確保することができ、副ビア導体１０７，１０８の接続信頼性を向上することができる。更に、リセスの発生を防止できるので、スタックビア構造を更に採用しやすくなる。その結果、配線構造体１０の小型化及び設計自由度の向上を図るとともに、副ビア導体１０７，１０８の接続信頼性を高めることができる。
【００２９】
＜第２実施形態＞
以下、図４及び図５を参照して本発明の第２実施形態を説明する。この実施形態に係る多層配線板５は、配線構造体１１の第１副ビア導体１１４及び第２副ビア導体１１５が円柱状に形成される点において第１実施形態と異なるが、その他の構造は第１実施形態と同様である。
【００３０】
具体的には、第１副ビア導体１１４は、第２副絶縁層１０２に設けられたビアホール１１６の内部に充填され、円柱状に形成されている。第２副ビア導体１１５は、第３副絶縁層１０４に設けられたビアホール１１７の内部に充填され、円柱状に形成されている。第１副ビア導体１１４の直径が３〜１０μｍ、且つ、第２副導体層１０３の厚さとビアホール１１６の深さとの和に対する第１副ビア導体１１４の径の比が１．５以下である。ここでは、第１副ビア導体１１４の径はその直径、第２副導体層１０３の厚さは第２副導体層１０３の上表面から第２副絶縁層１０２の上表面までの距離、ビアホール１１６の深さは第２副絶縁層１０２の上表面からビアホール１１６底面までの距離である。
【００３１】
従って、図５に示すように第２副導体層１０３の厚さをｔ、ビアホール１１６の深さをｈ、第１副ビア導体１１４の径をｄとしたときに、第１副ビア導体１１４は、３μｍ≦ｄ≦１０μｍ、且つ、ｄ／（ｔ＋ｈ）≦１．５の関係を満たす。同様に、第２副ビア導体１１５の直径が３〜１０μｍ、且つ、第３副導体層１１０の厚さとビアホール１１７の深さとの和に対する第２副ビア導体１１５の径の比が１．５以下である。以上の構成を有する多層配線板５は、第１実施形態と同様な作用効果を得られる。
【００３２】
＜第３実施形態＞
以下、図６及び図７を参照して本発明の第３実施形態を説明する。この実施形態に係る多層配線板６は、配線構造体１０が主配線板２１の内部に埋設されずに外部に露出する点において第１実施形態と異なるが、その他の構造は第１実施形態と同様である。
【００３３】
具体的には、配線構造体１０は、主配線板２１の第３主絶縁層２０６部に設けられた凹部２２２内に配置され、接着層１０９を介して第３主導体層２０５に固定されている（図７参照）。配線構造体１０は、主絶縁層に覆われておらず、外部に露出している。第３副絶縁層１０４の上表面１０４ａは、主配線板２１の第３主絶縁層２０６の上表面２０６ａと同一平面に位置している。
【００３４】
第３副絶縁層１０４の上表面１０４ａに形成された第１副導電パッド１０５は、外部に露出してＭＰＵ２を実装するための実装パッド、第２副導電パッド１０６は、外部に露出してＤＲＡＭ３を実装するための実装パッドをそれぞれ構成する。そして、ＭＰＵ２とＤＲＡＭ３とが実装される際に、第１副導電パッド１０５は半田バンプ４を介して直接にＭＰＵ２の電極と電気的に接続され、第２副導電パッド１０６は半田バンプ４を介して直接にＤＲＡＭ３の電極と電気的に接続される。
【００３５】
配線構造体１０を挟んで第３主絶縁層２０６の上表面２０６ａの一方側（図６では、左側）には、ＭＰＵ２を実装するための第３主実装パッド２１５が複数形成されている。一方、配線構造体１０を挟んで第３主絶縁層２０６の上表面２０６ａの他方側（図６では、右側）には、ＤＲＡＭ３を実装するための第４主実装パッド２１６が複数形成されている。第３主実装パッド２１５は第３主絶縁層２０６の内部に設けられた第６主ビア導体２１９を介し、第４主実装パッド２１６は第３主絶縁層２０６の内部に設けられた第７主ビア導体２２０を介し、第３主導体層２０５とそれぞれ電気的接続されている。なお、第３主実装パッド２１５、第４主実装パッド２１６、第１副導電パッド１０５及び第２副導電パッド１０６の上表面は、同一平面に位置している。以上の構成を有する多層配線板６は、第１実施形態と同様な作用効果を得られる。
【００３６】
＜第４実施形態＞
以下、図８及び図９を参照して本発明の第４実施形態を説明する。この実施形態に係る多層配線板８は、配線構造体１０が主配線板２２の内部に埋設されずに外部に露出する点において第１実施形態と異なるが、その他の構造は第１実施形態と同様である。
【００３７】
具体的には、配線構造体１０は、接着層１０９を介して主配線板２２の第３主絶縁層２０６の上表面２０６ａに固定されている（図９参照）。配線構造体１０は、主絶縁層に覆われておらず、主配線板２２の最外層である第３主絶縁層２０６より外部に突出している。第３副絶縁層１０４の上表面１０４ａに形成された第１副導電パッド１０５は、外部に露出してＭＰＵ２を実装するための実装パッド、第２副導電パッド１０６は、外部に露出してＤＲＡＭ３を実装するための実装パッドをそれぞれ構成する。そして、ＭＰＵ２とＤＲＡＭ３とが実装される際に、第１副導電パッド１０５は半田バンプ７を介して直接にＭＰＵ２の電極と電気的に接続され、第２副導電パッド１０６は半田バンプ７を介して直接にＤＲＡＭ３の電極と電気的に接続される。
【００３８】
配線構造体１０を挟んで第３主絶縁層２０６の上表面２０６ａの一方側（図８では、左側）にはＭＰＵ２を実装するための第３主実装パッド２１５、他方側（図８では、右側）にはＤＲＡＭ３を実装するための第４主実装パッド２１６が、それぞれ複数形成されている。第３主実装パッド２１５は第３主絶縁層２０６の内部に設けられた第６主ビア導体２１９を介し、第４主実装パッド２１６は第３主絶縁層２０６の内部に設けられた第７主ビア導体２２０を介し、第３主導体層２０５とそれぞれ電気的接続されている。なお、第３主実装パッド２１５及び第４主実装パッド２１６の上表面は、同一平面に位置している。
【００３９】
図８に示すように、配線構造体１０は主配線板２２より外部に突出するため、第１副導電パッド１０５及び第２副導電パッド１０６は、第３主実装パッド２１５及び第４主実装パッド２１６と比べて位置が高い。従って、ＭＰＵ２及びＤＲＡＭ３が実装され場合には、ＭＰＵ２及びＤＲＡＭ３が第３主絶縁層２０６の上表面２０６ａと平行するように、配線構造体１０側の半田バンプ７と主配線板２２側の半田バンプ４との高さ（厚み）を調整する必要がある。以上の構成を有する多層配線板８は、第１実施形態と同様な作用効果を得られる。
【００４０】
＜第５実施形態＞
以下、図１０を参照して本発明の第５実施形態を説明する。この実施形態に係る多層配線板９は、放熱部材１１３を備える点において上述の第１実施形態と異なるが、その他の構造等は第１実施形態と同様である。
【００４１】
具体的には、配線構造体１０の接着層１０９が形成される側には、放熱部材１１３が設けられている。この放熱部材１１３は、接着層１０９及び第１副絶縁層１００の間に配置され、例えば銅めっきにより形成された金属めっき層であり、その厚さは１０〜８０μｍであることが好ましい。なお、放熱部材１１３は、上述した銅めっき層のほか、その他の金属メッキ層、金属板又はナノカーボン材料によって形成されてもよい。
【００４２】
本実施形態に係る多層配線板９は、上述した第１実施形態と同様な作用効果を得られるほか、配線構造体１０に放熱部材１１３が設けられるため、放熱部材１１３を介してＭＰＵ２及びＤＲＡＭ３の作動時に発生した熱を効率良く周囲に放出することができ、熱応力の発生を抑制する効果を奏する。これによって、熱応力による応力集中の発生を防止し、応力集中に起因する副ビア導体１０７，１０８のクラックの発生を確実に抑えることができる。
【００４３】
以上、本発明の実施形態について詳述したが、本発明は、上述の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。例えば、上述の実施形態において、配線構造体の副絶縁層は感光性樹脂、主配線板の主絶縁層は熱硬化性エポキシ樹脂によってそれぞれ形成されたが、副絶縁層と主絶縁層とは同じ又は同等な熱膨張率を有する材料によって形成されてもよい。このように同じ又は同等な熱膨張率を有する材料を用いることで、材料の熱膨張率の違いによる熱応力の発生を防止することができ、クラックの発生を確実に抑制する効果を奏する。
【符号の説明】
【００４４】
１，５，６，８，９    多層配線板
１０，１１    配線構造体
２０，２１，２２    主配線板
１００    第１副絶縁層
１０１    第１副導体層
１０２    第２副絶縁層
１０３    第２副導体層
１０４    第３副絶縁層
１０５    第１副導電パッド
１０６    第２副導電パッド
１０７,１１４    第１副ビア導体
１０８,１１５    第２副ビア導体
１０９    接着層
１１０    第３副導体層
１１１,１１２,１１６,１１７    ビアホール
１１３    放熱部材
２００    コア基板
２０１    第１主導体層
２０２    第１主絶縁層
２０３    第２主導体層
２０４    第２主絶縁層
２０５    第３主導体層
２０６    第３主絶縁層
２０７    第４主導体層
２０８    第４主絶縁層
２１０    第１主ビア導体
２１１    第２主ビア導体
２１２    第３主ビア導体
２１３    第１主実装パッド
２１４    第２主実装パッド
２１５    第３主実装パッド
２１６    第４主実装パッド
２１７    第４主ビア導体
２１８    第５主ビア導体
２１９    第６主ビア導体
２２０    第７主ビア導体
２２２    凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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