(57)【要約】【課題】差動アンプのコモンソースの電圧変動を抑制し、読み出しの高速化を実現する。【解決手段】撮像装置は、画素トランジスタＭ３と差動対をなすとともにゲートに参照信号が入力される差動トランジスタＭ１３と、差動対に流れる電流を供給する電流源を含む差動アンプと、一方の主ノードが、画素トランジスタの一方の主ノードに電気的に接続され、他方の主ノードが、画素トランジスタの他方の主ノードに電気的に接続されたダミー画素トランジスタを有するダミー画素トランジスタＭ２３を含むダミー画素とを有する。【選択図】  図２
2016201649.tif 000002
【特許請求の範囲】
【請求項１】
光電変換によって生じた電荷を転送する転送トランジスタ、前記電荷がゲートに入力される画素トランジスタ、前記画素トランジスタのゲートをリセットするリセットトランジスタを各々が含む複数の画素と、
前記画素トランジスタと差動対をなすとともにゲートに参照信号が入力される差動トランジスタ、前記差動対に電気的に接続された電流源を含む差動アンプと、
一方の主ノードが、前記画素トランジスタの一方の主ノードに電気的に接続され、他方の主ノードが、前記画素トランジスタの他方の主ノードに電気的に接続されたダミー画素トランジスタを有するダミー画素と、を有する撮像装置。
【請求項２】
前記複数の画素の各々は、前記画素トランジスタの前記他方の主ノードと前記電流源との間の電気的経路に選択トランジスタをさらに有し、
前記ダミー画素トランジスタの前記他方の主ノードと、前記電流源との間の電気的経路にダミー画素選択トランジスタを有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記画素トランジスタの前記他方の主ノードは前記選択トランジスタを介して第１の信号線に接続され、前記画素トランジスタの前記一方の主ノードは第２の信号線に接続され、前記差動トランジスタおよび前記画素トランジスタは前記第１の信号線をコモンソースとして前記差動対をなし、前記電流源は前記第１の信号線に接続され、
前記ダミー画素トランジスタは、前記リセットトランジスタまたは前記選択トランジスタがオンとなる期間において、前記画素トランジスタに代えて前記差動トランジスタと差動対をなすことにより、前記画素トランジスタの電流の代替となる電流を前記差動アンプに流すことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記期間において、前記画素トランジスタのゲートのリセット時の電圧に相当する電圧が前記ダミー画素トランジスタのゲートに印加されることを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記差動トランジスタのゲートには第１の容量を介して前記参照信号が入力され、
前記画素トランジスタのゲートのリセット時において前記差動トランジスタのゲートおよび一方の主ノードが短絡されることにより、前記差動アンプは、ボルテージフォロアとして動作し、前記画素トランジスタのゲートのリセット時の電圧に相当する電圧を前記ダミー画素トランジスタのゲートに接続された第２の容量に保持させることを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記期間において、前記選択トランジスタがオンとなるとともに前記画素トランジスタのゲートのリセット時の電圧がアナログ・デジタル変換され、
前記期間において、前記ダミー画素トランジスタのゲートに基準電圧が印加され、前記画素トランジスタのゲートの電圧が前記基準電圧よりも低くなると、前記画素トランジスタはオフとなることを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記ダミー画素はさらに、ダミー画素転送トランジスタ、ダミー画素リセットトランジスタ、ダミー画素選択トランジスタを含み、
前記ダミー画素リセットトランジスタがオンとなることで前記ダミー画素トランジスタのゲートの電圧がリセットされた後、前記転送トランジスタがオンとなる期間が終了するまで前記ダミー画素転送トランジスタはオフとなることを特徴とする請求項３に記載の撮像装置。
【請求項８】
前記参照信号に同期したカウント値のカウンタが画素の各列に設けられたことを特徴とする請求項１に記載の撮像装置。
【請求項９】
前記差動トランジスタの一方の主ノードに接続された第１のトランジスタをさらに備えたことを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記ダミー画素トランジスタの一方の主ノードに接続された第２のトランジスタをさらに備え、前記第１のトランジスタおよび前記第２のトランジスタはカレントミラーをなすことを特徴とする請求項９に記載の撮像装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の撮像装置と、
前記撮像装置が出力する信号を用いて画像を生成する信号処理部とを備えることを特徴とする撮像システム。
【請求項１２】
光電変換によって生じた電荷を転送する転送トランジスタ、前記電荷がゲートに入力される画素トランジスタ、前記画素トランジスタのゲートをリセットするリセットトランジスタを各々が含む複数の画素と、
前記画素トランジスタと差動対をなすとともにゲートに参照信号が入力される差動トランジスタ、前記差動対に流れる電流を供給する電流源を含む差動アンプとを備える撮像装置の駆動方法であって、
前記リセットトランジスタまたは前記転送トランジスタがオンしている期間において、前記画素トランジスタに代えてダミー画素トランジスタが前記差動トランジスタと差動対をなし、前記ダミー画素トランジスタが前記画素トランジスタの電流の代替となる電流を前記差動アンプに流し、
前記画素トランジスタのゲートの電圧と前記参照信号との前記差動アンプによる比較結果に基づき、前記画素トランジスタのゲートの電圧のアナログ・デジタル変換を行う、撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、撮像システム、および撮像装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサなどの撮像装置において、多画素化、高フレームレート化の要求が一層高まっている。また、ＣＭＯＳプロセスの微細化技術の発展に伴い、ＡＤ（アナログ・デジタル）変換器を有する撮像装置が案出されている。例えば、特許文献１には、ＡＤ変換器を構成する比較回路において、単位画素の増幅トランジスタと差動対を形成する差動トランジスタを設ける撮像装置が開示されている。この差動トランジスタにより、基板バイアス効果による閾値電圧の変動分を差動トランジスタによって相殺する技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３１１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１においては、リセットパルス、転送パルスのフィードスルーの影響により、差動対のトランジスタのコモンソースの電圧が変動し、画質の劣化を引き起こしてしまう。一方、画質を劣化させないためには、コモンソースの電圧が十分に安定するまで待機しなければならず、さらなる高速化の妨げとなる。
【課題を解決するための手段】
【０００５】
本発明における撮像装置は、光電変換によって生じた電荷を転送する転送トランジスタ、前記電荷がゲートに入力される画素トランジスタ、前記画素トランジスタのゲートをリセットするリセットトランジスタを各々が含む複数の画素と、前記画素トランジスタと差動対をなすとともにゲートに参照信号が入力される差動トランジスタ、前記差動対に電気的に接続された電流源を含む差動アンプと、一方の主ノードが、前記画素トランジスタの一方の主ノードに電気的に接続され、他方の主ノードが、前記画素トランジスタの他方の主ノードに電気的に接続されたダミー画素トランジスタを有するダミー画素とを有する。
【発明の効果】
【０００６】
本発明によれば、画素アンプに流れる電流の代替電流を流すダミー画素を用いて、差動アンプのコモンソース電圧の変動を抑制し、高速な撮像装置を実現することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態における撮像装置の回路ブロック図
【図２】本発明の第１実施形態における画素および比較部の１列分の回路図
【図３】本発明の第１実施形態における画素信号の読み出し動作のタイミングチャート
【図４】本発明の第２実施形態における画素および比較部の１列分の回路図
【図５】本発明の第２実施形態における画素信号の読み出し動作のタイミングチャート
【図６】本発明の第３実施形態における画素および比較部の１列分の回路図
【図７】本発明の第４実施形態における画素および比較部の１列分の回路図
【図８】本発明の第５実施形態における画素および比較部の１列分の回路図
【図９】本発明の第６実施形態における画素信号の読み出し動作のタイミングチャート
【図１０】本発明の第７実施形態における画素および比較部の１列分の回路図
【図１１】本発明の第７実施形態における画素信号の読み出し動作のタイミングチャート
【図１２】本発明の第８実施形態における画素および比較部の１列分の回路図
【図１３】本発明の第８実施形態における画素信号の読み出し動作のタイミングチャート
【図１４】本発明の第９実施形態における撮像装置の回路ブロック図
【図１５】本発明の第１０実施形態における撮像システムのブロック図
【発明を実施するための形態】
【０００８】
（第１実施形態）
図１は、本発明の第１実施形態における撮像装置の回路ブロック図である。本実施形態における撮像装置は、画素アレイ１、画素を走査する垂直走査回路２、撮像装置の動作を制御するタイミングジェネレータ（ＴＧ）３、画素信号をデジタル信号に変換するＡＤ変換部４、水平走査回路５、メモリ６を含む。画素アレイ１は、行方向および列方向に沿って二次元マトリクス状に配列された複数の画素１０を含む。画素アレイ１はｎ行ｍ列の画素１０を含み得るが、説明の簡略化のために図１には限られた数の画素１０が示されている。なお、本明細書において、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。画素アレイ１には、焦点検出用の信号を出力する焦点検出画素、画像を生成するための信号を出力する撮像画素、光学的に遮蔽されたＯＢ（オプティカル・ブラック）画素を含み得る。
【０００９】
垂直走査回路２はＴＧ３からの制御信号を受けて、画素アレイ１の読取走査を行う。すなわち、水平方向の複数の画素１０からなる画素行には垂直走査回路２から信号が供給され、画素信号が垂直信号線ＶＬに読み出される。読み出された画素信号は、ＡＤ変換部４において各列でアナログ信号からデジタル信号に変換される。
【００１０】
ＡＤ変換部４は、比較部４０、参照信号発生回路４１、カウンタ４２、ラッチ４３を備えて構成され、画素信号のアナログ・デジタル変換を行う。参照信号発生回路４１はＤＡ（デジタル・アナログ）変換回路、信号発生回路を備え、時間とともに電圧が変化する参照信号（ランプ信号）を生成する。比較部４０は参照信号の電圧と画素信号の電圧とを比較する差動アンプを備える。カウンタ４２は全列に共通で設けられ、参照信号に同期したカウント値を生成する。比較部４０における比較結果が反転したタイミングにおいて、ラッチ４３はカウント値を保持する。ラッチ４３に保持されたカウント値がデジタル信号としてＡＤ変換部４から出力される。ＡＤ変換部４から出力されたデジタル信号は、メモリ６に格納され、水平走査回路５によって順次読み出される。
【００１１】
図２は、第１実施形態における画素１０、比較部４０の１列分の回路を示す。画素１０は、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送トランジスタＭ１、リセットトランジスタＭ２、画素トランジスタＭ３、選択トランジスタＭ４を備える。なお、画素１０は、複数のフォトダイオードＰＤがフローティングディフュージョンＦＤ、リセットトランジスタＭ２、画素トランジスタＭ３、選択トランジスタＭ４を共有する構成を備えていても良い。また、トランジスタＭ２〜Ｍ４はＮチャネルＭＯＳに限定されず、ＰチャネルＭＯＳによって構成されても良い。
【００１２】
フォトダイオードＰＤは照射された光を電子（電荷）に光電変換する。転送トランジスタＭ１のゲートには信号φＴＸｎ（ｎは行番号）が供給され、信号φＴＸｎがハイレベルになると、転送トランジスタＭ１はフォトダイオードＰＤに発生した電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＭ２のゲートには信号φＲＳｎ（ｎは行番号）が供給され、信号φＲＳｎがハイレベルになると、リセットトランジスタＭ２はフローティングディフュージョンＦＤの電圧をリセット電圧ＶＲＳにリセットする。転送トランジスタＭ１とリセットトランジスタＭ２を同時にオンにさせることにより、フォトダイオードＰＤの電子がリセットされる。画素トランジスタＭ３のゲートは、フローティングディフュージョンＦＤに接続される。
【００１３】
画素トランジスタＭ３の一方の主ノードであるドレインは、列ごとに共通の垂直信号線（第２の信号線）ＶＬ２に電気的に接続される。画素トランジスタＭ３のソースと電流源４０１との間の電気的経路には選択トランジスタＭ４が設けられている。すなわち、画素トランジスタＭ３の他方の主ノードであるソースは、選択トランジスタＭ４を介して列ごとに共通の垂直信号線（第１の信号線）ＶＬ１に電気的に接続される。画素トランジスタＭ３のソースは、電流源４０１と電気的に接続されているとも言える。選択トランジスタＭ４のゲートには信号φＳＥＬｎ（ｎは行番号）が印加され、信号φＳＥＬｎがハイレベルとなると、垂直信号線ＶＬ１と画素トランジスタＭ３が電気的に接続される。これにより、選択された画素１０から画素信号が読み出される。
【００１４】
比較部４０は、ＰチャネルＭＯＳのトランジスタＭ１１、Ｍ１２、ＮチャネルＭＯＳの差動トランジスタＭ１３、トランジスタＭ１４、ダミー画素１１０、電流源４０１、バッファ４０２を有する。差動トランジスタＭ１３のゲートには、バッファ４０２を介して参照信号発生回路４１から出力された参照信号ＶＲが入力される。また、差動トランジスタＭ１３のソースは、ゲートを電源電圧ＶＤＤに接続したトランジスタＭ１４を介して垂直信号線ＶＬ１に接続される。従って、差動トランジスタＭ１３は、選択された画素１０の画素トランジスタＭ３と垂直信号線ＶＬ１をコモンソースとする差動対を構成する。差動対のコモンソース（垂直信号線ＶＬ１）には電流源４０１から電流が供給される。
【００１５】
トランジスタＭ１１、Ｍ１２のそれぞれのソースは電源電圧ＶＤＤに接続され、それぞれのゲートは互いに接続されている。また、トランジスタＭ１１のゲートはドレインに接続されている。トランジスタＭ１１、Ｍ１２はミラー比１のカレントミラーを構成し、それぞれに等しい電流を流すことができる。トランジスタＭ１１のゲートおよびドレインは垂直信号線ＶＬ２に接続される。従って、カレントミラーの一方のトランジスタＭ１１からの電流は、選択された画素１０の画素トランジスタＭ３、選択トランジスタＭ４を介して電流源４０１に流れる。一方、カレントミラーの他方のトランジスタＭ１２からの電流は差動トランジスタＭ１３、トランジスタＭ１４を介して電流源４０１に流れる。
【００１６】
以上により、選択された画素１０の画素トランジスタＭ３のゲートおよび差動トランジスタＭ１３のゲートのそれぞれを入力端子とし、差動トランジスタＭ１３のドレインを出力端子ＯＵＴとした差動アンプが構成される。すなわち、選択された画素１０のフローティングディフュージョンＦＤの電圧と参照信号ＶＲとを比較した結果が出力端子ＯＵＴから出力される。参照信号ＶＲがフローティングディフュージョンＦＤの電圧よりも高い場合には、出力端子ＯＵＴからローレベルの信号が出力される。参照信号ＶＲがフローティングディフュージョンＦＤの電圧よりも低くなると、出力端子ＯＵＴからハイレベルの信号が出力される。
【００１７】
上述の差動アンプには、さらに、ＮチャネルＭＯＳのダミー画素トランジスタＭ２３、トランジスタＭ２４を備えたダミー画素１１０が接続されている。ダミー画素トランジスタＭ２３の一方の主ノードであるドレインは垂直信号線ＶＬ２に接続されている。ダミー画素トランジスタＭ２３のドレインは、画素トランジスタＭ３のドレインに電気的に接続されているとも言えるダミー画素トランジスタＭ２３の他方の主ノードであるソースと電流源４０１との間の電気的経路にはトランジスタＭ２４が設けられている。すなわち、ダミー画素トランジスタＭ２３の他方の主ノードであるソースはトランジスタＭ２４を介して垂直信号線ＶＬ１に接続される。ダミー画素トランジスタＭ２３のソースは電流源４０１に電気的に接続されているとも言える。トランジスタＭ２３のゲートにはダミー画素電圧ＶＤＭが印加され、トランジスタＭ２４のゲートには信号φＤＭ１が印加される。信号φＤＭ１がハイレベルになる電流代替期間において、トランジスタＭ２４のソースは垂直信号線ＶＬ１に電気的に接続される。これにより、ダミー画素トランジスタＭ２３は画素トランジスタＭ３の電流の代替となる電流を差動アンプに流すことができ、信号φＲＳまたは信号φＴＸのフィードスルーに起因するコモンソースの電圧変動を抑制することが可能となる。
【００１８】
なお、ダミー画素トランジスタＭ２３、トランジスタＭ２４は、画素１０の画素トランジスタＭ３、選択トランジスタＭ４と同等の特性を有するように構成されることが望ましい。これにより、ダミー画素１１０および画素１０のそれぞれの電流を一致させることができ、ダミー画素１１０が画素１０の代替となる電流を差動アンプに流した際に、コモンソースの電圧変動をさらに抑制することができる。以下の説明においては、これらのトランジスタはそれぞれ同等に構成されているとする。
【００１９】
図３は本実施形態における画素信号の読み出し動作のタイミングチャートを示す。ここでは、例として１行目の画素信号を読み出す際のタイミングチャートを示している。
【００２０】
時刻ｔ０において、垂直走査回路２は信号φＲＳ１をハイレベル、信号φＴＸ１をローレベルとする。そのため、リセットトランジスタＭ２がオン、転送トランジスタＭ１はオフとなり、フローティングディフュージョンＦＤはリセット状態となる。時刻ｔ１において、信号φＳＥＬ１がハイレベルとなると、選択トランジスタＭ４がオンとなり、画素トランジスタＭ３と比較部４０の差動トランジスタＭ１３とが差動対を構成する。すなわち、比較部４０は、フローティングディフュージョンＦＤ、すなわち画素トランジスタＭ３のゲートの電圧と参照信号ＶＲとの比較結果を出力可能な状態となる。
【００２１】
時刻ｔ２において、信号φＲＳ１がローレベルとなり、リセットトランジスタＭ２がオフとなることにより、フローティングディフュージョンＦＤはリセット電圧ＶＲＳを保持する。このとき、フローティングディフュージョンＦＤの電圧は、信号φＲＳ１のフィードスルーにより、リセット電圧ＶＲＳよりも低い電圧に変動する。時刻ｔ３において、参照信号ＶＲの初期電圧は、信号φＲＳ１がローレベルとなった後におけるフローティングディフュージョンＦＤの電圧より高く設定されている。従って、このとき出力端子ＯＵＴからはローレベルの信号が出力される。この後、参照信号発生回路４１は、参照信号ＶＲを時間の経過に従い低下（ランプダウン）させ、時刻ｔ４においてフローティングディフュージョンＦＤと参照信号ＶＲの比較結果が反転し、出力端子ＯＵＴからハイレベルの信号が出力される。時刻ｔ４におけるカウンタ４２のカウント値がＡＤ変換結果としてラッチ４３に保持される。すなわち、画素１０のリセット時の電圧に基づく画素信号がＡＤ変換される。以降の説明において、リセット時の電圧に基づく画素信号のＡＤ変換をＮ変換と称する。Ｎ変換後の時刻ｔ５において、参照信号発生回路４１は参照信号ＶＲを初期電圧に戻す。
【００２２】
続いて、時刻ｔ６において、信号φＤＭ１がハイレベルとなり、トランジスタＭ２４がオンとなることにより、ダミー画素１１０がアクティブとなる。同時に、信号φＳＥＬ１がローレベルとなり、画素１０の選択トランジスタＭ４がオフとなる。次に、時刻ｔ７〜ｔ８において、信号φＴＸ１がハイレベル、転送トランジスタＭ１がオンとなり、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤへと転送される。電荷転送後、時刻ｔ９において、信号φＳＥＬ１がハイレベルとなり、画素１０の選択トランジスタＭ４がオンとなる。同時に、信号φＤＭ１がローレベルとなり、ダミー画素１１０のトランジスタＭ２４がオフとなる。信号φＤＭ１がハイレベルとなる電流代替期間（時刻ｔ６〜ｔ９）において、ダミー画素電圧ＶＤＭは、画素リセット後のフローティングディフュージョンＦＤの電圧に相当する電圧に設定される。従って、電流代替期間においては、差動トランジスタＭ１３とダミー画素トランジスタＭ２３とによって差動対が構成される。時刻ｔ６の前に画素トランジスタＭ３に流れていた電流は、電流代替期間においてダミー画素トランジスタＭ２３を流れる。
【００２３】
時刻ｔ７以降において、黒い被写体の撮像時におけるフローティングディフュージョンＦＤの電圧が示されている。黒い被写体の撮像時におけるフローティングディフュージョンＦＤの電圧は信号φＴＸ１のフィードスルーによって変動するが、比較部４０のコモンソースの電圧変動はダミー画素１１０により抑制される。ここで、黒い被写体の撮像時においてＡＤ変換結果が確定するまでに要する時間は、白い被写体撮像時における時間と比較して短い。このため、黒い被写体撮像時におけるコモンソースの電圧変動が抑制され、続いて行われるＡＤ変換の開始時刻（時刻ｔ１０）を早めることができる。従って、本実施形態の撮像装置および駆動方法によれば、画素信号の読み出しを高速化することが可能となる。
【００２４】
時刻ｔ１０において、参照信号発生回路４１は参照信号ＶＲを時間の経過に従い低下させる。時刻ｔ１１において、フローティングディフュージョンＦＤと参照信号ＶＲの比較結果が反転すると、出力端子ＯＵＴからハイレベルの信号が出力され、このときのカウンタ４２のカウント値がＡＤ変換結果としてラッチ４３に保持される。このようにして、フォトダイオードＰＤに蓄積された電荷に基づく画素信号がＡＤ変換される。以降の説明においては、フォトダイオードＰＤに蓄積された電荷に基づく画素信号のＡＤ変換をＳ変換と称する。この後、時刻ｔ１２において、参照信号ＶＲが初期電圧に戻り、時刻ｔ１３において、信号φＲＳ１がハイレベルとなることで、フローティングディフュージョンＦＤのリセットが行われる。この後、Ｎ変換、Ｓ変換により得られた２つの画素信号を相関二重サンプリングにより、Ｓ変換による画素信号からリセット時のノイズ成分が除去された画素信号を得ることができる。
【００２５】
上述したように、本実施形態によれば、転送トランジスタＭ１がオンとなる期間を含む電流代替期間において、画素トランジスタＭ３に代えてダミー画素トランジスタＭ２３が差動トランジスタＭ１３と差動対を構成する。これにより、差動アンプのコモンソースの電圧の変動を抑制することができ、画素信号のＡＤ変換の精度を損ねることなく、ＡＤ変換の開始時刻を早めることができる。従って、画素信号を高精度かつ高速に読み出すことが可能な撮像装置を提供することが可能となる。なお、信号φＤＭ１のハイレベルの電流代替期間（時刻ｔ６〜ｔ９）は信号φＳＥＬ１のローレベルの期間と必ずしも同一であることを要しない。例えば、信号φＤＭ１のハイレベルの電流代替期間が、信号φＳＥＬ１のローレベルの期間を包含していれば、同様の効果を実現可能である。また、ダミー画素トランジスタＭ２３と画素トランジスタＭ３とは必ずしも同等の特性を有していなくても、ダミー画素電圧ＶＤＭを調整することで、同様の効果を実現可能である。
【００２６】
なお、本実施形態では画素１０が選択トランジスタＭ４を有していたが、選択トランジスタＭ４を有さない構成としても良い。この場合には、画素１０の選択は、画素トランジスタＭ３のゲートの電位の設定によって行われる。具体的には、例えばリセットトランジスタＭ２に供給するリセット電圧ＶＲＳを、画素１０を非選択とするリセット電圧ＶＲＳ１と、画素１０を選択とするリセット電圧ＶＲＳ２とが選択的に供給されるようにする。非選択の画素１０には、リセットトランジスタＭ２にはリセット電圧ＶＲＳ１が供給されるとともに垂直走査回路２が信号φＲＳ１をハイレベルとする。これにより、画素トランジスタＭ３のゲートの電位はリセット電圧ＶＲＳ１に基づく電位となり、画素１０は非選択状態となる。一方、画素１０を選択する場合には、リセット電圧ＶＲＳ２がリセットトランジスタＭ２に供給されるとともに、垂直走査回路２が信号φＲＳをハイレベルとする。これにより、画素トランジスタＭ３のゲートの電位はリセット電圧ＶＲＳ２に基づく電位となり、画素１０は選択状態となる。なお、この場合には、画素１０には選択トランジスタＭ４が設けられていないため、ダミー画素１１０においてもトランジスタＭ２４が設けられていない構成とすることが好ましい。この場合には、ダミー画素電圧ＶＤＭの値を、リセット電圧ＶＲＳ１、リセット電圧ＶＲＳ２のように、ダミー画素トランジスタＭ２３のオンとオフとを切り替え可能な複数の電圧値を供給するようにすればよい。また、ダミー画素トランジスタＭ２３は、画素１０が配された画素アレイ１に設けられている。これにより、画素トランジスタＭ３と、ダミー画素トランジスタＭ２３の特性を揃え易くすることができる。
【００２７】
（第２実施形態）
図４は、第２実施形態における画素１０、比較部４０の１列分の回路図を示す。本実施形態は、参照信号ＶＲの入力部とダミー画素１１０の構成において第１実施形態と異なる。以下、第１実施形態と異なる点を主に説明する。
【００２８】
比較部４０において、差動トランジスタＭ１３のゲートとバッファ４０２の間には容量Ｃ１（第１の容量）が挿入される。さらに、差動トランジスタＭ１３のゲートは、信号φＣＲＳにより制御されるスイッチＳＷ１を介して出力端子ＯＵＴに電気的に接続され得る。信号φＣＲＳがハイレベルとなると、スイッチＳＷ１は導通状態となり、差動トランジスタＭ１３のドレインおよびゲートが短絡される。また、ダミー画素１１０において、ダミー画素トランジスタＭ２３のゲートは容量Ｃ２（第２の容量）の一端に接続され、容量Ｃ２の他端は接地されている。さらに、ダミー画素トランジスタＭ２３のゲートには、信号φＤＭ２により制御されるスイッチＳＷ２を介して、出力端子ＯＵＴに電気的に接続され得る。信号φＤＭ２がハイレベルとなると、スイッチＳＷ２は導通状態となる。他の構成は第１の実施形態と同様である。
【００２９】
図５は、本実施形態における画素信号の読み出し動作のタイミングチャートである。時刻ｔ０において、信号φＲＳ１がハイレベル、信号φＴＸ１はローレベルとなっている。よって、リセットトランジスタＭ２がオン、転送トランジスタＭ１がオフとなり、フローティングディフュージョンＦＤはリセット状態となる。時刻ｔ１において、信号φＳＥＬ１がハイレベル、選択トランジスタＭ４がオンとなる。画素トランジスタＭ３と比較部４０の差動トランジスタＭ１３とが差動対を構成し、フローティングディフュージョンＦＤと参照信号ＶＲとの比較結果が出力端子ＯＵＴから出力される。
【００３０】
時刻ｔ２において、信号φＣＲＳがハイレベルとなり、スイッチＳＷ１がオンとなる。このとき、差動トランジスタＭ１３のゲートは出力端子ＯＵＴに電気的に接続される。すなわち、比較部４０は、差動アンプの出力と反転入力とが短絡されたボルテージフォロアを構成する。従って、差動トランジスタＭ１３のゲートはフローティングディフュージョンＦＤと同電圧となる。また、信号φＤＭ２がハイレベル、スイッチＳＷ２がオンとなることにより、ダミー画素トランジスタＭ２３のゲートおよび容量Ｃ２にフローティングディフュージョンＦＤの電圧が印加される。
【００３１】
時刻ｔ３において、信号φＲＳ１がローレベル、リセットトランジスタＭ２はオフとなる。フローティングディフュージョンＦＤは、信号φＲＳ１のフィードスルーにより、リセット電圧ＶＲＳより低い電圧を保持する。フローティングディフュージョンＦＤの電圧が十分に安定した後、時刻ｔ４において、信号φＤＭ２がローレベルとなる。スイッチＳＷ２がオフとなり、容量Ｃ２はフローティングディフュージョンＦＤと同電圧を保持する。
【００３２】
時刻ｔ５において、信号φＣＲＳがローレベル、スイッチＳＷ１がオフとなる。これにより、差動トランジスタＭ１３のゲートおよびドレインの接続が開放され、比較部４０は比較器として動作する。差動トランジスタＭ１３のゲートはフローティングディフュージョンＦＤと同電圧を保持している。参照信号発生回路４１は、信号φＣＲＳがローレベルとなるまでに、電源電圧ＶＤＤよりも一定のオフセット電圧ＶＲ０だけ低い参照信号ＶＲを出力する。このとき、容量Ｃ１には、オフセット電圧ＶＲ０と差動トランジスタＭ１３のゲート電圧に応じた電荷が蓄積され、容量Ｃ１の電荷は信号φＣＲＳがローレベルとなった後も保持される。また、差動トランジスタＭ１３のゲートはフローティングディフュージョンＦＤと同電圧を保持しているため、差動トランジスタＭ１３のゲート電圧は、フローティングディフュージョンＦＤの電圧に対して参照信号ＶＲと同じ変化量で変化する。従って、時刻ｔ６において、参照信号ＶＲがオフセット電圧ＶＲ０だけ上昇し、電源電圧ＶＤＤになると、差動トランジスタＭ１３のゲート電圧はフローティングディフュージョンＦＤの電圧に対してオフセット電圧ＶＲ０だけ上昇する。差動トランジスタＭ１３のゲート電圧はＮ変換およびＳ変換の期間において参照信号ＶＲと同様に変化し、フローティングディフュージョンＦＤの電圧と参照信号ＶＲとの比較がなされる。従って、オフセット電圧ＶＲ０は、Ｎ変換において画素信号がＡＤ変換レンジを越えないように設定されることが望ましい。
【００３３】
時刻ｔ７〜ｔ８において、比較部４０は参照信号ＶＲとフローティングディフュージョンＦＤとを比較し、比較結果が反転した際におけるカウンタ値がＡＤ変換結果としてラッチ４３に保持される。これにより、リセット電位に基づく画素信号のＮ変換が行われる。
【００３４】
また、Ｎ変換後は、第１の実施形態と同様に画素転送およびＳ変換を行う。差動トランジスタＭ１３のゲート電圧は、Ｎ変換およびＳ変換の期間においても参照信号ＶＲと同様の変化を行うため、フローティングディフュージョンＦＤの電圧と参照信号ＶＲが第１の実施形態と同様に比較される。すなわち、時刻ｔ８において、参照信号発生回路４１は参照信号ＶＲを電源電圧ＶＤＤに戻し、時刻ｔ９において、信号φＳＥＬ１がローレベルとなり、選択トランジスタＭ４がオフとなる。同時に、信号φＤＭ１がハイレベルとなり、トランジスタＭ２４がオンとなることにより、ダミー画素１１０がアクティブとなる。時刻ｔ１０〜ｔ１１において、信号φＴＸ１がハイレベル、転送トランジスタＭ１がオンとなり、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤへと転送される。時刻ｔ９〜ｔ１２において、差動トランジスタＭ１３とダミー画素トランジスタＭ２３とによって差動対が構成され、ダミー画素トランジスタＭ２３は画素トランジスタＭ３の電流の代替となる電流を差動アンプに流す。黒い被写体の撮像時におけるフローティングディフュージョンＦＤの電圧は、信号φＴＸ１のフィードスルーによって変動するが、比較部４０のコモンソースの電圧変動はダミー画素１１０により抑制される。従って、コモンソースの電圧が安定するまでの時間を短縮することができ、信号の精度の低下を抑えながら高速化を実現することが可能となる。
【００３５】
時刻ｔ１３〜ｔ１４において、比較部４０はフローティングディフュージョンＦＤの電圧と差動トランジスタＭ１３のゲートの電圧とを比較することにより、フォトダイオードＰＤに蓄積された電荷に基づく画素信号のＡＤ変換（Ｓ変換）が行われる。この後、時刻ｔ１５において、信号φＲＳ１がハイレベルとなることで、フローティングディフュージョンＦＤのリセットが行われる。
【００３６】
本実施形態では、ボルテージフォロアによって、フローティングディフュージョンＦＤの電圧がダミー画素トランジスタＭ２３のゲートに印加される。このため、ダミー画素トランジスタＭ２３のゲート電圧を、画素ごとのバラツキに対応して制御することができる。そのため、コモンソース電圧の変動をより小さく抑制することが可能となり、高速化を実現することができる。また、第１の実施形態では、比較部４０の入力オフセットのばらつきがある場合、入力オフセットを考慮してＡＤ変換レンジを入力信号レンジより大きく設定する必要がある。しかし、本実施形態においては、負帰還を用いたボルテージフォロアにより、差動トランジスタＭ１３のゲート電圧の初期値が画素ごとにフローティングディフュージョンＦＤの電圧に設定される。このため、入力オフセットをキャンセルして、フローティングディフュージョンＦＤの電圧と参照信号ＶＲとを比較することができる。従って、入力オフセットばらつきを考慮したＡＤ変換レンジ設定が不要となる。
【００３７】
（第３実施形態）
図６は、第３実施形態における画素１０、比較部４０の１列分の回路図を示す。本実施形態は、差動対の負荷の構成において第２実施形態と異なる。以下、第２実施形態と異なる点を主に説明する。
【００３８】
比較部４０は、さらに、ＰチャネルＭＯＳのトランジスタＭ１５、Ｍ１６を有する。トランジスタＭ１５、Ｍ１６のそれぞれのゲートにはバイアス電圧ＶＢ１が印加され、トランジスタＭ１２のドレインは、トランジスタＭ１６を介して差動トランジスタＭ１３のドレインに電気的に接続される。また、トランジスタＭ１１のドレインは、トランジスタＭ１５を介して、垂直信号線ＶＬ２に電気的に接続される。トランジスタＭ１１、Ｍ１２のそれぞれのゲートは垂直信号線ＶＬ２に電気的に接続される。従って、トランジスタＭ１１、Ｍ１２、Ｍ１５、Ｍ１６はカスコード型カレントミラーを構成し、差動対の負荷として機能する。本実施形態においても、選択された画素１０のフローティングディフュージョンＦＤを非反転入力端子、差動トランジスタＭ１３のゲートを反転入力端子とする差動アンプが構成される。スイッチＳＷ１を切り替えることにより、差動アンプをボルテージフォロア、または、比較部として選択的に動作させることができる。本実施形態における画素信号の読み出し動作は図５と同様である。従って、本実施形態においても、第２実施形態と同様の効果を得ることができる。
【００３９】
（第４実施形態）
図７は、第４実施形態における画素アレイ１、比較部４０の１列分の回路図を示す。本実施形態は、差動対の負荷の構成において第２実施形態と異なる。以下、第２実施形態と異なる点を主に説明する。
【００４０】
本実施形態においてはトランジスタＭ１２が差動対の一方に設けられている。トランジスタＭ１２のゲートにはバイアス電圧ＶＢ２が印加され、トランジスタＭ１２は電流源として動作する。また、差動対の他方においては、垂直信号線ＶＬ２が電源電圧ＶＤＤに電気的に接続される。本実施形態においても、出力端子ＯＵＴを出力、選択された画素１０のフローティングディフュージョンＦＤを非反転入力、差動トランジスタＭ１３のゲートを反転入力端子とする差動アンプが構成される。従って、本実施形態においても、第２実施形態と同様の効果を得ることができる。
【００４１】
（第５実施形態）
図８は、第５実施形態における画素アレイ１、比較部４０の１列分の回路図を示す。本実施形態は、差動対の負荷の構成において第２実施形態と異なる。以下、第２実施形態と異なる点を主に説明する。
【００４２】
比較部４０は、さらに、ＰチャネルＭＯＳのトランジスタＭ１５、Ｍ１６、ＮチャネルＭＯＳのトランジスタＭ１７、Ｍ１８を有する。トランジスタＭ１５はトランジスタＭ１１とカレントミラーを構成し、トランジスタＭ１６はトランジスタＭ１２とカレントミラーを構成する。また、トランジスタＭ１７とトランジスタＭ１８は、さらにカレントミラーを構成する。トランジスタＭ１２、Ｍ１６からなるカレントミラーにおいて、トランジスタＭ１６は差動トランジスタＭ１３のドレイン電流と同一の電流を出力する。カレントミラーをなすトランジスタＭ１７、Ｍ１８のそれぞれに同一の電流が流れ、さらにカレントミラーをなすトランジスタＭ１１、Ｍ１５のそれぞれにおいても同一の電流が流れる。よって、トランジスタＭ１５には、差動トランジスタＭ１３のドレイン電流と同一の電流が流れる。トランジスタＭ１５、Ｍ１８のそれぞれのドレインは互いに接続され、出力端子ＯＵＴとなる。出力端子ＯＵＴは、差動アンプの２つの入力端子とスイッチＳＷ１、ＳＷ２を介してそれぞれ接続される。
【００４３】
本実施形態においても、出力端子ＯＵＴを出力、選択された画素１０のフローティングディフュージョンＦＤを非反転入力、差動トランジスタＭ１３のゲートを反転入力とする差動アンプが構成される。従って、第２実施形態と同様の効果を得ることができる。
【００４４】
（第６実施形態）
続いて、第６実施形態における撮像装置を説明する。本実施形態は、第１実施形態と動作タイミングが異なる。以下、第１実施形態と異なる点を主に説明する。
【００４５】
図９は本実施形態における画素信号の読み出し動作のタイミングチャートである。時刻ｔ０において、垂直走査回路２は信号φＲＳ１をハイレベル、信号φＴＸ１をローレベルとする。そのため、フローティングディフュージョンＦＤはリセット状態となる。時刻ｔ１において、信号φＲＳ１がローレベルとなると、フローティングディフュージョンＦＤの電圧は信号φＲＳ１のフィードスルーによりリセット電圧ＶＲＳより低い電圧に変動する。また、初期状態（時刻ｔ０）からフローティングディフュージョンＦＤの電圧が安定するまで（時刻ｔ２）の間、垂直走査回路２は信号φＳＥＬ１をローレベル、信号φＤＭ１をハイレベルとする。従って、ダミー画素１１０のトランジスタＭ２４がオンとなり、ダミー画素電圧ＶＤＭ、参照信号ＶＲを入力とする差動アンプが構成される。
【００４６】
時刻ｔ２において、垂直走査回路２は信号φＳＥＬ１をハイレベル、信号φＤＭ１をローレベルとする。よって、選択された画素１０のフローティングディフュージョンＦＤと参照信号ＶＲとを入力とする差動アンプが構成される。時刻ｔ３において、参照信号発生回路４１は参照信号ＶＲを時間の経過とともに変化させることにより、Ｎ変換が行われる。このとき、ダミー画素電圧ＶＤＭは、リセット後のフローティングディフュージョンＦＤの電圧に設定されているため、初期状態からＮ変換までの間、差動アンプのコモンソース電圧は変動しない。従って、画素のリセットからＮ変換までの時間を短縮することができる。
【００４７】
時刻ｔ４においてＮ変換が完了した後、時刻ｔ５〜ｔ６において、垂直走査回路２は信号φＴＸ１をハイレベルとし、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷が転送される。時刻ｔ７において、参照信号発生回路４１は参照信号ＶＲを時間の経過とともに変化させることにより、Ｓ変換が行われる。時刻ｔ８においてＳ変換が完了した後、時刻ｔ９において垂直走査回路２は信号φＳＥＬ１をローレベル、信号φＤＭ１をハイレベルとする。時刻ｔ１０において、垂直走査回路２は信号φＲＳ１をハイレベルとし、次行の画素１０が読み出しの初期状態となる。
【００４８】
本実施形態によれば、リセット時のコモンソース電圧の変動を抑制し、画素信号の読み出しを高速化することができる。
【００４９】
（第７実施形態）
図１０は、第７実施形態における画素アレイ１、比較部４０の１列分の回路図を示す。本実施形態は、ダミー画素１１０の構成において第２実施形態と異なり、高輝度時の黒沈み現象を抑制する効果も得ることができる。黒沈み現象は、高輝度光が入射した際に、画像の階調が黒く沈んでしまう現象である。高輝度の光が入射すると、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷が溢れ、リセット時のフローティングディフュージョンＦＤの電圧が低下してしまう。この後、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送した場合、フローティングディフュージョンＦＤの電圧は既に低下しているため、フローティングディフュージョンＦＤの電圧は飽和し、殆ど変化しなくなる。リセット時の画素信号と電荷転送後の画素信号との差分は小さくなり、相関二重サンプリングにより得られた画像の階調が黒く沈んでしまう。本実施形態によれば、黒沈み現象を低減することが可能である。以下、第２の実施形態と異なる点を主に説明する。
【００５０】
ダミー画素１１０は、第２実施形態の構成に加えて、信号φＤＭ３により制御されるマルチプレクサＳＷ３を有する。信号φＤＭ３がローレベルのときには、ダミー画素トランジスタＭ２３のゲートは容量Ｃ２の一方の端子に電気的に接続される。また、信号φＤＭ３がハイレベルのときには、ダミー画素トランジスタＭ２３のゲートは電源電圧（基準電圧）ＶＮに電気的に接続される。
【００５１】
図１１は本実施形態における画素信号の読み出し動作のタイミングチャートである。時刻ｔ０において、信号φＲＳ１はハイレベルとなり、時刻ｔ１において、信号φＳＥＬはハイレベルとなり、リセット時のフローティングディフュージョンＦＤの電圧が出力される。時刻ｔ２において信号φＣＲＳがハイレベルとなり、差動アンプはボルテージフォロアを構成する。また、信号φＤＭ２はハイレベル、信号φＤＭ３はローレベルであるため、ダミー画素トランジスタＭ２３のゲートには出力端子ＯＵＴからの電圧が印加される。すなわち、ダミー画素トランジスタＭ２３のゲートはフローティングディフュージョンＦＤと同電圧となる。
【００５２】
時刻ｔ３において、信号φＲＳ１がローレベルとなり、フローティングディフュージョンＦＤはフィードスルーによってリセット電圧ＶＲＳより低い電圧を保持する。時刻ｔ４において、信号φＤＭ２がローレベルとなり、容量Ｃ２はフローティングディフュージョンＦＤと同電圧を保持する。時刻ｔ５において、信号φＣＲＳがローレベルとなり、差動アンプは比較部として機能する。時刻ｔ６において、参照信号発生回路４１は電源電圧ＶＤＤの参照信号ＶＲを出力する。
【００５３】
時刻ｔ７において、信号φＤＭ３はハイレベルとなり、ダミー画素トランジスタＭ２３のゲートに電源電圧ＶＮが印加される。同時に、信号φＤＭ１はハイレベルとなり、ダミー画素１１０のトランジスタＭ２４がオンとなる。すなわち、画素１０とダミー画素１１０とが垂直信号線ＶＬ１、ＶＬ２に電気的に接続される。時刻ｔ８〜ｔ９において、選択された画素１０のフローティングディフュージョンＦＤと電源電圧ＶＮのいずれか高い方の電圧が参照信号ＶＲと比較され、Ｎ変換が行われる。時刻ｔ１０において、信号φＤＭ３はローレベルになり、ダミー画素トランジスタＭ２３のベースに容量Ｃ２の電圧（フローティングディフュージョンＦＤの電圧）が印加される。
【００５４】
時刻ｔ１１において、信号φＳＥＬ１がローレベルとなった後、時刻ｔ１２において、信号φＴＸ１がハイレベルとなり、フォトダイオードＰＤの電荷がフローティングディフュージョンＦＤに転送される。時刻ｔ１３において、信号φＴＸ１がローレベルとなった後、時刻ｔ１４において信号φＳＥＬ１がハイレベルとなる。同時に、信号φＤＭ１がローレベルとなり、ダミー画素１１０のトランジスタＭ２４がオフとなる。この後、時刻ｔ１５〜ｔ１６において、選択された画素１０におけるフローティングディフュージョンＦＤの電圧と参照信号ＶＲとの比較が行われ、Ｓ変換が完了する。
【００５５】
本実施形態において、信号φＤＭ３はＮ変換を包含する期間（時刻ｔ７〜ｔ１０）、ハイレベルとなる。また、信号φＤＭ１は、信号φＤＭ３と同時にハイレベルとなり、フォトダイオードＰＤの電荷を転送した後の時刻ｔ１４までレベルを維持する。従って、Ｎ変換期間において、選択された画素１０とダミー画素１１０が双方とも有効となる。このとき、選択された画素１０のフローティングディフュージョンＦＤの電圧と電源電圧ＶＮとのいずれか高い方の電圧が、参照信号ＶＲと比較される。フローティングディフュージョンＦＤの電圧が電源電圧ＶＮよりも低くなると、画素トランジスタＭ３はオフとなる。従って、電源電圧ＶＮを適切なレベルに設定することで、フローティングディフュージョンＦＤの電圧が低下した場合においても、フローティングディフュージョンＦＤのリセット後の信号を疑似的に電源電圧ＶＮに抑えるができる。すなわち、高輝度照射時において、リセット時におけるフローティングディフュージョンＦＤの電圧が電源電圧ＶＮより低くなった場合、電源電圧ＶＮと参照信号ＶＲとの比較により、Ｎ変換がなされる。従って、相関二重サンプリングにより得られた画像における黒沈み現象を抑制することができる。また、Ｎ変換の期間において、ダミー画素トランジスタＭ２３のゲートに電源電圧ＶＮが接続されたとしても、画素転送時におけるコモンソース電位変動の抑制効果が妨げられない。従って、本実施形態では、第２の実施形態の効果に加えて、高輝度時の黒沈み現象を抑制する効果を同時に実現することができる。
【００５６】
（第８実施形態）
図１２は、第８実施形態における画素アレイ１、比較部４０の１列分の回路図を示す。本実施形態は、ダミー画素１１０の構成において第１実施形態と異なる。以下、第１実施形態と異なる点を主に説明する。
【００５７】
ダミー画素１１０は、画素１０と同様に構成されており、ダミー画素トランジスタＭ２３に加えて、フォトダイオードＰＤ、ダミー画素転送トランジスタＭ２１、ダミー画素リセットトランジスタＭ２２、ダミー画素選択トランジスタＭ２４を備える。ダミー画素転送トランジスタＭ２１のゲートには信号φＴＸＤＭが供給され、信号φＴＸＤＭがハイレベルになるとダミー画素転送トランジスタＭ２１はオンとなる。また、ダミー画素リセットトランジスタＭ２２のゲートには信号φＲＳＤＭが供給されている。信号φＲＳＤＭがハイレベルとなると、ダミー画素リセットトランジスタＭ２２はオンとなり、ダミー画素トランジスタＭ２３のゲート電圧はリセット電圧ＶＲＳにリセットされる。
【００５８】
図１３は本実施形態における画素信号の読み出し動作のタイミングチャートを示す。時刻ｔ０において、信号φＲＳＤＭ、信号φＴＸＤＭはハイレベルであり、ダミー画素１１０のフォトダイオードＰＤとダミー画素トランジスタＭ２３のゲート電圧とがリセットされる。時刻ｔ２において、信号φＴＸＤＭはローレベルとなり、ダミー画素転送トランジスタＭ２１はオフとなる。時刻ｔ３において、信号φＲＳ１がローレベルとなるとともに、信号φＲＳＤＭもローレベルとなる。このとき、ダミー画素トランジスタＭ２３のゲート電圧は選択された画素１０のフローティングディフュージョンＦＤの電圧変動と同様に変動する。すなわち、ダミー画素トランジスタＭ２３のゲート電圧は、信号φＲＳ１のフィードスルーにより、リセット電圧ＶＲＳより低い電圧になる。時刻ｔ４〜ｔ５において、参照信号ＶＲと選択された画素１０のフローティングディフュージョンＦＤの電圧との比較がなされ、Ｎ変換が実行される。時刻ｔ６〜ｔ９において、信号φＳＥＬ１がローレベル、信号φＤＭ１がハイレベルとなり、差動トランジスタＭ１３とダミー画素トランジスタＭ２３とによって差動対が構成される。時刻ｔ７〜ｔ８において、信号φＴＸ１がハイレベルとなり、フローティングディフュージョンＦＤの電圧が変動するが、比較部４０のコモンソースの電圧変動はダミー画素１１０により抑制される。時刻ｔ１０〜ｔ１１においてＳ変換が行われ、信号φＲＳＤＭと信号φＴＸＤＭとがローレベルに保持される。時刻ｔ１２において、信号φＲＳ１がハイレベルとなり、その後、次行の読み出しのために信号φＲＳＤＭと信号φＴＸＤＭはハイレベルとなる。
【００５９】
本実施形態においても、電荷転送時（時刻ｔ６〜ｔ９）を含む電流代替期間が終了するまで、ダミー画素トランジスタＭ２３のゲート電圧は、画素リセット後のフローティングディフュージョンＦＤと同等の電圧となる。そのため、本実施形態においても、比較部４０のコモンソースの電圧変動をダミー画素１１０によって抑制することができ、第２の実施形態と同様の効果を得ることができる。なお、本実施形態において、ダミー画素１１０はフォトダイオードＰＤを含んでいるが、フォトダイオードを含まないＮｕｌｌ画素によっても、同様の効果を得ることができる。
【００６０】
（第９実施形態）
図１４は、第９実施形態における撮像装置における回路ブロック図である。本実施形態は、カウンタ４２の構成において第１実施形態と異なる。すなわち、第１実施形態においては、全列に対して共通のカウンタ４２により、ＡＤ変換が行われるが、本実施形態においては、各列にそれぞれカウンタ４２が設けられている。各カウンタ４２は、Ｎ変換においてダウンカウントし、Ｓ変換においてアップカウントする。従って、Ｓ変換後のカウンタ４２のカウント値は、Ｓ変換された画素信号とＮ変換された画素信号との差分を表すことになる。さらに、本実施形態によれば、第１実施形態と同様の効果を併せて奏することが可能である。
【００６１】
（第１０実施形態）
上述の各実施形態で述べた撮像装置は、種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図１５に、撮像システムの一例としてデジタルスチルカメラに、上述した実施形態のいずれかの撮像装置を適用した撮像システムの図を示す。
【００６２】
図１５に例示した撮像システムは、撮像装置１５４、レンズ１５２の保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、およびレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２および絞り１５３は撮像装置１５４に光を集光する光学系である。撮像装置１５４は、上述した実施形態のいずれかの撮像装置である。また、図１５に例示した撮像システムは、撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。出力信号処理部１５５は、撮像装置１５４が出力する信号に基づいて画像を生成する。具体的には、出力信号処理部１５５は、その他、必要に応じて、各種の補正および圧縮を行って、画像データを出力する。また、出力信号処理部１５５は、撮像装置１５４が出力する信号を用いて、焦点検出を行う。
【００６３】
図１５に例示した撮像システムは、さらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに、撮像システムは、撮像データの記録または読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は、撮像システムに内蔵されていてもよく、着脱可能であってもよい。
【００６４】
さらに、撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは、外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。
【００６５】
以上のように、本実施形態の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。
【００６６】
（他の実施形態）
以上、本発明における撮像装置を説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜修正および変形することを妨げるものではない。例えば、上述の第１〜第１０実施形態の構成を組み合わせることも可能である。また、トランジスタのＮチャネルＭＯＳ、ＰチャネルＭＯＳをそれぞれ逆極性に置き換えても良い。さらに、第１の実施形態でも述べた様に、画素１０は４トランジスタ構成に限られず、選択トランジスタを含まない３トランジスタ構成であっても良い。
【符号の説明】
【００６７】
１  画素アレイ
２  垂直走査回路
３  ＴＧ
４  ＡＤ変換部
４０  比較部
１１０  ダミー画素
ＦＤ  フローティングディフュージョン
Ｍ３  画素トランジスタ
Ｍ１３  差動トランジスタ
Ｍ２３  ダミー画素トランジスタ
ＶＬ１、ＶＬ２  垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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