(57)【要約】【課題】半導体集積回路の設計工期を短縮すること。【解決手段】本実施の形態の半導体集積回路の設計支援装置は、配置配線情報及びエレクトロマイグレーション解析の設定情報を読み込むデータ読込手段と、設定情報に基づいて、エレクトロマイグレーション解析に関する制約を生成する第１の生成手段と、エレクトロマイグレーション解析に関する制約に基づいて、エレクトロマイグレーション解析を行う解析手段と、解析結果に基づいて、エレクトロマイグレーションエラーの内容及び発生箇所を特定し、配置配線に関する制約を生成する第２の生成手段と、を有することにより上記課題を解決する。【選択図】図１
2016045548.tif 000002
【特許請求の範囲】
【請求項１】
配置配線情報及びエレクトロマイグレーション解析の設定情報を読み込むデータ読込手段と、
前記設定情報に基づいて、前記エレクトロマイグレーション解析に関する制約を生成する第１の生成手段と、
前記エレクトロマイグレーション解析に関する制約に基づいて、前記エレクトロマイグレーション解析を行う解析手段と、
解析結果に基づいて、エレクトロマイグレーションエラーの内容及び発生箇所を特定し、配置配線に関する制約を生成する第２の生成手段と、を有する半導体集積回路の設計支援装置。
【請求項２】
前記第１の生成手段は、
消費電力を分割する分割手段と、
分割した消費電力を、前記解析手段に供給する供給手段と、を備える、請求項１に記載の半導体集積回路の設計支援装置。
【請求項３】
前記第１の生成手段は、
前記供給手段の位置を特定する特定手段と、
特定位置を変更する変更手段と、を備える、請求項２に記載の半導体集積回路の設計支援装置。
【請求項４】
配置配線情報及びエレクトロマイグレーション解析の設定情報を読み込むデータ読込手順と、
前記設定情報に基づいて、前記エレクトロマイグレーション解析に関する制約を生成する第１の生成手順と、
前記エレクトロマイグレーション解析に関する制約に基づいて、前記エレクトロマイグレーション解析を行う解析手順と、
解析結果に基づいて、エレクトロマイグレーションエラーの内容及び発生箇所を特定し、配置配線に関する制約を生成する第２の生成手順と、をコンピュータが実行する半導体集積回路の設計支援方法。
【請求項５】
請求項４に記載の半導体集積回路設計の支援方法を、コンピュータに実行させる設計支援プログラム。
【請求項６】
請求項５に記載の設計支援プログラムが記録される記録媒体。
【請求項７】
コンピュータが実行する半導体集積回路の設計支援方法を用いて半導体集積回路を製造する半導体集積回路の製造方法であって、
前記設計支援方法は、
配置配線情報及びエレクトロマイグレーション解析の設定情報を読み込むデータ読込手順と、
前記設定情報に基づいて、前記エレクトロマイグレーション解析に関する制約を生成する第１の生成手順と、
前記エレクトロマイグレーション解析に関する制約に基づいて、前記エレクトロマイグレーション解析を行う解析手順と、
解析結果に基づいて、エレクトロマイグレーションエラーの内容及び発生箇所を特定し、配置配線に関する制約を生成する第２の生成手順と、を有する半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設計支援装置、設計支援方法、設計支援プログラム、及び半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の配置配線設計において、ライブラリ化されたセルを配置する配置工程と、セル間を接続する配線工程とを自動化することで、設計工期の短縮を図る自動化技術が知られている。この設計では、ビアの冗長化により、配線に流れる電流を分散させることで、エレクトロマイグレーション（ＥＭＩＧ：微細化された配線に、局所的な過大電流が流れることで生じる金属原子配列の乱れ）が原因で発生する断線又はショートを抑制している。
【０００３】
レイアウト対象の半導体集積回路の設計情報に基づいて、各配線を配置し、ＥＭＩＧチェック後に、冗長ビア化、配線の位置調整、等を行うことで、ＥＭＩＧを抑制し、高集積化を実現した半導体レイアウト装置が開示されている（例えば、特許文献１参照）。
【０００４】
セルの配設位置、ビア抜け、等のレイアウト上の制約に依らずに、低抵抗の電源配線経路を自動探索し、ＥＭＩＧエラーの発生を未然防止することで、耐久性の高い半導体集積回路を設計できる設計支援装置が開示されている（例えば、特許文献２参照）。
【０００５】
ロジック設計時の検証データから求めた信号遷移係数（セル間の信号動作を規定する係数）が大きい順に配線経路を決定し、設計段階でＥＭＩＧを抑制することで、設計時間の短縮化を図った自動配置配線設計方法が開示されている（例えば、特許文献３参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の設計支援方法では、ＥＭＩＧエラーが発生した場合、エラー発生に伴う配置配線設計の手戻りを回避できなかったため、設計工期が長期化してしまうという問題があった。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、半導体集積回路の設計工期を短縮することを目的とする。
【課題を解決するための手段】
【０００８】
本実施の形態の半導体集積回路の設計支援装置は、配置配線情報及びエレクトロマイグレーション解析の設定情報を読み込むデータ読込手段と、設定情報に基づいて、エレクトロマイグレーション解析に関する制約を生成する第１の生成手段と、エレクトロマイグレーション解析に関する制約に基づいて、エレクトロマイグレーション解析を行う解析手段と、解析結果に基づいて、エレクトロマイグレーションエラーの内容及び発生箇所を特定し、配置配線に関する制約を生成する第２の生成手段と、を有することを要件とする。
【発明の効果】
【０００９】
本実施の形態によれば、半導体集積回路の設計工期を短縮することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態１に係る半導体集積回路の設計支援装置の構成例を示す図である。
【図２】実施形態１に係る半導体集積回路の設計支援装置の構成例を示す図である。
【図３】実施の形態１に係る制御フローチャートの一例である。
【図４】実施の形態１に係る制御フローチャートの一例である。
【図５】実施形態１に係る半導体集積回路のレイアウトモデルを示す図である。
【図６】実施形態１に係る消費電力情報の一例を示す図である。
【図７】実施形態１に係る半導体集積回路のレイアウトモデルを示す図である。
【図８】実施形態２に係るＥＭＩＧ解析設定情報の一例を示す図である。
【図９】実施形態２に係る半導体集積回路のレイアウトモデルを示す図である。
【図１０】実施形態３に係るＥＭＩＧ解析設定情報の一例を示す図である。
【図１１】実施形態３に係る半導体集積回路のレイアウトモデルを示す図である。
【図１２】実施形態３に係る半導体集積回路のレイアウトモデルを示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１２】
＜実施形態１＞
〔半導体集積回路の設計支援装置の構成〕
図１は、本実施の形態に係る半導体集積回路の設計支援装置１の概略構成を示すブロック図である。
【００１３】
半導体集積回路の設計支援装置１は、データ読込手段１１０、エレクトロマイグレーション解析制約生成手段（第１の生成手段）１２０、エレクトロマイグレーション解析手段（解析手段）１３０、配置配線制約生成手段（第２の生成手段）１４０、等を備える。
【００１４】
データ読込手段１１０は、ライブラリ１０１、レイアウト情報１０２、消費電力情報１０３、エレクトロマイグレーション解析設定情報１０４、配置配線情報、等を読み込む。
【００１５】
ライブラリ１０１は、半導体集積回路のチップ表面に配置されるマクロセル、スタンダードセル、等の情報である。
【００１６】
レイアウト情報１０２は、半導体集積回路を設計するためのレイアウト設計情報であり、マクロセルの配置情報、スタンダードセルの配置情報、等である。
【００１７】
消費電力情報１０３は、マクロセルの消費電力情報、スタンダードセルの消費電力情報、等である。消費電力情報１０３は、エレクトロマイグレーション（ＥＭＩＧ）解析で必要とされる情報であれば良く、例えば、消費電流情報、タイミング情報、等であっても良い。消費電力情報１０３は、外部の装置からデータベースの形式で提供されたデータ、ユーザーからインタラクティブに与えられるデータ、等であっても良い。
【００１８】
これらの情報は、コンピュータ内部に設けられる任意の記録媒体（例えば、ＲＯＭ等）に記録される。コンピュータ内部に設けられる中央演算処理装置は、メインプログラム、設計支援プログラム、等に基づいて、各種処理を実行する。なお、記録媒体は、設計支援装置が読み出し可能な、サーバ外部に設けられる記録媒体（例えば、コンピュータに着脱可能なＵＳＢメモリ等）であっても良い。
【００１９】
ＥＭＩＧ解析設定情報１０４は、消費電力を印加するセル、消費電力をＥＭＩＧ解析手段に供給する消費電力素子（供給手段）の配置、等を設定するための情報である。
【００２０】
ＥＭＩＧ解析制約生成手段１２０は、消費電力情報１０３、ＥＭＩＧ解析設定情報１０４、等に基づいて、ＥＭＩＧ解析に関する制約を生成する。ＥＭＩＧ解析に関する制約とは、例えば、消費電力制約、消費電流制約、ＥＭＩＧ解析で必要とされる解析温度及びライブラリの制約、電源ソースポイント制約、ＧＮＤ（グランド）ソースポイント制約、等である。
【００２１】
なお、ＥＭＩＧ解析制約生成手段１２０は、予め設定される設定情報に基づいて、ＥＭＩＧ解析に関する制約を生成しても良いし、レイアウト情報１０２等から解析した情報（例えば、消費電力情報）に基づいて、ＥＭＩＧ解析に関する制約を生成しても良い。
【００２２】
解析手段１３０は、ＥＭＩＧ解析に関する制約、消費電力素子から供給される消費電力、等に基づいて、公知の技術により、ＥＭＩＧ解析を行う。
【００２３】
配置配線制約生成手段１４０は、解析結果に基づいて、エレクトロマイグレーションエラー（ＥＭＩＧエラー）の内容及びＥＭＩＧエラーの発生箇所を特定し、該エラーの原因を解析して、該エラーに対する対策を決定する。ＥＭＩＧエラーとは、例えば、ビアによる過大電流耐性不足によるエラー、局所的な高消費電力の供給によるエラー、電源配線に許容範囲を超える過大電流が流れることによるエラー、単一ビアであることにより発生するエラー、等である。ＥＭＩＧエラーに対する対策としては、例えば、単一ビアから複数ビアへの変換（ビアの冗長化）、セル配置の制限、適切なビアの挿入を行う配線配置、ビア抜けによるエラー、等が挙げられる。
【００２４】
更に、配置配線制約生成手段１４０は、ＥＭＩＧエラーに対する対策に基づいて、配置配線に関する制約を生成し、配置配線制約情報１４１として出力する。配置配線制約情報１４１は、データベース形式、テキスト形式、等により外部出力されても良いし、端末等に表示されても良い。配置配線に関する制約とは、例えば、単一ビアから複数ビアへの変換制約、セルの配置禁止制約、各セルにおいて配置可能なセル種の限定制約、使用セルの制限制約、セルの配置占有率制約、適切なビアの挿入を行う配線配置制約、等である。
【００２５】
なお、半導体集積回路の設計支援装置１は、図２に示すように、配置配線手段１５０を備えていても良い。配置配線手段１５０は、例えば、公知の自動配置配線装置であり、配置配線制約情報１４１に基づいて、半導体集積回路に含まれる配線の配置を設定し、配置配線情報１５１を生成して出力する。配置配線情報１５１は、半導体集積回路の配置配線設計を実行する際に必要とされる情報であり、例えば、電源配線の配置情報、信号配線の配置情報、等である。
【００２６】
〔生成手段の処理フロー〕
ここで、図３及び図４を用いて、生成手段の処理フローについて説明する。図３は、ＥＭＩＧ解析制約生成手段１２０の処理フローチャートの一例を示す図である。図４は、配置配線制約生成手段１４０の処理フローチャートの一例を示す図である。図３及び図４に示すフローチャートは、設計支援プログラムに従って、例えば、各生成手段によって実行される。
【００２７】
図３に示す様に、ステップＳ３１において、ＥＭＩＧ解析制約生成手段１２０は、データ読込手段１１０より、消費電力情報１０３を取得し、消費電力認識処理を行う。
【００２８】
ステップＳ３２において、ＥＭＩＧ解析制約生成手段１２０は、データ読込手段１１０より、ＥＭＩＧ解析設定情報１０４を取得し、ＥＭＩＧ解析設定処理を行う。
【００２９】
ステップＳ３３において、ＥＭＩＧ解析制約生成手段１２０は、ステップＳ３１取得した消費電力情報１０３、ステップＳ３２で取得したＥＭＩＧ解析設定情報１０４、等に基づいて、ＥＭＩＧ解析に関する制約を生成し、ＥＭＩＧ解析制約生成処理を行う。
【００３０】
図４に示す様に、ステップＳ４１において、配置配線制約生成手段１４０は、ＥＭＩＧ解析手段１３０により解析されたＥＭＩＧ解析結果を読み込み、ＥＭＩＧ解析結果読込処理を行う。
【００３１】
ステップＳ４２において、配置配線制約生成手段１４０は、ＥＭＩＧ解析結果に基づいて、ＥＭＩＧエラーの内容及びＥＭＩＧエラーの発生箇所を特定し、ＥＭＩＧエラー内容、発生箇所特定処理を行う。
【００３２】
ステップＳ４３において、配置配線制約生成手段１４０は、ステップＳ４２で特定したＥＭＩＧエラーの内容及び発生箇所に基づいて、ＥＭＩＧエラーの原因を解析し、ＥＭＩＧエラー対策処理を行う。
【００３３】
ステップＳ４４において、配置配線制約生成手段１４０は、ステップＳ４３におけるＥＭＩＧエラーに対する対策に基づいて、配置配線制約を生成し、配置配線制約処理を行う。
【００３４】
〔消費電力素子への電力供給〕
次に、図５乃至図７を用いて、消費電力素子への電力供給について説明する。図５に、半導体集積回路のレイアウトモデルの一例を示す。図６に、消費電力情報の一例を示す。図７に、ＥＭＩＧ解析制約生成手段１２０が、消費電力情報を取得した後、チップ表面に配置される消費電力素子の一例を示す。
【００３５】
図５（Ａ）に示す様に、半導体集積回路には、中央部にスタンダードセル領域５００が配置され、スタンダードセル領域５００の角部にマクロセル（ＲＡＭ１）５０１及びマクロセル（ＲＡＭ２）５０２が配置され、スタンダードセル領域５００の一部にＩ／Ｏ（入出力）込みマクロセル５０３が配置され、スタンダードセル配置領域５００の周囲にＩ／Ｏセル領域５０４が配置される。Ｉ／Ｏセル領域５０４には、複数のＩ／Ｏセルが配置され、各Ｉ／Ｏセルには、Ｉ／Ｏセルと外部とを接続するための接続用端子（ボンディングパッド）、電源端子、グランド端子、等が配置される。
【００３６】
図５（Ｂ）に示す様に、消費電力素子が配置される領域Ｃ５０００を、スタンダードセル領域５００の中央に配置しても良い。例えば、ＥＭＩＧエラー周辺に配置される特定モジュールを該領域に配置しても良いし、該領域に存在するセルに対して、新たに階層を設けてセルを該領域に配置しても良いし、該領域を配置配線情報として切り出して、配置配線設計を実行しても良い。半導体集積回路の設計支援装置１は、領域Ｃ５０００に配置される消費電力素子に、適宜消費電力を供給し、公知技術と同様の配置配線設計を実行することで、ＥＭＩＧエラーを予め想定することができる。これにより、半導体集積回路の設計支援装置１は、実際にエラーが発生しても、エラーが回避された配置配線設計を実行することができるため、エラー発生に伴う配置配線設計の手戻りを回避することができる。
【００３７】
図６に示す様に、Ｈ５００は、消費電力を供給する領域、即ち、スタンダードセル領域５００を示し、Ｈ５０１は、消費電力を供給する領域、即ち、マクロセル５０１を示し、Ｈ５０２は、消費電力を供給する領域、即ち、マクロセル５０２を示し、Ｈ５０３は、消費電力を供給する領域、即ち、Ｉ／Ｏ込みマクロセル５０３を示す。Ｈ５５０は、スタンダードセル領域５００の消費電力（例えば、１０００ｍＷ）を示し、Ｈ５５１は、マクロセル５０１の消費電力（例えば、１００ｍＷ）を示し、Ｈ５５２は、マクロセル５０２の消費電力（例えば、１１０ｍＷ）を示し、Ｈ５５３は、Ｉ／Ｏ込みマクロセル５０３の消費電力（例えば、８００ｍＷ）を示す。
【００３８】
図７に示す様に、スタンダードセル領域５００の消費電力素子Ｃ５１０には、１０００ｍＷの消費電力が供給される。又、マクロセル５０１の消費電力素子Ｃ５１１には、１００ｍＷの消費電力が供給される。又、マクロセル５０２の消費電力素子Ｃ５１２には、１１０ｍＷの消費電力が供給される。又、Ｉ／Ｏ込みマクロセル５０３の消費電力素子Ｃ５１３には、８００ｍＷの消費電力が供給される。
【００３９】
なお、供給手段は、消費電力素子に限定されるものではない。ライブラリで用意されたスタンダードセルを、供給手段として利用しても良いし、最下層の電源とグランドとの間を接続する仮想的な配線を、供給手段として利用しても良い。ＥＭＩＧ解析手段が、ＥＭＩＧ解析を行う上で、少なくとも消費電力を認識することができる手段であれば良い。
【００４０】
本実施の形態に係る半導体集積回路の設計支援装置によれば、ＥＭＩＧエラーの内容及び発生箇所を想定して、配置配線設計を行うことができる。これにより、エラー発生に伴う配置配線設計の手戻りを回避し、設計工期の短縮を図れる。又、ＥＭＩＧエラーを予防することで、半導体集積回路の経年劣化を抑制し、製品信頼性を高められる。
【００４１】
＜実施形態２＞
本実施の形態では、実施形態１に係る半導体集積回路の設計支援装置１の構成とは異なる構成を有する半導体集積回路の設計支援装置について説明する。
【００４２】
本実施の形態に係る半導体集積回路の設計支援装置の構成と、実施形態１に係る半導体集積回路の設計支援装置１の構成とで異なる点は、ＥＭＩＧ解析制約生成手段１２０が、消費電力を分割する分割手段を含む点である。即ち、ＥＭＩＧ解析設定情報１０４に、消費電力の分割数、等を設定するための情報が加えられる点である。その他の構成は、実施形態１に係る半導体集積回路の設計支援装置１の構成と同一であるため、実施形態１の説明を参酌できる。
【００４３】
図８及び図９を用いて、消費電力素子への電力供給について説明する。図８に、ＥＭＩＧ解析設定情報の一例を示す。図９に、ＥＭＩＧ解析制約生成手段１２０が、ＥＭＩＧ解析設定情報を取得した後、チップ表面に配置される消費電力素子の一例を示す。
【００４４】
図８に示す様に、Ｈ９０１は、消費電力を供給する領域、即ち、スタンダードセル領域５００を示す。Ｈ９０２は、Ｈ５５０（図６参照）を何分割するかを指定する値、即ち、消費電力の分割数を示す。例えば、消費電力の分割数が９（Ｈ９０２＝９）である場合、スタンダードセル領域５００に供給される消費電力が、１０００ｍＷ（Ｈ５５０＝１０００ｍＷ）であると、各消費電力素子に供給される消費電力は、１１１．１ｍＷ（１０００ｍＷ÷９≒１１１．１ｍＷ）となる。Ｈ９０３は、各消費電力素子の配置を示す。例えば、Ｈ９０３が、'ｃｒｏｓｓ  ｓｔｒｉｐｅｓ'である場合、'各消費電力素子の配置は、格子状の配置'となる。なお、各消費電力素子の配置は、格子状の配置に限定されるものではなく、放射線状の配置であっても良いし、円状の配置であっても良い。
【００４５】
図９に示す様に、スタンダードセル領域５００の消費電力素子Ｃ９２１には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２２には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２３には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２４には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２５には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２６には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２７には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２８には、１１１．１ｍＷの消費電力が供給される。又、スタンダードセル領域５００の消費電力素子Ｃ９２９には、１１１．１ｍＷの消費電力が供給される。
【００４６】
この際、Ｉ／Ｏ込みマクロセル５０３には、消費電力素子Ｃ９２４から１１１．１ｍＷの消費電力が供給され、消費電力素子Ｃ５１３から８００ｍＷの消費電力が供給される（図７参照）。従って、Ｉ／Ｏ込みマクロセル５０３でも、スタンダードセル領域５００と同様に、消費電力を分割しても良い。
【００４７】
本実施の形態に係る半導体集積回路の設計支援装置によれば、消費電力を分割することで、チップ全体に略均一に消費電力を供給することができる。即ち、１つの消費電力素子への集中的な電力供給を防止することができるため、例えば、局所的に高消費電力が供給されているというエラー（擬似エラー）の発生を防ぐことができる。これにより、耐久性の高い電源配線の配置設計、ＥＭＩＧの発生しない配置配線設計が可能になる。
【００４８】
なお、ユーザーが、疑似エラーに対して擬似エラー処理を施す、又は、ユーザーが、擬似エラーにより生成された配置配線制約を、配置配線実行時に適用しない処理を施す、等の対策を取ることも可能である。これらの対策を、ユーザーが取る場合は、擬似エラーの誤判断による、タイミング収束への悪影響、配線混雑、等に十分な注意を払う必要がある。
【００４９】
＜実施形態３＞
本実施の形態では、実施形態１に係る半導体集積回路の設計支援装置１の構成とは異なる構成を有する半導体集積回路の設計支援装置について説明する。
【００５０】
本実施の形態に係る半導体集積回路の設計支援装置の構成と、実施形態１に係る半導体集積回路の設計支援装置１の構成とで異なる点は、ＥＭＩＧ解析制約生成手段１２０が、消費電力を分割する分割手段、供給手段の位置を特定する特定手段、特定位置（座標）を変更する変更手段を含む点である。即ち、ＥＭＩＧ解析設定情報１０４に、消費電力の分割数、特定位置、特定位置の変更、等を設定するための情報が加えられる点である。その他の構成は、実施形態１に係る半導体集積回路の設計支援装置１の構成と同一であるため、実施形態１の説明を参酌できる。
【００５１】
図１０乃至図１２を用いて、消費電力素子への電力供給について説明する。図１０に、ＥＭＩＧ解析設定情報の一例を示す。図１１に、ＥＭＩＧ解析制約生成手段１２０が、ＥＭＩＧ解析設定情報を取得した後、特定位置変更前におけるチップ表面に配置される消費電力素子の一例を示す。図１２に、ＥＭＩＧ解析制約生成手段１２０が、ＥＭＩＧ解析設定情報を取得した後、特定位置変更後におけるチップ表面に配置される消費電力素子の一例を示す。
【００５２】
図１０に示す様に、Ｈ１１０１は、消費電力を供給する領域、即ち、スタンダードセル領域５００を示す。Ｈ１１０２は、Ｈ５５０（図６参照）を何分割するかを指定する値、即ち、消費電力の分割数を示す。例えば、消費電力の分割数が１２（Ｈ１１０２＝１２）である場合、スタンダードセル領域５００に供給される消費電力が、１０００ｍＷ（Ｈ５５０＝１０００ｍＷ）であると、各消費電力素子に供給される消費電力は、８３．３ｍＷ（１０００ｍＷ÷１２≒８３．３ｍＷ）となる。Ｈ１１０３は、各消費電力素子の配置を示す。例えば、Ｈ９０３が、'ｃｒｏｓｓ  ｓｔｒｉｐｅｓ'である場合、'各消費電力素子の配置は、格子状の配置'となる。
【００５３】
なお、半導体集積回路に搭載されるスタンダードセル領域５００は、１つに限定されるものではなく、複数であっても良い（例えば、高速モジュール等）。
【００５４】
Ｈ１１０４〜Ｈ１１０７は、消費電力素子の特定位置を示す。Ｈ１１０４は、消費電力素子が配置される領域における左下のＸ座標（例えば、３００）を示す。Ｈ１１０５は、消費電力素子が配置される領域における左下のＹ座標（例えば、３００）を示す。Ｈ１１０６は、消費電力素子が配置される領域における右上のＸ座標（例えば、５００）を示す。Ｈ１１０７は、消費電力素子が配置される領域における右上のＹ座標（例えば、５００）を示す。なお、Ｈ１１０４〜Ｈ１１０７は、該領域の左下を原点とした絶対座標であっても良いし、消費電力素子が配置される形状を相対的サイズで表した値であっても良い。
【００５５】
Ｈ１１０８は、座標の変更、即ち、どのように座標が移動するか、を示す。例えば、Ｈ１１０８が、'ｒｅｐｅａｔ  ａｒｏｕｎｄ'である場合、'消費電力素子が配置される領域（配置領域）は、スタンダードセル領域の外周に沿って繰り返し移動'となる。つまり、この場合、ＥＭＩＧ解析手段１３０は、配置領域の移動に伴って、ＥＭＩＧ解析を、繰り返し実行する。
【００５６】
Ｈ１１０９は、座標の移動間隔を示す。例えば、Ｈ１１０９が、５００μｍである場合、'配置領域が、スタンダードセル領域の外周に沿って、５００μｍ毎の間隔で移動'となる。
【００５７】
図１１に示す様に、配置領域Ｃ１０００に配置される各消費電力素子には、８３．３ｍＷの消費電力が供給される。ＥＭＩＧ解析手段１３０は、特定位置に配置される消費電力素子を利用して、ＥＭＩＧ解析を繰り返す。例えば、ＥＭＩＧ解析手段１３０が、１回目のＥＭＩＧ解析を行うと、配置領域Ｃ１０００は、左下から左上へと、５００μｍ移動する。ＥＭＩＧ解析手段１３０が、２回目のＥＭＩＧ解析を行うと、配置領域Ｃ１０００は、左下から左上へと、更に、５００μｍ移動し、配置領域Ｃ１０００＿２となる（図１２参照）。
【００５８】
図１２に示す様に、配置領域Ｃ１０００＿２において、Ｈ１１０４は、３００、Ｈ１１０５は、１３００、Ｈ１１０６は、５００、Ｈ１１０７は、１５００、となる。このように、配置領域が、スタンダードセル領域の外周に沿って、左下から左上へと、５００μｍ毎の間隔で移動し、ＥＭＩＧ解析手段１３０が、配置領域の移動に伴って、ＥＭＩＧ解析を、繰り返し実行することで、ＥＭＩＧ解析の精度を高めることができる。なお、繰り返されたＥＭＩＧ解析の解析結果は、最悪値のみが記録媒体等に保持されても良いし、ランク付けした全ての値が記録媒体等に保持されても良い。
【００５９】
本実施の形態に係る半導体集積回路の設計支援装置によれば、繰り返されたＥＭＩＧ解析結果の中から、配置配線設計に必要な情報のみを選択し、利用することで、高精度な配置配線設計を実行することができる。又、該装置は、チップ全体のみならず、チップの一部に発生するＥＭＩＧエラーも特定することができるため、ＥＭＩＧエラーを極めて正確に想定することができる。従って、半導体集積回路の製造工程において過大電流耐性の上限を超えるか否か、等の緻密な判断が要求される高速モジュールに、該装置を適用することで、製品の経年劣化を抑制し、製品信頼性を高めることができる。
【００６０】
以上、本発明を実施するための形態について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６１】
１                    半導体集積回路の設計支援装置
１１０                データ読込手段
１２０                ＥＭＩＧ解析制約生成手段（第１の生成手段）
１３０                ＥＭＩＧ解析手段（解析手段）
１４０                配置配線制約生成手段（第２の生成手段）
【先行技術文献】
【特許文献】
【００６２】
【特許文献１】特開２０１３−２２５１９４号公報
【特許文献２】特開２０１０−３９６７９号公報
【特許文献３】特開２００４−１０４０３９号公報
【図１】
2016045548.tif 000003
【図２】
2016045548.tif 000004
【図３】
2016045548.tif 000005
【図４】
2016045548.tif 000006
【図５】
2016045548.tif 000007
【図６】
2016045548.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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