(57)【要約】      （修正有）【課題】電源電圧降下を低減できる固体撮像装置を提供する。【解決手段】固体撮像装置は、第１光電変換素子を含む第１画素１ａと、第２光電変換素子を含む第２画素１ｂと、第１画素から出力された画素信号と、参照電圧とを比較する第１比較器５ａと、第２画素から出力された画素信号と、参照電圧とを比較する第２比較器５ｂと、第１比較器及び周波数発生器８（タイミングジェネレータ）と接続した第１計測器６ａ（カウンタ）と、第２比較器及び、遅延回路１０（インバータ）を介して周波数発生器と接続した第２計測器６ｂ（カウンタ）と、を有する。【選択図】図１
2016201598.tif 000002
【特許請求の範囲】
【請求項１】
第１光電変換素子を含む第１画素と、
第２光電変換素子を含む第２画素と、
前記第１画素から出力された画素信号と、参照電圧とを比較する第１比較器と、
前記第２画素から出力された画素信号と、前記参照電圧とを比較する第２比較器と、
前記第１比較器及び周波数発生器と接続した第１計測器と、
前記第２比較器及び、遅延回路を介して前記周波数発生器と接続した第２計測器と、
を有する固体撮像装置。
【請求項２】
前記遅延回路は、接続された偶数個接続されたインバータで構成されている請求項１に
記載の固体撮像装置。
【請求項３】
前記遅延回路は、インバータが偶数個連結された第１インバータと、前記第１インバー
タと連結した数が異なる第２インバータとを選択できる選択器を更に有し、
選択制御信号により前記第１インバータ又は前記第２インバータにより変換される遅延
クロックパルスのうちいずれかの一方を前記第２比較器に供給する請求項１に記載の固体
撮像装置。
【請求項４】
前記第１計測器は第１カウンタであり、前記第２計測器は第２カウンタである請求項１
から３のいずれか１つに記載の固体撮像装置。
【請求項５】
前記第１画素及び前記第２画素には複数のトランジスタが含まれる請求項１から４のい
ずれか１つに記載の固体撮像装置。
【請求項６】
前記複数のトランジスタは、転送トランジスタ及びリセットトランジスタを含む請求項
５に記載の固体撮像装置。
【請求項７】
前記複数のトランジスタは、選択トランジスタを更に含む請求項６に記載の固体撮像装
置。
【請求項８】
前記第１画素と前記第２画素は、行方向に隣り合うことを特徴とする請求項１から７の
いずれか１つに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、半導体基板を備え、半導体基板には画素領域と周辺領域が設けられて
いる。画素領域には、光電変換素子を含む画素が行列状に配列されている。周辺領域には
、画素を動作させ、画素から出力された信号を処理する素子が設けられている。一般的に
固体撮像装置は、画素から出力されたアナログ画素信号をデジタル画素信号に変換し、信
号処理回路へ転送している。固体撮像装置では、アナログ画素信号の読み出しは画素の一
行ごとに行う。出力されたアナログ画素信号は、画素列ごとに配列された比較器に供給さ
れ、参照電圧との比較時間をカウンタで計測することによりデジタル画素信号に変換され
る。この時、一行方向に配列されたカウンタが同時に動作すると、消費電流が大きくなり
電源電圧が降下してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１６６３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、電源電圧降下を低減できる固体撮像装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の固体撮像装置は、第１光電変換素子を含む第１画素と、第２光電変換素子を
含む第２画素と、第１画素から出力された画素信号と、参照電圧とを比較する第１比較器
と、第２画素から出力された画素信号と、参照電圧とを比較する第２比較器と、第１比較
器及び周波数発生器と接続した第１計測器と、第２比較器及び、遅延回路を介して周波数
発生器と接続した第２計測器と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る固体撮像装置の構成の一部を示す模式的回路図。
【図２】第１実施形態に係る固体撮像装置の動作を示すタイミングチャート。
【図３】第１実施形態に係る固体撮像装置に供給するクロックパルス。
【図４】第１実施形態に係る固体撮像装置の動作を示すタイミングチャート。
【図５】第１実施形態の変形例に係る固体撮像装置の構成の一部を示す模式的回路図。
【図６】第２実施形態に係る固体撮像装置の構成の一部を示す模式的回路図。
【発明を実施するための形態】
【０００７】
以下、第１実施形態について図面を参照して説明する。なお、各図面において、同様の
構成要素については同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
第１実施形態に係る固体撮像装置を図１から図４を参照して説明する。図１は、第１実
施形態に係る固体撮像装置の構成の一部を示す模式的回路図である。図２は、第１実施形
態に係る固体撮像装置の動作を示すタイミングチャートである。図３は第１実施形態に係
る固体撮像装置に供給するクロックパルスである。図４は第１実施形態に係る固体撮像装
置の動作を示すタイミングチャートである。
【０００９】
第１実施形態に係る固体撮像装置は、光電変換素子を含む画素１が行列状に配置された
画素領域２と、垂直方向に画素１の走査を行う垂直走査回路３と、各画素１の列ごとに配
置されるカラム型ADC（Analog Digital Converter）４と、参照電圧供給部９と、水平走
査回路１１、水平出力線１４及び、タイミングジェネレータ８を有している。
【００１０】
画素領域２には、画素１が行列状に配列されている。第１実施形態では、画素領域２に
おける１行目の画素１のうち、１列目の画素１を第１画素１aとし、１列目と隣り合う２
列目の画素１を第２画素１bとして説明する。画素１は、光電変換素子としてのフォトダ
イオード及び複数のトランジスタを含む。フォトダイオードは、入射した光を光電変換し
、光量に応じた電荷を蓄積する。
【００１１】
複数のトランジスタには、フォトダイオードに蓄積され電荷をフローティングディフュ
ージョンに転送する転送トランジスタと、フローティングディフュージョンを所定の電圧
にリセットするリセットトランジスタと、フローティングディフュージョンの電圧に応じ
た電位を出力する増幅トランジスタと、選択信号に従って増幅トランジスタにより伝達さ
れた信号を垂直信号線１３に出力する選択トランジスタとを含む。尚、トランジスタの詳
細な説明については省略する。
【００１２】
第１画素１aは第１垂直信号線１３aと接続しており、第２画素１bは第２垂直信号線１
３bと接続している。第１垂直信号線１３a及び第２垂直信号線１３bの一端は、画素列ご
とに配置されたカラム型ADC４と接続している。これにより第１画素１aから出力されたア
ナログ画素信号は第１垂直信号線１３aを介してカラム型ADC４へ入力される。第２画素１
bから出力されたアナログ画素信号は、第２垂直信号線１３bを介してカラム型ADC４へ入
力される。ここで、アナログ画素信号とは、垂直走査回路３がリセット信号を出力するこ
とにより画素１から出力されるリセット電位と、垂直走査回路３が転送信号を出力するこ
とによりフォトダイオードに蓄積された電荷の量に応じて画素１から出力される画素電位
のことである。動作の詳細については後述する。
【００１３】
垂直走査回路３は、画素領域２における画素１と接続している。垂直走査回路３は、画
素１に含まれる転送トランジスタに転送信号を出力し、リセットトランジスタにはリセッ
ト信号を出力し、選択トランジスタには選択信号を出力する。それぞれの信号を画素１へ
出力することで画素１に含まれるトランジスタが動作し、画素１からアナログ画素信号が
出力される。
【００１４】
カラム型ADC４は、画素１から出力されたアナログ画素信号をデジタル画素信号に変換
し、記憶装置７へ転送する。カラム型ADC4は、比較器５と、計測器としてのカウンタ６を
有する。転送されたデジタル画素信号は、水平走査回路１１で発生する信号により順次読
み出され水平出力線１４を介して信号処理部１２に出力される。
【００１５】
周波数発生器としてのタイミングジェネレータ８は、垂直走査回路３、カウンタ６、参
照電圧供給部９、遅延回路１０及び、水平走査回路１１と接続している。タイミングジェ
ネレータ８は、動作基準となるクロック信号や制御信号などを生成し、垂直走査回路３、
参照電圧供給部９、カウンタ６及び水平走査回路１１に対してクロック信号を供給する。
【００１６】
参照電圧供給部９の一端はタイミングジェネレータ８と接続し、他端は比較器５と接続
している。参照電圧供給部９はタイミングジェネレータ８から供給されるクロック信号に
基づいて参照電圧Vrefを生成する。参照電圧Vrefは例えば、図２に示す電圧の波形が傾斜
状に変化するランプ波形等である。参照電圧供給部９は参照電圧Vrefを比較器５に供給す
る。
【００１７】
比較器５は、画素１から出力されたアナログ画素信号と参照電圧供給部９から出力され
た参照電圧Vrefを比較する。
【００１８】
比較器５は、画素１列ごとに配置されており、第１画素１aに対応した第１比較器５aと
、第２画素１bに対応した第２比較器５bとで構成される。
【００１９】
第１比較器５aの入力端には、第１垂直信号線１３aと参照電圧供給部９が接続し、出力
端には第1カウンタ６aが接続している。
【００２０】
第２比較器５bの入力端には、第２垂直信号線１３bと参照電圧供給部９が接続し、出力
端には、第２カウンタ６bが接続している。
【００２１】
カウンタ６は第１比較器５aの出力を入力する第１カウンタ６aと、第２比較器５bの出
力を入力する第２カウンタ６b等で構成される。第１カウンタ６aはタイミングジェネレー
タ８のクロックパルスCLKを入力する。第２カウンタ６bは、遅延回路１０を介してタイミ
ングジェネレータ８の遅延クロックパルスDCLKを入力する。第１カウンタ６aは、第１比
較器５aでのアナログ画素信号と参照電圧Vrefとを比較している時間を計測する。第２カ
ウンタ６bは、第２比較器５bでのアナログ画素信号と参照電圧Vrefとを比較している時間
を計測するが、計測は、第１カウンタ６aより遅れて行う。
【００２２】
遅延回路１０は、例えばインバータが偶数個直接に連結した回路で構成される。遅延回
路１０は、偶数個連結したインバータの場合、最終端のインバータから入力信号と同じ信
号を出力するため、入力してから出力する出力までの時間を遅らせる役割を有する。第１
実施形態において、第１カウンタ６aに入力されるクロックパルスCLKと第２カウンタ６b
に入力される遅延クロックパルスDCLKとの位相のずれは、例えば図３に示すように、基準
となるクロックパルスCLKから、半パルスずれる程度の範囲あればよい。第１実施形態で
は、遅延回路１０としてのインバータが４つ連結されているとして説明するが、インバー
タを連結される数は、偶数個であれば遅延させる時間に応じて変更可能である。
【００２３】
記憶装置７は第１カウンタ６aと接続された第１記憶装置7a及び、第２カウンタ６bと接
続された第２記憶装置７bとに分けられる。記憶装置７はそれぞれのカウンタ６で計測さ
れた値を記憶する。
【００２４】
水平走査回路１１は、レジスタ等により構成される（図示しない）。画素列ごとに記憶
装置７に記憶されたデジタル画素信号は、水平走査回路１１で発生する信号により順次読
み出され水平出力線１４を介して信号処理部１２へ読み出される。
【００２５】
次に第１実施形態に係る固体撮像装置の動作について説明する。
【００２６】
図４に示すように、垂直走査回路３は選択信号を出力し、１行目の画素１が選択される
（図４（c））。選択信号が出力された状態で、垂直走査回路３はリセット信号を出力す
る（図４(a)）。これにより１列目の第１画素１aと２列目の第２画素１bから画素１の基
準電位となるリセット電位が出力される。第１画素１aから出力されたリセット電位は、
第１垂直信号線１３aを介して第１比較器５aに入力される。また、第２画素１bから出力
されたリセット電位は、第２垂直信号線１３bを介して第２比較器５bに入力される。
【００２７】
次に垂直走査回路３は転送信号を出力する（図４(b)）。これにより１列目の第１画素
１aと２列目の第２画素１bから画素１のフォトダイオードに蓄積された電荷に応じた画素
電位が出力される。第１画素１aから出力された画素電位は、第１垂直信号線１３aを介し
て第１比較器５aに入力される。また、第２画素１bから出力された画素電位は、第２垂直
信号線１３bを介して第２比較器５bに入力される。
【００２８】
参照電圧供給部９は、時間の経過とともに電圧値が変化するランプ型の参照電圧Vrefを
第１比較器５a及び第２比較器５bに供給する（図４(h)）。第１比較器５a及び第２比較器
５bでは、例えば1及び２列目の画素から出力されるリセット電位と参照電圧Vrefの比較動
作及び、画素電位と参照電圧Vrefの比較動作を行う（図４(g)、(h)）。
【００２９】
まず1列目の第１比較器５aにリセット電位が入力された動作について説明する。
【００３０】
第１比較器５aに入力されたリセット電位が安定した後、参照電圧供給部９が参照電圧V
refを第１比較器５aに供給する（図４(g)、(h)）。参照電圧Vrefが第１比較器５aに供給
されると同時に、タイミングジェネレータ８が第１カウンタ6aへクロックパルスCLKを供
給する（図４(i) 、T1）。第１カウンタ6aがクロックパルスCLKを供給されることにより
、第１カウンタ6aは第１比較器５aでのリセット電位と参照電圧Vrefの比較時間をカウン
トする（図４(k) 、T1）。参照電圧Vrefとリセット電位とが一致した時、カウントは停止
する（図４(k)、T3）。
【００３１】
次に1列目の第１比較器５aに画素電位が入力された動作について説明する。
【００３２】
第１比較器５aに入力された画素電位が安定した後、参照電圧供給部９が参照電圧Vref
を第１比較器５aに供給する（図４(g)、(h)）。参照電圧Vrefが第１比較器５aに供給され
ると同時に、タイミングジェネレータ８は第１カウンタ6aへクロックパルスCLKを供給す
る（図４(i)、T4）。第１カウンタ6aがクロックパルスCLKを供給されることにより、第１
カウンタ6aは第１比較器５aでの画素電位と参照電圧Vrefの比較時間をカウントする（図
４(k)）。参照電圧Vrefと画素電位とが一致した時、カウントは停止する（図４(k)、T6）
。第１カウンタ６a内では、２回目のカウント開始からカウントが停止するまでの期間に
含まれたクロックパルスの数と、１回目のカウント開始からカウントが停止するまでの期
間に含まれたクロックパルスの数の減算処理を行う。このように減算処理が行われること
により、画素１内のノイズを含んだリセット成分電位が除去されるため、画素１ごとのフ
ォトダイオードに蓄積された電荷に応じた信号成分を読み出すことができる。減算処理後
、第１カウンタ６aはクロックパルスの数を記憶装置７に転送する。この記憶装置７に記
憶されたクロックパルスの数が画素１から読み出されたデジタル画素信号の値として信号
処理部１２に読み出される。
【００３３】
次に２列目の第２比較器５bにリセット電位が入力された動作について説明する。
【００３４】
参照電圧供給部９は参照電圧Vrefを第２比較器５bに供給する（図４(h)）。参照電圧Vr
efが第２比較器５bに供給されると同時に、第２カウンタ6bには、クロックパルスCLKがイ
ンバータを介して変換された遅延クロックパルスCLKDが供給される（図４(j)）。遅延ク
ロックパルスCLKDが第２カウンタ6bに供給されることにより、第２カウンタ6bは、第２比
較器５bでのリセット電位と参照電圧Vrefの比較時間をカウントする（図４(l)、T2）。第
２カウンタ6bでのリセット電位と参照電圧Vrefとの比較開始時間は、第１カウンタ6aでの
比較開始時間よりパルスの位相が遅れた分遅れて開始される（図４、T2）。参照電圧Vref
とリセット電位とが一致した時、カウンタ６は停止する（図４(l)、T3）。
【００３５】
次に２列目の第２比較器５bに画素電位が入力された動作について説明する。
【００３６】
第２比較器５bに供給された画素電位が安定した後、参照電圧供給部９が参照電圧Vref
を第２比較器５bに供給する（図４(h)）。参照電圧Vrefが第２比較器５bに供給されると
同時に、第２カウンタ6bへ遅延クロックパルスCLKDが供給される（図４(j)）。遅延クロ
ックパルスCLKDが第２カウンタ6bに供給されることにより、第２カウンタ6bは第２比較器
５bでの画素電位と参照電圧Vrefの比較時間をカウントする（図４(l)、T5）。第２カウン
タ6bでの画素電位と参照電圧Vrefとの比較開始時間は、第１カウンタ6aでの比較開始時間
より遅れて開始される（図４、T5）。参照電圧Vrefと画素電位とが一致した時、カウント
は停止する（図４(l)、T6）。第２カウンタ６bでは、第１カウンタ６aと同様にして減算
処理を行う。減算処理後、減算された値が記憶装置７に転送され記憶される。
【００３７】
尚、上述した第１比較器５aと第２比較器５bの動作は、画素領域２の行ごとに同時に動
作する。画素領域２の１行目の動作終了後、水平走査回路１１は、記憶装置７に列ごとに
記憶されたデジタル画素信号を水平出力線１４に読み出す。水平出力線１４に読み出され
ることによりデジタル画素信号は信号処理部１２に供給される。
【００３８】
第１実施形態では、タイミングジェネレータ８と第２カウンタ６bとの間に遅延回路１
０であるインバータを設けた。これにより、第２カウンタ６bが第１カウンタ６aに対して
遅れて動作する。第１カウンタ６a及び第２カウンタ６bとが同時に動作することにより増
大する消費電流を低減できるため、電源電圧が降下することを抑制できる。このため、同
一の電源により動作する素子が、電源電圧の降下により発生させる雑音等を低減可能であ
る。
【００３９】
尚、第1実施形態では画素領域２の１行目の１列目及び２列目の説明をしたが、他の行
、列についても同様である。すなわち、３列目等の奇数列目のカウンタにはタイミングジ
ェネレータ８から直接クロックパルスCLKが供給され、４列目等の偶数列目のカウンタに
はインバータを介して出力された遅延クロックパルスCLKDが供給される。このように１列
目と３列目のカウンタ６では同じタイミングでカウントし、２列目と４列目のカウンタ６
では同じタイミングでカウントする。このように隣り合うカウンタ６でのカウントをずら
すことでカウンタ６が同時に動作することにより発生する電圧降下を抑制することができ
る。
【００４０】
第１実施形態では、画素領域の1列目にクロックパルスCLKが供給され、２列目に遅延ク
ロックパルスCLKDが供給されるとして説明したが、１列目に遅延クロックパルスCLKDが供
給され２列目にクロックパルスCLKが供給されても実施可能である。
【００４１】
次に第１実施形態に係る固体撮像装置の変形例について図５を用いて説明する。図５は
第１実施形態の変形例に係る固体撮像装置の構成の一部を示す模式的回路図である。変形
例が第１実施形態と異なる点は、第２垂直信号線１３bと第２比較器５bとの間に第１スイ
ッチ素子２０を設けたこと及び、タイミングジェネレータ８と遅延回路１０としてのイン
バータの間に第２スイッチ素子２１を設けたことである。
【００４２】
変形例の固体撮像装置はビニング構造である。ビニングとは、画素１を複数個集めてひ
とつの画素として動作させることである。ビニング構造において、図５に示すように第１
画素１aと第２画素１bを画素群５０とみなしたとき、例えば、第２画素１bと接続した第
２垂直信号線１３bと第２比較器５bの間には第１スイッチ素子２０が設けられている。ま
た、タイミングジェネレータ８とインバータの間には第２スイッチ素子２１が設けられて
いる。第１スイッチ素子２０がオン状態の時には、第２画素１bと第２比較器５bとが接続
するため、画素１列ごとに出力されるアナログ画素信号が比較器５に入力される。第１ス
イッチ素子２０がオフ状態の時、第１画素１a及び第２画素１bから出力されたアナログ画
素信号は第１比較器５aに入力される。この構造では、第１カウンタ６aだけを動作させれ
ばよいため、消費電流の増大により電源電圧が降下することを抑制できる。また、第１ス
イッチ素子２０をオフ状態としているとき、第２比較器５bにはアナログ画素信号が入力
されない為、第２比較器５bに対応した第２カウンタ６bを動作させる必要がない。この時
、第２スイッチ素子２１をオフ状態にすることでインバータを動作させなくてもよい。こ
のように、第１スイッチ素子２０及び第２スイッチ素子２１を設けることで、ビニング構
造における固体撮像装置でも消費電流の増大を抑制でき電源電圧の降下を抑制することが
できる。
【００４３】
（第２実施形態）
第２実施形態に係る固体撮像装置を図６を用いて説明する。図６は、第２実施形態に係
る固体撮像装置の構成の一部を示す模式的回路図である。
【００４４】
第２実施形態に係る固体撮像装置が第２実施形態と異なる点は、異なる数を連結させた
２つのインバータを選択器１７に接続したことである。選択器１７に入力される選択制御
信号により、２つのインバータから出力された遅延クロックパルスCLKDのいずれかをカウ
ンタ６に供給することである。第２実施形態に係る固体撮像装置は、上記点を除いて、第
１実施形態に係る固体撮像装置の構造と同じであるので、同一部分には同一符号を付して
詳細な説明は省略する。
【００４５】
第２実施形態に係る固体撮像装置の構造について説明する。
【００４６】
カウンタ６は第１比較器５aの出力を入力する第１カウンタ６aと、第２比較器５bの出
力を入力する第２カウンタ６b等で構成される。第１カウンタ６aはタイミングジェネレー
タ８のクロックパルスCLKを入力する。第２カウンタ６bは、遅延回路１０を介してタイミ
ングジェネレータ８の遅延クロックパルスDCLKを入力する。第１カウンタ６aは、第１比
較器５aでのアナログ画素信号と参照電圧Vrefとを比較している時間を計測する。第２カ
ウンタ６bは、第２比較器５bでのアナログ画素信号と参照電圧Vrefとを比較している時間
を計測するが、計測は、第１カウンタ６aより遅れて行う。
【００４７】
遅延回路１０は、異なる数を連結させた２つのインバータが選択器１７に接続している
。第２実施形態では、一例として２つのインバータが選択器１７に接続しているとして説
明するが、複数のインバータが選択器１７に接続していても実施可能である。
【００４８】
一方側は、インバータが２つ連結しており、他方側は、インバータが４つ連結している
。連結する数は、偶数個のでありかつ、互いに同数でなければこの数に限定しない。これ
により基準となるクロックパルスCLKに対して位相のずれた２つの遅延クロックパルスCLK
Dに変換きる。
【００４９】
選択器１７は、選択制御信号線selと接続している。選択制御信号は選択制御信号線sel
を介して選択器１７に供給される。選択制御信号は、２つのインバータから出力された遅
延クロックパルスCLKDのうち最適な遅延クロックパルスCLKDを選択する。第２カウンタ６
bには、２つの遅延クロックパルスCLKDのうち選択制御信号により選択されたいずれか一
方が供給される。
【００５０】
これにより、遅延時間の最適値を選択し第２カウンタ６bに供給できる。第１カウンタ6
aと第２カウンタ6bでのカウント時間が異なるため、電源電圧が降下することを抑制でき
る。このため、同一の電源により動作する素子が、電源電圧の降下により発生させる雑音
等を低減可能である。
【００５１】
第２実施形態では、タイミングジェネレータ８と第２カウンタ６bとの間に選択器１７
を設け、異なる数を連結させた２つのインバータを選択器１７に接続させた。遅延時間の
最適値を選択し第2カウンタ６bに供給されるため、第２カウンタ６bを第１カウンタ６aに
対して遅れて動作させることができる。このため、第１カウンタ6a及び第２カウンタ６b
とが同時に動作して消費電流が増大することによる電源電圧が降下することを抑制できる
。
【００５２】
本発明の実施形態を説明したが、本実施形態は、例として提示したものであり、発明の
範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実
施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変
更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに
、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１・・・画素
２・・・画素領域
３・・・垂直走査回路
４・・・カラム型ADC
５・・・比較器
５a・・・第１比較器
５b・・・第２比較器
６・・・カウンタ
６a・・・第１カウンタ
６b・・・第２カウンタ
７・・・記憶装置
７a・・・第１記憶装置
７b・・・第２記憶装置
８・・・タイミングジェネレータ
９・・・参照電圧供給器
１０・・・インバータ
１１・・・水平走査回路
１２・・・信号処理部
１３a・・・第１垂直信号線
１３b・・・第２垂直信号線
１４・・・水平出力線
１７・・・選択器
２０・・・第１スイッチ素子
２１・・・第２スイッチ素子
５０・・・画素群
【図１】
2016201598.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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